⚝
One Hat Cyber Team
⚝
Your IP:
216.73.216.72
Server IP:
41.128.143.86
Server:
Linux host.raqmix.cloud 6.8.0-1025-azure #30~22.04.1-Ubuntu SMP Wed Mar 12 15:28:20 UTC 2025 x86_64
Server Software:
Apache
PHP Version:
8.3.23
Buat File
|
Buat Folder
Eksekusi
Dir :
~
/
proc
/
self
/
root
/
lib
/
linux-tools
/
6.8.0-1025-azure
/
View File Name :
perf
ELF > Àc @ X± @ 8 @ * ) @ @ @ P P P X' X' 0 0 0 é9$ é9$ p( p( p( Àöd Àöd ˆg ˆw ˆw €> è• ÀÉ ÀÙ ÀÙ Ð Ð p p p D D ˆg ˆw ˆw Såtd p p p Påtd '‰ '‰ '‰ ܬ ܬ Qåtd Råtd ˆg ˆw ˆw xx xx /lib64/ld-linux-x86-64.so.2 GNU € À GNU S e@ñí ~Ÿ²0€î·ŠD!>õ GNU Q † å† Q U Y bk ÂÐeÎm( Œ ÃÍ+ôuo8ò‹ ÚÊlogUaà+áˆ_yðÒ…yð H½ ¸ é Æ 7 ¶ , ø p 4 L Í ù é ã ª g å Z 8 … › ù à k 9 Ý … Û “ Y ¤ w þ = ; î à e < ì à w | ƒ š 0 b > . ù ´ Û ´ ³ –  ¿ Ñ ´ Š ¼ Ä µ ! ¾ þ ; g Ò ª … # q Æ T # ˜ 6 Æ g 1 ‡ 7 ™ ± O ë ä ã Á ô ì Þ ” `  Š# ÿ € ‰ ¤ R É B ó ð > Ø ¥ 4 O g A Ü ï & { Ë ú & Æ ú è ž ä † b ¡ Ö ) ò ö N V a õ 1 û 7 ò ‚ 0 à Ó } - , • m I ÿ · ` 8 ± ë ñ / Ñ ¯ [ t ‡ ˜ ¨ ¡ D Û z ¨ R ç ¤ š c Þ 8 ‰ Ý _ = Ñ - L Å c O ” ¹ ñ î ' Æ é / ± — ˜ Ô U ] o Ö ¿ ¥ š s S G ” Ð Ö ž š ò i œ > ( , ‹ u ô Ë F „ ™ ± G } 5 ½ ¬ v ~ ± z Ù W ) I € - ö B Æ × ½ = i À 5 U Þ 8 Ó g ³ @ S Ù G V h ê Ç l U = × } ¥ ¦ \ A u ( ý 6 ² ¿ C _ X õ ô y ¼  ä þ Ð è > Í æ ) Z ‡ # K ¶ ¨ ê P W O Ç ý â ü ¯ ‹ P æ ' Ù E F  ˜ < î ¸ ª í Ñ Ö ¸ Ì ± ] G F % ¬ › ž e ø < F « q ¡ q „ ' z í & Ž ÿ K K £ Š - W a { Î Þ ¾ *  ¹ { i Ö ² ~ ‡ G ´ ‡ Ò \ q Í " × ' m J w • ¨ , Ø š V é C Å ¦ Ô õ - f u Ž § Ø # £ % ù ü N _ È ¾ å W ” « . € ‰ ÿ N C » 7 p ø B m L £ h ° Î ¶ Ä ó Ì v 1 Î l n Ö ^ ï ù æ u b \ ó £ Ž [ ¢ • ø t 5 + ý [ Þ • J t ÿ ÷ j [ Ê Ñ Ú J ß Ý i s ) ì G “ ý Ë D Þ Ê µ ¾ ‡ " ” (¶‘ R p¶‘ 4 ¶‘ „ `¶‘ í h¶‘ t €¶‘ x @¶‘ { ƒ E ˆ¶‘ _ITM_deregisterTMCloneTable __gmon_start__ _ITM_registerTMCloneTable round log10 sqrt log2 inflateEnd inflateInit2_ inflate gzopen64 gzgets gzclose elf_version elf64_newphdr elf_rawdata elf64_getehdr gelf_getshdr gelf_update_phdr elf_getshdrnum gelf_fsize elf_nextscn elf_getphdrnum elf_getident gelf_newphdr gelf_getehdr elf_getdata gelf_getclass elf_ndxscn elf_getshdrstrndx elf_errmsg gelf_getverdaux gelf_getrela elf_begin gelf_getrel gelf_getnote gelf_getsym gelf_getphdr elf_memory gelf_getverdef elf64_newehdr gelf_update_ehdr elf_strptr elf_update elf_getscn elf_kind elf64_getshdr elf_newscn gelf_newehdr gelf_xlatetom elf_newdata elf_end gelf_getversym dwfl_module_relocation_info dwarf_diename dwarf_lineprologueend dwarf_entrypc dwarf_getcfi dwarf_child dwarf_lineaddr dwarf_getelf dwarf_linesrc dwfl_module_build_id dwfl_end dwarf_bitsize dwarf_formstring dwarf_linebeginstatement dwarf_addrdie dwfl_begin dwarf_decl_line dwarf_highpc dwarf_formref_die dwarf_getfuncs dwfl_offline_section_address dwarf_tag dwarf_filesrc dwfl_module_addrsym dwarf_cu_die dwarf_getlocation_addr dwarf_cfi_addrframe dwarf_attr_integrate dwarf_formudata dwarf_getsrclines dwarf_lineendsequence dwarf_attr dwfl_build_id_find_elf dwarf_onesrcline dwarf_haspc dwarf_getlocation dwarf_offdie dwfl_module_relocations dwarf_bitoffset dwarf_lineno dwarf_formsdata dwfl_report_offline dwarf_siblingof dwfl_report_begin dwfl_module_getelf dwfl_module_getdwarf dwarf_bytesize dwarf_diecu dwarf_getcfi_elf dwarf_ranges dwarf_aggregate_size dwarf_frame_cfa dwfl_report_end dwarf_dieoffset dwarf_getscopes_die dwarf_getlocations dwarf_nextcu dwarf_getpubnames dwarf_getsrcfiles dwfl_standard_find_debuginfo _Ux86_64_step _Ux86_64_set_caching_policy _Ux86_64_flush_cache _Ux86_64_create_addr_space _Ux86_64_destroy_addr_space _Ux86_64_dwarf_search_unwind_table _Ux86_64_is_signal_frame _Ux86_64_init_remote _Ux86_64_get_reg backtrace lzma_stream_decoder lzma_code lzma_end EVP_DigestInit_ex EVP_MD_CTX_new EVP_md5 EVP_DigestFinal_ex EVP_DigestUpdate EVP_MD_CTX_free SLsmg_fill_region SLkp_init SLsmg_vprintf SLkp_getkey SLtt_Screen_Rows SLang_TT_Read_FD SLsmg_write_char SLang_reset_tty SLsmg_set_color SLsmg_gotorc SLsmg_write_string SLtt_set_color SLtty_set_suspend_state SLsmg_draw_vline SLutf8_enable SLtt_Screen_Cols SLang_getkey SLtt_set_cursor_visibility SLkp_define_keysym SLtt_get_terminfo SLtt_get_screen_size SLsmg_reinit_smg SLsmg_draw_box SLsmg_write_nstring SLang_init_tty SLsmg_refresh SLsmg_draw_hline SLang_ungetkey SLsmg_write_wrapped_string SLsmg_set_char_set SLsmg_reset_smg SLsmg_init_smg PySys_SetArgv PyLong_FromLong PyObject_SetAttrString PyCapsule_GetPointer Py_DecodeLocale _Py_NoneStruct _Py_FatalErrorFunc PyLong_FromUnsignedLongLong PyObject_IsTrue Py_Finalize PyArg_UnpackTuple PyUnicode_FromString PyByteArray_FromStringAndSize PyErr_Clear _Py_BuildValue_SizeT PyRun_SimpleFileExFlags PyDict_GetItemString _PyTuple_Resize PyLong_FromUnsignedLong PyTuple_SetItem PyList_Append PyList_New _Py_Dealloc PyObject_CallObject PyLong_AsLong PyUnicode_FromStringAndSize PyErr_Occurred Py_Initialize PyCallable_Check PyMem_RawFree PyBool_FromLong PyImport_AddModule PyObject_GetAttrString PyDict_New PyTuple_New PyCapsule_New PyDict_SetItemString PyUnicode_AsUTF8 PyErr_Print PyModule_Create2 PyBytes_FromStringAndSize PyImport_AppendInittab PyModule_GetDict __cxa_demangle cap_free cap_get_proc cap_get_flag numa_nodes_ptr numa_allocate_cpumask numa_bitmask_free numa_num_possible_cpus numa_allocate_nodemask numa_bitmask_isbitset mbind numa_bitmask_clearall numa_node_to_cpus numa_bitmask_setbit numa_max_node numa_num_configured_cpus numa_node_of_cpu set_mempolicy tep_set_file_bigendian tep_get_header_page_size tep_get_events_count tep_alloc tep_print_fields pr_stat tep_find_field tep_find_event tep_set_flag tep_set_loglevel tep_get_page_size tep_set_function_resolver tep_get_long_size tep_print_field tep_find_any_field tep_print_event trace_seq_init tep_read_number_field tep_get_first_event tep_parse_format tep_parse_event trace_seq_do_fprintf trace_seq_destroy tep_find_common_field tep_event_fields tep_load_plugins tep_set_long_size tep_register_print_string tep_unload_plugins tep_set_page_size tep_parse_header_page tep_read_number tep_set_local_bigendian tep_register_comm tep_free tep_list_events aio_write64 ctime getline bsearch chdir faccessat setlocale memmem strsep warn __ctype_tolower_loc qsort ftruncate64 pthread_cond_destroy inet_ntop timerfd_settime fgetc __cxa_finalize mkstemp64 fgets __printf_chk getpwuid_r sched_setscheduler pthread_exit pthread_mutex_lock strchr fileno alarm pthread_mutex_unlock epoll_create malloc usleep fseek fcntl pthread_join connect creat64 getpid memmove srandom strcspn backtrace_symbols __memset_chk munmap dirname pthread_barrier_destroy pthread_mutex_destroy mmap64 localtime_r __assert_fail alphasort64 regcomp dirfd getsockname realpath backtrace_symbols_fd __isoc99_fscanf pthread_getspecific rename __libc_start_main getpgid __xpg_strerror_r flockfile pthread_key_create __fprintf_chk ptrace __isoc99_vsscanf timerfd_create strtoul fputc qsort_r strcmp memfd_create dlsym fputs nanosleep signalfd funlockfile remove openat64 sigaddset pthread_cond_signal pthread_attr_destroy mlockall pthread_mutexattr_destroy socket pthread_mutex_trylock clock_getres atoi tcgetattr fopen inotify_add_watch warnx getsid fclose __sigsetjmp __strncat_chk uname execlp strcpy epoll_ctl strtok_r reallocarray unlink srand __strncpy_chk strspn getrusage putenv strncasecmp strtod pthread_sigmask strtof gettid __openat64_2 strtok strtol asprintf memset select strcasecmp pwrite64 sigemptyset strtoull setvbuf madvise strncmp pread getrlimit64 mkfifo execl __snprintf_chk __ctype_b_loc __ctype_toupper_loc sched_getaffinity memchr stdout pthread_cond_broadcast __strcat_chk closedir pthread_condattr_setpshared writev ftell regfree pclose aio_suspend64 fflush pthread_setspecific system toupper scandirat64 strstr __strcpy_chk pread64 pthread_once rmdir socketpair __realpath_chk setsid __isoc99_vfscanf pthread_rwlock_destroy name_to_handle_at pthread_create eventfd vfprintf strncpy inotify_init1 fchmod statfs64 __sysconf pipe sched_getcpu strlen strdup memrchr raise fdopen sem_wait getenv __memcpy_chk pthread_mutexattr_setpshared fstat64 unsetenv send memcmp dlopen __getdelim sem_init pthread_rwlock_rdlock scandir64 realloc __asprintf_chk fopen64 recvmsg ungetc sigqueue __sched_cpualloc execve pthread_attr_setstacksize dlclose pthread_mutexattr_init execvp stdin strcasestr __vsnprintf_chk regerror readdir64 sigprocmask rewinddir syscall tcsetattr pthread_attr_setdetachstate geteuid clearerr ferror strftime abort pthread_rwlock_init pthread_condattr_init snprintf get_current_dir_name __sprintf_chk epoll_wait __read_chk fork stderr fnmatch ioctl setrlimit64 dup2 memcpy sem_destroy pthread_self lockf64 mount regexec fcntl64 sigaction getcwd strndup listen pthread_attr_init nftw64 __sched_cpufree getpagesize sched_setaffinity __longjmp_chk pthread_rwlock_unlock strpbrk strrchr getppid pthread_condattr_destroy gettimeofday lstat64 aio_return64 errx fmemopen fdopendir getpwnam_r setbuf poll pthread_mutex_init pthread_rwlock_wrlock strerror fread __xpg_basename pause perror strcat accept lseek64 pthread_barrier_wait __vasprintf_chk wait4 __vfprintf_chk gmtime symlink __errno_location pthread_cond_wait sigfillset putchar mkdtemp pthread_attr_setaffinity_np popen __isoc99_sscanf pthread_barrier_init waitpid unshare sync fwrite pthread_cond_init psignal epoll_create1 prctl sem_post readlink __stack_chk_fail setns aio_error64 fopencookie calloc strtoll open_memstream mmap access __open64_2 isatty mkdir clock_gettime pthread_kill setsockopt feof __cxa_atexit libm.so.6 libz.so.1 libelf.so.1 libdw.so.1 libunwind-x86_64.so.8 libunwind.so.8 liblzma.so.5 libcrypto.so.3 libslang.so.2 libpython3.10.so.1.0 libstdc++.so.6 libcap.so.2 libnuma.so.1 libtraceevent.so.1 libc.so.6 ZLIB_1.2.3.3 GLIBC_2.29 GLIBC_2.2.5 CXXABI_1.3 XZ_5.0 OPENSSL_3.0.0 SLANG2 libnuma_1.1 libnuma_1.3 libnuma_1.2 ELFUTILS_1.6 ELFUTILS_1.3 ELFUTILS_1.5 ELFUTILS_1.0 ELFUTILS_0.126 ELFUTILS_0.161 ELFUTILS_0.142 ELFUTILS_0.160 ELFUTILS_0.138 ELFUTILS_0.130 ELFUTILS_0.127 ELFUTILS_0.157 ELFUTILS_0.143 ELFUTILS_0.122 GLIBC_2.22 GLIBC_2.33 GLIBC_2.3.3 GLIBC_2.26 GLIBC_2.27 GLIBC_2.9 GLIBC_2.8 GLIBC_2.30 GLIBC_2.17 GLIBC_2.11 GLIBC_2.4 GLIBC_2.6 GLIBC_2.32 GLIBC_2.3.4 GLIBC_2.28 GLIBC_2.3 GLIBC_2.15 GLIBC_2.14 GLIBC_2.3.2 GLIBC_2.34 GLIBC_2.7 ! " # # $ % & % ' ( ) * ( + ( , - # % . ( / < 3Îå * 2 0 ‰‘– , ui Á Ó¯k * ‚ (à 5 +p < ž ¢b€ J Ü @ AÛE # Q CÛE ] BÛE i F P –š¹ . u “š¹ - ‚ •š¹ š¹ œ R ° æž™ + © !ž™ ) ¸ ž™ ( Ç ž™ ' Ö Øž™ & å О™ ô çž™ 7ž™ Þ™ ! âž™ 0 ü ‚‘– / ? ³‘– % J si $ U †‘– " a ‡‘– ! l ii w ii °‘– ‹ —‘– – ‘‘– ¡ ii ¬ ii ¶ ²‘– À ti Ë ˆ‘– × ii â •‘– ì ”‘– ÷ ri ! ´‘– ! ui ii ! ˆw d w pc ˜w `d w °ž+ Èw * Ðw ¨¶‘ Øw ¸Ù) àw + (x ÇÙ) 0x @ð @x ( + àx à) ðx è²+ y `·+ y îã) 0y ÷ã) @y þã) Py ä) `y ä) py ä) €y $ä) y ,ä) y ·+ °y 6ä) Ày p™ Èy æê) Ðy * ày ÀO* èy {`+ ðy \ô) øy bô) z °è+ z Øè+ z _G* (z é,* 0z G+ @z xù) Hz þõ) Pz ¥¢* Xz ‚ù) `z §* hz ¾* pz Šù) xz ïI* €z ü) ˆz äú) z Û* ˜z 0í z ™* °z ¶* Àz Ó* Èz »ª* Ðz ‘"* Øz Šÿ) àz ˜* èz ¥¢* ðz ¨›+ øz Ø* { Äe+ { ½!* { ü) { * { p' ({ ½!* 0{ »3* 8{ °+ @{ ÛS+ H{ ½!* P{ ä) X{ fê) `{ )* h{ àù p{ ÿ x{ 0 €{ € { $ + °{ R* Ð{ h5, Ø{ 5, è{ ½!* ð{ »3* | ù"+ | b* | PF, (| xF, P| * p| Ÿ * | ¹ * °| Ó * À| @5 È| à4 Ð| €4 Ø| 4 à| À3 è| `3 ð| 3 ø| 2 } @2 } à1 } €1 } 1 } `0 (} À0 0} / 8} 0 @} @/ H} à. P} €. X} . `} À- h} `- p} - x} , €} @, ˆ} à+ } €+ ˜} + } À* ¨} `* °} * ¸} ) À} @) È} à( Ð} €( Ø} ( à} À' è} `' ð} ' ø} & ~ @& ~ ÀŒ‘ ~ €‘ ~ `Œ‘ ~ à% (~ €% 0~ % 8~ `$ @~ $ H~ À$ P~ # X~ ‘ `~ @# h~ à" p~ €" €~ ¬ * ~ U * ~ Œ * °~ U * À~ ª * Ð~ U * à~ ® * ð~ "* v * j!* ´!* 0 Ä!* @ Ý!* H é!* P ö!* X "* ` ŸM* h },* p J, x e&* ˆ 5 K+* ¨ X-* ° -* ¸ ‚++ À T+* È ¤* à ]+* è k+* ð o+* ø ƒ+* € ‡+* € œ+* € +* € +* € °+* (€ ®+* 0€ ¹+* 8€ Ì+* @€ Ð+* H€ Ýç* P€ Û+* X€ ä+* `€ ç+* h€ qe+ p€ ò+* x€ û+* €€ þ+* ˆ€ ,* € ,* ˜€ Uò* € ,* ¨€ ",* °€ %,* ¸€ /,* À€ 3,* È€ H´* Ѐ >,* Ø€ (d+ à€ G,* è€ šá) ð€ P,* ø€ ],* a,* ö* u,* ä+* ‚,* ( ,* 0 “,* 8 Ñ* @ ž,* H ¿ä* P ©,* X º,* ` ¾,* h ,* p Í,* x Ü,* € ß,* ˆ –b* î,* ˜ þ* -* ¨ ð¦* ° -* ¸ Í+* À -* È ÈQ* Ð (-* Ø ö* à 6-* è ÄG* ð K-* ø `-* ‚ ÿ'* ‚ (* ‚ #(* ‚ >(* ‚ K(* (‚ V(* 0‚ l(* 8‚ »3* @‚ )* `‚ [* h‚ €Y €‚ @T, ˆ‚ 0X ‚ hT, ˜‚ X ‚ T, ¨‚ Y À‚ m1* È‚ àV Ђ 1* Ø‚ PW à‚ ‘1* è‚ ÀW ƒ ¢1* ƒ V ƒ ¸1* ƒ pV ƒ »3* (ƒ ½!* 0ƒ !¬* 8ƒ Â0* Hƒ Í1* Pƒ Í1* `ƒ ×1* hƒ ×1* xƒ 2* €ƒ à1* ƒ 2* ˜ƒ à1* ¨ƒ 2* °ƒ 2* Àƒ !2* ȃ 2* ؃ ç1* àƒ ç1* ðƒ )2* øƒ ð1* „ 52* „ ð1* „ A2* („ ú1* 8„ L2* @„ ú1* P„ ê1* X„ ê1* h„ ê1* p„ ê1* €„ W2* ˆ„ ê1* „ Á4* ¨„ à» °„ 4* ¸„ @¼ À„ ‹6* È„ `º Є 6* Ø„ Àº à„ °6* è„ » ð„ Ä6* ø„ €» … »3* … <* … ƒÁ* … &5* … €V, (… 15* 0… Û* 8… ÀÁ‘ @… q5* H… é5* P… ô5* X… ½!* `… h* h… * p… Åé) x… »3* €… [* ˆ… Õ8* … Æ®* ˜… ïŒ+ … þõ) ¨… !¬* °… Rà* ¸… ‘<* À… Â0* È… Åé) Ð… œD* Ø… èD* à… ó) è… Åé) ð… »3* ø… ÎÙ) † ` ؇ Ð ‰ @ ‰ ° Š ¨Ž ¸Ž ð ÈŽ P ÐŽ ƒ* ( ƒ* 0 ƒ* 8 (ƒ* @ 4ƒ* H @ƒ* P Lƒ* X Xƒ* dƒ* È qƒ* ð yƒ* ø …ƒ* ƒ* œƒ* ©ƒ* (‘ ¼ƒ* 0‘ ˃* @‘ ݃* È‘ ìƒ* à‘ ÿƒ* 0’ „* 8’ "„* @’ 2„* ð’ F„* ø’ ^„* °— z„* ¸— ‡„* À— ”„* È— š„* Ø— £„* ø— ¯„* ˜ Ç„* ˜ Û„* ˜ ð„* ¨˜ …* ™ …* (™ !…* Ÿ 3…* (Ÿ A…* O…* ¨ a…* ¡ s…* (¡ „…* £ •…* è£ Ÿ…* 𣠳…* ø£ Ê…* ¤ à…* ¨¤ î…* °¤ þ…* ¸¤ †* À¤ †* ¦ )†* ¨¦ 6†* § ?†* Ï P†* (Ï b†* @Ï t†* HÏ €†* PÏ y†* XÏ †* `Ï …†* hÏ ’†* pÏ ›†* xÏ £†* €Ï «†* ˆÒ ³†* @Ó ¿†* HÓ Î†* PÓ Ç†* XÓ Ö†* `Ó Þ†* °Ó î†* ¸Ó ÿ†* @Û ‡* @ß !‡* @ã 3‡* Hã Q‡* Pã àu, @ë l‡* `ë ~‡* hë Ž‡* àë ž‡* ì §‡* 8ì ¸‡* `ì Ƈ* hì Ó‡* ì à‡* ¨ì í‡* °ì ú‡* Àì ˆ* øì ˆ* í )ˆ* 0í 3ˆ* 8í Aˆ* `í Qˆ* í _ˆ* ¨í nˆ* Ðí -†* Øí :†* `î |ˆ* (ï ˆˆ* ˜ï ™ˆ* ¸ï ·ˆ* Àï Ɉ* Èï ߈* Ðï õˆ* Øï ‰* 8ð !‰* Pð 6‰* hñ B‰* pñ P‰* Èñ ^‰* Ðñ g‰* Øñ u‰* pò „‰* ˜ò ›‰* ò ¦‰* Pó ±‰* ˜ó ¹‰* ó ‰* ¨ó ˉ* °ó Ô‰* ¸ó ë‰* Øó ú‰* àó Š* èó Š* ðó Š* øó %Š* ô .Š* ô 7Š* ô @Š* ô IŠ* (ô RŠ* Pô bŠ* `ô sŠ* pô €Š* xô ŽŠ* `õ Š* ÷ ¶Š* ÷ ÇŠ* ÷ ÙŠ* (÷ ëŠ* 0÷ øŠ* 8÷ ‹* X÷ ‹* `÷ #‹* h÷ 0‹* p÷ =‹* x÷ J‹* €÷ W‹* ˆ÷ d‹* ÷ q‹* ˜÷ ~‹* ÷ ‹‹* ¨÷ ›‹* °÷ ¨‹* ø º‹* (ø Ë‹* 0ø Ù‹* 8ø ì‹* @ø Œ* Hø Œ* `ø Œ* pø /Œ* €ø GŒ* ø \Œ* ˜ø jŒ* °ø xŒ* Èø à”* Ðø †Œ* Øø ™Œ* àø ¬Œ* èø ÂŒ* ðø ÜŒ* €ù ùŒ* ˆù * ù ô†* ¨ù * (ú * 8ú (* @ú >* Hú R* Pú e* @û v* àý …* þ –* (þ §* þ ¸* ¨þ È* °þ Ø* ¸þ è* Àþ ø* Èþ Ž* Ðþ Ž* Øþ (Ž* ÿ 8Ž* `ÿ DŽ* (Ž RŽ* XŽ aŽ* ¨Ž mŽ* °Ž ‚Ž* ¸Ž —Ž* ÀŽ ¬Ž* ¨Ž ÁŽ* ˆŽ ÎŽ* ÈŽ åŽ* ÐŽ þŽ* ØŽ * àŽ ,* è Ž F* ð Ž W* Ž e* Ž {* Ž ‰* ( Ž š* 0 Ž «* @ Ž ¼* H Ž ä* P Ž Î* X Ž à* ` Ž ö* h Ž * p Ž * x Ž !* `Ž /* hŽ >* pŽ U* xŽ m* €Ž €* ˆŽ ”* Ž ¢* ˜Ž ¶* Ž Ê* ¨Ž Þ* °Ž ò* ¸Ž ‘* ÀŽ ‘* ÈŽ 4‘* ÐŽ P‘* ØŽ m‘* àŽ …‘* èŽ ž‘* ðŽ ®‘* hŽ Ç‘* àŽ Ñ‘* `Ž â‘* hŽ ø‘* àŽ ’* èŽ ’* ðŽ -’* `Ž A’* hŽ S’* pŽ e’* xŽ w’* €Ž ‰’* ˆŽ ›’* Ž ’* ˜Ž ¿’* `Ž Ñ’* hŽ Þ’* Ž £…* °Ž ð’* ¸Ž û’* ÀŽ “* ÈŽ “* àŽ "“* èŽ Î…* øŽ 2“* Ž B“* Ž Q“* ( Ž b“* 8 Ž u“* @ Ž †“* à Ž –“* è Ž §“* ð Ž ¸“* ø Ž Ê“* Ž Õ“* Ž à“* Ž ì“* ( Ž ü“* 0 Ž ”* 8 Ž ”* ` Ž )”* h Ž 9”* p Ž K”* Ž V”* ¨ Ž i”* ° Ž |”* ¸ Ž ”* À Ž ¢”* È Ž ¹”* Ð Ž Д* Ø Ž ²•* à Ž Ö”* Ž ò”* ( Ž •* 0 Ž •* 8 Ž 3•* ` Ž M•* € Ž Y•* Ž j•* ¨ Ž …•* ` Ž •* à Ž •* ` Ž Å•* p Ž Е* € Ž Û•* ˆ Ž è•* Ž õ•* ˜ Ž –* Ž –* à Ž –* è Ž 7–* `!Ž O–* à&Ž Z–* è&Ž d–* ð&Ž u–* ø&Ž …–* 'Ž “–* 'Ž Ÿ–* àWŽ ª–* øWŽ ·–* `XŽ –* `YŽ Ë–* @kŽ Ö–* `kŽ €, ˆkŽ &+ kŽ ÍÑ kŽ @€, èkŽ ¨›+ ðkŽ ÌÑ lŽ h€, HlŽ ï* PlŽ @ `lŽ /š* ¨lŽ Hš* °lŽ D ÀlŽ ˜€, `mŽ ˆ, ˆmŽ ¯V+ mŽ H mŽ çš* èmŽ ÿš* ðmŽ ðÑ nŽ ¨, HnŽ @6* XnŽ ›* `nŽ Ø, xnŽ U oŽ È‚, (oŽ ¯V+ 0oŽ P @oŽ çš* ˆoŽ s›* oŽ ñÑ oŽ ø‚, @pŽ œ* hpŽ ¯V+ ppŽ X €pŽ çš* qŽ X„, 0qŽ x„, HqŽ õA+ PqŽ È– XqŽ * `qŽ (…, ¨qŽ ¶ü) °qŽ À– ¸qŽ ¨J+ ÀqŽ …, rŽ Hš* rŽ \ rŽ è…, hrŽ ò¶* prŽ ŒÄ‘ €rŽ †, sŽ €‡, HsŽ ƒÁ* PsŽ l `sŽ u* ¨sŽ ¦* °sŽ h ÀsŽ * tŽ Lž* tŽ p tŽ ‡, htŽ ¬* ptŽ ` €tŽ ȇ, ÈtŽ * ÐtŽ a àtŽ ø‡, (uŽ -* 0uŽ b @uŽ (ˆ, àuŽ ‰, vŽ ƒÁ* vŽ Œ vŽ u* hvŽ ³* pvŽ ” €vŽ 0‰, ÈvŽ ¬* ÐvŽ € àvŽ ȇ, (wŽ * 0wŽ @wŽ ø‡, ˆwŽ -* wŽ ‚ wŽ (ˆ, @xŽ ˆŠ, hxŽ ƒÁ* pxŽ LÇ‘ €xŽ u* ÈxŽ Ö* ÐxŽ TÇ‘ àxŽ ¸Š, (yŽ ¬* 0yŽ @Ç‘ @yŽ ȇ, ˆyŽ * yŽ AÇ‘ yŽ ø‡, èyŽ -* ðyŽ BÇ‘ zŽ (ˆ, zŽ Œ, ÈzŽ ƒÁ* ÐzŽ ¬ àzŽ u* ({Ž ž* 0{Ž ¸ @{Ž (Œ, ˆ{Ž ¬* {Ž {Ž ȇ, è{Ž * ð{Ž ¡ |Ž ø‡, H|Ž -* P|Ž ¢ `|Ž (ˆ, ¨|Ž ž* °|Ž ¥ À|Ž #ž* }Ž •Û) }Ž ¤ }Ž XŒ, À}Ž `, è}Ž ƒÁ* ð}Ž Ì ~Ž u* H~Ž ¦* P~Ž È `~Ž * ¨~Ž Æcˆ °~Ž à À~Ž ?ž* Ž ¬* Ž À Ž ȇ, hŽ * pŽ Á €Ž ø‡, ÈŽ -* ÐŽ Â àŽ (ˆ, €€Ž @, ¨€Ž ƒÁ* °€Ž LÌ‘ À€Ž u* Ž ¦* Ž à Ž * hŽ õž* pŽ Ü €Ž `, ÈŽ úž* ÐŽ 0Ì‘ àŽ Ÿ* (‚Ž Ÿ* 0‚Ž EÌ‘ @‚Ž , ˆ‚Ž Wè) ‚Ž FÌ‘ ‚Ž %Ÿ* è‚Ž 2Ÿ* ð‚Ž (Ì‘ ƒŽ Ø, HƒŽ 9Ÿ* PƒŽ DÌ‘ `ƒŽ , ¨ƒŽ EŸ* °ƒŽ ,Ì‘ ÀƒŽ 0, „Ž LŸ* „Ž )Ì‘ „Ž TŸ* h„Ž oŸ* p„Ž *Ì‘ €„Ž p, …Ž (’, H…Ž ƒÁ* P…Ž Í‘ `…Ž u* ¨…Ž ¦* °…Ž è À…Ž * †Ž õž* †Ž ä †Ž `, h†Ž úž* p†Ž ŒÍ‘ €†Ž Ÿ* ȆŽ EŸ* ІŽ ˆÍ‘ à†Ž 0, (‡Ž Ÿ* 0‡Ž œÍ‘ @‡Ž H’, ˆ‡Ž Wè) ‡Ž Í‘ ‡Ž %Ÿ* @ˆŽ ˆ”, hˆŽ ž* pˆŽ ©Í‘ €ˆŽ ºŸ* ȈŽ * ЈŽ ¨Í‘ àˆŽ ØŸ* (‰Ž õŸ* 0‰Ž ø @‰Ž ¸”, ˆ‰Ž * ‰Ž ô ‰Ž ð”, 艎 * ð‰Ž ð ŠŽ (•, HŠŽ * PŠŽ ì `ŠŽ h•, ‹Ž à•, (‹Ž * 0‹Ž ü @‹Ž –, à‹Ž è–, ŒŽ 0 * ŒŽ ŒŽ —, hŒŽ A * pŒŽ €ŒŽ 0—, Ž p˜, @Ž pš, hŽ °+ pŽ Ж xŽ °+ €Ž ÀÝ+ ÈŽ Ø¡* ÐŽ àŽ ¨š, (ŽŽ * 0ŽŽ @ŽŽ ›, ˆŽŽ _è) ŽŽ L ŽŽ ß+ 莎 þõ) ðŽŽ 0 øŽŽ þõ) Ž X›, HŽ Û* PŽ XŽ Û* `Ž (Þ+ ¨Ž ¼W* °Ž ( ¸Ž ¼W* ÀŽ PÞ+ Ž J/+ Ž 8 Ž ¾* Ž ¬ö) hŽ '÷) pŽ O €Ž 2÷) ‘Ž ˜œ, H‘Ž L¢* P‘Ž ÐÍ‘ `‘Ž Àœ, ¨‘Ž ï+ °‘Ž ÔÍ‘ À‘Ž èœ, `’Ž , ˆ’Ž f¢* ’Ž ’Ž T¢* è’Ž „¢* ð’Ž $ “Ž r¢* H“Ž ƒÁ* P“Ž ( `“Ž u* ”Ž àž, (”Ž * 0”Ž , @”Ž –, à”Ž 8£* •Ž ¯V+ •Ž 0 •Ž çš* À•Ž 0¤, ЕŽ Yª* à•Ž à«, è•Ž o ð•Ž V ø•Ž ¬, –Ž o –Ž p –Ž @¬, –Ž o –Ž PT (–Ž ¬, 0–Ž °o 8–Ž 0„ @–Ž ³* P–Ž ð~ X–Ž »³* h–Ž ð~ p–Ž ˳* x–Ž o €–Ž } ˆ–Ž ä³* –Ž o ˜–Ž ð} –Ž , ¨–Ž o °–Ž ƒ ¸–Ž ÿ³* À–Ž o È–Ž ÐŒ ЖŽ (, Ø–Ž o à–Ž @— è–Ž ´* ð–Ž o ø–Ž ” —Ž $´* —Ž o —Ž Г —Ž 7´* —Ž o (—Ž “ 0—Ž P, 8—Ž o @—Ž Ц H—Ž x, P—Ž o X—Ž €¯ `—Ž , h—Ž o p—Ž P¼ x—Ž È, €—Ž o ˆ—Ž €À —Ž ð, ˜—Ž o —Ž °Ä ¨—Ž ®, °—Ž o ¸—Ž àÈ À—Ž @®, È—Ž o ЗŽ Í Ø—Ž x®, à—Ž o è—Ž ð¡ ð—Ž J´* ø—Ž o ˜Ž p‘ ˜Ž ¨®, ˜Ž o ˜Ž 0Ò ˜Ž _´* (˜Ž o 0˜Ž @ 8˜Ž r´* @˜Ž o H˜Ž P˜Ž ‡´* X˜Ž o `˜Ž Ðâ h˜Ž ”´* p˜Ž o x˜Ž ðã €˜Ž ¡´* ˆ˜Ž o ˜Ž Ž ˜˜Ž à®, ˜Ž o ¨˜Ž @Ô °˜Ž ¶´* ¸˜Ž o À˜Ž å ȘŽ Ì´* ИŽ o ؘŽ @æ à˜Ž á´* 𘎠n ø˜Ž û´* ™Ž k ™Ž µ* ™Ž s (™Ž µ* 8™Ž 0€ @™Ž O+ P™Ž ÐŒ X™Ž µ* h™Ž @— p™Ž ¢ + €™Ž ˆ™Ž ,µ* ˜™Ž } ™Ž @µ* °™Ž @_ ¸™Ž Fµ* È™Ž p^ ЙŽ Nµ* à™Ž ] 虎 Vµ* ø™Ž Ð\ šŽ ^µ* šŽ ð• šŽ zµ* (šŽ Àl 0šŽ ‡µ* @šŽ t HšŽ Žµ* XšŽ Ѐ `šŽ •µ* pšŽ ” xšŽ ¤µ* ˆšŽ À‹ šŽ µ* šŽ ð} ¨šŽ ò²* ¸šŽ à× ÀšŽ ú²* КŽ pÙ ØšŽ ³* 蚎 Û ðšŽ ³* ›Ž Ü ›Ž ¯, ›Ž Y ›Ž ĵ* 0›Ž Г 8›Ž Óµ* H›Ž “ P›Ž âµ* `›Ž ÀX h›Ž ³* x›Ž °è €›Ž ëµ* ›Ž Ц ˜›Ž @¯, ¨›Ž « °›Ž h¯, À›Ž К È›Ž ¶* Ø›Ž €¯ à›Ž À¯, 𛎠´ ø›Ž $¶* œŽ °† œŽ (¶* œŽ P¼ (œŽ B¶* 8œŽ €À @œŽ \¶* PœŽ °Ä XœŽ x¶* hœŽ àÈ pœŽ °, €œŽ Í ˆœŽ (°, ˜œŽ ð¡ œŽ •¶* °œŽ p‘ ¸œŽ H°, ÈœŽ 0Ò ÐœŽ ¦¶* àœŽ ðW 蜎 ®¶* øœŽ W Ž ¸¶* Ž pç Ž Ŷ* (Ž @ 0Ž Ô¶* @Ž HŽ å¶* XŽ À‚ `Ž ù¶* pŽ 0† xŽ ·* ˆŽ °… Ž $·* Ž 0… ¨Ž p°, ¸Ž ƒ ÀŽ ¨±* ÈŽ `o ÐŽ °„ ØŽ °, èŽ 0„ ðŽ =·* žŽ Ðâ žŽ G·* žŽ ðã žŽ P·* 0žŽ Ž 8žŽ Ø°, HžŽ @Ô PžŽ a·* `žŽ å hžŽ s·* xžŽ @æ €žŽ „·* žŽ @_ ˜žŽ ›·* ¨žŽ p^ °žŽ ´·* ÀžŽ ] ÈžŽ Í·* ØžŽ Ð\ àžŽ æ·* ðžŽ Þ øžŽ þ·* ŸŽ °ß ŸŽ ¸* ŸŽ @á (ŸŽ 3¸* 8ŸŽ PÖ @ŸŽ N¸* PŸŽ ÀX XŸŽ h¸* hŸŽ @ê pŸŽ „¸* €ŸŽ ðW ˆŸŽ ¸* ˜ŸŽ W ŸŽ ¸¸* °ŸŽ pç ¸ŸŽ ±, ÈŸŽ Àq àŸŽ \¾* 蟎 ¿* Ž R¾* Ž ¿* Ž '¿* Ž ã+ ( Ž Y¿* 0 Ž /¿* 8 Ž 6¿* @ Ž A¿* H Ž N¿* P Ž \¿* X Ž p¿* ` Ž „¿* h Ž ˜¿* p Ž ®¿* x Ž »¿* Ž A¾* ¨ Ž Í¿* ° Ž ä¿* ¸ Ž ö¿* À Ž À* È Ž À* Ð Ž +À* Ø Ž @À* à Ž KÀ* ð Ž ¦+ ¡Ž ™Ä* ¡Ž áÄ* ¡Ž ¡Ä* ¡Ž óÄ* ¡Ž ©Ä* (¡Ž Å* 0¡Ž ±Ä* 8¡Ž Å* @¡Ž ¹Ä* H¡Ž $Å* P¡Ž ÁÄ* X¡Ž 0Å* `¡Ž ÉÄ* h¡Ž ˜», p¡Ž ÑÄ* x¡Ž ?Å* €¡Ž ÙÄ* ˆ¡Ž SÅ* ¡Ž ÈÂ, ¨¡Ž Ã, °¡Ž 0Ã, ¸¡Ž pÃ, À¡Ž Ã, à¡Ž øÇ* è¡Ž È* ð¡Ž 'È* ø¡Ž ØÃ, ¢Ž <È* ¢Ž CÈ* (¢Ž 'È* 0¢Ž ØÃ, 8¢Ž ÌÇ* @¢Ž VÈ* H¢Ž ÇÇ* P¢Ž nÈ* X¢Ž zÈ* `¢Ž <È* p¢Ž È* ˆ¢Ž nÈ* ¢Ž zÈ* ˜¢Ž ³Ç* ¢Ž £È* ¨¢Ž °Ç* °¢Ž ¼È* ¸¢Ž ÇÈ* À¢Ž <È* ТŽ ÞÈ* 袎 ¼È* 𢎠ÇÈ* ø¢Ž œÇ* £Ž ñÈ* £Ž É* £Ž É* £Ž <È* (£Ž É* 0£Ž #É* H£Ž É* P£Ž É* X£Ž Ç* `£Ž Ä, p£Ž .É* x£Ž 9É* €£Ž <È* ˆ£Ž 9É* £Ž LÉ* ¨£Ž .É* °£Ž 9É* ¸£Ž uÇ* À£Ž dÉ* УŽ É* Ø£Ž ‹É* ࣎ <È* 裎 ‹É* 𣎠›É* ¤Ž É* ¤Ž ‹É* ¤Ž eÇ* ¤Ž ©É* 0¤Ž ¸É* 8¤Ž ÎÉ* @¤Ž <È* H¤Ž ÎÉ* P¤Ž ßÉ* h¤Ž ëÉ* p¤Ž ÎÉ* x¤Ž WÇ* €¤Ž þÉ* ¤Ž Ê* ˜¤Ž !Ê* ¤Ž <È* ¨¤Ž !Ê* °¤Ž ßÉ* ȤŽ 0Ê* ФŽ !Ê* ؤŽ WÇ* ऎ HÄ, 𤎠CÊ* ø¤Ž pÄ, ¥Ž <È* ¥Ž pÄ, ¥Ž ßÉ* (¥Ž CÊ* 0¥Ž pÄ, 8¥Ž WÇ* @¥Ž YÊ* P¥Ž tÊ* X¥Ž ~Ê* `¥Ž <È* h¥Ž ~Ê* p¥Ž ’Ê* ˆ¥Ž tÊ* ¥Ž ~Ê* ˜¥Ž FÇ* ¥Ž ¡Ê* °¥Ž Ê* ¸¥Ž ¸Ê* À¥Ž ˜* È¥Ž ÈÄ, Ð¥Ž …î) 襎 Ê* 𥎠ÈÄ, ¦Ž ÎÊ* ¦Ž ðÄ, ¦Ž Å, ¦Ž [û) 0¦Ž …î) H¦Ž `Å, P¦Ž Å, `¦Ž ÙÊ* p¦Ž ˆÅ, x¦Ž °Å, €¦Ž [û) ¦Ž …î) ¨¦Ž øÅ, °¦Ž °Å, À¦Ž îÊ* ЦŽ Æ, ئŽ HÆ, ঎ [û) 𦎠…î) §Ž pÆ, §Ž HÆ, §Ž Ë* 0§Ž Ë* 8§Ž !Ë* @§Ž ß + P§Ž …î) h§Ž Ë* p§Ž !Ë* €§Ž ›Æ* §Ž 3Ë* ˜§Ž >Ë* §Ž ß + °§Ž …î) ȧŽ 3Ë* ЧŽ >Ë* ৎ {ô) 觎 `ô ø§Ž cË* ¨Ž ô ¨Ž Ã* ¨Ž `ó (¨Ž hË* 0¨Ž ó P¨Ž {ô) h¨Ž Ã* €¨Ž hË* ˜¨Ž {ô) °¨Ž Ã* ȨŽ hË* ਎ cË* ø¨Ž Ã* ©Ž hË* (©Ž {ô) 8©Ž {ô) H©Ž cË* h©Ž Vå* x©Ž 9ß* ˆ©Ž è* ©Ž 0ó* °©Ž 7ó* À©Ž Ç* ЩŽ %É* à©Ž >ó* ªŽ 'õ* ªŽ @õ* ªŽ Zõ* ªŽ uõ* ªŽ }õ* (ªŽ ˜õ* 0ªŽ ³õ* 8ªŽ Îõ* @ªŽ ^ü* HªŽ iü* PªŽ uü* XªŽ ‚ü* `ªŽ {þ* pªŽ ‹þ* €ªŽ šþ* ªŽ ¦þ* ªŽ ±þ* °ªŽ ’C+ ȪŽ Ü + تŽ U+ 誎 n+ øªŽ + «Ž + «Ž + («Ž ,+ 8«Ž N+ H«Ž B+ X«Ž Z+ h«Ž n+ x«Ž + ˆ«Ž “+ ˜«Ž ü + ¨«Ž Ÿ+ ¸«Ž ¨+ à«Ž j+ è«Ž i* ð«Ž p+ ø«Ž 2H* ¬Ž ‰+ ¬Ž w+ ¬Ž u+ ¬Ž eT* ¬Ž ÞG+ (¬Ž €+ 0¬Ž ‡+ 8¬Ž nS+ @¬Ž + H¬Ž š+ P¬Ž \+ X¬Ž §+ `¬Ž ·+ h¬Ž Â+ p¬Ž Ê+ x¬Ž ›^* €¬Ž Ô+ ˆ¬Ž Þ+ àŽ às* èŽ ï+ ðŽ ú+ øŽ + ®Ž + ®Ž + ®Ž (+ ®Ž 6+ ®Ž ?+ (®Ž N+ 0®Ž Y+ 8®Ž a+ @®Ž * H®Ž m+ P®Ž x+ X®Ž …+ `®Ž + h®Ž —+ p®Ž ¢+ €®Ž 0I+ ˆ®Ž é+ ®Ž Íkˆ ˜®Ž §B+ À®Ž EÉ* È®Ž ß* ¯Ž $ + ¯Ž þ+ ¯Ž ÉÊ* @¯Ž R* H¯Ž "‘+ P¯Ž 6™* €¯Ž ó+ ˆ¯Ž ü+ ¯Ž + ˜¯Ž + À¯Ž ) + ȯŽ 3 + ЯŽ ³* دŽ 8 + °Ž @ + °Ž J + °Ž O + °Ž S + @°Ž ò* H°Ž %ƒ* €°Ž b + ˆ°Ž g + °Ž m + À°Ž v + È°Ž { + аŽ + ±Ž ß + ±Ž J+ ±Ž ‘ + ±Ž • + ±Ž ™ + @±Ž Äe+ €±Ž àË* ˆ±Ž êË* ±Ž + ˜±Ž © + ±Ž º + ¨±Ž R* °±Ž jS* ¸±Ž É + À±Ž Ú + ȱŽ â¡* ౎ ò¶* 豎 O+ 𱎠ë + ø±Ž z²* ²Ž J+ ²Ž ä²* ²Ž ü + ²Ž À * ²Ž Ø * (²Ž + H²Ž . * P²Ž + X²Ž ™+ `²Ž ´+ h²Ž ¬®* p²Ž á®* x²Ž ï®* €²Ž ý®* ˆ²Ž Yð) ²Ž `ö) ˜²Ž õ) ²Ž Á+ ¨²Ž Æ®* °²Ž Ø6* ¸²Ž Í+ À²Ž Åô) ȲŽ Èô) вŽ Iû) زŽ {ß* ಎ Ø+ 貎 Û+ 𲎠å+ ø²Ž ó+ ³Ž û+ ³Ž + ³Ž + ³Ž ß) ³Ž + (³Ž ½+ P³Ž . * X³Ž l|+ `³Ž + h³Ž l|+ p³Ž ™+ x³Ž l|+ €³Ž ç+ ˆ³Ž ö+ ³Ž …+ ˜³Ž ½+ ³Ž + ¨³Ž B+ À³Ž - ȳŽ + гŽ .+ سŽ D+ ೎ Y+ ´Ž o+ ´Ž Fì) ´Ž v+ ´Ž ƒ+ ´Ž ¯+ (´Ž @ - 0´Ž À+ 8´Ž ` - @´Ž ˆ - ˆ´Ž Ь ˜´Ž ¬ ´Ž ú+ °´Ž °« À´Ž ¸ È´Ž + Ø´Ž * à´Ž ™ è´Ž `Û ð´Ž … + µŽ 0) µŽ p™ µŽ ðÚ µŽ Ž + (µŽ ( 0µŽ àš 8µŽ €Ú @µŽ B`* PµŽ ð* XµŽ À™ `µŽ Ú hµŽ ÒZ* xµŽ °Â €µŽ `š ˆµŽ ë µŽ ˜ + µŽ P. ¨µŽ š °µŽ Ù ¸µŽ Ÿ + ȵŽ P9 еŽ P صŽ 0٠ൎ òn* 𵎠¾ øµŽ ¶Ž pÊ ¶Ž § + ¶Ž Ð+ ¶Ž `ª (¶Ž ß 0¶Ž ± + @¶Ž $ H¶Ž P¶Ž Ð X¶Ž ¹ + h¶Ž p0 p¶Ž ðŸ x¶Ž 0 €¶Ž Ä + ¶Ž À! ˜¶Ž €© ¶Ž pï ¨¶Ž Ñ + ¸¶Ž °• À¶Ž жŽ ˜ + ඎ Р趎 P¨ 𶎠Ðà ø¶Ž ß + ·Ž €% ·Ž § ·Ž °õ ·Ž ì + 0·Ž p¦ 8·Ž ð @·Ž ð± H·Ž 6+ X·Ž °³ `·Ž @ž p·Ž * €·Ž P= ˆ·Ž ž ·Ž °ü ˜·Ž ä + ¨·Ž Î °·Ž `¥ ¸·Ž PÑ À·Ž ÷ + зŽ ÐÆ Ø·Ž 0¤ à·Ž ÀÒ è·Ž !+ ø·Ž @Ì ¸Ž 0› ¸Ž É ¸Ž !+ ¸Ž àÏ (¸Ž Pœ 0¸Ž pÍ 8¸Ž !+ H¸Ž 0à P¸Ž €£ X¸Ž ð `¸Ž #!+ p¸Ž Å x¸Ž Т €¸Ž ù ˆ¸Ž 1!+ ˜¸Ž `Ý ¸Ž pŸ ¨¸Ž `ò °¸Ž —+ À¸Ž ' ȸŽ À® иŽ Ðå ظŽ 9!+ 踎 ÐÛ ð¸Ž Ð¯ ø¸Ž àì ¹Ž F!+ ¹Ž ¹Ž › ¹Ž Àè (¹Ž Q!+ 8¹Ž Ð3 @¹Ž °¿ H¹Ž pæ P¹Ž =!+ `¹Ž Ó* h¹Ž m*+ p¹Ž t*+ ˆ¹Ž ¢ ¹Ž p” ˜¹Ž à ¹Ž pŸ ¨¹Ž © °¹Ž © ¸¹Ž pŸ À¹Ž ȹŽ p” йŽ €¡ عŽ €¨ ๎ ¨ 蹎 p” ð¹Ž àž ø¹Ž àž ºŽ “ ºŽ © ºŽ “ (ºŽ p” €»Ž ¸ ˆ»Ž p »Ž °‘ ¨»Ž p” °»Ž °’ ¸»Ž 0‘ À»Ž 0ž È»Ž лŽ œ Ø»Ž `’ ໎ ° 軎 § 𻎠° ø»Ž €› ¼Ž l|+ (¼Ž ¶,+ 0¼Ž Ì,+ 8¼Ž è,+ @¼Ž ø,+ H¼Ž -+ P¼Ž +-+ X¼Ž A-+ `¼Ž l|+ h¼Ž ÈC- p¼Ž øC- x¼Ž è,+ €¼Ž R-+ ˆ¼Ž 0D- ¼Ž h-+ ˜¼Ž hD- ¼Ž …-+ ¨¼Ž ¡-+ °¼Ž ·-+ ¸¼Ž Î-+ À¼Ž ˆD- ༎ ÉÊ* 輎 6™* 𼎠´#* ø¼Ž ZÛ) ½Ž )* ½Ž vU* ½Ž ôU* ½Ž ?@* ½Ž ëU* (½Ž Nø) 0½Ž jV* 8½Ž å-+ @½Ž ×T* H½Ž ¨V* P½Ž µV* X½Ž ì-+ `½Ž ÅU* h½Ž žB* p½Ž C* x½Ž 5+ €½Ž 5+ ˆ½Ž §B+ ½Ž &+ ˜½Ž Œ@* ½Ž ù-+ ¨½Ž V* °½Ž ‡C* ¸½Ž .+ À½Ž X6+ ȽŽ .+ нŽ .+ ؽŽ .+ ཎ !.+ 轎 %.+ 𽎠*.+ ø½Ž ïT* ¾Ž ‘U* ¾Ž 0.+ ¾Ž %W* ¾Ž ›U* ¾Ž W* (¾Ž ‘"* 0¾Ž «"* 8¾Ž ø$* @¾Ž —A* H¾Ž DA* P¾Ž pˆ X¾Ž =pˆ `¾Ž 6.+ h¾Ž ÿ#* p¾Ž $* x¾Ž qˆ €¾Ž Ñpˆ ˆ¾Ž 9W* ¾Ž Íjˆ ˜¾Ž »jˆ ¾Ž ùT* ¨¾Ž !* °¾Ž ?.+ ¸¾Ž ÒÛ) À¾Ž «+ ȾŽ ³W* оŽ }W* ؾŽ šW* ྎ E.+ 辎 L.+ 𾎠R.+ ø¾Ž Y.+ ¿Ž _.+ ¿Ž f.+ ¿Ž m.+ ¿Ž t.+ ¿Ž OU* (¿Ž UU* 0¿Ž nC* 8¿Ž {.+ @¿Ž o"* H¿Ž n"* P¿Ž ….+ X¿Ž Ž.+ `¿Ž ¦#* h¿Ž •.+ p¿Ž œ.+ x¿Ž ƒ$* €¿Ž £.+ ˆ¿Ž ©.+ ¿Ž Áw+ ˜¿Ž V* ¿Ž ¯.+ ¨¿Ž ·.+ °¿Ž Á.+ ¸¿Ž À.+ À¿Ž È.+ È¿Ž Ç.+ пŽ Î.+ Ø¿Ž Bå) à¿Ž Õ.+ è¿Ž ´U* ð¿Ž â.+ ø¿Ž ì.+ ÀŽ ìâ* ÀŽ ô.+ ÀŽ û.+ ÀŽ /+ ÀŽ /+ (ÀŽ /+ 0ÀŽ /+ 8ÀŽ /+ @ÀŽ &/+ HÀŽ ./+ PÀŽ ¢U* XÀŽ 6/+ `ÀŽ >/+ hÀŽ E/+ pÀŽ N/+ xÀŽ W/+ €ÀŽ a/+ ˆÀŽ k/+ ÀŽ u/+ ˜ÀŽ /+ ÀŽ ‰/+ ¨ÀŽ ®Û) °ÀŽ “/+ ¸ÀŽ œ/+ ÀÀŽ Â* ÈÀŽ ¥/+ ÐÀŽ ¬/+ ØÀŽ ³/+ àÀŽ Á/+ èÀŽ ÄV* ðÀŽ Ñ/+ øÀŽ ß/+ ÁŽ ë/+ ÁŽ ñ/+ ÁŽ ÷/+ ÁŽ þ/+ ÁŽ 0+ (ÁŽ 0+ 0ÁŽ 0+ 8ÁŽ t³* @ÁŽ 0+ HÁŽ $0+ PÁŽ 00+ XÁŽ ?0+ `ÁŽ æV* hÁŽ N0+ pÁŽ a0+ xÁŽ x0+ €ÁŽ 0+ ˆÁŽ ¥0+ ÁŽ «0+ ˜ÁŽ -* ÁŽ ³0+ ¨ÁŽ ¾0+ °ÁŽ Æ0+ ¸ÁŽ Ñ0+ ÀÁŽ Jkˆ ÈÁŽ ÑT* ÐÁŽ ÌT* ØÁŽ Ü0+ àÁŽ /W* èÁŽ å0+ ðÁŽ VC* øÁŽ ì0+ ÂŽ ñ0+ ÂŽ V* ÂŽ ˆW* ÂŽ ZW* ÂŽ RW* (ÂŽ þ0+ 0ÂŽ 1+ 8ÂŽ 1+ @ÂŽ 1+ HÂŽ $1+ PÂŽ +1+ XÂŽ 5+ `ÂŽ 91+ hÂŽ G1+ pÂŽ W1+ xÂŽ d1+ €ÂŽ m1+ ˆÂŽ x1+ ÂŽ €1+ ˜ÂŽ ˆ1+ ÂŽ ”1+ ¨ÂŽ œ1+ °ÂŽ ¾U* ¸ÂŽ ¥1+ ÀÂŽ º1+ ÈÂŽ ¯1+ ÐÂŽ ¹1+ ØÂŽ Î1+ àÂŽ Ã1+ èÂŽ Í1+ ðÂŽ ã1+ øÂŽ ×1+ ÃŽ â1+ ÃŽ û1+ ÃŽ í1+ ÃŽ ú1+ ÃŽ ‚W* (ÃŽ Æ®* 0ÃŽ !Ú) 8ÃŽ 2+ @ÃŽ {Â* HÃŽ 2+ PÃŽ )2+ XÃŽ 22+ `ÃŽ =2+ hÃŽ J2+ pÃŽ T2+ xÃŽ ^2+ €ÃŽ n2+ ˆÃŽ Tž* ÃŽ }2+ ˜ÃŽ ‹2+ ÃŽ š2+ ¨ÃŽ «2+ °ÃŽ W* ¸ÃŽ ¶2+ ÀÃŽ Æ2+ ÈÃŽ Ñ2+ ÐÃŽ Û2+ ØÃŽ è2+ àÃŽ ö2+ èÃŽ 3+ ðÃŽ 3+ øÃŽ "3+ ÄŽ ÛT* ÄŽ 03+ ÄŽ éT* ÄŽ ³O* ÄŽ !@* (ÄŽ *U* 0ÄŽ {W* 8ÄŽ =3+ @ÄŽ D3+ HÄŽ L3+ PÄŽ R3+ XÄŽ `3+ `ÄŽ n3+ hÄŽ V* pÄŽ v3+ xÄŽ ƒ3+ €ÄŽ “3+ ˆÄŽ 3+ ÄŽ «3+ ˜ÄŽ ¹W* ÄŽ ¶3+ ¨ÄŽ ¾3+ °ÄŽ äU* ¸ÄŽ Ê3+ ÀÄŽ Õ3+ ÈÄŽ $* ÐÄŽ J$* ØÄŽ à3+ àÄŽ ñ3+ èÄŽ ô´* ðÄŽ úU* øÄŽ V* ÅŽ FU* ÅŽ ‡U* ÅŽ |U* ÅŽ W* ÅŽ •V* (ÅŽ ŽV* 0ÅŽ aW* 8ÅŽ ŠV* @ÅŽ =U* HÅŽ ÿ3+ PÅŽ p@* XÅŽ W@* `ÅŽ 4+ hÅŽ 4+ pÅŽ !4+ xÅŽ 74+ €ÅŽ 14+ ˆÅŽ kW* ÅŽ 54+ ˜ÅŽ >4+ ÅŽ ©W* ¨ÅŽ ¥@* °ÅŽ I4+ ¸ÅŽ R4+ ÀÅŽ Òž* ÈÅŽ a4+ ÐÅŽ k4+ ØÅŽ {4+ àÅŽ ‹4+ èÅŽ “4+ ðÅŽ 4U* øÅŽ 4+ ÆŽ «4+ ÆŽ JV* ÆŽ °4+ ÆŽ ÒB* ÆŽ ;C* (ÆŽ ÔV* 0ÆŽ €Ë* 8ÆŽ `A* @ÆŽ ¾4+ HÆŽ Ì4+ PÆŽ yV* XÆŽ &V* `ÆŽ 8V* hÆŽ Ú4+ pÆŽ è4+ xÆŽ ÌA* €ÆŽ ï4+ ˆÆŽ õ4+ ÆŽ ü4+ ˜ÆŽ 5+ ÆŽ ËU* ¨ÆŽ 5+ °ÆŽ ,5+ ¸ÆŽ :5+ ÀÆŽ žV* ÈÆŽ ùV* ÐÆŽ ªU* ØÆŽ H5+ àÆŽ U5+ èÆŽ 55* ðÆŽ e5+ øÆŽ n5+ ÇŽ z5+ ÇŽ …5+ ÇŽ Œ5+ ÇŽ œ5+ ÇŽ ¤5+ (ÇŽ eV* 0ÇŽ PV* 8ÇŽ [V* @ÇŽ LW* HÇŽ 5+ PÇŽ »5+ ÊŽ À5+ (ÊŽ Ò5+ 0ÊŽ á5+ 8ÊŽ ð5+ @ÊŽ 6+ HÊŽ V* PÊŽ 6+ XÊŽ [U* `ÊŽ dU* hÊŽ lU* pÊŽ 6+ xÊŽ 6+ €ÊŽ %6+ ˆÊŽ 16+ ÊŽ 96+ ˜ÊŽ E6+ ÊŽ P6+ ¨ÊŽ `6+ °ÊŽ m6+ ¸ÊŽ {6+ ÀÊŽ ‡6+ ÈÊŽ Ÿ6+ ÐÊŽ ±6+ ØÊŽ È6+ àÊŽ Õ6+ èÊŽ æ6+ ðÊŽ ò6+ øÊŽ 7+ ËŽ 7+ ËŽ 7+ ËŽ /7+ ËŽ Þ* ËŽ :7+ (ËŽ H7+ 0ËŽ R7+ 8ËŽ \7+ @ËŽ n7+ HËŽ €7+ `ËŽ ÀO* hËŽ æ7+ pËŽ + xËŽ ì7+ €ËŽ ò7+ ˆËŽ ø7+ ËŽ ±* ¨ËŽ j8+ °ËŽ ñü) ¸ËŽ Û* ÀËŽ ¾* ÈËŽ 8+ ÐËŽ 3* àËŽ O=+ ðËŽ ·=+ ÌŽ Z=+ ÌŽ i=+ ÌŽ x=+ 0ÌŽ †=+ @ÌŽ —=+ PÌŽ §=+ `ÌŽ µ=+ pÌŽ Å=+ €ÌŽ Ñ=+ ÌŽ ã=+ ÌŽ 0j ¨ÌŽ 0ƒ °ÌŽ °j ¸ÌŽ 0… ÀÌŽ 0b àÌŽ x èÌŽ ˆ ðÌŽ a øÌŽ @x ÍŽ àg ÍŽ Ài (ÍŽ t 0ÍŽ Ðh 8ÍŽ „ @ÍŽ Ða `ÍŽ ph hÍŽ ‰ pÍŽ a xÍŽ @x €ÍŽ Pg ˆÍŽ ’P+ ÍŽ G+ ¨ÍŽ G+ °ÍŽ =G+ ¸ÍŽ Xf- ÀÍŽ WG+ ÈÍŽ €f- ÐÍŽ tG+ ØÍŽ ŽG+ àÍŽ ¬G+ èÍŽ ÆG+ ðÍŽ ãG+ øÍŽ ¨f- ÎŽ Û* PÎŽ ‚Ú* XÎŽ 4H+ €ÎŽ ‹Ú* ˆÎŽ EH+ ¨ÎŽ ÀZ °ÎŽ ðg ¸ÎŽ `f ÀÎŽ j ÈÎŽ o ØÎŽ @p èÎŽ e ÏŽ €l ÏŽ Àm (ÏŽ @k 0ÏŽ Àh 8ÏŽ €q @ÏŽ þõ) HÏŽ l|+ PÏŽ ‘"* XÏŽ Šÿ) `ÏŽ ˜* hÏŽ ¥¢* pÏŽ îM+ €ÏŽ Äe+ ÏŽ ÷M+ ¨ÏŽ l|+ °ÏŽ üM+ ¸ÏŽ N+ ÀÏŽ N+ ÈÏŽ N+ ÐÏŽ *N+ àÏŽ 4N+ ÐŽ ´Q+ ÐŽ ¸Q+ ÐŽ ¼Q+ ÐŽ ÀQ+ ÐŽ ÄQ+ (ÐŽ ÈQ+ 0ÐŽ ÌQ+ 8ÐŽ ÐQ+ HÐŽ ÃS+ `ÐŽ U+ hÐŽ #U+ pÐŽ öS+ xÐŽ 'U+ €ÐŽ ¬W+ ˆÐŽ Ðð* ÐŽ ÚX+ ˜ÐŽ !T+ ÐŽ 9T+ ¨ÐŽ /U+ °ÐŽ 3U+ ¸ÐŽ ÂW+ ÀÐŽ 7U+ ÈÐŽ ŸY+ ÐÐŽ ;U+ ØÐŽ ¢X+ àÐŽ ?U+ èÐŽ CU+ ðÐŽ É€* øÐŽ MU+ ÑŽ -H* ÑŽ jT+ ÑŽ jT+ ÑŽ QU+ ÑŽ QU+ (ÑŽ ?+ 0ÑŽ T+ 8ÑŽ ¥T+ @ÑŽ ªT+ HÑŽ ÈT+ PÑŽ ßW+ XÑŽ ßW+ `ÑŽ üW+ hÑŽ üW+ pÑŽ æT+ ÑŽ Š) ¨ÑŽ †) °ÑŽ ‚) ¸ÑŽ ~) ÀÑŽ z) ÈÑŽ v) ÐÑŽ r) ØÑŽ n) àÑŽ j) èÑŽ f) ðÑŽ b) øÑŽ ^) ÒŽ Z) (ÒŽ V) 0ÒŽ R) 8ÒŽ N) @ÒŽ J) HÒŽ F) PÒŽ B) XÒŽ >) ÖŽ €<) ÖŽ `<) @ÖŽ à=) `ÖŽ À=) €ÖŽ =) ÖŽ €=) ÀÖŽ `=) ØÖŽ @=) àÖŽ =) ðÖŽ =) ׎ ;) @׎ @:) `׎ :) p׎ :) €×Ž @<) ˆ×Ž <) ׎ <) ¨×Ž à;) À׎ À;) È׎ ;) ØŽ €;) (ØŽ `;) 0ØŽ @;) 8ØŽ ;) €ØŽ à<) ˆØŽ À<) ØŽ <) ØŽ À:) ¨ØŽ :) ÀØŽ €:) ÈØŽ `:) àØŽ à:) ÙŽ Š) ¨ÙŽ †) °ÙŽ ‚) ¸ÙŽ ~) ÀÙŽ z) ÈÙŽ v) ÐÙŽ r) ØÙŽ n) àÙŽ j) èÙŽ f) ðÙŽ b) øÙŽ ^) ÚŽ × * ÚŽ ÔY+ ÚŽ ãY+ ÚŽ îY+ (ÚŽ ûY+ 0ÚŽ p…- 8ÚŽ Z+ @ÚŽ %Z+ HÚŽ jX+ PÚŽ …- XÚŽ 5Z+ `ÚŽ þ\+ hÚŽ ]+ pÚŽ 4]+ xÚŽ O]+ €ÚŽ j]+ ˆÚŽ …]+ ÚŽ ¡]+ ˜ÚŽ ½]+ ÚŽ Ø]+ ¨ÚŽ ó]+ °ÚŽ ^+ ¸ÚŽ *^+ ÀÚŽ F^+ ÈÚŽ a^+ ÐÚŽ |^+ ØÚŽ 7\+ àÚŽ R\+ ÛŽ ¶^+ ÛŽ Ð^+ ÛŽ ê^+ ÛŽ _+ ÛŽ _+ (ÛŽ 8_+ @ÛŽ ½* HÛŽ La+ PÛŽ â* XÛŽ ¬„* `ÛŽ Pa+ ˆÛŽ #U+ ÛŽ ¥X+ ˜ÛŽ ^* ÛŽ * ¨ÛŽ Ha+ °ÛŽ a+ ¸ÛŽ Ta+ ÀÛŽ #d* ÈÛŽ \a+ àÛŽ b+ èÛŽ 4b+ ðÛŽ Hb+ øÛŽ eb+ ÜŽ b+ ÜŽ šb+ ÜŽ ²b+ ÜŽ Êb+ ÜŽ âb+ (ÜŽ úb+ 0ÜŽ —- 8ÜŽ @—- @ÜŽ b+ HÜŽ 4b+ PÜŽ Hb+ XÜŽ eb+ `ÜŽ b+ hÜŽ šb+ pÜŽ ²b+ xÜŽ Êb+ €ÜŽ âb+ ˆÜŽ úb+ ÜŽ c+ ÜŽ b+ ¨ÜŽ 4b+ °ÜŽ Hb+ ¸ÜŽ 0c+ ÀÜŽ Fc+ ÈÜŽ ac+ ÐÜŽ yc+ àÜŽ c+ èÜŽ h—- ðÜŽ ®c+ ÝŽ ð^ˆ ÝŽ Ÿ´* ÝŽ V¯* 0ÝŽ Îö) @ÝŽ Æc+ PÝŽ Ïc+ `ÝŽ ×c+ pÝŽ àc+ €ÝŽ fA+ ÝŽ éc+ ÝŽ ïc+ °ÝŽ ôc+ ÀÝŽ U+ ÐÝŽ üc+ àÝŽ d+ ðÝŽ d+ ÞŽ û&+ ÞŽ d+ ÞŽ "d+ 0ÞŽ Æ* `ÞŽ Ð hÞŽ @ pÞŽ xÞŽ €ÞŽ à ˆÞŽ à ÞŽ ˜ÞŽ ° ÞŽ ` `⎠oe+ h⎠¯e+ p⎠* x⎠Π* €âŽ ´e+ ⎠oe+ ¨âŽ ¹e+ °âŽ Ée+ ¸âŽ Ûe+ À⎠èe+ ㎠îe+ (㎠÷e+ 0㎠ûe+ 8㎠ÿe+ @㎠f+ H㎠%f+ P㎠f+ X㎠oe+ `㎠oe+ h㎠f+ p㎠f+ x㎠ƒ* €ãŽ f+ ˆãŽ %ƒ* ㎠1ƒ* ˜ãŽ f+ ㎠)f+ ¨ãŽ <f+ °ãŽ Pf+ ¸ãŽ ef+ À㎠ûe+ È㎠îe+ à㎠oe+ è㎠f+ ð㎠f+ ø㎠ƒ* äŽ %ƒ* äŽ {f+ äŽ ‚f+ äŽ €i+ 0äŽ –i+ @äŽ €ô) PäŽ ¤i+ `äŽ i+ päŽ ±i+ €äŽ ß) äŽ ¶i+ äŽ 1+ ÀäŽ Ûm+ ÈäŽ l|+ ÐäŽ l|+ ØäŽ l|+ àäŽ àm+ èäŽ l|+ ðäŽ åm+ øäŽ êm+ åŽ l|+ åŽ îm+ åŽ òm+ åŽ l|+ åŽ ÷m+ (åŽ l|+ 0åŽ l|+ 8åŽ l|+ @åŽ üm+ `åŽ wt+ håŽ ˜+ påŽ œ+ xåŽ + €åŽ ¤+ ˆåŽ ¨+ åŽ ¬+ ˜åŽ °+ åŽ ´+ ¨åŽ ¸+ °åŽ ¼+ ¸åŽ Á+ ÀåŽ Æ+ ÈåŽ Ë+ ÐåŽ Ð+ ØåŽ Õ+ àåŽ Ú+ èåŽ ß+ ðåŽ ä+ øåŽ é+ æŽ î+ æŽ ó+ æŽ ø+ æŽ ý+ æŽ + (æŽ + 0æŽ + 8æŽ + @æŽ + HæŽ + PæŽ + XæŽ %+ `æŽ {t+ hæŽ *+ pæŽ -+ xæŽ 0+ €æŽ 3+ ˆæŽ 6+ æŽ 9+ ˜æŽ <+ æŽ ?+ ¨æŽ B+ °æŽ E+ ¸æŽ I+ ÀæŽ M+ ÈæŽ Q+ ÐæŽ U+ ØæŽ Y+ àæŽ ]+ èæŽ a+ ðæŽ e+ øæŽ i+ çŽ m+ çŽ q+ çŽ u+ çŽ y+ çŽ }+ (çŽ + 0çŽ ~t+ 8çŽ ‚t+ @çŽ …+ HçŽ †t+ PçŽ + XçŽ ‘+ `èŽ Št+ hèŽ Žt+ €èŽ v+ ˆèŽ “v+ èŽ —v+ ˜èŽ ›v+ èŽ Ÿv+ ¨èŽ £v+ °èŽ §v+ ¸èŽ «v+ ÀèŽ ¯v+ ÈèŽ ³v+ ÐèŽ ·v+ ØèŽ ¼v+ àèŽ Áv+ èèŽ Æv+ ðèŽ Ëv+ øèŽ Ðv+ éŽ ’t+ éŽ –t+ éŽ št+ éŽ žt+ éŽ ¢t+ (éŽ ¦t+ 0éŽ ªt+ 8éŽ ®t+ @éŽ ²t+ HéŽ ¶t+ PéŽ ºt+ XéŽ ¾t+ `éŽ Ât+ héŽ Æt+ péŽ Êt+ xéŽ Ît+ €éŽ Òt+ ˆéŽ Öt+ éŽ Út+ ˜éŽ Þt+ éŽ ât+ ¨éŽ æt+ °éŽ êt+ ¸éŽ ît+ ÀéŽ òt+ ÈéŽ öt+ ÐéŽ út+ ØéŽ þt+ àéŽ u+ èéŽ u+ ðéŽ u+ øéŽ u+ êŽ u+ êŽ u+ êŽ u+ êŽ u+ êŽ "u+ (êŽ &u+ 0êŽ *u+ 8êŽ .u+ @êŽ 2u+ HêŽ 6u+ PêŽ :u+ XêŽ ?u+ `êŽ Du+ hêŽ Iu+ pêŽ Nu+ xêŽ Su+ €êŽ Xu+ ˆêŽ ]u+ êŽ bu+ ˜êŽ gu+ êŽ lu+ ¨êŽ qu+ °êŽ vu+ ¸êŽ {u+ ÀêŽ €u+ ÈêŽ …u+ ÐêŽ Šu+ ØêŽ u+ àêŽ ”u+ èêŽ ™u+ ðêŽ žu+ øêŽ £u+ ëŽ ¨u+ ëŽ u+ ëŽ ²u+ ëŽ ·u+ ëŽ ¼u+ (ëŽ Áu+ 0ëŽ Æu+ 8ëŽ Ëu+ @ëŽ Ðu+ HëŽ Õu+ PëŽ Úu+ XëŽ ßu+ `ëŽ äu+ hëŽ éu+ pëŽ îu+ xëŽ óu+ €ëŽ øu+ ˆëŽ ýu+ ëŽ v+ ˜ëŽ v+ ëŽ v+ ¨ëŽ v+ °ëŽ v+ ¸ëŽ v+ ÀëŽ v+ ÈëŽ %v+ ÐëŽ *v+ ØëŽ /v+ àëŽ 4v+ èëŽ 9v+ ðëŽ >v+ øëŽ Cv+ ìŽ wt+ ìŽ ˜+ ìŽ œ+ ìŽ + ìŽ ¤+ (ìŽ ¨+ 0ìŽ ¬+ 8ìŽ °+ @ìŽ ´+ HìŽ ¸+ PìŽ ¼+ XìŽ Á+ `ìŽ Æ+ hìŽ Ë+ pìŽ Ð+ xìŽ Õ+ €ìŽ u+ ˆìŽ u+ ìŽ "u+ ˜ìŽ *u+ ìŽ u+ ¨ìŽ u+ °ìŽ &u+ ¸ìŽ .u+ ÀìŽ 2u+ ÈìŽ :u+ ÐìŽ Du+ ØìŽ Nu+ àìŽ 6u+ èìŽ ?u+ ðìŽ Iu+ øìŽ Su+ íŽ Hv+ íŽ Lv+ íŽ Pv+ íŽ Tv+ íŽ Xv+ (íŽ \v+ 0íŽ `v+ 8íŽ dv+ @íŽ hv+ HíŽ lv+ PíŽ pv+ XíŽ uv+ `íŽ zv+ híŽ v+ píŽ „v+ xíŽ ‰v+ €íŽ Žv+ ˆíŽ ’v+ íŽ –v+ ˜íŽ šv+ íŽ žv+ ¨íŽ ¢v+ °íŽ ¦v+ ¸íŽ ªv+ ÀíŽ ®v+ ÈíŽ ²v+ ÐíŽ ¶v+ ØíŽ »v+ àíŽ Àv+ èíŽ Åv+ ðíŽ Êv+ øíŽ Ïv+ îŽ Ôv+ îŽ Úv+ îŽ àv+ (îŽ æv+ 0îŽ ìv+ 8îŽ òv+ @îŽ øv+ HîŽ þv+ PîŽ w+ XîŽ w+ `îŽ w+ hîŽ w+ pîŽ w+ xîŽ #w+ €îŽ *w+ ˆîŽ 1w+ îŽ 8w+ ˜îŽ ?w+ îŽ Fw+ ¨îŽ Mw+ °îŽ Tw+ ¸îŽ [w+ ÀîŽ bw+ ÈîŽ iw+ ÐîŽ pw+ ØîŽ ww+ àîŽ ~w+ èîŽ …w+ ðîŽ Œw+ øîŽ “w+ ïŽ šw+ ïŽ ¡w+ ïŽ ¨w+ ïŽ ¯w+ 0ðŽ ¶w+ HñŽ »w+ €ñŽ Àw+ ˆñŽ Æw+ ÐñŽ Ëw+ ØñŽ Òw+ àñŽ xt+ èñŽ ™+ ðñŽ + øñŽ ¡+ òŽ ¥+ òŽ ©+ òŽ + òŽ ±+ òŽ µ+ (òŽ ¹+ 0òŽ ½+ 8òŽ Â+ @òŽ Ç+ HòŽ Ì+ PòŽ Ñ+ XòŽ Ö+ `òŽ lx+ hòŽ &R* €òŽ ×w+ ˆòŽ Ûw+ òŽ ßw+ ˜òŽ ãw+ òŽ çw+ ¨òŽ ëw+ °òŽ ïw+ ¸òŽ ów+ ÀòŽ ÷w+ ÈòŽ ûw+ ÐòŽ ÿw+ ØòŽ x+ àòŽ x+ èòŽ x+ ðòŽ x+ øòŽ x+ óŽ x+ óŽ "x+ óŽ 'x+ óŽ ,x+ óŽ 1x+ (óŽ 6x+ 0óŽ ;x+ 8óŽ @x+ @óŽ Ex+ HóŽ Jx+ PóŽ Ox+ XóŽ Tx+ `óŽ Yx+ hóŽ ^x+ póŽ cx+ xóŽ Êt+ €óŽ wt+ ˆóŽ ˜+ óŽ œ+ ˜óŽ + óŽ ¤+ ¨óŽ ¨+ °óŽ ¬+ ¸óŽ °+ ÀóŽ ´+ ÈóŽ ¸+ ÐóŽ ¼+ ØóŽ u+ àóŽ gx+ èóŽ Êt+ ðóŽ cx+ øóŽ kx+ ôŽ ox+ ôŽ sx+ ôŽ wx+ ôŽ {x+ ôŽ x+ (ôŽ ƒx+ 0ôŽ ‡x+ 8ôŽ Êt+ @ôŽ ´+ HôŽ ¸+ PôŽ ¼+ XôŽ Á+ `ôŽ Æ+ hôŽ Ë+ pôŽ Ð+ xôŽ Õ+ €ôŽ ox+ ˆôŽ wx+ ôŽ sx+ ˜ôŽ {x+ ôŽ ‹x+ ¨ôŽ ‡x+ °ôŽ x+ ¸ôŽ ƒx+ ÈôŽ ¨+ ÐôŽ s+ ØôŽ + èôŽ xR* õŽ `tˆ õŽ ƒtˆ PõŽ ôxˆ ˆõŽ ´+ õŽ H„+ ¨õŽ `„+ °õŽ v„+ ¸õŽ †„+ ÀõŽ ˜„+ ÈõŽ ±„+ ÐõŽ È„+ àõŽ Ú„+ èõŽ ï„+ ðõŽ …+ øõŽ …+ öŽ /…+ öŽ B…+ öŽ U…+ öŽ i…+ öŽ }…+ (öŽ …+ @öŽ Ÿ…+ HöŽ ¸…+ PöŽ Ó…+ `öŽ æ…+ höŽ ü…+ €öŽ †+ ˆöŽ †+ öŽ +†+ ¨öŽ F†+ °öŽ ]†+ ÀöŽ p†+ ÈöŽ ‹†+ ÐöŽ ¢†+ àöŽ µ†+ èöŽ І+ ðöŽ ã†+ øöŽ ‡+ ÷Ž ‡+ ÷Ž ,‡+ ÷Ž C‡+ @÷Ž V‡+ H÷Ž `‡+ P÷Ž w‡+ X÷Ž Š‡+ `÷Ž ¡‡+ h÷Ž ¼‡+ p÷Ž ˇ+ x÷Ž à‡+ ÷Ž ï‡+ ¨÷Ž ú‡+ °÷Ž ˆ+ À÷Ž ·G* à÷Ž U+ è÷Ž ox+ ð÷Ž Œ+ ø÷Ž ox+ øŽ ‘+ øŽ ox+ øŽ •+ øŽ ox+ øŽ ™+ (øŽ {x+ 0øŽ ž+ 8øŽ {x+ @øŽ £+ HøŽ {x+ PøŽ §+ XøŽ {x+ `øŽ «+ høŽ wx+ pøŽ °+ xøŽ wx+ €øŽ µ+ ˆøŽ wx+ øŽ ¹+ ˜øŽ wx+ øŽ ½+ ¨øŽ sx+ °øŽ Â+ ¸øŽ sx+ ÀøŽ Ç+ ÈøŽ sx+ ÐøŽ Ë+ ØøŽ sx+ àøŽ Ï+ èøŽ x+ ðøŽ Ô+ øøŽ x+ ùŽ Ù+ ùŽ x+ ùŽ Þ+ ùŽ ƒx+ ùŽ ã+ (ùŽ ƒx+ 0ùŽ è+ 8ùŽ ƒx+ @ùŽ í+ HùŽ ‡x+ PùŽ ò+ XùŽ ‡x+ `ùŽ ÷+ hùŽ ‡x+ pùŽ ü+ xùŽ Êt+ €ùŽ + ˆùŽ Êt+ ùŽ + ˜ùŽ Êt+ ùŽ + ¨ùŽ ´+ °ùŽ + ¸ùŽ ´+ ÀùŽ + ÈùŽ ´+ ÐùŽ + ØùŽ ¸+ àùŽ + èùŽ ¸+ ðùŽ $+ øùŽ ¸+ úŽ )+ úŽ ¼+ úŽ /+ úŽ ¼+ úŽ 5+ (úŽ ¼+ 0úŽ ;+ 8úŽ Á+ @úŽ A+ HúŽ Á+ PúŽ G+ XúŽ Á+ `úŽ M+ húŽ Æ+ púŽ S+ xúŽ Æ+ €úŽ Y+ ˆúŽ Æ+ úŽ _+ ˜úŽ Ë+ úŽ e+ ¨úŽ Ë+ °úŽ k+ ¸úŽ Ë+ ÀúŽ q+ ÈúŽ Ð+ ÐúŽ w+ ØúŽ Ð+ àúŽ }+ èúŽ Ð+ ðúŽ ƒ+ øúŽ Õ+ ûŽ ‰+ ûŽ Õ+ ûŽ + ûŽ Õ+ @ûŽ -‹* PûŽ :‹* `ûŽ G‹* pûŽ T‹* €ûŽ ±G* ûŽ n‹* ûŽ «T+ °ûŽ ˆ‹* ÀûŽ KW+ ÐûŽ •‹* àûŽ ËŽ* ðûŽ ø_+ üŽ + üŽ + üŽ + 0üŽ + @üŽ !+ PüŽ %+ `üŽ )+ püŽ -+ €üŽ w+ üŽ |+ üŽ + °üŽ †+ ÀüŽ ‹+ ÐüŽ + àüŽ •+ ðüŽ š+ ýŽ Ÿ+ ýŽ ¤+ ýŽ ©+ 0ýŽ ¯+ @ýŽ µ+ PýŽ »+ `ýŽ Á+ pýŽ Ç+ ýŽ ’+ ¨ýŽ ’+ °ýŽ $’+ ¸ýŽ 6’+ ÀýŽ + ÐýŽ V+ àýŽ px+ ðýŽ ’+ þŽ Ã+ þŽ ¾+ þŽ tx+ 0þŽ È+ @þŽ ±+ PþŽ ¬+ `þŽ xx+ pþŽ ¶+ €þŽ Ÿ+ þŽ ¾+ þŽ |x+ °þŽ ¤+ ÀþŽ Õ+ ÐþŽ Ð+ àþŽ €x+ ðþŽ Ú+ ÿŽ ä+ ÿŽ ß+ ÿŽ „x+ 0ÿŽ é+ @ÿŽ ó+ PÿŽ î+ `ÿŽ ˆx+ pÿŽ ø+ €ÿŽ ý+ ÿŽ + ÿŽ Ët+ °ÿŽ + ÀÿŽ µ+ ÐÿŽ + àÿŽ + ðÿŽ + ¹+ %+ + 0 + @ ½+ P 6+ ` 0+ p *+ € Â+ H+ B+ ° <+ À Ç+ Ð Z+ à T+ ð N+ Ì+ l+ f+ 0 `+ @ Ñ+ P ~+ ` x+ p r+ € Ö+ + Š+ ° „+ À =ß) à ox+ ð sx+ wx+ {x+ x+ 0 ƒx+ @ ‡x+ P Êt+ ` ´+ p ¸+ € ¼+ Á+ Æ+ ° Ë+ À Ð+ Ð Õ+ ‹•+ ÐÐ! ¸Ö- ( Ø! 0 œ•+ @ °Ö! H ¹•+ X PÕ! ` àÖ- p Ó! x µ* ˆ ÀÙ! Ö•+ Û! ¨ ×- ¸ °Ï! À ä•+ Ð ðÚ! Ø @×- è Ñ! ^ü* iü* uü* ‚ü* ²Å* ( à € ÓÅ* ˆ ËÅ* ° »Q* ¸ HAˆ À ` Ð à »Q* è ˜>ˆ ð À ° »Q* hAˆ € @ »Q* H ª>ˆ P @ ` p »Q* x Á>ˆ € »Q* ¨ Ó>ˆ ° à À À Ð »Q* Ø ˆAˆ à ð à »Q* å>ˆ À ° 0 »Q* 8 ú>ˆ @ ` »Q* h ?ˆ p »Q* ˜ !?ˆ € À »Q* È 3?ˆ Ð p ð »Q* ø E?ˆ ` »Q* ( Z?ˆ 0 @ P »Q* X t?ˆ ` ` p P € »Q* ˆ †?ˆ ° »Q* ¸ ›?ˆ À @ Ð 0 à »Q* è °?ˆ ð à »Q* Â?ˆ @ 0 @ »Q* H Ô?ˆ P € ` p p »Q* x æ?ˆ € »Q* ¨ ý?ˆ ° à Ð »Q* Ø @ˆ à ` »Q* $@ˆ @ 0 »Q* 8 :@ˆ @ 0 ` »Q* h L@ˆ p € ð »Q* ˜ ^@ˆ À ° ° À »Q* È p@ˆ Ð à € ð »Q* ø ‚@ˆ p »Q* ( ¨Aˆ 0 ` P »Q* X ÈAˆ ` p € »Q* ˆ ”@ˆ ` ° »Q* ¸ ®@ˆ À ` Ð @ à »Q* è À@ˆ ð à À »Q* Õ@ˆ ° @ »Q* H ç@ˆ P p »Q* x ù@ˆ € »Q* ¨ ðAˆ ° € À p Ð »Q* Ø Aˆ à @ ð 0 »Q* Bˆ à 0 »Q* 8 )Aˆ @ P à‘… ›… ° ¤… À €¬… à °… ð ௅ į… ¸¯… ¨¯… @ 8´… P 0´… ` €Ü… p àÏ… € `É… É… È… ° È… À àÆ… Ð @½… à @µ… ð À´… @´… `á… 0 Pá… @ Há… ` €† p à† € † ú… àø… ° ò… À @è… Ð Àç… à €ç… ð å… à † @$† 0 $† @ à#† P Ø#† ` -† p @/† € à/† @X† ° M† À ÀL† Ð L† à @I† ð àH† €F† E† àB† 0 à?† @ €=† P `8† ` @7† p 7† € €6† 6† 4† ° `^† À @`† Ð `† à €_† ð f† j† ài† Èi† 0 €o† @ @x† ` €†† p €† € d† P† H† ° † À † Ð ø€† à ‰† 𠀈† ‘† €Š† XŠ† 0 @Š† @ 0Š† P Š† ` À‰† p —† € ¡† `Ÿ† † ° Àœ† À œ† Ð €›† à š† ð €™† €˜† ˜† ¦† @ À¹† P @·† ` @´† p ±† € €°† @¯† ¬† ° «† À ©† Ð À¨† à `¿† † àÁ† `Á† 0 dž @ à ‡ P €ø† ` ò† p àñ† € àî† Äî† í† ° @↠À Ù† РΆ à €Í† ð ͆ ˆ €‡ à‡ 0 ‡ @ ˜‡ P @‡ ` `/‡ p €,‡ € )‡ à#‡ #‡ ° "‡ À ‡ Ð ‡ à @ ‡ ð ‡ À‡ €5‡ 8‡ 0 ð7‡ @ €7‡ P `7‡ ` >‡ p À>‡ € `?‡ @B‡ i‡ ° €^‡ À ]‡ Ð €]‡ à Z‡ ð àY‡ €W‡ V‡ àS‡ 0 àP‡ @ €N‡ P `I‡ ` @H‡ p H‡ € €G‡ G‡ E‡ ° o‡ À `o‡ à `t‡ ð @t‡ 0t‡ €®‡ 0 ›‡ @ `•‡ P `‡ ` Œ‡ p …‡ € `{‡ àz‡ z‡ ° @x‡ À Ó‡ à Àê‡ ð àç‡ `ä‡ @߇ `Þ‡ 0 `݇ @ Û‡ P Ú‡ ` ׇ p @Ö‡ € Ö‡ ð‡ @ˆ ° þ‡ À û‡ Ð ö‡ à õ‡ ð ô‡ ó‡ àò‡ ˆ @ ` ˆ P @ ˆ ` ˆ p àˆ € ˆ @ˆ ` ˆ ° ˆ À À ˆ Ð €ˆ à €"ˆ `&ˆ @&ˆ À"ˆ 0 &ˆ @ *ˆ P *ˆ ` à&ˆ p `*ˆ € `-ˆ @-ˆ *ˆ ° -ˆ À à/ˆ Ð /ˆ à ”/ˆ ð @/ˆ 0/ˆ (/ˆ @5ˆ 0 @2ˆ @ 2ˆ ` <ˆ p `7ˆ € 7ˆ 7ˆ À6ˆ ° 6ˆ À ˜6ˆ à >ˆ ð >ˆ >ˆ >ˆ €>ˆ 0 x>ˆ @ t>ˆ P h>ˆ ` `>ˆ p \>ˆ € hBˆ mBˆ sBˆ ¨ …Bˆ À ŒBˆ È Bˆ Ð ºBˆ Ø ÃBˆ ð ØBˆ ƒpˆ "fˆ 1fˆ :fˆ ‘"* H 6% X Kfˆ € 6% `fˆ ¸ 6% È mfˆ ð 6% ø »% ufˆ ( 6% 0 Ü% 8 }fˆ ` 6% h Ü% p ‡fˆ ˜ 6% »% ¨ ’fˆ Ð 6% Ø Ü% à fˆ 6% Ü% ªfˆ @ 6% H ðÈ% P ¸fˆ x 6% € ðÈ% ˆ Éfˆ ° 6% ¸ `Ï% À ×fˆ è 6% ð `Ï% ø èfˆ ! 6% (! `Ï% 0! øfˆ X! 6% `! `Ï% h! gˆ ! 6% ˜! `¿% ! gˆ È! 6% Ð! `¿% Ø! "gˆ " 6% " â% " (gˆ 8" 6% @" â% H" 0gˆ p" 6% €" ;gˆ ¨" 6% ¸" Egˆ à" 6% ð" Qgˆ # 6% (# Ð’+ P# 6% `# \gˆ ˆ# 6% ˜# ®V* À# 6% Ð# ggˆ ø# 6% $ vgˆ 0$ 6% @$ †gˆ h$ 6% p$ pæ% x$ –gˆ $ 6% ¨$ pæ% °$ ‚gˆ Ø$ 6% à$ é% è$ ’gˆ % 6% % é% % šgˆ H% 6% P% é% X% ¬gˆ €% 6% ˆ% é% % ¶gˆ ¸% 6% À% ð% È% ¾gˆ ð% 6% ø% ð% & Ægˆ (& 6% 0& ð% 8& Ðgˆ `& 6% h& ð% p& ×gˆ ˜& 6% & ð% ¨& ágˆ Ð& 6% Ø& ð% à& ígˆ ' 6% ' ð% ' ögˆ @' 6% H' ð% P' hˆ x' 6% €' `% ˆ' hˆ °' 6% ¸' `% À' hˆ è' 6% ø' hˆ ( 6% (( ò% 0( hˆ X( 6% `( ò% h( Œ1+ ( 6% ( &hˆ È( 6% Ø( 7hˆ ) 6% ) Bhˆ 8) 6% H) Shˆ p) 6% €) ^hˆ ¨) 6% ¸) Èdˆ à) 6% ð) ‰š* * 6% (* hhˆ P* 6% `* ohˆ ˆ* 6% ˜* whˆ À* 6% Ð* €hˆ ø* 6% + Žhˆ 0+ 6% @+ –hˆ h+ 6% x+ «hˆ + 6% °+ Áhˆ Ø+ 6% è+ Èhˆ , 6% , Ïhˆ H, 6% X, Úhˆ €, 6% , éhˆ ¸, 6% È, ühˆ ð, 6% - iˆ (- 6% 8- iˆ `- 6% p- ,iˆ ˜- 6% ¨- @iˆ Ð- 6% à- Liˆ . 6% . ^iˆ @. 6% P. piˆ x. 6% ˆ. }iˆ °. 6% À. Šiˆ è. 6% ø. šiˆ / 6% 0/ ªiˆ X/ 6% h/ ¾iˆ / 6% / Îiˆ È/ 6% Ø/ Þiˆ 0 6% 0 òiˆ 80 6% H0 jˆ p0 6% €0 jˆ ¨0 6% ¸0 &jˆ à0 6% ð0 :jˆ 1 6% (1 Njˆ P1 6% `1 fjˆ ˆ1 6% ˜1 zjˆ À1 6% Ð1 Žjˆ ø1 6% 2 ¦jˆ 02 6% @2 ´jˆ h2 6% x2 Æjˆ 2 6% °2 Øjˆ Ø2 6% è2 ãjˆ 3 6% 3 ïjˆ H3 6% X3 kˆ €3 6% 3 ýjˆ ¸3 6% è3 kˆ ø3 kˆ 4 $kˆ 4 -kˆ (4 ;kˆ 84 Gkˆ H4 kˆ X4 Rkˆ h4 kˆ x4 kˆ ˆ4 kˆ ˜4 kˆ ¨4 ekˆ ¸4 pkˆ È4 „kˆ Ø4 „kˆ è4 kˆ ø4 kˆ 5 œkˆ 5 ªkˆ (5 ´kˆ 85 kˆ H5 Äkˆ X5 kˆ h5 Ñkˆ €5 imˆ ˆ5 pmˆ 5 e:+ ˜5 ~mˆ 5 ˆmˆ ¨5 º+ °5 Èdˆ ¸5 ‰š* À5 ’mˆ È5 mˆ Ð5 hhˆ Ø5 ohˆ à5 whˆ è5 Èkˆ ð5 Áhˆ ø5 ©mˆ 6 Èhˆ 6 "fˆ 6 ·mˆ 6 €hˆ 6 Ïhˆ (6 `fˆ 06 Úhˆ 86 Èmˆ @6 Ömˆ H6 îmˆ P6 Â^ˆ X6 Žbˆ `6 f`ˆ h6 ýmˆ p6 kˆ x6 Œ1+ €6 ýjˆ 6 imˆ ¨6 ½nˆ °6 Ä* ¸6 nˆ À6 nˆ È6 Dnˆ Ð6 nˆ Ø6 ’æ) à6 *nˆ è6 7nˆ ð6 @nˆ ø6 Pnˆ 7 Ynˆ 7 gnˆ 7 ;hˆ 7 tnˆ 7 Whˆ (7 |nˆ 07 ƒnˆ 87 §nˆ @7 Œnˆ H7 nˆ P7 ±7+ X7 û&+ `7 Ònˆ h7 ¶nˆ p7 Žbˆ x7 ïnˆ €7 Ânˆ ˆ7 Ðnˆ 7 Ýnˆ ˜7 ênˆ 7 ÷nˆ À7 imˆ È7 "fˆ Ð7 Â^ˆ Ø7 3* à7 ¿pˆ è7 Âdˆ ð7 Èdˆ ø7 ‰š* 8 €qˆ 8 Žbˆ 8 ýjˆ 8 Ùdˆ 8 µqˆ (8 ídˆ @8 oˆ H8 oˆ P8 +oˆ X8 Coˆ `8 Soˆ h8 hoˆ p8 ©mˆ x8 ~oˆ €8 oˆ ˆ8 Ÿoˆ 8 ±oˆ ˜8 Æoˆ 8 Ûoˆ ¨8 òoˆ °8 pˆ ¸8 pˆ À8 Ïhˆ È8 Úhˆ Ð8 Èmˆ Ø8 1pˆ à8 Epˆ è8 Ypˆ ð8 kpˆ ø8 }pˆ 9 Špˆ 9 —pˆ 9 £pˆ 9 ±pˆ 9 ¹pˆ (9 Äpˆ 09 Ýpˆ 89 öpˆ @9 qˆ H9 (qˆ P9 3qˆ X9 Lqˆ `9 kˆ h9 Èdˆ p9 Wqˆ x9 fqˆ €9 Ðäˆ ˆ9 ‰š* 9 zqˆ ˜9 qˆ 9 Žbˆ ¨9 ýjˆ °9 ˜qˆ ¸9 ¤qˆ À9 ¯qˆ È9 Âqˆ Ð9 Öqˆ Ø9 êqˆ à9 þqˆ è9 rˆ ð9 .rˆ ø9 =rˆ : ƒtˆ : 7tˆ : Itˆ : ztˆ : Œtˆ (: .tˆ 0: @tˆ 8: Rtˆ @: dtˆ H: vtˆ P: ˆtˆ `: ²tˆ h: Ìtˆ p: ˆðˆ x: ætˆ €: ötˆ ˆ: uˆ ˜: °ðˆ : !uˆ ¨: 1uˆ °: Øðˆ ¸: Juˆ À: guˆ È: ñˆ à: ·wˆ è: s+ ð: àxˆ ø: ëxˆ ; úxˆ ; yˆ ; yˆ ; $yˆ ; =ß) (; 2|ˆ 0; l|+ 8; l|+ H; + P; V+ X; px+ `; ’+ p; Ÿ+ x; š+ €; |x+ ˆ; ¤+ ˜; ±+ ; ¬+ ¨; xx+ °; ¶+ À; Ã+ È; ¾+ Ð; tx+ Ø; È+ è; Õ+ ð; Ð+ ø; €x+ < Ú+ < ä+ < ß+ < „x+ (< é+ 8< ó+ @< î+ H< ˆx+ P< ø+ `< ý+ h< + p< Ët+ x< + ˆ< µ+ < + ˜< + < + °< ¹+ ¸< %+ À< + È< + Ø< ½+ à< 6+ è< 0+ ð< *+ = Â+ = H+ = B+ = <+ (= Ç+ 0= Z+ 8= T+ @= N+ P= Ì+ X= l+ `= f+ h= `+ x= Ñ+ €= ~+ ˆ= x+ = r+ = Ö+ ¨= + °= Š+ ¸= „+ è= Wè) ð= Ôë‘ > ø¥+ H> 9Þ) P> Ìë‘ `> ˆ´+ ¨> åâ) °> Ù·‘ À> °´+ ? .á) ? Dð ? Ø´+ ? µ+ 8? à¡ h? `ö) p? Û·‘ €? óâ) È? ã) Ð? Ú·‘ à? ã) (@ ã) 0@ Ø·‘ @@ Hµ+ ˆ@ ?Þ) @ Íë‘ @ NÞ) è@ Ï+ ð@ Ü·‘ A #Þ) HA â+ PA ‘ XA øñ* `A )ã) ¨A …* °A ê ‘ ÀA x¦+ B þÝ) B X ‘ B Þ) B Ð¥+ hB ;ã) pB ` ‘ xB Aã) €B µ+ ÈB wã) ÐB x ‘ ØB Pã) àB cã) (C ã) 0C õ‘ 8C „ã) @C ȵ+ ˆC ’ã) C ( ‘ ˜C W#* C @¶+ èC ß) øC ÿ¸* D `§+ D N HD 0ú) PD Hð `D ¢ã) ¨D ëD+ ¸D »ã) ÀD ¶+ ØD 0Í E Æ®* E S‘ E aÂ* E À¶+ hE þõ) pE À·‘ xE þõ) €E èÞ) ÈE Û* ÐE h ‘ ØE Íã) àE ð¶+ (F ¼W* 0F p ‘ 8F Úã) @F ·+ ˆF çã) F S‘ F @·+ @G HG hG Wè) pG Ôë‘ €G Äë) ÈG èÝ) ÐG põ‘ ØG øñ* àG îÝ) (H Š* 0H x¾‘ @H ’* ˆH Ï+ H h¾‘ H #Þ) èH ¨J+ ðH i¾‘ I ©* ¨I Wè) °I Ôë‘ ÀI ÐÂ+ `J €J 0' ˆJ ' J ·w+ °J €& ¸J à& ÐJ ÅT* àJ §B+ 0K = (L ÌT* HL € xL 0U pM ÿ#* M @ ÀM 0 ðM @ ¸N 55* ØN ˆ àN ‰ ðN K P ×T* P 0U HQ ÛT* hQ ˆ pQ ‰ €Q @F R éT* S & ØS ùT* øS `÷ T "** (T ð HT ÿT* XT ð xT U* ˆT ð ¨T U* ¸T ð ØT &U* U ZÛ) @U ž hV «"* ˆV @ ¸V 0 èV @ °W *U* X ˆ X ‰ X J øX 4U* HY ð; @Z =U* `Z ˆ[ FU* ¨[ Ð\ OU* ] ° (] 0| 8] G P] à ^ UU* h^ 0 `_ [U* °_ ˆ ¸_ ‰ È_ àJ ¨` dU* ø` K a P· a `K (a À ða lU* b @b 0; pb 8c vU* @c sU* €d U* ˆd |U* Èe !Ú) f ð7 Øf €k g ‡U* 0g Xh ‘U* xh ˆ €h ‰ h `J i ›U* èj ®Û) 0l ¢U* xm ªU* øm 6 Àn ´U* àn ˆ èn ‰ øn G p »jˆ Xp ˆ `p ‰ pp @| Pq ¾U* ˜r ÅU* èr ð s ð às ËU* t ÀL t ÐU* 0t ÀL Pt ÕU* `t P €t Z±* t °t ÚU* Àt àt ßU* (u äU* Hu ˆ Pu ‰ `u €I pv }W* Àv À/ ¸w ŽV* Øw y ëU* €y ˆ ˆy ‰ ˜y I Hz ôU* Pz ñU* { X6+ °{ ð | @/ Ø| úU* ø| ~ V* @~ h Nø) è ðj € ÀK € P· 0€ `D x€ ð °€ V* Ѐ 0; ` p ° ø V* ‚ H‚ 0; x‚ ¨‚ 0; Ø‚ P @ƒ jV* `ƒ ð Àƒ ðj ˆ„ V* ¨„ 0; Ð… V* €† `K ‡ &V* 8‡ `ˆ |U* €ˆ ¨‰ ´#* ø‰ Á ðŠ 8V* ‹ p‹ Á 8Œ ô´* XŒ ¸Œ Á € €Ë* j Ž @ 0Ž À… `Ž Ð, ÈŽ JV* à* PV* ` 0 X‘ [V* x‘ @ ’ eV* À’ ð “ ðj P“ @ è“ ?@* 0• W@* x– ÑT* ˜– p – ‰ °– `w È– à ø– Ð À— sV* È— žB* ™ ÒB* ™ sV* Pš yV* š ˆ ¨š ‰ ¸š G ˜› ƒV* › C* àœ ŠV* (ž DA* Øž ð" pŸ `A* ð" ¸ =pˆ 8¡ ð" ¢ •V* ¢ €¢ H£ žV* h£ È£ (¤ ¤ ¨V* °¤ À/ Ø¥ µV* ø¥ ˆ ¦ ‰ ¦ ÀF § ÄV* p§ À/ h¨ ÔV* è¨ À/ °© æV* ª @! øª ùV* « € H« € @¬ Œ@* ˆ W* W* Ю ÌA* €¯ ð" ° pˆ ˜° ð" `± —A* ² ð" @² 0 ¨² W* ð³ %W* ´ ˆ ´ ‰ (´ `J 8µ /W* Xµ ˆ `µ ‰ pµ G €¶ Íjˆ ж ˆ ض ‰ è¶ @| È· ‘"* è· ˆ ð· ‰ ¸ €z ¸ H¸ @ ¹ 9W* 0¹ ˆ 8¹ ‰ H¹ €z `¹ ¹ @ Xº )* `º DW* » LW* À» ¼ P¼ Ð è¼ RW* ½ 0; 0¾ ZW* P¾ 0; x¿ aW* ˜¿ ÀÀ kW* pÁ P%  {W* ˆÂ À/ Pà ‚W* à À/ ˜Ä ˆW* Ä W* ¸Ä 0; àÅ šW* èÅ —W* (Ç W* HÇ pÈ ©W* È ¸É ³W* 8Ê Ë ¹W* °Ë `Ì ò&* hÌ Èƒ, xÌ ðœ* €Ì ðƒ, ˆÌ 0i( Ì * ˜Ì „, Ì i( ÈÌ * ÐÌ àÌ ˜, (Í ¡* 0Í @Í à˜, ˆÍ ß) Í Í ™, èÍ Wè) ðÍ Ôë‘ Î P™, ¨Î sª* °Î Α ÀÎ {ª* Ï ª* Ï Î‘ Ï šª* hÏ ¸ª* pÏ Î‘ xÏ * €Ï ª* ÈÏ ×ª* ÐÏ Î‘ ØÏ * àÏ ßª* (Ð ôª* 0РΑ 8Ð * @Ð P¤, ˆÐ «* Ð (Α ˜Ð * Ð «* èÐ Hš* ðÐ XΑ Ñ ˜¤, HÑ "«* PÑ \Α `Ñ È¤, ¨Ñ *«* °Ñ `Α ÀÑ ø¤, Ò 1«* Ò PΑ Ò ¥, hÒ <«* pÒ QΑ €Ò X¥, ÈÒ H«* ÐÒ RΑ àÒ ¥, (Ó W«* 0Ó SΑ @Ó ¸¥, ˆÓ §* Ó TΑ Ó à¥, èÓ h«* ðÓ dΑ Ô r«* HÔ «* PÔ eΑ `Ô ¦, ¨Ô œ«* °Ô fΑ ÀÔ H¦, Õ ¦«* Õ Î‘ Õ p¦, hÕ ³«* pÕ hΑ €Õ À«* ÈÕ ¨J+ ÐÕ lΑ àÕ Í«* (Ö ü¦* 0Ö pΑ @Ö °¦, ˆÖ è«* Ö œÎ‘ Ö Ø¦, èÖ ù«* ðÖ Î‘ × ¬* H× 9Þ) P× Ìë‘ `× P§, ¨× )¬* °× Α À× ;¬* Ø #â* Ø T¬* Ø ˆ§, 8Ø Àö hØ g¬* xØ p¬* €Ø Ч, ˜Ø 0ö Ù @˜‘ (Ù àŸ‘ XÙ «_ˆ `Ù ðï hÙ ò pÙ ý* xÙ °ò €Ù 0ö ¸Ù 0û‘ àî °Y èî @ øî • ï – ï ÀŽ ï 0X ï ¶" (ï ÀU 0ï ´" @ï @ Hï 0W hï à• pï ÐÂ" €ï @• ˆï `Ä" ï PÞ ˜ï pð °ï €ò ¸ï Àï € Èï p[ Ðï pú àï €Ž ð ð Àÿ èD* Èÿ € Ðÿ ÔD* Øÿ `Á àÿ ¯8* èÿ p¾ ðÿ [* øÿ ð» œD* 𬠮D* P» ¾D* ( À 0 sB* 8 @¹ @ ‹B* H @¹ P ¦B* X @¹ ` ¿B* h @¹ p ÙB* x и € òB* ˆ и C* ˜ и (C* ¨ и ° CC* ¸ `¸ À `g, È `¸ Ð [C* Ø `¸ à tC* è `¸ ð 1A* ø ð· MA* ð· iA* ð· „A* ( €· 0 žA* 8 €· @ ¹A* H €· P @g, X · ` @* h · p ,@* x · € D@* ˆ · ]@* ˜ · y@* ¨ · ° C* ¸ Å À ¤C* È Å Ð ¾C* Ø Å à ÖC* è Å ð ïC* ø €Ç D* €Ç "D* €Ç ;D* ( €Ç 0 UD* 8 PÌ @ ˆg, H PÌ P lD* X PÌ ` „D* h PÌ p ÕA* x àÉ € ðA* ˆ àÉ B* ˜ àÉ %B* ¨ ¯ ° >B* ¸ ¯ À XB* È ¯ Ð “@* Ø ÀÂ à ±@* è À ð Î@* ø À å@* À ý@* À A* ( À {ô) {ô) ˜Ë* 8 {ô) @ {ô) H «Ë* ` cË* h cË* p ˜Ë* ˆ {ô) {ô) ˜ ·Ë* ° cË* ¸ Ã* À D(* Ø cË* à hË* è qË* cË* cË* Ë* ( {ô) 0 hË* 8 |Ë* P {ô) X hË* ` qË* x {ô) € hË* ˆ ‡:* {ô) ¨ Ã* ° (* È {ô) Ð Ã* Ø D(* ð {ô) ø {ô) ˜Ë* {ô) {ô) ( «Ë* @ cË* H cË* P ˜Ë* h {ô) p {ô) x ·Ë* cË* ˜ Ã* D(* ¸ cË* À hË* È qË* à cË* è cË* ð Ë* {ô) hË* qË* 0 {ô) 8 hË* @ ‡:* X {ô) ` Ã* h (* € {ô) ˆ Ã* D(* ¨ {ô) ° hË* ¸ |Ë* Ð {ô) Ø {ô) à ˜Ë* ø cË* hË* qË* cË* ( cË* 0 ˜Ë* H cË* P cË* X Ë* p {ô) x hË* € qË* ˜ {ô) hË* ¨ ‡:* À {ô) È Ã* Ð (* è {ô) ð Ã* ø D(* {ô) {ô) ·Ë* ÎÙ) ( ÔÙ) 0 àP‘ 8 Œ1+ @ ñÙ) H @P‘ P „ê) X Ú) ` ÀO‘ h §* p X + x `Q‘ € !Ú) ˆ 'Ú) O‘ ˜ BÚ) HÚ) ¨ N‘ ° cÚ) ¸ mÚ) À N‘ È K+ Ð ‡Ú) Ø M‘ à Ú) è ¤Ú) ð @M‘ ø ¨J+ ¶Ú) H Qì) P °¶‘ ` Âà) ¨ Eà) ° µ¶‘ À àà) ¾* ´¶‘ ÷à) À ×â) È ó4* Ð š Ø @š à 6á) è ï* ð Fá) ø <á) ò¶* S‘ s‘ 0 ør‘ @ z X Hù) h ^ù) p ¹‘ € € ˆ € ˜ Û* ° ¼W* À Û* Ð Æ®* à þõ) ð °+ ÏS+ T+ ©Í* 0 º* @ ¡* P v5* ` `€+ p ‘ž+ € `ö) §* * ° ³* À »* Ð Æ* à ’A+ ð Ï* Ú* fI+ %* 0 å* @ ñ* P Ù4* ` ü* p í* € * + ñü) ° * À C* Ð * à ½?+ ð * -* 9* 3* 0 ¾A+ @ ± H 0® ` * h * x €É € àË ˜* ¨ * ¸ `Æ À 0È à * è ¥* ø à 0´ —* ( ´* 8 `© @ @« ` ‘* h Â* x ਠ€ Ы =ò* ¨ ì* ¸ `Ä À Å à Æ®* è ª* ø `¨ ! `¬ ! ‰* (! Ð* 8! @! ð¬ `! ¼* €! ù"+ ˆ! 6, ! PS È! {* Ð! €¾‘ à! ‰* " Ø * " Ü * ¸" €j À" €Œ ð" Ø * # é * # €j # à P# ð * `# ö * x# €j €# à # þõ) °# q!* À# ý * Ø# €j à# 0~ $ * $ * 8$ €j @$ ðž `$ * p$ 8 * €$ A * ˜$ €j $ £ Ð$ $ + à$ O * ø$ €j % 0% Y * @% b * X% €j `% p¢ €% * % k * % t * ¸% €j À% @¡ & Äe+ & €j & 0ˆ P& ˆ * `& Û* x& 0j €& œ °& Œ * À& * Ø& ði à& p“ ' ™ * ' ¬ * ' ° * 8' °i @' ’ p' oe+ €' ¹ * ˜' i ' « ¨' ¯ Ð' Ë * à' Ó * ø' Ph ( À ( ð² ( é * 0( * @( * X( g `( p¬ h( µ ( ¬ * ( * ¸( @f À( €¨ È( @´ à( 0 * ð( Œ * ) A * ) ðf ) Щ () චP) R * `) Z * x) e €) 0§ ˆ) 0¸ ) k * °) | * À) „ * Ø) àd à) ॠè) ± * • * 8* `„ @* à¿ H* °Á `* ³ * p* ¹ * €* ¿ * ˜* 0d * €¹ À* ³ * Ð* É * à* Ñ * ø* Pc + 0½ + Ú * 0+ ì * @+ ó * X+ c `+ °‘ €+ ý * + * + * ¸+ Ðb À+ Ð ð+ %ƒ* , * , b , ð P, ƒ* `, ) * x, Pb €, , 2 * °, Ll* À, L * Ø, b à, 0Ž - oe+ - U * 8- Ða @- P p- Ë * €- b * ˜- a - @› À- é * Ð- * à- s * ø- Pa . `š 0. oe+ @. X * X. Ða `. P . ƒ * . e * ¸. a À. @› à. Š * ð. ¤ * / v * / Pa / `š @/ ³ * P/ ª * `/ ± * x/ a €/ €™ °/ ¬ * À/ ¼ * Ø/ ` à/ À— 0 È * 0 Œ * 0 Ù * 80 P` @0 à– p0 ¬ * €0 å * ˜0 ` 0 – À0 k * Ð0 Œ * à0 ñ * ø0 Ð_ 1 • 01 ý * @1 Ü * X1 P` `1 à– 1 !* 1 ¿ * ¸1 ` À1 À— à1 !* ð1 ³ * 2 D* 2 Ð` 2 ˜ P2 | * `2 ;* x2 Ð_ €2 • °2 R * À2 )* Ø2 ` à2 – 3 $!* 3 ³ * 3 * 83 €_ @3 p3 >!* €3 ?A+ ˜3 @x 3 À¤ Ð3 Ó * à3 K!* ø3 €j 4 à» 4 W!* 04 àA+ @4 Ûz+ X4 €x `4 `° 4 n!* 4 u!* ¸4 €j À4 P” ð4 Ó * 5 †!* 5 €j 5 à» @5 –!* P5 RC+ `5 * x5 Ày €5 º 5 `t ˜5 Às Ð5 Ð5 Ø5 Ð5 6 P X6 ˜6 ° Ø6 ` 7 X7 À ˜7 p Ø7 8 5 X8 Ð ˜8 € Ø8 0 9 à 09 09 89 09 @9 @9 H9 @9 P9 P9 X9 P9 `9 `9 h9 `9 p9 p9 x9 p9 €9 €9 ˆ9 €9 ¨9 • °9 €ƒ ¸9 P‰ À9 ð È9 • Ð9 `… à9 @“ è9 } : °Ž : € : ¼W* (: €j @: [fˆ H: °U `: i1* h: àT €: ¦* ˆ: @T : }æ* ¨: ðS À: ?8* È: T à: A+ è: ðj ; ÐS, ; T, 0; ÎÙ) @; `‚ X; ^ `; _ h; [ ; ¿-* ; €‚ ¸; ^ À; °[ È; ði ð; å0* < À‚ < ] < Pk (< °Z P< é0* `< ƒ x< ] €< p\ ˆ< PZ À< pí È< ðß à< ê è< Ðç ð< ðå ø< ä = pí = ðß = º6* (= º6* 8= ¹ @= `È X= &5* `= Ü7* p= €¹ x= Û = ç7* ˜= ð7* ¨= À¹ °= °Ü È= ù7* Ð= 8* à= º è= PÊ > 8* > 8* > @¹ > PÞ €> §6* ˆ> §6* ˜> À¸ > È ¸> º6* À> º6* Ð> ¹ Ø> `È ð> 8* ø> 8* ? @¹ ? PÞ (? &5* 0? Ü7* @? €¹ H? Û `? ç7* h? ð7* x? À¹ €? °Ü ˜? ù7* ? 8* °? º ¸? PÊ @ @ @ @ @ §6* (@ PÑ 0@ 0@ 8@ 0@ @@ ¦* H@ Ð `@ —Õ* h@ € €@ ?8* ˆ@ 0 @ i1* ¨@ ° À@ Û* È@ @ à@ ƒK* è@ ùL* ð@ T* ø@ T* A T* A Îg* (A Ed* 0A (T* 8A 1T* @A :T* HA 8T* PA FT* XA DT* `A OT* hA XT* pA _T* xA jT* €A uT* ˆA zT* A ‚T* ˜A T* A ŸT* ¨A ¯T* D ¨J* D ¸T* 0D ÀW* 8D @D HD ÈW* PD ÐW* XD ÖW* pD ÃW* xD €D ˆD àW* D çW* ¨D ÐW* °D ïW* ¸D ùW* ÈD ÿW* àD X* èD X* ðD ¨T* øD X* E (X* E :K* E Ÿ + E 1X* E 1c* (E 9X* PE IX* XE `E hE ÞG+ pE °+ xE žH* €E Z^* (F ÿW* 0F OX* PF WX* XF `F `F M* hF ^X* pF hX* xF {X* €F X* ˆF ›X* F «X* ˜F ¼X* F ÅX* ¨F ÔX* °F ãX* ¸F íX* ÐF ñX* ØF àF àF =K* èF öX* ðF þX* G Y* G G G G+ (G Y* 0G öG* 8G Ÿ + @G Š~* HG Y* PG Y* XG Y* `G %Y* hG ¿Œ* pG i* xG -Y* €G 8Y* ˆG AY* G FY* ˜G MY* ¨G °G °G `H ¸G ÀG ÐG \* ØG àG àG TY* èG ]Y* ðG fY* H mY* H vY* H „Y* H Y* (H šY* 0H ¤Y* 8H ®Y* @H ºY* HH ÆY* PH ×Y* pH \* xH €H €H èY* ˆH îY* H ôY* ˜H úY* H Z* ¨H Z* °H Z* ¸H Z* ÀH Z* ÈH Z* ÐH 'Z* ØH .Z* àH 5Z* èH =Z* ðH EZ* øH NZ* I XZ* I bZ* 0I pZ* 8I @I @I ŠI* HI vZ* PI ¥X+ XI öG* `I zZ* I Z* ˜I I I ‡Z* ¨I –Z* °I Ó]* ¸I «Z* ÀI ²Z* ÈI ¸Z* ÐI ÀZ* ØI + àI –e* èI ÉZ* ðI ÐZ* øI ÞG+ J ×Z* J ãZ* J êZ* J ýZ* J [* (J [* 0J '[* 8J 9[* @J @[* HJ P[* PJ [[* pJ j[* xJ €J €J r[* ˆJ w[* J ÝL* °J [* ¸J ÀJ ÀJ /d* ÈJ Š[* ÐJ Ž[* ðJ ’[* øJ K K œ[* K ¥[* K °[* K »[* K Ä[* (K Ó[* 0K Ú[* 8K å[* @K õ[* pK \* xK €K ˆK Ê#* °K \* ¸K ÀK ÀK \* ÈK \* ÐK .\* ØK >\* àK N\* èK _\* ðK i\* øK q\* L y\* L …\* L ‘\* L Ÿ\* L °\* (L À\* 0L Ò\* 8L ã\* @L ö\* HL ]* PL ]* XL ]* `L /]* hL =]* pL X]* xL c]* €L s]* ˆL „]* L ]* ˜L ±]* L Â]* ¨L Î]* °L Ú]* ¸L ì]* ÀL ý]* ÈL ^* ÐL ^* ØL "^* àL à^* èL æ^* ðL ì^* M \* M àL (M ¿Q* 0M _* 8M ÔF* @M ˆF* HM ûQ* PM _* `M _* ÈM +_* ÐM 1_* ðM ø^* øM M N Ê#* N =_* N N_* N cy* PN [_* XN N `N ÷…* hN P}* pN Þ_* xN ˆI* €N æ_* ˆN í_* N ø_* ˜N â3* N `* ¨N `* °N `* ¸N "`* ÀN A`* ÈN Ów* ÐN 5`* ØN 4`* àN <`* @O J`* HO T`* PO ^`* XO f`* ÀO * ÈO ›w* ÐO p`* ØO w`* àO €`* PP ‹`* ÀP ˜`* ÈP ˆI* ÐP H* ØP ?|* àP `* èP F+ ðP ¦`* øP §+ Q `* Q ²`* @Q º`* HQ È`* PQ Õ`* XQ ã`* ÀQ –e* ÈQ ÉZ* èQ ð`* ðQ ÷`* øQ þ`* R a* R a* R a* R a* R $a* (R ,a* 0R 3a* 8R :a* @R Aa* HR Ja* PR Sa* XR ]a* `R ga* hR qa* pR za* xR ‚a* €R a* ˆR ˜a* R ¡a* ˜R ªa* R ³a* ¨R ¼a* °R Éa* ¸R Öa* ÀR ßa* ÈR éa* ÐR òa* ØR þa* àR b* èR b* ðR b* øR $b* S -b* S 6b* S >b* S Gb* (S Pb* 0S Yb* 8S ab* @S ib* HS rb* PS {b* XS …b* `S b* hS ™b* pS ¤b* xS b* €S ´b* ˆS ¼b* S Äb* ˜S Ìb* S Øb* ¨S áb* àS ìb* èS öb* ðS c* øS c* `T c* hT %c* pT -c* xT 6c* €T Dc* ˆT Qc* T ^c* ˜T mc* T |c* ¨T ‹c* °T ™c* ¸T ©c* ÀT ¹c* ÈT Äc* àT A`* èT Ðc* `U Úc* hU äc* pU îc* xU øc* €U d* ˆU d* U d* ˜U *d* U 3d* ¨U @d* °U Ld* ¸U Ud* ÀU _d* àU kd* èU }d* `V ˆd* hV ˜d* pV ¡d* àV ¶d* èV Êd* ðV ×d* øV ðd* W e* W e* `[ !e* h[ 'e* €[ B`* ˆ[ 3e* [ >e* ˜[ He* [ Re* ¨[ Ze* °[ ee* ¸[ oe* À[ {e* È[ ‡e* Ð[ ‘e* Ø[ ›e* à[ ¤e* è[ ¬e* \ »e* \ Æe* \ =K* \ öX* \ TŒ* (\ Ñe* 0\ Ùe* 8\ âe* @\ ìe* H\ öe* P\ ÿe* X\ f* `\ f* h\ f* p\ ,f* x\ 7f* €\ Cf* ˆ\ Kf* \ Rf* ˜\ Zf* \ bf* ¨\ mf* °\ uf* ¸\ }f* À\ †f* È\ ,* Ð\ >K* Ø\ d* à\ )i* è\ Žf* ð\ ¡f* ] ´f* ] Àf* ] Ìf* ] ×f* ] àf* (] êf* 0] óf* 8] üf* @] g* H] g* P] g* X] $g* `] 6g* x] Jg* €] Vg* ˆ] `g* ] kg* ˜] ug* ] †g* ¨] ”g* °] ¢g* ¸] °g* À] ¾g* È] Ég* Ð] Óg* Ø] âg* à] ñg* è] h* ð] h* ø] -h* ^ >h* ^ Lh* ^ Zh* (^ nh* 0^ {h* 8^ Šh* @^ ˜h* H^ ªh* P^ »h* X^ Ìh* `^ Üh* h^ ëh* p^ ûh* x^ i* €^ i* ˆ^ 0i* ^ Di* ˜^ Xi* ^ ni* ¨^ €i* °^ ›i* ¸^ ¬i* À^ Ãi* È^ Öi* Ð^ ëi* Ø^ j* à^ j* è^ +j* ð^ Cj* ø^ \j* _ qj* _ †j* _ ”j* _ ©j* _ ºj* (_ Ôj* 0_ îj* 8_ ýj* @_ k* H_ *k* P_ 5k* X_ Hk* `_ \k* €` pk* ˆ` ‚k* ` k* ˜` œk* ` ¨k* ¨` ¶k* °` Äk* ¸` Ôk* À` æk* È` ök* Ð` l* Ø` l* à` (l* è` 9l* ð` Dl* ø` Ol* a Yl* a hl* a ul* a †l* a ”l* (a ¦l* 0a ½l* 8a Ël* @a Ùl* Ha ål* Pa ül* Xa m* `a m* ha *m* pa >m* xa Sm* €a bm* ˆa rm* a ‡m* ˜a œm* a ©m* ¨a ·m* °a Æm* ¸a Øm* Àa êm* Èa ùm* Ða n* Øa !n* àa /n* èa @n* ða Xn* øa dn* b tn* b n* (b ‘n* 0b ›n* 8b ®n* @b ¾n* Hb Ñn* hb ån* pb øn* (d o* 0d o* @d -o* Hd >o* Pd Oo* Xd fo* `d so* hd ‰o* e ¡o* (e °o* 0e ¹o* 8e Åo* @e Ño* He Üo* Pe äo* Xe ìo* pe üo* ¨e p* Ðe p* Øe #p* àe /p* èe ?p* ðe Ip* øe Xp* f bp* f ®`* (f lp* 0f up* 8f ~p* @f ˆp* Hf ’p* Pf + `f œp* hf ¥p* pf ®p* xf ¸p* €f Èp* ˆf Ðp* f Øp* ˜f âp* f ìp* ¨f ÷p* °f q* ¸f q* àf &q* èf 3q* ðf ÿŒ+ øf @q* g Pq* g ^q* g xq* g „q* g ”q* 8g ¤q* Hg ¯q* Pg ºq* Xg Ãq* `g Ìq* hg Ýq* pg êq* xg ôq* €g r* ˆg r* g r* °g 'r* Øg ð * ðg <r* øg Nr* h hr* h „r* h “r* h ¤r* h µr* (h År* Ph Ür* Xh ïr* `h s* hh s* ph #s* xh 5s* €h Gs* ˆh Rs* h ]s* h js* °h ~s* Àh ”s* i §s* (i µs* 0i Ås* 8i Õs* @i ås* Hi ôs* Pi òs* Xi þs* `i t* xi t* ˆi $t* Ài 0t* Èi >t* Ði Mt* Øi \t* ài mt* èi ~t* @j ’t* Hj ¡t* Pj °t* Xj ¾t* `j Ùt* hj ôt* Àj u* @k u* Hk +u* Pk ?u* Xk Tu* `k ku* @l ‚u* Hl –u* Ðl ¨u* àl ¸u* èl Èu* øl Þu* m óu* (m v* 0m v* @m v* €m -v* Ðm 8v* ðm Gv* pn Xv* Àp mv* Èp €v* Øp v* ðp v* q ³v* q Çv* q Üv* q ìv* 8q w* @q w* Hq .w* pq l|+ xq @i q l|+ ˜q @m q TŒ* °q Aw* ¸q Fw* Àq Nw* Èq [w* àq lw* ðq vw* øq €w* r ‹w* r “w* r ¡w* r ¬w* r »w* (r Ìw* 0r Øw* 8r Þw* @r ˆI* Hr ëw* Pr öw* Xr ùw* `r x* hr x* pr x* xr *x* €r ;x* ˆr Ix* r Vx* ˜r fx* r px* ¨r |x* °r ‹x* ¸r ™x* Ðr ©x* Ør àr àr îQ* èr ê* ðr 7^* ør »I* s Ì^* s ý;+ s V^* s ¯x* (s ¿Q* 0s _* 8s ÔF* @s ˆF* Hs ¹x* Ps Åx* Xs Íx* `s Öx* hs 1_* xs ûQ* €s _* ˆs g* s Gd* ˜s Þx* s âx* ¨s éx* °s òx* ¸s çW* Às ýx* Ès àW* Ðs _* Øs y* às Ju* ès _* ðs y* øs y* t y* t ,y* t 2y* t 7y* t >y* Pt Ey* Xt s ht Iy* pt Ty* xt ay* ˆt ny* t yy* ˜t †y* ¨t “y* °t y* Ðt ¥y* Øt `t èt ¶y* ðt Åy* u Óy* u àt (u 0u 0u u 8u €u @u `u pu Ùy* xu Àu u Ùy* ˜u àu °u Ùy* ¸u v Àu ßy* Èu îy* Ðu z* Øu z* àu #z* èu 0z* ðu <z* v Hz* v Oz* v Vz* v ]z* €v dz* ˆv ®p* w nz* w }z* w Œz* w ›z* w °z* Pw Åz* Xw €w pw Ðz* xw x ˆw Ôz* w ßz* ˜w èz* w óz* ¨w üz* °w {* ¸w Lb* Àw {* Èw {* Ðw ${* Øw .{* àw 6{* èw ;{* ðw -_* øw Èn* x D{* x R{* x `{* x m{* (x z{* 0x †{* 8x ’{* @x Ÿ{* Hx ¬{* Px ¶{* Xx À{* `x Ê{* hx Ô{* px ß{* xx ê{* €x ó{* ˜x ü{* x |* ¨x |* °x |* ¸x *|* Àx 7|* Èx D|* Ðx L|* Øx T|* àx c|* èx r|* ðx |* øx |* y ©|* y Á|* y Ê|* y ×|* y Þ|* (y ò|* 0y }* 8y }* @y (}* Hy 8}* Py H}* Xy X}* `y n}* hy …}* py ‘}* xy }* y ©}* ˜y ´}* y ¿}* ¨y Ô}* °y é}* ¸y ø}* Ày ~* Èy "~* Ðy 1~* Øy @~* ày Z~* èy o~* ðy „~* øy ~* z š~* z ¥~* z ®~* z ·~* z È~* (z Ù~* 0z í~* Hz ?X* Pz * Xz * pz * xz @z z \* ˜z z z i* ¨z p* °z v* ¸z {* Àz €* Èz „* Ðz Ž* Øz •* àz œ* èz |* ðz £* øz ©* { ®* { µ* { [* { [J* { ½* ({ *K* 0{ Å* 8{ É* @{ Ð* H{ ×* P{ Û* X{ ß* `{ ä* h{ ê* p{ ò* x{ ö* €{ ù* ˆ{ þ* { €* ˜{ €* { €* ¨{ €* °{ €* ¸{ !€* À{ (€* È{ 3€* Ð{ 8€* Ø{ <€* à{ @€* è{ F€* ð{ J€* ø{ R€* | V€* | Z€* 0| m€* 8| `… P| _€* X| `| `| KW+ | º€* è| v€* ¨} z€* 0~ €* €€ †€* € ‹€* X„ ‚f* `„ €* h„ {* p„ “€* x„ Ž* €„ ©* ˆ„ ™€* „ |* ˜„ *K* „ €* ¨„ ¤€* °„ ß* ¸„ µ* À„ ò* È„ 1K* Є ½* Ø„ €* à„ €* è„ ¨€* ð„ €* ø„ ±€* … ×* … €* … 3€* … 8€* … <€* (… F€* 0… i‘* 8… V€* @… ¸€* H… Z€* P… R€* X… @€* `… KW+ h… ¾€* p… À* €… È€* … º€* … Í€* À… Ñ€* è… v€* † Õ€* H† ®€* h† 1K* ¨† z€* І Ù€* ؆ Þ€* ð† ‡‹* ø† â€* @ˆ å€* Pˆ é€* pˆ ð€* ˜ˆ ö€* Àˆ |* øˆ ¬€* €‰ †€* ‰ ‹€* ¨‰ ù* ؉ ú€* X ‚f* ¸€* ¨ ³* ° °+ ¸ ¿* Ð “* Ø ð Ê* ø Ž Ž ÿŒ+ ’ Ò* `• ß* h• ë* p• ú* x• ‚* €• &‚* ˆ• 9‚* • L‚* ˜• X‚* • l‚* °• {‚* ¸• „‚* À• •‚* È• œ‚* Е «‚* Ø• ¸‚* à• Í‚* è• Û‚* ð• æ‚* ø• ñ‚* – – – €– – `– – @– P– ÿ‚* X– p– ÿ‚* x– @Ï – ÿ‚* ˜– `ë – – ¨– – °– °– ¸– °– À– ¨J+ È– * Ж â¡* à– Ø¦* è– „ê) ð– æ¦* ø– tå* — é¦* — tå* — ì¦* — ¯* — Ð* (— Vå* 0— ï¦* 8— Vå* @— ò¦* H— n+ P— õ¦* X— ú¦* `— så* h— §* p˜ §* x˜ „ê) €˜ æ¦* ˆ˜ tå* ˜ é¦* ˜˜ tå* ˜ ì¦* ¨˜ ¯* °˜ Ð* ¸˜ Vå* À˜ ï¦* Ș Vå* И ò¦* ؘ n+ à˜ õ¦* è˜ ú¦* ð˜ så* ø˜ §* ™ ú¦* ™ Õ* š (§* š „ê) š æ¦* š tå* š é¦* (š tå* 0š ì¦* 8š ¯* @š Ð* Hš Vå* Pš ï¦* Xš tå* `š ò¦* hš n+ pš õ¦* xš ú¦* €š så* ˆš §* › 7§* ˜› „ê) › æ¦* ¨› ŒÔ* °› é¦* ¸› tå* À› ì¦* È› ¯* Л Ð* Ø› H§* à› ï¦* è› zÊ* ð› ò¦* ø› n+ œ õ¦* œ ú¦* œ så* œ §* L§* ( „ê) 0 æ¦* 8 ŒÔ* @ é¦* H tå* P ì¦* X ¯* ` Ð* h H§* p ï¦* x ^§* € ò¦* ˆ n+ õ¦* ˜ ú¦* så* ¨ §* °ž b§* ¸ž „ê) Àž æ¦* Èž ŒÔ* О é¦* Øž tå* àž ì¦* èž ¯* ðž Ð* øž p§* Ÿ ï¦* Ÿ t§* Ÿ ò¦* Ÿ n+ Ÿ õ¦* (Ÿ ú¦* 0Ÿ så* 8Ÿ §* @ x§* H „ê) P æ¦* X tå* ` é¦* h ˜Ô* p ì¦* x ü¨* € ò¦* ˆ +aˆ Š§* ˜ ú¦* så* С ’§* Ø¡ „ê) à¡ æ¦* è¡ tå* ð¡ é¦* ø¡ ¤Ô* ¢ ì¦* ¢ ü¨* ¢ ò¦* ¢ +aˆ ¢ Š§* (¢ ú¦* 0¢ så* `£ ¤§* h£ „ê) p£ æ¦* x£ tå* €£ é¦* ˆ£ :+ £ ì¦* ˜£ ¶§* £ ò¦* ¨£ +aˆ °£ Š§* ¸£ ú¦* À£ så* 𤠻§* ø¤ „ê) ¥ æ¦* ¥ ŒÔ* ¥ é¦* ¥ ˜Ô* ¥ ì¦* (¥ ¶§* 0¥ ò¦* 8¥ +aˆ @¥ Š§* H¥ ú¦* P¥ så* €¦ ͧ* ˆ¦ „ê) ¦ æ¦* ˜¦ ˜Ô* ¦ é¦* ¨¦ ˜Ô* °¦ ì¦* ¸¦ ¶§* À¦ ò¦* Ȧ +aˆ Ц Š§* ئ ú¦* ঠså* ¨ ߧ* ¨ „ê) ¨ æ¦* (¨ ¤Ô* 0¨ é¦* 8¨ ¤Ô* @¨ ì¦* H¨ ü¨* P¨ ò¦* X¨ +aˆ `¨ Š§* h¨ ú¦* p¨ så* © ñ§* ¨© „ê) °© æ¦* ¸© ¤Ô* À© é¦* È© ¤Ô* Щ ì¦* Ø© ü¨* à© ò¦* è© +aˆ ð© Š§* ø© ú¦* ª så* ª ú¦* ª Õ* 0« ¨* 8« „ê) @« æ¦* H« ¤Ô* P« é¦* X« :+ `« ì¦* h« ¶§* p« ò¦* x« +aˆ €« Š§* ˆ« ú¦* « så* À¬ ¨* Ȭ „ê) Ь æ¦* ج ¤Ô* ଠé¦* è¬ @+ ð¬ ì¦* ø¬ ü¨* ò¦* +aˆ Š§* ú¦* så* P® -¨* X® „ê) `® æ¦* h® @+ p® é¦* x® ¤Ô* €® ì¦* ˆ® ü¨* ® ò¦* ˜® +aˆ ® Š§* ¨® ú¦* °® så* ௠?¨* è¯ „ê) ð¯ æ¦* ø¯ @+ ° é¦* ° ¤Ô* ° ì¦* ° ü¨* ° ò¦* (° +aˆ 0° Š§* 8° ú¦* @° så* H° ú¦* P° Õ* p± W¨* x± „ê) €± æ¦* ˆ± ˜Ô* ± é¦* ˜± tå* ± ì¦* ¨± ü¨* °± ò¦* ¸± +aˆ À± Š§* ȱ ú¦* б så* ³ i¨* ³ „ê) ³ æ¦* ³ ¤Ô* ³ é¦* (³ tå* 0³ ì¦* 8³ ü¨* @³ ò¦* H³ +aˆ P³ Š§* X³ ú¦* `³ så* ´ {¨* ˜´ „ê) ´ æ¦* ¨´ @+ °´ é¦* ¸´ tå* À´ ì¦* È´ ü¨* д ò¦* Ø´ +aˆ à´ Š§* è´ ú¦* ð´ så* ¶ ¨* (¶ „ê) 0¶ æ¦* 8¶ ^+ @¶ é¦* H¶ tå* P¶ ì¦* X¶ ‘ß* `¶ ò¦* h¶ +aˆ p¶ Š§* x¶ ú¦* €¶ så* °· Ÿ¨* ¸· „ê) À· æ¦* È· ,,* з é¦* Ø· tå* à· ì¦* è· 2yˆ ð· ò¦* ø· +aˆ ¸ Š§* ¸ ú¦* ¸ så* @¹ ±¨* H¹ „ê) P¹ æ¦* X¹ ŒÔ* `¹ é¦* h¹ tå* p¹ ì¦* x¹ ¯* €¹ ò¦* ˆ¹ n+ ¹ ¨* ˜¹ ú¦* ¹ så* к Ȩ* غ „ê) ຠæ¦* èº ˜Ô* ðº é¦* øº tå* » ì¦* » ¯* » ò¦* » n+ » ¨* (» ú¦* 0» så* `¼ Ù¨* h¼ „ê) p¼ æ¦* x¼ ¤Ô* €¼ é¦* ˆ¼ tå* ¼ ì¦* ˜¼ ¯* ¼ ò¦* ¨¼ n+ °¼ ¨* ¸¼ ú¦* À¼ så* ð½ ê¨* ø½ „ê) ¾ æ¦* ¾ @+ ¾ é¦* ¾ tå* ¾ ì¦* (¾ û¨* 0¾ ò¦* 8¾ n+ @¾ ¨* H¾ ú¦* P¾ så* €¿ ©* ˆ¿ „ê) ¿ æ¦* ˜¿ @+ ¿ é¦* ¨¿ tå* °¿ ì¦* ¸¿ û¨* À¿ ò¦* È¿ n+ п ¨* Ø¿ ú¦* à¿ så* è¿ ú¦* ð¿ Õ* Á ©* Á „ê) Á æ¦* (Á ^+ 0Á é¦* 8Á tå* @Á ì¦* HÁ ‘ß* PÁ ò¦* XÁ n+ `Á ¨* hÁ ú¦* pÁ så*  (©* ¨Â „ê) °Â æ¦* ¸Â tå* À é¦* È ¤Ô* Р8©* Ø ‘ß* à ò¦* è n+ ð ¨* ø ú¦* à så* 0Ä ;©* 8Ä „ê) @Ä æ¦* HÄ tå* PÄ é¦* XÄ @+ `Ä 8©* hÄ ‘ß* pÄ ò¦* xÄ n+ €Ä ¨* ˆÄ ú¦* Ä så* ÀÅ K©* ÈÅ „ê) ÐÅ æ¦* ØÅ tå* àÅ é¦* èÅ ^+ ðÅ 8©* øÅ 2yˆ Æ ò¦* Æ n+ Æ Â¨* Æ ú¦* Æ så* PÇ [©* XÇ „ê) `Ç æ¦* hÇ tå* pÇ é¦* xÇ ,,* €Ç 8©* ˆÇ <* Ç ò¦* ˜Ç n+ Ç Â¨* ¨Ç ú¦* °Ç så* àÈ k©* èÈ „ê) ðÈ æ¦* øÈ ŒÔ* É é¦* É ˜Ô* É ì¦* É ü¨* É ò¦* (É n+ 0É Â¨* 8É ú¦* @É så* pÊ |©* xÊ „ê) €Ê æ¦* ˆÊ ¤Ô* Ê é¦* ˜Ê ¤Ô* Ê ì¦* ¨Ê ü¨* °Ê ò¦* ¸Ê n+ ÀÊ Â¨* ÈÊ ú¦* ÐÊ så* Ì ©* Ì „ê) Ì æ¦* Ì ¤Ô* Ì é¦* (Ì :+ 0Ì ì¦* 8Ì ü¨* @Ì ò¦* HÌ n+ PÌ Â¨* XÌ ú¦* `Ì så* Í ž©* ˜Í „ê) Í æ¦* ¨Í ¤Ô* °Í é¦* ¸Í @+ ÀÍ ì¦* ÈÍ ü¨* ÐÍ ò¦* ØÍ n+ àÍ Â¨* èÍ ú¦* ðÍ så* Ï ¯©* (Ï „ê) 0Ï æ¦* 8Ï ¤Ô* @Ï é¦* HÏ @+ PÏ ì¦* XÏ ü¨* `Ï ò¦* hÏ n+ pÏ Â¨* xÏ ú¦* €Ï så* ˆÏ ú¦* Ï Õ* °Ð Æ©* ¸Ð „ê) ÀÐ æ¦* ÈÐ ˜Ô* ÐÐ é¦* ØÐ ˜Ô* àÐ ì¦* èÐ ü¨* ðÐ ò¦* øÐ n+ Ñ Â¨* Ñ ú¦* Ñ så* @Ò ×©* HÒ „ê) PÒ æ¦* XÒ 7+ `Ò é¦* hÒ 7+ pÒ ì¦* xÒ ü¨* €Ò ò¦* ˆÒ n+ Ò Â¨* ˜Ò ú¦* Ò så* ÐÓ è©* ØÓ „ê) àÓ æ¦* èÓ ŒÔ* ðÓ é¦* øÓ ^+ Ô ì¦* Ô ü¨* Ô ò¦* Ô n+ Ô Â¨* (Ô ú¦* 0Ô så* `Õ ù©* hÕ „ê) pÕ æ¦* xÕ tå* €Õ é¦* ˆÕ ,,* Õ ì¦* ˜Õ ª* Õ ò¦* ¨Õ n+ °Õ ¨* ¸Õ ú¦* ÀÕ så* ðÖ ª* øÖ „ê) × æ¦* × tå* × é¦* × ,,* × 8©* (× ,,* 0× ò¦* 8× n+ @× Â¨* H× ú¦* P× så* €Ø ª* ˆØ „ê) Ø æ¦* ˜Ø tå* Ø é¦* ¨Ø ,,* °Ø 8©* ¸Ø ,,* ÀØ ò¦* ÈØ n+ ÐØ Â¨* ØØ ú¦* àØ så* èØ ú¦* ðØ Õ* Ú +ª* Ú „ê) Ú æ¦* (Ú ŒÔ* 0Ú é¦* 8Ú ^+ @Ú 8©* HÚ =ª* PÚ ò¦* XÚ n+ `Ú Â¨* hÚ ú¦* pÚ så* Û Aª* ¨Û „ê) °Û æ¦* ¸Û ŒÔ* ÀÛ é¦* ÈÛ ^+ ÐÛ 8©* ØÛ =ª* àÛ ò¦* èÛ n+ ðÛ Â¨* øÛ ú¦* Ü så* Ü ú¦* Ü Õ* @Ý ¬* `Ý «, hÝ €Ý €Ý X³* ˆÝ *³* Ý =³* ˜Ý ðŠ Ý I³* ¨Ý @«, °Ý =³* ¸Ý Àw ÀÝ T³* ÈÝ h«, ÐÝ =³* ØÝ Š àÝ `³* èÝ «, ðÝ f³* øÝ k Þ z³* Þ Œ³* Þ °e Þ ¦³* (Þ ¸«, 8Þ P‰ `Þ ¼º* hÞ €Þ €Þ ˺* ˆÞ ÉÊ* ˜Þ ðð Þ Ôº* ¨Þ ˜* ¸Þ °ó ÀÞ ãº* ÈÞ ìº* ØÞ °ø ß ¾* ß ß ß i7+ (ß ¾* 8ß € `ß (³, hß €ß €ß WÀ* ˆß (³, ˜ß ° Àß ¡À* Èß àß àß ½À* èß ¡À* ðß =³* øß ð à P´, (à @à @à x´, Hà P´, Pà =³* Xà @ €à È´, ˆà à à YÁ* ¨à È´, ¸à àà 0Â* èà á á EÂ* á ðµ, á =³* á €& á PÂ* (á ¶, 0á =³* 8á @& @á eÂ* Há H¶, Pá =³* Xá & €á ¸, ˆá á á @Ã* ¨á ¸, °á =³* ¸á @, àá cÃ* èá â â ¸, â cÃ* â P7 @â ¹, Hâ `â `â ÑÃ* hâ ¹, xâ = â @», ¨â Àâ Àâ BÄ* Èâ @», Øâ °I ã h», ã ã ã OÄ* (ã h», 8ã 0? `ã ƒÄ* h㠀㠀㠇•+ ˆã ƒÄ* ˜ã O Ðã ™Ä* ä ¡Ä* @ä ©Ä* xä ±Ä* °ä ¹Ä* èä ÁÄ* å ÉÄ* Xå ÑÄ* å ÙÄ* Àå ËÆ* Èå àå àå ÖÆ* èå æÆ* øå ðV æ Ç* æ ýÆ* æ °] æ ©”+ (æ 8Â, 0æ Ç* 8æ ðR @æ 'Ç* Hæ `Â, Xæ À\ `æ 4Ç* hæ ˜Â, xæ àW æ FÇ* `ç @¥Ž °ç WÇ* pè ऎ xè €¤Ž €è ¤Ž Àè eÇ* €é À£Ž Ðé uÇ* ê `£Ž àê Ç* ë £Ž ðë œÇ* ì °Ç* °ì ¢Ž í ³Ç* í ÇÇ* Àí @¢Ž î ÌÇ* î àÇ* Ðî à¡Ž ï ÌÇ* 0ï æÇ* àï à¡Ž 0ð ÌÇ* @ð ìÇ* ðð à¡Ž @ñ ÌÇ* Pñ òÇ* ò à¡Ž `ò ¢Ž hò @¢Ž pò à¡Ž €ò @¥Ž ˆò ऎ ò €¤Ž ˜ò ¤Ž ò À£Ž ¨ò `£Ž °ò £Ž Àò €§Ž Èò §Ž Ðò À¦Ž Øò `¦Ž àò ¦Ž èò ¥Ž ó ‡:* (ó qË* @ó |Ë* pó D(* ˆó (* ó Ë* ¸ó D(* Ðó (* èó Ë* ô ˜Ë* (ô Ë* @ô ¥Ë* pô ˜Ë* ˆô «Ë* ô ·Ë* Àô õË* Èô àô àô Ì* èô õË* øô w õ bÍ* (õ @õ @õ vÍ* Hõ bÍ* Xõ ð| €õ Î* ˆõ õ õ %Î* ¨õ Î* ¸õ à† àõ uÎ* èõ ö ö ‘Î* ö uÎ* ö 0¥ @ö ÙÎ* Hö `ö `ö ñÎ* hö ÙÎ* xö » ö ÀÍ, ¨ö Àö Àö +Ï* Èö ÀÍ, Øö P¿ ÷ NÏ* ÷ ÷ ÷ kÏ* (÷ NÏ* 8÷ Àà `÷ Ð* h÷ €÷ €÷ Ð* ˆ÷ Ð* ˜÷ ÐÌ À÷ øÐ* È÷ à÷ à÷ •Ð* è÷ ›Ð* ð÷ °Ð* ø÷ @Ò ø ÉÐ* ø ÏÐ* ø °Ð* ø pÓ ø åÐ* (ø ëÐ* 0ø °Ð* 8ø àÔ @ø Ñ* Hø Ñ* Pø °Ð* Xø PÖ €ø Ï, ˆø ø ø jÑ* ¨ø Ï, ¸ø Ú àø Ð, èø ù ù ›Ñ* ù Ð, ù °à @ù ‡Ò* Hù `ù `ù šÒ* hù ‡Ò* xù 0â ù Ó* ¨ù Àù Àù /Ó* Èù Ó* Øù é ú †Õ* ú ú ú žÕ* (ú †Õ* 8ú àí `ú ÀÒ, hú €ú €ú ÝÕ* ˆú ÀÒ, ˜ú ðý Àú þ×* Èú àú àú Ø* èú þ×* øú û ¢”+ (û @û @û µ”+ Hû ¢”+ Xû @& €û ¨Ú, ˆû û û ÀÙ* ¨û ¨Ú, ¸û Ð' àû ×Ù* èû ü ü ×Ù* ü ×Ù* ü + @ü ÍÛ* Hü `ü `ü ßÛ* hü ÍÛ* xü `N ü ñÛ* ¨ü Àü Àü Ü* Èü ñÛ* Øü pK ý Ü* ý ý ý bÛ* (ý Ü* 8ý I `ý –Þ* hý €ý €ý §Þ* ˆý –Þ* ˜ý €P Àý !ß* Èý àý àý „ê) èý !ß* øý À] þ Nà* (þ @þ @þ Và* Hþ ià* Xþ c `þ |à* hþ Šà* xþ Ðj €þ ˜à* ˆþ ¦à* ˜þ b þ ´à* ¨þ Æà* ¸þ °i Àþ Øà* Èþ æà* Øþ ^ ÿ Vá* ÿ ÿ ÿ lá* (ÿ Vá* 8ÿ Às `ÿ ‚á* hÿ €ÿ €ÿ ’á* ˆÿ ‚á* ˜ÿ s Àÿ ¢á* Èÿ àÿ àÿ ¹á* èÿ ¢á* øÿ Ðq ‘ 3â* ( ‘ @ ‘ @ ‘ Jâ* H ‘ 3â* X ‘ Pt € ‘ æâ* ˆ ‘ ‘ ‘ òâ* ¨ ‘ æâ* ¸ ‘ ày à ‘ Éæ* è ‘ ‘ ‘ $R* ‘ Éæ* ‘ À‰ @‘ ç* H‘ `‘ `‘ ç* h‘ ç* x‘ °¦ ‘ 5ç* ¨‘ À‘ À‘ Fç* È‘ 5ç* Ø‘ © ‘ aç* ‘ ‘ ‘ aç* (‘ aç* 8‘ ð© `‘ ç* h‘ €‘ €‘ œç* ˆ‘ ç* ˜‘ P¬ À‘ Âç* È‘ à‘ à‘ Íç* è‘ Âç* ø‘ `® ‘ è* (‘ @‘ @‘ è* H‘ è* X‘ ¯ €‘ †è* ˆ‘ ‘ ‘ †è* ¨‘ †è* ¸‘ p° à‘ ié* è‘ ‘ ‘ ié* ‘ ié* ‘ ¶ @‘ –ê* H‘ `‘ `‘ ¡ê* h‘ –ê* x‘ ¿ ‘ Åê* ¨‘ À‘ À‘ Êê* È‘ Åê* Ø‘ ðÆ ‘ ë* ‘ ‘ ‘ ©ë* (‘ ë* 8‘ Àè `‘ ì* h‘ €‘ €‘ ì* ˆ‘ ì* ˜‘ ì À‘ hì* È‘ à‘ à‘ wì* è‘ hì* ø‘ î ‘ †ì* (‘ @‘ @‘ ›ì* H‘ ¸æ, P‘ ¦ì* X‘ pï `‘ ¶ì* h‘ Àì* p‘ ¦ì* x‘ °ï ‘ #ï* ¨‘ À‘ À‘ =ï* È‘ #ï* Ø‘ ó ‘ Jï* ‘ ‘ ‘ Zï* (‘ Jï* 8‘ €ú `‘ 4ð* h‘ €‘ €‘ Pð* ˆ‘ 4ð* ˜‘ Ðþ À‘ |ð* È‘ à‘ à‘ •ð* è‘ ¦ð* ð‘ €ê, ø‘ ð ‘ ²ð* ‘ Ãð* ‘ ¨ê, ‘ 0 @‘ Wò* H‘ `‘ `‘ Û * h‘ Wò* x‘ ° ‘ ó* ¨‘ À‘ À‘ ó* È‘ ó* Ø‘ ` ‘ Fó* ‘ ‘ ‘ Só* ( ‘ Fó* 8 ‘ ð ` ‘ ôó* h ‘ € ‘ € ‘ wã) ˆ ‘ ôó* ˜ ‘ à À ‘ vô* È ‘ à ‘ à ‘ vô* è ‘ vô* ø ‘ Ð# ‘ áõ* ( ‘ @ ‘ @ ‘ Ôõ* H ‘ áõ* X ‘ €* € ‘ óõ* ˆ ‘ , ‘ ûõ* ˜ ‘ `- ‘ ã( ¨ ‘ à. ° ‘ ì( ¸ ‘ 60 À ‘ õ( È ‘ ¥1 Ð ‘ ý( Ø ‘ 2 è ‘ Ø* ‘ Ø* H ‘ Buˆ ` ‘ Buˆ ¨ ‘ dö* À ‘ dö* ‘ pö* ‘ pö* h ‘ |ö* € ‘ |ö* È ‘ ‡ö* à ‘ ‡ö* ( ‘ ’ö* @ ‘ ’ö* ˆ ‘ ö* ‘ ö* è ‘ ½ö* ‘ ½ö* H‘ Éö* `‘ Éö* ¨‘ Ûö* À‘ Ûö* ‘ ãö* ‘ ãö* À‘ ·Q* ‘ °: ‘ X¾* h‘ ðZ €‘ I * È‘ Z à‘ ü* (‘ ð: @‘ ©Q* ˆ‘ ; ‘ »Q* ¨‘ ‘ Б •ü* è‘ v ‘ _4* H‘ à; `‘ šü* ¨‘ 0< À‘ µÜ* ‘ Ð[ ‘ µQ* h‘ €< €‘ ¢ü* È‘ @; è‘ àI ð‘ 0> ‘ °B ‘ p\ ‘ ¬ü* (‘ À‘ 0‘ 0Ä* 8‘ À‘ @‘ öý* H‘ À‘ P‘ BD+ X‘ À‘ `‘ ýý* h‘ À‘ p‘ °ü* x‘ À‘ €‘ eø* ˆ‘ À‘ ‘ ’ * ˜‘ À‘ ‘ ¶ü* ¨‘ À‘ °‘ Sˆ+ ¸‘ À‘ À‘ U+ È‘ ‘ Б ºü* Ø‘ À‘ à‘ Áü* è‘ À‘ ð‘ Çü* ø‘ À‘ ‘ ÌU* ‘ À‘ ‘ Îü* ‘ À‘ ‘ Õü* (‘ À‘ 0‘ ˜?* 8‘ À‘ @‘ Â÷* H‘ ‘ P‘ Ýü* X‘ À‘ `‘ ãü* h‘ À‘ p‘ %** x‘ À‘ €‘ éü* ˆ‘ À‘ ‘ xø* ˜‘ ‘ ‘ îü* ¨‘ à‘ °‘ ñü* ¸‘ à‘ À‘ õü* È‘ à‘ Ð‘ øü* Ø‘ à‘ à‘ üü* è‘ à‘ ð‘ ÿü* ø‘ à‘ ‘ ý* ‘ à‘ ‘ ý* ‘ à‘ ‘ ý* (‘ à‘ 0‘ ý* 8‘ à‘ @‘ ý* H‘ à‘ P‘ ý* X‘ à‘ `‘ øc+ h‘ à‘ p‘ ý* x‘ à‘ €‘ ý* ˆ‘ à‘ ‘ $ý* ˜‘ à‘ ‘ (ý* ¨‘ à‘ °‘ -ý* ¸‘ à‘ À‘ 1ý* È‘ à‘ Ð‘ 5ý* Ø‘ à‘ à‘ 9ý* è‘ à‘ ð‘ >ý* ø‘ à‘ ‘ Bý* ‘ à‘ ‘ Gý* ‘ à‘ ‘ Ký* (‘ à‘ 0‘ Oý* 8‘ à‘ @‘ Sý* H‘ à‘ P‘ Wý* X‘ à‘ `‘ Zý* h‘ à‘ p‘ ]ý* x‘ à‘ €‘ aý* ˆ‘ à‘ ‘ eý* ˜‘ à‘ ‘ ký* ¨‘ à‘ °‘ ný* ¸‘ à‘ À‘ qý* È‘ À‘ Б S"* Ø‘ €‘ à‘ {û* è‘ À‘ ð‘ uý* ø‘ À‘ ‘ |ý* ‘ À‘ ‘ þ* ‘ À‘ ‘ ƒý* (‘ À‘ 0‘ þ* 8‘ À‘ @‘ Šý* H‘ À‘ P‘ ý* X‘ À‘ `‘ –ý* h‘ À‘ p‘ œý* x‘ À‘ €‘ ¢ý* ˆ‘ À‘ ‘ ©ý* ˜‘ À‘ ‘ °ý* ¨‘ À‘ °‘ ¶ý* ¸‘ À‘ À‘ ¼ý* È‘ À‘ Б þ* Ø‘ À‘ à‘ Âý* è‘ À‘ ð‘ éå) ø‘ ‘ ‘ •ß) ‘ À‘ ‘ Lþ* ‘ À‘ ‘ âš+ (‘ À‘ 0‘ Èý* 8‘ À‘ @‘ Îý* H‘ À‘ P‘ Öý* X‘ À‘ `‘ Úý* h‘ À‘ p‘ Óc+ x‘ `‘ €‘ Þý* ˆ‘ À‘ ‘ âý* ˜‘ À‘ ‘ ¾÷* ¨‘ À‘ °‘ &þ* ¸‘ À‘ À‘ ¬* È‘ À‘ Б çý* Ø‘ À‘ à‘ -þ* è‘ À‘ ð‘ íý* ø‘ À‘ ‘ õý* ‘ À‘ ‘ üý* ‘ À‘ ‘ þ* (‘ À‘ 0‘ þ* 8‘ À‘ @‘ þ* H‘ À‘ P‘ þ* X‘ À‘ `‘ þ* h‘ À‘ p‘ %þ* x‘ À‘ €‘ ,þ* ˆ‘ À‘ ‘ 5þ* ˜‘ À‘ ‘ :þ* ¨‘ à‘ °‘ Øü* ¸‘ À‘ À‘ Aþ* È‘ À‘ Б Eþ* Ø‘ À‘ à‘ Kþ* è‘ À‘ ø‘ D ‘ p? ‘ @A ‘ p\ 8‘ ðJ @‘ 0> P‘ P‘ X‘ P‘ p‘ Ð= €‘ `Y ˆ‘ ~ ‘ ` °‘ °> È‘ àv Б 0> à‘ Ð< è‘ àE ð‘ p? ‘ àt ‘ ? ( ‘ H 0 ‘ p\ H ‘ P ‘ Ð ` ‘ àË* h ‘ l|+ p ‘ êË* x ‘ l|+ € ‘ + ˆ ‘ ¢ + ‘ © + ˜ ‘ ˜?* ‘ º + ¨ ‘ ¾ + ° ‘ R* ¸ ‘ l|+ À ‘ jS* È ‘ l|+ Ð ‘ É + Ø ‘ l|+ à ‘ Ú + è ‘ l|+ ð ‘ â¡* ø ‘ l|+ ‘ Ï* ‘ l|+ ‘ -+ ‘ l|+ ‘ =+ ( ‘ ò¶* 0 ‘ O+ 8 ‘ l|+ @ ‘ ë + H ‘ l|+ P ‘ z²* X ‘ l|+ ` ‘ H+ h ‘ J+ p ‘ ä²* x ‘ l|+ € ‘ ü + ˆ ‘ l|+ ‘ À * ˜ ‘ \+ ‘ Ø * ¨ ‘ q+ ° ‘ + ¸ ‘ l|+ À ‘ ˆ- È ‘ X- Ð ‘ Ð ‘ Ø ‘ Ð ‘ ø ‘ l|+ ‘ Wè) ( ‘ Ôë‘ 0 ‘ Þ"+ 8 ‘ Èë‘ @ ‘ í"+ H ‘ èë‘ P ‘ ô"+ X ‘ Äë‘ ` ‘ #+ h ‘ Ðë‘ € ‘ %+ ˆ ‘ + ‘ /Ç* ` ‘ ` ‘ h ‘ ` ‘ p ‘ p ‘ x ‘ p ‘ € ‘ =+ ˆ ‘ Û* ‘ p£ ˜ ‘ 0¢ ‘ 0¤ ¨ ‘ p¢ Ø ‘ У à ‘ =+ è ‘ êÎ* ð ‘ °¢ ø ‘ 0¢ !‘ 0¤ !‘ p¢ 8!‘ £ @!‘ oe+ H!‘ oe+ P!‘ oe+ `!‘ !A+ h!‘ à+‘ x!‘ .A+ €!‘ `+‘ !‘ B+ ˜!‘ +‘ ¨!‘ i + °!‘ à*‘ À!‘ „ê) È!‘ *‘ Ø!‘ ¤ * à!‘ `*‘ ð!‘ * ø!‘ *‘ "‘ 8A+ "‘ +‘ "‘ 7* ("‘ )‘ 8"‘ C* @"‘ `)‘ P"‘ !;+ X"‘ à)‘ €"‘ P@+ ˆ"‘ `/‘ ˜"‘ Y@+ "‘ /‘ °"‘ EA+ ¸"‘ à.‘ È"‘ QA+ Ð"‘ .‘ à"‘ [A+ è"‘ -‘ ø"‘ DB+ #‘ à(‘ #‘ fA+ #‘ (‘ (#‘ ò¶* 0#‘ à-‘ @#‘ lA+ H#‘ `2‘ X#‘ yA+ `#‘ 2‘ p#‘ õü) x#‘ à1‘ ˆ#‘ `@+ #‘ `.‘ #‘ j@+ ¨#‘ .‘ À#‘ Û* È#‘ 4‘ Ø#‘ Û* à#‘ 3‘ ð#‘ º* ø#‘ `3‘ $‘ Ð(* $‘ 3‘ $‘ aû) ($‘ 1‘ 8$‘ þõ) @$‘ à0‘ P$‘ ‘"* X$‘ 0‘ h$‘ ‘ž+ p$‘ 2‘ €$‘ „A+ ˆ$‘ `1‘ ˜$‘ ŒA+ $‘ `-‘ °$‘ ’A+ ¸$‘ -‘ È$‘ ,B+ Ð$‘ `(‘ à$‘ ÏS+ è$‘ /‘ ø$‘ ™A+ %‘ (‘ %‘ ¥A+ %‘ à'‘ (%‘ 3* 0%‘ `0‘ @%‘ ®A+ H%‘ 0‘ X%‘ ýü) `%‘ 1‘ p%‘ Æ®* x%‘ à/‘ ˆ%‘ * %‘ )‘ %‘ ·?+ ¨%‘ à,‘ ¸%‘ ½?+ À%‘ ,‘ Ð%‘ Å?+ Ø%‘ `,‘ è%‘ Ë?+ ð%‘ ,‘ &‘ v5* &‘ '‘ &‘ ¸A+ &‘ `,‘ 0&‘ ¾A+ 8&‘ ,‘ H&‘ ÉA+ P&‘ à3‘ `&‘ Z±* h&‘ '‘ x&‘ ÎA+ €&‘ À&‘ &‘ `€+ ˜&‘ à2‘ À&‘ ÖA+ È&‘ ÿ Ð&‘ Ø&‘ à&‘ ð ð&‘ €þ '‘ çA+ '‘ ÿ '‘ ` '‘ ð '‘ ÀÖ 0'‘ €þ h'‘ h'‘ p'‘ h'‘ x'‘ ±J* '‘ RC+ ¨'‘ pÉ À'‘ PÖ à'‘ ñA+ è'‘ ðÈ (‘ ÀÕ (‘ úA+ ((‘ pÈ @(‘ 0Õ `(‘ B+ h(‘ 0È €(‘ ç (‘ "B+ ¨(‘ ÀÇ À(‘ Ô à(‘ 8B+ è(‘ PÇ )‘ Ô )‘ JB+ ()‘ Ç @)‘ ç `)‘ YB+ h)‘ °Æ €)‘ æ )‘ hB+ ¨)‘ PÆ À)‘ 0Ó à)‘ ~B+ è)‘ àÅ *‘ æ *‘ †B+ (*‘ °â @*‘ `( `*‘ "* h*‘ °Ä €*‘ å *‘ •B+ ¨*‘ 0Ä À*‘ å à*‘ £B+ è*‘ °Ã +‘ ä +‘ ®B+ (+‘ @à @+‘ ä `+‘ µB+ h+‘ @ €+‘ +‘ ÁB+ ¨+‘ à À+‘ à% à+‘ ÍB+ è+‘ €Â ,‘ `# ,‘ ßB+ (,‘ Å @,‘ ÐÒ `,‘ ÙB+ h,‘ Å €,‘ €Ò ,‘ úB+ ¨,‘ `Å À,‘ Ò à,‘ ôB+ è,‘ `Å -‘ ÐÑ -‘ C+ (-‘ Å @-‘ pÑ `-‘ C+ h-‘ Å €-‘ Ñ -‘ C+ ¨-‘ €Á À-‘ €Ð à-‘ )C+ è-‘  .‘ Àò .‘ <C+ (.‘ ð @.‘ û H.‘ @ò `.‘ KC+ h.‘ Ð €.‘ à ˆ.‘ Àñ .‘ ZC+ ¨.‘ € À.‘ à+ È.‘ @ò à.‘ hC+ è.‘ ° /‘ @ø /‘ Àñ /‘ vC+ (/‘ Ð @/‘ ð H/‘ °õ `/‘ ‹C+ h/‘ Ð €/‘ @ ˆ/‘ ö /‘ C+ ¨/‘ €ó À/‘ p÷ à/‘ * è/‘ @Á 0‘ á 0‘ C+ (0‘ °À @0‘ Ð H0‘ ðÀ `0‘ ´C+ h0‘ pÀ €0‘ €à 0‘ »C+ ¨0‘ À À0‘ ÀÏ à0‘ G+ è0‘ à¿ 1‘ `Ï 1‘ ÑC+ (1‘ Ø @1‘ Ï `1‘ ßC+ h1‘ À p1‘ ß x1‘ Ðý €1‘ °Î 1‘ P 1‘ ëC+ ¨1‘ À1‘ Þ à1‘ ëC+ è1‘ 2‘ pÜ 2‘ D+ (2‘ ¿ 02‘ ÀÚ 82‘ Ð @2‘ PÎ P2‘ PÚ `2‘ D+ h2‘ @¿ p2‘ €Ù x2‘ €2‘ ðÍ 2‘ Ù 2‘ D+ ¨2‘ °2‘ Û ¸2‘ ° À2‘ Í Ð2‘ 0ô à2‘ D+ è2‘ @ ø2‘ ÿ 3‘ õ 3‘ Pñ 3‘ ÒB+ (3‘ 83‘ Ø @3‘ ! H3‘ Pñ `3‘ ’C+ h3‘ ` €3‘ 0 ˆ3‘ ö 3‘ >D+ ¨3‘ × °3‘ ðü ¸3‘ `ý À3‘ × È3‘ pï à3‘ .D+ è3‘ о 4‘ Àï 4‘ 6D+ (4‘ €¾ @4‘ Í H4‘ pï `4‘ FD+ h4‘ p1) p4‘ a x4‘ Pa €4‘ €4‘ ˆ4‘ €4‘ 4‘ ON+ 4‘ 4‘ ¨4‘ 4‘ À4‘ L-+ È4‘ fU+ Ð4‘ yU+ Ø4‘ kU+ à4‘ oU+ è4‘ sU+ ð4‘ xU+ ø4‘ }U+ 5‘ U+ 5‘ ‰U+ 5‘ U+ 5‘ ˜U+ 5‘ žU+ H5‘ ˆf+ P5‘ ”f+ X5‘ f+ h5‘ Âf+ p5‘ Ïf+ x5‘ àf+ 5‘ qm+ °5‘ ˆm+ À5‘ žm+ Ð5‘ ¯m+ à5‘ ¼m+ ð5‘ Ím+ 6‘ 6‘ 6‘ 6‘ 6‘ @6‘ @6‘ pl H6‘ Ài P6‘ €i X6‘ i `6‘ Pn h6‘ ðd p6‘ Àc x6‘ j €6‘ ðl ˆ6‘ d 6‘ Pd ˜6‘ d 6‘ =+ ¨6‘ êÎ* °6‘ Ë ¸6‘ Ž À6‘ €° È6‘ Ðí Ð6‘ ¿ Ø6‘ ༠à6‘ À› è6‘ p ð6‘ °³ ø6‘ ÐŽ 7‘ ¬* 7‘ @ÿ‘ 7‘ ”ƒ+ (7‘ Hÿ‘ @7‘ Ÿƒ+ H7‘ Pÿ‘ `7‘ * h7‘ Ÿ‘ p7‘ ˆ+ x7‘ €8‘ €7‘ ¤ˆ+ ˆ7‘ @8‘ 7‘ ·w+ ˜7‘ 8‘ À7‘ «ˆ+ È7‘ ¹ˆ+ Ð7‘ …ˆ+ Ø7‘ yˆ+ à7‘ mˆ+ 8‘ ài! 8‘ ðk! 8‘ €h! 8‘ ƈ+ @8‘ €j! H8‘ i! X8‘ àh! `8‘ ш+ €8‘ 0l! ˆ8‘ k! ˜8‘ @i! 8‘ àˆ+ ¨8‘ ¹ˆ+ °8‘ «ˆ+ ¸8‘ ìˆ+ À8‘ øˆ+ è8‘ ‰+ ø8‘ ‰+ 9‘ ‰+ 9‘ #‰+ (9‘ ,‰+ 89‘ 5‰+ H9‘ ?‰+ X9‘ I‰+ h9‘ S‰+ x9‘ ]‰+ ˆ9‘ g‰+ ˜9‘ p‰+ ¨9‘ y‰+ ¸9‘ ‚‰+ È9‘ ‹‰+ Ø9‘ ”‰+ è9‘ ‰+ ø9‘ ¦‰+ :‘ ¯‰+ :‘ ¹‰+ (:‘ É+ 8:‘ ͉+ H:‘ ׉+ X:‘ á‰+ h:‘ ë‰+ x:‘ õ‰+ ˆ:‘ ÿ‰+ ˜:‘ Š+ ¨:‘ Š+ ¸:‘ Š+ È:‘ Š+ Ø:‘ 'Š+ è:‘ /Š+ ø:‘ 7Š+ ;‘ ?Š+ ;‘ GŠ+ (;‘ OŠ+ 8;‘ WŠ+ H;‘ _Š+ X;‘ gŠ+ h;‘ oŠ+ x;‘ wŠ+ ˆ;‘ Š+ ˜;‘ w+ ¨;‘ ‡Š+ ¸;‘ ‰ * È;‘ jè* Ø;‘ ‹Š+ è;‘ ‘Š+ ø;‘ ŸŠ+ <‘ ©Š+ <‘ ³Š+ (<‘ ½Š+ 8<‘ ÅŠ+ H<‘ Њ+ X<‘ ÛŠ+ h<‘ æŠ+ x<‘ ïŠ+ ˆ<‘ õŠ+ ˜<‘ ûŠ+ ¨<‘ ‹+ ¸<‘ ¹* È<‘ ‹+ Ø<‘ l * è<‘ ‹+ ø<‘ y‹+ =‘ *.+ =‘ ‹+ (=‘ ‹+ 8=‘ ‹+ H=‘ ¦ë* X=‘ ·w+ h=‘ #‹+ x=‘ /‹+ ˆ=‘ 6.+ ˜=‘ ;‹+ ¨=‘ A‹+ ¸=‘ K‹+ È=‘ R‹+ Ø=‘ Y‹+ è=‘ ^‹+ ø=‘ c‹+ >‘ j‹+ >‘ q‹+ (>‘ w‹+ 8>‘ xè) H>‘ \+ X>‘ ~‹+ h>‘ …‹+ x>‘ •‹+ ˆ>‘ ¤‹+ ˜>‘ ³‹+ ¨>‘ ‹+ ¸>‘ Ê‹+ È>‘ ΋+ Ø>‘ â‹+ è>‘ ü‹+ ø>‘ Œ+ ?‘ Œ+ ?‘ )Œ+ (?‘ >Œ+ 8?‘ RŒ+ H?‘ hŒ+ X?‘ ‚Œ+ h?‘ ˜Œ+ x?‘ ²Œ+ ˆ?‘ ÆŒ+ ˜?‘ áŒ+ È?‘ õŒ+ Ø?‘ + è?‘ + ø?‘ #+ @‘ /+ @‘ ;+ (@‘ L+ 8@‘ W+ H@‘ òn* X@‘ ·G* h@‘ óŽ+ x@‘ c+ ˆ@‘ j+ ˜@‘ p+ ¨@‘ v+ ¸@‘ }+ È@‘ …+ Ø@‘ Ž+ è@‘ –+ ø@‘ ž+ A‘ ¥+ A‘ ®+ (A‘ ¶+ 8A‘ ¼+ HA‘ Á+ XA‘ Ë+ hA‘ Õ+ xA‘ ä+ ˆA‘ í+ ˜A‘ ÷+ ¨A‘ Ž+ ¸A‘ Ž+ ÈA‘ %Ž+ ØA‘ 7Ž+ èA‘ KŽ+ øA‘ ]Ž+ B‘ pŽ+ B‘ „Ž+ (B‘ Ž+ 8B‘ œŽ+ HB‘ ¦Ž+ XB‘ ®Ž+ hB‘ ¼Ž+ xB‘ ÊŽ+ ˆB‘ ÑŽ+ ˜B‘ ØŽ+ ¨B‘ éŽ+ ¸B‘ ñŽ+ ÈB‘ øŽ+ ØB‘ ÿŽ+ èB‘ + øB‘ + C‘ §‘* C‘ + (C‘ + 8C‘ &+ HC‘ /+ XC‘ 6+ hC‘ >+ xC‘ E+ ˆC‘ L+ ˜C‘ fY* D‘ Æ+ D‘ Ï+ D‘ * + (D‘ ˆf+ 0D‘ Ø+ 8D‘ ð+ HD‘ Âf+ PD‘ ‘+ XD‘ ‘+ €D‘ E”+ ˆD‘ ‘ D‘ t”+ ¨D‘ ` ‘ ÀD‘ ž”+ ÈD‘ ‘ àD‘ Ä”+ èD‘ à ‘ E‘ Ü”+ E‘ ¡‘ E‘ 0E‘ 0E‘ àó! 8E‘ ô! @E‘ `ô! PE‘ `E‘ hE‘ ø! €E‘ E‘ E‘ @ú! ˜E‘ Àú! E‘ E‘ ¨E‘ E‘ °E‘ °E‘ ¸E‘ °E‘ àE‘ ÿ—+ èE‘ P" ðE‘ " F‘ €S" F‘ ð(" F‘ ÿ! F‘ ÿ! F‘ ð." (F‘ `ÿ! pF‘ ˜+ xF‘ P" €F‘ " F‘ €M" ˜F‘ ð" F‘ ÿ! ¨F‘ ÿ! °F‘ p<" ¸F‘ `ÿ! G‘ ˜+ G‘ P" G‘ " G‘ €G" (G‘ ð" 0G‘ ÿ! 8G‘ ÿ! @G‘ ð7" HG‘ `ÿ! G‘ ˜+ ˜G‘ P" G‘ " °G‘ €_" ¸G‘ ð" ÀG‘ ÿ! ÈG‘ ÿ! ÐG‘ p3" ØG‘ `ÿ! H‘ ˜+ (H‘ P" 0H‘ " @H‘ €Y" HH‘ ð" PH‘ ÿ! XH‘ ÿ! `H‘ 01" hH‘ `ÿ! °H‘ ˜+ ¸H‘ P" ÀH‘ " ÐH‘ €e" ØH‘ °>" àH‘ ÿ! èH‘ ÿ! ðH‘ À" øH‘ `ÿ! @I‘ ì* HI‘ P" PI‘ " hI‘ ð " pI‘ ÿ! xI‘ ÿ! €I‘ °5" ˆI‘ `ÿ! ÐI‘ ÷ã) ØI‘ P" àI‘ " øI‘ ð$" J‘ ÿ! J‘ ÿ! J‘ 0:" J‘ `ÿ! `J‘ ÛS+ hJ‘ € * pJ‘ ò&* €J‘ Þ˜+ ˆJ‘ å˜+ J‘ ò&* J‘ »û) ¨J‘ ò&* °J‘ ò&* ÀJ‘ ë˜+ ÈJ‘ ô˜+ ÐJ‘ ú˜+ àJ‘ /ù* èJ‘ ™+ ðJ‘ ò&* K‘ v5* K‘ ™+ K‘ ò&* K‘ ©š* (K‘ ™+ 0K‘ ™+ `K‘ ¦# hK‘ §# pK‘ ª# xK‘ «# €K‘ @ª# K‘ à«# ˜K‘ # K‘ @¬# èK‘ T~+ ðK‘ l|+ L‘ @L‘ @L‘ <ž+ HL‘ °°# XL‘ é- `L‘ ü?* hL‘ P±# xL‘ 0é- €L‘ =+ ˆL‘ ð±# ˜L‘ Xé- L‘ Fž+ ¨L‘ ²# ¸L‘ ˆé- ÀL‘ Wž+ ÈL‘ Я# ØL‘ ož+ àL‘ …ž+ èL‘ à®# øL‘ °é- M‘ ™ž+ M‘ €³# M‘ Øé- @M‘ ×¢* HM‘ € + PM‘ põ XM‘ tï* `M‘ + hM‘ °õ pM‘ ÅÚ) xM‘ Ø + €M‘ ðõ M‘ ¨›+ ¨M‘ ¡+ °M‘ ä ¸M‘ ÒÚ) ÀM‘ H¡+ ÈM‘ 0é ÐM‘ ¨J+ ØM‘ ÙÚ) N‘ ù) N‘ p¡+ N‘ àÁ N‘ ÷Ú) N‘ Û) (N‘ ðÆ 0N‘ !Û) 8N‘ 1Û) @N‘ pÙ HN‘ NÛ) PN‘ ¡+ XN‘ @Ü `N‘ `Û) hN‘ °¡+ pN‘ Àí N‘ 8* ¨N‘ Ø¡+ °N‘ ¦ ¸N‘ 0U* ÀN‘ ¢+ ÈN‘ ´ ÐN‘ ¨J+ ØN‘ iÛ) O‘ ½nˆ O‘ (¢+ O‘ Àu O‘ 57+ O‘ H¢+ (O‘ } 0O‘ ‚Û) 8O‘ h¢+ @O‘ À„ HO‘ @7+ PO‘ ¢+ XO‘ `O‘ Û) hO‘ ¸¢+ pO‘ °˜ xO‘ ¨J+ €O‘ iÛ) ÀO‘ ˜Û) ÈO‘ à¢+ ÐO‘ s ØO‘ a«* àO‘ £+ èO‘ €s ðO‘ ŸÛ) øO‘ 0£+ P‘ °È P‘ ¨J+ P‘ X£+ @P‘ ¨Û) HP‘ €£+ PP‘ à^ XP‘ ®Û) `P‘ ¨£+ hP‘ a pP‘ !* xP‘ ¶Û) €P‘ c ˆP‘ ÒÛ) P‘ ÙÛ) ˜P‘ àe P‘ ¨J+ ¨P‘ ÷Û) àP‘ Ü) èP‘ È£+ ðP‘ @I øP‘ &+ Q‘ ð£+ Q‘ V Q‘ Ü) Q‘ ¤+ Q‘ pY (Q‘ ¨J+ 0Q‘ +Ü) `Q‘ „ê) hQ‘ HÜ) pQ‘ @7 xQ‘ ¨J+ €Q‘ eÜ) ÀQ‘ àš ÐQ‘ • ØQ‘ @• àQ‘ €Ž èQ‘ ÀŽ ðQ‘ øQ‘ à• R‘ – R‘ @ (S‘ °+ 0S‘ 0 8S‘ °+ @S‘ ÀÝ+ XS‘ `ò ˆS‘ lô) S‘ ør‘ ˜S‘ lô) S‘ fô) ¸S‘ `ô èS‘ sô) ðS‘ ør‘ T‘ Þ+ T‘ àõ HT‘ Û* PT‘ q‘ XT‘ Û* `T‘ (Þ+ ¨T‘ ¼W* °T‘ ¨q‘ ¸T‘ ¼W* ÀT‘ PÞ+ U‘ €ô) U‘ s‘ U‘ xÞ+ hU‘ ‰ô) pU‘ áq‘ €U‘ ¨Þ+ ÈU‘ U* ÐU‘ åq‘ àU‘ ÈÞ+ (V‘ _è) 0V‘ Ìq‘ @V‘ ß+ ˆV‘ þõ) V‘ °q‘ ˜V‘ þõ) V‘ –ô) èV‘ }æ* ðV‘ 8r‘ W‘ ®ô) HW‘ ¦C+ PW‘ ¨r‘ XW‘ øñ* `W‘ ð) ¨W‘ Åô) °W‘ âq‘ ÀW‘ (ß+ èW‘ ãq‘ X‘ Ðô) X‘ þq‘ X‘ Pß+ hX‘ Û+ pX‘ ÿq‘ €X‘ àô) ÈX‘ óô) ÐX‘ r‘ àX‘ õ) (Y‘ õ) 0Y‘ r‘ @Y‘ ˆß+ ˆY‘ õ) Y‘ q‘ ˜Y‘ %õ) Y‘ 3õ) ¸Y‘ Ï èY‘ Mõ) ðY‘ q‘ øY‘ Xõ) Z‘ ¸ß+ Z‘ à\ HZ‘ fõ) PZ‘ q‘ XZ‘ qõ) `Z‘ øß+ xZ‘ \ °Z‘ ÀZ‘ xõ) ØZ‘ `q [‘ Ø6* [‘ q‘ [‘ •õ) [‘ q( 8[‘ @s h[‘ Wè) p[‘ Ôë‘ €[‘ ÐÂ+ È[‘ 9Þ) Ð[‘ Ìë‘ à[‘ Hà+ (\‘ )* 0\‘ àq‘ @\‘ ¯õ) ˆ\‘ ïE* \‘ æq‘ \‘ Áõ) è\‘ * ð\‘ çq‘ ]‘ pà+ H]‘ ©* P]‘ èq‘ `]‘ ˜à+ ¨]‘ Ýõ) °]‘ éq‘ À]‘ Èà+ ^‘ ½* ^‘ íq‘ ^‘ ìõ) h^‘ ö) p^‘ îq‘ €^‘ ö) È^‘ ðV+ Ð^‘ ëq‘ à^‘ 1ö) _‘ ìq‘ (_‘ `ö) 0_‘ ïq‘ @_‘ Nö) h_‘ ðq‘ ˆ_‘ gö) _‘ äq‘ _‘ rö) è_‘ ö) ð_‘ s‘ `‘ øà+ (`‘ s‘ H`‘ ö) P`‘ s‘ ``‘ á+ ˆ`‘ s‘ ¨`‘ 3* °`‘ ør‘ ¸`‘ Yð) À`‘ @á+ Ø`‘ à a‘ ÿ.* a‘ `p‘ a‘ ;+ a‘ há+ 8a‘ À[ ha‘ ‰×* pa‘ r‘ €a‘ ›ö) Èa‘ J/+ Ða‘ ¸q‘ Øa‘ ¾* àa‘ ¬ö) (b‘ ¼ö) 0b‘ r‘ 8b‘ Çö) @b‘ Òö) Xb‘ €ü ˆb‘ ìö) b‘ r‘ ˜b‘ úö) b‘ ÷) ¸b‘ €ü èb‘ ’A+ ðb‘ êq‘ c‘ â+ Hc‘ ,B+ Pc‘ Xr‘ `c‘ 0â+ ¨c‘ '÷) °c‘ Ïq‘ Àc‘ 2÷) d‘ G÷) d‘ r‘ d‘ Q÷) d‘ `â+ 8d‘ @ hd‘ ^÷) pd‘ (r‘ xd‘ Q÷) €d‘ ¸â+ ˜d‘ Èd‘ h÷) Ðd‘ ñq‘ àd‘ ã+ (e‘ “+ 0e‘ q‘ 8e‘ “+ @e‘ Hã+ Xe‘ ൠˆe‘ 89+ e‘ Hr‘ ˜e‘ ¹è) e‘ xã+ Àe‘ l|+ èe‘ u÷) ðe‘ Pr‘ øe‘ ¹è) f‘ €÷) f‘ l|+ Hf‘ Ôÿ* Pf‘ \ `f‘ ˜ã+ ¨f‘ ÷) °f‘ öq‘ Àf‘ ›÷) g‘ ´÷) g‘ ÷q‘ g‘ À÷) hg‘ ô * pg‘ øq‘ €g‘ Õ÷) ¨g‘ ùq‘ Èg‘ Å* Ðg‘ úq‘ àg‘ Èã+ (h‘ º* 0h‘ ûq‘ @h‘ ä+ ˆh‘ ò÷) h‘ üq‘ h‘ ø) èh‘ ø) ðh‘ ýq‘ i‘ .ø) Hi‘ » * Pi‘ ‘ Xi‘ øñ* `i‘ ´Þ) ¨i‘ É * °i‘ !s‘ Ài‘ 0ä+ j‘ Fø) j‘ "s‘ j‘ Sø) hj‘ qø) pj‘ #s‘ €j‘ `ä+ Èj‘ „ø) Ðj‘ $s‘ àj‘ ˆä+ (k‘ Äó) 0k‘ @s‘ 8k‘ Àä+ @k‘ èä+ `k‘ Ë5+ hk‘ Hs‘ ˆk‘ —ø) k‘ ˜k‘ «ø) k‘ 8å+ ¸k‘ €ó Èk‘ s‘ èk‘ ¿ø) ðk‘ Xs‘ l‘ €å+ Hl‘ Ðø) Pl‘ p¸‘ `l‘ Øø) ¨l‘ ÷ð) °l‘ q‘ ¸l‘ |ˆ Àl‘ °å+ Øl‘ 0[ ðl‘ ý m‘ Ÿ* m‘ q‘ m‘ ðø) m‘ æ+ 8m‘ Z hm‘ ùø) pm‘ hs‘ xm‘ õA+ €m‘ `æ+ ˜m‘ 0Z Èm‘ ù) Ðm‘ xr‘ àm‘ æ+ (n‘ ›"* 0n‘ q‘ 8n‘ Àæ+ @n‘ ðæ+ Xn‘ ÐY ˆn‘ Ù4* n‘ q‘ ˜n‘ ù) n‘ 8è+ ¸n‘ c èn‘ ñ) ðn‘ ps‘ øn‘ Øì) o‘ ðÁ+ o‘ Eà) (o‘ xs‘ Ho‘ ƒÁ* Po‘ q‘ Xo‘ kmˆ `o‘ `è+ xo‘ X ¨o‘ ¼ó) °o‘ %s‘ Ào‘ 0ù) `p‘ @d pp‘ P^ xp‘ ð] €p‘ €Ž ˆp‘ ÀŽ ˜p‘ à• p‘ – ¸p‘ @X Àp‘ @X Ès‘ ,B+ Ðs‘ ¹‘ às‘ , (t‘ °+ 0t‘ p 8t‘ °+ @t‘ ÀÝ+ Xt‘ `ò ˆt‘ lô) t‘ ¹‘ ˜t‘ lô) t‘ fô) ¸t‘ `ô èt‘ Åô) ðt‘ )‰‘ u‘ (ß+ Hu‘ Û* Pu‘ àý Xu‘ Û* `u‘ 8 , ¨u‘ ¼W* °u‘ èý ¸u‘ ¼W* Àu‘ ` , v‘ _è) v‘ þ v‘ ß+ hv‘ Aá* pv‘ (‰‘ €v‘ ˆ , Èv‘ Wè) Ðv‘ Ôë‘ àv‘ ÐÂ+ (w‘ ÇÙ) 0w‘ l‰‘ @w‘ È , ˆw‘ + w‘ 3‰‘ w‘ , èw‘ ¨Î* ðw‘ /‰‘ x‘ H, Hx‘ Þ* Px‘ ¹‘ `x‘ p, ¨x‘ VC* °x‘ ò¸‘ Àx‘ ˜, y‘ Z + y‘ À, 8y‘ p( hy‘ þõ) py‘ ðý xy‘ þõ) €y‘ ð, Èy‘ Vÿ) Ðy‘ ‰‘ ày‘ , (z‘ ²* 0z‘ ‰‘ @z‘ @, ˆz‘ ç* z‘ 2‰‘ z‘ p, èz‘ ’ã) ðz‘ x‰‘ øz‘ W#* {‘ ˜, H{‘ ô* P{‘ ,‰‘ `{‘ * ¨{‘ 3* °{‘ ¹‘ ¸{‘ Yð) À{‘ @á+ Ø{‘ ð7 |‘ ÷ * |‘ €Š‘ |‘ Yð) |‘ * h|‘ ¦C+ p|‘ и‘ x|‘ øñ* €|‘ ð) È|‘ :* Ð|‘ Ù¸‘ à|‘ A* (}‘ Õÿ) 0}‘ ȸ‘ @}‘ À, ˆ}‘ [* }‘ ¹‘ ˜}‘ + }‘ è, è}‘ _* ð}‘ ø¸‘ ø}‘ + ~‘ , H~‘ d* P~‘ X‰‘ `~‘ H, ¨~‘ * °~‘ h‰‘ À~‘ , ‘ * ‘ -‰‘ ‘ È, h‘ ôÿ* p‘ \‰‘ €‘ ð, È‘ Žÿ) Б ‰‘ à‘ Øù+ (€‘ †ÿ) 0€‘ ‰‘ @€‘ ú+ ˆ€‘ pÿ) €‘ ‰‘ ˜€‘ zÿ) €‘ Hù+ ¸€‘ P. Ѐ‘ $‰‘ 耑 gÿ) ð€‘ ‰‘ ‘ (ú+ H‘ '÷) P‘ ‰‘ `‘ s* ¨‘ ^ÿ) °‘ ‰‘ À‘ Xú+ ‚‘ ÿ.* ‚‘ þ ‚‘ 8, h‚‘ * p‚‘ .‰‘ €‚‘ ˜, ˜‚‘ À( È‚‘ ›* Ђ‘ 9‰‘ à‚‘ È, (ƒ‘ «* 0ƒ‘ :‰‘ @ƒ‘ ø, ˆƒ‘ »* ƒ‘ ;‰‘ ƒ‘ 0, 胑 Ï* ðƒ‘ ¹‘ „‘ ×* H„‘ ó* P„‘ ˆŠ‘ `„‘ p, ¨„‘ ü* °„‘ ¹‘ À„‘ * …‘ 5ï* …‘ ¹‘ …‘ * …‘ ¸, 8…‘ P7 h…‘ Å* p…‘ 4‰‘ €…‘ Èã+ È…‘ º* Ð…‘ 5‰‘ à…‘ ä+ (†‘ /* 0†‘ 6‰‘ @†‘ ø, ˆ†‘ ?>* †‘ 7‰‘ †‘ ˆ, 膑 g + ð†‘ 8‰‘ ‡‘ ¨, H‡‘ 9Þ) P‡‘ Ìë‘ `‡‘ Ø, ¨‡‘ Mð) °‡‘ ¹‘ ¸‡‘ C* À‡‘ , ؇‘ 6 ˆ‘ ›"* ˆ‘ ‰‘ ˆ‘ Àæ+ ˆ‘ €, 8ˆ‘ ð- hˆ‘ S* pˆ‘ ¹‘ xˆ‘ ò&* €ˆ‘ , ˜ˆ‘ @ˆ! °ˆ‘ ‰‘ €‰‘ `ö‘ Š‘ ö‘ ‹‘ 0W ¨‹‘ 0X è‹‘ 0S ð‹‘ p5 ø‹‘ @@ Œ‘ ÀU Œ‘ L `Œ‘ } * pŒ‘ ºB+ €Œ‘ º* Œ‘ `3‘ ÐŒ‘ „ * àŒ‘ ¼W* ðŒ‘ 4‘ @‘ ©!* P‘ 2‘ ‘ Ð(* °‘ 3‘ à‘ P ð‘ • ø‘ @• Ž‘ €Ž Ž‘ à• Ž‘ – (Ž‘ @ €Ž‘ 0W °Ž‘ €ò ¸Ž‘ pú ‘ Ðô @’‘ À# P’‘ • X’‘ @• `’‘ €Ž h’‘ ÀŽ €“‘ ðY “‘ • ˜“‘ @• À”‘ À”‘ È”‘ À”‘ Д‘ Д‘ Ø”‘ Д‘ à”‘ à”‘ 蔑 à”‘ 𔑠𔑠ø”‘ ð”‘ à—‘ ò&* è—‘ ˜„, ø—‘ ðœ* ˜‘ À„, ˜‘ h( ˜‘ * ˜‘ ð„, ˜‘ h( @˜‘ `ß H˜‘ Àß P˜‘ à X˜‘ àà `˜‘ Àý h˜‘ `Ý p˜‘ à ‘ x˜‘ €á €˜‘ `ã ˆ˜‘ Àå ˜‘ `Þ ˜˜‘ àá ˜‘ @â ¨˜‘ €à °˜‘ ß ¸˜‘ Àô À˜‘ @ö Ș‘ ö И‘ ÷ ؘ‘ `÷ à˜‘ À÷ 蘑 €ø 𘑠àø ø˜‘ Àú ™‘ û ™‘ `ú ™‘ €û ™‘ õ ™‘ @ù (™‘ ù 0™‘ €õ 8™‘ àõ @™‘ ú H™‘ ã P™‘ â X™‘ àû `™‘ ý h™‘ `ý p™‘ ü x™‘ @ü €™‘ þ ˆ™‘ Àÿ ™‘ `ÿ ˜™‘ ÿ ™‘ ‘ ¨™‘ € ‘ °™‘ @‘ ¸™‘ ‘ À™‘ ‘ È™‘ `‘ Й‘ À‘ Ø™‘ ‘ à™‘ €‘ 虑 @‘ 𙑠‘ ø™‘ ‘ š‘ ‘ š‘ à‘ š‘ `‘ š‘ À‘ š‘ ‘ (š‘ ‘ 0š‘ `‘ 8š‘ À‘ @š‘ @‘ Hš‘ ‘ Pš‘ ‘ Xš‘ ` ‘ `š‘ À ‘ €š‘ ÷* ˜š‘ ‚ö) š‘ % °š‘ fê) ¸š‘ Èš‘ ¬®* К‘ P“ àš‘ $÷* èš‘ æ øš‘ ä) ›‘ ÐÁ ›‘ \Ã* ›‘ €Ø (›‘ Ø* 0›‘ @›‘ S* X›‘ â+ `›‘ Ð5 p›‘ Qì) x›‘ àM ˆ›‘ »3* ›‘ àÈ ›‘ ½!* ¨›‘ Àî ¸›‘ sê) À›‘ f Л‘ )* Ø›‘ €X 蛑 yê) 𛑠Πœ‘ ÛS+ œ‘ Ш œ‘ Þ) œ‘ @ 0œ‘ Buˆ 8œ‘ U Hœ‘ h* Pœ‘ ~ `œ‘ ÎÙ) hœ‘ o xœ‘ f:+ €œ‘ D œ‘ ƒê) ˜œ‘ ð9 ¨œ‘ S"* °œ‘ `ô Àœ‘ * Èœ‘ @Ò Øœ‘ ¬* àœ‘ ? 𜑠ÏS+ øœ‘ Ä ‘ ˆê) ‘ à( ‘ „ê) (‘ ÐD 8‘ ïE* @‘ @T P‘ (÷* X‘ ý h‘ %* p‘ ø €‘ Y0* ˆ‘ °› ‘ @ °‘ • ¸‘ @• Ø‘ à• à‘ P @ž‘ 0W `ž‘ p[ àž‘ Š@+ èž‘ àE‘ øž‘ ã@+ Ÿ‘ pF‘ Ÿ‘ ð@+ Ÿ‘ G‘ (Ÿ‘ ü@+ 0Ÿ‘ G‘ @Ÿ‘ A+ HŸ‘ H‘ XŸ‘ “@+ `Ÿ‘ °H‘ pŸ‘ =ò* xŸ‘ @I‘ ˆŸ‘ `ö) Ÿ‘ ÐI‘ Ÿ‘ Ð ¨Ÿ‘ ÐÐ ¸Ÿ‘ Ñ ÀŸ‘ ‰+ àŸ‘ ‘ 蟑 E‘ 👠àD‘ øŸ‘ ÀD‘ ‘ D‘ ‘ €D‘ ‘ I”+ ( ‘ P”+ 0 ‘ i”+ 8 ‘ 0Ü! ` ‘ ‰”+ h ‘ t”+ x ‘ °ï! ‘ ±”+ ¨ ‘ ž”+ ¸ ‘ pÏ! à ‘ Ò”+ è ‘ Ä”+ ø ‘ °é! ¡‘ å”+ (¡‘ ú”+ 8¡‘ °á! @¡‘ •+ H¡‘ pÖ- X¡‘ ðä! €±‘ äBˆ ˆ±‘ € ౑ êBˆ 豑 @²‘ ñBˆ H²‘ ²‘ ùBˆ ¨²‘ À ³‘ Cˆ ³‘ ÐBˆ `³‘ Cˆ h³‘ 𠨳‘ hî# °³‘ hî# ¸³‘ öï# À³‘ ®* ȳ‘ áé) ೑ 8Sˆ 賑 8Sˆ 𳑠8Sˆ ø³‘ 8Sˆ ´‘ 8Sˆ ´‘ Økˆ (´‘ @Ì$ 8´‘ ékˆ @´‘ ÐÝ$ P´‘ úkˆ X´‘ à¾$ h´‘ lˆ p´‘ ¾$ €´‘ lˆ ˆ´‘ P½$ ˜´‘ 2lˆ ´‘ ¼$ °´‘ Flˆ ¸´‘ pÈ$ È´‘ €äˆ д‘ Ã$ à´‘ °äˆ è´‘ ¶$ ø´‘ Wlˆ µ‘ Ü$ µ‘ qlˆ µ‘ °Ç$ (µ‘ „lˆ 0µ‘ ¼$ @µ‘ ›lˆ Hµ‘ @·$ Xµ‘ ±lˆ `µ‘ P»$ pµ‘ Ëlˆ xµ‘ º$ ˆµ‘ ålˆ µ‘ ðW& µ‘ mˆ ¨µ‘ ¶$ ¸µ‘ mˆ Àµ‘ º$ е‘ .mˆ ص‘ ÀÚ$ 赑 Kmˆ 𵑠ÀÃ$ ¶‘ °Â$ pÌ Œ Ù Ä ¨Ù ¿ °Ù ¡ Øî ðî R ï “ 8ï ® Pï S Xï V `ï Z xï ž ï [ ¨ï Ø Øï < èï F ð—‘ (¶‘ S `¶‘ V ¶‘ U @¶‘ Y h¶‘ W p¶‘ T €¶‘ X ˆ¶‘ \ ¨Ü °Ü ¸Ü ÀÜ ÈÜ ÐÜ ØÜ àÜ èÜ ðÜ øÜ Ý Ý Ý Ý Ý (Ý 0Ý 8Ý @Ý HÝ PÝ XÝ `Ý hÝ pÝ xÝ €Ý ˆÝ Ý ˜Ý Ý ! ¨Ý " °Ý # ¸Ý $ ÀÝ % ÈÝ & ÐÝ ' ØÝ ( àÝ ) èÝ * ðÝ + øÝ , Þ - Þ . Þ / Þ 0 Þ 1 (Þ 2 0Þ 3 8Þ 4 @Þ 5 HÞ 6 PÞ 7 XÞ 8 `Þ 9 hÞ : pÞ ; xÞ < €Þ = ˆÞ > Þ ? ˜Þ @ Þ A ¨Þ B °Þ C ¸Þ D ÀÞ E ÈÞ F ÐÞ G ØÞ H àÞ I èÞ J ðÞ K øÞ L ß M ß N ß O ß P ß Q (ß R 0ß S 8ß T @ß U Hß V Pß W Xß X `ß Y hß Z pß [ xß \ €ß ] ˆß ^ ß _ ˜ß ` ß a ¨ß b °ß c ¸ß d Àß e Èß f Ðß g Øß h àß i èß j ðß k øß l à m à n à o à p à q (à r 0à s 8à t @à u Hà v Pà w Xà x `à y hà z pà { xà | €à } ˆà ~ à ˜à € à ¨à ‚ °à ƒ ¸à „ Àà … Èà † Ðà ‡ Øà ˆ àà ‰ èà Š ðà ‹ øà Œ á á Ž á á á ‘ (á ’ 0á ” 8á • @á – Há — Pá ˜ Xá ™ `á š há › pá œ xá €á ž ˆá Ÿ á ˜á ¢ á £ ¨á ¤ °á ¥ ¸á ¦ Àá § Èá ¨ Ðá © Øá ª àá « èá ¬ ðá øá ¯ â ° â ± â ² â ³ â ´ (â µ 0â ¶ 8â · @â ¸ Hâ ¹ Pâ º Xâ » `â ¼ hâ ½ pâ ¾ xâ ¿ €â À ˆâ Á â  ˜â à â Å ¨â Æ °â Ç ¸â È Àâ É Èâ Ê Ðâ Ë Øâ Ì àâ Í èâ Î ðâ Ï øâ Ð ã Ñ ã Ò ã Ó ã Ô ã Õ (ã Ö 0ã × 8ã Ø @ã Ù Hã Ú Pã Û Xã Ü `ã Ý hã Þ pã ß xã à €ã á ˆã â ã ã ˜ã ä ã å ¨ã æ °ã ç ¸ã è Àã é Èã ê Ðã ë Øã ì àã í èã î ðã ï øã ð ä ñ ä ò ä ó ä ô ä õ (ä ö 0ä ÷ 8ä ø @ä ù Hä ú Pä û Xä ü `ä ý hä þ pä ÿ xä €ä ˆä ä ˜ä ä ¨ä °ä ¸ä Àä Èä Ðä Øä àä èä ðä øä å å å å å (å 0å 8å @å Hå På Xå `å hå på xå €å ! ˆå " å # ˜å $ å % ¨å & °å ' ¸å ( Àå ) Èå * Ðå + Øå , àå - èå . ðå / øå 0 æ 1 æ 2 æ 3 æ 4 æ 5 (æ 6 0æ 7 8æ 8 @æ 9 Hæ : Pæ ; Xæ < `æ = hæ > pæ ? xæ @ €æ A ˆæ B æ C ˜æ D æ E ¨æ F °æ G ¸æ H Àæ I Èæ J Ðæ K Øæ L àæ M èæ N ðæ O øæ P ç Q ç R ç S ç T ç U (ç V 0ç W 8ç X @ç Y Hç Z Pç [ Xç \ `ç ] hç ^ pç _ xç ` €ç a ˆç b ç c ˜ç d ç e ¨ç f °ç g ¸ç h Àç i Èç j Ðç k Øç l àç m èç n ðç o øç p è q è r è s è t è u (è v 0è w 8è x @è y Hè z Pè { Xè | `è } hè ~ pè xè € €è ˆè ‚ è ƒ ˜è „ è … ¨è † °è ‡ ¸è ˆ Àè ‰ Èè Š Ðè ‹ Øè Œ àè èè Ž ðè øè é ‘ é ’ é “ é ” é • (é – 0é — 8é ˜ @é ™ Hé š Pé › Xé œ `é hé Ÿ pé xé ¡ €é ¢ ˆé £ é ¤ ˜é ¥ é ¦ ¨é § °é ¨ ¸é © Àé ª Èé « Ðé ¬ Øé àé ® èé ¯ ðé ° øé ± ê ² ê ³ ê ´ ê µ ê ¶ (ê · 0ê ¸ 8ê ¹ @ê º Hê » Pê ¼ Xê ½ `ê ¾ hê À pê Á xê  €ê à ˆê Ä ê Å ˜ê Æ ê Ç ¨ê È °ê É ¸ê Ê Àê Ë Èê Ì Ðê Í Øê Î àê Ï èê Ð ðê Ñ øê Ò ë Ó ë Ô ë Õ ë Ö ë × (ë Ù 0ë Ú 8ë Û @ë Ü Hë Ý Pë Þ Xë ß `ë à hë á pë â xë ã €ë ä ˆë å ë æ ˜ë ç ë è ¨ë é °ë ê ¸ë ë Àë ì Èë í Ðë î Øë ï àë ð èë ñ ðë ò øë ó ì ô ì õ ì ö ì ÷ ì ø (ì ù 0ì ú 8ì û @ì ü Hì ý Pì þ Xì ÿ `ì hì pì xì €ì ˆì ì ˜ì ì ¨ì °ì ¸ì Àì Èì Ðì Øì àì èì ðì øì í í í í í (í 0í 8í @í Hí Pí Xí `í hí ! pí " xí # €í $ ˆí % í & ˜í ' í ( ¨í ) °í * ¸í + Àí , Èí - Ðí . Øí / àí 0 èí 1 ðí 2 øí 3 î 4 î 5 î 6 î 7 î 8 (î 9 0î : 8î ; @î = Hî > Pî ? Xî @ `î A hî B pî C xî D €î E ˆî G î H ˜î I î J ¨î K °î L ¸î M Àî N Èî O Ðî P ó úHƒìH‹)¿‹ H…ÀtÿÐHƒÄà ÿ5r¬‹ ÿ%t¬‹ @ ÿ%r¬‹ h éàÿÿÿÿ%j¬‹ h éÐÿÿÿÿ%b¬‹ h éÀÿÿÿÿ%Z¬‹ h é°ÿÿÿÿ%R¬‹ h é ÿÿÿÿ%J¬‹ h éÿÿÿÿ%B¬‹ h é€ÿÿÿÿ%:¬‹ h épÿÿÿÿ%2¬‹ h é`ÿÿÿÿ%*¬‹ h éPÿÿÿÿ%"¬‹ h é@ÿÿÿÿ%¬‹ h é0ÿÿÿÿ%¬‹ h é ÿÿÿÿ% ¬‹ h éÿÿÿÿ%¬‹ h é ÿÿÿÿ%ú«‹ h éðþÿÿÿ%ò«‹ h éàþÿÿÿ%ê«‹ h éÐþÿÿÿ%â«‹ h éÀþÿÿÿ%Ú«‹ h é°þÿÿÿ%Ò«‹ h é þÿÿÿ%Ê«‹ h éþÿÿÿ%«‹ h é€þÿÿÿ%º«‹ h épþÿÿÿ%²«‹ h é`þÿÿÿ%ª«‹ h éPþÿÿÿ%¢«‹ h é@þÿÿÿ%š«‹ h é0þÿÿÿ%’«‹ h é þÿÿÿ%Š«‹ h éþÿÿÿ%‚«‹ h é þÿÿÿ%z«‹ h éðýÿÿÿ%r«‹ h éàýÿÿÿ%j«‹ h! éÐýÿÿÿ%b«‹ h" éÀýÿÿÿ%Z«‹ h# é°ýÿÿÿ%R«‹ h$ é ýÿÿÿ%J«‹ h% éýÿÿÿ%B«‹ h& é€ýÿÿÿ%:«‹ h' épýÿÿÿ%2«‹ h( é`ýÿÿÿ%*«‹ h) éPýÿÿÿ%"«‹ h* é@ýÿÿÿ%«‹ h+ é0ýÿÿÿ%«‹ h, é ýÿÿÿ% «‹ h- éýÿÿÿ%«‹ h. é ýÿÿÿ%úª‹ h/ éðüÿÿÿ%òª‹ h0 éàüÿÿÿ%ꪋ h1 éÐüÿÿÿ%⪋ h2 éÀüÿÿÿ%Úª‹ h3 é°üÿÿÿ%Òª‹ h4 é üÿÿÿ%ʪ‹ h5 éüÿÿÿ%ª‹ h6 é€üÿÿÿ%ºª‹ h7 épüÿÿÿ%²ª‹ h8 é`üÿÿÿ%ªª‹ h9 éPüÿÿÿ%¢ª‹ h: é@üÿÿÿ%šª‹ h; é0üÿÿÿ%’ª‹ h< é üÿÿÿ%Šª‹ h= éüÿÿÿ%‚ª‹ h> é üÿÿÿ%zª‹ h? éðûÿÿÿ%rª‹ h@ éàûÿÿÿ%jª‹ hA éÐûÿÿÿ%bª‹ hB éÀûÿÿÿ%Zª‹ hC é°ûÿÿÿ%Rª‹ hD é ûÿÿÿ%Jª‹ hE éûÿÿÿ%Bª‹ hF é€ûÿÿÿ%:ª‹ hG épûÿÿÿ%2ª‹ hH é`ûÿÿÿ%*ª‹ hI éPûÿÿÿ%"ª‹ hJ é@ûÿÿÿ%ª‹ hK é0ûÿÿÿ%ª‹ hL é ûÿÿÿ% ª‹ hM éûÿÿÿ%ª‹ hN é ûÿÿÿ%ú©‹ hO éðúÿÿÿ%ò©‹ hP éàúÿÿÿ%ê©‹ hQ éÐúÿÿÿ%â©‹ hR éÀúÿÿÿ%Ú©‹ hS é°úÿÿÿ%Ò©‹ hT é úÿÿÿ%Ê©‹ hU éúÿÿÿ%©‹ hV é€úÿÿÿ%º©‹ hW épúÿÿÿ%²©‹ hX é`úÿÿÿ%ª©‹ hY éPúÿÿÿ%¢©‹ hZ é@úÿÿÿ%š©‹ h[ é0úÿÿÿ%’©‹ h\ é úÿÿÿ%Š©‹ h] éúÿÿÿ%‚©‹ h^ é úÿÿÿ%z©‹ h_ éðùÿÿÿ%r©‹ h` éàùÿÿÿ%j©‹ ha éÐùÿÿÿ%b©‹ hb éÀùÿÿÿ%Z©‹ hc é°ùÿÿÿ%R©‹ hd é ùÿÿÿ%J©‹ he éùÿÿÿ%B©‹ hf é€ùÿÿÿ%:©‹ hg épùÿÿÿ%2©‹ hh é`ùÿÿÿ%*©‹ hi éPùÿÿÿ%"©‹ hj é@ùÿÿÿ%©‹ hk é0ùÿÿÿ%©‹ hl é ùÿÿÿ% ©‹ hm éùÿÿÿ%©‹ hn é ùÿÿÿ%ú¨‹ ho éðøÿÿÿ%ò¨‹ hp éàøÿÿÿ%ꨋ hq éÐøÿÿÿ%⨋ hr éÀøÿÿÿ%Ú¨‹ hs é°øÿÿÿ%Ò¨‹ ht é øÿÿÿ%ʨ‹ hu éøÿÿÿ%¨‹ hv é€øÿÿÿ%º¨‹ hw épøÿÿÿ%²¨‹ hx é`øÿÿÿ%ª¨‹ hy éPøÿÿÿ%¢¨‹ hz é@øÿÿÿ%š¨‹ h{ é0øÿÿÿ%’¨‹ h| é øÿÿÿ%Š¨‹ h} éøÿÿÿ%‚¨‹ h~ é øÿÿÿ%z¨‹ h éð÷ÿÿÿ%r¨‹ h€ éà÷ÿÿÿ%j¨‹ h éÐ÷ÿÿÿ%b¨‹ h‚ éÀ÷ÿÿÿ%Z¨‹ hƒ é°÷ÿÿÿ%R¨‹ h„ é ÷ÿÿÿ%J¨‹ h… é÷ÿÿÿ%B¨‹ h† é€÷ÿÿÿ%:¨‹ h‡ ép÷ÿÿÿ%2¨‹ hˆ é`÷ÿÿÿ%*¨‹ h‰ éP÷ÿÿÿ%"¨‹ hŠ é@÷ÿÿÿ%¨‹ h‹ é0÷ÿÿÿ%¨‹ hŒ é ÷ÿÿÿ% ¨‹ h é÷ÿÿÿ%¨‹ hŽ é ÷ÿÿÿ%ú§‹ h éðöÿÿÿ%ò§‹ h éàöÿÿÿ%꧋ h‘ éÐöÿÿÿ%⧋ h’ éÀöÿÿÿ%Ú§‹ h“ é°öÿÿÿ%Ò§‹ h” é öÿÿÿ%ʧ‹ h• éöÿÿÿ%§‹ h– é€öÿÿÿ%º§‹ h— épöÿÿÿ%²§‹ h˜ é`öÿÿÿ%ª§‹ h™ éPöÿÿÿ%¢§‹ hš é@öÿÿÿ%š§‹ h› é0öÿÿÿ%’§‹ hœ é öÿÿÿ%Š§‹ h éöÿÿÿ%‚§‹ hž é öÿÿÿ%z§‹ hŸ éðõÿÿÿ%r§‹ h éàõÿÿÿ%j§‹ h¡ éÐõÿÿÿ%b§‹ h¢ éÀõÿÿÿ%Z§‹ h£ é°õÿÿÿ%R§‹ h¤ é õÿÿÿ%J§‹ h¥ éõÿÿÿ%B§‹ h¦ é€õÿÿÿ%:§‹ h§ épõÿÿÿ%2§‹ h¨ é`õÿÿÿ%*§‹ h© éPõÿÿÿ%"§‹ hª é@õÿÿÿ%§‹ h« é0õÿÿÿ%§‹ h¬ é õÿÿÿ% §‹ h éõÿÿÿ%§‹ h® é õÿÿÿ%ú¦‹ h¯ éðôÿÿÿ%ò¦‹ h° éàôÿÿÿ%ꦋ h± éÐôÿÿÿ%⦋ h² éÀôÿÿÿ%Ú¦‹ h³ é°ôÿÿÿ%Ò¦‹ h´ é ôÿÿÿ%ʦ‹ hµ éôÿÿÿ%¦‹ h¶ é€ôÿÿÿ%º¦‹ h· épôÿÿÿ%²¦‹ h¸ é`ôÿÿÿ%ª¦‹ h¹ éPôÿÿÿ%¢¦‹ hº é@ôÿÿÿ%š¦‹ h» é0ôÿÿÿ%’¦‹ h¼ é ôÿÿÿ%Š¦‹ h½ éôÿÿÿ%‚¦‹ h¾ é ôÿÿÿ%z¦‹ h¿ éðóÿÿÿ%r¦‹ hÀ éàóÿÿÿ%j¦‹ hÁ éÐóÿÿÿ%b¦‹ h éÀóÿÿÿ%Z¦‹ hà é°óÿÿÿ%R¦‹ hÄ é óÿÿÿ%J¦‹ hÅ éóÿÿÿ%B¦‹ hÆ é€óÿÿÿ%:¦‹ hÇ épóÿÿÿ%2¦‹ hÈ é`óÿÿÿ%*¦‹ hÉ éPóÿÿÿ%"¦‹ hÊ é@óÿÿÿ%¦‹ hË é0óÿÿÿ%¦‹ hÌ é óÿÿÿ% ¦‹ hÍ éóÿÿÿ%¦‹ hÎ é óÿÿÿ%ú¥‹ hÏ éðòÿÿÿ%ò¥‹ hÐ éàòÿÿÿ%ꥋ hÑ éÐòÿÿÿ%⥋ hÒ éÀòÿÿÿ%Ú¥‹ hÓ é°òÿÿÿ%Ò¥‹ hÔ é òÿÿÿ%Ê¥‹ hÕ éòÿÿÿ%Â¥‹ hÖ é€òÿÿÿ%º¥‹ h× épòÿÿÿ%²¥‹ hØ é`òÿÿÿ%ª¥‹ hÙ éPòÿÿÿ%¢¥‹ hÚ é@òÿÿÿ%š¥‹ hÛ é0òÿÿÿ%’¥‹ hÜ é òÿÿÿ%Š¥‹ hÝ éòÿÿÿ%‚¥‹ hÞ é òÿÿÿ%z¥‹ hß éðñÿÿÿ%r¥‹ hà éàñÿÿÿ%j¥‹ há éÐñÿÿÿ%b¥‹ hâ éÀñÿÿÿ%Z¥‹ hã é°ñÿÿÿ%R¥‹ hä é ñÿÿÿ%J¥‹ hå éñÿÿÿ%B¥‹ hæ é€ñÿÿÿ%:¥‹ hç épñÿÿÿ%2¥‹ hè é`ñÿÿÿ%*¥‹ hé éPñÿÿÿ%"¥‹ hê é@ñÿÿÿ%¥‹ hë é0ñÿÿÿ%¥‹ hì é ñÿÿÿ% ¥‹ hí éñÿÿÿ%¥‹ hî é ñÿÿÿ%ú¤‹ hï éððÿÿÿ%ò¤‹ hð éàðÿÿÿ%ꤋ hñ éÐðÿÿÿ%⤋ hò éÀðÿÿÿ%Ú¤‹ hó é°ðÿÿÿ%Ò¤‹ hô é ðÿÿÿ%ʤ‹ hõ éðÿÿÿ%¤‹ hö é€ðÿÿÿ%º¤‹ h÷ épðÿÿÿ%²¤‹ hø é`ðÿÿÿ%ª¤‹ hù éPðÿÿÿ%¢¤‹ hú é@ðÿÿÿ%š¤‹ hû é0ðÿÿÿ%’¤‹ hü é ðÿÿÿ%Š¤‹ hý éðÿÿÿ%‚¤‹ hþ é ðÿÿÿ%z¤‹ hÿ éðïÿÿÿ%r¤‹ h éàïÿÿÿ%j¤‹ h éÐïÿÿÿ%b¤‹ h éÀïÿÿÿ%Z¤‹ h é°ïÿÿÿ%R¤‹ h é ïÿÿÿ%J¤‹ h éïÿÿÿ%B¤‹ h é€ïÿÿÿ%:¤‹ h épïÿÿÿ%2¤‹ h é`ïÿÿÿ%*¤‹ h éPïÿÿÿ%"¤‹ h é@ïÿÿÿ%¤‹ h é0ïÿÿÿ%¤‹ h é ïÿÿÿ% ¤‹ h éïÿÿÿ%¤‹ h é ïÿÿÿ%ú£‹ h éðîÿÿÿ%ò£‹ h éàîÿÿÿ%꣋ h éÐîÿÿÿ%⣋ h éÀîÿÿÿ%Ú£‹ h é°îÿÿÿ%Ò£‹ h é îÿÿÿ%Ê£‹ h éîÿÿÿ%£‹ h é€îÿÿÿ%º£‹ h épîÿÿÿ%²£‹ h é`îÿÿÿ%ª£‹ h éPîÿÿÿ%¢£‹ h é@îÿÿÿ%š£‹ h é0îÿÿÿ%’£‹ h é îÿÿÿ%Š£‹ h éîÿÿÿ%‚£‹ h é îÿÿÿ%z£‹ h éðíÿÿÿ%r£‹ h éàíÿÿÿ%j£‹ h! éÐíÿÿÿ%b£‹ h" éÀíÿÿÿ%Z£‹ h# é°íÿÿÿ%R£‹ h$ é íÿÿÿ%J£‹ h% éíÿÿÿ%B£‹ h& é€íÿÿÿ%:£‹ h' épíÿÿÿ%2£‹ h( é`íÿÿÿ%*£‹ h) éPíÿÿÿ%"£‹ h* é@íÿÿÿ%£‹ h+ é0íÿÿÿ%£‹ h, é íÿÿÿ% £‹ h- éíÿÿÿ%£‹ h. é íÿÿÿ%ú¢‹ h/ éðìÿÿÿ%ò¢‹ h0 éàìÿÿÿ%ꢋ h1 éÐìÿÿÿ%⢋ h2 éÀìÿÿÿ%Ú¢‹ h3 é°ìÿÿÿ%Ò¢‹ h4 é ìÿÿÿ%Ê¢‹ h5 éìÿÿÿ%¢‹ h6 é€ìÿÿÿ%º¢‹ h7 épìÿÿÿ%²¢‹ h8 é`ìÿÿÿ%ª¢‹ h9 éPìÿÿÿ%¢¢‹ h: é@ìÿÿÿ%š¢‹ h; é0ìÿÿÿ%’¢‹ h< é ìÿÿÿ%Š¢‹ h= éìÿÿÿ%‚¢‹ h> é ìÿÿÿ%z¢‹ h? éðëÿÿÿ%r¢‹ h@ éàëÿÿÿ%j¢‹ hA éÐëÿÿÿ%b¢‹ hB éÀëÿÿÿ%Z¢‹ hC é°ëÿÿÿ%R¢‹ hD é ëÿÿÿ%J¢‹ hE éëÿÿÿ%B¢‹ hF é€ëÿÿÿ%:¢‹ hG épëÿÿÿ%2¢‹ hH é`ëÿÿÿ%*¢‹ hI éPëÿÿÿ%"¢‹ hJ é@ëÿÿÿ%¢‹ hK é0ëÿÿÿ%¢‹ hL é ëÿÿÿ% ¢‹ hM éëÿÿÿ%¢‹ hN é ëÿÿÿ%ú¡‹ hO éðêÿÿÿ%ò¡‹ hP éàêÿÿÿ%ê¡‹ hQ éÐêÿÿÿ%â¡‹ hR éÀêÿÿÿ%Ú¡‹ hS é°êÿÿÿ%Ò¡‹ hT é êÿÿÿ%Ê¡‹ hU éêÿÿÿ%¡‹ hV é€êÿÿÿ%º¡‹ hW épêÿÿÿ%²¡‹ hX é`êÿÿÿ%ª¡‹ hY éPêÿÿÿ%¢¡‹ hZ é@êÿÿÿ%š¡‹ h[ é0êÿÿÿ%’¡‹ h\ é êÿÿÿ%Š¡‹ h] éêÿÿÿ%‚¡‹ h^ é êÿÿÿ%z¡‹ h_ éðéÿÿÿ%r¡‹ h` éàéÿÿÿ%j¡‹ ha éÐéÿÿÿ%b¡‹ hb éÀéÿÿÿ%Z¡‹ hc é°éÿÿÿ%R¡‹ hd é éÿÿÿ%J¡‹ he ééÿÿÿ%B¡‹ hf é€éÿÿÿ%:¡‹ hg épéÿÿÿ%2¡‹ hh é`éÿÿÿ%*¡‹ hi éPéÿÿÿ%"¡‹ hj é@éÿÿÿ%¡‹ hk é0éÿÿÿ%¡‹ hl é éÿÿÿ% ¡‹ hm ééÿÿÿ%¡‹ hn é éÿÿÿ%ú ‹ ho éðèÿÿÿ%ò ‹ hp éàèÿÿÿ%ê ‹ hq éÐèÿÿÿ%â ‹ hr éÀèÿÿÿ%Ú ‹ hs é°èÿÿÿ%Ò ‹ ht é èÿÿÿ%Ê ‹ hu éèÿÿÿ% ‹ hv é€èÿÿÿ%º ‹ hw épèÿÿÿ%² ‹ hx é`èÿÿÿ%ª ‹ hy éPèÿÿÿ%¢ ‹ hz é@èÿÿÿ%š ‹ h{ é0èÿÿÿ%’ ‹ h| é èÿÿÿ%Š ‹ h} éèÿÿÿ%‚ ‹ h~ é èÿÿÿ%z ‹ h éðçÿÿÿ%r ‹ h€ éàçÿÿÿ%j ‹ h éÐçÿÿÿ%b ‹ h‚ éÀçÿÿÿ%Z ‹ hƒ é°çÿÿÿ%R ‹ h„ é çÿÿÿ%J ‹ h… éçÿÿÿ%B ‹ h† é€çÿÿÿ%: ‹ h‡ épçÿÿÿ%2 ‹ hˆ é`çÿÿÿ%* ‹ h‰ éPçÿÿÿ%" ‹ hŠ é@çÿÿÿ% ‹ h‹ é0çÿÿÿ% ‹ hŒ é çÿÿÿ% ‹ h éçÿÿÿ% ‹ hŽ é çÿÿÿ%úŸ‹ h éðæÿÿÿ%òŸ‹ h éàæÿÿÿ%Ɤ h‘ éÐæÿÿÿ%⟋ h’ éÀæÿÿÿ%ÚŸ‹ h“ é°æÿÿÿ%ÒŸ‹ h” é æÿÿÿ%ÊŸ‹ h• éæÿÿÿ%Ÿ‹ h– é€æÿÿÿ%ºŸ‹ h— épæÿÿÿ%²Ÿ‹ h˜ é`æÿÿÿ%ªŸ‹ h™ éPæÿÿÿ%¢Ÿ‹ hš é@æÿÿÿ%šŸ‹ h› é0æÿÿÿ%’Ÿ‹ hœ é æÿÿÿ%ŠŸ‹ h éæÿÿÿ%‚Ÿ‹ hž é æÿÿÿ%zŸ‹ hŸ éðåÿÿÿ%rŸ‹ h éàåÿÿÿ%jŸ‹ h¡ éÐåÿÿÿ%bŸ‹ h¢ éÀåÿÿÿ%ZŸ‹ h£ é°åÿÿÿ%RŸ‹ h¤ é åÿÿÿ%JŸ‹ h¥ éåÿÿÿ%BŸ‹ h¦ é€åÿÿÿ%:Ÿ‹ h§ épåÿÿÿ%2Ÿ‹ h¨ é`åÿÿÿ%*Ÿ‹ h© éPåÿÿÿ%"Ÿ‹ hª é@åÿÿÿ%Ÿ‹ h« é0åÿÿÿ%Ÿ‹ h¬ é åÿÿÿ% Ÿ‹ h éåÿÿÿ%Ÿ‹ h® é åÿÿÿ%úž‹ h¯ éðäÿÿÿ%òž‹ h° éàäÿÿÿ%êž‹ h± éÐäÿÿÿ%âž‹ h² éÀäÿÿÿ%Úž‹ h³ é°äÿÿÿ%Òž‹ h´ é äÿÿÿ%Êž‹ hµ éäÿÿÿ%ž‹ h¶ é€äÿÿÿ%ºž‹ h· épäÿÿÿ%²ž‹ h¸ é`äÿÿÿ%ªž‹ h¹ éPäÿÿÿ%¢ž‹ hº é@äÿÿÿ%šž‹ h» é0äÿÿÿ%’ž‹ h¼ é äÿÿÿ%Šž‹ h½ éäÿÿÿ%‚ž‹ h¾ é äÿÿÿ%zž‹ h¿ éðãÿÿÿ%rž‹ hÀ éàãÿÿÿ%jž‹ hÁ éÐãÿÿÿ%bž‹ h éÀãÿÿÿ%Zž‹ hà é°ãÿÿÿ%Rž‹ hÄ é ãÿÿÿ%Jž‹ hÅ éãÿÿÿ%Bž‹ hÆ é€ãÿÿÿ%:ž‹ hÇ épãÿÿÿ%2ž‹ hÈ é`ãÿÿÿ%*ž‹ hÉ éPãÿÿÿ%"ž‹ hÊ é@ãÿÿÿ%ž‹ hË é0ãÿÿÿ%ž‹ hÌ é ãÿÿÿ% ž‹ hÍ éãÿÿÿ%ž‹ hÎ é ãÿÿÿ%ú‹ hÏ éðâÿÿÿ%ò‹ hÐ éàâÿÿÿ%ê‹ hÑ éÐâÿÿÿ%â‹ hÒ éÀâÿÿÿ%Ú‹ hÓ é°âÿÿÿ%Ò‹ hÔ é âÿÿÿ%Ê‹ hÕ éâÿÿÿ%‹ hÖ é€âÿÿÿ%º‹ h× épâÿÿÿ%²‹ hØ é`âÿÿÿ%ª‹ hÙ éPâÿÿÿ%¢‹ hÚ é@âÿÿÿ%š‹ hÛ é0âÿÿÿ%’‹ hÜ é âÿÿÿ%Š‹ hÝ éâÿÿÿ%‚‹ hÞ é âÿÿÿ%z‹ hß éðáÿÿÿ%r‹ hà éàáÿÿÿ%j‹ há éÐáÿÿÿ%b‹ hâ éÀáÿÿÿ%Z‹ hã é°áÿÿÿ%R‹ hä é áÿÿÿ%J‹ hå éáÿÿÿ%B‹ hæ é€áÿÿÿ%:‹ hç épáÿÿÿ%2‹ hè é`áÿÿÿ%*‹ hé éPáÿÿÿ%"‹ hê é@áÿÿÿ%‹ hë é0áÿÿÿ%‹ hì é áÿÿÿ% ‹ hí éáÿÿÿ%‹ hî é áÿÿÿ%úœ‹ hï éðàÿÿÿ%òœ‹ hð éààÿÿÿ%꜋ hñ éÐàÿÿÿ%✋ hò éÀàÿÿÿ%Úœ‹ hó é°àÿÿÿ%Òœ‹ hô é àÿÿÿ%Êœ‹ hõ éàÿÿÿ%Âœ‹ hö é€àÿÿÿ%ºœ‹ h÷ épàÿÿÿ%²œ‹ hø é`àÿÿÿ%ªœ‹ hù éPàÿÿÿ%¢œ‹ hú é@àÿÿÿ%šœ‹ hû é0àÿÿÿ%’œ‹ hü é àÿÿÿ%Šœ‹ hý éàÿÿÿ%‚œ‹ hþ é àÿÿÿ%zœ‹ hÿ éðßÿÿÿ%rœ‹ h éàßÿÿÿ%jœ‹ h éÐßÿÿÿ%bœ‹ h éÀßÿÿÿ%Zœ‹ h é°ßÿÿÿ%Rœ‹ h é ßÿÿÿ%Jœ‹ h éßÿÿÿ%Bœ‹ h é€ßÿÿÿ%:œ‹ h épßÿÿÿ%2œ‹ h é`ßÿÿÿ%*œ‹ h éPßÿÿÿ%"œ‹ h é@ßÿÿÿ%œ‹ h é0ßÿÿÿ%œ‹ h é ßÿÿÿ% œ‹ h éßÿÿÿ%œ‹ h é ßÿÿÿ%ú›‹ h éðÞÿÿÿ%ò›‹ h éàÞÿÿÿ%ꛋ h éÐÞÿÿÿ%⛋ h éÀÞÿÿÿ%Ú›‹ h é°Þÿÿÿ%Ò›‹ h é Þÿÿÿ%Ê›‹ h éÞÿÿÿ%›‹ h é€Þÿÿÿ%º›‹ h épÞÿÿÿ%²›‹ h é`Þÿÿÿ%ª›‹ h éPÞÿÿÿ%¢›‹ h é@Þÿÿÿ%š›‹ h é0Þÿÿÿ%’›‹ h é Þÿÿÿ%Š›‹ h éÞÿÿÿ%‚›‹ h é Þÿÿÿ%z›‹ h éðÝÿÿÿ%r›‹ h éàÝÿÿÿ%j›‹ h! éÐÝÿÿÿ%b›‹ h" éÀÝÿÿÿ%Z›‹ h# é°Ýÿÿÿ%R›‹ h$ é Ýÿÿÿ%J›‹ h% éÝÿÿÿ%B›‹ h& é€Ýÿÿÿ%:›‹ h' épÝÿÿÿ%2›‹ h( é`Ýÿÿÿ%*›‹ h) éPÝÿÿÿ%"›‹ h* é@Ýÿÿÿ%›‹ h+ é0Ýÿÿÿ%›‹ h, é Ýÿÿÿ% ›‹ h- éÝÿÿÿ%›‹ h. é Ýÿÿÿ%úš‹ h/ éðÜÿÿÿ%òš‹ h0 éàÜÿÿÿ%êš‹ h1 éÐÜÿÿÿ%âš‹ h2 éÀÜÿÿÿ%Úš‹ h3 é°Üÿÿÿ%Òš‹ h4 é Üÿÿÿ%Êš‹ h5 éÜÿÿÿ%š‹ h6 é€Üÿÿÿ%ºš‹ h7 épÜÿÿÿ%²š‹ h8 é`Üÿÿÿ%ªš‹ h9 éPÜÿÿÿ%¢š‹ h: é@Üÿÿÿ%šš‹ h; é0Üÿÿÿ%’š‹ h< é Üÿÿÿ%Šš‹ h= éÜÿÿÿ%‚š‹ h> é Üÿÿÿ%zš‹ h? éðÛÿÿÿ%rš‹ h@ éàÛÿÿÿ%jš‹ hA éÐÛÿÿÿ%bš‹ hB éÀÛÿÿÿ%Zš‹ hC é°Ûÿÿÿ%Rš‹ hD é Ûÿÿÿ%Jš‹ hE éÛÿÿÿ%Zš‹ fÿ%š‹ fÿ%úš‹ f H‹% L‰÷èÅÍ D‰þH‰ÇèNª H‹% ¶% HÇ% HÇ% HÇ% Æ% L‰÷è#Ù H‹% 1Àé«‚ ‰ÐI‰Þ¶ˆáÿÿHkÀ(Là€8 t€xt ƒútA‰×é¸K AWAƒÿ„…L ‰ÐHkÀ(Là€8 t€xt ƒútA‰×é‰K AWAƒÿ„VL ‰ÐHkÀ(Là€8 t€xt ƒútA‰×éZK AWAƒÿ„'L ‰ÐHkÀ(Là€8 t€xt ƒútA‰×é+K AWAƒÿ„øK ‰ÐHkÀ(Là€8 t€xt ƒútA‰×éüJ AWAƒÿ„ÉK ‰ÐHkÀ(IÄA€<$ tA€|$tƒút A¿ éÆJ Aƒï„—K €=ü¨‹ „ŠK €=𨋠…}K A¿ é—J L‰ïèÞÙÿÿH‰%H ¿( èÎ foe D‰h`H‹%P AƒÇÆ HƒÀAÿÿ wG„ÉuèA½ éÞß öÁ„~ä H9Єuä ƒá€ùÉHƒÀƒáàƒÁ*ˆHÿ¶ l:$ öÁ tÍéOä é³ç H‹% H‹% Æ% HÇ% ‹% 1ÀL‰æ¹ H‰Çó¥ ‹% ‹% Ç% Ç% ‹% Ç% ‹% IcÏH‹{H‹s HƒÁL‹SI‰óO|ý M)ÓIƒûŽ~ N‹ IƒÂL‰SL‹M‰ A€z tIËM‰ LQI‰ÏH9Ȇ[} L‰Ñë³I‹4 HƒÁI‰NI‰7€z tHÎI‰7ƒÃIƒÇ9ØvI‹NL‰ÎH)ÎHƒþÊL‹e éÉ° éu° A‹0HƒÆH‰s‰U¤„ÉtʉU¤D‰æAƒÄH4v‰T°D;eŒsH‹sH‰úH)òHƒúÃéñ· é» 1ÀédZ ‹5B“ H‡Ü( 1ÿ1Àè \ H‹%H L‰,% L‰,% H‹% H‹% H‹% 1À¹ H‰Çó¥ L‰,% H‹% H‹% H‹%( @„ít‰t$„ÛtH‰|$º AHA@H‹t$D)ÚHcÉH˜HÊH‰ñLcÀHƒÆH‹ I‰LÁøH…É„¥ HƒÀH9ÐuÜéÔ ¶% ·% è›óÿÿÇ ‹% è‡óÿÿÇ ‹% èsóÿÿÇ ‹% è_óÿÿÇ ‹% èKóÿÿÇ ‹% è7óÿÿÇ ‹% è#óÿÿÇ ‹% èóÿÿÇ ‹% ¸¡ÿÿÿé_ä" ‹% f. „ ó úUH‰åAWAVAUATI‰ôSHì¸ ‰½(ÿÿÿdH‹%( H‰EÈ1Àè+g H °›& H¸›& H5Û& H=ê™% èÚ H=i›& è¾ H=×× èd– I‹<$è™ H…ÀI‰ÅH^›& LDè1ÿè!éÿÿ‰ÇèZõÿÿH=u›& èÎéÿÿH=Wé 1öH‰.w èyó A‰Æ…Àt(H‹EÈdH+%( …L Hĸ D‰ð[A\A]A^A_]Ã1ÿè“ö H5Dó& L‰ïè”× „À…¿ H „ø& L‰ïH‰Þèz× „À…j D‹(ÿÿÿIƒÄAƒíE…í0éÇ f „ A€ =…X I èL IƒÄAƒí„œ M‹<$A€?-…5 H5à}% L‰ÿèÑëÿÿ…À„ H5ç•& L‰ÿèºëÿÿ…À„ A¶_ƒûhu A€ „ç E¶7Aƒþ-uƒûvu A€ „| H5Jš& L‰ÿètëÿÿ…À„u º H52š& L‰ÿèØÙÿÿ…À„@ÿÿÿH5'š& L‰ÿèAëÿÿ…À„q Aƒþ-uƒûpuA€ uÇ º‹ é ÿÿÿH5û™& L‰ÿè ëÿÿ…ÀtÞH5ó™& L‰ÿèöêÿÿ…À„ú H5ç™& L‰ÿèßêÿÿ…À…³ Aƒý„B I‹|$AƒíIƒÄè‰ éºþÿÿH¶|% I‰$ƒ=¹‹ „¹ M‹<$H5AÂ% L‰ÿèËÕ „À…‚ L‰½(ÿÿÿH }@ èа è; èÖ• M‹<$fAƒýt(I‹|$H5U|% èIêÿÿ…ÀuH†´% M‰|$I‰$I‰ÇL5= Iƒ~ tI‹>L‰þèêÿÿ…À„1 IƒÆI9ÞuÝLµ8ÿÿÿ1ÀL‰ù¾ H % L‰÷èëÿÿ…Àˆ‚ I‹$1öL‰çH‰… ÿÿÿH‹…8ÿÿÿI‰$èMK =ïØÿÿ…P è=ïÿÿL‰÷Ç I‰ÇH‹… ÿÿÿI‰$èˆ A‹?ƒÿu3‹»r …Àu)H‹½(ÿÿÿèc¦ Ç¡r I‰$I‰ÇH‰…(ÿÿÿéöþÿÿHµ@ÿÿÿº€ èB‘ H‹(ÿÿÿ¾ H‹=X I‰ÀH`‘( 1ÀèQØÿÿH‹=Zr A¾ H…ÿ„yüÿÿèæÜÿÿéoüÿÿIƒÇM‰<$éqþÿÿÇÖ·‹ ééüÿÿº H5K—& H=H—& èÍßÿÿé*þÿÿè“ I‰ $H‹EÈdH+%( …y ‹½(ÿÿÿHĸ L‰æ[A\A]A^A_]éýd Muƒ½(ÿÿÿM‰4$~I‹|$H5wz% èkèÿÿ…À„Û L=L; IŸ D Iƒ tI‹?L‰öè>èÿÿ…À„j IƒÇL9ûuÝM‰,$éØûÿÿH5+—& L‰ÿèèÿÿ…À„š H5"—& L‰ÿè>Ó „À…Ì H5—& L‰ÿèççÿÿ…À„. H5—& L‰ÿèÐçÿÿ…À„Î H5 —& L‰ÿè¹çÿÿ…À…5 Aƒý„² I‹|$è` …À…3 IƒÄAƒíéŒûÿÿM‰t$L5ı% M‰4$éÿÿÿAƒý„µ I‹|$AƒíIƒÄè‡ñ éVûÿÿƒ=7¶‹ „¬ HN=$ H5RŠ% ¿ 1Àèkíÿÿèv° HÏ<$ H5AŠ% 1À¿ èLíÿÿéæýÿÿH%‘& I‰$éLüÿÿH¢„ I‰$Ç&‹ é2üÿÿL‰÷L‰âD‰îèoÒ ‰Çè(áÿÿH=VŠ% èÜ H‰Çè¤ìÿÿ1ÿè áÿÿè( H‰Çèìÿÿ1ÿèùàÿÿº H5ÿ”& H=ü”& èÝÿÿé7ÿÿÿH5Æ•& L‰ÿèmæÿÿ…À…G Aƒý„Ü M‹t$H5÷„ L‰÷ègíÿÿH‰€o H‰ÇH…À„Þ èßR é•þÿÿIèm„ è7„ H‹=åT ¾ H²Â% H‰Á1Àè/ÕÿÿéþùÿÿH C©Œ L%/•& L«€ H‹SL‰æ¿ 1ÀHƒÃ`èìÿÿL9ëuäH‹5ZT ¿ è×ÿÿ1ÿèàÿÿH š8 L%"8' L« H‹L‰æ¿ 1ÀHƒÃèÆëÿÿI9Ýuåë¶H‹ HT º ¾ H=O( èòíÿÿH=k;$ è¶] èáêÿÿ‹8è*ãÿÿH‹=T L‰ñHI( I‰À¾ 1ÀèZÔÿÿH=3;$ è~] H‹=çS L‰ù¾ 1ÀHd”& è1ÔÿÿH= ;$ èU] H‹ ¾S º# ¾ H=Œ( èhíÿÿH=á:$ è,] ‹µ(ÿÿÿL‰ÿL‰âè[Ð ‰ÇèßÿÿH‹ }S º& ¾ H=4Œ( è'íÿÿH= :$ èë\ H‹ TS º& ¾ H=ã‹( èþìÿÿH=w:$ èÂ\ =ñØÿÿ} I‹ $‹5•ˆ 1ÿ1ÀH¸“& èqQ ¸€ÿÿÿ÷؉Çè“ÞÿÿènÔÿÿf. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɺ H5ò—& H=Òm éÍÕÿÿèÔÿÿ „ ó ú1íI‰Ñ^H‰âHƒäðPTE1À1ÉH=aöÿÿÿŒ‹ ôf. „ H=R H R H9øtH‹ÎŠ‹ H…Àt ÿà € à € H=áQ H5ÚQ H)þH‰ðHÁî?HÁøHÆHÑþtH‹]‹‹ H…Àtÿàf D à € ó ú€=!R u+UHƒ=zŠ‹ H‰åt H‹=†‹‹ è ðÿÿèdÿÿÿÆùQ ]à à € ó úéwÿÿÿ € UH=‘t% H‰åATSHƒìdH‹%( H‰Eè1ÀèªèÿÿHÓ9' H5Öí& 1À¿ èàèÿÿ¿ èfìÿÿH=÷9' èzèÿÿH‹´‹ H…Òt-H ´‹ L%1t% H‹KL‰æ¿ 1ÀHƒÃè™èÿÿH‹H…ÒuáH‹EèdH+%( uHƒÄ¿ [A\]é ìÿÿèkÒÿÿff. „ UH‰åAWAVAUATSH‰ûHƒìHL‹odH‹%( H‰EÈ1ÀHE°HÇE¸ H‰E˜M…í…· é¿ Iƒ} „± H‹H5Žs% 1ÀIƒÅ¿ èóçÿÿH‹ M‹}èM‹uøH‰ÏH‰M L‰}¸èèÔÿÿL‰ÿI‰ÄèÝÔÿÿAtHcöH‰÷H‰u¨èMø H‹M H‹u¨M‰øHç & I‰ÄH‰Ç1Àè*Ð L‰æ¿ 1ÀèËãÿÿH‹u˜¿ L‰e°AÿÖL‰çèÓÍÿÿ¿ èùêÿÿI‹M H…É…DÿÿÿH‹EÈdH+%( uHƒÄH[A\A]A^A_]Ãè9Ñÿÿf „ ó úU1ɺ H‰åAWAVAUATA‰üSH‰ó1öHƒìHH‹=]O dH‹%( H‰EÈ1ÀèÕÿÿH5†' ¿ è@ÞÿÿAƒüŽ D‰çA¸ H‰ÞH “‰ H¬‰ è8 L‹%ˆO ‰E¸M…ä„Ä H5¿¿% L‰çèUàÿÿA‰Å…ÀtdH5wr% L‰çè?àÿÿ…ÀtKL‰âH5Ñ7' ¿ 1ÀÇ0O ÿÿÿÿE1äèXæÿÿH‹EÈdH+%( …½ HƒÄHD‰à[A\A]A^A_]à A½ ‹”ˆ‹ D‰-íN …Ò„… ‹E¸…ÀŽJ L‹;H5Øâ& L‰ÿè¸ßÿÿL‹5A±‹ A‰Ä…À„Î H/±‹ H‰E°M…ö„ L‰þL‰÷è‡ßÿÿA‰Ä…À…ì ƒ}¸„‚ H‹SH5â& H‰×H‰U¨è[ßÿÿH‹U¨…À„G H‹E°L‹HM…Ét@M‹M…Àt8L‰ÇH‰ÖL‰M L‰E¨H‰U˜è#ßÿÿL‹E¨L‹M …À„£ M‹AIƒÁH‹U˜M…ÀuÈ€:-…q €zh…g €z …] L‰òH5Û6' ¿ 1ÀèåÿÿH‹E°H‹XH…Ût1H‹H…Òt)L-tp% H‹KL‰î¿ 1ÀHƒÃèÙäÿÿH‹H…Òuá¿ èWèÿÿéjþÿÿfè›ûÿÿE1äé[þÿÿ E…í„/ H‹E°M‹yL‰E¨L‹0L‰÷è ÑÿÿL‹E¨I‰ÄL‰ÇL‰E°èÑÿÿEdMcäL‰çèõ L‹E°L‰ñL‰æI‰ÅH™& H‰Ç1ÀèßÌ L‰î¿ 1Àè€àÿÿ‹}¸L‰kHsƒïAÿ×L‰ïA‰Äè„ÊÿÿéÇýÿÿ € H a¯‹ M…ö„°ýÿÿ „ H‰ßHƒÃè”ûÿÿHƒ; uîé‘ýÿÿf „ E1íé®ýÿÿ „ HƒE°H‹E°L‹0M…ö…éýÿÿL‰ú¿ 1ÀA¼ H5ro% èŸãÿÿéBýÿÿf. „ H=5' E1äè1ãÿÿé$ýÿÿ @ L‰ÁL‰òH5o% 1À¿ L‰M¨è[ãÿÿL‹M¨M‹é¨þÿÿ € H‹}°èßúÿÿéâüÿÿf. „ L‰òH5æ4' ¿ 1ÀèãÿÿH‹E°H‹XH…Û„8þÿÿH‹L-€n% H…Ò„%þÿÿf D H‹KL‰î¿ 1ÀHƒÃèÙâÿÿH‹H…Òuáéûýÿÿ @ H‰×H5…n% H‰U¸èuÜÿÿH‹U¸…À„„ýÿÿL‰ù¿ 1ÀA¼ H5’4' èâÿÿé0üÿÿèƒÌÿÿ ó úUH‰åSHƒìH‹_dH‹%( H‰Eè1À…Ò”ƒN H…ötH‰÷èÚÄÿÿH‰ƒh H‹EèdH+%( uH‹]ø1ÀÉÃè'Ìÿÿ € ó úUI‰øH‰÷1öH‰åSHƒìI‹XdH‹%( H‰Eè1Àè³ÉÿÿóƒT H‹EèdH+%( uH‹]ø1ÀÉÃèÏËÿÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ~ vH‹EødH+%( u É1Àà H‹EødH+%( uÉé£ç ènËÿÿff. „ ó úUH‰åAUATSHƒìL‹gL‹odH‹%( H‰EØ1ÀH‹G L‰êL‰æH‹˜˜ H‰ßèïM …ÀtH‹UØdH+%( u4HƒÄ[A\A]]ÃH‹EØdH+%( uHƒÄH{@L‰êL‰æ[A\A]]é¨M èÓÊÿÿ UH‰åAWAVAUI‰ýATI‰ÔSH‰óHƒì(‰M´Hc’è ‹v4dH‹%( H‰EÈ1ÀH‹GXH‹<Ð…öŽ` DFÿ‹K0Aƒø†V HcÁD‰ÂfïÒHƒÀÁêHÁàHÁâHøHÂf. „ óo óohHƒÀ@óoHàóopðÆňÆΈÆÁˆfþÐH9ÐuÔfoÂAƒàüfsØfþÐfoÂfsØfþÐf~ÒBH˜HÁàTA@9Æ~7ÈH˜HÁàTA@9Æ~#ÈAƒÀH˜HÁàTD9Æ~DÁHcÉHÁáTL5[n% 1À¿ L‰öèŸßÿÿ€=½¯Œ tM9¤$Ø „Þ ÇE° ‹K4H‹C(‹S0¿ L{L ' D‹E´H5n% H…ÀIDÁP1Àÿs èJßÿÿXZL‰}¸L;{tgH= ' èâÞÿÿL‹sM9÷tR‹E´DxL‰öD‰ùL‰âL‰ïèAþÿÿM‹6L9u¸uæH‹E¸H;Ct'‹]°H ' ¿ H5°m% ›TC1ÀU´è×ÞÿÿH‹EÈdH+%( …« HeØH=3„ [A\A]A^A_]éZÞÿÿA‹„$à ‰E°ƒøŽÿÿÿM‹<$M…ÿ„ÿÿÿf „ ‹K4M9¼$ð „5 M9§Ø …( Ic—è I‹EXH‹<Ð…ÉŽ DAÿ‹s0Aƒø†ö HcÆD‰ÂfïÒHƒÀÁêHÁàHÁâHøH óo óoXHƒÀ@óoHàóo`ðÆÈÆ̈ÆÁˆfþÐH9ÂuÔfoÂAƒàüfsØfþÐfoÂfsØfþÐf~ÒBH˜HÁàTA@9Á~7ðH˜HÁàTA@9Á~#ðAƒÀH˜HÁàTD9Á~DÆHcöHÁæT7L‰ö¿ 1ÀènÝÿÿM‹?M…ÿ…âþÿÿA‹„$à ‹K4‰E°éÑýÿÿ € 1ÒëÇ1ÒE1ÀépÿÿÿA‹„$à ‰E°é¬ýÿÿ1Òénýÿÿ1ÒE1ÀéýÿÿèÇÿÿ @ ó úUfHnÒfHnÉflÊH‰åAWM‰ÇAVLµ ÿÿÿAUI‰ýL‰÷ATI‰ÔSH‰óHì( H‰øþÿÿdH‹%( H‰EÈ1À)àþÿÿèâÇ L‰âL‰öL‰ÿè”4 …Àˆ Iƒ½` t"A‹T$XH‰ÐHÁè%øÿÿ I„p H‹ H£Ðs €½1ÿÿÿ t7E1äL‰÷èìÇ H‹EÈdH+%( …à HeØD‰à[A\A]A^A_]à € A€½L …2 I‹½X H…ÿt H‹ÿÿÿH…Ût£Hs-èÁÕÿÿ…À…© I‹œ$À H…Û„ð Hƒ; „æ L‰öL‰çè3Ë H‰…ÈþÿÿH‰ÆH…À„È H‹ ‰Èƒèˆ® H˜DAþHÀHPHÆHP@ƒù„ IcÈH‰óH4ÉH qH ËH…Ò„W L‹HPH‹xXE1ÛM…Ét ·r«Œ M‰ËI)ÃL‰ØþÿÿL‰ðþÿÿH…ÿ„# H‹sH9÷‡ D‰…ÀþÿÿèŒ D‹…ÀþÿÿH…ÒH‰•ÐþÿÿH‰…¸þÿÿ„ì H…ÀH‰…Àþÿÿ„Ü H‹½ØþÿÿD‰…´þÿÿèéB H‹µ¸þÿÿD‹…´þÿÿL‹•ÀþÿÿL‹ðþÿÿI‰ÃHƒF@H…À„¬ H‹F8L‰NHƒÀH‰F8I‹s H9ÆHBðI‰s L;•Ðþÿÿt]L‰×L‰ÀþÿÿL‰ØþÿÿD‰…ðþÿÿèWý L‹ÀþÿÿL‹ØþÿÿI‰ÂH‹@8D‹…ðþÿÿI‹s M‰JHƒÀH9ÆI‰B8HBðL9•ÐþÿÿI‰s u£IƒBHöƒ€ t IƒBP @ AƒèH‰ØHS@Hë˜ Aƒøÿ…„þÿÿH‹½ÈþÿÿèXÀÿÿA€½L „ èa „ÀuA€½J „ ¶ø©Œ fïÀL@ÿÿÿfoàþÿÿ)E€L‰ÏˆEˆHøXŠ H‰E¸H=øÿÿL‰øþÿÿH‰EÀ)E )]HÇE° èÄ H‹µøþÿÿL‰âL‰ÿè[1 L‹øþÿÿ…Àˆø Hƒ½Xÿÿÿ „Õ H‹…PÿÿÿH…Àt H‹@ €ˆÜ I‹¼$À E1À1ÉL‰âL‰öL‰øþÿÿèèN H‹µøþÿÿH}€L‰éº èÀ' H‹½øþÿÿ‰Ãè‚Ä ërè ` „À…êüÿÿA€½J …Üüÿÿé®üÿÿH‹øþÿÿj1ÒE1ÉATE1À1ÉL‰öL«p L‰ïè9& H‰ÇXZH…ÿt)H‹(ÿÿÿH‰ÚL‰æèÝF ¾ L‰ï‰ÃèžH …Û„üÿÿ‹5tv 1ÿ1ÀA¼ÿÿÿÿH/' èJ? éñûÿÿ D H‹…ÿÿÿL‹` It$XI;\$`t}H‰ßèaô H‹½ÿÿÿè…§ L‰çè « é±ûÿÿ „ HƒF8L‰NL;•Ðþÿÿ„ÃýÿÿL‰×L‰ØþÿÿD‰…ðþÿÿèÄú L‹ØþÿÿD‹…ðþÿÿHƒ@8H9…ÐþÿÿI‰ÂL‰HuÇé…ýÿÿH‰ßH‰µøþÿÿèú H‹µøþÿÿI‰D$`écÿÿÿ‹ ‹5˜u 1ÿ1ÀH.' A¼ÿÿÿÿèn> éûÿÿL‰ÏE1äèþ éûÿÿèdÁÿÿL‰Ïèì éáþÿÿ € UH‰åAWAVL5Á¤Œ AUfInöATflöSH‰ÓHƒìhH‰} L‹o0H‰u¨dH‹%( H‰EÈ1ÀHE°€ºO )u€fHnøH‰…xÿÿÿflÿ)}…8 €»P …£ M…í„ñ A¼ M‰îës € ·Ë¦Œ I)ÅIƒ} „£ €»N M~è… ‹Ô¡‹ ƒø„C ƒø„Ê €»J H‹u¨I~`„m è¨d L‰÷è@ù I‰ÆM…ö„s M‹npM…í„? I‹FhH‹@ ö€Ü …* H‹³X H…ötI}-èÝÏÿÿ…À… fïä.£T z„BÿÿÿH‹} èùO fïÀH…Àt8I‹V(H…Òˆ fïÀòH*ÂòYr) H…ÀˆÙ fïÉòH*Èò^ÁòZÀó‹T /ȇŸ M‹npéÞþÿÿf D I‹†è HƒxX „~ H‹H8L‹«h H‰MM…í„š º H5 e% L‰ïèš½ÿÿH‹MI‰È…Àt"H‰Ïº H5ëd% è{½ÿÿH‹M…ÀLALEÁº H5Ôd% L‰ïL‰E€èU½ÿÿL‹E€…Àt&L‰Çº H5±d% è9½ÿÿL‹E€A‰ÃE…ÛI@LDÀL‰ÆL‰ïèœÎÿÿ…À…Ì I‹Fh€= E‹FPH‹H tH‹E¨H9€Ø „N H‹UHÁÔ 1ÀH5,' ¿ A½ èŠÔÿÿ€=¨¤Œ tH‹E¨H9€Ø „P H=,' èÔÿÿHƒìD‰êHH' PL sÈ& 1ÀLP' H ˆ"' H5d% ¿ è-ÔÿÿI‹¾è H‹U¨1ÉHwèGóÿÿ¿ è×ÿÿXZ L‰÷Aü t Aƒü<…ýÿÿèM÷ I‰ÆM…ö…ýÿÿH‹EÈdH+%( …3 HeØ[A\A]A^A_]à € H‹u¨1ÒL‰ÿèn A‰Äƒø>t@ƒøÿu#€»K t±fL‰÷èhö H…ÀLEðé(ýÿÿ @ ƒø<u’L‰÷èËö ëáf „ = tæ= tÂélÿÿÿ D H‹=q‡ H5c% 襹ÿÿH…À„€ 1ÒH‹u¨L‰ÿÿÐ…À„8ÿÿÿ€»K …¤üÿÿé&ÿÿÿ € è‹X éŽüÿÿf D H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéýÿÿfH‰ÑƒâfïÀHÑéH ÑòH*ÁòXÀéØüÿÿfH=va% D‹%ºU D‹=«U D%¨U D%©U D%¦U D%£U D% U D%U D%šU D%—U D%”U D%‘U è ÒÿÿfïÉò„n) E)çòA*Ì‹FU ò fn) òYÊ…Ò…t fïÀE‰àD‰ù¿ òA*ÇH5ç(' ¸ òYÂò^ÃèõÑÿÿH=þ(' è™Ñÿÿ‹÷T …Ò…P ‹íT …Ò…j ‹ãT …Ò…„ ‹ÙT …Ò…ž ‹ÏT …Ò…¸ ‹ÅT …Ò…Ò ‹»T …Ò…ì ‹±T …Ò… ‹§T …Ò… ‹T …Ò…: ‹“T …Ò…T ¿ èÕÔÿÿ€»P „]úÿÿfo]H‹¬žŒ )]°L9ð„C H‹ žŒ L‹•xÿÿÿH‰E°foU€L‰PL‰H‹u°H‰U¸H‹>ožŒ I‰ñL9Ö„ I‰øHYžŒ E1ÿE1ä ‹NDfD~ N L9ðu ë H‹ L9ðt ‹P P9Ñ~îH‹VfHnÀH‰WH‰:H‹PL‰HfHnêflÅL‰ M‰ÁH‹?M9Ð„È L‰ÆI‹I‰øë• D ƒ¸à Ž¥ûÿÿI‹FHƒè0I9Ç„”ûÿÿfD@hH‹@0Hƒè0I9Çuïé|ûÿÿf. „ 1Òƒ¸à Ž¡ûÿÿH‰]I‰ÅH‰Ãë7 D L9«Ø u2H‹‹ H5£_% ¿ 1ÀDzèÙÏÿÿH‹H…Ût D‰úI9ð uÅH‹E¨H‹]‹€à €D,Pé;ûÿÿ G <Hü^% ¿ 1ÀH5ú^% D‰Mè†ÏÿÿfïÉD‹Mò¶k) òA*ÏòYÊE…É„Ç fïÀfïÛòA*ÄòA*ÙòYÂò^Ëò^ÃD‰ÊE‰øD‰á¿ H5&' ¸ L%¾^% è ÏÿÿL—^% 1ÀH ’^% H°% H5‰^% ¿ èøÎÿÿH=&' èœÎÿÿL‹=eœŒ M9÷t#A‹OI‹WL‰æ¿ E‹G 1ÀèÅÎÿÿM‹?M9÷uÝ¿ èCÒÿÿéÓ÷ÿÿfïÛò*Úò^Ëé{üÿÿfïÀòA*ÄòYÂéEÿÿÿH k]% H5k]% ¿ 1ÀèqÎÿÿ‹ƒQ …Ò„–üÿÿH U]% H5C]% ¿ 1ÀèIÎÿÿ‹_Q …Ò„|üÿÿH 5]% H5]% ¿ 1Àè!Îÿÿ‹;Q …Ò„büÿÿH ]% H5ó\% ¿ 1ÀèùÍÿÿ‹Q …Ò„HüÿÿH ü\% H5Ë\% ¿ 1ÀèÑÍÿÿ‹óP …Ò„.üÿÿH Û\% H5£\% ¿ 1Àè©Íÿÿ‹ÏP …Ò„üÿÿH ¾\% H5{\% ¿ 1ÀèÍÿÿ‹«P …Ò„úûÿÿH \% H5S\% ¿ 1ÀèYÍÿÿ‹‡P …Ò„àûÿÿH \% H5+\% ¿ 1Àè1Íÿÿ‹cP …Ò„ÆûÿÿH c\% H5\% ¿ 1Àè Íÿÿ‹?P …Ò„¬ûÿÿH H\% H5Û[% ¿ 1ÀèáÌÿÿéûÿÿH4\% 1ÀE1ÿE1äH51\% ¿ è¼ÌÿÿfïÀE1Éf(ÈéfýÿÿH=œ\% è z éºøÿÿè–¶ÿÿf D ó úUH‰åAWAVAUATSHì Hƒ $ HìÈ ¹N HÀÕ ó~-€m‹ L=ý]% -úm‹ dH‹%( H‰EÈ1ÀH¡¡% A‰ýH‰ófHnÀHOÍ% H½ïÿÿHÇ…€îÿÿ fHnÈH2t% H‰½îÿÿH5æîÿÿfHnÐHp& LµîÿÿfHnØHצ% L¥€ñÿÿfHnà1ÀóH«) ïÿÿó~-Çm‹ H ðéÿÿH‰•°ïÿÿH‚× H½îÿÿ-Ìl‹ H‰ ðÿÿ¹ )0ïÿÿó~-m‹ H‰•ÀïÿÿHp -”l‹ f‰@ðÿÿ¹ Hïÿÿó~-Am‹ H‰•àïÿÿH;r -ül‹ H‰µïÿÿH5>[% )ÐïÿÿfïíH‰•8ðÿÿH•Zðÿÿ)@îÿÿ)Pîÿÿ)`îÿÿ)pîÿÿfHnîH5[% Ç…hîÿÿ óH«¹È H½€ñÿÿHÇ…(îÿÿ óH«H¸ i H ÛZ% HÇ…0îÿÿ H‰…€ñÿÿH4r H=L)& HÇ…8îÿÿ fHnðH”Z% flîfHnøH¸ d Ç… ôÿÿ H‰…àñÿÿHÓšŒ ˆñÿÿfoëfHnðH4"' Ç…€ôÿÿ flïfHnøH¸ s ˜ñÿÿfHnéH …& flîH‰…@òÿÿH…hðÿÿfHnðèñÿÿH Z% fHnîflïfHnøH5Qd% H¸ f H‰… òÿÿH…bîÿÿøñÿÿfoìflçflîfHnðHæY% ¥XòÿÿH‰…ÀòÿÿfHnáH¸ v H ØY% H‰… óÿÿHeg flæfHnøHy!' ¥¨òÿÿfHnæH‰… óÿÿflçH¸ q H5˜Y% H‰…`óÿÿHg fHnðHg!' ¥óÿÿfHnáH‰…€óÿÿflæH¸ D H }Y% H‰…ÀóÿÿHÖf fHnø¥hóÿÿHDY% fHnæflçH‰…àóÿÿH…XðÿÿH5XY% fHnð¥ÈóÿÿH/Y% fHnáflæH‰…@ôÿÿH…YðÿÿH EY% fHnø¥(ôÿÿfHnæHY% flçHòÿÿfHnòH Y% H‰… ôÿÿH5%ˆ% ¥ˆôÿÿfHnáH Y% Ç…àôÿÿ flæH‰… õÿÿH"˜Œ fHnøH ' ¥èôÿÿfHnâH‰…`õÿÿflçH¸ k HŒ}% H‰… õÿÿH ˜Œ fHnðH¡X% ¥HõÿÿfHnæfHnøflæH¸ m Ç…@õÿÿ H‰… öÿÿH —Œ flßH5{X% fHnðH ' ¸õÿÿfHnÚH‰… öÿÿflÞH¸ l HRX% H‰…`öÿÿHŒJ fHnøH ' öÿÿfHnÙH‰…€öÿÿflßH¸ P H Rh& H‰…ÀöÿÿHKJ fHnðH ' höÿÿfHnÞH‰…àöÿÿH…[ðÿÿflÞH5õ1& fHnøHú ' ÈöÿÿfHnÚH‰…@÷ÿÿHÅ–Œ flßHÉ' fHnðHñ ' (÷ÿÿfHnÙH‰… ÷ÿÿflÞH…]ðÿÿH šW% H‰…È÷ÿÿH¸ C H‰…à÷ÿÿH…pðÿÿfHnøHQW% ˆ÷ÿÿfoÚfHnðflßHNW% ¥¨õÿÿH‰…HøÿÿflÖH• ' fHnøH)Æ •ø÷ÿÿfHnÖfl×è÷ÿÿH5W% H‰…xøÿÿH'I fHnðH‰ ' •XøÿÿfHnÒÇ… ÷ÿÿ flÖHñV% Ç…€÷ÿÿ Ç…@øÿÿ Ç… øÿÿ H‰…ÀøÿÿHÍH fHnøHh ' •¨øÿÿfHnÑH‰… ùÿÿfl×H¸ M H ¤V% H‰…`ùÿÿH…(îÿÿfHnð•ùÿÿfHnÖHR ' flÖfHnøHŠH Ç… ùÿÿ fHnð•hùÿÿfHnÒH` ' fl×fHnøH`H Ç…Àùÿÿ •xùÿÿfoÑflÏH5èö% flÖfHnðØùÿÿfHnÉflÎHX ' •ÈùÿÿHŽp& fHnø(úÿÿfHnÎH…0îÿÿflÏfHnÐHr ' Ç… úÿÿ 8úÿÿfHnÏfHnØH…8îÿÿflÊfHnðHx ' Ç…€úÿÿ ˆúÿÿfoÈH +p& H5—U% flËÇ…àúÿÿ H=U& ˜úÿÿfHnÊHU% Ç…@ûÿÿ flÎèúÿÿfHnÈHê“Œ Ç… ûÿÿ flÁfHnÈHU% H‰…`ûÿÿHÓŒ …øúÿÿfHnÁH XU% Ç… üÿÿ flÁfHnÈHç ' H‰…ÀûÿÿH~“Œ …HûÿÿfHnÆfHnøHá ' flÁH‰… üÿÿH¸ n H5 U% …¨ûÿÿfHnÂflÇH‰…`üÿÿH+“Œ fHnÈ…üÿÿH¼ ' fInÇflÁH‰…€üÿÿfInÎHœT% …hüÿÿfHnÇH=¶T% Ç…Àüÿÿ H‰…ÈüÿÿH¥ ' Ç…ðüÿÿ fHnÐH/f Ç… ýÿÿ flÂH‰…øüÿÿHKT% H‰… ýÿÿHÅE fHnØ…ØüÿÿfHnÁH• ' flÃfHnðHÍS H /]% …(ýÿÿfHnÆH5¼d% flÆH‰…XýÿÿH%n% …8ýÿÿfHnÀHv ' …îÿÿfHnøHÛßÿÿÇ…€ýÿÿ …ˆýÿÿfHnÇH=ÙS% flÇH‰…¸ýÿÿHd€% …˜ýÿÿfHnÀHI ' flÁfHnÐH k Ç…àýÿÿ …èýÿÿfHnÁH ‘S% flÂH‰…þÿÿHkS% …øýÿÿfHnÀHÇ$' …îÿÿfHnØHÔÞÿÿÇ…þÿÿ …HþÿÿfHnÆ1öflÃH‰…xþÿÿH…_ðÿÿfHnð…XþÿÿfHnÇH¢$' flÆL‰çH‰…ÀþÿÿH…`ðÿÿfHnø…¨þÿÿfHnÁH$' flǹ@ Ç…@þÿÿ Ç…pþÿÿ Ç… þÿÿ Ç… ÿÿÿ …ÿÿÿH‰… ÿÿÿèa ¹@ L‰ú1öL‰çèO èêP èåA A‰À…Àˆµ è¥Q E1ÀL‰âH‰ÞL=uëˆ D‰ïL‰ùèª …Àtƒø¶ H‹H‰…hðÿÿH‹½(îÿÿH…ÿtè¢ÿÿH‰£C H…À„4 H‹½0îÿÿH…ÿtè¡¢ÿÿH‰zC H…À„ H‹½8îÿÿH…ÿt耢ÿÿH‰©Œ H…À„ò è R …Àˆ èþÁ A‰À…À…þ €=¸] … H‹Og H‹îÿÿH½@îÿÿ1öºÿÿÿÿH‰…@îÿÿè¾= H‰…PðÿÿH‰ÇA‰ÀH= ðÿÿ‡° L‰°8[ ¾ è4ˆ €½]ðÿÿ ˆ…\ðÿÿ…Á è\¸ A‰À…Àˆi H‹…PðÿÿÆGŒ Hx@誸 A‰À…ÀˆG ÷…Xðÿÿ ÿÿ „Ÿ ÇEŠ‹ €½^ðÿÿ t º ÆJB Ç&Š‹ f‰Œ ¿ èµb €½^ðÿÿ HÖN% H;µ& HDƒ=õ‰‹ H‰æe „ €½Zðÿÿ … 1ÿè¤Ä …Àˆõ H‹µpðÿÿL‹¥PðÿÿH…ötH•€ðÿÿL‰çè _ A‰À…À…‡ Hƒ=ÇA „1 L‰çèIP A‰À…Àuj€=8\ …= ‹3\ ƒøæ ƒø I‹”$([ E1íH‹H9Ú…Â I‹„$@\ H=P% D‰…îÿÿH‹01Àèfk D‹…îÿÿ € D‰…îÿÿè¬N D‹…îÿÿH‹EÈdH+%( … HÄÈ D‰À[A\A]A^A_]à D €½\ðÿÿ „ðþÿÿÇUd éáþÿÿ @ H‹•îÿÿH‰ÞL‰÷D‰…îÿÿèæÿÿI‹”$([ D‹…îÿÿH‹H9Ó„d ‹ƒ0 …ÀtêL³p 1öD‰…îÿÿIÅL‰÷è ¾ H‰ßèâ 1öH‰ßèø# €=&Œ D‹…îÿÿ„|ÿÿÿH9›Ø „— H‰ßD‰…îÿÿèhô L‰öL¸p L‰ÿèv- L‰öL‰ÿè+/ I‹”$([ D‹…îÿÿéWÿÿÿ € èû/ éàüÿÿf D H‹…PðÿÿH‹¸([ è f é'ýÿÿ „ €½Xðÿÿ „^ýÿÿÇ™‡‹ éOýÿÿ @ I‹”$([ éóþÿÿ H‹5‘$ L‰çD‰…îÿÿè*\ ‹(Z D‹…îÿÿéòýÿÿ „ H‹5a$ L‰çD‰…îÿÿèÚZ D‹…îÿÿéÑýÿÿA¸ôÿÿÿé þÿÿ M…í„ÑýÿÿH‹H9Óuë] D H‹H9ÓtP‹ƒ0 …Àtî€=Ô‹Œ tåH9›Ø uÜH‹•îÿÿH»p H‰ÞD‰…îÿÿè7äÿÿI‹”$([ D‹…îÿÿë®f D ƒ=©†‹ …‹ýÿÿH‹=Œo H5M% D‰…îÿÿ蹡ÿÿD‹…îÿÿH…À„… D‰…îÿÿÿÐD‹…îÿÿéLýÿÿ @ I|$@H5„> è Ê A‰À…À„³üÿÿé'ýÿÿ € H‹5I# 1ÒL‰ç‰…îÿÿèAZ I‹¼$([ H‹5*# 1ÒèÛ2 D‹…îÿÿéçüÿÿA¸êÿÿÿéïüÿÿH=¤J% è(h D‹…îÿÿéÄüÿÿè—¤ÿÿL‰æL‰ÿèìû f. „ fó úUH‰åAWAVAUATSHì Hƒ $ HƒìXL-xåˆ L%Á†‹ dH‹%( H‰EÈ1ÀA‰ÿH=™L% H‰óè±ÿÿH½Àïÿÿ¾ HƒL% H‰Á1ÀèãÆ D‰ÿL‰éL‰âA¸ H‰ÞI‰ÆèI €=×" A‰Ç„ €=Æ" …^ èW³ H‰ > H…ÀLEðL‰µ˜ïÿÿè · H‰…¨ïÿÿH…À„ò ƒ=†" „ã E…ÿ„ã H‹;H…ÿ„O HCÆ…—ïÿÿ H‰… ïÿÿH…¸ïÿÿH‰…ˆïÿÿé„ f D €8=u €x „. H‹½ˆïÿÿH5m& HXèú·ÿÿ€8 I‰Å„e H‹µ˜ïÿÿH‹½¨ïÿÿH‰ÙH‰Âè¶ …Àˆ` Æ…—ïÿÿL‰çè^ŸÿÿHƒ… ïÿÿH‹… ïÿÿH‹xøH…ÿ„2 èm›ÿÿI‰ÄH…À„R ¾. H‰ÇH‰…¸ïÿÿè ©ÿÿH…À„Í I9Ä„Ä €x „œ ¾= L‰çèä¨ÿÿH…À…+ÿÿÿH‹•¨ïÿÿH‹LpàH9Âu émÿÿÿ I‹F LpàH9…¨ïÿÿ„UÿÿÿM‹>L‰ÿè`¥ÿÿL‰þL‰çH‰ÂI‰Åè ÿÿ…ÀuËI‹FI^LxèH9ÃtºOl,ë I‹GLxèH9Ãt£I‹7L‰ïèȱÿÿ…ÀuäI‹OH…ÉtÛL‰âH5Û£& ¿ èç·ÿÿéÜþÿÿf€=½ H‹"< „üýÿÿL‰5< L‰ðéíýÿÿE…ÿ…Ç H‹•¨ïÿÿL-=J% H‹LpàH9Ât^f. „ I‹FMfHXèI9Ät2 € L‹CM…ÀtoH‹ I‹L‰î¿ 1ÀèZ·ÿÿH‹CHXèI9ÄuÕI‹F LpàH9…¨ïÿÿu¬E1äH‹½¨ïÿÿè]º H‹EÈdH+%( …« HÄX D‰à[A\A]A^A_]à D H‹CHXèI9Ä…wÿÿÿë ‹5ëT H\I% 1ÿ1ÀèÇ L‰æ¹ L‰ïH‚c& E1äè=ù ë‚A¼ÿÿÿÿéwÿÿÿ€½—ïÿÿ „gÿÿÿH‹½˜ïÿÿH5ý΃ èp·ÿÿI‰ÆH…À„Ý H u' H‰Ç1À¾ HW»& L=IW% èPŸÿÿH‹¨ïÿÿH‹L`àH9Áu#é „ I‹D$ L`àH9…¨ïÿÿ„ú €= uA€|$ uÙI‹ $L‰ú¾ L‰÷1ÀMl$èîžÿÿI‹D$HXèI9Åt°€=Î u€{ u"L‹CM…ÀtH‹ H¶H% L‰÷1À¾ 诞ÿÿH‹CHXèI9ÅuÂémÿÿÿ‹5«S I‰ØL‰é1ÿHiH% 1Àè L‰çA¼ÿÿÿÿèã›ÿÿéEþÿÿ‹5|S Ha' 1ÿ1ÀèX L‰æ1ÉL‰ïHG}% èÔ÷ L‰æ1É1ÿH»G% A¼ÿÿÿÿè»÷ é þÿÿf D L‰÷èÈ¢ÿÿéçýÿÿ‹5!S L‰á1ÿ1ÀH§' èú étÿÿÿ‹5S L‰á1ÿ1ÀHI' èÜ éVÿÿÿ‹5åR L‰á1ÿ1ÀHë' è¾ é8ÿÿÿH‹¸ïÿÿ‹5ÀR 1ÿ1ÀHeG% èœ éÿÿÿH‹˜ïÿÿHi' ‹5—R 1ÿ1ÀA¼ÿÿÿÿèt éFýÿÿH ÈÖ# HG% ëÖèjžÿÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè-žÿÿff. „ fó úUI‰ÐH‰åHƒìH‹V@I‹H@dH‹%( H‰Eø1ÀH9Êt H9ÑHÀƒàHƒèH‹UødH+%( uÉÃèÒÿÿfó úUH‰åHƒìdH‹%( H‰Eø‹‡ H‹UødH+%( uÉÃè›ÿÿff. „ ó úUH‰åATL§ÀýÿÿL‰çHƒìdH‹%( H‰Eè1Àè” H‹EèdH+%( u L‰çL‹eøÉ騙ÿÿèCÿÿ ó úUHÇh H‰åHƒìdH‹%( H‰Eø1Àèà H@ H…ÀHEÂH‹UødH+%( uÉÃèõœÿÿ D ó úUfïÀH‰åAWE1ÿAVAUM‰ÅATI‰ÌSH‰ÓfHnËHì¨ H‰µ8ÿÿÿ‹·T H‹¿H dH‹%( H‰UÈ1Ò)E°H‹S)E€)E fHnÁH ”1Š flÁHÇEÀ H‰M¸)Eèk „Àt'H‹EÈdH+%( … HeØD‰ø[A\A]A^A_]ÃfLµ@ÿÿÿL‰÷èa H‰ÚL‰öL‰ïè …Àˆ Hƒ= t"‹SXH ÷ H‰ÐHÁè%øÿÿ HÈH‹ H£ÐsT‹]T‹ I¼$p ƒø„ˆ ƒøuK1ÉH}€º L‰öè€ …À…à H‹C0I„$ €½qÿÿÿ uI„$( E1ÿL‰÷è é$ÿÿÿ j1É1ÒE1ÉSE1ÀL‰öèÿ ZYH…Àu´‹5jO H¿' 1ÿA¿ÿÿÿÿèB ë¸HƒìE1ÉE1À1ÉjL‰òH58‹ Sj è ÿ HƒÄ H…Àt»H‹»À E1À1ÉH‰ÚL‰öèà& éSÿÿÿ H‹…8ÿÿÿ‹5ÿN 1ÿA¿ÿÿÿÿHd' ‹1ÀèÓ éFÿÿÿf D ‹5ÖN Hc' ¿ 1ÀA¿ÿÿÿÿè© é ÿÿÿ诚ÿÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( uH‰ðH‹—˜ H‹vH‹81ÀÉéí˜ èXšÿÿ „ ó úUH‰åAWAVI‰þAUATI‰ôSH‰ÓHƒì(H‹º¨ dH‹%( H‰EÈ1Àè* €» L‹{@HÇE° HÇE¸ ÇEÀ usA‹Ž Lu°I‰ÅHC% 1À¾ L‰÷ƒéè\˜ M…ÿˆƒ fïÀòI*ÇòYòK) M…툔 fïÉòI*Íò^ÁI‹t$I‹<$L‰ò¸ è6¿ ë& @ I‹t$I‹<$LE°1ÀA‹Ž HãO% èî— H‹UÈdH+%( uYHƒÄ([A\A]A^A_]ÃL‰øAƒçfïÀHÑèL øòH*ÀòXÀòY^K) M…í‰lÿÿÿL‰èAƒåfïÉHÑèL èòH*ÈòXÉéVÿÿÿèñ˜ÿÿUH‰åAVAUATSH‰óHìà Hc– dH‹%( H‰EØ1ÀHÚˆ HÁâHЃ=À L‹(D‹`oD‰¦ L‰ï訛ÿÿM‰è¾d H O% A9ÄAMÄL¥ ÿÿÿL‰ç‰ƒ ‰Á1Àèù– L‰çèñÿÿH‰ƒ˜ H‹EØdH+%( uNHÄà [A\A]A^]à D‹GPLµpÿÿÿL‰é1ÀHiA% ¾d L‰÷褖 ƒ= D‰£ MOîé]ÿÿÿèø—ÿÿ „ UHcÖH úÿÿL >ýÿÿfHnÉfInÁH mùÿÿflÁLò fHnÑH‰åAUATHƒìdH‹%( H‰Eè1ÀH’H‚HÁàLLdhA‰°ø DpfInÂfl„ I‰ˆ ƒþ wL¾Ï# ‰öIc°LÀ>ÿàfH’H‚H‰ŒÇ¨ L‰æL-¥Œ èAþÿÿL‰æL‰ïèÆÎ H‹EèdH+%( … HƒÄL‰æL‰ïA\A]]éÿÎ € H¡üÿÿH‰‡ˆ HÃøÿÿH‰‡¨ ëšf. „ HÉ H‰‡€ H» H‰‡ éoÿÿÿ € Há H‰‡( H H‰‡H éGÿÿÿ € HÉ H‰‡Ð H H‰‡ð é ÿÿÿ € HQ H‰‡ HS H‰‡@ é÷þÿÿ € Hù H‰è H‰‡È éÖþÿÿf D HÙ H‰ H‰‡p é¶þÿÿèñ•ÿÿó úUH‰åAVAUATSHƒì@H‹_dH‹%( H‰EØ1ÀH…ö„ I‰ô¾: L‰çèœÿÿH…À„è LhL)àƒø1‡¬ A‰ÆH} ¹2 L‰æL‰òè˜ÿÿBÆD5 I‰ÆH‹5y‹ L‰÷è)¥ÿÿ…À„Á H‹5ry‹ L‰÷è¥ÿÿ…À„Ê H‹5cy‹ L‰÷èû¤ÿÿ…À„à H‹5Ty‹ L‰÷èä¤ÿÿ…À„³ H‹5Ey‹ L‰÷èͤÿÿL‰áHC' …À„™ ‹5ùH 1ÿ1ÀèÜ ¸êÿÿÿH‹UØdH+%( …/ HƒÄ@[A\A]A^]à € E1íM‰æé=ÿÿÿ D Ç ëÁ „ 1À‰ƒ= M‹ t8M…í…¶ 1ÀëŸf D ¸ ëÛf „ ¸ ë˸ ëĸ ë½M…í„ ¾, L‰ïè•šÿÿH…Àt{€x Æ Lptnº 1öL‰ïèD¥ÿÿº 1öL‰÷H‰ I‰Äè+¥ÿÿH‰ü I‰ÀM…ät7H…Àt2‹5õG L‰á¿ 1ÀH¨' èË 1ÀéíþÿÿL‰éHâ' éÊþÿÿ‹5ÃG H ' 1ÿ1ÀèŸ ¸êÿÿÿé¾þÿÿè “ÿÿó úUH‰åAVI‰þAUI‰õH5Õ<% ATHƒìdH‹%( H‰EØ1Àè-£ÿÿ…ÀtyH5»<% L‰÷E1äè£ÿÿ…Àt#H‹EØdH+%( …ÿ HƒÄD‰àA\A]A^]ÃH5<% L‰ïèá¢ÿÿA‰Ä…ÀtRH5<% L‰ïèË¢ÿÿA‰Ä…ÀutÇnK‹ ë¥ „ H}ÔL‰êL‰öA‰Äè^œ …Àx:‹EÔ‰IK‹ éyÿÿÿ @ Ç2K‹ éfÿÿÿ‹5·F L‰é1ÿ1ÀH!<% è A¼ÿÿÿÿéBÿÿÿ D H5ÄI& L‰ïèA¢ÿÿA‰Ä…Àt*H5é;% L‰ïè+¢ÿÿA‰Ä…Àu«ÇÎJ‹ éÿÿÿ D ǺJ‹ éîþÿÿè<’ÿÿff. „ ó úUH‰ÐH‰åAWAVAUATI‰ôSH‰ûHìÈ dH‹%( H‰UÈ1ÒHc— H ’HŠH‰ùH‹x0HÁâH)ÑHP0H9ׄV Hƒï0H9ø„I HƒéhH‹QXë € H‹0Hƒï0H9ø„' H9—¨ uæ‹pøHï@ èŸô I‰ÅH…À„ ò ÃC) òA… f/ÁƒH òH,ÐHƒú†¤ ¸ M@ H9ÂHFÂIƒ½@ ‰Á…. Iƒ½H … HƒútmIƒ½P … ƒøtZIƒ½X …ù ƒøtGIƒ½` …æ ƒøt4Iƒ½h …Ó ƒøt!Iƒ½p …À ƒøuIƒ½x … IÅ L‰ïèÆš L‰ïò…ÿÿÿèöš òÿÿÿ艛 ë € ‹@ø…ÀtAÆD$ ‹‹ I‹t$1ÀLp™& I‹<$HÔF% èߎ A‰ÅH‹EÈdH+%( …C HÄÈ D‰è[A\A]A^A_]à @ ò\ÁòH,ÐHºú?éªþÿÿ D Lµ ÿÿÿL‰Ê¾ IÅ L‰÷èZþ ¾ Hï˜& Hcø1À)þI‰ÿL÷HcöèYŽ L‰ïAÇèÞ™ L‰ïò…ÿÿÿèš òÿÿÿè¡š E…ÿ„%ÿÿÿAƒïM‰ðL@ÿÿÿ¾€ IcÇAÁÿ L‰ïH 9% HiÀVUUUH9% HÁè A)Ǹ èå ‹‹ M‰è1ÀI‹t$I‹<$HºE% AƒÇèÁ A‰ÅE…ÿ„ÙþÿÿI‹t$HcøL'˜& D‰ùH]ˆ% 1ÀH)þI<$èŽ AÅéªþÿÿèñŽÿÿó úULJ0H‰ÑLV0H‰åHƒìdH‹%( H‰Eø1ÀH‹B0H‹V0I9ÁA”ÀL9ÒA”ÂE„Àt'E1ÀE„Ò„ó H‹EødH+%( …6 ÉL‰Àà E„Ò…Ï Lc‡ Hƒè0Hƒê0O €OˆIÁàL)ÇHcèHiÿø H=g H9Á„Ü H‹XëH‹@0Hƒè0H9Á„§ H9¸¨ uæH9Öué„ @ H‹R0Hƒê0H9ÖtsH9º¨ uêH…À„„ ó~‘C) ò€ IÇÀÿÿÿÿòŠ fTÂfTÊf/Á‡%ÿÿÿE1Àf/ÈA—Àéÿÿÿ „ E1ÀI9ÁA”ÀOD ÿéùþÿÿ @ H÷ØMÀéêþÿÿ D 1ÀH9Ö…rÿÿÿE1ÀéÒþÿÿA¸ éÇþÿÿH9ÖtèH‹X1ÀéOÿÿÿèUÿÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀHB0H9B0u#HN01ÀH9N0uH‹UødH+%( u/ÉÃf D H‹Ž H‰ÈH÷ØHHÁH‹Š H‰ÊH÷ÚHHÑH)ÐëÂèÜŒÿÿff. „ ó úU1ÉfïÀH‰åAWAVI‰ÖAUI‰õATI‰üSHƒìhI‹^0dH‹%( H‰EÈ1ÀHc‡ f‰MÄHÇE€ H€H‰Á)EHH‰úHÇEˆ HÁàÇEÀ H)ÂIF0)E )E°H9Ãt]Hƒë0I9ÞtTHƒêhH‹RXëf. „ H‹[0Hƒë0I9Þt3H‹ƒ¨ H9Ðuç…É„ ƒù‡¡ H5‡Ä# ‰ÉHcŽHò>ÿâ …Ét\L}€ƒù„ Hƒ=/rŒ „Ñ I‹uI‹} L‰ù1ÀH‚0% èHŠ H‹UÈdH+%( …r HeØ[A\A]A^A_]Ãf D I‹¾¨ è„ Hƒ=ÔqŒ I‹V@„‚ A€¾ L}€Lï& uŒH…Òˆ³ fïÀòH*ÂòYƒ=) H…Àˆ{ fïÉòH*Èò^ÁL}€L‰Â¾F L‰ÿ¸ 褉 Hƒ=dqŒ …5ÿÿÿf D I‹uI‹} M‰ø1ÀA‹Œ$ HdA% èo‰ é"ÿÿÿf. „ €» „ òƒ L}€¾F ¸ HV4% L‰ÿè.‰ éºþÿÿH‹K@L}€H Q% ¾F L‰ÿ1Àè ‰ é—þÿÿ‹äB‹ ƒú„a …Ò„ ƒú…ë I‹F@H…Àˆf fïÉòH*ÈH‹C@H…Àˆ¾ fïÀòH*ÀL}€¾F ¸ HÏ3% L‰ÿè—ˆ é#þÿÿA€¾ …+ €» „d H‹‹ L}€H…É„ôýÿÿHß3% ¾F L‰ÿ1ÀèMˆ éÙýÿÿA€¾ …á €» „H òƒ f/5?) L}€†¤ýÿÿH53% ¾F L‰ÿ¸ èú‡ é†ýÿÿL}€é}ýÿÿL}€ƒú…pýÿÿI‹Ž¨ €=ioŒ M‹N@L‹S@H‹‘° L‹€° tH‹‘¸ L‹€¸ HƒìL}€L‰ÑRH˜' ¾F L‰ÿ1À艇 XZéýÿÿfA€¾ L}€L…2% …×ýÿÿéuýÿÿI‹N@é8þÿÿL}€H]¶& ¾F 1ÀL‰ÿè?‡ éËüÿÿM‹~@I‹¾¨ èš M…ÿˆÆ fïÀòI*ÇòYÀ:) H…ÀˆŽ fïÉòH*Èò^ÁL‹s@H‹»¨ ò…xÿÿÿèR M…öˆ fïÀòI*ÆòYx:) H…Àˆ( fïÉòH*Èò^Áƃ ò\…xÿÿÿòƒ éKýÿÿH‹K@HƒìL}€ÿ5ô L‹å H²1% M‹N@éÕþÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉé…ýÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉépüÿÿH‰ÑƒâfïÀHÑéH ÑòH*ÁòXÀé8üÿÿI‹F@H‹K@ƃ H¯ d H¯d H)ÁH‰‹ éuýÿÿI‹F@ò 9) H…Àtˆí fïÉòH*ÈH‹C@H…Àˆ› fïÀòH*Àò^Áƃ òƒ érýÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéÃþÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉé]þÿÿL‰úAƒçfïÀHÑêL úòH*ÂòXÀé$þÿÿL‰òAƒæfïÀHÑêL òòH*ÂòXÀéMþÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéPÿÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀé-üÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéþþÿÿè.†ÿÿff. „ UHcÉLO0A‰ÐHiÉø LV0H‰åHƒìH‹V0H dH‹%( H‰Eø1ÀH‹G0L9È„¼ Hƒè0H9Ç„> L‹IXëf „ H‹@0Hƒè0H9Ç„ L9ˆ¨ uæI9ÒtYHƒê0H9òtPH‹IXëfH‹R0Hƒê0H9Öt;H9Š¨ uêH…À„ø ¹ L£Ára€¿ ¶Ž tFƒñD¶Éë D H÷ØMÉH‹EødH+%( …± ÉL‰ÈÃf. „ 1Àésÿÿÿf „ IÇÁÿÿÿÿ„ÉuÃH‹’ H‹€ I‰ÑI)ÁAƒøt©Aƒøt-fHnÀfHnÊIÇÁÿÿÿÿf/ÁwŒE1Éf/ÈA—Áé|ÿÿÿf D ó~ P:) fHnÒfHnÀIÇÁÿÿÿÿfTÑfTÁf(Êë½1ÀI9Ò…åþÿÿE1Éé<ÿÿÿèy„ÿÿA¹ é,ÿÿÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u‹ ¨<‹ H‰×1ÒÉéþÿÿè „ÿÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u‹ h<‹ H‰×º ÉéÂýÿÿè݃ÿÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u‹ <‹ H‰×º Éérýÿÿèƒÿÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u‹ È;‹ H‰×º Éé"ýÿÿè=ƒÿÿff. „ fó úUH‰ùH‰åAWAVAUATI‰ÔSH‰óHìÈ dH‹%( H‰EÈ1ÀHc‡ H€HH‰úI‹|$0HÁàH)ÂID$0H9Ç„´ Hƒï0I9ü„§ HƒêhH‹BXë D H‹0Hƒï0I9ü„‡ H9‡¨ uæA‹t$øHï@ HÇ… ÿÿÿ HÇ…(ÿÿÿ D‹© Ç…0ÿÿÿ èvå I‰ÆH…À„2 M‹¾¸ I‹”$ˆ ÆvhŒ I‹¼$€ I‹I‹wHpèl I‹”$ˆ I‹wH‰…ÿÿÿI‹I‹¼$€ HpèE H‹ÿÿÿH‰…ÿÿÿI‰ÀH‹~Œ H9Á„„ I9ÀtL¥@ÿÿÿM‹Ž H°+% 1À¾€ L‰çèK€ H½ÿÿÿè: H½ÿÿÿè: H‹sH‹;M‰àD‰éH8% 1Àè€ H‹UÈdH+%( …© HÄÈ [A\A]A^A_]à I‹OM‹G¾€ 1ÀL¥@ÿÿÿM‹Ž H2+% L‰çèÄ étÿÿÿ € ÆC 1Àë˜HÇ… ÿÿÿ A‹D$øHÇ…(ÿÿÿ Ç…0ÿÿÿ …ÀtÆC H‹sH‹;L… ÿÿÿ1À‹‰ HV7% èa éDÿÿÿèÇ€ÿÿ € ó úUH‰ÑH‰åATSH‰óHƒì0dH‹%( H‰Eè1ÀHc‡ H€HH‰úHÁàH)ÂH‹A0Hr˜HQ0H9ЄV Hƒè0H9Á„I H‹VXë H‹@0Hƒè0H9Á„/ H9¨ u怹 HÇEÐ HÇEØ D‹ ÇEà …³ €¸ tZò€ LeÐH*% D‰É1À¾ L‰çòEÈèp~ H‹sH‹;L‰âòEÈèü¤ H‹UèdH+%( …ú HƒÄ0[A\]ÃH‹Q@ò Ü1) H…Òtˆ¼ fïÉòH*ÊH‹P@H…ÒxOfïÀòH*Âò^ÁÆ€ ò€ édÿÿÿf D H‹sH‹;Lñ¬& 1ÀD‰ÉHÆ5% èÑ} épÿÿÿ @ H‰ÑƒâfïÀHÑéH ÑòH*ÁòXÀëŸ D ‹ H‹sLEÐ1ÀH‹;H~5% HÇEÐ HÇEØ ÇEà èr} éÿÿÿH‰ÑƒâfïÉHÑéH ÑòH*ÉòXÉé/ÿÿÿèº~ÿÿf. „ ó úUH‰åAUATSH‰óHƒì(dH‹%( H‰EØ1ÀHc‡ H €HˆH‰ùHÁàH)ÁH‹B0Hq˜HJ0H9È„ Hƒè0H9„ H‹NXë @ H‹@0Hƒè0H9„÷ H9ˆ¨ u怺 HÇEÀ HÇEÈ ‹ ÇEÐ …¤ €¸ …‡ H‹R@L‹`@Æ€ L¯%ØýŒ H¯ØýŒ I)ÔL‰ LmÀHÕ'% ¾ 1ÀL‰ïèD| fïÀòI*Äèæ¡ H‹sH‹;M‰àH‰ÂL‰é1Àèo H‹UØdH+%( u{HƒÄ([A\A]]à D L‹ ë™ € H‹sH‹;Lñª& 1ÀHÉ3% èÔ{ ë³f‹ H‹sLEÀ1ÀH‹;H¦3% HÇEÀ HÇEÈ ÇEÐ èš{ évÿÿÿè }ÿÿó úUH‰ÐH‰åAVAUI‰õATI‰üSHƒì0H‹X0dH‹%( H‰UØ1ÒHc— H ’HŠH‰ùHÁâH)ÑHP0H9Ó„» Hƒë0H9Ø„® HƒéhH‹QXë @ H‹[0Hƒë0H9Ø„ H9“¨ u总 HÇEÀ HÇEÈ ÇEÐ tvòƒ A‹Œ$ LeÀHT&% 1À¾ L‰çòE¸ƒéè´z I‹uI‹} L‰âòE¸¸ 躡 H‹UØdH+%( …† HƒÄ0[A\A]A^]Ãf. „ L‹p@H‹¸¨ èÐ M…öˆ‡ fïÀòI*ÆòYö-) H…Àˆ˜ fïÉòH*Èò^ÁL‹s@H‹»¨ òE¸è‹ M…öˆò fïÀòI*ÆòY±-) H…Àˆ¸ fïÉòH*Èò^Áƃ ò\E¸òƒ éôþÿÿfL‰òAƒæfïÀHÑêL òòH*ÂòXÀòY^-) H…À‰hÿÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéSÿÿÿ € I‹uI‹} LEÀ1ÀA‹Œ$ HS1% HÇEÀ HÇEÈ ÇEÐ èGy é¨þÿÿfH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉé3ÿÿÿfL‰òAƒæfïÀHÑêL òòH*ÂòXÀéøþÿÿèlzÿÿff. „ ó úULB0H‰ÑLN0H‰åHƒìH‹R0dH‹%( H‰Eø1ÀH‹F0I9ÐA”ÂL9ÈA”ÁE„Òt'1ÀE„É„´ H‹UødH+%( …î Éà € E„É… Lc‡ Hƒê0Hƒè0O €OˆIÁàL)ÇHcèHiÿø H=×ùŒ H9Ñ„– H‹Xë H‹R0Hƒê0H9ÑtkH9º¨ uêH9ÆuëK H‹@0Hƒè0H9Æt;H;¸¨ uêH…ÒtKH‹€ H+‚ éNÿÿÿf1ÀI9ДÀHD ÿé:ÿÿÿf D H÷ÚHÀé)ÿÿÿ D 1ÒH9Æu®1Àéÿÿÿ¸ é ÿÿÿH9ÆtêH‹X1Òëèyÿÿff. „ ó úULJ0H‰ÑLV0H‰åHƒìdH‹%( H‰Eø1ÀH‹B0H‹V0I9ÁA”ÀL9ÒA”ÂE„Àt'E1ÀE„Ò„Û H‹EødH+%( … ÉL‰Àà E„Ò…· Lc‡ Hƒè0Hƒê0O €OˆIÁàL)ÇHcèHiÿø H=wøŒ H9Á„À H‹XëH‹@0Hƒè0H9Á„ H9¸¨ uæH9Öuëo € H‹R0Hƒê0H9Öt[H;º¨ uêH…Àtlò€ òŠ IÇÀÿÿÿÿf/Á‡9ÿÿÿE1Àf/ÈA—Àé)ÿÿÿ @ E1ÀI9ÁA”ÀOD ÿéÿÿÿ @ H÷ØMÀéÿÿÿ D 1ÀH9ÖuŽE1ÀéîþÿÿA¸ éãþÿÿH9ÖtèH‹X1Àékÿÿÿèwÿÿó úULJ0H‰ÑLV0H‰åHƒìdH‹%( H‰Eø1ÀH‹B0H‹V0I9ÁA”ÀL9ÒA”ÂE„Àt'E1ÀE„Ò„Û H‹EødH+%( … ÉL‰Àà E„Ò…· Lc‡ Hƒè0Hƒê0O €OˆIÁàL)ÇHcèHiÿø H=÷öŒ H9Á„À H‹XëH‹@0Hƒè0H9Á„ H9¸¨ uæH9Öuëo € H‹R0Hƒê0H9Öt[H;º¨ uêH…Àtlò€ òŠ IÇÀÿÿÿÿf/Á‡9ÿÿÿE1Àf/ÈA—Àé)ÿÿÿ @ E1ÀI9ÁA”ÀOD ÿéÿÿÿ @ H÷ØMÀéÿÿÿ D 1ÀH9ÖuŽE1ÀéîþÿÿA¸ éãþÿÿH9ÖtèH‹X1Àékÿÿÿèvÿÿó úUHTÛÿÿfHnâH‰åAWAVAUA‰ýATSH‰óHì¨ ó~¾·ˆ dH‹%( H‰EÈ1ÀHèèÿÿfHnÀfHnØflÒHÓ×ÿÿ Œ·ˆ )U°fHnøH\ãÿÿ)]fHnèflçflè)e )m€èÎ ‰…tÿÿÿ…Àˆ‚ 1öH=·áÿÿèò‹ E1ÀD‰ïH‰ÞH r¶ˆ HK{Š è†Ü €=+) A‰Å… €='õŒ t ƒ=Š-‹ …B €=RŒ … è„ 1ÿèw„ …ÀˆÓ ÇõôŒ E…í„) Aƒý„› D‰-ÛôŒ D‰èE1ÿ97-‹ ƒ IcýHiÿø è>› H‰»ôŒ I‰ÆH…À„{ ‹¡ôŒ …ÒŽ ¶ŽôŒ E„ÿ… H‹ AÇF0 AˆF*I‰NAÇFP ƒú„“ H‹KAˆ†" Adž( I‰Ž AdžH ƒútfH‹KAˆ† Adž I‰Žø IŽè Adž@ ƒút2¾ H‹<ó‰qPHƒÆHÁø Ç8ùÿÿ H‰¹ùÿÿˆ2ùÿÿ9òÓA¿ø 1ÛL-£Œ ë>¾ èvR I‹>A‰Äè› E„ätjH‹§óŒ ‹™óŒ ƒÃN48IÇø 9Óh I~L‰éºÿÿÿÿ1öè I‰H‰ÇH= ðÿÿv¢I‹N‹5L' 1ÿ1ÀHž % è(ð E‹E…Àˆ ‹š+‹ ‰Âƒâýƒú…p €=YŽŒ „ï ƒø”À„À„U H=&R‹ ÆYŒ ÆYŒ ÇR‹ Ç4R‹ Æ1R‹ ÆäXŒ èñÅ H. % H‰ë/ 1ÿ輎 …ÀˆÖ èO´ 1ÿ舂 L‹%ÁŒ M…ä„m ¾: L‰çèËxÿÿH‰…hÿÿÿH…ÀtL‰çè÷jÿÿH‰…hÿÿÿH…À„œ ‹=aòŒ L‹%bòŒ …ÿŽ5 H‹…hÿÿÿL-$ŒŒ ÇE° A¾ø L‰m H‰E € H‹M I|$ºÿÿÿÿ1öè3 I‰$I‰ÇH= ðÿÿ‡; H‹=Œ H…ÿ„ˆ Hƒ½hÿÿÿ „» L‹m¾: L‰ïèxÿÿH‰ÃH…À„Í L9脬 €x Æ „Ÿ LÜŒŒ I‹4$L‰ïIHüHQø褆 A‰Ç…Àˆí €{ M‹<$HÇE tHCH‰E € H‹5AñŒ H…öt L‰ÿH2ðŒ èÝ' A‰Ç…Àˆ¦ M‹<$L‰ÿè& A‰Ç…À…à I‹$H‹˜([ L‹+L9ët „ I½p 1öèbã M‹m L9ëuéHƒ=ŒŒ t H=ŒŒ 芗 ƒ=@)‹ „Ú ƒE°H‹ÓðŒ ‹M°‹=ÂðŒ N$0IÆø 9ùŒ‡þÿÿD‰½tÿÿÿI‰ÇI‹ƒ=ÿ(‹ H‹€([ H‰…XÿÿÿH‹ H‰…`ÿÿÿ„r H9…Xÿÿÿ„Ù » H‹…`ÿÿÿI·ø A¾ð A½ Hp H‰…HÿÿÿƒÿŽ¥ ˆ]°M‰ùH‹HÿÿÿE‰ïM‰õL‹µ`ÿÿÿH‹H‹([ H‹H9Ât\A‹Në „ H‹ H9ÂtF;HuóL‹XM9^uéL p H‰ßL‰fXL‰æèsö €=ÅïŒ u L‰æH‰ßè ø L‹ ÀïŒ ‹=²ïŒ AƒÇK4)IÅø A9ÿŒzÿÿÿ¶]°€={# „b ‹5w# …öƒ=xïŒ Ž €=W# … H‹ ¦íŒ º 1Û¾ H=% A¾ø L%% èy‡ÿÿ‹ 3ïŒ H‹4ïŒ L-% …ÉJéš @ L‹@L ™³& H‹=NíŒ 1ÀL‰âƒÃ¾ èÔmÿÿH‹õîŒ LðIÆø ; ÝîŒ U ‹HP…Éu¸L‹@M‰é1É븉…tÿÿÿI‹L$H% ‹5¡" 1ÿ1Àè„ë L‹=¥îŒ ‹=—îŒ …ÿŽ A½ø E1äM‰þ I‹>Hÿ ðÿÿwè_ I‹~`H…ÿtè‘å Iž IÆ H‰ßHè èè” L9óuìH‹==îŒ AƒÄN4/IÅø D;% îŒ |èhjÿÿHƒ=8‰Œ t H=/‰Œ è©” H‹…hÿÿÿH…ÀtH‰Çè>jÿÿH‹EÈdH+%( …/ ‹…tÿÿÿHĨ [A\A]A^A_]ÃD¶=C+ E„ÿtYHÔ% H ¾% A½ fHnØfHnÁ¸ flÃ)hQ‹ é®øÿÿÇÝ%‹ éaøÿÿè¿ö €=`íŒ „Bøÿÿé0øÿÿ¸ A½ A¿ érøÿÿH‹A½ A¿ H‰Q‹ ¸ éRøÿÿLTˆŒ H‰ÆIHüHQøè ‚ A‰Ç…Àˆi M‹<$é”ûÿÿI‹$¾ H‹¸([ è§ä I‰D$`H…À…üÿÿÇ…tÿÿÿôÿÿÿL‹=ÐìŒ ‹=ÂìŒ é&þÿÿ D L‹5¹ìŒ ‹«ìŒ »ø E1äL=\¥# L-UzŒ …Òpé @ Hcå$‹ L‰÷A‹4‡èuÔÿÿ€=fìŒ …ä ¶[ìŒ A¸ „ÀuM€=KìŒ t D‰ÆL‰÷èCÔÿÿL‹5DìŒ AƒÄIÞHÃø D;%'ìŒ E…äu”1öL‰÷èÔÿÿA¸ ë³foe fomAdžè I¶X fo}°L‰÷D‰…tÿÿÿA¦` A®€ A¾ H‰µxÿÿÿè»ÒÿÿH‹µxÿÿÿL‰ïè<£ H‹µxÿÿÿL‰ïè£ €=‘ëŒ D‹…tÿÿÿ…;ÿÿÿéAÿÿÿH Íÿÿfou L‰÷foU€fo]°I‰† I¶P Adžà A¶X A–p Až€ H‰µxÿÿÿè.ÒÿÿH‹µxÿÿÿL‰ï询 H‹µxÿÿÿL‰ïè £ é£þÿÿ‹=m#‹ …ÿtV¿ è{‘ H‰ÆH…À„© foe°ƒ=C#‹ `0w"‹7#‹ Hd£# Hc‚HÐ>ÿàHKÌÿÿH‰F@H=pxŒ èû¢ Çe' éÙ÷ÿÿD‰½tÿÿÿL‹=–êŒ ‹=ˆêŒ éìûÿÿH‹ \N‹ AÇF0 AˆF*I‰NAÇFP ƒú„‰öÿÿH‹<N‹ Adž( Aˆ†" I‰– AdžH éYöÿÿHÇ…hÿÿÿ é´÷ÿÿI‰Æ‹v"‹ ÆC…Œ ‰Áƒáýƒù…RýÿÿéÝöÿÿL%…Œ L‰þL‰ïIHüHQøèî~ A‰Ç…Àˆ7ÿÿÿHÇE M‹<$éZøÿÿH‹åÿÿH‰F@éûþÿÿHæÿÿH‰F@éëþÿÿH»åÿÿH‰F@éÛþÿÿHåÿÿH‰F@éËþÿÿH‹ ÃçŒ º ¾ H=5% è¥ÿÿH‹½`ÿÿÿ¾ èS €=FéŒ …b H‹…`ÿÿÿH‹€¸ ‹P$…Ò„ì H‹…`ÿÿÿH‹€° H‰E€ @ Hƒ}€ „B L‹e€L‰çM‰çèΡ ƒ=[!‹ H‰E€„d H‹ îèŒ ‹5àèŒ Hø ƒþ~¼IW0HÇE ð ÇE° H‰UI‹W0f „ H;Ut’HZÐI9ß„ý H‹@Xë € H‹[0Hƒë0I9ß„ß H9ƒ¨ uæƒ=Ó ‹ ‡* ‹Ç ‹ H¡# Hc‚HÐ>ÿàfM‹g@I‹¿¨ è0ø M…äˆS fïÀòI*ÄòYV) H…Àˆ fïÉòH*Èò^ÁL‹c@H‹»¨ ò…xÿÿÿèè÷ M…䈤 fïÀòI*ÄòY) H…Àˆµ fïÉòH*Èò^Áƃ H‹ ÂçŒ ‹5´çŒ ò\…xÿÿÿòƒ @ ƒE°H‹E ‹U°HÈ9ÖŽrþÿÿHE ø I‹W0éÉþÿÿf „ I‹W@H‹C@ƃ H¯AçŒ H¯AçŒ H)ÐH‰ƒ ë¥ D I‹G@ò \) H…Àtˆ‚ fïÉòH*ÈH‹C@H…ÀˆN fïÀòH*Àò^Áƃ òƒ éRÿÿÿfL³ÀýÿÿL£(ÿÿÿL‰æL‰÷L‰µxÿÿÿèpý L‰çè˜þ HCÀH³hÿÿÿL‰çfHnÈHCÐfHnÀHu flÉflÀKÀH‰C˜H.ÙÿÿH‰C¨CÐèqž ÆCü1É1ÒL‰öH‰ßèÞ A€ü t €{ü …a H‹ ^æŒ ‹5PæŒ é«þÿÿL‰âAƒäfïÀHÑêL âòH*ÂòXÀòYY) H…À‰KþÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉé6þÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéÐýÿÿL‰âAƒäfïÀHÑêL âòH*ÂòXÀé—ýÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéþÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéiþÿÿM¬$(ÿÿÿM´$ÀýÿÿL‰îL‰÷èü L‰ïè6ý ID$ÀI´$hÿÿÿL‰ïfHnÈID$ÐfHnÀH flÉflÀAL$ÀI‰D$˜HÆ×ÿÿI‰D$¨AD$Ðè AÆD$ü1É1ÒL‰öL‰çèq éüÿÿI‹‡àýÿÿL‹`M…ätVL‰½@ÿÿÿ D H‹ƒàýÿÿL‹pë! L‰÷è˜ L‰æL‰÷I‰Åèz H…Àt5M‰îM…öuÝL‰çèu I‰ÄM…äu½L‹½@ÿÿÿH‹½xÿÿÿ1öèøá é&þÿÿ L‰çèH I‹¶¸ IL$0IV0I‰ÇI‹D$8fHnÁI‰T$8D‹NpfHnøflÇAF0H‰AƆ E…É„H I‹¼$¸ D‹WpE…Ò„3 Lc^tH‹F 1ÒI÷óLc_t1ÒI‰ÅH‹G I÷óL‰êH)€=é㌠I‰– „ü fo|) fïÀfïöI†@ H‰…PÿÿÿIŽ Idž( A¶ A–0 A†@ A†P A†` A†p E…ÉŽ“ E…ÒŽŠ E1íH‰8ÿÿÿfïÀH‰ËD‰èM‰õA‰ÆëAƒþt]òA… McÆJ‹DÆ(J+DÇ(H‰ÆH÷ÞHHðò,Àƒø H‹PÿÿÿH˜H‰4ÁH‰ßAƒÆè^l I‹µ¸ D;vp}I‹¼$¸ D9wpH‹8ÿÿÿ @ M‰üé>þÿÿL‹¡ I‹\$H…Û…$ H‹½Hÿÿÿ1öè-à ƒ=‹ uÆÌHŒ D¶ ³HŒ fïÀ1É1Ò¶5‚ L‹×àŒ H‹½HÿÿÿAƒñƒöE¶É@¶öèÍ H‹…`ÿÿÿH‹ H‰…`ÿÿÿH;…Xÿÿÿ„Á÷ÿÿL‹=W⌠‹=I⌠1Ûé×ñÿÿH‹…`ÿÿÿH‹€ H‹@H‰E€éùÿÿH‹½`ÿÿÿè{X „ÛH ž¦& H‹=SàŒ I‰ÀHn% H¶ % ¾ HDÈ1ÀèÊ`ÿÿé\òÿÿH‹`ÿÿÿH‹¸ ‹@$…À„ìþÿÿH‹™° L¡¨ H…Ûuééþÿÿ @ H…Û„`øÿÿH‰ßI‰ÝI‰Þèiš H‰ÃIE0I9E0uÜM;l$t4L‰ïL‰æèš“ L‰÷èbÉ ëÀL‰ÿéKóÿÿ‰…tÿÿÿI‹L$Hü % éžòÿÿL‰ïèš I‰D$ë½H² % ‹5) 1ÿ1Àè Þ Ç…tÿÿÿÿÿÿÿé/óÿÿÇ…tÿÿÿêÿÿÿM‰çéfðÿÿI‰ÅI‹‡ø L‹ ([ L9Xÿÿÿ„VòÿÿI‹ $I9Ü„ A‹Eëf. „ H‹I9Üt_;CuóH‹KI9MuéA‹µè I‹`è¹Ú I‰ÆH…À„öÿÿ‹³è I‹¿X è›Ú H‰ÃH…À„êõÿÿH‰ÆL‰÷èôÚ H‰ÞL‰÷èÙÛ M‹m L;Xÿÿÿ…kÿÿÿé¾õÿÿL‰èH‹ H;…XÿÿÿuôéªõÿÿƒE°H‹] ‹}°H9÷÷ÿÿHÃø H‰] éh÷ÿÿ „ ‹5þ 1ÿH’ % 1ÀèÚÜ L‹=ûߌ Ç…tÿÿÿêÿÿÿ‹=ãߌ éGñÿÿH5×eŠ H=ð ˆ è· Ç…tÿÿÿôÿÿÿéÎñÿÿ @ Hæ % éqþÿÿè—_ÿÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀÇ“ H‹EødH+%( uÉ1ÀÃèS_ÿÿ ó úUA‰ù¹T Hd& E1ÀH‰åAWAVH½ ýÿÿLµ ýÿÿAUL{ûÿÿATfInÝL¥ýÿÿSHìx dH‹%( H‰EÈ1ÀÆ…ûÿÿ Ç…{ûÿÿ HÇ…ýÿÿ óH«H è% D‰ÏH¸ i H‰… ýÿÿfHnÁHP H 0% Ç… ÿÿÿ fHnÈH % flÁfHnÐH¸ F …(ýÿÿfHnÂHº& flÂH‰…€ýÿÿH«% …8ýÿÿfHnÀHÊ % H‰… ýÿÿflÃH¸ v H‰…àýÿÿH…|ûÿÿfHnàHµ % …ˆýÿÿfHnÁH‰… þÿÿflÄH¸ g H ð.& H‰…@þÿÿH…}ûÿÿfHnèH % …èýÿÿfHnÂH‰…`þÿÿflÅH¸ f H„ % H‰… þÿÿH…~ûÿÿfHnð…HþÿÿHá% fHnÁflÆH‰…ÀþÿÿL‰áH…ûÿÿfHnø…¨þÿÿHC % fHnÂH‰… ÿÿÿflÇHC % L‰òH‰…ýÿÿ…ÿÿÿè„Ä ‰…lûÿÿ…À…’ €½}ûÿÿ t€½|ûÿÿ …h €½{ûÿÿ …[ fïÀ¹( ºÿÿÿÿ1öH‹Œ …˜ûÿÿH½Ðûÿÿ…¨ûÿÿH‰…€ûÿÿ¶…~ûÿÿÇ…¨ûÿÿ ˆ…¢ûÿÿ1ÀóH«H | HÐûÿÿH½€ûÿÿ…ˆûÿÿH‰…püÿÿHúüÿÿH‰…àüÿÿ…¸ûÿÿè§ð I‰ÄH= ðÿÿ‡¸ €½ ûÿÿ …ƒ I‹„$([ H‹H9Øt@E1ÿA¾ fH‹‘ÚŒ H‰ßL‰îè> ƒ{H‹EDþI;œ$([ uÙE„ÿt €½ûÿÿ tCL‰çèô H‹EÈdH+%( uk‹…lûÿÿHÄx [A\A]A^A_]à @ H‰ÇèÐ épÿÿÿ H=áÛ& èlqÿÿë¯f. „ ‰…lûÿÿë¥H‰Û& L‰öL‰ç1Àè$³ L‰öL‰çèé² è„[ÿÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀÇ{ÛŒ H‹EødH+%( uÉÃèE[ÿÿ D ó úUH‰åHƒìdH‹%( H‰Eø‹F‰BÛŒ Ç4ÛŒ H‹EødH+%( uÉÃèþZÿÿff. „ UH‰åAWI‰÷AVI‰þAUI‰ÍATSHƒì(DˆE¿dH‹%( H‰EÈ1ÀÆ € ¾ L‰ÿèû`ÿÿI‰ÄH…À„ï AÆ$ L‰þL‰ïèßdÿÿA¶] €û#„± ¾) L‰ïèÄ`ÿÿI‰ÇH…À„¨ ¶„Û„ èUÿÿH‹ë €û|t{A¶_IƒÇ„ÛtnH¾ÃöDBtã€û|t^HuÀL‰ÿè‚vÿÿH‹EÀH…ÀtI€8 uD€xuu>€xsu8€}¿ tòYJ ) è5iÿÿº ò,À9ÐOÂ1Ò…ÀHÂH˜Aƒ†f „ AÆE M|$é ÿÿÿM‰ïéSÿÿÿ „ H‹EÈdH+%( uHƒÄ(L‰þL‰ï[A\A]A^A_]éØcÿÿèƒYÿÿ ó úUI‰øH‰÷H5% fïÀH‰åHƒìpdH‹%( H‰EøI‹@H‰uH5e% H‰u H5µ& H‰uÀ)EàHˆ¨ H‰M˜Hˆ¬ H‰M¨H ž % H‰M°Hˆ° H‰M¸Hˆ´ Hœ H‰MÈH 5% H‰EØ1ÀH‰MÐ…Òu Huè‰! H‹UødH+%( uÉÃèÃXÿÿ ó úUH ¼W% fïÀH‰åHƒì@dH‹%( H‰EøH‹GH‰MÀ)EàHˆ H¤ H‰MÈH % H‰EØ1ÀH‰MÐ…Òu H‰÷HuÀè! H‹UødH+%( uÉÃèHXÿÿ „ ó úUH‰åAVI‰öAUATSHƒìL‹oH‰÷dH‹%( H‰EØ1Àè [ÿÿHxI‰ÄèƒjÿÿH…ÀtNHxIT$L‰öH‰ÃèŠQÿÿI‹EfInÅI‰]fHnÈflÁH‰1ÀH‹UØdH+%( uHƒÄ[A\A]A^]øôÿÿÿëÝè¤Wÿÿ @ ó úUH‰åSHƒìH‹_dH‹%( H‰Eè1À…Òt HÇ H‹UèdH+%( uNH‹]øÉÃH‰÷H5æ‹ è!X HƒøÿtH=ÿ vH‰1ÀëǸÿÿÿÿëÀ‹53 H˜×& 1ÿ1ÀèÔ ¸ÿÿÿÿë£èWÿÿ UH‰åAWI‰ÿH‰÷AVI‰öAUATSHì( dH‹%( H‰EÈ1ÀèïYÿÿL‰ÿH‰Ãè H…À„< H‰ÇI‰Ä¾ 1Àè)sÿÿA‰Å…ÀˆÞ L‰÷è6OÿÿH…À„9 Æ HSH‰ÆD‰ïH‰•°ýÿÿ1ÛH‰…¸ýÿÿèZlÿÿH‹•°ýÿÿL‹•¸ýÿÿH9ÂuGL‰×è¿RÿÿD‰ïèWTÿÿL‰çèò H‹EÈdH+%( …Ó HÄ( ‰Ø[A\A]A^A_]à „ èkkÿÿº »ÿÿÿÿHµÀýÿÿ‹8èÀ M‰øL‰ñ¿ ‹5ö I‰ÁH°Ö& 1ÀèÑÒ L‹•¸ýÿÿénÿÿÿ D èkÿÿº »ÿÿÿÿHµÀýÿÿ‹8èp ‹5± L‰ùHCÖ& I‰À¿ 1Àè„Ò é8ÿÿÿ‹5 L‰ù¿ 1ÀH¦% »ÿÿÿÿè^Ò éÿÿÿèdUÿÿƒËÿéýþÿÿff. „ UH‰åAVAUI‰ýATHƒìdH‹%( H‰EØ1ÀèÀ L‰ïpÿèk …ÀPD` IÐÁúƒÂ…ÀDIàHcÒAÁüMcäIÔL‰çèsgÿÿH…ÀtII‰ÆL‰âH‰ÆL‰ïè H=>% L‰öè¾ýÿÿL‰÷A‰Äè#QÿÿH‹EØdH+%( u.HƒÄD‰àA\A]A^]Ë5£ Hã% ¿ 1ÀAƒÌÿèxÑ ëÃèTÿÿUH‰åAWI‰ÿH‰÷AVI‰öAUATSHì( dH‹%( H‰EÈ1Àè_WÿÿL‰ÿH‰Ãèy H…À„< H‰ÇI‰Ä¾ 1Àè™pÿÿA‰Å…ÀˆÞ L‰÷è¦LÿÿH…À„9 Æ HSH‰ÆD‰ïH‰•°ýÿÿ1ÛH‰…¸ýÿÿèÊiÿÿH‹•°ýÿÿL‹•¸ýÿÿH9ÂuGL‰×è/PÿÿD‰ïèÇQÿÿL‰çèb H‹EÈdH+%( …Ó HÄ( ‰Ø[A\A]A^A_]à „ èÛhÿÿº »ÿÿÿÿHµÀýÿÿ‹8è0 M‰øL‰ñ¿ ‹5f I‰ÁH Ô& 1ÀèAÐ L‹•¸ýÿÿénÿÿÿ D è‹hÿÿº »ÿÿÿÿHµÀýÿÿ‹8èà ‹5! L‰ùH³Ó& I‰À¿ 1ÀèôÏ é8ÿÿÿ‹5ý L‰ù¿ 1ÀH % »ÿÿÿÿèÎÏ éÿÿÿèÔRÿÿƒËÿéýþÿÿff. „ ó úUH‰åAVI‰Öº AUE1íATI‰üSH‰óH5 % HƒìdH‹%( H‰EØ1ÀèÁPÿÿ…Àu@H5öÿ$ L‰çè.bÿÿA‰Å…ÀugH5îÿ$ H‰ßèbÿÿ…ÀtH53% H‰ßèbÿÿ…Àu#I‰^HH‹EØdH+%( u6HƒÄD‰è[A\A]A^]Ë5 1ÿ1ÀA½ÿÿÿÿH÷Ò& èòÎ ëÃA½ÿÿÿÿë»èóQÿÿ ó úUH‰åAWAVAUATSHƒì8dH‹%( H‰EÈ1ÀHÇE° …Ò…A H‰óH…ö„5 Lm°H‰ßL‰îè1Ç I‰ÄH…À„å L‰êH‰ÞH‰Çè÷É A‰Åƒøê„ L5Iÿ$ HÇE¸ L‰÷HÇEÀ è‘ÿ H‰E¨H…À„I H‰ÇH5Æ& è hÿÿI‰ÅH…À„[ LuÀH]¸ @ L‰éº L‰öH‰ßèUbÿÿHƒøÿt/L‹}¸L‰çL‰þè0Ð „ÀtÔL‰úH5·õ$ ¿ 1Àèæfÿÿë¼ @ H‹}¸H…ÿtè2MÿÿL‰ïèjTÿÿH‹}¨èdÿ L‰çèù 1ÿèÒZÿÿfHƒ}°EíAƒå AƒíH‹EÈdH+%( …ê HƒÄ8D‰è[A\A]A^A_]ÃA½ÿÿÿÿëÓH‹M°‹5m 1ÿ1ÀHûý$ H)ÙHƒÁèBÍ ‹5P H‰Ù1ÿHùý$ 1Àè)Í H‹M°1ÿ1À‹5/ A¸^ Håý$ H)ÙƒÁèÍ L‰çèK éfÿÿÿ‹5 L‰ñ¿ H ý$ A½ÿÿÿÿèÖÌ L‰çè  é9ÿÿÿ‹5× L‰ñ¿ 1ÀH²ý$ AƒÍÿè©Ì H‹}¨èSþ L‰çèèÁ éÿÿÿèžOÿÿff. „ UH=–ý$ H‰åAVAUATL%þü% SL‰æHƒìdH‹%( H‰EØ1ÀèLøÿÿ…ÀˆŒ H5fý$ H=cý$ è1øÿÿ…Àˆq L-CX& H=Wý$ L‰îèøÿÿ…ÀˆS èµ H‰ÇI‰Æè»ùÿÿL‰÷‰Ãèc …Ûˆ1 L‰æH=*ý$ èÚ÷ÿÿ…Àˆ L‰æH=#ý$ èÃ÷ÿÿ…Àˆ L‰îH=ý$ L5lý$ è¥÷ÿÿL‰îH=ý$ è–÷ÿÿL‰îH=ý$ è‡÷ÿÿL‰îH= ý$ LmÐèt÷ÿÿ1ÀL‰ò¾ H ý$ L‰ïèK_ÿÿ…ÀxH‹}ÐL‰æèK÷ÿÿH‹}Ðè²Jÿÿ1ÀH ý$ L‰òL‰ï¾ è_ÿÿ…ÀxH‹}ÐL‰æè÷ÿÿH‹}Ðè€Jÿÿ1ÀH *û$ L‰òL‰ï¾ èç^ÿÿ…ÀxH‹}ÐH5œû% èãöÿÿH‹}ÐèJJÿÿ1ÀH ¯ü$ L‰òL‰ï¾ è±^ÿÿ…ÀxH‹}ÐH5fû% èöÿÿH‹}ÐèJÿÿ1ÀH ˆü$ L‰òL‰ï¾ è{^ÿÿ…ÀxH‹}ÐL‰æè{öÿÿH‹}ÐèâIÿÿ1ÀH eü$ L‰òL‰ï¾ èI^ÿÿ…ÀxH‹}ÐL‰æèIöÿÿH‹}Ðè°Iÿÿ1ÀH Eü$ L‰òL‰ï¾ è^ÿÿ…ÀxH‹}ÐL‰æèöÿÿH‹}Ðè~Iÿÿ1ÀH :ú$ L‰òL‰ï¾ èå]ÿÿ…ÀxH‹}ÐL‰æèåõÿÿH‹}ÐèLIÿÿ1ÀH‹UØdH+%( uHƒÄ[A\A]A^]Ãf D ¸ÿÿÿÿë×è¼Lÿÿff. „ UH‰åAWAVAUATI‰üSHƒì8dH‹%( H‰EÈ1À¶G4„Àu Hƒ „Ê I‹$H‹z„ÀuIƒ|$ t è÷ÿÿ…Àˆª A‹¼$ …ÿtI1ÀH}¨H ýú$ ¾ Hæú$ è]ÿÿ…Àˆ„ H‹}¨H5Àù% èõÿÿH‹}¨‰ÃèlHÿÿ…Ûˆa A‹´$¤ …ötI1ÀH}¨H ù$ ¾ H‘ú$ èº\ÿÿ…Àˆ; H‹}¨H5kù% è²ôÿÿH‹}¨‰ÃèHÿÿ…Ûˆ I‹\$PMl$PI9ÝthL5óù$ ë € H‹I9ÝtPHsL‰÷èüöÿÿ…ÀyèHÍ& ‹5oÿŒ 1ÿ1ÀèRÈ ¸ÿÿÿÿH‹UÈdH+%( …¿ HƒÄ8[A\A]A^A_]à I‹\$`Ml$`L5“ù$ I9Ýu ë H‹I9ÝtHsL‰÷èŒöÿÿ…ÀyèëŽf D I‹\$pMl$pL5nù$ L9ëuë( „ H‹I9ÝtHsL‰÷èLöÿÿ…ÀyèéKÿÿÿ I‹œ$€ M¬$€ L5;ù$ L9ëu ëfH‹I9ÝtHsL‰÷è öÿÿ…ÀyèE‹Œ$œ E…ÉtAˆY Lm°¾ 1À¹ L‰ïLÝ% º è1fÿÿL‰îH=‚ø$ è2óÿÿ…Àˆ7 M‹Œ$ M…Ét?Lm°IÁé ¾ 1ÀL‰ï¹ º LŒ% èåeÿÿL‰îH=<ù$ èæòÿÿ…Àˆ÷ A€¼$˜ tI1ÀH}¨H zø$ ¾ H|ø$ è¥Zÿÿ…ÀˆÒ H‹}¨H5V÷% èòÿÿH‹}¨‰ÃèFÿÿ…Ûˆ¯ A‹Œ$¨ …ÉtI1ÀH}¨H ”ö$ ¾ H'ø$ èPZÿÿ…Àˆ‰ H‹}¨H5ãö% èHòÿÿH‹}¨‰ÃèEÿÿ…Ûˆf A‹”$¬ …ÒtI1ÀH}¨H ú÷$ ¾ HÒ÷$ èûYÿÿ…Àˆ@ H‹}¨H5Žö% èóñÿÿH‹}¨‰ÃèXEÿÿ…Ûˆ A‹„$° …À„Ò Lm¨L5‡÷$ 1À¾ H ¤÷$ L‰òL‰ïèœYÿÿ…Àˆí H‹}¨L=Mö% L‰þè‘ñÿÿH‹}¨‰ÃèöDÿÿ…ÛˆÇ 1ÀH q÷$ L‰òL‰ï¾ èUYÿÿ…Àˆ¦ H‹}¨L‰þèQñÿÿH‹}¨‰Ãè¶Dÿÿ…Ûˆ‡ 1ÀH C÷$ L‰òL‰ï¾ èYÿÿ…Àˆf H‹}¨L‰þèñÿÿH‹}¨‰ÃèvDÿÿ…ÛˆG A‹„$´ …À„¡üÿÿLe°A‰Á1À¾ L‰ç¹ º L^«% è·cÿÿL‰æH=ö$ è¸ðÿÿ…Àˆ 1Àé\üÿÿf „ E1ÿH]°L5$«% L-Çõ$ ë@f „ I‹$D‰þH‹x(è£ ¾ H‰ßL‰ò‰Á1ÀèüE H‰ÞL‰ïèáòÿÿ…Àx5AƒÇI‹$H‹x(èL A9Ç|·I‹$A¶D$4H‹z„À…Ëúÿÿé¾úÿÿ @ Hö$ é«ûÿÿ‹5ûŒ D‰É1ÿ1ÀHö$ èóà H"ö$ é†ûÿÿH°È& ézûÿÿHÔÈ& énûÿÿHøÈ& ébûÿÿH É& éVûÿÿH@É& éJûÿÿHö$ é>ûÿÿHÐÇ& é2ûÿÿHäÇ& é&ûÿÿHÈ& éûÿÿè†Fÿÿf D ó úUH‰åAWAVAUATSHì Hƒ $ HìÈ ¹ dH‹%( H‰EÈH¸ L¥0îÿÿH‰ûL‰çH‰…(îÿÿ1ÀóH«¿& è= „Àu¿ è/ „À„½ €{8 …¨ èhöÿÿ…Àˆ… L5oó% H=áa& L‰öèÊîÿÿ…Àˆ} H‰ßèùÿÿ…Àˆm H5Ió$ H=Ñó$ èŸîÿÿ…ÀˆŒ H=^õ$ èÐó I‰ÅH…À„} H‰Ç1ö1ÀèóaÿÿA‰Ç…Àˆ8 L‰ïèô 1Àº D‰ÿ¾ èü@ÿÿ€{8 D‰½(îÿÿ…) H5èò% H=Kó$ è(îÿÿ…Àˆ' H‹;L(îÿÿèø Æ…Àîÿÿ ë+ „ ºÿÿÿÿ¾ L‰ïè~Eÿÿ…Àxö….îÿÿ…] ‹ÅŒ …ÀtÓ€{8 …+ L‰öH=Ýò$ èºíÿÿ‹èÄŒ …À… €{8 uILÀïÿÿLµÀîÿÿë%f D HcÐL‰ñL‰îL‰çD¶ƒ™ è—éÿÿ€{8 uºÿ L‰îD‰ÿèQÿÿ…ÀÍfo%ú( ‹•€îÿÿ‹„îÿÿD¶³™ )…îÿÿ)… îÿÿfo ú( Ê)…°îÿÿfo…0îÿÿfþ…@îÿÿfþ…Pîÿÿfþ…`îÿÿfþ…pîÿÿfoÈfsÙfþÁfoÈfsÙfþÁf~À‰•îÿÿ„ž L ôó$ A¸. 1À¿ H ¹7% Hßó$ H5çó$ L-ÖÆ& è©YÿÿD‹0îÿÿL‰î¿ H /ˆ& LµF& AkÁ.QHîÿÿH‰îÿÿ™÷½îÿÿº. )ÂR1ÒQ¹ P1ÀèZYÿÿHƒÄ E„öA¾ …_ é» f‹5>÷Œ 1ÿHúò$ 1ÀèÀ L‰ïèÅñ D‰ÿèAÿÿ€{8 uèóÿÿ‹)ÃŒ …À„Ü ‹ ÃŒ ÷ØÀH‹UÈdH+%( …ö HeØ[A\A]A^A_]à D º. H5`‡& Áù LëE& )ÂVAÁú RÿµîÿÿPD‰ÒL‰î¿ 1Àè™XÿÿIƒÆHƒÄ Iƒþ„_ ANÿAº G‹ ´¸ AÓâD‰ñÓà‰ÁAkÁ.™÷½îÿÿAúÿ †º. H5æ†& LlE& )ÂVRÿµîÿÿPë‹f D H5ņ& D‰ÒÁù LEE& V¾. Áú )ÆVÿµîÿÿPL‰î¿ 1ÀIƒÆèöWÿÿHƒÄ Iƒþ„ ANÿAº G‹ ´¸ AÓâD‰ñÓà‰ÁAkÁ.™÷½îÿÿAúÿ ‡º. H5G†& LÃö$ )ÂVRD‰ÒÿµîÿÿPë‹ @ HµÀïÿÿºÿ D‰ÿH‰µîÿÿè…Nÿÿ…ÀˆŠüÿÿD¶ƒ™ H‹µîÿÿHcÐL‰çHÀîÿÿè\æÿÿéZüÿÿ € H=Hñ$ èäVÿÿé þÿÿ € D‹„îÿÿL¢ð$ AkÁ.™÷½îÿÿº. )ÂH …& H5JÄ& ¿ QH =Xƒ Rº ÿµîÿÿP1ÀèÙVÿÿHƒÄ é®ýÿÿD‹„îÿÿLóC& AkÁ.™÷½îÿÿº. )Â릋ÌÀŒ …À„3üÿÿ‹=¾ÀŒ HµÀïÿÿº èFø ‹5‡ôŒ Hvð$ 1ÿH‰Á1Àè`½ éIýÿÿH ð$ ‹5bôŒ 1ÿ1ÀèE½ A¿ÿÿÿÿé(ýÿÿ‹5HôŒ H ýÂ& HÁï$ 1ÿè ½ ¸ÿÿÿÿé.ýÿÿ¸ÿÿÿÿé$ýÿÿH Ã& ë®HÔï$ 륋5ôŒ Hàï$ 1ÿ1Àèã¼ éÌüÿÿèé?ÿÿf „ ó úUH‰åAWAVAUATSHì Hƒ $ Hƒì8dH‹%( H‰EÈH¸ H‰û¿& H‰…¸ïÿÿè´þ „Àu¿ è¦þ „À„{ H‹SPHCpH9Cp„t H óì$ H‰KH‹5_óŒ Hžï$ ¿ 1Àè8¼ è³ïÿÿ…Àˆ{ L53[& H5³ì% L‰÷èèÿÿ…Àˆã H‰ßèeòÿÿ…ÀˆÎ H‹sHH= í$ èíçÿÿ…ÀˆU è € H=§î$ èí I‰ÄH…À„x H‰Ç1ö1Àè<[ÿÿL‰çA‰Åèdí E…íˆX º ¾ D‰ï1ÀèD:ÿÿL‰÷D‰¸ïÿÿèÊì H‰…¨ïÿÿH…À„ H‰Ç1öL¥Àïÿÿ1ÀèâZÿÿA‰Ç…Ày(é6 f D H‹ ±¼Œ Hcðº L‰çè™VÿÿHƒøuº L‰æD‰ÿèCKÿÿ…ÀÏD‰ÿè'<ÿÿH‹½¨ïÿÿè¾ì ‹C<L5 ì$ …Àu L5ì$ H5£ë% L‰÷èçæÿÿ…ÀˆÑ H‹;è×ð ‹{<…ÿœ L¥ÀïÿÿH¸ïÿÿë' @ ºÿÿÿÿ¾ H‰ßè6>ÿÿ…Àxö…¾ïÿÿ…Í ‹¿½Œ …ÀtÓH5ë% L‰÷è|æÿÿ‹ª½Œ …Àt'é D H‹ É»Œ Hcðº L‰çè±UÿÿHƒøuº L‰æD‰ïè[Jÿÿ…ÀÏD‰ïè?;ÿÿèªíÿÿ‹T½Œ …À„¤ ‹J½Œ ÷ØÀH‹UÈdH+%( …6 HÄ8 [A\A]A^A_]à D HCPH‹‹€ H³€ H9ÂtaH9Î…lýÿÿH ·% H‰KHégýÿÿ „ ‹5¾ðŒ HYì$ 1ÿ1Àèš¹ ékÿÿÿ D H‹KH‹5šðŒ 1ÿ1ÀHÀ& èv¹ éBÿÿÿHC`H9C`u•H9Î…ýÿÿH‹KHéýÿÿ @ ‹5^ðŒ H ì$ 1ÿ1Àè:¹ éÿÿÿ D iÿè èÕSÿÿH5Òé% L‰÷èåÿÿ…À‰Bþÿÿ‹5 ðŒ Hõë$ 1ÿ1Àèø¸ é¼þÿÿ‹5ðŒ H ¶¾& Hzë$ 1ÿèظ ¸ÿÿÿÿé¼þÿÿf D º L‰æD‰ïèØHÿÿ…Àˆ%þÿÿH‹ ºŒ Hcðº L‰çèùSÿÿHƒø…þÿÿH‹=𹌠èÓ@ÿÿééýÿÿf D ¸ÿÿÿÿé\þÿÿf D ‹=–»Œ L‰æº è"ó H‹=¶¹Œ I‰Äè–@ÿÿ‹5TïŒ L‰á1ÿH>ë$ 1Àè-¸ éñýÿÿ „ è{PÿÿL‰æº ‹8èÙò ‹5ïŒ L‰ñH¬»& I‰À¿ 1Àèí· éÑüÿÿ‹5öîŒ L‰ñ¿ Hè$ èη é¾üÿÿèÔ:ÿÿ @ ó úUH % H xë$ fHnÒHßø$ fHnÉfHnâHÓÝ% H öê$ H‰åAWfHnòfHnÁAVH•øôÿÿH è$ AUfHnÙH XZ% A‰ýATfHnéH½ðôÿÿ¹ SH@õÿÿI‰øLµ@ùÿÿfHnûL`õÿÿLPõÿÿflÏfoþL¥põÿÿHì( H‰µØôÿÿH¾ T LÀT& L=|ÞÿÿdH‹%( H‰EÈ1ÀH‰•èôÿÿHAê$ L‰ÈôÿÿL‰Ðôÿÿ½èôÿÿóH«H½ ÷ÿÿ¹H Ç… õÿÿÿÿÿÿóH«½÷ÿÿfHnúL‰÷fl÷H• õÿÿH¹ p Ç…`÷ÿÿ fHnúµ÷ÿÿfoõH ½& fl÷H‰ ÷ÿÿH¹ v µh÷ÿÿfHnòHEíŒ fHnúH´é$ flîH‰À÷ÿÿH‰•à÷ÿÿH £é$ Hº a H‰• øÿÿH•$õÿÿx÷ÿÿfHnéfHnòH {é$ flïH¹¼& H‰•@øÿÿH•õÿÿÈ÷ÿÿfHnéfHnúHSé$ H¹ C flîfHnòHº t (øÿÿfoìflæflïH‰€øÿÿ¹ ˆøÿÿfIn류øÿÿfoãóH«H‰•@ùÿÿH•8õÿÿH¹ F fHnúHA¼& H‰ ùÿÿH ãè$ flçfInùL‰…àôÿÿ¥HùÿÿfHnâHÑè$ flÜH‰•¨ùÿÿH6¼& fHnâXùÿÿHûåÿÿfHnÙflÜH‰•ØùÿÿH m& H-¼& fHnâH‰àùÿÿH¹ N Hpßÿÿ¸ùÿÿfoØflÜH‰`úÿÿH Lè$ úÿÿfHnÙH Gè$ flÝfHnáH Tè$ H‰µ úÿÿhúÿÿfoØflÜfInàH‰•8úÿÿLlA& xúÿÿfHnÙH Ä»& flÜfHnñH dÞÿÿH‰•˜úÿÿH‰øúÿÿfInäH¹ G ÈúÿÿfoÚflÞH‰ ûÿÿH Úç$ ØúÿÿfHnÙH §»& flßfHnùH¹ g H‰•Xûÿÿ(ûÿÿfoØflßH‰€ûÿÿH Žç$ 8ûÿÿfHnÙH •»& flÜfHnéH yç$ H‰•¸ûÿÿˆûÿÿfoØflÝúÿÿ˜ûÿÿfHnÙH }»& àôÿÿfHnñH ºÜÿÿÇ…Ðùÿÿ Ç…Àúÿÿ flÖÇ…àûÿÿ èûÿÿH‰üÿÿH¹ m H‰@üÿÿH€õÿÿfHnùH v»& •øûÿÿfInÒfHnáfl×H *ÞÿÿÇ… üÿÿ H‰xüÿÿHˆõÿÿL£ò$ fHnéH ¦æ$ •HüÿÿfInÐH‰ÀüÿÿflÔH¹ D L¦,% H‰ ýÿÿH,õÿÿfHnñH -»& •XüÿÿfInÒH‰ ýÿÿHàõÿÿflÕI‰Ê¹$ •¨üÿÿfInÐL‰×L… ÷ÿÿflÖL‰•ÀôÿÿóH«¿ H'»& H‰•öÿÿèõÿÿfHnÈHº n H…‰õÿÿflÁH‰•@öÿÿHñå$ fHnÈ…øõÿÿfHnÂHâå$ H»& flÁH‰•`öÿÿHàº& fHnÈ…HöÿÿfHnÂH`»& H!»& flÁfHnÈH‰µàõÿÿL‰þ)…°õÿÿfHnÂHéá$ flÁfHnËL‰…¸ýÿÿ)…ÀõÿÿfHnÂflÁfInËL‰…øöÿÿ…8õÿÿfHnÃflÁfInÉ•ýÿÿ…HõÿÿfInÃflÁfInÌHÇ…Ðõÿÿ …XõÿÿfInÁflÁL‰¥xõÿÿ…hõÿÿèà5ÿÿL‰þ¿ èÓ5ÿÿL‰þ¿ èÆ5ÿÿL‰þ¿ è¹5ÿÿH‹µàôÿÿH=Ûàÿÿè6J …Àˆy Aƒý~OH‹…ØôÿÿH5yO& L‹xL‰ÿè.Cÿÿ…ÀuA¿ Hƒ…ØôÿÿAƒíë f D H5š§% L‰ÿèCÿÿ…À„I E1ÿL•°õÿÿH‹µØôÿÿD‰ïL‰òA¸ L‰ÑL‰•ÀôÿÿA½êÿÿÿèWš ‰…¼ôÿÿ…Àˆ L‹•ÀôÿÿuHƒ½ õÿÿ „ Aƒÿ…˜ L=QìÿÿH9@õÿÿ„l H‹½èôÿÿè(% A‰Å…À…} 舩 A½ôÿÿÿH‰…ðôÿÿH‰ÇH…Àt:H‹µèôÿÿè'Ñ A‰Å…Àx‹…¼ôÿÿ…À…ç H‹½àôÿÿAÿ×A‰ÅH‹½ðôÿÿèùÝ H‹½@õÿÿL‹?H9ßt(f. „ H‹GM‰þI‰GL‰8è.ÿÿL‰ÿM‹?I9ÞuâH‹½PõÿÿL‹½ÐôÿÿL‹7H;½Ðôÿÿt& „ H‹GL‰óI‰FL‰0èM.ÿÿL‰÷M‹6L9ûuâH‹½`õÿÿL‹½ÈôÿÿH‹ H;½Èôÿÿt& „ H‹GI‰ÞH‰CH‰è .ÿÿH‰ßH‹M9þuâH‹½põÿÿH‹ L9çt! H‹GI‰ÞH‰CH‰èÝ-ÿÿH‰ßH‹M9æuâH‹EÈdH+%( …U HÄ( D‰è[A\A]A^A_]Ãf. „ L=Yñÿÿépþÿÿ @ H‹½èôÿÿLµÀýÿÿ¹ ‰ÆL‰òès' ‹5åŒ L‰ñ1ÿHìK& 1Àèê éœþÿÿ D L‹µÀôÿÿA¿ ézýÿÿf D Hƒ½øôÿÿ …èýÿÿHƒ½õÿÿ …Úýÿÿ€½$õÿÿ …ÍýÿÿHƒ½õÿÿ …¿ýÿÿÆ…$õÿÿAƒÿ„¸ýÿÿéKÿÿÿH‹•ØôÿÿH‹µèôÿÿL6Õÿÿ1ÉH‹½ðôÿÿèøß A‰Å…À‰ëýÿÿéóýÿÿ‹5VäŒ 1ÿ1ÀA½êÿÿÿHa·& L‰•èôÿÿè% H‹½èôÿÿ¹ L‰öHú& 蚈 é¼ýÿÿA½ÿÿÿÿé˜þÿÿè0ÿÿ D ó úUH‰åAWAVI‰þAUI‰õH5(á$ ATSH‰ÓHƒìdH‹%( H‰EÈ1Àè‡?ÿÿ…À…¿ M…í„6 H5Åâ$ L‰ïèg?ÿÿA‰Ä…À„\ H5b% L‰ïèM?ÿÿA‰Ä…À„R H5Êà$ L‰ïè3?ÿÿ…À„ H5Ôâ$ L‰ïè ?ÿÿ…À„ ‹5R㌠L‰é1ÿ1ÀH“à$ A¼ÿÿÿÿè%¬ Ç € H‹EÈdH+%( …Ð HƒÄD‰à[A\A]A^A_]à H5jà$ L‰÷è±>ÿÿA‰Ä…ÀuZM…í„a L‰ïH G¯Œ èâ1ÿÿH‹;¯Œ H…Òtf D H‰ÑH‹H…ÒuõH‰ËHx è=U L‰îH‰Hxèê1ÿÿémÿÿÿ D º H5 à$ L‰÷E1äè¹,ÿÿ…À…IÿÿÿI^¾. H‰ßèÐAÿÿI‰ÇH…À„ H5Îß$ H‰Çè>ÿÿA‰Ä…À„ H5Êß$ L‰ÿèë=ÿÿA‰Ä…À…º M…í„— I)ßH‰ÞH= á$ L‰úè"Bÿÿ…À„o L‰úH‰ÞH=tß$ èBÿÿ…À„U L‰úH‰ÞH=`ß$ èîAÿÿ…À„; IèQT L‰úH‰ÞHxI‰Æèë(ÿÿL‰ïè3&ÿÿó~®Œ fHnÐflÂAL‰5ïŒ éZþÿÿfH‹EÈdH+%( …( HƒÄL‰÷[A\A]A^A_]é÷F € Ç E1äéþÿÿfÇ é þÿÿ D Ç éýýÿÿ D M…ít›I)ßH‰ÞH=$à$ L‰úè&Aÿÿ…Àt3L‰úH‰ÞH=|Þ$ èAÿÿ…Àt L‰úH‰ÞH=lÞ$ èú@ÿÿLkÞ$ …ÀuKIèZS L‰úH‰ÞHxI‰Æèô'ÿÿL‰ïè<%ÿÿó~ Œ fHnÈflÁAL‰5ø¬Œ écýÿÿLñ% ‹5‚àŒ H‰Ù1ÿ1ÀHà³& è[© é>ýÿÿ‹5dàŒ L‰ù1ÿ1ÀH´& E1äè:© é ýÿÿè@,ÿÿ‹5>àŒ H‰Ù1ÿ1ÀHt³& AƒÌÿè© éöüÿÿff. „ UH‰åAWAVI‰þAUL-˜Ý$ ATfInÍI‰ôSHì( H‹ K¬Œ dH‹%( H‰EÈ1ÀH²å% fHnÐflÊ)°þÿÿH…Ûué H‹H…Û„ô HsL‰÷è¸:ÿÿ…ÀuäL=£Þ$ L‰÷H‹[L‰þèž:ÿÿ…À„î H5öÜ$ L‰÷è‡:ÿÿ…À„ÿ L-åÜ$ L‰÷L‰îèm:ÿÿ…À„½ H…Û„F 1ÀH½àþÿÿM‰àH‰ÙH”nƒ ¾ èü;ÿÿ…À$ @ è[@ÿÿHµ@ÿÿÿº€ ‹8èµâ ‹5öÞŒ H‰Ù1ÿI‰ÀH•Ü$ 1Àȩ̀ H‹EÈdH+%( …Ò HÄ( [A\A]A^A_]à € L=¿Ý$ L‰÷L‰þè¾9ÿÿ…À„ž 1Ûéÿÿÿ € H…Û„‡ 1ÉL‰âL‰þH‰ß1ÀèÝ+ÿÿéXÿÿÿ „ fïÀH¼ÝŒ fo°þÿÿLµàþÿÿH‰…ÐþÿÿL‰÷H… ÿÿÿ)…ÀþÿÿfïÀ…èþÿÿ…ÿÿÿHÇ…0ÿÿÿ H‰…àþÿÿÇ…ôþÿÿÿÿÿÿÆ…ÿÿÿ) ÿÿÿ…øþÿÿèF” …À…Å L½Àþÿÿ‹µôþÿÿº L‰ÿè{ H…Àˆ ‹½ôþÿÿè°'ÿÿL‰÷èØ™ H‹½Ðþÿÿº L‰îH‰½°þÿÿèÍ'ÿÿH‹½°þÿÿ…À…Å HƒÇ º 1öèŽ:ÿÿ‰ÁƒøŽã L‰ÿèkv H…ÛL‰á¾ HåÚ$ H*Û$ L‰÷HDØ1Àè:ÿÿ…ÀŽ þÿÿH‹àþÿÿE1ÀHÛ$ L‰îH‰ß1Àè~*ÿÿH‹½àþÿÿèb%ÿÿéíýÿÿ D L‰ûéqþÿÿH‹àþÿÿE1À1ÀHîÚ$ H5Ÿ% H=ãÚ$ èZEÿÿH‹½àþÿÿè %ÿÿé©ýÿÿH‹ B§Œ º# ¾ H=‘°& èì@ÿÿL‰ÿè¤u é³ýÿÿ € H=yÚ$ è\5ÿÿH…À„—ýÿÿ€8 „ŽýÿÿH…Û„Ò ¾/ H‰ßèÄ;ÿÿI‰ÆH…À„ï HxL‰îèü7ÿÿ…À„ç 1ÀL‰áH½àþÿÿ¾ H Ú$ è÷8ÿÿ…ÀŽÿüÿÿH‹àþÿÿE1ÀHÚ$ L‰öéÞþÿÿH‹EÈdH+%( …ì ‹5áÛŒ L‰ñ1ÿ1ÀHÄ( HäÙ$ [A\A]A^A_]驤 H‹ B¦Œ º% ¾ H=¹¯& èì?ÿÿL‰ÿè¤t é³üÿÿH 0Ù$ I‰ÞéLÿÿÿH‹= ¦Œ H²¯& ¾ 1ÀèV&ÿÿL‰ÿènt é}üÿÿL5úØ$ éÿÿÿH‰ßèÕ ÿÿ¾/ H‰ÇH‰Ãè¥:ÿÿºt H¹kfmclienH‰Hf‰P éåþÿÿH‹ ¢¥Œ º ¾ H=ËØ$ èL?ÿÿéüÿÿèò&ÿÿfó úUH‰åAVAUATE1äSH §ßŠ L« I‰ÞHƒìdH‹%( H‰EØ1Àf. „ L‰÷è¸)ÿÿD‰âH9ÂDBàIƒÆ`M9îuåH=þ®& L5½Ø$ è2<ÿÿfH‰ÙD‰âL‰ö¿ 1Àèk<ÿÿH{HƒÃ`è<ÿÿL9ëuÙH‹EØdH+%( u HƒÄ[A\A]A^]Ãè8&ÿÿ „ ó úUH‰åAWAVAUATSHì Hƒ $ Hìˆ ¹< HOÒ$ L=)¦Œ L5B¦Œ ‰½TìÿÿLàíÿÿH‰óH5~Ø$ L‰ïdH‹%( H‰EÈ1ÀH…dìÿÿÆ…cìÿÿ Ç…dìÿÿ fHnÀ1ÀóH«H x8& H¸ a fÖ…XìÿÿH‰…àíÿÿfHnÉH…cìÿÿH &ä$ fHnÐH©×$ HÇ…€îÿÿ H=þ;& flÊH‰… îÿÿH¸ m H‰…@îÿÿH‘×$ èíÿÿó~ gˆ H‰…`îÿÿH¸ w flÈH‰… îÿÿHPÖ$ HîÿÿfHnÈHZ×$ flÈH‰…ÀîÿÿH¸ i ¨îÿÿó~ Êfˆ H‰… ïÿÿHC×$ flÈH‰… ïÿÿH@×$ fHnØïÿÿfHnÉH °% flËfHnàH Šþ$ HÇ…àîÿÿ )íÿÿfHnÊHåØ$ HH % flÌfHnèH:% HÇ…@ïÿÿ ) íÿÿfHnÉfHnðHn% flÍfHnøH ÃÖ$ )0íÿÿfHnÊH@& HJÊ$ flÎfHnÐHˆú$ )@íÿÿfHnÎfHnØH5ÖÅ$ flÏHß& )PíÿÿfHnÉfHnàH hÖ$ flÊH-% )`íÿÿfHnÊfHnèHÚü$ flËHc™% )píÿÿfHnÎfHnðH5'Ö$ flÌHÖ$ )€íÿÿfHnÉfHnøH k1% flÍH×%& )íÿÿfHnÊL‰úfHnÐflÎH!?& HÇ…Øíÿÿ ) íÿÿfHnÎL‰öflÏH‰…ÐíÿÿH–«& )°íÿÿfHnÉflÊH‰…pìÿÿ)ÀíÿÿHÇ…xìÿÿ èè^ H=Áòÿÿó~…XìÿÿfH~ÆèO9 A‰Ä…Àt(H‹EÈdH+%( …„ HĈ D‰à[A\A]A^A_]˽TìÿÿE1ÉL‰êH‰ÞHíÿÿL…pìÿÿèž| €½cìÿÿ …9 L‹+M…í„E ‹…dìÿÿƒø„> ƒø„e A¼ÿÿÿÿƒø…vÿÿÿº H5½Þ$ L‰ïèJ ÿÿLµhìÿÿ…À…k H=ìÔ$ L=õÔ$ èÈ.ÿÿL‰ÿI‰Äè½.ÿÿH=æÔ$ H…ÀH‰ÃHef& HDØè O HÓÔ$ ¾ L‰÷H‰ÁI‰Ø1Àè„2ÿÿ…ÀŽL H‹µhìÿÿL‰ÿº èH(ÿÿH‹½hìÿÿèÜ ÿÿH‹ å¡Œ H…ÛtH{L‰îèTõÿÿH‹H…ÛuìM…ät L‰îL‰çè<õÿÿL‰îH=XÔ$ A¼ÿÿÿÿè'õÿÿ‹55ÕŒ 1ÿ1ÀHþ©& èž étþÿÿ @ Há†# H5ÉÓ$ ¿ 1Àèþ6ÿÿL‰úL‰öH=¾Ó$ è¼^ HU†# H5ÈÓ$ 1À¿ èÒ6ÿÿé%þÿÿ D º H5gÝ$ L‰ïèô ÿÿ…À…| H=úÓ$ è€N H½Àïÿÿ¾ HõÓ$ H‰ÁI‰Æ1ÀèPC Hµ€ìÿÿH‰ÇèÑ6ÿÿA‰Ä…À…1 ‹…˜ìÿÿ% ð = € … 1ÀH½hìÿÿM‰èL‰ñH¯Ó$ ¾ è1ÿÿ…Àˆ H‹hìÿÿE1À1ÀH•Ó$ H5 Ò$ H=”Ó$ èBQ éUýÿÿ D º H5—Ü$ L‰ïè$ ÿÿ…À…| H=Ó$ A¼ÿÿÿÿèªM º H=Ó$ H‰Æèv&ÿÿE1ÀL‰é1ÀH5t% HíÒ$ H‰÷è!ÿÿéëüÿÿ L‰é1ÀHtÒ$ L‰÷¾ E1íèT0ÿÿ…ÀLIhìÿÿéjýÿÿ D L‰é1ÀE1í¾ H½hìÿÿH5Ò$ è 0ÿÿ…ÀLIhìÿÿéUÿÿÿL‰é1ÀE1í¾ H½hìÿÿHÒ$ èð/ÿÿ…ÀLIhìÿÿéUþÿÿH É׊ ¿ 1ÀE1öH¸„# H5¼Ñ$ I‰ßèÙ4ÿÿL« fL‰ÿèØ!ÿÿD‰òH9ÂDBðIƒÇ`M9ýuåH= §& L=ÝÐ$ èR4ÿÿfH‰ÙD‰òL‰þ¿ 1Àè‹4ÿÿH{HƒÃ`è.4ÿÿI9ÝuÙHâƒ# H5TÑ$ ¿ 1Àè_4ÿÿé²ûÿÿf. „ ‹5NÒŒ HcÑ$ 1ÿ1Àè*› é¹üÿÿ‹53ÒŒ L‰ñ1ÿ1ÀH!§& A¼ÿÿÿÿè› éiûÿÿè ÿÿAƒÌÿé[ûÿÿ ó úUH‰åHƒìdH‹%( H‰Eø1À…öt¶‡Ü ÀèƒðƒàH‹UødH+%( uÉÃè» ÿÿff. „ ó úUfïÀH‰åAUATLm SH‰ûHƒìHL‹g dH‹%( H‰EØ1ÀHÇEÀ ÆEÈ )E )E°Aö„$Ü …~ L‹CH‹ L‰ê¿ H5áÐ$ 1ÀèA3ÿÿI‹”$ H…Òt<H5‘/& ¿ 1Àè!3ÿÿ¿ è§6ÿÿH‹EØdH+%( u=HƒÄH1À[A\A]]à I‹”$ H…Òu·ëÈf „ I¼$è L‰îè`ï émÿÿÿèÆ ÿÿf D ó úUA‰ù¹T H”Ð$ E1ÀH‰åAUATH½ ýÿÿSH ;Ð$ fHnÃH ŸÂ$ HìX dH‹%( H‰EØ1ÀÆ…œüÿÿ Æ…üÿÿ Æ…žüÿÿ Æ…Ÿüÿÿ HÇ…øüÿÿ óH«H ?í% D‰ÏH¸ H H‰… ýÿÿH…žüÿÿfHnÈHËÏ$ H‰… ýÿÿflÁH¸ i H‰…`ýÿÿH–ÙŒ fHnÐHÂ$ …ýÿÿfHnÃfHnØflÂH öÕ% H¸ f H‰…ÀýÿÿH…ŸüÿÿfHnàHýÁ$ …hýÿÿfHnÃH‰…àýÿÿflÃH¸ k H Ã$ H‰… þÿÿH…œüÿÿfHnè…xýÿÿH,Ï$ fHnÁflÄH‰…@þÿÿH¸ m H ÇË$ H‰…€þÿÿH…üÿÿ…ÈýÿÿfHnÃfHnðHB¤& flÅH‰… þÿÿH¸ v …(þÿÿfHnÂH• ýÿÿflÆH‰…àþÿÿHäÎŒ fHnø…ˆþÿÿHÁÎ$ fHnÁflÇH‰… ÿÿÿHðüÿÿH³Î$ …èþÿÿH‰…ðüÿÿèì èG\ €½œüÿÿ …‚ €½üÿÿ …M H‹ØŒ fïÀ¶žüÿÿLe …¸üÿÿH‰… üÿÿ¶…Ÿüÿÿ…Èüÿÿˆ…Âüÿÿ…¨üÿÿ…ØüÿÿÇ…Èüÿÿ è( H‹=Á׌ L‰æL‹-o˜Œ èRî ‰Âƒø)„¯ …ÀˆÂ H½ üÿÿH ÁŒ ºÿÿÿÿ1öè® I‰ÄH= ðÿÿwZ€½Àüÿÿ „ ¾ L‰çèø <u„Û„. A½ L‰çè¦Á H‹5÷—Œ D‰éH•ûÿÿL‰çèÎ L‰çè…± 1À H‹UØdH+%( …ü HÄX [A\A]]à € H<4& L‰áL‰ï1À¾ è/ÿÿ‰Â1À…Ò·é3ÿÿÿfè‹ 1ÒH5rûÿÿI‰ÄH‰Çè×* L‰çè_ß 1Àë‹ Le H=‚Eƒ L‹-N—Œ L‰æè.ì A‰À¸ Aƒø)…\ÿÿÿ1ÀL‰áH»3& L‰ï¾ è³ÿÿ…ÀžÀ¶Àé6ÿÿÿf D ¾ H‰Çès÷ „À„Îþÿÿ¾ L‰çè^÷ „À„ÒþÿÿE1퀽Àüÿÿ …ÈþÿÿéËþÿÿèlÿÿf. „ fó úUH‰åAUATSHì Hƒ $ Hƒì81ɺ dH‹%( H‰EØ1ÀL¥ÐïÿÿH‰ûL‰æè«ñ H…Àt1L°ïÿÿL‰çL‰îèÊ ƒøÿt?H‹•ÈïÿÿH»è L‰îèy0ÿÿ…Àu5¸ H‹UØdH+%( u<HÄ8 [A\A]]à è -ÿÿI‰À1ÀAƒ8tЋ5®ËŒ L‰á1ÿ1ÀHô & 臔 ë°èÿÿó úUH‰åAUI‰õH5žË$ ATE1äSH‰ÓHƒìdH‹%( H‰EØ1Àè'ÿÿ…Àt'H‹EØdH+%( u1HƒÄD‰à[A\A]]Ãf. „ L‰ïA‰ÄèµÿÿH‰H…Àt ÆCëÀèÿÿA¼ôÿÿÿë³f. „ UH‰åAWAVAUATSLœ$ ÿÿHì Hƒ $ L9ÜuïHìˆ º dH‹%( H‰EÈ1ÀH…Àÿÿ‰óH‰þI‰ÆH‰ÇH‰…pÿÿèQS ¾/ L‰÷è*ÿÿH…À„Ë HxH59¶% I‰Äè8&ÿÿ…À…° AÆ$ H…Àïÿÿº H‹µpÿÿI‰ÆH‰ÇH‰…hÿÿèöR ¾/ L‰÷è©)ÿÿH…À„p Æ L½ÿÿH‹½hÿÿL‰þL‰½PÿÿèPé …ÀˆH L¥ÀŸÿÿ1ÀM‰ù¾ L+Ê$ H Y°Œ L‰çHRÊ$ èj „Û„Â H‹hÿÿ¾ H‰ßè , …À…ö HƒìL‹PÿÿH °Œ H Ê$ SLÐÉ$ ¾ L‰çè ¾í L‰çè[³ ZY…À…± H‹½pÿÿL‰æèRã A‰Æ…À…K ‹5UÉŒ L‰á¿ 1ÀHØž& è+’ H‹EÈdH+%( …s HeØD‰ð[A\A]A^A_]Ãf D L‰çèø ÿÿI‰ÅH…À„*ÿÿÿH…À¯ÿÿH‹pÿÿ¾ H/É$ H‰…XÿÿH‰Ç1Àèa L‰¥`ÿÿH…ÀÏÿÿHÀ¿ÿÿH‰…xÿÿ D L‰ïè¨ ÿÿH…À„ €xuéL‹µ`ÿÿL`¾ H‰ßM‰àHÆÈ$ 1ÀL‰ñè ¾ 1ÀM‰àH‹½xÿÿL‰ñHÍÈ$ èâ H‹½XÿÿH‰Þèã …ÀuH‹pÿÿHÀßÿÿ¾ HGÛ% HÇ…€ÿÿ H‰ßHÇ…ˆÿÿ è— H‹xÿÿ¾ 1ÀH‹½hÿÿH Û% èv L‹=û‹ M…ÿ„ ÿÿÿL%‡û‹ Lµ€ÿÿëf D M‹<$IƒÄM…ÿ„åþÿÿL‰òL‰þH‰ßèaf …ÀuÝH‹½hÿÿH•ˆÿÿL‰þèGf …À…µþÿÿH‹ˆÿÿH9€ÿÿ…¡þÿÿL‹¥`ÿÿH‹µxÿÿº A‰ÆL‰çèýO L‰ïè…ÿÿ‹5CÇŒ L‰á1ÀH‹Ç$ ¿ è ééýÿÿ @ L‰ïL‹¥`ÿÿèQÿÿé:ýÿÿL‰çè„ÿÿ…Àu@¾/ L‰çèc&ÿÿH…ÀtÆ L‰çècÿÿ…Àu ¾/ L‰çèB&ÿÿH…ÀtÆ L‰çèBÿÿfA¾ÿÿÿÿézýÿÿè°ÿÿó úU¹œ fïÉHT²% H‰åAWI‰÷AVA‰þAULùÿÿATL¥0úÿÿL‰îSL‰çH Ξ% Hì¸ dH‹%( H‰EÈHÏÆ$ )Ðùÿÿ)ùÿÿ)°ùÿÿ)Àùÿÿ)àùÿÿfHnËH ÖÆ$ Ç…\ùÿÿÿÿÿÿfHnÀH6Ì% Æ…Yùÿÿ fHnÐ1ÀÆ…Zùÿÿ óH«H¸ a Æ…[ùÿÿ H æÆ$ H‰…0úÿÿH…`ùÿÿH=9úÿÿHÇ…`ùÿÿ fHnØH8Æ$ flËfHnàH¸ k HÇ…hùÿÿ 8úÿÿfoÈflÌH‰…úÿÿH…ˆùÿÿfHnèHúÿÿfHnÊHôÅ$ flÍfHnðH¸ r HÇ…pùÿÿ ˜úÿÿfoÊHèÅ$ HÇ…xùÿÿ flÎHÇ…€ùÿÿ HÇ…ˆùÿÿ HÇ…ðùÿÿ Ç…Øùÿÿ ¨úÿÿfHnËH ¡Å$ H‰…ðúÿÿH…hùÿÿÇ…ýÿÿ fHnøHeÅ$ fHnØflÏH¸ p Ç…Àýÿÿ H‰…PûÿÿH…pùÿÿfHnàHOš& øúÿÿfoÈfHnèflËH¸ P Ç…Pþÿÿ H‰…°ûÿÿH…[ùÿÿfHnðHÅ$ ûÿÿfHnÊH‰…ÐûÿÿflÌH¸ l HžÄ$ H‰…üÿÿH…ZùÿÿfHnøHãÄ$ XûÿÿfoÈH‰…0üÿÿflÍH¸ M H‰…püÿÿH…xùÿÿfHnØHÁ™& hûÿÿfHnËfHnàflÎH ½¶$ H¸ f H‰…ÐüÿÿH…YùÿÿflÔfHnèHص$ ¸ûÿÿfHnÊH‰…ðüÿÿflÏH¸ u H\à% H‰…0ýÿÿH…€ùÿÿfHnðH9Ä$ üÿÿfHnËfHnøH]È$ flË•ˆüÿÿflÇfInÕxüÿÿfHnÊ…HýÿÿfHnÀH™& Hx¿$ fHnØflÂHV·$ H‰…ÐýÿÿH…˜ùÿÿflÍH ÉÃ$ H‰…ØýÿÿH¸ v …˜ýÿÿfHnÁflÃH‰…ðýÿÿHÂŒ fHnà…¨ýÿÿHzÂ$ fHnÂflÄH‰…þÿÿH…\ùÿÿØüÿÿfHnËH tÃ$ fHnè…øýÿÿfHnÃflÎH¨˜& flÅ8ýÿÿ…XþÿÿH‰…pþÿÿH°˜& H‰… úÿÿHÇ…úÿÿ è©$ ‰…Dùÿÿ…Àt/H‹EÈdH+%( …ˆ ‹…DùÿÿHeØ[A\A]A^A_]à € H úÿÿE1ÀL‰âL‰þH‰ÙD‰÷èu Hƒ½`ùÿÿ „ÿ …À…_ D¶µZùÿÿE„ö…® L‰ïè&µ €½Zùÿÿ …· ‹½\ùÿÿE1ä…ÿ~èÇô I‰ÄH‹½xùÿÿH…ÿ„$ ¶…Yùÿÿ1ɺÿÿÿÿ1öH‰½°ùÿÿH½°ùÿÿˆ…Òùÿÿè[¡ H‰…8ùÿÿH= ðÿÿ‡@ Hx@H…À¸ HDøèƒ …Àˆ£ è¦N €½Zùÿÿ …É H‹½`ùÿÿH…ÿ„e 1öèBl H‰…0ùÿÿH…À„N L‹hH… ùÿÿHúÿÿH‰…HùÿÿM…í…€ é ‹5–ÀŒ M‰ðL‰ù1ÀL 0% HµÂ$ ¿ èb‰ è½!ÿÿ‹8ƒÿ„: Hµ@ÿÿÿº€ èÄ I‹M‹5KÀŒ 1ÿI‰ÀH¥Á$ 1Àè$‰ L‰ïè E I‰ÅH…À„ M‹uH‹µHùÿÿL‰çè÷ L‰÷H‰Þè¾ H‹½HùÿÿA‰ÇèÓø E…ÿˆD L½ÿÿÿH‰ßL‰þèhÞ HƒìL‰öL‰ÿj E1ÉE1À1ÉL‰âèÜú ^_…À…ÿÿÿ‹5°¿Œ M‰ðL‰ù1ÀL ™Á$ HÏÁ$ ¿ è|ˆ éSÿÿÿ € H‹½0ùÿÿè”m H‹½hùÿÿH…ÿ„W 1öèÍj H‰…(ùÿÿH…À„@ L‹hH… ùÿÿHúÿÿH‰…HùÿÿM…í„ L‰¥0ùÿÿI‰Çë € ‹5¿Œ M‰ðL‰á1ÀL °ÿ$ H!Á$ ¿ è⇠è= ÿÿ‹8ƒÿ„j Hµ@ÿÿÿº€ èŽÂ I‹M‹5˾Œ 1ÿI‰ÀHRÀ$ 1À複 L‰ïèŒC I‰ÅH…À„€ M‹uH‹½0ùÿÿL‰þè ö L‰÷H‰Þè’¼ L‰ÿA‰ÄèW÷ E…äˆé L¥ÿÿÿH‰ßL‰æèìÜ L‰çèû …À…4ÿÿÿ‹5J¾Œ M‰ðL‰á1ÀL 3À$ HUÀ$ ¿ è‡ émÿÿÿL‹¥0ùÿÿH‹½(ùÿÿè-l H‹½pùÿÿH…ÿ„¸ 1öèfi H‰…(ùÿÿH…À„¡ H‹@Hµ ùÿÿL=ù¿$ H‰µHùÿÿH ¿$ H…À„l L‰¥0ùÿÿI‰Æé« f D I‹L$‹5¡½Œ M‰è1À¿ L 9þ$ L‰úèt† H‹½ ùÿÿè˜k ‹5v½Œ ¿ L‰é1ÀLþ$ H ¿$ èE† è ÿÿ‹8ƒÿ„õ Hµ@ÿÿÿº€ èñÀ I‹N‹5.½Œ 1ÿI‰ÀHµ¾$ 1Àè† L‰÷èïA I‰ÆH…À„« M‹nH‹•HùÿÿH‹µ0ùÿÿL‰ïèë …À…iÿÿÿH‹½ ùÿÿL‹gM…ätJI‹|$è†ù …À…ÿÿÿI‹L$‹5·¼Œ I‰Ù1ÀM‰èL‰ú¿ 莅 L‰çèvA I‰ÄH…Àu¾H‹½ ùÿÿè¢j ‹5€¼Œ I‰Ø1ÀL‰éH ¾$ ¿ èS… éGÿÿÿf D L‹¥0ùÿÿH‹½(ùÿÿèej €½[ùÿÿ … Hƒ½xùÿÿ t H‹5†Œ H‹½8ùÿÿ1ÉH·ïÿÿè2½ H‹½€ùÿÿH…ÿ„† 1öèkg H‰…0ùÿÿH…À„o L‹hH… ùÿÿHúÿÿH‰…HùÿÿM…í…‘ é< @ L‰ÿèxø …À„Ð ‹5®»Œ M‰ðL‰ù1ÀL Hü$ HS½$ ¿ èz„ èÕ ÿÿ‹8ƒÿ„z Hµ@ÿÿÿº€ è&¿ I‹M‹5c»Œ 1ÿI‰ÀH&½$ 1Àè<„ L‰ïè$@ I‰ÅH…À„° M‹uH‹µHùÿÿL‰çè¥ò L‰÷H‰Þè*¹ H‹½HùÿÿA‰Çèëó E…ÿˆ; L½ÿÿÿH‰ßL‰þè€Ù L‰ÿè÷ „À… ÿÿÿHƒì1ÉL‰âE1Éj E1ÀL‰öL‰ÿèäõ ZY…À… ÿÿÿ‹5¸ºŒ M‰ðL‰ù1ÀL ¡¼$ H]¼$ ¿ 脃 éCÿÿÿ € H‹½0ùÿÿèœh H‹½ˆùÿÿH…ÿt¶µYùÿÿèdïÿÿ…À…¼ @ H‹½8ùÿÿèLž L‰çèÄî é@øÿÿ € 1ÿèÁá H‰…HùÿÿH…À„ñ L‹xL-%¼$ H ¼$ M…ÿ„ñ f D I‹ègÜ I‹I‰Æè«ö …À„“ ‹5Ṍ M‹GL‰ñL‰êL yú$ ¿ 1Àè°‚ L‰÷èÿÿH‹½HùÿÿèÌg ‹5ª¹Œ ¿ 1ÀH Eú$ H»$ è|‚ è×ÿÿHµ@ÿÿÿº€ ‹8è1½ ‹5r¹Œ H7& 1ÿH‰Á1ÀèK‚ é ýÿÿf D M‹G‹5J¹Œ I‰ÙL‰ñL‰ê¿ 1Àè!‚ L‰÷è‰ÿÿL‰ÿè> I‰ÇH…À…ÿÿÿH‹½Hùÿÿè)g ‹5¹Œ ¿ 1ÀH ñº$ Híº$ èÙ é¬üÿÿ @ L‰ïèx¬ €½Zùÿÿ „R÷ÿÿE„ö„I÷ÿÿHݹ$ L‰æH‰ß1Àè>\ f D Hƒ½ˆùÿÿ …óöÿÿHƒ½hùÿÿ …åöÿÿHƒ½pùÿÿ …×öÿÿHƒ½xùÿÿ …ÉöÿÿHƒ½€ùÿÿ …»öÿÿD¶µ[ùÿÿ…Àu€½Zùÿÿ …iÿÿÿE„ö…²öÿÿL‰æH‰ßè•[ D HÇ…8ùÿÿ é÷ÿÿ¿ è¦ß I‰ÅH…À„« L‹pH ô®$ M…ötKf. „ I‹~èWÚ I‹NH‰ÚH‹=1‚Œ I‰À¾ I‰Ç1Àè·ÿÿL‰ÿè ÿÿL‰÷è—< I‰ÆH…Àu¿L‰ïèÇe éJýÿÿfH‹ˆùÿÿ‹5—·Œ 1ÿ1ÀHs¹$ ès€ é&ýÿÿf D I‹M‹5r·Œ Hæ¸$ 1À¿ èK€ é¢øÿÿf D I‹N‹5J·Œ H¾¸$ 1À¿ è#€ éúÿÿf D I‹M‹5"·Œ Hh¸$ 1À¿ èû éÒöÿÿf D I‹M‹5ú¶Œ Hn¸$ 1À¿ èÓ é’ûÿÿf D ‹…8ùÿÿ‰…DùÿÿéÈôÿÿ‹5ŶŒ L‰ñ¿ 1ÀH`& è› é ûÿÿ‹5¤¶Œ L‰ñ¿ 1ÀH?& èz éöÿÿ‹5ƒ¶Œ L‰ñ¿ 1ÀH & èY ér÷ÿÿè_ÿÿèªÿÿ‹5X¶Œ ¿ H|·$ ‹1Àè/ Ç…DùÿÿÿÿÿÿéØûÿÿè{ÿÿ‹5)¶Œ ¿ HM·$ ‹1Àè éüÿÿf. „ ó úUA‰ù¹ E1ÀH‰åAWAVH½ÿÿÿLµ ÿÿÿAUL‰òATL¥ðþÿÿSH‰óHìø dH‹%( H‰EÈ1ÀHÇ…øþÿÿ óH«H %²$ D‰ÏH¸ v H‰… ÿÿÿH‡µŒ fHnÁL‰áfHnÈHoŒ& H‰… ÿÿÿflÁHŒ& H‰…ðþÿÿ…ÿÿÿèšh …ÀŽ? Hƒ=zç‹ A‰Å”Dç‹ 1ÿè© …Àˆú èüö I‰ÄH…À„ð AEÿL=]Œ& LtÃLèþÿÿëM € L‹L+OJ<IÉHƒìL‹’ L‹‚ HP-V1ÀL‰þQL‰ÑW¿ è·ÿÿHƒÄ HƒÃL9ót:I‹¼$ X H‹3L‰êèwA H…ÀtRH‹½èþÿÿH‹p H‹H€4 H‹W t‰H‰÷I‰ÉëL‰çè¸Æ 1ÀH‹UÈdH+%( u_HeØ[A\A]A^A_]à „ H‹H5Ÿ¶$ ¿ è,ÿÿétÿÿÿ¸ÿÿÿÿ뺋5 ´Œ H^¶$ 1ÿ1Àèú| ¸ÿÿÿÿëL‰öL‰çèXW èóÿþÿ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃè¿ÿþÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè}ÿþÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1À¶GƒðH‹UødH+%( uÉÃè8ÿþÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uH‹º ¾ H=jµ$ Éé<ÿÿèçþþÿ € ó úUH Qµ$ H‰åHƒìL‹dH‹%( H‰Eø1À€ HLC& HDÈH‹EødH+%( uÉH”% ¾ L‰Ç1Àévýþÿèþþÿó úUH‰åSHƒìdH‹%( H‰Eè1À€ t H‹EèdH+%( uHH‹]øÉÃf „ H‰ûè¸A …ÀtÖH‹EèdH+%( u H‹ H‹]øº7 ¾ ÉH=Œ‰& éWÿÿèþþÿfUH‰åAWAVAUATSHƒì(‰U¸dH‹%( H‰EÈ1À€> „Ä ÆE¿ I‰üI‰õ» L=9´$ ëU @ ƒûH JB& H¸& HEÈ1ÀM‰éE‰ðH´$ ¾ L‰çèwüþÿ…À~sIcþLï€? ”E¿Ãè¯: €8 I‰ÅtWL‰þL‰ïè\ ÿÿI‰Æ;E¸|ƒûu€}¿ tŽ¹ ¾ L‰ç1ÀLÌA& H¨³$ » èüþÿH ´A& épÿÿÿ H‹EÈdH+%( uHƒÄ([A\A]A^A_]Ãèíüþÿff. „ fó úUH‰åAWI‰ÏAVI‰ÖAUM‰ÅATSH‰ûHƒìHH‹EL‹'H‰u¸H‰E H‹E H‰E¨H‹E(H‰E°H‹E0H‰E˜dH‹%( H‰EÈ1À€} t € „) H‹sH…ötHƒ}¸ tH‹}¸è@S „À„ H‹sH…ötM…ÿ„ L‰ÿè S „À„ €{ …´ H‹{ M…ö„ L‰öè× ÿÿ…À… M…ít A€} …Ï L‰ùHX& L‰ç1À¾ èÖúþÿA‰ÅM…ö…z Hƒ} „o Aƒý4 f „ L‰æ¿ AƒÅèO ÿÿAƒý5uéH‹M H‚²$ L‰ç1À¾ èúþÿL‹}¨M…ÿ„< €{ „÷ L‹u¸HÇEÀ M…ö„‹ H5²$ L‰÷è ÿÿ…ÀtxL‰ÿèXþþÿL‰ùH}ÀM‰ðH˜HÀ±$ ¾ A€|ÿ.H»±$ HDÐ1Àèø ÿÿH‘±$ ¹ L‰çLV% ¾ A‰Å1Àèãùþÿè~> ‰ÂE…íŽ÷ H‹uÀë2 D ¾ ¹ L‰ç1ÀHB±$ L% è¦ùþÿèA> H‹u¨‰ÂL‰çè£üÿÿH=|>ƒ L‰áº ¾ èÚÿÿH‹}ÀèáöþÿH‹E°H‹M¨H…ÀHEÈH‰M°€{ …” €{ tH‹]˜H…Û…ñ H‹EÈdH+%( …L HƒÄH[A\A]A^A_]Ãf D M…ítcH‹sL‰ïè÷P „ÀtS€{ „ÝýÿÿA€} …ö H‹EÈdH+%( …ú L‰ùHƒÄHL‰çH\& 1À[¾ A\A]A^A_]é´øþÿ @ M…ö„gÿÿÿH‹sL‰÷èËP „À„Sÿÿÿ€{ …! H‹{ éqýÿÿ€? L">& „qýÿÿH{ L‰Eè* H‹}èúñþÿH‰C éRýÿÿ¾ L‰ç¹ 1ÀHʯ$ Lß=& è.øþÿèÉ< H‰ÞL‰ç‰Âè,ûÿÿH‹EÈdH+%( …( HƒÄHL‰æ¿ [A\A]A^A_]éž ÿÿf D L‰ñH’¯$ L‰ç1À¾ èÏ÷þÿM‰ðéWÿÿÿ € ¹ L‰ç¾ 1ÀL% H3¯$ èž÷þÿè9< H‹u°L‰ç‰Âè›úÿÿL‰áº ¾ H=g<ƒ èÒÿÿéþÿÿ D M…í…fþÿÿélþÿÿf. „ L‰æ¿ èóÿÿL‹}¨M…ÿ…ÄüÿÿHƒ}° …ÍýÿÿéÒýÿÿf D M‰èL‰ùHÍ®$ L‰ç¾ 1Àè÷þÿA‰Åé)üÿÿ @ H‹EÈdH+%( uL‰éé þÿÿèì÷þÿH‹u¨é8ýÿÿ ó úUH‰åAWM‰ÏAVI‰öAUI‰ýATI‰ÔSHƒì8H‹EH‹wH‰M¸L‰E°H‹ H‰E¨dH‹%( H‰EÈ1ÀH…öt7€ u H…Ò…% A€} …2 M…ö„) I‹uL‰÷èEN „À„ A€} I‹}(„. H…ÿ„ý M…ö„ L‰öèôÿÿ…À…\ A€} „Ù A€} …¶ 1ÀL‰áHŒW& H‰ß¾ èíõþÿHƒ}¸ tUA€} tN¹ ¾ H‰ß1ÀL-% HR$ è½õþÿèX: H‹u¸H‰ß‰ÂèºøÿÿH‰Ùº ¾ H=†:ƒ èñÿÿHƒ}° tUA€} tN¹ ¾ H‰ß1ÀLÑ% Hö¬$ èaõþÿèü9 H‹u°H‰ß‰Âè^øÿÿH‰Ùº ¾ H=*:ƒ è•ÿÿM…ÿtXA€} „í ¹ ¾ H‰ß1ÀLs% H˜¬$ èõþÿèž9 L‰þH‰ß‰ÂèøÿÿH‰Ùº ¾ H=Í9ƒ è8ÿÿL‹}¨M…ÿ„“ A€} „ˆ ¾ H‰ß¹ 1ÀH:¬$ L% èžôþÿè99 L‰þH‰ß‰Âèœ÷ÿÿH‹EÈdH+%( …4 HƒÄ8H‰Ùº ¾ [H=P9ƒ A\A]A^A_]é² ÿÿfI‹}0L‰æè„T H…À„{ H‹EÈdH+%( …à HƒÄ8[A\A]A^A_]Ãf D H…ÿ…ÒýÿÿA€} H‰Ù„ º ¾ H=º«$ èC ÿÿA€} … ¿ H‰Þè{ÿÿI‹}(é„ýÿÿfA€} tIA€} …. A€} „› L‰÷è{ L‰ñI‰ÀH…À„, Ht«$ ¾ H‰ß1Àèvóþÿf D I}(è. L‰÷èÿìþÿI‰E(é:ýÿÿf D H‰×è8K „À…óüÿÿéÆüÿÿ M…ö…oÿÿÿI}(L5Ð8& èæ ë¶ D €? uäéòüÿÿf D L‰ñHù& H‰ß1À¾ èïòþÿézÿÿÿf. „ º ¾ H=²ª$ è* ÿÿI‹}(éƒüÿÿL‰áHV& ¾ H‰ßè©òþÿH‹EÈdH+%( uUI‹}0HƒÄ8L‰æ[A\A]A^A_]é`Q L‰ñHÅU& H‰ß1À¾ ègòþÿéòþÿÿfH ª$ ¾ H‰ß1ÀèJòþÿéÕþÿÿèPóþÿUH‰åAWI‰×AVAUI‰õATSHƒìhH‰M¸L‰EÀL‰MÈH‰½xÿÿÿdH‹%( H‰E˜1ÀHEHƒ> ÇE€ H‰EˆHE H‰E„¶ I‹EIÇE Æ E1äëVfIƒÄK '¾ €ùS„œ €ùsug‹E€ƒø/‡c ‰ÂƒÀHU‰E€L‹2L‰÷è´õþÿL‰öL‰ïH‰ÂèöA f D IƒÄL‰ÿè”õþÿL9à†Ó C¾4'@€þ%tL‰ïèø@ ëÖf D ‹5^¦Œ H ~& 1ÿ1Àè:o L‰ï¾% èÍ@ ¾3L‰ïèÂ@ ë ‹E€ƒø/‡´ ‰ÂƒÀHU‰E€L‹21Ûë L‰ïè˜@ HƒÃL‰÷è õþÿH9؆cÿÿÿA¾4 @€þ"t(@€þ\t"@€þ u̺ H5º¨$ L‰ïè(A ë¾f D ¾\ L‰ïèC@ A¾4 ëœ @ I‹}H‹µxÿÿÿèøòþÿH‹E˜dH+%( u`HƒÄh[A\A]A^A_]Ãf. „ H‹UˆHBH‰EˆéGÿÿÿ € H‹UˆHBH‰Eˆé˜þÿÿ € 1öL‰ïè? …À„8þÿÿéBþÿÿè$ñþÿ @ ó úUH‰åAWI‰ÿAVI‰ÎAULm°ATSL‰ÃHƒìXH‹EL‹'H‰uˆH‰U1öL‰ïH‰E H‹EL‰M¨H‰E˜dH‹%( H‰EÈ1Àè&= A€ L‰çLS5& H P& H–§$ ¾ IDÈ1Àè‰ïþÿL‹UˆAÆGL‹]M…Ò„{ L‰ÑHk§$ L‰îL‰ç1ÀL‰]èýÿÿL‹]H ý& M…Û„„ 1ÀM‰ØHO§$ L‰îL‰çèíüÿÿHƒ}¨ „ H Ë& L‹E¨1ÀH;§$ L‰îL‰çèÃüÿÿHƒ} t H ¥& L‹E H-§$ L‰î1ÀL‰çèüÿÿHƒ}˜ t H & L‹E˜H"§$ L‰î1ÀL‰çèwüÿÿM…öt H [& M‰ðH§$ L‰îL‰ç1ÀèTüÿÿH =& H…ÛtI‰ØH §$ L‰îL‰ç1Àè1üÿÿH ÷¥$ L‰ç1À¾ H‚.ƒ èTîþÿL‰ïèl< H‹EÈdH+%( …Ÿ HƒÄX[A\A]A^A_]Ãf. „ Hƒ} …ÿÿÿHƒ}˜ …4ÿÿÿM…ö„mÿÿÿéJÿÿÿ @ L3& L‰ÁM…Û…¡þÿÿHƒ}¨ …¿þÿÿHƒ} …ÚþÿÿHƒ}˜ t3L‰ÁéñþÿÿHƒ}¨ …“þÿÿHƒ} …®þÿÿHƒ}˜ „èþÿÿéÄþÿÿè¥îþÿL‰ÁM…ö…ÞþÿÿH…Û…øþÿÿéÿÿÿff. „ ó úUH‰åAWM‰ÇAVM‰ÎAULm°ATSH‰ûHƒìh‹EL‹'H‰MH‰µpÿÿÿL‰ï1ö‰E„H‹EH‰•xÿÿÿH‰EˆH‹E H‰E H‹E(H‰E˜H‹E0H‰E¨dH‹%( H‰EÈ1Àèj: €{ L‰çL˜2& H •& HÛ¤$ ¾ IDÈ1ÀèÎìþÿL‹pÿÿÿÆCL‹•xÿÿÿM…Û„S L‰ÙHU¥$ L‰îL‰ç1ÀL‰•xÿÿÿèUúÿÿL‹•xÿÿÿH 7& M…Ò„n 1ÀM‰ÐH,¥$ L‰îL‰çè'úÿÿHƒ} „” H & L‹E1ÀH¥$ L‰îL‰çèýùÿÿM…ÿ„¤ A€? „r H Ó& 1ÀM‰øH÷¤$ L‰îL‰çèÌùÿÿM…ö„# A€> „x H ¢& M‰ðHF¤$ L‰îL‰ç1Àè›ùÿÿHƒ}ˆ „ H y& L‹Eˆ1ÀH²¤$ L‰îL‰çèqùÿÿ€}„ t%L T& LQš% L‰ÉL‰îL‰çH˜¤$ 1ÀèFùÿÿHƒ} t H (& L‹E Hà£$ L‰î1ÀL‰çè ùÿÿHƒ}˜ t H & L‹E˜HÖ£$ L‰î1ÀL‰çèúøÿÿHƒ}¨ H Þ& tL‹E¨HB¤$ L‰î1ÀL‰çèÔøÿÿH š¢$ L‰ç1À¾ H%+ƒ è÷êþÿL‰ïè9 H‹EÈdH+%( …} HƒÄh[A\A]A^A_]à D M…ÿ…‹þÿÿ € M…ö„ÔþÿÿA€> …¬þÿÿHƒ}ˆ …Êþÿÿë" „ M…ötæA€> …ˆþÿÿHƒ}ˆ …¦þÿÿ€}„ …Áþÿÿéáþÿÿ € L0& L‰ÁM…Ò…ÏýÿÿHƒ} …íýÿÿM…ÿ„© A€? … þÿÿM…ö„¸ A€> „® L‰Áé"þÿÿ @ Hƒ} …©ýÿÿM…ÿ…ÈýÿÿM…ö„þÿÿA€> …ðýÿÿé þÿÿ @ Hƒ}ˆ …þÿÿ€}„ … þÿÿHƒ} „`þÿÿé<þÿÿ €}„ …þÿÿHƒ} …$þÿÿHƒ}˜ „^þÿÿé:þÿÿ M…öt A€> …eÿÿÿHƒ}ˆ t H /& é¥ýÿÿHƒ}ˆ tGL‰Áé–ýÿÿèjêþÿ€}„ L û.& …¥ýÿÿHƒ} L‰É…ÃýÿÿHƒ}˜ …ÞýÿÿHƒ}¨ …ùýÿÿéþÿÿ€}„ M‰Á…oýÿÿHƒ} L‰Á…ýÿÿHƒ}˜ …¨ýÿÿHƒ}¨ H š.& …¼ýÿÿéÖýÿÿ ó úUfïÀH`ëÿÿH ùìÿÿH‰åAWAVL5H¢$ AUL ûÿÿATA‰üH½ ûÿÿSH‰ó1öHì8 dH‹%( H‰EÈ1ÀH‹ëgŒ …ûÿÿ…(ûÿÿH‰…ûÿÿH‰…PûÿÿH€éÿÿfHnÈ…8ûÿÿH}ñÿÿ…XûÿÿfHnÐHÚéÿÿ…hûÿÿ…xûÿÿfHnÂHU¡$ flÁH‰… ûÿÿ1À)…àúÿÿfHnÁ¹„ óH«flÂH…(ûÿÿH ºÇ$ fHnØL‰ïH ¡$ )…ðúÿÿH‰…ÀûÿÿfHnÂH¸ j flÃH‰… üÿÿH…¿úÿÿfHnà…¨ûÿÿfHnÁH‡t& flÄH‰… üÿÿH¸ d H Î $ …üÿÿfHnÁH ¶ $ HÇ…Àúÿÿ HÇ…Èúÿÿ HÇ…Ðúÿÿ Æ…¿úÿÿ Ç… ûÿÿ H‰…`üÿÿH…)ûÿÿÇ… ýÿÿ fHnèH"t& H‰…€üÿÿflÅH¸ v H‰…ÀüÿÿH…*ûÿÿfHnðH+t& …hüÿÿfHnÁH‰…àüÿÿflÆH…,ûÿÿH ÊK& fHnøH"t& …ÈüÿÿfHnÁH‰…@ýÿÿflÇH¸ o H pó% H‰…€ýÿÿH…ÐúÿÿfHnÈ…(ýÿÿfHnÁH¼Ÿ$ flÁfHnÐH Œ¡% Ç…àýÿÿ …ˆýÿÿfHnÁH…+ûÿÿH ™Ÿ$ flÂfHnØH”Ÿ$ Ç…@þÿÿ …˜ýÿÿfHnÁH ²$ flÃH‰… þÿÿH…ÀúÿÿfHnà…èýÿÿfInÆH¡s& flÄfHnèH…ÈúÿÿÇ… þÿÿ …HþÿÿfHnÁH ‘% fHnðflÅH¬s& Ç… ÿÿÿ …XþÿÿfHnÁH Ÿ$ fHnøflÆHƒšŒ HÇ…˜ûÿÿ …¨þÿÿfHnÁH l¥% fHnÈflÇHßž$ …¸þÿÿfHnÁ¹ flÁH‰… ÿÿÿHfs& H‰…ûÿÿ…ÿÿÿèÛM L‰ï¹ L‰ò1öèÉM L‰êD‰çH‰ÞHûÿÿA¸ è>M H‹½ÐúÿÿA‰ÅH…ÿtH5@ƒ è³üþÿH‰…ûÿÿH‰…Pûÿÿèp' €½(ûÿÿ „ €½¿úÿÿ „n H¿æÿÿHhæÿÿfHnÂfHnÐH÷ÿÿflÂH\ôÿÿL¥PûÿÿfHnØ)…àúÿÿfHnÂL‰çHªåÿÿflÃH‰… ûÿÿHæÿÿ)…ðúÿÿÿÐE…í„e Žð AEÿL-¾% HDÃH‰…¨úÿÿëD € A€wuVA€ uOH½àúÿÿA¸ 1ÒL‰æH 9Ê‹ èÄÛ HƒÃH9¨úÿÿ„“ L‹;L‰îL‰ÿè…ôþÿ…À„ý E¶7Aƒþht£H5™³% L‰ÿèdôþÿ…ÀtžAƒþs…î A€w…ã A€ …Ø L½àúÿÿA¸ º L‰æH ôÈ‹ L‰ÿHƒÃè8Û L‰æL‰ÿèÚ H9¨úÿÿ…mÿÿÿE1íL‰çÿ•èúÿÿH‹½ûÿÿèˆàþÿH‹½0ûÿÿè|àþÿH‹½8ûÿÿèpàþÿH‹½@ûÿÿè$F Hƒ½Ðúÿÿ t H‹½ûÿÿèŽçþÿH‹EÈdH+%( …Ì HÄ8 D‰è[A\A]A^A_]Ãf D H½àúÿÿL‰æè!Ï éÈþÿÿ @ H5˲% L‰ÿèYóþÿ…À„ÿÿÿH5»C% L‰ÿèBóþÿ…À„* H5œ$ L‰ÿè+óþÿ…À„ H5A& L‰ÿèóþÿ…À„ß H5B& L‰ÿèýòþÿ…À„´ H5u˜% L‰ÿèæòþÿ…À„Å H5|š% L‰ÿèÏòþÿ…À„® H5®›$ L‰ÿè¸òþÿ…À„· H5£›$ L‰ÿè¡òþÿ…À„ ¾: L‰ÿè éþÿH…À„ª L‰ÿL‹µûÿÿèDÛþÿH‰… ûÿÿH…À„Œ L½àúÿÿL‰æL‰ÿèÎ L‰æL‰ÿègÑ º L‰æL‰ÿf‰•-ûÿÿè . H½ ûÿÿè L‰µûÿÿétýÿÿ „ H½àúÿÿL‰æè±Õ éXýÿÿ @ ¶…*ûÿÿH=Æ&& ƒðˆ…)ûÿÿè¬Úþÿ1ÿ1öH‰…0ûÿÿè|A H‹½ÈúÿÿH‰…@ûÿÿH…ÿtYè„ÚþÿH‰…ûÿÿL¥ûÿÿH‹…àúÿÿL‰çÿÐE…í…›üÿÿ¿ L‰æf‰½-ûÿÿH½àúÿÿèÆÚ étýÿÿè[# éóûÿÿf D H‹½ÀúÿÿH…ÿt§è/» H…À„| H‹8ëˆH½àúÿÿL‰æèRÐ é‰üÿÿH½àúÿÿL‰æèþ¼ éuüÿÿ¾ H½àúÿÿf‰µ-ûÿÿL‰æèÎ, éUüÿÿ¹ H½àúÿÿL‰æf‰-ûÿÿè®, é5üÿÿ1ÀL‰ùH½Øúÿÿ¾ HÈ™$ èÜñþÿ…ÀˆË H‹…ØúÿÿH½àúÿÿ1ÒL‰æA¸ H $Æ‹ H‰½ úÿÿH‰… ûÿÿè¡× H‹½ úÿÿA¸ L‰æH :Å‹ º è€× H‹½ úÿÿL‰æèÑÖ H‹½ úÿÿL‰æèòÓ H‹½ úÿÿL‰æè¼ H‹½ úÿÿL‰æèÔË H‹½ úÿÿL‰æè5Ï H‹½ úÿÿ¸ L‰æf‰…-ûÿÿèÊ+ H‹½ØúÿÿèŽÜþÿéEûÿÿH=Úm& èÍõþÿé4ûÿÿAƒÍÿéÒûÿÿè àþÿ‹5”Œ Hm& 1ÿL¥ûÿÿAƒÍÿèÛ\ é©ûÿÿf D ó úUH‰åHƒìdH‹%( H‰Eø‹F‰b`Œ Ç`Œ ÇR`Œ H‹EødH+%( uÉÃè”ßþÿ @ ó úUH‰åHƒìH‹RdH‹%( H‰Eø1ÀH‹‡˜ Hƒ¸p uH‰p H…ÒtH‰x H‹EødH+%( uÉ1ÀÃè5ßþÿ D ó úUH‰åAWAVAUATSHƒìL‹wdH‹%( H‰EÈ1À…Òu I‰ôH…öt€> uWAdžì L-$ L‰é‹5à’Œ H¡—$ ¿ 1Àè¹[ 1ÀH‹UÈdH+%( …› HƒÄ[A\A]A^A_]à D L-Çœ$ º L‰ç» L‰îL=ò ˆ èòþÿ…Àt(HƒÃHƒût/M‹,ßL‰ïèsáþÿL‰îL‰çH‰Âèuòþÿ…ÀuØA‰žì é`ÿÿÿ D L‰çèÈÖþÿI‰†ð H‰ÁH…ÀtAdžì é7ÿÿÿèÞþÿ¸ôÿÿÿéCÿÿÿf. „ ó úUI‰øH‰÷H‰åHƒìI‹pdH‹%( H‰Eø1ÀH‹EødH+%( uÉHŽä H–à HÆÜ éÑž è¬Ýþÿff. „ ó úUH‰åSHƒìH‹_dH‹%( H‰Eè1À…Òt HÇ H‹UèdH+%( u)H‹]øÉÃH‰÷H5梊 è!Þ HƒøÿtH‰1ÀëϸÿÿÿÿëÈè8Ýþÿ „ ó úUH‰åATSHƒìdH‹%( H‰Eè1À…Òu)I‰ôH…öt!H‹_H5ï & L‰çèìþÿ…Àu'ÇƒÌ H‹EèdH+%( u-HƒÄ1À[A\]à H5ïš$ L‰çèÙëþÿ…ÀuÐÇƒÌ ëÄè¤Üþÿ @ ó úUH‰åSHƒìH‹_dH‹%( H‰Eè1À…Òt$ÇƒÈ H‹EèdH+%( uCH‹]ø1ÀÉà H‰÷H…öt(1Ò1öègíþÿ‰ƒÈ ‰Â…ÒuÉ‹¢Š ‰ƒÈ ë» D ‹“È ëáèÜþÿff. „ ó úU‰ÑH‰åHƒìdH‹%( H‰EøH‹GH‹UødH+%( uH‹¸˜ L€@ H‰òÉL‰Æ騧 èÃÛþÿ ó úUH‰åATSHƒìH‹_dH‹%( H‰Eè1À…ÒuVI‰ôH…ötrH5Û Š L‰çèSÜ ‰ƒÐ ‰Âƒøÿtf…Òu ǃР‹{lèðu H‰Â@…ÒIÂÁø9ƒÐ ~‰ƒÐ H‹EèdH+%( u;HƒÄ1À[A\]Ãf. „ ‹“Ð ë¢ „ 1Ò1öL‰çè$ìþÿ‰ƒÐ ‰Âë„èõÚþÿ D ó úUH‰åAWAVAUATSHƒìL‹odH‹%( H‰EÈ1ÀH…ö„Å H‰÷èGÓþÿI‰ÄH…À„¹ ¾, H‰ÇèîàþÿH‰ÃH…ÀtvÆ A€<$ L}ÄuHHsL‰ÿèŒu A‰Æ…Àu‹EÄA‰EpL‰çèÆÖþÿH‹EÈdH+%( umHƒÄD‰ð[A\A]A^A_]à D L‰æL‰ÿèEu A‰Æ…ÀuÀ‹EÄA‰Elë D E1öA€<$ t¨H}ÄL‰æèu A‰Æ…Àu•‹EÄA‰ElëŒA¾êÿÿÿëŒA¾ôÿÿÿë„èåÙþÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀöFuH‹EødH+%( u É1Àà @ H‹EødH+%( uÉé7 èŽÙþÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀöFuH‹EødH+%( u É1Àà @ H‹EødH+%( uÉéc6 è.Ùþÿff. „ ó úUH‰åAVI‰ÖAUI‰õH5å‘$ ATI‰üHƒìdH‹%( H‰EØ1Àèªèþÿ…ÀuvH59% L‰ïè—èþÿA‰Ä…À„Ì H5³‘$ L‰ïè}èþÿA‰Ä…À„* H5<N% L‰ïècèþÿA‰Ä…À„¨ H5™$ L‰ïèIèþÿA‰Ä…À…2 AƆ ëK @ H5`‘$ L‰çè!èþÿ…À„á H5r‘$ L‰çè èþÿ…À„Š L‰çH5c‘$ èóçþÿA‰Ä…ÀtLE1äH‹EØdH+%( …Õ HƒÄD‰àA\A]A^]à € AƆ¿ ëÍf D AƆ½ ë½f D L‰ïèhÐþÿI‰† H…À„Œ AƆ ë•f D 1Ò1öL‰ïèÌèþÿA‰† …À…[ÿÿÿ‹gŠ A‰† éIÿÿÿ AƆ¿ éRÿÿÿ H‹EØdH+%( u(HƒÄL‰òL‰îA\H=_$ A]A^]é¼ã A¼ÿÿÿÿéÿÿÿè<×þÿA¼ôÿÿÿéÿÿÿó úUHcöHÁæH‰åHƒìHwdH‹%( H‰Eø1ÀH‹>H…ÿtH‹EødH+%( u Ééüè D H‹EødH+%( uÉÃèÒÖþÿfó úUH‰åATA‰üHƒìdH‹%( H‰Eè1ÀèÛß H‹EèdH+%( u D‰çL‹eøÉéoa èŠÖþÿf. „ ó úUH‰åHƒìH‹¾° ¾ dH‹%( H‰Eø1ÀèçþÿH‹EødH+%( uÉ1ÀÃè<Öþÿff. „ ó úUH‰åAVAUI‰ýATI‰ôSH‰ËHƒìdH‹%( H‰EØH‹‹€ …ÀtRèY I‹$E1öH‹€ H˜P\ I‹D$1ÛH…ÀtNHÃI‰\$H‹EØdH+%( uFHƒÄD‰ð[A\A]A^]à D I‹|$H‰ÖI|$H‰Êè3ÏþÿI‹D$A‰ÞH…Àu²L‰ïèjç I‹D$ë£èrÕþÿfUH‰åAUI‰ýH‰÷ATSH‰óHƒìdH‹%( H‰EØ1ÀèöëþÿƒøstSH‰ßA‰ÄèéþÿH‰ÁH…Àx~H‹SH)Êt]HKHƒ€ H‰SÇC, ë D èSêþÿƒ8 …š H‰ßè’Úþÿ…Àuæ1ÀH‹UØdH+%( …š HƒÄ[A\A]]Ãf D ÇÿÿÿÿL‰ïèÉæ ¸ ëÇ AƒüuH‹S1É1ÀH)Ê…tÿÿÿëÏ € ‹5ŽˆŒ Hsb& 1ÿ1ÀèjQ H‹S1É1ÀH)Ê…DÿÿÿëŸ € Çÿÿÿÿ‹5XˆŒ 1ÿ1ÀHab& è4Q éQÿÿÿè:Ôþÿf. „ ó úUH‰åAUI‰õATSHƒìH‹_H‰÷dH‹%( H‰EØ1Àè‘ÌþÿH…Àt_H‰ÇI‰Äèó L‰ç‰ƒè èCÐþÿ‹ƒè …Àx 1ÀH‹UØdH+%( u0HƒÄ[A\A]]Ë5»‡Œ L‰é1ÿ1ÀHæŒ$ è”P ¸ÿÿÿÿëƃÈÿëÁè“Óþÿ ó úUI‰ñH‰åHƒìH‹rdH‹%( H‰Eø1ÀH‹‡˜ Hƒ¸p uH‰°p H…ötH‰°x €¿Á tH‹EødH+%( u*É1ÀÃf D Hƒ‡ H‹EødH+%( u ÉL‰Îéx¢ èÓþÿ ó úUH‰åATSHƒìdH‹%( H‰Eè1Àƒÿtm‰=£˜Š Ç©SŒ ‹˜Š …ÀyH‹EèdH+%( ulHƒÄ[A\]à HÇEà èëçþÿ‹=]˜Š HuຠD‹ H‰ÃèaèþÿH…Àx D‰#ë´ € ÇSŒ ë @ ‹5^†Œ H“`& 1ÿ1Àè:O ëÌèCÒþÿ ó úUH‰åHƒìdH‹%( H‰Eø‹í—Š ƒøÿt,‹=â—Š 1öè Ôþÿ‹=Õ—Š H‹EødH+%( uÉétãþÿ @ H‹EødH+%( uÉÃèÚÑþÿf. „ UH‰åAWAVAUATSHƒì(dH‹%( H‰EÈ1À@8=× Œ …“ €=” Œ L‹-Å Œ L= Œ L%gX …± H‹¢ Œ H…À„Ñ H‹¨ H…Ò„y H‹:H…ÿ„m Mµ L‰âL‰þL‰ñèÐ …À…( I‹•([ L‰ñL‰æL‰ÿèCÜ …À… €=6 Œ t H‹=+ Œ L‰áL‰êL‰þèŠ …À…å H‹= Œ è) „À„‘ €=rŽŒ …d ¶ Å Œ H‹5î Œ L‰âL‰ÿè ä …À…£ H‹Ô Œ L‰â1ÉL‰ÿH‹p(è{Ì HL`& ‰Ã…Àˆ H‹« Œ 1ÉL‰âL‰ÿH‹p è‚Í ‰Ã…ÀˆØ H 1 Œ L‰ïL‰òL‰æH‰Ùèðá A‰Å…Àˆ3 öö Œ …¸ ‹Ú Œ ƒú‡I D‹ Ú Œ AöÁ…Ï D‰è D H‹UÈdH+%( …C HeØ[A\A]A^A_]Ãf D H‹¸° H…ÿ„ƒþÿÿH‹?é{þÿÿL‰áI—H L‰îL‰ÿè›í …Àx§H˜Hv Œ é(þÿÿf „ 1ÿéDþÿÿf „ Hàˆ$ ‹5‡ƒŒ 1ÿ1ÀèjL ‰Øécÿÿÿ L‰úH5v L‰÷è~ž é…þÿÿf „ L‰òL‰æL‰ÿèÂÈ …ÀˆF L‰òL‰æL‰ÿè Å …À‰Cþÿÿ‹5®OŒ …ö…5þÿÿH‹ ŸMŒ ºŸ ¾ H=^& èIçþÿÇOŒ é þÿÿf. „ H=‰OŒ ètR èÿj D‹ € Œ D‰è‹g Œ L(W AöÁupƒ=S Œ †•þÿÿ‰E¼èj H=FOŒ è¡T ‹E¼éyþÿÿf „ L‰òL‰æL‰ÿè2à A‰Å…À‰/þÿÿ‹5e‚Œ 1ÿ1ÀE1íH[^& è>K éþÿÿL"U H‹c Œ AÑéL‰þL‰÷AƒáH‹H(¶9Œ RH‰ÚPèyÙ ZYé`ÿÿÿ‹5‚Œ 1ÿ1ÀE1íHÞ]& èéJ é¯ýÿÿ‹=‚NŒ …ÿ…¬þÿÿH‹ oLŒ º¨ ¾ H=6\& èæþÿÇSNŒ é€þÿÿèµÍþÿ D UH‰åATSHƒìH‹ ^ Œ dH‹%( H‰Eè1ÀH…Û„¾ ‹0 Œ …ÀŽ† HƒÃHE1ä‹{ȃÿÿt ècËþÿÇCÈÿÿÿÿ‹{̃ÿÿt èOËþÿÇCÌÿÿÿÿ‹{Ѓÿÿt è;ËþÿÇCÐÿÿÿÿ‹{Ôƒÿÿt è'ËþÿÇCÔÿÿÿÿH‰ßAƒÄèËó H{èÂó H{ØHÈ èj\ D;%¤Œ |‚H‹EèdH+%( u3HƒÄH=˜Œ [A\]é†ó € H‹EèdH+%( u HƒÄ[A\]Ãè«Ìþÿff. „ UHÈ\& H‰åAWA‰ÿ¿ AVAUATSHƒì‹5~€Œ dH‹%( H‰EÈ1ÀèVI H‹‡Œ L‹ xŒ ‹P0…ÒŽ L‹ fŒ 1ÛE1äL5ÊŒ L-ãX ë,H‹QŒ L‹ BŒ ‹P0tHƒ¥Œ AƒÄHÃØ A9Ô}UH‹¸¨ HßHƒ` tßL‹]Œ L‰éL‰òL‰Îè?‘ …Ày«Ça°Š þÿÿÿH‹EÈdH+%( u8HƒÄ[A\A]A^A_]à A¶÷L‰Ïèp …ÀuÅ‹*°Š …ÀxÅÇ °Š ë¹è…Ëþÿ D UH‰åAWAVAUATSHƒìHdH‹%( H‰EÈ1À‹òŒ …ÀŽ2 H‹ sŒ ‹A0H‰M…ÀŽ ÇEœ H‹™¨ Hƒ; „î H‹ƒ¨ foõ€( H‰E¨H‹ƒ )E°H‰E f‹³° …öŽµ L‹u L‹}¨E1íE1äë#f‹³° IÇ AƒÄIƨ IƒÇA9ô}/Aƒ>ÿtßL‰öH‰ßè>õÿÿ…ÀuÊM‰7‹³° A½ ëÆf „ E…ítNLe°ë D ‹³° H‹}¨L‰âè~Úþÿ…À„fÿÿÿè±ßþÿ‹ ƒø tÚƒøtÕ‹5S~Œ H Z& 1ÿ1Àè/G ë½H‹E‹@0ƒEœ‹MœHÃØ 9ÁŒòþÿÿH‹EÈdH+%( uHƒÄH[A\A]A^A_]ÃèýÉþÿff. „ fó úUH‰úH‰åAUL-¼P ATI‰ôL‰îSH‰ûL‰çHƒìdH‹%( H‰EØ1Àè•¿ …Àx1H‰ÚL‰îL‰çè#à …Àx?H‹EØdH+%( ubHƒÄ[A\A]]à D ‹K‹5{}Œ 1ÿ1ÀHìY& èWF ë´ D H‹EØdH+%( u#‹K‹5L}Œ HƒÄ1ÿ[HºY& A\1ÀA]]é F è)Éþÿf „ UH‰åAUATSHƒìD‹-ôŒ dH‹%( H‰EØ1À€=ñŒ …h €=ጠ…; H‹ Œ H‹Œ ‹=·Œ HP€=¿Œ …N º 1öèÜþÿ‹hŒ H‰•Œ …ÒtM‹³Œ …À~CH‹ Œ 1Ûf D L$[1öº HƒÃIÁäB‹| è»Ûþÿ9 }Œ I‰ÀH‹kŒ N‰D Ì€=šŒ L‹%vŒ t<H‹EØdH+%( …Ô H‹5RŒ H‹=SŒ HƒÄD‰ê[¹ A\A]]éüÖ @ H=ÙŒ èLø H…Àt,€=AŒ Æ®‹ t€=4Œ u HÇc Œ L‰çèËo €=Œ H‹=íŒ „sÿÿÿèB¢ éiÿÿÿ D H‹EØdH+%( u<HƒÄ[A\A]]Ãf D H‹=iŒ è\âþÿA‰Åé„þÿÿ @ H‹=QŒ èDâþÿ‰ÇéŸþÿÿèXÇþÿ „ UH‰åAWAVAUI‰ýH‰÷ATI‰ôSHƒìdH‹%( H‰EÈ1Àè·Ž ƒø„‰ 1öL‰çE1ÿA¾ èQŽ ‰Ãë5fƒûÿt HcÃI;EwRI‹U HÁèL‰ö‰ÙHÓæH 4ÂAƒÇL‰çD‰þèŽ ‰ÃL‰çèZŽ A9Ç|À1ÀH‹UÈdH+%( u4HƒÄ[A\A]A^A_]øíÿÿÿëÛf „ 1öL‰çèÑ ƒøÿ…dÿÿÿë»èvÆþÿf D ó úUH‰åSHƒìH‹_dH‹%( H‰Eè1À‹CÆ…ÀtFHOˆ H‹ ‹59zŒ 1À¿ Hœ$ èC ƒ{t,H‹EèdH+%( u;H‹]ø1ÀÉà D ÇC H î% 뵋K‹5ëyŒ ¿ 1ÀH¡V& èÄB ë¶èÍÅþÿff. „ fUH‰åAWAVAUATI‰üH‰÷SHƒìdH‹%( H‰EÈ1ÀèD‰ H…À„á I‰ÇA‹D$I‹<$1öP?Áêâøÿÿ èmÆþÿL‰ÿèúŒ ƒø„œ 1öL‰ÿE1öA½ 蔌 ‰Ãë9 D ƒûÿt HcÃI;D$waI‹$HÁèL‰î‰ÙHÓæH 4ÂAƒÆL‰ÿD‰öèYŒ ‰ÃL‰ÿ虌 A9Æ|¿L‰ÿèYƒ 1ÀH‹UÈdH+%( uBHƒÄ[A\A]A^A_]à € ¸íÿÿÿëÔf „ 1öL‰ÿèŒ ƒøÿ…Qÿÿÿ문ôÿÿÿë¯èŸÄþÿff. „ @ ó úUH‰åATSHƒìH‹_dH‹%( H‰Eè1À…Ò”•£Š usH‰÷H5‰£Š èt A‰Ä…Àu<‹{£Š ƒøuÆCFHGˆ ‹55xŒ ¿ H‹ Â1ÀH”}$ è A ƒ=G£Š tQH‹EèdH+%( ucHƒÄD‰à[A\]Ãf D ‹5îwŒ ¿ E1äHd}$ Ç£Š è¼@ ë¹f. „ ‹ ò¢Š ‹5¸wŒ HuT& 1À¿ è‘@ ëŽèšÃþÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ=Õþ‹ t ‹å§Š ƒøtH‹EødH+%( uvÉà € ‹Â§Š …ÀxÞ‹¸§Š ƒøuÇ©§Š ëÇ € ‹¶CŒ …ÀuãD‹§Š H‹ §Š 1ÀL ü" H‹=ˆAŒ HÙS& ¾ è×ÁþÿÇyCŒ ë¨èÖÂþÿf D UH‰åAUI‰õH‰ÖATI‰ÌSH‰ûHƒìdH‹%( H‰EØH‹‡ H‹¸@\ HƒÇM…í„Ÿ M‹…Ð H‰ÊM…ÀLDÇL‰Çè–ð H…Àˆ) Iƒ½Ð „€ dH‹%øÿÿÿL`pH‹ƒ L£@ H…Àt!H‹‹@ H‹8 H9Èw‹CŒ …À„ž H‹“Ð 1ÀH…ÒuRH‹UØdH+%( …) HƒÄ[A\A]]ÃfH‰Êèð H…Àˆ› H‹ƒ L£8 H…ÀuH‹“Ð 1ÀH…Òt®‹ 8¦Š ƒùu£H;“8 wš‹$¦Š …Òx‹¦Š ƒøuuÇ ¦Š 1Àétÿÿÿ @ H‹= @Œ HÁé ¾ 1ÀHR& èRÀþÿH‹“Ð 1ÀÇ+BŒ H…Ò„6ÿÿÿ놋5BuŒ H'O& 1ÿ1Àè > ¸ÿÿÿÿéÿÿÿ @ ‹¶AŒ …À…}ÿÿÿD‹‹¥Š H‹ Œ¥Š 1ÀL ú" H‹=„?Œ HÕQ& ¾ èÓ¿þÿÇuAŒ é?ÿÿÿèÏÀþÿff. „ @ UH‰åAWAVAUATSHì˜ H‰µPÿÿÿ‰•xÿÿÿ‰LÿÿÿˆMœdH‹%( H‰EÈ1ÀH…ö„Ž I‰þ‰×dH‹%øÿÿÿ@„ÿ…ß H‹BHH‰EH…À„f I‹†8 A‹¾X ‹ZDE‹Ž H‰…@ÿÿÿ‰½Hÿÿÿ‰]˜E…ÉE HÇ…Xÿÿÿ ‹E˜…ÀŽ E1ÿ @ H‹EN‹$øIƒ<$ „´ E‹† E…À… €}œ HÇEˆ tI‹D$8IÇD$8 H‰EˆA‹¾ …ÿŽö I‹† fo ‡u( L‰u°fïÀL‰}€M‹¬$¨ H‹€@\ I‹œ$ )M ‹@E¸‰…|ÿÿÿA‹´$° …öŽ£ 1ÒL‰pÿÿÿE1ÿM‰ðI‰ÕL‰âBƒ<;ÿN$;N4í „ÿ H‰×L‰æL‰…`ÿÿÿH‰•hÿÿÿè®éÿÿH‹•hÿÿÿL‹…`ÿÿÿ…À…Ð H‹…pÿÿÿ‹²° IǨ N‰$èIƒÅD9î™I‰ÔI‰ÅL} M‰Æë „ A‹´$° L‰úL‰ïèÍÎþÿ…À„Bÿÿÿè Ôþÿ‹ ƒø tÙƒøtÔ‹5¢rŒ HïN& 1ÿ1Àè~; ë¼ @ H‹BPH‰EH…À„‡ 1Àƒ¾˜ „þÿÿ „ H‹UÈdH+%( …D HĘ [A\A]A^A_]à L‰ñM‰ÆM‰øL‹}€I‰ÔI‹„$˜ Hu°L‰çL‰E€HÞçÿÿH‹H‰E¸è1I A‰Å…À…z H‹EÀH‹]€Iœ$ Iƒ† H‹U¸H‰C‹|ÿÿÿH‹…XÿÿÿÇC, H‰S‰ H‰ƒ€ ë èûÒþÿƒ8 … H‰ßè:ÃþÿA‰Å…ÀuãI‹–Ð H‹EÀH…XÿÿÿI†8 I‰†8 H…Òt ‹ è¡Š ƒùuH9Ѓ> f. „ €}œ t H‹EˆI‰D$8Iƒ|$` tA€¾“ uA€¾• „Ñ IƒÇD9}˜ ýÿÿA‹– …ÒŠ A‹†, …À„L 1À€½xÿÿÿ „†þÿÿH‹½Pÿÿÿ¾ ‰Eœèòx ‹Eœéjþÿÿf. „ HéF L‰öL‰çèÞG …À‰VÿÿÿëE @ Çÿÿÿÿ‹5˜pŒ 1ÿ1ÀH¡J& èt9 L‰çè‹Î E…í‰#ÿÿÿH‹µXÿÿÿ‹½Hÿÿÿ1Òè¯Ïþÿ€½Lÿÿÿ tH‹EˆI‰D$8 D ¸ÿÿÿÿéÞýÿÿf D dH‹%øÿÿÿI‹´$¸ H‹@H‹x‹PèW „À…*üÿÿdH‹ %øÿÿÿ1öH‹C‹HH‹xQ?Áêâøÿÿ èè¼þÿH‹CI‹”$¸ H‹x‹HH‰þèý 1ÿdH‹ %øÿÿÿH‹CH‹pH‹PHƒÆ?HÁîHÁæèuÆþÿƒ=¢oŒ …³ûÿÿèc»þÿ‹ ‹5oŒ HäL& A‰À¿ 1Àèe8 H5°"% dH‹%øÿÿÿH‹xHƒÇèØ= énûÿÿ I‹¶ H òG L‰òL‰çèW€ …Àˆçþÿÿ„þÿÿIƒ† éûýÿÿ‹–ŸŠ …Àˆ¾ýÿÿ‹ˆŸŠ ƒø…ª ÇuŸŠ é ýÿÿ1Àé‰üÿÿf „ º 1öè$ÎþÿH‰…Xÿÿÿ…Û¶úÿÿéýÿÿL‹}€IÇÀXÿÿÿHÇÁøÿÿÿéüÿÿH‹@ÿÿÿI9Ž8 „¢ýÿÿ¹ HI€Š 1öL‰÷è¯÷ÿÿé‡ýÿÿH‹µXÿÿÿ‹½Hÿÿÿ1Òè¶ÍþÿA‹†, …À…býÿÿ묋 ë:Œ …É…HÿÿÿD‹ÀžŠ H‹ ÁžŠ 1ÀL Hó" H‹=¹8Œ H K& ¾ è¹þÿǪ:Œ é ÿÿÿèºþÿ @ ó úUH‰åAWAVAUATSH‰ûHƒì(dH‹%( H‰EÈ1ÀÇEÄ dH‰<%øÿÿÿèĽþÿ‹{ Huĺ ‰H‰u°èÏþÿƒøÿ„Ä èo¹þÿ‹5mŒ HBK& 1ÛA‰À¿ dH‹%øÿÿÿ‹1Àèf6 dL‹,%øÿÿÿMcu@IE L‰êH‰E¸IÁæë „ 1Éf‰HL‹zXL‹b`1É1ÒI‹·˜ L‰ÿèoøÿÿ…ÀuI‹·˜ 1ɺ L‰ÿèUøÿÿdH‹%øÿÿÿÁè H‰ÑÃ…ž L9b`tHI‹E0Lðö@t›‹z» èÞ¶þÿI‹E01ödH‹%øÿÿÿLðÇBÿÿÿÿÇ ÿÿÿÿf‰péfÿÿÿf D L‹}¸¾ÿÿÿÿL‰ÿèK 1ɾ L‰ÿdH‹%øÿÿÿHUáÿÿHƒ@hè×I …ÀtdH‹%øÿÿÿéqÿÿÿdH‹ %øÿÿÿL‹aX1Ò¹ I‹´$˜ L‰çè…÷ÿÿ…ÀuI‹´$˜ ¹ º L‰çèg÷ÿÿdH‹%øÿÿÿH‹u°º ‹x èíÍþÿƒøÿt`H‹EÈdH+%( …‚ HƒÄ(1À[A\A]A^A_]à @ è+Íþÿ‹8ètÅþÿ‹5ÒkŒ HGI& 1ÿI‰ÀdH‹%øÿÿÿ‹1Àè 4 éþÿÿ èóÌþÿ‹8è<Åþÿ‹5škŒ H_I& 1ÿI‰ÀdH‹%øÿÿÿ‹1Àèh4 ékÿÿÿèn·þÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø‹Ñ›Š ƒøtT€=Žò‹ t ‹›Š ƒøtH‹EødH+%( …! Éà ‹Š›Š …ÀxÞ‹€›Š ƒøukÇq›Š ëÇ € ‹r›Š …Àx‹h›Š ƒø… ÇU›Š H‹=Þñ‹ ÇŒ7Œ è¿Z …À„kÿÿÿÇ-›Š þÿÿÿé\ÿÿÿ „ ‹&7Œ …Àu‹D‹ÿšŠ H‹ ›Š 1ÀL ‡ï" H‹=ø4Œ HIG& ¾ èGµþÿÇé6Œ éMÿÿÿ „ ‹Ö6Œ …Ò…cÿÿÿD‹»šŠ H‹ ¼šŠ 1ÀL 3ï" H‹=¤4Œ HõF& ¾ èó´þÿÇ•6Œ é%ÿÿÿèïµþÿff. „ @ UH‰åAWAVAUATI‰üS‰ËHì˜ H‰u€H‰•xÿÿÿdH‹%( H‰EÈ1Àè˜r ¿ HcЃÀ?ƒàÀH‰U˜pIðÁþHcöè5ÆþÿH‰EH…À„› H}L‰æè îÿÿ‰…\ÿÿÿ…À…Ž èIr ¿ ‰…tÿÿÿƒÀ?ƒàÀDhDIèAÁýMcíL‰îèáÅþÿI‰ÄH‹EH‰EˆM…ä„x L‰î¿ èÀÅþÿI‰ÅH…À„W èïq ¿ HcЃÀ?ƒàÀH‰U¨pH‰•hÿÿÿIðÁþLcöL‰öè‚ÅþÿH‹•hÿÿÿH…ÀH‰E I‰Ç„F L‰ö¿ H‰U¸èZÅþÿH‰E°I‰ÆH…À„ …Û„~ ‰Ø1ÛH‰…HÿÿÿHE H‰…`ÿÿÿHE°H‰…PÿÿÿH‹E€H‹½`ÿÿÿ‰hÿÿÿH‹0è—îÿÿ…À…ÿ H‹…xÿÿÿH‹½PÿÿÿH‹0èyîÿÿ…À… D‹U¨L‹u H‹UˆD‰ÑL‰öL‰÷D‰•hÿÿÿèø L‹}°D‹•hÿÿÿ„À… L‰øM‰÷Hãm$ I‰ÆH‹E€H‹f D ‹5ÞgŒ 1ÿ1ÀèÁ0 Ç…\ÿÿÿêÿÿÿL‰ÿè °þÿL‰÷è°þÿL‰çè°þÿL‰ïè°þÿH‹}ˆèþ¯þÿH‹EÈdH+%( …Ó ‹…\ÿÿÿHĘ [A\A]A^A_]à D‹]¸H‹UˆL‰þL‰ÿD‰•pÿÿÿD‰ÙD‰hÿÿÿèL÷ D‹hÿÿÿD‹•pÿÿÿ„Àu"L‰øM‰÷H5m$ I‰ÆH‹…xÿÿÿH‹é;ÿÿÿ D‰ÒL‰æL‰÷D‰hÿÿÿèãø D‹hÿÿÿ„Àt L‰øM‰÷H m$ I‰ÆH‹E€H‹éüþÿÿ @ D‰ÚL‰îL‰ÿèªø „À…Ò ‹tÿÿÿL‰òL‰æL‰çè~ô L‰úL‰îL‰ï‹tÿÿÿèjô I‰ÚH‹=Hî‹ ‰ØIÁâƒÀIr L‰•hÿÿÿ‰…pÿÿÿèA¬þÿL‹•hÿÿÿH…À„\ foE foM°H‰î‹ ‹5NfŒ L‰•hÿÿÿBBL…ö~h‰ÙHhl$ ¿ 1Àè/ H‹½hÿÿÿH5kM% H=Âí‹ è…4 ‹5fŒ ‰Ù1À¿ H,l$ èÚ. L‹•hÿÿÿL”í‹ H5% IzèL4 è·n ¿ HcЃÀ?ƒàÀH‰U¨DxH‰•hÿÿÿDIøAÁÿMcÿL‰þèGÂþÿH‰E I‰ÆH…À„ H‹•hÿÿÿL‰þ¿ H‰U¸è ÂþÿH‰E°H…À„â HƒE€HƒÃHƒ…xÿÿÿH;Hÿÿÿ…ÔüÿÿM‰÷I‰Æ‹…pÿÿÿ‹56eŒ ¿ Hvk$ ‰Ðì‹ ‰Á1Àè. ‹Áì‹ …À¸êÿÿÿE…\ÿÿÿ‰…\ÿÿÿé1ýÿÿ „ L‰øM‰÷HcC& I‰ÆH‹…xÿÿÿH‹éñüÿÿ‹5ÎdŒ Hj$ 1ÿ1Àèª- H‹EH‰EˆéýÿÿL‰çèþÿ‹5£dŒ Hmj$ 1ÿ1Àè- Ç…\ÿÿÿôÿÿÿéÙüÿÿM‰÷L‰ÿèÕ¬þÿ‹5sdŒ HpB& 1ÿ1ÀèO- Ç…\ÿÿÿôÿÿÿé™üÿÿ‰E€HnB& ‹5DdŒ 1ÿ1Àè'- ‹M€L‹} L‹u°‰\ÿÿÿéZüÿÿ‰E€HfB& ëÎÇ…pÿÿÿ éÇþÿÿ‹5dŒ 1ÿ1ÀM‡÷H‘B& èÜ, Ç…\ÿÿÿôÿÿÿéüÿÿ‹5ÛcŒ Hni$ 1ÿ1Àè·, Ç…\ÿÿÿôÿÿÿéüÿÿ賯þÿ UH‰åAWAVL51è‹ AUATS‰ûHƒì8fo~e( dH‹%( H‰EÈ1ÀHÇE¨ ÆEÀ )E°èêãÿÿ€=‘é‹ …- ¿ èƒÝÿÿHƒ=#é‹ „µ HÇÊê‹ L}°èæÿÿ¾ L‰ÿè„Å A‰Ä…À…é H‹Bê‹ ¶ËLE¨L‰þH=Ùé‹ H‹PèèÝ A‰Å…Àx €ûtH‹ê‹ HÇ¢é‹ HÇ@ €=ÇbŒ „ ‹Gê‹ …Ò„§ ‹=ê‹ E1ÿƒÀ9ÂgH‹ ê‹ D‰%%ê‹ LøH‹8H…ÿt è¬þÿH‹=ê‹ Lÿè1Õ H‹óé‹ LøH‹U¨H‰„ÛtbH‹EÈdH+%( …C HƒÄ8D‰è[A\A]A^A_]ÃLcøA‰ÄIÁçë @ ¹ HÜsŠ 1öL‰÷èJëÿÿé¸þÿÿ D H‹}¨ègªþÿ„Ûuž1ÿè,ÜÿÿHƒ=Ìç‹ „ €=è‹ …|ÿÿÿ¹ HsŠ 1öL‰÷èûêÿÿéaÿÿÿf D H‹ ‘è‹ H‹=B,Œ M‰ø1ÀHh$ ¾ 茬þÿéÒþÿÿ € Hƒ=Xç‹ …=þÿÿHƒ=bç‹ …/þÿÿ€=iç‹ …"þÿÿHƒ=?ç‹ …þÿÿ€=€ç‹ D‹%è‹ „ þÿÿH‹fè‹ ‹¸ è#» I‰ÅH…À„âýÿÿH‹Pè‹ E‰àL‰÷L‰îD¶ %ç‹ AÑèHå3 Hˆ Aƒàèµ£ L‰ïè·‚ é£ýÿÿ „ Hƒ=¨æ‹ ¶ÿæ‹ …ÝþÿÿHƒ=«æ‹ …Ïþÿÿ€=²æ‹ …ÂþÿÿHƒ=ˆæ‹ …´þÿÿ„À…5þÿÿH‹»ç‹ ‹ Eç‹ ‹¸ èrº I‰ÄH…À„ˆþÿÿH‹Ÿç‹ ÑëL‰÷L‰æD¶ uæ‹ A‰ØH53 Hˆ Aƒàè£ L‰çè‚ éJþÿÿ „ ‹5.`Œ 1ÿ1ÀA½êÿÿÿHá>& è) éªýÿÿè ¬þÿf. „ UH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hì Hƒ $ Hìø L%ÁØÿÿ‰½PÉÿÿH=tÙÿÿH‰µÉÿÿdH‹%( H‰EÈ1ÀÇ…hÉÿÿ èŸÛ" L‰æ¿ è’þÿL‰æ¿ è…þÿL‰æ¿ èxþÿH5‘Ôÿÿ¿ ègþÿ€=vå‹ tÆ å‹ €=gå‹ tÆúä‹ €=Så‹ u €=æ‹ „ H5ºóÿÿ¿ è þÿ€=,å‹ …# €=Tæ‹ …ö H ã‹ ºÿÿÿÿ1öH¹H è ? H‰…HÉÿÿH= ðÿÿ‡‰ D‹%~å‹ E…ä…a ‹›å‹ €=§å‹ ‰…$Éÿÿ…8 H‹…HÉÿÿ¾ 1ÿH‰»å‹ è–Æþÿ‰HpŠ ‹BpŠ …Àˆ² ‹54pŠ H‹=å‹ èð? ‰…@Éÿÿ…Àˆ9 H‹HÉÿÿ‹éä‹ €=rä‹ Ç ‰ tFH‹‰@ L¥ÀßÿÿH¡d$ 1À¾ L‰ç蘨 L‰ç1ö1ÀèlÆþÿHí=& ‰Ç…Àˆ´ èæ§þÿ€=hä‹ L‹-å‹ „“ H‹[ä‹ H…À…â ‹Hä‹ L¥€Éÿÿ1öL‰çA‰… èÔ®þÿ…À…ô' LµpÉÿÿ‹=ä‹ L‰öè«þÿ…À…e) Hi…€Éÿÿ Êš;Hi•ˆÉÿÿè HÐI‰…ð Hi…pÉÿÿ Êš;H…xÉÿÿI‰…ø L‹-oä‹ » f. „ ‰ÞL‰ïƒÃèS‡ ƒû uî€=dä‹ … H‹=2ä‹ èÅ „À„- Hƒ==ã‹ „: €= ã‹ „z €=dã‹ „Ý Hƒ=]ã‹ „Ï ‹ }ã‹ …Û„ö D‹ Vã‹ E…Û„ ¾ L‰ïL5jâ‹ è‡ D‹•PÉÿÿE…ÒU €=vã‹ H‹=Ÿã‹ tƒ„J €=·ã‹ …I èy H‹=zã‹ L‰öHx‡Š H ,Ã% èÜ9 ‹5:\Œ ¿ 1ÀHø<& è% L‹=Dã‹ H‹Eã‹ I‹?H‰…ÉÿÿH‰½€ÉÿÿI9ÿ„ü H‹—¨ H‹·˜ èuÚ …À‰½ è(½þÿL¥ÀßÿÿH‹½€ÉÿÿL‰ö‹A¸ L‰áI‰Åèë „À… E‹m H‹µ€ÉÿÿAƒýt Aƒý …1 H9¶Ø „$ €¾{ „ L‰ÿº èzg H‰…€ÉÿÿH‰Çécÿÿÿ €=Iâ‹ …%' €=fá‹ „…üÿÿH‡:& ‹55[Œ 1ÿ1Àè$ Ç…@Éÿÿÿÿÿÿé f „ ¾ ¿ è©þÿéüÿÿ @ ¾ L‰ïèk… €=má‹ …þÿÿ¾ L‰ïèQ… ‹ ‡á‹ …Û… þÿÿ¾ L‰ïè6… D‹ Sá‹ E…Û…ýýÿÿ¾ L‰ïè… éëýÿÿ @ D‹ ZŒ H‹½€ÉÿÿE…ÉŽþÿÿH‰ßL‰æ1Àè¬j H‹½€ÉÿÿéhþÿÿI‰ñA¸ L‰áD‰êL‰ÏL‰öèÆë L‰æH='Á% 1Àèµi Ç…(ÉÿÿÿÿÿÿE…í…’ ‹5 ZŒ 1À¿ H^@& èù" H‹HÉÿÿ€=/à‹ H‹([ H‹@8‰ …ø €=ß‹ H‹=þà‹ …R 螯 …À„€ €=´à‹ …w ‹•$ÉÿÿH‹5Ñà‹ 1ÉH‹½HÉÿÿè‹´ ‰…(Éÿÿ…Àˆý €=Óà‹ uH‹½HÉÿÿ¾ èC„ „À„" H‹=œà‹ H…ÿ„™ HäÝ‹ H5ÍÎÿÿè¸ è°þÿ€=oß‹ H‹=mà‹ H‰nà‹ u(H…ÿ„n H‹Là‹ Hp@è³½ …À…( H‹=<à‹ L‰öèÜ …À…À 1ÿè Óÿÿ‰…(Éÿÿ…ÀxS‹%à‹ …À„Í L¥€Éÿÿ¾ 1ÿ‰…€ÉÿÿL‰âèÙ»þÿHš@& …À„¢ ‹5¨XŒ 1ÿ1Àè‹! Ç…(ÉÿÿÿÿÿÿèÛÖÿÿH‹=¬ß‹ èOi èúØÿÿH‹ £ß‹ fïöóµÉÿÿH‹P\ H‰0ÉÿÿH…Àt^H‹‘X\ H…ÒtRH…Àˆí fïÉóH*ÈH…Òˆ½ fïÀóH*Âó^ÈfïÀH‹HÉÿÿóZÁòXaV( óÉÿÿòH,À‰ƒ ‹…(ÉÿÿD‹•PÉÿÿ‰…@ÉÿÿE…Ò~R‹€$Œ …À„Ò H½€ÉÿÿèDœþÿ‹…(Éÿÿ‰…@Éÿÿ…Àx‹…€Éÿÿ‰Âƒâ…Á ¶Ä‰…@ÉÿÿH‹ÃÞ‹ H‰…0Éÿÿ€=ÚÞ‹ tHƒ-CÞ‹ H‹…0ÉÿÿH‹ˆ([ H…É„å L‹9E1öL9ù„Î H…PÊÿÿH‰…PÉÿÿë8 D ‹5>WŒ HsA& ¿ 1Àè H‹…0ÉÿÿH‹ˆ([ M‹?L9ù„† I‹ŸÀ H…ÛtèI‹—° H…ÒtÜH‹s9ru¬H‹C 9B u£HÇ…8Éÿÿ H•ÐÉÿÿ…ö~´H‰XÉÿÿH‰ÓH‹8Éÿÿ‰$ÉÿÿA‰Í…ÀŽø E1äé± H‹½PÉÿÿE‹Ð ¹ 1ÀóH«I‰VE…Ét=I‹‡À H‹8ÉÿÿH9H†G¿þÿL9` †=¿þÿH‹PH¯I¯ÔHÈH‹D8H‰…pÊÿÿI‹w(H‹•PÉÿÿI~è.© E1ÀL‰ò1öƒÀfE‰FH=§Ú‹ fA‰F·Èè:ßÿÿH‹…XÉÿÿIƒÄH‹@ D9àŽª H‰ÙD‰âD‰îL‰ÿ軇 …Àx=H‹•ðÉÿÿH…ÒtÇM…ö…(ÿÿÿ¿ èRÈ I‰ÆH…À„³ Ç H‹•ðÉÿÿé ÿÿÿ‹5žUŒ H!]$ ¿ 1Àèw L‰÷èßþÿ¿ è¥Ïÿÿ‹½(ÉÿÿHÇôÜ‹ …ÿ… €=¨Ü‹ „ ¿ è•ñÿÿ…Àˆ3 H=† ‹ è¡© €=&UŒ …„ H‹ Ü‹ €=iÜ‹ H Œ[$ H¤å% HDØH…Ét €=Û‹ „¬ Æ…Àßÿÿ L¥ÀßÿÿH=µÛ‹ L‹-®Û‹ è!Ñ H…Àˆ fïÀòH*ÀH‹=H Œ M‰áI‰ØL‰éòYS( ¾ ¸ òYõR( H?& èyŸþÿóÉÿÿ.-ZV( Š“ … H‹ ÷ Œ º ¾ H=ÏZ$ 衸þÿé¬ @ ‹•$ÉÿÿH‹XÉÿÿƒÂ;Q| Hƒ…8Éÿÿé_ýÿÿfH‹…€ÉÿÿH‹8Æ€é H‰½€ÉÿÿI9ÿ…øÿÿ€= †‹ … L¥€ÉÿÿL‰ÿL‰æè°? …À…½! D‹ mÚ‹ L‹-òÚ‹ H¸ ÿ ÿ H#ÙÙ‹ •ÃE…É…² ‹KÚ‹ ‹áÙ‹ ¶ËL‰ïD‹,Ú‹ ‹5ÊÙ‹ P‹'Ú‹ Pèq; ZY…À‰4 è´þÿ‹8H‰Ãƒÿ„E HµÀÏÿÿº èW ‹ ‹5OSŒ 1ÿI‰ÀHóY$ 1Àè( ‹…À„“úÿÿ÷Ø…À…‰úÿÿH‹…ÉÿÿL‰¸([ H‰Çèn2 éçøÿÿf „ ‹zƒŠ ƒøÿ…Z ÇgƒŠ éìóÿÿf‹jƒŠ ƒøÿ…ì ÇWƒŠ é¿óÿÿf‹5¾RŒ HK2& 1ÿ1Àèš Ç…@Éÿÿÿÿÿÿ‹bdŠ …Àx‹=XdŠ ÇNdŠ ÿÿÿÿèœþÿ€=Ø‹ t8H‹½HÉÿÿèl6 H‹EÈdH+%( … ‹…@ÉÿÿHeØ[A\A]A^A_]à @ H‹=qÙ‹ ètz ëºf¶ !Ù‹ H‹•ÉÿÿL‰öL8¾ÿÿH‹=9Ù‹ èœM ‰…@Éÿÿ…À‰yõÿÿ‹5üQŒ H‰X$ 1ÿ1ÀèØ éCÿÿÿ I‰… éôÿÿ @ ¾ L‰ïèC| Hƒ=Ø‹ …Æôÿÿ¾ L‰ïè(| €=Ã׋ …¹ôÿÿë1f „ L‰ï¾ è| H‹=¤Ø‹ è7û „À…rôÿÿë D ¾ L‰ïèÛ{ €=Ý׋ …yôÿÿéQöÿÿè$Ôÿÿéüÿÿ‹½$Éÿÿè„« ‰…(Éÿÿ…À‰™÷ÿÿé‘øÿÿÆL׋ éªôÿÿ‹5QŒ 1ÿHŽ1& 1ÀÆPØ‹ èè H‹=Ø‹ éŽôÿÿL‹‰@ LÀÏÿÿ¹ 1ÀL¡W$ º ¾ L‰ï螸þÿL¥Àßÿÿº H=ƒ×‹ L‰æècÍ ‰…(Éÿÿ…Àtl‹5—PŒ HeW$ 1ÿ1Àès éî÷ÿÿèÙD H‹=š×‹ „À…šöÿÿ‹5hPŒ 1ÿHÛ6& èF ÆÖ‹ H‹=p׋ ésöÿÿH‹½HÉÿÿ¾ è²z éjöÿÿL‰æL‰ïèj ‰…(Éÿÿ…À„0öÿÿévÿÿÿ € ‹²×‹ H‹ »×‹ ‰…XÉÿÿdH‰ %øÿÿÿ‹¢Ö‹ …À…Ï Hƒ=®Õ‹ „È ‹5ÎÕ‹ …ö„0 ‹…PÉÿÿ…Àó ‹5²OŒ HÐV$ 1ÿ1ÀèŽ ‹œÕ‹ …À~-iøè è)³þÿH‹=ªÖ‹ èí+ ‹5{OŒ 1ÿ1ÀH¦V$ èW H‹ˆÖ‹ H‹¸ è´j ‰…(Éÿÿ…À…á ‹5DOŒ HƒV$ ¿ è H‹=¸Œ èc þÿ‹Š …Àx ÇŸŠ ‹‰Š …Àx Ç{Š H=dš‹ 1Ûè]£ €=Õ‹ „ Æ…XÉÿÿ H‹=úÕ‹ L5KŠ L-8& Æ…@Éÿÿ dH‹%øÿÿÿL‹``A‹ƒøt‹~Œ …Àu €½XÉÿÿ t¾ è«V H‹=¬Õ‹ 1É1ÒH‰þH=Ó‹ è±Ùÿÿ…ÀuH‹5ŽÕ‹ 1ɺ H=èÒ‹ è“Ùÿÿ…ÀˆÈ ‹ Œ …Àt+ÇŒ ‹Á~Š ƒøÿ|1ÿè…Íÿÿ‹¯~Š ƒøÿŒÒ A‹ƒø„j dH‹%øÿÿÿL;``…Ï ‹ÍŒ …Ò…Ã €½XÉÿÿ …¶ Hx ¾ÿÿÿÿèE, 1ɾ dH‹%øÿÿÿH‡ÂÿÿHƒ@hHx è+ H‹=ÊÔ‹ …À”…XÉÿÿHƒ=iÕ‹ L‹gPdH‹%øÿÿÿH‹X0t]H‹5?Õ‹ 1ÿE1ÿfJþIƒÇHcHcRIÄHÓ‹ 9…/ ·Jf9H…! ·RL9=Õ‹ f‰PwÀ…ÿ…¼ H‹=IÔ‹ HµhÉÿÿèå^ …À~ ‹…hÉÿÿƒø„ý ƒøu ÇÏŒ H‹Ô‹ H‹¸ è i …Àˆ§ t ǨŒ ‹ ¢Œ H‹=çÓ‹ …Û„úýÿÿ1Û€½@Éÿÿ …ëýÿÿHƒ=xÒ‹ „£ ‹$}Š …Àx Ç}Š ÿÿÿÿèÁ+ 1ÛÆ…@ÉÿÿH‹=™Ó‹ é¯ýÿÿ @ H‹=IÓ‹ è<³þÿ‰…$Éÿÿé±íÿÿH=š—‹ èµ é ùÿÿ‹5>LŒ H#+& 1ÿ1Àè ‹…HÉÿÿ‰…@Éÿÿéùÿÿ‹5LŒ HÔ+& 1ÿ1Àèó é^ùÿÿH‹ Ó‹ ¾ ‹¸ èG©þÿéôÿÿÇ…@Éÿÿ B<Ž3ôÿÿ‰“]Š é(ôÿÿ€=îÑ‹ …±òÿÿè H‰áÒ‹ H‰ÇH…À…zòÿÿ‹5›KŒ H¨2& 1Àèy Ç…(Éÿÿÿÿÿÿéêòÿÿf. „ H‰ÐƒâfïÀHÑèH ÐóH*ÀóXÀé.óÿÿH‰ÁƒàfïÉHÑéH ÁóH*ÉóXÉéþòÿÿ‹52KŒ H§2& ¿ 1Àè ÆGÑ‹ éòÿÿL¥ÐÉÿÿL‰çèàŸþÿH…PÊÿÿL‰æ¿ H‰ÂH‰…0Éÿÿèò¥þÿ‰…8Éÿÿ…À…Ü LÉÿÿL‰ïèµ’þÿ¾ L‰ïè¥þÿƒ½XÉÿÿŽë H…lÉÿÿHÈ A¾ˆ A¿ H‰…@ÉÿÿL¥€Éÿÿ H‹CL‰ïÇ…lÉÿÿ H‹pH‹PHƒÆ?HÁîHÁæ膰þÿH‰ÙL‰îL‰çHFÜÿÿ葯þÿ…À…T ‹{H‹µ@Éÿÿº è5£þÿ…ÀŽ- H‹ÖÑ‹ ‹…lÉÿÿ¿ AƒÇ‹5JŒ HÈ B‹ 2H؇ Iƈ L‹ÂHðP$ 1ÀèÆ D;½XÉÿÿ…IÿÿÿdH‹ %øÿÿÿH‹C1ÿH‹pH‹PHƒÆ?HÁîHÁæèq þÿèl•þÿ‹ ‹5˜IŒ H='& A‰À¿ 1Àèn L‰ïèf þÿH‹µ0Éÿÿ1Ò¿ ès¤þÿ…À…³ D‹½8ÉÿÿE…ÿ…»ðÿÿéhùÿÿL¥ÀßÿÿHÞP$ ¾€ 1ÀL‰ç蹓 é@ôÿÿ @ ‹5 IŒ 1ÿ1ÀL‰êèþ L9=ßЋ †® H‹5ÂЋ ¿êÿÿÿé€ûÿÿH‹©Ð‹ ‹5çHŒ 1ÿAƒÇH^1& HÈ F‹0Iƈ dH‹%øÿÿÿ‹1Àè¢ D9½XÉÿÿ…%þÿÿé×þÿÿH‹=ÁÏ‹ ƒ¿˜ „ÏùÿÿA‹…Àx ÇûxŠ ¾ è‘P €=fHŒ „Ä dH‹%øÿÿÿ1ÿHÇ@h èœäÿÿ…Àˆã H‹¥Ï‹ H…À„*úÿÿ‰Çè ”þÿé úÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéKóÿÿ‰…@Éÿÿé_õÿÿ‹5ýGŒ Hy>$ ¿ 1ÀèÖ ébòÿÿH‹ Ï‹ fïÉóZÉÿÿH‹€P\ H…Àˆ˜ fïÀòH*ÀòY F( ¾ ¸ H‹=,Œ òYôE( H=2& èx’þÿéóÿÿÇ xŠ þÿÿÿÇ…(ÉÿÿÿÿÿÿÇåwŠ þÿÿÿH‹ Ï‹ ‹Ï‹ H‰…XÉÿÿƒúŽ” L¸ˆ » L¥€ÉÿÿL-AN$ f D Ç…€Éÿÿ A‹E‹7è‘þÿAÇGÿÿÿÿA‹L‰æº è þÿ…ÀŽ‹ ‹…€ÉÿÿH „Õ‡ L‰êƒÃ‹5ÜFŒ ¿ ILj L‹ÁD‰ñ1Àè® ‹h΋ 9ÚŒL‹½XÉÿÿ1ÛL%”0& L- N$ L5®0& …ÒŽä M‹G`H‹Î‹ D‹ 8Í‹ LÀH‰Î‹ E…Û„‡ H‹’Í‹ óAoGxL‰â¿ A‹‹5OFŒ óo¨P\ fÔÅ€P\ M‹Oh1Àè I‹OxH…ÉtM‹‡€ M…À…ï I‹Op‹5FŒ L‰ê1À¿ èë ‹¥Í‹ ƒÃ9Ó}DILj éTÿÿÿƒÃ9Ú~1HcóH‰ñHÁáHñH‹µXÉÿÿH ÎHA`ƒÃHÁˆ H‰>Í‹ 9ÚçH‹5ËÌ‹ 1Ò¹ H=%Ê‹ èÐÐÿÿ…À…øìÿÿH‹5©Ì‹ ¹ º H= Ê‹ è«ÐÿÿéÖìÿÿ‹5dEŒ E‰ð1ÿƒÃdH‹%øÿÿÿHˆ-& ILj ‹1Àè( ‹âÌ‹ 9ÓŒþÿÿéqþÿÿ‹5#EŒ L‰ò¿ 1Àè ‹ºÌ‹ éÿÿÿ‹uŠ ƒø„u H‹=Ì‹ è*V éò÷ÿÿD‹5vŒ E…ö…òÿÿD‹^uŠ H‹ _uŠ 1ÀL ÆÉ" H‹=GŒ H˜!& ¾ è–þÿÇ4Œ éÆñÿÿD‹-(Œ E…í…–ñÿÿD‹ uŠ H‹ uŠ 1ÀL xÉ" H‹=ùŒ HJ!& ¾ èHþÿÇæŒ éXñÿÿ‹5GDŒ H +& 1ÿè% Ç…(Éÿÿÿÿÿÿé–ëÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéSüÿÿHƒ=ÐÉ‹ …*ôÿÿHƒ=ÚÉ‹ … ôÿÿ€=áÉ‹ …ôÿÿHƒ=·É‹ …ôÿÿD‹µPÉÿÿE…öŽÇ H‹…HÉÿÿ·¸4 H˜ HƒÇ è#¢þÿI‰ÆH…À„m H‹¸Ê‹ L-i I‰ØL‰öH= È‹ L‰é‹ èÎc L‰÷A‰ÄèËþÿAƒüÿ„ôûÿÿH‹…HÉÿÿ·¸4 HLj è¿¡þÿI‰ÆH…À„ H‹TÊ‹ I‰ÙM‰èD‰áL‰öH=©Ç‹ ‹ è¾d L‰÷èf‹þÿH‹='Ê‹ èêA D‹-÷È‹ E…턃óÿÿé1óÿÿA¼ LµpÉÿÿAƒÿttL‰XÉÿÿÇ…pÉÿÿ ‹{D‹+趌þÿ‹{º L‰öÇCÿÿÿÿ诛þÿ…À~q‹…pÉÿÿ¿ AƒÄH %ч ‹5ƒBŒ H‹I$ L‹ÁD‰é1ÀèZ E9çušL‹XÉÿÿè©£þÿ‹8èò›þÿ‹5PBŒ H;I$ 1ÿH‰Á1Àè) Ç…8Éÿÿÿÿÿÿé¬øÿÿ‹5(BŒ E‰è1ÿAƒÄdH‹%øÿÿÿHK*& ‹1Àèò E9ç….ÿÿÿë’Hƒ=¿Ç‹ …OõÿÿHƒ=ÉÇ‹ …Aõÿÿ¶ÐÇ‹ ˆ…@Éÿÿ„À…,õÿÿHƒ=žÇ‹ … õÿÿéöòÿÿH‹…0ÉÿÿH‹ˆ([ é‡êÿÿ‹JÉ‹ H‹ SÉ‹ …ÒŽ1 rÿHAhH‰òHÁâHòH”Ñð 1ÉHHˆ H9ÂuòH‹=ë Œ Ht*& ¾ 1Àè8Œþÿéßøÿÿ‹íÇ‹ ‹5ãÇ‹ L‰ïèÿP …À…ŒèÿÿHcÐÈ‹ H‰ÇHÁçHÇHÁç衳 H‰…èÈÿÿH‰¿È‹ H…À„. ‹ È‹ …ÀŽ1 H‹èÈÿÿPÿfvÀH‰ÐHYHÁàH‰0ÉÿÿHÐH”Á˜ H‰Ø Hˆ H9ÂuòHÇ…øÈÿÿ L‰½àÈÿÿH‹…øÈÿÿH Å‹ I‹}H‹0ÉÿÿM‹¥° ‰… ÉÿÿHÁàH!È‹ H‰CøA‹E0L{ðH‰KHI‹¨ ‰…8ÉÿÿI‹E H‰½XÉÿÿH‰…@ÉÿÿèÊS H‹½XÉÿÿƒø‰…(Éÿÿ„è H‹…0ÉÿÿH‹@ø‹pH‹8è Í Ç…(Éÿÿ A‰ÀH‹…0ÉÿÿD‰@4H…Ût$IcøHÁçèt² H‹0ÉÿÿH‰A8H…À„ D‹A4M…ä„x IcøHÁçèG² H‹0ÉÿÿH‰A@H…À„Í D‹A4H‹0ÉÿÿHƒì‹5Ž?Œ HS#& ¿ L‹I8PL‰ù1Àè_ ‹…8ÉÿÿAZA[…ÀŽ\ L‰àH‰XÉÿÿ1ÛE1äL‰ðÈÿÿI‰ÅL‰½ÉÿÿA‰ßH‹0ÉÿÿéË f D H‹C8H…ÀtLH‹XÉÿÿIcÔH‹½@ÉÿÿD‰þH‰ ÐèMR Hƒì‹5ü>Œ E‰áAWH‹ÉÿÿA‰À¿ Hå"& 1ÀèÆ _AXH‹C@H…ÀtDIcÔH‹½@ÉÿÿD‰þL‰,ÐèÿQ HƒìE‰á¿ AWH‹ÉÿÿA‰À1À‹5˜>Œ HÅ"& èx Y^AƒÄH…XÉÿÿØ AƒÇIÅØ D9½8ÉÿÿtTD9c4~ND‹(ÉÿÿE…É…%ÿÿÿH‹CøH‹½@ÉÿÿD‰þH‹H‰• Éÿÿè{Q H‹• ÉÿÿHcÈHÁéHÊH‹H£Â‚éþÿÿëL‹ðÈÿÿL‹½ÉÿÿL‹¥0Éÿÿ¾@ I\$H‰ßèy A‹T$4…ÒŽ- HÇ…(Éÿÿ A‹U@H‰ÉÿÿL‰½8ÉÿÿM‰ïH‹…0ÉÿÿH‹X8H…Ût H‹…(ÉÿÿH‹ ÃH‹…0ÉÿÿL‹`@M…ät H‹…(ÉÿÿM‹$Ä…ÒŽ¾ H…ÛH‰XÉÿÿ•…@ÉÿÿE1íL‰ëL‹Éÿÿ € H‰Ø‰ÞHÁàIGXH‹ H;…XÉÿÿu €½@Éÿÿ u M…ätHL9àuCIW@L‰ïèÀ A‰À…Àˆp I‹GPH‹8ÉÿÿH›!& ¿ ‹5ü<Œ D‹ Ø1ÀèÝ A‹W@HƒÃ9Ú‰‹…(ÉÿÿH‹0ÉÿÿƒÀ9C4~ Hƒ…(ÉÿÿéÿÿÿM‰ýH‹ÉÿÿL‹½8ÉÿÿHƒ½øÈÿÿ „ L‹¥0ÉÿÿAÇD$ðÿÿÿÿL‰çèø˜þÿ…À… I|$èæ˜þÿ…À…ê L‹¥0Éÿÿ‹5e<Œ L‰ùH !& ¿ A‹D$ E‹L$PA‹D$PE‹$1Àè& A‹4$º H‰ß¹ èþ A‰ÀXZE…Àˆ H‹…0ÉÿÿH‹èÈÿÿ¿ HP!& D‰@0D‹1À‹5í;Œ èÔ Hƒ…øÈÿÿH‹…øÈÿÿH…0Éÿÿˆ 9tË $ûÿÿL‹½àÈÿÿ‹ m‹ …É„…èÿÿA‹u0H=v‹ è ¬ ‰Á…À…@ A‹E0…ÀŽ_èÿÿI‹½¨ H‹…‹ I‹µ° H…ÿ„ù H…ö„¿ L†Ð L—¨ M‰ÁHÿM)ÑIù° †j ƒù †a A‰ÁfïäfHnúL‰ÁAÁéfoôfo 0=( fo-=( Aƒéfo =( flÿL‡Ð MiÉ` ffñNŒ0 foÅfDoÄfDoÎHÁ` foØfþêIÀ` fbØfjÀfDfÃfDôËfôÙfDôÁfEÔÁfDoÎfAsð fDôÈfAÔØfDoÄfDfÀfôÁfÔßfAÖ˜ üÿÿfI~ÛfsÛfAÖ˜xýÿÿfDôÁfEÔÁfAsð fAÔÀfÔÇfAÖ€PþÿÿfI~ÂfsØfAÖ€(ÿÿÿL‰™ üÿÿfÖ™xýÿÿL‰‘PþÿÿfÖ(ÿÿÿI9É… ÿÿÿA‰ÀAƒàü¨„ÈæÿÿD‰ÁLkÉHiÉØ N L‰”Ð L‰”Ð EPA9™æÿÿN\ AƒÀL‰œ¨ L‰œ¨ A9ÀwæÿÿJD 0H‰„€ H‰„€ é]æÿÿè{‰þÿH‹0Éÿÿ‰AðIE@H‰…@ÉÿÿA‹E@…ÀŽ E1äH‰ØL‰ëM‰åI‰Äë4f „ H‹ Á‹ H‹µXÉÿÿHƒÀH‰4ÑH‰ûÀ‹ IƒÅD9k@Ž¸ L‰èD‰îHÁàHCXö@tÞH‹•@ÉÿÿL‰çè’ fAnÕfnøA‰Àfb×fÖ•XÉÿÿ…Àˆ· H‹CP‹5Ì8Œ L‰ù¿ Hy & F‹ è1Àèž H‹À‹ H;pÀ‹ H‰Ð‚WÿÿÿH5`À‹ E1À¹ H‰•8ÉÿÿH~øè. …À…/ H‹AÀ‹ H‹•8Éÿÿé ÿÿÿI‰ÝH‹…0ÉÿÿÇ@0ÿÿÿÿécüÿÿH‹…0ÉÿÿH‹@@éœøÿÿ1öè{K ƒøÿ…øÿÿD‹…8Éÿÿé øÿÿ‹58Œ H– & 1ÿ1Àèõ èP¶ÿÿé`ßÿÿèöA D‹ ‹¾‹ é=äÿÿL‰ÿè"C „À…èãÿÿ‹5Ø7Œ HÍ& 1ÿè¶ éÏãÿÿ¹ HmIŠ 1öH=<¼‹ è×Àÿÿ‰…(Éÿÿ‰Ã…À‰·èÿÿé-ðÿÿH‹=³¾‹ èö é°óÿÿ‹ hŠ …Àx‹hŠ ƒø…± ÇîgŠ H‹=w¾‹ Ç%Œ èX' …À„JòÿÿÇÆgŠ þÿÿÿé;òÿÿ‰…(ÉÿÿéÁïÿÿ‹°gŠ …Àx Ç¢gŠ ÿÿÿÿ‹ŒgŠ …Àx Ç~gŠ ÿÿÿÿ€=½‹ …U D‹¥PÉÿÿE…ä~‹ƒŒ …À…i €=Ì6Œ uX‹x¾‹ H‹ ¾‹ …ÒŽD rÿHAhH‰òHÁâHòH”Ñð 1ÉHHˆ H9ÐuòH‹=Œ H: & ¾ 1Àèfþÿ€=¼‹ …[ Hƒ=9¼‹ ‰(Éÿÿ…ðîÿÿHƒ= ¼‹ …âîÿÿHƒ='¼‹ …Ôîÿÿ€=.¼‹ …ÇîÿÿHƒ=¼‹ …¹îÿÿ€=E¼‹ „¬îÿÿH‹2½‹ ‹ ¼¼‹ ‹¸ èé I‰ÄH…À„ˆîÿÿH‹½‹ ÑëL‰æD¶ ﻋ A‰ØH¯ H=Xº‹ Hˆ Aƒàèxx L‰çèzW éFîÿÿ H¹& éeÚÿÿ‹&fŠ ƒÀŒœþÿÿ‹_Œ …ÀuH‹=œ¼‹ è‡% …À…~þÿÿ¿ èÅ´ÿÿ‹ïeŠ éiþÿÿ1ÉéñóÿÿÇ…(Éÿÿêÿÿÿéßíÿÿ‹5B5Œ H/ & 1ÿ1Àè þ Ç…(Éÿÿÿÿÿÿéºíÿÿ‹ U»‹ ‹55Œ 1ÿ1ÀD‹H»‹ H & èìý ‹÷ØéÇáÿÿ‹ Éÿÿ‹5ë4Œ 1ÿ1ÀH& èÇý éÍüÿÿL‰ÿHƒÇHè}§ ‹ Éÿÿ‹5¾4Œ 1ÿ1ÀH & èšý é üÿÿ‹ Éÿÿ‹54Œ 1ÿ1ÀHn & èyý éüÿÿA‹è{~þÿAÇGÿÿÿÿA‹èj~þÿAÇGÿÿÿÿ‹ Éÿÿ‹5Z4Œ 1ÿ1ÀHC& è6ý é<üÿÿ‹5?4Œ H,& 1ÿ1Àèý é!üÿÿH/& éãØÿÿHc& é×ØÿÿH‹7»‹ º H5³EŠ H‹¸@\ HƒÇè ® H…Àˆˆ H‹£º‹ H‹l»‹ HƒÀH‰‘º‹ H…ÒtHº‹ H9Âw ‹Ž Œ …ÒtoH‹»‹ H…À„5ýÿÿ‹dŠ ƒê…&ýÿÿH;Pº‹ ‡ýÿÿ‹ücŠ …Àˆ ýÿÿ‹îcŠ ƒèuZÇßcŠ éñüÿÿ‹5X3Œ H= & 1ÿ1Àè4ü éÖüÿÿHÁè H‹=Äý‹ ¾ H@& H‰Á1Àè~þÿÇðÿ‹ éaÿÿÿƒ=¤ÿ‹ uD‹cŠ H‹ €cŠ 1ÀL ¸" H‹=xý‹ HÉ& ¾ èÇ}þÿÇiÿ‹ é_ÿÿÿHq& éÚÿÿè·~þÿƒ=Lÿ‹ …BûÿÿD‹3cŠ H‹ 4cŠ 1ÀL «·" H‹= ý‹ Hm& ¾ èk}þÿÇ ÿ‹ éûÿÿ‰½(Éÿÿéüêÿÿ‹5_2Œ ‰…XÉÿÿH±9$ 1ÿ1Àè5û ‹XÉÿÿǵbŠ þÿÿÿ‰(ÉÿÿéÅêÿÿÇ…(Éÿÿôÿÿÿé¶êÿÿèf“þÿL¥Àßÿÿº ‹8L‰æH‰Ãèº5 H‹½€Éÿÿ‹I‰Äè\t I‰ÀH‹…€ÉÿÿH‹ˆ8 H…ÉtXV‹5Ó1Œ 1ÿA‰ÙATH‘& 1Àèªú _AXÇ…(ÉÿÿÿÿÿÿéÙÿÿèó’þÿ‹8è<‹þÿ‹5š1Œ HW& 1ÿH‰Á1Àèsú éîØÿÿH ®¥$ ëŸ1ÉéÞúÿÿ‹= þ‹ HµÀÏÿÿº€ L¥Àßÿÿè 5 H‹=q¸‹ L‰â¾ H‰ÃèYP ‹571Œ I‰Ù1ÿH‹…ÉÿÿL‰áH& L‹ 1Àèú Ç…(ÉÿÿÿÿÿÿéŸéÿÿH=& éNØÿÿèC’þÿ‹8茊þÿ‹5ê0Œ Hï& 1ÿH‰Á1ÀèÃù é>Øÿÿ‰È¹Ð HiÀØ H¨ H‰H‰HÁØ HƒÂH9ÁuèéyÝÿÿpÿƒþ †õ ‰Æfïífo £2( fLnÂÁîfoýfo5o2( fow2( ƒîffùfElÀHiö` HÐ H´70 foÆfoåfDoÏHÁ` foØfþòfbØfjÀffãfDôËfôÙfôáfAÔáfDoÏfsô fDôÈfÔÜfoåffàfôÁfAÔØfÖ™ üÿÿ™xýÿÿfôáfAÔáfsô fÔÄfAÔÀfÖPþÿÿ(ÿÿÿH9ñ…dÿÿÿ‰Áƒáü¨„xÜÿÿHcñLkÆHiöØ N L‰Œ7Ð DIA9ÁQÜÿÿNLL‰Œ7¨ DIA9Á7ÜÿÿNL0L‰Œ7€ DIA9Á ÜÿÿNLHL‰Œ7X DIA9ÁÜÿÿNL`L‰Œ70 DIA9ÁéÛÿÿNLxL‰Œ7 DIA9ÁÏÛÿÿNŒ L‰Œ7à DIA9Á²ÛÿÿNŒ¨ L‰Œ7¸ DIA9Á•ÛÿÿNŒÀ L‰Œ7 DI A9ÁxÛÿÿNŒØ ƒÁ L‰Œ7h 9Á]ÛÿÿJ„ð H‰„7@ éHÛÿÿH…ö„?Ûÿÿxÿƒÿ †õ ‰Çfïífo i0( fLnÂÁïfoýfo550( fo=0( ƒïffùfElÀHiÿ` HŽÐ H¼>0 foÆfoåfDoÏHÁ` foØfþòfbØfjÀffãfDôËfôÙfôáfAÔáfDoÏfsô fDôÈfÔÜfoåffàfôÁfAÔØfÖ™ üÿÿ™xýÿÿfôáfAÔáfsô fÔÄfAÔÀfÖPþÿÿ(ÿÿÿH9Ï…dÿÿÿ‰Áƒáü¨„>ÚÿÿHcùLkÇHiÿØ éÁýÿÿ÷Ù‰Ïèæ†þÿ‹5D-Œ Ha& 1ÿH‰Á1Àè ö éÔÿÿ „ ó úUH‰åATSH‰ûHƒìD·fdH‹%( H‰Eè1ÀH‹‡ L‰âH‹¸@\ HƒÇè § H…Àˆ H‹ƒ L£8 L‰£8 H…ÀtL£@ L9àw ‹‡ù‹ …ÀtgH‹“Ð 1ÀH…Òu!H‹UèdH+%( …î HƒÄ[A\]à D ‹ ò\Š ƒùuÔH;“8 wË‹Þ\Š …ÒxÁ‹Ô\Š ƒøuOÇÅ\Š 1Àë¨H‹=Éö‹ L‰á¾ 1ÀH@ & HÁé èwþÿH‹“Ð 1ÀÇèø‹ H…Ò„jÿÿÿ뉋–ø‹ …Àu§D‹o\Š H‹ p\Š 1ÀL ÷°" H‹=hö‹ H¹& ¾ è·vþÿÇYø‹ éiÿÿÿ‹5¶+Œ H›& 1ÿ1Àè’ô ¸ÿÿÿÿéÿþÿÿè“wþÿ ó úUH‰åAVL5/ø‹ AUI‰õATSH‰ûL‰÷HƒìdH‹%( H‰EØ1ÀèÙý H‹ƒ E·eL‰îH‹¸@\ L‰âHƒÇèW¥ H…Àˆ6 H‹ƒ L£8 L‰£8 H…ÀtL£@ L9àw ‹Þ÷‹ …Àt~H‹ƒÐ E1äH…Àu/L‰÷è×ý H‹EØdH+%( …ý HƒÄD‰à[A\A]A^]à @ ‹:[Š ƒúuÆH;ƒ8 w½‹&[Š …Àx³‹ [Š ƒøuWÇ [Š E1äë™ „ L‰á¾ 1ÀE1äH‹=üô‹ HÁé Hy& èLuþÿH‹ƒÐ Ç'÷‹ H…À„Sÿÿÿ뀋Öö‹ …ÀuŸD‹¯ZŠ H‹ °ZŠ 1ÀL 7¯" H‹=¨ô‹ Hù& ¾ è÷tþÿÇ™ö‹ éaÿÿÿ‹5ö)Œ 1ÿ1ÀA¼ÿÿÿÿHÑ& èÌò éèþÿÿèÒuþÿfó úUH‰åAUI‰ýATI‰ÌSH‰óHƒì‹Ž dH‹%( H‰EØ1À…É…ù dH‹%øÿÿÿH‰ÖHƒ@`H‹ƒ H‹¸@\ HƒÇM…í„ M‹…Ð M…ÀL‰âLDÇL‰Çèt£ H…ÀˆË Iƒ½Ð „Ž dH‹%øÿÿÿL`pL£@ H‹ƒ H…Àt!H‹‹@ H‹8 H9Èw‹àõ‹ …À„ì H‹“Ð 1ÀH…Òt‹ hYŠ ƒù„ H‹UØdH+%( …l HƒÄ[A\A]]ÃL‰âèØ¢ H…Àˆ/ L£8 ézÿÿÿ è»÷ M‹…Ð H‹“ M…À„¤ dH‹%øÿÿÿL`xH‹º@\ I‹µÈ E1äHƒ@`HƒÇéòþÿÿ „ H;“8 ‡dÿÿÿ‹½XŠ …ÒˆVÿÿÿ‹¯XŠ ƒøubÇ XŠ 1Àé:ÿÿÿf „ H‹=™ò‹ HÁé ¾ 1ÀH& èârþÿÇÄô‹ éçþÿÿ L¢P\ dH‹%øÿÿÿéTÿÿÿ ‹^ô‹ …Àu”D‹7XŠ H‹ 8XŠ 1ÀL ¿¬" H‹=0ò‹ H& ¾ èrþÿÇ!ô‹ éVÿÿÿ‹5~'Œ Hc& 1ÿ1ÀèZð ¸ÿÿÿÿéþÿÿè[sþÿff. „ ó úUI‰ÓH‰åAWAVM‰ÆAUI‰õATI‰üSHƒì8H‰M¸H‹]L‰M°dH‹%( H‰EÈ1À€¿h HÇEÀ uHƒ¿x „% M A·KL‰çL‰ÚAƒâ¸ L‰îL)ÐM‰×M…ÒLEøèø¯ÿÿI‹„$ H‹¸@\ HƒÇM…í„< M‹Ð H‹u¸L‰òM…ÉLDÏL‰Ïè¯ H…Àˆã Iƒ½Ð „ dH‹%øÿÿÿLppM´$@ I‹„$ H…Àt#I‹Œ$@ IŒ$8 H9Èw‹ó‹ …À„c I‹„$Ð H…Àt‹ VŠ ƒú„ H…Û…Æ HUÀL‰ùL‰îL‰çè,¯ÿÿ1ÀH‹UÈdH+%( …¹ HƒÄ8[A\A]A^A_]à „ €¿k …“ ‹¿X º 1öL‰]¨èý„þÿH‰ÂHƒøÿ„h I‹„$ H‹u¨H¸@[ è L‹]¨…À„‡þÿÿë€f. „ H‹u¸L‰òè„Ÿ H…Àˆ¸ M´$8 éëþÿÿf D H‹U°H‰ÙL‰îL‰çèf®ÿÿé#ÿÿÿH‹¿X H‰U¨è ŒþÿL‹]¨‰ÇéXÿÿÿ D I;„$8 ‡ëþÿÿ‹|UŠ …ÀˆÝþÿÿ‹nUŠ ƒøuiÇ_UŠ éÃþÿÿf. „ H‹=Yï‹ HÁé ¾ 1ÀHÏ& è¢oþÿÇ„ñ‹ épþÿÿ‹5¡$Œ H†þ% 1ÿ1Àè}í éqþÿÿ „ ‹ñ‹ …ÀuD‹ïTŠ H‹ ðTŠ 1ÀL w©" H‹=èî‹ H9& ¾ è7oþÿÇÙð‹ éOÿÿÿ¸ÿÿÿÿé4þÿÿè)pþÿf „ ó úUH‰åAUATSH‰óHƒìdH‹%( H‰EØ1À‰Èƒðˆ„ÉujI‰ýH‰×è» A‰Ä…Àu7‹CƒøuAÆEFHܱ‡ ‹5Ê#Œ ¿ H‹ Â1ÀH))$ èŸì ƒ{tIH‹EØdH+%( uXHƒÄD‰à[A\A]]à @ ÇF ‹5#Œ ¿ 1ÀHö($ E1äèUì ëº ‹K‹5[#Œ ¿ 1ÀH & è4ì ë™è=oþÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃèÿnþÿff. „ @ ó úUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ HƒìhdH‹%( H‰EÈ1ÀA‰ýI‰ô¿ H5>³% èý{þÿH‹=ÖRŠ 1öA¸ H _*$ Hl*$ èÛÖ Æ©T‹ Ç©‹ èEå H‰†©‹ H…À„^ H5Þ¦‹ H='•ÿÿèâ„ A‰Ç…Àt+H‹EÈdH+%( …O HÄh D‰ø[A\A]A^A_]à H‹ yRŠ H‹BRŠ D‰ïL‰æA¸ èAÕ €=æ!Œ A‰Å… è † A‰Ç…ÀušH=n©‹ èi E…í„ ‹–+Œ …Àt €=«§‹ „\ €=ô¨‹ …Ì €=¼§‹ … €=¼§‹ ‹>¨‹ „L ƪ§‹ Æg¨‹ …À…E ‹ ¨‹ …Û…x €=y§‹ t èzö „À„B €=‡¨‹ „¥ D‹ ꧋ E…Û…Í ‹5#!Œ HÐ& ¿ 1ÀÆc¨‹ èõé Hƒ=]¨‹ ÆI¨‹ ÆG¨‹ …1 Hƒ=I¨‹ …à Hc=\¨‹ …ÿ…Œ €=¨‹ tD‹ x§‹ E…É…{ 1ÿÆÅR‹ è%| H‹§‹ H…Ò„¥ D‹J§‹ E…À…‹ H‹=ž§‹ H…ÿ„ L5>¦‹ L‰öèV ‰…¸ßÿÿA‰Ç…À„U H‹=v§‹ èé èT H‹=]§‹ èè H‹ 駋 H…ÛtP‹Ö§‹ …À~FDhÿE1äIÁåë D H‹ Á§‹ IƒÄ LãH‹;èZhþÿHÇC H‹{èIhþÿHÇC M9åuÌH=§‹ 臒 ‹5z¦‹ ‹=p¦‹ Hq¦‹ Çc§‹ èþ. énýÿÿf „ Hƒ=p¥‹ …ÒýÿÿHƒ=Z¥‹ …ÄýÿÿHƒ=d¥‹ …¶ýÿÿ€=k¥‹ ‹E)Œ …ºýÿÿHƒ=;¥‹ „? …À„¤ýÿÿH‹5†OŠ H‹=¯OŠ H@ & 1ÀèÁ …À„ÂýÿÿƦ‹ ‹·¥‹ …À…³ D‹5¤¥‹ E…öŽýÿÿ‹5 Œ 1ÿ1ÀE1ÿH & èÚç éþÿÿ D è;ô éõüÿÿf D èëø „À„+ ‹5Á Œ HF & ¿ 1Àèšç ÆÖP‹ ÆÒ¤‹ Æ⥋ éôüÿÿ€=¦‹ „šýÿÿD‹8¥‹ E…Ò…ò L‹5Ü¥‹ H5`h% L‰÷è zþÿ…À„0ýÿÿH5^/Š L‰÷èk Hƒøÿ„Ö H‹ ¥¥‹ ‹53 Œ H‰ˆ¥‹ 1ÀHÿ & ¿ èç é ýÿÿèëù „À…tüÿÿ‹5 Œ H® & 1ÿA¿êÿÿÿèÙæ é¬ýÿÿ @ ‹5Þ Œ HS & ¿ 1Àè·æ Æ ¥‹ écüÿÿ €=£‹ …Âüÿÿ‹=ᣋ è0 HÑèH;ö¤‹ †§üÿÿLµÀßÿÿH‰Â¾d L‰÷è)l ‹5w Œ L‰ñ1ÿH§ & 1ÀèPæ érüÿÿ ‹5V Œ H[ & 1ÿ1Àè2æ éTüÿÿ D ‹56 Œ HÛ & 1ÿ1ÀÆs¤‹ è æ écüÿÿÆ £‹ éaûÿÿf. „ H‹ y£‹ H‹5¤‹ L‰òH‹=¤‹ ès ‰…¸ßÿÿA‰Ç…À…}üÿÿH‹=ó£‹ è H‹=磋 èÊ7 A‰Ç…À…Züÿÿ€=Hé‹ …Müÿÿ÷䣋 ÿ ÿ…' €=㣋 t1€=У‹ t €=Æ£‹ t €=À£‹ „ñ €=²£‹ …ä D €=€¢‹ tÆv¢‹ H‹i£‹ ‹x…ÿ„ö Hƒ=¢‹ t€=8¢‹ uÆ.¢‹ L‰÷è„Z …À…\ L‰÷èd] ‰Ã…À… ƒ=ë¡‹ ÿ¸ u Hƒ=´¡‹ •ÀH‹5º¡‹ H‹=û¢‹ ˆý¡‹ è= €=ñFŠ t ƒ=ìFŠ „ H‹=Ó¢‹ L‰öèC …À‰Î Hƒ=c¡‹ „f èØ|þÿH I#$ ‹8ƒÿtHµÀßÿÿº è& H‰Á‹5dŒ 1ÿ1ÀA¿ôÿÿÿHŸ & è:ä éðúÿÿ D ¾ èæwþÿH‰¯¢‹ H…À…ZúÿÿA¿êÿÿÿéãúÿÿ H5£ÿÿ¿ èiþÿ‹=i¢‹ èÜfþÿé úÿÿ € Hƒ=h¡‹ …MúÿÿéXúÿÿ D H‹=ù¡‹ Hµ¸ßÿÿè…Å D‹½¸ßÿÿH‰×¡‹ H‰ÇE…ÿ…VúÿÿH‹ ¡‹ é*úÿÿ € ‹5–Œ HË& 1ÿA¿êÿÿÿènã éAúÿÿÆ¿¡‹ ƺ¡‹ è¶A é þÿÿ‹5^Œ H3& 1ÿ1Àè:ã é úÿÿ D ¿ èÆ H5ä!$ H‹=P¡‹ „ÀHÝ!$ HDðèv A‰Ç…À„Õýÿÿé±ùÿÿf D H=É& A¿êÿÿÿèn) H‹5'JŠ 1ÉH‹=NJŠ Hû:$ èR¾ é•ùÿÿH‹5î ‹ H‹=ß ‹ L‰òèç A‰Ç…À…Wùÿÿ€=ÇŸ‹ tÆí ‹ €=ÊŸ‹ … €=Ý ‹ …^ L‰÷A¿êÿÿÿèÄù A‰Æ…À…ùÿÿL‹=Š ‹ ‹5`Ÿ‹ H‹5Ÿ‹ L‰ú…ö…Z €=?Ÿ‹ …M H…À„6 H‹H9„ „ ƒx„d ¾ L‰ÿèÉ H…À„, ‹ þž‹ …Ét €¸í u€=âž‹ uHƒ=¼ž‹ „¼ Æ€í H‹ðŸ‹ ‹~Ÿ‹ H‹H H‰˜ßÿÿ…Ò„ L‹xL‰ÿè8, ƒø„O ƒ=OŸ‹ ‡ñ ‹CŸ‹ Hp" Hc‚HÐ>ÿàH…°ßÿÿD‰ŒßÿÿH‹=!Ÿ‹ 1ÛHÇ… ßÿÿ HÇ…¨ßÿÿ H‰…pßÿÿL‰¥€ßÿÿé0 f D ‹5.Œ I‰À¿ 1ÀH9 $ ‰ÙL½¸ßÿÿèûà L‰úH5†‚ L‰ïè‰dþÿH…À„ ‹5îŒ H‰ÁH‰…xßÿÿ1ÀH $ ¿ L,Ý èµà MuH‹½¨ßÿÿL‰öè‚]þÿL‹…xßÿÿH…ÀI‰Ä„ L‰Çè'\þÿH‰…¨ßÿÿI‰ÜH…À„& L‰úH5þ‚ 1ÿèdþÿI‰ÇH…À„U ‹5dŒ H‰Á¿ 1ÀH– $ è:à H‹½ ßÿÿL‰öè ]þÿI‰ÆH…À„w L‰ÿHƒÃè³[þÿ1ÿK‰.H…À„! L‰µ ßÿÿL‰¥¨ßÿÿH‹•pßÿÿH5ø&$ ‰ßÿÿè}cþÿI‰ÅH…À…±þÿÿ‹ßÿÿH‹• ßÿÿH‹µ¨ßÿÿH‹½˜ßÿÿD‹ŒßÿÿL‹¥€ßÿÿèÓ¬ÿÿA‰Çƒ½ßÿÿ t1Hƒ½¨ßÿÿ …Õ L‹µ ßÿÿ1ÛM…öt I‹<Þèâ^þÿHƒÃ9ßÿÿwæH‹½ ßÿÿèÊ^þÿH‹½¨ßÿÿè¾^þÿé´ èÄ5 HÕ& I‰ÆH…À„4 ‹8HÁçèʈ H‰…¸ßÿÿH‰ÆH…À„´ A‹1ÀH‰Ñ…ÒtH‰ÇHÁçI‹|>H‰<ÆHƒÀH9ÂuçH‹½˜ßÿÿH‰òè¬ÿÿH½¸ßÿÿA‰Çè—ˆ L‰÷èè9 ë1è±2 I‰ÆH…À„± H‹p‹H‹½˜ßÿÿH‰òèЫÿÿL‰÷A‰ÇèÕ/ E…ÿ…6 ƒ=-œ‹ ~ Ç!œ‹ ‹ œ‹ ‹5Œ HÒ $ 1À¿ èZÞ ‹5hŒ ¿ Hcô›‹ H¡£‡ H‹ ÐH ì$ 1Àè/Þ ‹ Ù›‹ 1À‹55Œ H– $ ¿ èÞ ƒ=½›‹ v DZ›‹ ‹ «›‹ ‹5Œ Hv $ 1À¿ èÞÝ L‰æD‰ïèã´ÿÿA‰Çé†ôÿÿH‹½˜ßÿÿèd( A‰Çè· IcÿHÁç‰ÃèM‡ H‰jœ‹ H‰ÁH…À„ E…ÿŽ™ C?¾ D‰ ßÿÿƒàÀL‰¥ßÿÿE‰ô™÷þHcðHcÃH‰ËH‰…¨ßÿÿI‰õH‹…¨ßÿÿL‰î¿ H‰CèqþÿH‰I‰ÆH…À„ H‹…¨ßÿÿL‰î¿ H‰CèÜpþÿH‰CH…À„æ AƒÄHƒÃ E9çu§D‹ ßÿÿL‹¥ßÿÿ‹5Œ D‰ù¿ 1ÀH=$ D‰=–›‹ E1ÿèÎÜ éö H‹Š›‹ L‰ûH‹½˜ßÿÿD‰öHÁãH‹H‰•¨ßÿÿèü& º H‹½˜ßÿÿD‰ö‰ÁH˜HÓâHÁèH‰ÑH‹•¨ßÿÿH ÂH‹:›‹ H‹TH‰•¨ßÿÿè¼& º ‹5jŒ ‰ÁH˜HÓâHÁèH‰ÑH‹•¨ßÿÿH Â…ö~bD‰ñH|$ ¿ 1Àè#Ü H‹=äš‹ H5ú$ Hßèá ‹5Œ D‰ñ1À¿ HC$ èñÛ H ²š‹ H55Æ$ H‰ßHƒÇègá IƒÇD9=Œš‹ E‰þúþÿÿé2ýÿÿè©/ I‰ÆH…À„© H‹p ‹HéòüÿÿL½ÀßÿÿL‰÷¹ ‰ÆL‰úè÷T L‰þH=xy% 1ÀèÆ" éuöÿÿ‹5Œ HÜÿ% 1ÿ1Àè[Û é}ñÿÿH‹=Ï™‹ H5(#Š è#_ I‰ÀHƒøÿt,H‹ ³™‹ ‹5AŒ H‰ž™‹ 1ÀH5 & ¿ èÛ éñÿÿH‹5WBŠ H‹=€BŠ 1ÉHû$ A¿êÿÿÿè|¶ é¿ñÿÿA¿ôÿÿÿé±ïÿÿè7sþÿ¹ ‰ÞL‰÷L¥ÀßÿÿD‹8L‰âè+T L‰æ1ÀA÷ßH=$ è7! é]ñÿÿHƒx …‘øÿÿH‹ H9Â…{øÿÿ1öéƒøÿÿL‰÷è\îÿÿéÕõÿÿH‹=¨˜‹ H‹H9Çt „ ö@<…×÷ÿÿH‹ H9Çuî¾ è”Ù H‰ÇH…À„š H¸ H G8¾ Ƈí èùE é•÷ÿÿ‹5"Œ ¹ÿÿÿÿ1ÿ1ÀH¶ & A¿ÿÿÿÿèóÙ é©ðÿÿè©= ƒèŽ!øÿÿHƒ=È–‹ H‹ ˜‹ …§÷ÿÿ1öéÃ÷ÿÿ¹ôÿÿÿH & ‹5ÆŒ 1ÿ1ÀA¿ôÿÿÿè£Ù éYðÿÿ¹ôÿÿÿH & ëØè‹ ¿ ‰Ãè#ƒ H‰@˜‹ I‰ÇH…À„ö Hc˾ ¿ H‰HC?ƒàÀH‰¨ßÿÿ™÷þLcðL‰öè mþÿH‹¨ßÿÿH…ÀI‰H‰Ã„ô I‰OL‰ö¿ èÙlþÿI‰GH…ÀtLH‹µ˜ßÿÿL‰ÿèÁ”ÿÿ…À… ǯ—‹ é^úÿÿ‹5øŒ 1ÿ1ÀA¿êÿÿÿHëþ% èÎØ é„ïÿÿèÔ[þÿH‰ßè,XþÿIÇG IÇ ‹5»Œ 1É1ÿ1ÀHâÿ% è•Ø H‹ V—‹ H…Ût!H‹;èñWþÿHÇC H‹{èàWþÿHÇC H=)—‹ A¿ôÿÿÿè ‚ ‹5dŒ HÉ & 1ÿ1Àè@Ø éöîÿÿ1öL‰ÿèŒ" ƒÀ…žöÿÿ‹56Œ 1ÿ1ÀA¿êÿÿÿHÉ & è Ø ë´€H9éBöÿÿ‹5Œ 1ÿ1ÀL‰ãHõÿ% D‹ŒßÿÿL‹¥€ßÿÿA¿êÿÿÿèÔ× H‹½¨ßÿÿè8Wþÿƒ½ßÿÿ H‰¨ßÿÿ„NøÿÿL‹µ ßÿÿ1ÛH‹…¨ßÿÿH‹<Øè WþÿM…öt I‹<ÞèýVþÿHƒÃ9ßÿÿwÖéøÿÿ‹5ŠŒ 1ÿ1ÀA¿ôÿÿÿH%ÿ% D‹ŒßÿÿL‹¥€ßÿÿèR× é÷ÿÿ‹ßÿÿ‹5UŒ 1ÿL‰ãHÿ% D‹ŒßÿÿL‹¥€ßÿÿA¿ôÿÿÿè × éCÿÿÿH‹5`>Š H‹=‰>Š èt± Hmþ% ‹5 Œ 1ÿ1ÀA¿ôÿÿÿèèÖ éþÿÿ‹ßÿÿ‹5ë Œ L‰ãH%ÿ% D‹ŒßÿÿL‹¥€ßÿÿA¿ôÿÿÿè´Ö L‰µ ßÿÿéÔþÿÿ‹5¶ Œ 1ÿ1ÀL‰ãHÄþ% D‹ŒßÿÿL‹¥€ßÿÿA¿ôÿÿÿè{Ö é¢þÿÿHý% émÿÿÿA¿íÿÿÿé þÿÿ‹5m Œ 1ÿ1ÀA¿ôÿÿÿHZ$ èCÖ L‰÷è[1 éàýÿÿIÇG é|ýÿÿM‰ðE‰æL‰Çè‹UþÿHÇC HÇ ‹5 Œ 1ÿ1ÀD‰ñH@ý% èóÕ Hƒ=³”‹ „}ýÿÿE1äL‰ãIƒÄHÁãH ˜”‹ H‹;è8UþÿHÇC H‹{è'UþÿHÇC E9çÈé=ýÿÿHÇC E‰æëŒ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀÇ£Œ H‹EødH+%( uÉÃèeXþÿ D ó úUH‰åHƒìdH‹%( H‰EøH‹G…Ҕ¶҉H‹EødH+%( uÉ1ÀÃè!Xþÿó úUI‰øH‰÷1öH‰åSHƒìI‹XdH‹%( H‰Eè1Àè³Uþÿóƒð óZÀò'7Š H‹EèdH+%( uH‹]ø1ÀÉÃèÃWþÿ ó úU1ÒH‰åATI‰ôSHuàHƒìH‹_L‰çdH‹%( H‰Eè1ÀègþÿH‹}àH‰L9焺 H…À„ô 诔 E1ÀH‰Eà€8 t+€8stN¶ƒúmuf€xsu`D¶@E…ÀuVHi@B H‰ @ H‹EèdH+%( …Ä HƒÄD‰À[A\]Ãf „ D¶@E…Àu¨Hi Êš;H‰ëÂf. „ ƒúuu#€xsu D¶@E…ÀuHiè H‰ë— € ƒúnt+‹5Á Œ L‰á1ÿ1ÀHï& èšÓ A¸ÿÿÿÿégÿÿÿ € €xsuÏD¶@E…À„Lÿÿÿë¿f‹5~ Œ H7$ 1ÿè\Ó A¸ÿÿÿÿé)ÿÿÿè\Vþÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹G…Ò” t$ÆC<‹ Ç@ H‹EødH+%( u É1Àà H‹EødH+%( u ÉH‰÷ép¥ èëUþÿff. „ ó úUfïÀfHnÊH‰åAWM‰ÇAVI‰ÎAUI‰ÕATI‰üSHì¨ H‰µ8ÿÿÿH‹R‹·ì H‹¿à dH‹%( H‰EÈ1À¶±;‹ )E€)E )E°fHnÁˆEˆflÁH H‰EÀ)EèYf „Àt5E1öH‹EÈdH+%( … HĨ D‰ð[A\A]A^A_]Ãf. „ I¼$H L‰öè0Î „Àu·H@ÿÿÿH‰ßè-V L‰êH‰ÞL‰ÿèß …Àˆ_ A€¼$} tH‹…@ÿÿÿÆ€ð €=ó:‹ …± Iƒ¼$È t$A‹UXE1öH‰ÐHÁè%øÿÿ I„ H‹ H£Ðsuƒ=_Œ „Õ A€¼$u Hêˆ „Ÿ H‰E¸H‹…PÿÿÿH…Àt H‹@ €ˆÜ èoñ „ÀuSfAƒ¼$ uGA‹”$„ H}€L‰áH‰Þèè¸ A‰Æ…ÀˆÅ H‰ßè¥U é¾þÿÿHƒ½Xÿÿÿ …AÿÿÿE1öëà D A¶Œ${ I‹½À L‰êH‰ÞM„$ è¥ß ë” €=è9‹ HÒèˆ H‹èˆ HEÂéCÿÿÿfIƒ½À t¤Ho H‰EÀHäèˆ é ÿÿÿ € H‹…8ÿÿÿ‹5Œ ¿ Hç¿% A¾ÿÿÿÿ‹1ÀèPÐ é>ÿÿÿ ‹5VŒ HãÎ% ¿ 1Àè/Ð é ÿÿÿè5Sþÿ D ó úUH‰åAVAUATI‰ÌSHƒìL‹oL‹wdH‹%( H‰EØH‹G I¼$ H‹˜˜ H‹KXH‹SH³€ 螶 èùï „Àu A€¼$ tbL‰òL‰îH‰ßèŒÕ …Àt H‹UØdH+%( uEHƒÄ[A\A]A^]à @ H‹EØdH+%( u%HƒÄH{@L‰òL‰î[A\A]A^]é>Õ f D 1Àë¬è_Rþÿff. „ @ ó úUH‰åAWAVAUATI‰ÌSH‰óHƒì(L‹w L‹o‰U¼L‹dH‹%( H‰EÈ1Àè2ï „Àu A€¼$ tSƒ=ÐŒ „¦ A€¼$u uK€=8‹ t\1À€}¼ uTH‹UÈdH+%( …À HƒÄ([A\A]A^A_]à „ A€¼$€ u¢1ÀëÇI‹†° L‰êL‰þHx@èZÔ …Àu¬H‹EÈdH+%( upH‹K(HƒÄ(L‰êL‰þ[L‰÷A\A]A^A_]é§Õ € I‹ž˜ L‰êL‰þH‰ßè Ô …À…YÿÿÿH‹EÈdH+%( u HƒÄ(H{@L‰êL‰þ[A\A]A^A_]é×Ó èQþÿfó úUH‰åATHƒìH‹NdH‹%( H‰EèH‹‡H\ Hƒù v\Hƒù uo€¸z u%E1䀸| u/H‹EèdH+%( uiD‰àL‹eøÉÃǾŒ E1䀸| tÑH‹¿([ è ëà @ H‹EèdH+%( u(L‹eøÉél ‹5]Œ 1ÿ1ÀA¼ÿÿÿÿH¨& è3Í ëˆè<Pþÿff. „ ó úUH‰åSH‰óHƒìH‹r dH‹%( H‰Eè1ÀH‹‡@ H‹¸([ èŠæ H…Àt‹sH¸p èVÖ H‹EèdH+%( uH‹]ø1ÀÉÃèÊOþÿf. „ ó úUH¹p H‰åHƒìdH‹%( H‰Eø1ÀèyÕ H‹EødH+%( uÉ1ÀÃèOþÿó úUH‰øH‰åSH‰óHƒìH‹O L‹SdH‹%( H‰Uè1Ò‹W,ƒ0L‹À ÿL‰Ô ‰ÑƒçýAQƒáƒÇsAPLÅ“% ƒù‰ÑÿpöƒáWL‰×ƒæµƒÆxƒùɃâV¾ ƒá¶ƒÁwƒúÒQ‹ ƒâ»ƒÂrRHh & ÿpL‹1ÀèËMþÿHƒÄ@…ÀxH˜HC1ÀH‹UèdH+%( uH‹]øÉÃè±NþÿUH‰åAWAVAUI‰õ¾ ATA‰ÔSH‰ûAƒÄHƒì(L‹7L‰ïdH‹%( H‰EÈ1ÀH “% E‹NE‹F A‹NP1ÀRH7$ èEMþÿL‰÷A‰ÇèZM H.i% ¾ L‰ïH‰Á1Àè!MþÿI‹>HU°H5£þÿÿD‰}°LsL‰m¸HÇEÀ è* H‹CZYI9Æt HXøH‰ßD‰âL‰îè=ÿÿÿH‹CHXøI9ÆuåH‹EÈdH+%( uHeØ[A\A]A^A_]Ãè½Mþÿff. „ fUH‰åAUATSHì Hƒ $ Hì Hƒ $ HƒìL-t Œ º dH‹%( H‰EØ1ÀI‰üH‰þL‰ïèOþÿ…Àu'Ç, Œ H‹UØdH+%( uJHÄ [A\A]]ÃHÐßÿÿ¹ L‰î‰ÇH‰Úè^bþÿ‹5 Œ I‰Ø1ÿL‰áH±þ% 1ÀèòÉ ¸ÿÿÿÿë§èöLþÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…öt H‹EødH+%( u$ÉH‰÷éÿÿÿ „ H‹EødH+%( uÉ1ÀÃè˜Lþÿ „ ó úUH‰åAVI‰þAUI‰õH5g$ ATSH‰ÓHƒìdH‹%( H‰EØ1Àè\þÿ…À„¡ H5G$ L‰÷è\þÿA‰Ä…À„ H5B$ L‰÷èè[þÿA‰Ä…À„] H58$ L‰÷èÎ[þÿ…À„– H53$ L‰÷è·[þÿA‰Ä…À„ô H5+$ L‰÷è[þÿA‰Ä…À„š ‹5Ðÿ‹ L‰ñ¿ 1ÀH»ý% E1äè£È ëL‰îL‰÷A‰Äè¢V …À•¾1‹ H‹EØdH+%( …ß HƒÄD‰à[A\A]A^]Ãf D H‹EØdH+%( …¶ HƒÄH» L‰êL‰ö[A\A]A^]éS € L‰îL‰÷è-V …À•ƒ ë‰f1öL‰ïèÖHþÿóƒð óZÀòJ*Š édÿÿÿ D L‰ïè€CþÿH‰yG‹ H…À…Gÿÿÿ‹5Þþ‹ H£ü% 1ÿAƒÌÿè¸Ç é*ÿÿÿ L‰îL‰÷èµU …À•Ë0‹ éÿÿÿè¢Jþÿfó úUH‰åAUATSH‰ÓHƒìdH‹%( H‰EØ1ÀèØi A‰Ä…Àu%H‹;èyð I‰ÅH‹H‹¸` èç‘ L‰ïH‰Æ謵 H‹EØdH+%( uHƒÄD‰à[A\A]]Ãè*Jþÿf. „ ó úUH‰åAUATSHƒìdH‹%( H‰EØ1À€¿s u H‹EØdH+%( u]HƒÄ1À[A\A]]à H‰ûH‰ÏI‰õI‰Ìè7@ I‰ÀH‹EØdH+%( u*A‹U A‹uH»ˆ IcŒ$è M‹MHƒÄ[A\A]]雹 è†Iþÿf D ó úUH‰åHƒìdH‹%( H‰EøH‹‡ˆ €¾ t H…Àtö@+t H‹EødH+%( u(É1ÀÃf „ H‹‡¨ 1ÒHƒÇxH°ýÿÿè÷æ ëÉèIþÿó úUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ HìH H& $ H ’ $ E1äó~5_ Š fHnúH $ ó~%Ûÿ‰ 5Üÿ‰ %U Š dH‹%( H‰EÈ1ÀH… ÙÿÿA‰ýH‰ófHnèH‰…°ÕÿÿH…oÜÿÿH½°Ùÿÿflí)µ ÕÿÿHµðÚÿÿ)ÕÿÿfHnèH…nÜÿÿI‰öfHnðH…ñÞÿÿflý)¥ðØÿÿfHnÐH…YÜÿÿfHnê)½ÐØÿÿfHnØH…PÜÿÿflîH‰½ÀÕÿÿfHnÈH[ $ HÎ"% )ÀØÿÿfHnÀfHnòfHnÿHD $ H’ú% flòfLnÀfHnÒH…HÜÿÿ)µ°ØÿÿH- $ flÓfLnÈfHnÚHšú% fDoø)• ØÿÿflÙfoÈfHnÀH…ÈÜÿÿfAlÈH÷ $ óD~ Š‡ fLnÐH-‹ fLnò)ØÿÿfLnØfDløfElñ)€ØÿÿH… ÝÿÿH¾$ fElÃD)µpØÿÿfLnàH…mÜÿÿfHnÂD)½`ØÿÿfLnèH© $ H€$ D)…@ØÿÿfLnÊfLnØfAlÂH’ $ fElÌHÂ$ )…PØÿÿfDlßfLnÒfHnþD)0ØÿÿfLnàH $$ H…eÜÿÿD)ØÿÿfElÕfDlçfLnêfHnøH…ÙÿÿHg% D)• ØÿÿfDlïfHnøH·1$ D)¥ ØÿÿfHnÀfHnâHy·% D)ð×ÿÿflçfHnèfoøH…ÙÿÿHͺ$ flý)¥à×ÿÿfHnðfHnêH·% )½Ð×ÿÿflîfHnÐfoðH…ÙÿÿHÈ$ flò)À×ÿÿfHnØfHnÒH…Ùÿÿ)µ°×ÿÿH$ flÓfHnÈfHnÚ)• ×ÿÿHÂ,‹ HÁì# flÙfHnÀH \$ )×ÿÿó~ ˆ‡ flÈfHnÀHÔÞ‹ fLnÀHÀµ% fDoð)€×ÿÿfDoøfHnÀfElðH…ÙÿÿfDløfHnÂD)µp×ÿÿfLnÈH…bÜÿÿH$$ D)½`×ÿÿfAlÁfLnÐfLnÂH$ )…P×ÿÿfElÂH,$ fHnÀH…¸ÜÿÿD)…@×ÿÿfLnØfDoÈfDoÐH¾ë# fElËfLnÚfLnàH…ÀÜÿÿHù$ D)0×ÿÿfLnèH +‹ fElÔóD~%'‡‡ fElÝfLnèHÀ$ D)• ×ÿÿfHnÈHÊø% fElåD)×ÿÿfHnøfDoéH…dÜÿÿD)¥ ×ÿÿfDlïfHnèfHnúH…tÜÿÿHx$ flýD)ðÖÿÿfHnêfHnðHêB$ )½àÖÿÿflîfHnðHÓø% fHnÐHá)‹ 5(S‰ )ÐÖÿÿfHnÀflÊH9$ )µÀÖÿÿfHnØH9$ fHné)ÐÕÿÿfHnàH…jÜÿÿH 0è$ fHnÐH…iÜÿÿfHnñflêH ê# fHnÐH…aÜÿÿflòfHnù) ÖÿÿfHnÐH Áé# H…`Üÿÿ)µÖÿÿflúfLnÁfHnÐH Ô$ H…°ÜÿÿfDlÂ)½ ÖÿÿfHnÐfLnÉH…cÜÿÿD)…0ÖÿÿfDlÊH ƒÌ$ fHnÐHìü$ flØflàD)@ÖÿÿfHnÀfLnÑHüí# )àÕÿÿfDlÒfDoðfHnÐ)¥ðÕÿÿHcé# fDlòfDoøD)•PÖÿÿfHnÐH Ò$ H…hÜÿÿD)µ`ÖÿÿfDlúfLnÙfHnÐH c$ H…gÜÿÿfDlÚD)½pÖÿÿfHnÐfLnáH…fÜÿÿD)€ÖÿÿfDlâH S?$ fHnÐHè# fLné¹ D)¥ÖÿÿfHnØfDlêL‰àóH«fløt H‰÷D) Öÿÿ¹ƒ )…°ÖÿÿÇ…ÙÿÿÿÿÿÿfoÓ÷' f‰…0ýÿÿHh$ fo¥ðØÿÿH‰…0ÚÿÿL‰àóH«)•ýÿÿfo±÷' H ŠëÿÿHC÷ÿÿH‰µÈÕÿÿH=G$ fHnØ)• ýÿÿfHnÑH c flÓ)¥ Ûÿÿ)•ðÚÿÿó~3ù‰ H‰… ÛÿÿHÅû Fø‰ Æ…Ùÿÿ )•Ûÿÿó~àø‰ H‰…ÀÛÿÿHêïÿÿ{ø‰ HÇ…8Úÿÿ )• Ûÿÿó~ù÷‰ 2ø‰ )•0Ûÿÿó~{ƒ‡ ì÷‰ )•Ûÿÿó~•ø‰ ^ø‰ )•°ÛÿÿH‰… ÜÿÿHý Æ…oÜÿÿH‰…Üÿÿ¸ f‰… ÜÿÿHK$ Ç…tÜÿÿ H‰…°ÜÿÿÇ… Ýÿÿÿÿÿÿè g H=¡õ% I‰ÇH‰…èØÿÿè g Hßÿÿfo…°ÖÿÿfDo ÖÿÿH‰ÊI‰ÂH‰…àØÿÿ¹À L‰àH‰×fDo¥ÖÿÿfDo€ÖÿÿóH«H¸ i H ìå# …(ßÿÿH‰…ßÿÿH_ý‹ fHnÑH :ð# fHnàfHnÁH¸ v H‰•¸ÕÿÿH‰…pßÿÿHŽó‹ flÔH èå# fHnàH›% •ßÿÿH‰…ßÿÿflÄH¸ q H‰…ÐßÿÿHEó‹ fHnàHõ»% …xßÿÿfHnÁH‰…ðßÿÿflÄH¸ D H „å# H‰…0àÿÿHó‹ fHnàHyå# …ØßÿÿfHnÁH‰…PàÿÿHã$ flÄH Á$ H‰…°àÿÿHÞ$ H‰…áÿÿHRô% H‰…páÿÿH¸ k H‰…°áÿÿHÛ$‹ fHnà…8àÿÿHƒè)fHnÁflÄH På# fHnàD˜àÿÿHç¬% D¥øàÿÿDXáÿÿHÇ…Ùÿÿ HÇ…Ùÿÿ HÇ…Ùÿÿ Ç…àÿÿ Ç…ðàÿÿ Ç…Páÿÿ …¸áÿÿfHnÁH % fDo½pÖÿÿH‰…0âÿÿH6$‹ flÄfDoµ`ÖÿÿfHnà…âÿÿH¸ f fHnÁH‰…ÐâÿÿHÎ#‹ flÄH ¬% fHnàHôã# …xâÿÿfHnÁH‰…ðâÿÿflÄH¸ m H . $ H‰…0ãÿÿH…#‹ fDo•PÖÿÿfHnàHþ«% …ØâÿÿfHnÁH‰…PãÿÿflÄH¸ n H Úä# H‰…ãÿÿH<#‹ fDo@ÖÿÿfHnàHË®% …8ãÿÿfHnÁH‰…°ãÿÿflÄH¸ T H Ì$ H‰…ðãÿÿH•ò% fDo…0ÖÿÿH‰…äÿÿHþñ% fo½ ÖÿÿfHnà…˜ãÿÿH=ã# fHnÁflÄH‰…ÐäÿÿHBã# H 4è# D½ÈáÿÿDµˆâÿÿD•øãÿÿDXäÿÿ…häÿÿfHnÁH $ D…¸äÿÿÇ…âÿÿ Ç…pâÿÿ Ç…Päÿÿ Ç…°äÿÿ Ç…åÿÿ ½åÿÿfoµÖÿÿfo ÖÿÿH‰…0åÿÿH $ foàÕÿÿH‰…åÿÿH $ foÐÕÿÿH‰…ðåÿÿH¸ s H‰…0æÿÿHîø‹ fHnàH^ç# L‰•°æÿÿH‰…HæÿÿflÄH¸ F H‰…æÿÿH°ø‹ fHnàHÊÿ# …8æÿÿfHnÁH‰…¨æÿÿH:ñ% flÄfo¥ðÕÿÿH‰…çÿÿH Ñþ# H‰…pçÿÿH¸ p H‰…°çÿÿH¹7‹ …˜æÿÿfHnÁH ‘þ# ¥øæÿÿfHnàH¸ x flÄH‰…èÿÿH!‹ fHnà…¸çÿÿfHnÁHÞð% flĵxåÿÿH |ï% ØåÿÿXçÿÿÈçÿÿ…èÿÿfHnÁH ‚$ Ç…påÿÿ Ç…Ðåÿÿ L‰½PæÿÿÇ…ðæÿÿ Ç…Pçÿÿ Ç…€çÿÿ H‰…0èÿÿfoµÀÖÿÿH¸ g H‰…pèÿÿH„t" fDoðÖÿÿµxèÿÿfHnðHÈãÿÿfDo¥ ×ÿÿH‰…¨èÿÿH…ýÿÿflÆfo¥ÐÖÿÿH‰…°èÿÿH ‹ fo½àÖÿÿfHnðH ð% …ˆèÿÿfHnÁH‰…ðèÿÿHið% flÆH Üß# H‰…PéÿÿH¸ G H‰…éÿÿHóý# H‰…°éÿÿHþ# H‰…øéÿÿHƒìÿÿH‰…(êÿÿH¸ d H‰…PêÿÿHÜ ‹ …ØèÿÿfHnÁH tß# DêÿÿfLnèH-§% fAlÅfLnèH¸ c D¥ëÿÿ…XêÿÿfHnÁH iä# fAlÅH‰…°êÿÿH{ ‹ fLnè…hêÿÿfHnÁH£¶% fAlÅH 8ä# fLnè¥8éÿÿ…¸êÿÿfHnÁHÈ·% H žä# fAlÅfLnàH0 ‹ ½˜éÿÿ…ÈêÿÿfHnÁH bX$ Ç… èÿÿ fAlÄfLnàH£·% Ç…Ðèÿÿ Ç…0éÿÿ Ç…ðéÿÿ Ç…ëÿÿ …(ëÿÿfHnÁH *ä# fDo×ÿÿfDo0×ÿÿfAlÄfLnàH¸ S fDo• ×ÿÿ…xëÿÿfHnÁH …ã# fAlÄH‰…ÐëÿÿHs ‹ fDo…@×ÿÿfLnà…ˆëÿÿfHnÁH=ã# fAlÄH ã# fLnàD8ìÿÿ…ØëÿÿfHnÁHÆë% H ô# fAlÄfLnØH¸ w Dîÿÿ…èëÿÿfHnÁH …ú# fAlÃH‰…ìÿÿHå ‹ fLnØ…HìÿÿfHnÁH%ë% fAlÃfLnØH Wú# H¸ t …˜ìÿÿfHnÁH ±â# fAlÃH‰…ðìÿÿH4 ‹ fLnØ…¨ìÿÿfHnÁH4µ% fAlÃfLnØH :"$ H¸ U H‰…PíÿÿHÇ ‹ …øìÿÿfHnÁH µù# fAlÃfLnØHÇí% D•(îÿÿH‰…píÿÿH‘Ý# H‰…¸íÿÿHã¥% fLnàHwL …íÿÿfHnÁfAlÃH ^·$ Ç…pëÿÿ H‰…èíÿÿH¸ C H‰…îÿÿH¸ I …XíÿÿfHnÁH $š% fAlÄH‰…pîÿÿH]í% …ÈíÿÿfHnÁH Ý# Ç…0ìÿÿ Ç… íÿÿ€ Ç…°íÿÿ D…xîÿÿfo€×ÿÿfDoµp×ÿÿH‰…îÿÿHß΋ fDo½`×ÿÿfLnÀH8¥% Dµøïÿÿfo×ÿÿfAlÀH‰…ðîÿÿH¦Î‹ fLnÈ…ØîÿÿfHnÁH5¥% fAlÁH‰…PïÿÿH¸ M H iÜ# …8ïÿÿfo…P×ÿÿH‰…ïÿÿH3¥% fLnÐ…˜ïÿÿfHnÁHk΋ fAlÂH ;Ü# fLnðD½ðÿÿ…¨ïÿÿfHnÁHw¥% H à|$ fAlÆfLnøH¼‹ xñÿÿfLnð…XðÿÿfHnÁH¦% fAlÇH‰…ÐðÿÿH Ü# H‹‹ fLnø…hðÿÿfHnÁH¶£% fAlÆH‰…0ñÿÿH ˆë$ H…lÜÿÿH‰…XñÿÿHÞë% …¸ðÿÿfHnÁH ¯x% fAlÇH‰…ñÿÿH¸ b H‰…ÐñÿÿH¿ç% …ñÿÿfHnÁH óõ$ Ç…Ðîÿÿ Ç…0ïÿÿ Ç…ðïÿÿ Ç…Pðÿÿ Ç…°ðÿÿ Ç…ñÿÿ Ç…pñÿÿ Øñÿÿfo¥à×ÿÿfHnØHÛÿÿH‰…òÿÿHµë% flÃfo• ×ÿÿ¥øòÿÿfo¥Ð×ÿÿfoÀ×ÿÿH‰…PòÿÿHb‹ foµ°×ÿÿfDoð×ÿÿ¥óÿÿfHnàH©÷# fDo¥ ØÿÿH‰…póÿÿH(‹ …èñÿÿfHnÁH xÚ# flÄfHnàHV¤% •8òÿÿH‰…ÐóÿÿHt÷# H‰…0ôÿÿHë‹ …XóÿÿfHnÁH ò–% flÄfHnàHë% ˜òÿÿH‰…ôÿÿHë¤% …¸óÿÿfHnÁH YÚ# flÄfHnàH@Úÿÿµ¨òÿÿDôÿÿ…xôÿÿfHnÁH )Þ# Ç… òÿÿ flÄÇ…0òÿÿ Ç…òÿÿ Ç…ðòÿÿ Ç…Póÿÿ Ç…°óÿÿ Ç…ôÿÿ Ç…pôÿÿ Ç…Ðôÿÿ D¥ØôÿÿfDoØÿÿfDo• ØÿÿfDo0ØÿÿH‰…õÿÿHÊ>% H‰…8õÿÿHAå% fHnàHõÆ …èôÿÿfHnÁflÄH gâ# D˜õÿÿH‰…hõÿÿHø£% fHnàH¼ð …HõÿÿfHnÁflÄH ,ô# D•¸öÿÿH‰…ÈõÿÿHûï‹ fHnàHÛé% …¨õÿÿfHnÁH‰…öÿÿH4‹ flÄH Ñó# fHnàHâé% …øõÿÿfHnÁH‰…pöÿÿHðé% flÄH „$ H‰…ÐöÿÿHÿé% H‰…0÷ÿÿHÞ‹ fHnà…XöÿÿfHnÁHê% flÄH‰…÷ÿÿHEõ# H Ý—$ D÷ÿÿ…x÷ÿÿfHnÁH öº$ Ç…0õÿÿ Ç…õÿÿ Ç…Àõÿÿ Ç…ðõÿÿ Ç…Pöÿÿ Ç…°öÿÿ Ç…÷ÿÿ Ç…p÷ÿÿ Ç…Ð÷ÿÿ fDo…@ØÿÿfDoµpØÿÿH‰…ð÷ÿÿH§×# H‰…8øÿÿHÍ¡% fHnàHaé D…Ø÷ÿÿflÄDµxúÿÿH‰…høÿÿHw×# …Høÿÿfo…PØÿÿH‰…pøÿÿH ã% fHnà…˜øÿÿfHnÁH«‹ flÄfHnàH 4”% Ç…0øÿÿ …¨øÿÿfHnÁH'ô# H ×# flÄH‰…ùÿÿH„È‹ fHnà…øøÿÿfHnÁHT¡% flÄfHnàH èÖ# H…Ö …XùÿÿfHnÁH ñ# flÄH‰…ˆùÿÿHÿã# …hùÿÿfHnÀHÝ‹ Ç…`øÿÿ fHnàH¦ó# flÄH‰…ÐùÿÿHm‹ fHnà…¸ùÿÿfHnÁHÍá% flÄfHnàH %ñ# Ç…øÿÿ …úÿÿfHnÁH ÖÿÿflÄH‰…HúÿÿHè% …(úÿÿfïÀÇ…ðøÿÿ Ç…Pùÿÿ Ç…°ùÿÿ Ç…úÿÿ Ç…púÿÿ fDo½`ØÿÿH‰…PûÿÿHúç% foØÿÿH‰…°ûÿÿfo€ØÿÿHâò# fo• Øÿÿfoµ°ØÿÿH‰…üÿÿHæç% foÀØÿÿfo½ÐØÿÿ)…€ÙÿÿÇ…Ðúÿÿ Ç…0ûÿÿ Ç…ûÿÿ Ç…ðûÿÿ Ç…Püÿÿ H‰…püÿÿHÇ… Ùÿÿ Ç…ˆÙÿÿ D½ˆúÿÿØúÿÿèúÿÿ•8ûÿÿµ˜ûÿÿøûÿÿ½Xüÿÿ)…`Ùÿÿ)…pÙÿÿ)…ÙÿÿèmÄ A‰Ä…Àx"Æ5‹ èZÓ L‰öH=`àÿÿè‹C A‰Ä…ÀtBè¿Ó H‹½èØÿÿè3)þÿH‹½àØÿÿè')þÿH‹EÈdH+%( …S HeØD‰à[A\A]A^A_]ÃH…0ÚÿÿE1ÀH‰ÞD‰ïH‹•¸ÕÿÿH‰ÁH‰…pØÿÿèÌ“ …Àtƒøð H‹H‰…ÀÜÿÿH‹½ÙÿÿH…ÿtèä$þÿH‰ÅÅ‹ H…À„Ø H‹½ÙÿÿH…ÿtèÃ$þÿH‰œÅ‹ H…À„· H‹½ÙÿÿH…ÿtè¢$þÿH‰Ë‹ H…À„– è-Ô …Àˆå €½hÜÿÿ tÆ…gÜÿÿ€=Ûß‹ t€½nÜÿÿ tÆ… Üÿÿ €=Áß‹ …X èêC A‰Ä…À…Ëþÿÿ€½dÜÿÿ t Çô Š €=´‹ t €=è Š „˜ fƒ½ÀÙÿÿ t‹…ØÙÿÿ;…tÜÿÿq H‹é‹ H…Àt€8 u$1ÿHµ`Úÿÿè+6þÿ…À„ H_($ H‰Õè‹ H‰…`Ùÿÿ¶=‹ ˆ…‚ÙÿÿH…`ÙÿÿH‰… ØÿÿH‹ÈÕÿÿH‹½ Øÿÿºÿÿÿÿ1öè)¿ I‰ÇH= ðÿÿ‡¹ H‹°([ H‹l©‹ H½8Üÿÿ耤 ‰…ÀØÿÿ…À…Ó H‹…ðÜÿÿH…ÀtI‰‡È[ H‹…ÀÕÿÿ¾ L‰ÿL‰½0ÜÿÿI‰‡8[ è] I‹¿([ ‰ÃèÐ öÄ ¸ EØ€½lÜÿÿ …ÿ ‹™‹ …À…± ¶µÙÿÿ‹•ÙÿÿH¸ ÿÿ H#…ÀÙÿÿu„Û„Ú @„ö„ H½Þÿÿ¹ 1ÀÆ3‹ H‰½ØÿÿóH«H=2 Š Æ_ Š ÇQ Š Æ‹ è} Hƒ=ç‹ „W €½eÜÿÿ t ƒ=›æ‹ „û Ç‹æ‹ ÆÏ‹ €=׋ t Hƒ=Ïæ‹ Æ·‹ … Ç|7‹ €½aÜÿÿ „ø DZ Š ÷…hÜÿÿ ÿÿ …Å €½cÜÿÿ t ÇŽ Š €½bÜÿÿ t Ç…(Üÿÿ fƒ½fÜÿÿ t Çg Š €½fÜÿÿ t €½gÜÿÿ …ã €½ñÞÿÿ tƒ=Õå‹ „[ Æ…ñÞÿÿ H‹=%æ‹ H…ÿt H5k¢$ è¬-þÿH…ÀtÆ…pÜÿÿÆ#‹ H‹bæ‹ €8-„ ¿ èâ H‹ àå‹ H…ÛtyH5½í# H‰ßèd-þÿH…À…D H5„$ H‰ßèL-þÿH…ÀtMƒ=Då‹ L@ýÿÿ„Ó HƒìI‰Ù¹€ L‰ïHzí# º ¾€ PLœ% 1ÀèDþÿA[[L‰-bå‹ AƒüütI‹¿([ è(D …Àˆ ÷…hÜÿÿ ÿÿ „™ €=õÛ‹ „¡ èÅ „Àu"€½ðÞÿÿ u€½pÜÿÿ u€½ñÞÿÿ „Ë èÓ6 ‰Ã…Àˆ• D‹ ¶Û‹ E…É~fƒ· ‹ èÐÎ I@è7 …Àˆk H‹½ÈÜÿÿH…ÿt?HØÜÿÿH•ÐÜÿÿL‰þL…ÜÜÿÿè†< …ÀˆÞ H‹…ÐÜÿÿH‰… Úÿÿ‹…ÜÜÿÿ‰…ÚÿÿI‹¿P[ H…ÿtH5A7 I— è•2þÿ…Àˆ® H‹=n¥‹ è7 H‹0Üÿÿ¿ H5^ÎÿÿH‹ƒ@\ H‰ÐØÿÿH‰…€Øÿÿèô(þÿH‹µ¸ÜÿÿH…öt.L¥ÝÿÿH‰ßL‰âèfÝ ‰Ã…À…O H‹…ÐØÿÿH‹€8[ L‰`H€½cÜÿÿ tH½xÜÿÿè•” ‰Ã…À…– H‹0ÜÿÿH‹»([ èˆÌ I‰ÄH‹ƒ@\ ¶p H‹ƒ8[ fƒx @ˆµ°Øÿÿ…1 @„ö„ñ H¾ ÿÿ H#p„4 IÌ €½°Øÿÿ … L‰àƒà H…À… D‹4‹ E…À…> €= ‹ „— €= ‹ …Š H=Øá% 1ÀèYé Ç…ÀØÿÿ Hƒ½ÐÜÿÿ D‹¥ÀØÿÿt(H½ÐÜÿÿHÇ… Úÿÿ Ç…Úÿÿ èTL D‹¥ÀØÿÿH‹½øÞÿÿH…ÿt‹µ ßÿÿè ê HÇ…øÞÿÿ L‰ÿèl½ éƒøÿÿè® éžùÿÿ€=u ‹ …Š ‹ â‹ ƒø„k ƒøuoH‹ƒ([ L‹(L9ètJL5vê# f D L‰ïèˆ L‰öH‰ÇèÝ)þÿH…ÀtA÷Ä € uIM( € IÌ € M‹m L;«([ uÀ½°Øÿÿ u A÷Ä € „q H‹…0ÜÿÿHx@èMl L‰çH‰Æè €½mÜÿÿ t ƒ=ÖŠ tH=Áá% 1ÀèÒè Æ…mÜÿÿ H‹»([ èÿÊ ¨uÆ…kÜÿÿ€½fÜÿÿ …É €½gÜÿÿ …U H‹½ÐØÿÿèNÌ ‰Ã…À…A H‹…ÐØÿÿH‹¸([ è‘ø €½fÜÿÿ …ð €½gÜÿÿ L‹µ0Üÿÿ…¹ M‹¦ÀZ M…ä„! L‰çèhT H‰ÃH‹…0ÜÿÿH‹¸([ è"ã „ÀuEI‹D$ ö€Ü t7H‹H…ÀtHƒx u(L‰çè)B H5ÚÕ% „ÀuH5Ö% H=Pá% 1ÀèÙç H‹…ÐØÿÿH‹ˆ([ H‹H9Át!H‹•èÜÿÿ @ H¸ H‹ H9ÁuñH‰•èÜÿÿ‹œŠ …Òu%‹V׋ ƒø ƒøæ €=6׋ …s H‹…0ÜÿÿH‹°([ H‹€@\ €x tH=á0‹ èìd …ÀˆR H‹µèÜÿÿLµ0Ùÿÿ1ÉHrè# L‰÷èeä H‹…0ÜÿÿH‹€([ L‹ L9à„“ L‰½°ØÿÿëRf€=Þ‹ t/M9¤$Ø t%L‰çè5p L‰îL¸p L‰ÿèC© L‰îL‰ÿèøª H‹…0ÜÿÿM‹$$L; ([ „F A‹„$è M¬$p …ÀuH‹…ÀÜÿÿI‰„$ð ‹… ÝÿÿL‰öL‰ïA‰„$´ 褔 ‰Ã…À‰jÿÿÿL‹½°Øÿÿè.ä H=¶ç# 1ÀƒÃèå é „ H)Š €8 u‹=*Š …ÿt €=‹ „0 €=õ‹ „€üÿÿAöÄ …vüÿÿÆÞ‹ èzZ éeüÿÿ€x …òøÿÿÇአéíøÿÿÇÒŠ Ç…(Üÿÿ é5øÿÿ€½`Üÿÿ „øÿÿǬŠ éö÷ÿÿD‹ Š E…Ò…dùÿÿ€=LÕ‹ …Wùÿÿ€½fÜÿÿ …Jùÿÿ€½gÜÿÿ …=ùÿÿH‹ Ÿ‹ ºU ¾ H=(Ü% èc9þÿéùÿÿf D 1ÀH½Þÿÿ¹ H‰½ØÿÿóH«Bƒàý… ÷ÿÿ€½eÜÿÿ Æõ‹ Ç Ý‹ „÷ÿÿ‹5ÄÔ‹ HÛ% 1ÿ1Àè éÜúÿÿ I‹¿([ èo* …À…;öÿÿH‹µ¸Õÿÿ1ÉH˜ã# 1ÿèýx Ç…ÀØÿÿêÿÿÿéŸúÿÿf D I‹¿([ èüß éðõÿÿH½Þÿÿ¹ H‰½ØÿÿóH«ƒú„ @„ö„Xöÿÿé!öÿÿf. „ H¾ ÿÿ IƒÌ H#p„ÛùÿÿéÏùÿÿH=Tå# 1Àèu㠃Ãû‡úÿÿL‰ÿA¼üÿÿÿèÛ· éÃôÿÿ€½°Øÿÿ …üúÿÿA÷Ä …ïúÿÿH=EÜ% 1Àè.ã éÚùÿÿf „ HÇÍÜ‹ éÇöÿÿHƒìI‰Ù¹€ L‰ïHŸä# º ¾€ PLÉø$ 1ÀèA;þÿA^XÆ…ðÞÿÿé!÷ÿÿ¶•bÜÿÿH‹5œ‹ L‰ÿè,× €½jÜÿÿ „<÷ÿÿ€½€Ùÿÿ „SùÿÿL‰ÿèÇ éFùÿÿ D A¼êÿÿÿé!òÿÿH‹½ÈÕÿÿ1À¹( €½hÜÿÿ óH«Æ… Üÿÿtfo½ðØÿÿ)½ ÛÿÿH.Ôÿÿfo½ ÕÿÿÆ…$ÜÿÿH‰…ÛÿÿHau ½(ÛÿÿH‰…ÛÿÿéDúÿÿH‹½ÈÕÿÿ1À¹( óH«HæÓÿÿÆ…$ÜÿÿH‰…ÛÿÿH±ÎÿÿH‰…ðÚÿÿH3ÎÿÿH‰…@Ûÿÿéðùÿÿ¾ H‰ßèý „ÀH‹ƒ8[ ty€8 utIƒÌ éé÷ÿÿA‰ÄéEñÿÿ‹…xÚÿÿ% ð = …ÐòÿÿH¤$ H‰¥Û‹ éËòÿÿ1ÛéYöÿÿ‰…tÜÿÿé„òÿÿÇ<ý‰ éYòÿÿI‹¾([ èÝ „À…2úÿÿéúÿÿH¾ ÿÿ H#p„’÷ÿÿéy÷ÿÿH‰ÇÆÁ‹ èÎp …À‰¹ûÿÿH=÷Ù% 1Àèá é´÷ÿÿ HíÇ# H‰ªÚ‹ é–óÿÿH=œâ# 1ÀƒÃèÜà éeýÿÿH‹¨›‹ fo½ÕÿÿIŽ Z 1ÒH‰…€ØÿÿI† H‰…ØÿÿI† )½ Ùÿÿ @ HƒÀXA‰ÕH9Áuò‰ÐH<€H‰…ÐØÿÿHÁçèt/þÿI‰ÄH…À„÷ÿÿI†`Z D‰°ØÿÿIž` E1öI‰Å D H‹;H…ÿtQD‰ðAƒÆH€IÄH‹GHJHrfHnÆfHnÈfHnÙH‰J flÈflà BH‰À èWU H‰ÇH…Àu¯HƒÃXI9ÝužD‹°ØÿÿE…í„v H‹…ÐØÿÿL‹µØÿÿL‰½°ØÿÿM‰åL‰¥ØÿÿH€IÄH‰…ÐØÿÿëf D IƒÅ(L;ÐØÿÿ„! M‹eIEL‰ëI9ÄußI‹U ë[f „ L‰÷¾ÿÿÿÿèð H‰ÇH…Àt{L‹¸À èÏ I‹G IwI‹M‰g fHnÆfHnàflÄCL‰ MgM;guL‰û‹Rƒúÿu¦Hû ðÿÿ‡] H‹…(ÙÿÿH‹µ°ÕÿÿHSH‰•(ÙÿÿH‰CH‰sH‰é@ÿÿÿL‹½°ØÿÿL‹¥Øÿÿ» ‹5KÏ‹ 1ÿHÎØ% 1Àè'˜ L‰çèþÿé8ûÿÿL‹½°Øÿÿè.Ý …Û…øøÿÿD‹%7Ñ‹ E…ä…7õÿÿH‹…ÐØÿÿHÇ…èÜÿÿ H‹([ H‹H9„ú 1öH°¸ H‹ H9ÂuñH‰µèÜÿÿH…ö„Ù 1ÉHtà# L‰÷è/Ü H‹…0ÜÿÿL-!ÑÿÿH‹€([ H‹H9Øt9D‰¥°ØÿÿL‹¥ÈÕÿÿH‰ßL‰áL‰êL‰öèÖ H‹…0ÜÿÿH‹H;˜([ uÜD‹¥°ØÿÿèdÜ €½ñÞÿÿ tZH‹¬Ì' fo=<Ð' H•@ÚÿÿL… ßÿÿH‹µøÜÿÿ¹ H‰…PÚÿÿH‹…ÐØÿÿ)½@ÚÿÿH‹¸([ èáÔ H‰…øÞÿÿH…À„¨ H‹0ÜÿÿH=½ß# L‹£([ HÇ…0Ùÿÿ è¬G L‰÷H‰ÆI‰ÅèÀ …À…{ Hƒ½0Ùÿÿ „m L‰ïè þÿ‹Úú‰ ƒø„, ƒø…} H‹=±ã‹ H5gß# L‹¥0ÙÿÿèÞþÿH…À„É H‹•0Üÿÿó…àÜÿÿL‰æH‹º([ 1ÒÿÐXH‹½0Ùÿÿè™þÿéBùÿÿH‹0Üÿÿ¶•oÜÿÿH‹5w—‹ H‰ßèwÎ ¶•oÜÿÿH‹»([ H‹5Z—‹ è § Ç…ÀØÿÿ é óÿÿL‹½°ØÿÿL‹¥ØÿÿHƒìH¼$ H‹½€ØÿÿH ú»$ P¾ 1ÀL 6$ L8$ H Þ# è•þÿH‹… ÙÿÿY^HXøH9…°Õÿÿt(L‹€ØÿÿL‹µ°ÕÿÿH‰ß1ÒL‰îèÄÉÿÿH‹CHXøI9ÆuæL‰çè¿þÿé‹òÿÿH‹5«–‹ H‹½ÐØÿÿè'Í éõÿÿH‹5“–‹ H‹½ÐØÿÿè/Î ‹-Ì‹ éÛôÿÿ‰ÀØÿÿéJòÿÿ@„ö…îÿÿé'÷ÿÿH‹…0Ùÿÿ€=ùË‹ L‰¥ðØÿÿH‰…°Øÿÿ„5 M‹4$M9ô„B HÇ…ÐØÿÿ L‰½€Øÿÿë$M9¶Ø t1H…ÐØÿÿ˜ M‹6L9µðØÿÿ„Ù L‰÷è I‰Ç¶·ýŠ „ÀuÆ€½oÜÿÿ E‹†0 tE…Àtº¶ nË‹ „Û…œ €=‹ýŠ M‹® tE‹†4 M‹®( A‹¶´ L‹%–•‹ ‰µ Øÿÿ„Àt M;¶Ø „‰ L‰ÇHµÙÿÿèø D¾…Ùÿÿ¾ L‰çH‰ÁHÝ# 1ÀèçþÿM…ÿ„t Aƒ¾à H{[% M‰øL‰çH [Æ# ¾ » HNÈHÔÜ# 1Àè¦þÿH‹ÈÜÿÿH…ÉtHËÜ# ¾ L‰ç1Àè„þÿ€=¸üŠ t1„Ût-H5»Ü# L‰ÿèHþÿH…ÀtL‰áº ¾ H=¨Ü# èª.þÿ€½eÜÿÿ L‰é„ô H§Ü# ¾ L‰ç1Àè$þÿH‹ eÓ‹ ¾ L‰çH# H‘Ü# H…ÉHDÈ1Àèùþÿ‹… Øÿÿ…Àx‰ÁH£Ü# L‰ç1À¾ è×þÿL‰áº ¾ H=À# è .þÿ€½ñÞÿÿ ó…àÜÿÿ…– E1É€=ÍûŠ uD¶ ÅûŠ AƒñE¶É¶5’É‹ L‹ç“‹ 1É1ÒI¾p ƒö@¶öè€ º H‹ Ä“‹ ¾ H= Y% è«-þÿé—ýÿÿHÞÛ# ¾ L‰ç1Àè0þÿé2ÿÿÿL‰ïè“þÿH=ÌÓ% èC L‰÷H‰ÆI‰Åèi» …ÀuHƒ½0Ùÿÿ …_ûÿÿH=Ô% è‹ þÿH‰…0ÙÿÿéGûÿÿA‰ÄéèÿÿH‹…€ØÿÿH=è¼# H‹01ÀèOØ Ç…ÀØÿÿ éñîÿÿH‹ÐØÿÿ¶•oÜÿÿH‹5“‹ H‰ßèÊ ¶•oÜÿÿH‹»([ H‹5æ’‹ 虢 Ç…ÀØÿÿ é«îÿÿH‹ÈÜÿÿH…É…Àýÿÿé þÿÿ€½ñÞÿÿ tQM‹,$M9ìtwE1öëM‹m IƘ M9ìtbH‹…0ÜÿÿH‹½øÞÿÿL‰îó…àÜÿÿHP@L÷è9Ù ‰Ã…ÀtŃÃéÆúÿÿH‹µ0ÙÿÿHK@1ÒL‰çó…àÜÿÿA¸ è¨W Xƒû†—úÿÿH‹½0Ùÿÿè0þÿéüíÿÿL‹½€Øÿÿ€=¹Ç‹ u!H‹°ØÿÿH‹=’‹ HkÚ# 1À¾ èŠþÿ€½cÜÿÿ … ƒ=ZЋ u¨H‹µØÿÿH‹=Α‹ è!| ë“‹5mÇ‹ 1ÿ1ÀA¼ÿÿÿÿH ˆM" H¹Î% è< é€æÿÿH‹µ¸ÕÿÿH‹½pØÿÿ¹ H¶Â# è¨k éTíÿÿH‹½ÐØÿÿ1ÒH½øÞÿÿL‰öè+Ø éGûÿÿHƒ=6Ћ „* H‹µ¸ÕÿÿH‹½pØÿÿ¹ HgÂ# èYk Hƒ=Ћ „üìÿÿHƒ=ûÏ‹ „ý 1ÿH‹µ¸Õÿÿ¹ Hr¼# è#k éÏìÿÿAƒ¾à ŽiûÿÿL½Àýÿÿº L‰÷L‰…pØÿÿL‰þè’ I‹L‹…pØÿÿH…Àt8€=„øŠ I‹–ð u~ë!L;°Ø u ‹ˆ0 L¨ H‹ IÈH…ÀtH9ÂuÚHµÙÿÿL‰Çèü D¾…Ùÿÿ¾ L‰çH‰ÁHØ# 1ÀèëþÿéûÿÿL;°Ø u‹ˆ4 L¨( H‹ IÈH…ÀtªH9ÂuÚë£Hƒ=ö΋ „ñëÿÿH‹½pØÿÿéùþÿÿI‹Œ$È H‹=ý‹ HÖÐ% 1À¾ è‚þÿM‹4$M9ô…©ùÿÿé¼ýÿÿ‰…ÀØÿÿé¦ëÿÿH‹½°ÜÿÿH5¡¸# L¥xÜÿÿè!þÿH‹=¬‹ 1ÒL‰æ…À”Âè… L‰çèm€ é«ýÿÿèCÓ éöÿÿ‹5,Å‹ HñË% 1ÿ1ÀèŽ éDëÿÿ‹5Å‹ 1ÿHŒË% 1Àèí H‹¸ÕÿÿH‹½pØÿÿ¹ Hº# H‰Þè[i 1ÉH¢Õ# 1ÿH‰ÞèHi éôêÿÿH=\Ì% è7Ô éãêÿÿH=Ï% 1ÀƒËÿè!Ô é~îÿÿH=Œ¶# èÔ H‹½0Ùÿÿèä þÿé°êÿÿH‹µ¸ÕÿÿH‹½pØÿÿèÌg A¼ôÿÿÿéšãÿÿè\þÿH=-Í% 1ÀèÎÓ ézêÿÿHƒ½ÐÜÿÿ Ç…ÀØÿÿ …sêÿÿé¸êÿÿL‹½°ØÿÿL‹¥ØÿÿƒÃéÉôÿÿf D ó úUH‰åHƒìdH‹%( H‰Eø‹F‰Ö‹ H‹EødH+%( uÉÃèØþÿ „ ó úUH‰åHƒìdH‹%( H‰Eø‹©Õ‰ ƒøÿt,‹.a‹ …Àu"‰=ŒÕ‰ ÇŠÕ‰ ÿÿÿÿH‹EødH+%( uÉÃÇb‹ ëÒèoþÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1À1À…Ò”À”˜`‹ ‰%Õ‰ H‹EødH+%( uÉ1ÀÃèþÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀÆ‹ …Ò”C`‹ H‹EødH+%( uÉ1ÀÃèÍþÿff. „ fUH‰åAVAUL-`‹ ATSHƒìdH‹%( H‰EØH‹Ö‹ L‹ L9àt~H XÕ# L5lÕ# ë2f D L‰æL‰ïèÍ …À… AÇ„$ M‹$$L9%Ž‹ t<A‹”$ …ÒtÈ‹5>‹ H‰Ú¿ 1ÀI‹Œ$ è‹ A‹„$ …Àu²ë D L‰æL‰ïèU& H‹EØdH+%( u=H‹5/‹ HƒÄL‰ï[A\A]A^]é«( I‹Œ$ L‰ò1ÿ1À‹5ÇÁ‹ 變 éTÿÿÿè´ þÿ @ ó úUH‰åAUI‰ÕATI‰üH}°S‰óHƒì8dH‹%( H‰EØ1Àè¯Ó H‹E¸ó~Eȃûÿt"HcÃfnÛH@I‹…¸ HfnBH‹fbÃH‰E¸foM°fÖEÈfoUÀA $AT$H‹EØdH+%( uHƒÄ8L‰à[A\A]]Ãè þÿff. „ @ ó úUH‰åATI‰üH}ÀHƒì8dH‹%( H‰Eè1ÀèÓ ÇEÜ foEÀfoMÐA$AL$H‹EèdH+%( u L‰àL‹eøÉÃèž þÿff. „ ó úUH‰åATI‰üH}ÀHƒì8dH‹%( H‰Eè1Àè—Ò ÇEÜ foEÀfoMÐA$AL$H‹EèdH+%( u L‰àL‹eøÉÃè. þÿff. „ ó úUH‰åAUI‰ÕATI‰üH}°SHcÞHƒì8dH‹%( H‰EØ1Àè Ò H‹U¸‹EȃûÿtI‹…¸ H[HH‹‹@H‰U¸foE°‰EÈfoMÀA$AL$H‹EØdH+%( uHƒÄ8L‰à[A\A]]Ãè þÿff. „ @ ó úUH‰åAUI‰ÕATI‰üH}°SHcÞHƒì8dH‹%( H‰EØ1Àè~Ñ H‹E¸ƒûÿtI‹•¸ H[H‚H‹ H‰E¸foMÀfoE°AL$A$H‹EØdH+%( uHƒÄ8L‰à[A\A]]Ãèø þÿ „ ó úUH‰åAUI‰ÕATI‰üH}°SHcÞHƒì8dH‹%( H‰EØ1ÀèîÐ ‹E¸ƒûÿtI‹•¸ H[H‚‹ ‰E¸foMÀfoE°AL$A$H‹EØdH+%( uHƒÄ8L‰à[A\A]]Ãèk þÿff. „ ó úUH‰åAVA‰öAUI‰ÕATI‰üH}°Hƒì8dH‹%( H‰EØ1Àè]Ð D‰öL‰ïèRV foMÀ‰E´foE°AL$A$H‹EØdH+%( uHƒÄ8L‰àA\A]A^]Ãèç þÿ € ó úUI‰øH‰÷H‰åHƒìI‹pdH‹%( H‰Eø1ÀH‹EødH+%( uÉHŽX H–T HÆP é±Ê èŒ þÿff. „ ó úUH‰åAUATSHƒìL‹oL‹gPdH‹%( H‰EØ1ÀH…ötcH‰÷H‰óèX þÿHƒøub¶ƒàß<LuX1öH{º èHþÿ…À~DƒøgAÇE A‰$1ÀH‹UØdH+%( ulHƒÄ[A\A]]à € ¸ ëÊf „ ‹5Þ¼‹ A¸ 1ÿ1À¹ H È% 诅 ¸êÿÿÿ맋5¶¼‹ ¹ 1ÿ1ÀH2È% è… ¸êÿÿÿë…è‘þÿUH‰åAUATSHƒì8dH‹%( H‰EØ‹ÀY‹ ƒøw2H °D" ‰ÂHc‘HÊ>ÿâ „ HÙ f „ H‰‘Z‹ H‹r‰‹ ƒøteH‹zèåÏ ¿ „Àt;è½ H‰oZ‹ H…À„Ò 1ÀH‹UØdH+%( …ø HƒÄ8[A\A]]Ãf D H‹‰‹ H‹xè‡Ñ xë° H‹z(è¿Ý ‰Ç‰Ã覼 H‰ÿY‹ H…À„r …Û~œE1íLe° L‰çèÀÍ D‰m°IcÅfoE°foMÀHÁàAƒÅHÀY‹ @HD9ëuËéXÿÿÿf D H5à 1É…ÀH‹…ˆ‹ •Á1ÒH‹xèw½ H‰€Y‹ H…À„ý ‹qX‹ ƒø‡È H C" ‰ÂHc‘HÊ>ÿâ D H5™Á ë§ € H59Ã ë— € H5™¼ ë‡ € H5Y# étÿÿÿ @ H5iÀ édÿÿÿ @ H5I¿ éTÿÿÿ @ H éTþÿÿ @ HÉ% éDþÿÿ @ Hé é4þÿÿ @ H é$þÿÿ @ H éþÿÿ @ 1Òé þÿÿf „ H™ éôýÿÿ¸ôÿÿÿé&þÿÿ‹tW‹ H I‡ ‹5º‹ 1ÿH‹ ÐHÍ# 1Àèó‚ ¸ÿÿÿÿéõýÿÿèôþÿ @ UH‰åAVAUATSHì Hƒ $ Hì Hƒ $ HƒìdH‹%( H‰EØ1ÀI‰üèþÿ‹H‰Ã‰Ðƒàûƒø”Àƒú_”ÁÈu Bêƒàï…Ü ‹ Š¹‹ …É~L‰çèêû H=SÅ% H‰Æ1Àè©É AÆ„$é L‰çE1íAÆ„$ô èÜR I9Ät'H‹EØdH+%( …~ HÄ D‰è[A\A]A^]ÃI‹„$Ø ƒ¸à ~ÈLµÐßÿÿL-ˉ ‹L‰îA¸ L‰ñL‰çA½ èeJ L‰öH=Æ % 1ÀèTÈ ‹Æʉ ƒøÿt‚‹=»Ê‰ ¾ èþÿémÿÿÿ @ LµÐßÿÿL-²Ê‰ A¸ L‰çL‰ñL‰îèîG „À…¦ €=»Ê‰ tM€=µÊ‰ tDH‹…‹ H‹x(H…ÿt4‹wƒþÿt,è— …À…NÿÿÿH‹ˆ…‹ A½ H‹@(Ç@ÿÿÿÿéëþÿÿfA€¼$~ „ ÿÿÿ‹ ¸‹ …À~L‰çèú H=Ä% H‰Æ1Àè>È AÆ„$é E1íAÆ„$ô éþÿÿ @ ‹Þ·‹ A½ …ÒŽ…þÿÿL‰öH= % 1ÀèûÇ éoþÿÿè±þÿó úUH=|V‹ H‰åSH‰óHƒì·VdH‹%( H‰Eè1Àèá1 H…Àx"·CH™V‹ 1ÀH‹UèdH+%( u#H‹]øÉË5X·‹ H=‘% 1ÿ1Àè4€ ¸ÿÿÿÿëÎè8þÿ „ ó úUH‰åAUATL¥àþÿÿL`ÿÿÿL‰çHì dH‹%( H‰Eè1Àè8þÿ¾ L‰çèûþÿL‰êL‰æ1ÿèîþÿ‹Ðȉ ƒøÿt‹=Åȉ ¾ è#þÿ1ÒL‰î¿ èÄþÿ‹žÈ‰ ƒøÿt#‹=“ȉ 1öè¬þÿD‹%…ȉ èP þÿ‰ÇD‰æèæþÿH‹EèdH+%( u HÄ A\A]]Ãèeþÿ D ó úUH‰åATSHƒìH‹ŸH\ dH‹%( H‰Eè1ÀHƒ»H t9‹5/¶‹ HdÂ% 1ÿE1äè H‹EèdH+%( …Ò HƒÄD‰à[A\]à H~è_± H‰ÆH…À„£ H‹“P H‰ƒH H…Òt@€»@ uGH‹= ƒ‹ èX÷ H‹5ô‚‹ º H=øR‹ è£ A‰Ä…Àu\ƃ@ évÿÿÿE1äénÿÿÿ „ ‹^‚‹ A¼êÿÿÿ…À…RÿÿÿH‹ õ‹ º ¾ H=sÈ# èŸþÿÇ)‚‹ é&ÿÿÿA¼ôÿÿÿéÿÿÿè0þÿó úUH‰åATHƒìdH‹%( H‰EèH‹GH‹ H; u9H‰÷I‰ôèžÚ H…ÀtMH‹ H‰—å‰ 1ÀH‹UèdH+%( uTL‹eøÉà „ H‹ Y‹ º* ¾ H=Á% èþÿ¸ÿÿÿÿë¿H‹=5‹ L‰á¾ H&Á% èÿýÿ¸ÿÿÿÿëè… þÿ D ó úUI‰ðH‰åHƒìH‹ Z‹ dH‹%( H‰Eø1ÀH…ÉtFH}ðH¬Ù$ ¾ è!þÿ…ÀxMH‹=&‹ è‘üýÿH‹EðH‰‹ 1ÀH‹UødH+%( u,Éà H‰÷è˜øýÿHƒøH‰í€‹ ÀƒàôëÒf D ¸ôÿÿÿëÅèäÿýÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ=mR‹ uH‹EødH+%( u6Éé¶â f D ‹5ž³‹ 1ÿHAÀ% è|| H‹EødH+%( uɸÿÿÿÿÃèqÿýÿUH‰åAWAVAUATSHìÈ H‰½ ÿÿÿH‹5Ž€‹ dH‹%( H‰EÈ1ÀH‹H9Æt € Hƒ¸ … H‹ H9Æuê€=cʼn …½ €=Bʼn …Ø H‹Å‰ H‰…ÿÿÿH…Àt"H]€H‰ßèQÅ …ÀˆÑ H‰ÿÿÿH‹5 €‹ H‹•ÿÿÿH½Pÿÿÿèh‚ H‹…pÿÿÿóoPÿÿÿóo•`ÿÿÿH‰EÀHE )M I‰Æ)U°ë @ L‰÷èp L‰÷èø‘ „À… L‹}¨Iƒ¿ uÚA‹‡ ‰…,ÿÿÿ…ÀuÉH‹Š‹ ‹]°H‹x(è>Ô A€¿é „ LcãHcØH‰Hÿÿÿ1Û…ÀŽ' L‰µÿÿÿM‰þE‰çé½ € H‹H‹PI¯ÌH¯ÓHÈÆD( €=²P‹ …4 ƒ=Ù±‹ ~xM‹XI‹PL‰÷M‹L‰0ÿÿÿH‰•8ÿÿÿL‰@ÿÿÿèbè D‰þH‰ÇèëÄ L‰÷A‰Åèô H‹•8ÿÿÿE‰èL‹0ÿÿÿL‹@ÿÿÿH‹=öN‹ H‰Á¾ AS1ÀRH¶Ä# èMüýÿXZHƒÃH;Hÿÿÿ„: I‹†¸ A‰ÛA‰ÙH‹PH‹rL9æ†L H9Z †B H‹:H‹JH‹@I¯üH¯ËLD(IÐL9`†. H9X †úþÿH‹H‹xI¯ÌH¯ûHÁ€|( …ÖþÿÿA‹Žh ƒù‡Æ ƒù‡ý …¼ H‹ ÿÿÿH‹yH‹ L9憱þÿH9Z †§þÿHiÉ Êš;H49H‹JfHnÆH‹2H¯ËI¯ôHL(HÊfÖBflÀ H;X ‚VþÿÿéŒþÿ1ÀH‹UÈdH+%( …Ç HeØ[A\A]A^A_]à @ €=`‰ „.ýÿÿHÇ…ÿÿÿ é@ýÿÿ ¸ÿÿÿÿ볃ùt›D‰ÊD‰þL‰÷D‰8ÿÿÿL‰…@ÿÿÿèß …À…÷ I‹†¸ L‹…@ÿÿÿD‹8ÿÿÿH‹@L9`‡Tÿÿÿéêþÿ € M‹®À D‰8ÿÿÿL‰…@ÿÿÿM9e†sþÿI9] †iþÿI‹U I‹EL‰÷I¯ÔH¯ÃHD(IÅèæ D‰þH‰ÇèŸÂ HƒìI‹M1ÿj L‹…@ÿÿÿ‰ÆL ˆ÷ÿÿ‹•8ÿÿÿèýù YL‹…@ÿÿÿ…À^„@ýÿÿ‹5¯‹ 1ÿ1ÀM‰÷H@Â# L‹µÿÿÿèìw Ç…,ÿÿÿÿÿÿÿ‹…,ÿÿÿA‰‡ éXüÿÿH‹@E1ÀL9`‡Òýÿÿ¶% D L9æ†Ç H9Z †½ H‹:H‹rI¯üH¯óHt7(HòƒùtQò鸋 f/ɬ' sQòH,ÈfHnÁH‰JflÀéþÿÿ D Hƒ½ÿÿÿ „þÿÿH}€è) 1Àéôýÿÿfòp¸‹ f/x¬' r¯ò\n¬' H¾ €òH,ÈH1ñë˜f‹…,ÿÿÿM‰÷L‹µÿÿÿA‰‡ élûÿÿ @ 1ÒéSÿÿÿf „ M‰÷L‹µÿÿÿI‹‡¸ Æ ÿH‹@L9`†ëþÿH9X †ÓþÿL¯ fïÀÇ…,ÿÿÿÿÿÿÿH¯XLàD0‹…,ÿÿÿA‰‡ éûúÿÿÇ…,ÿÿÿþÿÿÿé‚þÿÿèoùýÿff. „ @ UH‰åAWAVAUATSHì Hƒ $ Hì¸ dH‹%( H‰EÈ1ÀHƒ=A¿‰ I‰ÿ„° A‹G…ÀŽœ E1öHÀïÿÿL-K¢# L¥0ïÿÿëf. „ IƒÆE9w~nL‰ðHÁàE‹DD‰…,ïÿÿ辑 ¾ H‰ßL‰êD‹…,ïÿÿH‰Á1ÀèB÷ L‰æH‰ßèþÿ…Àu³¸ H‹UÈdH+%( u=Hĸ [A\A]A^A_]à D 1ÀëÖ @ Hƒ=x¾‰ …BÿÿÿHƒ=‚¾‰ …4ÿÿÿë¯èMøýÿff. „ fUH‰åHƒìH‹=qy‹ dH‹%( H‰Eø1ÀH‹H9Çtf. „ H‹ H9ÇuøHƒ=¾‰ t €=G¾‰ tOH‹EødH+%( uGÉ1ÀÃfHƒ=轉 uØHƒ=ö½‰ u΀=¾‰ uÅHƒ=Û½‰ u»‹÷½‰ …Àtº€=ø½‰ u±èˆ ëªèš÷ýÿf. „ ó úUH‰åAVAUATSH‰ûHƒì0L‹§H\ H=¼H‹ dH‹%( H‰EØ1ÀèøJ I‹¼$H è ¿ „À„ó Aƒ¼$X …” €=%J‹ „ª è’îÿÿH‹kI‹ H…Àu=1ÀH‹UØdH+%( …© HƒÄ0[A\A]A^]à @ H9 f „ H‰1I‹ ‹pH‹»([ è* …Ày°‹5Ī‹ H"¾# 1ÿ1Àè s ¸ÿÿÿÿë•f „ ‹5žª‹ 1ÿ1ÀHw·% èzs €={I‹ …Vÿÿÿ‹ÇG‹ I‹T$ðƒø‡é H5ö2" ‰ÁHc ŽHñ>ÿáf D A‹„$X ƒø„ ÿÿÿ‰‰G‹ é ÿÿÿ @ H5Éëÿÿf „ 1É…ÀH‹Uw‹ •ÁHƒÂ@H‹xèE¬ H‰NH‹ H…À„q ƒ=>G‹ ‡P ‹2G‹ H “2" Hc‘HÊ>ÿâH5™ ë§ € H59êÿÿë— € H5¹êÿÿë‡ € H5™èÿÿétÿÿÿ @ H5Ùçÿÿédÿÿÿ @ ƒø…UþÿÿH‹°v‹ H‹x(ègË ‰ÇA‰ÄèMª H‰¦G‹ H…À„7þÿÿE…äŽkþÿÿE1öLm° D L‰ïè`» H‹yG‹ IcÖD‰u°foMÀfoE°HÁâAƒÆHÂBJE9ôuÈé"þÿÿ H5ÑèÿÿéÌþÿÿ @ HÑ éüýÿÿ @ Há éìýÿÿ @ H‘ éÜýÿÿ @ H!èÿÿéÌýÿÿ @ H1 é¼ýÿÿ @ 1Òé±ýÿÿHé é¤ýÿÿ‹ÎE‹ Hg7‡ ‹5u¨‹ 1ÿH‹ ÐHn»# 1ÀèMq é6ýÿÿèSôýÿ ó úUH‰åAWAVAUATI‰üSHƒìHdH‹%( H‰EÈ1Àƒúÿ„¨ HcÚH‹† I‰÷A‰ÕI‰ÞIÁæJ|0迹 „ÀuKHÁãIŸ óoCóoKAD$A $H‹EÈdH+%( ubHƒÄHL‰à[A\A]A^A_]Ãf. „ I‹‡ H} 1ÒD‰îH‰E˜è7® foU fo]°Lu˜AVA^ë‚ D 1Ò¾ÿÿÿÿè ® ëèeóýÿ D ó úUH‰åAWAVAUATI‰üSHƒìHdH‹%( H‰EÈ1Àƒúÿ„¨ HcÚH‹† I‰÷A‰ÕI‰ÞIÁæJ|0èϸ „ÀuKHÁãIŸ óoCóoKAD$A $H‹EÈdH+%( ubHƒÄHL‰à[A\A]A^A_]Ãf. „ I‹‡ H} 1ÒD‰îH‰E˜è÷® foU fo]°Lu˜AVA^ë‚ D 1Ò¾ÿÿÿÿèÌ® ëèuòýÿ D ó úUH‰åAWAVAUATI‰üSHƒìHdH‹%( H‰EÈ1Àƒúÿ„¨ HcÚH‹† I‰÷A‰ÕI‰ÞIÁæJ|0èß· „ÀuKHÁãIŸ óoCóoKAD$A $H‹EÈdH+%( ubHƒÄHL‰à[A\A]A^A_]Ãf. „ I‹‡ H} 1ÒD‰îH‰E˜èg foU fo]°Lu˜AVA^ë‚ D 1Ò¾ÿÿÿÿè< ëè…ñýÿ D ó úUH‰åAWAVAUATI‰üSHƒìHdH‹%( H‰EÈ1Àƒúÿ„¨ HcÚH‹† I‰÷A‰ÕI‰ÞIÁæJ|0èï¶ „ÀuKHÁãIŸ óoCóoKAD$A $H‹EÈdH+%( ubHƒÄHL‰à[A\A]A^A_]Ãf. „ I‹‡ H} 1ÒD‰îH‰E˜èwª foU fo]°Lu˜AVA^ë‚ D 1Ò¾ÿÿÿÿèLª ëè•ðýÿ D ó úUH‰åAWAVAUATI‰üSHƒìHdH‹%( H‰EÈ1Àƒúÿ„¨ HcÚH‹† I‰÷A‰ÕI‰ÞIÁæJ|0èÿµ „ÀuKHÁãIŸ óoCóoKAD$A $H‹EÈdH+%( ubHƒÄHL‰à[A\A]A^A_]Ãf. „ I‹‡ H} 1ÒD‰îH‰E˜èw¨ foU fo]°Lu˜AVA^ë‚ D 1Ò¾ÿÿÿÿèL¨ ëè¥ïýÿ D ó úUH‰åAWAVAUATI‰üSHƒìHdH‹%( H‰EÈ1Àƒúÿ„¨ HcÚH‹† I‰÷A‰ÕI‰ÞIÁæJ|0èµ „ÀuKHÁãIŸ óoCóoKAD$A $H‹EÈdH+%( ubHƒÄHL‰à[A\A]A^A_]Ãf. „ I‹‡ H} 1ÒD‰îH‰E˜è§¤ foU fo]°Lu˜AVA^ë‚ D 1Ò¾ÿÿÿÿè|¤ ëèµîýÿ D ó úUH‰åAVA‰ÖAUATI‰üH}°Hƒì8dH‹%( H‰EØH‹ A‹ Lh@觴 D‰öL‰ïèœ: foMÀ‰E´foE°AL$A$H‹EØdH+%( uHƒÄ8L‰àA\A]A^]Ãè1îýÿó úUH‰åAUATI‰üH}°SHcÚHƒì8L‹-.A‹ dH‹%( H‰EØ1Àè*´ ‹E¸ƒûÿtI‹•ø H[H‚‹ ‰E¸foMÀfoE°AL$A$H‹EØdH+%( uHƒÄ8L‰à[A\A]]Ãè§íýÿ € ó úUH‰åAUATI‰üH}°SHcÚHƒì8L‹-ž@‹ dH‹%( H‰EØ1Àèš³ H‹E¸ƒûÿtI‹•ø H[H‚H‹ H‰E¸foMÀfoE°AL$A$H‹EØdH+%( uHƒÄ8L‰à[A\A]]Ãèíýÿ @ ó úUH‰åAUATI‰üH}°SHcÚHƒì8L‹-@‹ dH‹%( H‰EØ1Àè ³ H‹U¸‹EȃûÿtI‹…ø H[HH‹‹@H‰U¸foE°‰EÈfoMÀA$AL$H‹EØdH+%( uHƒÄ8L‰à[A\A]]Ãè{ìýÿff. „ ó úUH‰åAUATI‰üH}°S‰ÓHƒì8L‹-o?‹ dH‹%( H‰EØ1Àèk² H‹E¸ó~Eȃûÿt"HcÃfnÛH@I‹…ø HfnBH‹fbÃH‰E¸foM°fÖEÈfoUÀA $AT$H‹EØdH+%( uHƒÄ8L‰à[A\A]]ÃèËëýÿff. „ ó úUH‰åAUATSH‰óHƒì(L‹§È D‹¯” dH‹%( H‰EØ1ÀèÊÜÿÿHƒ{„¿ ‹=‹ E1Ò…Àt H‹KH…Éui€=2>‹ t €=Q>‹ u €=LŸ‹ t&H‹EØdH+%( … HƒÄ(1À[A\A]]Ãf D H‹=al‹ M‰áE‰èL‰ÑH!±‰ H5Z<‹ èå\ ëµ H‰ÊLUÀH¾SZ› /¸D HÁê H‰ÐH÷æHÁê Hi ʚ;fHnÂH)ÁfHnÉflÁ)EÀéWÿÿÿH‹sH=E©‹ èô é,ÿÿÿè¦êýÿf D U¿ H‰åHƒì0dH‹%( H‰Eø1ÀHuÐè ìýÿH‹uØH‹ ˆk‹ H‹EÐH+uk‹ H‰òH‰EàH)ÊH9Î}HƒèH– Êš;H‰EàH)ÊH‹=}k‹ H‰Uèè”ù €=™;‹ …‡ H}àè®êÿÿ…Àtz€=ã<‹ u‹5’;‹ fïÀH=¨‹ HÇ”¨‹ }¨‹ fo•Ÿ' Hiö@B ¨‹ è2ó €=›<‹ t €=º<‹ u €=µ‹ tgH‹EødH+%( …} ÉÃfèÛÚÿÿ€=d<‹ t‚Hiuà Êš;E1À1Ò1ÿHuèH Èåÿÿè³è …À„[ÿÿÿ‹5i‹ H†ª% 1ÿ1ÀèEf é@ÿÿÿH‹=‰j‹ HMàE1ÉE1ÀHH¯‰ H5:‹ è [ épÿÿÿè"éýÿfUH‰åAWA‰×AVA‰öAUA‰ÕATA‰üSHƒìXH‰MˆdH‹%( H‰EÈ1ÀÇE˜ …Òu …öA¿è DEþ‹¿i‹ …À…… D‰ûëYf D ‹=²®‰ Hu˜º èìûýÿ…Àu`Hu ¿ è*êýÿH‹=Ói‹ ‰Þèl~ …ÀhE…öu;D‰ûE…í…÷ ‹]i‹ …Àu%E„äu¨H‹¡i‹ H‹x(èøîÿÿƒð¶À…Àt¦f D ‹E˜H‹UÈdH+%( …ó HƒÄX[A\A]A^A_]à H‹=Yi‹ HuœÇEœ èÙ …À~‹Eœƒèƒøw E…í…¡ Hu°¿ èséýÿH‹E¸H‹M¨H‹U°H+U H‰ÆH)ÎH9È}H Êš;HƒêH)ÈH‰ÆH¸Û4¶×‚ÞCiÊè H÷îHÁþ?¸ HÁúH)òÊ)ÓHØéÿÿÿf „ èÛüÿÿ€=|h‹ „÷þÿÿH‹Mˆ‹‰E„ƒè‰…ãþÿÿé ÿÿÿ D è«üÿÿéUÿÿÿ1Àéúþÿÿè:çýÿf. „ ó úUH‰åAWAVAUI‰ýH} ATI‰ÔS‰óHƒìhdH‹%( H‰EÈ1À‰u„è( óoE¨ƒûÿ„ HcË m;‹ H@I‹„$¸ …ÉD 8‹ H‹‹@‰•|ÿÿÿ‰…xÿÿÿA‹„$È ƒù‡† ‰M€…À~tHcÐI‹¼$À ƒèH4’H€HÁæHÁàHT7°L|7ØH)ÂH‰UˆM‰þA;u3I‹ ‰Mè ª ‰ÞH‰ÇH‰E˜èM® H‹}˜A‰Ä褤 Aƒüÿ‹M…ÿ Iƒï(L;}ˆu»ÇE„ÿÿÿÿëf…ÀtÇE„ÿÿÿÿÇE€ fnM€fne„fn…|ÿÿÿfnxÿÿÿfbÌfbÅflÁE¨foU fo]°AU A]H‹EÈdH+%( …Ä HƒÄhL‰è[A\A]A^A_]à ƒèI‹´$À HcЉÀH ’H€HÁáHÁàL<HLØH)ÁH‰Mëf D Iƒï(L;}„FÿÿÿI‹ M‰þè© ‰ÞH‰ÇH‰E˜èG H‹}˜A‰Ä螣 AƒüÿtÆA‹I‹~ ‰E€èÖ¨ H‰ÇI‰Äèݬ „ÀtL‰çèr£ éýþÿÿ 1öL‰çèI¬ ‰E„ëáèôäýÿ @ ó úU‰ÖH‰åATI‰üHƒìdH‹%( H‰EèH‹é7‹ HP@èýÿÿH‹EèdH+%( u L‰àL‹eøÉÃè£äýÿ ó úUH‰åATSHƒìH‹ŸH\ dH‹%( H‰Eè1ÀHƒ»P t9‹5o˜‹ H´¥% 1ÿE1äèJa H‹EèdH+%( …Ò HƒÄD‰à[A\]à H‰÷è0ø H‰ƒP H‰ÂH…À„ H‹³H H…ötA€»@ uHH‹=Ae‹ è™Ù H‹55e‹ º H=95‹ èäï A‰Ä…Àu]ƃ@ éwÿÿÿE1äénÿÿÿ „ ‹žd‹ A¼êÿÿÿ…À…RÿÿÿH‹ 5b‹ º ¾ H=³ª# èßûýÿÇid‹ é&ÿÿÿA¼ôÿÿÿéÿÿÿèpãýÿó úUH‰åAWAVAUA‰õATI‰üH½ÐþÿÿSHì dH‹%( H‰EÈ1Àè×› óo…ÐþÿÿóoàþÿÿH½ ÿÿÿ)… ÿÿÿ)ÿÿÿèͨ „ÀtIfo• ÿÿÿfoÿÿÿA$A\$H‹EÈdH+%( … HÄ L‰à[A\A]A^A_]Ãf D D‹5 4‹ 1ÀD‰ïH ÿÿÿH•üþÿÿH‰ÞÇ…üþÿÿ AƒþABƉ…Ìþÿÿèæ A‰Ç…Àtg‹•üþÿÿ…Ò„hÿÿÿÇ…ÈþÿÿÿÿÿÿE1í @ D‰èAƒÅH€H<Ãè|) D;üþÿÿrãE…ÿ…1ÿÿÿ‹…Ìþÿÿ‰…ÿÿÿ‹…Èþÿÿ‰…ÿÿÿéÿÿÿ D ‹…üþÿÿ…À„ÿÿÿ‹• ÿÿÿAƒþwvÇ…ÈþÿÿÿÿÿÿE1ÿD;3t" @ H‰ßAƒÇHƒÃ(è) D;½üþÿÿs•D;3uâH‹{ D‰µÌþÿÿèi¥ H‰ÇH‰…Àþÿÿèl© D‰ÈþÿÿH‹½Àþÿÿ„À„ èòŸ ë¦f D 1Ƀøt:‹µHÿÿÿ9Öv‰ò¹ ƒøt$‹µpÿÿÿ9Öv‰ò¹ ƒøt‹E˜9Âs‰Â¹ HcÁ‰•ÌþÿÿH€H‹¼Å@ÿÿÿèܤ H‰ÇI‰Æè㨠D‰Èþÿÿ„Àt8L‰÷èqŸ ‹…üþÿÿ…À…šþÿÿéÂþÿÿ @ 1öè<¨ H‹½Àþÿÿ‰…ÈþÿÿéJÿÿÿ1öL‰÷è ¨ ‰…Èþÿÿë¶èÈàýÿ „ ó úUH‰åAWAVAUATI‰üSHƒìHdH‹%( H‰EÈ1Àƒúÿ„¨ HcÚH‹† I‰÷A‰ÕI‰ÞIÁæJ|0è/¦ „ÀuKHÁãIŸ óoCóoKAD$A $H‹EÈdH+%( ubHƒÄHL‰à[A\A]A^A_]Ãf. „ I‹‡ H} 1ÒD‰îH‰E˜è—üÿÿfoU fo]°Lu˜AVA^ë‚ D 1Ò¾ÿÿÿÿèlüÿÿëèÕßýÿ D ó úUH‰åHƒìdH‹%( H‰Eø1À…ÿ• 1‹ H‹EødH+%( uÉÃè–ßýÿf D ó úUH‰åHƒìdH‹%( H‰Eø1À…ÿ•Ô0‹ H‹EødH+%( uÉÃèVßýÿf D ó úUH‰åAWAVAUATSLœ$ ÀÿÿHì Hƒ $ L9ÜuïHì8 L=Û# H‰µø²ÿÿA‰ýH‰ó¿ H5›#% dH‹%( H‰EÈHs3‹ HDžسÿÿ fHnÀHZ¦# fHnÈHV¦# fHnÐHS¦# flÈfHnØHL¦# flÐ) ³ÿÿfHnàHK¦# flØ)•à²ÿÿfHnèH<¦# flà)вÿÿfHnðH % flè)¥°²ÿÿflðH‰…гÿÿfInÇH‹Õ\‹ v!‡ )³ÿÿ)µÀ²ÿÿ)…à³ÿÿH‰…(³ÿÿè}ëýÿèøT H‰Q_‹ H…À„¢% L%ñ‹ LµÐ³ÿÿèÕ… ¹ ¾e L‰çHÁ¸$ èœE ¹ ¾M L‰çH-•$ èƒE ¹ ¾G L‰çH¨# èjE M‰ðL‰âH‰ÞHà³ÿÿA¹ D‰ïèÌ7 ‰…$³ÿÿH‹'/‹ H…À„ž ÆÊ.‹ €8\„î ‹$³ÿÿ…Ût\H‹…ø²ÿÿH‹H‰ßèZàýÿHƒøvDº H‰ÞL‰ÿH9ÐHFÐI‰ÕèjÛýÿ…À„ L‰êH‰ÞH=Ç# èPÛýÿ…À„À „ ‹‚.‹ €=Ã/‹ H‹=ì]‹ ‰…à²ÿÿ‹l.‹ ‰…вÿÿ…œ H…ÿ„¨ €?-„š D‹³]‹ HÇ…(³ÿÿ E…Ò„„ H‹ 0[‹ º& ¾ H=7Ÿ% èÚôýÿ¹ L‰æL‰÷HÕ²# èó4 1ÉHo¤# é– D H‹µø²ÿÿ‹½$³ÿÿA¸ L‰âH # ‡ èŽC ‰…$³ÿÿH‹1]‹ H…ÀtH‰ý.‹ D‹-º-‹ Aƒý…Ó' €=.]‹ …Æ' 1ɺÿÿÿÿH=Ñ.‹ 1öè"p H‰ÃH= ðÿÿ‡#$ D‰îH‰ßAƒÅèº Aƒý uë¾ H‰ßè>º ¾ H‰ßè1º ¾ H‰ßè$º ¾ H‰ßèº ¾ H‰ßè º H‹Ã\‹ D‹$³ÿÿH‰ •.‹ Æ>.‹ H‰ƒ([ E…ÛˆÛ ‹à,‹ H‹=Q\‹ ‰…à²ÿÿ‹Ñ,‹ ‰…вÿÿ € H…ÿtD‹$\‹ E…Ò…|þÿÿ€=z,‹ „Ö ƒ=_,‹ „‰ ƒ=ž,‹ ¤ €=X,‹ …Ï D‹à[‹ E…ÀˆÇ Hƒ½(³ÿÿ „a E…Àt1€=Î[‹ H& ‚ H5±# D‰ÇHDðèëÓýÿH‰…(³ÿÿH…À„î) €=ñ+‹ …– H‹…(³ÿÿ€=Û+‹ H‰ù+‹ ‹g ‰ „½ ƒø„ä H=m ‰ Æ·+‹ èÁÌ …À…µ Hƒ=Y ‰ „ë ‹Ñ+‹ ƒø„ @ …Àˆ` uÆ8[‹ Ç©+‹ €=i+‹ …0 ‹J+‹ ƒø„ ƒø„† €= ‰ uHƒ=÷Ÿ‰ „™ €=7+‹ …´ ¶ ùŸ‰ H‹ÖŸ‰ Ç…³ÿÿêÿÿÿ¶ÙH‰×ƒø„5 ˆ +‹ H…ÿtè ÒýÿH‰ö*‹ H…À„³( L‹fZ‹ H‹¾‰ M…Ò„ H…ÒH54ì$ HÅ+‹ ¶ ·*‹ HEòHƒìD¶ ©*‹ D¶ *‹ PH‹=nZ‹ L‰ÒSÿ5”*‹ H‰… ³ÿÿèx1 HƒÄ H=ýY‹ ‰Ãè½ÿ H‹§½‰ …Û…_ Là¹ÿÿ1À¹U H…ÒL‰ßL•ð³ÿÿHÀ·ÿÿóH«¹ L‰×L½¼ÿÿóH«¹ H½€´ÿÿÇ…à¹ÿÿ H‰½°²ÿÿóH«¹3 H½ ¶ÿÿHÇ…è¹ÿÿ H‰½À²ÿÿóH«¹D H‰ßÇ…hºÿÿ óH«¹f L‰ÿHÇ…pºÿÿ óH«¹" H½µÿÿÇ…ðºÿÿ HÇ…øºÿÿ Ç…x»ÿÿ HÇ…€»ÿÿ HÇ…ø³ÿÿ HÇ…ˆ´ÿÿ HÇ…(¶ÿÿ HÇ…°¶ÿÿ HÇ…8·ÿÿ Ç…À·ÿÿ Ç…H¸ÿÿ HÇ…P¸ÿÿ Džиÿÿ HDžظÿÿ Ç…X¹ÿÿ HÇ…`¹ÿÿ Ç…¼ÿÿ HÇ…˜¼ÿÿ Ç…½ÿÿ HÇ… ½ÿÿ Ç… ½ÿÿ H‰½ð²ÿÿóH«H1ê$ HÇ…¨½ÿÿ Ç…(¾ÿÿ HE€=˜(‹ HÇ…0¾ÿÿ Ç…°¾ÿÿ I‰ÅHÇ…¸¾ÿÿ Ç…8¿ÿÿ HÇ…@¿ÿÿ Ç…µÿÿ HÇ…µÿÿ Ç…˜µÿÿ HÇ… µÿÿ … €=X‹ …Ô €=öW‹ … €=êW‹ … ‹\)‹ …Àu ÇN)‹ H‹=ÏW‹ ‹G…À…± €=¹œ‰ u Hƒ=“œ‰ t HÇ…è¹ÿÿ º L‰ÞL‰•¨²ÿÿè’ …Àˆ Lq”# H5,Ÿ# L‰Çè´µ L[”# „Àt'H‹µ¨²ÿÿH‹=[W‹ º èQ L8”# …ÀˆU H5Ÿ# L‰Çèsµ „Àt H‹µ°²ÿÿH‹=!W‹ º è …Àˆ" H‹µÀ²ÿÿH‹=W‹ º è÷ …Àˆ HÇž# L‰ïH‰Öè / „À„¥ èpL I‰ÂH…À„× ¶õ&‹ HƒìE1À1Éÿµ ³ÿÿA¹ L‰îL‰×PHyž# ÿ5Ä&‹ L‰•À²ÿÿè¨- HƒÄ …Àˆ L‹•À²ÿÿI‹I9Ât D Æ€~ Æ€ö H‹ I9ÂuêH‹=KV‹ L‰ÖL‰•À²ÿÿèüM H‹½À²ÿÿè€ H‹=)V‹ 1ÒHµÈ³ÿÿè …Àˆ& D‹-V‹ E…í~wH‹= V‹ º H‰Þèó …Àˆþ ƒ=àU‹ ~RH‹=ÛU‹ º L‰þèÎ …ÀˆÙ ƒ=»U‹ ~-H‹µð²ÿÿH‹=¯U‹ º è¥ D …À…« „ H‹5ù&‹ H…öt.‹ ’‹ …Ûþ H‹• ³ÿÿH‹=hU‹ ¹ èNº …Àˆ† H‹5/š‰ H‹=HU‹ èC© H‹=<U‹ H5š‰ èr …ÀˆØ H‹!U‹ HÀßÿÿHÇ…À²ÿÿ H‰ð²ÿÿH‹H‰…°²ÿÿH9Ø„¼ L‰µ¨²ÿÿf D H‰ßè0! I‰ÇH9Ø„„ H‹¸˜ H‹ƒ˜ H…ÿ„ H…À„ è› H‹»˜ A‰Åèõš A9Å…ð E1íë0fI‹¿˜ D‰î茚 H‹»˜ D‰îA‰Æèzš A9Æ…¿ AƒÅI‹¿˜ è«š A9Å|ÁH‹H9°²ÿÿ…XÿÿÿL‹µ¨²ÿÿ‹C$‹ ƒø„ ƒø„ü D‹r$‹ E…Ò„L D‹à²ÿÿE…É…5 ‹5¿†‹ Hä˜% 1ÿ1Àè›O 1ÉHæ›# L‰æL‰÷è+ ¹ L‰æL‰÷HÝþ$ è + éÎ €xt…õÿÿ€x …þôÿÿ‹$³ÿÿHò% H‰ø#‹ …Û„Hõÿÿéçôÿÿ €=œ#‹ „D÷ÿÿƒ=È#‹ 7÷ÿÿf D H‹ ©P‹ º" ¾ H=8•% èSêýÿ¹ L‰æL‰÷Hr‘$ èl* 1ÉH*% é f D ‹$³ÿÿHÜÚ$ H‰l#‹ …Û„¼ôÿÿé[ôÿÿ € …À„D÷ÿÿH=±—‰ è Ä …À„K÷ÿÿLÀ¿ÿÿ¹ ‰ÆL‰êH=Œ—‰ è×Ç ‹5u…‹ 1ÿ1ÀL‰éHNì$ èNN Hƒ=n—‰ …÷ÿÿHƒ=X—‰ „ ‹Ø"‹ ƒø… ÷ÿÿé!÷ÿÿf D € „ëõÿÿéWôÿÿf „ L-Y"‹ H‹=BR‹ L‰îèº I ‰…³ÿÿH‰ ³ÿÿ…À…1 ‹5p°‰ ƒþ„? ‹=Í„‹ …ÿ ¶ ö–‰ H‹=Ó–‰ ‹ý!‹ ‰ÙH‰ú…ö…ôöÿÿ„Û…Ä H…ÿ„” Æ "‹ Ç…³ÿÿ éçöÿÿf „ Hƒ=€–‰ „Ò D‹7Ž‹ E…À…jöÿÿHƒ=ú"‹ …\öÿÿénöÿÿ € H‹ ÁN‹ ºH ¾ H=˜% èkèýÿ¹ L‰æL‰÷HnL$ è„( ¹ L‰æ1ÿH”ý$ èn( ¹ L‰æ1ÿH4¦# èX( 1ÉHö˜# L‰æ1ÿèE( H."‹ Ç…³ÿÿêÿÿÿH‰… ³ÿÿ€=!‹ … H="‹ èKö H=ý ‹ è?ö €=ºP‹ t €=°P‹ …Š H‹=«P‹ è{ H‹½ ³ÿÿèª ‹5ø!‹ ‹=î!‹ Hï!‹ è’’ H‹EÈdH+%( …× ‹…³ÿÿHeØ[A\A]A^A_]Ãf. „ H‹=IP‹ è¤% é_ÿÿÿ € H‹½(³ÿÿèÌéýÿ‰Çè…áýÿ…À…OôÿÿH‹ fM‹ º+ ¾ H=E’% èçýÿ¹ L‰æL‰÷H ¥# è)' 1ÉH¥–# 1ÿL‰æè' 1ÉHÜ–# 1ÿL‰æè' Ç…³ÿÿÿÿÿÿé2ÿÿÿ @ €=e‚‹ …’óÿÿ€=eO‹ H½ü H5¥¤# HDðè%åýÿH‰…(³ÿÿH…À„r €=Š ‹ …óÿÿH ³ÿÿ1ÿH‰Þè§ÏýÿH‰ßèßãýÿH‹½(³ÿÿ¾ H%–# H‰Á1ÀèâÌýÿéRóÿÿ D 1öH=‚–# è)z écþÿÿ D Hc=e ‹ HÁçèTô H‰! ‹ H…À…°óÿÿ‹5®‹ H–# 1ÿèŒJ H ‹ Ç…³ÿÿêÿÿÿH‰… ³ÿÿéÒýÿÿHƒ=“‰ …dóÿÿHƒ=y“‰ …Vóÿÿé= f D H‹ áK‹ º' ¾ H=H% è‹åýÿH¤ ‹ Ç…³ÿÿêÿÿÿH‰… ³ÿÿéqýÿÿf D H‹ ¡K‹ º# ¾ H=X% èKåýÿ1ÉH÷”# L‰æL‰÷èg% HP ‹ Ç…³ÿÿêÿÿÿH‰… ³ÿÿé ýÿÿf. „ ‹5¾€‹ H‹% 1ÿ1ÀèšI ¹ H Œ$ ëª @ ‰³ÿÿéàüÿÿ€=ó ‹ …pûÿÿÇ…³ÿÿêÿÿÿ¶ «’‰ 1ÿ D „Û„ÃòÿÿƘ’‰ » é²òÿÿ € 1À¹` E1ÀH½¼ÿÿH•¼ÿÿóH«H >r# H¸ i Ç…ð¼ÿÿ H‰…¼ÿÿfHnÁHŸ‰‹ H †$ HÇ…0½ÿÿ fHnøHÿq# Ç…P½ÿÿ flÇfHnøHÏ% …˜¼ÿÿfHnÁH ^“# flÇfo½À²ÿÿH‰…½ÿÿHÊ% H‰…p½ÿÿH% ½ø¼ÿÿfo½³ÿÿ…¨¼ÿÿfHnÁH :‡ ½X½ÿÿfo½°²ÿÿHÇ…½ÿÿ ½¸½ÿÿfHnøH½ÁÿÿflÇH‰…è½ÿÿfo½Ð²ÿÿH¯ ‹ H‰… ¾ÿÿHm% H‰…0¾ÿÿH% ½¾ÿÿfo½à²ÿÿH‰…¾ÿÿH¸ A H‰…оÿÿHÀ’# …ȽÿÿÇ…°½ÿÿ Ç…à½ÿÿ Ç…¾ÿÿ HÇ…P¾ÿÿ Ç…p¾ÿÿ HÇ…°¾ÿÿ ½x¾ÿÿfo½ ³ÿÿH‹µø²ÿÿ‹½$³ÿÿH‰…ð¾ÿÿ½Ø¾ÿÿèµ1 H‹þ‡‹ H…Àt€8 u61ÿHµà¹ÿÿè&Õýÿ…Àu‹…ø¹ÿÿ% ð = „ HHÇ# H‰¾‡‹ H G ‹ ºÿÿÿÿ1öH‰á ‹ Çÿ ‹ Hy¨è&^ I‰ÄH= ðÿÿ‡Ù H‰ ‹ H‹=K‹ H‹bH‹ H‰K‹ èfu I‹„$([ L‰çH‰ôJ‹ è¯q ‰…³ÿÿ…À…_úÿÿL‰çè™a éRúÿÿ @ Hƒ=˜‰ … ùÿÿHƒ=¢‰ …ùÿÿ€=©‰ tHƒ=ƒ‰ „5 H‹ æG‹ ºe ¾ H=E% èáýÿ¹ L‰æ1ÿHF8$ èª! ¹ H88$ éJùÿÿf „ Hƒ= ‰ „« ‹5 }‹ 1ÿHÃ% 1ÀèÜE L‰æL‰÷¹ Hñ7$ èU! ¹ L‰æ1ÿHÞ7$ è?! é ùÿÿf. „ H‹=éI‹ L‰îè ‹53¨‰ éÕ÷ÿÿL‰ ²ÿÿL‰•¨²ÿÿèc" º1 H¹TopdownL€=I‹ H‰ÀßÿÿL‹•¨²ÿÿf‰•ÈßÿÿL‹ ²ÿÿuƦ‹ …À„ ‹ò‹ 9ЂR …ÒuÇÜ‹ º ‹¡‹ …Àu €=l‹ „^ ¶y‹ HƒìƒÂ01Éÿµ ³ÿÿH‹=+I‹ E1ÀL‰îPA¹ ÿ5H‹ ˆ•ÈßÿÿH•ÀßÿÿL‰ ²ÿÿL‰•¨²ÿÿè HƒÄ L‹•¨²ÿÿL‹ ²ÿÿ…À‰ôðÿÿéì÷ÿÿf „ 1ÉH®# L‰æL‰÷èü éÊ÷ÿÿ € H…À„WôÿÿL;½À²ÿÿtF‹5\{‹ H % 1ÿ1Àè8D L‹µð²ÿÿºÈ L‰ÿL‰öèQ¿ ‹5/{‹ L‰ñ1ÿH¡'% 1ÀèD D‹ {‹ E…Û~oL‹µð²ÿÿI‹¿˜ ºÈ L‰öè‡ I‹ 1ÿ1À‹5äz‹ M‰ðH # èÁC H‹»˜ ºÈ L‰öèM‡ H‹‹ 1ÿ1À‹5°z‹ M‰ðHÙ# èC L‰þH‰ßè L‰½À²ÿÿévóÿÿf D H‹ E‹ º1 ¾ H=8‰% è³ÞýÿHÌ‹ Ç…³ÿÿêÿÿÿH‰… ³ÿÿé™öÿÿf D Hƒ=`Œ‰ tJf D ‹Æ‹ ƒø…ùëÿÿHƒ=AŒ‰ …ìÿÿ€=HŒ‰ …ùëÿÿHƒ= Œ‰ …ëëÿÿÆQ‹ éßëÿÿ€=!Œ‰ u³Hƒ=û‹‰ u©‹•$³ÿÿ…ÒuÆŒ‰ ë–f D H‹ùF‹ L‹(L9ètGH Ž# ë „ M‹m I9Åt-A€½å uíH‰ÞL‰ïèb¼ „À„?ëÿÿH‹³F‹ M‹m I9ÅuÓD‹HE…É„"ëÿÿÆ’‹‰ éëÿÿH¹‹ H‰… ³ÿÿéFìÿÿ D ‹56y‹ 1ÿHÙ…% 1ÀèB L‰æL‰÷¹ HuA$ è‹ 1ÉH)Ž# 1ÿL‰æèx éFõÿÿ L=EÏ$ H‰ÇL‰þèN „À„í ¶G‹ Hƒìÿµ ³ÿÿL‰ú¶ $‹ L‰îD¶ ‹ D¶‹ Pÿ5‹ H‹=ÚE‹ èõ HƒÄ é,ðÿÿÆE‹ ‹Ð²ÿÿAÿƒøbw ‹5ux‹ ƒù † HÙŠ% 1ÿ1ÀèHA ‹½à²ÿÿD‹…вÿÿ…ÿ•ÃE…À•À„Ø…“ 裻ÿÿ…À…~ôÿÿL5t‹ H‹5]E‹ ¶ÓL‰÷èÐ …À…]ôÿÿ€=Ó‹ ¸ t ¶í‹ ƒðH=»Àÿÿˆ?‹ L%´ÿÿèéó! €=óD‹ „ L‰æ¿ èÏÅýÿL‰æ¿ èÂÅýÿL‰æ¿ èµÅýÿ‹C‹ ‹59‹ H‹=ÒD‹ è]‡ …À…ØóÿÿH‹=¾D‹ Hƒ=†‰‰ H‹•€ï ¶†D‹ 1ÛE1ÿ‹ö‹ „Àu D9úŽJ AOƒút$‹5Bw‹ …ö~H‹½(³ÿÿHDŠ% ¾ 1ÀèÂýÿE…ÿ…7 H‹=@D‹ H…ÿtè6ßýÿ‰Ã…À…à €=D‹ … Ç…d³ÿÿ ‹g‹ Ç…³ÿÿ ‰…ð²ÿÿ‹a‹ ‰…`³ÿÿ‹I‹ ‰…¨²ÿÿ¶€‹ ˆ…вÿÿ„Àt¶—‹ „Àˆ…вÿÿ•À¶À‰…³ÿÿ‹$³ÿÿH‹=¾C‹ …É~;‹³ÿÿH‹•ø²ÿÿLV²ÿÿH5oˆ‰ èêq …Àˆ H‹=‹C‹ ‹‡ ‰7ˆ‰ L‹gL‰çèȉ ƒø„j L€³ÿÿL‰ï苈 …Àˆæ H‹=LC‹ 1Ò¾ H‹H‰…h³ÿÿH9Çu ëN @ Hˆ( H9ˆ( EÖH‹ H9Çt Hƒ¸ Æ€ó uÖº ëà € H‰½h³ÿÿ„ÒtÆö‡‰ èÑ L‰êH…0³ÿÿH‹5ÐB‹ H‰ÇH‰…°²ÿÿH ³ÿÿI¼ ÿÿ è E óo½0³ÿÿH‹…P³ÿÿÆ…À²ÿÿ )½ ³ÿÿóo½@³ÿÿH‰…À³ÿÿ)½°³ÿÿë# …ÀtH‹…h³ÿÿÆ€é f D H‰ßèD H‰ßèT „À…Ð H‹½¨³ÿÿ€=:‡‰ H‰½h³ÿÿ…µ L‰àH#‡ð uÁHƒ¿ tH‡( H9‡( t§‹°³ÿÿHʆ‰ L‰öèòá …À‰vÿÿÿèõÕýÿH‹½h³ÿÿ‹ ƒøt?ƒø t:èºÿÿƒø„ô ƒø…Cÿÿÿ¶•A‹ „À…t »ÿÿÿÿIƒÇéþüÿÿf D èã H‹½h³ÿÿH9Çtµ¶{ „ÉtªH‰þH‹=rA‹ 1ÒˆÀ²ÿÿè5€ é ÿÿÿHµh³ÿÿL‰çèá_ …À…Þ €=Ò‹ t\€=ô‹ …a ‹Õ‹ €½Ð²ÿÿ ‰Â„Ç ‰Çè'Î ‰Ã…Ûˆ± D‹…³ÿÿH‹ÿ@‹ 1öL‰÷H ¼ÿÿèžÙ ‰Ã…Àˆˆ D‹ á…‰ E…Û„Z ‹5’s‹ H°z# 1ÿ1Àèn< D‹•$³ÿÿE…Ò~ H‹=«@‹ èVr ‹¤…‰ …À~,iøè èñÖýÿè Çÿÿ…À… ‹5Bs‹ Hqz# 1ÿè < L¥p³ÿÿ¿ L‰æè¬ÀýÿH5%@‹ ¿ Hi…p³ÿÿ Êš;H…x³ÿÿH‰Ãè†ÀýÿD‹$³ÿÿE…ÉŽ€ ‹…ð²ÿÿ …¨²ÿÿ…| H‹= @‹ èXƒ „ÀtH`³ÿÿ1Ò1ö¿ èÕÿÿ‰…d³ÿÿ‹›„‰ ƒøÿt‹=„‰ Hµd³ÿÿH B‹ 1Òè£Çýÿ‹e?‹ …À…` ‹•d³ÿÿ‰ÐƒàƒÀ<~H‹…ø²ÿÿƒâ‰×H‹0èŸÂýÿHƒ=_„‰ „X H‹=z?‹ H‹H9Çt fH‹ H9Çuø€=q„‰ „ L‰æ¿ èž¿ýÿLip³ÿÿ Êš;Lx³ÿÿI)Ý€=U‹ t H‹Q‹ N‰,øD‹…ð²ÿÿE…Àt €=9‹ …° L‰îH=R|‹ è Ç H=æ{‹ Hic‹ Êš;Hi5`‹ è HÆèøÆ H=é{‹ Hi5V‹ è HiC‹ Êš;HÆèÓÆ €=Ø‹ L‰x³ÿÿHÇ…p³ÿÿ u L‰çèà½ÿÿ…Àu臮ÿÿ€=‹ „@ ¶e³ÿÿ…ÛuH‹=P>‹ H…ÿtèNÙýÿ‰Ã¶6>‹ „À„¦üÿÿƒûÿ„ ‹½à²ÿÿ…ÿ…þ €=¿‹ t €=Þ‹ u/€=Ùp‹ u&L‹ø²ÿÿD‹…$³ÿÿ1ÉL‰öH‹=>‹ HÊ‚‰ è•. H‹=î=‹ èiË è”÷ ¶¾=‹ é1üÿÿ „ H‹½h³ÿÿé½ûÿÿ @ H‹ ;‹ º ¾ H=€% è³Ôýÿ¹ L‰æL‰÷Hil$ èÌ ¹ H~Ï# élìÿÿ €½À²ÿÿ „f H‹5d=‹ H‹½°²ÿÿL‰êèÅ? óo½0³ÿÿH‹…P³ÿÿ)½ ³ÿÿóo½@³ÿÿH‰…À³ÿÿ)½°³ÿÿë: € H‹½¨³ÿÿ€¿ó H‰½h³ÿÿu €¿ô t ‹µ°³ÿÿè´™ H‰ßè> H‰ßè%O „ÀtÁH‹5Ú<‹ H‹½°²ÿÿL‰êè;? óo½0³ÿÿH‹…P³ÿÿ)½ ³ÿÿóo½@³ÿÿH‰…À³ÿÿ)½°³ÿÿë D H‰ßè@> H‰ßèÈN „À…{ H‹½¨³ÿÿ€¿ó H‰½h³ÿÿtÑè”± ‹5"o‹ ¿ Hš„# H‰Á1Àèø7 ‹°³ÿÿH‹½h³ÿÿL‰öH‰ è,Ü …Ày&H‹½h³ÿÿèì´ÿÿƒø„R ƒø„Oúÿÿ…À„jÿÿÿH‹…h³ÿÿÆ€é éWÿÿÿ € H ³ÿÿL==ƒ# H‰ÞL‰ÿè:c …Àˆ ‹ ³ÿÿ…Éu ¾ L‰ÿè¿f …Àˆ Æ™;‹ L=ƒ# L‰ïL‰þè¿ „À„Ë €=`;‹ …dõÿÿÆ‘ ‹ éXõÿÿf D ‹þw‹ …À„íÿÿ€=€ ‹ …ýèÿÿÇ…³ÿÿêÿÿÿ1ÿéœíÿÿ @ ‹Ž ‹ IƒÇéœöÿÿf „ H‹=;‹ èÄÉ é¸öÿÿè:ÆýÿéÖöÿÿL‰ïè L‹-ö:‹ M‹e L‰¥h³ÿÿM9åu:éùÿÿL‰îL‰çèå …À…‰ L‹-Æ:‹ H‹…h³ÿÿL‹ L‰¥h³ÿÿM9å„LùÿÿA€¼$é t9I‹¼$P èd¼ýÿ‹Þ ‹ H9Ðv‰Ó ‹ H ‹ €8 u—AöD$0uë§ D L‰çè– L‹-Y:‹ ë‘H‹5P:‹ H‹=) ‹ 1ÉèòÇ ‰Ãé&ùÿÿÆ0‰ ƒøtzÆ` ‹ » Ç…³ÿÿ éWßÿÿƒøtZÇ…³ÿÿ é#ßÿÿ1öL‰çè€ ƒøÿ…ƒöÿÿE1íé’öÿÿ‹5£l‹ Hx% 1ÿ1Àè5 1ÉHª€$ éßåÿÿH‹½h³ÿÿéLýÿÿÇ…³ÿÿ éìÿÿÇ…³ÿÿôÿÿÿééÿÿHƒ=_~‰ …GïÿÿHƒ=i~‰ …9ïÿÿ€=p~‰ t>H=Û# 膸ýÿL‰æL‰÷¹ H–# è ¹ L‰æ1ÿHUŽ# èy éGèÿÿHƒ= ~‰ u¸é8èÿÿèàu éúäÿÿH‹9‹ H‹x(è‹Ê ‹ ‹ éÖäÿÿ‹5¾k‹ H|# 1ÿ1Àèš4 ‰$³ÿÿ…Û‰œÚÿÿééÿÿ € H‹=É8‹ L‰îèa éÏçÿÿ‹5zk‹ HJ€# 1ÿèX4 é¶çÿÿ1ÿH€# 1ÀèC4 1ÉL‰æL‰÷Hh$ è¿ éçÿÿèõ¾ÿÿ…À„¯÷ÿÿ¶G8‹ éµöÿÿH² # H‰³t‹ éðìÿÿ‰…³ÿÿéÁçÿÿ‰³ÿÿƒûÿtv‹µà²ÿÿ…öt€=N‹ H‹= 8‹ tcƒú~H‹58‹ L‰÷èŠÈ €=“ ‹ t€=² ‹ H‹=ó7‹ u6€=¦j‹ H‹=ã7‹ u&L‹ø²ÿÿD‹…$³ÿÿ1ÉL‰öH—|‰ èb( H‹=»7‹ èF{ €=? ‹ ts€=a ‹ D‹%G ‹ … H‹r ‹ L-›²ÿÿH= ‹ L‰îH 赯 …À…~ ‹à²ÿÿ…É„‹ €= ‹ „þ H‹=K7‹ èæ^ H‹= ‹ èúM L‹%C‹ M…ät$A‹$ëJÿ9Êr‰ÐðA± $9„œ ‰ÂƒúÿuâL‹%#‹ M…ät$A‹$ëJÿ9Êr‰ÐðA± $9Â„Ñ ‰ÂƒúÿuâH‹=Ó6‹ HÇØ‹ HÇÝ‹ èˆÃ éÆåÿÿ‹5qi‹ HÎy% 1ÿ1ÀèM2 é«åÿÿD‹¨²ÿÿ‹•ð²ÿÿ¿ H`³ÿÿD‰îèÌÿÿ‰…d³ÿÿ‹#{‰ ƒøÿ„ŸöÿÿE…í„{öÿÿ‹= {‰ ¾ èiÆýÿéföÿÿ»ÿÿÿÿéÞ÷ÿÿH‹=36‹ èÎ] é¯÷ÿÿHòz‰ Hƒ8 …—öÿÿHƒ=øz‰ …‰öÿÿ€=ÿz‰ …|öÿÿHƒ=Õz‰ …nöÿÿéöÿÿH‹ #‹ ºj ¾ H=Úy% L‰ ²ÿÿL‰•¨²ÿÿèÏÌýÿ‹1‹ L‹ ²ÿÿL‹•¨²ÿÿé^ìÿÿ‹•ð²ÿÿ‹µ¨²ÿÿH`³ÿÿ1ÿè,Ëÿÿ‰…d³ÿÿéòõÿÿ‹5?h‹ H v% 1ÿ1Àè1 Ç…³ÿÿÿÿÿÿéÚäÿÿfo=Äi' fïÀL‰îH=–r‹ r‹ = r‹ Çv‹ ÆS‹ HÇ|r‹ è7½ H‹=5‹ è;Ä H‹=5‹ è¯Ã H‹=ø4‹ èà é;öÿÿL‰æ¿ è±µýÿéÐïÿÿè×F éwõÿÿH‹=s‹ èfÎýÿ€½Ð²ÿÿ ‰Â„`úÿÿ€=k‹ „û H‹=K‹ è>Îýÿ‰Çé{óÿÿH‹ à1‹ º ¾ H=ü{# èŠËýÿéˆãÿÿ…É…cýÿÿA‹$…À…½ L‰çèy¯ýÿéJýÿÿH‹=-‹ H‹.‹ ¹ D‰âH‹574‹ HGèÞÁ é×üÿÿ‹5çf‹ Hb{# 1ÿèÅ/ é#ãÿÿ…É….ýÿÿA‹$…À… L‰çè¯ýÿéýÿÿ‹5f‹ Hây% 1ÿ1Àè‰/ égüÿÿH‹55q‹ E1À1ÿL‰éº è»± …À„Tüÿÿ‹5qf‹ HŽs% 1ÿ1ÀèM/ é9üÿÿèS²ýÿH‹=4‹ è'ÍýÿA‰ÄéæûÿÿH=¥{# 蓲ýÿéûÿÿ‹5,f‹ H±v% 1ÿè / éhâÿÿ‹=÷2‹ HµÀßÿÿº è»i ‹5üe‹ HŒ{# 1ÿH‰Á1ÀèÕ. é³úÿÿ‹5Þe‹ ‰ÁHáv% 1ÿ1Àè¸. éâÿÿH=Èy# è²ýÿÇ…³ÿÿÿÿÿÿéfâÿÿƒ=2‹ …ßþÿÿH‹ $0‹ º ¾ H=3y% èÎÉýÿÇT2‹ é³þÿÿ‹Q‹ é†ñÿÿƒ==2‹ …6þÿÿH‹ à/‹ º ¾ H=ïx% èŠÉýÿÇ2‹ é þÿÿèvÆýÿHµÀßÿÿº ‹8H‰ÃèÍh H‹½h³ÿÿ‹I‰Äèo§ ‹5ýd‹ A‰Ù1ÿI‰ÀH‹…h³ÿÿH³G% H‹ˆ8 AU1ÀATèÁ- XZéùÿÿH3‹ Ç…³ÿÿôÿÿÿH‰… ³ÿÿé áÿÿH=àx# è±ýÿèìÅýÿ‹ ÷؉…³ÿÿéKáÿÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1Àdz1‹ H‹EødH+%( uÉÃèE°ýÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀÇCf‹ Çm1‹ H‹EødH+%( uÉÃèû¯ýÿff. „ ó úUI‰øH‰÷1öH‰åSHƒìI‹XdH‹%( H‰Eè1Àèƒýÿóƒ H‹EèdH+%( uH‹]ø1ÀÉÃ蟯ýÿff. „ @ ó úUH‰åHƒìdH‹%( H‰EøH‹G…ÒÇ@ ” t%Æ|•Š Ç@ H‹EødH+%( u É1Àà @ H‹EødH+%( u ÉH‰÷éèþ è#¯ýÿ ó úUH‰åHƒìdH‹%( H‰Eø1ÀÆ •Š H‹EødH+%( uÉéyèþÿèä®ýÿ @ UH‰åAWAVAUATSHƒìL‹¯@ dH‹%( H‰EÈ1ÀI‹] I9Ý„Æ I‰þëX € L‰çèÈ 1öL‰çèþ €=¬”Š t.H;›Ø t%H‰ßèü L‰æL¸p L‰ÿè5 L‰æL‰ÿèÇ6 H‹I9ÝtGL£p L‰çè€9 A€½€ tžA€¾Ò uŒA¶–Ð A¶¶Ñ L‰çè” éwÿÿÿ € I‹] I9Ýt € H‰ß1öèÞ* H‹I9ÝuîH‹EÈdH+%( uHƒÄ[A\A]A^A_]ÃèÃýÿ UH‰ñH?y# ¾ H‰åATSH‰ûHƒì H‹=ô+‹ dH‹%( H‰Eè1ÀHÇEØ HÇEà èh¬ýÿH‹ !,‹ HuàH}غ 蟾ýÿH…ÀxNL‹eؾ L‰ç虳ýÿH…ÀtÆ L‹eØA¾$„ÀtDL‰âë € ¾BHƒÂ„Àt,ƒè0ƒø vìL‰çèl©ýÿH‹EèdH+%( u$HƒÄ [A\]à @ L‰çº 1öèá¼ýÿL‹e؉ëÅèÔ¬ýÿ @ ó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈ‹.‹ …À… H‰ûL¯¨ L· ë D ‹Þ-‹ …À…‡ L‹£ A‹D$t…À„– M9ìL‰èL»@ IDÆL‰ÿH‰ƒ èÆ2 ƃ8 L‰þH»h è 7 L‰ÿè3 ¾ L‰ç蛋 …Àt‹5`‹ Hšw# 1ÿ1Àèñ( ‹W-‹ …À„yÿÿÿH‹EÈdH+%( u#HƒÄ1À[A\A]A^A_]à ¿d èfÃýÿé9ÿÿÿ輫ýÿff. „ UH‰åAWL=Mw# AVI‰ÖAUATI‰ôSH‰ûH½@þÿÿHìÈ dH‹%( H‰EÈ1Àèa¤ýÿH‹S L‰þ…ÀuL½ÂþÿÿHµDÿÿÿA¶D$*MD$-A½g ƒàð<t <EíAƒåõAƒÅwM‹T$ M‹\$H‰×H‰µþÿÿL‹KL‹#L‰…þÿÿL‰• þÿÿL‰(þÿÿL‰0þÿÿH‰•8þÿÿè03 H‹µþÿÿHƒìL‹…þÿÿH‹•8þÿÿL‹• þÿÿ¾ÈH" L‹(þÿÿL‹0þÿÿH=Á{% H‹’ P1ÀAWVL‰öAPM‰àAUARASèÑn ‹Ë‹‰ HƒÄ@…À~#ÆC5H‹EÈdH+%( u HeØ[A\A]A^A_]ÿ è†ÃýÿëÑèOªýÿff. „ @ ó úUH‰åAWAVAUI‰õATI‰ÌSHƒì8‹ ¸Š L‹wdH‹%( H‰EÈ1À…Ét„ÒuTI‹¾À E1ÀL‰òL‰îI‹Œ$È HÁéHƒñƒáè¬5 H‹EÈdH+%( …B HƒÄ81À[A\A]A^A_]à „ L‹ H‰ûM‹‡ˆ M…Àt™‹×Š‰ …ÀuI‹„$Ø H…Àt‚L;€ˆ …uÿÿÿI‹E(M‰ÂH‹SL‰E°H‰E ·qŠ H‰U¨I)ÂL‰×L‰U¸è\2 L‹U¸L‹E°„ÀH‹U¨u L‹sé/ÿÿÿ H‹M L‰öL‰ÿL‰E¸L‰U°èi- H‹}°A‰Æèm1 E…öL‹E¸tÈI‹‡¨ L‰E¸H¸ˆ èÝ/ AƒþÞL‹E¸tAƒþôt0I‹¿¨ HLj èJ/ ëŒI‹¿€ €5 uÞH‹U L‰ÆèÿüÿÿëЋ5«\‹ 1ÿIH-1ÀHz% èƒ% ¿ è¹Áýÿëªè‚¨ýÿfó úUH‰åAWAVAUATSHì( L‹vL‹§ˆ dH‹%( H‰EÈ1ÀAƒ> I‹¼$@ I‹œ$è u Ic„$È HiÀ Êš;HH;o)‹ ‚! L½PùÿÿL‰öL‰úè—[ A‰Å…À…ä H‹»([ H‹µpùÿÿèy> Aƒ> I‰À„ ¶…æùÿÿ<„ ‡— <„o <…G Iƒ„$ A€¼$Ñ uCA‹6L‹ ƒþ „p ƒþ„ç ƒþ „ H‹»([ ƒþ†– ƒ‡@ € H‹EÈdH+%( …[ HÄ( D‰è[A\A]A^A_]à „ <…¸ Iƒ„$° ë½ D ‹5[‹ ‰ÁHÆr# 1ÿ1Àèð# ëžf D óAo„$ˆ E1ífÔ3]' A„$ˆ éuÿÿÿ D I¼$H H‰ÆH‰…¸øÿÿèÙ „À…Qÿÿÿ¶…æùÿÿL‹…¸øÿÿIƒ„$p <tfw4<t@<„Ñþÿÿ „ Aƒ> „ÿÿÿf D A‹6L‹ éÑþÿÿ<„0ÿÿÿëÖf D Iƒ„$˜ A€¼$Ð „•þÿÿéÓþÿÿ Iƒ„$¸ ‹µXùÿÿH» L‰…¸øÿÿèþn A‹6L‹…¸øÿÿI‰Áƒþ …hþÿÿH…À…Ï €=€c‹ …O I‹„$è ‹5ØY‹ 1ÿH‹€([ ‹ˆL Q‰L H x% 1Àèž" éIþÿÿf „ I‹VI‹€ð óAoŒ$x fHnÂflÀfÔÁA„$x HÀ é þÿÿf „ I‹VI‹€ð óAo”$x fHnÂflÀfÔÂA„$x HÈ éÉýÿÿf „ AöF@t Iƒ„$¨ LµÀøÿÿL‰¸øÿÿL‰÷L‰…°øÿÿè#¦ H‹½¸øÿÿL‰úL‰öèÑ …Àˆð A€¼$× L‹¸øÿÿL‹…°øÿÿtH‹…ÀøÿÿÆ€ð A€y …ÿ €=ÄŠŠ t €½òøÿÿ„Á H‹…ØøÿÿH…À„^ ö@+…Ž H0úÿÿ€=ˆŠŠ fïÀL‰½ùÿÿHg9ˆ H‰…@ùÿÿH9ˆ HDÂM¸ø )…0ùÿÿL‰ÿL‰…ùÿÿH‰…8ùÿÿ)… ùÿÿ)… ùÿÿè“* A‹”$Ì L‰áL‰öH½ ùÿÿè¹ …Àˆ³ L‰ÿèÙ* L‰÷èq¥ é|üÿÿ @ HÇÀ L‰¸øÿÿèe) H‹½¸øÿÿL‰úL‰öèS£ éNüÿÿf D H‹…ØøÿÿH…À…ÿÿÿé ÿÿÿH‹=Ô$‹ H…ÿ„t ‹µXùÿÿè(¡ H…À…üÿÿ‹Xùÿÿ‹5gW‹ 1ÿH‚u% èE ‹µXùÿÿH‹=$‹ ès éÞûÿÿ‹5<W‹ H¹v% 1ÿ1Àè é2ÿÿÿH‹½ÐøÿÿH…ÿ„œþÿÿA€¼$Õ …þÿÿL‰…¸øÿÿè8¿ L‹…¸øÿÿ„À…ü H‹…ØøÿÿH…À„bþÿÿéSþÿÿ @ I‹„$è L‰°øÿÿL‰…¸øÿÿH‹¸([ èîa L‹…¸øÿÿL‹°øÿÿ„ÀusH‹½ÐøÿÿH…ÿ„‘ L‰°øÿÿL‰…¸øÿÿèéÀ L‹…¸øÿÿL‹°øÿÿ„ÀtlH5n# 1ÀH=×t% L‰°øÿÿL‰…¸øÿÿè„f ƒ=}ƒ‰ L‹…¸øÿÿL‹°øÿÿŽÁ H‹…ØøÿÿAÆA H…À…“ýÿÿé˜ýÿÿèZ H‰K#‹ H‰ÇéxþÿÿH5æ$ ë’èí¡ýÿH‹½ÐøÿÿèQÀ L‹…¸øÿÿ„À„éþÿÿHƒ= ˆŠ „“ H‹…ÐøÿÿHÀþÿÿº H‰ÞH‹x è…Y H‹5Þ‡Š H‰Ú1ÀH Ô% H=Ãt% èÆe L‹…¸øÿÿƒ=¸‚‰ ~+AÆ„$Õ éþÿÿ¿ 莺ýÿL‹°øÿÿL‹…¸øÿÿé"ÿÿÿ¿ L‰…¸øÿÿèjºýÿL‹…¸øÿÿë»H5²Ó% H=ƒt% 1ÀL‰…¸øÿÿèUe L‹…¸øÿÿëff. „ UH‰åAWAVAUATSH‰ûHƒì8H‹@ dH‹%( H‰EÈ1À¶‡¯ H‰M¨ˆE»„À…D ‹Q01ÀI‰Í…ÒŽ HÇE° L5ñ!‹ L‹e°ÇE¼ „À„« f D M¥° L‰çè?· …ÀyKëa L‰òL‰þL‰ïèrU ƒÀƒøw@H‹» E1À1ÉL‰þH‹”!‹ èz …Àu!L‰çè\³ €»8 uZL‰çè\¹ I‰ÇH…ÀuªL‰çè· L‹«@ ƒE¼HE°Ø ‹E¼A9E0~V¶ƒ¯ L‹e°„À…[ÿÿÿM¥¨ éVÿÿÿ € L»@ L‰ÿèA& ƃ8 H»h èî* L‰ÿè–& éwÿÿÿ€}» uFH‹EÈdH+%( upHƒÄ8[A\A]A^A_]ÃH‰Ï¾ è[ L‹«@ A‹M0…É~ ¶ƒ¯ é¤þÿÿH‹}¨¾ èf[ H‹EÈdH+%( u H‹}¨HƒÄ8¾ [A\A]A^A_]é;[ èŸýÿf D ó úUH‰åAVI‰ÖAUI‰õH5Òj# ATI‰üHƒìdH‹%( H‰EØ1Àèš®ýÿ…Àt6H5¹j# L‰ç臮ýÿ…ÀtSH‹EØdH+%( uZHƒÄ1ÀA\A]A^]Ãf D H‹EØdH+%( u7HƒÄL‰òL‰îA\H=‡W# A]A^]éäª @ L‰îL‰çèe© …À•{„Š ë—èUžýÿ D ó úUH‰åSH‰ûHƒìdH‹%( H‰EèH‹‡@ H‹€¸ H…ÀtH‰‡à H‰ßè1ïÿÿHƒ»x u Hƒ»ˆ t-H‹EèdH+%( u3‹5ìQ‹ H‹]ø1ÿ1ÀÉH˜q% éà H‹EèdH+%( uH‹]øÉÃè¶ýÿf D UH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hƒì(dH‹%( H‰EÈ1ÀH…ö„ L‹¦ˆ H‰óM…ä„ò H‹†¨ I‰ýL¸ýÿÿH‹†€ H‹@ ‹Ð …Òu‹€Ô ƒèƒø‡Û ·/ƒŠ M‰æI)ÆL‰÷è¿$ I‹…@ L‰ç‹pèm H…À„ð H{x1ÒL‰þH‰½¸ßÿÿè) H‹½¸ßÿÿ…Àu4I‰Ø H‹EÈdH+%( …Ì HÄ( L‰÷[A\A]A^A_]é% HÀßÿÿ¹ ‰ÆH‰Úèª& ‹5ˆP‹ I‰Ø1ÿIL$-Hjh# 1Àè\ ëH‹EÈdH+%( umHÄ( [A\A]A^A_]ÃIL$-HEp% ‹5;P‹ 1ÿ1Àè H‹EÈdH+%( u1HÄ( ¿ [A\A]A^A_]é4µýÿL‰÷è\$ IL$-Hèm% ë±èé›ýÿf „ ó úUH‰åAVI‰þAUL-Šo% ATLeÀSH p% Hƒì dH‹%( H‰EØHTýÿÿH‰}ÈH‰EÀ‹‡È ¿ ‰EÐè)¥ýÿE1À1É1ÒH5Œg# ¿ 1Àè¯ýÿ € I‹†@ H‹€¸ H…ÀtI‰†à L‰÷èfìÿÿIƒ¾x u Iƒ¾ˆ t‹50O‹ L‰ê1ÿ1Àè I‹¾@ H‹H9Çt I‹–h f. „ H‰è H‹ H9ÇuñE¶†¯ I‹†è L‰âH‰ÞóA† AƒðHH@E¶Àè‚Þ ƒøûu AÆ†Ò éHÿÿÿÇÎP‹ Çø‹ H‹EØdH+%( uHƒÄ 1À[A\A]A^]Ãèyšýÿf „ ó úUH‰åAWAVI‰þ¿ L½þÿÿAUATSHìx dH‹%( H‰EÈH¸ H‰…þÿÿèÆ£ýÿE1À1É1ÒH5)f# ¿ 1ÀèL¬ýÿL%å$ ¿ L‰æèœýÿL‰æ¿ L%©éÿÿèô›ýÿL‰æ¿ èç›ýÿL‰æ¿ èÚ›ýÿL‰æ¿ èÍ›ýÿèXU H… þÿÿH‰…hþÿÿéÕ D H‹=I‹ è„œýÿH‹•hþÿÿ¾ 1ÿ‰ÃèÿŸýÿK»ƒù5w#HºBP€P ¸ HÓàH…Ð… ¨…d M‹¦Ø H¸ H‰…˜þÿÿM…ät M‹¤$ˆ IƒÄ-H‹ |‹ º ¾ H=‰e# è^±ýÿA‹ŽÈ ¾ 1ÀH‹=Q‹ Hêm% èÝ—ýÿA‹ŽÀ 1ÀH‹=5‹ Hn% ¾ è¼—ýÿI‹†@ ƒx~)I‹¾à è# H‹=‹ ¾ Hn% H‰Á1À膗ýÿA‹ŽÄ H‹=à‹ H!n% 1À¾ H d# è^—ýÿ‹ È1‹ ¾ 1ÀH‹=²‹ H+n% è>—ýÿM…äHÂÙ$ H‹=•‹ LDàHBn% ¾ 1ÀL‰áL%g^# è —ýÿº H‹ h‹ ¾ H=‰d# èO°ýÿA€¾Ð L‰áH‹=E‹ HEËH*n% ¾ 1ÀèÆ–ýÿA€¾Ñ L‰áH‹= ‹ HEËH9n% 1À¾ L¥àþÿÿè––ýÿA¶ŽÒ ¾ 1ÀH‹=è‹ HAn% èt–ýÿº H‹ Ћ ¾ H= d# è·¯ýÿº/ H‹ ³‹ ¾ H=?n% 蚯ýÿH‹=›‹ è~œýÿL‰çèfb ºÿÿÿÿ¾ H½˜þÿÿè —ýÿH‹=É‹ èšýÿL‰â¾ 1ÿ‰ÃèƒýÿK»ƒù5w+HºBP€P ¸ HÓàH…Ð…” ¨…{ „ Ai†È è H‹½hþÿÿ‰…|þÿÿèãa H‹=\‹ 臤ýÿ1Ò¾ L‰ÿè—ýÿ…À~ H‹==‹ èx™ýÿ‹Þ‹ …À…ã L ÿÿÿ H=Šb# E·¦ò I‹žà è¬ýÿº L‰îL‰÷è… L‰ïAƒìèé«ýÿD‰â1ÀD‰áL‹"|Š H5Lb# ¿ è¬ýÿ1ÒA€¾¯ u<I‹†@ ‹ˆø 9ˆ< t'‰ˆ< H‹=C‹ Hlj% 1ÀH5 b# èf· º M‹†Ø M…À„! I‹€¨ M‹ ˆ L‰…`þÿÿH°ýÿÿ·°{Š L‰ãH‰µpþÿÿH)ÃH‰ßè9 H‹µpþÿÿL‰çèZ! Hƒ{ „ž I‹¾à èÓ‹ IL$-¿ H5‰a# H‰Â1ÀèH«ýÿ‹¢.‹ H5…a# 1À¿ è/«ýÿL‹…`þÿÿI‹¶à IxxèX" I‹–@ €º€ t/I‹–à A€¾Ò ‰…pþÿÿL‰ç‹²è „ è¯( ‹…pþÿÿ…À…á H‰ßè) ‹•|þÿÿ¾ L‰ÿè6•ýÿƒøÿ„• …À…ûÿÿ‹û‹ …À„'þÿÿH‹•hþÿÿ1ÿ¾ è›ýÿH‹EÈdH+%( …d HÄx 1À[A\A]A^A_]ÃI‹†@ ƒxŽ|ýÿÿƒù5‡sýÿÿH,Ñ! HcŠHÐ>ÿàfH=/a# èÔ©ýÿA€¾Ö …¶ Ç4J‹ Ç^‹ ‹X‹ …À„„ýÿÿéXÿÿÿA€¶Ð éýÿÿH½˜þÿÿH5Dk% Ç…˜þÿÿ èæÿÿ‹…˜þÿÿƒød‡æüÿÿ‰-‹ éÛüÿÿA€¶Ò éÎüÿÿI‹†Ø I‹žà HÇ…ˆþÿÿ HÇ…˜þÿÿ H…ÀtH‹¸ˆ èù IÇ†Ø H‹=¯‹ H _`# HÓ^# 1À¾ è-’ýÿH‹ æ‹ º Hµ˜þÿÿH½ˆþÿÿè^¤ýÿH…Àˆ‚ H‹½ˆþÿÿ¾ èT™ýÿH…ÀtÆ L‹£ M…ät2I‹t$pH…ötH‹½ˆþÿÿHƒÆ-è–¢ýÿ…À„F L‰çè¦Ë I‰ÄH…ÀuÎH‹=G‹ H‹ˆþÿÿHÍ_# 1À¾ è‘ýÿ¿ èëýÿH‹½ˆþÿÿèçŽýÿé²ûÿÿI¾Ä H5¼i% è¯äÿÿéšûÿÿI¾À H5 _# è—äÿÿA‹†À …À…ˆ I¾ð èœ\ A·†ð ¿ H5¨áÿÿƒèA‰†À è)”ýÿéDûÿÿI¾È H5¶^# èAäÿÿA‹–È …Ò"ûÿÿAÇ†È éûÿÿA€¶Ñ éûÿÿI‹†Ø H…À„õúÿÿIÇ†Ø H‹¸ˆ è> éÙúÿÿf „ L‰÷‰•pþÿÿHÃp è«âÿÿ‹•pþÿÿA‹¶À H‰ß)Öèó H‹5Å‹ ¿ ès’ýÿ‹•pþÿÿD‰á1öE‹–À D¶ gwŠ H‰ßóA† L‹Ž‹ AƒñA)ÒE¶ÉD‰ÒèÃû éUüÿÿf D èc¦ýÿƒ8…j÷ÿÿ‹`‹ …À„Œúÿÿé`üÿÿ € I‹†@ ƒxŽ‹÷ÿÿH‹ h‹ º H=/]# ¾ Ç…˜þÿÿ H ´]# è©ýÿI‹†@ H‹8I‰¾à H9øtEè‡ H‹= ‹ H‰Ú¾ I‰ÀI‹†à ‹ˆè 1Àè`ýÿI‹†à H‹8I‰¾à I;¾@ u»H½˜þÿÿH5*]# èƒâÿÿI‹–@ ‹˜þÿÿ9JŽå H‹I‰†à H9Âu!éIùÿÿf „ H‹ I‰†à H9„-ùÿÿ;ˆè uåé ùÿÿ‰ÂH5Ÿd% ¿ 1ÀèÛ¥ýÿéûÿÿf D èû# ‹…pþÿÿéçúÿÿ1ö¿ èÄ‘ýÿéßøÿÿI‹†@ ƒx¿þÿÿH‹ I‰†à é¿øÿÿ € L‰÷It$èèËñÿÿH‹½ˆþÿÿèÏ‹ýÿéšøÿÿf. „ I‹¾è H‹5â ‹ è-D é2ûÿÿH‹:I‰¾à è©… H‹= ‹ ¾ HFf% H‰Á1Àè Žýÿ¿ èB¨ýÿé=øÿÿèýÿ „ ó úUH‰åAWAVAUATSLœ$ ÿÿHì Hƒ $ L9ÜuïHì˜ H;Q# H ð…# E1ÿóD~=õц fHnêH/Q# dH‹%( H‰EÈ1ÀH…i¤ÿÿI‰öA‰ýfHnðH…`¤ÿÿL¥@£ÿÿfHnøflîHJi$ fHnÀH&A% fHnò)¡ÿÿfHnÐH…X¤ÿÿfl÷fHnØH>A% foø)µ€¡ÿÿfHnàH°P# flúH…פÿÿfHnÒHÐP# )½p¡ÿÿfHnÈflÓH…§£ÿÿfLnÀfoØH…¦£ÿÿ)•`¡ÿÿflÜfLnÈfHnâH(X# H¢M# flá)P¡ÿÿfHnÊfLnàHbM# )¥@¡ÿÿfAlÈfLnÚH… ¥ÿÿfLnÀfElÙfMnÔ)0¡ÿÿHŸN# H…¯£ÿÿfElâD) ¡ÿÿfLnÈfLnêHvsŠ D)¥¡ÿÿHDg$ fLnÐH…³¡ÿÿfLnòHP# fElèfElñfLnÈH…È£ÿÿD) ¡ÿÿfHnÈfLnÂHL# D)µð ÿÿfElÁfLnÈHÅK# fElúfLnÐfDlÉD)…Ð ÿÿH¿N# H ¢ÿÿfDlÑD)½à ÿÿfHnèH…h£ÿÿfHnóóD~Õφ fHnøflîH÷ƒ$ D)•° ÿÿH›£# fHnòH 3# D)À ÿÿfHnÈfl÷HÊ%‹ ) ÿÿfHnÐfoùH«ü$ )µ ÿÿflúfHnØfoÑH‰ßH…¸¡ÿÿflÓfHnÚ)½€ ÿÿfHnàHýM$ H…È¡ÿÿ)•p ÿÿflÜfHnÈfHnâHCw# fláHŠ $ )` ÿÿfHnÈH ý$ )¥P ÿÿH5ZH# fLnàfDoÙH…À¡ÿÿfElÜfLnèfLnâH“ü$ fElåHšH# D)@ ÿÿfDoéfHnÈH…³£ÿÿD)¥0 ÿÿfDléfLnðfHnÊH…̤ÿÿH²N# fAlÎD) ÿÿfLnøfLnòH#Š# ) ÿÿfEl÷fLnøH3H‹ fLnÐH§1# H…Ô¤ÿÿD)µ ÿÿfElÂfLnÊfLnÐHh1# H…Ó¤ÿÿfElÊfHnðfLnÒH…ѤÿÿfDlÖHçW# fHnðH…À¤ÿÿD= šˆ fHnêfHnøH!$ H…P£ÿÿD)½ðŸÿÿflîD)…àŸÿÿfHnòH7$ H‰…¨¡ÿÿHŸG# fl÷fHnÒfHnøH…Ò¤ÿÿ)°ŸÿÿH|W# fHnèH… ¥ÿÿfHnÚ)µ ŸÿÿfHnàH…’£ÿÿflÕD)ПÿÿfHnèHåF# flÜ)•€ŸÿÿH…ĤÿÿfHnâH;W# )pŸÿÿfHnÈflåH…Ö¤ÿÿD)•ÀŸÿÿfLnØfHnêH…Ȥÿÿ)¥`ŸÿÿH W# fléfLnÀfHnÊH…ø¤ÿÿ)PŸÿÿfHnöfAlËfLnØH…¼£ÿÿfLnàH…Фÿÿ)@ŸÿÿfHnéfLnèfAlèfAlóH\C$ H5ÉV# ½¨¡ÿÿ)@žÿÿfHnÈHl4# fLnÆ)½ŸÿÿfLnðfElÅfDoÙ)µPžÿÿHÎ/# H `F# D)…pžÿÿfElÞfLnøHøF# fHnùD)€žÿÿfHnÐfAlüfAlÏH…`£ÿÿfDoâH *9# )½`žÿÿfLnÀHNE# H5.7$ )žÿÿfLnÈfElàfLnÖH…|£ÿÿD)¥ žÿÿfAlÑfLnÉfLnØH2¨# ¹“ )•°žÿÿfHnØH…X£ÿÿfElËfLnàfDoëHP`% D)ÀžÿÿfElìD)ОÿÿfLnèH*+$ fLnðfHnàfAlÝDµ¨¡ÿÿH9`% )àžÿÿD)µðžÿÿfLnðH…è£ÿÿfLnøH…à¡ÿÿfAlæfLnÀH‘-% fEl×)¥ ŸÿÿfLnÈfDoøL‰øD)•ŸÿÿóH«fEløfAlÁH¸ D)½ Ÿÿÿ)…0ŸÿÿÆ…}£ÿÿH‰…˜£ÿÿH‹µ9' Ç…Ä£ÿÿÿÿÿÿH‰…¸£ÿÿH‹¥9' HÇ…è£ÿÿÿÿÿÿH‰…Ĥÿÿè†# L‰¥à¡ÿÿL¥ ¦ÿÿ¹$ ‰…̤ÿÿL‰çL‰øfDo½ ŸÿÿóH«Æ…³¡ÿÿ H¸ e fo…0ŸÿÿH‰… ¦ÿÿHTA H ¨\# H5‹-# fDo•Ÿÿÿ…¸¦ÿÿfDoµðžÿÿfHnÁH‰…ئÿÿfo¥ ŸÿÿH¸ c H Še$ H‰… §ÿÿHHC# fDoОÿÿH=·S# H‰… §ÿÿfoàžÿÿH¸ p HwE# fDoÀžÿÿH‰…`§ÿÿH¸ t H‰…À§ÿÿH¸ a H‰… ¨ÿÿH1-% D½¨¦ÿÿD•§ÿÿDµh§ÿÿ¥x§ÿÿDȧÿÿاÿÿÇ… ¥ÿÿÿÿÿÿHÇ…è¡ÿÿ HÇ…¸¡ÿÿ HÇ…À¡ÿÿ HÇ…È¡ÿÿ D(¨ÿÿfo•°žÿÿfDo¥ žÿÿH‰…@¨ÿÿfožÿÿH¸ C H‰…€¨ÿÿfo½`žÿÿH¸ k H‰…à¨ÿÿH„kŠ fDo…pžÿÿfLnÐHƒè)D¥ˆ¨ÿÿfoµPžÿÿfLnØH–ó$ fAl•˜¨ÿÿH‰…`©ÿÿHDkŠ fLnà…è¨ÿÿH¸ K fHnÆH‰… ªÿÿHƒR# fAlÃH5]R# fDo€žÿÿH‰… ªÿÿH¸ m H‰…`ªÿÿH!R# fLnèH …H©ÿÿfHnÁfAlÄø¨ÿÿH ÉA# H‰…˜ªÿÿH¸ r H‰…ÀªÿÿHý*% H‰…àªÿÿH¸ d …¨©ÿÿfHnÆH5¸4# fAlÅH‰… «ÿÿH¦\% D¸©ÿÿD…ªÿÿ½hªÿÿ…xªÿÿfHnÇH=£/# µÈªÿÿÇ…@©ÿÿ Ç… ©ÿÿ fo@žÿÿH‰…@«ÿÿfopŸÿÿH¸ D H‰…€«ÿÿHb\% fo@ŸÿÿH‰… «ÿÿfo¥`ŸÿÿH¸ f H‰…à«ÿÿHc\% fo•€ŸÿÿH‰… ¬ÿÿfoµ ŸÿÿH¸ i H‰…@¬ÿÿH¤*% H‰…`¬ÿÿH~)# ¨¬ÿÿfHnØH¸ z H‰… ÿÿHÞP# flÃH‰… ÿÿH¸ F H‰…`ÿÿHZ@# fHnø…¸¬ÿÿH$ fo…Ÿÿÿ(«ÿÿfoPŸÿÿH‰…˜ÿÿH¸ E …hÿÿfHnÁH ].# flÇH‰…ÀÿÿHwP# ˆ«ÿÿè«ÿÿ¥H¬ÿÿ•ÿÿ…xÿÿµÈÿÿÇ… ¬ÿÿ H‰…àÿÿfo…°ŸÿÿH¸ U fDoПÿÿH‰… ®ÿÿH/P# fDo•ÀŸÿÿH‰…@®ÿÿH¶(# fDo…àŸÿÿH‰… ®ÿÿH»(# H‰… ¯ÿÿH¸ v fDo½ðŸÿÿH‰…@¯ÿÿHá5‹ Dè®ÿÿfLnÈHÉ % H‰…`¯ÿÿH¸ s …(®ÿÿfHnÆH5ûE# fAlÁH‰… ¯ÿÿHÊ>‹ D•ˆ®ÿÿfLnÐHvÿ$ …H¯ÿÿfHnÇfLnÈH^Y% fAlÂD…°ÿÿfLnÀH¸ n …¨¯ÿÿfHnÁH=ã(# H ÐX% fAlÁH‰…`°ÿÿH9gŠ …¸¯ÿÿfHnÆH5øL# Ç…€®ÿÿ fAlÀfLnÀH¯ò$ H‰…€°ÿÿH¸ g H‰…À°ÿÿH `‰ H‰…аÿÿHâY% H‰…à°ÿÿH”Ñÿÿ…°ÿÿfHnÇH= D# fAlÀH‰…ø°ÿÿH^¾! …h°ÿÿfHnÁH (# Ç…à®ÿÿ Ç… °ÿÿ Ç…ð°ÿÿ Ç… ±ÿÿ D½(±ÿÿfLnøH¯ÐÿÿfDoµ ÿÿH‰…X±ÿÿfAlÇHBfŠ fLnøHgY% …8±ÿÿfHnÆH‰… ±ÿÿH•Y% fAlÇH5 &# H‰… ²ÿÿHeD# H‰…H²ÿÿH]4% Dµè±ÿÿfLnðHÑ2ÿÿ…ˆ±ÿÿfHnÇH=á%# fAlÆH‰…x²ÿÿH¸eŠ fLnð…X²ÿÿfHnÁHñ$ fAlÆH‰…À²ÿÿHøeŠ H Ô*# fLnÐ…¨²ÿÿfHnÆHQí$ fAlÂfLnðHÐeŠ Ç…€±ÿÿ …³ÿÿfHnÇfLnøH5*# fAlÆHâü$ H=²*# Ç…à±ÿÿ …³ÿÿfHnÁfLnÀH‘eŠ fAlÇfLnÈH X*# Ç…@²ÿÿ …h³ÿÿfHnÆHN*# H5èâ$ fAlÀfLnÐHý‹ Ç… ²ÿÿ …x³ÿÿfHnÇfLnðHIî$ fAlÁH‰…@´ÿÿHÇ‹ H=%# …ȳÿÿfHnÁfLnøHOî$ fAlÂH‰… ´ÿÿHcdŠ H ¿%# …سÿÿfHnÆfLnÀH•ï$ fAlÆÇ… ³ÿÿ H5X%# …(´ÿÿfHnÇH=X%# Ç…`³ÿÿ fAlÇ…ˆ´ÿÿfHnÁH Æ# Ç…À³ÿÿ fAlÀÇ… ´ÿÿ Ç…€´ÿÿ Ç…à´ÿÿ fo` ÿÿH‰… µÿÿH¿:# fo•p ÿÿH‰…`µÿÿH±í$ fo½€ ÿÿ…è´ÿÿfHnÆH5L[# fo ÿÿh¶ÿÿfHnØHË‹ fDo¥0 ÿÿflÕضÿÿfHnÐHãí$ …x¶ÿÿfHnÇfDo ÿÿfo¥P ÿÿfl½ȶÿÿfHnøH¸ u …(·ÿÿfHnÁfDo@ ÿÿH=¹$# flÇH‰…€·ÿÿHš;# H ¢(# …8·ÿÿfo… ÿÿfHnðHï$ fHnÐH ÌÿÿHµÿÿ…ˆ·ÿÿfHnÆH5³?# flÆD¥¨µÿÿD¸µÿÿ¥¶ÿÿD¶ÿÿÇ…@µÿÿ Ç… µÿÿ Ç… ¶ÿÿ Ç…`¶ÿÿ Ç…d¶ÿÿM Ç…À¶ÿÿ Ç… ·ÿÿ …˜·ÿÿfo… ÿÿfDo•° ÿÿfDoÀ ÿÿH‰…¸ÿÿHùˆ$ fDo…Ð ÿÿH‰…H¸ÿÿH‡ú$ fHnà…è·ÿÿH fHnÇflÂH=ï># D•h¹ÿÿH‰…x¸ÿÿH¸ w …ø·ÿÿfHnÁH |C$ flÄH‰… ¸ÿÿHbŠ fHnè…X¸ÿÿH[/% fHnÆflÅfHnðHÊZ‰ DȹÿÿfHnø…¨¸ÿÿfHnÇHæ&% flÆH‰… ¹ÿÿH¸ b H5ù9# H‰…`¹ÿÿfLnÊHñ9# H¿ j …¸¸ÿÿfHnÁfLnÐH}? flÇH ì9# D…(ºÿÿ…¹ÿÿfHnÆH5^N# fAlÂH‰…˜¹ÿÿH‰…ø¹ÿÿHÕ2% H‰…@ºÿÿH¬`Š …x¹ÿÿfHnÁfLnÀHß3% fAlÁH‰½À¹ÿÿH=SK$ H Ö2# …عÿÿfHnÆH5N=# Ç…à·ÿÿ fAlÀÇ…@¸ÿÿ Ç… ¹ÿÿ Ç…¹ÿÿ Ç… ºÿÿ Ç…€ºÿÿ fDoµð ÿÿH‰… ºÿÿH ># fDo¥¡ÿÿH‰… »ÿÿHËS% fo0¡ÿÿH‰…`»ÿÿHË_Š fDo½à ÿÿfDo ¡ÿÿ…ˆºÿÿfHnÇfDo ¡ÿÿDµH»ÿÿfLnðHÍ # H‰…À»ÿÿH”S% fAlÆH‰… ¼ÿÿH¸ G H‰…`¼ÿÿH¸"% D¥h¼ÿÿfLnàHD\ …¨»ÿÿfHnÁH‰…˜¼ÿÿHå8# fAlÄH‰…à¼ÿÿH÷8# H‰…@½ÿÿH1`Š …x¼ÿÿfHnÆ(½ÿÿfHnÈH’0% flÁD½èºÿÿD¼ÿÿDȼÿÿÇ…àºÿÿ Ç…@»ÿÿ Ç… »ÿÿ Ç… ¼ÿÿ Ç…À¼ÿÿ Ç… ½ÿÿ Ç…€½ÿÿ …ˆ½ÿÿfo¥@¡ÿÿfo•`¡ÿÿH‰… ½ÿÿHk1% foP¡ÿÿH‰… ¾ÿÿfoµ€¡ÿÿHí1% fo½p¡ÿÿfo¡ÿÿH‰… ¿ÿÿH%F# Ç…à½ÿÿ Ç…@¾ÿÿ Ç… ¾ÿÿ Ç… ¿ÿÿ H‰…ð¡ÿÿHÇ…ø¡ÿÿ ¥è½ÿÿ•H¾ÿÿX¾ÿÿµ¨¾ÿÿ½¸¾ÿÿ¿ÿÿè A‰Ç…ÀxDè Çø‹ Çö‹ èiî H‰…@£ÿÿH…À„ì H‰ÞH=_Øÿÿè Ž A‰Ç…Àt+H‹EÈdH+%( …R HĘa D‰ø[A\A]A^A_]à H=á&‹ è ½ A‰Ç…À…ñ H‹…@£ÿÿE1ÀL‰âL‰öH=º&‹ H‰¸` H…ð¡ÿÿD‰ïH‰ÁH‰…¡ÿÿè:Þ …À…* H‹½¸¡ÿÿH…ÿtèaoýÿH‰B‹ H…À„4 H‹½À¡ÿÿH…ÿtè@oýÿH‰‹ H…À„ H‹½È¡ÿÿH…ÿtè oýÿH‰H]Š H…À„ò 誎 A‰Ç…Àt#H‹½@£ÿÿè" H‹½è¤ÿÿè[ è6 éîþÿÿè{ …ÀxÔH‹µ@£ÿÿD‹NE…Éu5¿ è½ H5Û1# H‹½@£ÿÿ„ÀHÔ1# HDðèm- …Àu–H‹µ@£ÿÿH‹‹ôŠ H½H¤ÿÿèŸï …À…g €=\Š …ê €½×¤ÿÿ tƒ=þT‰ HKP% …Ì D‹’3‹ E…À~ €½§£ÿÿ …¬ €½³¡ÿÿ H‹…È£ÿÿt]H…Àu HÇ…È£ÿÿ ‹=²T‰ Æ•[Š ÇÍT‰ ÆÊT‰ ÆT‰ …ÿu Ç…T‰ H=zT‰ èuÈ Hƒ=u2‹ „§ Hƒ½È£ÿÿ t€=VT‰ tÆ=[Š €½Ô¤ÿÿ Çà1‹ Çö‚Š „Œ Ç2V‰ 1ÿèË. H‹½@£ÿÿèï …Àˆ‡ H‹½¨¡ÿÿè;g …À… H‹½¨¡ÿÿèj A‰Ä…À…¸ Hƒ½X£ÿÿ „! H‹µ¨¡ÿÿH‹½@£ÿÿè+ …ÀˆI ‹µÈ¤ÿÿ…ö DžȤÿÿ H‹½¨¡ÿÿA¿êÿÿÿè …À…âýÿÿH‹…@£ÿÿ€=wS‰ H‹ H‰…à¤ÿÿ„Ò €=OZŠ t€=ƒS‰ u ÇsS‰ è&ƒ A‰Ç…Àˆ˜ýÿÿè6 Hƒ=>ZŠ ” ZŠ 1ÿèpƒ A‰Ç…ÀˆrýÿÿH‹=6òŠ èɃ H…ð¤ÿÿH‰ÇH‰…¡ÿÿè#> ‹À¤ÿÿ…É„ž 1ɺÿÿÿÿ1ö1ÿèÕ H‰…è¤ÿÿH= ðÿÿ‡@ €½³£ÿÿ u,èdê H‰…H£ÿÿH‰ÇH…À„Ä H5#‹ èŒ …À… H‹µ¨¡ÿÿH‹½H£ÿÿè*N …À…x Hƒ=ª ‹ „C ‹jR‰ …Ò…û H‹½è¤ÿÿE1ÿè· …ÀˆŒ ƒ½ ¥ÿÿvè1 Lµ¥ÿÿL%sÊÿÿH‰ÚL‰æL‰÷L‰µ€¡ÿÿènS H…¨¥ÿÿH‰ÚL‰æH‰ÇH‰…p¡ÿÿèRS H…@¦ÿÿÆ…˜¥ÿÿH‰ÇH‰…`¡ÿÿÆ…(¦ÿÿL‰µ¥ÿÿè7ö H…h¦ÿÿH‰ÇH‰…P¡ÿÿèqú €½¦£ÿÿ tÆ…2£ÿÿ€½§£ÿÿ tÆ…3£ÿÿH‹½è¤ÿÿL%ãÙ H‹¨¡ÿÿH— L‰æè݃ …ÀˆÅ H‹…è¤ÿÿL‰æH‰ßH èÜf …Àˆ† H‹…@£ÿÿD‹ ¥ÿÿE1À¹ H‹µ¨¡ÿÿH‹P(H‹…è¤ÿÿH¸ èÀ~ è ƒ=ØŠ tH={!‹ èfµ A‰Ç…ÀˆN H‹½@£ÿÿèÏH L‹¥@£ÿÿM‹ $M9Ì„© L‰ÎƒÏÿH‹† A‰øH– AÁè H9„à ¹ÿÿÿÿfƒxu¶HH‹ H9ÂuîA‰ÊAÁê …ÏˆŸ ‰øA‰û÷ÐÁè ‰Â‰È÷ÐÁè A ˈ 9Ï…– „ÀtE„Àt I9ñ…„ ‰ÏH‹6I9ô…vÿÿÿƒÿÿt¶…¯£ÿÿ9øt …ÿ•…¯£ÿÿH‹µ¨¡ÿÿHP‰ L‰çLÀßÿÿèu M‹<$M9ü„/ „ I‹—¨ I‹·˜ L‰ÿè:£ …À‰ý €=Ò#‹ t€½¯£ÿÿ tH‹•@£ÿÿL9:„, èË…ýÿH‹µ¨¡ÿÿL‰éL‰ÿ‹A¸ I‰Æè¾³ „À„ö ‹T$‹ …À~ŒL‰îH=-‹$ 1Àè{4 évÿÿÿf D è{…ýÿHµÀ¿ÿÿº ‹8èÕ' 1ÿAƒÿ&‹5$‹ H‰Á@”ÇHVJ% 1Àèçì éÑøÿÿfHƒ=-‹ ÆVŠ ÆùUŠ „úùÿÿ‹5Ò#‹ HO*% 1ÿE1ÿèì H‹½¡ÿÿ1ÉL‰æHõS# è%È 1ÉHl4# 1ÿL‰æèÈ éùÿÿA¿ôÿÿÿé øÿÿfA‰Çéùÿÿ „ €½Ó¤ÿÿ „qúÿÿÇ™P‰ ébúÿÿ @ Hƒ=€,‹ tlH‹½¡ÿÿ¹ H¼ # L‰æè«Ç Hƒ=S,‹ „ªøÿÿHƒ=M,‹ tG1ÿ1ÉHSS# L‰æE1ÿè}Ç é…øÿÿH±I% ‹5ï"‹ 1ÿ1ÀE1ÿèÏë égøÿÿHƒ=,‹ „YøÿÿH‹½¡ÿÿë²H‹½¨¡ÿÿL¥À¿ÿÿ¹ ‰ÆL‰âèe L‰æH=‡‰$ 1ÀèÕ2 éÍùÿÿHý# H‰º+‹ éFùÿÿHƒ½P£ÿÿ …ÑùÿÿHƒ½h£ÿÿ …Ãùÿÿ€½|£ÿÿ …¶ùÿÿHƒ½`£ÿÿ …¨ùÿÿÆ…|£ÿÿéœùÿÿè…ƒýÿH5ö)# ‹8H‰ÃƒÿtHµÀ¿ÿÿº èÐ% H‰ÆH=Y% 1Àè‚1 D‹A÷ØE‰Çé÷ÿÿè?ƒýÿLÀ¿ÿÿ¹ D‰æ‹H‹½¨¡ÿÿL‰êè/d ÷ÛL‰î1ÀH=¬ˆ$ A‰ßè91 éA÷ÿÿ…ÿy¿ÿÿÿÿéüÿÿE„Ò„rüÿÿ„Ò„jüÿÿH=†I% 1ÀAƒÏÿè1 €½³£ÿÿ …÷ÿÿH‹½H£ÿÿèªI éòöÿÿÆ}SŠ è¦ é ùÿÿL‰øL9út @ €`;÷H‹ H9Âuô‹5:!‹ H¯H% ¿ 1ÀÆ…¯£ÿÿ è ê éWüÿÿ·…ð¤ÿÿH5‰¼ÿÿ¿ ƒè‰…À¤ÿÿèoýÿé<ùÿÿH‹…è¤ÿÿH5S‹ Hx@èê‘ A‰Ç…À„›ùÿÿéGÿÿÿ‹5È ‹ H=% ¿ 1Àè¡é Æ…³£ÿÿécùÿÿM‹?M9ü…Ùûÿÿ‹µ¼£ÿÿL‰çèë …ÀˆX H‹½è¤ÿÿH‹…@£ÿÿH‰‡([ èÉÿ Hƒ½X£ÿÿ „² H‹½@£ÿÿè¿ü 1öH½Ø¡ÿÿH‰ÙHl¿ÿÿ臅ýÿ…À…í ƒ=hM‰ H±ÑÿÿH‰ÙH7ÐÿÿH½Ð¡ÿÿHNÐ1öèU…ýÿA‰Ç…À…. ‹…ø¤ÿÿ…Àt!1ÿH•´¡ÿÿ¾ ‰…´¡ÿÿè÷‚ýÿ…À… H‹½@£ÿÿ¾d èž H‰ßè¶Êÿÿë @ L;¥p¤ÿÿt4‹ùìŠ …À… ‹ïìŠ …À…^ H‰ßL‹¥p¤ÿÿè|Êÿÿ€½¯£ÿÿ tÃH‹½@£ÿÿ¾d èB ë¹A‹H‹µ¨¡ÿÿL‰ÿL‰éA¸ AƒÏÿèÁ° L‰îH="†$ 1Àè°. é¨ýÿÿH=TJ‰ èO¾ …À‰ñ÷ÿÿH=x'% 1ÀA¿êÿÿÿèƒ. é{ýÿÿèùjýÿH‹½¡ÿÿèM5 ·…ð¤ÿÿÇ4ìŠ ƒè‰…À¤ÿÿé5ÿÿÿ‹5Ì ‹ 1ÿ1ÀA¿êÿÿÿH÷% è¢ç é:ôÿÿ‹5« ‹ H¸% 1ÀA¿êÿÿÿèƒç éôÿÿ‹5Œ ‹ H‰ú$ ¿ 1Àèeç é\øÿÿ‹5n ‹ H[E% ¿ 1ÀèGç é øÿÿHÇ…è¤ÿÿ A‰ÇéÌóÿÿH= % 1ÀAƒÏÿè- H‹½Ð¡ÿÿ1öèkýÿH‹P¡ÿÿH‰ßèPõ H‹½Ø¡ÿÿ1öèòjýÿèí H‹½€¡ÿÿèK H‹½p¡ÿÿèõJ H‹½`¡ÿÿèéï H‰ßè1ô éIüÿÿH=•E% 1ÀAƒÏÿè:- ë™H‹½¡ÿÿL‰æè Á Hƒ½P£ÿÿ …@ýÿÿHƒ½h£ÿÿ …2ýÿÿ€½|£ÿÿ …%ýÿÿHƒ½`£ÿÿ …ýÿÿé ýÿÿ‰ÇHµÀßÿÿº ÷ßè! H=¡D% H‰Æ1ÀèÇ, é¿ûÿÿH=ãD% 1ÀAƒÏÿè°, é¨ûÿÿèv~ýÿHµÀßÿÿº AƒÏÿ‹8H‰ÃèÉ ‹3H=&7# H‰Â1Àèy, éqûÿÿ @ ó úUH‰åHƒìdH‹%( H‰EøH‹ˆêŠ H…ÀtH‹@PH…Àt H‰÷H‰ÖH‰ÊÿÐH‹EødH+%( uÉ1ÀÃèŸhýÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀÇ“ ‹ H‹EødH+%( uÉÃèUhýÿ D ó úUH‰åHƒìdH‹%( H‰EøH‹èéŠ H…Àt#H‹@8H…ÀtÿÐH‹EødH+%( u É1Àà D H‹EødH+%( uÉé“* èîgýÿff. „ UH‰ðH‰åATI‰ÔSH‰ËHƒìHcOdH‹%( H‰Uè1Òº ù €t ƒùº HFÑH#G(A¹ u!H’Hù-‰ HÐH‰ÚH#Pt,E„À„œ H‹EèdH+%( …ï HƒÄD‰È[A\]à @ H‰ÚH÷ÒH!Pè±] H5L‰ 1ÒH‰Áë ƒÂHƒÆƒú*tDH; uïHcÒHåK‰ HÁâL‹ ‹5 ‹ M‰à¿ 1ÀHŽC% èáã E1Éévÿÿÿf „ L u«$ ëÊèB] H£K‰ H‰Á1Àë @ ƒÀHƒÂƒø*t:H;uïH˜HvK‰ HÁàL‹ ‹5œ‹ M‰à1ÿ1ÀHÒB% èuã A¹ÿÿÿÿéÿÿÿL «$ ëÓèlfýÿff. „ ó úU¿ H‰åHƒìdH‹%( H‰Eø1ÀèÛxýÿ…Àt'H=p4# è˧ H‹EødH+%( uÉ1Àà „ H=d4# 褧 ë×èýeýÿff. „ fó úUH‰÷H‰åAUATSHƒìdH‹%( H‰EØ1ÀèX^ýÿH…ÀtWI‰Ä‹‚çŠ H‹=sçŠ DhIcÝHÁãH‰Þèp_ýÿH…Àt9D‰-\çŠ H‰MçŠ L‰dø1ÀH‹UØdH+%( uHƒÄ[A\A]]ÃÈÿëáèbeýÿL‰çèºaýÿƒÈÿëÏ D UH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hƒì(H‰½¸ßÿÿH‰÷H5—$$ dH‹%( H‰EÈ1Àèâ{ýÿH…À„ I‰ÄHÀßÿÿL5W3# L=]3# L‰â¾ H‰ßènýÿH…À„ H‰ßèÿ¡ €8#uÚ€x!tÔHxèë¡ €8 I‰ÅtH‰Çè«gýÿIDÿ€8 u Æ f D º L‰öL‰ïè¸býÿ…Àtlº L‰þL‰ïè¤býÿ…Àu€I}è—¡ H‰Çèß\ýÿH‹¸ßÿÿH‰A é_ÿÿÿ € L‰çèÐgýÿ1ÀH‹UÈdH+%( u=HÄ( [A\A]A^A_]à D I} è?¡ H‰Çè‡\ýÿH‹¸ßÿÿH‰AéÿÿÿƒÈÿë´èÝcýÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ~ vH‹EødH+%( u É1Àà H‹EødH+%( uÉé³ è~cýÿff. „ ó úUH‰åAWAVAUATSHƒìXH‰}€H‰uˆdH‹%( H‰EÈH‹‡([ L‹8L9øu'é§ fL‰þH=åŠ ÿÐH‹E€M‹?L9¸([ „… L‰þH=öäŠ èau H‹EˆH‹PH‹ªäŠ H‰U˜H…Àt H‹@@H…Àu°I‹¿¨ èÔ8 ‰Ã‹HäŠ …À„x HcÃE1íH‰E…Û~’f D L‰ÿD‰m¤M‰þèXM 1öH‰Çèâ) A‰Ä1ÀI‰Ç € L‰÷è7M H‰Çè * D9øŽ¿ I‹†¸ H‹@L9x†ŸýÿI_L9h †‘ýÿH‹HH‹L‰÷I¯ÍI¯×HT(L<èœX M‹OI‹¾¨ H‰E¨‹u¤I‹GM‹?L‰M°H‰E¸è)8 L‹]¨HƒìM‰øL‹M°‰ÁD‰âH5ó>% AS¿ 1ÀI‰ßÿu˜ÿu¸èÔwýÿHƒÄ L‰÷èL ‰ÞH‰Çè ) A‰Äé.ÿÿÿf D M‰÷IƒÅL9m…ïþÿÿH‹E€M‹?L9¸([ …{þÿÿH‹<㊠H…ÀtH‹@HH…Àt H‹]ˆH‹{ÿÐH‹EÈdH+%( uoHeØ1À[A\A]A^A_]ÃHƒìH±B# L ¼/# ¿ PHeˆ# LBp# PHü‰# H #q$ PHZp$ H5ð=% 1ÀèwýÿHƒÄ Ço⊠é*þÿÿèé`ýÿf „ ó úUH=Ä⊠H‰åHƒìdH‹%( H‰Eø1ÀèY´ ǟ⊠H‹EødH+%( uÉ1ÀÃè—`ýÿ € ó úUH‰åATSHƒìdH‹%( H‰Eè1Àƒÿ‡À}ýÿH‰Ó‰ÿHÝ ! A‰ôHcºI‰ÈHÐ>ÿà D H‹EèdH+%( …î H?i$ HƒÄ¾ L‰Ç1À[A\]é_ýÿ € H†# ¾ H‰Ï1Àèê^ýÿƒH‹UèdH+%( … HƒÄ[A\]à H‹EèdH+%( …~ H;# ëŽ @ ‹H 5.# …ÀHìi$ HEÈH‹EèdH+%( …H HƒÄH.# L‰Ç1À[¾ A\]éa^ýÿH‹EèdH+%( … ‰ñHë-# HƒÄ¾ L‰Ç1À[A\]é-^ýÿ D H‹EèdH+%( …Þ ‰ñHº-# ëÆf. „ H‹EèdH+%( …¶ HDi$ éÃþÿÿH‹EèdH+%( …– HZ1# é£þÿÿ€{ t@„öumA¶ÄHJ¸! A¶Ìö—u81À¹. ¾ L‰ÇHu è…]ýÿ€{ „”þÿÿE„äu6ÆCé†þÿÿ D H‹EèdH+%( u"Huu é ÿÿÿ D ÆC ëfÆC éPþÿÿèB^ýÿfó úUH‰÷H‰åAWAVAUATSHƒìHdH‹%( H‰EÈ1ÀHÇEÀ èœVýÿH‰EH…À„Á ¾: H‰ÇH‰Ãè?dýÿH…À„F Æ L`¶ƒøh„ ƒøs…Î H‹E€xw…À €x ÇE´ …¯ Lcu´H $‰ K¶€<à …* ¾+ L‰çèÕcýÿH…Àu.¾- L‰çèÃcýÿH…Àu K¶A½ HÁàHÇD fD‰,HEÀL‰çH‰E H‰ÂHMy$ H‰ÆH‰E˜èÁ]ýÿI‰ÅH…À… K¶Hƒ|à u$‹}´èAþ ‹5‹ ¿ H;% H‰Á1ÀèåÙ E1äH‹}èIYýÿH‹EÈdH+%( …£ HƒÄHD‰à[A\A]A^A_]À{w…çþÿÿ¶[‰]´…Û„ ÿÿÿéÓþÿÿf D €; „þ ¾+ H‰ßèÚbýÿH…À…@ ¾- H‰ßèÄbýÿH…À…* €=Ô"‰ …ù €=ï"‰ …ì €= #‰ …ß €=%#‰ …Ò €=@#‰ …Å €=[#‰ …¸ €=v#‰ …« €=‘#‰ …ž ¾ ¿ A¸ A¹ Aº A» » A¼ HÇC"‰ HÇ`"‰ HÇ}"‰ HÇš"‰ HÇ·"‰ HÇÔ"‰ HÇñ"‰ HÇ#‰ f‰5ç!‰ f‰="‰ fD‰("‰ fD‰ H"‰ fD‰h"‰ fD‰ ˆ"‰ f‰ ©"‰ fD‰%É"‰ HEÀH‹}H‰E H‰ÂH;w$ H‰ÆH‰E˜è¯[ýÿI‰ÅH…À„ þÿÿÇE´ÿÿÿÿHcE´E1äH€HÁàH‰E¸f „ A¶E <+„ë <-„K Aƒü‡ ÆE¨A¼ H ?‰ E1öI‰ßë „ AƒÆIƒÇAƒþ*„Æ I‹7L‰ïèSjýÿ…ÀußMcÎL‰ÊHÁâƒ}´ÿL,I‹E„ H‹M¸H Ø ‰ H‰ÆHÙH#q… H‰ÂH AH÷ÒH#QAƒüHDº H‰AH‹E¸f‰H‹U H‹u˜1ÿè²ZýÿI‰ÅH…À…&ÿÿÿLcu´H { ‰ Aƒþÿ…Üüÿÿéýÿÿ @ Aƒü„Ê ÆE¨IƒÅA¼ éÿÿÿ H5#L# L‰ïè‰iýÿ…À„* º H‹ EØŠ ¾ H=M(# A¼êÿÿÿèîqýÿé§üÿÿf „ Aƒü„b ÆE¨ IƒÅA¼ é¬þÿÿ H‰ÁAƒü„Û H# Ü ‰ …É H‹ × ‰ H À ‰ H ÁH÷ÐH#Ë ‰ fHnÁ¹ fHnÈf‰ • ‰ flÁ¢ ‰ L‰ÊHÁâL,I‹EH‰ÁH# © ‰ …Ó H‹ ¤ ‰ H ‰ º f‰y ‰ H ÁH÷ÐH#Œ ‰ fHnÁfHnÐflÂ)o ‰ L‰ÊHÁâL,I‹EH‰ÁH# v ‰ …D H‹ q ‰ H Z ‰ H ÁH÷ÐH#e ‰ fHnظ fHnÁf‰/ ‰ flÃ< ‰ L‰ÊHÁâL,I‹EH‰ÁH# C ‰ …í H‹ > ‰ H ' ‰ H ÁH÷ÐH#2 ‰ fHnภfHnÁf‰ü ‰ flÄ) ‰ L‰ÊHÁâL,I‹EH‰ÁH# ‰ …^ H‹ ‰ H ô ‰ H ÁH÷ÐH#ÿ ‰ fHnè¸ fHnÁf‰É ‰ flÅÖ ‰ L‰ÊHÁâL,I‹EH‰ÁH# Ý ‰ …Ï H‹ Ø ‰ H Á ‰ H ÁH÷ÐH#Ì ‰ fHnð¸ fHnÁf‰– ‰ flÆ)£ ‰ L‰ÊHÁâL,I‹EH‰ÁH# ª ‰ …@ H‹ ¥ ‰ H Ž ‰ H ÁH÷ÐH#™ ‰ fHnø¸ fHnÁf‰c ‰ flÇp ‰ L‰ÊHÁâHÓH‹CH‰ÂH#x ‰ …" H‹ s ‰ H \ ‰ A¿ fD‰=F ‰ H ÃH÷ÐH#Y ‰ fHnÃfHnÈflÁ)< ‰ éfüÿÿ¶E¨ˆÛŠ éWüÿÿH# ‰ …q H‰ÂA¾ H û ‰ H÷ÒH!Ù ‰ fHnÐH#Ý ‰ fHnÂfD‰5¸ ‰ flÂÅ ‰ L‰ÉHÁáL, I‹UH‰ÐH#Ì ‰ …à H‰ÐA½ H Æ ‰ H÷ÐH!¤ ‰ fHnÚH#¨ ‰ fHnÀfD‰-ƒ ‰ flÃ) ‰ L‰ÉHÁáL, I‹UH‰ÐH#— ‰ …O H‰ÐA» H ‘ ‰ H÷ÐH!o ‰ fHnâH#s ‰ fHnÀfD‰ N ‰ flÄ[ ‰ L‰ÉHÁáL, I‹UH‰ÐH#b ‰ …¾ H‰ÐAº H \ ‰ H÷ÐH!: ‰ fHnêH#> ‰ fHnÀfD‰ ‰ flÅ)& ‰ L‰ÉHÁáL, I‹UH‰ÐH#- ‰ …- H‰ÐA¸ H ' ‰ H÷ÐH! ‰ fHnòH# ‰ fHnÀfD‰ä‰ flÆñ‰ L‰ÉHÁáL, I‹UH‰ÐH#ø‰ …œ H‰Ð¿ H ó‰ H÷ÐH!щ fHnúH#Õ‰ fHnÀf‰=±‰ flÇ)¾‰ L‰ÉHÁáL, I‹UH‰ÐH#ʼn … H‰Ð¾ H À‰ H÷ÐH!ž‰ fHnÒH#¢‰ fHnÀf‰5~‰ fl‹‰ L‰ÊHÁâHÓH‹SH‰ÐH#“‰ uAH‰ÐH —‰ ¹ H÷ÐH!p‰ fHnÚH#t‰ fHnÀf‰ P‰ flÃ)]‰ é‡ùÿÿ¿ èÞô H‹ ‹5©‹ 1ÿI‰ÀHa1% 1Àè‚Ð é\ùÿÿ1ÿL‰M¨è²ô I‹M ‹5|‹ 1ÿI‰ÀH41% 1ÀèUÐ L‹M¨éBúÿÿ¿ L‰M¨è~ô I‹M ‹5H‹ 1ÿI‰ÀH 1% 1Àè!Ð L‹M¨éÄúÿÿ¿ L‰M¨èJô I‹M ‹5‹ 1ÿI‰ÀHÌ0% 1ÀèíÏ L‹M¨é5úÿÿ¿ L‰M¨èô I‹M ‹5à‹ 1ÿI‰ÀH˜0% 1Àè¹Ï L‹M¨éÈûÿÿ¿ L‰M¨èâó I‹M ‹5¬‹ 1ÿI‰ÀHd0% 1Àè…Ï L‹M¨é9ûÿÿ¿ L‰M¨è®ó I‹M ‹5x‹ 1ÿI‰ÀH00% 1ÀèQÏ L‹M¨éªúÿÿ¿ L‰M¨èzó I‹M ‹5D‹ 1ÿI‰ÀHü/% 1Àè Ï L‹M¨éúÿÿº* H‹ ¨ÐŠ ¾ H=d0% A¼êÿÿÿèQjýÿé õÿÿH‹]H5ðm$ H‰ßè©aýÿ…À„< H5ù" H‰ßè’aýÿ…À„Y H5Ø# H‰ßè{aýÿ…À„i H5µN# H‰ßèdaýÿÇE´ …À„êóÿÿº$ H‹ Њ ¾ H=.% A¼êÿÿÿèÂiýÿé{ôÿÿ D ‹}´èò ‹5^‹ H«.% 1ÿH‰Á1Àè7Î é°óÿÿ¿ L‰M¨èdò I‹M ‹5.‹ 1ÿI‰ÀHæ.% 1ÀèÎ L‹M¨éûüÿÿ¿ L‰M¨è0ò I‹M ‹5ú‹ 1ÿI‰ÀH².% 1ÀèÓÍ L‹M¨élüÿÿ¿ L‰M¨èüñ I‹M ‹5Æ‹ 1ÿI‰ÀH~.% 1ÀèŸÍ L‹M¨éÝûÿÿ¿ L‰M¨èÈñ I‹M ‹5’‹ 1ÿI‰ÀHJ.% 1ÀèkÍ L‹M¨éLûÿÿ¿ L‰M¨è”ñ I‹M ‹5^‹ 1ÿI‰ÀH.% 1Àè7Í L‹M¨é»úÿÿ¿ L‰M¨è`ñ I‹M ‹5*‹ 1ÿI‰ÀHâ-% 1ÀèÍ L‹M¨é*úÿÿ1ÿL‰M¨è/ñ I‹M ‹5ù‹ 1ÿI‰ÀH±-% 1ÀèÒÌ L‹M¨éœùÿÿ‹}´A¼êÿÿÿèûð I‹M ¾ H‹=KΊ I‰ÀH©-% 1ÀèšNýÿé³òÿÿÇE´ éîñÿÿº1 H‹ Ί ¾ H=-% A¼êÿÿÿèÆgýÿéòÿÿÇE´ éºñÿÿ‹5c‹ Hà-% 1ÿ1Àè?Ì éGóÿÿÇE´ é“ñÿÿA¼ôÿÿÿéJòÿÿè.Oýÿff. „ ó úU1ÒH5Ò-% H‰åATI‰ü1ÿHƒìdH‹%( H‰Eè1Àè°ðÿÿ1ÒH5¥ # L‰çè? Æè4Š H‹EèdH+%( uL‹eø1ÀÉÃè¼Nýÿff. „ ó úU1ÒH5’-% H‰åATI‰ü1ÿHƒìdH‹%( H‰Eè1Àè@ðÿÿ1ÒH5; # L‰çèÏ Æx4Š Ç’5Š 2 H‹EèdH+%( uL‹eø1ÀÉÃèBNýÿfUH‰åAVAUATSHƒì dH‹%( H‰EØ1ÀH…ÿ„™ L‹o M…í„Œ I‰ÔH‰ËèA| L‰ïHUÐH‰Æèò I‰ÅH…ÀtjH‹;D‹uÐH…ÿt H‰Æè–]ýÿ…ÀtrHUÔD‰öL‰ïè I‰ÁH…Àt+D‹EÔ‹MÐHv # 1À¾ L‰çèŽLýÿ‹UÐL‰+‰Së L‰ïèèIýÿ „ 1ÀH‹UØdH+%( u%HƒÄ [A\A]A^]ÃfD9suˆL‰ï‰EÌè¯Iýÿ‹EÌëÌèEMýÿ D ó úUH‰÷1öH‰åHƒìH‹€ËŠ dH‹%( H‰Eø1ÀèT° H‹EødH+%( uÉ1ÀÃèüLýÿff. „ ó úUH‰åAUI‰ýATHƒìdH‹%( H‰Eè1ÀH…öt0I‰ôH53!# L‰çèw\ýÿ…ÀtcA€<$ tH5ßó" L‰çè]\ýÿ…ÀuRH5f# 1Ò1ÿèIîÿÿ…Àx1ÒH5”# L‰ïèÔ Æ}2Š 1ÀH‹UèdH+%( u9HƒÄA\A]]ÃfH52# ëµH‹ ÐÊŠ º ¾ H=/# èzdýÿ¸êÿÿÿë¸è Lýÿff. „ ó úUH‰åAUATSH‰óHƒìL‹§H\ dH‹%( H‰EØ1À€=ÜÿŠ …Á Iƒ¼$€ t>‹5ÌÿŠ 1ÿ1ÀE1íHú % è¥È H‹EØdH+%( …ý HƒÄD‰è[A\A]]à @ H{è÷ú I‰„$€ H‰ÆH…À„à I‹”$ˆ H…ÒtfI‹„$@ A€¼$Q L‹¨([ u\L‰ïèá@ L‰îº H=%ÍŠ è0W A‰Å…ÀuyAÆ„$Q éfÿÿÿ H‹5iÉŠ H‰ß艧 é+ÿÿÿ @ E1íéCÿÿÿ „ ‹bÌŠ A½êÿÿÿ…À…'ÿÿÿH‹ eÉŠ º ¾ H=ã# ècýÿÇ-ÌŠ éûþÿÿA½ôÿÿÿéðþÿÿè JýÿUH‰åAUATI‰üSH‰ó¾ H‰ßHƒìdH‹%( H‰EØ1ÀèA) „Àt%1ÀH‹UØdH+%( …” HƒÄ[A\A]]à D ¾ H‰ßè ) A‰ÅA‹D$= €„À ƒø†¯ H‹¨‰ öÂ@…? ö€…† öÆ…Õ ÷ …! ÷ …m öÆt AöD$( „ì öÆt öÆ„ öÆt AöD$( „Á öÆu÷ @t †„ú º H ‰ H’H‹TÑ÷ € „« E„í„’ ƒø‡ HcÐH ω H’öDÁ…° H’öDÁ…! H’öDÁ…j H’öDÁ @…³ H’öDÁ …ü H’öDÁ …E H’öDÁ …† H’öDÁ …Ï H’öDÁ … H’öDÁ €…™ H’H‹TÁ1ÀHºâ(ƒHþÿÿE1ÀH# ¾ L‰çH¹ è²àÿÿ…À„ þÿÿf. „ ¸êÿÿÿé þÿÿf D HcÐH Ö‰ H4’öDñ@…‡ H4’öDñ€…È H4’öDñ … H4’öDñ …Z H4’öDñ …£ H4’öDñ t AöD$( „ H4’H‹tñ÷Æ t ÷Æ „< H4’öDñ t AöD$( „Ü H4’H‹tñ÷Æ u÷Æ @tH’öDÑ€„ HcÐéþÿÿE1À¹ ¾ L‰çHaW$ è¤ßÿÿ…À…üþÿÿA‹D$= €„¬ H‹õ‰ ƒøw H É ‰ HcÐéþÿÿH‹Ù‰ öÂu¤öÂ… öÂ…j öÆ@…¹ ÷ … ÷ …Q öž‰ …” ö‘‰ …ß ö„‰ …* öw‰ €… H‹f‰ éþÿÿHºâ$ƒSýÿÿE„í„Ü = €…?ýÿÿH‹‰ f. „ ¨…øþÿÿ¨…p ¨…À öÄ@… © …\ © …© öÎ ‰ …ì öÁ ‰ …7 ö´ ‰ …‚ H‹£ ‰ Hºâ'ƒpýÿÿE1ÀHñl# ¾ L‰çH¹ € è/Þÿÿ…À…+ A‹D$H‹c ‰ = €„0ýÿÿH Y ‰ HcЃø‡ ÿÿÿéýÿÿ „ H5ç# H‰ßèaù „À„9ýÿÿA‹D$= €„) H‹2 ‰ ƒø‡ŠûÿÿH ‰ HcÐé3ýÿÿf. „ E1À¹€ ¾ L‰çHäd$ è„Ýÿÿ…À…ÜüÿÿA‹D$= €„Ü H‹Õ ‰ ƒø‡6ûÿÿH ¥ ‰ HcÐéåüÿÿ D E¶Å¹ ¾ L‰çH\# è+Ýÿÿ…À…ƒüÿÿA‹D$= €„“ H‹| ‰ ƒø‡æúÿÿH L ‰ HcÐé›üÿÿ @ E¶Å¹ ¾ € L‰çHà# èÓÜÿÿ…À…+üÿÿA‹D$= €„K H‹$ ‰ ƒø‡šúÿÿH ô ‰ HcÐéRüÿÿ @ E¶Å¹ ¾ @ L‰çH‘# è{Üÿÿ…À…ÓûÿÿA‹D$= €„ H‹Ì ‰ ƒø‡NúÿÿH œ ‰ HcÐé üÿÿ @ E1À¹ ¾ L‰çHAk# è$Üÿÿ…À…|ûÿÿA‹D$= €„¼ H‹u ‰ ƒø‡¡üÿÿH E ‰ HcÐéŒúÿÿ D E¶Å¹ ¾€ L‰çHûR$ èËÛÿÿ…À…#ûÿÿA‹D$= €„s H‹ ‰ ƒø‡QüÿÿH ì ‰ HcÐéBúÿÿ @ E¶Å¹ @ ¾ L‰çH# èsÛÿÿ…À…ËúÿÿA‹D$= €„+ H‹Ä ‰ ƒø‡üÿÿH ” ‰ HcÐéùùÿÿ @ E1À¹ ¾ L‰çH?# è Ûÿÿ…À…túÿÿA‹D$= €„ä H‹m ‰ ƒø‡·ûÿÿH = ‰ HcÐé±ùÿÿ D E¶Å¹ ¾ L‰çHì# èÃÚÿÿ…À…úÿÿA‹D$= €„"üÿÿƒø‡qûÿÿH ë‰ HcÐénùÿÿ E1ÀH´# ¾ @ L‰çH¹ èoÚÿÿ…À…ÇùÿÿA‹D$= €„Ûûÿÿƒø‡*ûÿÿH —‰ HcÐé)ùÿÿ € E1ÀHk# ¾ € L‰çH¹ èÚÿÿ…À…oùÿÿA‹D$= €„ûÿÿƒø‡ßúÿÿH ?‰ HcÐéàøÿÿ € E1ÀH"# ¾ L‰çH¹ è¿Ùÿÿ…À…ùÿÿA‹D$= €„Eûÿÿƒø‡”úÿÿH ç‰ HcÐé—øÿÿ € H‹É‰ ¨@…‰ûÿÿ¨€…ÑûÿÿöÄ… üÿÿ© …müÿÿ© …ºüÿÿöÄt}AöD$( „9 öÄt AöD$( „ öÄu© @t¨€t^Hº € H…ЄMúÿÿE„í…Dúÿÿ @ H‹»([ èTç ¨„ü A‹D$éúÿÿfH‹!‰ é úÿÿ @ öÄtŠH< % ëH« % ‹5™ôŠ 1ÿ1Àè|½ éøÿÿ € H‹á‰ éÿÿÿ @ H‹Ñ‰ éÿÿÿ @ H‹Á‰ é ÿÿÿ @ H‹±‰ éÿÿÿ @ H‹¡‰ éÿÿÿ @ H‹‘‰ é”ùÿÿ @ H‹‰ éŒùÿÿ @ H‹q‰ é…ùÿÿ @ H‹a‰ é€ùÿÿHÅ % éMÿÿÿHù % éAÿÿÿHÕ % é5ÿÿÿHY % é)ÿÿÿè¿?ýÿff. „ @ UH‰åAWAVI‰ÎAUATI‰ôSH‰ÓHƒìxH‰½pÿÿÿL‹mL‰…xÿÿÿD‹}L‰hÿÿÿdH‹%( H‰EÈH‹°X H…À„œ I9Ä’À“ÁƒÀAˆE I‹†°X H…À„T H9ÓÀ8Á…â I‰ÙM)áIùñ? vo‹5 óŠ I‰ØL‰áE„ÿu>H§ % ¿ 1ÀE1öèè» H‹EÈdH+%( …à HƒÄxD‰ð[A\A]A^A_]à H1 % ¿ 1ÀE1ö誻 ëÀ „ L}€L‰`ÿÿÿL‰ÿèÍ? A¶u L‰ùL‰âH‹½xÿÿÿèV¦ H…À„Õ H‹}L‹`ÿÿÿL‹o M…턽 Aƒ½T ÿL‰xÿÿÿ„¨ è›^ H‹EL‹xÿÿÿL‰â€x4 „³ H‹pÿÿÿL‰öMAL‰ïè}ä H‹µhÿÿÿI‰ÆA¶…Ý ÐèƒàˆM…öŽ‹ L‰ÿèƒ? éöþÿÿf D L‰÷ˆ`ÿÿÿèšK I‹†°X ¶`ÿÿÿé‹þÿÿ € H‰ÏèxK I‹†°X éPþÿÿ @ ‹5¦ñŠ I‰ØL‰á1ÀH # ¿ E1öèvº ë‰ @ HPH+éAÿÿÿ @ ‹5nñŠ I‰ØL‰á1ÀH# % ¿ èAº éQÿÿÿ‹5JñŠ I‰ØL‰á1ÀHg % ¿ A¾úÿÿÿèº é*þÿÿè =ýÿff. „ fUH‰åAWI‰÷¾ AVLu€AUI‰ýATI‰ÌSH‰ÓH‰ð" HƒìXH‹OL‰çdH‹%( H‰EÈ1Àè¸;ýÿL‰÷èð= H‰ßèÈ® „Àu4L‰÷è<> H‹EÈdH+%( …5 HƒÄX[A\A]A^A_]Ãf. „ L‰êL‰öL‰ÿèò® Hc= €thƒøv3H‹5ì‰ ÷Æ uc÷Æ t˜HÁî)H‹U¨H‹}L‰áƒæèÕd é|ÿÿÿL-™‰ H€AöDÕ u3H€I‹tÅ÷Æ uÀéSÿÿÿ € H‹5a‰ ÷Æ tL-Z‰ L‰æ¿ è}LýÿHc¸ ú €t ƒú¸ HFÂH€H‹}˜AöDÅ t1L‰âL‰öèV Hc= €t,H‹5%‰ ƒø‡8ÿÿÿéjÿÿÿ € L‰æèXW ëÐf D H‹5щ éÿÿÿè_;ýÿff. „ @ UH‰åAWAVI‰öAULm€ATM‰ÄS‰ÓHƒìxH‰½xÿÿÿL‰ïL‹}‰tÿÿÿL‰hÿÿÿdH‹%( H‰EÈ1Àè4< ¶óL‰éL‰÷H‹•xÿÿÿè¿¢ I‹$H…ÀtH‹U¨H;Pr H;P ‚Ë ‹…tÿÿÿH‹}HÇE˜ ‰E´H…ÿ„ H‹u¨èk\ H‰E˜H…À„— H‹U¨H‹HH;P ‚¬ H‹u+)ÊA‰ÖHH-H:ß" 1ÀL‰ÿ¾ èW9ýÿE…ö…Ž L‰þ¿: èñJýÿH‹…hÿÿÿHc¸ ú €t ƒú¸ HFÂH€H“ ‰ öDÐ ulL‰þ¿ è¯JýÿH‹E˜I‰$L‰ïè; H‹EÈdH+%( u\HƒÄx[A\A]A^A_]ÃA‰ÖA)ÎéTÿÿÿ D D‰ñHY # L‰ÿ1À¾ è§8ýÿéTÿÿÿfH‹u¨H‹}L‰ùH9~$ èf éxÿÿÿè9ýÿff. „ @ UH‰åAWI‰ÿH‰×AVH‰ÊD‰ÁLEÄAUATSH‰óL‰þHƒì(L‹eL‹m D‰M¼L‹udH‹%( H‰EÈ1ÀÇEÄ è>F L‰ù¾ L‰çI‰ÀHÌ# 1Àè8ýÿIcU ¸ ú €t ƒú¸ HFÂH€HZÿˆ öDÐ …Ÿ ¶SHp}$ H5d# L‰çL a# L`# öÂH _# HDðöÂLDÈöÂLDÀƒâHDÈHƒì1ÀVHW# ¾ èq7ýÿ‹KZ^÷Áðÿ uTL‰æ¿ èIýÿH‹EÈdH+%( …¤ HeØ[A\A]A^A_]à D ‹MÄHø# L‰ç1À¾ è7ýÿéCÿÿÿfE‹ÁéHé# L‰ç·É¾ 1ÀAÈE‰èë6ýÿ‹E¼…À„|ÿÿÿ‹CfïÀfïɾ ó*E¼Hº# L‰çÁè·Àó*ȸ ó^ÁóZÀè¥6ýÿé<ÿÿÿè«7ýÿff. „ UH‰åAUL-+!# ATI‰üSH‰óHƒì¶~dH‹%( H‰EØ1Àƒç…š H‰ßèž ¶K‹SAº- ‰ÎÁêƒæ·Ò@€þ‰ÎEɃæAƒáìAƒÁA@€þEÀAƒàÕAƒÀXöÁtƒá€ùEÒAƒâýAƒÂPHƒìD‰Ñ¾ L‰çAUP1ÀRHå# èà5ýÿHƒÄ H‹EØdH+%( u Heè[A\A]]Ãf@¶ÿ臰 I‰ÅéUÿÿÿèº6ýÿf. „ UI‰ÒH‰åAWI‰ÿAVE‰ÆAUM‰ÍATI‰ÌSH‰óHì8 dH‹%( H‰EÈ1ÀHcA= €„, ƒø†[ ¹ HÇüˆ öäýˆ t#‹‹Œ …É…Ð ¹ H¤üˆ ƒø†< H ‰öDÊ @t ‹»Œ …ÿ…* = €„ë Hpüˆ ƒø¹ HBÈH ‰öDÊ„ H â# M…Òt L‰×èá4 H‰Á€=AºŠ …™ IcD$¾ = €t ƒø¾ HFðH üˆ H¶öD€t AöD$( u Aö„$ t €=–Š …ú H# ¾ L‰ï1ÀèL4ýÿIcD$= €„J Hµûˆ ƒø¹ HBÈH ‰H‹LÊöÁ„¯ ƒá…! ‹KHF# ¾ L‰ï1Àèõ3ýÿIcD$Hiûˆ = €„¦ ƒø¹ HBÈH ‰öDÊt@€=J¹Š ‹KXHý# uHù# ¾ L‰ï1Àèž3ýÿIcD$Hûˆ = €„7 ƒø¹ HBÈH ‰öDÊ „¨ ·ƒ˜ E1À¨…: ¨…Z ‰Âƒâfƒú„ˆ ¨…¶ ƒàfƒø„ä Aƒþ „„ ‡N Aƒþ„t Aƒþuöƒ™ … ¹ ¾ L‰ï1ÀD)ÁHwê" L=$ èÛ2ýÿIcD$HOúˆ = €„d ƒø¹ HBÈH ‰öDÊ …– ƒø†P H‹9ûˆ ¨tu€=G¸Š H‹s„¼ H‹=-¸Š H…ÿ„´ HºSZ› /¸D H)þH‰ñI‰ðH‰÷HÁé H‰ÈH÷âHÁê Hi ʚ;H‰ÑI)À€=\Š „Ó Hª# ¾ L‰ï1Àè 2ýÿH‹EÈdH+%( …À HeØ[A\A]A^A_]Ãf D HcÈHnùˆ H ‰öDÊ …¡üÿÿHcÈé¼üÿÿ € AƒîAƒþ‡Âþÿÿöƒ™ „µþÿÿH# ¾ L‰ï1ÀD‰…¨þÿÿè˜1ýÿD‹…¨þÿÿAÀöƒ™ @„þÿÿD‰…¨þÿÿHš¡# éé f D ƒá„ýÿÿ‹K éLýÿÿ € H€HÅøˆ H‹DÐé¢þÿÿ H‹©ùˆ ¨…býÿÿ© …²ýÿÿHºà ƒzþÿÿÆ…@ÿÿÿ L‹sL•@ÿÿÿM…ÿ„ø I‹‡@ €¸ „4 L°ð L+°ø H¹SZ› /¸D L‰• þÿÿL‰òH½¸þÿÿHÁê H‰ÐH÷áHÀþÿÿH‰ÎH‰¨þÿÿHÁê H‰•¸þÿÿI‰×èí,ýÿH‹¨þÿÿL‹• þÿÿH…À„ž Miÿ Êš;HÅ# ¾@ L‰•¨þÿÿM)þL½ ÿÿÿL‰ÿèJCýÿ€=cŠ L‹•¨þÿÿ„ Hƒì¹€ ¾€ 1ÀAVL‰×M‰ùL€# º èýLýÿL‹•¨þÿÿY^ @ L‰ÑHE“$ L‰ï1À¾ èç/ýÿIcD$= €….ýÿÿH‹Høˆ é2ýÿÿ €=yµŠ „ H‹=\µŠ H…ÿ„k HºSZ› /¸D H‰ðH)øH‰ÁH‰ÇHÁé I‰øH‰ÈH÷âHÁê Hi ʚ;H‰ÑI)À€=Š H‰5µŠ …-ýÿÿL¥ ÿÿÿº L‰æè¿E L‰á¾ L‰ïHÆ # 1Àè6/ýÿéýÿÿö¥÷ˆ t‹ŽŒ …É…¹ öŽ÷ˆ @…üùÿÿH‹}÷ˆ ¨…(úÿÿ¨„… ¨„ßúÿÿ‹KD‹C H # 1À¾ L‰ïèÐ.ýÿIcD$éÖúÿÿf D H‰5i´Š E1À1Éélüÿÿ € H‰ñI‰ðH‰÷HºSZ› /¸D HÁé H‰ÈH÷âHÁê Hi ʚ;H‰ÑI)Àé2üÿÿ D ¨… ýÿÿé2ýÿÿ 1ÀHoÿ" ¾ L‰ïL‰•¨þÿÿèC.ýÿIcD$L‹•¨þÿÿ= €…üøÿÿéÿÿÿ € H6ß# ¾ L‰ï1Àè .ýÿA‰À·ƒ˜ ¨„¦úÿÿHß"# ¾ L‰ï1ÀD‰…¨þÿÿèÛ-ýÿD‹…¨þÿÿAÀ·ƒ˜ ‰Âƒâfƒú…xúÿÿH<«# ¾ L‰ï1ÀD‰…¨þÿÿèž-ýÿD‹…¨þÿÿAÀ·ƒ˜ ¨„JúÿÿHóª# ¾ L‰ï1ÀD‰…¨þÿÿèh-ýÿD‹…¨þÿÿAÀ·ƒ˜ ƒàfƒø… úÿÿH # ¾ L‰ï1ÀD‰…¨þÿÿè--ýÿD‹…¨þÿÿAÀéðùÿÿf D H<þ" ¾ L‰ï1Àè-ýÿIcD$= €…¶øÿÿH‹cõˆ ¨…îýÿÿénþÿÿf D ‹‹ ¾ L‰ï1ÀHáý" L‰•¨þÿÿèµ,ýÿIcD$L‹•¨þÿÿé¢÷ÿÿ @ öƒ™ „“ùÿÿD‰…¨þÿÿHµœ# ¾ L‰ï1Àèv,ýÿD‹…¨þÿÿAÀégùÿÿ € H‹Ñôˆ é6ûÿÿ @ H‹Áôˆ éûÿÿ @ E1À1Éé¿üÿÿf D IÁîHƒìL‰×M‰ùL‰ð¹€ HºÏ÷Sã¥›Ä ¾€ H÷âLsý" 1ÀL‰•¨þÿÿHÁêRº èÙHýÿXL‹•¨þÿÿZéÛûÿÿ L‰×Hçç# ¾€ L‰•¨þÿÿè]+ L‹•¨þÿÿé±ûÿÿL‰×Húü" ¾€ 1ÀL‰•¨þÿÿè3+ L‹•¨þÿÿé‡ûÿÿ € D‰…¨þÿÿHü4 éèþÿÿ D H°Ž$ ¾ L‰ï1ÀèR+ýÿé÷ÿÿèX,ýÿ „ ó úUH‰åAWI‰ÏAVI‰öAUI‰ýATI‰ÔSHƒì(dH‹%( H‰EÈ1ÀèË„ …ÀˆÈ H‹ÄŠ H…ÀtHH‹@0H…Àt?Hƒ=f°Š t*A‹T$Xƒúÿt H‰ÑH5P¯Š HÁéáøÿÿ HñH‹ H£Ñs L‰úL‰æL‰÷ÿÐA€½J u%1ÀH‹UÈdH+%( …_ HƒÄ([A\A]A^A_]ÃI‹…@ óA~D$I‹t$ A‹\$ H‹¸([ f~E¸fÖE°èòÁ H‰ÁH…À„¦ ö@:…œ ó~E°L‹°¯Š AÇD$X 1ÀIÇD$ H5•®Š fAÖD$M…Ò„ H‹6H£ÆƒSÿÿÿE1Òƒûÿ…” H…Ét L‹ H©Š E‹L‰ÒL‰æL‰ïL‰U¸è+ôÿÿL‹U¸H‹(©Š L‰÷L‰þL‰U¸èŽ H‹}¸è¸$ éþþÿÿ Hƒ=¯Š tžA‹D$Xƒøÿt”H‰ÆH=®Š ƒà?HÁîæøÿÿ Hþéhÿÿÿ D ƒûÿ„xÿÿÿ € ‹u¸‰ÚL‰ÿH‰M°èçý H‹M°I‰ÂéOÿÿÿ¸ÿÿÿÿéŽþÿÿè<*ýÿff. „ ó úUH‰åAVAUATSHƒì òEÈdH‹%( H‰EØ1ÀH…É„° L‹NH‰óI‰ÕI‰ÌH‹VH‹N1ÿM‰ÆH‹6A¸ è(óÿÿH‹Kº ¾ H=Cú" èBýÿM…íòEÈtLH‹{L‰âL‰î¸ è0K H‹EØdH+%( u]H‹{HƒÄ L‰ñ¾ [Hü‰$ A\1ÀA]A^]é[(ýÿ L‰æ¿ ¸ èV?ýÿë´ @ H‹EØdH+%( u HƒÄ [A\A]A^]Ãè/)ýÿff. „ @ ó úU1ÿA¸ H‰åSH‰óHƒìH‹NH‹VdH‹%( H‰Eè1ÀL‹NH‹6è5òÿÿH‹EèdH+%( u H‹KH‹]øº ¾ ÉH=<ù" éAýÿè²(ýÿfUH‰åAWAVAUATSHƒì8H‰u¨dH‹%( H‰EÈ1ÀHƒ t-I‰ÍH‹H‰óI‰üI‰Ö¾ L‰ïHñø" èR'ýÿH…Ûu- D H‹EÈdH+%( …O HƒÄ8[A\A]A^A_]Ãf D …Û„ H‹E¨º E1Òf…ÀuHÁèA‰Ò„ÀuAƒÂHÁè¨uAƒÂHÁè¨uAƒÂHÁèƒàÇE´ D‰ÓL=lø" HƒøƒÓ I‹T$‹E´L‰ö‰ßL‹ÂL‰E¸è6) L‹E¸L‰úL‰ïH‰Á¾ 1Àè&ýÿKƒû?„9ÿÿÿ¸ HÓàH÷ØH#E¨„$ÿÿÿ…ÀuxHÁè º0 Aº f…ÀuHÁèA‰Ò„ÀuAƒÂHÁè¨uAƒÂHÁè¨uAƒÂHÁèƒàƒE´D‰ÓHƒøƒÓ éSÿÿÿ HÁë º0 Aº H‰Øéíþÿÿf „ º E1Òëèñ&ýÿU‰øH‰åHƒìdH‹%( H‰Uø1Òÿ €„ ƒÿ†ò H‹ Kîˆ Ç=îˆ öÁ€…¨ º 1öA¸ H=íˆ öÅ…ù ‰òH=òìˆ €åtD‰ÁƒÊH ‰‰TÏ= €„ H=Íìˆ Hcȃø†å H=ºìˆ öØíˆ …Ü H‹ Æíˆ öÅt1D‰ÁƒÊH=”ìˆ H ‰‰TÏ= €„± H‹ šíˆ ƒø†î €åtD‰ÀƒÊ H €HZìˆ ‰TÈH‹EødH+%( … ÉÉÂH=7ìˆ HcÈA‰ÀH’ÇD× H‰öD×€…³ ¾ 1ÒH ‰öDÏ t ‰òD‰ÁH ‰‰Tσø‡^ HcÈH4‰öD÷ …ïþÿÿH4‰öD÷ t%D‰Á€ÎH ‰‰TÏ= €„ ƒø‡ÿÿÿHcÈH4‰öD÷ t!D‰ÁƒÊH ‰‰TÏH‹ ¬ìˆ ƒø‡ÿÿÿHcÈH‰H‹LÇéÿÿÿfA¸ H=cëˆ D‰ÂH’ÇD× ƒø†# H‹ dìˆ º ¾ é*þÿÿ D H‹5!ìˆ Çìˆ @öÆ€… º 1ÿ÷Æ „ª ‰ðëˆ H‰ñ÷Æ „õ ƒÊA¸ H=Ýêˆ ‰Ëëˆ Hºæ)H‰ñƒ¹ D‰À€ÎH€‰TÇH‰ñ÷Æ „<þÿÿD‰ÀƒÊH€‰TÇH‰ñé&þÿÿf D öªëˆ …–ýÿÿé½ýÿÿf D Çbëˆ º ¿ ÷Æ …VÿÿÿH‰ñ‰ú÷Æ tSƒÏA¸ ‰=0ëˆ ‰úH=3êˆ éWÿÿÿf D ¾ º HcÈéþÿÿf D ÷Æ …cýÿÿéýÿÿ € Hºæ)A¸ sÛ€ÎA¸ H=Ûéˆ ‰Éêˆ éÿÿÿH‹5Áêˆ é&ÿÿÿèO#ýÿH‹5°êˆ éÜþÿÿH‹5¤êˆ éìþÿÿ € ó úUH‰åAWI‰ÿAVI‰ÖAUATSHƒì(dH‹%( H‰EÈ1ÀèaB A‰Å…À… M‹&I‹\$Hƒ»Ø „( ‹Sƒúv ú €…ì I‹$I9Ät 9Pu H9Ã…Ò H‹ I9ÄuêHƒ{( t I‹·@ ƒú„ H‰ßèë×ÿÿ…À…™ L‰çè‹È I‰ÄI‹H‹¸` èùi L‰çH‰Æè¾ €=uŠ tmHc{A÷Ä uAä 0 Iü 0 uS¸ ÿ €t ƒÿ¸ HFÇH €H„èˆ H4ÊH‹N öÁ€uHN€ €åuH€HLÂ ë ‹{èðúÿÿH‹EÈdH+%( …+ HƒÄ(D‰è[A\A]A^A_]à A€¿R u>H‹ÿŸŠ ‹SH‰5£Š H&£Š H‰ƒØ ƒú‡®þÿÿéµþÿÿHƒ{ …âþÿÿéíþÿÿI‹‡@ ¿( H‹€@\ H‰E¸èèG H…ÀH‰E°tiH‰ßè³ L‹M°¾ HÒñ" I‰ÀH‹E¸L‰ÏL‰M¸H‹H1Àèú1ýÿL‹M¸…ÀxRI‹9H5pO èã7ýÿL‹M¸I‰AH…Àt*L‰‹Ø é þÿÿA‰ÅéÿÿÿHÇƒØ A½ôÿÿÿéìþÿÿL‰Ïè{G L‹M¸L‰ÏA½ôÿÿÿè ýÿHÇƒØ éÂþÿÿè ýÿff. „ fó úU¿ P H‰åAWAVAUATSHƒì8dH‹%( H‰EÈ1Àèâ2ýÿH…À„[ I‰ÄH€ H‰E¸M¼$ è~O Láð" ¹ P L‰çI‰Áº ¾ 1Àèû;ýÿL‰çè(ýÿI‰ÅH…À„Š € L‰ïèø'ýÿH‰ÃH…À„l ¶C<t„ÀuàH‰ÞL‰çèõD „ÀtÑ€{.LCuA€x tÀ€{.„ L‰áHað" L‰ÿ1À¾ è- L‰ÿè…'ýÿI‰ÆH…Àt D L‰÷è€'ýÿH‰ÃH…À„tÿÿÿ¶C<tä„À„Ï HCH‰ÇH‰E¨èäýÿH‰ÃH…ÀtÄH‰ÇèT"ýÿHƒø†¥ HLùº H5èï" H‰ÏH‰M°è] ýÿ…À…€ H¾‰ H‹M°L‹Æ I9Á„¯ L‰e°M‰ÌëfM‹$$H•‰ I9Ä„Œ I‹|$H‰Þèï-ýÿ…ÀuÛM‰áL‹e°H‹}¸L‹E¨¾ L‰ùH#Ó" 1ÀL‰M°è2 H‹u¸H‹}°èE¹ÿÿH‰ßèíýÿé ÿÿÿ „ H‹ ÑœŠ º! ¾ H=¨ % è³6ýÿL‹- ‰ H‰ I9Å„Œ Iœ$ 0 L=«a L5ýî" ë- @ H‹=œŠ H‰ÙL‰ò1À¾ è ýÿM‹m H¼‰ I9ÅtGM‹M M‹EL‰ùº HŒb$ ¾ H‰ßM…ÉLDÈ1Àèz9ýÿM‹EM…Àu¡Lfb$ ë˜ „ L‰çèýÿ1ÿèÑ'ýÿA€x.…ïýÿÿA€x „šýÿÿéßýÿÿH‰ÞL‰ÿèªB „À„ þÿÿéõýÿÿH‹=ΛŠ L‰á¾ 1ÀH]ÿ$ èP ýÿL‰çè¸ýÿƒÏÿèp'ýÿL‹e°¿( èÖC I‰ÁH…À„rþÿÿH‰ßL‰M°èºýÿL‹M°Hω I‰AH‹Ì‰ L‰ ʼn I‰I‰AL‰é:þÿÿ‹5üЊ 1ÿHý # 1ÀèØ™ ƒÏÿè 'ýÿUH‰åAWAVAUATSHƒìH‹—@ dH‹%( H‰EÈ1À€¿R H‹‚([ H‹uVH‹÷šŠ H‰0žŠ H9ÃtH žŠ @ H‰“Ø H‹H9Ãuñ1ÀH‹UÈdH+%( …7 HƒÄ[A\A]A^A_]à D I‰üL-åì" H9ÃtÈHƒ»Ø t € H‹H9Ãt¯Hƒ»Ø uî¿( L‹º@\ è¡B I‰ÆH…ÀtmH‰ßèm I‹OL‰êL‰÷I‰À¾ 1ÀèÄ,ýÿ…Àx@I‹>H5>J è±2ýÿI‰FH…ÀtI‹”$@ L‰³Ø H‹‚([ ë€L‰÷è_B „ L‰÷èøýÿHÇƒØ I‹„$@ L‹¨([ I‹] I9Ýu:¸ÿÿÿÿéôþÿÿ L‰çèB I‹|$èö ýÿL‰çè®ýÿHÇƒØ H‹I9ÝtÆL‹£Ø M…äuÇë¸è(ýÿ „ ó úUH‰åATHƒìL‹§H\ dH‹%( H‰Eè1Àè§Õ …ÀtH‹UèdH+%( u(L‹eøÉÃf D H‹EèdH+%( u L‰çL‹eøÉéÜýÿÿè·ýÿ € UH‰åAVAUATSHì Hƒ $ HƒìdH‹%( H‰EØ1ÀHƒ=6œŠ I‰ý„¥ ¾ L‰ïèøýÿ…ÀtièŸI I‰ÄH…À„ë AU¹ º M‰áH‹õ›Š HÐïÿÿ¾ Lýê" H‰ßÿp1Àèý5ýÿL‰çèuýÿ¾ H‰ßè˜ýÿZY…À…– I‰ÝL‰ïèƒýÿH‹UØdH+%( … Heà[A\A]A^]à ¾. è6-ýÿH…ÀtYH‹ zþˆ L5sþˆ L`L9óuë@ „ H‹L9ót0H{L‰æè¬(ýÿ…ÀuèH…ÛtH‹CH‰0›Š H…À…úþÿÿ € 1Àénÿÿÿè\ýÿff. „ UH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hì Hƒ $ HƒìHH‰½°ÏÿÿHÀÏÿÿH‰µ¸ÏÿÿdH‹%( H‰EÈ1Àè2H H‰ß¹ Lé" I‰Áº 1À¾ è¯4ýÿH‰ßè· ýÿH…À„Ö I‰ÄL½Àïÿÿ @ L‰çè¨ ýÿI‰ÅH…À„¬ A¶E<t„ÀußL‰îH‰ßè¤= „ÀtÐA€}.MEu A€x t¾f D A€8.„ž H‰ÙH é" L‰ÿ1À¾ èÕ L‰ÿè- ýÿI‰ÅH…Àuëƒ A¶F<…ƒ L‰ïè ýÿI‰ÆH…ÀuãL‰ïèK ýÿL‰çè ýÿI‰ÅH…À…[ÿÿÿ € L‰çè( ýÿH‹EÈdH+%( …Y HÄH0 L‰è[A\A]A^A_]ÃA€x.…WÿÿÿA€x „úþÿÿéGÿÿÿ D „À„˜ IFH‰ÇH‰…˜ÏÿÿèýÿH‰…¨ÏÿÿI‰ÆH…ÀteH‹½¸ÏÿÿèzýÿL‰÷H‰… ÏÿÿèkýÿH‹• ÏÿÿH9ÂsoH)ÐH‹µ¸ÏÿÿI H‰ÏH‰ Ïÿÿèrýÿ…ÀuNH‹ ÏÿÿH‹½°ÏÿÿL‰öÆ èÕ&ýÿ…ÀtFH‹½¨ÏÿÿèeýÿéÝþÿÿL‰öL‰ÿè< „À…ÊþÿÿéPÿÿÿE1íéøþÿÿL‰÷è8ýÿHÇ…¨Ïÿÿ ëºL‰÷è#ýÿL‰çL¥Àßÿÿèô ýÿL‰ù¾ L‰çL‹…˜ÏÿÿHË" 1Àè$ L‰ïèÌ ýÿL‰çèýÿI‰Åé”þÿÿèwýÿ € UH‰åAWAVAUATSHì Hƒ $ Hƒì¾: dH‹%( H‰EÈ1ÀI‰ÿè‡ ýÿH…À„Î I‰ÆL)ø=ÿ 0 HcØLÀïÿÿ¹ L‰þH‰ÚL‰ïL%¾úˆ è‰ýÿÆ„ Àïÿÿ H‹ ªúˆ L9ãuéè H‹L9ã„Ü H{L‰îèè$ýÿ…ÀuäH…Û„Ã H‹CH‰h—Š H…À„º M~L‰ÿèëúÿÿH‰LšŠ H…À„ý 1ÀH‹UÈdH+%( …þ HÄ [A\A]A^A_]à @ ¾. L‰ÿèÃ(ýÿH…À„• H‹ úˆ L%üùˆ LhL9ãu ëqH‹L9ãthH{L‰îè<$ýÿ…ÀuèH…ÛtSH‹CH‰À–Š H…À…\ÿÿÿëH D HÇ¥–Š H‹ v“Š º ¾ H=¹å" è -ýÿ¸ÿÿÿÿé=ÿÿÿf D HÇm–Š H‹ >“Š º ¾ H=œå" èè,ýÿ¸ÿÿÿÿéÿÿÿL‰ÿè ýÿH‰7™Š 1Àéïþÿÿèsýÿ ó úUH‰åAUATI‰ôH5¤ô" SL‰çHƒìdH‹%( H‰EØ1Àèþ#ýÿ…Àt*H‹EØdH+%( …¨ HƒÄL‰ç[A\A]]é¥ýÿÿ D H‹5™’Š ¿ L%½øˆ è˜$ýÿºN H‹ |’Š ¾ H=Hö$ è+,ýÿH‹ ”øˆ L9ãt8L-àä" „ H‹CHKL‰ê¾ H‹=9’Š L‹ 1ÀèýÿH‹L9ãu×H‹5 ’Š ¿ è&$ýÿ1ÿèŸ ýÿèzýÿf. „ ó úUH‰åATI‰ôSHƒìH‹ŸH\ dH‹%( H‰Eè1À€=>ÇŠ …» Hƒ»ˆ tA‹5/ÇŠ 1ÿ1ÀE1äHmÔ$ è H‹EèdH+%( …ð HƒÄD‰à[A\]Ãf „ L‰çèè& H‰ƒˆ H‰ÂH…À„µ H‹³€ H…ötaH‹ƒ@ €»Q L‹ ([ uRL‰çèG L‰æº H=‹”Š è– A‰Ä…ÀuoƃQ ékÿÿÿ H‹5ÑŠ L‰çèAn é1ÿÿÿ @ E1äéHÿÿÿ‹Ò“Š A¼êÿÿÿ…À…4ÿÿÿH‹ ÕŠ º ¾ H=SÙ" è*ýÿÇ“Š éÿÿÿA¼ôÿÿÿéýþÿÿèýÿó úUH‰åAWI‰ÏAVI‰öAUATI‰ÔSH‰ûHƒì8ó~BI‹t$ dH‹%( H‰EÈ1ÀH‹‡@ ‹R f~E´H‹¸([ ‰U¸fÖE¨èC¨ ‹U¸H…ÀI‰Å„Ä ö@:…º ó~E¨L‹ þ•Š AÇD$X 1ÀIÇD$ H 㔊 fAÖD$M…Û„Ã H‹ H£ÁsSE1Ûƒúÿ…¾ M…ít#L‹ šŠ E‹L‰ÚL‰éL‰æH‰ßL‰]¸èzÚÿÿL‹]¸H‹wŠ L‰÷L‰þL‰]¸èPt H‹}¸è H‹EÈdH+%( …€ HƒÄ81À[A\A]A^A_]à Hƒ=H•Š „xÿÿÿA‹D$Xƒøÿ„jÿÿÿH‰ÁH5*”Š ƒà?HÁéáøÿÿ HñéBÿÿÿ D ƒúÿ„Nÿÿÿ € ‹u´L‰ÿèä I‰ÃM…í…0ÿÿÿéNÿÿÿèoýÿff. „ @ ó úUH‰åAWI‰ÿH‰ÏAVI‰ÎAUI‰õATI‰ÔSHƒì(dH‹%( H‰EÈ1Àèˆë …Àˆ€ I‹‡@ óA~D$I‹t$ A‹\$ H‹¸([ f~E¸fÖE°è‚¦ H‰ÁH…À„Æ ö@:…¼ ó~E°L‹@”Š AÇD$X 1ÀIÇD$ H5%“Š fAÖD$M…Ò„Å H‹6H£ÆsQE1Òƒûÿ…À H…Ét!L‹ ÜŠ L‰ÒL‰æL‰ÿE‹E L‰U¸è¾ØÿÿL‹U¸H‹»Š L‰ïL‰öL‰U¸è”r H‹}¸èK 1ÀH‹UÈdH+%( … HƒÄ([A\A]A^A_]à € Hƒ=ˆ“Š „vÿÿÿA‹D$Xƒøÿ„hÿÿÿH‰ÆH=j’Š ƒà?HÁîæøÿÿ Hþé@ÿÿÿ D ƒûÿ„Lÿÿÿ € ‹u¸‰ÚL‰÷H‰M°èOâ H‹M°I‰ÂH…É…$ÿÿÿé@ÿÿÿf. „ ¸ÿÿÿÿéMÿÿÿè‘ýÿó úUH‰åAWI‰ÏAVAUI‰ÕATI‰ôSH‰ûHƒì8dH‹%( H‰EÈ1ÀèËk …Àˆs H‹ƒ@ óA~D$A‹T$ I‹u H‹¸([ f~E´‰U¸fÖE¨è³¤ ‹U¸H…ÀI‰Æ„Ä ö@:…º ó~E¨L‹ n’Š 1ÀAÇEX IÇE H U‘Š fAÖEM…Û„Æ H‹ H£ÁsTE1Ûƒúÿ…Á M…öt$L‹ ŒŠ L‰ÚL‰ñL‰îE‹$H‰ßL‰]¸èìÖÿÿL‹]¸H‹é‹Š L‰çL‰þL‰]¸èÂp H‹}¸èy 1ÀH‹UÈdH+%( …Ž HƒÄ8[A\A]A^A_]à D Hƒ=¸‘Š „uÿÿÿA‹EXƒøÿ„hÿÿÿH‰ÁH5›Š ƒà?HÁéáøÿÿ Hñé@ÿÿÿf D ƒúÿ„Kÿÿÿ € ‹u´L‰ÿè…à I‰ÃM…ö…-ÿÿÿéLÿÿÿ @ ¸ÿÿÿÿé_ÿÿÿèÑ ýÿó úUH‰åAWI‰ÏAVI‰öAUATI‰ÔSH‰ûHƒì8dH‹%( H‰EÈ1Àè f …Àˆs H‹ƒ@ óA~D$A‹T$ I‹t$ H‹¸([ f~E´‰U¸fÖE¨èò¢ ‹U¸H…ÀI‰Å„à ö@:…¹ ó~E¨L‹ Š AÇD$X 1ÀIÇD$ H ’Š fAÖD$M…Û„Â H‹ H£ÁsSE1Ûƒúÿ…½ M…ít#L‹ IŠŠ E‹L‰ÚL‰éL‰æH‰ßL‰]¸è)ÕÿÿL‹]¸H‹&ŠŠ L‰÷L‰þL‰]¸èÿn H‹}¸è¶ 1ÀH‹UÈdH+%( …‹ HƒÄ8[A\A]A^A_]ÃfHƒ=øŠ „yÿÿÿA‹D$Xƒøÿ„kÿÿÿH‰ÁH5ÚŽŠ ƒà?HÁéáøÿÿ HñéCÿÿÿ D ƒúÿ„Oÿÿÿ € ‹u´L‰ÿèÅÞ I‰ÃM…í…1ÿÿÿéOÿÿÿ @ ¸ÿÿÿÿébÿÿÿè ýÿó úUH‰åAWI‰ÏAVAUI‰ÕATI‰ôSH‰ûHƒì8dH‹%( H‰EÈ1Àè‹a …Àˆs H‹ƒ@ óA~D$A‹T$ I‹u H‹¸([ f~E´‰U¸fÖE¨è3¡ ‹U¸H…ÀI‰Æ„Ä ö@:…º ó~E¨L‹  1ÀAÇEX IÇE H ÕŠ fAÖEM…Û„Æ H‹ H£ÁsTE1Ûƒúÿ…Á M…öt$L‹ ˆŠ L‰ÚL‰ñL‰îE‹$H‰ßL‰]¸èlÓÿÿL‹]¸H‹iˆŠ L‰çL‰þL‰]¸èBm H‹}¸èù 1ÀH‹UÈdH+%( …Ž HƒÄ8[A\A]A^A_]à D Hƒ=8ŽŠ „uÿÿÿA‹EXƒøÿ„hÿÿÿH‰ÁH5Š ƒà?HÁéáøÿÿ Hñé@ÿÿÿf D ƒúÿ„Kÿÿÿ € ‹u´L‰ÿèÝ I‰ÃM…ö…-ÿÿÿéLÿÿÿ @ ¸ÿÿÿÿé_ÿÿÿèQ ýÿó úUH‰åAWI‰ÏAVAUI‰ÕATI‰ôSH‰ûHƒì8dH‹%( H‰EÈ1Àè ` …Àˆs H‹ƒ@ óA~D$A‹T$ I‹u H‹¸([ f~E´‰U¸fÖE¨èsŸ ‹U¸H…ÀI‰Æ„Ä ö@:…º ó~E¨L‹ .Š 1ÀAÇEX IÇE H ŒŠ fAÖEM…Û„Æ H‹ H£ÁsTE1Ûƒúÿ…Á M…öt$L‹ ͆Š L‰ÚL‰ñL‰îE‹$H‰ßL‰]¸è¬ÑÿÿL‹]¸H‹©†Š L‰çL‰þL‰]¸è‚k H‹}¸è9 1ÀH‹UÈdH+%( …Ž HƒÄ8[A\A]A^A_]à D Hƒ=xŒŠ „uÿÿÿA‹EXƒøÿ„hÿÿÿH‰ÁH5[‹Š ƒà?HÁéáøÿÿ Hñé@ÿÿÿf D ƒúÿ„Kÿÿÿ € ‹u´L‰ÿèEÛ I‰ÃM…ö…-ÿÿÿéLÿÿÿ @ ¸ÿÿÿÿé_ÿÿÿè‘ýÿó úUH‰åAWI‰ÏAVI‰öAUATI‰ÔSH‰ûHƒì8dH‹%( H‰EÈ1Àè‹^ …Àˆs H‹ƒ@ óA~D$A‹T$ I‹t$ H‹¸([ f~E´‰U¸fÖE¨è² ‹U¸H…ÀI‰Å„à ö@:…¹ ó~E¨L‹ m‹Š AÇD$X 1ÀIÇD$ H RŠŠ fAÖD$M…Û„Â H‹ H£ÁsSE1Ûƒúÿ…½ M…ít#L‹ …Š E‹L‰ÚL‰éL‰æH‰ßL‰]¸èéÏÿÿL‹]¸H‹æ„Š L‰÷L‰þL‰]¸è¿i H‹}¸èv 1ÀH‹UÈdH+%( …‹ HƒÄ8[A\A]A^A_]ÃfHƒ=¸ŠŠ „yÿÿÿA‹D$Xƒøÿ„kÿÿÿH‰ÁH5š‰Š ƒà?HÁéáøÿÿ HñéCÿÿÿ D ƒúÿ„Oÿÿÿ € ‹u´L‰ÿè…Ù I‰ÃM…í…1ÿÿÿéOÿÿÿ @ ¸ÿÿÿÿébÿÿÿèÑýÿó úUH‰åAWI‰ÏAVAUI‰ÕATI‰ôSH‰ûHƒì8dH‹%( H‰EÈ1ÀèËb …Àˆs H‹ƒ@ óA~D$A‹T$ I‹u H‹¸([ f~E´‰U¸fÖE¨èó› ‹U¸H…ÀI‰Æ„Ä ö@:…º ó~E¨L‹ ®‰Š 1ÀAÇEX IÇE H •ˆŠ fAÖEM…Û„Æ H‹ H£ÁsTE1Ûƒúÿ…Á M…öt$L‹ MƒŠ L‰ÚL‰ñL‰îE‹$H‰ßL‰]¸è,ÎÿÿL‹]¸H‹)ƒŠ L‰çL‰þL‰]¸èh H‹}¸è¹þ 1ÀH‹UÈdH+%( …Ž HƒÄ8[A\A]A^A_]à D Hƒ=øˆŠ „uÿÿÿA‹EXƒøÿ„hÿÿÿH‰ÁH5Û‡Š ƒà?HÁéáøÿÿ Hñé@ÿÿÿf D ƒúÿ„Kÿÿÿ € ‹u´L‰ÿèÅ× I‰ÃM…ö…-ÿÿÿéLÿÿÿ @ ¸ÿÿÿÿé_ÿÿÿèýÿó úUH‰åAWAVI‰ÎAUI‰ýATI‰ôSH‰ÓHƒì8‹VdH‹%( H‰EÈH‹FfnʉU¸H‰E¨‹FH‹s ‰E´fnÀH‹‡@ fbÁH‹¸([ fÖE è6š ‹U¸H…ÀH‰Á„¿ ö@:…µ H‹E¨L‹=ò‡Š ÇCX H5䆊 H‰CH‹E H‰C1ÀM…ÿ„Å H‹6H£ÆsDE1ÿƒúÿ…À H…ÉtL‹ ”Š L‰úH‰ÞL‰ïE‹$èzÌÿÿH‹{Š L‰çL‰öèXf L‰ÿèý H‹EÈdH+%( …™ HƒÄ8L‰ñH‰ÚL‰æ[L‰ïA\A]A^A_]é.a f D Hƒ=@‡Š „vÿÿÿ‹CXƒøÿ„jÿÿÿH‰ÆH=$†Š ƒà?HÁîæøÿÿ HþéBÿÿÿ € ƒúÿ„Lÿÿÿ € ‹u´L‰÷H‰M¸è Ö H‹M¸I‰ÇH…É…&ÿÿÿé:ÿÿÿè_ýÿff. „ @ ó úUH‰åAWAVI‰ÎAUI‰ÕATI‰ôSH‰ûHƒì8dH‹%( H‰EÈ1Àè+` …Àˆ{ I‹D$A‹T$I‹u H‰E¨A‹D$fnʉU¸‰E´fnÀH‹ƒ@ fbÁH‹¸([ fÖE èb˜ ‹U¸H…ÀH‰Á„³ ö@:…© H‹E¨L‹= †Š AÇEX H5…Š I‰EH‹E I‰E1ÀM…ÿ„¸ H‹6H£ÆsDE1ÿƒúÿ…³ H…ÉtL‹ ¿Š L‰úL‰îH‰ßE‹$è¥ÊÿÿH‹¦Š L‰çL‰öèƒd L‰ÿè;û 1ÀH‹UÈdH+%( …˜ HƒÄ8[A\A]A^A_]à € Hƒ=x…Š t‡A‹EXƒøÿ„zÿÿÿH‰ÆH=_„Š ƒà?HÁîæøÿÿ HþéRÿÿÿf. „ ƒúÿ„Yÿÿÿ € ‹u´L‰÷H‰M¸èAÔ H‹M¸I‰ÇH…É…3ÿÿÿéGÿÿÿ @ ¸ÿÿÿÿéUÿÿÿè‰ ýÿf „ UH‰åAWAVAUATSLœ$ ÀÿÿHì Hƒ $ L9ÜuïHìè H‰½ð½ÿÿI‰ÖM‰ÇH‰µP¾ÿÿH‰ø½ÿÿdH‹%( H‰EÈH‹‡À €¿ž HXH‰¾ÿÿt HXH‰¾ÿÿHÇ…h¾ÿÿ Ç…d¾ÿÿ H…À„ H‹H…Û„û ‹±Š H‹µð½ÿÿ¿ B9ØOÃ…ÒEØH‹…P¾ÿÿH‰…°¾ÿÿ‹FXL‰þ‰…¼¾ÿÿè=ýÿH‹µ¾ÿÿHcÃH@LdÆèI‹4$H…ötOH…¸¾ÿÿj H‹ø½ÿÿH½°¾ÿÿPL‹…P¾ÿÿLÀ¿ÿÿH‰òH‰½@¾ÿÿL¹¾ÿÿL‰ïè’¿ÿÿY^…À‰…X¾ÿÿä ƒë‰4¾ÿÿˆX Hc…4¾ÿÿL‹¾ÿÿL$@H‰ÆIÁäK\% L‹L‹KH‰ ¾ÿÿL‰ÀL È„ ‰ñ‹5䲊 ¿ 1ÀHøÏ" è½{ H‹K‹D% L‰¾ÿÿH‰•H¾ÿÿH…À„Í H…Ò„Ä H¸¾ÿÿj L‹…P¾ÿÿL¹¾ÿÿSH‹ø½ÿÿM‰éH‰ÆH½À¿ÿÿH‰…@¾ÿÿH‰½8¾ÿÿ趾ÿÿA‰Ã‰…X¾ÿÿXZAƒûú…— ‹…4¾ÿÿ…ÀŽ‰ H‹•¾ÿÿƒè‹57²Š ¿ ‰…4¾ÿÿ1ÀJT"èL‹¥@¾ÿÿH‰• ¾ÿÿH‹L‰áH‰•H¾ÿÿI‰ÐH/Ï" èçz H‹•H¾ÿÿH…Ò„ j L‹…P¾ÿÿM‰éL‰æH‹ø½ÿÿH‹½8¾ÿÿSè¾ÿÿA\A]‰…X¾ÿÿ‹X¾ÿÿ…ÛŽË H…°¾ÿÿ1ÛÇ…¾ÿÿ H‰… ¾ÿÿH…h¾ÿÿH‰…(¾ÿÿH…`¾ÿÿH‰…¾ÿÿëf @ L‰þ¿ èýÿ‹`¾ÿÿ…É„H Ic¸ ú €t ƒú¸ HFÂH€H=žÃˆ öDÇ @…k ƒ…¾ÿÿË;X¾ÿÿƒþ HƒìA‰Ý‹¼¾ÿÿM‰ñH‹…@¾ÿÿ¶•¸¾ÿÿAWL‹…(¾ÿÿH‹µP¾ÿÿN$(L‰çè„Áÿÿ‹X¾ÿÿH‹…8¾ÿÿAZA[)ÙJ(L;¥H¾ÿÿ„€ L‹…¾ÿÿL‰æH‹½ ¾ÿÿÇ…`¾ÿÿ è L‰á¾ L‰ÿI‰ÀHÇÍ" 1ÀèdûüÿIc¸ ú €t ƒú¸ HFÂH€H=½Âˆ H¾ H#tÇ„Èþÿÿ‹`¾ÿÿ¾ L‰ÿ1ÀHxÍ" è ûüÿé§þÿÿ € A‰ÝH‹…H¾ÿÿH+…@¾ÿÿL9ètL‰ùº% ¾ H=žÞ$ è1ýÿƒ4¾ÿÿ‹…4¾ÿÿƒøÿ…«üÿÿH‹…ð½ÿÿH‹H‹…¾ÿÿH9„Ñ ö@…Ç L‹PI‚€ L9ÓL‰•8¾ÿÿM‰ÕHBØM…Ò„ H…Û„ H…¸¾ÿÿjL‰ÖH‰ÚPL‹…P¾ÿÿH½À¿ÿÿL¹¾ÿÿH‹ø½ÿÿH‰½(¾ÿÿè‘»ÿÿ¶•¸¾ÿÿM‰ñL‰ï‹¼¾ÿÿH‹µP¾ÿÿA‰ÄL‰<$L…h¾ÿÿ‰…4¾ÿÿ辿ÿÿAXAYE…äŽË H…°¾ÿÿL)ëL‰µH¾ÿÿE1äH‰…@¾ÿÿHOÁˆ E1íH‰…X¾ÿÿH…`¾ÿÿH‰¾ÿÿH‰… ¾ÿÿé“ L‰þ¿ èK ýÿ‹`¾ÿÿ…É„½ ¶•¹¾ÿÿ‰ÞL‰÷è< …ÀtH‹…ð½ÿÿL; …Ð H‹…H¾ÿÿHc¸ ú €t ƒú¸ HFÂH‹X¾ÿÿH€öDà @…ÿ D`¾ÿÿE‰ìL;¥¾ÿÿ‡H ‹4¾ÿÿH‹…(¾ÿÿÇ…`¾ÿÿ L‹… ¾ÿÿH‹½@¾ÿÿN4 D)ëL¥8¾ÿÿ‰ÙL‰òL‰æèø L‰á¾ L‰ÿI‰ÀH Ë" 1Àè¼øüÿH‹…H¾ÿÿHc¸ ú €t ƒú¸ HFÂH‹½X¾ÿÿH€H¾ H#tÇ„Ñþÿÿ‹`¾ÿÿ¾ L‰ÿ1ÀHÉÊ" è]øüÿé°þÿÿHƒì‹¼¾ÿÿ¶•¸¾ÿÿM‰ñAWH‹µP¾ÿÿL…h¾ÿÿH‹½8¾ÿÿèè½ÿÿXZH‹ð½ÿÿH‹3H…ötGH…¸¾ÿÿj L‹…P¾ÿÿLÀ¿ÿÿPH‹ø½ÿÿH‰òL‰ïL¹¾ÿÿL¥°¾ÿÿè?¹ÿÿ^_…À D H‹EÈdH+%( … HeØ[A\A]A^A_]Ãf D ¶µ¸¾ÿÿLp¾ÿÿL‰ï‰µ0¾ÿÿèÌù L‰âL‹¥P¾ÿÿL‰é‹µ0¾ÿÿL‰çèQ` H‹½€¾ÿÿH…ÿt H‹ÆvŠ H‹µ˜¾ÿÿIŒ$Ø èªÿÿ…ÀuL‰ïèÞù ‹`¾ÿÿé ûÿÿ ¿ èÆýÿëÞ @ HƒìH…d¾ÿÿA‰ÈH‹µ ¾ÿÿAVH‰ÑH‹½H¾ÿÿP‹…¾ÿÿAWH‹• ¾ÿÿDHèv¾ÿÿIcHƒÄ ¸ ú €t ƒú¸ HFÂH€H ;¾ˆ öDà @„³ûÿÿ¶¸¾ÿÿL¥p¾ÿÿL‰çèÚø ‰ÞH‹P¾ÿÿL‰áH‹•H¾ÿÿH‰ßè__ H‹½€¾ÿÿH…ÿt(H‹ÔuŠ H‹µ˜¾ÿÿH‹Ø è)©ÿÿ…Àt ¿ èëýÿL‰çèãø éAûÿÿHƒì‹¼¾ÿÿI‹<$M‰ñAW¶•¸¾ÿÿL…h¾ÿÿH‹µP¾ÿÿèÑ»ÿÿL‰4$I‹<$E1ÉH…d¾ÿÿH‹•@¾ÿÿL‰éL‰æPD‹…X¾ÿÿAWès½ÿÿIcHƒÄ ¸ ú €t ƒú¸ HFÂH5<½ˆ H€öDÆ @„‹÷ÿÿI‹$D¶¸¾ÿÿL¥p¾ÿÿL‰çH‰•X¾ÿÿèË÷ D‰îL‹P¾ÿÿL‰áH‹•X¾ÿÿL‰ïèO^ H‹½€¾ÿÿH…ÿt"H‹ÄtŠ H‹µ˜¾ÿÿIØ è¨ÿÿ…À…Ç L‰çèÙ÷ é÷ÿÿ @ ¶¸¾ÿÿLµp¾ÿÿL‰÷èZ÷ ‰ÞL‰ñL‰âH‹P¾ÿÿH‰ßèã] H‹½€¾ÿÿH…ÿt H‹XtŠ H‹µ˜¾ÿÿH‹Ø è§ÿÿ…Àu L‰÷èq÷ éûÿÿ¿ èbýÿëçH‹3L…`¾ÿÿ‰ÁL‰êÇ…`¾ÿÿ L‰çè¿ H‹ ¾ L‰ÿI‰ÀHæÆ" 1ÀèƒôüÿIc¸ ú €t ƒú¸ HFÂH ່ H€H‰X¾ÿÿöDà …ß L‰þ¿ èíýÿIc¸ ú €t ƒú¸ HFÂH‹X¾ÿÿH€öDà @„;üÿÿH‹…ð½ÿÿL¥p¾ÿÿD¶¸¾ÿÿL‰çL‹0è*ö H‹P¾ÿÿL‰áD‰îL‰òH‰ßè²\ H‹½€¾ÿÿH…ÿt!H‰ÙH‹$sŠ H‹µ˜¾ÿÿHÁØ èy¦ÿÿ…Àu[L‰çè=ö éÈûÿÿL‰ùº ¾ H=õÅ" èß ýÿéªûÿÿ¿ èýÿé*þÿÿ‹`¾ÿÿ¾ L‰ÿ1ÀH»Å" èOóüÿé ÿÿÿ¿ èà ýÿë™èIôüÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃèôüÿff. „ @ UH‰åAWI‰ÏAVAUI‰õATI‰üSL‰ÃHƒì(H‰U¸dH‹%( H‰EÈ1Àfƒ¿” u €=—uŠ …‰ IcE = €„ ƒø†™ º H ºˆ ö »ˆ @… H’öDÑ tfAƒ¼$” …M = €„² H‹ëºˆ ƒø‡… H€H·¹ˆ H‹DÐH‰Â© € usHºâ$rlH‹EÈdH+%( …† HƒÄ([A\A]A^A_]à € HcÐH n¹ˆ H’öDÑ @ukHcÐécÿÿÿ H‹Iºˆ ÷ @ uQ÷ …Pÿÿÿ÷ € tH‹EÈdH+%( … H‹u¸HƒÄ(I‰ØL‰ù[L‰êL‰çA\A]A^A_]éòÿÿ € A·Œ$” H÷Ã" H‰ß1À¾ èYñüÿIcE H‹Æ¹ˆ = €„zÿÿÿº H ·¸ˆ ƒø‡¶þÿÿéFÿÿÿf „ H‰ÖH‰ÊèµR égþÿÿH‰Ùº ¾ E1öH=’Ã" èT ýÿfAƒ¼$” t9 „ C¶Œ4Ÿ H~À" H‰ß1À¾ IƒÆè½ðüÿA·„$” D9ðÏIcE = €…NþÿÿH‹¹ˆ ÷ € „eþÿÿéÓþÿÿè“ñüÿ ó úUH‰åHƒìdH‹%( H‰Eø1Àfƒ¿” u €=<sŠ uH‹EødH+%( uÉÃH‹EødH+%( uÉéËQ è6ñüÿf D ó úUfïÀH‰åAUI‰õATI‰ÔS‰ûHƒì(dH‹%( H‰EØ1À)EÀöÇdtVL 5$ öÇ@H`# ¾ IDÑH_«# H}ÀöÇ IDÁH # öÇRLEɺ ¹ PL{Â" 1Àè‡ ýÿ^_‰Ø€ä›ƒø„æ ƒø„† ƒø „‰ ƒø„Œ ƒøC„ ƒøE„’ ƒø„ñ ƒø„Œ ƒø!„ ƒøc„’ = „“ = „ = „¹ = „Æ = „¨ öÇ„Ž ‰Ø€äšƒø„\ ƒø„k ƒø „n ƒø„¡ ƒøC„v ƒøE„³ ƒø„¶ ƒø„Å ƒø!„à ƒøc„Ë = „ð = „ñ = „ = „] öÇ„ ‰Ø€ä™ƒø„ ƒø„ ƒø „ ƒø„ ƒøC„ ƒøE„4 ƒø„C ƒø„^ ƒø!„a ƒøc„ˆ = „q = „Š = „‹ = „Ï @ M…ät öÃ… 1ÀI9Ć¼ öÃ…î I9Ćª öÃ…Ì I9Ć˜ öÃ…ª I9Ɔ öÃ…ˆ I9Ävxöà …j I9ÄvjöÃ@…L I9Äv\„Ûˆ/ I9ÄvOöÇ… I9ÄvAöÇ…ó I9Äv3öÇ…Õ I9Äv%öÇ…· I9ÄvöÇ…™ I9Äv öÇ …{ öÇ@t I9ć] öÇ€t L9à‚? ÷à t L9à‚ ÷à t I9ćý ÷à t I9Ä‡Ü L9às ÷à …» I9Ćà ÷à …– I9Ć® ÷à …q I9Ć™ ÷à @ …L I9Ć„ ÷à € …' I9Ävs÷à … I9Ävb÷à …å I9ÄvQ÷à …Ä I9Äv@÷à …£ I9Äv/÷à …‚ I9Äv ÷à ueI9Äv÷à @uHI9Äv…Ûx/L9àsAÆD H‹UØdH+%( …i Heè[A\A]]Ãf D AÆD ?HƒÀëÅ @ AÆD ?HƒÀë¬ @ AÆD ?HƒÀë @ AÆD ?HƒÀéoÿÿÿAÆD ?HƒÀéNÿÿÿAÆD ?HƒÀé-ÿÿÿAÆD ?HƒÀé ÿÿÿAÆD ?HƒÀéëþÿÿAÆD ?HƒÀéÊþÿÿAÆD ?HƒÀé¥þÿÿAÆD ?HƒÀé€þÿÿAÆD ?HƒÀé[þÿÿAÆD ?HƒÀé6þÿÿAÆD ?HƒÀéþÿÿAÆD ?HƒÀéôýÿÿAÆD ?HƒÀéÓýÿÿAÆD ?HƒÀé²ýÿÿAÆD tHƒÀé”ýÿÿAÆD DHƒÀévýÿÿAÆD hHƒÀéXýÿÿAÆD gHƒÀé:ýÿÿAÆD xHƒÀé ýÿÿAÆD EHƒÀéþüÿÿAÆD BHƒÀéàüÿÿAÆD AHƒÀéÂüÿÿAÆD iHƒÀé¥üÿÿAÆD yHƒÀé‡üÿÿAÆD sHƒÀéiüÿÿAÆD oHƒÀéGüÿÿAÆD rHƒÀé%üÿÿAÆD cHƒÀéüÿÿAÆE b¸ éáûÿÿL /´# f. „ HƒìHEÀL‡¼" PHÇÁÿÿÿÿL‰æL‰ï1Àº èWýÿZYéœýÿÿL %ä# ëÇL ¼" ë¾L ç& € HƒìHEÀL'¼" Pë®L Ï»" € HƒìHEÀL÷»" PëŽL Ö»" ëÅL Í»" ëÜ @ L 3 $ é\ÿÿÿL »" éPÿÿÿL $ éDÿÿÿL m& é8ÿÿÿL m»" é,ÿÿÿL f»" é ÿÿÿL hà# éÿÿÿL U»" éÿÿÿL P»" éüþÿÿL ³# é@ÿÿÿL @»" éäþÿÿL ¯ $ é(ÿÿÿL »" é ÿÿÿL +»" éÀþÿÿL Þ²# é$ÿÿÿL ݺ" é¨þÿÿL s $ é ÿÿÿL ]$ éàþÿÿL Q$ éôþÿÿL % éèþÿÿL º" é¼þÿÿL Áâ# é°þÿÿL •º" éÄþÿÿL Žº" é˜þÿÿL â# é¬þÿÿL }º" é€þÿÿL xß# étþÿÿL ^º" éˆþÿÿL `ß# é|þÿÿL Tº" éPþÿÿL _º" éDþÿÿL <º" éXþÿÿL )º" éLþÿÿL º" é þÿÿL º" é4þÿÿL í¹" é(þÿÿèSèüÿ ó úUH‰åAWI‰ÿAVI‰ÖAUL úÿÿATL‰ïI‰ôSHàúÿÿHìØ H‰˜úÿÿL‰…úÿÿdH‹%( H‰EÈ1Àè,é H‰ßè$é H‹=½iŠ H…ÿt3Hƒ¿ t)jH‹˜úÿÿL‰æM‰éSL‹…úÿÿL‰òè/É Y^…À… I‹VA‹·¬ I‹¿ èžø „Àu7€=#lŠ uyHƒ=ùkŠ t A‹FXƒøÿ…ê Hƒ½ úÿÿ „ì €½Ñúÿÿ tsE1äH‰ßèèè L‰ïèàè H‹EÈdH+%( …J HeØD‰à[A\A]A^A_]à º NÐA‰Ôë» M‹FH‹ •kŠ I9È‚\ L‰…kŠ E1äë˜ „ H‹ úÿÿA‹vXH‰ÏH‰ˆúÿÿè¶T H‹ /͉ H‰…€úÿÿH…É„W H‹µˆúÿÿ€¾è tO;†ì ; Ɔè E1äé4ÿÿÿ @ H‰ÂH öiŠ HÁêâøÿÿ HÊH‹H£Â‚òþÿÿéÿÿÿ € A‹†ˆ © …. © „àþÿÿH‹…¸úÿÿH…À„ÐþÿÿHƒÀ-H‰púÿÿH‰ÇH‰…xúÿÿè)éüÿL‰½húÿÿL‹½xúÿÿH‰xúÿÿL‰µXúÿÿL‹µpúÿÿL‰¥`úÿÿA‰ÄA¶ëf D IÞA¶<,„¡ „À„‰ H5Ò$ L‰÷èºòüÿ‰ÃA9ÄuÓH‰ÚL‰öL‰ÿèåãüÿ…ÀuÁH‹…ˆúÿÿ‹€úÿÿL‹½húÿÿL‹¥`úÿÿÆ€è L‹µXúÿÿ‰ˆì H‹xúÿÿ H‹µ˜úÿÿI¿X èu^ A‰Ã„À…çýÿÿH‹=gŠ H…ÿtBHƒ¿ˆ t8j L‹…úÿÿL‰òM‰éSH‹˜úÿÿL‰æˆ…ˆúÿÿèÆ A[D¶ˆúÿÿ…ÀZ…ÔýÿÿH‹fŠ H‰…ˆúÿÿH…À„G H‹…˜úÿÿE1Àö@(… H‹…ˆúÿÿL‰çL‰éL‰öH‹•˜úÿÿE1äÿP(éOýÿÿ € ‹5¦˜Š H{Ç$ 1ÿ1Àè‚a Hƒ iŠ M‹Fé}ýÿÿH‹½úÿÿL‰òL‰îè^R …À‰úüÿÿA‹ $‹5`˜Š 1ÿ1ÀHÉP$ AƒÌÿè8a éãüÿÿ H‹xúÿÿéÑüÿÿ @ IƒÆé;þÿÿ € H‹…˜úÿÿH‰xúÿÿHxèV „À„žüÿÿHƒ½àúÿÿ H‹xúÿÿ„ H‹…øúÿÿH…À…©ýÿÿétüÿÿ € HxL‰…úÿÿèÐU „À…Ó H‹ieŠ L‹…úÿÿH‰…ˆúÿÿéÍþÿÿH‹… úÿÿfInÖH‰…xúÿÿH‹…˜úÿÿ‹H•xúÿÿ)•@úÿÿù €„6 ƒù¸ CÈH‹…˜úÿÿ‰púÿÿL%¸©ˆ H‹µúÿÿDˆ`úÿÿH‹Ø fHnØH‹¾HX H‹JH‰•húÿÿH‰€úÿÿ€úÿÿ)0úÿÿè’* ‹µpúÿÿH‰…XúÿÿH¶H‰µPúÿÿIƒ|Ä „{ûÿÿH‹•húÿÿL‹€úÿÿL‰öL‰ÿH‹˜úÿÿA¸ HƒBH‹•xúÿÿèü«ÿÿH‹…˜úÿÿD¶`úÿÿ‹Pú €„’ ƒú‡^ HcÂH€AöDÄ …] HcÂH€AöDÄ …ª €=ÐfŠ … H‹…˜úÿÿDˆhúÿÿHƒÀH‰ÇH‰…púÿÿèñS D¶húÿÿ„Àˆ…`úÿÿH‹…˜úÿÿ…/ HcPú €„Œ ƒú¸ HBÂH€AöDÄ@„£ M‹Ž° M…É„“ H‹…˜úÿÿA‹N\L‰ÊA‹vXL‹…€úÿÿH‹¸0 è³W H‹…˜úÿÿHcPú €…W H‹ý¨ˆ © …m öÄ…é © …i H‹×¨ˆ ú €„ ƒú¸ HBÂH€AöDÄ … ƒú¸ HBÂH€AöDÄ …± ƒú¸ HBÂH€AöDÄ …W ƒú¸ HBÂH€AöDÄ €…Û ƒú¸ HBÂH€AöDÄ€„ñ A€¿S tH‹… úÿÿÆ€ð €=ÖƉ „ó Iƒ¾¸ „å èÿI H‹•˜úÿÿE1ÀL‰ñH‰Æ‹9¨ˆ AQE1ÉH‹½ úÿÿH‰µhúÿÿPè è AZA[…À…¥ H‹µhúÿÿH…ö„• H‰µˆúÿÿ¿ H‹µ€úÿÿèÜðüÿHƒìH‹…Púÿÿÿµ€úÿÿL‹…ˆúÿÿ1ÒL‰÷L‰îH€L‹ lj A‹LÄè9 H‹…˜úÿÿ_AXHcPH‹Z§ˆ ú €„Õ ƒú¸ HBÂH€AöDÄ @…È ƒú¸ HBÂH€AöDÄ …j ¹ ƒúHcÁHBÂH€I‹DÄöÄ€…Ó © …• ƒúHGÑH’AöDÄ …… H‹…˜úÿÿƒxuHƒx u öò¥ˆ …é H‹•xúÿÿL‹…€úÿÿL‰÷H‹úÿÿH‹µpúÿÿè&ëÿÿH‹…˜úÿÿHcPú €„0 ƒú‡‰ HcÂH€AöDÄ …ˆ HcÂH€AöDÄ … ¸ ƒúHCÐH’AöDÄ …H H‹…˜úÿÿHc@ƒøº HGÂH€AöDÄ €tGI‹vPH…öt>M‹NHM…Ét5IkÁd1Ò¹d H‹½€úÿÿH÷ö1Ò÷ñA‰ÐR‰ÁHÑ°" V1À¾ èLÝüÿY^H‹µ€úÿÿ¿ èéîüÿH‹…˜úÿÿ‹Pú €„ß ƒú‡B HcÂH€AöDÄ @…A HcÂH€AöDÄ …á ‹’Š …ÀŽ“öÿÿH‹½€úÿÿè*ãüÿé‚öÿÿHƒ½àúÿÿ „¨ H‹ˆ_Š I‰ØH‰…ˆúÿÿéðøÿÿAƒ~\ I‹Ž° †%üÿÿD¶HÕ¸" L œ¯" H‹½€úÿÿHÛ°" ¾ AöÀD‰ÁLDÈ÷ÑAƒà1Àƒáè_ÜüÿPÿƒú †D H‹…˜úÿÿHcPH‹¹¤ˆ ú €„»ûÿÿƒú¸ HBÂH€AöDÄ …‘ ƒú¸ HBÂH€AöDÄ „ªûÿÿ1À¹$ M‹N`¾d H½`ûÿÿL…ðþÿÿó«H…`ûÿÿL‰ÇL‰àûÿÿH‰ÂL‰`úÿÿL‰…húÿÿè†Ó L‹…húÿÿH‹`úÿÿ1ÀH½`ÿÿÿH °" ¾d H‰½húÿÿè'Û ;^Š H‹½húÿÿ~‰ò]Š I‰ø‹ é]Š ¾ 1ÀH‹½€úÿÿHµÕ" èOÛüÿH‹…˜úÿÿHcPéÙúÿÿH‹½ˆúÿÿL‰òH‰Þè½N H‹xúÿÿéEøÿÿ¹ éËøÿÿ¸ ö¬£ˆ „¦ùÿÿI‹N0H‹½€úÿÿ1À¾ H<®" DˆpúÿÿèàÚüÿH‹…˜úÿÿD¶púÿÿ‹Pú €„ã ¸ ƒú‡UùÿÿéMùÿÿ¿ émûÿÿH‹½˜úÿÿDˆpúÿÿèÒ A‹— D¶púÿÿH‰…húÿÿ…҉ф” H‹…húÿÿL §" H‹½€úÿÿH" ¾ DˆpúÿÿH…ÀLEÀ1Àè<ÚüÿD¶púÿÿéàøÿÿH`ÿÿÿA‹¾ˆ º@ DˆhúÿÿH‰ÎH‰púÿÿèæéÿÿH‹púÿÿ¾ 1ÀH‹½€úÿÿHG" èåÙüÿD¶húÿÿé–øÿÿ¸ öo¢ˆ @„ÂüÿÿH‹xúÿÿH‹ YŠ H‹µÈúÿÿH‹½°úÿÿHÁØ ènŒÿÿ…À…Á H‹…˜úÿÿ‹Pú €„I ¸ ƒú‡nüÿÿéfüÿÿ¸ ö¢ˆ „{ûÿÿI‹NhH‹½€úÿÿHû" 1À¾ è=ÙüÿH‹…˜úÿÿHcPú €„d ¸ ƒú‡8ûÿÿé0ûÿÿH‹½˜úÿÿè§' fïÀH ܯÿÿfo½@úÿÿI‰ÄH… ûÿÿfo0úÿÿ…xûÿÿH‰…`ûÿÿH½°ÿÿfHnÁfHnàH‹…˜úÿÿ)½ ûÿÿflÄ)0ûÿÿHƒ¸Ð …hûÿÿ„Ï I‹„$Ø ‹P J‰H …Ò„• H‹˜úÿÿI‹V0H‹‰Ø H…Òˆm fïÀòH*ÂH‹µ˜úÿÿò ¡‹& òY†H f/Áƒ+ òH,ÐH‰QA‹Œ$à 9H …)ûÿÿM‹<$H=[Š M…ÿu4éï „ fïÀòH*ÀE1ÀL‰þèÌ M‹?H=âZŠ M…ÿ„¸ M;¼$𠄪 M9§Ø … I‹‡Ø A‹VXH`ûÿÿH‹@H…Ày£H‰ÆƒàfïÀHÑîH ÆòH*ÆòXÀë‘H‹•púÿÿH‹€úÿÿL‰÷H‹µxúÿÿèk›ÿÿH‹…˜úÿÿHcPú €…;ûÿÿH‹ÅŸˆ © …Eûÿÿ© … ö¬Ÿˆ …À ö Ÿˆ …u ö’Ÿˆ €… H‹Ÿˆ ¨€…:÷ÿÿöÄ@… © …¹ öÄ€…: © …ü º édøÿÿöCŸˆ …gýÿÿö7Ÿˆ tDI‹~pHµ`ÿÿÿè‰y H‹½€úÿÿ¾ H ê# H‰Á1ÀèŒÖüÿH‹…˜úÿÿHcPú €…¥øÿÿöꞈ tCI‹~xHµ`ÿÿÿè<y H‹½€úÿÿ¾ H½é# H‰Á1Àè?ÖüÿH‹…˜úÿÿHc@= €…€øÿÿ¸ é‚øÿÿH‹½ úÿÿL‰òH‰ÞèI éAùÿÿH‹…úÿÿI‹¶€ H‹¸HX èŽÅ H ú¨" H…ÀtH‹H H‹½€úÿÿHDé# ¾ 1ÀèÄÕüÿH‹…˜úÿÿHcPú €…Êõÿÿé˜þÿÿA·Žœ H‹½€úÿÿHª" 1À¾ è†ÕüÿH‹…˜úÿÿHcPú €…põÿÿéMþÿÿA·Žš H‹½€úÿÿHØ©" 1À¾ èHÕüÿH‹…˜úÿÿHcPú €…õÿÿéþÿÿI‹N8H‹½€úÿÿH˜©" 1À¾ èÕüÿH‹…˜úÿÿHcPú €…Àôÿÿé»ýÿÿH‹…˜úÿÿH‹•XúÿÿI¾ð H‹€úÿÿH‹ppè-ÿÿH‹…˜úÿÿHcPH‹3ˆ ú €…õõÿÿé²ýÿÿI‹†À H‰…húÿÿHƒÀA€¾ž t H‹…húÿÿHƒÀHƒ½húÿÿ „öÿÿH‹húÿÿHƒ9 „ öÿÿH –·" L‰úÿÿL‹€úÿÿH‰`úÿÿH žÜ# H‰úÿÿH‰ÃHÇ…ˆúÿÿ H‰XúÿÿL‰½úÿÿL‰µPúÿÿél H… ûÿÿH‰ÇH‰…(úÿÿè<Ö H…`ûÿÿH‰ÇH‰… úÿÿè&Ö H‹…PúÿÿL‰úL‹½xúÿÿH‹(úÿÿ¶°– L‰ÿèß> H‹…PúÿÿL‰òL‰ÿH‹ úÿÿ¶°– è¿> H‹…˜úÿÿL‹…HûÿÿHcP¸ ú €t ƒú¸ HFÂH€H‹½0ûÿÿL‰ÂL‰éI‹tÄHÁî)ƒæèý L‰ñ¾ L‰ïH‹•Xúÿÿ1Àè9ÓüÿH‹…˜úÿÿL‹…ˆûÿÿHcP¸ ú €t ƒú¸ HFÂH€H‹½pûÿÿL‰éL‰ÂI‹tÄHÁî)ƒæèœü H‹½ úÿÿè€Õ H‹½(úÿÿètÕ H‰ÞL‰ïHƒÃè5œÿÿH‹húÿÿHƒ…ˆúÿÿH‹…ˆúÿÿH;ƒy L‹;H‹•`úÿÿL‰ï1À¾ L‹sL‰ùè†ÒüÿH‹…˜úÿÿHcP¸ ú €t ƒú¸ HFÂH€AöDÄ …@þÿÿH‹•XúÿÿL‰ñL‰ï1À¾ è9Òüÿé`ÿÿÿH‹…˜úÿÿH‹•XúÿÿI¾Ð H‹€úÿÿH‹p`èoªÿÿH‹…˜úÿÿHcPH‹ušˆ ú €…Sóÿÿéÿúÿÿö^šˆ …Úöÿÿ¸ évðÿÿD‹xIc×Aÿ €„ô Aƒÿ‡y IcÇHkÀ(AöD …ï IcÇHkÀ(AöD€„ D‰øHkÀ(€=±¸‰ A‹D‰…húÿÿtnIƒ¾¸ tdDˆ@úÿÿèÐ; H‹•˜úÿÿE1ÉL‰ñI‰Â‹ šˆ APE1ÀH‹½ úÿÿL‰ÖL‰•XúÿÿPèîÙ AYAZL‹•Xúÿÿ…ÀD¶@úÿÿ•ÀM…Ò”ÂЄ— H‹µ€úÿÿ¿ DˆXúÿÿè âüÿö…húÿÿ …~ D¶XúÿÿQL‹ 븉 1ÒL‰îÿµ€úÿÿL‹…ˆúÿÿL‰÷‹húÿÿDˆ`úÿÿè¼* H‹…˜úÿÿ^D¶`úÿÿ_HcPú €„f ƒú¸ HGÐHkÂ(AöD uH‹…˜úÿÿö@(tVD‰øHkÀ(A€< uHL‹½€úÿÿº ¾ H=ôê" DˆˆúÿÿL‰ùè‘éüÿH‹•púÿÿL‰ùL‰÷H‹µxúÿÿè”ÿÿD¶ˆúÿÿH‹…˜úÿÿHc@= €„Z ƒøº HGÂHkÀ(AöD €tWI‹vPH…ötNM‹NHM…ÉtEIkÁd1Ò¹d AWVH‹½€úÿÿDˆˆúÿÿH÷ö1Ò¾ ÷ñA‰Ð‰ÁH£" 1Àè•ÏüÿD¶ˆúÿÿXZE„Û…Ý L‹½€úÿÿH‹úÿÿL‰÷H‹•xúÿÿH‹µpúÿÿM‰øèkÜÿÿL‰þ¿ èþàüÿH‹…˜úÿÿHc@= €„¢ ƒøº HGÂHkÀ(AöD @„ÉèÿÿH‹xúÿÿH‹vNŠ H‹µÈúÿÿH‹½°úÿÿHÁØ èÄÿÿ…À„™èÿÿ¿ è‚éüÿéŠèÿÿI‹†À H‰…`úÿÿHƒÀA€¾ž t H‹…`úÿÿHƒÀH‹`úÿÿH…É„KðÿÿHƒ9 „AðÿÿH`ûÿÿHµ ûÿÿL‰½PúÿÿL‰µhúÿÿI‰ÏI‰ÆL‰(úÿÿI‰õH‰ úÿÿH‹€úÿÿHÇ…ˆúÿÿ éæ HcÐHkÒ(AöD t&H‹•HûÿÿH€H‹½0ûÿÿH‰ÙI‹tÄHÁî)ƒæèÍ÷ H‰Þ¿/ èÀßüÿH‹½xûÿÿH‰ÚL‰þè~é H‹…˜úÿÿHc@= €„D ƒø‡ HcÐHkÒ(AöD t&H‹•ˆûÿÿH€H‹½pûÿÿH‰ÙI‹tÄHÁî)ƒæèZ÷ L‰öH‰ßIƒÆè —ÿÿL‰ÿè3Ð L‰ïè+Ð H‹`úÿÿHƒ…ˆúÿÿH‹…ˆúÿÿH;ƒ L‰ïè¤Ï L‰ÿèœÏ M‹FI‹L‰éH‹…húÿÿH‹½xúÿÿL‰…Xúÿÿ¶°– èq; H‹…húÿÿH‹•XúÿÿL‰ùH‹½xúÿÿ¶°– èM; H‹½8ûÿÿH‰ÚL‰îè{è H‹…˜úÿÿHc@= €tcƒø†Žþÿÿöz•ˆ „¶þÿÿH‹•Hûÿÿ¸ é†þÿÿö\•ˆ „ ÿÿÿH‹•ˆûÿÿ¸ éÛþÿÿö•ˆ „íþÿÿH‹•ˆûÿÿ¸ é½þÿÿöø”ˆ „\þÿÿH‹•Hûÿÿ¸ é,þÿÿH‹Ù”ˆ ¨@„ÔëÿÿM‹Ž° M…É…ëÿÿé¿ëÿÿö¸”ˆ @…qòÿÿ¸ é)ïÿÿL‹½úÿÿL‹µPúÿÿL‹úÿÿH‹úÿÿé±íÿÿò\ÁòH,ÐH‰QHºy?éÆóÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀé~óÿÿI‹†À H‰…PúÿÿHƒÀA€¾ž t H‹…PúÿÿHƒÀH‹PúÿÿH…É„DíÿÿHƒ9 „:íÿÿH`ûÿÿL‰½ úÿÿL‹½€úÿÿH‰húÿÿH «®" H‰`úÿÿH ûÿÿH‰(úÿÿH ³Ó# H‰úÿÿH‰ÃHÇ…ˆúÿÿ H‰XúÿÿL‰úÿÿéè HcÐHkÒ(AöD t&H‹•HûÿÿHkÀ(H‹½0ûÿÿL‰ùI‹tHÁî)ƒæè©ô H‹•XúÿÿL‰éL‰ÿ1À¾ èàÊüÿH‹…˜úÿÿHc@= €„« ƒø‡„ HcÐHkÒ(AöD t&H‹•ˆûÿÿHkÀ(H‹½pûÿÿL‰ùI‹tHÁî)ƒæè<ô H‰ÞL‰ÿHƒÃèí“ÿÿH‹½húÿÿèÍ H‹½(úÿÿèÍ H‹PúÿÿHƒ…ˆúÿÿH‹…ˆúÿÿH;ƒÇ H‹½(úÿÿèzÌ H‹½húÿÿènÌ L‹L‹kA¶¶– H‹(úÿÿH‹½xúÿÿL‰ÂL‰…úÿÿè"5 L‹…úÿÿH…ÀtH‹…0ûÿÿH‹P ö‚Ü uL@L+ A¶¶– H‹húÿÿL‰êL‰…úÿÿH‹½xúÿÿèÖ4 L‹…úÿÿH…ÀtH‹…pûÿÿH‹P ö‚Ü uLhL+(H‹•`úÿÿL‰ÁL‰ÿ1À¾ èvÉüÿH‹…˜úÿÿHc@= €tcƒø†-þÿÿöõ‘ˆ „UþÿÿH‹•Hûÿÿ¸ é%þÿÿöבˆ „¤þÿÿH‹•ˆûÿÿ¸ étþÿÿö‘‘ˆ „†þÿÿH‹•ˆûÿÿ¸ éVþÿÿös‘ˆ „ûýÿÿH‹•Hûÿÿ¸ éËýÿÿèîÉüÿI‹‡@ H‹€([ H‹H‰…púÿÿH9ÈtTDˆ`úÿÿL‰(úÿÿI‰ÍH‰ úÿÿ‰ÓL‰ïè À H‰Çè·ÌüÿM‹m 9ÃLØL9púÿÿuÞ‰ÚD¶`úÿÿL‹(úÿÿH‹ úÿÿA‰— ‰ÑéííÿÿL‹½PúÿÿL‹µhúÿÿL‹(úÿÿH‹ úÿÿéãéÿÿA¿ öÓˆ …v ¸ é€öÿÿI‹„$Ø Ç@ éëÿÿH‹˜úÿÿH‹IHƒù‡°ëÿÿH=¥ ! Hc4Hþ>ÿæèâ I‹„$Ø éYïÿÿ¿ èkâüÿé0îÿÿI‹‡@ 1ÒH=¶JŠ H‹°([ èºÔ éïÿÿH‹€úÿÿH‹µÈúÿÿH#›" H‹½°úÿÿèõ éý÷ÿÿL‹½ úÿÿL‹úÿÿH‹úÿÿé éÿÿƒ¥húÿÿßD¶`úÿÿévöÿÿA‹v\I‹¾° L…`ûÿÿH ¸gÿÿL‹€úÿÿº Ç…`ûÿÿ fÇ…dûÿÿ è¤î €½eûÿÿ „Íèÿÿ€½dûÿÿ „ÀèÿÿM‹†° H‹½€úÿÿ1ÀH l›" Hq›" ¾ èÒÆüÿé“èÿÿH‹>ˆ A¿ © „ˆ A‹vXH‹½xúÿÿDˆXúÿÿèŽ5 D¶XúÿÿH‰…húÿÿH‹…xúÿÿHƒ¸È A‹†ˆ t‰ÂƒâƒúHƒhúÿÿÿ© …z © „T L‹…¸úÿÿM…À„< IƒÀ-E1ÉH‹…˜úÿÿHc@= €„ý ¹ ƒøHcÑHBÐHkÒ(I‹TöÆt €â€uƒøHGÁHkÀ(AöD „ M…À„• ‹húÿÿDˆXúÿÿM‰ÁH4™" Lp $ ÁáH‹½€úÿÿ¾ 1Àè®ÅüÿD¶Xúÿÿ‰Â…Àx(‹ HŠ 9 …ÒtaHÌ9Ê}BƒÈ ƒÀ‰ HŠ 9Ð]H‹…˜úÿÿHcPH‹Þˆ ú €t1ƒú¸ HBÂé¬óÿÿM…É…ú ƒ=ÁGŠ ˆæ ‹µGŠ 1Ò뱨€…”óÿÿº éœôÿÿ)ÐH‹½€úÿÿL· $ H”|" ‰Á¾ 1ÀDˆhúÿÿèïÄüÿD¶húÿÿéjÿÿÿH‹½púÿÿDˆXúÿÿèï7 D¶Xúÿÿ„ÀtSHƒ½àúÿÿ t-L‹…øúÿÿM…À…hþÿÿM‹Néfþÿÿ¸ é¨ôÿÿ¸ é`õÿÿH‹½xúÿÿL‰òH‰Þè 8 D¶Xúÿÿë·M‹NE1Àé*þÿÿAƒ~\ I‹Ž° †Øãÿÿ¶AD¶IHŠ¨$ A‰À‰ÁAƒáAÀèƒáAƒàH‹½€úÿÿ¾ 1ÀèÄüÿPÿƒú ‡¼çÿÿ¹" )ÁH‹½€úÿÿL¦ $ Hƒ{" 1À¾ èçÃüÿéçÿÿH‹µ€úÿÿ¿( L‰0úÿÿDˆ@úÿÿL‰…XúÿÿèlÕüÿH‹µ€úÿÿH‹½°úÿÿè9ì º H‹€úÿÿ¾ H=÷–" èìÜüÿL‹0úÿÿD¶@úÿÿL‹…Xúÿÿé†ýÿÿH‹µ€úÿÿ¿ L‰•ˆúÿÿè ÕüÿE1Ûévòÿÿ1Òé¿ýÿÿ‹húÿÿDˆXúÿÿLâ$ Hž–" ÁáéfýÿÿH‹˜‹ˆ öÄ„,ýÿÿ¨€…$ýÿÿ¸ é ýÿÿM‹éÃüÿÿE1ÀE1Éé¸üÿÿAƒ~\ M‹Ž° †fâÿÿA‹A¹è 1Ò¾ H‹½€úÿÿL‰húÿÿô ÷ñA¶ H‡–" A‰À1Àè¦ÂüÿL‹húÿÿA‰ÀA¶I„ÉuA@ÿƒø ‡3æÿÿ¹" D)Áéqþÿÿ‰…húÿÿA¶¾ H‹½€úÿÿiÀè ™÷ù¹ ƒÀ™÷ùH8–" ‰Á1Àè?ÂüÿD‹…húÿÿAÀë Aƒ~\I‹Ž° †§áÿÿ¶ H‹½€úÿÿHÞ•" 1À¾ ƒáèÂüÿPÿƒú ‡¢åÿÿéáýÿÿAƒ~\ I‹Ž° †dáÿÿD¶I¶IHî¥$ E‰ÈÀéAƒáAÀè¶ÉAƒàé†ýÿÿ1ÀH½ðûÿÿ¹ I‹¶° óH«H À”" H=DÑ" Aƒ~\fHnáfHnÇH ¬”" H‰µhúÿÿflÄH=–”" fHné…øûÿÿfHnÇH TÕ" H=”" flÅfHnñH t”" …üÿÿfHnÇH=Ì$ fHnùflÆH üÓ" …üÿÿfHnÇH=E”" fHnáflÇH ”" …(üÿÿfHnÇH=”" fHnéflĹ@ …8üÿÿfHnÇH½ðüÿÿóH«flÅHΓ" H Ó" fHnð)…PüÿÿfHnÁH™”" flÆH‰… ýÿÿ)…ðüÿÿ†0äÿÿ¶D¶NH‰ÂA‰ÂÀèƒâ Aƒâ D¶ÀH‹ŒÕðûÿÿH…É„! H‹½€úÿÿHK”" ¾ 1Àè1ÀüÿA‰ÁE1ÒL‰`úÿÿH‰(úÿÿM‰ÕD‰Ëë#H‹½€úÿÿL‰Ù¾ 1ÀHA”" èø¿üÿÃIƒÅH‹…húÿÿ·@D9莉 H‹µhúÿÿL‰èHÁà¶LL‹D ƒá?‰ÊL‹œÕðüÿÿM…ÛuŸH‹½€úÿÿHô“" ¾ 1Àèš¿üÿÃë Aƒ~\ I‹Ž° † ßÿÿH‹IH‹½€úÿÿHk“" 1À¾ èf¿üÿPÿƒú ‡ãÿÿéFûÿÿA‰ÙL‹`úÿÿH‹(úÿÿAAÿƒø ‡äâÿÿ¹" D)Éé"ûÿÿH‹½€úÿÿD‰Ñ¾ 1ÀH;“" è ¿üÿA‰Áé×þÿÿAƒ~\ I‹Ž° †yÞÿÿD¶A¶I¾ 1ÀH‹½€úÿÿH†’" Aƒàè̾üÿPÿƒú ‡mâÿÿé¬úÿÿAƒ~\ Æ…hÿÿÿ HÇ…`ÿÿÿ I‹¶° †OâÿÿL‹FH…`ûÿÿH%! H‰…húÿÿL‰…`ûÿÿH‹…húÿÿ¶„ÀtV¶øö:—t„ÀxHƒÁHƒùuÚL‰…`ÿÿÿ¶H‹½€úÿÿ¾ 1ÀHÉ‘" L`ÿÿÿƒáè#¾üÿPÿƒú ‡ÄáÿÿéúÿÿH…_ûÿÿƒùtµHƒÁ€< tñë°f. „ ó úUH‰åAWAVI‰þAUI‰õATL%££ˆ SHƒìH‹ —£ˆ dH‹%( H‰EÈ1ÀL9ãu ë H‹L9ãtH{L‰öèÌÍüÿ…ÀuèH…ÛuhL‰÷è«ÁüÿHxI‰ÇèÑüÿH‰ÃH…ÀtLHxIWL‰öè¸üÿH‹8£ˆ L‰kH‰ -£ˆ H‰CL‰#H‰1ÀH‹UÈdH+%( uHƒÄ[A\A]A^A_]øÿÿÿÿëÛè/¾üÿff. „ @ ó úUH‰åAWAVAUATSLœ$ °ÿÿHì Hƒ $ L9ÜuïHì8 fïÀH‰½Ø®ÿÿH½ð®ÿÿH‰µÐ®ÿÿ1ö‰•à®ÿÿºÿÿÿÿ‰Ì®ÿÿ1ÉdH‹%( H‰EÈ1ÀH‹K{Š …¯ÿÿ…ø®ÿÿH‰…ð®ÿÿÇ…¯ÿÿ …¯ÿÿ…(¯ÿÿè©Q I‰ÇH= ðÿÿ‡Â è¥ì ¹ º LÀ¯ÿÿI‰ÁLô" L‰ï1À¾ èÙüÿL‰ïè#ÅüÿI‰ÆH…À„Ä Ç…ä®ÿÿ L‰øM‰÷I‰Æ @ L‰ÿèÅüÿH‰ÃH…À„ì ¶C<t„ÀuàH‰ÞL‰ïèâ „ÀtÑ€{.LCuA€x tÀ€{.„þ H…À¿ÿÿ¾ L‰éH‰ÇH‰…À®ÿÿH‰Ã1ÀHq" è,» H5 œ" H‰ßè]ÁüÿH…À…tÿÿÿH‹½À®ÿÿèhÄüÿH‰…è®ÿÿH…À„XÿÿÿL‰¨®ÿÿë € ¶C<…¬ H‹½è®ÿÿè@ÄüÿH‰ÃH…ÀuàH‹½è®ÿÿL‹¨®ÿÿèeÃüÿL‰ÿè ÄüÿH‰ÃH…À…ÿÿÿL‰ðM‰þL‰÷I‰Çè?ÃüÿL‰ÿè÷S H‹EÈdH+%( …˜ ‹…ä®ÿÿHeØ[A\A]A^A_]à € A€x.…÷þÿÿA€x „¢þÿÿéçþÿÿ D ‰…ä®ÿÿë©„À„ HƒÃH5 " H‰ßèUÀüÿH…À…0ÿÿÿ‹à®ÿÿ9ä®ÿÿ2ÿÿÿHc…ä®ÿÿHƒìH‹Ð®ÿÿLÇo" L‹À®ÿÿHcµÌ®ÿÿº H‹<ÁSHÇÁÿÿÿÿL$Å M‰é1Àè ×üÿH‰ß¾. ècÁüÿL¥Ø®ÿÿH‰ÙHÇ_" H)ØI‹<$HÀÏÿÿHp1Àè©ÀüÿM‹$L‰éH‰ßHmŽ" ¾ 1Àè\¹ H5Fz# H‰ßèÑüÿZYH‰…¸®ÿÿH…À„_þÿÿH…ÀßÿÿH@¯ÿÿH‰…°®ÿÿf D H‹•¸®ÿÿH‹½°®ÿÿ¾ è¸ÃüÿH…À„ô H‹½°®ÿÿè£÷ I‰Ä¶ <#tÉ„ÀtÅ D H5>l" L‰çè¿üÿH…Àt¬Hxès÷ H5Ò" H‰ÇI‰Äè!Çüÿ…ÀtƒÀM‰áLÕ^" H‰ßHcð¹€ º 1ÀèÙÕüÿI‹†([ L‹(L9èuë@ „ M‹m M;®([ t+L‰ïè;° H‰ÞH‰Çè€Éüÿ…ÀuÜA€<$ …aÿÿÿé ÿÿÿ @ H‹½¸®ÿÿè<½üÿéKýÿÿH‹½À®ÿÿH‰Þè¨Þ „À…4ýÿÿéãýÿÿH‹½¸®ÿÿè½üÿƒ…ä®ÿÿéýÿÿL‰ÿè[Q Ç…ä®ÿÿÿÿÿÿéUýÿÿèG¹üÿ € ó úUH‰åAWAVAUATSHì Hƒ $ Hìx ¹ H` ó~50pˆ ó~=Pü… H h_" L=Ý´" 5›pˆ flÿdH‹%( H‰EÈ1ÀH±“# A‰ýI‰ôfHnÐHçr# H½ âÿÿ)½páÿÿfHnÀHÔ9# H‰½˜áÿÿH5GÐÿÿfHnØH C# Æ…¤áÿÿ fHnàH¦v" Æ…¥áÿÿ fHnèHåc" Æ…¦áÿÿ fHnÈ1ÀÆ…§áÿÿ óH«¹6 H½€âÿÿÆ…âÿÿH‰½áÿÿóH«)µâÿÿó~51pˆ H *OÿÿH‰µ€âÿÿH5Ü”ÿÿH½ æÿÿ56oˆ H‰•ÀâÿÿHÐÙ )µ âÿÿó~5Éoˆ H‰•0ãÿÿHÃkÿÿ5doˆ fHnúHÇ…¨áÿÿ HåSÿÿ)µ°âÿÿfHnñH ‚œÿÿflöµøâÿÿfHnöH5¤ÿÿ5Änˆ )µ ãÿÿó~5moˆ 56oˆ HÇ…ðáÿÿ )µ@ãÿÿfHnñH pVÿÿ5Ioˆ )µPãÿÿfHnöH5ÆSÿÿfl÷fHnúH&t µhãÿÿfHnñ¹ 5fnˆ f‰°ãÿÿ¹$ óH«µxãÿÿH¸ D fHnöfl÷H‰… æÿÿHÔjŠ H yŠ" fHnøµˆãÿÿH;]" fïö)µÐáÿÿH52g" H=½Œ" H‰…ÀæÿÿH…§áÿÿ)µ°áÿÿ)µÀáÿÿ)µàáÿÿfHnóH ¥Á# fl÷fHnøHÕ™$ H‰•¨ãÿÿH‰… çÿÿH¸ v H–" H‰…`çÿÿH<jŠ µ¨æÿÿfHnñH ®n" Ç…Øáÿÿ fl÷fHnøH3$$ H‰…€çÿÿH¸ L H‰…ÀçÿÿHf:Š µçÿÿfHnöH5Ù‰" Ç… çÿÿ fl÷fHnøHW™$ H‰…àçÿÿH¸ l H‰… èÿÿH!j" µhçÿÿfHnóH ˜‰" fl÷H‰…(èÿÿH<‰" µÈçÿÿfHnñH ž‰" H‰…@èÿÿHÊ”ÿÿH‰…XèÿÿH$‰" H‰…ˆèÿÿH%‰" H‰… èÿÿHЛ Ç…Pèÿÿ H‰…¸èÿÿH¸ s H‰…àèÿÿHŸ‹" H‰…èèÿÿHɘ$ Ç…€èÿÿ fHnøHs ÿÿH‰…éÿÿfl÷H¸ g H‰…@éÿÿHp9Š fHnøµøèÿÿfHnöH°˜$ fl÷fHnøH…¨áÿÿÇ…°èÿÿ µHéÿÿfHnòH5“Z" H³ˆ" Ç… éÿÿ fl÷fHnøHnˆ" µXéÿÿfHnóH Y# Ç… êÿÿ fl÷fHnøHVˆ" H‰…êÿÿHNˆ" µ¨éÿÿfoðÇ… ëÿÿ fl÷fHnøH NÿÿH‰…8êÿÿH¸ i µ¸éÿÿfHnñH –w" fl÷H‰…`êÿÿHdqŠ fHnøµêÿÿfHnöHÊY" fl÷fHnøH¸ d Ç…€ëÿÿ µhêÿÿfoðH5h‰" fl÷H‰…ÀêÿÿHû7Š fHnøµxêÿÿH˜—$ fHnòfl÷H‰…àêÿÿH…¥áÿÿHL’# fHnøµÈêÿÿHTw" fHnófl÷H‰…@ëÿÿH…¦áÿÿH S‡" fHnøµ(ëÿÿfHnñH0w" fl÷H uc" µˆëÿÿfHnöH5Y" H‰… ëÿÿH¸ k H‰…àëÿÿHô˜‰ Ç…@ìÿÿ fHnøH‚Y" Ç… íÿÿ fl÷fHnøH̘‰ µèëÿÿfoðÇ… îÿÿ fl÷fHnøH¸]" µøëÿÿfHnòHX" Ç…àîÿÿ fl÷fHnøH¸ G H‰… ìÿÿHœ6Š µHìÿÿfoðÇ…@ïÿÿ fl÷fHnøHt–$ H‰…ÀìÿÿH Y" H‰…íÿÿHp!$ µXìÿÿfHnóH t]" fl÷fHnøHíÇ µ¨ìÿÿfoóH‰…8íÿÿfl÷H¸ F H‰…`íÿÿHÚ•" H‰…híÿÿH)–$ fHnøH5SÿÿµíÿÿfoôH‰…˜íÿÿfl÷H¸ a H‰…ÀíÿÿHÀ5Š fHnøµxíÿÿHdX$ fHnñfl÷H‰…àíÿÿH¥—‰ H p…" fHnøµÈíÿÿfHnöHn—$ fl÷fHnøH5^…" H¸ S µ(îÿÿfHnòH…" fl÷H‰…€îÿÿHg—‰ fHnøµ8îÿÿfHnóH:\" fl÷fHnøHÓ—‰ µˆîÿÿfoñH B…" fl÷fHnøH —$ µ˜îÿÿfHnñH Í[" fl÷H‰… ïÿÿHµ„" µèîÿÿfHnðH —$ fHnøHAcÿÿµ˜áÿÿÇ…pïÿÿ H‰…xïÿÿH8$ H‰…¨ïÿÿHô–$ H‰…ÀïÿÿH–IÿÿµHïÿÿfHnöH5T[" fl÷H‰…ØïÿÿHL„" µXïÿÿfHnðHD„" H‰… ðÿÿH aÿÿµ˜áÿÿH‰…8ðÿÿH:„" µðÿÿfHnðH˜–$ H‰…€ðÿÿHZ`ÿÿµ˜áÿÿH‰…˜ðÿÿHÅ•‰ fHnøµhðÿÿfHnòH…–$ fl÷fHnøHõ•‰ Ç… ïÿÿ µÈðÿÿfoñHTR# Ç…Ðïÿÿ fl÷fHnøH‡–$ µØðÿÿfHnóH ñZ" Ç… ðÿÿ fl÷fHnøH¸ C flÏH‰…€ñÿÿH53Š fHnø8ñÿÿfoÍHÆU" flÏfHnøH¸ c µ(ñÿÿflïH‰…àñÿÿH•‰ ˆñÿÿfHnÉH [Î" ˜ñÿÿfHnèH –$ Ç…0ðÿÿ flÍfHnèHÚ”‰ Ç…`ðÿÿ Ç…ðÿÿ Ç…Àðÿÿ Ç… ñÿÿ èñÿÿfHnÎH5Z" Ç…@òÿÿ flÍfHnèH -$ øñÿÿfHnÊHSq" Ç… òÿÿ flÍfHnèH`”‰ HòÿÿfHnËH r‚" Ç… óÿÿ flÍfHnèHÛ,$ XòÿÿfHnÉH M‚" Ç…`óÿÿ flÍfHnèHuˆ ¨òÿÿfHnÎH5vp" Ç…Àóÿÿ flÍfHnèHéc$ H‰… óÿÿHÔ1Š ¸òÿÿfHnÊHï" Ç…€ôÿÿ flÍfHnèHÖ”$ H‰…€óÿÿH˜1Š óÿÿfHnËH Å" Ç…àôÿÿ flÍfHnèHÔ$ H‰…àóÿÿH¸ I hóÿÿfHnÉH ˜" flÍH‰… ôÿÿH…¤áÿÿfHnèÈóÿÿfHnÎH¥”$ flÍH‰…@ôÿÿH|’‰ H5{" fHnè(ôÿÿfHnÊH¬”$ flÍH‰… ôÿÿH…ÈãÿÿH]" fHnèˆôÿÿfHnËH£”$ flÍH‰… õÿÿH…ÉãÿÿH B" fHnèèôÿÿfHnÉHì€" flÍH‰…`õÿÿH…ÊãÿÿH $" fHnèHõÿÿfHnÎHa”$ flÍH‰…ÀõÿÿH…ËãÿÿH5" fHnè¨õÿÿfHnÊH`”$ flÍÇ…@õÿÿ Hé€" Ç… õÿÿ Ç… öÿÿ öÿÿfHnËH Ò€" H‰… öÿÿH…ÏãÿÿÇ…`öÿÿ fHnèH(”$ H‰…€öÿÿflÍH…ÌãÿÿfHnèH2”$ höÿÿfHnÉH‰…àöÿÿflÍH…ÍãÿÿH €" fHnèH!”$ ÈöÿÿfHnÎH‰…@÷ÿÿflÍH…ÎãÿÿH5«{# fHnèH”$ (÷ÿÿfHnÊH‰… ÷ÿÿflÍH…ÐãÿÿH.€" fHnèH”$ ˆ÷ÿÿfHnËH‰… øÿÿflÍH…ÒãÿÿH i_" fHnèH”$ è÷ÿÿfHnÉH‰…`øÿÿflÍH¸ f H ÿZ" H‰… øÿÿH ‰ fHnèHøÿÿfHnÎHCP" flÍH‰…ÀøÿÿHº+Š H5¾l" fHnè¨øÿÿfHnÊHÇ“$ flÍH‰… ùÿÿH½‰ H½k# fHnèùÿÿfHnËHΓ$ flÍH‰…€ùÿÿH~" H ÿP" hùÿÿfHnÈHò$ ˜áÿÿfHnèÇ…Àöÿÿ ÈùÿÿfHnÉH / # Ç… ÷ÿÿ flÍØùÿÿfHnÎH5â $ Ç…€÷ÿÿ Ç…à÷ÿÿ Ç…@øÿÿ Ç… ùÿÿ Ç…`ùÿÿ Ç…Àùÿÿ Ç…ðùÿÿ H+h Ç… úÿÿ H‰…øùÿÿHgŠ Ç…€úÿÿ fHnèHUa$ flÍH‰…@úÿÿH±Ž‰ fHnè(úÿÿfHnÊHäO" flÍH‰… úÿÿHˆŽ‰ H~" fHnèˆúÿÿfHnËHº$ flÍH‰… ûÿÿH…äÿÿH ò}" fHnèèúÿÿfHnÉH‰[$ flÍfHnèH2Ž‰ Ç…àúÿÿ flåHûÿÿfHnÎH Ó}" ¥XûÿÿfHnàH§l" H5Ç}" flÌH‰…ÀûÿÿH4Ž‰ fHnà¨ûÿÿfHnÊH ’$ flÌfHnàHô‰ Ç…@ûÿÿ flÜüÿÿfHnËHy}" üÿÿfHnØH.}" H j" Ç… ûÿÿ flËfHnØH§‰ hüÿÿfoÈÇ… üÿÿ flËfHnØHÊ‘$ xüÿÿfHnÉH i" Ç…`üÿÿ flËfHnØH]‰ fHnàÈüÿÿfoÈH®‘$ Ç…Àüÿÿ flËfHnØH茉 flÃØüÿÿfHnÎH5#i" flÌfHnà…8ýÿÿHŽ‘$ fHnÂH‰… ýÿÿH…ÓãÿÿHßh" flÄfHnØHt_$ (ýÿÿ…ˆýÿÿfHnÃH ‘$ Ç… ýÿÿ flÃÇ…€ýÿÿ Ç…àýÿÿ H‰… þÿÿH…èãÿÿfHnà…èýÿÿfHnÁHY$ flÄfHnØH…ðãÿÿÇ…@þÿÿ …HþÿÿfoÂfHnàH‘X$ Ç… þÿÿ flÃfHnØH…ùãÿÿ…XþÿÿfHnÆflÓflÄ•¸þÿÿfHnÐH@_$ …¨þÿÿfHnÂflÂH‰… ÿÿÿH¢$ …ÿÿÿfInÇfHnÐH ‘$ £è… Ç… ÿÿÿ )…0äÿÿfHnÇHÇ…@äÿÿ flÂfHnÐH‘$ )…PäÿÿfHnÃflÂH‰…päÿÿ)…`äÿÿHÇ…xäÿÿ èÜ@ è× è H… æÿÿL‰æL…PäÿÿH0äÿÿA¹ H‰ÂD‰ïL‰…€áÿÿH‰…ˆáÿÿèëþ Hƒ=#‹‰ ‰Ã„c Æ,bŠ H‹-bŠ €½§áÿÿ H‰…°áÿÿ¶ŽŠ‰ ˆ…ÒáÿÿtÆfXŠ Æ…°ãÿÿ è¼ A‰Å…À… ƒû~ M‹4$L‰÷èQ§üÿH‰…háÿÿHƒø‡` E1ÿE1ö€=Ì(Š t €=Â(Š …r fƒ½âÿÿ t‹…(âÿÿ;®kˆ v‰¦kˆ è1Ó H‰ÇèùÒ …Û…± M…ÿ„à M…öMD÷€=C(Š „d {HcÿHÁçè5¶üÿI‰ÅH…À„C L=¶U" M‰uM‰} Héy" A¾ I‰E¸ ƒû~&IcÆSþIt$H‰ÓI|Å HÁâèüÿB3H˜HÁàIÇD L‰îL‰ÿèU¸üÿL‰ïèŸüÿ¿ÿÿÿÿèSüÿ Hƒ=à'Š …AÿÿÿL‰ðL ø…5ÿÿÿI‹<$H5©v" 趉ÿÿI‹<$H5ºs" I‰ÇH‰…háÿÿ蜉ÿÿI ÇI‰Æ„ M‹<$DkÿL‰ÿèà¥üÿHƒøvIDý€8t„ ¿( èFÉ L‰öH‰ÇH‰…˜áÿÿèP=ÿÿL‹…˜áÿÿ…ÀA‰Ç…È I‹@ H…Àt ¶„Òt€ú<”ÂHƒÀ¶ÒA׶„ÒuéIxL‰…˜áÿÿèÉ L‹…˜áÿÿIxèþÈ L‹…˜áÿÿIx èîÈ H‹½˜áÿÿè‹žüÿE9ýŒ E‰ýH½åÿÿ胲üÿ…ÀˆG 覶üÿ…Àˆ¹ …¤ ‹½åÿÿ¾ è8©üÿ‹½åÿÿèÝŸüÿM‹4$L‰÷èá¤üÿHƒøvIDý€8t„8 €=/&Š „ò {HcÿHÁçè!´üÿI‰ÆH…À„/ H‹…háÿÿL=›S" M‰>I‰F¹ º( ¾ ¿ H»w" I‰F¸0 L®w" M‰>H=¦w" I‰<6H5׊" I‰4AU9Ó~:HcÁD)ëHcÒ‰˜áÿÿI<ÆCþLÅ I4ÔL‰Âè©šüÿ‹˜áÿÿD ÿH˜HÁàIÇ L‰öL‰ÿèöµüÿL‰÷è>üÿ¿ÿÿÿÿèôªüÿ @ º L‰ÿL‰öH9ÐHFÐE1ÿèöžüÿH‹háÿÿ…À„ º L‰öH=…Š" H9ÑHFÑE1öèÉžüÿ…À…WüÿÿI‹|$H54q" è ‡ÿÿI‰ÆH…À…:üÿÿH‹ í Š ºG ¾ H=|Œ$ è—¸üÿA½ÿÿÿÿé @ Hƒ=˜†‰ …ûÿÿHƒ=’†‰ …ûÿÿHƒ=Œ†‰ …sûÿÿ€=;†‰ „mûÿÿéaûÿÿ @ M…ötC{Æb$Š HcÿHÁçè]²üÿI‰ÅH…À„k L=ÞQ" L‰pA¾ L‰8¸ é/üÿÿ H‹½¨áÿÿH…ÿt"H‹]!Š ‹5_!Š èb~ H‰[!Š H…À„;ÿÿÿHƒ=2$Š „ H‹áÿÿH½°áÿÿºÿÿÿÿ1öèŠ3 I‰ÆH= ðÿÿ‡ï €½¥áÿÿ u €½¦áÿÿ t-¶•¤áÿÿL‰÷H‹5€ Š Ç…¸ãÿÿ è W €½¦áÿÿ …œ €½¤áÿÿ t Ç…¸ãÿÿ I~@èp® …Àˆx H½åÿÿèÌ—üÿ€½Ðáÿÿ …¯ M‹nXM…ítVH½æÿÿL‰îèw®üÿ…À„ ½æÿÿx86_u3f½æÿÿ64u(€½æÿÿ u H5ît" L‰ïè@®üÿ…À„X „ I‹¾([ L‰µÀãÿÿèmD I‹¾`Z I‰ÅèÞå L‰ïH‰Æè£ €½Óãÿÿ t ƒ=g}ˆ … ö dˆ u Hƒ=|„‰ tÆ…âÿÿH‹…˜áÿÿH‹5u"Š I‰†8[ H…öt$L=b!Š L‰÷L‰úè‡T A‰Å…Àˆl L‰½Hâÿÿ¶I"Š I‹¾P[ ƒðˆÜƒ‰ H…ÿtH5 I– è©üÿ…Àˆ¬ Hƒ=F"Š „ €=ùcˆ …¹ €=dˆ …¬ €=/dˆ …Ÿ €=Jdˆ …’ €=edˆ …… €=€dˆ …x €=›dˆ …k €=¶dˆ …^ H‹½°áÿÿ1ö1À船üÿ‰Ç…Àˆð Hµ€äÿÿèâ§üÿA‰Å…Àˆ’ Hƒ½°äÿÿ „ç H‹ ¢ˆ L%›ˆ L‹-„!Š L9ãué™ f. „ H‹L9㄃ H{L‰îèÈ«üÿ…ÀuäH…Û„j H‹CH‰H Š H…À„a I‹¾P[ H5 s" ÿPXA‰Å 1ÛHƒ½ äÿÿ „ H½ äÿÿHÇ…Pâÿÿ Ç…Xâÿÿ èö I‹¾([ èCª L‰÷è+4 H‹½äÿÿèéq H‹½ äÿÿèuZ „Ût(‹5 PŠ H½r" ¿ 1Àèæ H‹§ Š H…ÀtÿP H‹=° Š è«| ‹ Š L‹5Ž Š Pÿ‰ Š …Àt*LcàXþIƒìHcÛI)ÔI‹|Þè˜üÿ‰ h Š HƒëI9ÜuçL‰÷èï—üÿH‹EÈdH+%( …Ý HÄx D‰è[A\A]A^A_]à € CÿIt$LcøH‰µáÿÿIÁ牅˜áÿÿL‰ÿè¼üÿH‹µáÿÿH…ÀI‰Å„¤ L‰úH‰Çè¾”üÿ‹½˜áÿÿ1ÉL‰îH‹Lˆ A¸ èQ L‰ïA‰Ç‰…˜áÿÿèP—üÿ{E…ÿHcÿ”Y Š HÁçèWüÿI‰ÅH…À„e ‹•˜áÿÿL=ÒL" L‰pA¾ L‰8¸ …Ò… ÷ÿÿé÷ÿÿ € I‹|$H5*n" è7ÿÿI‰ÇH…À„Z M‹4$L‰÷èüÿH‰ÁHƒø‡»ùÿÿé0öÿÿ D I‹¾([ è\¨ L‰÷èD2 H‹½äÿÿèp H‹½ äÿÿèŽX é@þÿÿ € ÆñŠ é¤ûÿÿ‹5NŠ H/W$ 1ÿ1Àèî Æ…Óãÿÿ éÅûÿÿ‹5ðMŠ 1ÿ1ÀA½ÿÿÿÿH £Ú H<U$ è¿ éZýÿÿº1 H‹ NŠ ¾ H=Šˆ$ A½êÿÿÿè÷±üÿé2ýÿÿº` H‹ &Š ¾ H=†$ A½ÿÿÿÿèϱüÿéëýÿÿf. „ èÛ Ç¡zˆ éèùÿÿA‰ÅéÅýÿÿ‹½åÿÿ1öè— üÿ‹½åÿÿè<—üÿ{HcÿHÁçè«üÿH‰ÃH…À„» L=.K" L‰pL‰8E…íŽ+ IcÕHxIt$HÁâè•’üÿAEH˜HÁàHHHPH5Xj# L‰ÿH‰4Hf‚" H‰ÞH‰ HÇ èÊüÿH‰ßè•üÿ¿ÿÿÿÿèÈ¢üÿ€xo…âõÿÿ€xp„uöÿÿéÓõÿÿ € H‹=QŠ L‰öèÙx A‰Å…À…þûÿÿH‹= Š H…ÿ„“ H‹Š L‰ñL‰â‰ÞÿPA‰Å…À…ÑûÿÿH‹ ò Š ‹58LŠ HÕ…$ 1À¿ » è L%…^ˆ ˆˆáÿÿE1ÿL‰óÆ…˜áÿÿ I‹Ž([ M‰æH‹1H9ñ„ I‰õë0 € ¸ ÿ €t ¸ ƒÿv"D9øt!M‹m L9é„× A‹}ƒÿuÎIƒ} tã‰øëÚI‹FH…Àt:ƒÿ„“ H‰ÞL‰ïèæLÿÿ…À…J I‹FH¹ H…Èt€ÌI‰FA‹}èkpÿÿ¶•˜áÿÿH¸ I#FH Е…˜áÿÿAƒÇAƒÿ„@ H‹‹([ IƒÆ(é&ÿÿÿèi¬üÿH=}m" D‹(A÷Ýèg—üÿé’úÿÿH‹ ‹Š º ¾ H=j„$ è5¯üÿépúÿÿA€> „‚ A€~t{AƒÿtuI‰Þ¶ˆáÿÿD‰ÿA½ÿÿÿÿèá7 ‹5¯JŠ Ht„$ 1ÿH‰Á1Àèˆ Hƒ½ äÿÿ …*úÿÿéFúÿÿ€xo…¾ôÿÿ€xp…´ôÿÿÆ㊠éµôÿÿH=Ýl" è¹–üÿéäùÿÿAWAƒÿ„² IƒÆ(H9ñ„—³üÿA‰×é9þÿÿHÇÞŠ º H‹ ªŠ ¾ H=òf" A½þÿÿÿèS®üÿéŽùÿÿIƒ} …bþÿÿétþÿÿI‰Þ¶ˆáÿÿ€=XŠ uI‹–([ H‹H9Ât ö@( „Ú €=Ù{‰ „Œ €=n\ˆ … I‹–([ H‹H9„l ƒx…V ö@( „? H >\ˆ € ¿ è|nÿÿH‹½äÿÿH…ÿtJD¶ Š H(äÿÿL‰öH• äÿÿL…,äÿÿèë¦ A‰Å…Àˆ˜þÿÿH‹… äÿÿH‰…Pâÿÿ‹…,äÿÿ‰…XâÿÿI‹¶([ H‹˜Š H½Øãÿÿè¬ A‰Å…À…YþÿÿH5Z,ÿÿ¿ èð–üÿ€½Èãÿÿ t1HÀ‰ÿÿH y’ÿÿH‰… âÿÿH«ÿÿfHnÁfHnÐflÂ…¸âÿÿ€½Éãÿÿ t#H†ÿÿH ¿ŽÿÿfHnÁfHnÐflÂ)…âÿÿ€½Êãÿÿ H‹$Š …Õ H…Àt*Hƒx0 tH hÿÿH‰ðâÿÿHƒx8 tHî+ÿÿH‰…Xãÿÿ€½Ëãÿÿ tH׊ÿÿH‰…¨âÿÿ€½Ïãÿÿ tH€ŒÿÿH‰…°âÿÿ€½Ìãÿÿ tHéÿÿH‰…Èâÿÿ€½Íãÿÿ tH¢FÿÿÆ…°ãÿÿ H‰…8ãÿÿ€½Îãÿÿ tfo•páÿÿ•ãÿÿ€½Ðãÿÿ t HLƒÿÿH‰…ãÿÿHΆÿÿH‰…ãÿÿH‹½áÿÿè«vÿÿ…À…” H‹½Àãÿÿèw; €½Òãÿÿ A‰Å…ò €=ðŠ …§ H‹ Š H…À„²üÿÿÿPéªüÿÿö€ …´ýÿÿH‹ H9Â…”ýÿÿ€½˜áÿÿ „°ýÿÿA€¾ …¢ýÿÿ‹5 GŠ 1ÿ1ÀAƒÍÿH$ èä éWüÿÿ € ö€ …ýÿÿH‹ H9Â…ýÿÿÆæx‰ ëE1ÿéWðÿÿA‰ÞIcÅE)îI4ÄIcÖH‰µáÿÿHÁâH‰×H‰•˜áÿÿè¥üÿH‹•˜áÿÿH‹µáÿÿH…ÀI‰Ç„õ H‰ÇèŒüÿ1ÉA¸ L‰þH‹ vˆ D‰÷è¨ù L‰ÿ‰…˜áÿÿ誎üÿ‹•˜áÿÿ{Hcÿ…Ò”®Š HÁç謤üÿ‹•˜áÿÿH…ÀI‰Æ„´ L='D" L‰8H‹…háÿÿI‰F…Ò„}ðÿÿ¸( ¹ º ¾ ¿ éƒðÿÿº ¹ ¸ éèøÿÿ1Ûé¨ùÿÿH=îg" è’üÿélñÿÿH‹ ,Š ‹5ªEŠ 1ÿ1ÀH:h" è† é7þÿÿH :eÿÿH‰ðâÿÿH…À….ýÿÿé>ýÿÿH‹…ÀãÿÿH‹€([ L‹L9È„ôýÿÿD‰áÿÿL½€äÿÿˆ˜áÿÿL‰ËL‹£Ø L‹-ŽŠ I‹|$è ¬üÿL‰þ‰ÇèœüÿfïÀI‹ $L‰ïM‹D$¾ ¸ H¡$ òH*…°äÿÿòYPC& òYHC& èÓüÿL‰çè’· I‹|$èq”üÿL‰çè)üÿH‹…ÀãÿÿHÇƒØ H‹H;˜([ …cÿÿÿ¶˜áÿÿD‹áÿÿé-ýÿÿI‰Þ¶ˆáÿÿé¡úÿÿ‹5ƒDŠ 1ÿ1ÀAƒÍÿH~" è[ é×ôÿÿ‹5dDŠ 1ÿ1ÀA½ôÿÿÿH]" è: é¶ôÿÿH=…f" è™üÿéíïÿÿI‰ÞAƒÍÿ¶ˆáÿÿé‰ùÿÿL‰æ‰ßè'!þÿA‰Åé€ôÿÿI‹ $H‹µˆáÿÿH%}$ 1ÀH‹½€áÿÿèç ‹5íCŠ 1ÿ1ÀAƒÍÿHJ~$ èÅ évüÿÿI‹<$èuÿÿH‰xŠ H…Àt!H‹½¨áÿÿƒëIƒÄH…ÿ… ðÿÿé+ðÿÿèšüÿI‹ $H‹µˆáÿÿHh|$ 1ÀH‹½€áÿÿè ç f. „ ó úUH‰åHƒìdH‹%( H‰EøH‹F Hcˆ` ƒùÿtG1À;Nð}HcÁH@HÁàHFøH‹ ;Jð}H IHÁáHJøH+H‹UødH+%( uÉÃf „ H‹FÀH+BÀëÜèñŽüÿó úUH‰åHƒìdH‹%( H‰EøH‹F Hcˆ` ƒùÿtG1À;Nð}HcÁH@HÁàHFøH‹@ ;Jð}H IHÁáHJøH+A H‹UødH+%( uÉà € H‹FàH+BàëÞèqŽüÿó úUH‰åHƒìdH‹%( H‰EøH‹F Hcˆ` ƒùÿtG1À;Nð}HcÁH@HÁàHFøH‹@(;Jð}H IHÁáHJøH+A(H‹UødH+%( uÉà € H‹FèH+BèëÞèñüÿó úUH‰åHƒìdH‹%( H‰EøH‹‡ ‹@H‹UødH+%( uÉÃè·üÿ € ó úUH‰åHƒìdH‹%( H‰EøH‹† H9‡ ”ÀH‹UødH+%( uÉÃèpüÿó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ‡Ð H‹EødH+%( uÉ1ÀÃè5üÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀÇÛŠ H‹EødH+%( uÉÃèõŒüÿ D ó úUH‰åHƒìdH‹%( H‰UøH‹— H‹MødH+ %( u H‰ð‹JL‹BH0C" H‹8H‹v1ÀÉé1‹ 蜌üÿff. „ ó úUH‰ðH‰åHƒìdH‹ %( H‰MøH‹ D‹IH‹J Hc‰` ƒùÿtIE1À;Jð}H IHÁáHJøL‹A(H‹UødH+%( u(H‹pH‹81ÀD‰ÉÉH¾v# é©Š f „ L‹BèëÉèŒüÿ D ó úUH‰ðH‰åHƒìdH‹ %( H‰MøH‹ D‹IH‹J Hc‰` ƒùÿtIE1À;Jð}H IHÁáHJøL‹A H‹UødH+%( u(H‹pH‹81ÀD‰ÉÉH.v# éŠ f „ L‹BàëÉèu‹üÿ D ó úUH‰ðH‰åHƒìdH‹ %( H‰MøH‹ D‹IH‹J Hc‰` ƒùÿtIE1À;Jð}H IHÁáHJøL‹H‹UødH+%( u)H‹pH‹81ÀD‰ÉÉHŸu# 銉 f. „ L‹BÀëÈèåŠüÿ D ó úUH‰åHƒìdH‹ %( H‰Mø1ÉH‹MødH+ %( u*H‹ H‰ðL‹‚À H A" H‹8H‹v1À‹IÉé ‰ 臊üÿ € ó úUI‰øH‰÷H‰ÖH{y$ H‰åHƒìI‹ˆÐ dH‹%( H‰Eø1ÀèÙˆ H‹EødH+%( uÉ1ÀÃè1Šüÿó úUH‰åHƒìH‹¾À H‹²À dH‹%( H‰Eø1Àè™üÿ÷ØH‹UødH+%( uÉH˜Ãèè‰üÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé†üÿ諉üÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉHƒïpéÌ…üÿèg‰üÿ € UH‰þH‰åATI‰üHƒìH‹=™rˆ dH‹%( H‰Eè1Àèõ˜üÿ…À„¼ H‹=6rˆ L‰æèÞ˜üÿ…À„W H‹=ßpˆ L‰æèǘüÿ…À„L H‹=Èqˆ L‰æè°˜üÿ…À„A H‹=qpˆ L‰æ虘üÿ…À„6 H‹=Zqˆ L‰æ肘üÿ…À„+ H‹=qˆ L‰æèk˜üÿ…À„Ø H‹=¬pˆ L‰æèT˜üÿ…À„ 1ÀH‹UèdH+%( … L‹eøÉÃL%ºqˆ f. „ ¿˜ èê® H…ÀtÇHHXHPhL‰ fHnÉI‹L$ fHnÂH5<ûÿÿI‹T$flÀflÉHÇ@ H‰H(H úÿÿfHnÑ@hfHnÆH GúÿÿH‰P0flÂH‰P@H‰P8H þÿÿH‰HHH‰PPHX@éAÿÿÿL%pˆ é_ÿÿÿL%Èpˆ éSÿÿÿL%|oˆ éGÿÿÿL%ppˆ é;ÿÿÿL%$oˆ é/ÿÿÿL%pˆ é#ÿÿÿL%Œoˆ éÿÿÿèr‡üÿfUH‰åAVI‰ÖAUI‰õATSH‰û¿, HƒìdH‹%( H‰EØ1ÀèÓ I‰ÄH…À„£ Ç@( L‰âL‰îH‰ßH‹ƒ¸ ÿPHƒìH“h 1ÉjE1ÉE1ÀH5mnˆ AVH=ä Š ATè½ê HƒÄ H…ÀttHƒx L`t)H‹EØdH+%( u~HeàL‰à[A\A]A^]Ãf. „ óAoE H‰X @¨I‹UH‰P¸ë¿ „ ‹5Ž:Š Hñ]" 1ÿ1Àèj ëŸ „ ‹5n:Š H›u$ 1ÿèL L‰çE1ä豂üÿésÿÿÿèG†üÿ € ó úUHǘ H‰åATHƒìdH‹%( H‰Eè1À諬 I‰ÄH…Àt.fïÀ1öIƒÄpHÇ@H @8fo¡;& H=Ú Š @Pè H‹EèdH+%( u L‰àL‹eøÉÃèÄ…üÿ @ UH‰åAWAVAUI‰ýATHì dH‹%( H‰EØ1À€¿ð uRH‹‡@ L‹ppM…ö„¬ L‰öL‰ï裺 A‰Äƒø¡t{H‹EØdH+%( …§ HÄ D‰àA\A]A^A_]à @ L½Pÿÿÿ¾€ L‰ÿM‰þ詯 A‰Ä…Àt¤º€ L‰þ‰ÇA÷ÜèÍ< ‹59Š H[t$ 1ÿH‰Á1Àèç ëŠ D ‹5î8Š L‰ñ1ÿ1ÀHƒ\" èÇ égÿÿÿ‹5Ð8Š 1ÿ1ÀA¼êÿÿÿHF\" è¦ éFÿÿÿ謄üÿff. „ ó úUH‰åAUI‰ýH‰÷ATI‰ôHƒìdH‹%( H‰Eè1ÀèûÿÿH…Àt&H‰ÆL‰ïèc¼ 1ÀH‹UèdH+%( u*HƒÄA\A]]Ë5F8Š L‰á1ÿ1ÀH¬s$ è ¸êÿÿÿëÇè#„üÿ ó úUH‰åAUI‰ýH‰÷ATI‰ôHƒìdH‹%( H‰Eè1Àè“úÿÿH…Àt&H‰ÆL‰ï胻 1ÀH‹UèdH+%( u*HƒÄA\A]]Ë5Æ7Š L‰á1ÿ1ÀHTs$ èŸ ¸êÿÿÿëÇ裃üÿ ó úUH‰ðH‰åHƒìdH‹ %( H‰MøH‹ D‹IH‹J Hc‰` ƒùÿtaE1À;Jð}-H Iò 5& HÁáHJøòAf/ÁrMò\ÁòL,ÀIºø?H‹UødH+%( u7H‹pH‹81ÀD‰ÉÉH±m# éœ @ ò H5& òBÐf/Ás³òL,Àëºèé‚üÿf „ UH‰åAWAVAUATSH‰ûHìØ dH‹%( H‰EÈ‹‡` €¿ð ‰…$ÿÿÿ…Ó ‹5¡6Š L%UÆ# 1ÿ1ÀL‰âèzÿ ‹5ˆ6Š 1ÿ1ÀHSZ" D‹«` è]ÿ €»l …p H‹‹@ ‹5W6Š H…É„: H;Z" 1ÿ1Àè*ÿ ‹586Š Aƒýÿ„: D‰éH1Z" 1ÿ1Àèÿ H‹ƒ¸ ‹56Š ¹( 1ÿH&z" L-/„" L‹@ 1ÀèÚþ ‹5è5Š 1ÿ1ÀH õY" HöY" è½þ ‹5Ë5Š L‰ê1ÿH åY" 1Àè¤þ ‹5²5Š L‰ê1ÿH ÕY" 1ÀL-ÛY" è„þ ‹5’5Š L‰ê1ÿH »Y" 1Àèkþ ‹5y5Š L‰ê1ÿH ±Y" 1ÀèRþ ‹5`5Š 1ÿ1ÀH ¢Y" HlQ" è5þ ‹5C5Š L‰â1ÿ1Àè#þ L‹%LŠ M…ä„[ Hc…$ÿÿÿò=d3& H@ò½(ÿÿÿHÁàH‰…ÿÿÿéÅ „ fïöH‹ƒÈ òI*õòµÿÿÿH…Àˆ˜ fïÉòH*Èò…ÿÿÿ‹5¼4Š 1ÿHY" ¸ ò^ÁòYÞ2& è‰ý M…ÿˆà fïÿòI*ÿfI~ÿH‹ƒÀ H…Àˆš fïÉòH*ÈfInÇ‹5b4Š 1ÿH·X" ò^Á¸ òY„2& è/ý M…öˆÖ fïÀòI*Æ‹5+4Š H‹X" 1ÿ¸ ò^…(ÿÿÿèüü H‹…ÿÿÿH…Àˆt fïÀòH*À‹5ñ3Š 1ÿHOX" ¸ ò^…(ÿÿÿMl$¨è½ü ƒ½$ÿÿÿÿt L‹ÿÿÿMl$àIƒÅL‰ïè̉ L‰ïò…ÿÿÿèü‰ òÿÿÿèŠ ‹53Š 1ÿHôW" f(ȸ fInÇò^…ÿÿÿò^…(ÿÿÿèMü 1ÿ‹5Y3Š HË5" 1Àè7ü L‰çè ¸ I‰ÄH…À„ƒ A€¼$ë uჽ$ÿÿÿÿ„ ‹…$ÿÿÿA;D$ØÊ H‹…ÿÿÿID$àò >1& ò@f/ÁƒÇ òL,èH‹H L‹8L‹p(H‰ÿÿÿH‹ƒ¸ LE€It$H‰ßL‰ÂL‰…ÿÿÿÿP‹5®2Š 1ÿ¹( L‹…ÿÿÿH¿v" 1Àè~û ‹5Œ2Š 1ÿ1ÀL‰éHÔV" èeû M…í‰|ýÿÿL‰èM‰éfïÀHÑèAƒáL ÈòH*ÀH‹ƒÈ òXÀò…ÿÿÿH…À‰hýÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéSýÿÿf „ HÙm$ 1ÿ1Àèðú ‹5þ1Š Aƒýÿ…ÆûÿÿHíU" 1ÿ1ÀèÐú éÄûÿÿ H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéQýÿÿf. „ L‰øAƒçfïÀHÑèL øòH*ÀòXÀfI~Çé ýÿÿ @ H‰ÁHÑèfïÀƒáH ÈòH*ÀòXÀéwýÿÿf. „ L‰ðAƒæfïÀHÑèL ðòH*ÀòXÀéýÿÿE1íE1ÿE1öHÇ…ÿÿÿ éWþÿÿ € ò\ÁòL,èIºý?é+þÿÿ D ò H/& òAD$°f/Áƒ¿ òL,èI‹D$ÈM‹|$¨M‹t$ÐH‰…ÿÿÿéÿýÿÿ € ò=/& ò½(ÿÿÿ „ H‹ƒÀ H…Àˆˆ fïÀòH*ÀH‹‹È ‹5Ž0Š 1ÿ¸ H|l$ ò^…(ÿÿÿè_ù H‹‹Ð H…É… H‹EÈdH+%( …/ HÄØ [A\A]A^A_]Ãf. „ ò\ÁòL,èIºý?é3ÿÿÿ D H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀécÿÿÿf. „ ‹5î/Š HÑS" 1ÿ1ÀèÊø é›ùÿÿ D H=êG" L¥0ÿÿÿèm‘üÿL@ÿÿÿ1öL‰çèÜ€üÿL‰îL‰çèñvüÿH…ÀtdLe€L‰é¾@ L‰çHÖK" èqüÿL‹…8ÿÿÿ1ÿ1À‹5t/Š L‰áH'S" èQø é¹øÿÿ @ ‹5V/Š HÕS" 1ÿ1Àè2ø éÞþÿÿ D ‹56/Š HõR" 1ÿ1Àèø ézøÿÿè{üÿ „ ó úUH‰åAWM‰ÇAVI‰ÎAUI‰ÕATI‰üSH‰óHƒìxH‹¿à dH‹%( H‰EÈ1ÀH…ÿt‹rèyx H…À„ I´$h L‰êL‰ÿèè …Àˆõ A‹U A‹uL‰ÿè%N I‰ÇH…À„ I‹„$¨ HÇEˆ HÇE€ÿÿÿÿH‰EI‹‡À H‰…xÿÿÿH…À„Æ A‹„$` ƒøÿtAH‹xÿÿÿ;t6E1äL‰ÿè3t H‹EÈdH+%( …´ HeØD‰à[A\A]A^A_]Ãf D I‹„$¸ H]€L‰îL‰÷H‰pÿÿÿH‰Úÿ„ÀtV1ÀHƒ}€ÿtL‰êH‰ÞL‰çè_òÿÿH‹xÿÿÿE1äH‰AI‹EH‰Aéyÿÿÿ @ ‹5®-Š 1ÿ1ÀE1äHÔi$ è‡ö é_ÿÿÿfI‹„$¸ H‹XH…ÛtwH‹sH…öuël @ H‹sHƒÃH…ötSL‰÷è;p „ÀtçH‹•pÿÿÿL‰îL‰÷ÿ1ÀHƒ}€ÿ…Û H‹xÿÿÿE1äH‰Aéíþÿÿ „ E1äéåþÿÿ „ I‹„$¸ H‹•pÿÿÿL‰îL‰÷ÿP„À„²þÿÿA‹„$` ‰…lÿÿÿƒøÿtH‹…xÿÿÿ‹ ‰…lÿÿÿH‹…xÿÿÿH‹HL‹pH…É„xþÿÿM…ö„® H‹…xÿÿÿHÇ@ HÇ@ I‹EH9Á‡> H)ÈH‰…`ÿÿÿH‰ÁI‹„$Ø H9Áv H…À…< H‹…`ÿÿÿI„$À fHnÀI‹„$È HƒÀƒ½lÿÿÿÿfHnÈflÁA„$À „Ÿ Ic^`‹…lÿÿÿ9Ø|T)ØM‹fhƒàøDL‰çA‰F`H˜H4@HÁæèÆqüÿI‰FhH…À„, A‹V`H [1öHÁá)ÚH<HcÒHRHÁâèÅxüÿHc…lÿÿÿH‹µ`ÿÿÿE1äH@HÁàIFhH0Hxèü€ é\ýÿÿ € H‹5ix‰ L‰÷èan „Àu=I‹‡À H‰…xÿÿÿH…À„(ýÿÿé ýÿÿH‹µpÿÿÿL‰êL‰çèÞïÿÿéþÿÿf „ ¿ èÊ H‰…xÿÿÿH…À„’ H‹x‰ L‰îL‰÷蔸 H‹xÿÿÿ‰I‰À é©üÿÿHƒ}€ÿH‰`ÿÿÿ„¯üÿÿH‹µpÿÿÿL‰êL‰çèkïÿÿH‹`ÿÿÿH…ÀI‰Æ…þÿÿA¼ÿÿÿÿé‚üÿÿL‰çA¼ÿÿÿÿèsüÿ‹5*Š 1ÿ1ÀH@O" è‰ó éYüÿÿ‹5’*Š H g· 1ÿE1äHO" èfó é6üÿÿ‹ ‹5m*Š ¿ 1ÀHÓâ# A¼ÿÿÿÿè@ó éüÿÿ‹5I*Š ¿ 1ÀE1äHœf$ è ó éïûÿÿHE IvL‰çH‰ÂH‰ÃI‹„$¸ ÿPH‹5÷5‡ H…öt5Hë5‡ H‰ßH‰•pÿÿÿè©…üÿ…À„{ýÿÿH‹•pÿÿÿH‹rHƒÂH…öuÕH‹…`ÿÿÿ¹è 1Ò1ÿM‹]E‹EH÷ñ‹5°)Š H=f$ L‰ÙPH‹…xÿÿÿSD‹1Àèò XZé"ýÿÿH‹µ`ÿÿÿIv0I~8E1äèÑ~ é1ûÿÿèguüÿ € ó úUH‰åHƒìdH‹%( H‰EøH‹G Hc€` ƒøÿtWº ;Gð}*H@ò i'& HÁàHGøò@f/ÁsAòH,ÀH…À”ˆ— H‹EødH+%( u1É1ÀÃf. „ ò '& òGÈf/Ár¿ò\ÁòH,ÀHºø?ë´è¸tüÿ „ ó úUH‰ÑH‰åHƒìdH‹%( H‰EøH‹F Hc` ƒúÿ„ 1À;Vð}0HcÂò ¶&& H@HÁàHFøò@f/Árgò\ÁòH,ÀHºø?;Qð}'HRò €&& HÁâHQøòBf/Ás%òH,ÐH)ÐH‹UødH+%( …† Éà „ ò\ÁòH,ÐHºú?ëÐòH,Àë f „ ò && òNÐf/Ès òH,ÁòIÐf/Ès&òH,Ñë–f D ò\ÈòH,ÁòIÐHºø?f/ÈrÚò\ÈòH,ÑHºú?édÿÿÿèsüÿff. „ @ ó úUH‰ÑH‰åHƒìdH‹%( H‰EøH‹F Hc` ƒúÿ„ 1À;Vð}0HcÂò v%& H@HÁàHFøò@f/Árgò\ÁòH,ÀHºø?;Qð}'HRò @%& HÁâHQøòBf/Ás%òH,ÐH)ÐH‹UødH+%( …† Éà „ ò\ÁòH,ÐHºú?ëÐòH,Àë f „ òà$& òNÈf/Ès òH,ÁòIÈf/Ès&òH,Ñë–f D ò\ÈòH,ÁòIÈHºø?f/ÈrÚò\ÈòH,ÑHºú?édÿÿÿè?rüÿff. „ @ ó úUH‰ðH‰åHƒìdH‹ %( H‰MøH‹ D‹IH‹J Hc‰` ƒùÿtaE1À;Jð}-H Iò -$& HÁáHJøòAf/ÁrMò\ÁòL,ÀIºø?H‹UødH+%( u7H‹pH‹81ÀD‰ÉÉHA\# é,p @ ò Ø#& òBÈf/Ás³òL,Àëºèyqüÿf „ ó úUH‰ÐH‰åHƒìdH‹%( H‰UøH‹V H‹ŠÀ Hc’` ƒúÿ„‰ 1ÿ;Vð}HRHÁâHVøH‹:fïÉH…Ét<H…ÿˆ fïÀòH*ÇòY@#& H…Ɉ fïÉòH*Éò^ÁfïÉò,Ðò*ÊH‹P H‹ŠÀ Hc’` ƒúÿ„ 1ö;Pð}HRHÁâHPøH‹2H…Ét8H…öxSfïÀòH*ÆòYÒ"& H…ÉxcfïÒòH*Ñò^Âò,ÀfïÀò*Àò\ÈòH,ÁH‹UødH+%( …± ÉÃf D H‰ðƒæfïÀHÑèH ðòH*ÀòXÀòYo"& H…ÉyH‰ÈƒáfïÒHÑèH ÈòH*ÐòXÒë‹ € H‰úƒçfïÀHÑêH úòH*ÂòXÀòY'"& H…ɉçþÿÿH‰ÊƒáfïÉHÑêH ÊòH*ÊòXÉéÒþÿÿH‹pÀé ÿÿÿ € H‹~Àé„þÿÿè¢oüÿfó úUH‰åAUATSH‰óHƒì(dH‹%( H‰EØH‹‡ D‹`H‹B H‹ˆÀ Hc€` ƒøÿ„ù 1ö;Bð}H@HÁàHBøH‹0fïÀH…Ét<H…öˆ‰ fïÀòH*ÆòY`!& H…Ɉ™ fïÉòH*Éò^Áò,ÀfïÀò*ÀLmξ ¸ HžG" L‰ïèqm H‹sH‹;1ÀHQ%" M‰èD‰áèVm H‹UØdH+%( u`HƒÄ([A\A]]à @ H‰ðƒæfïÀHÑèH ðòH*ÀòXÀòYÇ & H…ɉgÿÿÿH‰ÈƒáfïÉHÑèH ÈòH*ÈòXÉéRÿÿÿH‹rÀéÿÿÿèRnüÿfó úUH‰ÐH‰åHƒìdH‹%( H‰UøH‹V H‹ºÈ Hc’` ƒúÿ„a 1É;Vð}1HRò N & HÁâHVøòBf/Á‚N ò\ÁòH,ÈHºù?fïÉH…ÿt<H…Ɉ? fïÀòH*ÁòYþ & H…ÿˆO fïÉòH*Ïò^ÁfïÉò,Ðò*ÊH‹P H‹²È Hc’` ƒúÿ„¡ 1É;Pð}1HRò¶ & HÁâHPøòBf/‚Ž ò\ÂòH,ÈHºù?H…öt@H…Ɉû fïÀòH*ÁòYj & H…öˆ fïÒòH*Öò^Âò,ÀfïÀò*Àò\ÈòH,ÁH‹UødH+%( …ô ÉÃf. „ ò & ò@Èf/ƒrÿÿÿòH,Èévÿÿÿ € ò ø & òFÈf/Áƒ²þÿÿòH,Èé¶þÿÿ € H‰ÊƒáfïÀHÑêH ÊòH*ÂòXÀòY¯ & H…ÿ‰±þÿÿH‰úƒçfïÉHÑêH úòH*ÊòXÉéœþÿÿ „ H‰ÈƒáfïÀHÑèH ÈòH*ÀòXÀòY_ & H…ö‰õþÿÿH‰ðƒæfïÒHÑèH ðòH*ÐòXÒéàþÿÿèóküÿ ó úUH‰åAUATSH‰óHƒì(dH‹%( H‰EØH‹‡ D‹`H‹B H‹°È Hc€` ƒøÿ„Ù 1É;Bð}1H@ò Þ & HÁàHBøò@f/Á‚Æ ò\ÁòH,ÈHºù?fïÀH…öt<H…Ɉ· fïÀòH*ÁòYŽ & H…öˆÇ fïÉòH*Îò^Áò,ÀfïÀò*ÀLmξ ¸ HÌC" L‰ïèŸi H‹sH‹;1ÀH!" M‰èD‰áè„i H‹UØdH+%( … HƒÄ([A\A]]Ãf D ò & òBÈf/Áƒ:ÿÿÿòH,Èé>ÿÿÿ € H‰ÈƒáfïÀHÑèH ÈòH*ÀòXÀòYÇ & H…ö‰9ÿÿÿH‰ðƒæfïÉHÑèH ðòH*ÈòXÉé$ÿÿÿè[jüÿff. „ UH‰åAWAVAUATI‰ôSHƒì(dH‹%( H‰EÈ1ÀH…ÿ„” è¯büÿI‰ÅM…ä„# L‰çè›büÿI‰ÄM…í„ H]ÀL5ù|# L‰ïH‰ÚL‰öèvjüÿH‰ÁH…ÀtFL=/ð‰ H‰ÏH‰M¸èkàÿÿH‹M¸H…ÀH‰Æ„C L‰ÿèS¡ H‰ÚL‰ö1ÿè6jüÿH‰ÁH…ÀuÇf D M…䄲 H]ÀL5‰|# L‰çH‰ÚL‰öL=Ìï‰ èÿiüÿH‰ÁH…Àu+é fL=±ï‰ L‰ÿèQ¡ H‰ÚL‰ö1ÿèÔiüÿH‰ÁH…ÀtiH‰ÏH‰M¸èÐßÿÿH‹M¸H…ÀH‰ÆuÄH•X$ ‹5 Š 1ÿ1Àèþå H‹M¸1ÿ1À‹5 Š HµA" èäå ë/fH…À…èþÿÿ € E1íE1äL=+ï‰ L‰ÿè«¢ L‰ÿè³£ L‰ïèeüÿH‹EÈdH+%( u@HƒÄ(L‰ç[A\A]A^A_]éödüÿf D H…öt«L‰çèaüÿI‰ÄE1íéàþÿÿHX$ éOÿÿÿèghüÿ € ó úUH‰åSH‰ÓHƒìdH‹%( H‰Eè1ÀÇB H‹i‰ 让 H‰H‹EèdH+%( uH‹]øÉÃèhüÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u H‹5·h‰ Éé¹^ èÔgüÿ @ ó úUH‰åAVI‰öAUI‰ýATSH‰ÓHƒìH‹5…h‰ dH‹%( H‰EØ1Àèy^ A‰Ä„Àu"H‹EØdH+%( u1HƒÄD‰à[A\A]A^]à ÇC H‹Jh‰ L‰öL‰ïèר H‰ëÀèMgüÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u H‹5ïg‰ Ééé] ègüÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u H‹5¯g‰ Éé©] èÄfüÿ @ ó úUH‰åATI‰ÔHƒìL‹dH‹%( H‰Eè1ÀH‹FH‹HH…ÉuëFf D H‹HHƒÀH…Ét3L;uîH‹EèdH+%( uHL‰çL‹eøH " 1Àɾ( éÜd @ L‹‡° L‰É1ÿ1À‹58Š HõV$ èã H õ>" ë©èfüÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèÝeüÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèeüÿff. „ fó úUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ HìX H " ¹„ ó~-\ ˆ fHnòH?6# ó~%˜¨… H 2;" -b ˆ fHnúH>" A¹ dH‹%( H‰EÈH)4" A‰ú)@ÑÿÿH½ ×ÿÿHÇ…ÀÑÿÿ I‰ôH5Ñ:" L…`ÖÿÿfHnØH…RÖÿÿfHnèH…QÖÿÿflãflõfHnêH=" )¥ÀÐÿÿ)µÐÿÿfHnðHÄ# fHnÀH… ÔÿÿflþH‰…°ÑÿÿHcU$ foÐfoà)½ ÐÿÿfHnøH…¸ÕÿÿfHnòfHnØHgU$ H©;" flë•°Ñÿÿflç)`ÑÿÿfHnèH…ÀÕÿÿfHnúflõ)•PÑÿÿó~n§… Hì<" )µpÑÿÿfHnðH…°ÕÿÿfHnÚflþHÏz" )¥°Ðÿÿ)½€ÑÿÿfHnøH*U$ fHnâfl×H¬<" )•ÑÿÿfHnÐH…8ÖÿÿfHnêflÚH " ) ÑÿÿfHnØH…LÖÿÿfHnðH…ÌÔÿÿflãflîfHnòHã" )¥ Ñÿÿ)0ÑÿÿfHnèHFŠ fHnÚfHnøH® " H… ÕÿÿflßfHnÐfHnúHm $ flúfoÐ)ÑÿÿfHnàH" # flõ)½ÐÐÿÿfHnÀflÔH…ÀÑÿÿó~%oˆ )•àÐÿÿfHnÐ1ÀóH«%ïˆ D‰×H¸ i H‰… ×ÿÿH¼" H .Ý" fHnÈH" )µðÐÿÿflÊfHnè)¥ ÑÿÿH¸ o ×ÿÿfoÈflÍ×ÿÿH‰…`×ÿÿH"n# fHnÈHB;" hÚÿÿflÊfHnðHÁ Š Ç…À×ÿÿ h×ÿÿfoÈfHnøH;" flÎH‰…à×ÿÿHjAˆ x×ÿÿfHnÉH ˆÜ" fHnÐflÏHü:" Ç… Øÿÿ È×ÿÿfHnÉH t7" flÊH‰…@ØÿÿH$H‰ fHnà(ØÿÿfHnÉHüK$ flÌfHnèH «â" Ç…€Øÿÿ ˆØÿÿfHnÉHÇG‰ H !7" flÍfHnðH 7" Ç…àØÿÿ ˜ØÿÿfHnÉfHnøH–G‰ flÎfHnÐHÎK$ Ç…@Ùÿÿ èØÿÿfoÈfHnàHmG‰ flÏfHnèHÅK$ Ç… Ùÿÿ øØÿÿfHnÎfHnðH Ñ6" flÊHìF‰ L‰æÇ… Úÿÿ HÙÿÿfoÈflÆfHnø…¸ÙÿÿfHnÁflÌHˆK$ flÇH‰… ÚÿÿH¸ v H€Öÿÿ…Úÿÿó~Å£… XÙÿÿfHnË¢£… H‰…`ÚÿÿflÍH0ë# )…€Öÿÿó~™£… H‰…€ÚÿÿH… ×ÿÿŒ£… ¨ÙÿÿH‰Â)…Öÿÿó~{£… HÇ…°Öÿÿ q£… ÆN?ˆ )… ÖÿÿfïÀÆ` Š L‰…ˆÐÿÿH‰…€Ðÿÿ)…`Öÿÿèî¹ ‰…¸Ñÿÿ…ÀtE€=?ˆ L‹ÀÑÿÿtLM…턃 M‹4$L‰÷èbüÿH‰ÃHƒøwvH5z{# L‰÷è'oüÿ…À„' H‹µ€ÐÿÿH‹½ˆÐÿÿ謶 @ ÆÙ Š M…íu±H=j " èÀWüÿI‰ÅL‰ÀÑÿÿM…íu–‹5 Š 1ÿ1ÀA¿ôÿÿÿH²P$ èõÛ é™ º L‰öH=ÜZ" H9ÐHFÐI‰×è"]üÿ…À„º L‰úL‰öH=ºH" è]üÿ…À„@ A¿ L‰öH=ÿ " L9ûLFûL‰úèá\üÿ…À„¹ H5z# L‰÷èJnüÿ…À„J º L‰öH= " H9ÓHFÓè§\üÿ…À„ L‰úL‰öH=–O" è\üÿ…À…æþÿÿ1ÀH½`Óÿÿ¹_ ƒ½¸ÑÿÿH‰½ˆÐÿÿóH«L‰¨ÕÿÿH×/" L-~# H‰…°ÕÿÿL‰¸ÕÿÿÇ…ÀÕÿÿÿÿÿÿ„c M‹t$L‰÷èö`üÿH‰ÃHƒøvIº L‰öH=¹Y" H9ÐHFÐè\üÿ…À„ò ¸ L‰öH=˜G" H9ÃHFÃH‰ÂèÜ[üÿ…À„ º H5•7" L‰÷èÀ[üÿ…À„¸ ‹½¸ÑÿÿL‰æè~þÿA‰ÇH‹EÈdH+%( … HÄX/ D‰ø[A\A]A^A_]à € ‹½¸ÑÿÿL‰æè*ÎþÿA‰Çë¾ D ‹…¸ÑÿÿH½ ÒÿÿL‰æ‰… Òÿÿè5÷ÿÿ…À… ‹ Òÿÿ¾ {Hcÿè—müÿH=ËX" I‰ÆèhUüÿH=-3" I‰èYUüÿL‰ïI‰FèMUüÿI‰FƒûŽ SÿI~HÁâIt$è;Vüÿ{L‰öè íýÿA‰Çé!ÿÿÿ „ ‹¸Ñÿÿ¾ {HcÿèmüÿH=PF" I‰ÆèëTüÿH=Ð-# I‰èÜTüÿL‰ïI‰FèÐTüÿI‰FƒûŽ» SÿI~HÁâIt$è¾Uüÿ{L‰öèþÿA‰Çé¤þÿÿ €=™Š „{ H=25" èTüÿI‰Åéºüÿÿ € ‹½¸ÑÿÿL‰æèÒåüÿA‰Çécþÿÿf. „ foPÑÿÿH½ Ûÿÿ1À¹„ H‰½ÀÐÿÿI‰þH5/)" D‹½¸ÑÿÿóH«(ÛÿÿfHnÆfoàÐÿÿH¸ p H5n## AƒïÇ… Ýÿÿ H‰… ÛÿÿH¸ m 8ÛÿÿfoÐÐÿÿH‰…€ÛÿÿH°(" ˆÛÿÿfHnØH›ö Ç…`Ýÿÿ flÃfoÑÿÿH‰…¸ÛÿÿH¸ v èÛÿÿfoðÐÿÿH‰…àÛÿÿH×å# HÜÿÿfo0ÑÿÿH‰… ÜÿÿH¸ a ¨ÜÿÿfoÑÿÿH‰…@ÜÿÿHÊ$ H‰…`ÜÿÿH¸ d Ýÿÿfo ÑÿÿH‰… ÜÿÿH N$ H‰…ÀÜÿÿHÛ3" …˜ÛÿÿfHnÆÝÿÿfo€ÑÿÿH‹½ˆÐÿÿH‰…€ÝÿÿH¸ k hÝÿÿfo`ÑÿÿH‰…ÀÝÿÿHÖM$ ÈÝÿÿfopÑÿÿH‰…@ÞÿÿH}9ˆ ØÝÿÿfo ÑÿÿÇ… Þÿÿ (ÞÿÿfHnØH$ flÃfo ÑÿÿH‰… ÞÿÿHÛM$ H‰…pÖÿÿHÞÿÿ˜Óÿÿfo@ÑÿÿH‰…`ÓÿÿHÌÿÿ…ˆÞÿÿfïÀ)… Òÿÿ)…0Òÿÿ)…@Òÿÿ)…PÒÿÿ)€ÓÿÿH‰…¨ÓÿÿÇ…€Þÿÿ HÇ…xÖÿÿ HÇ…`Òÿÿ Æ…Ôÿÿèoñ 1ÿÆ…ÍÔÿÿ Ç…LÖÿÿ HÇ…8Õÿÿ Ç… Õÿÿ HÇ…¸Ôÿÿ Ç…ÈÔÿÿÿÿÿÿè]h è(4 Ç:ˆ E…ÿ…M Hi…8Öÿÿè H‹½°ÑÿÿH‰…8ÖÿÿèK …À…W Hƒ½¨Ôÿÿ „ H‹½ˆÐÿÿèuòÿÿA‰Ç…Àˆ èUÏ I‰ÄH…À„§ L‹5RX‰ M…ö„ H BX‰ ë4Æ 1ÉHPL‰þL‰çè|Ú …À…l L‰ÿHƒÃèˆTüÿL‹3M…ö„Ü L‰÷è¤PüÿI‰ÇH…Àt1¾: H‰ÇèO^üÿH…Àuª‹5ø Š 1ÿL‰ñH8L$ èÓÔ L‰ÿè;TüÿL‰çA¿ÿÿÿÿèm H‹½ ÕÿÿHÇ…˜Õÿÿ è¶ï H‹½˜ÕÿÿHÇ… Õÿÿ è? é3úÿÿf. „ H=YI$ è4müÿH=É0" è(müÿH=Ó0" è müÿH=UI$ èmüÿH=yI$ èmüÿH=I$ èølüÿéËùÿÿ ‹¸Ñÿÿ¾ {HcÿèÚgüÿH=¹ " I‰Æè«OüÿH=(# I‰èœOüÿL‰ïI‰FèOüÿI‰FƒûŽ' SÿI~HÁâIt$è~Püÿ{L‰öè:ýÿA‰Çédùÿÿ ‹…¸ÑÿÿfoÀÐÿÿH5/" HÇ…ÈÖÿÿ fHnÆH5" H‹½ˆÐÿÿƒè) Ûÿÿ‰… ÑÿÿH]/" fHnØH# flÃfHnØHòH$ )…0ÛÿÿfHnÆflÃH‰…ÀÖÿÿ)…@Ûÿÿè/ðÿÿA‰Ç…ÀˆÌ E1íHƒ=V‰ HV‰ „w @ HƒÀAƒÅHƒ8 uòCD- ‹µ¸Ñÿÿ|¾ è¡füÿI‰ÇH…À„ˆ 1ÛLµ Ûÿÿ @ I‹< è_NüÿH…À„i I‰ HƒÃHƒû0uàE…턧 H ˜U‰ AUÿA¾ L‰¥ÑÿÿHAL-" I‰ÌHÐH‰…°ÑÿÿD‰ðM‰þA‰Ç D D‰øI‹<$A_M‰,ÆèìMüÿH…À„ö I‰ÞAƒÇIƒÄL;¥°ÑÿÿuÎD‰øL‹¥ÑÿÿM‰÷A‰ÆH=ƒ+" è²MüÿH…À„¼ D‰ñH‹½¨ÕÿÿA^I‰Ïè’MüÿH…À„œ ƒ½ ÑÿÿI‰ßEnv8‹…¸ÑÿÿIƒÄB0D‰è € I‹4$‰ÁƒÀIƒÄI‰4Ï9Ðuë‹…¸ÑÿÿFl(þH‹=é8ˆ ¹ ¾e Hx/# èS¼ H‹=Ì8ˆ ¹ 1öH" è9¼ ¹ ¾R H‹=¨8ˆ Hæ1" è ¼ ¹ ¾F H‹=‹8ˆ H”" èÿ» H‹=x8ˆ ¹ 1öHw # èå» H‹=^8ˆ ¹ 1Ò¾g èÍ» H‹=F8ˆ ¹ 1öH S" è³» ¹ ¾d H‹="8ˆ Húa" è–» ¹ ¾T H‹=8ˆ HÞr# èy» ¹ ¾P H‹=è7ˆ H1" è\» ¹ ¾n H‹=Ë7ˆ H" è?» ¹ ¾N H‹=®7ˆ H" è"» ¹ ¾B H‹=‘7ˆ H " è» ¹ ¾G H‹=t7ˆ H " èèº ¹ ¾b H‹=W7ˆ Hü" è˺ ¹ ¾j H‹=:7ˆ H" 论 ¹ ¾W H‹= 7ˆ H˜\# 葺 H‹= 7ˆ ¹ 1öH]# èwº H…ÀÖÿÿL‰þD‰ïH‰7ˆ è®ãýÿA‰Çé/õÿÿf D foÑÿÿH½ Ûÿÿ1À¹T H‰½ÀÐÿÿóH«(Ûÿÿfo ÑÿÿH×+" H‰… Ûÿÿ‹½¸ÑÿÿH¸ k 8Ûÿÿfo€ÑÿÿH‰…àÛÿÿH¸ p ˆÛÿÿfo`ÑÿÿH‰…@ÜÿÿH¸ f èÛÿÿfopÑÿÿH‰… ÜÿÿH9ø! øÛÿÿfoPÑÿÿH‰…ÀÜÿÿHX+" HÜÿÿfo°ÐÿÿH‰… ÝÿÿHŒD$ XÜÿÿfo ÐÿÿÇ… Ûÿÿ ¨ÜÿÿfoÐÿÿÇ…€Ûÿÿ Ç… Ýÿÿ H‰…ÀÖÿÿHÇ…ÈÖÿÿ Ýÿÿƒï…® Æ…ÌÔÿÿL‹¥¸ÕÿÿHò*" H‰ÇH‰…¸ÑÿÿL‰æèç`üÿ…À„ L‰æL‰ïèÔ`üÿ…À„ L‰æH=øÇ" è½`üÿ…À„õ L‰æH=¬*" è¦`üÿ…À„Þ L‰æH=›*" è`üÿ…À„Ç L‰æH=Š*" èx`üÿ…À„° ‹5®Š L‰á1ÿ1ÀHp*" A¿êÿÿÿL5Õ‰ èzÍ L‰÷è²¾ éóÿÿ D HpÖÿÿE1ÀL‰òD‰ÿIt$H‰Ùè«· …À„Ž÷ÿÿH‹µÀÐÿÿH‰ß褧 @ H‹µ°ÑÿÿL‰çL‰¥˜ÕÿÿèÊî …Àˆ H‹ˆÐÿÿH½ Òÿÿºÿÿÿÿ1öè8ä H‰… ÕÿÿH‰ÇA‰ÇH= ðÿÿ‡4øÿÿH‹…˜ÕÿÿH‰‡([ è<ã H‹½ ÕÿÿE1ÀH‹…˜ÕÿÿH‹°ÑÿÿA¹ ¹ Ƈ0\ H‹P(HÇ H‰Þè\ L‹¥˜ÕÿÿH‰Þ1ÒL‰çè+á I‹ $I9Ü„¥ f D H‰ß¾ è;8 H‰ß¾ è.8 H‰ß¾€ è!8 H‰ß¾ è8 H‰ß¾ è9 H‰ß¾ èú8 H‰ß¾ èí8 H‰ß¾ èà8 H‰ß¾ èÓ8 ·C8HÇC ÇC@è f%þœƒÈf‰C8H‹I9Ü…aÿÿÿL‰çèý …Àˆ| ‹µ ÕÿÿL‰çèì …Àˆ½ H‹½ˆÐÿÿÆ…PÖÿÿèàÈÿÿA‰Ç…Àˆ ‹ÀÕÿÿƒùÿŒ” L‹¥¸ÕÿÿH1(" H‰ÇH‰…¸ÑÿÿL‰æè&^üÿ…À„â L‰æL‰ïè^üÿ…À„Ï L‰æH=7Å" èü]üÿ…À„¸ L‰æH=ë'" èå]üÿ…À„¡ L‰æH=Ú'" èÎ]üÿ…À„Š L‰æH=É'" è·]üÿ…À„s ‹5íŠ L‰á1ÿ1ÀH¯'" A¿êÿÿÿL5¾Ò‰ è¹Ê H…ÀÖÿÿH‰…pÑÿÿL‰÷èã» ‹½HÖÿÿ…ÿxè¤KüÿH‹•pÑÿÿ¾ 1ÿèTüÿH‹½ ÕÿÿéÊõÿÿ D H=Ÿ÷! èFüÿI‰Åé?îÿÿ @ ‹5fŠ H@$ 1ÿ1ÀèBÊ éæïÿÿ D H‹½°ÑÿÿL¥Àßÿÿ¹ ‰ÆL‰âè‹C L‰æH=æñ! 1ÀèZ évôÿÿ D Hƒ½ Ôÿÿ …qôÿÿHƒ½¸Ôÿÿ …côÿÿ€½ÌÔÿÿ …VôÿÿHƒ½°Ôÿÿ …HôÿÿÆ…ÌÔÿÿé<ôÿÿ D H‹ ‹5à Š 1ÿ1ÀHDA$ èŸÉ L‰ÿèIüÿéÇôÿÿfL½ÀÖÿÿH‹•ÀÐÿÿE1ÀIt$L‰ùèÒ³ …À…Ø H‹½ ÔÿÿD‹¥ÀÕÿÿH…ÿ„µ è®J H‰…@ÖÿÿH…À„â Aƒüÿýúÿÿ‹5B Š D‰á1ÿ1ÀH×%" A¿êÿÿÿL5щ èÉ éûÿÿf „ ¿ énïÿÿf D H‹=‰K‰ L‹¥°ÕÿÿH {K‰ H…ÿt f D L‰æè˜[üÿ…Àt$H‹{HƒÃH…ÿuçA¿êÿÿÿL5ªÐ‰ é+ûÿÿ D H‹C€½RÖÿÿ H‰…Öÿÿ… ÇÎ,ˆ 1ÿL5uЉ L¥ ÒÿÿèY I†h L‰÷ÇÝщ H‰ÆH‰ÃH‰… Ñÿÿèâ H‰ßè+ã H‹µ¸Ñÿÿ1ÿèíàÿÿ1À¹( fïÀH½ Òÿÿfo@ÑÿÿL‰æºÿÿÿÿóH«H‹…¨Õÿÿ…èÑÿÿH‹½ˆÐÿÿÆ…PÓÿÿ¹( H‰…ÐÑÿÿ¶…QÖÿÿ)@Òÿÿˆ…òÑÿÿHÅÏÿÿH‰… ÒÿÿH…`ÓÿÿóH¥H½ÐÑÿÿ1öH‰Á…øÑÿÿH‰…ˆÐÿÿÇ…øÑÿÿ …ØÑÿÿ…Òÿÿè½Þ H‰… ÕÿÿH= ðÿÿ‡Ü Hx@èñY H‹½ ÕÿÿH5Q$" èþý „ÀuH‹½ ÕÿÿA¿êÿÿÿèHâ é¹ùÿÿ H‹½ˆÐÿÿètÄÿÿA‰Ç…ÀxH‹½ Õÿÿè!ò A‰ÇH‹½ Õÿÿèâ E…ÿ…ùÿÿL‹¸ÕÿÿH‹½ ÑÿÿèÖ… L‰îH=D=$ è—ßÿÿH‹5ω 1ÉL‰çHÍ#" èO 1öL‰÷è5¼ 1öH\ÔÿÿL‰÷è„Ç è¿ ‹5é*ˆ …öu7H‹½ˆÐÿÿè¹Æÿÿé ùÿÿ @ ÇÆ*ˆ è1‹ éîýÿÿ @ ¿ éSíÿÿL‰÷è–‹ I‰ÄH…À„ÐøÿÿHÓ¾ÿÿ1ÛI‰„$ð èÄTüÿ1ÿ1Ò1öèiOüÿI‹„$ˆ H‹x0H…ÿt „ €¿ë HƒÓ èð H‰ÇH…ÀuèI‰œ$Ð H ý"" f „ 1ɺ H‰ÞL‰çèa ƒøquéL‰çèQŒ éBøÿÿ¿ éçñÿÿH‹½ ÕÿÿA¿ÿÿÿÿHÇ…˜Õÿÿ éêðÿÿ1Àé™òÿÿ‹5œü‰ HÁ;$ 1ÿ1ÀèxÅ D‹½ ÕÿÿéjþÿÿH‹=H‰ L‹¥°ÕÿÿH ÷G‰ H…ÿtfL‰æèXüÿ…Àt-H‹{HƒÃH…ÿuçH…ÀÖÿÿL5)͉ H‰…pÑÿÿA¿êÿÿÿélúÿÿH‹CL5 ͉ H‰…ÖÿÿH…ÀÖÿÿH‰ÇH‰…pÑÿÿè/ I†h L‰÷ÇcΉ H‰ÆH‰ÃH‰… Ñÿÿè‰Þ H‰ßè±ß H‹½¸ÑÿÿèU@üÿI‰ÄH…ÀtaH…ÐÑÿÿH ´Z# L‰çH‰ÂH‰ÞH‰…Ñÿÿè*HüÿI‰Åë4L‰ïè-¾ÿÿH‰ÆH…À„z H‹½ Ñÿÿèu H‹•ÑÿÿH‰Þ1ÿèôGüÿI‰ÅM…íuÇH‹ ÑÿÿH‰ßè- H‰ßè5‚ L‰çL% ºÿÿè–CüÿL‰æ¿ è9IüÿL‰æ¿ è,Iüÿ¿ ¾ èí[üÿ‰…HÖÿÿ‰Ç…Àˆ| ‹…LÖÿÿ1É1öHÇ…èÑÿÿ HÇ…ØÑÿÿ H‰…àÑÿÿH‰…ÐÑÿÿH…ÐÑÿÿH‰ÂH‰…ÑÿÿèYüÿ…À…ÿ ‹µHÖÿÿH‹½˜Õÿÿè¯Û …ÀˆeþÿÿH‹=@ʼn èkaüÿH‹½˜Õÿÿ‰ÆèÛ HcØ…Ûˆ@þÿÿH‹=ʼn èFaüÿ¾ A‰Ä‰Ç1ÀèõAüÿ…Àˆ} €Ì¾ D‰çHcÐ1ÀèØAüÿD‰áHV;$ …Àˆ` H‹½˜ÕÿÿèŠÖ ‹äʉ …À…È HÝ A¿êÿÿÿL‰µ@ÑÿÿL‹µÑÿÿH‰…ðÐÿÿD‰½PÑÿÿL‹¥˜ÕÿÿA‹L$0L‰¥ Ñÿÿ…ÉŽ Ç… Ñÿÿ Ç…Ñÿÿ HÇ…€Ñÿÿ HÇ…0Ñÿÿ HÇ…`ÑÿÿÿÿÿÿfL‹€ÑÿÿM¬$¨ 1ÛL‰ïè=\ HÇ…°Ñÿÿÿÿÿÿ…Àˆñ L‰ïè–^ I‰ÇH…ÀtqL‰òL‰þL‰çèVú …À…Ù H‹½ ÕÿÿE1À1ÉL‰þH‹•ÐÑÿÿè³æ L‰ïA‰ÇèAX E…ÿ…Û HƒÃHƒû…I H‹…ÐÑÿÿL‰ïH‰…°Ñÿÿè%^ I‰ÇH…ÀuL‰ïèÚ[ H‹µ`ÑÿÿH‹…°ÑÿÿH9ÆHFÆH0ÑÿÿH‰…`ÑÿÿL‹¥˜Õÿÿƒ…ÑÿÿH…€ÑÿÿØ ‹…ÑÿÿA;D$0ŒþþÿÿHƒ½0Ñÿÿ ‹ Ñÿÿ…æ ‹½HÖÿÿHµÈÑÿÿº èsQüÿ…ÀˆU ƒø…% H‹…ÈÑÿÿHƒøt ‹5Cø‰ HHÿ¿ 1ÀHÅ " èÁ L‹ ÑÿÿL‹¥¸ÕÿÿL‰ïèò L‰æH=`7$ è³ÙÿÿH‹54ɉ 1ÉL‰÷Hé " èk L‹½@Ñÿÿ1öL‰ÿèJ¶ HsÎÿÿ1öL‰ÿè™Á èÔ H‹½ˆÐÿÿèØÀÿÿL‰ïè H‹µ¸Ñÿÿ1ÿèRÙÿÿH‹Óɉ H¼È‰ ‹R$…ÒuH‹–ȉ H‹xfïÀH…ÿt}f „ fo ù% ‹GðGÈHÇGÀ HÇGØ _à…À~<H‹WøƒèH4@HÁæHJ0HÎëHƒÁ0HÇ HÇB BZ H‰ÊH9ñuÝèè{ fïÀH…ÀH‰ÇuŒHÇ…0Öÿÿ fïÀ)… ÖÿÿH‹… ÑÿÿH‹µðÐÿÿH‹@PöD0…ù Ç…PÑÿÿ …Ûu‹…lj …À„ý ‹wlj …À„½üÿÿD‹½PÑÿÿL‹µ@ÑÿÿH‹½˜ÕÿÿèÅÕ E…ÿ…ÁôÿÿL‹¥¸ÕÿÿH‹½ ÑÿÿèI~ L‰æH=·5$ è ØÿÿH‹½Ñÿÿ1ÉH‹5‚lj H< " è¾ 1öL‰÷褴 L‰÷HÊÌÿÿ1öèó¿ è. H‹½ˆÐÿÿè2¿ÿÿéRôÿÿ D A¾ éÏìÿÿA¿êÿÿÿé‹äÿÿ‹5ðõ‰ 1ÿ1ÀA¿êÿÿÿH‚" L5ÄƉ 迾 H…ÀÖÿÿH‰…pÑÿÿéôÿÿ @ Hƒû…JüÿÿL‰ïè¥X H‹µ`ÑÿÿH‹…°ÑÿÿÇ… Ñÿÿ H9ÆHFÆHƒ…0ÑÿÿH‰…`Ñÿÿé»üÿÿƒøõ…ËþÿÿéüÿÿL‰ïD‹½PÑÿÿL‹µ@ÑÿÿèxT ‹5Mõ‰ 1ÿ1ÀHƒ" è)¾ é£þÿÿD‰ø‹5/õ‰ H" 1ÿ‰Á1ÀD‹½PÑÿÿL‹µ@Ñÿÿèû½ éuþÿÿèQVüÿ‹ƒù „þÿÿ‹5ôô‰ 1ÿ1ÀAƒÏÿH\" L‹µ@ÑÿÿèŽ éóÿÿH‹=y¿‰ è´Cüÿƒøq”À¶À‰…ʼn éçýÿÿH‹½˜Õÿÿ¾d èÖ ‰…PÑÿÿéçýÿÿH‹… ÕÿÿH‹µ`ÑÿÿH‰°¸[ H¸°[ ¾ èî ‰Ã…ÀuY‹ ÑÿÿéãûÿÿA¿ôÿÿÿéëâÿÿèM@üÿè˜UüÿHµ@ßÿÿº€ AƒÏÿ‹8èî÷ ¿ H5å4$ H‰Â1ÀèVüÿH‹½ ÕÿÿéTèÿÿH‹0ÖÿÿH…Éu|…Û‰ûÿÿéWýÿÿèAUüÿº€ Hµ@ßÿÿAƒÏÿ‹8è—÷ H=³4$ H‰Æ1ÀèI L‰çè¡è H‹½ Õÿÿéúçÿÿ1Ûé4ûÿÿÆ…ÌÔÿÿéTóÿÿH‹µÀÐÿÿL‰ÿèó– HpÖÿÿé4ïÿÿ‹5…ó‰ H" 1ÿ1Àèa¼ éiÿÿÿ‹5jó‰ 1ÿ1ÀA¿êÿÿÿH]2$ L5>ĉ è9¼ éºîÿÿH‹½˜ÕÿÿA¿êÿÿÿèrÒ érñÿÿL‹µ@ÑÿÿHw4$ ‹5 ó‰ 1ÿ1ÀAƒÏÿèü» éLñÿÿ‹5ó‰ L‰é1ÿ1ÀHk.$ èÞ» ‹5ìò‰ L‰é1ÿH˜" 1ÀèÅ» é‹÷ÿÿD‰áHÆ3$ ‹5Äò‰ 1ÿ1À觻 é€öÿÿèýSüÿ‹5«ò‰ 1ÿAƒÏÿ‹HÁ" 1Àè» ‹½HÖÿÿè†<üÿéÆðÿÿHŒ" éVÿÿÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè=>üÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèý=üÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ¿° u H‹B H‰‡° H‹EødH+%( uÉ1ÀÃè¨=üÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀÇ£ó‰ H‹EødH+%( uÉÃèe=üÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè-=üÿff. „ fó úUHcÒHÁâH‰åHƒìóodH‹%( H‰Eø1ÀB„H H‹EødH+%( uÉ1ÀÃèÙ<üÿf „ ó úUHǸ H‰åHƒìdH‹%( H‰EøH‹H9Çt-‹J ë H9øt ‹PI‰ÀH‹ 9ÑuîI‹PL‰ÇH‰PH‰èÛ8üÿH‹EødH+%( uÉ1ÀÃèc<üÿ UH‰åAWI‰×‰òAVA‰ö‰þAUATM‰ÄS‰ûL‰ÇHƒì(H‰M¸dH‹%( H‰EÈ1Àèµ H…À„ä I‰ÅH5 " L‰ÿèÊKüÿI‹½Ð ‰Ãè $ I‰Æ…ÛtuH‹U¸L‰çL‰þèvK I‰ÄM…ä„” L‰çèR I‹¼$° èE$ M‰´$° L‰çè¥Â L‰ïè5 H‹EÈdH+%( …† HƒÄ(L‰à[A\A]A^A_]à „ H‰ÇèÈ$ H‰ÃH…ÀtL‰÷I‰Þèå# H‰ßè% L‰çL‰îèb< I‰ÄM…ä…lÿÿÿL‰÷è¾# ë‡ @ ‹56ï‰ A‰ØD‰ñ1ÿH«0$ 1ÀE1äè ¸ égÿÿÿè;üÿff. „ @ ó úUH‰åAUATSHƒìH‹_dH‹%( H‰EØ1À…ÒufÆƒÈ I‰ôƃå ƃN H…ötIH‰÷èów º H5§û! H‰ÇI‰ÅèÜ8üÿ…Àuƃæ MeƃO L‰çè3üÿH‰ƒè H…Àt 1ÀH‹UØdH+%( uHƒÄ[A\A]]øôÿÿÿëßèJ:üÿf. „ ó úUH‰åAUATSHƒìH‹_dH‹%( H‰EØ1À…Ò…ç H‰÷H…ö„ è“2üÿH‰EÐH…À„ LeÐL-ûU# L‰çL‰îè NüÿH‰ƒH H‰ÇH…À„Í è8k ˆƒX „À…ª L‰çL‰îèoNüÿH‰ÇH…À„£ 1Ò1öèšIüÿ‰ƒP …À„Œ H‹½ë% L‰çL‰îH‰ƒ` è3NüÿH‰ÇH…Àt>1Ò1öè2HüÿL‰çL‰îH‰ƒX èNüÿH‰ÇH…Àt1öè¡Uüÿf.¹ë% òƒ` zt-1ÀH‹UØdH+%( u9HƒÄ[A\A]]Ãƃ éJÿÿÿ @ ‹5þì‰ H£.$ 1ÿ1ÀèÚµ ¸ÿÿÿÿë¸èÞ8üÿ¸ôÿÿÿë¬ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uH‹‡@ ÉH([ éòW è8üÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u H‹¿@ Ééé[ èD8üÿ @ ó úUH‰åHƒì·V‹¿˜ dH‹%( H‰Eø1Àèˆa 1ÒH…ÀHOÂH‹UødH+%( uÉÃè÷7üÿ € ó úUH‰åAUATSHƒìdH‹%( H‰EØ1Àƒ>u‹yH‰óI‰Ì9~t%H‹UØdH+%( …o HƒÄ[A\A]]à € LnHUÔH5›" L‰ïèA1üÿ…À~À‹K D‹MÔM‰è¿ ‹5lë‰ HÁ-$ 1ÀèJ´ D‹mÔE…íˆÏ M;¬$0 ƒ I‹„$( JèH…À„¢ ‹P‹[ …Òt9Ú…½ fnMÔ‰Xfnÿ fbÁfI~Åè] H…ÀtliÛG†ÈaL‰hÁëHcËI‹”Ì8 H‰H…ÒtH‰BÃG I‰„Ì8 IÜH‰P1Àéöþÿÿ E1ÀI´$0 ¹ L‰êI¼$( è0à …À„Iÿÿÿ¸ôÿÿÿéÁþÿÿ‹5|ê‰ D‰é1ÿ1ÀH‡" èU³ ¸êÿÿÿéžþÿÿ‹5Yê‰ HÖ,$ 1ÿ1Àè5³ ¸êÿÿÿé~þÿÿè66üÿf D ó úUH‰åAWI‰×AVI‰öAUI‰ýATSHŸ¸ Hƒì(dH‹%( H‰EÈH‹‡¸ H9Øt,‹J ë D H9Ãt ‹PH‰ÇH‹ 9ÑuîH‹WH‰PH‰è&2üÿA·VHzH‰U¸è4HüÿH‹U¸H…ÀI‰Ät`A‹G I|$L‰öA‰D$è2/üÿI‹…¸ fHnËL‰`fHnÀ1ÀM‰¥¸ flÁA$H‹UÈdH+%( uHƒÄ([A\A]A^A_]ÃèH5üÿH‹=ѳ‰ Hú+$ H5d" 1Àè¼V ƒÈÿë¼ € ó úUH‰åHƒìdH‹%( H‰Eø1Àfƒ~tH‹UødH+%( u!Éà D ·V‹¿˜ èK^ 1ÒH…ÀHOÂëÐèÉ4üÿf „ UH‰åAWE‰ÇAVI‰öH5Ù" AUATI‰üS‰ËHƒìHH‰U¨L‹¯ L‰ïdH‹%( H‰EÈ1Àè;Düÿ…Àt º H5 " L‰ïè£2üÿ…Àu/ € H‹EÈdH+%( …È HƒÄH[A\A]A^A_]Ãf D º H5c" L‰ïè\2üÿ…ÀtÀAç u·º H5Q" L‰ïè;2üÿ…ÀtŸº H5@" L‰ïè#2üÿ…Àt‡H53" L‰ïèCüÿ…À„pÿÿÿI‹†ø) H…À„à L‹xM…ÿ„Ó I‹èâp ¾ H‰ÇH‰E˜èá9üÿM‹oH‰ÇH‰E èÁp I‹¼$ H‰Æè1Cüÿ…Àu}H‹U H‹M˜L)êƒúH‰U¨~D‹E¨I‰ÏM¬$è ƒèÑèLtAA¾?IƒÇIƒÅè/Ž A¾ÿ‰Ãè#Ž Áã ÃAˆ]ÿM9þuÕA€Œ$Ü H‹M¨‰ÈÁè ÈÑøH˜I‰„$ é˜þÿÿL‰ÿèÈk I‰ÇH…À…1ÿÿÿ @ Aö„$Ü uhL‰çL}°èA¹ I‹¼$° L‰þè1 M„$è I‹¼$ L‰ÆL‰E è¥ä L‹E …ÀŽ¹ A€Œ$Ü L‰ÿèX L‰çè`¹ Aö„$Ü tML‹E¨¶ÓL‰æL‰÷H èüJ …À„ìýÿÿH‹EÈdH+%( …´ I‹Œ$ ‹5'æ‰ H)$ 1ÿë-H‹EÈdH+%( …ˆ I‹Œ$ ‹5ûå‰ ¿ HM " HƒÄH1À[A\A]A^A_]éÆ® f D Iƒ¼$° L‰E „=ÿÿÿI‹´$ L‰çè=Ó H‰ÇH…Àt H‹u H‰E è¨ã H‹} …À~ A€Œ$Ü èâ-üÿéýþÿÿèx1üÿ „ ó úUH‰åAWAVAUATI‰ÔSHcÞHÁãHƒì(H‹WdH‹%( H‰EÈ1ÀHÓL‹«H M…í„ ƒþ ‡† ¹úgÑöH£ñs{H‹‚@ H‹€@\ €x# …Ÿ D‹@L‹»P D‰E¼L‰ÿèhCüÿI‰ÆH…À„¨ ‹}¼L‰éL‰úH‰Æè·Y H…ÀxNL9øuyL‰úL‰öL‰çAÿ$L‰÷‰E¼è -üÿ‹E¼º …ÀIÂH‹UÈdH+%( uTHƒÄ([A\A]A^A_]Ãf D èÃEüÿ‹ …Àt¬÷Øëµf „ H‹xè7KüÿL‹«H A‰ÀéMÿÿÿL‰÷è ,üÿ¸êÿÿÿëè40üÿ¸ôÿÿÿë‘ff. „ fUH‰åAWAVAUATSHì Hƒ $ Hƒì(H‰½¸ïÿÿdH‹%( H‰EÈ1ÀH…ÒŽ” I‰öH‰ÓL¥ÀïÿÿL¿` ë f D H‹¸ïÿÿH¨ L)ëH…Û~bº L‰æL‰÷H9ÓHNÓè] I‰ÅH…ÀxKH‰ÂL‰æL‰ÿèå] H…Ày¸èËDüÿ‹ …Àt»÷ØH‹UÈdH+%( u'HÄ( [A\A]A^A_]Ãf1ÀëÙ @ è“Düÿ‹ ÷ØëÊè8/üÿ „ ó úUH‰åSH‰ûHÇ` Hƒì·VdH‹%( H‰Eè1Àèa] H…Àx$Hƒ¨ 1ÀH‹UèdH+%( uH‹]øÉÃf D è#Düÿ‹ ÷ØëÚèÈ.üÿ „ ó úUH‰åSH‰ûHÇ` Hƒì·VdH‹%( H‰Eè1Àèñ\ H…Àx$Hƒ¨ 1ÀH‹UèdH+%( uH‹]øÉÃf D è³Cüÿ‹ ÷ØëÚèX.üÿ „ ó úUH‰åSH‰ûHÇ` Hƒì·VdH‹%( H‰Eè1Àè\ H…Àx$Hƒ¨ 1ÀH‹UèdH+%( uH‹]øÉÃf D èCCüÿ‹ ÷ØëÚèè-üÿ „ ó úUH‰åSHƒìH‹ŸH\ ·VdH‹%( H‰Eè1ÀH»` è \ H…Àx(Hƒ¨ 1ÀH‹UèdH+%( uH‹]øÉÃf. „ èËBüÿ‹ ÷ØëÖèp-üÿó úUH‰åSHƒìH‹ŸH\ ·VdH‹%( H‰Eè1ÀH»` è[ H…Àx(Hƒ¨ 1ÀH‹UèdH+%( uH‹]øÉÃf. „ è[Büÿ‹ ÷ØëÖè -üÿó úUH‰åAUI‰ýATI‰ôSHƒìH‹ŸH\ ·VdH‹%( H‰EØ1ÀH»` è#[ H…ÀxHƒ¨ H‹EØdH+%( uHƒÄL‰æL‰ï[A\A]]ésN èŽ,üÿff. „ ó úUH‰åAUATI‰ôSH‰ûHƒìdH‹%( H‰EØ1Àè…‰ A·T$H»` L‰æA‰ÅèZ H…ÀxHƒ¨ H‹EØdH+%( uHƒÄD‰è[A\A]]Ãè,üÿff. „ @ ó úUH‰åAUATI‰ôSH‰ûHƒìdH‹%( H‰EØ1Àè%Š A·T$H»` L‰æA‰Åè Z H…ÀxHƒ¨ H‹EØdH+%( uHƒÄD‰è[A\A]]Ãè+üÿff. „ @ ó úUH‰åAUATI‰ôSH‰ûHƒìdH‹%( H‰EØ1Àèe‰ A·T$H»` L‰æA‰ÅèY H…ÀxHƒ¨ H‹EØdH+%( uHƒÄD‰è[A\A]]Ãè+üÿff. „ @ ó úUH‰åAUATI‰ôSH‰ûHƒìdH‹%( H‰EØ1Àè… A·T$H»` L‰æA‰Åè Y H…ÀxHƒ¨ H‹EØdH+%( uHƒÄD‰è[A\A]]Ãè*üÿff. „ @ ó úUH‰åAUATI‰ôSH‰ûHƒìdH‹%( H‰EØ1ÀèE A·T$H»` L‰æA‰ÅèX H…ÀxHƒ¨ H‹EØdH+%( uHƒÄD‰è[A\A]]Ãè*üÿff. „ @ ó úUI‰ÈH‰åAVI‰Î1ÉAUI‰ÕHV(ATI‰ôSH‰ûHƒì A‹|$‹v dH‹%( H‰EØ1Àè\íÿÿH‰ÇH…Àt ¶€Ü ¨tIèÜ A·T$H»` L‰æèïW H…ÀxZHƒ¨ 1ÀH‹UØdH+%( uMHƒÄ [A\A]A^]à D ƒÈE1ÀL‰òH‰Þˆ‡Ü A¶– H‰}Èè}ôÿÿH‹}ÈëŽ € è{>üÿ‹ ÷Øë¤è )üÿó úUH‰åAVI‰ÎAUATI‰üSH‰óHƒìdH‹%( H‰EØ1Àè`† ·SI¼$` H‰ÞA‰Åè9W H…ÀxI„$¨ öC@u&H‹EØdH+%( uAHƒÄD‰è[A\A]A^]à € ‹{‹s HSHM‰ð1Éè,ìÿÿH‰ÇH…Àt€ˆÜ èèÚ ë°èq(üÿó úUH‰åAWAVL}€M‰ÆAUI‰õATI‰üL‰ÿSH‰ÓHƒìhdH‹%( H‰EÈ1Àèd) ‹S ‹sL‰÷è¶û H…À„½ ¶³– H‹L‰ùH‰ÇH‰…xÿÿÿèÑ L‹xÿÿÿH…ÀtH‹UH‹z ¶‡Ü ¨tRL‰ÏèÚ! A·UI¼$` L‰îè%V H…ÀxI„$¨ L‰ÿè@) H‹EÈdH+%( u`HƒÄh1À[A\A]A^A_]ÃÈL‰æˆ‡Ü D‹B0L‰ò¶‹– è±òÿÿL‹xÿÿÿë† „ A‹M ‹5ZÛ‰ 1ÿ1ÀHÓ# è6¤ égÿÿÿè<'üÿff. „ ó úUH‰åAUI‰õATSH‰ûHƒìdH‹%( H‰EØ1ÀèeF A‰Ä…Àu €»P u%H‹EØdH+%( uKHƒÄD‰à[A\A]]à „ A·UH»` L‰îè U H…ÀxHƒ¨ ë¹f D èó;üÿD‹ A÷Üë¦è–&üÿf D UH‰åAWAVI‰þAUATSH‰óHƒì(dH‹%( H‰EÈ1À€¿ „ D A€¾ M¦8 „ƒ M‹® fAƒ} „è I9žH ‡Û A·E1ÒM‹¾X ¨•ÂƒàøƒÂ ÐfA‰EM…ÿ…Š M‹¾ A·† ¨… A·UöÂ…6 )ÂfA‰UöÂ…2 H¸ëƒµ€F†ÈaI¯ÇHÁè8I‹„Æ8 H…Àué! H‹ H…À„ L;xuîH‹pA‹Ž fHnÆflÀA†X ƒùÿt ‰ÈI;†0 ƒû I‹–( ‹ÂA‰† I‹†øîÿÿH‹¸([ èÊ» H…À„F A·}H‹p(L‰âLïè , A‰À…ÀˆÍ ¨…E fEEfE‰EAöÀ…š AƆ A·ÐI¾ïÿÿL‰îè;S H…Àˆ² I†`ïÿÿénþÿÿf D M‹®¨ M…í„° A‹¾¸ º L‰îèXM H…Àˆs … 1ÀM¦8 fA‰EAƆ é/þÿÿfI‹†¨ L‰þH‹¸([ èêº H‰Çè¢c ébþÿÿ D E1ÀH‹EÈdH+%( …{ HƒÄ(D‰À[A\A]A^A_]Ãèk9üÿD‹ E…À„·ýÿÿA÷ØëÅf. „ A·UA‹¾¸ IuHƒêè£L H…Àˆ¾ I‹¶¨ Aƒ} ?IdžH M¦8 I‰¶ ‡Õ I‹†¨ L‰âH‹¸([ è-× …À…> A€¾ „W I‹¾H H…ÿ„øþÿÿA€¾ …j I+~ˆ* fïÀòH*ÇòA^Ff/Õ% ƒó òH,øA€¾à … I‰¾H é¤þÿÿ A‰À…À…ÐþÿÿM¦8 éŠþÿÿf „ ¿ èv5üÿI‰ÅH…À„8 I‰†¨ é.þÿÿ‹5ÜÖ‰ Hñ$ 1ÿ1À踟 éDþÿÿ·ÈH5þ! ‹5·Ö‰ 1ÿ1À蚟 A¸êÿÿÿéZþÿÿ·ÊH%þ! ëÚ·ÊH,þ! ëÎ € ‹5~Ö‰ L‰ù1ÿ1ÀH$ èWŸ A¸êÿÿÿéþÿÿA·ÈH7þ! ë–ò\Ô% H¸ €òH,øH1ÇéóþÿÿI‹†øîÿÿH‹h[ óoˆx[ fA‰–À H‹p[ AŽÈ A‰–Ä H‹ˆ[ I‰–Ø €¸[ A•†à €¸‘[ I‹†¨ A•†á H‹h[ óox[ fA‰–è H‹p[ A–ð A‰–ì H‹ˆ[ I‰– €¸[ A•† €¸‘[ A•† AƆ éÜýÿÿHÌ$ éžþÿÿ‹5UÕ‰ ‰E¼H$ 1ÿ1Àè.ž D‹E¼éðüÿÿH‰øƒçfïÀHÑèH øòH*ÀòXÀéÁýÿÿI¶À èKU I‰†H é€üÿÿI¶è èÓT H‰Çé‚ýÿÿI‹ŽX ‹5âÔ‰ H‘ü! 1ÿèÀ A¸êÿÿÿé€üÿÿ‰ÁH‹ü! éþýÿÿè² üÿA¸ôÿÿÿébüÿÿ € ó úUH‰åAUI‰õATSH‰ûHÇH HƒìH‹rdH‹%( H‰EØ1ÀèÚùÿÿA‰Ä…Àt#H‹EØdH+%( uIHƒÄD‰à[A\A]]Ãf D A·UH»` L‰îèŒN H…ÀxHƒ¨ ë»f D èc5üÿD‹ A÷Üë¨è üÿf D ó úUH èÿÿH‰åAWAVAUATSHìØ H‰µÿÿÿH‹WH‰½ÿÿÿL‹¿H\ H‹wM‡H dH‹%( H‰EÈ1ÀL‰…ÿÿÿè‚Ä ‰… ÿÿÿ…À…” Iƒ¿x „• H‹…ÿÿÿº L‹¨([ I‹} I9ýt@‹‡Ð …Àt.H‹È pÿHAH4ðë @ HƒÀH‹ H9ÊHBÑH‰ÁH9ÆuêH‹?I9ýuÀI‹‡ð I‰—h H‹€([ H‹H‰…0ÿÿÿH‰8ÿÿÿH9Ø„ˆ H‹…8ÿÿÿE1öD‹€Ð E…À„ H‹½8ÿÿÿD‰ðH‹—È H‹½0ÿÿÿH‹ ÂH‰ÞèÜ´ I‰ÄH…À„½ ƒx$ÿ„³ f D I‹·h f „ HƒÆtúI‰·h L‰ïè›´ H…ÀuÖfHnÿ( E‹d$$A‡h )… ÿÿÿèçD H…À„ H¿ëƒµ€F†Èafo… ÿÿÿD‰` H¯ß@H‰ÙHÁé8I‹”Ï€ H‰ËH‰H…ÒtH‰BH‹½ÿÿÿI‰„߀ H”Ï8 H‰PH‹…8ÿÿÿAƒÆD;°Ð ‚ûþÿÿH‹…8ÿÿÿH‹ H‰…8ÿÿÿH9…0ÿÿÿ…ÂþÿÿI‹‡ð H‹€([ H‹H‰…0ÿÿÿH9Ø„) H…@ÿÿÿH‰… ÿÿÿóoKóoS ¾ D‹£Ð óo[0óoc@óokP)@ÿÿÿóos`óo{pL‰çD‰¥8ÿÿÿóo‹€ H‹ƒ )•Pÿÿÿ)`ÿÿÿH‰EÀ)¥pÿÿÿ)m€)u)} )M°èÁ-üÿI‰ÆH…À„Á ¾ L‰çè¨-üÿI‰ÅH…À„ ‹½8ÿÿÿ…ÿtmH‹³È 1Òf „ H¸ëƒµ€F†ÈaH‹ ÖH¯ÁHÁè8I‹„Ç€ H…Àuéx „ H‹ H…À„d H;HuîH‹H‹@ I‰ ÖA‰D• HƒÂL9âu¥¶…jÿÿÿ‹•8ÿÿÿL‰ñL‰ÿH‹µ ÿÿÿL„ãÿÿHXÿÿÿ ƒàçƒÈˆ…jÿÿÿè˜2 ‰… ÿÿÿ…À…U ‹‹Ð E1ä…ÉtgH‰8ÿÿÿf D D‰àAƒÄA‹\… I‹4ÆI‹‡@ H‹¸([ è ² I‹p ‰ÞÇ@$ÿÿÿÿ‹Lñ‰H(A‹P ‰X0‰H,H‹…8ÿÿÿD; Ð r©H‰ÃL‰ïèüÿL‰÷èüÿ‹µ ÿÿÿ…ö…˜ H‹H90ÿÿÿ…úýÿÿI‹‡ð H‹€([ H‰…0ÿÿÿI‹‡@ H‹0ÿÿÿL‰ÿH‹([ HcsHˆ LcBI)ðH5òìÿÿèí" ‰… ÿÿÿ…À…u I‹Ÿð I‹¿@ ¾ èGù H‹ƒhZ HÃhZ LpØH9ÄZ L-uâÿÿë>M…ä„í ¶ÐM‰àL‰éL‰öA€ŽÜ L‰ÿè~3 …À…‘ I‹F(LpØH9Ä Aö†Ü tåI‹‡@ A‹·P H¸ èñã L‰÷I‰Äè¦ A‰À¸ E„Àu†A‹†Ô Pï¸ ƒú†nÿÿÿA‹–Ä …Ò…_ÿÿÿI‹¾ 1öèô¹ A‰À¸ D)ÀéAÿÿÿ @ ‹5.Ή H;ö! 1ÿ1Àè — L‰ïèrüÿL‰÷èjüÿÇ… ÿÿÿêÿÿÿH‹EÈdH+%( …& ‹… ÿÿÿHÄØ [A\A]A^A_]Ë5Ó͉ HÅõ! 1ÿ1À诖 éýÿÿ‹5¸Í‰ H•$ 1ÿ1Àè”– ë¢AƇ[ H‹½ÿÿÿ1öèüòÿÿ‰… ÿÿÿ…Àu‚H‹…ÿÿÿH‹µÿÿÿH‹˜H\ ·VH»` è½G H…ÀxDHƒ¨ éLÿÿÿL‰÷è¤üÿÇ… ÿÿÿôÿÿÿé5ÿÿÿ‰… ÿÿÿ‹5-͉ H*$ 1ÿ1Àè – éÿÿÿè_.üÿD‹ A÷ÜD‰¥ ÿÿÿéýþÿÿÇ… ÿÿÿôÿÿÿëÂA‹P ‹5è̉ H$ 1ÿèÆ• Ç… ÿÿÿêÿÿÿéÇþÿÿèÂüÿfó úUH‰åAWI‰×Hß»" AVL‰þI‰ÎAUI‰ýH‰ÏATSHìˆ L‰…XúÿÿdH‹%( H‰EÈ1Àè÷Y I‹¸ I•¸ H9Úué§ € H‹H9Ó„” 9CuïL•`úÿÿLcL‰÷L‰ÒL‰æL‰•PúÿÿègM I‹G0I‹V0L‰çI‹v(H‹PúÿÿH‰…úÿÿI‹GH‰…púÿÿè: L‰æL‰ïL‰ñH‹•PúÿÿL‹…XúÿÿèNç ·S I½` L‰æè+F H…Àx6I…¨ 1Àë 1ÀH‹UÈdH+%( u"HĈ [A\A]A^A_]à D èÛ,üÿ‹ ÷ØëÏè€üÿó úUH‰åAVI‰öAUI‰ÕATSH‰ûHƒìdH‹%( H‰EØ1Àèpq A‰Ä…Àt)H‹EØdH+%( ugHƒÄD‰à[A\A]A^]Ãf. „ I‹u H»H è€ðÿÿA‰Ä…ÀuÀA·VH»` L‰öèUE H…ÀxHƒ¨ ëž € è+,üÿD‹ A÷ÜëŠèÎüÿff. „ ó úUH‰åAUATI‰ôSH‰ûHƒì‹N dH‹%( H‰EØ‹FöF u9‡P t8H‹rH»H èèïÿÿA‰Å…ÀtqH‹EØdH+%( …Ê HƒÄD‰è[A\A]]ÃiÁG†ÈaÁèH‹„Ç€ H…Àuë° „ H‹ H…Àt ;Huó‹JXƒùÿtf‹@H;ƒx sOH‹³p ‰ ÆéxÿÿÿA·T$H»` L‰æèKD H…ÀxHƒ¨ éiÿÿÿf. „ è+üÿD‹(A÷ÝéOÿÿÿA½êÿÿÿéDÿÿÿ‹5³É‰ 1ÿ1ÀA½êÿÿÿHÆ $ 艒 é#ÿÿÿèüÿff. „ @ ó úUH‰åAWL¿` AVI‰ÎHN(AUATI‰ôSH‰ûHƒì0D‹N D‹FH‰U¸H‹¿@ L‰òL‰þdH‹%( H‰EÈ1ÀHEÀHÇEÀ Pèç ZYA‰Å…Àxt2H‹EÀHƒ¨ E1íH‹EÈdH+%( uIHeØD‰è[A\A]A^A_]à H‹U¸L‰æH‰ßL‰ñèþq A·T$L‰æL‰ÿA‰ÅèC H…Àx±Hƒ¨ ë¨è§üÿ € ó úUH‰åAWAVI‰ÖAUI‰ýATI‰ôSHƒì8dH‹%( H‰EÈ1ÀH…Ét6H‹° H…Àt*H‹UÈdH+%( … HƒÄ8L‰ò[A\A]A^A_]ÿà @ L‰òL‰æL‰ïèšã A€½È tXM‹¾P A·\$M…ÿu^·ÓI½` L‰æè\B H…Àx7I…¨ 1ÀH‹UÈdH+%( …) HƒÄ8[A\A]A^A_]à @ A·\$ë²è )üÿ‹ ÷ØëÇ D M‹¶X ·ËM‹@ 1ÒI‰ÈM)æM)ø’ÂM)ðM…Ét1L9ñ’ÀIƒþ@–Æ ðÐuL9ÁsXIü ðÿÿ†UÿÿÿD‰àémÿÿÿ ¿ H‰U¨L‰E°H‰M¸èÂ%üÿH‹M¸L‹E°H…ÀI‰…@ H‹U¨I‰ÁužIÇÄôÿÿÿë»f D L‰ÏL‰æL‰òL‰E¨H‰M¸è¢ üÿA·t$H‹M¸L‹E¨J<0H‰E°LöLþL‰ÂL‰E¸H)ÎLæèt üÿL‹E¸L‹M°C M‰ÌfA‰YKÇD1ø éBÿÿÿèüÿff. „ fó úUL—` H‰åAWL~HAVI‰ÎL‰ùAUATI‰üSH‰óHƒì0D‹N D‹FH‰U°H‹¿@ L‰òL‰ÖdH‹%( H‰EÈ1ÀHEÀHÇEÀ PL‰U¸è¶ä ZYA‰Å…ÀxL‹U¸t7H‹EÀI„$¨ E1íH‹EÈdH+%( …} HeØD‰è[A\A]A^A_]à H‹U°H‰ÞL‰çL‰ñL‰U¸èJo ·SH‹}¸H‰ÞA‰Åè'@ H…ÀxI„$¨ öC@tœ‹{‹s M‰ð1ÉL‰úèAÕÿÿH‰ÇH…Àt€ˆÜ èýà épÿÿÿèƒüÿ ó úUH‰åAVI‰ÖHVHAUI‰ÍATI‰ôSH‰ûHƒì0óoF0A‹|$dH‹%( H‰EØ1ÀH‹F(‹v EÈH‰EÀAöD$@umHMÀM‰èèÁÔÿÿH‰ÇH…Àt ¶€Ü ¨tnèyà A·T$H»` L‰æèT? H…ÀxHƒ¨ H‹EØdH+%( ugHƒÄ01À[A\A]A^]Ãf. „ I‰È1ÉèVÔÿÿH‰ÇH…Àt €ˆÜ ë— D ƒÈE‹D$DL‰êH‰Þˆ‡Ü A¶Ž– H‰}¸è»ÛÿÿH‹}¸édÿÿÿèmüÿff. „ fó úUH‰åAUATI‰ôSH‰ûHƒìL‹¯H\ dH‹%( H‰EØ1ÀA€½€ AÆ…K „} H‹ƒ@\ A·T$I½` €x u €»™[ …– L‰æèN> H…Àˆ¥ I…¨ I‹T$H‹³@\ L‰ïèªßÿÿ…ÀxYI‹D$H‹UØdH+%( …¬ HƒÄ[A\A]]à A‹½p º 1öèÝ"üÿH‰ÂHƒøÿtdH»@[ L‰æè¼ …À‰PÿÿÿH˜ë¨f „ IT$L‰æè³= H…Àx>I…¨ é|ÿÿÿfè‹$üÿ‹‰Ð÷ØH˜…ÒjÿÿÿéHÿÿÿf D èk$üÿ‹ ÷ØH˜éOÿÿÿè[$üÿ‹ ÷Øé8ÿÿÿèýüÿff. „ fó úUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hì Hƒ $ Hìø L5=áÿÿº * ó~-hƇ ó~50R… fInÖó~=ƒÆ‡ H Tçÿÿ-]Ƈ flÒó~%R… ó~R… flö=&Ƈ fläflÀH‰µ8ÎÿÿL Õÿÿ1öA‰ÿL‰ïL¥X×ÿÿdH‹%( H‰EÈ1À) Îÿÿó~-ÃQ… )µÎÿÿflí)½ Îÿÿ)¥ðÍÿÿ)àÍÿÿ)…@Îÿÿ)•PÎÿÿèèüÿfo…@ÎÿÿE1ÀH6ùÿÿfHnàH ßÿÿH ãßÿÿfo•PÎÿÿfHnð)…°ÕÿÿHxÞÿÿflä)…ÀÕÿÿfHnøH1ýÿÿH½àÎÿÿ)…ÐÕÿÿH5$$ )…àÕÿÿ)…ðÕÿÿ)… Öÿÿ)…Öÿÿ)… Öÿÿ)…0ÖÿÿfHnÃH é! flÆfHnðHÎö! )¥ Õÿÿ)…@ÖÿÿfInÆflÇ)•`Öÿÿ)…PÖÿÿfHnÁ¹Ø flÆ)•pÖÿÿ)…ÀÖÿÿfHnÀH¸ flÀ)•€Öÿÿ…øÖÿÿfInÄL¥ÐÎÿÿflÀ)•Öÿÿ…X×ÿÿfïÀ)… ÎÿÿH‰…£Îÿÿ1À)• Öÿÿ)•°ÖÿÿfInÕ)…€Îÿÿ)…Îÿÿ)…°ÎÿÿfHnÃH £è! Æ…ÕÖÿÿÆ…#×ÿÿHÇ…ÀÎÿÿ HÇ…`Îÿÿ óH«H 9u" D‰ÿH¸ b H‰…àÎÿÿH…èÖÿÿÇ…@Ïÿÿ fHnøHW$ flÇH‰… ÏÿÿH…éÖÿÿfHnØ…èÎÿÿfHnÁHU$ flÃH‰…`ÏÿÿH…`ÎÿÿH ä±! fHnÈ…HÏÿÿfHnÃH|$ flÁfHnàH¸ i Ç… Ïÿÿ …¨ÏÿÿfHnÆH Éç! H5Íç! flÄH‰… ÐÿÿH…øÖÿÿfHnð…¸ÏÿÿfHnÁHq±! H tÅ" flÆfHnøH¸ o H‰…`ÐÿÿfHnÉH… ×ÿÿ…ÐÿÿfHnÁH‰…PÎÿÿflÇHÞ# …ÐÿÿfHnÀH=Ã! Ç…@Òÿÿ fHnØH¸ s H‰…ÀÐÿÿH…êÖÿÿ…PÎÿÿfHnèH«$ …hÐÿÿfHnÁH‰…àÐÿÿflÃH¸ j H »! H‰… ÑÿÿH…íÖÿÿfHnà…xÐÿÿHº$ fHnÃflÅH‰…@ÑÿÿH¸ v H <à! H‰…€ÑÿÿHG¾‰ …ÈÐÿÿfHnÆfHnðH›$ flÄH‰… ÑÿÿH¸ k H5ä°! …(ÑÿÿfHnÁH é" flÆH‰…àÑÿÿH*ðˆ fHnø…ˆÑÿÿH»°! fHnÃflÇfHnØHÙïˆ fHnè…èÑÿÿH/x# foÁflÃH‰…`ÒÿÿHáïˆ H ‘Ú" fHnà…øÑÿÿHØ´! fHnÆflÅfHnðH5Sº! H¸ f flÎ…HÒÿÿfHnÁfHnÞÇ… Òÿÿ flÄH ôÞ! H‰… ÓÿÿH…¢Îÿÿ¸ÒÿÿfHnÈHh¯! H‰… ÓÿÿH…h×ÿÿH‰…@ÎÿÿH‘Ý! …¨ÒÿÿfHnÃH Š" flÁÇ…`Óÿÿ …ÓÿÿfHnÀHU{# …@ÎÿÿfHnÈHÈ Ç…Óÿÿ …hÓÿÿfHnÆH5 °! H‰…˜ÓÿÿflÁH…ìÖÿÿ…xÓÿÿfHnøfHnÆH$ H‰…àÓÿÿflÇHä! …ÈÓÿÿfHnÀH$ flÂfHnèH6ÍÿÿÇ…ÀÓÿÿ …(ÔÿÿfoÃH‰…XÔÿÿflÅHwä! …8ÔÿÿfHnÀHü$ fHnàflÂH¬ÍÿÿÇ… Ôÿÿ H‰…¸ÔÿÿflÜHPîˆ …ˆÔÿÿfHnÁL‰á˜ÔÿÿfHnØH ò# flÃfHnðHä! Ç…PÔÿÿ …èÔÿÿfHnÃHàÎÿÿflÆH‰ÚÇ…€Ôÿÿ Ç…°Ôÿÿ Ç…àÔÿÿ H‰…ÐÎÿÿHÇ…ØÎÿÿ Æxíˆ …øÔÿÿH‹µ8Îÿÿè€n …À… €½ìÖÿÿ t €½h×ÿÿ „F è= …ÀuE€½îÖÿÿ tPH‹…øÖÿÿ€8-u €x „A H‹• ×ÿÿ€:-„ê Hc$ ‹5Ѻ‰ 1ÿ1Àè´ƒ A¼ÿÿÿÿéu f „ H‹… ×ÿÿ€8-…x €x …n H‹½PÎÿÿèz0 …À… H‹…øÖÿÿ¶îÖÿÿH‰…€Îÿÿ€8-…L €x …B Æ…ðÖÿÿ¶ƒê-u¶P1ö…Ò@”Æ„É…¦ €½#×ÿÿ ‹•×ÿÿ…¼ H½€ÎÿÿL‰éèEš H‰…àÖÿÿI‰ÄH= ðÿÿ‡‘ H‹€@\ €x# …® ‹pL‰çH ÁÈÿÿL‰êè¹ A‰Ä…À…K €½ Îÿÿ uU€½ ×ÿÿ tL€½#×ÿÿ ‹½×ÿÿ…ç èô A‰Ä…Àˆ¢ H‹•PÎÿÿH‹µàÖÿÿH 4×ÿÿL‰ïè\# A‰Ä…Àˆî €½èÖÿÿ „ €½éÖÿÿ … H‹½`Îÿÿ» f‰ÐÖÿÿH…ÿ„ê 1öè£d H‰…8ÎÿÿH…À„Á H‹XH…Û„µ H‰ßèî= I‰Ç H‹{è?B ¾ H‰ÇI‰Äè? üÿH‰ÇH…Àt_I‰ÆL+sèB Aƒþ(MAöÆuGAƒþ~PètÿûÿAVþÑêH‹ ILTë @ I¾T$öDPtIƒÄL9át!I¾$öDPuÞf D H‹½8ÎÿÿH‰Þèic M…ÿtL‰ÿL‰ûèI= I‰ÇéYÿÿÿH‹…8ÎÿÿH‰E˜f D €½êÖÿÿ tÆ…ÐÖÿÿ€½íÖÿÿ t?HñÿÿH5©îÿÿA» fHnøH§ÅÿÿfHnÆfD‰ÐÖÿÿH‰…XÖÿÿflÇ)…°ÕÿÿH‹…àÖÿÿHx@èh A‰Ä…ÀˆZ €½îÖÿÿ L‹½àÖÿÿ…ˆ ‹…×ÿÿ€½#×ÿÿ ‰…8Îÿÿ…J H5 Æÿÿ¿ è¯üÿ÷…èÖÿÿÿ ÿ „ HhÚÿÿH ×ÿÿfHnøHõ×ÿÿfHnÁH‰…ØÕÿÿHbÖÿÿflÇH‰…PÖÿÿ)…°ÕÿÿI‹¿([ èt €½éÖÿÿ H‰…0Îÿÿ… €½èÖÿÿ „ H¬ÚÿÿH‰… Õÿÿ€½h×ÿÿ „ä €½ðÖÿÿ u €½îÖÿÿ „â L‰ÿèêª A‰ÄH…èçÿÿE…ä…§ Hƒ½éÿÿ H‰…@Îÿÿ„q HÇÆÿÿÿÿH‰Çè#Üÿÿ‰Ã…À…ú €½ðÖÿÿ „X @ H‹½éÿÿH…ÿ„µ 胚 L½ êÿÿH òÿÿ D I‹?H…ÿ„œ L‹7H‹WL‰2M…ö„y I‰Vè§þûÿI‹I‹VL‰÷H‰H…À„a I‰ÆëÜ @ €½ìÖÿÿ ……ûÿÿH‹½øÖÿÿè3 „À„qûÿÿÆ…!×ÿÿÆ…ñÖÿÿé^ûÿÿ @ I‰ÿ D L‰ÿè@þûÿHƒÃL9ë…# H‹½˜éÿÿH…ÿt,D‹… éÿÿE…ÀxD‰Çè³ÿûÿH‹½˜éÿÿè×ÿûÿH½˜éÿÿèR( H½êÿÿèF( H‹½@Îÿÿè:( H‹}˜èšc H‹½àÖÿÿèn™ €½îÖÿÿ teH‹½ˆ×ÿÿè¹ýûÿH‹½à×ÿÿèýûÿH‹}è¤ýûÿH‹EÈdH+%( … HÄø1 D‰à[A\A]A^A_]à @ €½ ×ÿÿ ¾ „Çúÿÿé§úÿÿH‹½PÎÿÿèt- ëf€z … úÿÿ¶•¢Îÿÿ¶ïÖÿÿ„Òu„É…XúÿÿH•û# éíùÿÿ„É…DúÿÿÆ…¤Îÿÿ‰Ñé6úÿÿf. „ HïÿÿH5’ÖÿÿfHnÆfHnÐflÂ)…°Õÿÿécýÿÿ „ €½h×ÿÿ …Ôüÿÿ€½éÖÿÿ „ýÿÿéÂüÿÿ€½ðÖÿÿ …qþÿÿ€½îÖÿÿ …ŸýÿÿHÀÎÿÿ€½èÖÿÿ L‰xÎÿÿH‰…pÎÿÿ… ¾ L‰ÿèØÞ „À„, €½ëÖÿÿ ¶…h×ÿÿ„ „À„ ¾ L‰ÿèWÞ H¸ ÿÿ H#…x×ÿÿ…â I‹·([ ‹•8ÎÿÿL‰ÿHpÎÿÿó~…0Îÿÿ…H×ÿÿAGè0 €½ñÖÿÿ …ü €½øéÿÿ „ÞüÿÿD‹ðçÿÿL‹… ×ÿÿ1À¾ H‹èçÿÿH½hÎÿÿHDû# è'üÿ…Àˆ¢ H‹hÎÿÿ‹56³‰ H# 1À¿ è| H‹½hÎÿÿèCüÿH‹½hÎÿÿ‰Ãèeûûÿ…Û„eüÿÿA‰Ü‹5ø²‰ HñÛ! 1ÿ1ÀèÔ{ éGüÿÿ € I‰þ D L‰÷è(ûûÿIƒÇL9û…KüÿÿIÅ€$ @ H‹;H…ÿ„ÄüÿÿL‹?H‹WL‰:M…ÿ„¡üÿÿI‰WèçúûÿI‹I‹WL‰ÿH‰H…À„‰üÿÿI‰ÇëÜ @ H‹½×ÿÿ‰µ8Îÿÿè6üÿ‹µ8Îÿÿ‰Âé%øÿÿf „ H‹xèüÿ‰ÆéEøÿÿH‰…@ÎÿÿéŒûÿÿI¿@[ è8ª é ûÿÿ€½êÖÿÿ „· I‹‡([ L‹ L9à„ÞúÿÿH wÚ! ë*f. „ H ÁÿÿI‰„$° M‹$$M;§([ „«úÿÿL‰çè(ô H‰ÞH‰ÇI‰Æèj üÿ…À„j H59Ú! L‰÷èS üÿ…Àt¯º H5:Ú! L‰÷è»ûûÿ…Àu¦H°äÿÿI‰„$° ë•H‹½×ÿÿè:üÿ‰…8ÎÿÿéŸùÿÿ€½…×ÿÿ ¶…h×ÿÿ…€ „À„N H‹…@ÎÿÿH5%ÒÿÿfoÎÿÿA¹ fHnÆÆ…j×ÿÿI‰‡8[ H}ÒÿÿfHnøHñÐÿÿfD‰ÐÖÿÿH‰…àÕÿÿHÛ¹ flÇfo½ Îÿÿ)…ÀÕÿÿH‰…ÈÖÿÿHʾÿÿH‰…ÖÿÿI‹G½hÖÿÿHÿ/ øÕÿÿH% ðÿÿ€½ìÖÿÿ H‰…0Îÿÿ„yùÿÿH‹…àÖÿÿH‹([ H<¾ÿÿH‰…ÖÿÿH‹H9„QùÿÿH ò¾ÿÿH‰ˆ° H‹ H9Âuñé6ùÿÿf D L‰çè ò AöD$(„— HíÅÿÿI‰„$° é?þÿÿH‹µ0Îÿÿ‹½8Îÿÿ1ÒèLüÿéùÿÿ‹5õ¯‰ H ÷# 1ÿ1ÀèÑx éYúÿÿL‰ÿèdÖ €½h×ÿÿ „üÿÿéÞûÿÿH‹½×ÿÿè–üÿ‰Çéöÿÿ‹5¯‰ 1ÿ1ÀA‰ÜHØ! è†x éùøÿÿºÿÿÿÿécõÿÿL‹… ×ÿÿH‹øÖÿÿ1ÀH½hÎÿÿH1÷# ¾ è? üÿ…ÀˆÂ H‹hÎÿÿ‹5N¯‰ H.# 1À¿ è'x H‹½hÎÿÿè[üÿH‹½hÎÿÿ‰Ãè}÷ûÿ…Û„’ûÿÿA‰Ü‹5¯‰ Håµ! 1ÿ1Àèìw é_øÿÿ¾ L‰ÿèÙ éÐúÿÿH‹èçÿÿI‰ÎH…É„®üÿÿH+Úÿÿ¾ foðÍÿÿfo±% H‰…ÀÕÿÿfoàÍÿÿ¿X A¸ H‰…èÕÿÿH nÅÿÿºÿÿÿÿH‰…(ÖÿÿH‰…8ÖÿÿHtÚÿÿH‰…¸ÖÿÿHæâÿÿH‰…XÖÿÿH˜ãÿÿH‰…ÖÿÿI‹‡@\ f‰µÐÖÿÿH5üÁÿÿ¶@")E foœ°% èÿÿ)@èÿÿfo Îÿÿf‰}ÄH½HéÿÿH‰µ(èÿÿH‰µPèÿÿH‰µxèÿÿH‰µ èÿÿ1öH‰HéÿÿHèÿÿfD‰…8éÿÿˆ…jéÿÿ)°ÕÿÿØÕÿÿ)E°ÈèÿÿÇEÀXXXXH‰èÿÿÇ…péÿÿ èË I‰ÄH= ðÿÿ‡y H‰…éÿÿI‹”$([ ·€4 f‰…üéÿÿH‹H9Âué fH‹ H9„ ‹ˆÐ …ÉtêH‹€È H‹ H‰… êÿÿH…À„ç H} è·ñûÿH‰…˜éÿÿH‰ÇH…À„ì èÏõûÿ‰… éÿÿ…Àˆã H‹½éÿÿèõ A‰Ä…À„¸ ‹5謉 E‰àL‰ñ1ÿH}ô# 1Àè¾u H…èçÿÿH‰…@Îÿÿé#öÿÿH‹…@Îÿÿ¹( L‰ïfo½ ÎÿÿAº I‰‡8[ 1ÀóH«H‹µ fD‰•ÐÖÿÿ½hÖÿÿH‰…ÈÖÿÿH» H‰…xÖÿÿéMõÿÿ‹5`¬‰ Hó# 1ÿHÇE˜ è6u é¾öÿÿÇ…8Îÿÿÿÿÿÿé‚ôÿÿ‹½ éÿÿ1Ò1öès üÿH…Àtèi üÿD‹ A÷ÜE…ä… ÿÿÿH‹…éÿÿH‹µ0ÎÿÿH‹@H„ÿ H% ðÿÿH‰…0ÎÿÿéÉôÿÿ¾ L‰ÿèÖ é øÿÿHõñ# éíðÿÿH=Å¿! A¼ÿÿÿÿèøûÿéeöÿÿHò# éÊðÿÿA‰Äé›øÿÿA‰Äé{üÿÿ‹5‹«‰ H‰Á1ÿ1ÀLQ# Hâò# A¼êÿÿÿèWt H…èçÿÿH‰…@Îÿÿé¼ôÿÿHÇ… êÿÿ ‹5G«‰ 1ÿ1ÀA¼êÿÿÿHûÓ! è t é>þÿÿA¼ôÿÿÿé3þÿÿH‰ÞL‰çèrN è ÷ûÿf. „ ó úUH‰åAWAVAUATS1ÛHƒìdH‹%( H‰EÈ1À…Ò…¬ L‹oI‰öH…ö„„ H‰÷èJïûÿI‰ÆH…À„Ò AÇE I‰Ç ¾, L‰ÿèãüûÿI‰ÄH…ÀtÆ H Q:… H5ÎÇ" ë „ H‹sHƒÃH…ötcL‰ÿè{üÿ…ÀuçA‹E CA‰E ‰ÃM…ät M|$ëžA‹] …Ûu0AÇE L‰÷è†òûÿH‹EÈdH+%( u@HƒÄ‰Ø[A\A]A^A_]Ã1ÛëÔfL‰ù¾ 1À»ÿÿÿÿH‹=zt‰ Hò# èÎôûÿ뮃Ëÿë±èÒõûÿfó úUH‰åAWI‰÷AVLµ`ÿÿÿAUM‰ÅATI‰üL‰÷SH‰ÓHƒìxdH‹%( H‰EÈ1ÀèÁö H‰ÚL‰öL‰ïèsc …Àˆµ €}‘ …î A€¼$H tHƒ½xÿÿÿ „Õ L‹pÿÿÿM…ítM‹m M…ítA€Ü L‹=ŒÛˆ H5MÒ! L‰ùM…ÿ„A Q‹S1ÀI‰ÉÿsD‹C ¿ Qÿ3è üÿHƒÄ A€¼$K …Ù A€¼$L …’ H‹xÿÿÿM…ÿHÒ! H5Ò! HDðH Ò! HQ-H…ÉHDÐM…ítI‹… L‹S8L‹C`R¿ PH‹ êÚˆ 1ÀL‰ÒI‰Éè… üÿXZL‰÷è ö 1ÀH‹UÈdH+%( …Ï HeØ[A\A]A^A_]à € H‹{pL‹%Úˆ Hu è – L‰á¿ H5õ4€ H‰Â1Àè# üÿé<ÿÿÿf D H‹ShH‹ eÚˆ 1ÀH5hÑ! ¿ èú üÿA€¼$L „ ÿÿÿë™f „ H êü" H5*ð# H‰ #Úˆ é¥þÿÿA‹H‹=Lr‰ H-`# 1À¾ è™òûÿL‰÷è1õ ¸ÿÿÿÿé ÿÿÿè’óûÿfó úUH‰åATI‰ôH5ý§! SHƒìdH‹%( H‰EèH‹GL‰çH‹èüÿ…Àuè¢Þ 1ÿèkýûÿ L‰çè`Ü …Àu$ǃP H‹EèdH+%( uHƒÄ1À[A\]ÃÏÿè0ýûÿè óûÿff. „ ó úUHéÐ! A‰ú¹L fHnÚHÊÐ! A¹ H‰åAWAVH½ ùÿÿL½ öÿÿAUI‰õH5¸Ã" M‰øATLµ€ûÿÿSH Èï! Hìø ó~¾©‡ ó~=¦6… dH‹%( H‰EÈ1ÀH…GõÿÿH‰½ õÿÿfHnàH…Fõÿÿª‡ flÜfHnâH^P )àôÿÿfHnØHÍ" fHnÀH…HõÿÿflãfHnðfoèH“î# )¥ õÿÿflîfoð)ðôÿÿfHnèHnÏ! fHnØH°! flõfHnÀHgk" flû)µõÿÿfHnÈ1À)½0õÿÿóH«H‰•XùÿÿH#I H Üûÿÿ)•0ùÿÿH½€ûÿÿó~¦©‡ H‰•hùÿÿHè H‰ ùÿÿ²¨‡ ¹x H‰•ÀùÿÿH )•@ùÿÿH‰•àùÿÿó~1©‡ óH«H ÇÎ! H¸ t H6® H‰…€ûÿÿH…púÿÿD‰× ©‡ fHnøHÒí# )•ðùÿÿfoÑfHnàHûùÿÿfl×H‰•HúÿÿH‰…¸ûÿÿflÌL‰òH¸ D H‰…àûÿÿH…iúÿÿfHnèHOÎ! ˜ûÿÿfHnÉH‰… üÿÿflÍH¸ U H ó! H‰…@üÿÿH…húÿÿfHnðḨ# èûÿÿfHnÉH‰…`üÿÿflÎH¸ i H l–! H‰… üÿÿHæ‰ fHnøHX–! HüÿÿfHnÉfHnØflÏH¸ C Æ…PúÿÿH‰… ýÿÿH .ª" H…xúÿÿfHnà¨üÿÿfHnÉHÿ–! flËfHnèH¸ x H‰`úÿÿH‰…`ýÿÿH ›! HÖˆ ¸üÿÿfoÈflÅfHnð…ýÿÿfHnÁHn# H Û! flÆfHnøH¸ f Ç…púÿÿ …hýÿÿfHnÁflÌH #Í! H‰…ÀýÿÿflÇH…júÿÿ…xýÿÿfHnØfHnÆH•! H‰…àýÿÿflÃH¸ p H5éÌ! …ÈýÿÿfHnÁH0öÿÿÇ…ýÿÿ€ •ˆûÿÿýÿÿH‰… þÿÿH…kúÿÿÇ…€þÿÿ fHnàH¹ë# flÄH‰…@þÿÿH…lúÿÿfHnè…(þÿÿfHnÆH·ë# flÅL‰îH‰… þÿÿ…ˆþÿÿó~š2… HÇ…@öÿÿ €2… )…0öÿÿfïÀ)… öÿÿè‘H …À„ I‹u A‰Ä¶ƒèr„þ …púÿÿ„â H‹…`úÿÿH…Àt€8 u31ÿHµPöÿÿèëøûÿ…Àu‹…höÿÿ% ð = „© H‰`úÿÿI‹u H‰÷H‰µ(õÿÿèçðûÿHƒø†… º H‹µ(õÿÿH=¥é! H9ÐH‰ÓHFØH‰ÚèèëûÿH‹µ(õÿÿ…À„i H‰ÚH=|×! èÊëûÿ…À…: €½iúÿÿ …] A|$¾ HcÿèþûÿI‰ÆH…À„¨ foµ0õÿÿ¶lúÿÿ0H¡Ë! I‰F¶…kúÿÿö…púÿÿ„V „Àu„Û„Â fo£% )…@ÿÿÿfoã% )…PÿÿÿfoÄ£% )…`ÿÿÿfoÅ£% )…pÿÿÿfoÆ£% )E€„À…C H½@ÿÿÿº€ H5)Ë! èòùûÿH‰Çè:åûÿI‰ÇH…À„ I‰F» Aƒü~ HcÃAT$ÿIuI‰ÔI<ÆHÁâèæûÿDãL‰ö‰ßèV£ýÿL‰ÿ‰Ãè¼èûÿL‰÷è´èûÿéO € L‰öL‰ÿèC D ¶Fƒèe…õýÿÿ¶Fƒècééýÿÿ € H õÿÿ1À¹ 1öH‰ßfïÀºÿÿÿÿóH«¸ H‹ õÿÿH½Põÿÿf‰… õÿÿH‹x©‰ …hõÿÿH‰…Põÿÿ¶…júÿÿ…xõÿÿÆ…ºõÿÿˆ…rõÿÿÇ…xõÿÿ …Xõÿÿ…ˆõÿÿè I‰ÄH= ðÿÿ‡€ H‹µxúÿÿH‰˜8[ H…ötH•€úÿÿH‰Çè¢ ‰Ã…ÀxSI|$@èÑú ‰Ã…ÀxC1ÀH5VÉ! ¿ è8üÿ€½kúÿÿ … €½lúÿÿ …ë H=_É! è üÿL‰çè “ ‰ÃL‰çè ƒ H‹UÈdH+%( …9 HÄø ‰Ø[A\A]A^A_]Ãf „ foH¡% Æ…tÿÿÿ H½@ÿÿÿÇ…pÿÿÿcked)…@ÿÿÿfo1¡% )…Pÿÿÿfo2¡% )…`ÿÿÿ„ÀtH½@ÿÿÿº€ H5ÚÈ! è¯÷ûÿH‰Ç„Û„µýÿÿéœýÿÿ € E1ÿ» é¶ýÿÿ HÙÓ! I‹u H‰…`úÿÿéKüÿÿH‹… õÿÿLµàöÿÿfo½ðôÿÿ¹H L‰÷H zÇ! Ç…Põÿÿ H‰…Hõÿÿ1ÀfHnÃH sš! óH«½èöÿÿH¸ e fo½õÿÿH‰…àöÿÿH2öÿÿH‰…÷ÿÿHPɇ ½øöÿÿfHnøHzË! H‰…`÷ÿÿflÇH¸ v H‰… ÷ÿÿH‚‰ fHnø…H÷ÿÿHkt# fHnÃflÇH‰…À÷ÿÿfo½ õÿÿH¸ U H‰… øÿÿHæÆ! H‰… øÿÿH¸ K ½øÿÿfo½àôÿÿH‰…`øÿÿH]æ# Ç… õÿÿ Æ…Fõÿÿ Æ…Gõÿÿ Ç…@÷ÿÿ H‰…€øÿÿ…¨÷ÿÿ½høÿÿèAÓ A‰Ç…À…ò L‰òA¸ L‰îD‰çH °,… èûO ‰Ã‰…0õÿÿèî H‹•HõÿÿÀØHƒºX tƒÀƒÀ¾ LcàL‰çè"ùûÿI‰ÆH…À„· L‰ç¾ è ùûÿI‰ÄH…À„¦ Hc…PõÿÿH *ä! ¿ I‰ ÆP‰•Põÿÿè˜- H‹•HõÿÿHƒx ‹ŠP t‰Îƒæƒþ„° ƒá… ö‚P …ô 1ÿèY- €8 …Û ‹…PõÿÿHcÐH 5¹" DHI‰ ÖH Õ H‹•HõÿÿD‰Põÿÿ€ºK tDHHiÅ! D‰PõÿÿI‰D€ºL tAAH UÅ! Mcɉ…PõÿÿK‰ ÎA‰ÁH õÿÿHµPõÿÿL‰âL‰÷D‰(õÿÿè¾Ó ‰Ã…À…ì ‹Põÿÿ€½Fõÿÿ D‹(õÿÿ‰ËtYHcÁHÅ! ‰PõÿÿI‰Æ€½Gõÿÿ tCLcÃH òÄ! ‰…PõÿÿK‰ ƉÃH‹…HõÿÿHƒ¸X t#HcÓH5ØÄ! ƒÃI‰4ÖH‹€X ‰PõÿÿI‰DÖHc•0õÿÿ…Ò~9HcÃHÁâL‰î‰ õÿÿI<ÆD‰(õÿÿè4àûÿ0õÿÿ‹ õÿÿ‰PõÿÿD‹(õÿÿ‹5yš‰ ‰(õÿÿD‰0õÿÿ…öy‰ßL‰öèjwýÿ‰ÃÇ…Põÿÿ ‹• õÿÿ…Ò~* @ McÿK‹<üè”âûÿ‹…PõÿÿDxD‰½PõÿÿD;½ õÿÿ|ÚL‰çèrâûÿL‰÷èjâûÿéûÿÿHc•PõÿÿH ¿Ã! I‰ ÖBéþÿÿHçÃ! ¿ 1ÀèÈb D‹0õÿÿ‹(õÿÿD9É~LAÿIcÑH øG# D)ÈM,ÖHÐIDÆH‰…0õÿÿ I‹M ‹5š™‰ H‰Ú1À¿ IƒÅèsb L90õÿÿuÚ‹5x™‰ Hê›! ¿ 1ÀèQb ‹PõÿÿéòþÿÿÆ Hc…PõÿÿH Ã! PI‰ Ɖ•PõÿÿéCýÿÿH5cÃ! ¿ 1Àè ûûÿéýùÿÿH5?Ã! ¿ 1ÀèûûÿéØùÿÿ‰Ãéüùÿÿ¿ èb* Æ éúüÿÿ1ÿèS* H‹•HõÿÿÆ é×üÿÿ‹5Ò˜‰ 1ÿ1À»ÿÿÿÿH.â# è©a é´ùÿÿè¯äûÿƒËÿé§ùÿÿL‰÷ƒËÿèüàûÿé—ùÿÿ» éø÷ÿÿf. „ ó úUE1ÀH‰åAUL-üó† ATL%ó͇ L‰êL‰áHƒìdH‹%( H‰Eè1Àè•K …À…‘ H‹5Þj‰ H…öt9Hƒ=Éj‰ ucH‹EèdH+%( uwH‹=±¡‰ HƒÄHžj‰ A\A]]éì0 @ ‹5ö—‰ HsÂ! 1ÿ1ÀèÒ` H‹EèdH+%( u2HƒÄ¸ÿÿÿÿA\A]]Ë5—‰ H¯á# 1ÿ1Àèž` ëÊL‰îL‰çè; èœãûÿff. „ ó úUA¹ L͇ H §'… H‰åAWAVL5ùò† AUL‰òATI‰ôSHƒìdH‹%( H‰EÈ1Àè†= …ÀtxH‹=ë̇ M‹<$H…ÿtOA‰ÅH Ø̇ L‰þèàòûÿ…Àu,H‹EÈdH+%( uRH‹CHƒÄL‰æD‰ï[A\A]A^A_]ÿà H‹{HƒÃH…ÿu»‹5á–‰ L‰ù1ÿ1ÀHtÁ! èº_ L‰öH=Ṗ è: è¶âûÿf D ó úUA¸ H Þ&… H‡Ì‡ H‰åAWAVAUATSHƒìdH‹%( H‰EÈ1ÀèÃI 1À¿ HµJ H5hÁ! èYøûÿ€=i‰ u‹N–‰ …ÀŽÂ H \Á! L=\Á! ¿ 1ÀHAÁ! H‰ÞL5GÁ! èøûÿL‰þ1À¿ èøûÿH‹=Y`‰ L‰ò1ÀL-~ü" H iå! H5Á! L%)Á! èk L‰î¿ 1ÀèÌ÷ûÿL‰æ¿ 1ÀLñÀ! L‰Òè³÷ûÿH‰Þ¿ 1ÀHóÀ! è÷ûÿL‰þ¿ 1ÀèŽ÷ûÿH‹=ß_‰ L‰ò1ÀH öä! H5¤À! èÿ L‰î¿ 1Àè`÷ûÿL‰æ¿ 1ÀH§ß# èJ÷ûÿH‰Þ¿ 1ÀHÀ! è4÷ûÿL‰þ¿ 1Àè%÷ûÿH‹=v_‰ L‰ò1ÀH ä! H5;À! è– L‰î¿ 1Àè÷öûÿL‰æ¿ 1ÀHXÀ! èáöûÿH‰Þ¿ 1ÀH]À! èËöûÿ1ÀL‰þ¿ è¼öûÿL 6# L‰ò1ÀLÚ¬! H‹=ú^‰ L‰ÉL‰Æè' L‰î¿ 1ÀèˆöûÿL‰æ¿ 1ÀH À! èröûÿH‰Þ¿ 1ÀH“™! è\öûÿL‰þ¿ 1ÀèMöûÿL .6# L‰ò1ÀLk¬! H‹=‹^‰ L‰ÉL‰Æè¸ L‰î¿ 1ÀèöûÿL‰æ¿ 1ÀH°¿! èöûÿH‰Þ¿ 1ÀHç € èíõûÿL‰þ¿ 1ÀèÞõûÿH‹=/^‰ L‰ò1ÀH Fã! H5ô¾! èO L‰î¿ 1Àè°õûÿL‰æ¿ 1ÀH_¿! èšõûÿH‰Þ¿ 1ÀH]¿! è„õûÿL‰þ¿ 1ÀèuõûÿH‹=Æ]‰ 1ÀL‰òH Ýâ! H5‹¾! èæ L‰î¿ 1ÀèGõûÿL‰æ¿ 1ÀL ¿! L‰Úè.õûÿH‰Þ¿ 1ÀH¿! èõûÿL‰þ¿ 1Àè õûÿH‹=Z]‰ L‰ò1ÀH qâ! H5 ¾! èz L‰î¿ 1ÀèÛôûÿL‰æ¿ 1ÀL ¦¾! L‰ÚèÂôûÿH‰Þ¿ 1ÀH¹¾! è¬ôûÿL‰þ¿ 1ÀèôûÿL ~4# L‰ò1ÀL»ª! H‹=Û\‰ L‰ÉL‰Æè L‰î¿ 1ÀèiôûÿL‰æ¿ 1ÀHh¾! èSôûÿH‰Þ¿ 1ÀHg¾! è=ôûÿL‰þ¿ 1Àè.ôûÿH‹=\‰ L‰ò1ÀH –á! H5D½! èŸÿ 1ÀL‰î¿ è ôûÿL‰æ¿ 1ÀH ¾! èêóûÿH‰Þ¿ 1ÀH ¾! èÔóûÿL‰þ¿ 1ÀèÅóûÿH‹=\‰ L‰ò1ÀH -á! H5Û¼! è6ÿ L‰î¿ 1Àè—óûÿL‰æ¿ 1ÀHÕ½! èóûÿH‰Þ¿ 1ÀHÒ½! èkóûÿL‰þ¿ 1Àè\óûÿH‹=[‰ L‰ò1ÀH Äà! H5r¼! èÍþ L‰î¿ 1Àè.óûÿL‰æ¿ 1ÀH‰½! èóûÿH‰Þ¿ 1ÀHŠ½! èóûÿL‰þ¿ 1ÀèóòûÿH‹=D[‰ L‰ò1ÀH [à! H5 ¼! èdþ L‰î¿ 1ÀèÅòûÿ1ÀL‰æ¿ HA½! è¯òûÿH‰Þ¿ 1ÀHB½! è™òûÿL‰þ¿ 1ÀèŠòûÿH‹=ÛZ‰ L‰ò1ÀH òß! H5 »! èûý L‰î¿ 1Àè\òûÿL‰æ¿ 1ÀL»! L‰ÒèCòûÿH‰Þ¿ 1ÀHé¼! è-òûÿL‰þ¿ 1Àè òûÿH‹=oZ‰ L‰ò1ÀH †ß! H54»! èý L‰î¿ 1ÀèðñûÿL‰æ¿ 1ÀH›¼! èÚñûÿH‰Þ¿ 1ÀH—¼! èÄñûÿL‰þ¿ 1ÀèµñûÿH‹=Z‰ L‰ò1ÀH ß! H5˺! è&ý L‰î¿ 1Àè‡ñûÿL‰æ¿ 1ÀHI¼! èqñûÿ1ÀH‰Þ¿ HE¼! è[ñûÿL‰þ¿ 1ÀèLñûÿH‹=Y‰ L‰ò1ÀH ´Þ! H5bº! è½ü L‰î¿ 1Àè ñûÿL‰æ¿ 1ÀHü»! èñûÿH‰Þ¿ 1ÀH\Ø! èòðûÿL‰þ¿ 1ÀèãðûÿH‹=4Y‰ L‰ò1ÀH KÞ! H5ù¹! èTü L‰î¿ 1ÀèµðûÿL‰æ¿ 1ÀH©»! èŸðûÿH‰Þ¿ 1ÀHµ“! è‰ðûÿL‰þ¿ 1ÀèzðûÿH‹=ËX‰ L‰ò1ÀH âÝ! H5¹! èëû L‰î¿ 1ÀèLðûÿL‰æ¿ 1ÀHT»! è6ðûÿH‰Þ¿ 1ÀHO»! è ðûÿ1ÀL‰þ¿ èðûÿL ò/# L‰ò1ÀL/¦! H‹=OX‰ L‰ÉL‰Æè|û L‰î¿ 1ÀèÝïûÿL‰æ¿ 1ÀHûº! èÇïûÿH‰Þ¿ 1ÀH÷º! è±ïûÿL‰þ¿ 1Àè¢ïûÿL ƒ/# L‰ò1ÀLÀ¥! H‹=àW‰ L‰ÉL‰Æè û L‰î¿ 1ÀènïûÿL‰æ¿ 1ÀH¦º! èXïûÿH‰Þ¿ 1ÀHœº! èBïûÿL‰þ¿ 1Àè3ïûÿH‹=„W‰ L‰ò1ÀH ›Ü! H5I¸! è¤ú L‰î¿ 1ÀèïûÿL‰æ¿ 1ÀHWº! èïîûÿH‰Þ¿ 1ÀHTº! èÙîûÿL‰þ¿ 1ÀèÊîûÿL «.# Lí¤! 1ÀH‹= W‰ L‰òL‰ÆL‰Éè5ú L‰î¿ 1Àè–îûÿL‰æ¿ 1ÀH º! è€îûÿH‹EÈdH+%( uHƒÄ1À[A\A]A^A_]Ãè[Øûÿf. „ ó úUH‰åHƒì‹ºÄþÿÿºÈþÿÿdH‹%( H‰Eø‹†Äþÿÿ†ÈþÿÿH)øH‹UødH+%( uÉÃèØûÿf D ó úUH‰åHƒì‹’ÈþÿÿdH‹%( H‰Eø1À‹†ÈþÿÿH)ÐH‹UødH+%( uÉÃèÀ×ûÿó úUH‰åHƒì‹’ÄþÿÿdH‹%( H‰Eø1À‹†ÄþÿÿH)ÐH‹UødH+%( uÉÃè€×ûÿó úUH‰åHƒì‹’ÔþÿÿdH‹%( H‰Eø1À‹†ÔþÿÿH)ÐH‹UødH+%( uÉÃè@×ûÿó úUH‰åHƒì‹’ÐþÿÿdH‹%( H‰Eø1À‹†ÐþÿÿH)ÐH‹UødH+%( uÉÃè ×ûÿó úUH‰åHƒì‹’ØþÿÿdH‹%( H‰Eø1À‹†ØþÿÿH)ÐH‹UødH+%( uÉÃèÀÖûÿó úUH‰åHƒì‹’€þÿÿdH‹%( H‰Eø1À‹†€þÿÿH)ÐH‹UødH+%( uÉÃè€Öûÿó úUH‰åHƒì‹’ŒþÿÿdH‹%( H‰Eø1À‹†ŒþÿÿH)ÐH‹UødH+%( uÉÃè@Öûÿó úUH‰åHƒì‹’þÿÿdH‹%( H‰Eø1À‹†þÿÿH)ÐH‹UødH+%( uÉÃè Öûÿó úUH‰åHƒì‹’”þÿÿdH‹%( H‰Eø1À‹†”þÿÿH)ÐH‹UødH+%( uÉÃèÀÕûÿó úUH‰åHƒì‹’´þÿÿdH‹%( H‰Eø1À‹†´þÿÿH)ÐH‹UødH+%( uÉÃè€Õûÿó úUH‰åHƒì‹’¸þÿÿdH‹%( H‰Eø1À‹†¸þÿÿH)ÐH‹UødH+%( uÉÃè@Õûÿó úUH‰åHƒì‹’¼þÿÿdH‹%( H‰Eø1À‹†¼þÿÿH)ÐH‹UødH+%( uÉÃè Õûÿó úUH‰åHƒì‹’ÀþÿÿdH‹%( H‰Eø1À‹†ÀþÿÿH)ÐH‹UødH+%( uÉÃèÀÔûÿó úUH‰åHƒì‹’ÜþÿÿdH‹%( H‰Eø1À‹†ÜþÿÿH)ÐH‹UødH+%( uÉÃè€Ôûÿó úUH‰ñH‰åHƒìdH‹%( H‰Eø‹†þÿÿ†Œþÿÿ†”þÿÿ‹²þÿÿ²Œþÿÿ²”þÿÿH)ð‹±äþÿÿ±àþÿÿ±Èþÿÿ±ÜþÿÿHð‹²àþÿÿ²äþÿÿ²Èþÿÿ²ÜþÿÿH)ð‹±¸þÿÿ±´þÿÿ±¼þÿÿ±Àþÿÿ‰÷¹Äþÿÿ‹Š¸þÿÿŠ´þÿÿŠ¼þÿÿHøŠÀþÿÿ‰ÏºÄþÿÿH)øH‹UødH+%( uÉÃè«Óûÿff. „ ó úUH‰ñH‰åHƒìdH‹%( H‰Eø‹†äþÿÿ†àþÿÿ†Èþÿÿ†Üþÿÿ‹²àþÿÿ²äþÿÿ²Èþÿÿ²ÜþÿÿH)ð‹±¸þÿÿ±´þÿÿ±¼þÿÿ±Àþÿÿ‰÷¹Äþÿÿ‹Š¸þÿÿŠ´þÿÿŠ¼þÿÿHøŠÀþÿÿ‰ÏºÄþÿÿH)øH‹UødH+%( uÉÃèõÒûÿ D ó úUfïÀH‰åHƒìdH‹%( H‰EøH‹†¨ ‹€ø …Àt$‹ŽÈþÿÿfïÀfïÉòH*ÈòH*ÁòYâ„% ò^ÁH‹‚¨ ‹€ø …Àt(‹’ÈþÿÿfïÉfïÒòH*ÐòH*ÊòY „% ò^Êò\ÁòH,ÀH‹UødH+%( uÉÃèJÒûÿf. „ ó úUfïÀH‰åHƒìdH‹%( H‰EøH‹†¨ ‹€ô …Àt$‹ŽÄþÿÿfïÀfïÉòH*ÈòH*ÁòY2„% ò^ÁH‹‚¨ ‹€ô …Àt(‹’ÄþÿÿfïÉfïÒòH*ÐòH*ÊòY ýƒ% ò^Êò\ÁòH,ÀH‹UødH+%( uÉÃèšÑûÿf. „ ó úUfïÀH‰åHƒìdH‹%( H‰EøH‹†¨ ‹€ …Àt$‹ŽÐþÿÿfïÀfïÉòH*ÈòH*ÁòY‚ƒ% ò^ÁH‹‚¨ ‹€ …Àt(‹’ÐþÿÿfïÉfïÒòH*ÐòH*ÊòY Mƒ% ò^Êò\ÁòH,ÀH‹UødH+%( uÉÃèêÐûÿf. „ ó úUfïÀH‰åHƒìdH‹%( H‰EøH‹†¨ ‹€ …Àt$‹ŽÔþÿÿfïÀfïÉòH*ÈòH*ÁòYÒ‚% ò^ÁH‹‚¨ ‹€ …Àt(‹’ÔþÿÿfïÉfïÒòH*ÐòH*ÊòY ‚% ò^Êò\ÁòH,ÀH‹UødH+%( uÉÃè:Ðûÿf. „ ó úUfïÀH‰åHƒìdH‹%( H‰EøH‹†¨ ‹€¼ …Àt$‹ŽŒþÿÿfïÀfïÉòH*ÈòH*ÁòY"‚% ò^ÁH‹‚¨ ‹€¼ …Àt(‹’ŒþÿÿfïÉfïÒòH*ÐòH*ÊòY í% ò^Êò\ÁòH,ÀH‹UødH+%( uÉÃèŠÏûÿf. „ ó úUfïÀH‰åHƒìdH‹%( H‰EøH‹†¨ ‹€À …Àt$‹ŽþÿÿfïÀfïÉòH*ÈòH*ÁòYr% ò^ÁH‹‚¨ ‹€À …Àt(‹’þÿÿfïÉfïÒòH*ÐòH*ÊòY =% ò^Êò\ÁòH,ÀH‹UødH+%( uÉÃèÚÎûÿf. „ ó úUfïÀH‰åHƒìdH‹%( H‰EøH‹†¨ ‹€Ä …Àt$‹Ž”þÿÿfïÀfïÉòH*ÈòH*ÁòY€% ò^ÁH‹‚¨ ‹€Ä …Àt(‹’”þÿÿfïÉfïÒòH*ÐòH*ÊòY €% ò^Êò\ÁòH,ÀH‹UødH+%( uÉÃè*Îûÿf. „ ó úUH‰åHƒì‹’àþÿÿdH‹%( H‰Eø1À‹†àþÿÿH)ÐH‹UødH+%( uÉÃèàÍûÿó úUH‰åHƒì‹’äþÿÿdH‹%( H‰Eø1À‹†äþÿÿH)ÐH‹UødH+%( uÉÃè Íûÿó úUH‰åHƒìH‹’ dH‹%( H‰EøH‹† ‹@+BH‹UødH+%( uÉH˜Ãè[Íûÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè Íûÿff. „ fó úUH‰åHƒìdH‹%( H‰EøH‹† H9‡ ”ÀH‹UødH+%( uÉÃèÐÌûÿó úUH‰øH‰÷H‰ÖH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( uH‹€ H‹@0H‹@Éÿàè†Ìûÿf D ó úUI‰øH‰÷H‰ÖH‰åHƒìdH‹%( H‰EøI‹€ H‹P0H‹BH…ÀtH‹UødH+%( uÉÿà „ H‹Bëàè%Ìûÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉéPÈûÿèëËûÿff. „ U¹H H‰åAWAVAUL€ýÿÿATA‰üL‰ïSH ¤©! Hìx H‰µhýÿÿdH‹%( H‰EÈHx¦" Æ…uýÿÿ Ç…xýÿÿ Ç…|ýÿÿ Æ…výÿÿ Æ…wýÿÿ fHnÀ1ÀóH«foÈH¸ e H‰…€ýÿÿH…wýÿÿfHnÐHµÉ# fHnØH flÊH‰…¸ýÿÿflÃH¸ u H‰…àýÿÿH…uýÿÿfHnàH©¨! …˜ýÿÿfHnÃH‰… þÿÿflÄH¸ k H ˨! H‰…@þÿÿH…výÿÿfHnèH È# …èýÿÿfHnÃH‰…`þÿÿflÅH¸ l H ¨! H‰… þÿÿH"ª‡ fHnð…HþÿÿHF¬! fHnÃH‰…ÀþÿÿflÆH,܆ H‰…Xÿÿÿˆýÿÿ…¨þÿÿè²´ …À… H‹µhýÿÿL‰êD‰çA‰ÇA¸ H m… èh1 ‰Ãèaú ¾ €PDdMcäL‰çè¦ÚûÿI‰ÅH…À„× L‰ç¾ èÚûÿI‰ÄH…À„Ì Hc…xýÿÿH5®Å! €½wýÿÿ PI‰tÅ ‰•xýÿÿ„¨ 1ÿè €8 …x ‹…xýÿÿHcЃÀH P§! L‰ï‰…xýÿÿH5Úš" fHnùHT«! I‰DÕfHnÆH|ýÿÿHµxýÿÿflÇADÕ L‰â诵 A‰Æ…À…˜ €½uýÿÿ t Hc…xýÿÿH §! PI‰LÅ ‰•xýÿÿ€½výÿÿ t Hc…xýÿÿH5ë¦! PI‰tÅ ‰•xýÿÿ…Û~+Hc…xýÿÿHcÓH‹µhýÿÿHÁâI‰ÆI|Å èdÂûÿDó‰xýÿÿ‹5¹|‰ …öí ‹½xýÿÿL‰îè¯YýÿA‰ÆÇ…xýÿÿ ‹…|ýÿÿ…À~. „ McÏK‹<ÌèÔÄûÿ‹…xýÿÿDxD‰½xýÿÿD;½|ýÿÿ|ÚL‰çè²ÄûÿL‰ïèªÄûÿH‹EÈdH+%( …- HÄx D‰ð[A\A]A^A_]ÃfHc•xýÿÿH5Ú¥! I‰tÕ Bésþÿÿ D ¿ èf Hƒx „› Æ Hc…xýÿÿH ¢¥! PI‰LÅ ‰•xýÿÿé þÿÿ € H±©! ¿ Mu1Àè™D I‹M H Ý)# H…Ét+f „ ‹5Ž{‰ H‰Ú¿ 1ÀIƒÆègD I‹NøH…ÉuÞ‹5l{‰ HÞ}! ¿ 1ÀèED é£þÿÿ1ÿè¹ ¿ Æ è¬ Æ éŒýÿÿ‹52{‰ 1ÿ1ÀA¾ÿÿÿÿHÄ# èD éÉþÿÿAƒÎÿéÀþÿÿèÇûÿL‰ïAƒÎÿèYÃûÿéªþÿÿ @ ó úUI‰øH‰÷H‰ÖH‰åHƒìHc !‰ I‹ˆÐ dH‹%( H‰Eø1ÀH'… L‹Ð1ÀHjÅ# è5Å H‹EødH+%( uÉ1ÀÃèÆûÿff. „ fó úUI‰øH Á‰ H‰×H‰åHƒìdH‹%( H‰EøI‹€ H‹P0H9Èt:H ó‰ H9Èt.H…Òt!¶r8è°% ·ÀH‹UødH+%( u/Éà @ ‹@(ëæ ¶r8è‡% €=° ‰ ·Àuκ 9ÐOÂëÂèêÅûÿf. „ ó úUH‰åAUATI‰ÔSH‰óHƒìHc€ L‹¯ dH‹%( H‰EØ1ÀH…Ét7H‹EØdH+%( …ˆ I‹E0H‹SL‰çH‹3H‹@ HƒÄ[A\A]]ÿàf D I‹E0H‹º¨ ¶p8èÜ$ H‰ I9ÕtH™‰ ·ÈI9ÕušI‹E0I‹¼$¨ ¶p8è¬$ €=Õ ‰ ·È…uÿÿÿ¸ 9ÁHOÈéeÿÿÿèÅûÿ € ó úUH‰åHƒì‹—ÄþÿÿdH‹%( H‰Eø1À…Òu ‹‡Èþÿÿ…Àt1H·xþÿÿH=w ‰ ƒð ‰ è' H‹EødH+%( uÉ1Àà @ Hƒ¿Ðþÿÿ tßëÃèÄûÿff. „ @ ó úUH‰åHƒìdH‹%( H‰EøH‹G…Ò” t$Æsªˆ Ç@ H‹EødH+%( u É1Àà H‹EødH+%( u ÉH‰÷é èÄûÿff. „ ó úUH‰åATL§pþÿÿSH‰ûHƒìH‹¿pþÿÿdH‹%( H‰Eè1ÀH…ÿt è2 L‰çè†ê H»øþÿÿèzê H» ÿÿÿènê H{øèeê H»ÿÿÿèYê H‹EèdH+%( uHƒÄL‰ç[A\]éã¿ûÿè~Ãûÿff. „ ó úUHǸ H‰åATSHƒìdH‹%( H‰Eè1ÀèÚé I‰ÄH…À„ ‹Ð ‰ ¿ ƒÀ?ƒàÀpIðÁþHcöèÈÓûÿI‰„$ˆ H…À„ ‹ ™ ‰ ¿ C?ƒàÀpIðÁþHcöè•ÓûÿI‰„$ H…À„Ô HcûHÁçè\é I‰„$˜ H…À„· fo_x% fïÉIÇ„$¸ IÄ IÇ„$Pÿÿÿ IÇ„$xÿÿÿ IÇD$ IÇD$È AŒ$ÿÿÿA„$0ÿÿÿAŒ$@ÿÿÿA„$XÿÿÿAŒ$hÿÿÿAD$€AL$AD$¨AL$¸AD$ÐH‹EèdH+%( u;HƒÄL‰à[A\]à „ I¼$ èªè I¼$ˆ èè L‰çE1äè;¾ûÿë¶èÔÁûÿ @ UH‰åAUI‰ýATL%¶… SH &¿‡ HƒìdH‹%( H‰EØ1ÀëI‹ $IƒÄH…Û„ß H‹{ L‰îèCÑûÿ…Àuß¿˜ è è H…À„¼ HHXHƒ{0 H‰˜ fHnÉHHhfHnÁflÉflÀHX@h„ HÇ@ HYôÿÿH BûÿÿH‰P0H‰P@H“ôÿÿH‰H(H5˜G H úÿÿfHnÑfHnÆH‰P8H ÜóÿÿflÂHÁôÿÿ@fHnÚfHnÁflÃ@HH‹UØdH+%( u1HƒÄ[A\A]]Ã1Àëá @ H‹S8H‹KHH‰P0H‰H H‹K@H‰P@éxÿÿÿè†Àûÿf D UH‰åATI‰ôSH‰ûHƒìH‹vhdH‹%( H‰Eè1ÀH…öu'Ƈ€ H‹EèdH+%( …§ HƒÄ[A\]à @ H=¡‰ è´= ‰Á…ÀxNH‹³ H˜º HÁèHÓâH ÆI‹D$hH9ƒp t§H‹‹x fHnÀHQfHnÊflÁƒp ë… D ‹ŠF‰ …À…rÿÿÿH‹ K>‰ º ¾ H=¬¡! èõ×ûÿÇ[F‰ éFÿÿÿè‘¿ûÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰÷H‰ÖéjJ èU¿ûÿ D ó úUH‰åAUATI‰ÔS1ÛHƒìdH‹%( H‰EØH‹†° H…Àt!L‹hX踳 €=á{‰ H˜H HEÂHXÿL!ëI‹”$° 1ÀH…Òt!L‹bX舳 €=±{‰ H˜H HEÂHƒèL!àH)ØH‹UØdH+%( u HƒÄ[A\A]]Ã设ûÿff. „ ó úU1ÉH‰åAUI‰ÕATI‰ôSHƒìdH‹%( H‰EØH‹‡ø H‹€° H…Àt!H‹XXèþ² €='{‰ HcÈH HEÈH÷ÙH!Ù1ÀH] ! L‰îL‰çè¼ H‹EØdH+%( u HƒÄ1À[A\A]]Ãè¾ûÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰÷H‰Öéºh èÕ½ûÿ D UH‰åAWAVAUATI‰üSH‰ÓHƒì(H‰U¸dH‹%( H‰EÈ1ÀH…ö„í H‰÷è%¶ûÿH‰E°H…Û„( H‹}¸è¶ûÿHƒ}° H‰E¸„× H‹}°H]ÀL-fÐ" H‰ÚL‰îèæ½ûÿI‰ÇH…Àu#ëh @ L‰çèàô H‰ÚL‰î1ÿèýûÿI‰ÇH…ÀtGL‰ÿèSûÿÿH‰ÆH…ÀuÓèF× L‰þL‰çè Ñ ƒøê„z ƒøýu½‹5ûp‰ L‰ù1ÿ1ÀH4Ÿ! èÔ9 H‹}¸H…ÿ„ H]ÀL-ÑÏ" H‰ÚL‰îèQ½ûÿI‰ÆH…Àu)ëw € L‰çE1ÿè¥ô H‰ÚL‰î1ÿè(½ûÿI‰ÆH…ÀtSL‰÷è¸úÿÿH‰ÆH…À„„ H‰ H9† u¼AÇD$0 ë±H…À…çþÿÿ € HÇE° HÇE¸ E1ÿL‰çèö H‹}°èŒ¸ûÿH‹}¸èƒ¸ûÿH‹EÈdH+%( …Î HƒÄ(D‰ø[A\A]A^A_]Ãf D è#Ö 1É1ÒL‰öL‰çè„Ê A‰Çƒøêt|ƒøý….ÿÿÿ‹5Ño‰ L‰ñ1ÿ1ÀH ž! èª8 éxÿÿÿ D Hƒ}¸ „UÿÿÿH‰ßè-´ûÿH‰E¸HÇE° é¨þÿÿ @ ‹5†o‰ L‰ù1ÿ1ÀH¤! è_8 é†þÿÿf. „ ‹5^o‰ L‰ñ1ÿ1ÀH|! è78 éÿÿÿè=»ûÿff. „ fUH‰åAWI‰ÿAVAUATA‰ôSHƒì(dH‹%( H‰EÈ1Àè¾ûÿA|$HcÿH‰E¸I‰Æè…á I‰ÅH…À„€ D‰ðD‰ãÁë Áè DðDãÑûÑø)ÃDsÿE…öŽ€ SþL‰ï¾- McöHƒÂMî覻ûÿHcûAÆ LïL‰þèä½ûÿ]¸HcÃ{AÆD A9ü~AT$þHcÿ¾- )ÚLïHƒÂèe»ûÿH‹EÈdH+%( u%HƒÄ(L‰è[A\A]A^A_]à @ M‰î¿ » ëŽè,ºûÿff. „ ó úUH‰åATI‰ôH5n! SHƒìH‹_L‰çdH‹%( H‰Eè1Àè¬Éûÿ…Àuè3¥ 1ÿèüÃûÿ @ L‰çè𢠅Àu ÆH‹EèdH+%( uHƒÄ1À[A\]ÃÏÿèÇÃûÿ袹ûÿfó úUH D‰ H‰åAUATI‰ÔSH‰óHƒì(L‹‚¨ dH‹%( H‰EØ1ÀH‹‡ H‹P0H9È„˜ H ¡‰ H9È„ˆ H…Òt{¶r8L‰Çè· D·èI‹¼$øþÿÿ‹5Á‰ LeÎè ú H— " ¾ L‰ç‰Á1Àè”· H‹sH‹;1ÀHto! M‰àD‰éèy· H‹UØdH+%( uHHƒÄ([A\A]]à € D‹h(ëf¶r8L‰Çè4 €=]‰ D·è…pÿÿÿ¸ A9ÅDOèé_ÿÿÿè¸ûÿff. „ fó úUH‰åAWI‰Ï¹ AVLµ@ÿÿÿAUL‰÷L ÿÿÿATI‰ÔSL‰ÃHìø H‰µøþÿÿdH‹%( H‰EÈ1ÀóH«L‰ïèX¹ L‰âL‰îH‰ßè & …Àˆi €=¼‰ uYèd! L‰ùM‰è1ÒD‹ q—‡ H‰ÆL‰çèÊ A‰Ç…ÀtCL‰ïèk¹ H‹EÈdH+%( …L HeØD‰ø[A\A]A^A_]Ãf D H‹… ÿÿÿÆ€ð ë—L‰îL‰çè5» I‰ÇH…À„Õ H‰ÇèQÎ L‰þL‰÷H‰…ðþÿÿèo± HƒìM‰ùE1Àj1ÉL‰êH5µ‡ ATH=ž‰ j è HƒÄ H‰ÃH…À„ˆ L€pþÿÿH¸xþÿÿL‰öL‰…øþÿÿ芴 L‰öH=‰ è{´ A‹L$XL‹…øþÿÿƒùÿ„– H‰Èº HÁèHÓâ%øÿÿ HƒøþÿÿH L‰ÇL‰æèMöÿÿ1ö€» H= ‰ @•ÆèÔ< L‰æH‰ßè A‰Ç…À…»þÿÿIcD$XL‹»pþÿÿH‰ÂHÁàƒúÿº HDÂH‹‰ ‹H‹¶‰ ‰…øþÿÿM…ÿ„? HƒìL‹ðþÿÿE1À1ÉjL‰êH5´‡ L‰ÿATj è HƒÄ H‰ÃH…À„g HƒpþÿÿH»xþÿÿL‰öH‰…ðþÿÿèz³ I¿¨ L‰öèk³ Hc½øþÿÿL‰öHÁçH»ÿÿÿèQ³ D‹MI‹t$8E…Éu;D‹EŒE…À…6 ‹}œ…ÿ…£ ‹M˜…É…8 ‹•`ÿÿÿ…ÒtH{¸èý¾ ë H»@ÿÿÿèì¾ A‹L$Xƒùÿ„~ H‰Èº HÁèHÓâ%øÿÿ HƒøþÿÿH H‹½ðþÿÿL‰æèÑôÿÿ1ö€» L‰ÿ@•Æè\; L‰æH‰ßè¡ A‰ÇéFýÿÿf „ ¿( H‰•èþÿÿè£Û H‰ƒpþÿÿI‰ÇH…À„< H˜h H‰ÇH‰ÞèšK H‰ßèÂL H‹•èþÿÿ1öH‰ßALJˆ èööÿÿ…À„_þÿÿL‰ÿè±ûÿL‹½ðþÿÿH‹½ðþÿÿèãË L‰ÿA¿ôÿÿÿèÕË éüÿÿH»ÿÿÿèä½ éóþÿÿ € H»hÿÿÿè̽ éÛþÿÿ € D‹ ;‰ E…Ò…xýÿÿH‹ Ù2‰ º ¾ H=ž–! èƒÌûÿL‹…øþÿÿÇæ:‰ éEýÿÿ D H{èo½ é~þÿÿf. „ ‹¾:‰ …À…’þÿÿH‹ {2‰ º ¾ H=@–! è%ÌûÿÇ:‰ éfþÿÿf D L‹½ðþÿÿéÿÿÿA¿ôÿÿÿéÆûÿÿH‹…øþÿÿ‹5 g‰ ¿ H # A¿ÿÿÿÿ‹1Àèq0 é™ûÿÿèw³ûÿ € ó úUH‰åHƒìH‹Ž¨ dH‹%( H‰Eø1À‹€ ‰ ƒø„ÿ ]…À„Å ƒø…œ ‹ø …À„Ž fïÀfïÉò*ÈH‹‚¨ ò*†Èþÿÿò^ÁòY7e% ‹’Èþÿÿ‹€ø éÇ f D ƒøuK‹ …À„M fïÀfïÉò*ÈH‹‚¨ ò*†Øþÿÿò^ÁòYæd% ‹’Øþÿÿ‹€ ëy „ 1ÀH‹UødH+%( … ÉÃf „ ‹ô …À…¢ H‹‚¨ fïÀ‹’Äþÿÿ‹€ô ë*f „ ‹ü …ÀuFH‹‚¨ fïÀ‹’Ìþÿÿ‹€ü …Àt fïÉfïÒò*Êò*Ðò^ÊòY ?d% ò\ÁòH,ÀécÿÿÿfïÀfïÉò*ÈH‹‚¨ ò*†Ìþÿÿò^ÁòY d% ëœ € fïÀfïÉò*ÈH‹‚¨ ò*†Äþÿÿò^ÁòYÙc% é=ÿÿÿ @ H‹‚¨ fïÀé‰þÿÿH‹‚¨ fïÀéÊþÿÿèk±ûÿff. „ ó úUH‰åATSH‰ûHƒì0dH‹%( H‰Eè1À€=ä ‰ tHƒ¿€ „H H‹»¨ H‰ÞèÉ Hƒ{ø „~ ‹»€þÿÿ…ÿu;‹6 ‰ ƒø„- K…À„Ë ƒøu‹‹Èþÿÿ…É•À„Àu € ƃ H‹EèdH+%( … HƒÄ01À[A\]à ƒøuÓ‹ƒØþÿÿ…À•À„ÀtÄëÉfD‹%! ‰ H‹» ÿÿÿL‰æèú* L9àLeÀuqH Þ" ¾ L‰ç1Àèë® H¤‰ H =¬‡ H9“pþÿÿHO‡ HEÑ9B(}‰B(L‰ç軨ûÿH‰Cøéÿÿÿf‹³Äþÿÿ…ö•À„À„=ÿÿÿé?ÿÿÿ „ H‹» ÿÿÿ‹5‹ ‰ ¹ L‰âè†ò ë‰ @ 蛧 H‰ƒ€ é§þÿÿ € ‹“Ìþÿÿ…Ò•À„À„åþÿÿéçþÿÿ諯ûÿff. „ ó úUH‰åAWA¿ AVAUATE1äSH‰óHƒì8H‰U¸dH‹%( H‰EÈ1À‹þ‰ …ÀŽ f D Hcí‰ H‰âE‰âI‰æH‰ÁHƒÀ?HÁèHÅ HÁèHÁàH‰ÆHæ ðÿÿH)òH9ÔtHì HƒŒ$ø H9Ôuë%ÿ H)ÄH…ÀtHƒLø Q?I‰å1öD‰U¬ÁêL‰ï‰M°âøÿÿ èÓ¯ûÿH‹\‰ ‹M°L‰ïJ‹àH‹E¸H‹°øþÿÿè²ò ‹H‰ L‰ïH‰ÖH‰U°è ) H‹U°D‹U¬H9Ðt`E„ÿts‹-‰ ƒø„™ ƒø„“ …À„[ E1ÿL‰ôIƒÄD9%ò‰ üþÿÿH‹EÈdH+%( …ä HeØ1À[A\A]A^A_]Ã=щ „[ L‰ôë¹f D H‹sH‹;H·" 1ÀD‰U°è¬ D‹U°H˜HH)C‹”‰ ƒø…gÿÿÿ‹5y‰ L‰ïD‰U°M‰åIÁåèÊî H‹sH‹;HD! A‰ÀH‹E¸‹M°L¨ÿÿÿ1Àè4¬ H‹;H‹sH˜‹Í‰ HÇH)ÆH‰;H‰sƒú„ç …Ò„ù ƒúu4H‹E¸A‹UP‹€Èþÿÿ…À… H é! Hµ! 1ÀèÑ« H‹;H‹sH˜HÇH)ÆH‹E¸H‰;‹€€þÿÿH‰s…À„1 A‹UfïÀfïÉòH*ȸ òH*ÂòY6_% H! ò^Áèv« ëd @ H‹sH‹;D‰Ñ1ÀHy! èX« H‹H‹KL‰ïH˜‹5R‰ HÂH)ÁH‰H‰KèDï H‹;H‹sHàƒ" H˜HÇH)Æ1ÀH‰;H‰sè« H˜HH)Céþÿÿfƒú…/ÿÿÿH‹E¸A‹U`‹€Øþÿÿ…À„ûþÿÿfïÀfïÉòH*ÂòY|^% HÆŽ! òH*ȸ ò^Á貪 H‹;H‹sH˜éÜþÿÿ @ H‹sH‹;D‰ÑHA " 芪 H˜HH)Céýÿÿ @ H {Ž! HŽ! 1Àècª éNÿÿÿf D H‹sH‹;H Ë´" 1ÀH4Ž! è<ª H˜HH)Cé{ýÿÿf D H‹E¸A‹UT‹€Ìþÿÿ…À„,þÿÿé,ÿÿÿ D H‹E¸A‹UL‹€Äþÿÿ…À„ þÿÿé ÿÿÿèX«ûÿ „ ó úUH ” ‰ H‰åSH‰óHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9Èt[H ¼ ‰ H9ÈtOH…ÒtB¶r8L‰Çèv ·ÈH‹EèdH+%( uPH‹sH‹;Lrï" 1ÀH‹]øHIa! ÉéS© ‹H(ëÈ ¶r8L‰Çè, €=U‰ ·Èu¸ 9ÁOÈë¡èªûÿff. „ @ ó úUH Äÿˆ H‰åATI‰ôSH‰ÓHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9ÈtfH çÿˆ H9ÈtZH…ÒtM¶r8L‰Çè¡ ·ÈH‹EèdH+%( u[I‹t$D‹ƒ”þÿÿHŒ! 1ÀI‹<$HƒÄ[A\]éy¨ f „ ‹H(ë½ ¶r8L‰ÇèL €=u‰ ·Èu¢¸ 9ÁOÈë–诩ûÿff. „ @ ó úUH äþˆ H‰åATI‰ôSH‰ÓHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9ÈtfH ÿˆ H9ÈtZH…ÒtM¶r8L‰ÇèÁ ·ÈH‹EèdH+%( u[I‹t$D‹ƒ´þÿÿHÍ‹! 1ÀI‹<$HƒÄ[A\]陧 f „ ‹H(ë½ ¶r8L‰Çèl €=•‰ ·Èu¢¸ 9ÁOÈë–èϨûÿff. „ @ ó úUH þˆ H‰åATI‰ôSH‰ÓHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9ÈtfH 'þˆ H9ÈtZH…ÒtM¶r8L‰Çèá ·ÈH‹EèdH+%( u[I‹t$D‹ƒ¸þÿÿHíŠ! 1ÀI‹<$HƒÄ[A\]鹦 f „ ‹H(ë½ ¶r8L‰ÇèŒ €=µ‰ ·Èu¢¸ 9ÁOÈë–èï§ûÿff. „ @ ó úUH $ýˆ H‰åATI‰ôSH‰ÓHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9ÈtfH Gýˆ H9ÈtZH…ÒtM¶r8L‰Çè ·ÈH‹EèdH+%( u[I‹t$D‹ƒ¼þÿÿH Š! 1ÀI‹<$HƒÄ[A\]éÙ¥ f „ ‹H(ë½ ¶r8L‰Çè¬ €=Õ ‰ ·Èu¢¸ 9ÁOÈë–è§ûÿff. „ @ ó úUH Düˆ H‰åATI‰ôSH‰ÓHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9ÈtfH güˆ H9ÈtZH…ÒtM¶r8L‰Çè! ·ÈH‹EèdH+%( u[I‹t$D‹ƒÀþÿÿH-‰! 1ÀI‹<$HƒÄ[A\]éù¤ f „ ‹H(ë½ ¶r8L‰ÇèÌ €=õÿˆ ·Èu¢¸ 9ÁOÈë–è/¦ûÿff. „ @ ó úUH dûˆ H‰åATI‰ôSH‰ÓHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9ÈtfH ‡ûˆ H9ÈtZH…ÒtM¶r8L‰ÇèA ·ÈH‹EèdH+%( u[I‹t$D‹ƒÜþÿÿHMˆ! 1ÀI‹<$HƒÄ[A\]é¤ f „ ‹H(ë½ ¶r8L‰Çèì €=ÿˆ ·Èu¢¸ 9ÁOÈë–èO¥ûÿff. „ @ ó úUH „úˆ H‰åATI‰ôSH‰ÓHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9ÈtfH §úˆ H9ÈtZH…ÒtM¶r8L‰Çèa ·ÈH‹EèdH+%( u[I‹t$D‹ƒàþÿÿHm‡! 1ÀI‹<$HƒÄ[A\]é9£ f „ ‹H(ë½ ¶r8L‰Çè €=5þˆ ·Èu¢¸ 9ÁOÈë–èo¤ûÿff. „ @ ó úUH ¤ùˆ H‰åATI‰ôSH‰ÓHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9ÈtfH Çùˆ H9ÈtZH…ÒtM¶r8L‰Çè ·ÈH‹EèdH+%( u[I‹t$D‹ƒäþÿÿH†! 1ÀI‹<$HƒÄ[A\]éY¢ f „ ‹H(ë½ ¶r8L‰Çè, €=Uýˆ ·Èu¢¸ 9ÁOÈë–è£ûÿff. „ @ ó úUH Äøˆ H‰åATI‰ôSH‰ÓHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9Èt^H çøˆ H9ÈtRH…ÒtE¶r8L‰Çè¡ ·ÈH‹EèdH+%( uSI‹t$L‹CèHŸ" 1ÀI‹<$HƒÄ[A\]é|¡ @ ‹H(ëÅ ¶r8L‰ÇèT €=}üˆ ·Èuª¸ 9ÁOÈëžè·¢ûÿ € ó úUH ô÷ˆ H‰åATI‰ôSH‰ÓHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9ÈtfH øˆ H9ÈtZH…ÒtM¶r8L‰ÇèÑ ·ÈH‹EèdH+%( u[I‹t$D‹ƒÈþÿÿHÝ„! 1ÀI‹<$HƒÄ[A\]é© f „ ‹H(ë½ ¶r8L‰Çè| €=¥ûˆ ·Èu¢¸ 9ÁOÈë–èß¡ûÿff. „ @ ó úUH ÷ˆ H‰åATI‰ôSH‰ÓHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9ÈtfH 7÷ˆ H9ÈtZH…ÒtM¶r8L‰Çèñ ·ÈH‹EèdH+%( u[I‹t$D‹ƒÄþÿÿHýƒ! 1ÀI‹<$HƒÄ[A\]éÉŸ f „ ‹H(ë½ ¶r8L‰Çèœ €=Åúˆ ·Èu¢¸ 9ÁOÈë–èÿ ûÿff. „ @ ó úUH 4öˆ H‰åATI‰ôSH‰ÓHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9ÈtfH Wöˆ H9ÈtZH…ÒtM¶r8L‰Çè ·ÈH‹EèdH+%( u[I‹t$D‹ƒÔþÿÿH ƒ! 1ÀI‹<$HƒÄ[A\]ééž f „ ‹H(ë½ ¶r8L‰Çè¼ÿ €=åùˆ ·Èu¢¸ 9ÁOÈë–è ûÿff. „ @ ó úUH Tõˆ H‰åATI‰ôSH‰ÓHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9ÈtfH wõˆ H9ÈtZH…ÒtM¶r8L‰Çè1ÿ ·ÈH‹EèdH+%( u[I‹t$D‹ƒÐþÿÿH=‚! 1ÀI‹<$HƒÄ[A\]é ž f „ ‹H(ë½ ¶r8L‰ÇèÜþ €=ùˆ ·Èu¢¸ 9ÁOÈë–è?Ÿûÿff. „ @ ó úUH tôˆ H‰åATI‰ôSH‰ÓHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9ÈtfH —ôˆ H9ÈtZH…ÒtM¶r8L‰ÇèQþ ·ÈH‹EèdH+%( u[I‹t$D‹ƒØþÿÿH]! 1ÀI‹<$HƒÄ[A\]é) f „ ‹H(ë½ ¶r8L‰Çèüý €=%øˆ ·Èu¢¸ 9ÁOÈë–è_žûÿff. „ @ ó úUH ”óˆ H‰åATI‰ôSH‰ÓHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9ÈtfH ·óˆ H9ÈtZH…ÒtM¶r8L‰Çèqý ·ÈH‹EèdH+%( u[I‹t$D‹ƒ€þÿÿH}€! 1ÀI‹<$HƒÄ[A\]éIœ f „ ‹H(ë½ ¶r8L‰Çè ý €=E÷ˆ ·Èu¢¸ 9ÁOÈë–èûÿff. „ @ ó úUH ´òˆ H‰åATI‰ôSH‰ÓHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9ÈtfH ×òˆ H9ÈtZH…ÒtM¶r8L‰Çè‘ü ·ÈH‹EèdH+%( u[I‹t$D‹ƒŒþÿÿH! 1ÀI‹<$HƒÄ[A\]éi› f „ ‹H(ë½ ¶r8L‰Çè<ü €=eöˆ ·Èu¢¸ 9ÁOÈë–蟜ûÿff. „ @ ó úUH Ôñˆ H‰åATI‰ôSH‰ÓHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9ÈtfH ÷ñˆ H9ÈtZH…ÒtM¶r8L‰Çè±û ·ÈH‹EèdH+%( u[I‹t$D‹ƒþÿÿH½~! 1ÀI‹<$HƒÄ[A\]鉚 f „ ‹H(ë½ ¶r8L‰Çè\û €=…õˆ ·Èu¢¸ 9ÁOÈë–è¿›ûÿff. „ @ ó úUH ôðˆ H‰åATI‰ôSH‰ÓHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9ÈtfH ñˆ H9ÈtZH…ÒtM¶r8L‰ÇèÑú ·ÈH‹EèdH+%( u[I‹t$H‹ƒ Hã…" I‹<$D‹@HƒÄ1À[A\]饙 D ‹H(ë½ ¶r8L‰Çè|ú €=¥ôˆ ·Èu¢¸ 9ÁOÈë–èßšûÿff. „ @ ó úUH ðˆ H‰åATI‰ôSH‰ÓHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9ÈtfH 7ðˆ H9ÈtZH…ÒtM¶r8L‰Çèñù ·ÈH‹EèdH+%( u[D‹ƒÄþÿÿI‹t$1ÀHû|! I‹<$DƒÈþÿÿHƒÄ[A\]é˜ f‹H(ë½ ¶r8L‰Çèœù €=Åóˆ ·Èu¢¸ 9ÁOÈë–èÿ™ûÿff. „ @ ó úUH 4ïˆ H‰åAUATI‰ÔSH‰óHƒì(L‹‚¨ dH‹%( H‰EØ1ÀH‹‡ H‹P0H9È„ˆ H Qïˆ H9Èt|H…Òtg¶r8L‰Çè ù D·èA‹Œ$ÿÿÿLeÎH“À 1À¾ L‰çèõ— H‹sH‹;1ÀHÕO! M‰àD‰éèÚ— H‹UØdH+%( uIHƒÄ([A\A]]ÃD‹h(ë£f. „ ¶r8L‰Çè”ø €=½òˆ D·è…|ÿÿÿ¸ A9ÅDOèékÿÿÿèí˜ûÿff. „ fó úUH‰åAUI‰ýHºhÿÿÿATI‰ÔSH‰óHƒì8dH‹%( H‰EØ1ÀèË¢ I‹… HMîˆ I‹¼$¨ H9Єœ HÕíˆ H9ЄŒ H‹P0H…Òts¶r8òE¸èå÷ òE¸D·àLmξ ¸ Hüz! L‰ïèÏ– H‹sH‹;1ÀH¯N! M‰èD‰áè´– H‹UØdH+%( u^HƒÄ8[A\A]]Ãf. „ D‹`(ëžf. „ H‹@0òE¸¶p8è^÷ €=‡ñˆ òE¸D·à…lÿÿÿ¸ A9ÄDOàé[ÿÿÿè²—ûÿfó úUH‰åAUI‰ýHz¸ATI‰ÔSH‰óHƒì8dH‹%( H‰EØ1Àèž¡ I‹… H íˆ I‹¼$¨ H9Є H¨ìˆ H9Є H‹P0H…Òtn¶r8òE¸è¸ö òE¸D·àLmξ ¸ HÏy! L‰ï袕 H‹sH‹;1ÀH‚M! M‰èD‰á臕 H‹UØdH+%( uQHƒÄ8[A\A]]à D D‹`(ë£fH‹@0òE¸¶p8è>ö €=gðˆ òE¸D·à…yÿÿÿ¸ A9ÄDOàéhÿÿÿè’–ûÿfó úUH‰åAUI‰ýHº@ÿÿÿATI‰ÔSH‰óHƒì8dH‹%( H‰EØ1Àè{ I‹… Hýëˆ I‹¼$¨ H9Єœ H…ëˆ H9ЄŒ H‹P0H…Òts¶r8òE¸è•õ òE¸D·àLmξ ¸ H¬x! L‰ïè” H‹sH‹;1ÀH_L! M‰èD‰áèd” H‹UØdH+%( u^HƒÄ8[A\A]]Ãf. „ D‹`(ëžf. „ H‹@0òE¸¶p8èõ €=7ïˆ òE¸D·à…lÿÿÿ¸ A9ÄDOàé[ÿÿÿèb•ûÿfó úUH‰åAUI‰ýHºÿÿÿATI‰ÔSH‰óHƒì8dH‹%( H‰EØ1ÀèKŸ I‹… HÍêˆ I‹¼$¨ H9Єœ HUêˆ H9ЄŒ H‹P0H…Òts¶r8òE¸èeô òE¸D·àLmξ ¸ H|w! L‰ïèO“ H‹sH‹;1ÀH/K! M‰èD‰áè4“ H‹UØdH+%( u^HƒÄ8[A\A]]Ãf. „ D‹`(ëžf. „ H‹@0òE¸¶p8èÞó €=îˆ òE¸D·à…lÿÿÿ¸ A9ÄDOàé[ÿÿÿè2”ûÿfó úUH‰åAUI‰ýHzATI‰ÔSH‰óHƒì8dH‹%( H‰EØ1Àè ž I‹… H éˆ I‹¼$¨ H9Є H(éˆ H9Є H‹P0H…Òtn¶r8òE¸è8ó òE¸D·àLmξ ¸ HOv! L‰ïè"’ H‹sH‹;1ÀHJ! M‰èD‰áè’ H‹UØdH+%( uQHƒÄ8[A\A]]à D D‹`(ë£fH‹@0òE¸¶p8è¾ò €=çìˆ òE¸D·à…yÿÿÿ¸ A9ÄDOàéhÿÿÿè“ûÿfó úUH Tèˆ H‰åAUATI‰ÔSH‰óHƒì(L‹‚¨ dH‹%( H‰EØ1ÀH‹‡ H‹P0H9È„˜ H qèˆ H9È„ˆ H…Òts¶r8L‰Çè'ò D·èI‹„$° 1ÉH…ÀtH‹HLeÀH¯t! ¾ 1ÀL‰çè‘ H‹sH‹;1ÀHæH! M‰àD‰éèë H‹UØdH+%( uJHƒÄ([A\A]]ÃD‹h(ë—f. „ ¶r8L‰Çè¤ñ €=Íëˆ D·è…pÿÿÿ¸ A9ÅDOèé_ÿÿÿèý‘ûÿff. „ fó úUI‰øH 1çˆ H‰åAUATI‰ôSH‰ÓHƒì(H‹º¨ dH‹%( H‰EØ1ÀI‹€ H‹P0H9È„Å H Nçˆ H9È„µ H…Ò„œ ¶r8èñ H‹»¨ D·è‹‡ø ‹“ÈþÿÿfïÀ…Àt fïÀfïÉòH*ÂòYC% òH*Èò^ÁH]ξ ¸ Hæi! H‰ßè¹ I‹t$I‹<$1ÀH—G! I‰ØD‰éèœ H‹UØdH+%( uKHƒÄ([A\A]]ÃfD‹h(éoÿÿÿ € ¶r8èWð €=€êˆ D·èu ¸ A9ÅDOèH‹»¨ é:ÿÿÿèûÿff. „ fó úUI‰øH áåˆ H‰åAUATI‰ôSH‰ÓHƒì(H‹º¨ dH‹%( H‰EØ1ÀI‹€ H‹P0H9È„Å H þåˆ H9È„µ H…Ò„œ ¶r8è³ï H‹»¨ D·è‹‡ô ‹“ÄþÿÿfïÀ…Àt fïÀfïÉòH*ÂòY?B% òH*Èò^ÁH]ξ ¸ H–h! H‰ßèiŽ I‹t$I‹<$1ÀHGF! I‰ØD‰éèLŽ H‹UØdH+%( uKHƒÄ([A\A]]ÃfD‹h(éoÿÿÿ € ¶r8èï €=0éˆ D·èu ¸ A9ÅDOèH‹»¨ é:ÿÿÿè]ûÿff. „ fó úUI‰øH ‘äˆ H‰åAUATI‰ôSH‰ÓHƒì(H‹º¨ dH‹%( H‰EØ1ÀI‹€ H‹P0H9È„Å H ®äˆ H9È„µ H…Ò„œ ¶r8ècî H‹»¨ D·è‹‡ ‹“ÐþÿÿfïÀ…Àt fïÀfïÉòH*ÂòYï@% òH*Èò^ÁH]ξ ¸ HFg! H‰ßè I‹t$I‹<$1ÀH÷D! I‰ØD‰éèüŒ H‹UØdH+%( uKHƒÄ([A\A]]ÃfD‹h(éoÿÿÿ € ¶r8è·í €=àçˆ D·èu ¸ A9ÅDOèH‹»¨ é:ÿÿÿè Žûÿff. „ fó úUI‰øH A㈠H‰åAUATI‰ôSH‰ÓHƒì(H‹º¨ dH‹%( H‰EØ1ÀI‹€ H‹P0H9È„Å H ^㈠H9È„µ H…Ò„œ ¶r8èí H‹»¨ D·è‹‡ ‹“ÔþÿÿfïÀ…Àt fïÀfïÉòH*ÂòYŸ?% òH*Èò^ÁH]ξ ¸ Höe! H‰ßèÉ‹ I‹t$I‹<$1ÀH§C! I‰ØD‰é謋 H‹UØdH+%( uKHƒÄ([A\A]]ÃfD‹h(éoÿÿÿ € ¶r8ègì €=æˆ D·èu ¸ A9ÅDOèH‹»¨ é:ÿÿÿ轌ûÿff. „ fó úUI‰øH ñሠH‰åAUATI‰ôSH‰ÓHƒì(H‹º¨ dH‹%( H‰EØ1ÀI‹€ H‹P0H9È„Å H ∠H9È„µ H…Ò„œ ¶r8èÃë H‹»¨ D·è‹‡Ä ‹“”þÿÿfïÀ…Àt fïÀfïÉòH*ÂòYO>% òH*Èò^ÁH]ξ ¸ H¦d! H‰ßèyŠ I‹t$I‹<$1ÀHWB! I‰ØD‰éè\Š H‹UØdH+%( uKHƒÄ([A\A]]ÃfD‹h(éoÿÿÿ € ¶r8èë €=@åˆ D·èu ¸ A9ÅDOèH‹»¨ é:ÿÿÿèm‹ûÿff. „ fó úUI‰øH ¡àˆ H‰åAUATI‰ôSH‰ÓHƒì(H‹º¨ dH‹%( H‰EØ1ÀI‹€ H‹P0H9È„Å H ¾àˆ H9È„µ H…Ò„œ ¶r8èsê H‹»¨ D·è‹‡¼ ‹“ŒþÿÿfïÀ…Àt fïÀfïÉòH*ÂòYÿ<% òH*Èò^ÁH]ξ ¸ HVc! H‰ßè)‰ I‹t$I‹<$1ÀHA! I‰ØD‰éè ‰ H‹UØdH+%( uKHƒÄ([A\A]]ÃfD‹h(éoÿÿÿ € ¶r8èÇé €=ð㈠D·èu ¸ A9ÅDOèH‹»¨ é:ÿÿÿè Šûÿff. „ fó úUI‰øH Q߈ H‰åAUATI‰ôSH‰ÓHƒì(H‹º¨ dH‹%( H‰EØ1ÀI‹€ H‹P0H9È„Å H n߈ H9È„µ H…Ò„œ ¶r8è#é H‹»¨ D·è‹‡À ‹“þÿÿfïÀ…Àt fïÀfïÉòH*ÂòY¯;% òH*Èò^ÁH]ξ ¸ Hb! H‰ßèÙ‡ I‹t$I‹<$1ÀH·?! I‰ØD‰é輇 H‹UØdH+%( uKHƒÄ([A\A]]ÃfD‹h(éoÿÿÿ € ¶r8èwè €= ∠D·èu ¸ A9ÅDOèH‹»¨ é:ÿÿÿè͈ûÿff. „ fó úUI‰øH aÞˆ H‰åATI‰ôSH‰ÓHƒìH‹º¨ dH‹%( H‰Eè1ÀI‹€ H‹P0H9È„× H À݈ H9È„Ç H…Ò„† ¶r8èÕç H‹»¨ ·Ð‹‡Ä ‹‹”þÿÿfïÀ…Àt fïÀfïÉòH*ÁòYb:% òH*Èò^Á‹Si‡ ƒê…Àu<H‹EèdH+%( …„ HƒÄL‰ç¸ [H5è" A\]éÝ– D ‹P(ëˆ H‹EèdH+%( uLHƒÄL‰ç¸ [H5Ïç" A\]é5> D ¶r8èç €=@ሠ·Ðu ¸ 9ÂOÐH‹»¨ é*ÿÿÿèp‡ûÿó úUH ´Üˆ H‰åAUI‰ÕATSH‰óHƒì(L‹‚¨ dH‹%( H‰EØ1ÀH‹‡ H‹P0H9È„¸ H Ñ܈ H9È„¨ H…Ò„ ¶r8L‰Çèƒæ D·àI‹…° 1ÉH…Àt!L‹h`èˆ{ €=±C‰ H˜H HEÂHHÿL!éLmÀHïh! ¾ 1ÀL‰ïèF… H‹sH‹;1ÀH&=! M‰èD‰áè+… H‹UØdH+%( uJHƒÄ([A\A]]ÃD‹`(éxÿÿÿ € ¶r8L‰Çèäå €= àˆ D·à…Tÿÿÿ¸ A9ÄDOàéCÿÿÿè=†ûÿff. „ fó úUI‰øH ÑÛˆ H‰åATI‰ôSH‰ÓHƒìH‹º¨ dH‹%( H‰Eè1ÀI‹€ H‹P0H9È„× H 0Ûˆ H9È„Ç H…Ò„† ¶r8èEå H‹»¨ ·Ð‹‡ø ‹‹ÈþÿÿfïÀ…Àt fïÀfïÉòH*ÁòYÒ7% òH*Èò^Á‹Ãf‡ ƒê…Àu<H‹EèdH+%( …„ HƒÄL‰ç¸ [H5wå" A\]éM” D ‹P(ëˆ H‹EèdH+%( uLHƒÄL‰ç¸ [H5?å" A\]é¥; D ¶r8è‡ä €=°Þˆ ·Ðu ¸ 9ÂOÐH‹»¨ é*ÿÿÿèà„ûÿó úUI‰øH Úˆ H‰åATI‰ôSH‰ÓHƒìH‹º¨ dH‹%( H‰Eè1ÀI‹€ H‹P0H9È„× H àÙˆ H9È„Ç H…Ò„† ¶r8èõã H‹»¨ ·Ð‹‡À ‹‹þÿÿfïÀ…Àt fïÀfïÉòH*ÁòY‚6% òH*Èò^Á‹se‡ ƒê…Àu<H‹EèdH+%( …„ HƒÄL‰ç¸ [H5'ä" A\]éý’ D ‹P(ëˆ H‹EèdH+%( uLHƒÄL‰ç¸ [H5ïã" A\]éU: D ¶r8è7ã €=`݈ ·Ðu ¸ 9ÂOÐH‹»¨ é*ÿÿÿèƒûÿó úUI‰øH 1Ùˆ H‰åATI‰ôSH‰ÓHƒìH‹º¨ dH‹%( H‰Eè1ÀI‹€ H‹P0H9È„× H ؈ H9È„Ç H…Ò„† ¶r8è¥â H‹»¨ ·Ð‹‡ ‹‹ÐþÿÿfïÀ…Àt fïÀfïÉòH*ÁòY25% òH*Èò^Á‹#d‡ ƒê…Àu<H‹EèdH+%( …„ HƒÄL‰ç¸ [H5×â" A\]é‘ D ‹P(ëˆ H‹EèdH+%( uLHƒÄL‰ç¸ [H5Ÿâ" A\]é9 D ¶r8èçá €=܈ ·Ðu ¸ 9ÂOÐH‹»¨ é*ÿÿÿè@‚ûÿó úUI‰øH á׈ H‰åATI‰ôSH‰ÓHƒìH‹º¨ dH‹%( H‰Eè1ÀI‹€ H‹P0H9È„× H @׈ H9È„Ç H…Ò„† ¶r8èUá H‹»¨ ·Ð‹‡¼ ‹‹ŒþÿÿfïÀ…Àt fïÀfïÉòH*ÁòYâ3% òH*Èò^Á‹Ób‡ ƒê…Àu<H‹EèdH+%( …„ HƒÄL‰ç¸ [H5‡á" A\]é] D ‹P(ëˆ H‹EèdH+%( uLHƒÄL‰ç¸ [H5Oá" A\]éµ7 D ¶r8è—à €=ÀÚˆ ·Ðu ¸ 9ÂOÐH‹»¨ é*ÿÿÿèð€ûÿó úUI‰øH ‘Öˆ H‰åATI‰ôSH‰ÓHƒìH‹º¨ dH‹%( H‰Eè1ÀI‹€ H‹P0H9È„× H ðÕˆ H9È„Ç H…Ò„† ¶r8èà H‹»¨ ·Ð‹‡ ‹‹ÔþÿÿfïÀ…Àt fïÀfïÉòH*ÁòY’2% òH*Èò^Á‹ƒa‡ ƒê…Àu<H‹EèdH+%( …„ HƒÄL‰ç¸ [H57à" A\]é D ‹P(ëˆ H‹EèdH+%( uLHƒÄL‰ç¸ [H5ÿß" A\]ée6 D ¶r8èGß €=pÙˆ ·Ðu ¸ 9ÂOÐH‹»¨ é*ÿÿÿè ûÿó úUI‰øH AÕˆ H‰åATI‰ôSH‰ÓHƒìH‹º¨ dH‹%( H‰Eè1ÀI‹€ H‹P0H9È„× H Ôˆ H9È„Ç H…Ò„† ¶r8èµÞ H‹»¨ ·Ð‹‡ô ‹‹ÄþÿÿfïÀ…Àt fïÀfïÉòH*ÁòYB1% òH*Èò^Á‹3`‡ ƒê…Àu<H‹EèdH+%( …„ HƒÄL‰ç¸ [H5çÞ" A\]é½ D ‹P(ëˆ H‹EèdH+%( uLHƒÄL‰ç¸ [H5¯Þ" A\]é5 D ¶r8è÷Ý €= ؈ ·Ðu ¸ 9ÂOÐH‹»¨ é*ÿÿÿèP~ûÿó úUH ”Óˆ H‰åATI‰ôSH‰ÓHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9È„¢ H ³Óˆ H9È„’ H…Ò„ ¶r8L‰ÇèeÝ ·ÈH‹EèdH+%( …’ ‹ƒ¸þÿÿ‹“äþÿÿƒ´þÿÿ“àþÿÿƒ¼þÿÿ“ÈþÿÿƒÀþÿÿ“ÜþÿÿƒÄþÿÿI‹t$I‹<$HƒÄL1À[H h" A\]é| f D ‹H(ë‰ ¶r8L‰ÇèÜÜ €=׈ ·È…jÿÿÿ¸ 9ÁOÈé[ÿÿÿè8}ûÿ „ ó úUH tÒˆ H‰åAUI‰ÕATSH‰óHƒì(L‹‚¨ dH‹%( H‰EØ1ÀH‹‡ H‹P0H9È„¸ H ‘Òˆ H9È„¨ H…Ò„ ¶r8L‰ÇèCÜ D·àI‹…° 1ÉH…Àt!L‹hXèHq €=q9‰ HcÈH HEÈH÷ÙL!éLmÀH¯^! ¾ 1ÀL‰ïè{ H‹sH‹;1ÀHæ2! M‰èD‰áèëz H‹UØdH+%( uJHƒÄ([A\A]]ÃD‹`(éxÿÿÿ € ¶r8L‰Çè¤Û €=ÍÕˆ D·à…Tÿÿÿ¸ A9ÄDOàéCÿÿÿèý{ûÿff. „ fó úUH 4ш H‰åATI‰ôSH‰ÓHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9È„š H Sш H9È„Š H…ÒtM¶r8L‰Çè Û ·ÈL‹CøM…ÀtAH‹EèdH+%( …À I‹t$I‹<$HƒÄ1À[HÓ1! A\]éÛy L‹Cø‹H(M…Àu¿‹þ‰ …ÀtRH‹EèdH+%( uyHƒÄ1À[A\]à „ ¶r8L‰Çè„Ú €=Ôˆ ·È…nÿÿÿ¸ 9ÁOÈé_ÿÿÿ D H‹=iùˆ A¸! 1ÀH …]! HŒ]! ¾ Ç|‰ èŸyûÿéxÿÿÿè¥zûÿ D ó úUH äψ H‰åATI‰ôSH‰ÓHƒìL‹‚¨ dH‹%( H‰Eè1ÀH‹‡ H‹P0H9È„º H Ј H9È„ª H…Ò„‘ ¶r8L‰ÇèµÙ ·ÈH‹EèdH+%( …ª ‹“äþÿÿ‹ƒþÿÿ“àþÿÿƒŒþÿÿ“Èþÿÿƒ”þÿÿ“ÜþÿÿI‹t$HÂI‹<$‹ƒ¸þÿÿƒ´þÿÿƒ¼þÿÿƒÀþÿÿƒÄþÿÿHƒÄL[H[d" A\1À]éAx ‹H(évÿÿÿ „ ¶r8L‰ÇèÙ €==Óˆ ·È…Rÿÿÿ¸ 9ÁOÈéCÿÿÿèpyûÿó úUH‰åAWM‰ÇAVAUI‰ýH‰×ATI‰ôSHcÙH ™Îˆ HƒìL‹²H dH‹%( H‰EÈ1ÀI‹… H‹P0H9È„³ H ÄΈ H9È„£ H…Òtn¶r8è}Ø ·ÈI‹… H‹p0H…ötUHcÓHÁâL‹M…À„– H‹EÈdH+%( …É I‹t$I‹<$HƒÄ1À[H,/! A\A]A^A_]é.w f D ‹H(HÁãA‹HØL‹ …Òud‹@A‰M…ÀH½" LDÀë˜f D ¶r8èß× €=Òˆ ·È…Uÿÿÿ¸ 9ÁOÈéFÿÿÿA‹F LѼ" ƒè9Ø…TÿÿÿL‹ë§ D ƒêA‰H‹EÈdH+%( uHƒÄ1À[A\A]A^A_]Ãèõwûÿ D ó úUI‰øH 1͈ H‰åAUATI‰ôSH‰ÓHƒì(H‹º¨ dH‹%( H‰EØ1ÀI‹€ H‹P0H9È„5 H N͈ H9È„% H…Ò„Ì ¶r8è× H‹»¨ D·è‹ªÑˆ ƒø„¼ Ë …À„ ƒø…Ò ‹“Èþÿÿ‹‡ø fïÀ…Àt fïÀfïÉò*Âò*Èò^ÁòYb)% H]ξ ¸ HÂO! H‰ßè•u I‹t$I‹<$1ÀHs-! I‰ØD‰éèxu H‹UØdH+%( …¦ HƒÄ([A\A]]Ãf. „ D‹h(‹îЈ ƒø…Dÿÿÿ‹“Ìþÿÿ‹‡ü éVÿÿÿ @ ƒøu‹“Øþÿÿ‹‡ é<ÿÿÿffïÀéUÿÿÿ € ¶r8èçÕ €=Ј D·èu ¸ A9ÅDOèH‹»¨ éÊþÿÿf‹“Äþÿÿ‹‡ô ééþÿÿè*vûÿf. „ ó úUI‰øH Áˈ H‰åATI‰ôSH‰ÓHƒìH‹º¨ dH‹%( H‰Eè1ÀI‹€ H‹P0H9È„G H ˈ H9È„7 H…Ò„® ¶r8è5Õ H‹»¨ ·Ð‹Ýψ ƒø„ž ® …À„. ƒø…å ‹‹Èþÿÿ‹‡ø fïÀ…Àt fïÀfïÉò*Áò*Èò^ÁòY•'% ‹V‡ ƒê…ÀuxH‹EèdH+%( …æ HƒÄL‰ç¸ [H5CÕ" A\]é„ f „ ‹P(‹?ψ ƒø…bÿÿÿ‹‹Ìþÿÿ‹‡ü étÿÿÿ D ƒøuC‹‹Øþÿÿ‹‡ éYÿÿÿfH‹EèdH+%( urHƒÄL‰ç¸ [H5ÏÔ" A\]é5+ D fïÀéBÿÿÿ € ¶r8èÔ €=0Έ ·Ðu ¸ 9ÂOÐH‹»¨ éºþÿÿ D ‹‹Äþÿÿ‹‡ô éÖþÿÿèJtûÿf. „ UfïÉA‰ù¹ A¸ Aºt HM! H‰åAWAVH½0õÿÿAUL°õÿÿATL%P»„ SH ãI! Hì dH‹%( H‰EÈH." ) õÿÿ)àôÿÿ)ðôÿÿ)õÿÿfo é)% H‰½èóÿÿ)°ûÿÿfo ã)% fHnÀ1ÀHÇ… õÿÿ óH«H½°õÿÿ¹À )ÀûÿÿóH«fHnËH¸ k H z! H‰…°õÿÿD‰ÏH‘Yˆ H W! fHnÐH"! fD‰…0õÿÿA¸ flÊfHnØH¸ i Æ…Jõÿÿ¸õÿÿfoÈflËH‰…öÿÿH™0‰ fHnàÈõÿÿH”V! fHnËfHnèflÌH¸ N Ç…õÿÿ fD‰•ÐûÿÿflÅH yV! HÇ…0ôÿÿ HÇ…8ôÿÿ Æ…/ôÿÿ öÿÿH‰…pöÿÿH'̈ fHnðHst# …(öÿÿfHnÃH‰…öÿÿflÆḦ H þ! fHnøHø! …xöÿÿfHnÃH‰…ðöÿÿflÇHÓˈ H mo! fHnÐHIt# …ØöÿÿfHnÃH‰…P÷ÿÿflÂH£Ëˆ H ËU! fHnØHHt# …8÷ÿÿfHnÁH‰…°÷ÿÿflÃH…/ôÿÿH ¤U! fHnàH7t# …˜÷ÿÿfHnÃH‰…øÿÿflÄH>ˈ H J&# fHnèHpU! …ø÷ÿÿfHnÁH‰…pøÿÿflÅH¸ g H fU! H‰…°øÿÿHPp! …XøÿÿfHnÀH…³ fHnðH©¬ÿÿ²ƒ† Ç…Ðöÿÿ H‰…èøÿÿH…°ûÿÿH‰…ðøÿÿH¸ d …¸øÿÿfHnÃH U! flÆH‰…ùÿÿH…0ôÿÿfHnø…ÈøÿÿfHnÂHäT! flÇfHnÐH¸ c Ç…0÷ÿÿ …ùÿÿfHnÁHÎT! H „A" H‰…pùÿÿflÂH…8ôÿÿ…(ùÿÿfHnØfHnÃH s# flÃfHnàH¸ f Ç…÷ÿÿ …xùÿÿfHnÂH ó2! HvT! Ç…ð÷ÿÿ flÄ…ˆùÿÿfHnÁL‰áÇ…Pøÿÿ Ç…àøÿÿ H‰…ÐùÿÿHûUˆ Ç…0úÿÿ fHnèH"! flÅH‰…ðùÿÿHnɈ fHnð…ØùÿÿfHnÃH½(# flÆH‰…PúÿÿHc,‰ fHnø…8úÿÿfHnÂHSr# H‰…°úÿÿflÇL‰êH6† Ç…úÿÿ H‰…Hûÿÿ…˜úÿÿè™Ö …À… €=éȈ …¤ è_‡ A‰Ç…À…f H‹½,‰ H…Àt€8 uH/l! H‰¥,‰ H‰…àôÿÿ¶ Uˆ ºÿÿÿÿ1öH½àôÿÿH òĈ ˆ…õÿÿè H‰… ôÿÿH= ðÿÿ‡d L‹¥0ôÿÿM…ä„ H5,S! L‰çèe~ûÿ…À„M H5[U! L‰çèN~ûÿA‰À¸ E…À…ý H‹8ôÿÿ‰¨Èˆ HìR! ¾ ¶…/ôÿÿH=žÈˆ H…Ɉ…çóÿÿHµw" HDÈ1Àèûÿ…Àˆr H‹=tȈ è·fûÿH‰…ØóÿÿH…À„. Lµ ôÿÿH Š" H‰ÇL‰òH‰Þè‹nûÿI‰ÇH…À„á Æ…øóÿÿ L%Í! L- " Æ…ôÿÿ Æ…ðóÿÿ Æ…ôÿÿ Æ…ôÿÿ ëU @ H5 w" L‰ÿèi}ûÿ…Àum¶…çóÿÿÆ…ôÿÿÆ…ðóÿÿƒðˆ…øóÿÿ € L‰òH‰Þ1ÿènûÿI‰ÇH…À„' L‰æL‰ÿè }ûÿ…À„Ô L‰îL‰ÿè }ûÿ…ÀuÆ…ôÿÿë¼ @ H5yï! L‰ÿèé|ûÿ…À„± H5%°" L‰ÿèÒ|ûÿ…ÀtŽ‹5 !‰ L‰ù1ÿ1ÀH‡Q! èåé H‹½ØóÿÿèIiûÿA¿ÿÿÿÿ‹5á ‰ HR! ¿ 1Àèºé H‹½ ôÿÿè¾ H‹EÈdH+%( … HeØD‰ø[A\A]A^A_]Ãf „ Æ7ƈ éPýÿÿ @ Æ…ôÿÿéôþÿÿ @ Æ…ôÿÿéäþÿÿ @ HØP! H‰…0ôÿÿf¸ éÉýÿÿf D HÕ°" €½øóÿÿ HO! ‹ ]ƈ HDÐH= O! €½ôÿÿ HDø€½ðóÿÿ „b ƒùL õN! H5O! LDÎHÛN! L ïN! €½ôÿÿ H5O! Lf°" L"‚" IDð€½ôÿÿ uLK°" ƒùL¥j# H Æj# LEÁH /°" €=:ň H ¾N! HDËHƒìH j™" SRHP! WH=½Åˆ PH P! P1ÀAQL yn# ASV¾ ARè"|ûÿHƒÄP…ÀˆAþÿÿ¶…øóÿÿH‹½ØóÿÿˆÎĈ è}gûÿ‹Oň H WN! ƒøt*H TN! ƒøt H ZN! …ÀtƒøH ^N! ¸ HEÈ1ÀH[O! ¾ H= ň è§{ûÿ…Àˆþ H‹ ň ‹5¶ ‰ H‰O! 1À¿ èç H‹ èĈ ‹5– ‰ 1ÀHƒO! ¿ èoç H‹ ÐĈ ‹5v ‰ 1ÀHO! ¿ èOç H5È H¾˜þÿÿèü H=ýˆ è HkO! 1öH=èˆ Çþˆ èQ¬ÿÿA‰Ç…À…3ýÿÿH‹ ôÿÿH‹…èóÿÿƒ=©Ãˆ ‹SdH‰ƒ8[ Hcƒ¤ fnÒ‰•ôÿÿH‹“ fnÀH‰•ôÿÿfbÂ~ ÇlÈ Hƒ½ôÿÿ fÖLÈ „ñ H<Å è5 H‰…ôÿÿH…À„Z Hc=&È H‰Ãˆ HÁçè H‰…øóÿÿH‰ÁH…À„0 ‹ýˆ …À~1Ò Ç‘ÿÿÿÿ‹çˆ HƒÂ9ÐëH‹•øóÿÿ‹=Έ H‰Ïˆ …ÿŽ L‰µèóÿÿE1äL‰âƒÀ?H‹ôÿÿ¿ HÁâƒàÀD‰¥ôÿÿpL‹lIðÁþHcöè—yûÿH‰ÃH…À„¤ H‹…ôÿÿL‰ïJ‰ àè‰0 „À„€ IƒÄD9%Mˆ Ž’ ‹Eˆ ëŠ € ƒù„k H," L †K! I‰Ãé¢üÿÿH5^O! L‰çè1xûÿ…À„ìùÿÿH5šN! L‰çèxûÿ…À…f ¸ éËùÿÿ „ 1öL‰ïE1ÿè~/ E‰þL‰¥ðóÿÿL‹½øóÿÿA‰Äë D ‹ôÿÿAƒÆL‰ïD‰ö‰èL/ A‰ÄL‰ïè‹/ A9Ƶ Icĺ D‰áH‰ÆI‡HÓâHÁîH óƒ8ÿt³‹5îˆ …ö„ˆ A¿êÿÿÿ‹5µ‰ HM! 1ÿ1Àè‘ä éÒúÿÿ @ Hx@è ¯ H5L! H‰Çè@wûÿ…À…ûÿÿH©M! H‰…0ôÿÿ¸ éãøÿÿ‹5^‰ H¯K! ¿ 1ÀD‹½ ôÿÿè0ä é}úÿÿ L‹¥ðóÿÿélþÿÿL <J! I‰Ãé>ûÿÿL‹µèóÿÿ‹¸Àˆ ƒø„ó ƒø„Ç …À„ H‹ ôÿÿL%`Àˆ L‰çLk@L‰îèá A‰Ç…À…úÿÿH‹»([ èÒ H‰Ââ 0 Hú 0 „Ñ öÄ…â ¨ „] €=ÄE‡ » …T ‹¿E‡ …Ò„F H=¤E‡ Æ‹Lˆ 蘹 …Àˆò €= Àˆ …¯ L‰ï‰ ~E‡ HLJE‡ èºu …Àˆë H‹… ôÿÿH‹€@\ €x … ¶Á¿ˆ 1ÿƒð¶À‰EG‡ èà H‹½ ôÿÿèô ‰Ã…À…ý ‹ Àˆ H -f# L-JI! ƒøt1H e# L- I! ƒøt L-"I! ƒøt…ÀL-I! ¸ LEèH=Q¾ˆ èt¡ L‰êH‰ÞH=?¾ˆ 貧ÿÿLpôÿÿ1ÉH‹5 ½ˆ Hd?! L‰ïèã& 1öH=ª¼ˆ èÅ× L‰îHK ÿÿH=”¼ˆ èã L‹-¸¼ˆ M…í„: D‰½ôÿÿL‰µôÿÿé ƒø…‚ ‹¿ˆ A‹µ°þÿÿ¹ …Àt-fïÀfïÉò-u% òH*ȸ òH*Æò^Áf/èFÈ–ÂAˆë M‹µXþÿÿM…ö„Š „Ò„‚ ‹wëˆ I‹½ IuèA‰…øþÿÿP‰\ëˆ è;Å Iƒ}à „Ê H‹É¾ˆ M¾h H‹ þˆ L‰ÿH‰•ôÿÿè< H‹•ôÿÿH‰ÞL‰ÿèz¦ÿÿ1öL‰÷è°Ö HÙ²ÿÿ1öL‰÷èÿá L‰ïè I‰ÅH…À„ ¶Á½ˆ „Ò…Cÿÿÿ‹>¾ˆ ƒø„| T…À…×þÿÿ‹í½ˆ A‹µ¬þÿÿ¹ …À„ ÿÿÿfïÀfïÉò%Q% òH*ȸ òH*Æò^Áf/àFÈ–Âé×þÿÿƒø… ‹¬½ˆ A‹µÀþÿÿ¹ …À„´þÿÿfïÀfïÉò=ü% òH*ȸ òH*Æò^Áf/øFÈ–Âé‚þÿÿL‰ïèʦ E1ÿL‰çèà épöÿÿ» €=ß¼ˆ „ÕüÿÿH=I # 1ÀèZ' Æļˆ é»üÿÿ‹ @½ˆ ƒù„> H”§" Æ…øóÿÿ Æ…ôÿÿ H‰×Æ…ôÿÿ éDúÿÿ€=B‡ Æ©‰ u‘» é8üÿÿ€=êA‡ u ‹ îA‡ …Ét» é)üÿÿƒû…sÿÿÿ» é>üÿÿA€½ë ”Âé¸ýÿÿ‹ƒ¼ˆ A‹µ´þÿÿ¹ …À„—ýÿÿfïÀfïÉò5ß% òH*ȸ òH*Æò^Áf/ðFÈ–Âéeýÿÿº H‹ ¹àˆ ¾ H=vG! A¿êÿÿÿèbzûÿÇÄèˆ éLúÿÿD‹½ôÿÿL‹µôÿÿè $ €=—»ˆ …H fo5 ©„ fo=©„ ÇA^‡ €=’ ‰ )5 ^‡ )=^‡ „ß Hcß»ˆ HP¨„ ‹5Ò^‡ L-.E! 5%_‡ 5_^‡ H= E! HÁâƒÆHÐfofo`) –S‡ )%ŸS‡ è*¦ÿÿH…À„7 ‹5c]‡ 5½]‡ L‰ïH‰«^‡ 5 ^‡ ƒÆèý¥ÿÿH…À„ H‰m]‡ ‹WB‡ …À… H‹ `߈ è³¢ º2 ¾ H=¢d# H‰ÙD‹-Lºˆ D-Aºˆ D-"ºˆ D-/ºˆ è yûÿH‰Ùº2 ¾ H=¢d# èyûÿH‰Ùº2 ¾ H=Qd# èìxûÿ‹ Ž¹ˆ H‰ß1ÀHªd# ¾ èp_ûÿ‹ v¹ˆ H‰ß1ÀH¾d# ¾ èT_ûÿ‹ v¹ˆ H‰ß1ÀHÒd# ¾ è8_ûÿ‹ f¹ˆ H‰ß1ÀHæd# ¾ è _ûÿ‹ N¹ˆ H‰ß1ÀHúd# ¾ è _ûÿ‹ 6¹ˆ H‰ß1ÀHe# ¾ èä^ûÿ‹ ¹ˆ H‰ß1ÀH"e# ¾ èÈ^ûÿ‹ ¹ˆ H‰ß1ÀH6e# ¾ è¬^ûÿ‹  H‰ß1ÀHJe# ¾ è^ûÿ‹ Ö¸ˆ H‰ß1ÀH^e# ¾ èt^ûÿ‹ ¸ˆ H‰ß1À ³¸ˆ Hle# ¾ èR^ûÿ‹ ¸ˆ H‰ß1ÀH€e# ¾ è6^ûÿ‹ ˆ¸ˆ 1ÀH‰ßH”e# ¾ è^ûÿ‹ €¸ˆ H‰ß1ÀH¨e# ¾ èþ]ûÿ‹ h¸ˆ H‰ß1ÀH¼e# ¾ èâ]ûÿ‹ P¸ˆ H‰ß1ÀHÐe# ¾ èÆ]ûÿ‹ ì·ˆ H‰ß1ÀHäe# ¾ èª]ûÿ‹ Ô·ˆ H‰ß1ÀHøe# ¾ èŽ]ûÿD‰é¾ H‰ßH f# 1Àèu]ûÿ‹ ç·ˆ H‰ß1ÀH#f# ¾ èY]ûÿ‹ Ï·ˆ H‰ß1ÀH7f# ¾ è=]ûÿ‹ —·ˆ H‰ß1ÀHKf# ¾ è!]ûÿ‹ ·ˆ H‰ß1ÀH_f# ¾ è]ûÿfïÛfïÀH‰ß‹d·ˆ òA*ݾ Hcf# òH*À¸ òôÿÿò^ÃòY% èÀ\ûÿ‹.·ˆ fïÀH‰ßH\f# ¾ òH*Àò^…ôÿÿ¸ òYÝ% èˆ\ûÿ‹î¶ˆ fïÀH‰ßHTf# ¾ òH*Àò^…ôÿÿ¸ òY¥% èP\ûÿ‹¢¶ˆ fïÀH‰ßHLf# ¾ òH*Àò^…ôÿÿ¸ òYm% è\ûÿ‹ "¶ˆ H‰ß1ÀHFf# ¾ èü[ûÿ‹ ¶ˆ H‰ß1ÀHZf# ¾ èà[ûÿ‹ òµˆ H‰ß1ÀHnf# ¾ èÄ[ûÿ‹ Úµˆ 1ÀH‰ßH‚f# ¾ è¨[ûÿ‹ µˆ H‰ß1ÀH–f# ¾ èŒ[ûÿ‹ ªµˆ H‰ß1ÀLªf# ¾ L‰Âèm[ûÿ‹ 絈 H‰ß1ÀH»f# ¾ èQ[ûÿ‹ ϵˆ H‰ß1ÀHÏf# ¾ è5[ûÿH‰Þ¿ èØlûÿH‰Ùº2 ¾ H=Ô_# D‹-!¶ˆ D-¶ˆ èatûÿH‰Ùº2 ¾ H=f# èHtûÿH‰Ùº2 ¾ H=”_# è/tûÿ‹ ¶ˆ H‰ß1ÀHµf# ¾ è³Zûÿ‹ ‘µˆ H‰ß1ÀHÉf# ¾ è—Zûÿ‹ ‘µˆ H‰ß1ÀHÝf# ¾ è{Zûÿ‹ yµˆ H‰ß1ÀHñf# ¾ è_Zûÿ‹ aµˆ H‰ß1ÀHg# ¾ èCZûÿ‹ Mµˆ H‰ß1À >µˆ Hg# ¾ è!Zûÿ‹ ;µˆ H‰ß1À ,µˆ H!g# ¾ èÿYûÿ‹ Á´ˆ H‰ß1ÀH5g# ¾ èãYûÿ‹ µˆ H‰ß1À µˆ HCg# ¾ èÁYûÿ‹ ‡´ˆ H‰ß1ÀHWg# ¾ è¥Yûÿ‹ w´ˆ H‰ß1ÀHkg# ¾ è‰Yûÿ‹ c´ˆ H‰ß1ÀL§d# ¾ L‰ÂèjYûÿ‹ 0´ˆ H‰ß1ÀH`g# ¾ DéèKYûÿH‰Þ¿ èîjûÿH‹… ôÿÿH‰Ùº2 ¾ H=ã]# L‹¨([ L‰ôÿÿèprûÿH‰Ùº2 ¾ H=4g# èWrûÿH‰Ùº2 ¾ H=£]# è>rûÿL‰èM‹m L9èt\L‰ïèJP L‰µôÿÿM‰îH n=! L‹ôÿÿI‰ÀëL‰÷è%P H Jž" I‰ÀH;?! ¾ H‰ß1Àè…XûÿM‹6M9õuÐL‹µôÿÿHc·³ˆ Hè „ ¾ H‰ßH‹ ÐHÅf# 1ÀèNXûÿ1À¾ H‰ßH‹ •³ˆ HÖf# è1Xûÿ€=鲈 …íõÿÿH‰Þ¿ L- ! èÀiûÿH‰Ùº2 ¾ H=¼\# èWqûÿH‰Ùº2 ¾ H=³f# è>qûÿH‰Ùº2 ¾ H=Š\# è%qûÿL‰ïH‰Ùº ¾ èqûÿL‹×ˆ 1É1ÒA¹ fïÀ¾ H=﯈ è:à H‰Þ¿ è-iûÿH‰Ùº2 ¾ H=)\# èÄpûÿH‰Ùº2 ¾ H=Xf# è«pûÿH‰Ùº2 ¾ H=÷[# è’pûÿº L‰ïH‰Ù¾ L-{Y# èvpûÿƒ=W²ˆ HÀY# L‰÷LDèèìï 1ÒL‰÷L‰îè/šÿÿ…À…P H…àûÿÿL‹=i¯ˆ H‰…ôÿÿH…@ôÿÿH‰…ôÿÿM…ÿ„ôÿÿL‰ðM‰þI‰Çé L‰ïèº ÆbÞˆ H‰ÙºI ¾ H=Êe# èåoûÿH‹µôÿÿI~èL‰úè2¸ ¾ H‰ß1ÀH‹ôÿÿHUr" èUVûÿH‰ÙºI ¾ H=e# èœoûÿE1ÉI‰ØfïÀ1É1Ò1öL‰ïèÔÁ L‰÷è I‰ÆH…À„ÖóÿÿA€¾ë uâH‹…ôÿÿfïÀH‰Þ€=µÝˆ M‹®Xþÿÿ)…PôÿÿHÇ…`ôÿÿ H‰…@ôÿÿHÇ…Hôÿÿè „ÿÿÿ¿ èfgûÿéÿÿÿA¿ôÿÿÿéÓéÿÿ‹ H°ˆ I‹½èþÿÿL½àûÿÿH‰ÞèÑ H9Ø„\ I‹½èþÿÿ‹5 °ˆ ¹ L‰úè™ H Àˆ HyS‡ I9XþÿÿH KR‡ HEÑ9B(}‰B(L‰ÿè×NûÿI‰Eàé¾ñÿÿ1Ûéóÿÿfo5Ÿš„ fo=§š„ )50D‡ )=9D‡ é ïÿÿƒ=E°ˆ „ fo%¯š„ fo-·š„ )% D‡ )- D‡ éîîÿÿfo%¬š„ fo-´š„ )%ÝC‡ )-æC‡ éËîÿÿHVš" Æ…øóÿÿ L Ã8! H‰ÐH‰×I‰ÓH‰ÖéåéÿÿHc̯ˆ H=œ„ ‹5¿R‡ H= 9! 5S‡ 5LR‡ L-ê8! HÁâƒÆHЀ=,‰ fo fohH`" HDø)%qG‡ )-zG‡ éÖóÿÿHÍ‚" ¾ L‰ÿ1Àè¯S é£þÿÿ‹5 ‰ 1ÿ1ÀE1ÿH‰:! èñÑ éµñÿÿH=E¬ˆ è — I‰ÅH…À„ñÿÿHíÿÿAÆ…è 1ÛI‰…ð èG`ûÿ1ÿ1Ò1öèìZûÿI‹…ˆ H‹x0H…ÿt€¿ë HƒÓ è| H‰ÇH…ÀuèI‰Ð H Š.! 1ɺ H‰ÞL‰ïè¤l ƒødt ƒøq„ñÿÿƒø?uÛH5*– L‰ïè× ëÊM‹½ M…ÿt¾I‹·pþÿÿ¿ ÆሠH‰µôÿÿè¹z I‰ÆH…Àt—H‹µôÿÿH‰Çè.• Hg•ÿÿM‰¾ø E1ÿI‰†ð AƆè èi_ûÿ1ÿ1Ò1öèZûÿI‹†ˆ H‹x0H…ÿt€¿ë Iƒ× 螌 H‰ÇH…ÀuèM‰¾Ð 1ɺ H‰ÞL‰÷èÍk ƒøq„ rƒø?„ ƒønuÕ‹&ˆ PHc‰ÑHiÀVUUUÁù HÁè )È @‰Ð)ȉˆ ƒø„4 ƒø„} …Àu”fo% ˜„ fo-˜„ )%<A‡ )-EA‡ éqÿÿÿƒøs…hÿÿÿ€5À¬ˆ é\ÿÿÿ‹5 ‰ HŽV# ¿ 1ÀèâÏ é¦ïÿÿ‹5ë‰ 1ÿ1ÀA‰ßH1! èÄÏ éˆïÿÿHc ˆ Hq™„ ‹5SP‡ L-V6! 5æO‡ 5€O‡ H=\]" HÁâƒÆHÐfo(fop)-·D‡ )5ÀD‡ é ñÿÿL‰÷èÓNûÿéèýÿÿH5W“ L‰÷è Õ é«þÿÿfo5â–„ fo=ê–„ )5S@‡ )=\@‡ éAëÿÿA¿ôÿÿÿéuêÿÿè'RûÿL‰îL‰çè|© ƒ=M¬ˆ „º fo%·–„ fo-¿–„ )%@‡ )-@‡ é=þÿÿ‹5ê‰ L‰á1ÿ1ÀHØT# AƒÏÿè¿Î é åÿÿfo52–„ fo=:–„ )5Ã?‡ )=Ì?‡ éøýÿÿƒ=X؈ …PîÿÿH‹ #Ј º ¾ H=$7! èÍiûÿÇ+؈ é$îÿÿH=Ï # 1ÀA¿êÿÿÿèÚ éîÿÿfo5Ý•„ fo=å•„ )5N?‡ )=W?‡ éƒýÿÿfó úUA¸ H‰åAWL=éb† AVL5p˜„ L‰úAUL‰ñATI‰ôSHƒì(dH‹%( H‰EÈ1Àè:¸ …À„² I‹4$A‰ÅH‰÷H‰u¸èßSûÿHƒø†• º H‹u¸H= L! H9ÐH‰ÓHFØH‰ÚèãNûÿH‹u¸…Àt;H‰ÚH=~:! èÌNûÿ…ÀuXH‹EÈdH+%( uTHƒÄ(L‰æD‰ï[A\A]A^A_]é ÜÿÿH‹EÈdH+%( u,HƒÄ(L‰æD‰ï[A\A]A^A_]éX„ÿÿ „ L‰þL‰÷è…§ è Pûÿó úUH‰åHƒìdH‹%( H‰Eø1ÀÇËÖˆ H‹EødH+%( uÉÃèåOûÿ D UH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ HƒìHL{:! H‹dH‹%( H‰EÈH¸ L½ÀßÿÿH‰ûI‰õL‰ÿ¾ A‰ÖHí! H‰…˜ßÿÿ1ÀèùM 1À¾ L‰ÿèÊkûÿ…Àˆù A‰ÄE„öuZL‰ïèRRûÿL‰îD‰çHcØH‰Úè£x H9Ø…h A½ÿÿÿÿD‰çèMûÿH‹EÈdH+%( …Ì HÄH D‰è[A\A]A^A_]ÃfLµÀïÿÿH‹ 1ÀL°" L‰÷HI! ¾ èYM L‰÷º 1ö1Àè(kûÿA‰Æ…Àˆ_ L‰ïèµQûÿL‰îD‰çHcØH‰Úèx H9Ø…› H½˜ßÿÿºÐ ¾ D‰µ˜ßÿÿèîNûÿ…À„Î ö…žßÿÿtEL ßÿÿº D‰÷L‰îèV[ûÿH…ÀŽÍ L‰ïH58! èî]ûÿA‰ÅD‰÷è#Lûÿéüþÿÿf D ‹5‰ 1ÿ1ÀA½ÿÿÿÿHá\# èìÊ ëÏf. „ è;cûÿ‹5é‰ M‰ø1ÿ‹Hß\# 1ÀA½ÿÿÿÿèºÊ ë „ è cûÿ‹5¹‰ M‰ø1ÿ‹H¯\# 1ÀèÊ ésþÿÿ ‹5–‰ HÈ7! 1ÿA½ÿÿÿÿènÊ éNÿÿÿf „ H=È7! A½ÿÿÿÿè¾Mûÿé.ÿÿÿA½ÿÿÿÿé4þÿÿD‰çA½ÿÿÿÿè@Kûÿé!þÿÿè6Mûÿf D ó úUH‰åATI‰ôH57! SH‰ÓHƒìdH‹%( H‰Eè1ÀèÀ\ûÿ…ÀuHƒ{ t 1ÀH‹UèdH+%( u$HƒÄ[A\]à L‰çè`EûÿH‰C(H…ÀuÒ¸ôÿÿÿëÍè»Lûÿff. „ UH‰åAVAUATHì Hƒ $ HƒìHH‹ ‡J‡ H7! ¾ dH‹%( H‰EØ1ÀLÐïÿÿL‰ïèõJ 1Àº L‰ï¾B èÁhûÿ…Àˆ¹ 1Ò¾ ‰ÇA‰Äèèhûÿ…Àˆ§ èëeûÿLµ°ïÿÿ¾ Hš¯! ‰ÁL‰÷1ÀèœJ L‰÷èOûÿL‰öD‰çH‰ÂI‰ÅèÓaûÿI9Åu>L‰îD‰çèãTûÿ…À…š H‹UØdH+%( …¥ HÄH A\A]A^]Ãf „ H=16! èLûÿD‰çèœIûÿ¸ÿÿÿÿëº D ¸ÿÿÿÿë®Hµ¬ïÿÿL‰ïè²î L‹kI‡ 1À‹¬ïÿÿH‹=ôɈ HZ# ¾ èCJûÿD‰çèKIûÿ¸ÿÿÿÿéfÿÿÿH=Ð5! è•KûÿD‰çè-Iûÿ¸ÿÿÿÿéHÿÿÿè Kûÿff. „ UH‰åHƒìH‹=ñH‡ dH‹%( H‰Eø1ÀH…ÿtèxCûÿH‰ÙH‡ H…À„É H‹=¡H‡ H…ÿt41öèõRûÿH…À„’ H‰H‡ 1ÀH‹UødH+%( …Œ ÉÃf D èsZ …Àtè Z ¾ H‰Çè Eûÿ…Àt9è´[ …ÀuH‹AH‡ HƒøÀë®èû\ H…Àtæèñ\ H‰ÇèÙBûÿH‰H‡ ë×è»Y H‰ÇèÃBûÿH‰H‡ ëÁH=Ë4! è~Jûÿ¸ÿÿÿÿéaÿÿÿèJûÿ¸ôÿÿÿéRÿÿÿ D UH‰åAVAUATHì Hƒ $ Hìˆ 1Ò¾ ¿ dH‹%( H‰EØ1ÀèsNûÿA‰Äƒøÿ„Ø H‹ ¨G‡ LÐïÿÿHj4! 1À¾ L‰ïè#H L‰ïè›LûÿHƒÀHƒøkwy1À¹ º L‰îLµ`ïÿÿL‰÷óH«1Àf‰•`ïÿÿºk Ç f‰GH½bïÿÿèñ… ºn L‰öD‰çè¡Kûÿƒøÿt[H‹EØdH+%( uhHĈ D‰àA\A]A^]à ‹5ýˆ L‰é1ÿ1ÀHTX# èßÅ D‰çA¼ÿÿÿÿèáFûÿë³H=‘3! è3Iûÿë¥H=3! è%IûÿD‰çA¼ÿÿÿÿè·Fûÿë‰è°HûÿUº€ H‰åAWAVHµ@ÿÿÿAUATSHì¨ ‹=ªF‡ dH‹%( H‰EÈ1Àè†UûÿH=€ … H‹cF‡ H \F‡ L5MX# L-öW# L%ÏW# LxØH9ØuOé© f „ AP€úƒ <„³ A‰ÀL‰ò1ÿ1ÀèüÄ AÇG8 AÇG ÿÿÿÿI‹G(LxØH9Øt_A‹ ƒÿÿtêHµ<ÿÿÿº è[ûÿ…À~Õ‹…<ÿÿÿI‹O‹5Åûˆ A‰ÀAƒàuˆ¶ÄL‰â1ÿA‰À1Àè–Ä ë˜ @ L‰ê1ÿ1Àè„Ä ë†f1ÀH‹UÈdH+%( uOHĨ [A\A]A^A_]à D ¶ÄH.W# 1ÿA‰À1ÀèBÄ éAÿÿÿ‹5Kûˆ H#2! 1ÿ1Àè'Ä ¸ÿÿÿÿë¢è+Gûÿff. „ UH‰åAWL= c" AVE1öAULmÀATI‰üSHƒìdH‹%( H‰EÈ1ÀAƒþtYAƒþ„ E…ö„æ H‹EÈdH+%( … I‹L$‹5¼úˆ 1ÿ1ÀHƒÄHÉV# [A\A]A^A_]éŠÃ f. „ A‹|$ …ÿx ¾ èÝWûÿ‹—D‡ 1ÿÇEÄ ‰EÀè†RûÿHX ë…¢ 1ÿèsRûÿH9Ã|/Aƒ|$ ÿt6ºè ¾ L‰ïè´Fûÿ…À~Ðè{ýÿÿ1ÿèDRûÿH9Ã}ÑAƒÆé'ÿÿÿf D H‹EÈdH+%( u^HƒÄ[A\A]A^A_]Ãf1ÒL‰þL‰çèöÿÿéaÿÿÿf D A‹|$ …ÿˆNÿÿÿ¾ è!Wûÿé?ÿÿÿ @ H=®0! AƒÆèFûÿé´þÿÿèžEûÿff. „ UH‰åSHì¨ H‹=uC‡ dH‹%( H‰Eè1ÀH…ÿ„Ý HµPÿÿÿè¹[ûÿ…ÀtUè Zûÿ‹8H‰ÃƒÿtvH‹ 7C‡ HxU# ƒÿ tqèÎRûÿH‹ C‡ ‹5%ùˆ 1ÿI‰ÀHU# 1ÀèþÁ ‹÷Øë „ ‹•hÿÿÿâ ð ú @ u@H‹UèdH+%( unH‹]øÉà € H‹ ÁB‡ H2U# ‹5Àøˆ 1ÿ1Àè£Á ¸óÿÿÿëÀH‹ B‡ ‹5£øˆ 1ÿ1ÀHTU# èÁ ¸êÿÿÿ뜋5†øˆ H†/! èfÁ ¸êÿÿÿëƒèjDûÿf. „ UH‰åAWI‰ÿAVAUATSHƒì(H‹= B‡ dH‹%( H‰EÈ1ÀHÇE¸ HÇEÀ èñX H…Àt'H‰ÇHâA‡ H5ÛöÿÿI‰ÄèCY L‰ç‰Ãè)] …Ût5A½ÿÿÿÿH‹EÈdH+%( … HƒÄ(D‰è[A\A]A^A_]Ãf. „ è+þÿÿA‰Å…Àu¿è¯ùÿÿA‰Æ…Àx³ºH L‰þ‰Çè m HƒøH… H5 " D‰÷èÀ<ûÿI‰ÄH…À„¡ LuÀH]¸ë1f. „ H‹ ±Áˆ H‹}¸º è›[ûÿHƒøueH‹=–Áˆ èyHûÿL‰öL‰áº H‰ßèfTûÿH‰ÆHƒøÿu½L‰çèµFûÿH‹}¸èl?ûÿéÿÿÿ € H=-! èTCûÿD‰÷èì@ûÿéòþÿÿ € A½ÿÿÿÿë»èÓBûÿH=ñ-! è'CûÿëÑ D ó úUH‰åAWAVI‰þAUATSH‰Óº Hìˆ H‰µXÿÿÿH5Ã-! dH‹%( H‰EÈ1Àè»@ûÿ…À„‹ H5à,! L‰÷è$Rûÿ…Àt0E1ÿH‹EÈdH+%( … HĈ D‰ø[A\A]A^A_]à D Hƒ{ uÉH‹{(H…ÿtH‹µXÿÿÿèÔQûÿ…À…& H‹½Xÿÿÿè:ûÿH‰C(H…Àu—A¿ôÿÿÿë’ € A‰ÇA¶FL`ÿÿÿINL‰ê<.t6„Àt2HuÃf D HƒÁˆHƒÂ¶<.t„ÀtH9òuæA¿êÿÿÿé>ÿÿÿ Æ <.uë¾. L‰÷èÔGûÿH…ÀtÙHƒÀLs0H‰…PÿÿÿH‹C0L`ØI9Æu éÆ f D I‹D$(L`ØI9Æ„® I‹|$L‰îèùPûÿ…ÀuÝAƒ|$8„ H‹½PÿÿÿH5hê! èÖPûÿ…À…±þÿÿI‹|$H…ÿt=H‹µXÿÿÿè¸PûÿA‰Ç…À„þÿÿI|$èšg ‹5áôˆ L‰é1ÀHR# ¿ è·½ H‹½XÿÿÿèK9ûÿI‰D$H…À„¶þÿÿAÇD$8 E1ÿé?þÿÿ @ ¿H è"g I‰ÄH…À„‹þÿÿL‰ïè 9ûÿI‰D$H…À„¦ H‹C8fInÆL‰éIT$(AÇD$ ÿÿÿÿ‹5Pôˆ ¿ fHnÈH‰S8flÁAD$(H‰HQ# 1Àè½ AÇD$8 éìþÿÿ D ‹5ôˆ L‰é¿ 1ÀHQ# èä¼ AÇD$8 é½þÿÿ‹5äóˆ H1Q# 1ÿ1ÀèÀ¼ é%þÿÿèÆ?ûÿL‰çA¿ôÿÿÿè<ûÿéVýÿÿ ó úUH‰åAWAVAUATSHì Hƒ $ Hìh HÂ*! ¹< H ”è fHnÊdH‹%( H‰EÈ1ÀH…ìÿÿA‰ýI‰ôfHnøH¥*! ¾ fHnÀH…ìÿÿflÏfHnøfoÐH¯P# )àëÿÿfHnðfl×H…ìÿÿfHnøfoØHH*! )•ÐëÿÿLµàíÿÿflÞfHnð1ÀL‰÷foàfoè)ÀëÿÿóH«H Rï flçflîH¸ v fHnÁH ()! )¥°ëÿÿH‰…àíÿÿHœòˆ fHnÈH€ò ) ëÿÿflÁH‰… îÿÿHOµ! …èíÿÿfHnÀHÁ)! †„ fHnÐH=<‡ Ç…@îÿÿ …HîÿÿfHnÃfHnØH Z¿! flÂH’)! Ç… îÿÿ …XîÿÿfHnÁfHnàH¸ x flÃH ²é H‰… ïÿÿHÊ;‡ …¨îÿÿfHnÃfHnèH K)! flÄH‡# Ç…0ïÿÿ …¸îÿÿfHnÁfHnøHY" flÅH‰…@ïÿÿ…ïÿÿfHnÃHÀïÿÿflÇH‰ß…ïÿÿèœä H‰ßèô5ûÿH‰u;‡ H…À„0 H‹¥»ˆ L‰òL‰æD‰ïL=Ý„„ A¸ L‰ùH‰=;‡ èx¤ ‰…ðëÿÿ…À„š M‹,$H5ˆ3! L‰ïèÇLûÿ…À„3 H5ó:" L‰ïè°Lûÿ…À„˜ H5ëX" L‰ïè™Lûÿ…À„_ H5×@" L‰ïè‚Lûÿ…À…à H‹O" ¹$ E1Àfo°ëÿÿH‰…ìÿÿH½Àìÿÿ1ÀL‰æóH«L‰µxíÿÿ‹½ðëÿÿL‰ùÈìÿÿLµÀìÿÿfo ëÿÿÇ…Àìÿÿ L‰òØìÿÿ螣 …À…, è1ñÿÿ…À…Ù H‹ìÿÿfïÀ1ÀH½DìÿÿHãà ¾@ L¥@ìÿÿ)…@ìÿÿ)…Pìÿÿ)…`ìÿÿ)…pìÿÿHÇ…€ìÿÿ Ç…@ìÿÿ èl: L‰çèt÷ÿÿA‰Çé 1ÀH½ÀìÿÿE1ÀL‰æ¹$ foàëÿÿÆ…ìÿÿ óH«L‰µxíÿÿ‹½ðëÿÿL‰ùLµÀìÿÿÈìÿÿH¸ f H‰…ÀìÿÿL‰òHþ&! H‰…àìÿÿè±¢ …À…? 1ÿèrGûÿH‰s9‡ è6ðÿÿ…À…Þ ‹5<ïˆ Hì&! ¿ 1ÀL5#9‡ è¸ H‹9‡ HBØL9òtf D H‹P(Ç@8 HBØL9òuìH‹=Å8‡ è¸O I‰ÄH…Àt&H‰ÇH¦8‡ H5øÿÿè P L‰çA‰ÅèïS E…ít7A¿ÿÿÿÿH=Å8‡ è_a H‹EÈdH+%( …| HeØD‰ø[A\A]A^A_]Ãèîôÿÿ‰…°ëÿÿ…Àuº€½ìÿÿ …Ž èOûÿ…Àˆn …r è/>ûÿ…Àˆ[ è’íÿÿ…À…N 1ÿèÃNûÿH‹=$8‡ è§Uûÿ…À…à º¤ ¾B H=äE" 1ÀèwVûÿA‰Ä…ÀˆW ‰Çº 1À¾ è‰5ûÿ…À… 1ÿèÚ7ûÿ¾ D‰çè Aûÿ¾ D‰çèAûÿD‰çè¸7ûÿ¿ H5h èç2ûÿH‰°7‡ H‰ÇH…À„£ 1öèý1ûÿéÉ „ èkîÿÿA‰Ç…Àub‹ríˆ fïÀH‹K7‡ HÇ… íÿÿ )…Àìÿÿ)…Ðìÿÿ‰…Äìÿÿ1À)…àìÿÿ)…ðìÿÿH…Òt¶H½Àìÿÿˆ…ÈìÿÿèºôÿÿA‰Çé^þÿÿ‹5íˆ H¦$! 1ÿ1Àèìµ éCþÿÿ‹5õìˆ L‰é1ÿ1ÀHZ'! èε é þÿÿè$ìÿÿ…À…þÿÿ€½ìÿÿ „XþÿÿH‹=È6‡ è#µ ¿ èYµ èdRûÿ‹5¢ìˆ H™$! 1ÿ‰Á1Àè|µ H… ìÿÿ¾ H‰ÇH‰…ðëÿÿèÆ 1Ò¾ ¿ è=ûÿ‰…àëÿÿ…ÀˆÂ ‰Çº ¾ 1Àèß3ûÿA‰Ç…À…g H‹ %6‡ Hî"! H‰ß1À¾ è§6 H‰ßè ;ûÿHƒÀHƒøk‡í H½@ìÿÿ1À¹ 1öH‰½ ëÿÿI‰üºk óH«f‰wH‰ÞÇ ¿ f‰½@ìÿÿH½Bìÿÿèjt H‰ßèâ5ûÿ‹½àëÿÿºn L‰æè Kûÿ‰…Ðëÿÿƒøÿ„– ‹½àëÿÿ¾ è0Qûÿ‰…Ðëÿÿƒøÿ„G L‹%B5‡ L‰çèò/ûÿL‰çI‰Åèç/ûÿH…ÀI‰Ä”ÀM…í”ÂÐ…n ¿ è¶AûÿH=r#! ‰…Ðëÿÿ…ÀˆJ L‰çè¹MûÿL‰ïH‰…Àëÿÿèê<ûÿ‹5ëˆ ¿ L‹…ÀëÿÿH‰ÁH‰…Àëÿÿ1ÀH=#! L‰…˜ëÿÿèɳ ‹½Ðëÿÿº H‹µ˜ëÿÿèâ9ûÿ…ÀˆÜ H‹½Àëÿÿè>/ûÿH‰‡4‡ H…À„ L‰ïèö2ûÿL‰çèî2ûÿL‹¥ ëÿÿL‰çè¿Dûÿ¾ L‰çè‚Iûÿ1ÒL‰æ1ÿèvEûÿ‰…Àëÿÿƒøÿ„© H‹µ ëÿÿº ¿ÿÿÿÿèIûÿ‰…ÀëÿÿA‰Å‰R4‡ …Àˆ| L‹¥ðëÿÿ‹µàëÿÿ1ɺ L‰çèìÅ ‰…˜ëÿÿ…ÀˆR ‹µÐëÿÿL‰ç1ɺ L‰¥ðëÿÿèÂÅ LcàE…äˆ* H‹½ðëÿÿD‰î1ɺ è Å LcèE…íˆ H5åÿÿ¿ èµ7ûÿH5~åÿÿ¿ è¤7ûÿ¾ ¿ è•7ûÿHc…˜ëÿÿHÁàH‰…€ëÿÿJå H‰…xëÿÿJí H‰…ëÿÿ‹ ¼ˆ D ø…˜ H‹?3‡ L-àF# H‹LxØLaØL9ð„$ A‹W8…Ò„1 A‹G ƒú„F …À~ L‰ÿèßíÿÿI‹OL‰ê1ÿ‹5ôèˆ 1ÀèÙ± M‹GH‹ Ö2‡ 1ÀL‰ÿH^!! ¾ è¨Eûÿ…ÀˆÌ I‹?¾í è4ûÿ…ÀtèúIûÿƒ8…¾ 1ÿèº@ûÿI‰G@è1IûÿA‰G A‰À…ÀˆW …o I‹?èôOûÿ…À…] 1öH=6Ë! 1ÀèÌPûÿA‰Ä…Àˆ 1ö‰Çè˜;ûÿD‰çè@2ûÿº¤ ¾B 1ÀH=@" è˜PûÿA‰Ä…ÀˆÑ ¾ ‰Çèa;ûÿ¾ D‰çèT;ûÿD‰çèü1ûÿ¾€ H=» ! è /ûÿ…Àtè2Iûÿƒ8…O ¾€ H=ó”" èè.ûÿ…ÀtèIûÿƒ8… HƒìH‹ Ã1‡ H‰ß1ÀAÿwH‹E# L º”" ¾ LS ! è2 HµìÿÿH‰ßè”_ ZYH‰ÆH…À„% H‹=w1‡ 1ÒèˆIûÿ‰Çèq=ûÿH!F" ¹$ H½ÀìÿÿfoÐëÿÿH‰…ìÿÿ1Àfo¥ÀëÿÿE1ÀóH«L‰µxíÿÿL‰ùL‰æLµÀìÿÿ‹½ðëÿÿÇ…Àìÿÿ L‰òÈìÿÿ¥Øìÿÿè4š …À… èÇçÿÿ…À…o H‹Xå$ fïÀH‹µìÿÿH½Hìÿÿº? L¥@ìÿÿ…Hìÿÿ…Xìÿÿ…hìÿÿ…xìÿÿH‰…@ìÿÿèÂ-ûÿL‰çèîÿÿA‰Çé¾÷ÿÿ1ÀH½ÀìÿÿE1ÀL‰æ¹ óH«L‰µíÿÿ‹½ðëÿÿL‰ùLµÀìÿÿL‰ò茙 …À… è çÿÿ…À…Ç fïÀH½@ìÿÿHÇ…€ìÿÿ )…@ìÿÿ)…PìÿÿÇ…@ìÿÿ )…`ìÿÿ)…pìÿÿè†íÿÿA‰Çé*÷ÿÿH=I ! è22ûÿL‰ïè*.ûÿL‰çè".ûÿÇ…ÀëÿÿÿÿÿÿÇ…ÐëÿÿÿÿÿÿH‹½ðëÿÿL¥ìÿÿè Á D‹°ëÿÿAƒý„ Aƒý„? E…í„ ‹5uåˆ Hµ ! 1ÿ1ÀèQ® H‹ Z/‡ LiØf D H‹foEè$ HXØ)•ðëÿÿL9ñtS D I‹U0foµðëÿÿL‰ïH‰PH‰Au(èÇW I}è¾W I}èµW L‰ïI‰ÝèS-ûÿH‹C(IU(HXØL9òu²H=³.‡ èW H=¯.‡ èW H=».‡ èuW ƒ½àëÿÿÿt ‹½àëÿÿèª.ûÿ‹…Ðëÿÿƒøÿt‰Çè˜.ûÿ‹…Àëÿÿƒøÿt‰Çè†.ûÿ‹5„äˆ 1ÿHß ! 1Àè` H‹=y.‡ è4ûÿé«õÿÿH‹X.‡ HXØL9ðt% € H‰ß1ÒH5FL" èWàÿÿH‹C(HXØL9ðuâ‹D.‡ 1ÿÇ… ìÿÿ ‰…ìÿÿè-<ûÿHX f „ ºè ¾ L‰çèn0ûÿ…ÀJ…ã 1ÿèý;ûÿH9Ã|IH‹ Ñ-‡ HqØL9ñtH‰ð D ƒx ÿuºH‹P(HBØL9òuíI‰õéUþÿÿ D èëæÿÿ1ÿè´;ûÿH9Ã}·AƒÅAƒý…÷ýÿÿH‹z-‡ HXØL9ð„Cÿÿÿ D ‹{ …ÿˆ$ ¾ è³@ûÿH‹C(HXØL9ðuÞéÿÿÿH‹:-‡ HXØL9ð„ÿÿÿ D ‹{ …ÿˆú ¾ ès@ûÿH‹C(HXØL9ðuÞé×þÿÿH=÷! AƒÅèQ/ûÿéaÿÿÿÇ…°ëÿÿÿÿÿÿH‹Û,‡ fo Óå$ H‹LbØ)ðëÿÿHXØL9òtSI‹T$0foµðëÿÿL‰çH‰PH‰At$(èQU I|$èGU I|$è=U L‰çI‰ÜèÛ*ûÿH‹C(IT$(HXØL9òuH=:,‡ èU H=6,‡ èU H=B,‡ èüT D‹½°ëÿÿé…óÿÿH‹C(HXØL9ð…ÀþÿÿéùýÿÿH‹C(HXØL9ð…êþÿÿéãýÿÿI‹OM‹O1ÿ1À‹5ÿሠH¼?# èߪ AÇG8 I‹D$(IT$(M‰çHƒè(L9ò„Í I‰Äé¡øÿÿ…À~ L‰ÿè™æÿÿI‹OL‰ê1ÿ‹5®áˆ 1À蓪 I‹W(I‹G0L‰ÿfo%ä$ H‰BH‰Ag(è6T Iè-T Iè$T L‰ÿèÅ)ûÿéyÿÿÿ‹5^ሠ1ÿ1ÀA¿ÿÿÿÿHê! è4ª é‹òÿÿH=! è“-ûÿÇ…°ëÿÿÿÿÿÿéBþÿÿA¿ôÿÿÿéqòÿÿè-ûÿ‹5ሠH‰Ù1ÿ1ÀH`<# èë© ‹½àëÿÿèð*ûÿÇ…àëÿÿÿÿÿÿÇ…ÀëÿÿÿÿÿÿÇ…Ðëÿÿÿÿÿÿé ûÿÿH=¯! E1ÿè -ûÿ‹½àëÿÿè³*ûÿÇ…àëÿÿÿÿÿÿÇ…ÀëÿÿÿÿÿÿÇ…ÐëÿÿÿÿÿÿéâúÿÿèÛAûÿE1ÿ‹8è!:ûÿH‹= «ˆ ¾ H‰! H‰Á1ÀèT+ûÿÇ…àëÿÿÿÿÿÿÇ…ÀëÿÿÿÿÿÿÇ…Ðëÿÿÿÿÿÿé“úÿÿ¿ÿÿÿÿèW6ûÿH=8! è‹,ûÿ‹õ²ˆ A¿ÿÿÿÿélúÿÿL‰öL‰ÿèoƒ H=Ö! èc,ûÿëÖH‹½ðëÿÿ¾ÿÿÿÿèf¾ A‰Ç…À„öÿÿH‹…0ìÿÿH‹€ëÿÿE1ÿöD…H H‹xëÿÿöDu2H‹ëÿÿöD„SöÿÿèóâÿÿÁè A‰ÇéCöÿÿ‹½Ðëÿÿè)ûÿé¶ùÿÿ‹½Ðëÿÿº H‰Þè…8ûÿHƒøÿ„B L‹=D)‡ I‰ÜL,ë A‹D$ MdM9ìsÄA‹D$% @ƒøuâI|$L‰þèð:ûÿ…ÀuÑH‹…0ìÿÿH‹ëÿÿöD… ‹5߈ HÁ! ¿ 1Àèê§ H‹ó(‡ Hƒè(ëÇ@8 H‹@(Hƒè(HP(L9òuèH‹=¦(‡ A¿ôÿÿÿè“? I‰ÄH…À„bõÿÿH‰ÇH}(‡ H5æçÿÿèá? L‰çA‰ÇèÆC E…ÿ…8õÿÿèøäÿÿA‰Çé+õÿÿ‹½àëÿÿ1Ò1öèa:ûÿA‰Å…Àˆí H‹µ ëÿÿºH ‰ÇèS HƒøHt{H=u! è¡*ûÿD‰ïAƒÏÿè5(ûÿH‹…0ìÿÿéaþÿÿèt?ûÿE1ÿƒ8 uH‹…0ìÿÿéVþÿÿè[áÿÿéóþÿÿH=.! AƒÏÿèV*ûÿëØH=‡! èH*ûÿé¸ýÿÿH=‡! è7*ûÿé§ýÿÿH53X D‰ïè#ûÿI‰ÄH…À„Z ‹…@ìÿÿƒø„ k …À„¶ ƒè…§ LHìÿÿH5[<" L‰ïè;9ûÿ‰…˜ëÿÿH‹n'‡ LxØë^ƒ½˜ëÿÿ tI‹wL‰ïè9ûÿ…Àu=E‹O ‹DìÿÿE…Éx‰ÎD‰Ïè–:ûÿ‹DìÿÿE‹O M‹GH9;# L‰ç1À¾ è(ûÿM‹(Iƒï(IG(L9ðu™E1ÿL‰çè–,ûÿH‹…0ìÿÿé"ýÿÿAƒÏÿëæD¶½Hìÿÿ1ÿDˆ½ëÿÿèî4ûÿD‰ùH‰…˜ëÿÿE„ÿ„o L‹=¬&‡ D¾éèkBûÿH5z4" E‰èL Ö! ‰ÁPHÓ! L‰çV1À¾ AWAUAWAUèh'ûÿHƒÄ0D‰éL‰çL‹_&‡ L ã! H! 1À¾ è='ûÿH‹…˜ëÿÿ¹< L‰çH+_&‡ ¾ H™H÷ùD‰éHx! I‰À1Àè 'ûÿL‰æ¿ è¬8ûÿH‹&‡ D¾½ëÿÿLhØéÈ AQHš! M‰ÁL‰çAWE‰ø¾ 1ÀèÄ&ûÿM‹E E‰ùD‰ùH™3" H! ¾ L‰çP1ÀAPèš&ûÿM‹E HƒÄD‰ùH¾ˆ" L \! ¾ L‰çPH;! 1ÀAPAWèf&ûÿH‹…˜ëÿÿI+E@L‰ç¹< H™¾ HƒÄ H÷ùD‰ùH ! I‰À1Àè1&ûÿL‰æ¿ èÔ7ûÿM‹m(Iƒí(IE(L9ð„ þÿÿ€½ëÿÿ M‹MM‹EA‹M …ÿÿÿ1ÀHÆ! ¾ L‰çèà%ûÿƒ½Dìÿÿ t³I‹M L‰çHº! 1À¾ è½%ûÿI‹M L‰ç1ÀL“2" H'! ¾ èœ%ûÿI‹M L‰ç1ÀLg! H…! ¾ è{%ûÿI‹M L‰ç1ÀL¡‡" Hv! ¾ èZ%ûÿH‹…˜ëÿÿI+E@L‰ç¹< H™¾ H÷ùHÝ! H‰Á1Àè,%ûÿéÿÿÿƒø…DýÿÿL½DìÿÿH5ø8" L‰ÿèØ5ûÿ1Ò‰…˜ëÿÿH‹ $‡ LhØëtƒ½˜ëÿÿ ˆ•ëÿÿtI‹uL‰ÿè¨5ûÿ¶•ëÿÿ…ÀuFº H5Þ)" L‰ïèéÕÿÿH Rm„ M‹EL‰ç…ÀHß! ¾ •À¶ÀH‹ Á1ÀèŒ$ûÿº M‹m(Iƒí(IE(L9ðuƒ„Ò…}üÿÿƒ½˜ëÿÿ „püÿÿM‰øH ! L‰ç1ÀH‘! ¾ èA$ûÿéKüÿÿL‹-=#‡ è ?ûÿH”! ¾ L‰ç‰ÁM‰è1Àè$ûÿƒ½Dìÿÿ „ ýÿÿH‹ #‡ Là0" L‰ç1ÀHo! ¾ èä#ûÿL‰ç¾ 1ÀH‹ Û"‡ H_! èÇ#ûÿH‹…˜ëÿÿ¹< L‰çH+é"‡ ¾ H™H÷ùHG! H‰Á1Àè–#ûÿé•üÿÿ‹5ŸØˆ H¨! ¿ 1ÀÇS«ˆ èn¡ é{ûÿÿH=’! AƒÏÿèÉ$ûÿH‹…0ìÿÿé•øÿÿH={! è±$ûÿé úÿÿH=! è $ûÿéøÿÿH=í! è$ûÿéÿ÷ÿÿH=W! è~$ûÿ‹½àëÿÿè"ûÿÇ…àëÿÿÿÿÿÿÇ…ÀëÿÿÿÿÿÿéLòÿÿH=! ëο èç!ûÿ¿ èÝ!ûÿÇ…°ëÿÿÿÿÿÿéìôÿÿf D H=ª! è $ûÿD‰çè´!ûÿÇ…°ëÿÿÿÿÿÿéÃôÿÿH=z! èù#ûÿÇ…°ëÿÿÿÿÿÿé¨ôÿÿH=o! èÞ#ûÿéN÷ÿÿf „ ó úUH‰åHƒìdH‹%( H‰EøH‹H9ÀƒàƒèH‹UødH+%( uÉÃè3#ûÿ ó úUH‰åHƒìdH‹%( H‰Eø‹+H‹UødH+%( uÉÃèý"ûÿff. „ fó úUºÿÿÿÿH‰åHƒìdH‹%( H‰EøH‹FH9G—À¶ÀBÂH‹UødH+%( uÉÃè«"ûÿff. „ ó úUºÿÿÿÿH‰åHƒìdH‹%( H‰EøH‹H9—À¶ÀBÂH‹UødH+%( uÉÃè]"ûÿff. „ fó úUºÿÿÿÿH‰åHƒìdH‹%( H‰Eø‹F(9G(—À¶ÀBÂH‹UødH+%( uÉÃè "ûÿff. „ fó úUºÿÿÿÿH‰åHƒìdH‹%( H‰EøH‹FH9G—À¶ÀBÂH‹UødH+%( uÉÃè»!ûÿff. „ ó úUºÿÿÿÿH‰åHƒìdH‹%( H‰Eø‹F,9G,—À¶ÀBÂH‹UødH+%( uÉÃèm!ûÿff. „ fó úUºÿÿÿÿH‰åHƒìdH‹%( H‰EøH‹FH9G—À¶ÀBÂH‹UødH+%( uÉÃè!ûÿff. „ ó úUºÿÿÿÿH‰åHƒìdH‹%( H‰EøH‹F H9G —À¶ÀBÂH‹UødH+%( uÉÃèË ûÿff. „ ó úUºÿÿÿÿH‰åHƒìdH‹%( H‰Eø‹FH9GHŸÀ¶ÀLÂH‹UødH+%( uÉÃè} ûÿff. „ fó úUºÿÿÿÿH‰åHƒìdH‹%( H‰EøH‹F8H9G8—À¶ÀBÂH‹UødH+%( uÉÃè+ ûÿff. „ ó úUºÿÿÿÿH‰åHƒìdH‹%( H‰Eø‹F(9G(ŸÀ¶ÀLÂH‹UødH+%( uÉÃèÝ ûÿff. „ fó úUH‰åHƒì‹W0dH‹%( H‰Eø1Àƒúÿt1À;V0ºÿÿÿÿ—ÀBÂH‹UødH+%( uÉÃè‡ ûÿ € ó úUH‰åHƒì‹W,dH‹%( H‰Eø1Àƒúÿt1À;V,ºÿÿÿÿ—ÀBÂH‹UødH+%( uÉÃè7 ûÿ € ó úUH‰åHƒìdH‹%( H‰Eø‹!¨ˆ ƒÀ‰¨ˆ H‹EødH+%( uÉ1ÀÃèð ûÿó úUH‰åHƒìdH‹%( H‰Eø‹Ý§ˆ ƒÀ‰Ø§ˆ H‹EødH+%( uÉ1ÀÃè° ûÿó úUH‰åHƒìdH‹%( H‰Eø‹±§ˆ ƒÀ‰¬§ˆ H‹EødH+%( uÉ1ÀÃèp ûÿó úUH‰åHƒìdH‹%( H‰Eø‹u§ˆ ƒÀ‰h§ˆ H‹EødH+%( uÉ1ÀÃè0 ûÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ötJH‰÷º 1öè.ûÿ‹ §ˆ 9 §ˆ #‰¥å† 1ÀH‹UødH+%( u ÉÃf. „ ‰~å† 1ÀëÛ¸ÿÿÿÿëÔèº ûÿf. „ UH‰åAWAVAUA‰õATI‰üSH F ‡ HƒìL‹5äˆ dH‹%( H‰EÈ1ÀM…ötxH‹LxàH9ØuëIf „ I‹G LxàH9Øt3L‰öL‰çAÿW…ÀtåIVM~LIúI‹H…Àt9I‰ÆH‹LxàH9ØuÏfH‹EÈdH+%( uqHƒÄL‰ð[A\A]A^A_]ÃL=0¤ˆ E„ítN¿P è}C H‰ÃH…Àt<I‹D$fïÀH5 ¤ˆ H‰ßH‰CA‹D$(‰C(I‹D$,L‰3I‰ÞH‰C,CI‰ è7M ë…E1öë€è› ûÿff. „ UH‰åAWAVAUA‰õATI‰üSH ‡ HƒìL‹5“£ˆ dH‹%( H‰EÈ1ÀM…ötxH‹LxàH9ØuëIf „ I‹G LxàH9Øt3L‰öL‰çAÿW…ÀtåIVM~LIúI‹H…Àt9I‰ÆH‹LxàH9ØuÏfH‹EÈdH+%( uqHƒÄL‰ð[A\A]A^A_]ÃL= £ˆ E„ítN¿P è]B H‰ÃH…Àt<I‹D$ fïÀH5Ù¢ˆ H‰ßH‰C A‹D$(‰C(I‹D$,L‰3I‰ÞH‰C,CI‰ èL ë…E1öë€è{ûÿff. „ UH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ HƒìhL%Ð_ º H‹ Œ£ˆ L‰ædH‹%( H‰EÈ1ÀL€ßÿÿL‰ïèà ûÿ‰…|ßÿÿ…À…) H‹›ÀZ H‰ßèF; …Àˆ_ H‹C L‹``M…䄯 H ° ! f D M|$-E1À1É1ÒL‰þL‰ïè91ûÿ…Àus‹Ç¡ˆ H‹=¸¡ˆ ƒÀH˜H4@HÁæèfûÿI‰ÆH…À„ï ‹5ˆÎˆ H‰ÚL‰ù1À¿ èb— Hcƒ¡ˆ óAoD$L‰5m¡ˆ H‰ÐHRIÖƒÀL‰z‰]¡ˆ L‰çèS I‰ÄH…À…^ÿÿÿH‹=7¡ˆ Hc58¡ˆ º H ¤öÿÿèÏ%ûÿL‰ïè' ûÿH‹EÈdH+%( …Š ‹…|ßÿÿHÄh [A\A]A^A_]ÃHÀßÿÿ¹ L‰î‰ÇH‰Úè/ûÿ‹5Á͈ I‰Ø1ÿL‰áH[! 1Àè—– Ç…|ßÿÿêÿÿÿë”Ç…|ßÿÿôÿÿÿ눋5͈ HD! 1ÿ1Àèi– Ç…|ßÿÿþÿÿÿécÿÿÿèeûÿ D ó úUH¦6! H‰åAWAVAUI‰ýATI‰ôSHƒìHdH‹%( H‰EÈ1ÀèªZ H ! L‰æL‰ïI‰Æè•Z H! L‰æL‰ïI‰Çè€Z H÷! L‰æL‰ïH‰E°èjZ H‹ 㡈 LÜ¡ˆ I‰ÁA‹D$XL‰Ò‰E¸H…Ûuë8 € H‹CHSH…ÀtH‰ÃH‹sÐI9öwçs H‹CHSH…ÀuåI9ö„ß ¿P H‰U˜L‰M èý*ûÿL‹M H‹U˜Ln¡ˆ H…À„þ HcM°fInÆMcÉHx8H‹5æÊ$ L‰HfInÙfHnÉH‰X8flÁfïÉH‰p(L‰Ö@fHnÁH@flÃH‰:H‰E°)E èœH foE H‹E°·M¸ÐL‰8Lâ ˆ L‹5Û ˆ fH~ÓfÖE°L‰Âf‰H0fÖP M…öuë7f D I‹FIVH…ÀtI‰ÆI‹vÈI9÷wçs I‹FIVH…ÀuåI9÷„ ¿P H‰U¸)E è*ûÿH‹U¸foE Le ˆ H…À„( H‹ ýÉ$ @Hx8fïÀL‰8L‰ÆH‰H(L‰p8@@H‰:èÏG L5,E" L‰ïH‹E°H ˆ L‰öH ˆ HƒàŸˆ èãV I‰À1ÀM…Àt-A‹|$XèÔ L‰òL‰æL‰ï‰ÃèoX ƒøÿt 9ÃtHƒžŸˆ 1ÀH‹UÈdH+%( …Ž HƒÄH[A\A]A^A_]Ãf. „ HcM°McÉóoKØHCÈfInáƒCðfHnÁflÄfÔÈKØé~þÿÿóAonØAƒFðfÔÅAFØé(ÿÿÿH ÐZ ‹5^ʈ H]! 1ÿè<“ ƒÈÿéhÿÿÿH Z ëÛè6ûÿf D UH‰åAWAVAUATSH‰ÓHƒì8H‰} H‰u¨dH‹%( H‰EÈ1À D L‹} L‰ÿèN H‰E°H…À„¾ L‰þH‰ÇI‰Çè H H‹E¨MoÈI‰ÇH‹ H‰E¸H…À„³ f D H‹E¸L`ÈH‹LpàH9Ãué™ € I‹F LpàH9Ãt+L‰æL‰ïAÿV…ÀtåI‹~LxH‹@H…ÀtH‰E¸ë D I‹LxH‹@H…ÀuåL‹u¸H‹E°fïÀH‹u¨L‰0H‰Ç@I‰è¾E é)ÿÿÿH‹EÈdH+%( u=HƒÄ8[A\A]A^A_]ÃE1öëºH‹E¸LxH‹@H…Àt¥ D H‰E¸LxH‹@H…ÀuïëèØûÿ „ ó úUH‰åATI‰ôH5Ù! HƒìdH‹%( H‰Eè1Àèd$ûÿ…Àt H‹EèdH+%( uwL‹eø1ÀÉÃf „ H5£! L‰çè1$ûÿ…Àt%H5ÍÆ L‰çè $ûÿ…Àu"Çdˆ ë®f D ÇRˆ ëœ @ ‹56Ȉ L‰á1ÿ1ÀHœ&# è‘ ézÿÿÿèûÿ D ó úUL‰ÇH‰åAWAVI‰ÎAUATI‰ÔSH‰óHƒì‹R A‹t$dH‹%( H‰EÈ1Àècç H…ÀtzI‹t$H=rœˆ I‰ÅE1ÿèW$ „Àu>A‹] L‰ïè· H=Ï! H‰Æ‰Ú1Àèôš I‹†° H…Àt L‰æL‰÷ÿÐA‰ÇL‰ïèu H‹EÈdH+%( u5HƒÄD‰ø[A\A]A^A_]Ë ‹5PLj ¿ 1ÀH¶" A¿ÿÿÿÿè# ë¼è,ûÿff. „ UH‰åAWAVAUATSHƒì(H‰}¸H‰÷dH‹%( H‰EÈ1Àè„ ûÿH‰E°H‰EÀH…À„” LeÀH è." L-‡ L5º‡ H‰ÞL‰çè'ûÿI‰ÇH…À„ H‰ÆL‰ïèh"ûÿ…À„À L‰þL‰÷èU"ûÿ…À„ L‰þH=3‡ è>"ûÿ…À„ð L‰þH=܇ è'"ûÿ…À„â H=ˆ‡ L‰þè"ûÿH=y‡ …ÀtmH=.‡ L‰þèö!ûÿH= ‡ …ÀtS‹5)ƈ L‰ù1ÿ1ÀHm! è H‹}°èiûÿ¸ÿÿÿÿH‹UÈdH+%( … HƒÄ([A\A]A^A_]ÃfL‰ï D ¾0 è.M H…ÀtUH‹u¸HH H‹VfHnÆH‰NfHnÊflÁ@ H‰ éÕþÿÿ € H‹}°èï ûÿ1Àë‡L‰÷ë®H=/‡ ë¥H=æ‡ ëœ‹5rň H gV H£ ! 1ÿèIŽ é)ÿÿÿèOûÿ‹5Mň H bV 1ÿ1ÀHع è"Ž ƒÈÿé&ÿÿÿf. „ UH‰åAWAVAUATSHƒì(H‰}¸H‰÷dH‹%( H‰EÈ1Àè„ ûÿH‰E°H‰EÀH…À„¬ LeÀH è," L-‡ L5:‡ H‰ÞL‰çè%ûÿI‰ÇH…À„3 H‰ÆL‰ïèh ûÿ…À„Ü L‰þL‰÷èU ûÿ…À„ L‰þH=³‡ è> ûÿ…À„ L‰þH=\‡ è' ûÿ…À„ú H=‡ L‰þè ûÿH=ù‡ …À„ H=ª‡ L‰þèò ûÿH=›‡ …ÀtgH=P‡ L‰þèØ ûÿH=A‡ …ÀtM‹5 Ĉ L‰ù1ÿ1ÀHmÿ èäŒ H‹}°èK ûÿ¸ÿÿÿÿH‹UÈdH+%( …— HƒÄ([A\A]A^A_]ÃL‰ï¾0 èK H…ÀtUH‹u¸HH H‹VfHnÆH‰NfHnÊflÁ@ H‰ é½þÿÿ € H‹}°è× ûÿ1ÀëL‰÷ë®H=—‡ ë¥H=N‡ 뜋5ZÈ H T H‹þ 1ÿè1Œ é/ÿÿÿè7ûÿ‹55È H T 1ÿ1ÀHÀ· è Œ ƒÈÿé,ÿÿÿfó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ö„È ‹˜ˆ ‹˜ˆ 9ÐL Ðt8‹â—ˆ 9Ø—ˆ Ž† H‹EødH+%( …¥ ÉH=;‡ é†ûÿÿf D ƒ=—ˆ u¿ € ‹š—ˆ 9—ˆ ~"H‹EødH+%( ueÉH=Û‡ éFýÿÿf D H‹EødH+%( uCÉH=©‡ é$ýÿÿ @ H‹EødH+%( u#ÉH=©‡ éûÿÿH‹EødH+%( uɸÿÿÿÿÃè ûÿf „ ó úUHTÐ H‰åAWI‰÷AVI‰þAUATSHìX H‰½°þÿÿH‰µèþÿÿdH‹%( H‰EÈ1Àè9O HDý L‰þL‰÷I‰ÅH‰…˜þÿÿè O H2ý L‰þL‰÷H‰Ã‰…¼þÿÿèO fïÀD‰éH‰… þÿÿH‹…–ˆ fn þÿÿ)E)E HÓà€=´•ˆ )…pÿÿÿ)E€)E°fnÃfbÁH‰…ØþÿÿD‰m˜fÖEœ„S HÇü L‰þL‰÷è”N H‰…àþÿÿHƒ…•ˆ H‹…ØþÿÿH—•ˆ €=Q•ˆ …Ì Hƒ½àþÿÿ „Ì H‹•èþÿÿfïÀHÇ… ÿÿÿ )…Pÿÿÿ‹BX‹J\)…@ÿÿÿH‹’° )…0ÿÿÿ‰LÿÿÿH‰•PÿÿÿHc“ˆ ‰…Xÿÿÿ)…`ÿÿÿ…Òt=H‹=€“ˆ 1ÉH9Êv/H ‹¼þÿÿH‰ÆHƒàþHÑîHð; Çˆë „6 HNH9ÊwÑHÿÿÿH‰ßH‰€þÿÿè¼'ûÿH‹…°þÿÿH‰ÞH•0ÿÿÿLL! H Ò° H‰•ÀþÿÿH‹€0 H‹81ÀèÕûÿH… ÿÿÿH‹½ÿÿÿH5ñ" H‰ÂH‰…¨þÿÿèa ûÿH‰ÃH…ÿÿÿH‰…ðþÿÿH…Û„Œ º H5Wû H‰ßèã ûÿ…À…O ‹•’ˆ H‹=–’ˆ DhIcÅL$@H‰…þÿÿIÁäL‰æè@ûÿH‰…ˆþÿÿH…À„% Nt èH‰\’ˆ ‹…¼þÿÿLc L‰çD‰-@’ˆ A‰L‰µÐþÿÿèÁûÿL‰çI‰FèµûÿHÇ…ÿÿÿ H‰…ÈþÿÿH…À„À H‹•ðþÿÿH‰ÇH5! è„ ûÿH‰…øþÿÿH…À„Ž 1ÛE1ÿëS D L‰öH‰Çè ûÿL‰÷M‰çèÒ ûÿHÃIƒÅHäT„ I9Åu,H‹•ðþÿÿH5U! 1ÿè* ûÿH‰…øþÿÿH…À„Ý L-“R„ H‹µøþÿÿI‹} è3ûÿ…Àu°M‹uL‰÷ès ûÿL‰ÿHtè&ûÿI‰ÄH…À„ì H…Û„iÿÿÿH‰ÇHƒÃèE ûÿL‰öAÆ|I|ès ûÿéQÿÿÿHƒ½àþÿÿÿ…4ýÿÿHƒx’ˆ H‹…ØþÿÿH‚’ˆ 1ÀH‹UÈdH+%( …ã HÄX [A\A]A^A_]ÃH‹µèþÿÿH‹½°þÿÿH%¼ è9K H‰…àþÿÿé üÿÿM…ÿA”ÄH9 —ˆ sH‰ Žˆ H‹½ÈþÿÿèêûÿH‹…ÐþÿÿHƒx L‰x„9 E„ä…0 H‹µþÿÿH‹½ˆþÿÿº H !æÿÿè ûÿH‹•¨þÿÿH5O" 1ÿèÇ ûÿH‰ÃH…À…týÿÿH‹½€þÿÿèOûÿH‹p‘ˆ H‹½ÀþÿÿL H‹…èþÿÿH‹è+ Hƒ=ˆ „¼ H‹…èþÿÿL‰ç‹P ‹pèhÜ H‰…0ÿÿÿè,r I‰ÄH…À„# L‹…ÀþÿÿH‹°þÿÿ1ÒH‰ÆH‹½èþÿÿA¹ è{` M‹T$Iƒ<$ IÇD$ M‰T$ „½ L--ø M…Ò„ M‹Hc5{ˆ 1ÉL‹ jˆ H9Îv%HH‰ÂHƒàþHÑêHÐIÁH‹8I9øs(H‰ÖH9ÎwÛI‹BL‰ÃH…À„ƒ L L‰ÃH+Xëw @ L;@r I9øvÍHJë¥H‹H‹5ù»ˆ L‰ê1À¿ èÖ„ I‹D$ L‹PPI‹D$HƒÀM‰T$ I‰D$I9$…JÿÿÿH‹…èþÿÿ‹5·»ˆ ¿ H{÷ H‹1Àè„ H‹½ÀþÿÿL=ÏŽˆ è H‹…àþÿÿL‹-¼Žˆ H‰EˆH‰ÂM…íu és I‰ÅMuI9Uxt[MuI‹H…Àuå¿P è×- I‰ÄH…À„ H‹EˆfïÀL‰þL‰çI‰D$‹E˜A‰D$(H‹EœM‰,$M‰åI‰D$,AD$M‰&èŽ7 AƒEHH‹…ØþÿÿL¥pÿÿÿIE8€=@ˆ I‰] u)¾ L‰çè éÿÿH…À„¥ H‹Øþÿÿƒ@HHH8H‰X ¾ L‰çH‰]èêÿÿH…Àt|‹•˜þÿÿH‹ØþÿÿHH8‹ þÿÿHRƒ@HHň HQƒ1ÀénüÿÿH‰òéèùÿÿL‰ÿè¶ûÿH‹½ÈþÿÿèªûÿH‹…ÐþÿÿHÇ@ ¸ÿÿÿÿé9üÿÿè¼êÿÿ…À‰7ýÿÿé‚þÿÿ¸ôÿÿÿé üÿÿH…0ÿÿÿH‰…Àþÿÿéãüÿÿèýûÿ D M‰þé£þÿÿUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ HƒìHL5¾õ ‰¬ßÿÿ‰ËI‰ü¿ H‰µ˜ßÿÿH5ø ‰• ßÿÿH‹ë‡ dH‹%( H‰EÈ1Àèûÿ…ÛL‰ö¿ Hdõ HTõ HDÐ1Àè^ûÿH=# èûÿH‹Cë‡ H5º÷ 1À¿ è8ûÿL‰çèP= D‹… ßÿÿH…À„ AXÿL¥ÀßÿÿL=n# E…À„= I‰ÅH…¸ßÿÿH‰…ßÿÿéï € €=éˆ M‹MÈ„G ¹ º L‰ç1ÀLú× ¾ è— ûÿL‰âL‰ö¿ 1Àè¥ûÿM‹]àM‹EØfïÉM…Ût<M…ÀˆÓ fïÀòI*ÀòYº¶$ M…Ûˆ‘ fïÉòI*Ëò^Áò œ¶$ ò\ÈA‹uðL‰À1Òf(Á¿ H÷ö1ÒI‰ÁL‰ØH÷öL‰ÚH‰ÁA‹EôP¸ VL‰þè ûÿL‰ïè÷< I‰ÅXZM…í„ ƒë‚8 ‹½¬ßÿÿ…ÿ… ÿÿÿM‹MÐéÿÿÿf „ L‰ØL‰ÚfïÉHÑèƒâH ÐòH*ÈòXÉéWÿÿÿ € L‰ÀL‰ÂfïÀHÑèƒâH ÐòH*ÀòXÀéÿÿÿ € H‹…˜ßÿÿH‹•ßÿÿL‰ÎL‰ ßÿÿH‹¸¸Z è K L‹ ßÿÿH…À„…þÿÿH‹¸ßÿÿH‹P€y4 uHH+QHƒìI)ѹ L‰çAQ¾ LH-1ÀL(ó º è÷ ûÿY^éYþÿÿD‰Ã D ƒûÿt;H‹EÈdH+%( u:H‹åè‡ HeØH5Xõ 1À[¿ A\A]A^A_]éÌûÿ @ H=¹# èlûÿë·èµûÿ D ó úUH‰åHƒìH‹WdH‹%( H‰Eø1ÀH‹FH…Ò„´ H‹OH…Ɉ fïÀòH*Áò ¦´$ òYÁH…Òˆ fïÒòH*Òò^Âf(ÙfïÒò\ØH…Àt4H‹VH…ÒxfïÀòH*ÂòYÁH…Àˆ fïÒòH*Ðò^Âò\Èf(Ñf/ÓA¸ÿÿÿÿw E1Àf/ÚA—ÀH‹EødH+%( …» ÉD‰Àà „ E1ÀH…ÀtØH‹Vò ü³$ fïÛH…ÒyH‰ÑƒâfïÀHÑéH ÑòH*ÁòXÀòYÁH…À‰qÿÿÿH‰ÂƒàfïÒHÑêH ÂòH*ÒòXÒé\ÿÿÿ € H‰ÏƒáfïÀHÑïH ÏòH*ÇòXÀéÜþÿÿf. „ H‰ÑƒâfïÒHÑéH ÑòH*ÑòXÒéÒþÿÿè ûÿff. „ fó úUHV ! H‰åSH‰óHƒìdH‹%( H‰Eè1ÀèeB H‹Þ‰ˆ f D H…ÒtLH;BÐrMw;H‹BèH‰ˆ ·CXf9BøuF¸ÿÿÿÿf‰Bø1ÀH‹UèdH+%( urH‹]øÉÃf D H‹RH…Òu´1ÀëØ H‹Rë¢f. „ ƒBôH‹JÈH‹Q‰ˆ H…Àt H;HÈr%w ƒ@ôë— D H‹@H…Àuä¸ÿÿÿÿë „ H‹@ëÊè% ûÿ D ó úUHt H‰åAVI‰öAUATI‰üSHƒìpdH‹%( H‰EØ1ÀèlA H‹ ýˆˆ fïÀ‰Á)E I‰ÅHÓã€=/ˆˆ ‰E¨)E€)E)E°)EÀ„u HVï L‰öL‰çè#A L‹%܆ˆ Hƒ ˆˆ H %ˆˆ H‰E˜M…äuë%ftvIƒÄM‹$$M…ätI9D$yêIƒÄM‹$$M…äuì‹5[³ˆ H‰ÁE‰è1ÀHà# ¿ è.| Hƒž‡ˆ H ¿‡ˆ 1ÀH‹UØdH+%( …. HƒÄp[A\A]A^]à D I‹D$,H5<†ˆ L‰çH‰E¬I‹D$ H‰E è1 L‰çè?ûúÿ€=8‡ˆ „² HcU¨‹M°H†ˆ Le€HRHQƒ,L‰ç1öèâÿÿI‰ÄH…À„ž ƒ@LHX@€= „Zÿÿÿ‹@HI)\$8ƒèA‰D$H…À…BÿÿÿH5’…ˆ L‰ç‰…|ÿÿÿèŒ0 L‰çè´úúÿ‹…|ÿÿÿé ÿÿÿf „ H ° L‰öL‰çè®? é†þÿÿf „ Le€1öL‰çèbàÿÿH…Àtƒ@LHX@éLÿÿÿ¸þÿÿÿéÉþÿÿ¸ôÿÿÿé¿þÿÿèçýúÿ € ó úUfïÀ¹œ H‰åAWL=âí AVfInïL5âì AUA‰ýATL¥ÀúÿÿSL‰çH‰ó1öHì8 dH‹%( H‰EÈH{¯ )…pùÿÿ)…Pùÿÿ)…`ùÿÿ)…€ùÿÿHÇ…ùÿÿ Ç…xùÿÿ fHnØfHnàfHnðflÝfHnøfHnè%aG„ fHnÐfHnÈ)0ùÿÿ5YG„ )¥ùÿÿfHnØó~%mG„ HTÓ )µðøÿÿ-(G„ =1G„ fHnð-G„ .G„ 1À -G„ flæ) ùÿÿ)½àøÿÿ)•Ðøÿÿ)Àøÿÿ)°øÿÿ)¥ øÿÿóH«H ¢ H¸ i Ç…€ûÿÿ H‰…ÀúÿÿfHnÁHºˆ H ¶! fHnøHy¢ Ç…°ûÿÿ H=zçÿÿfHnÐflÇH¸ v Ç…àûÿÿ H‰… ûÿÿH#°ˆ fHnÈH;j" …ÈúÿÿfHnÁH‰…@ûÿÿflÂH¦ì H u¬ H‰…ˆûÿÿH˜ì H‰… ûÿÿH¢ÜÿÿH‰…¸ûÿÿHíë H‰…èûÿÿHæ# H‰… üÿÿH¸ÜÿÿH‰…üÿÿH¸ s H‰…@üÿÿH8§ H‰…HüÿÿHË# fHnèH_ìÿÿ…ØúÿÿfHnÁH‰…xüÿÿflÁH¸ l H û¦ H‰… üÿÿH‰3" H‰…¨üÿÿH ì …(ûÿÿfHnÁfHnðH ½! flÅHØÜÿÿÇ…üÿÿ H‰…ØüÿÿHøƒˆ …XüÿÿfHnÁfHnøH ºë flÆH¶ë Ç… ýÿÿ H‰… ýÿÿH¸ f …¸üÿÿfHnÁH žË! flÇH‰…`ýÿÿH…rùÿÿfHnÐ…ýÿÿHÍ fHnÁflÂH‰…€ýÿÿHjë H iÔ …hýÿÿfHnÁH ?q! Ç…Àýÿÿ L‰µÈýÿÿH‰…àýÿÿHzÛÿÿH‰…øýÿÿHƒ¬ H‰…(þÿÿH,ë H‰…@þÿÿHÛÿÿH‰…XþÿÿHR‚ˆ Ç…ðýÿÿ fHnÈHë flÁH‰… þÿÿHº€ˆ fHnè…ˆþÿÿfHnÁH*" flÅfHnðH 3„! Ç… þÿÿ …èþÿÿfHnÁÇ…Pþÿÿ flÆ…øþÿÿó~×C„ Ç…€þÿÿ ÎC„ Ç…àþÿÿ )…°ùÿÿfïÀHÇ…Àùÿÿ )… ùÿÿèÒ ‰…,ùÿÿ…Àt(H‹EÈdH+%( … ‹…,ùÿÿHeØ[A\A]A^A_]ÃH… ùÿÿL‰âH‰ÞD‰ïH°ùÿÿA¹ I‰ÀH‰… ùÿÿèS ‰…,ùÿÿ…À„¨ ‹äˆ Úˆ u‹5ƈ …ö…B ÇĈ L‹+L‰ïè¥ûúÿHƒøv#º L‰îH=kô H9ÐHFÐè´öúÿ…À„© H‹¶ˆ H½PùÿÿH ÇRˆ 1öºÿÿÿÿH‰…PùÿÿètŒ H‰…0ùÿÿH‰Ž€ˆ H= ðÿÿ‡´ ‹Hˆ …Ò… ‹6ˆ …À…c H‹…0ùÿÿHx@è~ H‹5ç~ˆ H= €ˆ è;ÿ H…¢ …À…ø H‹;H5é èûÿ…À…§ H5Z<" ¿ èûÿ诵 Ç…,ùÿÿÿÿÿÿ…À…Õ H&ù† H9 „s Hù† H9 „O H æø† H9„+ L%Æø† M9$$„ D‹5u€ˆ E…ö…£ H³ç H Äç L‹µ0ùÿÿL‰½ úÿÿH‰…@úÿÿHÂÝÿÿH5²è H‰…HúÿÿL‰÷H‰…XúÿÿH‰…húÿÿH‰…xúÿÿHpç H‰…€úÿÿH×õÿÿH‰PúÿÿH ç H‰…ˆúÿÿH‰…˜úÿÿHÄèÿÿH‰`úÿÿH ç H‰…¨úÿÿH×æ H‰púÿÿH 6ç H‰…°úÿÿHlöÿÿH‰úÿÿH‰…¸úÿÿèª „À„D I‹¾([ Hµ@úÿÿº èùp …À…f H‹…0ùÿÿL-ëå H‹€([ L‹0L9ðuëCfH‹…0ùÿÿM‹6L;°([ t.L‰÷è…ì L‰þH‰ÇèÊûÿ…ÀuÖL‰îL‰÷èË5 H…ÀtÆÆP~ˆ èš7 H‹½0ùÿÿèÞ ‰…,ùÿÿ…À… D‹-í~ˆ E…í…c ‹Ú~ˆ …À„ê €= ~ˆ „„ H=Þ|ˆ è¹- I‰ÇH…À„ H‰ÇH5Ã|ˆ è®' H§|ˆ L‹0M…ö„e I‹$LhàL9àuëJ @ I‹E LhàL9à„ L‰öL‰ÿAÿU…ÀtáŽó I‹FIVH…À„ó I‰ÆI‹$LhàL9àuËI‹FIVH…À„Ò HPI‰ÆH‹@H…Àuðé¼ HŒ # ‹5⨈ 1ÿ1ÀèÅq Ç…,ùÿÿêÿÿÿ H‹½0ùÿÿ輌 H‹½ ùÿÿèñúÿéƒûÿÿH‹…0ùÿÿL‰þH‹¸([ èEv H…À„' H‹€0 H‹8èûÿƔڇ H˜H‰…}ˆ éZüÿÿÇ~}ˆ é¹ûÿÿf „ I‹FIVH…À…¥ fïÀM‰7H5a{ˆ L‰ÿAGL‰:è±$ H=R{ˆ è5, I‰ÇH…À„‹ H‰ÇH57{ˆ è*& H#{ˆ L‹0M…ö„ð I‹$LhàL9àuëN „ I‹E LhàL9à„oÿÿÿL‰öL‰ÿAÿU…ÀtáŽ[ÿÿÿI‹FIVH…À„[ÿÿÿI‰ÆI‹$LhàL9àuËI‹FIVH…À„:ÿÿÿf „ HPI‰ÆH‹@H…À„ ÿÿÿHPI‰ÆH‹@H…ÀuÜéÿÿÿ € I‹FIVH…À… þÿÿfïÀM‰7H5Qzˆ L‰ÿAGL‰:è¡# égýÿÿH‹¸([ H5lã è©t L â L‰ñH…À…Êúÿÿ‹5䦈 H)8 1ÿèÂo Ç…,ùÿÿÿÿÿÿéûýÿÿ1ÿè< fo½ øÿÿH¾¤ H ËÁ fHnÁfo•ÐøÿÿfoÀøÿÿH5Ðâ )½úÿÿfHnøH=*¥ H ! flÇfo½àøÿÿ)•Púÿÿfo• ùÿÿ)`úÿÿfoðøÿÿ)½@úÿÿfo½°øÿÿ)•Ðùÿÿfo•ùÿÿ)½púÿÿfo½0ùÿÿH‰…0úÿÿ)… úÿÿ)àùÿÿ)½ðùÿÿ)• úÿÿèac D‹-{ˆ H‰…0ùÿÿ‹…,ùÿÿE…í…^ ƒÀ‹ ëzˆ P¾ …ɉùÿÿEÂxè`ûÿI‰ÄH…À„š E1ÿLµúÿÿK‹<7è!êúÿK‰<IƒÇIƒÿ(uéA¿ E…ít\E1ÿL@úÿÿK‹|= èôéúÿK‰D<(IƒÇIƒÿ@uçH½0ùÿÿ ðÿÿ‡ E1íL½ÐùÿÿK‹</èÁéúÿK‰D,hIƒÅIƒý uèA¿ ‹ùÿÿ…É…& ‹,ùÿÿHCB|9ÿƒù„¶ f D H‹D‰úAƒÇHƒÀI‰ ÔA9ÿuéL‰æèáüÿ‰…,ùÿÿéž÷ÿÿ‹5Ĥˆ ‰ÁH—# 1ÿ1Àèžm éáûÿÿH5â H=Kò† èvßÿÿH5 â H=(ò† ècßÿÿé2ùÿÿL-Ÿwˆ € L‰ïèˆ( I‰ÇH…À„Ô H‰ÇL‰îè" Hjwˆ L‹0M…ö„¹ H‹L`àH9Øuë;I‹D$ L`àH9ØtjL‰öL‰ÿAÿT$…Àtã~YI‹FIVH…ÀtYI‰ÆH‹L`àH9ØuÓI‹FIVH…Àt= „ HPI‰ÆH‹@H…Àt%HPI‰ÆH‹@H…Àuàëf D I‹FIVH…Àu§fïÀM‰7H5½vˆ L‰ÿAGL‰:è éÿÿÿD‹¥xˆ E…Ò…m ‹=’xˆ …ÿ„¢úÿÿ‹pxˆ nxˆ „œ H=t¯! E1í1Ûè÷ûÿH=Œá L%á èäûÿH=…á èØûÿ‹5"vˆ …ö~:H‹ vˆ ‹ vˆ L‰æAƒÅ¿ HØHƒÃL‹HL‹@‹1ÀèíûÿD;-æuˆ |Æ‹ êwˆ …É„ê D‹ ƒ¶† H=èuˆ L-7á D‰ ùÿÿèÕ& H‹¦uˆ ¿ H5á I‰Ç¸ H9ÂHCÂH‹„Ô‡ ‰…ùÿÿH‰Ã1Àè|ûÿ€=Õvˆ ‰ÙHOÖ HsÞ L¬à ¿ HDÐH5V# 1ÀèGûÿ1ÀL‰î¿ H‹.Ô‡ è1ûÿM…ÿD‹ ùÿÿ„+ EqÿL¥HùÿÿH ß5„ E…É„ä L‰ ùÿÿM‰åI‰ÜH‹0ùÿÿI‹w H‹»¸Z L‰êè5 I‰ÁH…À„~ IƒÁ-E‹G,Hc5Ätˆ 1ÉH‹=Ãtˆ H9Îv-HH‰ÂHƒàþHÑêHÐHÇD; ˆý „ HJH9ÎwÓ1ÀHƒìA‹w0E‹G(¿ A‹OHI‹W8AQP‹…ùÿÿM‹ ôHÁê H5## P1ÀèKûÿL‰ÿHƒÄ è & I‰ÇH…À„³ Aƒîƒ7ÿÿÿL‹ ùÿÿ‹•ùÿÿH e H5ž# 1À¿ èûÿH‹óÒ‡ L‰î¿ 1Àèìûÿ‹öuˆ …À„" D‹ ´† H= tˆ L-?ß D‰ðøÿÿèÝ$ H‹ ®sˆ ¿ H‹¢Ò‡ I‰Ç¸ H5ß H9ÃHBØ1À‰ùÿÿè‡ûÿ€=àtˆ A‰ØHYÔ H }Ü H{Ü ¿ HDÈ€=¹tˆ HhÜ HDÐL ”Þ 1ÀH5=# è8ûÿ1ÀL‰î¿ H‹ Ò‡ è"ûÿ€=|tˆ HÔÿ" H # HEÂM…ÿD‹ðøÿÿH‰… ùÿÿ„÷ EsÿL¥HùÿÿH °3„ E…Û„å L‰ðøÿÿM‰åI‰ÜH‹0ùÿÿI‹w H‹»¸Z L‰êèP3 I‰ÃH…À„ IƒÃ-E‹G,Hc5•rˆ 1ÉH‹=”rˆ @ H9Îv-HH‰ÂHƒàþHÑêHÐHÇD; ˆÕ „× HJH9ÎwÓ1ÀE‹O(E‹GH¿ I‹O8I‹WASP‹…ùÿÿH‹µ ùÿÿHÁé PA‹G0Aÿ4Ä1ÀèûÿL‰ÿHƒÄ èï# I‰ÇH…À„£ Aƒîƒ6ÿÿÿL‹ðøÿÿ‹•ùÿÿH 5 H5.# 1À¿ èÒ ûÿH‹ÃЇ L‰î¿ 1Àè¼ ûÿH53Ý ¿ 1ÀL‹- sˆ H‹ sˆ L‹51sˆ L=:# L‹%sˆ è† ûÿH=<Ü è* ûÿL‰þ¿ 1ÀL‹ sˆ H‹ ârˆ HóÜ IÁè èR ûÿL‰þ¿ 1ÀL‹Ùrˆ H‹ ²rˆ HåÜ IÁè è* ûÿ¿ è°ûÿM‰ðL‰éL‰þM)àH)ÙHÐÜ 1ÀIÁè ¿ èúÿúÿL‰þ¿ 1ÀL‹‰rˆ H‹ brˆ H¼Ü MàHÙH qˆ M)ðL)éL55Ý IÁè L-"Ý è±ÿúÿL‰þ¿ 1ÀL‹0rˆ H‹ rˆ HÜ IÁè è‰ÿúÿ¿ èûÿL‰þ¿ 1ÀL‹öqˆ H‹ ×qˆ HtÜ IÁè èWÿúÿ¿ èÝûÿH˜Ü L mÜ ¿ PH‘Ü LaÜ PH eÜ HhÜ 1ÀH5Ûÿ" èÿúÿH‹ÿ· 1ÀH5îÿ" ¿ E1äRI‰ÑI‰ÐH‰ÑRèæþúÿHƒÄ fD‰âH5>Ü 1ÀE1ÿ¿ èÇþúÿB‹»…Ò„ L‰î¿ 1Àè¬þúÿIƒÇIƒÿuÛ¿ AƒÄHƒÃè ûÿAƒü uªé½óÿÿE1öH›oˆ éËøÿÿP ƒÀH½0ùÿÿðÿÿCÂéŒöÿÿHÖé† H5Gqˆ H=Hqˆ èÒÿÿHÌé† H5 qˆ H= qˆ èùÑÿÿD‹ Bqˆ E…Û…gòÿÿ‹7qˆ …Ò„CóÿÿD‹ qˆ E…É… D‹qˆ E…À…ì H5‡Ù ¿ 1ÀèØýúÿH=ŽÙ è|ýúÿH‹¥pˆ H5•Ù 1À¿ è²ýúÿH‹ƒpˆ H5˜Ù 1À¿ è˜ýúÿH‹apˆ H5›Ù 1À¿ è~ýúÿH‹Opˆ H‹ @pˆ H9ȇC H+@pˆ H5‰ü" ¿ H‰Â1ÀèJýúÿH‹pˆ H‹ pˆ fïÉH…Àt8H…ÒˆŒ fïÀòH*Âò Y™$ òYÁH…ÀˆP fïÒòH*Ðò^Âò\Èf(Á¿ ¸ H5Ù èáüúÿH‹ ¢oˆ ¿ 1ÀH‹Œoˆ H5-ü" èÀüúÿéC÷ÿÿ º. L‰ö¿ 1Àè¤üúÿéóýÿÿ € H‰ÖéØøÿÿH‰Öé ûÿÿH‹@é+ûÿÿH‹@éòøÿÿ‹…0ùÿÿ‰…,ùÿÿé=íÿÿLŘ L‰ÁépóÿÿH5ª× L‰çè'ÕÿÿéæîÿÿH5–× H‰ßèÕÿÿéÁîÿÿH5s× H‰ÇèÿÒÿÿéîÿÿH5_× H‰ÇèëÒÿÿéyîÿÿE1öH,mˆ éÈòÿÿE1öH mˆ é©ñÿÿAWH=&× ‰•ùÿÿLðùÿÿè[ÞúÿH‰0ùÿÿ‹ùÿÿI‰ÀD‰øM‰ÄI‹} IƒÅè7ÞúÿI‰À‰ØƒÃM‰ÄM9îuâH‹0ùÿÿAƒÇéxôÿÿL] I‹O ¾ 1ÀL‰ßHoG" L‰àøÿÿèñã L‹àøÿÿéµùÿÿLM I‹O ¾ 1ÀL‰ÏH>G" L‰ðøÿÿèÀã L‹ðøÿÿéU÷ÿÿH)ÈH5"ú" ¿ H‰Â1Àè ûúÿH‹Ümˆ é˜ýÿÿ‹±¬† H‹µ0ùÿÿ1ÉH=ámˆ èôÞÿÿéôüÿÿ‹¬† H‹µ0ùÿÿ¹ H=®mˆ èÑÞÿÿéÁüÿÿH‰ÂƒàfïÒHÑêH ÂòH*ÒòXÒé›ýÿÿH‰ÑƒâfïÀHÑéH ÑòH*ÁòXÀé_ýÿÿL‹ ùÿÿAƒþÿ…m÷ÿÿéH÷ÿÿf. „ L‹ðøÿÿAƒþÿ…}ùÿÿéXùÿÿf. „ D‰ÿé_óÿÿA¿ éóÿÿÇ…,ùÿÿêÿÿÿéVïÿÿH‹½ ùÿÿL‰æèo; è äúÿÇ…,ùÿÿôÿÿÿéÓêÿÿE‰ÞëE‰Îéuÿÿÿf. „ @ ó úUH‰åHƒìH‹N8dH‹%( H‰Eø1À¸ H9O8wÀH‹UødH+%( uÉÃèžãúÿff. „ ó úUH‰åHƒìH‹Žˆ dH‹%( H‰Eø1À¸ H9ˆ wÀH‹UødH+%( uÉÃèHãúÿ „ ó úUH‰åHƒìH‹NpdH‹%( H‰Eø1À¸ H9OpwÀH‹UødH+%( uÉÃèþâúÿff. „ ó úUH‰åHƒìH‹N8dH‹%( H‰Eø1À¸ H…Ét9L‹G8¸ÿÿÿÿM…Àt+H‹‡¨ 1ÒI÷ð1ÒH‰ÇH‹†¨ H÷ñH9ÇÒH9Ǹ FÂH‹UødH+%( uÉÃèxâúÿ „ ó úUH‰åHƒìH‹Ž dH‹%( H‰Eø1À¸ H9 wÀH‹UødH+%( uÉÃè(âúÿ „ ó úUH‰åHƒì‹Ž° dH‹%( H‰Eø1À¸ 9° wÀH‹UødH+%( uÉÃèÚáúÿf. „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡ H‹@H…Àt'I‰ÈH‹MødH+ %( u(ÉH‰ÑH‰òH5÷å† ÿà D H‹EødH+%( uÉ1ÀÃèháúÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡ H‹@H…Àt'I‰ÈH‹MødH+ %( u(ÉH‰ÑH‰òH5‡å† ÿà D H‹EødH+%( uÉ1ÀÃèøàúÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡ H‹ H…Àt(I‰ÈH‹MødH+ %( u)ÉH‰ÑH‰òH5¸ä† ÿàf D H‹EødH+%( uÉ1ÀÃèˆàúÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡ H‹@H…Àt'I‰ÈH‹MødH+ %( u(ÉH‰ÑH‰òH5Gä† ÿà D H‹EødH+%( uÉ1ÀÃèàúÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡ H‹@H…Àt'I‰ÈH‹MødH+ %( u(ÉH‰ÑH‰òH5×ㆠÿà D H‹EødH+%( uÉ1ÀÃè¨ßúÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡ H‹ H…Àt(I‰ÈH‹MødH+ %( u)ÉH‰ÑH‰òH5ㆠÿàf D H‹EødH+%( uÉ1ÀÃè8ßúÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡ H‹@H…Àt'I‰ÈH‹MødH+ %( u(ÉH‰ÑH‰òH5—↠ÿà D H‹EødH+%( uÉ1ÀÃèÈÞúÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡ H‹@H…Àt'I‰ÈH‹MødH+ %( u(ÉH‰ÑH‰òH5'↠ÿà D H‹EødH+%( uÉ1ÀÃèXÞúÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡ H‹@H…Àt'I‰ÈH‹MødH+ %( u(ÉH‰ÑH‰òH5Wᆠÿà D H‹EødH+%( uÉ1ÀÃèèÝúÿ „ ó úUH‰ÎH‰åHƒìdH‹%( H‰EøH‹° H…ÀtL‰ÁL‹EødL+%( uÉÿà H‹EødH+%( uÉ1ÀÃèˆÝúÿ „ ó úUH‰øLÓ H‰÷Hcòº H‰åHƒìdH‹ %( H‰Mø1Éÿp L‹H0HÇÁÿÿÿÿ1ÀèùúÿXZH‹EødH+%( uÉÃè#Ýúÿ ó úUH‰øL¤Ò H‰÷Hcòº H‰åHƒìdH‹ %( H‰Mø1Éÿp L‹H0HÇÁÿÿÿÿ1Àè»øúÿXZH‹EødH+%( uÉÃèÃÜúÿ ó úUH‰åHƒìdH‹ %( H‰Mø1ÉH‹MødH+ %( u H‰øH‰÷HcòH‹H0HG 1ÀÉé:âúÿèuÜúÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ‹5Dˆ ‰ùHÔÑ ¿ É1ÀéY è%Üúÿ D ó úUL‰ÇH‰åAWAVI‰öL‰ÎAUM‰ÅATM‰ÌSH‰ÓHÜ Hƒì(L‹}dH‹%( H‰EÈ1ÀHÇE¸ èR L‰sL‰æL‰ïH‰EÀA‹D$XHBÔ ‰C(è0 H‰C 1ÀHƒ}À u#H‰C0H‹EÈdH+%( u"HƒÄ([A\A]A^A_]ÃHU¸HuÀL‰ÿè€ë ëËèiÛúÿf „ ó úUH‰åAUM‰ÅATM‰ÌSH‰ÓHƒìdH‹%( H‰EØ1ÀA‹AXƒ¿Ð H‰r‰B(tKH5Ô L‰ÎL‰Çè‘ H““ L‰æL‰ïH‰C èK H‰C0H‹EØdH+%( u*HƒÄ[A\A]]à D HÐ L‰ÎL‰Çè6 H‰C 1ÀëÃè¹Úúÿf „ ó úUº H‰åSH‰ûHƒìH‹¾([ H5½%„ dH‹%( H‰Eè1ÀèU …Àu fïÀC(H‹UèdH+%( u#H‹]øÉË5VŽˆ Hkñ" 1ÿ1Àè2W ¸ÿÿÿÿëÎè6Úúÿf D ó úUº H‰åSH‰ûHƒìH‹¾([ H5ý$„ dH‹%( H‰Eè1Àè™T …Àu fïÀC(H‹UèdH+%( u#H‹]øÉË5Öˆ Hñ" 1ÿ1Àè²V ¸ÿÿÿÿëÎè¶Ùúÿf D ó úUº H‰åSH‰ûHƒìH‹¾([ H5=$„ dH‹%( H‰Eè1ÀèT …Àu fïÀC(H‹UèdH+%( u#H‹]øÉË5Vˆ HÃð" 1ÿ1Àè2V ¸ÿÿÿÿëÎè6Ùúÿf D ó úUº H‰åSH‰ûHƒìH‹¾([ H5#„ dH‹%( H‰Eè1Àè™S …Àu fïÀC(H‹UèdH+%( u#H‹]øÉË5ÖŒˆ Hsð" 1ÿ1Àè²U ¸ÿÿÿÿëÎè¶Øúÿf D ó úUH‰åAUM‰ÅATM‰ÌSH‰ÓHƒìdH‹%( H‰EØ1ÀA‹AXH‰r‰B(ƒùt'ƒùtbH‹EØdH+%( urHƒÄ[A\A]]à „ HÎ L‰ÎL‰Çè¾ HûÍ H‰C L‰æL‰ïèx H‰Çè°ÐúÿH‰C0ë¨f. „ H×Í L‰ÎL‰Çè~ HÎÍ H‰C ë¾èì×úÿff. „ UH‰åAWAVI‰öAUI‰ÕATSHƒì(H‹=:6ˆ dH‹%( H‰EÈ1ÀH…ÿ„, è5ÐúÿLeÀH Ÿê! L‰âH‰ÞH‰ÇH‰E°èØúÿI‰ÇH…À„ @ H‹5ñÛ† L‰ÿè)çúÿ…À„± H‹5zÛ† L‰ÿèçúÿ…ÀtNH‹5Û† L‰ÿèÿæúÿ…À„ H‹5Ú† L‰ÿèèæúÿ…À„8 L‰ùHÍ L‰öL‰ï1Àè™. f „ H‹ñ3ˆ H Û† HÛ3ˆ H‰ Ü3ˆ H‰U¸H‰H‰îÚ† H‰L‰âH‰Þ1ÿèV×úÿI‰ÇH…À…BÿÿÿH‹}°L%é! è Óúÿ‹5¨Šˆ H°Ì 1À¿ èS H‹ z3ˆ H;]¸t& @ H‹K‹5zŠˆ L‰â1À¿ èWS H‹H;]¸uÞ‹5\Šˆ 1À¿ HÇŒ è5S H‹EÈdH+%( …× HƒÄ([A\A]A^A_]à H‹3ˆ H ÂÙ† Hû2ˆ H‰ ü2ˆ H‰U¸H‰H‰®Ù† H‰éÿÿÿf D H‹Ù2ˆ H *Ù† HÃ2ˆ H‰ Ä2ˆ H‰U¸H‰H‰Ù† H‰éãþÿÿf D H‹¡2ˆ H Ú† H‹2ˆ H‰ Œ2ˆ H‰U¸H‰H‰þÙ† H‰é«þÿÿH=XË H‰=è3ˆ éÁýÿÿHT2ˆ H‰E¸é¡þÿÿèVÕúÿf D UfïÀH ô0ˆ 1öºÿÿÿÿH‰åAUATH}SHƒìXdH‹%( H‰EØ1ÀH‹·’ˆ E¨E¸H‰E¶t3ˆ ÇE¸ ˆE²E˜EÈè i I‰ÄH= ðÿÿ‡N Hx@èUä ‹ O3ˆ ƒù„ ‡° …ÉHÇÖ† HàÖ† HDÂH‹ •1ˆ L-Ž1ˆ H‰×1ˆ L9ët#fH‹C8H…ÀtL‰æH‰ßÿÐ…À…¿ H‹L9ëußH‹5¸1ˆ H…ötH´1ˆ L‰çèôŠ …Àˆ H‹52ˆ H…ötH=™2ˆ è„Û …À…Þ I‹”$([ H‹H9Út`¶¥2ˆ L-Žì" f D „À„( öC( u6öƒ u-‹5 L‰ê¿ 1ÀèÌP Æe2ˆ I‹”$([ 1ÀÆ⹇ H‹H9Óu´I‹¼$P[ H…ÿt H5¸ã I”$ è ßúÿ…Àˆ$ ƒ= 2ˆ „ L‰çè~{ A‰Å…À…Û I‹„$([ H‹À fn€ð fnˆø H‰ 2ˆ flÁ)ò1ˆ L‰çè:k H‹EØdH+%( …ë HeèD‰è[A\A]]Ãf „ HÙÔ† ƒù„Tþÿÿ‹5þ†ˆ HÉ ¿ 1ÀA½ÿÿÿÿèÑO ë € H‹H9„ÿÿÿH‹ H9Âuøéÿÿÿ € A½ÿÿÿÿékÿÿÿ D H‘Ô† éðýÿÿ @ ‹5–†ˆ ‰Á¿ 1ÀHÚê" èmO é6ÿÿÿ „ HèÈ L-jê" A¸ º PHrÉ L‰î¿ j L £È H ¨È PH¸È j PH¹È j P1ÀjèèúÿHƒÄ@º HŽÙ PH " L‰î¿ j I‰ÉA¸ PH~È j P1Àj Qjè×çúÿHƒÄ@º 1ÀH‹ ½·‡ A¸ ¿ H5ãé" QI‰Éj Qj Qj QjèŸçúÿHƒÄ@éþÿÿf D ‹5Ž…ˆ ¿ 1ÀE‰åHÕµ èdN é5þÿÿH@é" ‹5f…ˆ 1ÿ1ÀA½ÿÿÿÿèCN é þÿÿH™Ç ëÝH|Ç ëÔè7Ñúÿ € UH‰åAWI‰÷AVI‰ÖAUATL% ä! SH]ÀHƒì(H‹=/ˆ dH‹%( H‰EÈ1ÀèƒÉúÿH‰ÚL‰æH‰ÇH‰E¸èqÑúÿH…À„% I‰Å D ƒ=I/ˆ uHPîÿÿH‰±Ó† HÂÓ† L‰îH‹8ègàúÿ…À„¡ H‹=ˆÓ† L‰îèPàúÿ…À„ H‹=QÓ† L‰îè9àúÿ…À„ H‹=Ó† L‰îè"àúÿ…À„ H‹=ãÒ† L‰îè àúÿ…À„ú H‹=¬Ò† L‰îèôßúÿ…À„ï H‹=uÒ† L‰îèÝßúÿ…À„ä L‰éH²Æ L‰þL‰÷1ÀèŽ' HÓ† € H‹-ˆ HHH=î,ˆ L‰æH‰x1ÿH‰PH‰ â,ˆ H‰ H‰ÚèOÐúÿI‰ÅH…À…ãþÿÿH‹ 4.ˆ ‹5ªƒˆ 1ÀH]Æ ¿ èƒL H‹EÈdH+%( u_H‹}¸HƒÄ([A\A]A^A_]éÍËúÿHVÒ† éqÿÿÿH*Ò† éeÿÿÿHþц éYÿÿÿHÒц éMÿÿÿH¦Ñ† éAÿÿÿHzц é5ÿÿÿè ÏúÿUH‰åAWI‰÷AVI‰þAUL¯P ATSHƒìH‹ŸP dH‹%( H‰EÈ1ÀI9Ýuëe D H‹L9ëtXL£ ¾€ L‰çèÔJ H=€ tܾ€ L‰çè¿J ¾ H‰ÁH@HÁàH‰ÊHÓæHÁêHDIÔëPf. „ ¿ è õ H‰ÃH…ÀtmfInÅH@¾ 1ÉI‹–X I‰žX fHnÊflÁH‰H“ H 2I‹WHÇ@ H‰PH‰X H‰H(H‹UÈdH+%( u)HƒÄ[A\A]A^A_]Ë5ÿˆ H”æ" 1ÿ1ÀèÛJ 1ÀëÈèâÍúÿfó úUH‰øH‰÷HcòH‰åHƒìL‹H0dH‹ %( H‰Mø1ÉM…Ét3H‹EødH+%( u@LmÄ ÉHÇÁÿÿÿÿº 1Àéiéúÿf „ H‹UødH+%( u L‹H L<Ä ëÇè_Íúÿff. „ @ ó úUH‰åHƒìH‹W dH‹%( H‰Eø1À¸ H;V r&¸ÿÿÿÿw 1ÀH…Òu‹N(¸ 9O(| ŸÀ¶À÷Ø H‹UødH+%( uÉÃèêÌúÿf. „ ó úUH‰åHƒì‹N(dH‹%( H‰Eø¸ 9O(¸ÿÿÿÿ|H‹V ¸ H9W wÀH‹UødH+%( uÉÃèŒÌúÿff. „ ó úUI‰òL‰ÎH‰åAVM‰ÆAUI‰ÕATSHƒìdH‹%( H‰EØ1ÀA‹AXƒ¿Ð L‰R‰B(„ª Hà L‰Çè« I‰E I‰ÄI‹†0 H‹@8H…Àt\H‹ H…ÀtTH‹XH…Ûu ëIH‹H…Ût@H‹{è¯E I9ÄuêH‹{€? táèlÄúÿH‰ÃH…Àu ‹5Òˆ HªÂ 1ÿ1Àè®H ë @ 1ÛI‰]0H‹EØdH+%( u*HƒÄ[A\A]A^]Ãf D H9Á L‰Ç1Ûèï I‰E ëÃètËúÿ @ UH‰åAWAVAUATSHìè dH‹%( H‰EÈ1À€=Þ)ˆ …ð èëõÿÿ‰…üþÿÿ…À…¦ H‹(ˆ L%/(ˆ IL$àH‰…ÿÿÿH9È„z H‹ÿÿÿ‹5ˆ H 1À¿ HK(H‰ ÿÿÿH‹KèËG L‹{0M…ÿ„ f D L‰ÿè H‹ÿÿÿH‹µ ÿÿÿL‰ÿH‰A0èÖü H‹ Ï'ˆ H…Û„U L‹-Ÿ'ˆ H¸'ˆ Æ…ÿÿÿH‰…ÿÿÿMuðM9åuëa € I‹FLpðL9à„¿ H‰ÞL‰ÿAÿV…ÀtáH‹…ÿÿÿH‹Ž HBH‰…ÿÿÿH‹BH…À„· L‹-*'ˆ H‰ÃMuðM9åu·HCH‰…ÿÿÿH‹CH…À„ƒ f D H‰ÂH‹@H…ÀuôfïÛI‰A_L‰zL‰ÿH5ú&ˆ èUú H‹…ÿÿÿL‹x0M…ÿ…éþÿÿH‹…ÿÿÿH “&ˆ H‹ H‰…ÿÿÿH9È…†þÿÿè; H5ƒÀ ¿ 1ÀèxßúÿL À A¸ 1ÀH dÀ º ¿ H5±À èLßúÿA‰Ä‹Ã'ˆ …À„¿ H ›À ƒø„è º H‰Þ¿ 1ÀH JÀ èßúÿAÄ‹‡'ˆ …À„C ƒø„Ä ¿ L-‘À L5À ènâúÿD‰âL‰î¿ H‹ Ä®‡ 1ÀèÅÞúÿL‹=ö%ˆ M…ÿt[IO@H5^$ˆ IpH‹1ÒH9Èt H‹ HƒÂH9ÈuôHƒÁH–( HƒÆHn'ˆ H9ùuÏIƒ8 …F L‰ÿèF I‰ÇH…Àu¥H‹ O®‡ 1ÀD‰âL‰î¿ èEÞúÿ€=Â&ˆ … H‹ñ&ˆ H…ÒtH‹ Õ&ˆ H…É…v H‹'ˆ H…Ò…È ‹ |ˆ …À~4H‹û$ˆ H ô$ˆ 1ÒH9Èt H‹ HƒÂH9ÈuôH5É¿ ¿ 1ÀèÎÝúÿ¿ èTáúÿH‹EÈdH+%( …9 ‹…üþÿÿHeØ[A\A]A^A_]à @ H‹…ÿÿÿH‹ HHH‹@H‰ÿÿÿH…À„ Æ…ÿÿÿ éIýÿÿfï䀽ÿÿÿ I‰ AgL‰z„yýÿÿL‰=~$ˆ émýÿÿfïíIÇ AoL‰=Z$ˆ ëÛ¿ è®àúÿI‹GH…À„â H‹@HH…À„Õ H ÿÿÿº L‰ÿH‰ÿÿÿH‰ÎÿÐH‹ÿÿÿº H‰Þ¿ 1ÀèÎÜúÿA‹O(º 1ÀH5j¾ ¿ è²Üúÿ‹,%ˆ …À„ ƒø„á I‹O8º ¿ 1ÀH5F¾ èÜúÿ‹ù$ˆ …ÀtRƒø„8 ¿ èòßúÿ€=ß$ˆ „çýÿÿóA~‡ˆ óo5 %ˆ AG8fÔÆü$ˆ éÁýÿÿH Ä " éAÿÿÿL@ÿÿÿI‹xº L‰ÎL‰ÿÿÿèdÛ H`ÿÿÿº I‹¿€ H‰ÎH‰ÿÿÿèBÛ I‹GpH‹ÿÿÿL‹ÿÿÿH…Àˆï fïÀòH*ÀQº ¹ L‰öjA¸ ¿ ¸ ò^6x$ è‘ÛúÿZYé ÿÿÿI‹‡ˆ H…Àˆ( fïÀòH*À¹ º ¿ ¸ H5 ½ ò^îw$ èIÛúÿé©þÿÿH‹í#ˆ H…À„(ýÿÿH…ÒˆÇ fïÀòH*ÂH…Àˆ— fïÉòH*Èò^Á¿ H5Þ" ¸ L%Ú¼ òY,w$ èçÚúÿL‰æ¿ 1ÀH‹®#ˆ LÔ×! H q¾ èÃÚúÿL‰æ¿ 1ÀH‹’#ˆ L°×! H vŽ! èŸÚúÿL‰æ¿ 1ÀH‹v#ˆ LDv! H [Ž! è{ÚúÿéjüÿÿH‹?#ˆ H‹ #ˆ H5)Ý" 1ÀH+ ø"ˆ ¿ èNÚúÿH‹#ˆ H…Û…k H…ÀˆN fïÀòH*ÀfïÉH5Ý" ¿ ¸ ò^¯v$ è ÚúÿH…Ûˆü fïÀòH*ÃH5Ý" ¿ ¸ ò^v$ èÚÙúÿD‰âL‰î¿ H‹ À©‡ 1ÀèÁÙúÿé„ûÿÿH$» L éº A¸ PH íº jH5𺠿 º 1Àè†Ùúÿ^_AÄé†úÿÿH ’º º H к H‰Þ¿ 1ÀèZÙúÿAÄé'úÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéÃýÿÿLM€I‹¿˜ º L‰ÎL‰ÿÿÿèuØ HM º I‹¿ H‰ÎH‰ÿÿÿèVØ I‹‡ H‹ÿÿÿL‹ÿÿÿH…À‰ýÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéüüÿÿI‹‡¨ H…Àˆ¹ fïÀòH*ÀI‹G8H…Àˆ… fïÉòH*Èò^ÁéýÿÿH‰ÁƒàfïÉHÑéH ÁòH*ÉòXÉéTýÿÿH‰ÑH‰ÖfïÀHÑéƒæH ñòH*ÁòXÀé!ýÿÿH g¹ º éÉþÿÿHĹ L £¹ A¸ PH ¥¹ jéqþÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéfÿÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀé2ÿÿÿH…Àˆ§ fïÀòH*ÀH…ÛxxfïÒòH*Óf(Èò^Êé~ýÿÿL‹W ˆ H…Òˆî fïÀòH*ÂH…Ɉ» fïÉòH*Éò^Á¿ ¸ H5¶Ú" òYžs$ èY×úÿH‹B ˆ H…Ò„=ùÿÿé üÿÿH‰ØH‰ÚfïÒHÑèƒâH ÐòH*ÐòXÒépÿÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéDÿÿÿH‰ØƒãfïÀHÑèH ØòH*ÀòXÀéïüÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéüÿÿH‰ÈH‰ÎfïÉHÑèƒæH ðòH*ÈòXÉé-ÿÿÿH‰ÐH‰ÖfïÀHÑèƒæH ðòH*ÀòXÀéúþÿÿÇ…üþÿÿÿÿÿÿé´øÿÿèsÀúÿH‹…ÿÿÿfïÿI‰ AL‰8é„öÿÿ „ L%Ùãÿÿ¿ L‰æèLÂúÿL‰æ¿ è?ÂúÿÇ…üþÿÿÿÿÿÿé\øÿÿHBH‰…ÿÿÿH‹BH…Àt™M9å„öÿÿéˆøÿÿff. „ UH‰åAWAVI‰öAUATSH‰ÓHƒì8H‰}°L‹/dH‹%( H‰EÈ1À M…ítKH‹L`ðH9Ãu!é" f. „ I‹D$L`ðH9Ä L‰îL‰÷AÿT$…Àtߎ M‹mM…íuµ¿À èúå I‰ÅH…À„º IE@ÆE¯fHnÐIEPfHnÈIE`flÒfHnÀI‹F flÉAU@flÀAMPI‰E A‹F(AE`A‰E(I‹F0I‰E0I‹FI‰EH‹E°L‹ H‰E¸M…ä„ @ L‹3M~ðL9óué± € I‹GLxðH9ÃtpL‰æL‰ïAÿW…ÀtåH‹E¸H‹Ž( HBH‰E¸H‹BH…À„× I‰Äë¦f D Iƒ}0 tQH‹EÈdH+%( …é HƒÄ8L‰è[A\A]A^A_]ÃM‹mé“þÿÿH‹E¸H‹ HHH‹@H‰M¸H…À„Ö ÆE¯ ëžI‹F0I‰E0ë¥ID$H‰E¸I‹D$H…À„® € H‰ÂH‹@H…ÀuôfïÀI‰U AEL‰jH‹u°L‰ïèoî éYÿÿÿfïÀIÇE AEL‰(H‹E°L‰hëÑfïÀ€}¯ M‰e AEL‰jußë¸ ‹5žqˆ HŸµ 1ÿ1Àèz: éÿÿÿ耽úÿHBH‰E¸H‹BH…ÀtL9ó„^ÿÿÿé*ÿÿÿH‹E¸fïÀM‰e AEL‰(é]ÿÿÿ „ UH‰åAWM‰ÏAVL• ÿÿÿAUA‰ÕL‰ÒATI‰üSH‰óHìð ‰ôþÿÿL‹uD‰édH‹%( H‰EÈ1ÀÿuL‰•øþÿÿÿV@H‹µøþÿÿI”$p H{(èåüÿÿI‰ZYH…À„g Iƒ¼$ ‹P(H‰Ãt HcÂHÁèI„Ĩ H‹1ÀH£Ñƒ I‹WI;”$° ‚& I‹Œ$¸ H9Êv 1ÀH…É…æ Aƒ¼$Ð t7I‹´$˜ H…öt*H‹{0H…ÿt!H‰•øþÿÿèÌúÿH‹•øþÿÿA‰À1ÀE…À…¤ A€¼$Ô t'I‹„$ð HƒèH9ÐrI‰”$ð I;”$ø ‡¢ ‹…ôþÿÿH‰ÂHƒÀHÁâHÁàHÚHØH9B@t H‹BHH…ÀuHL‰þL‰çè¥ìÿÿH…ÀtxL‰êIƒÅHÁâIÁåHÚJ4+H‹JHfHnÆH‰BHfHnÉflÁ H‰1À @ H‹UÈdH+%( u:HeØ[A\A]A^A_]Ãf. „ 1ÀëÔ @ I‰”$ø éQÿÿÿ IÇ ë·è:»úÿf. „ UH‰åAVAUATSH‰ûHƒìL‹gdH‹%( H‰EØ1ÀM…䄉 M‹l$M…ít[M‹uM…öt0I‹~H…ÿtè±ÿÿÿI‹N(I‹V ¸ H‰ÎHÓàHÁîH÷ÐH!„ò I‹M(I‹U ¸ H‰ÎHÓàHÁîH÷ÐH!„ò I‹L$(I‹T$ ¸ H‰ÎHÓàHÁîH÷ÐH!„ò H‹K(H‹S ¸ H‰ÎHÓàHÁîH÷ÐH!„ò H‹EØdH+%( u HƒÄ[A\A]A^]Ãè6ºúÿf D ó úUI‰ÉH‰åAWAVI‰Î¹ AUL ÿÿÿATI‰üSH‰óHìà dH‹%( H‰EÈ1ÀAPI‰ÐL‰êÿV@I”$p H{(L‰îèâùÿÿZYH…À„ Iƒ¼$ M‹~H‰Ã‹P(t HcÂHÁèI„Ĩ H‹ H£ÐƒÆ M;¼$° ‚¸ I‹„$¸ H…Àt I9LJ¢ Aƒ¼$Ð t#I‹´$˜ H…ötH‹{0H…ÿt è Éúÿ…À…t A€¼$Ô t'I‹„$ð HƒèI9ÇwM‰¼$ð M;¼$ø ‡r HC@H9C@„„ L‹kHM…í„÷ I‹EHPÿL9ús?L‰úfHnÈH)ÂH‹ƒ fHnÂflÁH9ÂwH…ÀuL‰» ƒ H“¨ HƒC8I‹U I‹Efo›o$ H‰BH‰I‹]AE H…Ût^L‹cM…ät3I‹|$H…ÿtè>ýÿÿI‹L$(I‹T$ ¸ H‰ÎHÓàHÁîH÷ÐH!„ò H‹K(H‹S ¸ H‰ÎHÓàHÁîH÷ÐH!„ò I‹M(I‹U ¸ H‰ÎHÓàHÁîH÷ÐH!„ò 1Àë4fL‰öL‰çèÕèÿÿH…Àt@H‹SXHKPH‰CXfHnÁfHnÒfl H‰1ÀH‹UÈdH+%( uvHeØ[A\A]A^A_]øÿÿÿÿëÛf „ M‰¼$ø HC@H9C@…†þÿÿf. „ L‰öL‰çèUèÿÿH…ÀtÀH‹SXH‰CXHƒÃPfHnÃfHnÚflà H‰1Àé{ÿÿÿèD·úÿ @ ó úUI‰ÉH‰åAWAVI‰Î¹ AUL ÿÿÿATI‰üSH‰óHìà dH‹%( H‰EÈ1ÀAPI‰ÐL‰êÿV@I”$p H{(L‰îèòöÿÿZYH…À„ Iƒ¼$ M‹~H‰Ã‹P(t HcÂHÁèI„Ĩ H‹ H£ÐƒÆ M;¼$° ‚¸ I‹„$¸ H…Àt I9LJ¢ Aƒ¼$Ð t#I‹´$˜ H…ötH‹{0H…ÿt è Æúÿ…À…t A€¼$Ô t'I‹„$ð HƒèI9ÇwM‰¼$ð M;¼$ø ‡r HCPH9CP„„ L‹kXM…í„÷ I‹EHPÿL9ús9L‰úfHnÈH)ÂH‹CpfHnÂflÁH9ÂwH…Àu L‰»€ CpH“ˆ HƒC8I‹U I‹Efo±l$ H‰BH‰I‹]AE H…Ût^L‹cM…ät3I‹|$H…ÿtèTúÿÿI‹L$(I‹T$ ¸ H‰ÎHÓàHÁîH÷ÐH!„ò H‹K(H‹S ¸ H‰ÎHÓàHÁîH÷ÐH!„ò I‹M(I‹U ¸ H‰ÎHÓàHÁîH÷ÐH!„ò 1Àë: „ L‰öL‰çèååÿÿH…Àt@H‹ShHK`H‰ChfHnÁfHnÒfl H‰1ÀH‹UÈdH+%( uvHeØ[A\A]A^A_]øÿÿÿÿëÛf „ M‰¼$ø HCPH9CP…†þÿÿf. „ L‰öL‰çèeåÿÿH…ÀtÀH‹ShH‰ChHƒÃ`fHnÃfHnÚflà H‰1Àé{ÿÿÿèT´úÿ @ ó úUI‰ÉH‰åAWAVAUI‰Í¹ ATI‰üSHƒìdH‹%( H‰EÈ1ÀHEÀPAPI‰Ðº èÊöÿÿL‹uÀZYM…ö„w H‰Ã1ÀH…Û„) I‹„$@ I”$@ H9Ðuënf D H‹ H9Ðt`ƒxuòH‹x0E‹~(M‹f H…ÿtIAƒÿÿué f D è{ì H‰ÇH…Àt+L;g uíD;(uçH‹SI‹EHJÿH9ÈvH)ÐI†ˆ @ H‹H‹CfoYj$ H‰BH‰L‹cM…ät^M‹l$M…ít0I‹}H…ÿtèþ÷ÿÿI‹M(I‹U ¸ H‰ÎHÓàHÁîH÷ÐH!„ò I‹L$(I‹T$ ¸ H‰ÎHÓàHÁîH÷ÐH!„ò H‹K(H‹S ¸ H‰ÎHÓàHÁîH÷ÐH!„ò 1ÀH‹UÈdH+%( u8HeØ[A\A]A^A_]Ãf D è{ë H‰ÇH…À„'ÿÿÿL;g uééýþÿÿ¸ÿÿÿÿë¹èx²úÿ „ ó úUH‰åAWI‰÷AVLµ ÿÿÿAUI‰ýL‰÷ATI‰ÌSL‰ÃHìØ H‰•ÿÿÿdH‹%( H‰EÈ1ÀHÇ…ÿÿÿ èL³ L‰âL‰öH‰ßèþ L‹•ÿÿÿ…Àˆ= H…ÿÿÿM‰ÐL‰þM‰áP¹ º L‰ïSè›ôÿÿL‹…ÿÿÿYH‰Ã^M…À„( E1ÿH…À„U Iƒ@8L}€H‹xº L‰þL‰… ÿÿÿèùÆ L‰ùº 1ÀL=±© ¿ L‰þè{ÇúÿHM I‹|$º H‰ÎH‰ÿÿÿè¾Æ º L‰þ1ÀH‹ÿÿÿ¿ èCÇúÿL‹… ÿÿÿº 1ÀH5]© ¿ A‹H(L‰…ÿÿÿèÇúÿL‹…ÿÿÿI‹@H…À„Õ H‹@HH…À„È H`ÿÿÿº L‰ÇH‰ÿÿÿH‰ÎÿÐH‹ÿÿÿº H5© ¿ 1Àè¾ÆúÿI‹D$H+Cˆ fïÀòH*Àº ¹ ¿ ¸ H5ʨ ò^#c$ è~ÆúÿH‹SH…Ò„q H‹CH+BH5¡¨ ˆ| fïÀòH*À¹ º ¿ ¸ ò^×b$ è2ÆúÿA€½à t?èƒ I‰ÅH…Àt<¿ è¡ÉúÿHƒì1ÒM‰èÿ5Z.ˆ L‹ —‡ L‰öL‰ç¹’ èë XZ¿ èoÉúÿH‹H‹CfoÐf$ H‰BH‰L‹cM…ät3I‹|$H…ÿtè~ôÿÿI‹L$(I‹T$ ¸ H‰ÎHÓàHÁîH÷ÐH!„ò H‹K(H‹S ¸ E1ÿH‰ÎHÓàHÁîH÷ÐH!„ò L‰÷èí° H‹EÈdH+%( …· HeØD‰ø[A\A]A^A_]à „ H Åó! éNþÿÿ @ H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀé\þÿÿfº L‰þ¿ 1ÀH û·! èåÄúÿé®þÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéoþÿÿ‹5Àbˆ HuÈ" ¿ 1ÀA¿ÿÿÿÿè“+ é9ÿÿÿA¿ÿÿÿÿé.ÿÿÿ莮úÿff. „ ó úUI‰ÉH‰åAWAVLµ ÿÿÿAUI‰õATM}(I‰Ì¹ SH‰ûHì L‰…øþÿÿdH‹%( H‰EÈ1ÀAPI‰ÐH‰•èþÿÿL‰òÿV@Hƒp L‰öL‰ÿH‰ÂH‰…ðþÿÿèîÿÿY^H…À„Í Hƒ» I‹L$H‰Â‹p(L‹•èþÿÿt HcÆHÁèH„è H‹ H£ðƒ± H;‹° ‚¤ H‹ƒ¸ H…Àt H9Á‡ ƒ»Ð tLH‹³˜ H…öt@H‹z0H…ÿt7L‰•ØþÿÿH‰àþÿÿH‰•èþÿÿè+½úÿH‹•èþÿÿH‹àþÿÿ…ÀL‹•Øþÿÿ…: €»Ô t$H‹ƒð HƒèH9ÁwH‰‹ð H;‹ø ‡Y HBPH9BP„c H‹BXH…À„¦ H‹pH~ÿH9Ïs H)ñHŠˆ H‹PH‹foàc$ H‰QH‰ H‹P H…Ò„“ H‹rH…öthH‹~H…ÿt=L‰•ÐþÿÿH‰µØþÿÿH‰•àþÿÿH‰…èþÿÿèfñÿÿL‹•ÐþÿÿH‹µØþÿÿH‹•àþÿÿH‹…èþÿÿH‹N(H‹~ ¾ I‰ÈHÓæIÁèH÷ÖJ!´Ç H‹J(H‹r º H‰ÏHÓâHÁïH÷ÒH!”þ H‹H(H‹P ¸ H‰ÎHÓàHÁîH÷ÐH!„ò HƒìÿµøþÿÿM‰ÐL‰òM‰á¹ L‰îH‰ßAÿU@L‰æH‰ßèÇÜÿÿI‰ÀXZM…ÀL‰…øþÿÿ„¢ H‹•ðþÿÿL‰öL‰ÿèÐëÿÿL‹…øþÿÿH…ÀI‰Å„z Hƒ» M‹d$‹P(t HcÂHÁèH„è H‹ H£Ðƒ_ L;£° ‚R H‹ƒ¸ H…Àt I9ć= ƒ»Ð t0H‹³˜ H…öt$I‹}0H…ÿtL‰…øþÿÿèóºúÿL‹…øþÿÿ…À… €»Ô t$H‹ƒð HƒèL9àrL‰£ð L;£ø ‡ I‹}XMePM;ePtEH…ÿt@H‹H‹GL‰…øþÿÿfoÎa$ H‰BH‰èïÿÿI‹}XHƒƒ0 Hƒƒ@ L‹…øþÿÿfInÄfHnÏM‰EX1ÀflÁA L‰H‹UÈdH+%( …P HeØ[A\A]A^A_]à € L‰æH‰ßL‰•àþÿÿH‰•èþÿÿè'ÛÿÿH‹•èþÿÿL‹•àþÿÿH…À…Ø ¸ÿÿÿÿë f „ I‹xH…ÿtL‰…øþÿÿèÛîÿÿL‹…øþÿÿI‹H(I‹P ¸ H‰ÎHÓàHÁîH÷ÐH!„ò 1ÀéRÿÿÿ L‰£ø éÕþÿÿ @ H‰‹ø HBPH9BP… üÿÿ L‰æH‰ßL‰•àþÿÿH‰•èþÿÿèwÚÿÿH‹•èþÿÿL‹•àþÿÿH…À„PÿÿÿH‹JhHz`H‰BhfHnÇfHnÑfl H‰éGýÿÿ H‹JhHz`H‰BhfHnÇfHnÙflà H‰é ýÿÿL‰Çèûíÿÿéöþÿÿè!©úÿó úUI‰ÉH‰åAWAVL½ ÿÿÿAUI‰Í¹ ATI‰ôSH‰ûHìà dH‹%( H‰EÈ1ÀAPI‰ÐL‰úÿV@L‰îH‰ßè«ÙÿÿZYH…À„Ä I|$(H“p L‰þI‰Æè¹èÿÿI‰ÄH…À„¨ Hƒ» M‹m‹P(t HcÂHÁèH„è H‹ H£Ðƒ0 L;«° ‚# H‹ƒ¸ H…Àt I9Ň ƒ»Ð t#H‹³˜ H…ötI‹|$0H…ÿt èê·úÿ…À…â €»Ô t$H‹ƒð HƒèL9èrL‰«ð L;«ø ‡í M‹l$XM|$PM;|$PtfM…ítaI‹U I‹EfoÏ^$ H‰BH‰I‹}AE H…ÿtè…ìÿÿI‹M(I‹U ¸ M‹l$XH‰ÎHÓàHÁîH÷ÐH!„ò Hƒƒ0 Hƒƒ@ fInÇfInÍM‰t$X1ÀflÁAM‰u H‹UÈdH+%( ulHeØ[A\A]A^A_]à I‹~H…ÿtèìÿÿI‹N(I‹V ¸ H‰ÎHÓàHÁîH÷ÐH!„ò 1Àë« @ L‰«ø éÿÿÿ¸ÿÿÿÿë”L‰÷è½ëÿÿ¸ÿÿÿÿë…èá¦úÿó úUI‰ÉH‰åAWAVL½ ÿÿÿAUI‰Í1ÉATI‰ôSH‰ûHìà dH‹%( H‰EÈ1ÀAPI‰ÐL‰úÿV@L‰îH‰ßèn×ÿÿZYH…À„Ç I|$(H“p L‰þI‰Æè|æÿÿI‰ÄH…À„« Hƒ» M‹m‹P(t HcÂHÁèH„è H‹ H£Ðƒ3 L;«° ‚& H‹ƒ¸ I9Åv H…À… ƒ»Ð t#H‹³˜ H…ötI‹|$0H…ÿt èµúÿ…À…å €»Ô t$H‹ƒð HƒèL9èrL‰«ð L;«ø ‡ð M‹l$HM|$@M;|$@tfM…ítaI‹U I‹Efo’\$ H‰BH‰I‹}AE H…ÿtèHêÿÿI‹M(I‹U ¸ M‹l$HH‰ÎHÓàHÁîH÷ÐH!„ò Hƒƒ( Hƒƒ@ fInÇfInÍM‰t$H1ÀflÁAM‰u H‹UÈdH+%( urHeØ[A\A]A^A_]Ãf D I‹~H…ÿtèÂéÿÿI‹N(I‹V ¸ H‰ÎHÓàHÁîH÷ÐH!„ò 1Àë¨ @ L‰«ø éÿÿÿ¸ÿÿÿÿë‘L‰÷è}éÿÿ¸ÿÿÿÿéÿÿÿ螤úÿff. „ ó úUI‰ÉH‰åAWAVL½ ÿÿÿAUI‰Í1ÉATI‰ôSH‰ûHìà dH‹%( H‰EÈ1ÀAPI‰ÐL‰úÿV@L‰îH‰ßè ÕÿÿZYH…À„Ç I|$(H“p L‰þI‰Æè,äÿÿI‰ÄH…À„« Hƒ» M‹m‹P(t HcÂHÁèH„è H‹ H£Ðƒ3 L;«° ‚& H‹ƒ¸ H…Àt I9Ň ƒ»Ð t#H‹³˜ H…ötI‹|$0H…ÿt è]³úÿ…À…å €»Ô t$H‹ƒð HƒèL9èrL‰«ð L;«ø ‡ð M‹l$HM|$@M;|$@tfM…ítaI‹U I‹EfoBZ$ H‰BH‰I‹}AE H…ÿtèøçÿÿI‹M(I‹U ¸ M‹l$HH‰ÎHÓàHÁîH÷ÐH!„ò Hƒƒ( Hƒƒ@ fInÇfInÍM‰t$H1ÀflÁAM‰u H‹UÈdH+%( urHeØ[A\A]A^A_]Ãf D I‹~H…ÿtèrçÿÿI‹N(I‹V ¸ H‰ÎHÓàHÁîH÷ÐH!„ò 1Àë¨ @ L‰«ø éÿÿÿ¸ÿÿÿÿë‘L‰÷è-çÿÿ¸ÿÿÿÿéÿÿÿèN¢úÿff. „ ó úUI‰ÉH‰åAWI‰×AVL• ÿÿÿAUI‰Í¹ ATI‰ôSH‰ûHìð L‰…ðþÿÿdH‹%( H‰EÈ1ÀAPI‰ÐL‰ÒL‰•øþÿÿÿV@L‰îH‰ßèºÒÿÿ^L‹•øþÿÿH…À_„N I|$(H“p L‰ÖI‰ÆèÁáÿÿI‰ÄH…À„# Hƒ» I‹U‹H(t HcÁHÁèH„è H‹ H£Èƒh H;“° ‚[ H‹ƒ¸ H9Âv H…À…F ƒ»Ð t1H‹³˜ H…öt%I‹|$0H…ÿtH‰•øþÿÿèë°úÿH‹•øþÿÿ…À… €»Ô t$H‹ƒð HƒèH9ÂwH‰“ð H;“ø ‡ ID$@I9D$@t'I‹D$HH…Àt H‹H‹PI‰FfoÆW$ H‰QH‰ I‹|$XID$PI;D$PtFH…ÿtAH‹H‹WH‰…øþÿÿfoW$ H‰QH‰ èQåÿÿHƒƒ0 I‹|$XHƒƒ@ H‹…øþÿÿfHnÀfHnÏM‰t$XE1äflÁ€»à AL‰7„þ Iƒ½¸ „ð A‹uH‹½ðþÿÿ‰òè«s I‰ÆH…À„G èj HƒìL‰éL‰úI‰Ä‹ƒä E1ÉE1ÀL‰æL‰÷ƒÀPè’§ ZY…À…8 M…䄇 I‹\$I‹$E1ÿIÇD$ I‰\$ H‰…øþÿÿë[ @ H…Ût[L‹kM…ít7I}-H5Ö— H‰½ðþÿÿèC¯úÿ…ÀtH‹½ðþÿÿH5Ò— è,¯úÿ…ÀuA€M+H‹[PIƒÇM‰|$I‰\$ L9½øþÿÿu L‰÷E1äè=™ H‹EÈdH+%( …» HeØD‰à[A\A]A^A_]à „ I‹~H…ÿtèÒãÿÿI‹N(I‹V ¸ E1äH‰ÎHÓàHÁîH÷ÐH!„ò ëž H‰“ø éÝýÿÿ @ A‹M‹5ÂRˆ HŸ¸" 1À¿ è› éiÿÿÿf D ‹5žRˆ H£¸" ¿ 1Àèw é:ÿÿÿL‰÷èJãÿÿA¼ÿÿÿÿé2ÿÿÿèjžúÿf. „ ó úUH‰åAWAVI‰öAUI‰ýATSH‰ÓHƒìHH‰}°¿À H‰u˜dH‹%( H‰EÈ1ÀèµÄ I‰ÇH…À„p H@@ÆE¯M¥p fHnÐIGPfHnÈIG`flÒfHnÀH‹C flÉAW@flÀAOPI‰G ‹C(AG`A‰G(H‹C0I‰G0H‹CI‹^(I‰GIF(H‰E H‰E¸H…Û„Ý @ H‹E°L‹¨p MuðM9ìué0 € I‹FLpðI9Ät;H‰ÞL‰ÿAÿV…ÀtåH‹E¸H‹ŽÃ HBH‰E¸H‹BH…Àt1H‰Ãë¢f. „ H‹E¸H‹ HHH‹@H‰M¸H…À„Ö ÆE¯ ëÏfïÀ€}¯ I‰ AGL‰ztH‹E˜L‰x0H‹u L‰ÿètÍ H‹EÈdH+%( …« HƒÄHL‰ø[A\A]A^A_]ÃH‹E˜fïÀIÇ AGL‰x(ë‹5£Pˆ H¤” 1ÿ1Àè ë©HBH‰E¸H‹BH…Àt>M9ì…_ÿÿÿ H‰ÂH‹@H…ÀuôfïÀI‰AGL‰zé_ÿÿÿHCH‰E¸H‹CH…ÀuÎH‹E¸fïÀI‰ AGL‰8é6ÿÿÿè!œúÿó úUH ,B A‰úHPˆ fHnáfLnêH ï! I¹ s HåOˆ I» k I¸ C H‰åAWfLnòH;ú‡ AVH½ óÿÿfLnúH¶" AUL½ ÷ÿÿL@òÿÿATL¥ óÿÿSH‰óHìø H‰µ òÿÿó~=Ëæƒ H¾ n ó~-S† dH‹%( H‰EÈH«q -~R† ) òÿÿfHnðHÛXˆ fHnÐHWU! flþfHnÈflâH9A )½àñÿÿfHnØfDoÁfHnñHVù‡ fDlÃH ƒ%! fHnÐH µ" fHnéfHnØH^S flòfHnÐH ø‡ flëfHnøH(“ fDoÊfHnØHÒX fDlÏflÓfHnØHß÷‡ fHnøfDoÓH–A fDl×H !F fHnøHîø‡ flßfHnù¹< fHnÀH F fløfHnÀHÅ’ fLnØ1ÀóH«H½`ùÿÿH¹ v L‰ÀóÿÿH‰ óÿÿH “J fLnáH (" H‰½(òÿÿH‰ óÿÿfElåH¹ D fLnêH‰`óÿÿH ?@ H9ø‡ D¥óÿÿfLnáH 3@ fElæH‰€óÿÿfLnòH¹ f H‰ ôÿÿH ‹j! H%´" D¥hóÿÿfEoãfElÝDØóÿÿfLnÙH ²? fElçfElÞfLnúH‰@ôÿÿ¹T óH«D(ôÿÿfDoØH¹ S fElßL‰`ùÿÿH=¦‘ Hº i D¥Èóÿÿ½hùÿÿDxùÿÿfLnßH½àôÿÿH‰@ûÿÿH `÷‡ fLnéH l‘ H‰½òÿÿH‰`ûÿÿ¹H fElÝóH«H v³" DHûÿÿfDoØfLnñH½ üÿÿ¹x L‰…ÀùÿÿfElÞH‰µ úÿÿH‰•àúÿÿL‰àôÿÿL‰…@õÿÿH‰µ õÿÿH‰•`öÿÿD•ÈùÿÿØùÿÿD(úÿÿ•8úÿÿµˆúÿÿ˜úÿÿ¥èúÿÿD…øúÿÿ½èôÿÿDøôÿÿD•HõÿÿXõÿÿD¨õÿÿ•¸õÿÿµöÿÿöÿÿ¥höÿÿÇ…€úÿÿ L‰¥øûÿÿÇ… öÿÿ D…xöÿÿH‰½øñÿÿóH«H é}‡ L‰e¸H=‰m fLnùfLnßH q> L‰ üÿÿfElßfLnéH ½}‡ L‰…@þÿÿfLnñDüÿÿH ³B fDoÙfElÝfLnùH=Vv! H¹ g fAlÏH‰ÀüÿÿH ·õ‡ DüÿÿfLnßH=– fLnéxüÿÿH è±" fHnÏH=mZ fAlÍH‰àüÿÿH uõ‡ fElÞÈüÿÿfLnñfHnÏH ̱" fAlÎH‰@ýÿÿH=á= H Ò}‡ fLnù(ýÿÿfHnÏH "" fAlÏH=µ! fLné¹H ˆýÿÿfHnÏL‰ÿóH«fAlÍHž±" H‰µ þÿÿH‰• ÿÿÿHòÿÿD‰×Dhüÿÿ˜ýÿÿµèýÿÿøýÿÿD•HþÿÿXþÿÿD¨þÿÿ•¸þÿÿ¥ÿÿÿD…ÿÿÿL‰¥÷ÿÿÇ…`üÿÿ Ç… ýÿÿ Ç…€ýÿÿ Ç…àýÿÿ L‰ ÷ÿÿA¹ ½(÷ÿÿfHnøHfŽ flÇH‰…PòÿÿH±" …8÷ÿÿfïÀ)…@òÿÿó~Ñàƒ H‰…`òÿÿHû°" Äàƒ H‰…pòÿÿH5Ž )…òÿÿó~¯àƒ L‰…€÷ÿÿM‰èH‰µà÷ÿÿŸàƒ H‰ÞH‰• øÿÿL‰âH‰…€òÿÿH'±! Ç…@øÿÿ L‰¥XùÿÿHÇ…Xòÿÿ HÇ…hòÿÿ HÇ…xòÿÿ HÇ…ˆòÿÿ H‰…°òÿÿHÇ…¸òÿÿ D•ˆ÷ÿÿ˜÷ÿÿDè÷ÿÿ•ø÷ÿÿµHøÿÿXøÿÿ¥¨øÿÿD…¸øÿÿ)… òÿÿèÆî ‰…òÿÿ…À„× ƒ=ñò‡ uHø±ÿÿH‰Y—† H‹j—† €8iu€xdu€x „i D H‹)—† €8iu€xdu€x „x @ H‹é–† €8iu€xdu€x „t @ H‹©–† €8iu€xdu€x „` @ H‹i–† €8i„3 H‹9–† €8i„C H‹ –† €8i„S H‹… òÿÿL‹0L‰÷è®–úÿH‰ÃHƒø†ð ¸ L‰öH=m H9ÃHFÃH‰ÂH‰…ðñÿÿ謑úÿH‹•ðñÿÿ…À„’ L‰öH=@} 莑úÿ…À… HÿØ ƒ½òÿÿL½PòÿÿH‰²ñ‡ ~'H‹•(òÿÿH‹µ òÿÿE1ÀL‰ù‹½òÿÿèYú …À…Í H‹µ(òÿÿL‰úL5 î‡ Çfñ‡ L‰÷è®ÁÿÿL‰êL‰æL‰÷èðºÿÿè[Çÿÿ‰…òÿÿH‹EÈdH+%( … ‹…òÿÿHeØ[A\A]A^A_]Àxd…Ãþÿÿ€x …¹þÿÿH•† é¨ €xd…³þÿÿ€x …©þÿÿHÒ”† éˆ €xd…£þÿÿ€x …™þÿÿH’”† éh ¸ L‰öH=! H9ÃHFÃH‰Âè_úÿ…À…† HÀ× ƒ½òÿÿLµ`òÿÿH‰ƒð‡ ~'H‹•òÿÿH‹µ òÿÿE1ÀL‰ñ‹½òÿÿè*ù …À… H‹µòÿÿL‰òL=qí‡ Ç7ð‡ L‰ÿèÀÿÿL‰êL‰æL‰ÿèÁ¹ÿÿè,Æÿÿ‰…òÿÿéÌþÿÿ¸ L‰öH=tŠ H9ÃHFÃH‰Âè³úÿ…À„ÿ ¸ L‰öH=g! H9ÃHFÃH‰Âèúÿ…À…¤ HÞÖ ƒ½òÿÿLµ€òÿÿH‰±ï‡ ~#H‹µ òÿÿE1ÀL‰ñL‰ú‹½òÿÿè\ø …À…c Hƒ=tï‡ Çrï‡ „ L‰æL%’ì‡ L‰êL‰çè÷¸ÿÿL‰çL‰òL‰þ虿ÿÿ¿(@ èS· H…À„ H‰§ð‡ ¹ 1ÀI¼$H óH«€=.ï‡ …í è;»ÿÿ‰…òÿÿ…À„â H‹=nð‡ èÑŒúÿé§ýÿÿ‹½òÿÿƒÿ~(LµpòÿÿH‹•øñÿÿH‹µ òÿÿE1ÀL‰ñè‘÷ …À…ö L‰êL‰æH=Üë‡ Ç¢î‡ è=¸ÿÿHÆæ ¹ fo¥ òÿÿf‰ âì‡ H‰Ëë‡ HT¯ %Õë‡ H‰6ì‡ H¿± H‰8ì‡ Hq³ H‰:ì‡ ¶Sî‡ ˆÛu‡ èè§ …À…H è[Ñ èVºÿÿ‰…òÿÿéÖüÿÿL‹5„ì‡ H}ì‡ H‰•øñÿÿI9Ö„š L‰ðë „ H‹ H9Ðt[ƒxuòH‹x0H…ÿtLf „ HcW(H‹=ï‡ H ’H‹—ˆ HTÈ H @ è È H‰ÇH…ÀuÑL‹5 ì‡ L;µøñÿÿ„* H‹•øñÿÿL‰ðë H‹ H9Єù ƒxuîL‹h0M…í„æ L‹µøñÿÿf. „ Iƒ½ˆ „ IcE(º H ªí‡ HÇ…(òÿÿ I‰ÇHÁèD‰ùHÓâH ÃH‹7A$ I‹] H‰…ÀòÿÿH…ÀòÿÿH‰… òÿÿH‹… òÿÿH‹µ(òÿÿD‹d°üH‹Lë‡ L9ðuës D H‹ L9ðtXD;`uòH‹x0H…ÿtIAƒÿÿuéß f D èÇ H‰ÇH…Àt#H;_ uíD9(uçI‹…ˆ H‹—ˆ H9Ð‡Ø Mc}(I‹] Hƒ½(òÿÿ…‡ H‹5Óí‡ I‹½ˆ K¿1ÒH ÆHiÇ' H÷q A‰…° H…Ûu HyH¾@ L‰ïè€Æ I‰ÅH…À…ÄþÿÿL‹5}ê‡ H‹…øñÿÿfïÀ)…0òÿÿI9ÆuéŽ M‹6I9Æ„ Aƒ~uíI‹^0H…Û„ IF(L‰µ(òÿÿL=^ê‡ H‰… òÿÿH…0òÿÿH‰… òÿÿf „ H‰ßèøÅ H‹(òÿÿH‹µ òÿÿH‰ßH‰A0è.¿ H‹5?ê‡ H…ötH‹{0H…ÿt 褜úÿ…À…Œ L‹c D‹k(H‹½8òÿÿM…ä…– H…ÿ„’ Aƒýÿuép è‹Å H‰ÇH…À„v Hƒ uèD;o(uâH‹ƒˆ H‡ˆ ‹ƒ° ‡° Hƒ{ t!HcS(H‹^ì‡ H ’H‹“ˆ HÈH @ H‹…(òÿÿH‹X0H…Û… ÿÿÿI‰ÆI‹N‹53@ˆ H5ƒ 1À¿ è L‹¥8òÿÿM…ä„) H…0òÿÿL-é‡ H‰…òÿÿ € L‰çèÈÄ H‹µòÿÿL‰çH‰…8òÿÿè¾ H‹ ûè‡ H…Û„b L‹5Ëè‡ Häè‡ Æ… òÿÿH‰…(òÿÿM~ðM9îuë] I‹GLxðL9è„× H‰ÞL‰çAÿW…ÀtáH‹…(òÿÿH‹ŽÃ HBH‰…(òÿÿH‹BH…À„ L‹5Zè‡ H‰ÃM~ðM9îu·HCH‰…(òÿÿH‹CH…À„® f D H‰ÂH‹@H…ÀuôfïÀI‰$AD$L‰bL‰çH5(è‡ èƒ» L‹¥8òÿÿM…ä…óþÿÿèŽÌ ¿ èd¤úÿH‹Åê‡ ¾ H=¹é‡ H‹˜@ L‹¨@ L‹°@ è§Ë A‰ÀH‹•ê‡ L‹¸ @ M…ÿˆq fïÛòI*ß¹ º ¿ ¸ H5æƒ f(Ãò(òÿÿò^õ<$ èP úÿM…ÿò(òÿÿ„ý M…öˆÞ fïÀòI*Æò%e<$ òYÄf(Ðò^ÓM…íˆ fïÀòI*ÅòYÄf(Èò^ËH…ÛˆÛ fïÀòH*ÃòYÄò^Ãé¦ H匆 H‹öæ‡ HHH ãæ‡ H‰ äæ‡ H‰XH‰PH‰ éüõÿÿH•Œ† ëÎL%,ÿÿ¿ L‰æ蟋úÿL‰æ¿ è’‹úÿH‹=sé‡ Ç…òÿÿÿÿÿÿèÌ…úÿé¢öÿÿ € è; H‰ÇH…À„WûÿÿH9_ uéé5ûÿÿ @ L;g „¤üÿÿè H‰ÇH…ÿuéL‹¥0òÿÿÆ…òÿÿL‹ òÿÿM…ä„Ò H‹$æ‡ LpðL9øué f D I‹FLpðL9øtjL‰æH‰ßAÿV…ÀtåI‹E ~ZH‹PLhH…Ò„ð I‰Ôë®f „ H‹…(òÿÿH‹HBH‰…(òÿÿH‹BH…À„ M9î„eýÿÿÆ… òÿÿ é(ýÿÿI‹E H‹PLhH…Ò„Ó Æ…òÿÿ ëHÇ…(òÿÿ éÕùÿÿfïÀ€½ òÿÿ I‰ $AD$L‰b„*ýÿÿL‰%]å‡ é ýÿÿH)ÐI‰…ˆ E…ä…¸ HcW(H‹úç‡ Mc}(I‹] H ’H‹—ˆ HTÈH@ éîùÿÿHà€ H‰Hæ‡ éßöÿÿL‰êL‰æH=n㇠èÙ¯ÿÿfo¥àñÿÿH†` H ÈV fHnÃH v` L‹=€ä‡ H5yä‡ )¥ÀòÿÿfHnàH‡9 flÄfHnàH 5! H‰µøñÿÿH‰…ðòÿÿ‹…òÿÿ)…ÐòÿÿfHnÃflÄP‰•àñÿÿ)…àòÿÿI9÷t!L‰øf. „ ‹H H‹ JH9ðuò‰•àñÿÿ‹…àñÿÿ¾ xè©—úÿI‰ÆH…À„p 1ÛL¥Àòÿÿ @ I‹< ègúÿI‰ HƒÃHƒû8uéÇ…òÿÿ L;½øñÿÿ„ fA‹G …ÀtsXÿHÁàD‹¥òÿÿH‰…(òÿÿ‰ òÿÿ1Û H=v8 El$èúÿI‰ÀD‰àAƒÄM‰ÆI‹G H‹<HƒÃèè~úÿK‰îH;(òÿÿuË…òÿÿ‹ òÿÿDX‰…òÿÿM‹?L;½øñÿÿ…uÿÿÿ‹òÿÿƒù„< H‹… òÿÿ‹•òÿÿHƒÀDdÿH‹0‰ÑƒÂHƒÀI‰4ÎD9âuë‹5é9ˆ HÙ~ ¿ 1Àè ‹µàñÿÿ…öt9‹…àñÿÿL‰óL-÷ç! ƒèM|ÆH‹ ‹5«9ˆ L‰ê1À¿ HƒÃè„ I9ßuß‹59ˆ Hÿ; ¿ 1Àèf L‰öD‰çè{üÿ‰…òÿÿé›òÿÿfïÀIÇ$ AD$L‰%w⇠éýÿÿfïÒf(Êf(Âjº A¹ E1íjA¸ ¹ E1ÿ¿ ¸ H5Õ " I¾KY†8ÖÅm4A¼ H ~ èéšúÿXZë D IƒÇIƒÅ(Iÿ „Æ L‰úH=¹ã‡ H‹²ä‡ D‰ùHÁêH×LèH‹H‹p L£ús¿H…ötºHi ' 1ÒH÷öH‰ÂH‰ÆHÁâH)ÂLL‰ÀI÷æI‰ÐIÁè H…öxKfïÀòH*ÆD‰àjL‹ Ž‡† H‰ÞD)Àjº ¿ ÿ5n‡† ò^v6$ P¸ è+šúÿHƒÄ éBÿÿÿfH‰ðƒæfïÀHÑèH ðòH*ÀòXÀë£L-ýz 1À¿ L‰îèï™úÿ€=€â‡ HO| LëŒ! A¹ u HgÈ! E1ÉI‰ÀH Q° H &| º ¿ SH û| H5Ø| jSH ò| jSH ô| jAPP1Àè~™úÿL‰îHƒÄ@¿ A‰Ä1ÀL-É| èa™úÿD‰â¿ 1ÀH‹ Hi‡ H5ðz L%{ è=™úÿL‹5nà‡ M…ö„a D IN@H5ÍÞ‡ I~pH‹1ÒH9Èt € H‹ HƒÂH9ÈuôHƒÁH–( HƒÆHÖᇠH9ùuÈIƒ¾ˆ „ó ¿ èYœúÿI‹N 1Àº L‰î¿ 豘úÿ€=Bᇠ…+ A‹†° fïÀ¹ L‰æº ¿ òH*À¸ ò^µ4$ èp˜úÿI‹†ˆ H…Àˆ¯ fïÀòH*À¹ º H‰Þ¿ ¸ ò^Ø4$ è3˜úÿ€=Äà‡ I‹N0„ H·Æ! A€¾¸ H`› ¿ LX®~ HDÐH5j{ LDÀ1Àèê—úÿ¿ èp›úÿL‰÷踺 I‰ÆH…À…¤þÿÿ¿ èR›úÿH‹=³á‡ è~úÿéìîÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀé<ÿÿÿº H5×z ¿ 1Àè{—úÿëA‹Ž´ º H5=•! 1À¿ èZ—úÿé±þÿÿAƒü…SóÿÿHcW(H‹8ᇠMc}(I‹] H ’H‹—ˆ HTÈH@ é,óÿÿL‰øL‰úfïÛHÑèƒâH ÐòH*ØòXÛéwöÿÿfïÀH‹…øñÿÿ)…0òÿÿé€óÿÿI‹D$Ml$H…À„@ H‰ÂH‹@H…ÀuôfïäH‰cH‰ZH‹µ òÿÿH‰ßè6± é)ôÿÿL‰æL‰ïèö× f D HYƒ† é¯öÿÿH-ƒ† é£öÿÿH‹…(òÿÿfïÀI‰ $AD$L‰ éYõÿÿ L‰ðAƒæfïÀHÑèL ðòH*ÀòXÀé öÿÿHÇ fïäH‰0òÿÿcH‰8òÿÿébÿÿÿH‰ØƒãfïÀHÑèH ØòH*ÀòXÀéöÿÿL‰èAƒåfïÀHÑèL èòH*ÀòXÀéÓõÿÿD‹¥òÿÿéãùÿÿfï䀽òÿÿ L‰#cH‰Xu“éüþÿÿÇ…òÿÿÿÿÿÿéÜìÿÿL‰þL‰÷èöÖ è‘úÿfïäL‰#cI‰] éÈþÿÿÇ…òÿÿôÿÿÿé©ìÿÿf D ‹5f3ˆ H›" 1ÿ1ÀèBü Ç…òÿÿÿÿÿÿé~ìÿÿH‹µøñÿÿL‰÷è”Ö H‹µ(òÿÿL‰ÿè…Ö H‹µòÿÿL‰÷èvÖ f D ó úUH‰åHƒìdH‹%( H‰Eø‹FD9GD—ÀH‹UødH+%( uɶÀÃèÕ~úÿ D ó úUH‰åHƒìdH‹%( H‰Eø‹FH9GH—ÀH‹UødH+%( uɶÀÃè•~úÿ D ó úUH‰åHƒìdH‹%( H‰EøH‹FXH9GX—ÀH‹UødH+%( uɶÀÃèS~úÿ ó úUH‰åHƒìdH‹%( H‰EøH‹F`H9G`—ÀH‹UødH+%( uɶÀÃè~úÿ ó úUH‰åHƒìdH‹%( H‰EøH‹FpH9Gp—ÀH‹UødH+%( uɶÀÃèÓ}úÿ ó úU1ÉH‰åHƒìH‹WhdH‹%( H‰Eø1ÀH‹FhHƒúÿHDÑHƒøÿHDÁH9—ÀH‹UødH+%( uɶÀÃè|}úÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹ˆˆ H‹ H…ÀtH‹UødH+%( u Éÿàf D H‹EødH+%( uÉ1ÀÃè}úÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹(ˆ H‹@H…ÀtH‹UødH+%( uÉÿà D H‹EødH+%( uÉ1ÀÃè¸|úÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹Èˆ H‹@H…ÀtH‹UødH+%( uÉÿà D H‹EødH+%( uÉ1ÀÃèX|úÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹hˆ H‹@H…ÀtH‹UødH+%( uÉÿà D H‹EødH+%( uÉ1ÀÃèø{úÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹ˆ H‹@ H…ÀtH‹UødH+%( uÉÿà D H‹EødH+%( uÉ1ÀÃè˜{úÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹¨ˆ H‹@(H…ÀtH‹UødH+%( uÉÿà D H‹EødH+%( uÉ1ÀÃè8{úÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃèÿzúÿff. „ @ UH‰åAWI‰ÿAVAUATSH‰óHƒì‹V¾ÿÿÿÿdH‹%( H‰EÈH‹íˆ L¨ L‰ïè>N H…À„Õ I‰Æèýã HƒìL‰úE1ÉI‰Ä‹RB† E1ÀH‰ÙL‰æL‰÷Pè(‚ L‰÷A‰Çèmt XZE…ÿ…’ M…ä„É I‹\$I‹$1ÀE1öIÇD$ I‰\$ ëB L‰ïè0Œ „À…ˆ I‹L$ I‹D$I‹$H‹3iö냵€H‰ËI1öH‹[PHƒÀI‰D$I‰\$ H9Ðt+H…Ût&AƒÇD9=¨A† }×Hƒ{ H‹3u H‰Ùë¼ IÇÆÿÿÿÿH‹EÈdH+%( u/HeØL‰ð[A\A]A^A_]à „ I‹\$ I‹D$I‹$ë…E1öëÂè†yúÿf D ó úUH‰÷H‰åAWAVAUATSHƒì(dH‹%( H‰EÈ1ÀèäqúÿH‰E¸H…À„ÿ H]ÀL%AŒ! H‰ÇH‰ÚL‰æè¾yúÿI‰ÇH…À„P L-s L‰þL‰ïè͈úÿ…À„L L‰þH=s 趈úÿ…À„F L‰þH=ôr 蟈úÿ…À„ L‰þH=þr 興úÿ…À„ö L‰þH=Ír èqˆúÿ…À„ L‰þH=¿r èZˆúÿ…À„Ï L‰þH=²r èCˆúÿ…À„É L‰þH=‹r è,ˆúÿ…À„Ð L‰þH=‘r èˆúÿ…À„ L‰þH=ƒr èþ‡úÿ…À„¬ L‰þH=ur èç‡úÿ…À„U L‰þH=fr èЇúÿ…À„ˆ L‰þH=Wr 蹇úÿ…À„. L‰þH=Lr 袇úÿ…À„d L‰þH=Ar 苇úÿ…À„ L‰þH=5r èt‡úÿ…À„@ L‰þH=)r è]‡úÿ…À„3 ‹5“+ˆ L‰ù1ÿ1ÀHr A¼ÿÿÿÿèfô H‹}¸èÍsúÿH‹EÈdH+%( … HƒÄ(D‰à[A\A]A^A_]ø H@H¥Âƒ D‹4ÂAƒþÿt–‹µ ˆ H‹=¾ ˆ pHcöHÁæèßpúÿH…À„® Hc ˆ H‰Ú1ÿq‰5 ˆ L‰æD‰4ˆH‰ƒ ˆ ènwúÿI‰ÇH…À…ºýÿÿE1äéTÿÿÿ¸ 냸 éyÿÿÿ1Àérÿÿÿ¸ éhÿÿÿ¸ é^ÿÿÿ¸ éTÿÿÿ¸ éJÿÿÿ¸ é@ÿÿÿ¸ é6ÿÿÿ¸ é,ÿÿÿ¸ é"ÿÿÿ¸ éÿÿÿA¼ÿÿÿÿé×þÿÿèHvúÿAƒÌÿéÒþÿÿff. „ @ ó úUH‰÷H‰åAWAVAUATSHƒìdH‹%( H‰EÈ1Àè”núÿH…À„T LuÀH õˆ! H‰ÇI‰ÇL‰òH‰ÞèovúÿI‰ÅH…Àumé f‹fÿ‡ H‹={ÿ‡ pHcöHÁæè„oúÿH…À„è Hc@ÿ‡ L‰çJ‰ 4ÿ‡ I‹L$H‰ ÐH‰@ÿ‡ èóV L‰òH‰Þ1ÿèvúÿI‰ÅH…À„¢ 1öL‰ïèU I‰ÄH…ÀthH‰Çè`S …À‰xÿÿÿ‹5F)ˆ L‰é1ÿ1ÀH’" è ò L‰çA¼ÿÿÿÿè‘V L‰ÿèyqúÿH‹EÈdH+%( uiHƒÄD‰à[A\A]A^A_]à „ ‹5î(ˆ L‰é1ÿ1ÀH†o A¼ÿÿÿÿèÁñ ë® € E1ä뢋5Á(ˆ H}o 1ÿA¼ÿÿÿÿè™ñ ë†AƒÌÿëˆèœtúÿff. „ ó úUH‰÷H‰åAWAVAUATSHƒì(dH‹%( H‰EÈ1ÀèôlúÿH‰E¸H…À„Ö LmÀL%Q‡! H‰ÇL‰êL‰æèÎtúÿI‰ÇH…Àtff D L‰ÿè8wúÿHxI‰Æ蜆úÿH‰ÃH…ÀtmL‰þHxIVè¤múÿL‰êL‰æ1ÿH‹]|† H N|† H‰ O|† H‰ H‰CH‰èhtúÿI‰ÇH…Àu H‹}¸è'púÿ1ÀH‹UÈdH+%( u:HƒÄ([A\A]A^A_]Ë5¥'ˆ Han 1ÿ1Àèð H‹}¸èèoúÿ¸ÿÿÿÿ뼃Èÿë·èwsúÿ € ó úUH‰÷H‰åAWAVAUATSHƒì8dH‹%( H‰EÈ1ÀèÔkúÿH…À„1 Lu¸H 5†! H‰ÇI‰ÅL‰òH‰Þè¯súÿI‰ÄH…Àt~L}Àº L‰þL‰çèƒúÿH‰E¨H‹EÀ€8 …’ ‹€ü‡ H‹=ü‡ pHcöHÁæè¦lúÿH‹U¨H…À„ Hc Vü‡ q‰5Mü‡ H‰ÈH‰Vü‡ L‰òH‰Þ1ÿè1súÿI‰ÄH…Àu†E1äf D L‰ïèènúÿH‹EÈdH+%( ujHƒÄ8D‰à[A\A]A^A_]à € L‰çèèjúÿI‰ÄH…Àtv‹âû‡ H‹=óû‡ pHcöHÁæèlúÿH…Àt.HcÀû‡ J‰ ·û‡ L‰$ÐH‰Äû‡ éaÿÿÿè rúÿAƒÌÿéyÿÿÿ‹5ÿ%ˆ 1ÿH¹l èÝî L‰çèEnúÿA¼ÿÿÿÿéJÿÿÿ‹5Ø%ˆ H”l 1ÿ1Àè´î ëÝ‹5À%ˆ H|l 1ÿèžî ëÇff. „ UH‰åAWAVAUATSH Üv† Hƒì(dH‹%( H‰EÈ1À@„ÿH x† HDØH‹H…ö„ H‰÷HC(H…Òt fHnÀHƒÀ8flÀ@ÈHƒxØ uèèÃiúÿH‰E¸H‰EÀH…À„3 LmÀL%'! € L‰æL‰ïèÅ…úÿI‰ÇH…À„© H‹;H…ÿtNI‰ÞL‰þ覀úÿ…Àu2IF(I;F(uÈH‹ y† H y† H‰ y† I‰V(I‰N0H‰ë¦f D I‹~8IƒÆ8H…ÿuµ‹5¡$ˆ L‰ù1ÿ1ÀHqk A¼ÿÿÿÿètí H‹}¸èÛlúÿH‹EÈdH+%( …„ HƒÄ(D‰à[A\A]A^A_]Ãf D E1äëÇ H…ÒtLH‹„x† H5ux† D H‰ÂH‰s(HC(H‰ÙH‰S0HƒÃ8Hƒ; H‰uáH‰Rx† E1äH‰q(H‰Q0H‰é|ÿÿÿE1äétÿÿÿA¼ôÿÿÿéiÿÿÿèßoúÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u"‹OD‹FDH”j 1ÀH‹=Où‡ ¾ Éétnúÿèoúÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u"‹OD‹FHH4j 1ÀH‹=ïø‡ ¾ Éénúÿè oúÿff. „ @ UHÍm H ëm fHnÂH‰åAVAUATSHƒì0dH‹%( H‰EØH±m €=Ï"ˆ fHnÐHò±! flÂfHnØ)E°fHnÁflÃ)EÀ… ‰ó…ö„ü ‹Û÷‡ Ñ÷‡ A‰üÐ÷‡ Î÷‡ u‹~"ˆ …ÀŽÑ H‹ +ø‡ º ¾ H=\i L5“÷‡ Lm°èš†úÿA‰ØD‰á¾ H‹=ø÷‡ HOi 1ÀèmúÿfïÀfïÉH‹=Û÷‡ ò*ËHBi ¾ 1ÛòA*ĸ L%=i ò^ÁòY, $ è×lúÿº( H‹ ›÷‡ ¾ H=׊" è†úÿI‹LÝ E‹žL‰â1ÀH‹=u÷‡ ¾ HƒÃè—lúÿHƒûu×H‹EØdH+%( u HƒÄ0[A\A]A^]Ãè€múÿó úUH‰åHƒìH‹NhdH‹%( H‰Eø1À‹GH‹=÷‡ Hƒùÿ„¥ …À„£ H…ÉxpfïÀóH*Áó “,$ Lxh /Èvó ƒ,$ Lu©! /ȇ“ H‹UødH+%( … ÉHýH@h ¾ ¸ ó^ÁóZÀéÆkúÿf D H‰ÊH‰ÎfïÀHÑêƒæH òóH*ÂóXÀéxÿÿÿ € 1É…ÀuzH‹EødH+%( …› ÉHÙ^! ¾ 1Àékkúÿ ó Ü+$ L©Î! /ȆUÿÿÿó È+$ L‚o! /Ȇ=ÿÿÿó +$ /ÈwL]o! é$ÿÿÿ € H‹UødH+%( u%ÉDPýI‰È¾ L $! D‰Ñ1ÀHUg éäjúÿèïkúÿff. „ @ ó úUH‰åATS‰ûHƒìL‹% õ‡ dH‹%( H‰Eè1ÀM…äuëBfI‹D$IBD$I‰ÄH…Àt-A;\$uæH‹EèdH+%( …¾ HƒÄL‰à[A\]à € ¿0 èú‘ I‰ÄH…Àt~ID$ A‰\$H5%õ‡ fHnÀH‹õ‡ flÀAD$ H…ÀtK‹P9ÓsH‹PHHH…ÒtH‰Ð‹R9ÓrévãH‹PHHH…ÒuçfïÀI‰$L‰çAD$L‰!è|› éQÿÿÿ1ÀH‰ñëÛ‹5Þ ˆ H8f 1ÿ1Àèºç é/ÿÿÿèÀjúÿó úUL‰ÇH‰åAWI‰÷AVI‰ÎAUATI‰ÔHƒì‹R A‹t$dH‹%( H‰EØ1Àè> H…ÀtEI‰ÅI‹†° E1ÿH…Àt L‰æL‰÷ÿÐA‰ÇL‰ïèZd H‹EØdH+%( u5HƒÄD‰øA\A]A^A_]ÃA‹‹55 ˆ ¿ 1ÀH›Ö! A¿ÿÿÿÿèç ë¼èjúÿó úUH‰åAUATI‰ôSHƒìL‹odH‹%( H‰EØ1Àè4úÿ1ÒHuÐL‰çÇ H‰ÃèÍyúÿH‹UЀ: u,D‹E…Àu$I‰E H‹EØdH+%( u2HƒÄD‰À[A\A]]à ‹5– ˆ L‰á1ÿ1ÀHe èoæ A¸ÿÿÿÿë¿èriúÿfó úUH‰åAWAVAUI‰õATSHƒìL‹wdH‹%( H‰EÈ1Àè~úÿ1ÒHuÀL‰ïÇ H‰ÃèIzúÿI‰ÄH‹EÀ€8 ueD‹;E…ÿu]M…äx0è{ H˜L9à|$M‰&H‹EÈdH+%( uFHƒÄD‰ø[A\A]A^A_]ÃL‰áHŽd ‹5Ô ˆ 1ÿ1ÀA¿ÿÿÿÿè±å ë¾ € L‰éHId ëÖè§húÿ € ó úUH‰åATSHƒìH‹_dH‹%( H‰Eè1ÀH…öt;I‰ôH5×–~ L‰çèGúÿH‰ ò‡ H…Àt)L‰#1ÀH‹UèdH+%( uHƒÄ[A\]øÿÿÿÿëáè2húÿ‹50 ˆ L‰áHøc 1ÿè å ƒÈÿëÀf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀèPˆ …Àx@H‹ò‡ º H5É´ƒ H‹¸([ èmâ H‹öñ‡ º H5Š´ƒ H‹¸([ èNâ 1ÀH‹UødH+%( uÉÃè–gúÿf D UH‰åAWAVAUL-×ð‡ ATSHƒì(dH‹%( H‰EÈ1ÀHÇE¸ H‹9ñ‡ H‹U¸L‹4M…ö„ „ €=ñ‡ tA‹F|…ÀukI‹] L‹=Œð‡ M‰ìH…Ûu ë9f. „ L`H‹@H…Àt"H‰ÃHsðL‰÷Aÿ×…ÀI‹$uÞL`H‹@H…ÀuÞI~fïÀI‰^L‰îAFI‰<$èT— M‹6M…ö…xÿÿÿHƒE¸H‹E¸H= € …CÿÿÿH‹EÈdH+%( uHƒÄ([A\A]A^A_]Ãè€fúÿó úUH‰åATS‰û¿0 HƒìdH‹%( H‰Eè1ÀèêŒ I‰ÄH…Àtn‰XH@ H5ð‡ L‰çfHnÀIÇ$ flÀL‰%ýï‡ AD$ fïÀAD$è – H)úÿÿH‰Zn† H‹EèdH+%( u+HƒÄL‰à[A\]à € ‹5Þˆ H8a 1ÿ1Àèºâ ëÆèÃeúÿ U¹( ºÿÿÿÿ1öH‰åAWAVAUA‰ýH½pþÿÿATSHìØ ó~ž † dH‹%( H‰EÈ1À° † óH«H®úÿÿÆE HpþÿÿH‰…pþÿÿH… H½ þÿÿ)…þÿÿó~· † H‰…€þÿÿH!ýÿÿfHnàH‡ flÄH‰… ÿÿÿH‹³"ˆ )…ÿÿÿfïÀH‰… þÿÿ¶+î‡ …8þÿÿ…Hþÿÿˆ…BþÿÿÇ…Hþÿÿ …(þÿÿ…Xþÿÿèùø H‰òî‡ H= ðÿÿ‡„ Hx@ÆÆJ‡ è&t €½@þÿÿ ueH‹=Æî‡ H5u` è* „Àt`H‹¯î‡ º H5c±ƒ H‹¸([ èß …À…ê H‹ˆî‡ º H5 ±ƒ H‹¸([ èàÞ …À…à H‹5í‡ 1ÿèŠòÿÿ…ÀtAÇ… þÿÿêÿÿÿH‹=Eî‡ èü H‹EÈdH+%( … ‹… þÿÿHÄØ [A\A]A^A_]ÃH‹=Žj† L‹%'l† H…ÿ„t H wj† ëH‹{8HƒÃ8H…ÿ„Z L‰æèlsúÿ…ÀuãH‹CH‰í‡ HC(H;C(„? €=\í‡ t Çìì‡ H‹=¥í‡ èp ‰… þÿÿ…À…Fÿÿÿè ¥ E„í„I €=€ì‡ … €=rì‡ „F H‹ óì‡ º# ¾ E1íH=W€" H pì‡ èc{úÿ H‹éì‡ N‹<(M…ÿ„2 @ €=Æì‡ t A‹O|…É… L‹3H‰ØM…ö„â M‹g0M…äuCéÀ f D L‰çèxrúÿ‰Â…Àu81ÒI‹FI9G(’Â…ÒIvIFHDÆH‹H…Ò„™ I‰ÖI‹v H…öu¿º Áê ëЋ5sˆ Hw" 1ÿ1ÀèOß é4þÿÿ‹5Xˆ L‰á1ÿ1ÀH8^ è1ß Ç… þÿÿêÿÿÿéþÿÿ‹50ˆ HUU" 1ÿ1Àè ß ‹Fì‡ ‰… þÿÿéûýÿÿE1ö€=Öë‡ L-Zë‡ „# @ H‹Éë‡ N‹<0M…ÿ„ú @ I‹] L‰èH…Ût?M‹g0M…äu ëiL‰çèxqúÿ…ÀtcHCyH‹H…ÉtH‰ËH‹s H…öuÚH‹KHCH…ÉuçIfïÀI‰_L‰îAGH‰8è’ é~ @ H‹SHCH…ÒtÎH‰ÓHƒ{ uéóA~GDó~K4I‹G`HCPfþÁH‰CPfpØåf~ÚfÖC4…Òt ‰Ñ1ÒH÷ñH‰CHI‹GhH9CXvH‰CXI‹GpH9C`sH‰C`A‹Gx ChAÇG| M‹?M…ÿ… ÿÿÿIƒÆIþ € …áþÿÿè<ùÿÿ€=Áˆ „) H‹ê‡ H…À„¤ HM°E1äÇ…þÿÿ L=ïé‡ H‰þÿÿL-Éh† Ç…þÿÿ € H‰ÃH‹@H…ÀuôL‰þH‰ßAƒÄè’ ‹C4ƒ{hƒþÿÿÿ…À…ò H‹˜é‡ H…Àu˽þÿÿD‰æè ñÿÿé üÿÿ „ I‹G(I9FwI‹VIFH…ÒtI‰ÖIƒ~ tßI‹VIFH…ÒuéIfïÒM‰wH‰ÞAWH‰8èf M‹?M…ÿ…ÒüÿÿIƒÅIý € …©üÿÿH‹ é‡ H…À„ûÿÿL=úè‡ L-Æ[ H‰ÃH‹@H…ÀuôL‰þH‰ßè´‘ H‹KL‹C L‰êH‹=2é‡ ¾ 1ÀèV^úÿH‹·è‡ H…Àu¿é9ûÿÿH‹…þÿÿfïÀÇ@ L‹s ) L‰÷èDbúÿHƒø‡± €=÷è‡ …… H‹=Öè‡ L‰ñ1ÀHƒëHZ[ ¾ èì]úÿI‹E LpØL9èt(L‰÷H‰ÞAÿV H‹5žè‡ ¿ ètoúÿI‹F(LpØL9èuØH‹5€è‡ ¿ èVoúÿƒ…þÿÿ‹…þÿÿ;c&† ŒVþÿÿé]þÿÿ‹sH‹=¾è‡ èÙ H‰Çè‘] I‰Æé\ÿÿÿL‰öL‹µþÿÿº L‰÷è¢Yúÿº.. ÆEÂ.f‰UÀé3ÿÿÿH‹‘f† H ‚f† H‰ƒf† H‰K(H‰S0H‰éœúÿÿH‹=äç‡ H (Z H+Z 1À¾ H )Z èó\úÿH=Ôç‡ è– I‰ÅH…À„ÏùÿÿA‹uH‹=è‡ è+ H‰ÇI‰Æèà\ A‹MH‰ÚH‹=‚ç‡ I‰À¾ 1Àè£\úÿL‰ïè‹– L‰÷I‰Åè W M…íu°ézùÿÿH‹=Oç‡ H T HÕY 1À¾ L-³e† L5–U èW\úÿH‹ e† HXØL9èt*‹KL‹CL‰ò¾ H‹=ç‡ 1Àè*\úÿH‹C(HXØL9èuÖH‹ ææ‡ º ¾ H=Ô ! è`uúÿéLüÿÿÇ…þÿÿ E1äé¾üÿÿèô\úÿ‹5òˆ H Y 1ÿ1ÀèÎÙ Ç… þÿÿÿÿÿÿé³øÿÿff. „ @ ó úUH‰åHƒìH‹N`dH‹%( H‰Eø‹GH‹=Yæ‡ …À„ H…Ɉ fïÀó à$ óH*Á/Ȇ³ ó Î$ /Ȇ ó Á$ /Ȇ ó ´$ /Ȇ ó “$ LU_! /ÈvsH‹UødH+%( …è ÉDPýI‰È¾ L D‰Ñ1ÀHPW éßZúÿ € H‰ÊH‰ÎfïÀó :$ HÑêƒæH òóH*ÂóXÀ/ȇMÿÿÿLW H‹UødH+%( uyÉHýHíV ¾ ¸ ó^ÁóZÀésZúÿ H‹EødH+%( uEÉH»M! ¾ 1ÀéMZúÿ D L²—! ë› € L½! ë‹ € Lb^! éxÿÿÿè'[úÿ € ó úUH‰åHƒìH‹NpdH‹%( H‰Eø‹GH‹=¹ä‡ …À„ H…Ɉ fïÀó @$ óH*Á/Ȇ³ ó .$ /Ȇ ó !$ /Ȇ ó $ /Ȇ ó ó$ Lµ]! /ÈvsH‹UødH+%( …è ÉDPýI‰È¾ L D‰Ñ1ÀH°U é?Yúÿ € H‰ÊH‰ÎfïÀó š$ HÑêƒæH òóH*ÂóXÀ/ȇMÿÿÿLdU H‹UødH+%( uyÉHýHMU ¾ ¸ ó^ÁóZÀéÓXúÿ H‹EødH+%( uEÉHL! ¾ 1ÀéXúÿ D L–! ë› € Lá»! ë‹ € LÂ\! éxÿÿÿè‡Yúÿ € ó úUH‰åHƒìH‹NXdH‹%( H‰Eø‹GH‹=㇠…À„ H…Ɉ fïÀó $ óH*Á/Ȇ³ ó Ž$ /Ȇ ó $ /Ȇ ó t$ /Ȇ ó S$ L\! /ÈvsH‹UødH+%( …è ÉDPýI‰È¾ L ß D‰Ñ1ÀHT éŸWúÿ € H‰ÊH‰ÎfïÀó ú$ HÑêƒæH òóH*ÂóXÀ/ȇMÿÿÿLÄS H‹UødH+%( uyÉHýHS ¾ ¸ ó^ÁóZÀé3Wúÿ H‹EødH+%( uEÉH{J! ¾ 1Àé Wúÿ D Lr”! ë› € LAº! ë‹ € L"[! éxÿÿÿèçWúÿ € ó úUH.T H‰åAVI‰þAUI‰õATSHƒìdH‹%( H‰EØ1Àè,™ ‹ ᇠI‰Äƒù„² A‹E …É„N ƒù… Hºëƒµ€F†ÈaH‹ TᇠE1ÀH¯ÐHÁê4H‹ ÑH…Éuéà H‹ H…É„Ü H9A(uîH‹ ᇠA‹U H…ÛuéÁ H‹CHBCH‰ÃH…À„« ;SuæH‹{ Ls L9÷uéÔ @ H‹?L9÷„Ä L;g uîD‹GAƒø„8 E…Àt=AƒèAƒø‡÷ ‹Ax…Àuƒý߇ ÇAx H‹H‹GH‰BH‰èÿRúÿE1À @ H‹EØdH+%( …% HƒÄD‰À[A\A]A^]à D E1ÀëÓ ‹5f ˆ H¿R 1ÿ1ÀèBÓ A¸êÿÿÿë²f. „ L‰àé³þÿÿ „ ¿0 èº| H…À„ž H‹S fInÎL‰` E1ÀÇ@ fHnÂH‰BflÁ H‰C éUÿÿÿ D L‰îL‰÷èíÚÿÿéSþÿÿ „ H‹A`‹qD1ÒÇG E1ÀƒÆH÷ö‰qDH‰AXéÿÿÿ H‹A`I‹UH+WHÐH‰A`H9QhvH‰QhH9Qps¹H‰Qp볋5} ˆ H×P 1ÿè[Ò A¸ôÿÿÿéÈþÿÿè[Uúÿff. „ ó úUH‰åHƒìH‹ ߇ dH‹%( H‰EøH¸ëƒµ€F†ÈaH¯ÇHÁè4H‹ÂH…Àu ë H‹ H…ÀtH9x(uòH‹UødH+%( uÉÃèìTúÿff. „ ó úUH‰åAWI‰÷AVAUA‰ÕATSH‰ûHƒìH‹›Þ‡ dH‹%( H‰EÈH¸ëƒµ€F†ÈaH¯ÇHÁè4L4ÂM‹&M…äuë>f D M‹$$M…ät/I9\$(uðH‹EÈdH+%( …“ HƒÄL‰à[A\A]A^A_]à ¿€ èÚz I‰ÄH…ÀtNH‰X(L‰ÿèÂLúÿI‰D$0H…Àt(I‹E‰l$PIÇD$hÿÿÿÿI‰$H…ÀtL‰`M‰&M‰t$ëˆL‰çèXPúÿ „ ‹5îˆ 1ÿ1ÀE1äHAO èÇÐ éZÿÿÿèÍSúÿff. „ fó úUH= H‰åAVAUI‰ýATI‰ôSHƒìdH‹%( H‰EØ1ÀèÜ“ L‰ïHP L‰æI‰Æè÷” ‹ á܇ A‹|$ H‰Ã…ÉtEƒùtC‹5^ˆ H·O 1ÿ1Àè:Ð ¸êÿÿÿH‹UØdH+%( …H HƒÄ[A\A]A^]à D H‰ÇL‰ö1Òè3þÿÿI‰ÆH…À„ A‹|$ ÿT[† I‰ÅH…À„ü H‹x L` I9üu ëyH‹?I9ütpH;_ uò‹Gƒø„¦ L…À„wÿÿÿƒèƒøwAA‹Fx…ÀuƒñÛ‡ AÇFx D H‹GH‹H‰BH‰èåNúÿ1Àé9ÿÿÿf D ƒøt¿AƒFLëÔ @ ¿0 èòx H…ÀtQI‹U fInÌÇ@ H‰X fHnÂH‰BflÁ I‰E 1Àéåþÿÿf. „ ƒo(A‹VLt£ƒÂ1ÀA‰VLéÃþÿÿ‹5ˆ H`M 1ÿèäÎ ¸ôÿÿÿé¥þÿÿèåQúÿ D ó úUH] H‰åAWAVAUI‰ýATI‰ôSHƒìdH‹%( H‰EÈ1Àèú‘ L‰ïH"N L‰æI‰Æè“ ‹ ÿÚ‡ A‹|$ H‰Ã…ÉtCƒùtA‹5|ˆ HÕM 1ÿ1ÀèXÎ ¸êÿÿÿH‹UÈdH+%( …= HƒÄ[A\A]A^A_]ÃH‰Ç1ÒL‰öèSüÿÿI‰ÇH…À„ A‹|$ ÿtY† I‰ÆH…À„ó H‹x Lh I9ýu ëaH‹?I9ýtXH;_ uò‹Gƒø† ƒø …À„vÿÿÿƒøutA‹Gx…Àuƒ Ú‡ AÇGx H‹GH‹H‰BH‰è Múÿ1Àé@ÿÿÿ ¿0 è*w H…Àt`I‹V fInÍÇ@ H‰X fHnÂH‰BflÁ I‰F 1ÀéÿþÿÿfA‹GH1ÒÇG HI‹G`A‰OHH÷ñI‰GXI‹D$H‰G1ÀéÎþÿÿ‹5/ˆ H‰K 1ÿè Í ¸ôÿÿÿé°þÿÿèPúÿff. „ ó úUH} H‰åAWAVAUI‰ýATI‰ôSHƒìdH‹%( H‰EÈ1Àè L‰ïHBL L‰æI‰Æè5‘ ‹ Ù‡ A‹|$ H‰Ã…ÉtCƒùtA‹5œˆ HõK 1ÿ1ÀèxÌ ¸êÿÿÿH‹UÈdH+%( … HƒÄ[A\A]A^A_]ÃH‰ÇL‰ö1ÒèsúÿÿI‰ÆH…À„\ A‹|$ ÿ”W† I‰ÇH…À„E H‹x Lh I9ýuéž f D H‹?I9ý„Œ H;_ uî‹GƒøVƒøÅ …À„jÿÿÿƒø„´ I‹t$A‹VHÇG 1ÀAƒFD…Òt I‹F`‰Ñ1ÒH÷ñI‰FXH‰w1Àé,ÿÿÿ € ƒøu¿I‹t$H‰ðH+GIF`I9FhwMI9Fps¨I‰Fp뢿0 è u H…ÀtrI‹W fInÍÇ@ H‰X fHnÂH‰BflÁ I‰G 1Àé¿þÿÿfI‰Fhëf. „ A‹Fx…Àuƒeׇ AÇFx H‹GH‹H‰BH‰èfJúÿ1Àé|þÿÿ‹5ýˆ HWI 1ÿèÛÊ ¸ôÿÿÿé^þÿÿèÜMúÿff. „ ó úUHM H‰åAWAVAUI‰ýATI‰ôSHƒì(dH‹%( H‰EÈ1Àèê HJ L‰æL‰ïI‰Æè L‰ïHÍ? L‰æH‰ÃèðŽ ‹ ÚÖ‡ A‹|$ H‰E¸…ÉtEƒùtC‹5Vˆ H¯I 1ÿ1Àè2Ê ¸êÿÿÿH‹UÈdH+%( …’ HƒÄ([A\A]A^A_]à H‰ß1ÒL‰öè+øÿÿI‰ÅH…À„] A‹|$ ÿLU† I‰ÇH…À„F H‹x Lp I9þué† f D H‹?I9þtxH;_ uò‹Gƒø„æ \ƒø~7A‹Ex…ÀuƒàÕ‡ AÇEx H‹GH‹H‰BH‰èåHúÿ1ÀéAÿÿÿf D …ÀybI‹D$AƒE@H‰G1Àé"ÿÿÿ € ƒøt¤ëÝ¿0 èÚr H‰ÇH…À„„ Ç@ fInÎH‰X I‹G fHnÀH‰xflÁI‰ ‹U¸…Òu ÇG ëŽföE¸tAƒETöE¸tAƒEPÇG ÇG( AƒEDé^ÿÿÿföE¸„ÿÿÿƒG(1ÀAƒEDéyþÿÿ‹5´ÿ‡ HG 1Àè’È ¸ôÿÿÿé[þÿÿè“Kúÿ ó úUH‰åAWAVAUI‰ýATSH ÕS† Hƒì(H‰u¸H‹¿HX dH‹%( H‰EÈ1Àèâ’ H‰E°H9„° ‹† …À~4E1ÿHƒ}¸ t*H‹E¸N‹4øM…öuDH‹}°H5¨G èÔZúÿ…Àu AGÿƒøv'1ÀH‹UÈdH+%( …€ HƒÄ([A\A]A^A_]à I‹½ X HUÀL‰öèm’ H…Àt@L‹#I9Üt8Lp-ëf. „ M‹$$I9Üt It$L‰÷èjOúÿH…Àtå¸ ë‰f D IƒÇD9=E† FÿÿÿékÿÿÿèmJúÿff. „ fó úUH®F H‰åAWAVI‰öAUATSH‰ûHìØ H‰½ÿÿÿdH‹%( H‰EÈ1Àè ‹ Hk< L‰öH‰ßI‰Äè‹‹ ‹ uÓ‡ L‹=.Ô‡ H‰…ÿÿÿƒù„N E‹n …ÉtFƒùtD‹5ßý‡ H8F 1ÿ1Àè»Æ ¸êÿÿÿH‹UÈdH+%( …& HeØ[A\A]A^A_]à @ M‰å€=ÆÒ‡ „È H¸ëƒµ€F†ÈaH‹_Ó‡ I¯ÅHÁè4H‹ ÂH…Ûué9 f „ H‹H…Û„$ L;k(uî‹ ØÒ‡ …Ét5Žk H‹×Ò‡ ƒé‹•ÿÿÿHLˆë € HƒÀH9È„@ 9uï‹Ò‡ …Òt/Ž, H‹ Ò‡ ƒêHTÐëf D HƒÀH9Є L9 uîH/Q† H9 „š Hc=‡† ¾ ‰½(ÿÿÿè_YúÿD‹…(ÿÿÿH…ÀI‰Å„é I‹¶¸ H‹>E…À~7H…ÿt21Ò1ÀëfH9øs%H‹LÆHù ðÿÿwHcúƒÂI‰Lý H‹>HƒÀA9ÐÖI¿ L‰îè·üÿÿ„À„ Hƒ{8 „¼ L‰ïèŒDúÿA‹~ ÿzP† I‰ÇH…À„c H‹x Lh L9ïuét @ H‹?L9ï„d L;g uî‹Gƒø„" Ž ƒø… 1Àéþÿÿ @ I‹¿ÀZ è h ‹=Nч ÆßЇ …ÿŽþÿÿH…8ÿÿÿ1ÛH‰… ÿÿÿë~ D H‰…(ÿÿÿ‹Ñ‡ H‹=$ч pHcöHÁæè=AúÿH‹•(ÿÿÿH…À„Ÿ H‹JH‹µ8ÿÿÿHcßЇ €~4 zHЉ=ÎЇ uHH+NH‰ H‰ÏЇ HƒÃ9 µÐ‡ Ž‡ýÿÿH‹ÀЇ I‹¿¸Z H‹• ÿÿÿH‹4ØèÙ‡ H…À…`ÿÿÿH‹™Ð‡ ‹5çú‡ H{C 1ÿH‹ Ø1Àè¿Ã ë¦ D ƒèƒøwn‹Cx…Àuƒúχ ÇCx H‹GH‹H‰BH‰èøBúÿ1ÀéËüÿÿ¿0 èm H‰ÇH…À„N Ç@ fInÍL‰` I‹G fHnÀH‰xflÁI‰ I‹FÇG H‰G1ÀƒCHérüÿÿ „ ‹šÏ‡ …À„º H5·Š! ƒø…E H‹;Ї H €=Òχ H‰… ÿÿÿ… A‹VH‰Ç¾ÿÿÿÿèp H…ÀH‰…(ÿÿÿ„ü è+¯ HƒìE1ÉE1ÀH‰Ã‹€ † H‹•ÿÿÿL‰ñH‹½(ÿÿÿH‰ÞPèNM ZH‹½(ÿÿÿ…À^…z ‰…(ÿÿÿH…Û„k H‹CHÇC H‰C èi? H‹CH‹3‹(ÿÿÿé~ € H‹S H…ÒtsƒÁ; † ~SL‹BM…ÀL‰…(ÿÿÿtCH‹2H‹½ ÿÿÿH‰•ÿÿÿ‰ ÿÿÿèW H‹•ÿÿÿL‹…(ÿÿÿ„À„ñ H‹S H‹CH‹3‹ ÿÿÿH‹RPHƒÀH‰CH‰S H9ðu„H5dA ‹•ÿÿÿL‰ïèßïÿÿH‰ÃH…À…eûÿÿ¸ôÿÿÿéãúÿÿf „ H‹½ÿÿÿL‰öè¡Éÿÿ€=ºÍ‡ I‰Å…ñúÿÿé´üÿÿ @ L‰k8éCüÿÿ € I‹¿¸Z L‰îH•8ÿÿÿèò‹ Hp-H…ÀHàˆ! HDðénÿÿÿL‰ïè“@úÿ1Àéfúÿÿ‹5*ø‡ H„? 1ÀèÁ é`ÿÿÿè> é5ÿÿÿH‹H‹RH…Òt]€z4 uHBH+I+@IH-H@ÿÿÿI‰ÀtT¾€ H¥@ H‰ß1ÀèVB H‰Þéñþÿÿ‹5¼÷‡ Hk@ 1ÿèšÀ ¸ôÿÿÿéÚùÿÿÆ…@ÿÿÿ Hµ@ÿÿÿéÀþÿÿèˆCúÿH‰Îº€ H‰ßè(€ H‰Þé£þÿÿó úUH‰åAWAVAUATSHì Hƒ $ Hìx H â¹ ¹l ó~hƒ ó~-¨ú… óD~gƒ HÀ ˆ I» k fLnÒH(é Iº F I¸ E fLnÚH²Ì‡ L @ fLnâH û fLnêHÏö‡ dH‹%( H‰EÈHÜ A‰üI‰öfLnòH½€òÿÿH5tN! H”ö‡ L½àõÿÿfLnúHµË‡ L€òÿÿfHnðHx? fHnØH<A flÖfHnøHA †ƒ )•ìÿÿfHnàH+Úÿÿ)€ìÿÿfHnÈHè † flçfHnðHÂO flé)¥pìÿÿfHnÐHía fHnË)°ìÿÿfHnØH flÎfHnàHˇ H ć! fHnðHˇ fHnëfDlÆH ž fHnðHùI† flîfHnóH» i fHnÀH²û flðfHnÀ1ÀóH«H‰€òÿÿH †ç H¹ D fLnËH ¸ØÿÿH‰ óÿÿH¹ f fElÊfLnÒH‰óÿÿH ¶ñ DˆòÿÿfDoÈH['‡ H½ ïÿÿfElËfLnÚH‰ ôÿÿH ç D˜òÿÿfLnÎHÌç H¾ v fElÌfLnâH'‡ H‰µ@óÿÿDèòÿÿfDoÈH5Ú®! fElÍfLnêHúë H‰µ`óÿÿDøòÿÿfLnËH õæ H5ýæ fElÎfLnòH‰µÀóÿÿHcô‡ DHóÿÿfLnËH R! H5Ÿæ fElÏfLnúH‰µ ôÿÿH¾ q D¨óÿÿfLnËH / ! Hº t Ç…àòÿÿ fElÊDôÿÿfLnÉH Yæ Ç…`ôÿÿ fElËDhôÿÿfDoÈfAlÆÇ…Àôÿÿ fElÌDxôÿÿfLnËH d¼! fElÍDÈôÿÿ…ØôÿÿfHnÁ¹$ fAlÇH‰½¨ìÿÿóH«…(õÿÿH ¤È‡ ó~©Œƒ fLnÑH‰@õÿÿH¹ m H Îç fAlÂH‰€ïÿÿH kȇ H½@ðÿÿfLnÙ…(ïÿÿ¹H fHnÃfAlÃH‰µ õÿÿH5< H» c H‰½ÀìÿÿóH«H ~\" L‰ÿH‰µ@ïÿÿ…ˆïÿÿH56\" fHnÁH ²\" fløH‰µ ïÿÿH5å; H‰ÀðÿÿH ȇ fHnÆH5~ ½XðÿÿfHnùH Ë\" flÇH‰ ñÿÿ¹ü óH«H‰• ïÿÿHÊ\" H Ì; L‰@ðÿÿfHnøH(]" ¿ L‰• ðÿÿH‰ ñÿÿH Åî H‰•`ñÿÿL‰€ñÿÿL‰…ÀñÿÿH‰µàñÿÿµHðÿÿ¨ðÿÿ…ñÿÿD…hñÿÿÈñÿÿL‰8ðÿÿL‰xòÿÿL‰àõÿÿó~!‹ƒ HöÿÿflÇfHnøH¸ b µèõÿÿ…øõÿÿó~ùŠƒ H‰… ÷ÿÿHkLJ flÇfHnèH«\" L‰•@öÿÿH‰… ÷ÿÿH¸ a …Xöÿÿó~¼Šƒ H‰…`÷ÿÿHrLJ flÅfHnøH Á! H‰• öÿÿH‰…€÷ÿÿH¸ C …÷ÿÿfHnÃH ” flÇH‰…À÷ÿÿH LJ fHnè…h÷ÿÿfoÄHŠí flÅfHnðH¸ p L‰Àöÿÿ…È÷ÿÿflæó~%Šƒ H‰… øÿÿHí Šƒ ¥Ø÷ÿÿfHnàH•Æ‡ …(øÿÿó~ D…¨öÿÿÇ…€øÿÿ flÄfHnàH À! fHnø…8øÿÿfoÃH¸ M flÄflßH‰…àøÿÿH † …ˆøÿÿfHnÁH ¿9 ˜øÿÿfHnØHŽ9 flÃfHnØHöÑÿÿ…èøÿÿfoÂflÃ…øøÿÿfHnÃH æ9 H‰…ùÿÿHž† fHnØH"[" úÿÿfHnàHGÒÿÿflÃH‰µ úÿÿflÔH‰…xùÿÿH^† H5X •XùÿÿfHnÐH [" H‰…ÀùÿÿH¸ l H‰…`úÿÿH4Ň fHnÈ…HùÿÿfHnÁHô8 flÂH‰…€úÿÿH¸ Y H ´& H‰…ÀúÿÿHå8 …¨ùÿÿó~€ˆƒ H‰…ÈúÿÿHÔ8 flÁfHnÈHrÁÿÿL‰… úÿÿH‰…øúÿÿH¸ L H‰… ûÿÿH¼8 H‰…(ûÿÿH®Z" …húÿÿfHnÆH5§8 Ç…@ùÿÿ flÁfHnÈH!ÇÿÿH‰…XûÿÿH¸ S H‰…€ûÿÿHz8 H‰…ˆûÿÿH|Z" …ØúÿÿfHnÆfHnÐH¼ÅÿÿflÁH‰…¸ûÿÿH¸ o H5òå …8ûÿÿfHnÃH u8 flÂH‰…àûÿÿHÝÇ fHnÈ…˜ûÿÿH@Z" ó~h‡ƒ H‰… üÿÿH¸ x flÁH‰…@üÿÿH% ‡ fHnÐ…èûÿÿfHnÆH%Z" flÂfHnè¾ Ç… ùÿÿ …HüÿÿH`Ç fHnÁflÅfHnðHª7 …Xüÿÿó~놃 H‰…ÀüÿÿH¸ G H‰… ýÿÿflÆH’7 H‰…ýÿÿHš7 fHnø…¨üÿÿfHnÃHòÂÿÿflÇH‰…8ýÿÿHˆ7 …ýÿÿó~1†ƒ H‰…pîÿÿH†7 t†ƒ H‰…ÐîÿÿH|7 )…°îÿÿó~_†ƒ H‰…îÿÿHiY" R†ƒ L‰¸ýÿÿ)…ÀîÿÿfïÀÇ…püÿÿ€ Ç… üÿÿ HÇ…xîÿÿ HÇ…Øîÿÿ HÇ…˜îÿÿ H‰… îÿÿHÇ…¨îÿÿ )…€îÿÿèIúÿH‰.‡ H…À„— H‹Î¶‡ L‰êL‰öD‰çH°îÿÿA¹ H‰áÁ‡ H…€îÿÿI‰ÀH‰… ìÿÿèK’ ‰…Èìÿÿ…À„@ M‹&L‰çè;úÿH‰ÃHƒøvK¸ L‰æH=Å3 H9ÃHFÃH‰ÂH‰…hìÿÿè6úÿH‹•hìÿÿ…À„r L‰æH=˜! èæ5úÿ…À„ H5/ L‰çèOGúÿ…À„ H5M L‰çè8Gúÿ…À„Ž Hƒû†© ¸ L‰æH=ê5 H9ÃHFÃH‰Âèˆ5úÿ…À…ƒ H <† E1ÀL‰ÿ¾b H‰_À‡ Hv4 H ñò H‰b?† Hl4 H´U" H‰MÀ‡ L îÿÿèQŸ E1ÀL‰éL‰ú‹½ÈìÿÿL‰öè*ž ‰Ã¶¥À‡ „Àt €=™À‡ …Ü D¶%ŠÀ‡ E„ä…‘ €=yÀ‡ „ €=kÀ‡ „´ €=aÀ‡ …M „À…ÿ H‹=Ñ ‡ H…ÿtN¾: H‰½Èìÿÿè³<úÿH…À…z H‹½Èìÿÿ¾+ è™<úÿH…À…` H‹½Èìÿÿ¾. è<úÿH…À…F E„ätÆ 1À¹( fïÀ¾ L¥0íÿÿfo°ìÿÿ…øìÿÿL‰ç…íÿÿóH«¿ HËÿÿÆ…`îÿÿH‰…0íÿÿHö’ Ç…íÿÿ H‰…@íÿÿH^Œ )ÐíÿÿH‰…PíÿÿHyW …èìÿÿH‰…àíÿÿH‹$ó‡ …íÿÿH‰…àìÿÿ¶ ¾‡ ˆ…íÿÿèFúÿH‰=¿‡ H…À„* 1ÿ€=¿‡ uH½àìÿÿL‰áºÿÿÿÿ1öècÉ H‰…¨ìÿÿH‰U¿‡ H= ðÿÿ‡2 €=澇 ¸ u1À€=Õ¾‡ u ¶Ê¾‡ ƒÀ‰`¾‡ H‹…¨ìÿÿÆý‡ Hx@èYD €=¢¾‡ …Š €½ íÿÿ „D HÇ…Àìÿÿ A¿êÿÿÿH‹5÷½‡ ¿ èýÂÿÿ…À…u H‹=Þ9† L‹-×<† H…ÿ„“ L%Ç9† ëI‹|$8IƒÄ8H…ÿ„x L‰îèDúÿ…Àu≅hìÿÿI‹D$H‰½‡ ID$(I;D$(„ Hƒ=…‡ H®9† tÇ@Ø HƒÀ8HƒxÈ uî€=Û½‡ „V …Û…Ý èøEúÿè£u è^Ìÿÿ€=ãç‡ „ë H‹2½‡ H…À„e Ç…ìÿÿ Ç…°ìÿÿ Ç…Èìÿÿ I‰ÄH‹@H…ÀuôH5õ¼‡ L‰çèÅe €=^½‡ ¸ tA‹D$8…ÈìÿÿAƒ|$hƒ°ìÿÿÿIƒ|$P ‰…€ìÿÿ‰…Èìÿÿ„ H ;† H‹ ¡‡ Ml$ðH‹LpØH…Û„_ H9ÈtB € L‰÷L‰îAÿV H‹=×¼‡ H‰Ù1À¾ HE•! èñ1úÿI‹F(H56;† LpØH9ðuÅ‹W¼‡ ƒø„Æ ‡ …À„ M‹t$H‹=ô¼‡ D‰öE‰õè Ú L I/ H‰ÇAƒþÿtè´1 I‰ÁH‹=Z¼‡ I‰ØD‰é1ÀHñ1 ¾ èq1úÿ‹ë»‡ ƒø… D‹ oæ‡ E…ÛŽ D‹#ú… E1íH…ØìÿÿH‰… ìÿÿM‰îE…ÒŽØ I‹D$(H…À„Ê N‹,ðM…턽 H‹…¨ìÿÿH‹• ìÿÿL‰îH‹¸¸Z è¦y H‹•ØìÿÿH…Ò„¹ H…À„° €z4 M‰èuLBL+HH-LÀýÿÿL+@„h L‰ÏH“. ¾€ 1ÀL‰`ìÿÿè;0 L‹`ìÿÿM‰èM…ö„ H‹=Q»‡ 1ÀIƒÆH „õ Hü0 ¾ èc0úÿD954ù… (ÿÿÿH‹5 »‡ ¿ èõAúÿƒ…ìÿÿ‹ù… ‹µìÿÿ9Æ H‹‹º‡ H…À…zýÿÿ‹½€ìÿÿ…ÿ”ö躇 L‹%i‡ M…ä„œ þä‡ „Ò„g „Û…Ò ‹ ðä‡ …ÉŽÄ ‹Èìÿÿ1ÀM‰à¾ D‹hìÿÿH‹=†º‡ H…0 èª/úÿ€=ƒº‡ …Ý HÑs! H‰/ 1Ûfo¥pìÿÿfHnÂfHnèLàîÿÿflÅ)¥àîÿÿL5S0 L«¹‡ )…ðîÿÿE‹ šM‹DÝ 1ÀL‰áH‹=º‡ L‰ò¾ HƒÃè./úÿHƒûLs¹‡ uÍH‹5깇 ¿ èÀ@úÿH=¹¹‡ 1ÛèÉV H=³¹‡ Ç‘¹‡ è³V ‹Ž¹‡ Ç€¹‡ …À~$ „ H‹‰¹‡ H‹<ØHƒÃè,,úÿ9 ^¹‡ äH=m¹‡ L%–¹‡ èhV H=b¹‡ Ç8¹‡ èRV H‹½ÀìÿÿÇ&¹‡ è%Û H‹=®¹‡ èyÇ L‰çè(V 닽ÈìÿÿL‰öL%?¹‡ èvýÿA‰ÇH‹½€îÿÿè«+úÿL‰çèúU H‹EÈdH+%( … HeØD‰ø[A\A]A^A_]À=縇 „ù €=ݸ‡ …P €=θ‡ …oøÿÿH‹=H‡ H…ÿ…søÿÿéÁøÿÿLpîÿÿH‹•¨ìÿÿE1ÀL‰ö‹½ÈìÿÿL‰éè– …À…õ HÁ3† ¿ L%…¸‡ H‰Ö·‡ èÙÈÿÿA‰Çé:ÿÿÿLîÿÿ‹½ÈìÿÿE1ÀL‰öH‹•ÀìÿÿH€3† L‰éH‰ž·‡ 豕 …À…f 1ÿL%0¸‡ è‹ÈÿÿA‰ÇéìþÿÿfoìÿÿH H fo€ìÿÿfHnÂH*à H {ƒ )àîÿÿfHnÈH£Û Lc@flÁfHnÐ)ïÿÿ)…ðîÿÿfHnÂflÂ)… ïÿÿL‹+L‰ïè), …À„k HƒÃL9ãuä‹…ÈìÿÿÆ…Àìÿÿ1ÛÇ…°ìÿÿ P¸ |¾ è9>úÿI‰ÄH…À„Ï E1ÿLàîÿÿK‹|= èù%úÿK‰<IƒÇIƒÿ@u耽Àìÿÿ „ H=, èÒ%úÿH…À„¥ L-'ß I‰D$HH=ó+ M‰l$@è¬%úÿH…À„ D‹½°ìÿÿM‰l$PI‰D$XAƒÿ„Z H=Ñ+ è|%úÿH…À„O M‰l$`I‰D$hAƒÿ…9 H=¼+ èS%úÿH…À„& M‰l$pI‰D$x¸ …Ût"‰ÂH5¤+ I‰4ÔPƒûu H5ž+ I‰4ÔØ‹Èìÿÿƒû„Î IV|ÿH‹2‰ÁƒÀHƒÂI‰4Ì9øuìL‰æèb½ûÿL‰çA‰Çè§(úÿéÿüÿÿH=+¶‡ è¦ A‰Ç…À…þ L%ô°ÿÿ¿ A¿ôÿÿÿL‰æè!.úÿL‰æ¿ è.úÿL‰æ¿ è.úÿèÒ¢ H‰…ÀìÿÿH…À„ÂûÿÿH5˵‡ H‰ÇèsÊ A‰Ç…Àˆ¨ûÿÿ…Û„÷ÿÿH‹½ÀìÿÿE1À1ÉL‰òH5šµ‡ è5Û A‰Ç…À‰ìöÿÿéuûÿÿ D H‹=ᇠH…ÿ… õÿÿéaõÿÿH‹=¤µ‡ H5S' èß „À… HÇ…Àìÿÿ A¿êÿÿÿé*ûÿÿH=4( èÎ#úÿH…À„¡ L-#Ý I‰D$HH=ÿ' M‰l$@è¨#úÿH…À„{ I‰D$X¸ M‰l$PéPþÿÿ L‰÷L‰îAÿV H‹5§´‡ ¿ è};úÿI‹F(LpØH3† H9ÐuÑ‹3´‡ ƒø„‘ ‡Š …À„Ç I‹\$H‹=д‡ ‰ÞA‰ÝèæÑ L&' H‰Çƒûÿtè’) I‰ÀH‹=8´‡ D‰é¾ 1ÀHþ) èR)úÿ‹Ì³‡ ƒø…þøÿÿD‹ PÞ‡ E…ÉŽîøÿÿD‹ò… H…Øìÿÿ1ÛLÀýÿÿH‰… ìÿÿE…ÀNéÆøÿÿ Hæ& ¾€ L‰ï1Àè’( H‹=»³‡ 1ÀM‰èL‰ñH¥) ¾ HƒÃèÎ(úÿ9 ñ… Ž}øÿÿI‹D$(H…À„oøÿÿL‹4ØM…ö„bøÿÿH‹…¨ìÿÿH‹• ìÿÿL‰öH‹¸¸Z è:q H‹ØìÿÿH‰ÂH…É„ H…À„‡ €y4 L‰ðuHAH+H+BHJ-I‰À…Eÿÿÿº€ H‰ÎL‰ïèýe éFÿÿÿH‹q³‡ H5+& H‹¸([ èÎä H‰…ÀìÿÿH…À„} H‹G³‡ º H5Ûuƒ H‹¸([ 蟣 …À„8ôÿÿ‹5õ܇ 1ÿ1ÀA¿êÿÿÿHˆ=" èË¥ HÇ…Àìÿÿ é«øÿÿ ƒø…j÷ÿÿI‹L$ H‹=s²‡ H—C! 1À¾ è'úÿ‹ ²‡ éöÿÿ1ÀH‰Ù¾ A¾ H‹=>²‡ Hö' èb'úÿƒ=3ð… 'öÿÿéúöÿÿL‰Ïº€ H‰ÎL‰`ìÿÿèùd L‹`ìÿÿé™öÿÿÆ…Àýÿÿ LÀýÿÿé†öÿÿƒø…ÌöÿÿI‹L$ H‹=Õ±‡ Hˆ! 1À¾ èò&úÿ‹l±‡ é›ýÿÿÆ…Àýÿÿ ééýÿÿ‹5éÛ‡ L‰é1ÿ1ÀHÉ# è¤ é÷ÿÿA‹D$@H¾! ƒàtlH¼! ƒøt`HýH¶! ƒáýtQHþHÈ! ƒáýtBH¢! ƒøt6HöHœ! ƒáýt'HîH—! ƒáýtƒè Haù ƒøHn! HFÐM‹L$ I‹L$RI‰ØSH‹=ú°‡ ¾ 1ÀH›& è&úÿA]‹°‡ A^éôÿÿA‹D$@M‹L$ H ! ƒà„” H þ ƒø„„ H ! ƒøtxH ! ƒøtlH ! ƒøt`H ! ƒøtTH Î ƒøtHH ! ƒø t<H ! ƒø t0H ! ƒøt$H ! ƒøtƒè H {ø ƒøHˆ HFÈH‹=#°‡ I‰Ø¾ 1ÀH{% è=%úÿ‹KÚ‡ …ÀŽ ƒ=¨¯‡ …ÝôÿÿéËóÿÿL¥Àýÿÿ¹ ‰ÆL‰âH=°‡ èp ‹5Ú‡ L‰á1ÿHé@! 1Àèç¢ HÇ…Àìÿÿ éÇõÿÿ‹5åÙ‡ H " 1ÿ1ÀèÁ¢ D‹=ú¯‡ HÇ…Àìÿÿ HÇ䯇 éõÿÿH‹=د‡ è£Í A‰Ç…À„ ñÿÿésõÿÿ„Û…kõÿÿ‹…°ìÿÿ…À„‹ôÿÿ…Èìÿÿ‰…hìÿÿéˆôÿÿ„Ò„â €=YÙ‡ …7õÿÿ„Û…/õÿÿ‹MÙ‡ …ÒŽ!õÿÿH‹ ú®‡ º ¾ H=+ L%g èm=úÿ‹Èìÿÿ1É1ÀH‹=Ì®‡ H# ¾ A‰Øèè#úÿfïÉfïÀH‹=©®‡ ò*˾ ¸ H ò^Áè»#úÿº H‹ ®‡ ¾ H=¡$ èþ<úÿE1ÀL‰â¾ H‹=\®‡ H È( 1Àè~#úÿE1ÀL‰â¾ H‹=<®‡ H ! 1Àè^#úÿE1ÀL‰â¾ H‹= ®‡ H K› 1Àè>#úÿE1ÀL‰â¾ H‹=ü‡ H T2 1Àè #úÿé ôÿÿA‹D$@M‹D$ H ƒà„” H ƒø„„ H / ƒøtxH , ƒøtlH ) ƒøt`H % ƒøtTH ß ƒøtHH ƒø t<H ƒø t0H ƒøt$H ƒøtƒè H Œõ ƒøH™ HFÈH‹=4‡ H÷" ¾ 1ÀèQ"úÿ‹Ë¬‡ éúøÿÿ‹5Tׇ ¿ L‰éHD" H + è% H‰ßè! …À„× H û H‰ßèv! …À„À ‹…ÈìÿÿÆ…Àìÿÿ » Ç…°ìÿÿ P ¸ éNõÿÿA‹D$@L Ö ƒàtlL Ô ƒøt`PýL Î ƒâýtQPþL à ƒâýtBL º ƒøt6PöL ´ ƒâýt'PîL ¯ ƒâýtƒè L yô ƒøH† LFÈI‹L$M‹D$ 1ÀHù! H‹=¬‡ ¾ è4!úÿ‹®«‡ éÝ÷ÿÿH‹5ò«‡ ¿ èÈ2úÿ‹’«‡ é¢ïÿÿH‹^*† H O*† H‰P*† I‰L$(I‰T$0H‰éÁíÿÿL‹%G‡ M…ä„9 H‹ Ÿ«‡ º ¾ H=æ H *† L5ã è :úÿH‹ô)† LhØH9Øt*I‹MH‹=`«‡ M‰à1ÀL‰ò¾ è~ úÿI‹E(LhØH9Øu֋몇 ƒø„m wa…À„Ü €=3«‡ M‰à¾ H‹=«‡ HˆÄ L b LDÈH lÄ Hs 1Àè úÿéEíÿÿf D H‹½ÀìÿÿèÔ éíÿÿƒø…%íÿÿH‹=¿ª‡ H [ë HÜ;! 1À¾ èÕ úÿéÿìÿÿ‹5ÞÔ‡ H+C" 1ÿ1Àèº L‰þ¹ L‰ïHö3 A¿ÿÿÿÿè-y éeñÿÿ‰ÇéGôÿÿ‹5ŸÔ‡ H C" 1ÿA¿êÿÿÿèw ébðÿÿ‹µÈìÿÿ‹½°ìÿÿèa±ÿÿéûÿÿÇ…Èìÿÿ » Ç…°ìÿÿ é/ïÿÿ‹5LÔ‡ H‰Ù1ÿ1ÀHZA" A¿ è éçðÿÿA¿ôÿÿÿL%ý©‡ éÁðÿÿ‹5Ô‡ H{A" 1ÿ1Àèòœ 1ÉH L‰þL‰ïènx L‰þ1É1ÿHA A¿ÿÿÿÿèUx éðÿÿL-ª E1ÉL‰á1ÀH‹=z©‡ L‰ê¾ LÞ# è– úÿE1ÉL‰áL‰êH‹=V©‡ Lº! ¾ 1Àès úÿE1ÉL‰áL‰êH‹=3©‡ Lb– ¾ 1ÀèP úÿE1ÉL‰áL‰êH‹=©‡ Lh- ¾ 1Àè- úÿéïÿÿ…Àu ƒ½€ìÿÿ ¶ö¨‡ ”Ãéîÿÿf D H‹i¨‡ H…ÀtØ @ H‰ÃH‹@H…ÀuôH5M¨‡ H‰ßè Q ¶¶¨‡ ¸ „Òt‹C8…ÈìÿÿH‹%¨‡ ƒ{hƒ°ìÿÿÿH…Àuµ‹µÈìÿÿ…ö”Ãé•íÿÿH‹æ&† H ß&† L- L`ØH9Øt.A‹L$M‹D$L‰ê1ÀH‹=9¨‡ ¾ è_ úÿI‹D$(L`ØH9Øuҋ˧‡ ƒø„^ ‡) …À„ô €=¨‡ LT HlÁ LDÀH WÁ H‹=ݧ‡ H` ¾ 1Àèú úÿé$êÿÿH‹=¾§‡ H — M‰à1ÀL œ H ¾ èÊ úÿ‹ Øч …É~$H‹=‰§‡ Ló L‰á1ÀH$a~ ¾ èœ úÿH‹5e§‡ ¿ è;.úÿéµéÿÿ¸ éáðÿÿH— M‰à¾ H‹=6§‡ PHª L g 1ÀATH Þ èG úÿXZéoéÿÿH‹= §‡ LB 1ÀH » HŠ ¾ è úÿéBéÿÿƒø…9éÿÿH‹=Ó¦‡ H oç HV 1À¾ èéúÿééÿÿLž H p– é½þÿÿ‹5ßЇ H¤>" 1ÿ1Àè»™ 1ÉHæ éÄüÿÿH‹½ ìÿÿL‰îèt A¿ôÿÿÿé`íÿÿèž úÿ¸ ééïÿÿL‰çA¿ôÿÿÿèæúÿé>íÿÿ‹5Ї Hœ>" 1ÿ1Àè[™ L‰þ1ÉL‰ïH€ è×t L‰þ1É1ÿHü¥ AƒÏÿèÀt éøìÿÿ‹59Ї H&>" 1ÿ1Àè™ 1ÉH@ L‰þL‰ïè‘t L‰þ1É1ÿH¤ A¿ÿÿÿÿèxt é°ìÿÿH‹µÀìÿÿL‰ïèDs ‹5âχ H=" 1ÿ1À辘 1ÉHx¥ ë§H‹µ¨ìÿÿL‰ïès ‹5²Ï‡ HG=" 1ÿ1À莘 1ÉH® étÿÿÿó úUH‰åHƒìH‹VdH‹%( H‰EøH‹GH9Ðt2‹J 9H |/A¸ H)ÐHÁøA‰ÀH‹EødH+%( uÉD‰Àà @ E1ÀëãA¸ÿÿÿÿëÛè&úÿf D ó úUH‰åHƒìH‹OPdH‹%( H‰Eø1À¸ÿÿÿÿH…Ét4L‹FP¸ M…Àt&H‹GH1ÒH÷ñ1ÒH‰ÁH‹FHI÷ðºÿÿÿÿH9Á—À¶ÀBÂH‹UødH+%( uÉÃèúÿff. „ fó úUºÿÿÿÿH‰åHƒìdH‹%( H‰EøH‹F0H9G0—À¶ÀBÂH‹UødH+%( uÉÃè[úÿff. „ ó úUºÿÿÿÿH‰åHƒìdH‹%( H‰EøH‹FPH9GP—À¶ÀBÂH‹UødH+%( uÉÃè úÿff. „ ó úUºÿÿÿÿH‰åHƒìdH‹%( H‰EøH‹FXH9GX—À¶ÀBÂH‹UødH+%( uÉÃè»úÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡` H‹@H…ÀtL‹EødL+%( uÉÿà D H‹EødH+%( uÉ1ÀÃèXúÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè úÿff. „ fó úUH‰åHƒìdH‹%( H‰EøH‹‡` H‹@H…ÀtL‹EødL+%( uÉÿà D H‹EødH+%( uÉ1ÀÃè¸úÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡` H‹@ H…ÀtL‹EødL+%( uÉÿà D H‹EødH+%( uÉ1ÀÃèXúÿ „ ó úUH‰ÎH‰åHƒìdH‹%( H‰EøH‹° H…ÀtL‰ÁL‹EødL+%( uÉÿà H‹EødH+%( uÉ1ÀÃèøúÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè½úÿff. „ fó úUI‰ÑH‰ÊH‰åHƒìdH‹%( H‰EøA‹AX;‡¼ ~‰‡¼ H‹‚° H…ÀtH‹MødH+ %( u ÉL‰Éÿàf D H‹EødH+%( uÉ1ÀÃè@úÿUH‰åSH‰ûHƒìH‹— dH‹%( H‰Eè1ÀH…ÒtH‹ H…É…É H‹“@ H…ÒtH‹‹0 H…É…ý H‹“( H…Òt H‹‹ H…Éu H‹EèdH+%( …2 H‹]øÉà @ H…Òˆ? fïÀòH*ÂH…Ɉ fïÉòH*Éò^Á¿ ¸ H5g9" òY·È# èr,úÿHƒ»@ …¼ H‹EèdH+%( …Á H‹]ø¿ ÉéÒ/úÿfH…Òˆ fïÀòH*ÂH…ÉˆÝ fïÉòH*Éò^Á¿ ¸ H5·8" òY?È# èú+úÿéìþÿÿ D L‹ƒ8 H…Òˆ fïÀòH*ÂH…ÉˆÖ fïÉòH*Éò^Á¿ ¸ H5 /" òYèÇ# è£+úÿé±þÿÿf D H‰ÈH‰ÎfïÉHÑèƒæH ðòH*ÈòXÉéãþÿÿ € H‰ÐH‰ÖfïÀHÑèƒæH ðòH*ÀòXÀé©þÿÿ € H‰ÈH‰ÎfïÉHÑèƒæH ðòH*ÈòXÉé ÿÿÿ € H‰ÐH‰ÖfïÀHÑèƒæH ðòH*ÀòXÀéÑþÿÿ € H‰ÈH‰ÎfïÉHÑèƒæH ðòH*ÈòXÉéÿÿÿ € H‰ÐH‰ÖfïÀHÑèƒæH ðòH*ÀòXÀéØþÿÿ € H5î ¿ 1Àè•*úÿé,þÿÿè‹úÿff. „ UH‰åAWAVAUI‰ýATI‰ôSH‰ÓHƒì(H‹¿P dH‹%( H‰EÈ1ÀH…ÿ„§ Lc5°ž‡ M9ôs;N‹4çM…ö„” H‹EÈdH+%( …Í HƒÄ(L‰ð[A\A]A^A_]Ãf „ J4å èà úÿI‰…P H‰ÇHcRž‡ H‰ÁI9ÄrŸƒÁHÇ)ÁDHƒÀHÇ H‰ÖHƒÂL9àvåD‰ ž‡ HÇ N‹4çM…ö…lÿÿÿ¿° è$: fIn̺ H‰ÞóA~…H HxI‰ÆflÁ èW"úÿ¿0 èñ9 M‹~(I‹~8HÇ@ L‰xIƒÇM‰~(IÁçL‰þH‰E¸è úÿH‹U¸I‹½X I‰F8J‰T8øI‹…P Ç Iƒ…à N‰4àI‹…H HpI‰µH HÁæè¹ úÿI‹I‰…X L‰4ЋÙƇ …ÀŽŸþÿÿI‹•H I‰ØL‰á1ÀH5×5" ¿ è(úÿézþÿÿ „ H5 ‡ H=ö è'¾ …Àx)Lc5òœ‡ L‰÷¾ è%#úÿI‰…P H‰Çé&þÿÿf D ÇÆœ‡ A¾ ëÌèIúÿf „ ó úUH‰åAWI‰×AVI‰þL‰ÿAUI‰õATHƒì‹V‹vdH‹%( H‰EØ1Àè–å A‹UA‹u L‰ÿI‰Äèƒå I‰ÅM…ä„× H…À„Î ‹ÜŇ …ÀdL‰ïèÜ Icu L‰÷H‰Âè=ýÿÿL‰çèÅ Ict$ L‰÷H‰Âè%ýÿÿL‰çè L‰ïè• H‹EØdH+%( …– HƒÄ1ÀA\A]A^A_]ÃfH=Ü è'úÿE‹} L‰ïèh H5Ï ¿ H‰ÂD‰ù1Àè?'úÿE‹|$ L‰çèB H5¼ ¿ H‰ÂD‰ù1Àè'úÿé@ÿÿÿ @ ‹5Ň M‰èL‰á1ÀHC4" ¿ èá éGÿÿÿèçúÿ € ó úUH‰åAWAVI‰ÖAUI‰õL‰öATSH‰ûL‰ïHƒì(H‰M°LcbXHh IÁädH‹%( H‰EÈ1ÀèR H\ L‰öL‰ïH‰E¸èÿQ H‹“À H‹M°I‰ÇLâ‹;E¸t ƒøÿtHƒƒ( H‹ƒ` L‹1ÀM…ÉtL‰òL‰îH‰ßAÿÑH‹“À LâD‰:H‹UÈdH+%( uHƒÄ([A\A]A^A_]Ãè úÿff. „ fó úUH‰åAUATLmI‰ôSL‰îH‰ÓHƒìXH‹zº@ dH‹%( H‰EØ1Àè%% L‰ê¿ 1ÀH5X è¯%úÿ‹KXI‹T$1ÀH5H ¿ è”%úÿH‹EØdH+%( u HƒÄX1À[A\A]]Ãèsúÿ ó úUH‰åAVI‰ÎAUI‰õATI‰üHƒìdH‹%( H‰EØ1ÀèQm I‹„$` H‹@H…Àt(H‹UØdH+%( u6HƒÄL‰òL‰îL‰çA\A]A^]ÿà H‹EØdH+%( uHƒÄ1ÀA\A]A^]Ãèæúÿf D UH Ý fïÀ1öºÿÿÿÿH‰åAUL-³ ATSH‰ûHìÈ dH‹%( H‰EØH+ë H‰M°H‰Ù…8ÿÿÿ…HÿÿÿL‰m Ç…Hÿÿÿ …(ÿÿÿH‰…pÿÿÿHˆýÿÿH‰…xÿÿÿH H‰E€H?õÿÿH‰EˆH# H‰EH‰ôÿÿH‰E˜H‰E¨H‰E¸HB H‰EÀHkõÿÿH‰EÈH‹°Ë‡ …XÿÿÿH‰… ÿÿÿ¶‡ H½ ÿÿÿˆ…Bÿÿÿè¢ I‰ÄH= ðÿÿ‡Ú Hx@èQ I‹¼$([ L‰îèq H…Àt HeôÿÿH‰E˜I‹¼$([ Hµpÿÿÿº è8ˆ A‰Å…Àt9A½ÿÿÿÿL‰ç胥 H‹EØdH+%( …» HÄÈ D‰è[A\A]]à € H5oÜ L‰çèéÀ „ÀtºL‰çè=µ A‰Å…Àu^I‹„$([ ‹ð H‰“0 H‹À ‹€ø H‰“@ H‰ƒ8 évÿÿÿ‹5þÀ‡ ¿ 1ÀE‰åH èÔ‰ é\ÿÿÿ € ‹5ÖÀ‡ ‰Á1ÿ1ÀHM0" A½ÿÿÿÿ誉 é*ÿÿÿè° úÿUH‰åATSH‰ûHƒìdH‹%( H‰Eè1Àèž D‹KD‹C H‰ÁE…ÉtnE9ÈtIL%–‡ H¼ ¾ 1ÀL‰çèì 9.Ô… }‰&Ô… H‹EèdH+%( uNHƒÄL‰à[A\]à L%y–‡ Hÿ ¾ 1ÀL‰çè£ ëµL%Y–‡ HÇ° ¾ 1ÀL‰çèƒ ë•èì úÿff. „ UfïÀH‰åATI‰ÔSH‰ûHƒìdH‹%( H‰Eè1ÀGG H…Òu_HÇG H{8L‰æèû óoK`óoCpóoSóo[H‹C(Hƒ€ fÔÊfÔÃK`CpH‹EèdH+%( …Æ HƒÄ[A\]ÃH‹G0H)ÖH‰wH…Àt H9ÐwsH)ÂH‰W(H‹L9àw<H…Àt(I)Ä‹ƒˆ …ÀuL‰c L‹céfÿÿÿ D ƒøtcL‰cL‹céOÿÿÿf D ‹5 HÛ." ¿ 1ÀèLJ L‹cé'ÿÿÿf D ‹5ƾ‡ Hk." ¿ 1À蟇 évÿÿÿf. „ L‰cL‹céìþÿÿèŽ úÿff. „ UH‰åAWAVAUE1íATSHì( dH‹%( H‰EÈ1ÀH…ö„® I‰ôH‹6H‰ûèÃÿÿÿM‹|$H…ÀI‰ÅA”ÆIƒÄM9ç„„ H…ÀûÿÿH‰…¸ûÿÿf „ I ðÿÿw[I‹G(H…Àtö@+uLH‹µ¸ûÿÿ1ɺ L‰ÿè!e E„ö¾ H‰ßI‰ÀH ' HaN! HEÈH‚J~ 1ÀE1öè úÿH˜IÅM‹?M9çu“H‹EÈdH+%( uHÄ( L‰è[A\A]A^A_]Ãèz úÿf. „ U1ÿH VO H¿ H‰åHƒì‹5V½‡ dH‹%( H‰Eø1Àè.† H‹EødH+%( uɸÿÿÿÿÃè# úÿ ó úUH‰åAWAVAUATI‰üSH‰óHƒì(dH‹%( H‰EÈ1ÀHƒ=Æï† t è÷ H‹=¸ï† H‰Æèh H…À„— H‹=Øï† H…ÿtIct$èi H…À„x H‹=Áï† H…ÿtIct$ èJ H…À„Y M‹¬$À M…í„H òAM8f. "¾# z„2 H‹CH…ÀˆM fïÀòH*ÀòXÁf/º# ƒ‚ òH,ÀH‹KfHnÀòM¸HQfHnÒflÂCI‹E`HCH‹€¸T „ L‰çA‹\$èIûÿÿòM¸f/ 4º# H‰Áƒƒ òL,É‹°Ï… A‰Ø¿ 1ÀH58 L5B H»Û4¶×‚ÞCI¼Ï÷Sã¥›Ä è§ úÿM‹E`L‰ö¿ L‰ÀH÷ãH‰ÑHÁéHiÁ@B I)ÀIÁèL‰ÀI÷ä1ÀI‰Ðº IÁèèg úÿM‹EhL‰ö¿ L‰ÀH÷ãH‰ÑHÁéHiÁ@B I)ÀIÁèL‰ÀI÷ä1ÀI‰Ðº IÁèè' úÿ¿ è úÿM‹EpL‰ö¿ L‰ÀH÷ãH‰ÑHÁéHiÁ@B I)ÀIÁèL‰ÀI÷ä1ÀI‰Ðº IÁèèÝ úÿ¿ èc úÿM‹ExL‰ö¿ L‰ÀH÷ãHÁêHiÂ@B H‰ÑI)ÀIÁèL‰ÀI÷ä1ÀI‰Ðº IÁèè“ úÿ¿ è úÿM‹…€ ¿ L‰öL‰ÀH÷ãH‰ÑHÁéHiÁ@B I)ÀIÁèL‰ÀI÷ä1ÀI‰Ðº IÁèèF úÿ¿ èÌ úÿ @ H‹EÈdH+%( …Ü HƒÄ(1À[A\A]A^A_]à @ H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéžýÿÿfI]8H‰ßè f(ÈòAE8f/¸# ƒL òL,ðE‹|$L‰çòM¸I¼Û4¶×‚ÞCèûøÿÿ‹}Í… M‰ñH5 H‰ÁE‰ø1À¿ è‰úÿM‹E`I¿Ï÷Sã¥›Ä L5ö L‰ö¿ L‰ÀI÷äH‰ÑHÁéHiÁ@B I)ÀIÁèL‰ÀI÷ç1ÀI‰Ðº IÁèè8úÿH‰ßè òM¸è& M‹EXL‰ö¿ fH~ÃL‰ÀI÷äHÁêHiÂ@B H‰ÑI)ÀIÁèL‰ÀI÷ç1ÀI‰Ðº IÁèèáúÿ¿ èg úÿòM¸f/ ·# ƒ$ òL,ÁI¼Û4¶×‚ÞCL‰ÀL‰ö¿ I¿Ï÷Sã¥›Ä I÷äH‰ÑHÁéHiÁ@B I)ÀIÁèL‰ÀI÷ç1ÀI‰Ðº IÁèèoúÿ¿ èõ úÿM‹EPL‰ö¿ L‰ÀI÷äHÁêHiÂ@B H‰ÑI)ÀIÁèL‰ÀI÷ç1ÀI‰Ðº IÁèè%úÿH5¢Ö ¿ 1ÀèúÿfHnÛH5” ¿ fïÀ¸ òZÃóZÀèëúÿ1ÀI‹• H5o ¿ èÑúÿ¿ èW úÿéŠýÿÿfò\ ¶# òH,ÀHºø?élûÿÿf „ ò\ àµ# òL,ÁIºø?éÊþÿÿf „ ò\Àµ# òL,ðIºþ?é¢ýÿÿf „ ò\ µ# òL,ÉIºù?ékûÿÿèDúÿ @ UH‰åAWI‰÷AVAULmÀATL%+! SH‰ûHƒì8H‰U°H‹¿@ dH‹%( H‰EÈ1ÀèûùÿL‰êL‰æH‰ÇH‰E¨è}úÿH…À„ë I‰ÆHƒà H‰E¸f D H¹ † L‰öH‹8è~úÿ…ÀtzH‹=ƒ † L‰öèkúÿ…À„S H‹=L † L‰öèTúÿ…À„L H‹= † L‰öè=úÿ…À„E H‹=Þ † L‰öè&úÿ…À„: H‹}°L‰ñH÷ø 1ÀL‰þèÖY f D H ) † H‹ƒè HQL‰æ1ÿó~E¸H‰“è fHnÈflÁ)AH‰L‰êè•úÿI‰ÆH…À…)ÿÿÿH‹}¨L%!¥ èIþùÿH‹=Ò † L‰æèšúÿ…À„º H‹=› † L‰æèƒúÿ…À„Ú H‹=d † L‰æèlúÿ…À„Ì H‹=- † L‰æèUúÿ…À„¾ H‹=ö † L‰æè>úÿ…À„° H‹EÈdH+%( …¦ HƒÄ8[A\A]A^A_]à @ H † é ÿÿÿ @ H é † éûþÿÿ @ H ¹ † éëþÿÿH † éßþÿÿH † H‹“ø HHHÃð H‰KfHnÃfHnÒflÂ@H‰ ékÿÿÿHª † ëÇH † ë¾HX † ëµH/ † ë¬è¸ úÿ „ ó úUH‰åAWAVAUATLe°SHƒìx‹_L‹/dH‹%( H‰EÈ1ÀL‹H‰}˜H}˜‰]Œè%' ¾ L‰ç1ÀMEH §4! º èïúÿ1ÀL‰æ¿ è€úÿ…Ûˆ2 A¶‡ˆ „À…" IEhLu H‰…xÿÿÿI‡h H‰…pÿÿÿI…ˆ H‰…hÿÿÿI‡ H‰…`ÿÿÿ € H‹½xÿÿÿè úÿH‹pÿÿÿH‰ßèM† H‰ß1Û賆 ‹}Œº L‰öèà úÿH‹E I‹M(H‰E€H…ÉuëH…À„Ø HƒÃH9Ës7I‹E8I‰]0H‹Ø‹ƒø„˜ ƒøuÓH‹z H…ÿtÒè•úÿI‹M(HƒÃH9ËrÉ‹}Œº L‰öèX úÿH‹E H+E€I‰…¨ H‹½hÿÿÿè]úÿH‹`ÿÿÿH‰ßèž… H‰ßè† A¶‡ˆ „À„ ÿÿÿH‹EÈdH+%( …} HƒÄx1À[A\A]A^A_]ÃfH‹z H…ÿ„;ÿÿÿèž úÿI‹M(é-ÿÿÿ D L‹bL‰ö¿ è? úÿHiE Êš;HE¨IÄL‰ö¿ è# úÿHiE Êš;HE¨I‡H L9àrÛéÿÿÿèqþùÿUH‰åAVI‰ÎAUI‰ÕATI‰ôSH‰ûHƒìdH‹%( H‰EØ1ÀHƒ=å† t H‰÷èDý H‹=å† H‰ÆèU] H…ÀtpH‹=)å† H…ÿtIct$èºû H…ÀtUH‹=å† H…ÿtIct$ èŸû H…Àt:¶›J E1ä„ÛuEH‹EØdH+%( …‘ HƒÄD‰à[A\A]A^]Ãf „ HƒƒX ¶›J A¼ „Ût»L‰ïèÿó H5Ú H‰Çè@ úÿ…Àt A‰Üë› € H$ó L‰öL‰ïèÞ> H…À„yÿÿÿH ó L‰öL‰ïèÃ> H…À„^ÿÿÿë¼è3ýùÿ UH‰åAVAULcïATSHƒìHc ‹‡‡ L‹%ˆ‡‡ dH‹%( H‰EØ1À9û~=M…ät8K ìL‹#M…ä„% H‹EØdH+%( … HƒÄL‰à[A\A]A^]à D M…í„— H¸ ÿÿÿÿI…ÅL‰è„Á ¾/ ¹? Hº ÿÿH…ÐuHÁà‰ñHº ÿH…ÐuƒéHÁàHº ðH…ÐuƒéHÁàHº ÀH…ÐuƒéHÁàH÷о HÁè?)ÁƒÁHÓæA‰öHcöHÁæë ¾ A¾ L‰çèÝõùÿI‰ÄH…À„4 H‰r†‡ D9ó}D‰ðI<Ü1ö)؃èHÅ èÚüùÿK ìD‰5C†‡ L‹#M…ä…Ûþÿÿ1ö1ÿèúò H‰H‹(†‡ N‹$èM…ä„»þÿÿ1É1ÒH5tÃ… L‰çè@ø ¿h è" H‰ÃH…À„ fïÀHÇ@H H€À H»@ €xÿÿÿfo±# @fïÀH‰ƒÀ H‰ƒÈ HƒÐ H‰ƒÐ H‰ƒØ Hǃ¸ Hǃ Hǃ° ƒ0 èée H‹j…‡ I‰œ$À N‹$èéùýÿÿHÁà ¾ ¹ é6þÿÿE1äéÝýÿÿèÀúùÿUH‰åAWAVAUATI‰ôSHƒìHH‰}¨¿h dH‹%( H‰EÈ1Àè#! H…À„S L‰çH‰Ãè ô fHnÃHSH‰CH‹E¨flÀH‰U˜Hˆ° L¨ð H‹€° H‰MH‰E°H…À„é H‰M¸ÆE§L`èH‹E¨L‹°ð M~ðM9õuéH I‹GLxðI9Åt3L‰æH‰ßAÿW…ÀtåH‹E¸H‹ŽÙ HBH‰E¸H‹BH…Àt)H‰E°ë¡H‹E¸H‹ HHH‹@H‰M¸H…À„þ ÆE§ ë×H‹E°fïÀ€}§ C H‰CH‹E˜H‰BtH‹E¨H‹M˜H‰ˆ¸ H‹uH‹}˜è* 1ÀH‹UÈdH+%( …É HƒÄH[A\A]A^A_]ÃH‹E¨fïÀHÇC C H‰° 룋51‡ H 6? 1ÿ1ÀH·ú èv ¸ÿÿÿÿëHBH‰E¸H‹BH…ÀtHM9õ…Aÿÿÿ D H‰ÂH‹@H…ÀuôH‹E˜fïÀH‰SC H‰BéJÿÿÿH‹E°HHH‹@H‰M¸H…ÀuÆH‹E°H‹M˜fïÀC H‰CH‹E¸H‰éÿÿÿè‘øùÿUH‰åAWI‰ÿ¿0 AVI‰ÎAUI‰õATSHƒì(H‰U¸dH‹%( H‰EÈ1Àèí I‹](H‹U¸I‹}8I‰ÄH‰XHƒÃH‰PI‰](HÁãH‰ÞèþñùÿI‰E8L‰døI‹F(AÇ$ M‰t$(H…ÀtI‹V8H‹\ÂøH…Ûtƒ;t,Iƒ‡ H‹EÈdH+%( uaHƒÄ([A\A]A^A_]Ãf D Hƒ{ tIƒ‡ ëË € ¿ èB 1Ò1öH‰C H‰ÇèÎôùÿH‹C ÇC I‰D$ Iƒ‡è ëè÷ùÿff. „ @ ó úUH‰åAWAVI‰öAUI‰ýL‰÷ATSH‰ÓH‰š H‰ÞHƒìdH‹%( H‰EÈ1Àè7 H]š H‰ÞL‰÷I‰Çèœ8 I‰Ä‹«‡ …À~2L‰òH5²ø ¿ 1Àèù úÿ‹S E‰àL‰ùH5ø ¿ 1ÀèÝ úÿ‹s H²ø L‰ïèKâÿÿD‰æL‰úL‰ïI‰Æè:âÿÿH‹SL‰öL‰ïH‰ÁèþÿÿH‹EÈdH+%( uHƒÄ1À[A\A]A^A_]Ãèƒöùÿ ó úUH‰åAUI‰ÍATSH‰ÓHƒìdH‹%( H‰EØ1ÀèM A‰Ä…Àt&H‹EØdH+%( …Ê HƒÄD‰à[A\A]]à D ‹S ‹sL‰ïèJÊ I‰ÅH…À„| H‹€À H…ÀtÆ€ L‰ïèóï 룿˜ èz H…Àt%fïÀHÇ@H @8foy«# @PI‰…À 뺋5º©‡ H " ¿ A¼ÿÿÿÿèr L‰ïè—ï éDÿÿÿ‹5©‡ 1ÿ1ÀA¼ÿÿÿÿHÃ" èfr é#ÿÿÿèlõùÿff. „ ó úUH‰åAWAVAUI‰ÕH ë ATI‰ôL‰îSH‰ûL‰çHƒìHdH‹%( H‰EÈ1Àèq5 Hñê L‰îL‰çI‰Æè\5 HÀê L‰îL‰çH‰E¨èv6 H½ê L‰îL‰çH‰E°è`6 L‰çH¿ö L‰îH‰E¸èJ6 ‹=Ȩ‡ M‹}E‹UX…ÿ~ L‰âH5¢ö 1ÀD‰U ¿ èž úÿD‹U 1ÀAúÿ ‡Q H‹ƒ¨ ‹5‚¨‡ N‹ ÐM…Û„Y L‰øL)ØI‰Ãˆc P‹E¸L‰ñHô" L‹e¨L‹m°¿ L‰U˜P1ÀM‰áE‰èL‰] è!q L‰òD‰îH‰ßè£ßÿÿ‹u¸L‰âH‰ßI‰Æè’ßÿÿH‹ƒ¨ L‹U˜L‹] N‰<ÐI‹F(Y^H…ÀtI‹V8H‹DÂøH…Àt ‹…Ò„Ì ¿0 L‰]¸èb M‹f(I‹~8L‰xI‰ÅL‰`IƒÄM‰f(IÁäL‰æèwíùÿL‹]¸I‰F8N‰l øAÇE M‰]HƒƒØ ¿0 è M‹f(I‹~8L‰xI‰ÅL‰`IƒÄM‰f(IÁäL‰æè%íùÿI‰F8N‰l ø1ÀAÇE Hƒƒà H‹UÈdH+%( uFHeØ[A\A]A^A_]à @ 1Àé¯þÿÿHƒƒø LXéyÿÿÿH‰ÁH õ 1ÿ1ÀèÜo ¸ÿÿÿÿë«èàòùÿó úUH‰ÎH‰åAWM‰ÇAVI‰ÖH÷• AUI‰ýL‰÷ATSH‰ËHƒìXdH‹%( H‰EÈ1Àè 4 1öL‰ÿ‰Âè"Æ H…À„ú I‰ÄH‹€À H…À„V Hƒx0 uH‹SH‰P0A€½Q u-1ÀH‹UÈdH+%( …à HƒÄX[A\A]A^A_]Ãf „ H‹sI½h èÀ „Àu¿‹S ‹sL‰ÿèžÅ I‰ÇH…Àt©H‰ÙL‰òH‰ÆL‰ïè…óÿÿ„ÀtH‰ÙL‰òL‰æL‰ïèpóÿÿ„À…{ÿÿÿH‹{Lu€º@ L‰öè# ‹KX1ÀL‰òH5Õó ¿ èªúÿA€½P …¼ L-16! L‰ÿèÝäÿÿ‹_¹… ¿ H5³é H‰Á1ÀèqúÿL‰éL‰ê¿ Lû5! H5†ó 1ÀèQúÿL‰çè™äÿÿH5ó ¿ H‰Â1Àè3úÿ¿ è¹ úÿ1ÀéÇþÿÿf¿˜ èª H…ÀtafïÀHÇ@H @8fo©¦# @PI‰„$À érþÿÿ „ A‹•¼ L-n5! ¿ 1ÀL‰éH5êè ƒÂè¹úÿé ÿÿÿ @ ‹5®¤‡ H" ¿ è‰m ¸ÿÿÿÿé4þÿÿ¸ÿÿÿÿé*þÿÿè€ðùÿó úUH‰ÎH‰åAWI‰×Hœ“ AVM‰ÆAUI‰ýL‰ÿATSH‰ËHƒìxdH‹%( H‰EÈ1Àè¾1 1öL‰÷‰ÂèÂà H…À„z I‰ÄH‹€À H…À„ Hƒ€ A€½I t$1ÀH‹UÈdH+%( …J HƒÄx[A\A]A^A_]ÃA‹…¼ H ò H‰ÞL‰ÿ‰…|ÿÿÿèA1 Hò H‰ÞL‰ÿH‰…pÿÿÿè(1 ‹S ‹sL‰÷H‰…hÿÿÿè#à I‰ÆH…Àt‡H‰ÙL‰úH‰ÆL‰ïè ñÿÿ„ÀtH‰ÙL‰úL‰æL‰ïèõðÿÿ„À…YÿÿÿH‹{L}€º@ L‰þè¨ ‹KX1ÀL‰úH5Zñ ¿ è/úÿA€½P …™ L‰÷èiâÿÿ‹ë¶… ¿ H5?ç H‰Á1ÀèýúÿL’3! H5 ñ 1ÀL‰ÂL‰Á¿ èÝúÿL‰çè%âÿÿH5,ñ ¿ H‰Â1Àè¿úÿ‹hÿÿÿ‹•pÿÿÿ1ÀH5ñ ¿ è úÿ¿ è&úÿ1Àéþÿÿ € L-Á 1À¿ E1ÿL‰îèoúÿƒ½|ÿÿÿÿu ë; @ ¿ èæúÿAGD;½|ÿÿÿt A‰ÇD9{Xuà¿m èÆúÿAGD;½|ÿÿÿuàL‰î¿ 1Àèúÿéôþÿÿ D ¿˜ èš H…Àt1fïÀHÇ@H @8fo™£# @PI‰„$À éÂýÿÿ „ ‹5Ρ‡ H3" ¿ è©j ¸ÿÿÿÿéýÿÿ¸ÿÿÿÿé£ýÿÿè íùÿó úUH‰åAWI‰ÿH‰÷AVI‰ÎAUATSH‰ÓHJã H‰ÞHƒìxdH‹%( H‰EÈ1Àèá. E‹§¼ I‰ÅH‹CH‰…pÿÿÿ‹CX‰EœD9à~ A‰‡¼ A‰ÄA¶‡ Hc]œˆE›„À…ð I‹—¨ HÁãH‹pÿÿÿHÚH‹H‰ H…Àt H)Áˆ¡ L‰÷D‰ê¾ÿÿÿÿèwÀ I‹¿ H‰E€H…ÿ„3 H…À„j H‹€À H‰…xÿÿÿH…À„C H‹}€IŸÈ è3æ H5 ¿ ¿ H‰1ÀèúÿH‹…xÿÿÿ€¸Œ „± Ç…lÿÿÿ IcÄ1ÛL-ÿ0! H‰EˆE…ämé@ D HZõ L‰î1ÀèÏ I‹‡È N‹$àM…ä„ð I‹„$À H…À„B H‹=kj‡ HˆŒ Hµî L‰ö1Àè‹ HƒÃH;]ˆ„Ø A€¿ ‰Út I‹‡ ‹˜I‹‡È LcâJ‹àH…Àt€¸À L5/î uM‰îI‹¿8 H…ÿt‰Ö‰Uè4´ ‹U„Àt™I‹¿( H…ÿt‰Ö‰Uè´ ‹UH5óí „ÀuL‰îH‹=¾i‡ 9Uœ… ÿÿÿH"!! 1Àèß I‹‡È N‹$àM…ä…ÿÿÿH‹=Œi‡ L‰î1ÀHƒÃHrõ è¯ H;]ˆ…(ÿÿÿI‹¿8 H…ÿt ‹uœL%›/! 蓳 H‹=Ki‡ „À„Ð Le H‹½pÿÿÿº L‰æè3 L‰áH‹=!i‡ 1ÀL%\/! HFí L‰æèA ‹•lÿÿÿ…ÒuH‹…xÿÿÿ€¸ „³ H‹E€‹X H‹}€Húì L-/! €¿À LEèèzé L‹µxÿÿÿA‰ÙH‹=±h‡ I‰ÀHéì L‰î1ÀIŽŒ èÎ AƆ A€¿ H‹=h‡ t €}› …ƒ H‘ L‰æ1Àèš H‹}€èä 1ÀH‹UÈdH+%( …¶ HƒÄx[A\A]A^A_]à D ¿˜ èb H…Àthfo qŸ# fïÀHÇ@H @8HPI‰„$À é†ýÿÿH…À„7 H‹€À H‰…xÿÿÿHƒ½xÿÿÿ …Èüÿÿ¿˜ è H‰…xÿÿÿH…À…Q ‹5_‡ HÄ " ¿ è:f H‹}€èAã ¸ÿÿÿÿé8ÿÿÿ € I— ¾ H‰×H‰Uè* ‹}œH‹UA‰Ä¸ ‰ùHÓàH‰ÙHÁéH‰ÆH ÊH‹H ÖH‰1H…Ð…œ I‹‡ IcÔAƒÄ‰<é®ûÿÿf D H‹}€èÏç H5=ë H‰Çèpøùÿ…ÀttA·‡Ð H‹xÿÿÿ¾Ôf‰Œ <YÍ Ç…lÿÿÿ ƒÀAˆ‡Ð éüÿÿfD‰îè8ý H‹M€¶ÀH‰…xÿÿÿH‰À éÅþÿÿf D ÆE› é ûÿÿ € H‹…xÿÿÿ¹. Ç…lÿÿÿ f‰ˆŒ é§ûÿÿf D fïÀH‹M€HÇ@H @8fo¤# @PH‰À é1ûÿÿ @ ‹Þ›‡ …ÀŽœýÿÿH‹E€‹X …Û„ýÿÿé2ýÿÿAƇРA€ú89Ç…lÿÿÿ ƒÂAˆ—Ñ é)ûÿÿ‹MœH4ê L‰æ1Àè H‹=Õe‡ é]ýÿÿAÆ‡Ñ 0Ç…lÿÿÿ éòúÿÿ¸ÿÿÿÿéWýÿÿ‹5T›‡ HTé 1ÿ1Àè0d ¸ÿÿÿÿé7ýÿÿè1çùÿó úUH‰åAWI‰ÏAVM‰ÆAUI‰õH‰ÎATI‰ÔHóè SH‰ûL‰çHìø dH‹%( H‰EÈH‹AH‰…ÿÿÿè_( H‰…ÿÿÿH… ÿÿÿH‰ÇH‰…ÿÿÿèòç H‹µÿÿÿL‰úL‰÷è T …ÀˆC L‰çèÝ H5$à H‰ÇèQöùÿ…À„I E‹oE…í”À„À…Ý A‹W A‹wL‰÷…ÒDÖèò¹ I‰ÅH…À„F A‹wL‰÷‰òèع I‰ÆH…À„¤ €»K „7 Iƒ¿¸ „) è|O HƒìE1ÉE1ÀI‰Ã‹ƒL L‰ùL‰âL‰ÞL‰÷L‰ ÿÿÿƒÀPèí AZA[…ÀL‹ ÿÿÿ…º M…Û„Ù I‹SI‹E1öL‰øþÿÿL‰¥èþÿÿM‰õM‰ÞI‰S I‰ÔIÇC H‰… ÿÿÿH‰ðþÿÿL‰½àþÿÿëk D M…ätjM‹|$M…ÿtFI_-H5%è H‰ßè&õùÿ…Àt*H5è H‰ßèõùÿ…ÀtH5è H‰ßè õùÿ…Àu @ A€O+M‹d$PIƒÅM‰nM‰f L9 ÿÿÿu‘L‹øþÿÿH‹ðþÿÿL‹¥èþÿÿL‹½àþÿÿ D €»J …û M…í„w L‰ùL‰âL‰îH‰ßèaæÿÿ„À„‰ H‹“p E‹GXE1íE1ÛM‹´$Ø Hƒ»x u H‹…ÿÿÿH9ƒh wH‹…ÿÿÿH‰ƒx H9•ÿÿÿvH…ÒuH‹…ÿÿÿH‰ƒ€ M‹M…Ût‹…ÿÿÿM‰;IÇC0 A‰ƒˆ M…ö„â M‹&E9F†Õ M…ä„Ì O‰<ÄH‹½ÿÿÿè¬å H‹EÈdH+%( … HeØD‰è[A\A]A^A_]à € A‹Xè·æÿÿH…À„ L‹˜À M…Û„X M‰«˜ HŽÙ L‰þL‰çL‰ ÿÿÿè.% H…À…ºþÿÿ€»K „þÿÿIƒ¿¸ „ŸþÿÿèåL H‰ÆH…À„ŽþÿÿL‹ ÿÿÿI»@ èvM évþÿÿA@HƒèH‰Â„' H¸ ÿÿÿÿ¹? H…ÂuzH¹ ÿÿH‰ÐHÁà H…È…! H‰Ð¹ ¾ HÁà0Hº ÿH…Ð… Hº ðHÁàH!ÂH…ÒuƒéHÁàHº ÀH…ÐuƒéHÁàH÷ÐHÁè?)ÁƒÁ» HÓãHcó‰ÚHÁæL‰ç‰•ÿÿÿD‰…ÿÿÿèhÜùÿI‰ÄH…À„dþÿÿ‹•ÿÿÿD‹…ÿÿÿI‰IcF9Ð}&)ÂI<Ä1öD‰…ÿÿÿƒêHÕ èUãùÿD‹…ÿÿÿA‰^éþÿÿ D M‹À M…Û„H M‹´$Ø A‹WXM…ö„K I‹6H‹‹h H‹ƒp H…ö„ A;Vƒÿ H‹ÖH9ÿÿÿ‚÷ H…Ò„\ H9ÊHBÑH…Àt H9‡ H‹ÿÿÿH9ÁHFÁH‰…ÿÿÿ¶‹J „Ét E‹M E…É…Ù Hƒ=#m‡ t#A‹wXH=l‡ H‰ðHÁè%øÿÿ HøH‹ H£ðs2H‹µÿÿÿL‰ßH‰•øþÿÿL‰ ÿÿÿèqÕÿÿ¶‹J H‹•øþÿÿL‹ ÿÿÿ„ÉtvI‹‹˜ H…ÉtwL‹±À M…ö„Á H‹µÿÿÿL‰÷L‰øþÿÿH‰• ÿÿÿè ÕÿÿL‹øþÿÿfïÀIÇF( AFH‹• ÿÿÿAFIƒ»@ …æ Iǃ˜ €»I „ H‹“p E‹GXE1íM‹´$Ø éêûÿÿA‹XèaãÿÿI‰ÅH…À…£ûÿÿA‹OX‹5”‡ 1ÿ1ÀHx" è[] H‹“p E‹GXE1ÛA½ÿÿÿÿM‹´$Ø éšûÿÿf. „ HôÕ L‰þL‰çè®! H…À”Àé¤ùÿÿ ‹5 ”‡ …öŽûÿÿH›" 1ÿ1Àèò\ éûÿÿ D H9ÿÿÿsnE‹GXH9…ÿÿÿv H…À… E1íéWûÿÿ¿ L‰øþÿÿ‰• ÿÿÿèM ‹• ÿÿÿL‹øþÿÿH…ÀI‰„$Ø I‰Æ…}ýÿÿH‹…ÿÿÿH;ƒh H‹ƒp r’H‰ÂH…À„ÂýÿÿE‹GXE1íé¹úÿÿf „ ¿ D‰…ÿÿÿèã D‹…ÿÿÿH…ÀI‰„$Ø I‰Æ„ ûÿÿéíúÿÿ € ¾ º » égüÿÿ @ A‹O ‹5 “‡ H/" 1À¿ èã[ é˜øÿÿf D ¿˜ èr I‰ÃH…À„K fïÀHÇ@H @8foj”# @PI‰…À ézüÿÿf. „ HpÔ L‰þL‰çL‰ ÿÿÿM‹µÀ èÐ HGÔ L‰þL‰çH‰…èþÿÿèç Hƒ=ïi‡ L‹ ÿÿÿH‰…àþÿÿ‹ƒ¼ ‰…øþÿÿt'E‹GXHÈh‡ L‰ÀHÁè%øÿÿ HÐH‹ L£ÀƒÐ LE€H‹½ÿÿÿº@ L‰ðþÿÿL‰ÆL‰… ÿÿÿèVó A‹OX1À¿ H‹• ÿÿÿH5þß èØóùÿ€»P L‹ðþÿÿ…A L‰ïL‰ ÿÿÿèÑÿÿ‹‡¥… ¿ H5ÛÕ H‰Á1Àè™óùÿI‹NINH¸Û4¶×‚ÞCIN H5þÞ ¿ H÷áHÁêHiÂ@B I‰ÑH)ÁH¸Ï÷Sã¥›Ä HÁéH÷áL‰É1ÀI‰Ðº IÁèè<óùÿI‹N(¿ H¸Û4¶×‚ÞCH5¤Þ H÷áHÁêHiÂ@B I‰ÑH)ÁH¸Ï÷Sã¥›Ä HÁéH÷áL‰É1ÀI‰Ðº IÁèèçòùÿI‹~H5^Þ H¸Û4¶×‚ÞCH÷çH‰ÑHÁéHiÁ@B H)ÇH¸Ï÷Sã¥›Ä HÁïH÷ç1À¿ HÁêI‰Ðº è•òùÿ€»T L‹ ÿÿÿt@D‹…ÿÿÿA‹M E…À…Þ ƒùÒƒâ÷ƒÂRH50ß ¿ 1ÀL‰ ÿÿÿèLòùÿL‹ ÿÿÿ€»R … €»Q …u A‹M …ÉtR€»K …# L‹5gZ‡ L‰ ÿÿÿL‹- Æ è\E Hƒì1Ò¹’ AVH‹µÿÿÿI‰ÀM‰éL‰ÿèÚ4 L‹ ÿÿÿXZ¿ L‰ ÿÿÿèPõùÿH‹“p E‹GXE1íM‹´$Ø L‹ ÿÿÿéîöÿÿf D A‹O‹5’‡ Hï " 1À¿ èkX é~öÿÿH‹“p E‹GXA½ÿÿÿÿM‹´$Ø é¨öÿÿM‹E1íééöÿÿH‹“p M‹´$Ø E1íé…öÿÿ‹…àþÿÿHƒìL‹èþÿÿLµ`ÿÿÿLíÝ ¹ º L‰÷P¾ 1ÀL‰ ÿÿÿèÕöùÿ‹Ç¢… 1ÀL‰ñH53Ô ¿ èÙðùÿ€»Q ^L‹ ÿÿÿ_„˜þÿÿ€»R …‹þÿÿ‹ˆ¢… H E ! H5ñÓ 1À¿ L‰ ÿÿÿèðùÿL‹ ÿÿÿéXþÿÿ¿ L‰ ÿÿÿèôùÿ1Òƒ½øþÿÿÿL‹ ÿÿÿt\L‰µ ÿÿÿD‹µøþÿÿH‰ðþÿÿ‰ÓL‰øþÿÿë‰Ã¿ A9_Xu Aƒ} ÿƒçöƒÇsè±óùÿCD9óuÙL‹µ ÿÿÿL‹øþÿÿH‹ðþÿÿ¿ L‰ ÿÿÿèƒóùÿL‹ ÿÿÿé#üÿÿL‹…ÿÿÿI³@ I»° L‰ ÿÿÿI)ÐL‰Âè€- L‹ ÿÿÿéçøÿÿ @ Hƒ»x E‹GX…³ùÿÿH‰ÂE1íéýôÿÿ1Àó¼…ÿÿÿºI ƒÀ…É„ýÿÿº? ƒø ýÿÿHD ¾éõüÿÿ¿˜ L‰ðþÿÿH‰•øþÿÿH‰ ÿÿÿèÐÿ H‹ ÿÿÿH‹•øþÿÿH…ÀL‹ðþÿÿI‰Æ„ñ fïÀHÇ@H @8fo³Ž# @PH‰À é×÷ÿÿH5p« ¿ 1ÀL‰ ÿÿÿèÙîùÿL‹ ÿÿÿé·üÿÿA‹OX‹5ÇŒ‡ H‰… ÿÿÿ1ÿH»ý! 1ÀèœU H‹“p E‹GXA½ÿÿÿÿM‹´$Ø L‹ ÿÿÿé×óÿÿ‹5…Œ‡ H‰… ÿÿÿ¿ 1ÀHÜü! èWU ë¹A‹M ‹5_Œ‡ 1ÿ1ÀH(ý! A½ÿÿÿÿè5U H‹“p E‹GXE1ÛM‹´$Ø ézóÿÿ‹5(Œ‡ Hü! ¿ 1ÀL‰ ÿÿÿèúT éEüÿÿè Øùÿ¹ ¾ éáôÿÿº ‰ñHÁâ<H!Âéòôÿÿff. „ ó úUH‰åAWI‰ÿAVI‰ÖAUI‰ÍATI‰ôL‰öSHì¨ H‰½XÿÿÿL‰çH‰•HÿÿÿHÄz dH‹%( H‰EÈ1Àèý HÄE L‰öL‰çH‰Ãèè ‰ÚL‰ï¾ÿÿÿÿH‰…@ÿÿÿIŸð èÛª M‹¯° ¹ L½`ÿÿÿH‰ÂH‰…PÿÿÿL‰ÿ1ÀóH«H‰•pÿÿÿ € M…ítMH‹…XÿÿÿMeèH‹€ð LpðH9Ãuë^f D I‹FLpðH9ÃtKL‰æL‰ÿAÿV…ÀtåŽ M‹mM…íu³H‹…HÿÿÿHƒ½Pÿÿÿ ó~HflÉ)0ÿÿÿulA¼ÿÿÿÿë3 D Hƒ½Pÿÿÿ téI‹D$H‹@ÿÿÿHH0IL$XE1äH‹½PÿÿÿèjÐ H‹EÈdH+%( …d HĨ D‰à[A\A]A^A_]ÃM‹mé!ÿÿÿH‹µPÿÿÿH‹½XÿÿÿèfÛÿÿ…À…± H‹…Xÿÿÿ¹ L‰ÿH‹° 1ÀóH«H‹…PÿÿÿH‰•HÿÿÿH‰…pÿÿÿH…ÒtfH‹…HÿÿÿLpèH‹…XÿÿÿM‰ôH‹€ð LhðH9Ãuë`fI‹ELhðH9ÃtQL‰öL‰ÿAÿU…Àt厇 H‹…HÿÿÿH‹@H‰…HÿÿÿHƒ½Hÿÿÿ uš‹5‰‡ HZØ 1ÿ1Àè]R A¼ÿÿÿÿéìþÿÿ¿8 èìû H…ÀtRH‹Hÿÿÿfo•0ÿÿÿfInÆÇ@ H‹QðPH‰AðfHnÚflà H‰éŠþÿÿH‹…HÿÿÿH‹@H‰…HÿÿÿétÿÿÿèŒËÿÿ…Àu‹éeþÿÿèîÔùÿff. „ ó úUH‰åAWAVI‰þAUATI‰ÌSH‰ÓHòw Hì˜ H‰½XÿÿÿH‰÷H‰ÞdH‹%( H‰EÈ1Àè H‹K¾ÿÿÿÿL‰ç‰ÂH‰@ÿÿÿè ¨ H‰…HÿÿÿH…À„a L½`ÿÿÿH‰Â1À¹ L‰ÿIžð M‹¶° óH«H‰•pÿÿÿM…ötMH‹…XÿÿÿMfèH‹€ð LhðH9Ãué« I‹ELhðH9Ä— L‰æL‰ÿAÿU…Àtá~7M‹vM…öu³H‹µHÿÿÿH‹½XÿÿÿèÙÿÿ…À„ö A¼ÿÿÿÿé— „ M‹véwÿÿÿ¿8 èAú H…À„£ H‹@ÿÿÿfInÅH‰HH‹PÿÿÿH‹QðH‰AðfHnÊflÁ H‰f D H‹XÿÿÿI‹D$ƒ¹¸ ÿt^H‹XÿÿÿHƒ H‹@ÿÿÿH9HwNÇ@ E1äH‰H H‹½Hÿÿÿè%Í H‹EÈdH+%( …# HĘ D‰à[A\A]A^A_]ËPE1ä…Òt˜ëÀH‹…XÿÿÿE1äHƒ€ ë¬H‹…Xÿÿÿ¹ L‰ÿH‹° 1ÀóH«H‹…HÿÿÿH‰•PÿÿÿH‰…pÿÿÿH…ÒtmH‹…PÿÿÿLhèH‹…XÿÿÿM‰ìH‹€ð LpðH9Ãu éÇþÿÿf D I‹FLpðH9Ä°þÿÿL‰îL‰ÿAÿV…Àtá~7H‹…PÿÿÿH‹@H‰…PÿÿÿHƒ½Pÿÿÿ u“‹59†‡ Hæ÷! 1ÿ1ÀèO éMþÿÿH‹…PÿÿÿH‹@H‰…PÿÿÿëÇA¼ÿÿÿÿéÜþÿÿèŒÈÿÿ…À…!þÿÿéþÿÿèêÑùÿf. „ ó úUH‰åAWI‰ÿAVE1öAUATI‰ÌSH‰ÓHït Hì¨ H‰½XÿÿÿH‰÷H‰ÞdH‹%( H‰EÈ1Àè Aƒ¿¸ ÿ„H H‹K‰Â¾ÿÿÿÿL‰çfHnÉH‰@ÿÿÿflÉ)0ÿÿÿèì¤ H‰…HÿÿÿH‰ÂH…À„F M‹·° IŸð ¹ 1ÀL½`ÿÿÿL‰ÿóH«H‰•pÿÿÿM…ötQH‹…XÿÿÿMfèH‹€ð LhðH9Ãuéƒ I‹ELhðH9Äo L‰æL‰ÿAÿU…ÀtᎠM‹vM…öu¯H‹µHÿÿÿH‹½Xÿÿÿè÷Õÿÿ…À…Ê L‹µHÿÿÿL‰÷è°Ï L‹¥XÿÿÿIcv H‰ÂL‰çè ¼ÿÿ¹ 1ÀL‰ÿóH«I‹”$° L‰µpÿÿÿH‰•PÿÿÿH…ÒtgH‹…PÿÿÿLhèH‹…XÿÿÿM‰ìH‹€ð LpðH9Ãuët I‹FLpðH9ÃtdL‰îL‰ÿAÿV…ÀtåŽý H‹…PÿÿÿH‹@H‰…PÿÿÿHƒ½Pÿÿÿ u™‹5ùƒ‡ HÎõ! 1ÿ1ÀèÕL A¾ÿÿÿÿé f. „ M‹vé§þÿÿ¿8 èQö H…À„¾ H‹Pÿÿÿfo0ÿÿÿfInÅÇ@ H‹QðXH‰AðfHnâflÄ H‰f D I‹D$fo•0ÿÿÿE1öH‹@ÿÿÿPH‰H(H‹…XÿÿÿHƒ€ H‹½Hÿÿÿè>É H‹EÈdH+%( u4HĨ D‰ð[A\A]A^A_]ÃH‹…PÿÿÿH‹@H‰…PÿÿÿéþþÿÿA¾ÿÿÿÿë½èöÎùÿèÅÿÿ…À…ÿÿÿélÿÿÿ @ ó úUH‰åAWI‰÷AVI‰þL‰ÿAUI‰ÕHzÄ ATL‰îI‰ÌSHì¸ dH‹%( H‰EÈ1Àè HbÄ L‰îL‰ÿH‰…Xÿÿÿè HdÐ L‰îL‰ÿH‰Ãèí IcUXI‹MH‰…PÿÿÿI‹†¨ fHnÉH‰8ÿÿÿHÐflÉH‹) ÿÿÿH‰ H…Àt H)Áˆ ‹•Xÿÿÿ¾ÿÿÿÿL‰ç襡 ‰Ú¾ÿÿÿÿL‰çH‰…HÿÿÿI‰Ç茡 H‰…@ÿÿÿM…ÿ„Ä H…À„» L¥`ÿÿÿ1À¹ I‹–° L‰çIžð óH«H‹…HÿÿÿH‰•XÿÿÿH‰…pÿÿÿH…Òtd € H‹…XÿÿÿLhèI‹†ð LxðH9Ãué¸ I‹GLxðH9ħ L‰îL‰çAÿW…Àtá~}H‹…XÿÿÿH‹@H‰…XÿÿÿHƒ½Xÿÿÿ u£H‹µHÿÿÿL‰÷ètÒÿÿ…À„ @ A¼ÿÿÿÿH‹½HÿÿÿèÇ H‹½@ÿÿÿè Ç H‹EÈdH+%( …¾ Hĸ D‰à[A\A]A^A_]ÃH‹…XÿÿÿH‹@H‰…Xÿÿÿé~ÿÿÿ H‹PÿÿÿH¼Ï ¿8 D¶<è?ó H…À„n H‹8ÿÿÿH‰HA€ÿRu Ç@ H‰H I‹UfInÅI‰EfHnÒfl H‰1À¹ L‰çI‹–° óH«H‹…@ÿÿÿH‰•XÿÿÿH‰…pÿÿÿH…Òtm @ H‹…XÿÿÿLhèI‹†ð LxðH9Ãu é€ „ I‹GLxðH9Äg L‰îL‰çAÿW…ÀtáŽë H‹…XÿÿÿH‹@H‰…XÿÿÿHƒ½Xÿÿÿ u—H‹µ@ÿÿÿL‰÷è Ñÿÿ…À…þÿÿ1À¹ L‰çI‹–° óH«H‹…@ÿÿÿH‰•PÿÿÿH‰…pÿÿÿH…Òt{f. „ H‹…PÿÿÿHƒèH‰…XÿÿÿI‰ÅI‹†ð LxðH9Ãuëpf „ I‹GLxðH9ÃtZH‹µXÿÿÿL‰çAÿW…ÀtáŽÇ H‹…PÿÿÿH‹@H‰…PÿÿÿHƒ½Pÿÿÿ uHìÍ éw H‹…XÿÿÿH‹@H‰…Xÿÿÿéÿÿÿ¿8 èsñ H…À„ß H‹Pÿÿÿfo ÿÿÿÇ@ ó~…XÿÿÿH‹QðXH‰AðfHnâflÄ H‰ D M;m „A I‹EE1äƒx…[ýÿÿH‹P H9•8ÿÿÿ‚' H‹8ÿÿÿÇ@ fHnêH‰H(H‰ÈH)ÐIEHfHnÀflÅI;E0v I‰M@AE0IƒEPE1äéýÿÿ1À¹ L‰çI‹–° óH«H‹…HÿÿÿH‰•XÿÿÿH‰…pÿÿÿH…Òte „ H‹…XÿÿÿLhèI‹†ð LxðH9ÃuéýÿÿI‹GLxðH9Ä÷üÿÿL‰îL‰çAÿW…Àtá~7H‹…XÿÿÿH‹@H‰…XÿÿÿHƒ½Xÿÿÿ u£H”ï! ‹5Š}‡ 1ÿ1ÀèmF éPüÿÿH‹…XÿÿÿH‹@H‰…XÿÿÿëÇH‹…PÿÿÿH‹@H‰…Pÿÿÿé4þÿÿE1äé#üÿÿÇ@ éüÿÿè4Éùÿè¿¿ÿÿ…À„½üÿÿAƒÌÿéüÿÿf D ‹5}‡ 1ÿ1ÀA¼ÿÿÿÿH Ë èìE éíûÿÿ‹5õ|‡ 1ÿ1ÀAƒÌÿH Ò H;Ê èÆE é¯ûÿÿó úUH‰åAWAVAUATSHì Hƒ $ HìØ ¹² »A0 ó~-:ƒ ó~=2ƒ L5#Ÿ A¹ H‰µØéÿÿA‰úH½pòÿÿLPõÿÿL¥°îÿÿdH‹%( H‰EÈH`Ë H‰½°éÿÿfHnðHcË flîó~5Óƒ )éÿÿfHnèH[Ë fHnàHjž flõó~-°ƒ flü)µ€éÿÿ)½péÿÿfHnøHŽu fHnðH¤È flïó~=‚ƒ fHnàHË )`éÿÿ5Xƒ fHnèHÔ =Eƒ )µPéÿÿfHnÀHåq %+ƒ ó~5;ƒ fHnÈHâ )½@éÿÿó~= … fHnÐH…`õÿÿ)¥0éÿÿ-îƒ fHnØ1À5àƒ ) éÿÿóH«H ß®ÿÿflÛ=T~… H‰pòÿÿH –ÐÿÿH½°îÿÿfHnáH “·ÿÿ)µéÿÿ%-~… H‰¨òÿÿH )½ éÿÿ)¥òÿÿHB fInåH‰°óÿÿ¹< fläóH«H‰•¸òÿÿH¹ i HB„‡ H‰°îÿÿH ¬l fHnêH¦l )`õÿÿfHnÙfHnòH¹ v flÝH‰ïÿÿH âv HXz‡ ¸îÿÿfoØfHnúH:z‡ flÞ)¥PõÿÿfHnâH½0íÿÿÈîÿÿfHnÙH ;4! H•põÿÿH‰0ïÿÿflßfHnêH¹ D H‰pïÿÿH Sl H•°óÿÿïÿÿfHnÙH Hl fHnòH‰ïÿÿflÜH¹ f HÑë! H‰ÐïÿÿH š– fHnúH•(ôÿÿxïÿÿfHnÙH Ïk fHnâH‰ðïÿÿ¹0 flÝH•qõÿÿH‰½ÀéÿÿfHnêH•DôÿÿóH«ØïÿÿH¹ s H½ˆìÿÿH‰0íÿÿH Óp fHnÙH Ìp f‰@ôÿÿH`ëÿÿflÞfHnòI‰ØÆ… óÿÿ8íÿÿfHnÙH¹ C H•€÷ÿÿflßfHnúH‰íÿÿH Ô HíÿÿfHnÙH È H•÷ÿÿflÜfHnâH‰°íÿÿH¹ p ˜íÿÿfoÚH)È Ç…(ôÿÿÿÿÿÿflÝfHnêH• ÷ÿÿÇ…Dôÿÿ flÕÆ…»÷ÿÿÇ…¼÷ÿÿ H‰ðíÿÿH Žê! H‰îÿÿ¹ óH«øíÿÿH¹ r H½ðÿÿH‰pìÿÿH øe fHnÙH }ê! H‰½¸éÿÿH‰ìÿÿ¹< flÞfHnòóH«H MÇ xìÿÿH”Ç fHnÙH ;Ç •ñÿÿH½ øÿÿflßH‰°ðÿÿH 6Ç fHnú˜ðÿÿfHnÙH EÇ H•°÷ÿÿfHnÑflÜfHnâ¹Ø flÖHGÇ H‰½ÈéÿÿóH«•XñÿÿfoÑH¸ k fl×H‰… øÿÿHg©† H 2¢ •hñÿÿfoÑfHnèD‰×flÔHæi øðÿÿ•¸ñÿÿfHnÒHÓ˜ fHnðflÊH ©† L‰¥¨îÿÿÈñÿÿfHnÊfHnøHn flÍH¶Á L‰¥(íÿÿøÿÿfoÈflÎÇ…ðÿÿ øÿÿfHnÉH ô… flÏÇ…ððÿÿ høÿÿfHnÈH¸ g flÁH‰…ÀøÿÿH…»÷ÿÿfHnÈ…xøÿÿfHnÂHíè! flÁL‰¥hòÿÿHKi Ç…Pñÿÿ Ç…°ñÿÿ Ç…`øÿÿ …ÈøÿÿfHnÁH C H‰…àøÿÿH…¼÷ÿÿÇ… ùÿÿ fHnàHÎÜ! H‰…@ùÿÿflÄHܨ† fHnÐH81! …(ùÿÿfHnÂfHnèflÂH¸ s Ç…€ùÿÿ H‰…àùÿÿH…¹÷ÿÿHÙÇ fHnðHNè! …ˆùÿÿfHnÁH‰… úÿÿflÅH¸ S H Ź H‰…@úÿÿH…¸÷ÿÿfHnøH<è! …˜ùÿÿfHnÂH‰…`úÿÿflÆH¸ w HýÄ H‰… úÿÿH…Á÷ÿÿfHnÈHëÄ …èùÿÿfHnÁH‰…ÀúÿÿflÇH¸ n H ÖÄ H‰… ûÿÿH…Â÷ÿÿfHnàHÁÄ …HúÿÿfHnÂH‰… ûÿÿflÁH¸ M H^’ H‰…`ûÿÿH…Ã÷ÿÿfHnÐ…¨úÿÿfHnÁH‚Ä flÄH‰…€ûÿÿH¸ V H |Ä H‰…ÀûÿÿH…À÷ÿÿ…ûÿÿfHnÂfHnèHaÄ flÂH‰…àûÿÿH¸ I HTÄ …hûÿÿfHnÁH jJ flÅH‰… üÿÿH…º÷ÿÿfHnð…ÈûÿÿfHnÂH!Ä flÆH‰…@üÿÿH…Ð÷ÿÿHÉb …(üÿÿfHnøó~B ƒ H³Ù! Ç…€üÿÿ fHnÈH…Ä÷ÿÿflÇfHnàH¥æ! …ˆüÿÿfHnÁH ?k flÁ…˜üÿÿÇ…àüÿÿ ó~í ƒ H‰… ýÿÿH¸ p flÄH‰…@ýÿÿHš¥† fHnÐ…èüÿÿfHnÂHÚ¯! flÂfHnèH¸ t L‰¥¸þÿÿ…HýÿÿfHnÁH©Þ H Àj flÅH‰… ýÿÿHD¥† fHnð…XýÿÿfHnÂHüå! flÆfHnøH¸ C HÇ…(ëÿÿ …¨ýÿÿfHnÁH{ïÿÿH äÆÿÿflÇH‰… þÿÿHÒI‡ …¸ýÿÿfHnÈó~þ ƒ H?e HÇ…8ëÿÿ fHnàH°å! flÁH‰… ëÿÿH†Â …þÿÿó~¿ ƒ H‰…0ëÿÿH‡Â flÄH‰…@ëÿÿHå! …þÿÿó~h ƒ H‰…PëÿÿHâåÿÿƒ ƒ fHnÐH¿èÿÿHÇ…Hëÿÿ )… ëÿÿó~e ƒ HÇ…Xëÿÿ [ ƒ HÇ…Ðëÿÿ )…°ëÿÿfInÆE ƒ )…ÀëÿÿfïÀ)…`ëÿÿfHnÂL‰âH‰…êÿÿflÂHIëÿÿH‰… êÿÿH{ÏÿÿH‰…0êÿÿHÇÿÿH‰…`êÿÿH¿ªÿÿ)… êÿÿfïÀfHnè…hêÿÿ…xêÿÿ…8êÿÿ…HêÿÿfHnÁH ëÿÿHÇ…êÿÿ flÅ)…pêÿÿèì ‰…Ðéÿÿ…À„±& H‹…ØéÿÿL‰öL‹8L‰ÿèIÌùÿ…À„ L‰ÿ艿ùÿHƒø†K A¾ L‰þH=J¸ H‰…éÿÿL9ðLFðL‰ò艺ùÿH‹éÿÿ…À„À ¸ L‰þH=|0 H9ÁHFÁH‰Âè\ºùÿ…À…} H… êÿÿƒ½ÐéÿÿL¥ ëÿÿH‰…Ðóÿÿ~'H‹•ÀéÿÿH‹µØéÿÿE1ÀL‰á‹½Ðéÿÿè'# …À…™( H‹µÀéÿÿH‹½°éÿÿL‰âèy¸ÿÿèdý ¾ ¿ èUÌùÿH‰…õÿÿH…À„r& ¿ @ è ÎùÿH‰…0ôÿÿH‰ÇH…À„'( º @ ¾ÿ èi¼ùÿH‹½°éÿÿè}¬ÿÿ‰…¸éÿÿ…À…à H‹…(õÿÿHµ õÿÿ€½qõÿÿ H‰µéÿÿH‰…Ðéÿÿ… Hµ@õÿÿH…À„ú L‰ØéÿÿH‰ÃI‰öH‰ßèáó H‹µéÿÿH‰ßH‰…(õÿÿèí H‹{øHCèH‰…êÿÿèç¹ L‹½@õÿÿH‰ÃM…ÿ„2 A¼ M‰õë f „ I‹U H‹BLjH…Àt5I‰ÇI‹ø裹 H‰ßH‰ÆèHÊùÿ…ÀÔ„ I‹U E1äH‹BLjH…ÀuËH‹…êÿÿfïÉHxƒ@`L‰xH I‰} E„ä…Ö L‰öèÊê H‹(õÿÿH…Û…!ÿÿÿH‰ÐéÿÿL‹ØéÿÿH‹…éÿÿH‹ÐéÿÿH‰…ÈéÿÿH…@õÿÿH‰…€éÿÿH…0õÿÿH‰… éÿÿ H…Û„ H‰ßLcèè³ò H‹ÈéÿÿH‰ßH‰AH‰Îèíë L‹µ0õÿÿM…ö„É H‹… éÿÿÆ…ÀéÿÿH‰…Øéÿÿ „ H‹…PõÿÿI^èLxðI9Åu éc € I‹GLxðI9Å„ß H‰ÞL‰çAÿW…ÀtáH‹…ØéÿÿH‹ ŽË H‹PHHH‰ØéÿÿH…Ò„h I‰Öë”H5Ÿa L‰ÿèÕÈùÿ…À„³ H5ø± L‰ÿè¾Èùÿ…À… # L¥PëÿÿH‹•ÈéÿÿH‹µØéÿÿE1À‹½ÐéÿÿL‰áè …À…Ã# ÷…À÷ÿÿ ÿÿ t €½¹÷ÿÿ …¹# èÚÐ ‰…¸éÿÿ…À„Ú H‹EÈdH+%( …—" ‹…¸éÿÿHeØ[A\A]A^A_]ÃH‹µØéÿÿ‹½Ðéÿÿè"ÿüÿ‰…¸éÿÿë¾L¥@ëÿÿH‹•¸éÿÿH‹µØéÿÿE1À‹½ÐéÿÿL‰áè„ …À…# H‹µÀéÿÿH‹½°éÿÿH…0êÿÿH• ëÿÿH‰…ÐóÿÿèÄ´ÿÿ¾ ¿ è¥ÈùÿH‰…8ôÿÿH…À„Â" ¾ ¿ è†ÈùÿH‰…õÿÿH…À„”" ¿ @ è<ÊùÿH‰…0ôÿÿH‰ÇH…À„\" º @ ¾ÿ 蚸ùÿ¿S èÀ¾ùÿ€½€÷ÿÿ ‰…,ôÿÿ…ì H‹½°÷ÿÿH…ÿtè{ H‰…¨÷ÿÿH…À„Ù! H‹½÷ÿÿH…ÿtèûÆ H…À„•! H‰…ˆ÷ÿÿH‹½ ÷ÿÿH…ÿtèÙz H…À„|$ H‰…˜÷ÿÿèÅø H‹°éÿÿH‰ßè&¨ÿÿ‰…¸éÿÿ…À…• H‰ßè°ŸÿÿH‹½˜÷ÿÿèFu H‹½ˆ÷ÿÿ袌 H½x÷ÿÿèƒÝ H‹½¨÷ÿÿè"u H½0ôÿÿèkÝ H½õÿÿè_Ý H½8ôÿÿèSÝ éûýÿÿH5_ L‰ÿèHÆùÿ…À„&þÿÿL‰òL‰þH=4» è®´ùÿ…À…YýÿÿL¥0ëÿÿLpìÿÿE1ÀH‹µØéÿÿ‹½ÐéÿÿH…`êÿÿL‰áL‰êH‰…Ðóÿÿè …À…T H…ØóÿÿH‰ÇH‰…Èéÿÿè±9 H… ôÿÿH‰ÇH‰…Àéÿÿè›9 ¾ ¿ èœÆùÿH‰…õÿÿH…À„ú ¿ @ èRÈùÿH‰…0ôÿÿH‰ÇH…À„÷ º @ ¾ÿ A¿ A¾ Êš;褶ùÿL¥êÿÿL‰æ¿ è ·ùÿL‰æ¿ Liêÿÿ Êš;L˜êÿÿè·ùÿHiêÿÿ Êš;H˜êÿÿ € L‰æ¿ èÛ¶ùÿHi…êÿÿ Êš;H…˜êÿÿH…¸ôÿÿH9ÃwÕL‰æ¿ è°¶ùÿHi…êÿÿ Êš;H…˜êÿÿL)èI9ÆLGðAƒï…]ÿÿÿL‰ò¿ 1ÀL‰µ¸ôÿÿH5òß! » A½ Êš;èÒÊùÿL‰æ¿ èU¶ùÿfo Ík# 1öL‰çLiµêÿÿ Êš;Lµ˜êÿÿ)êÿÿèÚËùÿL‰æ¿ è ¶ùÿHi…êÿÿ Êš;H…˜êÿÿL)ðI9ÅLGèƒëušI•ðØÿÿH5–ß! ¿ 1ÀH‰•ÀôÿÿèKÊùÿL‰æ¿ èεùÿL‰æ¿ Liêÿÿ Êš;L˜êÿÿ诵ùÿHiêÿÿ Êš;H˜êÿÿHÃ@B L‰æ¿ 艵ùÿHi…êÿÿ Êš;H…˜êÿÿH…¸ôÿÿH9ÃwÕL‰æ¿ è^µùÿH5£¸ ¿ 1ÀHi•êÿÿ Êš;H•˜êÿÿL)êè¦ÉùÿL‰æ¿ è)µùÿfoqi# 1öL‰çHiêÿÿ Êš;H˜êÿÿ)…êÿÿè®ÊùÿL‰æ¿ èñ´ùÿH5ºÞ! ¿ 1ÀHi•êÿÿ Êš;H•˜êÿÿH)Úè9ÉùÿH‹½°éÿÿèM¤ÿÿ‰…¸éÿÿ…À…[ H‹•HôÿÿH5 ¸ ¿ 1ÀèÉùÿH‹•PôÿÿH5 ¸ 1À¿ èëÈùÿH‹•XôÿÿH5 ¸ 1À¿ èÑÈùÿH‹•pôÿÿH…Ò…m H‹•xôÿÿH…Ò…6 H‹•hôÿÿH…Ò… 1ÛHƒ½¸óÿÿ L-Þ! „‚ H‹…ÈóÿÿL‰î¿ H‹ØHƒÃL‹H(L‹@HHH‹1Àè]ÈùÿH‹…¸óÿÿH9ÃrÇH…ÀtDL‹°éÿÿ1ÛH‹•ÈóÿÿH Ý H‹4ÚHƒÃH9Ã„Ú H‹L L‰ï1Ò脹ÿÿH‹…¸óÿÿH9ØwÅHàëÿÿÆ…ø÷ÿÿ LàéÿÿH‰ßH‰€éÿÿèÔùÿ¿K è Ãùÿº @ H‰ß9ÐLÂE1öHcð育ùÿH‹½Èéÿÿè68 H‹½Àéÿÿè*8 Hƒ½¸óÿÿ „L ¿ èÄùÿL‰çÆ…Ðéÿÿ H‰ÁH‰… éÿÿH‹…ÈóÿÿJ‹ðH‰H‰…éÿÿH‹…°éÿÿH‰A¹ 1ÀóH«Ç…êÿÿ HÇ…˜êÿÿ € èCì A¸ÿÿÿÿ1ÒL‰æI‰Á¹ÿÿÿÿ¿* 1Àè„®ùÿ‰…Øéÿÿ…À‰G èQÆùÿ‹8I‰Çƒÿ…á ¶põÿÿ„Û„ô L‰î¿ 至ùÿH‹…¸óÿÿH…àéÿÿL)ðH‰…àéÿÿH;…èéÿÿ†z L‰î¿ H‰…èéÿÿèιùÿƒøÿ„… ˆÐéÿÿéRÿÿÿf. „ H‹…ØéÿÿH‹ H‹PHHH‰ØéÿÿH…Ò„Ø Æ…Àéÿÿ é)÷ÿÿfH‹•éÿÿH9•Èéÿÿ…ô H‹…€éÿÿH‰…ÈéÿÿH‹…ÈéÿÿH‹@H‰…ÐéÿÿH‰Ãé,öÿÿIFH‰…ØéÿÿI‹FH…À„v @ H‰ÂH‹@H…ÀuôH‹…ÐéÿÿfïöH‰pH‰BH‹µ éÿÿH‹½ÐéÿÿèSà ë“H‹•Ðéÿÿfïÿ€½Àéÿÿ L‰2zH‰PtÌH‹…ÐéÿÿH‰…8õÿÿë¼H‹…êÿÿfïÉHxƒ@`HÇ@ H H‰½@õÿÿH‰½Hõÿÿé õÿÿH‹…êÿÿóAoG0AƒGHH‹PXIW@óo`HH‹fÔÄAG0H9ÐtI‹wèH‹xMGèL‰BI‰WèH‰7H‰~H‹P0I9WsfHnÂ@8AGH‹@@I‰G(H½êÿÿè Õ éªôÿÿH‹…ÐéÿÿfïöHÇ pH‰…0õÿÿé ÿÿÿHF‹ fïÀfo éÿÿH5¯ H‰…àëÿÿHjÇÿÿL%…¯ A¹ H‰…èëÿÿH^¯ H½êÿÿºÿÿÿÿH‰…ðëÿÿH…»ÿÿH‰…øëÿÿH‰…ìÿÿH‰…ìÿÿHe¯ H‰…pëÿÿH»½ÿÿH‰…xëÿÿH‹Ík‡ …¨êÿÿH‰…êÿÿ¶…põÿÿ…¸êÿÿˆ…²êÿÿHT–ÿÿH‰…pòÿÿH& H‰µìÿÿ1öH‰…€òÿÿH …˜êÿÿH‰…òÿÿHÊÿÿH‰…¸òÿÿH Í …ÈêÿÿH‰…óÿÿH‡Ï ¨òÿÿH‰… óÿÿH2Ñ L‰¥ ìÿÿÇ…¸êÿÿ H‰…0óÿÿ¶…»÷ÿÿH‹°éÿÿfD‰ óÿÿˆ|“† è‰A I‰ÇH= ðÿÿ‡› H‹5Ó8‡ H…ö„r HÃ7‡ H‰ÇèËc ‰…¸éÿÿ…ÀˆÕ I@I‹Ÿ([ è¼ H‹µÐ÷ÿÿH½Ø÷ÿÿèJ´ …À… L‹3L-XÛ! L9óué¿ f D M‹6L9ó„ Iƒ¾Ø „/ €½»÷ÿÿ tÝH59‰ L‰÷膣 „ÀtÊAöF( uÃAö† u¹‹5`‡ L‰ê1ÿ1Àèo) Æ…»÷ÿÿ Æ’† ë—Ç…¸éÿÿÿÿÿÿH½0ôÿÿèÓ H½õÿÿèÓ é¬óÿÿH=!Ô! L-¿® èåÁùÿH=žÔ! L5—Ö! èÒÁùÿH=Õ! èÆÁùÿò=®^# H‹8õÿÿò½ØéÿÿH…Û„ f D Hƒ{8 „F H‹{øèìª L‰îH‰Çè‘»ùÿ…À„* óoC8óoµõÿÿD‹cHH‹{øfÆÀfÔÆ…õÿÿAƒüŽ( 襪 D‰á¿ H5N° H‰Â1Àè|ÁùÿA¿ E1äA)ÇE…ÿ~ ¿ AƒÄèêÄùÿE9üuíH‹C01ÒH‹{ L¥ÀþÿÿL‰æL½@ÿÿÿH÷s8º H‰…Ðéÿÿè…À H‹{(º L‰þètÀ H‹CH‹ÐéÿÿH…Àˆô fïÒòH*Ðò^•ØéÿÿH…Ɉ¹ fïÉòH*ÉH‹C@H‹S8ò^ØéÿÿH…Àx}fïÀòH*ÀM‰øL‰áL‰ö¿ ¸ ò^…ØéÿÿèŸÀùÿH‰ßèwã H‹{øI‰Ä苤 HÇCø M…ä„Œ L‰ãé‚þÿÿD‹g èy© H55¯ ¿ H‰ÂD‰á1ÀèPÀùÿéÏþÿÿH‰ÁƒàfïÀHÑéH ÁòH*ÁòXÀénÿÿÿH‰ÊH‰ÈfïÉHÑêƒàH ÂòH*ÊòXÉé/ÿÿÿH‰ÂƒàfïÒHÑêH ÂòH*ÒòXÒé÷þÿÿH=wÓ! è’¿ùÿH‹…õÿÿL‹…õÿÿH…Àˆ fïÀòH*ÀL‰Â¿ H5»Ó! ¸ ò^…Øéÿÿè¡¿ùÿH=ÒÓ! èE¿ùÿH‹½°éÿÿèI’ÿÿ¿ èÃùÿéýÿÿfo•`éÿÿHG‚ H5‰x fo¥@éÿÿfHnÆH5/‚ fo½éÿÿL=?K )•àëÿÿfHnÐH?[ L‰ÿflÂfo•PéÿÿfHnÈ)¥ ìÿÿ)…ðëÿÿfHnÆfo¥éÿÿHª flÁ)•ìÿÿfo0éÿÿfo• éÿÿH5ê« )… ìÿÿ)0ìÿÿfo€éÿÿ)•@ìÿÿfo•péÿÿ)¥Pìÿÿ)½pëÿÿ)€ëÿÿ)•ëÿÿH‰…`ìÿÿèù H=ðÿÿ‹…ÐéÿÿÛƒãØpDh‰…Èéÿÿ‰µÀéÿÿL‰ï¾ è¹ùÿI‰ÄH…À„I L‰ï¾ èí¸ùÿI‰ÅH…À„ E1öH…àëÿÿ‰¸éÿÿL‰öH‰ÃM‰îI‰õ D J‹<+è— ùÿK‰,IƒÅIýˆ uæH=äY ‹¸éÿÿM‰õèq ùÿH5Ò¨ L‰ÿI‰„$ˆ è: H= ðÿÿ‡ H=©¨ èB ùÿI‰„$ …Û„é E1ÿLµpëÿÿK‹<þè ùÿK‰„ü˜ IƒÇD9ûwæƒÃL‹µØéÿÿ‹…ÐéÿÿIƒÆD|ÿƒøt I‹>IƒÆèäŸùÿI‰À‰ØƒÃM‰ÄD9ûuã‹•ÀéÿÿL‰æL‰ïH‰ÓHÁâèË ùÿL‰î‰ßè18ûÿ‰…¸éÿÿ…Ût"‹…ÈéÿÿL‰ãƒÀMtÄH‹;HƒÃèZ£ùÿL9óuïL‰çèM£ùÿL‰ïèE£ùÿéDîÿÿ‹5ÞZ‡ 1ÿHrQ 1Àèº# H‹=;1‡ Ç…¸éÿÿêÿÿÿH…ÿt;‹"1‡ …À~,1ÛL‹ßM…À„Ë L‰ÇHƒÃ蟛 ‹ý0‡ H‹=ú0‡ 9ØÖèÙ¢ùÿL‰ÿèq> éÐíÿÿ€½º÷ÿÿ t €½»÷ÿÿ …Û H‹èéÿÿH‹•ðéÿÿH5Ô! 1ÀH»Û4¶×‚ÞC¿ I¼Ï÷Sã¥›Ä è!¼ùÿH5:Ô! ¿ 1Àè¼ùÿH‹øéÿÿL‰ö¿ H‰ÈH÷ãHÁêHiÂ@B I‰ÑH)ÁH‰ÊL‰ÉHÁêH‰ÐI÷ä1ÀHÁêI‰Ðº èÅ»ùÿ¿ èK¿ùÿH5üÓ! ¿ 1À註ùÿH‹…ØéÿÿL‰ö¿ H÷ãH‰ÑH‹•ØéÿÿHÁéHiÁ@B H)ÂHÁêH‰ÐI÷ä1ÀHÁêI‰Ðº èa»ùÿ‹•,ôÿÿH5¬ 1À¿ èH»ùÿH‹=¹/‡ éƒþÿÿ @ L‰î¿ è[®ùÿƒøÿ…êóÿÿ€½Ðéÿÿ A‹?… HµÀþÿÿº€ è¾\ ‹Øéÿÿ1ÿ‹5÷X‡ I‰ÀL@ÿÿÿHŠÐ! 1ÀèË! ¿ èñ®ùÿHƒÃ9Ø þÿÿéAþÿÿL‹½ éÿÿ1Ò1öIƒÆH‹éÿÿA‰GH{HèÌ¡ùÿH{h1Ò1öè¿¡ùÿH»ˆ 1Ò1ö诡ùÿHÇC0 H{@L‰ùH‹µ€éÿÿH²£ÿÿè½ùÿL;µ¸óÿÿ‚´òÿÿH=™Í! èô¹ùÿòÜV# D‹DôÿÿHÇ…Ðéÿÿ ò•ØéÿÿE…Û„è L‰æ¿ E1ÿ虥ùÿL‰æ¿ Hiêÿÿ Êš;H˜êÿÿèz¥ùÿH‹½ÀéÿÿHi…êÿÿ Êš;HÇ…Ðôÿÿ H…˜êÿÿH‰…Èôÿÿèª* Hƒ½¸óÿÿ t0H‹…ÈóÿÿN‹,øIƒÇIƒÅhL‰ïèe¯ùÿ1Ò1öL‰ïè¹ ùÿL;½¸óÿÿrÐH‹½Àéÿÿèô) 1ÿL‰æ芼ùÿH‹½ÈéÿÿLi½êÿÿ Êš;Hi…˜êÿÿè Liµ êÿÿ Êš;LøH‰…°éÿÿHi…¨êÿÿè LðE1öH‰… éÿÿè * Hƒ½¸óÿÿ tMH‹…ÈóÿÿN‹,ðIƒÆM½ˆ L‰ÿè®ùÿ1Ò1öL‰ÿè ùÿI‹…¨ H…ÐôÿÿIÇ…¨ L;µ¸óÿÿr´L‰æ1ÿèÚ»ùÿHi…˜êÿÿè Hiêÿÿ Êš;Hi•¨êÿÿè HÁHi… êÿÿ Êš;HÐHÁH‹…ØôÿÿH…À… H‹•ÐôÿÿH‰Ð‹µDôÿÿH+°éÿÿH+ éÿÿ~ÿfHnáH¯ÇHÐ1ÒH÷öfHnÀH‹…èôÿÿflÄH…À…ØôÿÿHDÁ1ÒE1öH¯ÇH‹½ÈéÿÿHÈH÷öH‰…èôÿÿèƒ( Hƒ½¸óÿÿ t6f „ H‹…Èóÿÿ1Ò1öN‹,ðIƒÆI}HèŸùÿIÇE0 L;µ¸óÿÿrÓL‰æ¿ èF£ùÿH‹•€ôÿÿHiµêÿÿ Êš;Hµ˜êÿÿH‹…ðôÿÿH‰ñLB1ÒH)ÙL‰…€ôÿÿHÈH‰ÏH‰…ðôÿÿI÷ðH‰ÚH)ò‹µDôÿÿH)ÇHÂH9ÁHC×H•øôÿÿFÿH‹• õÿÿH…ÒHDÑH¯Â1ÒHÈH÷öH‰… õÿÿH…ɈY fïÀòH*ÁL‰Â¿ H5¨¦ ¸ ò^…Øéÿÿèü¶ùÿH‹… õÿÿH…Àˆ fïÀòH*ÀH5†¦ ¿ ¸ ò^…ØéÿÿèŶùÿH‹…ØôÿÿH…Àˆ¬ fïÀòH*ÀH‹…Ðôÿÿf(Èò^ØéÿÿH…Àˆi fïÀòH*ÀH58¦ ¿ ¸ ò^…Øéÿÿèi¶ùÿ¿ èï¹ùÿH‹•`ôÿÿH…Ò…ï Hƒ…Ðéÿÿ‹…DôÿÿH‹µÐéÿÿH9Æ‚üÿÿH‹½ÈéÿÿÆ…ø÷ÿÿE1äè ' H‹½Àéÿÿèÿ& Hƒ½¸óÿÿ tAH‹…Èóÿÿ1öJ‹ àIƒÄH‹{@èÛ ùÿH{Hè2©ùÿH{hè)©ùÿH»ˆ è ©ùÿL;¥¸óÿÿr¿H½0ôÿÿèoÆ H½õÿÿècÆ H‹½Èéÿÿè°% H‹½Àéÿÿè¤% éóæÿÿ¿ èÆ I‰†Ø H…À…·òÿÿ‹5sS‡ 1ÿH~Ë! èQ H‹=Ò)‡ éœøÿÿH‹•ÐôÿÿéÞüÿÿH‹ L‰ï1Ò謦ÿÿH‹…¸óÿÿH9Âéìÿÿé íÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀé‚þÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀé?þÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéêýÿÿH‰ÈƒáfïÀHÑèH ÈòH*ÀòXÀé’ýÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéÏôÿÿH˜H<… èÅ H‰…x÷ÿÿH…À…õæÿÿÇ…¸éÿÿÿÿÿÿé£çÿÿ H5$¤ ¿ 1ÀèM´ùÿHƒ…Ðéÿÿ‹…DôÿÿH‹ÐéÿÿHÇ…`ôÿÿ H9Á‚ úÿÿéîýÿÿèÊß I‹¿([ L‰æè» H…ÀtH†ÿÿH‰…øëÿÿI‹¿([ Hµàëÿÿº è€ …À…øÿÿI‹¿([ H5Uz èu H…À„Þ €½Ã÷ÿÿ …¬ E‹g`E…ä„f IcüD‰¥,ôÿÿHÁçè#Ä H‰ (‡ H…À„÷ÿÿD‰%ì'‡ E…äŽú H‰ØéÿÿE1íëH‹Ô'‡ 1ÿ1öN4èè” H‹=À'‡ I‰J‹ ïH…Û„öÿÿ1É1ÒH5 e… H‰ßèÕ™ ¿h è¯Ã I‰ÆH…À„Ç÷ÿÿfo5·R# fïífïÿHÇ@H h8H€À I¾@ IƒÅpI‰†À I‰†È I†Ð I‰†Ð I‰†Ø Idž¸ Idž Idž° A¾0 è| L‰³À E9ìÿÿÿH‹Øéÿÿ€½¹÷ÿÿ …ò D‹¥,ôÿÿ1ÀH †Z HG H5¤ ¿ è@²ùÿ€½À÷ÿÿ El$…_ HƒìH1¢ ‹õc… L%¢ PLý¡ ¿ 1ÀL å¡ H ”© L‰æèñ±ùÿ€½Ä÷ÿÿ _AX…ó ¿ L5qà è`µùÿ1ÀL‰ñL‰òH5Ø¡ ¿ è·±ùÿ€½À÷ÿÿ …ž HƒìL$£ L‰æ1ÀAP‹jc… M‰Á¿ H ¥¡ è~±ùÿ€½Ä÷ÿÿ Y^…H ¿ èõ´ùÿH‹V† 1ÀH5‡¡ ¿ H‰ÑèH±ùÿ€½À÷ÿÿ …ò H‹ ,† Hƒì‹c… 1ÀH5f¡ ¿ QI‰ÉI‰Èè±ùÿ€½Ä÷ÿÿ XZ…á ¿ 致ùÿL‰ÿèïB ‰…¸éÿÿ…À… fnƒð fn‹ø H‹ƒÀ €½¸÷ÿÿ flÁH‰…°ôÿÿ)… ôÿÿ„cõÿÿH‹…ð÷ÿÿH+…è÷ÿÿfïÀHÇ…øéÿÿ H‰…ØéÿÿH‹…°éÿÿM§ €½º÷ÿÿ …èéÿÿH‰…àéÿÿ…Ý €½Ä÷ÿÿ „“ H=Ú èõ¯ùÿ‹b… 1À¿ H n= H5Í è%°ùÿH=þÆ! èɯùÿ‹ëa… H ¨Þ H5Ò 1À¿ èù¯ùÿ€½Ä÷ÿÿ H1C Hi¡ HDÐH5AÇ! ¿ 1ÀèͯùÿH‹¾† H5¥ 1À¿ 賯ùÿH•àéÿÿH5…ÿÿL‰çèý¢ Hƒ½ðéÿÿ „Ù Hƒ½È÷ÿÿ t €½º÷ÿÿ „0ôÿÿH=x E1íL5éš è¯ùÿ‹Ð#‡ L%ýÆ! …À.éàòÿÿ @ D‰ÂL‰æ¿ 1Àè6¯ùÿ‹¤#‡ IƒÅD9获òÿÿHƒ=«$‡ E‰ètL‰éHœ#‡ HÁéHÊH‹L£êsËH‹l#‡ J‹êH…Òt»H‹šÀ H…Ût—òK8f. ‚N# zt†H‹…èéÿÿH…ÀˆÕ fïÀòH*ÀòXÁf/ñJ# ƒ˜ òH,ÀH‰…èéÿÿD‰ÂH5¡Ÿ ¿ 1Àè®ùÿH‹K`L‰öHºÛ4¶×‚ÞC¿ H‰ÈH÷âHÁêHiÂ@B I‰ÒH)ÁH‰ÊH¹Ï÷Sã¥›Ä HÁêH‰ÐH÷áL‰Ñ1ÀHÁêI‰Ðº è'®ùÿH‹C`H…ÀˆO fïÀòH*ÀH‹…ØéÿÿòYBJ# H…ÀˆÉ fïÉòH*Èò^Á¿ ¸ H5Ÿ èÖùÿ‹D"‡ é›þÿÿ Ç…¸éÿÿÿÿÿÿéœêÿÿ» é4ðÿÿ‰…¸éÿÿéßÿÿH=|˜ è(ùÿéáïÿÿH5 ¿ 1Àè€ùÿéÚäÿÿH5Ùœ ¿ 1Àèhùÿé²äÿÿÇ…¸éÿÿÿÿÿÿédàÿÿH5—œ ¿ 1ÀèAùÿé{äÿÿÇ…,ôÿÿ ¿ è¼½ H‰™!‡ H…À„ŸðÿÿÇ‚!‡ A¼ é”ùÿÿI‹¿([ Hµpëÿÿº è‹ …À„4ùÿÿé–ñÿÿ‹5ÜJ‡ 1ÿH Ã! èº H‹=;!‡ éðÿÿH=s èb¬ùÿ‹„^… ¿ 1ÀH Û9 H5: è’¬ùÿH=«Ã! è6¬ùÿéhüÿÿH=Þœ è%¬ùÿ‹G^… ¿ 1ÀH ž9 H5Ñœ èU¬ùÿH=æÂ! èù«ùÿé+üÿÿ‹5BJ‡ ‰Á1ÿH»¹! 1Àè H‹= ‡ égïÿÿH‹|† H5oœ ¿ 1Àè¬ùÿé ûÿÿÇ…¸éÿÿôÿÿÿéVÝÿÿèí•ùÿL‰æH‰ßèBí Ç…¸éÿÿÿÿÿÿé'öÿÿL‰îL‰çè(í H½õÿÿès¼ Ç…¸éÿÿÿÿÿÿéöÿÿH‹÷ÿÿ‹5¤I‡ HÀ! 1ÿè‚ Ç…¸éÿÿÿÿÿÿé«ÞÿÿH‹°÷ÿÿ‹5zI‡ H7À! 1ÿèX H½x÷ÿÿè¼ Ç…¸éÿÿÿÿÿÿéÞÿÿH½õÿÿèø» Ç…¸éÿÿÿÿÿÿéŠÞÿÿÇ…¸éÿÿÿÿÿÿé{ÞÿÿÇ…¸éÿÿÿÿÿÿéxÜÿÿH‹µ¸éÿÿL‰çèeì H‹µÈéÿÿL‰çèVì ‹5ôH‡ 1ÿHÏÀ! 1ÀèÐ H‹µÈéÿÿ¹ L‰çHSD èEí €½Á÷ÿÿ uW€½Â÷ÿÿ Ç…¸éÿÿêÿÿÿ„ ÜÿÿH‹µÈéÿÿ¹ HÔØ} 1ÿè í éêÛÿÿH‹…ÐéÿÿH‹µØéÿÿfïÒL‰0PH‰éäÿÿH‹µÈéÿÿ¹ HºÂ} 1ÿèËì ëH‹ :z† D‰ê¿ 1ÀH5oš è,ªùÿéìøÿÿL‰òH5Iš ¿ 1ÀèªùÿéøÿÿL‰ñD‰êH5(Œ 1À¿ èó©ùÿéDøÿÿHé H5C¦ ¿ 1ÀèÔ©ùÿéî÷ÿÿ¿ èUùÿE…ít`D‰ØéÿÿE1ö1ÒI‰ÝH5÷¼ ë E9ôt9A‰Æ‰ÚZ1À¿ è©ùÿƒûAFH5μ u×E9ôt1ÛëÓÆ…¸÷ÿÿésøÿÿL‰ëD‹Øéÿÿ¿ èæ¬ùÿé#÷ÿÿH½õÿÿèü¹ Ç…¸éÿÿÿÿÿÿéšÚÿÿH‹µÀéÿÿL‰çè‡ê L‰çèùÿÇ…¸éÿÿôÿÿÿétÚÿÿA‹?ƒÿ…òíÿÿfo J# )…@ÿÿÿéÞíÿÿfoJ# Aºn H¸-f optioÆ…Zÿÿÿ H‰…PÿÿÿfD‰•Xÿÿÿ)…@ÿÿÿé¤íÿÿH=™ èZ¨ùÿéùÿÿH‹ ÷ÿÿ‹5œF‡ Hy½! 1ÿèz Ç…¸éÿÿÿÿÿÿé—ÛÿÿH=¤q… Ǧq… ÇÈq… è‹å H=™™ èÿ§ùÿƒ=¼ ‡ ŽìëÿÿE1íL‰½ÐéÿÿM‰ïH‹¦ ‡ J‹øH…À„Ô H‹˜À H…Û„Ä H³° H» 1ÒH *q… ÿDq… D‰ú¿ 1ÀH5B™ èÞ§ùÿH‹K`L‰öH¸Û4¶×‚ÞC¿ H÷áHÁêHiÂ@B I‰ÒH)ÁH¸Ï÷Sã¥›Ä H‰ÊL‰ÑHÁêH÷â1ÀHÁêI‰Ðº 芧ùÿH=í˜ è.§ùÿLç˜ 1ÀH £ˆ H☠H5ì˜ ¿ H‹›¨ L‹%¥‡ èH§ùÿH‹9w† 1ÀH5Õ˜ ¿ I‰ÐH‰Ñè(§ùÿH…Û„È L‰½ÈéÿÿH‰ßI‰ÝL{ÀèéÉ L‰áº ¾ H=yc H‰Ãè=©ùÿI‹M8L‰öH¸Û4¶×‚ÞC¿ H÷áHÁêHiÂ@B I‰ÒH)ÁH¸Ï÷Sã¥›Ä H‰ÊL‰ÑHÁêH÷â1ÀHÁêI‰Ðº 虦ùÿA‹M,¾ 1ÀH:˜ L‰çèoùÿL‰þL‰çèô…ÿÿL‰æ¿ è¡ùÿH…Û…FÿÿÿL‹½Èéÿÿ¿ èÝ©ùÿIƒÇD9=¶‡ þÿÿL‹½ÐéÿÿéÚéÿÿH‹ØéÿÿfïÉH‰ÈƒáHÑèH ÈòH*ÈòXÉéøÿÿò\KB# òH,ÀH‰…èéÿÿHº½èéÿÿ?éR÷ÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀé÷ÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéœ÷ÿÿf. „ ó úUI‰øH‰÷H5R— H‰åSHMçHƒìI‹XdH‹%( H‰Eè1ÀÆEçnH‰Úè#‰ùÿA‰À1ÀE…À~¶Uç€únt€úut;¸ÿÿÿÿ€úmtH‹UèdH+%( u.H‹]øÉà @ Hi@B H‰1ÀëÙf. „ Hiè H‰ëÃèÿŽùÿff. „ @ ó úUH‰åAUATSHƒìdH‹%( H‰EØ1ÀH…ötHI‰ôº 1öL‰çè‰ùÿ¿ I‰Åè,¡ùÿH‰ÃH…Àt!L‰çè,‡ùÿD‰kH‰H‹F‡ H‰ ?‡ H‰CH‹EØdH+%( u HƒÄ1À[A\A]]ÃèbŽùÿfó úUH‰åAWAVI‰ÖAUI‰ýATI‰ÌSL‰ÃHìè H‰µÿÿÿdH‹%( H‰EÈ1ÀöA(t'H‹—x I‹FH…ÒuXI‰…x I9…€ sI‰…€ I‹„$° H‰…(ÿÿÿH…Àu5H‹EÈdH+%( …Ú HÄè 1À[A\A]A^A_]Ãf D H9Âvªë¡I‹†¸ Hµ8ÿÿÿHÇ…0ÿÿÿ H‰… ÿÿÿH…0ÿÿÿH‰ÇH‰…ÿÿÿ誙ùÿI‰ÇH…À„{ H…@ÿÿÿH‰ÇH‰…ÿÿÿ舎 Hƒ½ ÿÿÿ „ã H‹µÿÿÿL‰òH‰ßè(û …Àˆ H‹µ ÿÿÿ1À1ÛH}€Æ…ÿÿÿH‹H…Ò„§ L‰µøþÿÿL‰¥ðþÿÿL‹¥ ÿÿÿL‰ ÿÿÿA‰ÝH‰ûƒ==l… „Ï H‰ÑH)ÁM‹4ÌIþ ðÿÿ†Í Iƒþ€„n Iƒþà„T Iþ þÿÿ„7 M‰ñ‹5¢@‡ ¿ 1ÀL‰ÉH5»! L‹ ÿÿÿL‹µøþÿÿL‹¥ðþÿÿèc H‹½ÿÿÿè ³ H‹½ÿÿÿèë L‰ÿèóùÿL‹½0ÿÿÿH‹EÈdH+%( …A H‹…(ÿÿÿL‰ùL‰òL‰æHÄè L‰ï[A\A]A^A_]ÿà D‰èM‹tÄIþ ðÿÿ‡3ÿÿÿH‰ßè# H‰ÙL‰òÆE± ¶µÿÿÿH‹½@ÿÿÿè¦ö H…À„ H‹E˜L‰ñ¾ L‰ÿH—“ L@-1À蜊ùÿH‰ßè4 I‹$AEI‰ÅH9Ђ¤þÿÿL‹ ÿÿÿL‹µøþÿÿL‹¥ðþÿÿéÿÿÿf D Æ…ÿÿÿëÇ € Æ…ÿÿÿë· € Æ…ÿÿÿë§ € L‰ñH'“ L‰ÿ1À¾ èŠùÿévÿÿÿfH‹…ÿÿÿH‹=¢ ‡ ¾ H~÷ ‹1Àèí‰ùÿé‘þÿÿèóŠùÿH=·’ èG‹ùÿé–þÿÿfó úUH‰åAUI‰õATL‰ïSH‰ÓHìÛ H‰ÞHƒìdH‹%( H‰EØ1Àè(Ì H>¢} H‰ÞL‰ïI‰ÄèÌ H‹<‡ H‹KI‰ÀIcÄH‰ ÂH‹ ‡ D‰‚H‹EØdH+%( u HƒÄ1À[A\A]]ÃèRŠùÿfó úUH‰åAVAUI‰ýATI‰ôSH‰ÓL‰çHMß H‰ÞHƒìdH‹%( H‰EØ1Àè“Ë L‰çH2Û H‰ÞI‰Æè~Ë I‰ÄAƒþÿt=H‹ž‡ H‹KH˜H‰ ÂH‹…‡ D‰4‚H‹EØdH+%( ulHƒÄ1À[A\A]A^]à ¿( H‹[è>° H…ÀtÌH‹ F‡ IcÔfHnË‹ ‘‰H H‹ 9‡ ó~ÑI‹•H D‰` Ç@ flÁH‰@I‰…H ë…èY‰ùÿf „ ó úU1ÒH‰åATI‰ô1öL‰çHƒìdH‹%( H‰Eè1Àè$™ùÿHƒ=Ô?‡ uJHƒ=Â?‡ u@H…Àt#H‰¼?‡ 1ÀH‹UèdH+%( u*L‹eøÉà D L‰çèpùÿH‰‰?‡ 1ÀëÓ D ¸ÿÿÿÿëÇèĈùÿ @ ó úUH‰åAWAVAUATI‰üH‰÷SH‰ÓH¢´ H‰ÞHƒìdH‹%( H‰EÈ1ÀèÊ L‹{‹[ I‰ÅI‹„$@ H…ÀuéØ „ H‹ H…À„Ä ;XuïL‹p@M…ö„» I‹^XH…Û„ Hƒ{ Hñ¶! … ƒ{ …± H‹SI‹´$˜ M‰øH‹;I)ÐH 2I9ðICÏH‰KH…ÿt H‹OH9Ês‹w(…ö„L H‰KH‰Ê D M…툯 M;n ‡ Mn(Lh(L‰kH…ÿt ƒ „š Iƒ„$ 1ÀëE D ¿H è® I‹”$@ ‰XH‰I‰„$@ é ÿÿÿ Ha¶! ‹5_;‡ 1ÿ1ÀèB 1ÀH‹UÈdH+%( …Ö HƒÄ[A\A]A^A_]ÃM‰n éhÿÿÿ D 1ÀëÌ @ D‰k(é^ÿÿÿ € ‹C(9G(…Zÿÿÿ‹C$9G$…NÿÿÿI‹„$ HGH9Ђ9ÿÿÿH‹GHC‹G,ƒÀC,H‹GH‰CH‹H‰èƒùÿ‹C(…À… ÿÿÿH‹CI;F †üþÿÿI‰F éóþÿÿ D H‰Wé·þÿÿ‹5…:‡ HyŽ 1ÿ1Àèa ¸ÿÿÿÿéÿÿÿèb†ùÿfó úUH‰åHƒìdH‹%( H‰Eø1Àƒút(ƒú u A€¸‹ u)H‹EødH+%( uEÉ1Àà D ‹FdA‰€\ ëÜ @ H~@èïÖ …ÀtËH‹ „‡ º ¾ H=ô è.žùÿë¬è×…ùÿ € ó úUH‰åAUATI‰üSHƒìL‹n‹^dH‹%( H‰EØ1ÀH‹‡@ H…ÀuëH „ H‹ H…Àt8;XuóL‰hH‹@@H…ÀtL‰hH‹EØdH+%( u5HƒÄ1À[A\A]]Ãf D ¿H èÚ« I‹”$@ ‰XH‰I‰„$@ ë«è)…ùÿf „ UH‰åAVI‰þAUI‰ÕATA‰ôSHƒìH‹Ÿ@ dH‹%( H‰EØ1ÀH…Ûu ës H‹H…ÛthD;cuòL‹c8M…äu ë € L‰î耔ùÿ…Àt M‹$$M…ätcI‹|$HH…ÿuáL‰ïè1}ùÿI‰D$HL‰c@H‹EØdH+%( unHƒÄ[A\A]A^]à @ ¿H è« D‰`H‰ÃI‹†@ H‰I‰ž@ éwÿÿÿ¿` èÚª I‰ÄH…À„ä¢ùÿH‰C@H‹C8L‰ïI‰$L‰c8è²|ùÿI‰D$Hëƒè„ùÿf D ó úUHVH‰åHƒì‹v dH‹%( H‰Eø1ÀèÉþÿÿH‹EødH+%( uÉ1ÀÃèуùÿó úUH‰åAWAVI‰þAUATSHƒìL‹~D‹f dH‹%( H‰EÈ1ÀH‹‡@ D‹nH…À„µ H‰Ãë „ H‹H…Û„œ D;kuîë @ H‹ H…À„´ ‹PA9ÔuìH‹P@H‹C@D‰c H…ÒtSH‹RHH…ÒtJH…Àt3Hƒx L‰{„¦ H‹EÈdH+%( … HƒÄ1À[A\A]A^A_]ÃD‰îL‰÷è×ýÿÿH‹C@ L‰{H…ÀtÁHƒx uºë^f D ¿H èb© I‹–@ D‰hH‰ÃH‰D‰êI‰†@ éUÿÿÿf D ¿H è2© I‹–@ D‰`H‰I‰†@ é0ÿÿÿ @ L‰xL‰x@éMÿÿÿèn‚ùÿff. „ UfnÂfAnÈfbÁH‰åAWfI~ÇAVI‰þAUI‰ÍATA‰ôSHƒìH‹Ÿ@ dH‹%( H‰EÈ1ÀH…Ûué¤ @ H‹H…Û„” D;cuîL‹c@M…ä„° M‹t$XM…öt Iƒ~ …Ì ¿0 èf¨ H…À„ò I‹T$XL‰hL‰x H‰I‰D$XI‹D$H…ÀtE1ÀL9èvM‰l$E1ÀH‹EÈdH+%( …» HƒÄD‰À[A\A]A^A_]à D ¿H èú§ H‰ÃD‰`I‹†@ L‹c@H‰I‰ž@ M…ä…Pÿÿÿ¿` è˧ I‰ÄH…ÀtXH‰C@H‹C8I‰$L‰c8é)ÿÿÿf. „ Iƒ~ …)ÿÿÿ‹55‡ H(°! 1ÿ1Àèßý I‹L‰÷I‰D$Xè?}ùÿE1Àé=ÿÿÿA¸ôÿÿÿé2ÿÿÿèÇ€ùÿ € ó úUH‰åATI‰üH‰÷SH‰ÓHb H‰ÞHƒìdH‹%( H‰Eè1Àè  H‹UèdH+%( u H‹K‹s HƒÄL‰ç[A‰ÀA\º ]éüýÿÿèW€ùÿ € ó úUH‰åATI‰üH‰÷SH‰ÓHò H‰ÞHƒìdH‹%( H‰Eè1ÀèšÁ H‹UèdH+%( u H‹K‹s HƒÄL‰ç[A‰ÀA\º ]éŒýÿÿèçùÿ € ó úUH‰åATI‰üH‰÷SH‰ÓH‚ H‰ÞHƒìdH‹%( H‰Eè1Àè*Á H‹UèdH+%( u H‹K‹s HƒÄL‰ç[A‰ÀA\º ]é ýÿÿèwùÿ € ó úUH‰åATI‰üH‰÷SH‰ÓH H‰ÞHƒìdH‹%( H‰Eè1ÀèºÀ H‹UèdH+%( u H‹K‹s HƒÄL‰ç[A‰ÀA\º ]é¬üÿÿèùÿ € ó úUH‰åATI‰üH‰÷SH‰ÓH¢ H‰ÞHƒìdH‹%( H‰Eè1ÀèJÀ H‹UèdH+%( u H‹K‹s HƒÄL‰ç[A‰ÀA\º ]é<üÿÿè—~ùÿ € ó úUH‰åATI‰üH‰÷SH‰ÓH2 H‰ÞHƒìdH‹%( H‰Eè1ÀèÚ¿ H‹UèdH+%( u H‹K‹s HƒÄL‰ç[A‰ÀA\1Ò]éÏûÿÿè*~ùÿf. „ UfInÈI‰úH‰åAWAVM‰ÆAUA‰ÕATA‰ôSHƒìHL‰M¸H‹Ÿ@ ‰M´L‹}M¸dH‹%( H‰EÈ1À)M H…Ûué« H‹H…Û„œ D;cuîL‹c@M…ä„À ¿( è3¤ fn]´I‹T$PfAnÅfoU L‰x fbÃH‰PfÖ@I‰D$PAƒý„° I‹D$H…ÀtL9ðvM‰t$H‹CH…ÀtL9ðvL‰sH‹EÈdH+%( …Ÿ HƒÄH[A\A]A^A_]ÿH L‰U˜è¦£ L‹U˜H‰ÃD‰`I‹‚@ L‹c@H‰I‰š@ M…ä…@ÿÿÿ¿` ès£ I‰ÄH…À„›ùÿH‰C@H‹C8I‰$L‰c8éÿÿÿf D L;u¸ƒFÿÿÿM…ö„=ÿÿÿH‹E¸L)ðID$HC é(ÿÿÿè‹|ùÿff. „ ó úUH‰åAUATSH‰û¿( HƒìL‹bD‹jXdH‹%( H‰EØ1Àèߢ H…ÀtEH‹ ç‡ IcÕfInÌ‹ ‘‰H H‹ Ú‡ ó~ÑH‹“H D‰h Ç@ flÁH‰@H‰ƒH H‹EØdH+%( u HƒÄ1À[A\A]]Ãèà{ùÿó úUH‰åAWI‰÷AVAUATSH‰ÓH}q H‰ÞHƒìHH‰M˜H‰}°L‰ÿdH‹%( H‰EÈ1Àè ½ L‰ÿH`q H‰ÞI‰ÄA‰Åè½ L‰ÿHc} H‰ÞH‰E¨A‰Æèë¼ L‹]°L‹{H‰E¸‹CX‰E¤I‹ƒ@ H…À„Á H‰Ãë @ H‹H…Û„¬ D;kuîë @ H‹ H…À„Ì D‹`E9æuëH‹S@H…Ò„ì Hƒz8 …+ H‹H@H…Ét"H‹Q8H…Ò…å L‰y@HÇA8 H‹S@H…Òt HÇB8 L‰z@öE¸„2 HÇB8 H‹EÈdH+%( …/ HeØ1À[A\A]A^A_]Ãf D ¿H L‰]°è¡ L‹]°D‰`H‰ÃI‹“@ H‰I‰ƒ@ éAÿÿÿf „ ¿H L‰]°èÖ L‹]°‹u¨I‹“@ ‰pH‰H‹S@I‰ƒ@ H…Ò…ÿÿÿH‹H@H…É„[ÿÿÿH‹Q8H…Ò„ÿÿÿHƒìL‹A@ÿu˜M‰ù‹M¤D‰öL‰ßH‰E°èÀûÿÿH‹E°H‹H@XZéìþÿÿHƒìL‹B@ÿu˜L‰ß‹M¤D‰îM‰ùº H‰E¨L‰]°è‡ûÿÿH‹E¨^L‹]°_H‹H@H…É…žþÿÿé²þÿÿ Hƒ}¸ …ËþÿÿHÇB8 é¾þÿÿèkyùÿff. „ ó úUH‰åAWAVAUI‰ýATI‰ôSH‰ÓL‰çHh H‰ÞHƒì8H‰M¨dH‹%( H‰EÈ1Àèº L‰çHÃn H‰ÞH‰E¸è‡º L‰çH0 H‰ÞH‰E°èqº ‹{XL‹{I‰ÄA‰Æ‰}¤¿ èkŸ H…À„| H‹M¨öE¸fAnÌL‰xH‰H¹ÿÿÿÿDM°fnÁfbÁfÖ@I‹P I‹@ H‰I‰…P H…ÛuëT @ H‹H…ÛtH‹sA9öuðH‹C@H…ÀtH‹P8H…Òu^L‰x@HÇ@8 H‹EÈdH+%( u}HeØ1À[A\A]A^A_]Ãf¿H 躞 D‰æH‰ÃD‰`I‹…@ H‰H‹C@I‰@ H…Àu›ë®Hƒúu¨HƒìL‹@@‹M¤º j M‰ùL‰ïè½ùÿÿH‹C@L‰x@HÇ@8 XZétÿÿÿèÁwùÿó úUH‰åAWAVI‰öAUI‰ýL‰÷ATI‰ÔHÆÈ SL‰æHƒìdH‹%( H‰EÈ1Àè¹ L‰æH} L‰÷I‰Çèì¸ M‹d$H= z v'H‹EÈdH+%( …Ô HƒÄ1À[A\A]A^A_]à ¿( H‰Ãè¿ H…ÀtÇH‹5·‡ Ic×fInÌI‹½H HÁâHÖH¢‡ H‹‰H H‹ D‰x fHnÁÇ@ flÁH‰8@H…Éu I‹x H‰HI‰…H H‰ L‰"I‹•h H9Óv I‰h H‰ÚI‹…` HƒèH9ÃwI‰` H‚üÿÿH9Ã…%ÿÿÿI‰•p éÿÿÿèsvùÿ ó úUH‰åAWAVI‰öAUATI‰üL‰÷SH‰ÓHkË H‰ÞHƒìdH‹%( H‰EÈ1Àè±· H‰ÞHPÇ L‰÷I‰Å蜷 H‹[Aý z v'H‹EÈdH+%( …ß HƒÄ1À[A\A]A^A_]à ¿( I‰Æèoœ H…ÀtÇH‹5g‡ IcÖfHnËE‰ïHÁâI‹¼$H HÖHN‡ H‹‰H H‹ D‰p fHnÁÇ@ flÁH‰8@H…Éu I‹Œ$x H‰HI‰„$H L‰>H‰I‹”$h I9×v M‰¼$h L‰úI‹„$` HƒèI9ÇwM‰¼$` H‚üÿÿI9Ç…ÿÿÿI‰”$p éÿÿÿèuùÿ „ ó úUH‰åAWAVAUATI‰üH‰÷SH‰ÓHò H‰ÞHƒìdH‹%( H‰EÈ1ÀèT¶ L‹{‹[ I‰ÆI‹„$@ H…Àuéø „ H‹ H…À„ä ;XuïL‹h@M…í„ I‹]XH…Û„› Hƒ{ HA£! u~ƒ{ uqH‹CI‹Œ$˜ L‰þH‹;H)ÆHH9ÎIC×H‰SH…ÿ„4 H‹WH9Ðs‹O(…É„2 H‰SH‰ÐM…öˆˆ ƒ „Œ Iƒ„$ 1Àë!f „ Hù¢! ‹5÷'‡ 1ÿ1ÀèÚð 1ÀH‹UÈdH+%( … HƒÄ[A\A]A^A_]Ãf D ¿H èJš I‹”$@ ‰XH‰I‰„$@ éüþÿÿ ƒ D‰s(…tÿÿÿ‹K(9O(…hÿÿÿ‹K$9O$…\ÿÿÿI‹”$ HWH9‚GÿÿÿH‹GHC‹G,ƒÀC,H‹GH‰CH‹H‰è™oùÿ‹C(…À…ÿÿÿH‹CI;E † ÿÿÿI‰E éÿÿÿ € M…ö‰ñþÿÿD‰s(éèþÿÿH‰GéÌþÿÿ‹5ó&‡ Hçz 1ÿ1ÀèÏï ¸ÿÿÿÿéíþÿÿèÐrùÿó úUH‰åAWAVAUATI‰üH‰÷SH‰ÓH²ž H‰ÞHƒì(dH‹%( H‰EÈ1Àè´ H‹S‹[ I‰ÅI‹„$@ H…ÀuéØ „ H‹ H…À„Ä ;XuïL‹p@M…ö„Û I‹^XH…Û„% Hƒ{ …2 D‹{ E…ÿ…½ H‹KM‹„$˜ I‰ÑH‹;I)ÉJ4M9ÁHBÖH‰SH…ÿt$H‹WH9Ñs‹w(…ö„p H‰SH‰Ñf „ M…툿 M;n ‡› Mn(Lh(L‰kH…ÿt ‹W …Ò„¹ Iƒ„$ ëOf D ¿H H‰U¸è&˜ I‹Œ$@ H‹U¸‰XH‰I‰„$@ éÿÿÿ Hi ! ‹5g%‡ 1ÿ1ÀE1ÿèGî H‹EÈdH+%( …î HƒÄ(D‰ø[A\A]A^A_]ÃM‰n é\ÿÿÿf „ E1ÿëÄ D‰k(éNÿÿÿ € HÉŸ! ë– € ‹C(9G(…;ÿÿÿ‹C$9G$…/ÿÿÿI‹„$ HGH9È‚ÿÿÿH‹GHC‹G,ƒÀC,H‹GH‰CH‹H‰èmùÿ‹C(…À…ëþÿÿH‹CI;F †ÝþÿÿI‰F éÔþÿÿ D H‰Oé—þÿÿ‹5u$‡ 1ÿ1ÀA¿ÿÿÿÿH_x èKí éÿþÿÿèQpùÿó úUH‰åAWAVAUATI‰üH‰÷SH‰ÓH2œ H‰ÞHƒìdH‹%( H‰EÈ1Àè”± L‹{‹[ I‰ÅI‹„$@ H…ÀuéØ „ H‹ H…À„Ä ;XuïL‹p@M…ö„» I‹^XH…Û„ Hƒ{ Hž! … ƒ{ …± H‹SI‹´$˜ M‰øH‹;I)ÐH 2I9ðICÏH‰KH…ÿt H‹OH9Ês‹w(…ö„L H‰KH‰Ê D M…툯 M;n ‡ Mn(Lh(L‰kH…ÿt ƒ „š Iƒ„$ 1ÀëE D ¿H 誕 I‹”$@ ‰XH‰I‰„$@ é ÿÿÿ Hñ! ‹5ï"‡ 1ÿ1ÀèÒë 1ÀH‹UÈdH+%( …Ö HƒÄ[A\A]A^A_]ÃM‰n éhÿÿÿ D 1ÀëÌ @ D‰k(é^ÿÿÿ € ‹C(9G(…Zÿÿÿ‹C$9G$…NÿÿÿI‹„$ HGH9Ђ9ÿÿÿH‹GHC‹G,ƒÀC,H‹GH‰CH‹H‰è§jùÿ‹C(…À… ÿÿÿH‹CI;F †üþÿÿI‰F éóþÿÿ D H‰Wé·þÿÿ‹5"‡ H v 1ÿ1Àèñê ¸ÿÿÿÿéÿÿÿèòmùÿfó úUH‰åAWAVAUATI‰üH‰÷SH‰ÓHÒ™ H‰ÞHƒìdH‹%( H‰EÈ1Àè4¯ L‹{‹[ I‰ÅI‹„$@ H…ÀuéØ „ H‹ H…À„Ä ;XuïL‹p@M…ö„à I‹^XH…Û„ Hƒ{ H!œ! … ƒ{ …± H‹SI‹´$˜ M‰øH‹;I)ÐH 2I9ðICÏH‰KH…ÿt H‹OH9Ês‹w(…ö„T H‰KH‰Ê D M…툷 M;n ‡• Mn(Lh(L‰kH…ÿt ƒ „¢ Iƒ„$ 1ÀëE D ¿H èJ“ I‹”$@ ‰XH‰I‰„$@ é ÿÿÿ H‘›! ‹5 ‡ 1ÿ1Àèré 1ÀH‹UÈdH+%( …Þ HƒÄ[A\A]A^A_]Ãf D M‰n ébÿÿÿ € 1ÀëÄ @ D‰k(éVÿÿÿ € ‹C(9G(…Rÿÿÿ‹C$9G$…FÿÿÿI‹„$ HGH9Ђ1ÿÿÿH‹GHC‹G,ƒÀC,H‹GH‰CH‹H‰è?hùÿ‹C(…À…ÿÿÿH‹CI;F †ôþÿÿI‰F éëþÿÿ D H‰Wé¯þÿÿ‹5 ‡ H¡s 1ÿ1Àè‰è ¸ÿÿÿÿéÿÿÿèŠkùÿf. „ ó úUH‰åAWAVAUATI‰üH‰÷SH‰ÓHb— H‰ÞHƒìdH‹%( H‰EÈ1ÀèĬ L‹{‹[ I‰ÆI‹„$@ H…Àuéø „ H‹ H…À„ä ;XuïL‹h@M…í„ I‹]XH…Û„› Hƒ{ H±™! u~ƒ{ uqH‹CI‹Œ$˜ L‰þH‹;H)ÆHH9ÎIC×H‰SH…ÿ„4 H‹WH9Ðs‹O(…É„2 H‰SH‰ÐM…öˆˆ ƒ „Œ Iƒ„$ 1Àë!f „ Hi™! ‹5g ‡ 1ÿ1ÀèJç 1ÀH‹UÈdH+%( … HƒÄ[A\A]A^A_]Ãf D ¿H èº I‹”$@ ‰XH‰I‰„$@ éüþÿÿ ƒ D‰s(…tÿÿÿ‹K(9O(…hÿÿÿ‹K$9O$…\ÿÿÿI‹”$ HWH9‚GÿÿÿH‹GHC‹G,ƒÀC,H‹GH‰CH‹H‰è fùÿ‹C(…À…ÿÿÿH‹CI;E † ÿÿÿI‰E éÿÿÿ € M…ö‰ñþÿÿD‰s(éèþÿÿH‰GéÌþÿÿ‹5c ‡ HWq 1ÿ1Àè?æ ¸ÿÿÿÿéíþÿÿè@iùÿó úUHY8 ¹5 H‰åAWL=e AVfInçAULàùÿÿATL¥`ñÿÿS‰ûL‰çHìˆ H‰µøðÿÿ¾ dH‹%( H‰EÈ1ÀH1? fHnèHà flåfHnðfHnêflîH•i ó~5¦¶‚ )¥àðÿÿfHnøH&E )Ððÿÿó~%„¶‚ fl÷fHnèHZu ó~=l¶‚ )µÀðÿÿfHnðHOu %Z¶‚ flý)¥ ðÿÿó~-?¶‚ ó~%7¶‚ )½°ðÿÿfHnøH0u HUâÿÿflî%"¶‚ ó~5 ¶‚ )ðÿÿfHnèHõÞ fHnÀH" fl÷ó~=ßµ‚ fHnÈ1À)µ€ðÿÿfHnòóH«flýH=fÙÿÿ)¥`ðÿÿH‰½`ñÿÿH=¡ãÿÿ¹$ H•èòÿÿH‰½€ñÿÿH=ÇãÿÿfHn×H=²t )½pðÿÿfHnúflÖH•éòÿÿ•˜ñÿÿfHnâH%‡ Æ…òÿÿfo’ # fHnêHd H‰½ñÿÿfHnòH½0ôÿÿH•ñÿÿóH«¹œ H¿ P •øòÿÿH‰½0ôÿÿH=7t Ç…¸òÿÿ fHn×H=,t H‰½Pôÿÿfl×fHnúH¿ T H‰½ôÿÿH=t H •8ôÿÿfHn×H= t H‰½°ôÿÿL‰ïflÔfHnâóH«•˜ôÿÿH¿ i H¹ w H‰½àùÿÿH=† H×E… fHn×H¿ o H‰ úÿÿH Äs flÕfHnêH‰½@úÿÿH= r •èùÿÿfoÑflÌHý•! flÖfHnòXúÿÿH –! •øùÿÿfHn×H=rs fHnÏfl×H‰ÀúÿÿH ks flÍfHnúH=Qs •Húÿÿ¨úÿÿfHnÉH¹ p H8Õ flÎH‰`ûÿÿfHnâH ¡Öÿÿûÿÿó~ ’³‚ H‰½ûÿÿH=$ÜÿÿflÏH‰˜ûÿÿH ‘æ H‰½8ûÿÿH=$! xûÿÿfHnÉH ær flÌH‰½hûÿÿH=_ H‰½ÈûÿÿH¿ n Ç… ûÿÿ Ç…Àûÿÿ ØûÿÿH,{ fHnÉH¹ t H‰½ üÿÿH=r H‰•øûÿÿH•¸òÿÿfHnêH‰½@üÿÿH•ëòÿÿH=ks flÍfHnòH•îòÿÿH‰€üÿÿ(üÿÿfHnÏH=Yr fHnúflÎH Å”! H•øòÿÿÇ…àüÿÿ ˆüÿÿfHnÏH=Gr fHnâflÏH‰ üÿÿH r H£”! H‰ ýÿÿfHnêH óÿÿHÔÿÿèüÿÿfHnÏfHnñH ©”! flÌfHnùH¹ f H‰•xýÿÿHýÿÿfoÈH=×q flÇflÍH‰ þÿÿH Æ4 XýÿÿfHnÏH= …¸ýÿÿfHnÁH q”! flÎH‰•ØýÿÿH•ìòÿÿH‰½ þÿÿH½PõÿÿfHnâH•0ôÿÿH‰ óÿÿ¹$ flÄH‰½ððÿÿóH«H=\q H¸ I …þÿÿH‰…PõÿÿH…íòÿÿfHnÇH Tq fHnèH-q H‰•Xðÿÿ¿ flÅH‰•¸þÿÿ¨ýÿÿ…XõÿÿfHnÁÇ…@ýÿÿ Ç… ýÿÿ L‰½óÿÿHÇ…óÿÿ HÇ…(óÿÿ H‰…põÿÿH¸ g H‰…°õÿÿH…êòÿÿfHnðH»p H‰•höÿÿH‰…ÐõÿÿflÆHv“! H‰…0óÿÿHÇ…8óÿÿ …¸õÿÿèsùÿH‰ î† H…À„Ý ¾ ¿ èñrùÿH‰âí† H…À„~ ¾ ¿ èÒrùÿH‰»í† H…À„_ ¾ ¿ è³rùÿH‰”í† H…À„@ H‹µøðÿÿLµ óÿÿ‰ßHóÿÿA¹ M‰ðL‰êè ¼ €½èòÿÿ ‰Ãt €½éòÿÿ … …Û…X èV£ Lpöÿÿ¹n H‹…ñÿÿH5|)… L‰ïfïÀºÿÿÿÿóH¥H‰…°ðÿÿL‰á1öH‹ ‡ H½ñÿÿ…(ñÿÿ…8ñÿÿH‰…ñÿÿ¶…ìòÿÿÇ…8ñÿÿ ˆ…2ñÿÿ…ñÿÿ…HñÿÿèTõ H‰…ÀðÿÿH= ðÿÿ‡ H‰ÃHx@è…p H‹ƒ@\ €x# …Ì ‹pH‹ÀðÿÿH ƒÚÿÿL‰âH‰ßè¸p H5o H‰ßèi Ç…Ððÿÿêÿÿÿ„À… H‹½Àðÿÿè«ø H=Tì† èV‡ H=@ì† èJ‡ H=,ì† è>‡ H=ì† è2‡ H‹EÈdH+%( …° ‹…ÐðÿÿHeØ[A\A]A^A_]ÃH‹…øðÿÿL‹ L‰çèQcùÿHƒø‡Ÿ L‰îL‰÷茷 @ H‹»([ º7 L‰îè´Ú …À…½ H‹½Àðÿÿè ‰…Ððÿÿ…À…;ÿÿÿE1ä¿( H‹àòÿÿèr† H…ÀtH‹5rë† H‹ cë† IcÔfHnûH‹ ÑH‹ÖD‰` H‹µ¨òÿÿÇ@ fHn‰H flÇH‰0@H…Òu H‹•ØòÿÿH‰PH‰…¨òÿÿ…É…- H‹•ÀòÿÿIƒÄ‰P ‹…¼òÿÿL9àƒkÿÿÿL‹… òÿÿ1ÛL‰ÂM…Àt^M‹ L‰… òÿÿHÇ H…Û„ÿ H‰Ø‹r 1É9p „¯ H‹8H‰ÁH…ÿ„» H‰ø9p ~ãH…É„„ H‹H‰H‰L‰ÂM…Àu¢H‹…ðòÿÿH‰ òÿÿHƒøH‰… ðÿÿEÉAဖˆ AÁ €½èòÿÿ t Ç…¸òÿÿ L‹-_ê† M…í„É H‹…ØòÿÿE1äH‰…àðÿÿH‹…àòÿÿH‰…øðÿÿ‹…¸òÿÿ‰…ðÿÿH…Û„· f. „ Hƒ{ÇC0 u H‹…àðÿÿH‰CHƒ{ u H‹…øðÿÿH‰CL‹{8M…ÿtm @ IƒAÇG4 u H‹…àðÿÿI‰GM‰îA‹F…Àt ;C„ I‹wHI‹>è®mùÿ…À„ M‹vM…öuÒIƒ … H‹…øðÿÿI‰GM‹?M…ÿu—H‹H…Û…SÿÿÿD‹…ðÿÿ1ÀH‹àðÿÿE…ÀL‹…øðÿÿDDàHƒ½ ðÿÿ D‰â„P H‹½°ðÿÿ1ö» L=Ó£ èZg òº# èÝ« è¥ H‹… òÿÿH‰…øðÿÿH…À„¹ H‹…øðÿÿL‹h8M…í„Û M‰îëAÇF0 M‹6M…ö„ A‹~4…ÿtäI‹VI‹vH Lk ‰ßL%@£ è_t M‹nXM…í„À f€½îòÿÿ I‹MI‹V E‹M(t Aƒùõ„’ A‹E E…É„ ƒø„O ƒø‡s Ic„Là>ÿຠL‰æL‰ÿH9ÐHFÐèÁZùÿ…À…BüÿÿH‹•ððÿÿH‹µøðÿÿ‰ßH0óÿÿA¸ è§Ã €½èòÿÿ ‰Ãt €½éòÿÿ …¢ €½íòÿÿ …9 foµàðÿÿfo½ÐðÿÿH¿ H=,i fo•pðÿÿfo¥`ðÿÿH‰…ðóÿÿfo ðÿÿ)µÐóÿÿfoµðÿÿ)½àóÿÿfo½€ðÿÿ)•@óÿÿfo•Àðÿÿ)¥Póÿÿfo¥°ðÿÿ)pöÿÿ)µ€öÿÿ)½öÿÿ)•póÿÿ)¥€óÿÿèñY …À„i E1äA½ ¶…èòÿÿ¾ ƒð¶À<… 1À€½éòÿÿ DEàLE超êòÿÿ‰½àðÿÿˆ…ÐðÿÿDØDèDàx‰…ÀðÿÿèÙkùÿI‰ÆH…À„j 1ÒD‰¥°ðÿÿL½ÐóÿÿA‰ÜH‰ÓI‹< èŽSùÿI‰ HƒÃHƒû(u逽Ððÿÿ D‰ãM~(D‹¥°ðÿÿtH=L M~0èYSùÿI‰F(D‹àðÿÿE…ÉtZ1ÒHpóÿÿD‰¥ÐðÿÿL‰µ°ðÿÿI‰ÌE‰îA‰ÝH‰ÓI‹<Üè SùÿI‰ßHƒÃ9àðÿÿwç‹…àðÿÿD‰ëD‹¥ÐðÿÿE‰õL‹µ°ðÿÿM<ÇE…ítK1ÒH@óÿÿD‰¥àðÿÿL‰µÐðÿÿI‰ÌA‰ÞH‰ÓI‹<ÜèÁRùÿI‰ßHƒÃA9ÝwêD‰óD‹¥àðÿÿL‹µÐðÿÿO<ïE…ät;1ÒL‰µàðÿÿLpöÿÿA‰ÞH‰ÓI‹|Ý èzRùÿI‰ßHƒÃA9ÜwéD‰óL‹µàðÿÿO<ç…Ût‰ÚH‹µøðÿÿL‰ÿHÁâèVSùÿ‹½ÀðÿÿL‰öè¸êúÿ‰…Ððÿÿéòøÿÿ‹5› ‡ H°Š! 1ÿ1ÀèwÖ Ç…ÐðÿÿÿÿÿÿéÍøÿÿH‰H‰Óé úÿÿ‹z9x\úÿÿH‹8H‰ÁH…ÿ…EúÿÿH‰éùùÿÿ‹…¼òÿÿIƒÄI9ĆHùÿÿéØùÿÿfH‰Óé×ùÿÿH‹xèÿsùÿ‰Æé'øÿÿ „ H‹ H…ÀuxH‹H…ÒuRHiögfffD‰È‹•¸òÿÿÁø HÁþ")ÆA‰ñ„Ð A9ÔÇ Hƒ½ ðÿÿ Icñ„Ë H…Û„T H‹àòÿÿE1äH‰ÚHƒz uH‰JH‹B8H…Àt’f. „ Ç@4 H9p(r Ç@4 AƒÄHƒx …]ÿÿÿH‰HH‹ H…ÀuÑéTÿÿÿA‹E,E‹E$H I[ HƒìI‹uI‹U‰ßPòn # è¡l Y^M‹m M…í…BûÿÿI‹F(H…Àˆþ fïÀòH*Àò ´ # H™œ f/ÁvòYO # Hõ f/Áv$òY: # HóÆ f/ÁvòY% # H#Ô M‹FHH‹øðÿÿHHœ L¥Àþÿÿ¾ L‰çM…ÀD‹IH çe LDÂHƒìº P¸ èsùÿI‹v‰ßL‰âèù A‰^0M‹6ƒÃAXAYM…ö…>úÿÿH‹…øðÿÿH‹ H‰…øðÿÿH…À…÷ùÿÿò5è # òµàðÿÿ裧 H‹…àòÿÿH+…Øòÿÿˆ‚ fïÀòH*ÀH‹°ðÿÿ‹5ý ‡ 1ÿ¸ H{ˆ! ò^…àðÿÿèÎÓ é"öÿÿò # A‹E,E‹E$E…ÉH »Y H™ž HDÊHƒìI‹UI‹uP‰ßè e XZéjþÿÿòÉ# A‹E,E‹E$E…ÉH {Y HYž HDÊHƒìI‹UI‹uP‰ßèÐg AZA[é(þÿÿò‡# A‹E,E‹E$E…ÉH 9Y Ho^ ë¼òd# A‹E,E‹E$E…ÉH Y HL^ éVÿÿÿH‹…àòÿÿ‰•ðÿÿH‰…øðÿÿH‹…ØòÿÿH‰…àðÿÿé4øÿÿ € AƒÄIƒ AÇG4 ÇC0 „ð÷ÿÿM‹?M…ÿ…Ž÷ÿÿéò÷ÿÿƒøtGH…ÉxqfïÀòH*ÁH…ÒxHfïÉòH*Êò^Áƒø‡SýÿÿIc‡Lø>ÿàA‹E,E‹E$H Ø] éýÿÿA‹E,E‹E$H Û` éýÿÿH‰ÑƒâfïÉHÑéH ÑòH*ÉòXÉë¦H‰ÎƒáfïÀHÑîH ÎòH*ÆòXÀézÿÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéíüÿÿE1äH…Û„íûÿÿI‰ÚIƒzu H‹…ØòÿÿI‰BIƒz u H‹…àòÿÿI‰B1ÀI9r “ÀA‰B0I‹B8H…ÀtPL‹…ØòÿÿH‹½àòÿÿfH9pH‹H҃‰P4AÔH‹PHƒùIDÈH…ÒHD×fHnÁfHnÚflÃ@H‹ H…ÀuÀM‹M…Ò…jÿÿÿéOûÿÿ‹5M‡ Hš…! 1ÿ1Àè)Ñ é}óÿÿH‹½°ðÿÿ‹µ¼òÿÿè^ fïÀ虢 è´ž ‹½¼òÿÿH‹ ðÿÿ…ÿt$H‹•ÐòÿÿH‹µÈòÿÿ‰ßHƒÃèªy ‹…¼òÿÿH9ÃrÜL‹ òÿÿM…í„o M‹e8M…ät-f D I‹\$PH…Ûtf D ƒ{trH‹H…ÛuòM‹$$M…äuÙM‹m M…íuÁ‹µ¸òÿÿ…ö…” ò52# €½éòÿÿ òµàðÿÿ…=üÿÿH‹¨òÿÿH…Û„-üÿÿƒ{„ì H‹H…Ûuîéþ f D H‹SH‹s‹{ L‹K A‹MM‹D$Hè[} H‹H…Û…_ÿÿÿéhÿÿÿ‹…Àðÿÿ‰…ÐðÿÿéNòÿÿH– H Ž] fo¥àðÿÿ¾ H‰…`óÿÿfHnÁH†] H š] fHnèH§] )¥@óÿÿfo¥ÐðÿÿflÅfHnðH»] HÇ…ñÿÿ )…pöÿÿfHnÁH „] fHnøflÆHÃ] H=¢] )¥Póÿÿ)…€öÿÿfHnÁfHnàH ¸] flÇHÊ! D«Å )…öÿÿfHnÇfHnèH=¦] flÄH´] )… öÿÿfHnÁfHnðH µ] flÅHÁ] )…°öÿÿfHnÇfHnøH=Ã] flÆHÐ] )…ÀöÿÿfHnÁfHnàH Ñ] flÇHÞ] )…ÐöÿÿfHnÇfHnèH=á] flÄHï] )…àöÿÿfHnÁfHnðH ñ] flÅH! )…ðöÿÿfHnÇfHnøH=å] flÆHò] )… ÷ÿÿfHnÁfHnÐH ‡Z flÇH˜Z )…÷ÿÿfHnÇfHnàH=œZ flÂH¬Z )… ÷ÿÿfHnÁfHnèH ®Z flÄH¾Z )…póÿÿfHnÇfHnðH=ÂZ flÅHÒZ )…€óÿÿfHnÁfHnøH ÕZ flÆHäZ )…óÿÿfHnÇfHnÐH=åZ flÇHôZ )… óÿÿfHnÁfHnàH Ä! flÂH‡X )…°óÿÿfHnÇfHnèH=X flÄHšX )…ÀóÿÿfHnÁfHnðH ›X flÅH¬X )…ÐóÿÿfHnÇfHnøH=®X flÆHÁX )…àóÿÿfHnÁfHnÐH ÆX flÇHÒX )…ðóÿÿfHnÇfHnàH=ÒX flÂHâX )… ôÿÿfHnÁfHnèflÄ)…ôÿÿfHnÇ»Æ flÅ)… ôÿÿè`ùÿI‰ÄH…À„¤ èiùÿH½ñÿÿ¾ HP ‰Á1Àè`ùÿ…ÀˆŠ H@óÿÿE1öI‰ÏK‹<7è¨GùÿK‰4IƒÆIƒþ(uéH…0÷ÿÿMt$(H‰…àðÿÿL½pöÿÿëf D AƒíIƒÇL9½àðÿÿthI‹?H‰½Ððÿÿè(M H‹½Ððÿÿ…ÀtÕH« IƒÆ I‰Fàè9GùÿI‰FèHÓ\ I‰FðH‹…ñÿÿI‰Føë©H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéi÷ÿÿH•póÿÿ‰àðÿÿL½ÐóÿÿH‰Óë AƒíHƒÃL9ûtJH‹;H‰½ÐðÿÿèšL H‹½Ððÿÿ…ÀtÙH IƒÆ I‰Fàè«FùÿI‰FèHE\ I‰FðH‹…ñÿÿI‰FøëH‰Ú‹àðÿÿI‰×ëAƒíIƒÇL9½XðÿÿtJI‹?H‰½àðÿÿè1L H‹½àðÿÿ…ÀtÕH´ÿ IƒÆ I‰FàèBFùÿI‰FèHÜ[ I‰FðH‹…ñÿÿI‰Føë©…Ût‰ÚH‹µøðÿÿL‰÷HÁâè GùÿL‰æD‰ïè‚Þúÿ‰…Ððÿÿé¼ìÿÿE1äé_ôÿÿ‹K H‹SH‹s‹{ è } H‹H…Û…ëùÿÿH‹¨òÿÿH…Ûuéº € H‹H…Û„§ ƒ{uî‹C …Àu H‹•Àòÿÿ‰S ‰ÐH‹SH‹sHcÈ‹{ è€ ëÆ‹…¼òÿÿL‹¥ òÿÿ\ M…ä„‚ ò=„ÿ" L5B[ ò½àðÿÿM‹|$8M…ÿt A‹O4…É…¯ AÇG0 M‹?M…ÿuäM‹$$M…äuÑ€½éòÿÿ uH‹¨òÿÿH…Û… ùÿÿ‹•¸òÿÿ…Ò„?õÿÿL‹¥°òÿÿM…ä„/õÿÿL‹ òÿÿM…É„Ü A‹D$E1öE1íE1ÿM‰ðL‰áE‰îD‰þ‰… ðÿÿM‰ÍHÇ…øðÿÿ ëD;y tM‹m M…í„ö E‹}D;½ ðÿÿuàI‹]8H…ÛtÝD;½ ðÿÿH‰ðÿÿI‰ÜE‰ñ”ÂL‰€ðÿÿI‰Í‰ÓE‹t$0E…öt-I‹EI9D$w"I;D$w…öu„Û…‚ E9} u E…É„¨ M‹$$M…äuÀD‰úL‰éA‰ßL‹€ðÿÿH‹ðÿÿE‰Î…ö”ÀD øA‰Ä… 9Q A”ÂE…öu E„Ò…T H‹H…Û„.ÿÿÿE„äuÉE‰ÔI‰ÏE…öu E„ä…¶ H‹H…ÛuêM‹m L‰ùM…í… ÿÿÿE‰õI‰ÌA‰÷M‰ÆHƒ½øðÿÿ M‰Á„Œ M…ö„K Aƒ|$ÿM‹L$I‹|$„% E…ÿtE…ítD‰úD)ê‰Ð÷ØHƒø„ç H‹•øðÿÿM‰ðD‰éD‰þ轂 H‹½øðÿÿM‹$$èíFùÿL‰÷èåFùÿM…ä…%þÿÿéOóÿÿ € H‹{HD‹s0‰µðÿÿèíBùÿH‹‹µðÿÿI‰ÀH…Û…ÿÿÿé%ÿÿÿ‹s0H‹{HL‰…`ðÿÿH‰pðÿÿ‰•€ðÿÿ‰µðÿÿèBùÿL‹…`ðÿÿH‹pðÿÿH‰…øðÿÿ‹•€ðÿÿ‹µðÿÿé—þÿÿH‹{HDˆ•`ðÿÿ‰µpðÿÿD‹s0H‰€ðÿÿ‰•ðÿÿè`BùÿD¶•`ðÿÿ‹µpðÿÿH‹€ðÿÿ‹•ðÿÿI‰ÀébþÿÿL‰ÊD‰îè² é ÿÿÿ¿( è\ùÿE‹D$ º( H X I‰ÆH‰Ç¾ 1ÀèeùÿéƒþÿÿE1ÿE1í¿( L‰ ðÿÿèÔ[ùÿE‹D$º( H ÐW H‰…øðÿÿH‰Ç¾ 1ÀèÍdùÿL‹µ ðÿÿé0þÿÿI‹|$HL‰…`ðÿÿD‰pðÿÿè™AùÿL‹…`ðÿÿD‹pðÿÿD‰öH‰…øðÿÿéIýÿÿI‹|$H‰µpðÿÿèlAùÿ‹µpðÿÿE‰ñI‰Àé7ýÿÿL‰ÉD‰êD‰þè Š éþÿÿè³HùÿÇ…ÐðÿÿôÿÿÿéùçÿÿL‰çèüDùÿÇ…Ððÿÿôÿÿÿéâçÿÿ D ò-8û" òàðÿÿéKñÿÿÇ…Ððÿÿôÿÿÿééçÿÿ @ ‹…¸òÿÿ…À„Ðôÿÿò-û" €½éòÿÿ òàðÿÿ…ÎûÿÿH‹¨òÿÿH…Û…Ðôÿÿé¹ûÿÿH=åT ètF …À„ƒìÿÿA¼ E1íé~ìÿÿf D I‹WI‹wH ¹ ‰ßèR_ M‹oPM…ít(A‹Eƒø„Í ƒø„è ƒø„Š M‹m M…íuØM‹GHM…ÀtiI‹GE‹L$H¹ ò* H9頄 H…Àˆè fïÀòH*ÀLÀþÿÿH ÚU ò^…àðÿÿº ¾ L‰ï¸ èíbùÿI‹wL‰ê‰ßèÏ A‰_0M‹?ƒÃéxúÿÿI‹MI‹U‰ßA‹u M‹E è™g M‹m M…í„[ÿÿÿA‹Eƒø…3ÿÿÿI‹MI‹U‰ßA‹u M‹E è¨b A‹Eƒø…ÿÿÿI‹MI‹U‰ßA‹u M‹E è¤_ A‹EéøþÿÿfïÀLÀþÿÿL‰ñòH*Àò^@ù" é7ÿÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéÿÿÿf. „ ó úUH‰åHƒìH‹–° dH‹%( H‰Eø1ÀHc¶H‹UødH+%( uÉÃè1Fùÿó úUH‰åHƒìH‹–° dH‹%( H‰Eø1ÀHc·H‹UødH+%( uÉÃèñEùÿó úUH‰åHƒìH‹–° dH‹%( H‰Eø1ÀHc‹H‹UødH+%( uÉÃè²Eùÿfó úUH‰åHƒìH‹–° dH‹%( H‰Eø1ÀHcH‹H‹UødH+%( uÉÃèqEùÿó úUH‰åHƒìdH‹%( H‰Eø1ÀHcH†° H‹UødH+%( uÉÃè5Eùÿ D ó úUH‰åHƒìdH‹%( H‰Eø1Àÿ… ‡) H~‹ ‰ÿHcºHÐ>ÿàHÆW € H‹UødH+%( … ÉÃH›W ëâH‚W ëÙHnW ëÐHXW ëÇHCW ë¾H.W ëµH W ë¬H W ë£HöV ëšHãV ë‘HÓV ëˆHÀV é|ÿÿÿHV épÿÿÿH™V édÿÿÿH…V éXÿÿÿHqV éLÿÿÿH^V é@ÿÿÿHFV é4ÿÿÿH1V é(ÿÿÿHV é ÿÿÿHV éÿÿÿHéU éÿÿÿHÓU éøþÿÿHºU éìþÿÿH¤U éàþÿÿHU éÔþÿÿH{U éÈþÿÿHgU é¼þÿÿHPU é°þÿÿH7U é¤þÿÿH!U é˜þÿÿH U éŒþÿÿHôT é€þÿÿHÚT étþÿÿHÃT éhþÿÿHªT é\þÿÿH‘T éPþÿÿHzT éDþÿÿH^T é8þÿÿHBT é,þÿÿH*T é þÿÿHT éþÿÿHþS éþÿÿHåS éüýÿÿHÐS éðýÿÿH½S éäýÿÿH¨S éØýÿÿH“S éÌýÿÿH€S éÀýÿÿHkS é´ýÿÿHWS é¨ýÿÿHCS éœýÿÿH/S éýÿÿHS é„ýÿÿHS éxýÿÿHôR élýÿÿHßR é`ýÿÿHÉR éTýÿÿHµR éHýÿÿH¡R é<ýÿÿH‹R é0ýÿÿHxR é$ýÿÿHfR éýÿÿHSR é ýÿÿHBR é ýÿÿH.R éôüÿÿHR éèüÿÿHR éÜüÿÿHôQ éÐüÿÿHâQ éÄüÿÿHÐQ é¸üÿÿH¼Q é¬üÿÿH©Q é üÿÿH–Q é”üÿÿH‚Q éˆüÿÿHnQ é|üÿÿH[Q épüÿÿHHQ édüÿÿH6Q éXüÿÿH$Q éLüÿÿHQ é@üÿÿHþP é4üÿÿHêP é(üÿÿH×P é üÿÿHÄP éüÿÿH±P éüÿÿHœP éøûÿÿH‰P éìûÿÿHwP éàûÿÿHdP éÔûÿÿHRP éÈûÿÿH<P é¼ûÿÿH)P é°ûÿÿHP é¤ûÿÿHýO é˜ûÿÿHéO éŒûÿÿHÖO é€ûÿÿHÅO étûÿÿH³O éhûÿÿH O é\ûÿÿHŽO éPûÿÿH{O éDûÿÿHhO é8ûÿÿHVO é,ûÿÿHBO é ûÿÿH/O éûÿÿH O éûÿÿH O éüúÿÿHöN éðúÿÿHãN éäúÿÿHÏN éØúÿÿH¼N éÌúÿÿHªN éÀúÿÿH—N é´úÿÿH…N é¨úÿÿHqN éœúÿÿH^N éúÿÿHKN é„úÿÿH8N éxúÿÿH%N élúÿÿHN é`úÿÿH N éTúÿÿHìM éHúÿÿHÚM é<úÿÿHÈM é0úÿÿHnQ é$úÿÿHªM éúÿÿH˜M é úÿÿHM é úÿÿ „ HºQ éìùÿÿHeM éàùÿÿèÃ>ùÿ ó úUH‰åHƒìdH‹%( H‰Eø1Àÿ‹ w H*‡ ‰ÿHcºHÐ>ÿàf. „ HZQ f „ H‹UødH+%( … ÉÃH+Q ëâHQ ëÙHQ ëÐHíP ëÇH×P ë¾HÂP ëµHP ë¬HP ë£HŠP ëšHuP ë‘HbP ëˆHÔN é|ÿÿÿH¿N épÿÿÿH£N édÿÿÿHN éXÿÿÿH{N éLÿÿÿHgN é@ÿÿÿHSN é4ÿÿÿHôO é(ÿÿÿHáO é ÿÿÿHÍO éÿÿÿH¹O éÿÿÿH¥O éøþÿÿH4N éìþÿÿH÷M éàþÿÿHäM éÔþÿÿHÏM éÈþÿÿH¹M é¼þÿÿHM é°þÿÿH‡M é¤þÿÿHnM é˜þÿÿH[M éŒþÿÿHJM é€þÿÿH6M étþÿÿHM éhþÿÿHæL é\þÿÿHÒL éPþÿÿH¾L éDþÿÿH«L é8þÿÿH˜L é,þÿÿH†L é þÿÿHtL éþÿÿHaL éþÿÿHNL éüýÿÿH:L éðýÿÿH'L éäýÿÿH‹L éØýÿÿHL éÌýÿÿHõK éÀýÿÿHàK é´ýÿÿHÍK é¨ýÿÿH-L éœýÿÿH(L éýÿÿH`L é„ýÿÿHmL éxýÿÿH L élýÿÿHL é`ýÿÿHsK éTýÿÿH`K éHýÿÿH=K é<ýÿÿH*K é0ýÿÿHÞK é$ýÿÿH¾M éýÿÿHâM é ýÿÿHaL é ýÿÿHüJ éôüÿÿHlM éèüÿÿHVM éÜüÿÿH½J éÐüÿÿHÖJ éÄüÿÿH%M é¸üÿÿHM é¬üÿÿHöL é üÿÿHàL é”üÿÿHËL éˆüÿÿH·L é|üÿÿH£L épüÿÿHŒL édüÿÿHsL éXüÿÿH]L éLüÿÿHEL é@üÿÿH0L é4üÿÿHL é(üÿÿHÿK é üÿÿHæK éüÿÿHÍK éüÿÿH¶K éøûÿÿHšK éìûÿÿH~K éàûÿÿHfK éÔûÿÿHOK éÈûÿÿH:K é¼ûÿÿH!K é°ûÿÿH K é¤ûÿÿH)L é˜ûÿÿH&L éŒûÿÿHÁH é€ûÿÿHRI étûÿÿHAI éhûÿÿH/I é\ûÿÿH I éPûÿÿH I éDûÿÿH÷H é8ûÿÿHäH é,ûÿÿHÒH é ûÿÿH¾H éûÿÿH«H éûÿÿH˜H éüúÿÿH…H éðúÿÿHrH éäúÿÿH_H éØúÿÿHKH éÌúÿÿH8H éÀúÿÿH&H é´úÿÿHH é¨úÿÿHH éœúÿÿHíG éúÿÿHÚG é„úÿÿHÇG éxúÿÿH´G élúÿÿHEH é`úÿÿHŽG éTúÿÿH|G éHúÿÿHhG é<úÿÿHVG é0úÿÿHDG é$úÿÿHêJ éúÿÿH&G é úÿÿHG é úÿÿHûF éôùÿÿHõF éèùÿÿèS8ùÿ ó úUH‰åHƒìdH‹%( H‰Eø1Àÿ¨ -…ÿŽ… ÿ¨ wMHÚ‚ ‰ÿHcºHÐ>ÿàf. „ ÿm HÔJ HMJ HDÂH‹UødH+%( …A Éà HªJ ëßH—J ëÖH†J ëÍHmJ ëÄHYJ ë»HCJ ë²H.J ë©HJ ë H J ë—HêI ëŽH×I ë…HäI éyÿÿÿH‹I émÿÿÿHsI éaÿÿÿH^I éUÿÿÿHEI éIÿÿÿH/I é=ÿÿÿHI é1ÿÿÿH I é%ÿÿÿHçH éÿÿÿHÑH é ÿÿÿHéI éÿÿÿH×I éõþÿÿH-I ééþÿÿHI éÝþÿÿHI éÑþÿÿHòH éÅþÿÿHÞH é¹þÿÿHhH éþÿÿHTH é¡þÿÿH@H é•þÿÿH)H é‰þÿÿHH é}þÿÿHúG éqþÿÿHâG éeþÿÿHÍG éYþÿÿH³G éMþÿÿHœG éAþÿÿHƒG é5þÿÿHjG é)þÿÿHSG é þÿÿH7G éþÿÿHG éþÿÿHG éùýÿÿHìF éíýÿÿH×F éáýÿÿH¾F éÕýÿÿH©F éÉýÿÿH–F é½ýÿÿH1E é±ýÿÿHuF é¥ýÿÿH`F é™ýÿÿHE éýÿÿHúD éýÿÿH5F éuýÿÿH F éiýÿÿH F é]ýÿÿHøE éQýÿÿHäE éEýÿÿHÐE é9ýÿÿH¼E é-ýÿÿH©E é!ýÿÿH”E éýÿÿH~E é ýÿÿHbD éýüÿÿH^E éñüÿÿH@E éåüÿÿH>E éÙüÿÿH!E éÍüÿÿHE éÁüÿÿHüD éµüÿÿHëD é©üÿÿH×D éüÿÿHÃD é‘üÿÿH°D é…üÿÿHD éyüÿÿH‹D émüÿÿHyD éaüÿÿHeD éUüÿÿHRD éIüÿÿH?D é=üÿÿH G é1üÿÿH D é%üÿÿH D éüÿÿHøC é üÿÿHåC éüÿÿHÓC éõûÿÿHÁC ééûÿÿHOC éÝûÿÿH.C éÑûÿÿH–C éÅûÿÿHƒC é¹ûÿÿHoC éûÿÿH\C é¡ûÿÿHIC é•ûÿÿH6C é‰ûÿÿH!C é}ûÿÿHC éqûÿÿHüB éeûÿÿHéB éYûÿÿH£B éMûÿÿH’B éAûÿÿH€B é5ûÿÿHmB é)ûÿÿH[B é ûÿÿHHB éûÿÿH5B éûÿÿH#B éùúÿÿHB éíúÿÿHüA éáúÿÿHéA éÕúÿÿHÖA éÉúÿÿHÃA é½úÿÿH°A é±úÿÿHœA é¥úÿÿH‰A é™úÿÿHwA éúÿÿHdA éúÿÿHRA éuúÿÿH>A éiúÿÿH+A é]úÿÿHA éQúÿÿHA éEúÿÿHò@ é9úÿÿHß@ é-úÿÿHÍ@ é!úÿÿH¹@ éúÿÿH§@ é úÿÿH•@ éýùÿÿH;D éñùÿÿHw@ éåùÿÿHe@ éÙùÿÿHL@ éÍùÿÿHF@ éÁùÿÿf „ HzD é¬ùÿÿè1ùÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1Àÿ w H¾~ ‰ÿHcºHÐ>ÿàf. „ HD f „ H‹UødH+%( … ÉÃHëC ëâHÚC ëÙHÁC ëÐHC ëÇHóC ë¾Hs@ ëµH{@ ë¬HM@ ë£H_@ ëšHèB ë‘HÖB ëˆHÀB é|ÿÿÿHªB épÿÿÿH‘B édÿÿÿH{B éXÿÿÿHbB éLÿÿÿHLB é@ÿÿÿH7B é4ÿÿÿH#B é(ÿÿÿHB é ÿÿÿHøA éÿÿÿHßA éÿÿÿHÉA éøþÿÿH±A éìþÿÿHœA éàþÿÿH‚A éÔþÿÿHkA éÈþÿÿHRA é¼þÿÿH9A é°þÿÿH"A é¤þÿÿHA é˜þÿÿHê@ éŒþÿÿHÒ@ é€þÿÿH»@ étþÿÿH¦@ éhþÿÿH@ é\þÿÿHx@ éPþÿÿH B éDþÿÿHB é8þÿÿHðA é,þÿÿHÝA é þÿÿH»A éþÿÿH¥A éþÿÿHˆA éüýÿÿHuA éðýÿÿHaA éäýÿÿHMA éØýÿÿH9A éÌýÿÿHØ? éÀýÿÿHÃ? é´ýÿÿH§? é¨ýÿÿH“? éœýÿÿH? éýÿÿHk? é„ýÿÿHW? éxýÿÿHC? élýÿÿH0? é`ýÿÿH? éTýÿÿH’> éHýÿÿH~> é<ýÿÿHj> é0ýÿÿHW> é$ýÿÿHD> éýÿÿH2> é ýÿÿH > é ýÿÿH±> éôüÿÿHb> éèüÿÿHB@ éÜüÿÿHf@ éÐüÿÿHå> éÄüÿÿHm> é¸üÿÿHY> é¬üÿÿHC> é üÿÿH0> é”üÿÿH > éˆüÿÿH > é|üÿÿHú= épüÿÿHæ= édüÿÿHË= éXüÿÿH= éLüÿÿH¦= é@üÿÿH”= é4üÿÿH€= é(üÿÿHˆ= é üÿÿH> éüÿÿH¾< éüÿÿH< éøûÿÿH= éìûÿÿHò< éàûÿÿHÞ< éÔûÿÿHË< éÈûÿÿH¸< é¼ûÿÿH¥< é°ûÿÿH< é¤ûÿÿH}< é˜ûÿÿHk< éŒûÿÿHX< é€ûÿÿH< étûÿÿH< éhûÿÿHï; é\ûÿÿHÜ; éPûÿÿHÊ; éDûÿÿH·; é8ûÿÿH¤; é,ûÿÿH’; é ûÿÿH~; éûÿÿHk; éûÿÿHX; éüúÿÿHE; éðúÿÿH2; éäúÿÿH ; éØúÿÿH ; éÌúÿÿHø: éÀúÿÿHæ: é´úÿÿHÓ: é¨úÿÿHÁ: éœúÿÿH: éúÿÿHš: é„úÿÿH‡: éxúÿÿHt: élúÿÿHa: é`úÿÿHN: éTúÿÿH<: éHúÿÿH(: é<úÿÿH: é0úÿÿH: é$úÿÿHª= éúÿÿHæ9 é úÿÿHÔ9 é úÿÿH»9 éôùÿÿHµ9 éèùÿÿè+ùÿ ó úUH‰åHƒìdH‹%( H‰Eø1Àÿ… ‡9 HR| ‰ÿHcºHÐ>ÿàH¦= € H‹UødH+%( … ÉÃH{= ëâHb= ëÙHN= ëÐH8= ëÇH#= ë¾H= ëµHþ< ë¬Hë< ë£HÖ< ëšHÃ< ë‘H³< ëˆH < é|ÿÿÿH< épÿÿÿHy< édÿÿÿHe< éXÿÿÿHQ< éLÿÿÿH>< é@ÿÿÿH&< é4ÿÿÿH< é(ÿÿÿHø; é ÿÿÿHâ; éÿÿÿHÉ; éÿÿÿH³; éøþÿÿHš; éìþÿÿH„; éàþÿÿHo; éÔþÿÿH[; éÈþÿÿHG; é¼þÿÿH0; é°þÿÿH; é¤þÿÿH; é˜þÿÿHé: éŒþÿÿHÔ: é€þÿÿHº: étþÿÿH£: éhþÿÿHŠ: é\þÿÿHq: éPþÿÿHZ: éDþÿÿH>: é8þÿÿH": é,þÿÿH : é þÿÿHó9 éþÿÿHÞ9 éþÿÿHÅ9 éüýÿÿH°9 éðýÿÿH9 éäýÿÿHˆ9 éØýÿÿHs9 éÌýÿÿH`9 éÀýÿÿHK9 é´ýÿÿH79 é¨ýÿÿH#9 éœýÿÿH9 éýÿÿHû8 é„ýÿÿHç8 éxýÿÿHÔ8 élýÿÿH¿8 é`ýÿÿH©8 éTýÿÿH•8 éHýÿÿH8 é<ýÿÿHk8 é0ýÿÿHX8 é$ýÿÿHF8 éýÿÿH38 é ýÿÿH"8 é ýÿÿH8 éôüÿÿHú7 éèüÿÿHç7 éÜüÿÿHÔ7 éÐüÿÿHÂ7 éÄüÿÿH°7 é¸üÿÿHœ7 é¬üÿÿH‰7 é üÿÿHv7 é”üÿÿH@: éˆüÿÿHV7 é|üÿÿHB7 épüÿÿH/7 édüÿÿH 7 éXüÿÿH 7 éLüÿÿHø6 é@üÿÿHå6 é4üÿÿHÒ6 é(üÿÿH¾6 é üÿÿH«6 éüÿÿH˜6 éüÿÿH…6 éøûÿÿHp6 éìûÿÿH]6 éàûÿÿHK6 éÔûÿÿH86 éÈûÿÿH&6 é¼ûÿÿH6 é°ûÿÿHý5 é¤ûÿÿHê5 é˜ûÿÿHÑ5 éŒûÿÿH½5 é€ûÿÿHª5 étûÿÿH™5 éhûÿÿH‡5 é\ûÿÿHt5 éPûÿÿHb5 éDûÿÿHO5 é8ûÿÿH<5 é,ûÿÿH*5 é ûÿÿH5 éûÿÿH5 éûÿÿHð4 éüúÿÿHÝ4 éðúÿÿHÊ4 éäúÿÿH·4 éØúÿÿH£4 éÌúÿÿH4 éÀúÿÿH~4 é´úÿÿHk4 é¨úÿÿHY4 éœúÿÿHE4 éúÿÿH24 é„úÿÿH 4 éxúÿÿH 4 élúÿÿHù3 é`úÿÿHæ3 éTúÿÿHÔ3 éHúÿÿHÀ3 é<úÿÿH®3 é0úÿÿHœ3 é$úÿÿHB7 éúÿÿH~3 é úÿÿHl3 é úÿÿHY3 éôùÿÿHG3 éèùÿÿHŠ7 éÜùÿÿèŸ$ùÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1Àÿ‡ ‡Q Hêw ‰ÿHcºHÐ>ÿàH&7 € H‹UødH+%( …) ÉÃHû6 ëâHâ6 ëÙHÎ6 ëÐH¸6 ëÇH£6 ë¾HŽ6 ëµH~6 ë¬Hk6 ë£HV6 ëšHC6 ë‘HŒ4 ëˆH‹4 é|ÿÿÿH4 épÿÿÿH6 édÿÿÿHõ5 éXÿÿÿHá5 éLÿÿÿHÍ5 é@ÿÿÿH¹5 é4ÿÿÿHO4 é(ÿÿÿHû3 é ÿÿÿH4 éÿÿÿH3 éÿÿÿH÷3 éøþÿÿH\3 éìþÿÿH÷3 éàþÿÿH63 éÔþÿÿH 6 éÈþÿÿH3 é¼þÿÿH3 é°þÿÿHï2 é¤þÿÿHÜ2 é˜þÿÿHÊ2 éŒþÿÿH¸2 é€þÿÿH¥2 étþÿÿH’2 éhþÿÿH~2 é\þÿÿHk2 éPþÿÿHX2 éDþÿÿHE2 é8þÿÿH02 é,þÿÿH 2 é þÿÿHü2 éþÿÿHÝ2 éþÿÿH,3 éüýÿÿHÉ1 éðýÿÿHÓ2 éäýÿÿH2 éØýÿÿH‡2 éÌýÿÿHt2 éÀýÿÿHb2 é´ýÿÿHO2 é¨ýÿÿH>2 éœýÿÿH*2 éýÿÿHè4 é„ýÿÿHü1 éxýÿÿH>1 élýÿÿH 1 é`ýÿÿHK1 éTýÿÿH2 éHýÿÿH,1 é<ýÿÿH®1 é0ýÿÿHœ1 é$ýÿÿH1 éýÿÿHž1 é ýÿÿH~3 é ýÿÿH¢3 éôüÿÿH!2 éèüÿÿH74 éÜüÿÿH°0 éÐüÿÿH 3 éÄüÿÿH 3 é¸üÿÿHq0 é¬üÿÿHŠ0 é üÿÿHÙ2 é”üÿÿHÃ2 éˆüÿÿHª2 é|üÿÿH”2 épüÿÿH2 édüÿÿHk2 éXüÿÿHW2 éLüÿÿH@2 é@üÿÿH'2 é4üÿÿH2 é(üÿÿHù1 é üÿÿHä1 éüÿÿHÊ1 éüÿÿH³1 éøûÿÿHš1 éìûÿÿH1 éàûÿÿHj1 éÔûÿÿHN1 éÈûÿÿH21 é¼ûÿÿH1 é°ûÿÿH1 é¤ûÿÿHî0 é˜ûÿÿHÕ0 éŒûÿÿHÀ0 é€ûÿÿHÝ1 étûÿÿHÚ1 éhûÿÿH/ é\ûÿÿH/ éPûÿÿHï. éDûÿÿHÜ. é8ûÿÿHÊ. é,ûÿÿH·. é ûÿÿH¤. éûÿÿH’. éûÿÿH~. éüúÿÿHk. éðúÿÿHX. éäúÿÿHE. éØúÿÿH2. éÌúÿÿH . éÀúÿÿH . é´úÿÿHø- é¨úÿÿHæ- éœúÿÿHÓ- éúÿÿHÁ- é„úÿÿH- éxúÿÿHš- élúÿÿH‡- é`úÿÿHt- éTúÿÿHa- éHúÿÿHN- é<úÿÿH<- é0úÿÿH(- é$úÿÿH- éúÿÿH- é úÿÿHª0 é úÿÿHæ, éôùÿÿHÔ, éèùÿÿHÁ, éÜùÿÿH¯, éÐùÿÿHò0 éÄùÿÿè ùÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé ØÿÿèË ùÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀÇc©† Ç]©† H‹EødH+%( uÉÃè{ ùÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø‹±è„ 9Fu Ç©† H‹EødH+%( uÉÃè, ùÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø‹+H‹UødH+%( uÉÃèí ùÿff. „ fó úUH‰åHƒìH‹ Hð dH‹%( H‰Eø1ÀèF H‹UødH+%( uÉH˜Ãèž ùÿff. „ ó úUH‰åHƒìH‹ Hü dH‹%( H‰Eø1Àèö H‹UødH+%( uÉH˜ÃèN ùÿff. „ ó úUH‰åAWAVI‰öAUI‰ýATSHƒì(L‹D¶zDdH‹%( H‰EÈ1ÀD‰ÓL‰U¸E‰Ôƒãt7E„ÿH ‘` L·ù LDÁL / HR èg L‹U¸‰ÃH˜E‰ÔAƒäþAöÄtKHW` E„ÿL‰öLwù H [ LDÂ…ÛI| HDÊL ¸. H)ÆHý 1ÀAƒäýè ÃHcÃAöÄtKH` E„ÿL‰öL&ù H LDÂ…ÛI| HDÊL p. H)ÆH¬ 1ÀAƒä÷è» ÃHcÃE…ät5…ÛH´_ L‰öE‰àH ¿ I| HDÊH)ÆH2. 1Àè ÃHcÃH‹UÈdH+%( uHƒÄ([A\A]A^A_]ÃèÉùÿf „ ó úUH‰åAVI‰öAUI‰ýATSHƒìH‹¶rDdH‹%( H‰EØ1À‰Ùƒáƒù wH(p ‰ÈHc‚HÐ>ÿà @ H¥- L‰öL‰ï1Àèì Lcà÷à …| D ƒãðöÇ…Ÿ …Û…Ç H‹EØdH+%( …Ê HƒÄL‰à[A\A]A^]Ã@„öH F- H›^ HDÈL:- @ H±Z} L‰öL‰ï1Àèl Lcà÷à t‰L‰öK|% 1Àãðÿ÷ÿL)æH ± H- è; H˜IÄöÇ„aÿÿÿL‰öK|% 1À€ç÷L)æH ð, Hå, è H˜IÄ…Û„9ÿÿÿL‰öK|% ‰Ù1ÀL)æHÊ, èâ H˜IÄéÿÿÿ „ @„öH v, HË] HDÈLq, é/ÿÿÿ € @„öH N, H£] HDÈL®G éÿÿÿ € @„öH &, H{] HDÈL', éßþÿÿ € @„öH þ+ HS] HDÈL, é·þÿÿ € @„öH Ö+ H+] HDÈLå+ éþÿÿ € @„öH ®+ H] HDÈL¶+ égþÿÿèRùÿfó úUH‰åAVAUI‰õATI‰üSHƒìH‹dH‹%( H‰EØ1À¶BDA‰ÞAƒæu01À…Û…ž H‹UØdH+%( …— HƒÄ[A\A]A^]Ãf D „ÀH {\ LP+ LDÁL Z+ H< 1ÀèO A‰ØA‰ÆH˜Aƒàþt£I)ÅIÄH @\ E…öHN HEÈHÉ* L‰îL‰ç1Àè DðH˜éjÿÿÿ „ A‰ØH \ ëÎè_ùÿff. „ @ ó úUH‰åHƒì¶JDdH‹%( H‰Eø1ÀH‹…Àt*ƒøtU‰ÁHX* 1Àè¥ H˜H‹UødH+%( uaÉÃf„ÉH“[ H ƒ* HDÈLŠ* H¦W} 1Àèg H˜ëÀ „ÉHc[ H S* HDÈL±v HvW} 1Àè7 H˜ëèžùÿff. „ ó úUH‰åAWAVI‰öH5¶k AUI‰ýH=(* ATSH * fHnÃHƒìHH‹D¶zDdH‹%( H‰EÈ1ÀHh, fHnÈH < ¶ËflÁfHnÐHÜ) )EfHnÆfHnØHÌ) flÂH‰EÀ)E fHnÇflÃ)E°ƒù× E„ÿHyZ L‰öL‰ïL |) L‹DÍHŒV} LDÈ1ÀL‰ÉèF Lcà÷à @u+0Û…ÛuiH‹EÈdH+%( …ž HƒÄHL‰à[A\A]A^A_]ÃE„ÿHZ K|% L‰öH ) L,) HDÈH/) L)æ1Àã ÿÿ¿èÕ H˜IÄ…Ût—L‰öK|% ‰Ù1ÀL)æH™( è± H˜IÄérÿÿÿ € HE( L‰öL‰ï1ÀèŒ LcàéAÿÿÿèïùÿff. „ @ ó úUH‰åAWAVAUI‰õATI‰üSHƒì(L‹D¶rDdH‹%( H‰EÈ1ÀE…Ò„• D‰ÓL‰U¸E‰×1Àƒãt7E„öH &Y Lc( LDÁL ]( Hç èü L‹U¸‰ÃH˜E‰×AƒçþAöÇtJHìX E„öL‰îL#( H ð LDÂ…ÛI<HDÊL ( H)ÆH“ 1ÀAƒçýè¢ ÃHcÃAöÇtJHœX E„öL‰îLÓ' H LDÂ…ÛI<HDÊL Å' H)ÆHC 1ÀAƒçûèR ÃHcÃAöÇtJHLX E„öL‰îLƒ' H P LDÂ…ÛI<HDÊL ' H)ÆHó 1ÀAƒç÷è ÃHcÃAöÇtJHüW E„öL‰îL3' H LDÂ…ÛI<HDÊL 6' H)ÆH£ 1ÀAƒçïè² ÃHcÃAöÇ tJH¬W E„öL‰îLã& H ° LDÂ…ÛI<HDÊL à& H)ÆHS 1ÀAƒçßèb ÃHcÃAöÇ@tJH\W E„öL‰îL“& H ` LDÂ…ÛI<HDÊL œ& H)ÆH 1ÀAƒç¿è ÃHcÃAöÇ€tJH W E„öL‰îLC& H LDÂ…ÛI<HDÊL U& H)ÆH³ 1ÀA€çè ÃHcÃA÷Ç tMH¹V E„öL‰îLð% H ½ LDÂ…ÛI<HDÊL & H)ÆH` 1ÀAçÿþÿÿèl ÃHcÃA÷Ç tMHcV E„öL‰îLš% H g LDÂ…ÛI<HDÊL ¸% H)ÆH 1ÀAçÿýÿÿè ÃHcÃA÷Ç tMH V E„öL‰îLD% H LDÂ…ÛI<HDÊL f% H)ÆH´ 1ÀAçÿûÿÿèÀ ÃHcÃA÷Ç tMH·U E„öL‰îLî$ H » LDÂ…ÛI<HDÊL % H)ÆH^ 1ÀAçÿ÷ÿÿèj ÃHcÃA÷Ç tMHaU E„öL‰îL˜$ H e LDÂ…ÛI<HDÊL f H)ÆH 1ÀAçÿïÿÿè ÃHcÃA÷Ç tMH U E„öL‰îLB$ H LDÂ…ÛI<HDÊL p$ H)ÆH² 1ÀAçÿßÿÿè¾ ÃHcÃA÷Ç @ tMHµT E„öL‰îLì# H ¹ LDÂ…ÛI<HDÊL #$ H)ÆH\ 1ÀAçÿ¿ÿÿèh ÃHcÃA÷Ç € tMH_T E„öL‰îL–# H c LDÂ…ÛI<HDÊL Ö# H)ÆH 1ÀAçÿÿÿè ÃHcÃA÷Ç tMH T E„öL‰îL@# H LDÂ…ÛI<HDÊL …# H)ÆH° 1ÀAçÿÿþÿè¼ ÃHcÃA÷Ç tMH³S E„öL‰îLê" H · LDÂ…ÛI<HDÊL É4 H)ÆHZ 1ÀAçÿÿûÿèf ÃHcÃA÷Ç tMH]S E„öL‰îL”" H a LDÂ…ÛI<HDÊL ä" H)ÆH 1ÀAçÿÿÿûè ÃHcÃA÷Ç tMHS E„öL‰îL>" H LDÂ…ÛI<HDÊL —" H)ÆH® 1ÀAçÿÿÿ÷èº ÃHcÃA÷Ç tMH±R E„öL‰îLè! H µ LDÂ…ÛI<HDÊL N" H)ÆHX 1ÀAçÿÿÿßèd ÃHcÃA÷Ç @tMH[R E„öL‰îL’! H _ LDÂ…ÛI<HDÊL " H)ÆH 1ÀAçÿÿÿ¿è ÃHcÃE…ÿu$H‹UÈdH+%( ueHƒÄ([A\A]A^A_]Ãf D …ÛHãQ L‰îE‰øH î I<HDÊH)ÆHb 1Àè± ÃHcÃë¦f. „ Hù$ è” H˜ëŒèû ùÿff. „ ó úUH‰åAWAVAUI‰õATI‰üSHƒì(¶JDdH‹%( H‰EÈ1ÀH‹A‰Â‰ÃA‰ÆAâ ã …´ E…Ò„s L0Q H „É„ L!U H Q Hæ L Ó 1ÀAæÿ÷ÿÿèë ÃHcÃE…öt5I)ÅIÄH àP …ÛHï HEÈE‰ðHg L‰îL‰ç1Àè° ØH˜H‹UÈdH+%( … HƒÄ([A\A]A^A_]Ãf. „ Aæÿÿ÷ÿ„ÉtuL=zP HM 1ÀD‰U´L Ä÷ LfT L‰ùH‰U¸èG D‹U´H‹U¸‰ÃE…Ò„KÿÿÿL@T HcûL‰îH D H)þLç…Û…ÿÿÿf1ÛH P éÿÿÿfLP HØ 1ÀD‰U´L O÷ L‰ÁH‰U¸M‰ÇèÖ D‹U´H‹U¸‰ÃE…Ò„ÚþÿÿM‰øë‘f D …ÀtH ¹O éáþÿÿ „ 1Àéíþÿÿè ùÿ @ ó úUH‰åAWAVAUATSHƒì(L‹:dH‹%( H‰EÈ1ÀE…ÿ„Y D‰ûD¶RDI‰ýI‰öE‰üƒãt9E„ÒH LO L! DˆU¿LDÁL AƒäþH è D¶U¿‰ÃH˜AöÄtTE„ÒL‰öI| DˆU¿HO LÖ LDÂH …ÛHDÊL Ð H)ÆH² 1ÀAƒäýèÁ D¶U¿ÃHcÃAöÄtTE„ÒL‰öI| DˆU¿H§N L| LDÂH …ÛHDÊL € H)ÆHX 1ÀAƒäûèg D¶U¿ÃHcÃAöÄtKH\N E„ÒL‰öL+ H ` LDÂ…ÛI| HDÊL õ H)ÆH 1ÀAƒä÷è ÃHcÃE…äu'H‹UÈdH+%( uOHƒÄ([A\A]A^A_]Ãf „ …ÛHãM L‰öE‰àH î I| HDÊH)ÆHa 1Àè° ÃHcÃë¢è ùÿ @ ó úUI‰ðI‰ÑH H‰åSH‰ËHƒìH‹{H‹3dH‹%( H‰Eè1À€y H× H gM HDÈH)þ1ÀH{èI ÆC HcÐHSH‹UèdH+%( uH‹]øÉÃè”ùÿ @ ó úUH‰åHƒìdH‹%( H‰EøH‹‰ÁƒøeH˜Ht… L‹ÂM…Àu+H7J 1ÀèÝ H˜H‹UødH+%( u!ÉÃf. „ L‰ÁHÎ 1Àè¯ H˜ëÐèùÿf D ó úUH‰åHƒì¶JDdH‹%( H‰Eø1ÀH‹A‰Àƒø ‡ H¯] ‰ÀHc‚HÐ>ÿà € „ÉH[L H °2 HDÈL< HnH} 1Àè/ H˜ D H‹UødH+%( …½ Éà „ÉHL H h2 HDÈL} H&H} 1Àèç H˜ë» „ÉHãK H 82 HDÈLb HöG} 1Àè· H˜ë‹ „ÉH³K H 2 HDÈL HÆG} 1Àè‡ H˜éXÿÿÿ„ÉHƒK H Ø1 HDÈLâ H–G} 1ÀèW H˜é(ÿÿÿ„ÉHSK H ¨1 HDÈL« HfG} 1Àè' H˜éøþÿÿ„ÉH#K H x1 HDÈLv H6G} 1Àè÷ H˜éÈþÿÿ„ÉHóJ H H1 HDÈLA HG} 1ÀèÇ H˜é˜þÿÿ„ÉHÃJ H 1 HDÈL HÖF} 1Àè— H˜éhþÿÿ„ÉH“J H è0 HDÈLØ H¦F} 1Àèg H˜é8þÿÿ„ÉHcJ H ¸0 HDÈL£ HvF} 1Àè7 H˜éþÿÿ„ÉH3J H ˆ0 HDÈLn HFF} 1Àè H˜éØýÿÿ„ÉHJ H X0 HDÈLØ" HF} 1Àè× H˜é¨ýÿÿ„ÉHÓI H (0 HDÈL HæE} 1Àè§ H˜éxýÿÿ„ÉH£I H ø/ HDÈLÔ H¶E} 1Àèw H˜éHýÿÿ„ÉHsI H È/ HDÈLá H†E} 1ÀèG H˜éýÿÿ„ÉHCI H ˜/ HDÈLo HVE} 1Àè H˜éèüÿÿ„ÉHI H h/ HDÈLm H&E} 1Àèç H˜é¸üÿÿ„ÉHãH H 8/ HDÈL” HöD} 1Àè· H˜éˆüÿÿ„ÉH³H H / HDÈLÚ HÆD} 1Àè‡ H˜éXüÿÿ„ÉHƒH H Ø. HDÈL¥ H–D} 1ÀèW H˜é(üÿÿ„ÉHSH H ¨. HDÈLp HfD} 1Àè' H˜éøûÿÿ„ÉH#H H x. HDÈLG H6D} 1Àè÷ H˜éÈûÿÿ„ÉHóG H H. HDÈL HD} 1ÀèÇ H˜é˜ûÿÿ„ÉHÃG H . HDÈLØ HÖC} 1Àè— H˜éhûÿÿ„ÉH“G H è- HDÈL£ H¦C} 1Àèg H˜é8ûÿÿ„ÉHcG H ¸- HDÈLn HvC} 1Àè7 H˜éûÿÿ„ÉH3G H ˆ- HDÈL¸* HFC} 1Àè H˜éØúÿÿ„ÉHG H X- HDÈL HC} 1Àè× H˜é¨úÿÿ„ÉHÓF H (- HDÈL($ HæB} 1Àè§ H˜éxúÿÿ„ÉH£F H ø, HDÈL¥ H¶B} 1Àèw H˜éHúÿÿD‰ÁH 1Àè_ H˜é0úÿÿèÃùÿ ó úUH‰åAWAVAUI‰õATI‰üSHƒì(¶JDdH‹%( H‰EÈ1ÀH‹A‰Â‰ÃA‰ÆAƒâƒã…ª E…Ò„i LF HÙú „É„û Lw H éE H¼ú L © 1ÀAƒæþèÄÿ ÃHcÃE…öt5I)ÅIÄH ¹E …ÛHÈø HEÈE‰ðH@ L‰îL‰ç1Àè‰ÿ ØH˜H‹UÈdH+%( …ù HƒÄ([A\A]A^A_]à Aƒæý„ÉtxL=]E H0ú 1ÀD‰U´L Ö LÉ L‰ùH‰U¸è*ÿ D‹U´H‹U¸‰ÃE…Ò„UÿÿÿL£ HcûL‰îH 'ø H)þLç…Û… ÿÿÿ D 1ÛH óD é ÿÿÿfLåD H¸ù 1ÀD‰U´L ^ L‰ÁH‰U¸M‰Çè¶þ D‹U´H‹U¸‰ÃE…Ò„áþÿÿM‰øëŽf D …ÀtH ™D éèþÿÿ „ 1Àéôþÿÿèäÿøÿ @ ó úUH‰åAWAVI‰öAUI‰ýATSHƒì(L‹:dH‹%( H‰EÈ1À¶BDD‰ùáþÿÿˆE¿ƒù ‡Ö H‰ÓHäU HcŠH µ HЀ}¿ >ÿà H D Lö HDÈH'@} L‰öL‰ï1Àèâý Lcà € AöÇ€t;€}¿ HÓC K|% L‰öH X L½ HDÈHð L)æ1Àèœý H˜IÄA÷Ç t;€}¿ HC K|% L‰öH L† HDÈH¬ L)æ1ÀèXý H˜IÄH‹EÈdH+%( … HƒÄ(L‰à[A\A]A^A_]Ãf D H-C LÒ HDÈHG?} L‰öL‰ï1Àèý €KCLcàé ÿÿÿf D HõB LA* HDÈH?} L‰öL‰ï1ÀèÊü €KC0Lcàéæþÿÿf D H½B LQ HDÈH×>} L‰öL‰ï1Àè’ü €KC8Lcàé®þÿÿf D H…B L HDÈëÆ @ HmB L HDÈH‡>} 1ÀèHü €KC(Lcàédþÿÿ @ H=B LÖ HDÈé ÿÿÿH%B LÙ HDÈéþÿÿf „ HB Là HDÈéCÿÿÿf „ HåA L¡ HDÈé#ÿÿÿf „ HÅA L‹ HDÈéËþÿÿf „ H¥A Lv HDÈH¿=} L‰öL‰ï1Àèzû €KCLcàé–ýÿÿf D HmA LJ HDÈëÆHù 1ÀèFû Lcàéfýÿÿè©üøÿf „ ó úUH‰åATSH‰ÓHƒìL‹bH‹ dH‹%( H‰Eè1ÀM…äuCH‹B0€¸F tfH‹B(H‹À H‰øH‰J@H+B(f‰BH1ÀH‹UèdH+%( uMHƒÄ[A\]ÃfA‹ $HÝ MD$è«ú A‹$H˜ƒÂ)S HcÊHKë¼f D H5 1Àè‚ú H˜ë¤èéûøÿf „ ó úUH‰åAWAVI‰öAUI‰ýATSHƒì(L‹D¶zDdH‹%( H‰EÈ1ÀE…Ò„U D‰ÓL‰U¸E‰Ô1Àƒãt7E„ÿH &@ LB LDÁL < Hçô èüù L‹U¸‰ÃH˜E‰ÔAƒäþA÷Ä tNHé? E„ÿL‰öLÿ H íò LDÂ…ÛI| HDÊL ç H)ÆHô 1ÀAäÿÿ÷ÿè›ù ÃHcÃA÷Ä tNH’? E„ÿL‰öL¨ H –ò LDÂ…ÛI| HDÊL 6 H)ÆH8ô 1ÀAäÿ÷ÿÿèDù ÃHcÃE…äu"H‹UÈdH+%( u[HƒÄ([A\A]A^A_]à @ …ÛH? L‰öE‰àH &ò I| HDÊH)ÆH™ 1Àèèø ÃHcÃë§H9 èÔø H˜ë–è;úøÿff. „ ó úUH‰åAWAVI‰öAUI‰ýATSHƒì(H‹D¶JDdH‹%( H‰EÈ1À…Û„. A‰ßE1äöÃt:E„ÉH}> L¨ DˆM¿LDÀH ñÈ 1ÀAƒçûH†:} èIø D¶M¿LcàAöÇtGE„ÉL‰öK|% DˆM¿H1> L\ LDÀL)æ1ÀAƒçýH C× H;:} èþ÷ D¶M¿H˜IÄAöÇt>E„ÉHð= K|% L‰öL H œL LDÀHû9} L)æ1ÀAƒçþèµ÷ H˜IÄE…ÿu+H‹EÈdH+%( ulHƒÄ(L‰à[A\A]A^A_]Ãf. „ L‰öK|% D‰ù1ÀL)æHL èd÷ H˜IÄë² D E„ÉHZ= H … HDÈH~ 1Àè5÷ Lcàë…è›øøÿff. „ ó úUH‰åHƒìL‹dH‹%( H‰Eø1ÀH‹B·H(…Éu·J@H1 1Àèäö H˜H‹UødH+%( uÉÃè<øøÿff. „ ó úUH‰åAWAVAUI‰õATI‰üSHƒì(L‹D¶rDdH‹%( H‰EÈ1ÀD‰Ð%ÿ =ÿ „[ D‰Ð%ÿ =ÿ …Ð E„öH j< L=9 L‰U¸LDÁL ž H'ñ 1Àè:ö L‹U¸‰ÃH˜E‰×Aç þÿÿD‰úâ ð ú ð „› D‰úâ À ú À „. D‰úâ ú „É A÷Ç € tMHå; E„öL‰îL²8 H éî LDÂ…ÛI<HDÊL 2 H)ÆHŒð 1ÀAçÿÿÿè˜õ ÃHcÃD‰úâ ` ú ` „ A÷Ç @ „é Hv; E„öL‰îLC8 H zî LDÂ…ÛI<HDÊL Ï H)ÆH ð 1Àè0õ E‰úD‰úÃAâÿ¿ÿÿâ HcÃ…ÒtUE„öL‰îI<D‰U¸H ; LÞ7 LDÂH î …ÛHDÊL t H)ÆH¼ï 1ÀèÏô D‹U¸ÃAâÿßÿÿHcÃA÷ tUE„öL‰îI<D‰U¸H: L€7 LDÂH ³í …ÛHDÊL H)ÆH^ï 1Àèqô D‹U¸ÃAâÿïÿÿHcÃA÷ tUE„öL‰îI<D‰U¸HO: L"7 LDÂH Uí …ÛHDÊL Ä H)ÆH ï 1Àèô D‹U¸ÃAâÿ÷ÿÿHcÃA÷ tUE„öL‰îI<D‰U¸Hñ9 LÄ6 LDÂH ÷ì …ÛHDÊL l H)ÆH¢î 1Àèµó D‹U¸ÃAâÿûÿÿHcÃA÷ tUE„öL‰îI<D‰U¸H“9 Lf6 LDÂH ™ì …ÛHDÊL H)ÆHDî 1ÀèWó D‹U¸ÃAâÿýÿÿHcÃD‰ÒâÀ úÀ „Z A÷ „… E„öL‰îI<D‰U¸H 9 Lï5 LDÂH "ì …ÛHDÊL © H)ÆHÍí 1Àèàò D‹U¸ÃE‰×D‰ÒHcÃAçÿþÿÿ†…ÒtJHÅ8 E„öL‰îL’5 H Éë LDÂ…ÛI<HDÊL N H)ÆHlí 1ÀA€çè{ò ÃHcÃAöÇ@tJHu8 E„öL‰îLB5 H yë LDÂ…ÛI<HDÊL H)ÆH í 1ÀAƒç¿è+ò ÃHcÃD‰úƒâ8ƒú8„ç AöÇ „] H8 E„öL‰îLß4 H ë LDÂ…ÛI<HDÊL H)ÆH¹ì 1ÀèÌñ E‰úD‰úÃAƒâ߃âHcÃ…ÒtRE„öL‰îI<D‰U¸H7 L€4 LDÂH ³ê …ÛHDÊL X H)ÆH^ì 1Àèqñ D‹U¸ÃAƒâïHcÃAöÂtRE„öL‰îI<D‰U¸HU7 L(4 LDÂH [ê …ÛHDÊL H)ÆHì 1Àèñ D‹U¸ÃAƒâ÷HcÃD‰Òƒâƒú„u Aö„+ E„öL‰îI<D‰U¸Hê6 L½3 LDÂH ðé …ÛHDÊL § H)ÆH›ë 1Àè®ð D‹U¸ÃE‰×D‰ÒHcÃAƒçûƒâ…ÒtJH™6 E„öL‰îLf3 H é LDÂ…ÛI<HDÊL R H)ÆH@ë 1ÀAƒçýèOð ÃHcÃAöÇtJHI6 E„öL‰îL3 H Mé LDÂ…ÛI<HDÊL H)ÆHðê 1ÀAƒçþèÿï ÃHcÃE…ÿt4…ÛHø5 L‰îE‰øH é I<HDÊH)ÆHw 1ÀèÆï ÃHcÃH‹UÈdH+%( …J HƒÄ([A\A]A^A_]à € D‰Ð%$ =$ … E„öH ‡5 LZ2 L‰U¸LDÁL à HDê 1ÀèWï L‹U¸‰ÃH˜E‰×Aâ’ AçÛþÿÿAú’ uJH:5 E„öL‰îL2 H >è LDÂ…ÛI<HDÊL i H)ÆHáé 1ÀA€çmèðî ÃHcÃD‰úƒâIƒúI…´øÿÿHá4 E„öL‰îL®1 H åç LDÂ…ÛI<HDÊL H)ÆHˆé 1ÀAƒç¶è—î ÃHcÃéeøÿÿ D E„öL‰îI<D‰U¸H4 LR1 LDÂH …ç …ÛHDÊL 6 H)ÆH0é 1ÀèCî D‹}¸ÃAƒçøHcÃé7þÿÿH54 E„öL‰îL1 H 9ç LDÂ…ÛI<HDÊL Ê H)ÆHÜè 1ÀAƒçÇèëí E‰úÃHcÃéÒüÿÿf D E„öL‰îI<D‰U¸HÏ3 L¢0 LDÂH Õæ …ÛHDÊL V H)ÆH€è 1Àè“í D‹}¸ÃAç?þÿÿHcÃéXûÿÿf D H}3 E„öL‰îLJ0 H æ LDÂ…ÛI<HDÊL Ð H)ÆH$è 1ÀAçÿŸÿÿè0í E‰úÃHcÃédøÿÿ E„öH "3 Lõ/ L‰U¸LDÁL N Hßç 1Àèòì L‹U¸‰ÃH˜E‰×Aç ðÿÿE‰úAâ’ é“ýÿÿHÕ2 E„öL‰îL¢/ H Ùå LDÂ…ÛI<HDÊL H)ÆH|ç 1ÀAçÿ?ÿÿèˆì ÃHcÃéëöÿÿf D H}2 E„öL‰îLJ/ H å LDÂ…ÛI<HDÊL ¸ H)ÆH$ç 1ÀAçÿÿÿè0ì ÃHcÃé“öÿÿf D H5%2 E„öI<Lñ. H (å LDÆ…ÛHÝæ HDÎL‰îAçÿ_ÿÿH)ÆL [ 1ÀèØë ÃHcÃé;öÿÿf D D‰ÒE‰×ƒâé"ûÿÿf. „ D‰úE‰úƒâéèùÿÿfD‰ÒE‰×†éËøÿÿ € D‰úE‰úâ é_öÿÿ € E‰×1Û1Àé„þÿÿèÏìøÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uL‹J8¶JDL‹H‰òH‰þÉL‰ÏéLÇ èwìøÿ € ó úUH‰åHƒìL‹dH‹%( H‰Eø1ÀAöÀu€JC H‹EødH+%( u¶JDH‰òH‰þH=xø„ ÉéòÆ è ìøÿff. „ fó úUH‰åHƒìL‹dH‹%( H‰Eø1ÀAöÀ t€JC0H‹EødH+%( u¶JDH‰òH‰þH=Xø„ Éé’Æ è½ëøÿff. „ fó úUH‰åATI‰ôH5tþ SHƒìH‹_L‰çdH‹%( H‰Eè1Àè<ûøÿ…Àu ƒ H‹UèdH+%( uJHƒÄ[A\]à D H5Û L‰çè ûøÿ…Àt H5lë L‰çèöúøÿ…Àuƒ ë¸ D ƒ 뮸ÿÿÿÿë§èëøÿ € ó úUH‰åAWAVI‰öAUATSH‰ûHƒìD‹"L‹z0HiN dH‹%( H‰EÈ1ÀD‰áè`é I‹¿h D‰âD‰æLcèèK¾ H…Àt9€x! I‰ÄtUL‰çèµé L‰öJ<+H:º H‰ÁL)î1Àèé H˜IÅL‰çè}ä H‹EÈdH+%( u(HƒÄL‰è[A\A]A^A_]à @ H‰Çè è A€|$! tÃë™èAêøÿó úUH‰åSHƒìxH‹_dH‹%( H‰Eè1ÀH‹»` H;?t<H}€¹ HÃ` óH«H}€H‰]èÍ H‹UèdH+%( u H‹]øÉà € è3Ê H‰ƒx 1ÀëÔèÃéøÿ ó úUI‰øH‰÷1öH‰åSHƒìI‹XdH‹%( H‰Eè1Àèóùÿòƒ H‹EèdH+%( uH‹]ø1ÀÉÃèoéøÿff. „ @ ó úUI‰øH‰÷H‰åAUATSHƒìM‹`dH‹%( H‰EØ1Àèç H…À„” I‰Å‹@¾ xI‰¼$è è½ùøÿI‰„$ð H‰ÃH…Àtiè¸ùÿIƒ¼$è ‰v3» f D sÿL‰ïèeè I‹Œ$ð H‹P‰™HƒÃI9œ$è wØL‰ïèðç 1ÀH‹UØdH+%( uHƒÄ[A\A]]øÿÿÿÿëßèˆèøÿ „ UH‰åAUI‰õATSH‰ûHƒìL‹§Ø dH‹%( H‰EØ1ÀM…ä„þ H5¸Ç L‰ïè( H…À„Ž ‹P,‹@(¶‹ê A‰$ƒú„¬ Jƒú„‘ ƒúu|„ÉHƒ HÌ¡ÿÿHDÂI‰D$1ÀH‹UØdH+%( …´ HƒÄ[A\A]]Ãfƒúu;„ÉH¢ H ¢ÿÿHDÂI‰D$1Àë¾f D H5/þ L‰ïèi' H…À…Zÿÿÿ¸êÿÿÿë™f „ H ¡ÿÿI‰D$1À뀄ÉH— Hp¡ÿÿHDÂI‰D$1Àé`ÿÿÿ¿( èÚ H‰ƒØ I‰ÄH…À…åþÿÿ¸ôÿÿÿé9ÿÿÿè$çøÿ @ ó úUH‰åHƒìH‹–° dH‹%( H‰Eø1ÀHcH‹H‹UødH+%( uHÈÉÃèÞæøÿff. „ ó úUH‰åHƒìH‹–° dH‹%( H‰Eø1ÀHc‹H‹UødH+%( uÈɉÀÃèŽæøÿff. „ ó úUH‰åHƒìH‹–° dH‹%( H‰Eø1ÀHc·fÁÀH‹UødH+%( uÉ·ÀÃè:æøÿf. „ ó úUH‰åAWAVI‰öAUATI‰ÌSHƒì(‹Q ‹qdH‹%( H‰EÈ1ÀH‹¿h 脹 HO‘ L‰æL‰÷I‰Åè/& M…í„ M‹½À M…ÿ„ó H‰ÇI‰ÄèËèøÿH‰ÃI‰ÆH…À„Ù A‹GLI‹PH9Øs HsèfßøÿH‰ÇH…À„· A‰_LI‰GPL‰æèÊèøÿIƒ@ AÆGJ„— I‹O(H‰ÏH‰M¸èjèøÿºÿ H)ÂH…Ò~zH9ÚH‹M¸sH´øÿÿI‰ÖIôI¿WHH H)ÐHPJ<3H‰ÞèzàøÿD‰ñAƒþriI‹$H{L‰æHƒçøH‰D‰ðI‹TøH‰TøH)ûA H)ÞÁéóH¥1ÀIÇG@ fA‰GHL‰ïèËÞ H‹EÈdH+%( uMHƒÄ(1À[A\A]A^A_]à Aƒæu"…Ét¼A¶$ˆöÁt°A·D þf‰D þë£ D A‹$‰A‹D ü‰D üëèjäøÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀƒÿtH‹EødH+%( uJÉ1Àà D H±= H‰Ï@¶Î@¶öö0—¸. DÈH‹EødH+%( uÉHû| ¾ 1Àé×âøÿèâãøÿfUH‰åAVE‰ÆAUI‰õATI‰üSH‰ÓHƒì‹Ã—† dH‹%( H‰EØ1À…ÒŸÀÁt6H‹SH…Ò„‚ H‹B ¾ H%ú H‹ˆ 1Àèlâøÿ‹z—† …ÀŸÁE„öu„Ét H‹CH…ÀuYHƒ{ „” H‹EØdH+%( …™ H‹K(HƒÄL‰çHYÅ 1À[¾ A\A]A^]é âøÿ E„Àu„ÀtOH‹CH…ÀtFH‹UØdH+%( uOL‹C(L+@HƒÄHH-[L‰çH{ù A\¾ A]1ÀA^]é¹áøÿf „ H‹EØdH+%( u I‹Mékÿÿÿè£âøÿ ó úUH‰åHƒìH‹ dH‹%( H‰Eø1ÀH…Ét%H¯µ 1Àèÿà H˜H‹UødH+%( uÉà @ HÏ# èÜà H˜ëÛèCâøÿ ó úUH‰åAVI‰þAUI‰õATL%Íø SL‰æH‰ÓHƒìdH‹%( H‰EØ1ÀèÆñøÿ…À„. H5Êø L‰÷è¯ñøÿA‰Ä…À„Ô H5Åø L‰÷è•ñøÿA‰Ä…À„b H5¿ø L‰÷è{ñøÿ…À„k H5½ø L‰÷èdñøÿA‰Ä…À„é H5´ø L‰÷èJñøÿA‰Ä…À„— H5¬ø L‰÷è0ñøÿA‰Ä…À„ H5£ø L‰÷èñøÿA‰Ä…À„3 H5žø L‰÷èüðøÿ…À…| H5‚ L‰ïèEðøÿA‰Ä…À…r ƃ< ëL‰îL‰÷èì …À•ƒ@ H‹EØdH+%( …g HƒÄD‰à[A\A]A^]Ãf „ L‰ïèXÙøÿH‰ƒP H…À„; E1äë· L‰îL‰÷è¥ë …À•Â€»C t …Àu‹5‘”† H>! 1ÿèo] ë D ˆ“B éqÿÿÿ D L‰îL‰÷è]ë …À•ƒA éSÿÿÿ € L‰îL‰÷è=ë …ÀA‰Ä•ƒC …sÿÿÿƃB é#ÿÿÿ € H}ÔL‰êL‰öÇEÔ è‚é …À…þþÿÿ‹EÔf‰ƒ> éïþÿÿ L‰îL‰÷èÝê …À•ƒD éÓþÿÿ € L‰îL‰÷è½ê …À•ƒª é³þÿÿ € H5÷ L‰ïè¹îøÿA‰Ä…À…Öþÿÿƃ< é†þÿÿè}ßøÿ‹5{“† L‰á1ÿ1ÀH"ö AƒÌÿèP\ é_þÿÿff. „ ó úUH‰åATHƒìdH‹%( H‰Eè1À€ uG€=JÅ… I‰üu!H‹EèdH+%( uCL‹eøÉéï „ ‹5þ’† Hë! 1ÿèÜ[ AÆD$ H‹EèdH+%( uL‹eø1ÀÉÃèÊÞøÿf. „ UH‰åAWI‰÷AVAUATSHƒì(dH‹%( H‰EÈ1ÀH…ötxI‰þë I‹IƒÆ0H…ÀtdI‰ÇIƒ> uëM‹gL‰çèáøÿM‹oH5åõ H‰ÃL‰ïèîøÿ…Àuuƒû~XHcÃH5Ï– I|üèüíøÿ…Àu@H‘áÿÿIƒÆ0I‰FÐI‹H…ÀuH‹EÈdH+%( …ò HƒÄ(L‰ø[A\A]A^A_]à H5^É L‰çè¹âøÿH…Àu¬ @ I‹O8H‰ÈH‰M¸ƒàH‰E°uH5kÛ L‰çèâøÿH‹M¸H…ÀtH ûÿÿI‰éÿÿÿ D H5'õ L‰ïH‰M¸èMíøÿH‹M¸…Àt-H5õ L‰ïH‰M¸è2íøÿH‹M¸…Àu!H3åÿÿI‰éËþÿÿ HAòÿÿI‰é¹þÿÿƒát,H5z L‰ïèâøÿH…ÀtH™äÿÿI‰A‹G0fA‰F(éˆþÿÿH5¡} L‰ïèÉìøÿ…À„ H5} L‰ïè²ìøÿ…Àt|H5š} L‰ïèŸìøÿ…Àti¹ L‰u¸L‹m°M‰æL‰}°I‰Ï @ M9ïv<K/L‰÷I‰ÄHƒàþIÑìJ HOïƒ HÁãHÃH‹s èOìøÿ…ÀxStYMl$M9ïwÄL‹u¸L‹}°éâýÿÿƒû~’HcÛID þ€8fu…€xd…{ÿÿÿ€x …qÿÿÿH5* I‰éýÿÿ D M‰çépÿÿÿL‹u¸foL‹}°Aé‹ýÿÿèÜøÿf D ó úUH‰åATSHƒìdH‹%( H‰Eè1ÀH…ÿt}I‰üH‹hè!Û A‹D$XIÇD$h …À~#1Û D H‰ßHƒÃHÁçI|$`èj A9\$XäI|$`èY I|$(AÇD$XÿÿÿÿèF H‹EèdH+%( u(HƒÄL‰ç[A\]éÐ×øÿH‹EèdH+%( u HƒÄ[A\]ÃèSÛøÿ ó úUH‰åAWAVAUATSHì Hƒ $ HìÈ fïÀH‹_dH‹%( H‰EÈ1ÀH‰÷I‰÷)…°ïÿÿèÞøÿH=˜ò ƒÀ‰… ïÿÿèÎ H‰…ïÿÿH…À„^ A€?!u ƃ/ IƒÇH…<ïÿÿL-7o„ H‰… ïÿÿë`f D LcñJ‹¼õ°ïÿÿH…ÿ„$ H‰½(ïÿÿè ÝøÿH‹½(ïÿÿM‰øH â³ HÇÂÿÿÿÿ¾ HÇ1Àè öøÿM…ä„ AÆ$,M|$¾, L‰ÿè™àøÿI‰ÄH…ÀtÆ H‹»@ L‰þè?¬ ¹ …À‰rÿÿÿH‹»@ H‹• ïÿÿL‰þ‰(ïÿÿL5\îƒ è ‹(ïÿÿ…Àx%é@ÿÿÿI‹~H…ÿtL‰þèŸéøÿ…À„ß IÆH M9õuÛH‹•ïÿÿH½ÀïÿÿL‰ù¾ H‰½(ïÿÿè™ý H‹½(ïÿÿ¾ è(Ôøÿ1É…À”ÁLcñJ‹¼õ°ïÿÿH…ÿ…áþÿÿ D Hc½ ïÿÿèìëøÿJ‰„õ°ïÿÿH‰ÇH…À„ª L‰þè ÜøÿM…ä…çþÿÿL‹¸ïÿÿM…í„ H‹…ïÿÿL‰ïHµPïÿÿHÇ…Pïÿÿ H‰…Xïÿÿè8 H‰ƒÐ I‰ÆH…À„ D‹`J<¥ èkëøÿH‰ƒà H…À„P I‹FÆ… ïÿÿ E1ÿLµ@ïÿÿH‰… ïÿÿH…À„R f D H‹… ïÿÿH‹»@ L‹hL‰î親 Ç…@ïÿÿÿÿÿÿ…Àˆœ H‹“à L‰ùM‰Šƒ½@ïÿÿÿuéå D B‰¿IƒÇH‹»@ L‰òL‰îè« ‰Â…Àˆ¼ H‹»à M9çuÐMg‰…(ïÿÿJ4¥ èéÑøÿ‹•(ïÿÿH…ÀH‰Ç„ H‰ƒà ëžf D M‹>¹ é;ýÿÿ H‹»@ L‰òL‰îèV« …À‰Jÿÿÿ€½ ïÿÿ ‹5Å‹† …i Hnï ¿ 1Àè˜T ‹5¦‹† L‰é¿ 1ÀHV| è|T Æ… ïÿÿ D H‹½ ïÿÿèT H‰… ïÿÿH…À…´þÿÿL‰»Ø L‰þH‹»à H ,ºÿÿº èãøÿ€½ ïÿÿ …* ƃ; L‹¸ïÿÿL‹µ°ïÿÿE1äM…ötL1ÀH½Pïÿÿ¹ 1ÒóH«L‰öH…@ïÿÿHÃ` H½PïÿÿH‰@ïÿÿHÇ…Hïÿÿ H‰…`ïÿÿè_‘ A‰ÄH‹½ïÿÿè ÓøÿL‰÷èÓøÿL‰ïèÓøÿë4H‹½ïÿÿèÓøÿH‹½°ïÿÿèöÒøÿH‹½¸ïÿÿèêÒøÿM…ätAÆ$,A¼ÿÿÿÿH‹EÈdH+%( …þ HÄÈ D‰à[A\A]A^A_]ÃHPé ¿ 1Àè/S é’þÿÿH‹‹ˆ º* ¾ H=Ò! èmîøÿL‹µ°ïÿÿA¼ÿÿÿÿé?ÿÿÿ‹5 Š† H{Œ ¿ 1ÀèâR é¸þÿÿH‹‹ˆ º' ¾ H=õ! è îøÿH»à è{ü €½ ïÿÿ HÇƒØ L‹¸ïÿÿtŒ‹5§‰† HŒ ¿ 1Àè€R énÿÿÿH‹‹ˆ º= ¾ H=S! è¾íøÿéLÿÿÿèdÕøÿ @ UH‰åAWAVAUATLcâSHìÈ H‰½0ÿÿÿdH‹%( H‰EÈ1ÀE…äˆr H‰øH‹¿@ D9gŒ H‹€H H…ÀtJIcÔA¸êÿÿÿHÒHÐHƒx0 t2€x" …Þ H‹UÈdH+%( … HÄÈ [A\A]A^A_]à D‰æèx¦ I‰ÅH‹…0ÿÿÿL‹°H M…ö„Î IcÄHÀHÁàIÆH‰… ÿÿÿA€~" L‰µ(ÿÿÿ…§ M…í„© M‰n0»e E1öfI9ÞsFI H `çƒ L‰ïHÑêH’H‰•8ÿÿÿHÂL<ÁI‹7èïãøÿH‹•8ÿÿÿ…Àˆ t LrI9ÞrºE1ÿM‰é¹€ º 1ÀH‹(ÿÿÿLËë ¾€ L‰{8L½@ÿÿÿL‰ÿè½ïøÿLµî L‰þL‰×è;E H‰I‰ÃH= ðÿÿ‡! A‹K ƒù„l Hcù¾0 L‰ÿÿÿ‰8ÿÿÿèBäøÿI‰ÇH‹…(ÿÿÿL‰x@M…ÿ„³ ‹8ÿÿÿL‹ÿÿÿ…ÉŽ' H‹P8H…Ò„ óoZ A óob0Agóoj@Ao ƒù„ô óoBPAG0óoJ`AO@óoRpAWPƒù„Í óo²€ Aw`óoº Apóo² A·€ ƒù„š óoº° A¿ óošÀ AŸ óo¢Ð A§° ƒùteóoªà A¯À óo‚ð A‡Ð óoŠ Aà ƒùt0óo’ A—ð óo’ A— óoª0 A¯ H‹…(ÿÿÿI‹S(‰8ÿÿÿ‰HH‰P(H…ÒtJH‹zH5¥è H‰•ÿÿÿH‰½ÿÿÿèÄáøÿH‹•ÿÿÿ‹8ÿÿÿ…À„§ H‹½ÿÿÿ€?n„ € H5´é L‰ïè‰áøÿA‰À¸ E…ÀtH5› L‰ïèmáøÿ…À”ÀH‹(ÿÿÿH5~½ L‰ïˆA èOáøÿA‰À¸ E…ÀtH5ŸN L‰ïè3áøÿ…À”ÀH‹(ÿÿÿL‰ÿˆC!H‹s(è˜òÿÿH…Àt ‹P,P(‰S H‹…0ÿÿÿH‹H H‹… ÿÿÿHÐH…Ò„AüÿÿE1Àé/üÿÿH‰Óé¸üÿÿ „ A¸êÿÿÿ‹ …† …É1Àéüÿÿf „ A÷ØHµ@ÿÿÿº€ D‰ÇE‰Å蓈 E‰èD‰á¾ H‹0ÿÿÿI‰Á1ÀH0! H‹»ˆ èœÏøÿH‹ƒ@ D9`|2H‹“H KäHÂH‹H0H…ÉtH‹»ˆ H ¾ 1Àè]ÏøÿH‹…0ÿÿÿº ¾ H=›Ì H‹ˆˆ è™èøÿ1ÀéZûÿÿfH‹…(ÿÿÿH‹P8H…Ò„ ¶‚@ ‰8ÿÿÿH‰•ÿÿÿL‰ÿÿÿ„À„Ú ¶È¶ø¾0 ‰8ÿÿÿè£àøÿ‹8ÿÿÿL‹ÿÿÿI‰ÇH‹…(ÿÿÿH‹•ÿÿÿM…ÿL‰x@…oüÿÿA¸ôÿÿÿé³þÿÿ D ƒ=µƒ† Ž«þÿÿH‹d[† H‰÷LhL‰-V[† èÆ M‰éD‰á¾ I‰ÀH‹…0ÿÿÿH½! H‹¸ˆ 1ÀèWÎøÿ1Àéxúÿÿ€r…~ýÿÿ€ …týÿÿ @ H‹H‹µ(ÿÿÿƒéH‰F(‰NéWýÿÿ¾0 ¿ èÐßøÿL‹ÿÿÿH‹•ÿÿÿI‰ÇH‹…(ÿÿÿ‹8ÿÿÿM…ÿL‰x@„-ÿÿÿóoz A?óoB0AGóoJ@AO é ûÿÿ H‰ÃH‹€@ ¾H ‹xƒÇHcÿècßøÿH‰ƒH I‰ÆH…À…úÿÿéÓþÿÿ H‹(ÿÿÿH‹C8H…ÀtML‹HM…ÉtD¹€ º L‰ÿ1ÀL?æ ¾€ è?êøÿL7é L‰þL‰×è½? H‰I‰ÃH= ðÿÿ†‚úÿÿH‹…(ÿÿÿE‰ØÆ@"E…Û…ýÿÿéÕüÿÿ¾0 ¿ ‰ÿÿÿL‰8ÿÿÿè³ÞøÿL‹8ÿÿÿ‹ÿÿÿI‰ÇH‹…(ÿÿÿM…ÿL‰x@… ûÿÿéþÿÿf. „ A¸ïÿÿÿé»üÿÿAÆF"A¸ïÿÿÿé«üÿÿè°Íøÿó úUH‰åAVAUI‰õATI‰üHƒì8L‹rdH‹%( H‰EØ1ÀM…ötxH H‰u°è Ì L‰öHM°L‰eÀH‹=¶K† H˜HEÄÿÿÆEÈH‰E¸èø' L‹u¸L‰î1ÀH¤ L)öK<4è¼Ë H˜LðH‹UØdH+%( u%HƒÄ8A\A]A^]à @ H‹ 1ÀH5 è‡Ë H˜ëÌèîÌøÿff. „ ó úUH‰åHƒìL‹¶JDdH‹%( H‰Eø1ÀM…Àu9„ÉH L H—ä HE !Ú„ è,Ë H˜H‹UødH+%( u-ÉÃf „ H‹EødH+%( uÉH‰òH‰þH=ÓÙ„ é.§ èYÌøÿf „ ó úUH‰åHƒìdH‹%( H‰EøH‹ƒøÿt'‰ÁH3ä 1Àè¯Ê H˜H‹UødH+%( u5Éà @ €zD H™ H ëã HDÈLîã H¬ } 1ÀèmÊ H˜ë¼èÔËøÿ @ UH‰ñº H‰åAWAVAUATI‰ô¾ SHƒìhH‰½xÿÿÿH=³ã dH‹%( H‰EÈ1ÀèÝãøÿHÇE€@ ÇEŒ H‹…xÿÿÿH‹h H‹E€L<HcEŒH €HHHc¼Âˆ HÁçHƒÇèÇÝøÿI‰ÅH…À„Î HÇ L‰ÿèL I‰ÇH…À„ 1Ûf D ‰ÞI‹WƒÃH‰ðHÁàI‰T I|I‹E H…À„z H‹’À H…Ò„ L‹Bë L9Bv H‹HHPH…Ét H‰ÈH‹PH‹’À H…ÒuÚH‹HHPH…ÉuàHÁæfïÀI‰D5AD5L‰îH‰:èû L‰ÿè_ I‰ÇH…À…[ÿÿÿL‰ïè‹ H‰E˜H…À„. L‰pÿÿÿL‹µxÿÿÿH‹E˜H‹xH‹ŸÀ H…Û„ë H‹CH…Àˆ§ fïÀòH*ÀI‹† H…Àˆ· fïÉòH*Èò^ÁD‹o òY9|" òE¸èÿÈ E‰è¾ L‰çH‰ÁHâ 1ÀèÃÈøÿH‹K¾ 1ÀHõá L‰çè©ÈøÿòE¸¾ L‰çHô³ ¸ è‹ÈøÿH‹KH…É…Ù H‹K H…É…ï A€¾2 „Ý òC0¾ L‰ç¸ H»á èEÈøÿL‹{hIcGH<@HÁçHƒÇè¼ÛøÿI‰ÅH…À„ã HÇ L‰ÿèA H…À„û L‰u°1ÛL‰e¨I‰Ä A‰ßI‹|$ ƒÃfïÀKI‹T$HÁàMtLè‰P0H‰x H…ÿt@òf/{" ƒ òH,ÀH…Àˆ# fïíòH*èòm¸èÅÒ ò^={" òYE¸KHÁàòAD(I‹E H…Àu éÛ H‰Ðf/@ HHwHHH‹H…ÒuæKfïÀL‰îL‰÷HÁâI‰DADL‰1èÉø L‰çè I‰ÄH…À… ÿÿÿL‹u°L‹e¨L‰æ¿ è°ØøÿL‰áºV ¾ H=œû èGàøÿ¾ L‰ç1ÀHÞû èÑÆøÿL‰áºV ¾ H= ü èàøÿL‰ïèàÿ H‰ÃH…À„F L‰mI‰ßéì „ òH,ØfïÀf.Њm f(Ø…c IcG(¾ L‰çò] I‹–H òU¨HÀòM°HÂHÀß H‹H01Àè7ÆøÿòM°H‰ÙL‰çòAG M‹E(¾ Hß ¸ òU¨ò^´y" èÿÅøÿò] òE¸H’ß ¾ L‰ç¸ f(ËèØÅøÿA€¾6 tIƒ}( …– L‰ÿè¨ÿ I‰ÇH…À„J M‹oM…ítãI‹E H…Àˆæ fïÉòH*ÈI‹Eò^ 1y" H…Àˆ fïÀòH*ÀL‰ïòM°ò^y" òE¸è…Ð òM°f(ÐòAE f/–x" ‚¨þÿÿò\ˆx" òH,ØfïÀHºû?f.Ћ›þÿÿ „ L‰ïòU¨òM°ènÐ òU¨òM°ò <x" òYØò^Úélþÿÿ € Hƒz t#HPH‹ H…É„,ûÿÿH‰ÈH‹PH‹’À H…ÒuÖHPëÛ „ ò\ðw" òH,ÀHºø?H…À‰ÝüÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀòE¸éÈüÿÿL‹mL‰ïèÆÁøÿL‰áº ¾ H= èÝøÿH‹}˜è$þ H‰E˜H…À…çúÿÿL‹pÿÿÿL‰ïèˆÁøÿƒEŒ‹EŒHƒE€X= …“ùÿÿH‹EÈdH+%( …Ç HƒÄh[A\A]A^A_]à € H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéKþÿÿf. „ H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéþÿÿfL‰é1Àé8üÿÿL‰æ¿ è)Õøÿé/ûÿÿH‰ÂƒàfïÀHÑêH ÂI‹† òH*ÂòXÀH…À‰IúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉé4úÿÿA‹E0…ÀŽaýÿÿI‹U8M‰ù1ÛM‰çM‰ìfD‹,šsE…íuHƒÃ9ØìM‰üM‰Ïé1ýÿÿI‹†h L‰M¸HƒÃH‹¸HX è% E‰è¾ L‰ÿH‰ÁHtÜ 1Àè¹ÂøÿA‹D$0L‹M¸9Ø~°I‹T$8ë•HïÛ ¾ L‰ç1ÀèÂøÿH‹K H…É„úÿÿHÜÛ ¾ L‰ç1ÀèlÂøÿéöùÿÿL‰ê1ÀéÈøÿÿH‹EÈdH+%( u'HƒÄhL‰áº# ¾ [H=í÷ A\A]A^A_]é‡Ûøÿè2Ãøÿfó úUH‰åAVI‰ÖAUI‰ÍATI‰ôHƒìdH‹%( H‰EØ1Àƒ>t)H‹EØdH+%( u`HƒÄH‰ÏA\A]A^]é € H‹NH‹¿ˆ HvÛ H5ðŽ èJä H‹EØdH+%( uHƒÄL‰òL‰æL‰ïA\A]A^]éÒ› èÂøÿff. „ fó úUH‰åAWI‰×AVI‰ÎAUATI‰üSHƒì(H‰u¸‹R A‹wH‹¿h H‹™° dH‹%( H‰EÈ1ÀèÅ• I‰ÅH…ÀtZHƒ=ý¨… t H‰Çè+Á H‹=쨅 H‰Æè<! H…Àt\H‹=©… H…ÿtIcu袿 H…ÀtBH‹=þ¨… H…ÿtIcu 舿 H…Àt(Iƒ¼$€ tHH…ÛtH‹U¸L‰ùL‰öL‰çIƒ„$ ÿÓL‰ï裻 H‹EÈdH+%( u4HƒÄ(1À[A\A]A^A_]à A€¼$1 uAöF(t¦I‹GI‰„$€ ë˜è[Áøÿff. „ UH‰åAWAVAUL`úÿÿATL‰êI‰ôSH‰ûHìx H‹¿` dH‹%( H‰EÈ1Àè¡t …ÀtEH‹»ˆ ‰Á¾ 1ÀHÆõ èá¿øÿH‹EÈdH+%( …Ä HeØ1À[A\A]A^A_]à D A‹$ƒø t'L‹³h ƒø„¯ L‰êL‰æL‰÷èAÀ ë® € H‹»` H‹µ€úÿÿèW I‰ÆH…À„9 H»¨ H‰ÆèŠ9 „À…qÿÿÿHƒ»€ u €»1 „ƒ Aƒ~„ L‰éL‰âL‰öH‰ßAÿ–° H‹ƒ H9ƒ˜ ‚(ÿÿÿHƒøÿ„ ÿÿÿÇÍK† éÿÿÿH‹»ˆ I‹L$HØ 1ÀH5Œ èoá L‰êL‰æL‰÷è™ éÛþÿÿ @ AöF(„rÿÿÿH‹…púÿÿH‰ƒ€ é_ÿÿÿf. „ Hƒ½ûÿÿ …RÿÿÿD‹½¼úÿÿL‰÷D‹¸úÿÿD‹¥lúÿÿèåµ HƒìE‰é¾ AWH‹»ˆ H‰ÁE‰àHsô 1Àè<¾øÿXZéÿÿÿ D H‹»ˆ H‹€úÿÿH+ô 1À¾ è¾øÿé)þÿÿè¿øÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uH‹vHïX Éé…ýÿÿèоøÿUfïÀfHnÏH‰åAWAVAUATSHìˆ H‰½`÷ÿÿH‰µP÷ÿÿH‰•X÷ÿÿdH‹%( H‰EÈH‹†0 L‹h(H‹†Ø L‹p )…÷ÿÿ¶‡D )… ÷ÿÿ)…p÷ÿÿ)…€÷ÿÿfHnÁHÇ…°÷ÿÿ flÁˆ…´÷ÿÿ…˜÷ÿÿM…í„> M…ö„5 HÀ÷ÿÿ1À1ÒE1ÿH‰h÷ÿÿ» „Ú…: 1ÀL‰µ€÷ÿÿf‰…°÷ÿÿI‹E8¨„d McE(¨…° H‹…X÷ÿÿL€° M‰ÄI‹FH…ÀtL‰æH½p÷ÿÿÿÐI‰ÄM…äuJH‹…`÷ÿÿ€¸B u:A€~* u#I‹HÉ H9ÐtH= H9Ð…§ @ Iƒ~ „˜ D M…ÿH[Ð H ë ¾ HEÈH‹…h÷ÿÿL)þHúa J<81À躻 A» H˜IÇH‹…`÷ÿÿ€¸C …³ H‹…h÷ÿÿ¾ L)þJ<8I‹H…ÀtXI‹VL‰¥p÷ÿÿH…ÒtH‰•¨÷ÿÿH•p÷ÿÿÿÐIǶ…²÷ÿÿM‹m ƒÀÛIƒÆ0ˆ…²÷ÿÿM…í„Ê ¶•³÷ÿÿé–þÿÿf D L‰áHé¦ 1Àè» H˜ë³ H‹…P÷ÿÿH‹µX÷ÿÿL‰ï¶ê è#ý I‰Äé”þÿÿ H‹…h÷ÿÿL‰ÞI‹MH· L)þJ<81Àèź H˜IÇé ÿÿÿ H‹…P÷ÿÿH‹µX÷ÿÿL‰ï¶ê èËü ‰ÂD·ÀÁúf‰•°÷ÿÿé þÿÿf D H…À÷ÿÿH‰…h÷ÿÿfH‹…`÷ÿÿH‹½h÷ÿÿH‹°ˆ è&½øÿH‹EÈdH+%( uHĈ [A\A]A^A_]Ãè »øÿó úUH‰åAWAVAUATSHƒìHH‰M˜H‹R8dH‹%( H‰EÈ1À‹…À~yH‹JƒèI‰ýI‰öHDÁH‰M°H‰E @ H‹E°H‹ ‹XH‰E¨…Û~:L‹`HcÃE1ÿH‰E¸K‹ üH…ÛtL‰òL‰îH‰ßèY¹øÿ…ÀuB€<3 t>IƒÇL9}¸uÔHƒE°H‹E°H;E u¥1À H‹UÈdH+%( u)HƒÄH[A\A]A^A_]ÃfH‹E¨H‹H‹E˜LùH‰¸ ëÈ賺øÿ UH‰åAWA‰ÏAVI‰ÖAUI‰õATM‰ÌSH‰ûHƒìdH‹%( H‰EÈ1À€¿@ … €»A … €»3 tN€»8 … H‹EÈdH+%( …ç A‹M HƒÄL‰ç¾ [Hã A\1ÀA]A^A_]é¹øÿf D H‹EÈdH+%( …¦ HƒÄ[A\A]A^A_]Ãf D L‰æ¿( è{ÊøÿE„ÿ„" M…öˆ¹ fïÀòI*Æò^Xl" f/èk" HÒ ƒ f/[l" ‚% H5mÒ L‰ç¸ èÛ L‰áº ¾ H=(Ó è·ÑøÿéûþÿÿfM…ÀukL‰Éº ¾ H=Ò è’ÑøÿéÉþÿÿ D L‰ïè@¸ HÒ ¾ L‰çH‰Á1Àè¸øÿéÁþÿÿfL‰ðAƒæfïÀHÑèL ðòH*ÀòXÀé1ÿÿÿL+‡€ ˆ“ fïÀòI*ÀH•Ñ ¾ L‰ç¸ ò^^k" è©·øÿé@þÿÿ @ L‰áº ¾ H=ä èçÐøÿéÿÿÿfH5º„ L‰ç¸ è Ú é÷þÿÿ € H5ý L‰ç¸ èìÙ é×þÿÿèR¸øÿfL‰ÀAƒàfïÀHÑèL ÀòH*ÀòXÀéWÿÿÿUfïÀH‰åAWAVAUI‰õATI‰üSHƒìxH‹]H‰•xÿÿÿH‹EL‹w(H‰hÿÿÿfHnËdH‹%( H‰UÈ1Ò)E ¶“D )E€)E)E°fHnÀH‹€À flÁHÇEÀ H‰MˆˆUÄL‰E˜D‰M HÇ@8 E¨M…ö„¼ E1ÿH‰µpÿÿÿ1À1ÒL‰ÿ» M‰÷I‰þ „ „Ó…# ¶ÀH‹MˆH@HÁâIT$@H‰UL‹,ÁtH‹BH…Àt L‰îH}€ÿÐI‰ÅM…íuHH‹…hÿÿÿ€¸B u8I‹T$@¶EÂH…Ò„É ¶ÈH IHÁáHÊ€z* „N Hƒz „¦ M…öHãÉ H sû H‹µxÿÿÿHEÈH‹…pÿÿÿHƒ[ L)öJ<01Àè@µ LcÀH‹…hÿÿÿMÆ€¸C …† H‹…pÿÿÿH‹µxÿÿÿJ<0¶EÂL)öH@HÁàID$@tFH‹H…Ét>H‹@L‰m€H…ÀtH‰E¸HU€ÿÑI‰Ã¶EÂMÞM‹?ƒÀÛˆEÂM…ÿtf¶UÃé¼þÿÿ @ L‰éHy 1À觴 LcØëÆfH‹…pÿÿÿH‹µxÿÿÿH† I‹OJ<0L)ö1Àèy´ H˜IÆéIÿÿÿ € H? ðÿÿwOH‹EÈdH+%( …… HƒÄx[A\A]A^A_]à D H‹ H5^ H9ñ„ŸþÿÿH5Î H9ñ…@ÿÿÿéŠþÿÿ‹O…É~ªE1ÿ1Ò1À» M‰þëE „ H‹@L‰}€H…ÀtH‰E¸HU€ÿÑI‰ÀA‹L$MƶEÂÛƒÀ¶ÐˆEÂ9ÊXÿÿÿ¶UÄÓuáH‹Uˆ¶ÀH‹µxÿÿÿL‰ïL‹<ÂM…ö…‚ I‹T$@¶MÂH…Òt¶ÁH@HÁàL‹L M…É…Š H¿Í 1Àè\³ LcȶEÂH‹µxÿÿÿMÎK|5 H@L)öHÁàID$@t H‹H…É…8ÿÿÿL‰ùHéž 1Àè³ LcÀé9ÿÿÿL)öK|5 HuÇ 1Àèù² H‹µxÿÿÿH˜IÆL)öK|5 éOÿÿÿL‰ÉHÑ 1Àèϲ LcÈénÿÿÿè2´øÿfUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hì8 D‹W‹O dH‹%( H‰EÈ1ÀI‰üHcÞLµÀßÿÿD9Ñ„ A‰ÈA‰ÙD‰Ñ¾ HÆÌ L‰÷1ÀèI² Hµ ÞÿÿL‰÷誽øÿ…Àˆ‚ H½ÐÞÿÿÿ q LÀïÿÿº L‰÷L‰îèj³øÿ…ÀˆR H˜H;…ÐÞÿÿC Æ„Àïÿÿ M‹¤$À …Ûˆ+ I‹|$`A;\$X£ HÁãHû„ Hµ0ßÿÿL‰ïèÉøÿ…Àt;L‰ï裫øÿHƒøH‰ÀH‹UÈdH+%( …á HÄ8! [A\A]A^A_]à D H‹…XßÿÿH‰ÂHÁè HÁê% ðÿÿâÿ ЉCë¡ @ A‰ØH¢Ë ¾ L‰÷è1± éãþÿÿ @ D{McÿIÁçL‰þèU¬øÿI‰ÆH…Àt]A‹D$Xƒøÿt;‰ÚHcø1ö)ÂHƒÇHcÒHÁçHÁâL÷èS³øÿA‰\$XHÁãM‰t$`Lóéÿÿÿ D L‰ú1öL‰÷è+³øÿëÖf „ ¸ÿÿÿÿé ÿÿÿè²øÿó úUH‰åAWAVI‰öAUI‰ýATSH‰ÓHƒì(L‹:Hj dH‹%( H‰EÈ1ÀD‰ùD‰}¼è]° H‹{(LcàH‹C0H‹ŸÀ H…ÛtfE…ÿxa€¸- uXD;{XD‹E¼~v€¸0 tEHƒ€ D‰ÆèUýÿÿ…Àu1IcÇHÁàHC`H‹H…Ét L‰öK|% HœÈ| 1ÀL)æèå¯ H˜IÄH‹EÈdH+%( u1HƒÄ(L‰à[A\A]A^A_]à € Ic×HÁâHS`H‹ H…Éu§érÿÿÿè ±øÿff. „ UH‰åAUATI‰ôSH‰ûHƒìL‹¯Ø dH‹%( H‰EØ1ÀM…í„Þ H58 H‰ßèð H…À„– ‹P(‹@,¶‹ê A‰U ƒø„Œ Jƒøteƒøup„ÉHÊÿÿHPjÿÿHDÂI‰E1ÀL‰£° H‹UØdH+%( …“ HƒÄ[A\A]]Ãøu+„ÉH"ÉÿÿH‹jÿÿHDÂë¹ D H¹iÿÿë« € ¸þÿÿÿëªf „ „ÉH7ÉÿÿHjÿÿHDÂé{ÿÿÿ € ¿( èzÖ H‰ƒØ I‰ÅH…À…ÿÿÿ¸ôÿÿÿéZÿÿÿèįøÿ @ ó úUH‰åAWAVI‰öAUI‰ýATSHƒìH‹ H‹Z8dH‹%( H‰EÈ1ÀD¶zD‰È+xd;C}_H‹SH˜L‹ÂM…ÀtPH ô E„ÿtH‹KH!ð| L‰öL‰ï1ÀèÜ LcàH‹EÈdH+%( uZHƒÄL‰à[A\A]A^A_]à „ H› L‰öL‰ï1Àèœ LcàE„ÿt»H‹KL‰öK|% 1ÀL)æHÈ èw H˜IÄë—èÛ®øÿff. „ ó úUH‰åAWAVAUATSHƒì8H‰M¨dH‹%( H‰EÈH‹B8‹XH‰E°…Û~GL‹`HcÃI‰ýI‰÷H‰E¸E1ö € K‹ ôH…ÛtL‰úL‰îH‰ß詬øÿ…ÀuB€<; t.IƒÆL;u¸uÔ1ÀH‹UÈdH+%( u+HƒÄ8[A\A]A^A_]à @ H‹E°H‹H‹E¨LñH‰¸ ëÆè®øÿ U1ÒH‰åAUI‰ýATSH‰óH‰þH= Ç HƒìdH‹%( H‰EØ1Àèíœ I‰ÄH= ðÿÿ‡. M‹¬$Ø M…í„Ý H5' L‰çè~í H…À„å A¶Œ$ê ‹P(‹@,A‰U ƒø„‰ Wƒøtrƒø…¹ „ÉHðÆÿÿH9gÿÿHDÂI‰EI‰œ$° H‹EØdH+%( …Î HƒÄL‰à[A\A]]à „ ƒøuk„ÉHÆÿÿHkgÿÿHDÂë° D H™fÿÿë¢ € „ÉH'ÆÿÿH gÿÿHDÂë…f. „ ¿( èjÓ I‰„$Ø I‰ÅH…À…ÿÿÿfI¼$Ø èjÓ L‰çE1äè˜Ä éJÿÿÿ 1ÒL‰îH=sÇ èŸ› I‰ÄH= ðÿÿ†²þÿÿE1äé ÿÿÿès¬øÿ ó úUH‰åAWAVAUI‰õATI‰ÌSH‰ûHìX dH‹%( H‰EÈH‹†Ø H‰ÎH‰ÇÿPL‰îH‰ßH‰…Èúÿÿ‰Â·ƒ> f‰…Æúÿÿè°ÖÿÿH‰…ÐúÿÿH…À„Ï A‹T$ A‹t$H‹»h èz fHnÛL‹ƒˆ fHnÐI‰ÇflÓ)•°úÿÿH…À„ L‹°À M…ö„â IƒF€»9 …À I‹…Ø L‰æHxÿP€»4 H‰…Øúÿÿ…ã €»- u"H‹…Ðúÿÿ€x! tHƒ½Øúÿÿ ‰ € M‹òƒ M…Ò„| I‹D$L)ÐI‰Âˆ; fïÉòH*ÈòYº]" f/Á‡ Iƒ¼$¸ Ç…¨úÿÿ …\ Ç…Èúÿÿ €»5 …è Hƒ½Øúÿÿ x €»7 …Ñ L‹‹ˆ M‹L‰ÒL‰þ‹¨úÿÿH‰ßèûïÿÿA€~ …° H‹»ˆ Háà ¾ 1Àèv©øÿH‹»ˆ HÎà H5Pà ‰…¨úÿÿ1ÀèôË ‹…¨úÿÿH‹ÐúÿÿH°Ã H‹»ˆ ¾ ƒÀ H‹I0‰…¨úÿÿ1Àè ©øÿ…¨úÿÿ¿•ÆúÿÿƒÀH‹»ˆ L#³ ¾ ‰Ñ)Á9ÂHhà ¸ NÈèã¨øÿH‹…ÐúÿÿH‹@8H…À„ÿ Hƒ½Øúÿÿ ˆ „ I‹N8H…É„N H‹…ØúÿÿfïÀfo¥°úÿÿH½ÀûÿÿH‰½Øúÿÿ¾ H•àúÿÿH‰…àúÿÿ…èúÿÿ…øúÿÿ…ûÿÿ¥ûÿÿÿÑH‹³ˆ H‹½ØúÿÿIÇF8 豪øÿH‹³ˆ ¿ èà¹øÿH‹ƒ˜ H‹“ HƒÀH‰ƒ˜ H9ÐuHƒúÿt ÇÚ4† ‹…Èúÿÿ…À| …~ f D AÆF E1äL‰ÿèè¢ H‹EÈdH+%( …` HeØD‰à[A\A]A^A_]à f.h^" z¾Ç…¨úÿÿ u²Iƒ¼$¸ „¤ýÿÿL‰•Èúÿÿèï L‹•ÈúÿÿH‰… úÿÿA·E|f…À„s LàúÿÿL‰•˜úÿÿL‰ßL‰Èúÿÿ‰…úÿÿ耩 H‹»h H‹µÈúÿÿL‰âè* L‹ÈúÿÿL‹•˜úÿÿ…Àˆ$ ‹…úÿÿHƒìE1ÉE1ÀH‹µ úÿÿH‹½àúÿÿL‰áL‰êPL‰•˜úÿÿL‰ˆúÿÿ蜯 H‹½ˆúÿÿ‰…Èúÿÿèj© ‹µÈúÿÿZL‹•˜úÿÿY…ö…ÖüÿÿH‹ úÿÿ‹ƒ$ H9‚µþÿÿÇ…Èúÿÿ é±üÿÿf D ¶ƒ6 HcµÈúÿÿI‹~hˆ…¨úÿÿè{¥ H…À„÷ûÿÿH‹H H…É„ I‹6H…ötI‹D$H‰ÂH)òH9ƾ HBòH‰ÏH‰Èúÿÿè—° H‹…ØúÿÿH…À‰¬ûÿÿH‹ÈúÿÿHƒA(€½¨úÿÿ „¾ûÿÿH÷ØL‹A8I‰ÁHcA0I9Á÷ H‹…ØúÿÿH÷ÐAƒ€é“ûÿÿ I‹D$H…ÀˆÂ fïÀòH*ÀA‹t$XA‹T$ L‰ÿò^TY" E‹L$ò…úÿÿ‰µ˜úÿÿ‰• úÿÿD‰¨úÿÿ蟥 L‰ïH‰…Øúÿÿè𜠋µ˜úÿÿ‹• úÿÿH‹»ˆ L‹…ØúÿÿH‰Á¸ D‹¨úÿÿò…úÿÿV¾ RHu¿ è,¥øÿ_AXé”úÿÿ @ ILJÀ HŽÛ H5Hr L‰Ç1ÀèÇ A¼ÿÿÿÿéýÿÿf‹ƒ é‚ýÿÿ D I‹N(H‹»ˆ H£J 1À¾ è¤øÿé£ûÿÿ D A€~J „múÿÿH‹…ØúÿÿM‹FPM‹À …Àˆ I‹y`A;AX¥ Hc…ØúÿÿHÁàHøH‰…Èúÿÿt\L‰ÇHµ0ûÿÿL‰…¨úÿÿèÈ»øÿL‹…¨úÿÿ…Àu)H‹…XûÿÿH‹ÈúÿÿH‰ÂHÁè HÁê% ðÿÿâÿ ЉAL‰Çè¼øÿH‹ÈúÿÿH‰AÆFJ Hƒƒ éÀùÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀé)þÿÿfL‰ÒHÑèfïɃâH ÐòH*ÈòXÉé°ùÿÿf¿p L‰…ØúÿÿèSË L‹…ØúÿÿH…ÀI‰Æ„|þÿÿÇ@Xÿÿÿÿ1ÿèî¢ I‰FhM‰·À éÜøÿÿf D L‹«ˆ H‹ ‚‹… èÕ ºF ¾& L‰çH‰ÁM‰éI‰Øè*ø é]ûÿÿ D D‹…ØúÿÿHµÀûÿÿº€ A÷ØD‰ÇD‰…Ðúÿÿèè[ L‰ïH‰…Øúÿÿè ï ‹µÐúÿÿH‰ÇèNî H‹»ˆ ¾ L‹…ØúÿÿH‰ÁH`½ 1ÀèÚ¢øÿé”úÿÿ D Hƒ½Øúÿÿ x†H‹»ˆ H‹ØúÿÿH Ž 1À¾ 襢øÿé_úÿÿ€¸B „ØùÿÿH‹‹ˆ º ¾ H=½ èÖ»øÿé0úÿÿL‰ïèè™ ‹5vW† HcÙ 1ÿH‰Á1ÀèO ébúÿÿf. „ ¿@ H‰…ÈúÿÿèÓÉ H‰ÁH…À„¸÷ÿÿfïÀH‹•ÈúÿÿHÇ@ foÅX" @H‰B é£ûÿÿ „ L‰ÇJ4 H‰¨úÿÿL‰Èúÿÿ貜øÿI‰ÀH…À„f H‹¨úÿÿL‹Èúÿÿ1öL‰…ÈúÿÿHcA0L‰ÊH‰ úÿÿL‰¨úÿÿH)ÂI<€HÁâ蚣øÿH‹ úÿÿL‹…ÈúÿÿL‹¨úÿÿL‰A8D‰I0éûÿÿ „ €¸C …= €¸A „€þÿÿ‹µØúÿÿH‹»h ‰òèrv H…ÀH‰…Ðúÿÿ„áøÿÿH‹»ˆ H‹Øúÿÿ1ÀHvŒ ¾ è¡øÿL‹…ÐúÿÿA€x! …R L‰Çè÷› é¡øÿÿf‹…ØúÿÿL‰ úÿÿL‰…¨úÿÿPHcÒHÁâH‰ÖH‰•Èúÿÿè“›øÿH‰ÁH…À„•üÿÿL‹ úÿÿH‹•ÈúÿÿL‹…¨úÿÿA‹AXƒøÿ„º ‹•ØúÿÿHcø1öH‰ÈúÿÿHƒÇ)ÂHÁçHcÒHÏHÁâèj¢øÿH‹ÈúÿÿL‹…¨úÿÿL‹ úÿÿH‹…ØúÿÿI‰I`A‰AXH˜HÁàHÈH‰…Èúÿÿé³ûÿÿA¼ÿÿÿÿé>øÿÿH‹»ˆ H‹ØúÿÿHJt 1À¾ èõŸøÿé¯÷ÿÿL‰ßL‰• úÿÿè¢ L‹• úÿÿÇ…ÈúÿÿÿÿÿÿéîõÿÿH‰Ï1öL‰¨úÿÿL‰…ÈúÿÿèáøÿL‹¨úÿÿL‹…ÈúÿÿH‰ÁéXÿÿÿL‰ÇL‰…Øúÿÿ讟 H‹»ˆ ¾ H.p H‰Á1ÀèqŸøÿL‹…Øúÿÿévþÿÿèp øÿE‹O E‹GL‰ÿD‰¨úÿÿD‰…ÈúÿÿèbŸ ‹5PT† D‹¨úÿÿHÞÕ D‹…ÈúÿÿH‰Á¿ 1Àè éÓôÿÿ UH‰åAWAVAUATI‰ôSHƒì8H‰}¸L‹¯Ø dH‹%( H‰EÈ1ÀM…í„) Iƒ} „N I‹E A¾e E1ÿH‰E° D M9þv7K>H=Ȳƒ HÑêH’I‰ÕHÂH ÇL‰çH‹3è[¯øÿ…Àx7t=M}M9þwÉH‹EÈdH+%( …4 HƒÄ8[A\A]A^A_]Ãf. „ M‰îë“ ‰E¬H‹E¸H5ص L‹ 0 I‹D$(L‹hL‰ïèò®øÿ…ÀuNHƒE°0¹ A‹D$ Hs )ÈH˜H@HÁâH‹EÈdH+%( …· H‹}°HƒÄ8[A\A]A^A_]é…˜øÿ D A€} n‹M¬u²A€}ru«A€} tšë¢f D ¿( èJÅ I‰ÅH‹E¸L‰¨Ø M…í„ÿÿÿIƒ} …¶þÿÿ @ H‹E¸¾0 H‹€0 Hcx è'¯øÿI‰E H…À…ŒþÿÿI} èÅ L‰ï蹚øÿH‹E¸HÇ€Ø é¹þÿÿè@žøÿó úUH‰åAWAVAUI‰õATI‰üSHƒìH‹Z8H‹ dH‹%( H‰EÈ1ÀD¶rD‹A‰É…Ò~+H‹CƒêHtÐ D H‹A‰ÈD+xD;B|OHƒÀH9ÆuæD‰ÉHN L‰îL‰ç1ÀèOœ LcøE„öugH‹EÈdH+%( … HƒÄL‰ø[A\A]A^A_]ÃfH‹BMcÀN‹ÀM…ÀtªH â E„ötH‹JH1Þ| L‰îL‰ç1Àèì› Lcøë € H‹CL‰îK<<HX¶ L)þH‹ H‹H1Àè½› H˜IÇélÿÿÿè øÿff. „ ó úUHR H‰åAWAVAUI‰õH‰ÎATI‰ÌSH‰ûL‰ïHƒì8dH‹%( H‰EÈ1ÀèQÞ H‰ÁH…Àˆµ fïÀòH*ÀA‹T$ A‹t$H‰M°ò^FO" H‹»h òE¸è%p L‹ƒˆ òE¸H…ÀH‹M°I‰Ç„” L‹°À M…ö„ òAN0IƒFòXÈòXƒ òAN0òƒ L‰ÿè<– H‹EÈdH+%( …' HeØ1À[A\A]A^A_]à „ H‰ÊHÑèfïÀƒâH ÐòH*ÀòXÀé6ÿÿÿfILJÀ L‰ÇHKÑ 1ÀH‰M°H5ÿg èY½ HHµ L‰æL‰ïè7Ý Hã> L‰æL‰ïI‰Æè"Ý HØ> L‰æL‰ïH‰E¸èÜÛ H‹M°AV¾ M‹• H‹»ˆ I‰À1ÀQL‹M¸HŠÑ L‰ÑèJšøÿXZéÿÿÿ ¿p H‰M°L‰E¸òE¨èÍÁ L‹E¸H‹M°H…ÀI‰Æ„5ÿÿÿÇ@Xÿÿÿÿ1ÿèg™ òE¨I‰FhM‰·À é™þÿÿèýšøÿff. „ fUH‰åAWAVI‰öAUATI‰ÔSH‰ûHì( dH‹%( H‰EÈH‹†Ø H‰ÖH‰ÇÿPL‰öH‰ß‰ÂèIÅÿÿH…À„Y A‹T$ A‹t$I‰ÇH‹»h èn L‹ƒˆ I‰ÅH…À„¿ H‹À H…Ò„Ô I‹†Ø HƒBL‰æHxÿP‹“( H‰Á…ÒtyE‹L$\E1ÀA)ÑE…É~ LcÂM„$° AUL¥Àûÿÿº L‰ÿSL‰æèÜáÿÿH‹³ˆ L‰çE1äèZ›øÿXZL‰ïèð“ H‹EÈdH+%( …¡ HeØD‰à[A\A]A^A_]à A‹W ëfIÇ…À H Ï H5Øe L‰Ç1Àè-» A¼ÿÿÿÿë D ¿p L‰…¸ûÿÿèÀ L‹…¸ûÿÿH…Àt³Ç@Xÿÿÿÿ1ÿH‰…¸ûÿÿè®— H‹•¸ûÿÿH‰BhI‰•À éãþÿÿA¼ÿÿÿÿéLÿÿÿè7™øÿ € ó úUH‰åAWAVI‰öAUATSH‰ÓHƒì(L‹*Hü dH‹%( H‰EÈ1ÀH‰}¸D‰éD‰m´è|— L‹S(LcàH‹C0M‹ºÀ M…ÿ„· €¸- …š E…툡 E;oXL‹E¸D‹M´~E€¸0 „† Hƒ€ D‰ÎL‰×L‰E¸èYäÿÿL‹E¸…ÀuLIcýHÁçI`H‹H…Éu ë7 @ IcýH‰úHÁâIW`H‹ H…ÉtzL‰öK< H¯| 1ÀL)æèÊ– H˜IÄH‹C(L‹¸À M…ÿt E…íxE;oX~*H‹EÈdH+%( uBHƒÄ(L‰à[A\A]A^A_]Ãf „ IcýHÁçI`è—¾ ëÄf D €¸0 …+ÿÿÿëÜèÄ—øÿ @ ó úUH‰åAWAVI‰öAUI‰ýATSH‰ÓHƒì(L‹:dH‹%( H‰EÈ1ÀAƒÿœ„Î D‰ùHþú 1ÀD‰}¼è– H‹{(LcàH‹C0H‹ŸÀ H…ÛtIE…ÿxD€¸- u;D;{XD‹E¼RIc×HÁâHS`H‹ H…Ét?L‰öK|% H]®| 1ÀL)æ覕 H˜IÄH‹EÈdH+%( u}HƒÄ(L‰à[A\A]A^A_]À¸0 tÖHƒ€ D‰Æè§âÿÿ…ÀuÂIcÇHÁàHC`H‹H…Éu‘ëf D €zD HIÛ H 5° HDÈL0° H\×| 1Àè • Lcàétÿÿÿ耖øÿó úUH‰åAWAVL½@ÿÿÿI‰öAUATI‰ÌSH‰ûL‰ÿHì¸ dH‹%( H‰EÈ1Àèq— A‹T$ A‹t$H‹»h è»i Iƒ¼$¸ I‰Å„¡ ètÿ H‰…0ÿÿÿA·F|f…À„/ LU€‰…,ÿÿÿL‰×L‰•8ÿÿÿè— H‹»h H‹µ8ÿÿÿL‰âèÀ L‹•8ÿÿÿ…Àˆ™ ‹…,ÿÿÿHƒìL‰áL‰òH‹µ0ÿÿÿH‹}€E1ÉE1ÀPL‰• ÿÿÿèC H‹½ ÿÿÿ‰…8ÿÿÿè— ‹µ8ÿÿÿZY…öu H‹0ÿÿÿ‹ƒ$ H9‚N Ç…8ÿÿÿ L‹ƒˆ M…í„À I‹•À H…Ò„U HƒBIƒ~„ HƒB 1À€»5 tUL‰ï‰…8ÿÿÿè L‰ÿè– ‹…8ÿÿÿH‹UÈdH+%( …ß HeØ[A\A]A^A_]à € ‹ƒ éÆþÿÿ D A¶´$– I‹$L‰ùL‰ïèxÿ M‹D$1ÒL‰îL‹‹ˆ ¹ H‰ßèÚÙÿÿIƒ~H¬” H « HEÈH‹»ˆ Hþ 1À¾ èI“øÿA¸ 1ÉL‰úH‹»ˆ L‰æè_°ÿÿº H‹‹ˆ ¾ H=Ê èr¬øÿI‹T$L‰ùL‰ïA¶´$– èÙþ Hƒ½Pÿÿÿ A¹d „• H‹»ˆ E1ÀL‰úL‰æ¹ D‰0ÿÿÿèô¯ÿÿH‹»ˆ 1ÀD¾…pÿÿÿ‹0ÿÿÿH_ ¾ 蜒øÿ‹…8ÿÿÿ…ÀB…Œ Hƒƒ˜ 1Àéxþÿÿ D HƒBé^þÿÿf D Ç…8ÿÿÿ éþÿÿf „ L‹‹ˆ L‹5Zz… L‰8ÿÿÿè¦ü M‰ðºF L‰çL‹8ÿÿÿH‰Á¾& è÷æ Hƒƒ˜ 1Àéþÿÿ „ L‰÷èx‰ ‹5G† HóÈ 1ÿH‰Á1Àèß éNÿÿÿf. „ ¿p L‰…0ÿÿÿèc¹ L‹…0ÿÿÿH…Àt3Ç@Xÿÿÿÿ1ÿH‰…0ÿÿÿèþ H‹•0ÿÿÿH‰BhI‰•À ébýÿÿ € IÇ…À HîÇ H5¨^ L‰Ç1Àèý³ ¸ÿÿÿÿéNýÿÿ I‹T$L‰ùL‰ïA¶´$– èý Hƒ½PÿÿÿEÉAƒáÇAƒÁxé:þÿÿ € L‰×è°“ Ç…8ÿÿÿÿÿÿÿé¼üÿÿ¸ÿÿÿÿéòüÿÿè’øÿfUH‰åAVAUATSHƒìdH‹%( H‰EØ1À€¿7 u L‹§p H‰ûM…ätM‹¬$À A€} u#H‹EØdH+%( …ó HƒÄ[A\A]A^]à €¿@ L‹·ˆ …ì €»A …— €»3 t(€»8 …! A‹L$ ¾ L‰÷1ÀH´º è6øÿI‹M(H‹»ˆ HOÖ 1À¾ èøÿ¿‹> ƒé9ÈŒ¦ H‹‹ˆ º ¾ H=wb èI©øÿAÆE Hƒƒ˜ é,ÿÿÿ € L‰ö¿( ès¡øÿL‰ñº ¾ H=› è ©øÿL‰ñº ¾ H=bª èñ¨øÿé%ÿÿÿ @ I‹E H…ÀuL‰ñº ¾ H=E© èƨøÿéíþÿÿH‹»ˆ )Á1ÀLo™ H¨‰ ¾ è=øÿé2ÿÿÿ „ L‰çèH H© ¾ L‰÷H‰Á1Àèøÿé¹þÿÿf. „ H+‡€ x7fïÀòH*ÀH¹¨ ¾ L‰÷¸ ò^‚B" èÍŽøÿéTþÿÿ „ H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀë·è°øÿó úUH‰åAWAVAUATSHƒìhdH‹%( H‰EÈ1À€¾ë t+H‹EÈdH+%( …ó HeØ1À[A\A]A^A_]à € ‹Q H‰ûI‰ôH‹¿h ‹qI‰ÍèÍb Iƒ½¸ I‰Æ„¼ è‡ø H‰…xÿÿÿA·D$|D·øf…À„Í LU€L‰×L‰•pÿÿÿè* H‹»h H‹µpÿÿÿL‰êèÔü L‹•pÿÿÿ…ÀˆE HƒìH‹}€L‰âE1ÉAWH‹µxÿÿÿE1ÀL‰éL‰•pÿÿÿè\– H‹½pÿÿÿA‰Çè- XZE…ÿu H‹•xÿÿÿ‹ƒ$ A¿ H9‚x H‰ßèrüÿÿI‹EH‹‹ˆ H…À…þ º ¾ H=§ 蘦øÿ€»; t €»A …2 M…öt7€»3 t.€»8 L‹ƒˆ …H A‹N Hn· L‰Ç1À¾ èæŒøÿL;£` „ù I‹Œ$ H‹»ˆ 1ÀHõÑ ¾ è·ŒøÿAƒ|$„; I‹„$0 H…ÀtMH‹xº H5^§ èÙ‹øÿ…À„¹ €»< „d A‹M\I‹•° A‹uXI‹¼$0 L‹ƒˆ èa H‹‹ˆ º ¾ H=? 蔥øÿE…ÿƒ … I‹”$@ Hƒƒ˜ Hƒúÿt I‹„$È HƒÀI‰„$È H9„" L‰÷èú† érýÿÿ D I‹„$Ø L‰îH‰ÇÿPL‰æH‰ß‰Âèr·ÿÿH…À„àþÿÿH‹H0H‹»ˆ HÛÐ 1À¾ 蛋øÿL‰æH‰ßL‰êèñÿÿH‹³ˆ ¿) è,øÿé&ÿÿÿ € Iƒ|$ …¹þÿÿA‹u\I‹½° E1ÀH ÿ§ÿÿL‹‹ˆ º èβ Hƒƒ˜ éàþÿÿD‹» é'ýÿÿ @ L‰ç蘂 ‹5&@† H 1ÿH‰Á1Àèÿ éÕþÿÿf. „ H‹‹ˆ º ¾ H=š¥ è3¤øÿé¬ýÿÿf D L‰êL‰æH‰ßèÚðÿÿ…À…1þÿÿé\þÿÿ D L‹‹ˆ L‹=²r… L‰xÿÿÿèþô M‰øºF L‰ïL‹xÿÿÿH‰Á¾& èOß éEþÿÿf. „ E1ÿéîüÿÿ „ H+ƒ€ xWfïÀòH*ÀH ¤ ¾ H‰Ï¸ ò^Ò=" è Šøÿéàüÿÿ „ L‰ñL‰êL‰æH‰ßè?Ìÿÿé©ýÿÿf. „ H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀë— D L‰çèhœ L‰çèн éÉýÿÿ L‰÷L‰…xÿÿÿèɉ H‹½xÿÿÿ¾ H‹£ H‰Á1À茉øÿL‹…xÿÿÿé€üÿÿL‰×A¿ÿÿÿÿèŒ éüÿÿèxŠøÿ „ ó úUH‰åAWAVI‰öAUATI‰ÌSH‰ûHƒìHdH‹%( H‰EÈH‹†Ø H‰ÎH‰ÇÿPL‰öH‰ß‰ÂèÈ´ÿÿH…À„ A‹T$ A‹t$I‰ÇH‹»h è–] L‹ƒˆ I‰ÅH…À„î L‹À M…Ò„K IƒB€»9 … I‹†Ø L‰U¸L‰æHxÿPL‹U¸I‰ÃI‹z(H…ÿ„X fïÉf.‹ zu€»5 u‹³$ …ö„Á L9³P „S Hcƒ( …À„„ E‹L$\E1öA)ÁE…É~ I„$° I‰ÆI‹D$I‹O0H]Í ¾ L‰U°I‰1ÀD‰M¤L‰]¨H‰}¸èª‡ AUH‹}¸º SH˜H‹M¨M‰ðD‹M¤H)ÂH4L‰ÿèÂÐÿÿA€ ZL‹U°Yu]AÆBAÆBJ H‹»p E1äL9ïtèÇ‚ L‰ïèO‚ H‰ƒp L‰ïè°‚ H‹EÈdH+%( … HeØD‰à[A\A]A^A_]à fïÒf.“ zŸu€»5 u”€»7 u‹‹ƒ$ …ÀuM‹L‹‹ˆ 1É1ÒL‰îH‰ßL‰U¸èÍÿÿL‹U¸¾ 1ÀH‹»ˆ HAÍ I‹J(è ‡øÿ¿“> ¾ H‹»ˆ L‘ ‰Ñ)Á9ÂHÁ¡ ¸ NÈèÙ†øÿé ÿÿÿ @ IcG E‹L$\E1öA)ÁE…Étþÿÿézþÿÿ I‹D$H…ÀˆÒ fïÀòH*ÀA‹t$XA‹T$ L‰ïL‰UE‹L$ò^+:" òE˜‰u¤‰U¨D‰M°è‡† L‰÷H‰E¸èÛ} ‹u¤‹U¨H‹»ˆ L‹E¸H‰Á¸ D‹M°òE˜V¾ RHo è&†øÿ_L‹UAXéYýÿÿf. „ E1ÉE1öéÌýÿÿ D IÇ…À Hn¼ H5(S L‰Ç1Àè}¨ A¼ÿÿÿÿé*þÿÿfH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéÿÿÿfH‰ßL‰U°L‰]¸è°ôÿÿL‹U°L‹]¸I‹z(é ýÿÿ € ¿p L‰E¸è L‹E¸H…À„mÿÿÿÇ@Xÿÿÿÿ1ÿH‰E¸è»„ L‹U¸I‰BhM‰•À étüÿÿ € ¿ L‰U°H‰E¸è¾˜øÿL‹U°L‹]¸H…ÀH‰ÇI‰B(…~üÿÿAƒÌÿéeýÿÿ D A¼ÿÿÿÿé]ýÿÿè†øÿ „ ó úUH‰åAWE‰ÇAVI‰ÖH‰ÊD‰ÉAUI‰õATSH‰ûHƒìdH‹%( H‰EÈD‰È+xe9G~`H‹wH˜L‹ ÆM…ÉtQLFÊ E„ÿtL‹GL‰ÉH_Æ| L‰öL‰ï1Àè„ LcàH‹EÈdH+%( uQHƒÄL‰à[A\A]A^A_]Ãf D L‰öL‰ï1ÀèムLcàE„ÿtÄH‹KL‰öK|% 1ÀL)æHMž 较 H˜IÄë è"…øÿfó úUH‰åAWE‰ÇAVI‰ÖH‰ÊAUI‰õATSH‰ûHƒìdH‹%( H‰EÈD‰È+x`9G~[H‹wH˜L‹ÆM…ÀtLH iÉ E„ÿtH‹OH…Å| L‰öL‰ï1Àè@ƒ LcàH‹EÈdH+%( uRHƒÄL‰à[A\A]A^A_]à @ D‰ÉL‰öL‰ï1Àèƒ LcàE„ÿtÃH‹KL‰öK|% 1ÀL)æHr èã‚ H˜IÄëŸèG„øÿ € ó úUI‰ÊD‰ÉH‰åAWAVE‰ÆAUI‰ÕATI‰ôSH‰ûHƒì‹dH‹%( H‰EÈ1À…Ò~.H‹GƒêHtÐ „ H‹A‰ÉD+ xD9JOHƒÀH9ÆuæL‰ÒL‰îL‰ç1ÀèV‚ LcøE„öunH‹EÈdH+%( …ˆ HƒÄL‰ø[A\A]A^A_]Ãf „ H‹BMcÉN‹ÈM…ÀtªH È E„ötH‹JH1Ä| L‰îL‰ç1Àèì Lcøë™ € H‹CL‰îK<<HXœ L)þH‹ H‹H1Àè½ H˜IÇéeÿÿÿè ƒøÿff. „ ó úUH‰åAWAVAUATSHƒì8H‰}°‹_H‰M¨dH‹%( H‰EÈ1À…Û~IHcÃL‹gI‰õI‰ÖH‰E¸E1ÿf „ K‹ üH…ÛtL‰òL‰îH‰ßèé€øÿ…ÀuB€<3 t.IƒÇL;}¸uÔ1ÀH‹UÈdH+%( u+HƒÄ8[A\A]A^A_]à @ H‹E°H‹H‹E¨LùH‰¸ ëÆèS‚øÿ ó úUH‰åAWAVAUATSHƒìHH‰}H‰U¨H‰M˜dH‹%( H‰EÈ1ÀHÇ H…Ò„™ H ™Û I‰÷f D L‹u¨¾| L‰ÿL‰òè¼…øÿD‰òH‰E H‰ÆH…Àtéø „ IƒÇA¶H‰Á¶¨ uí¨uq€ù_tl1Ò1öL‰ÿ訑øÿH‰ÁH‹}˜ƒé¸ ÓàH˜H H‹E H…ÀtI‰ÇIƒÇHƒ}¨ …wÿÿÿ¸ fH‹UÈdH+%( …Ô HƒÄH[A\A]A^A_]Ãf D H‹ELcêD‹`E…ä~HH‹@E1öH‰E¸IcÄH‰E°f D H‹E¸N‹$ðM…ätL‰êL‰þL‰çèEøÿ…ÀuC€<, tbIƒÆL9u°uÐ1Àéyÿÿÿf „ L‰ðHƒèI‰ÆH‰ðL)øI)ÆHFÿL‰u¨L9øwëf D HƒèL9øt ¶ö uîL)øPéÏþÿÿ H‹EH‹Lñéäþÿÿè„€øÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uL‹B8H‰òH‰þÉL‰Çéóýÿÿè>€øÿff. „ ó úUH‰åAWAVAUATSHƒìHH‰M˜dH‹%( H‰EÈ‹…À~H‹OƒèI‰õI‰ÖHDÁH‰M°H‰E f. „ H‹E°H‹ ‹XH‰E¨…Û~:L‹`HcÃE1ÿH‰E¸K‹ üH…ÛtL‰òL‰îH‰ßèé}øÿ…ÀuB€<3 t>IƒÇL9}¸uÔHƒE°H‹E°H;E u¥1À H‹UÈdH+%( u)HƒÄH[A\A]A^A_]ÃfH‹E¨H‹H‹E˜LùH‰¸ ëÈèCøÿ ó úUH‰åHƒìH‹ H…i dH‹%( H‰Eø1Àè¦} H‹UødH+%( uÉH˜Ãèþ~øÿff. „ ó úUH5·˜ H‰åATI‰üHƒìdH‹%( H‰Eè1Àè„ŽøÿA‰ÀHú?ÿÿE…À„¡ H5ƒ˜ L‰çèbŽøÿA‰ÀHHFÿÿE…À„ H5f˜ L‰çè@ŽøÿA‰ÀHöLÿÿE…ÀtaH5ùz L‰çè"ŽøÿA‰ÀHHSÿÿE…ÀtCH51˜ L‰çèŽøÿA‰ÀHªYÿÿE…Àt%H5˜ L‰çèæøÿH `ÿÿ…ÀHæ8ÿÿHDÂfH‹UèdH+%( uL‹eøÉÃèö}øÿf D ó úUH‰åAWAVA‰ÎAUI‰ÕATI‰ôSH‰ûHƒìdH‹%( H‰EÈ1Àƒçu[„ÉHN L‰îL‰çH HÆ L— HDÈH[¾| 1Àè | A‰ÇH˜H…Ûu'H‹UÈdH+%( …Œ HƒÄ[A\A]A^A_]Ã1ÀE1ÿöÃtLHëÁ E„öL‰îLåÅ H ït LDÂE…ÿI<HDÊL — H)ÆH‘v 1ÀHƒãýè { AÇIcÇöÇtKHšÁ E„öL‰îL”Å H žt LDÂE…ÿI<HDÊL Ï– H)ÆH@v 1À€çûèP{ AÇIcÇöÇ tKHJÁ E„öL‰îLDÅ H Nt LDÂE…ÿI<HDÊL ä§ H)ÆHðu 1À€çßè { AÇIcÇ÷à tOH÷À E„öL‰îLñÄ H ûs LDÂE…ÿI<HDÊL +h H)ÆHu 1ÀHãÿÿ÷ÿè©z AÇIcÇöÃ@tLH£À E„öL‰îLÄ H §s LDÂE…ÿI<HDÊL ß• H)ÆHIu 1ÀHƒã¿èXz AÇIcÇöÇ@tKHRÀ E„öL‰îLLÄ H Vs LDÂE…ÿI<HDÊL ”• H)ÆHøt 1À€ç¿èz AÇIcÇ÷à tOHÿ¿ E„öL‰îLùà H s LDÂE…ÿI<HDÊL H• H)ÆH¥t 1ÀHãÿÿþÿè±y AÇIcÇöÀtKH«¿ E„öL‰îL¥Ã H ¯r LDÂE…ÿI<HDÊL ˜£ H)ÆHQt 1À€ãèay AÇIcÇöÇ€tKH[¿ E„öL‰îLUà H _r LDÂE…ÿI<HDÊL ®” H)ÆHt 1À€çèy AÇIcÇ÷à tOH¿ E„öL‰îLà H r LDÂE…ÿI<HDÊL ·¡ H)ÆH®s 1ÀHãÿÿýÿèºx AÇIcÇ÷à A tOH±¾ E„öL‰îL«Â H µq LDÂE…ÿI<HDÊL ” H)ÆHWs 1ÀHãÿÿ¾ÿècx AÇIcÇ÷à tOHZ¾ E„öL‰îLT H ^q LDÂE…ÿI<HDÊL ¿“ H)ÆH s 1ÀHãÿÿûÿè x AÇIcÇöÇtKH¾ E„öL‰îL  H q LDÂE…ÿI<HDÊL s“ H)ÆH¬r 1À€çþè¼w AÇIcÇöÇtKH¶½ E„öL‰îL°Á H ºp LDÂE…ÿI<HDÊL ZŒ H)ÆH\r 1À€ç÷èlw AÇIcÇ÷à tOHc½ E„öL‰îL]Á H gp LDÂE…ÿI<HDÊL ¨+ H)ÆH r 1ÀHãÿÿßÿèw AÇIcÇH‰Úâ Hú „9 öÇtKHù¼ E„öL‰îLóÀ H ýo LDÂE…ÿI<HDÊL m’ H)ÆHŸq 1À€çïè¯v AÇIcÇöÇtKH©¼ E„öL‰îL£À H o LDÂE…ÿI<HDÊL Ü‹ H)ÆHOq 1À€çýè_v AÇIcÇöÃtLHY¼ E„öL‰îLSÀ H ]o LDÂE…ÿI<HDÊL Ó‘ H)ÆHÿp 1ÀHƒãþèv AÇIcÇH…Û„íùÿÿE…ÿH¼ L‰îI‰ØH o I<HDÊH)ÆH€Š 1ÀèÏu AÇIcÇé²ùÿÿ @ HÅ» E„öL‰îL¿¿ H Én LDÂE…ÿI<HDÊL `¢ H)ÆHkp 1Àè~u AÇIcÇéÊþÿÿèÞvøÿff. „ ó úUI‰øH‰åHƒìH‹:dH‹%( H‰Eø1À@öÇ@u¶JB¸ ƒÁÓàBCH‹EødH+%( u¶JDHcÿH‰òL‰ÆÉé†øÿÿèqvøÿó úUH‰åHƒìdH‹%( H‰EøH‹G(H‹€À H‰p8H‹EødH+%( uÉÃè2vøÿfó úUH‰åAVAUATSHcÞHƒìL‹§À dH‹%( H‰EØ1À…Ûˆœ M‹l$`A;\$X(HÁãID H‹UØdH+%( uHƒÄ[A\A]A^]à DsL‰ïMcöIÁæL‰öè‚oøÿI‰ÅH…ÀtJA‹L$Xƒùÿt0‰ÚHcù1ö)ÊHƒÇHcÒHÁçHÁâHÇè€vøÿM‰l$`A‰\$Xë„ @ L‰ò1öH‰Çècvøÿëá1ÀérÿÿÿèTuøÿ @ ó úUH‰åAWI‰ÏAVI‰þL‰ÿAUATA‰ôL‰ÆSHcÚH¨Ø ‰ÙHƒì(dH‹%( H‰EÈ1ÀL‰E¸è˜s I‹¾h D‰âD‰æLcèè#I H…Àt^H‹À I‰ÄH…ÒtG…ÛxCA€¾- u9;ZXL‹E¸`HcÃHÁàHB`H‹H…ÉtML‰ÆK</Hä‹| 1ÀL)îè-s H˜IÅL‰çèn H‹EÈdH+%( u_HƒÄ(L‰è[A\A]A^A_]à € A€¾0 L‰E°H‰U¸t¾Iƒ† ‰ÞL‰çèÀÿÿ…Àu¨H‹U¸HÁãL‹E°HZ`H‹ H…É…oÿÿÿëŠè tøÿff. „ fó úU@¶öH‰åHƒìdH‹%( H‰Eø1ÀH‹GH‹ðH‹UødH+%( uÉÃèÓsøÿ ó úUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hì Hƒ $ Hì( E1öH â© ¹~ ó~ •Á fHnûó~%Á H ª H‰µÊÿÿA‰ýH½àÊÿÿL¥@ÐÿÿH•@ÍÿÿH5£ª fLnÚHÍ/ dH‹%( H‰EÈHj H‰½(ÊÿÿHÇ… Ïÿÿ fHnÀH*B flØfHnÀHÕM flà)ÀÉÿÿó~z*„ ó~ *„ )¥ÐÉÿÿó~%Û*„ ô)„ m*„ )… ÊÿÿfHnÀHØ0 %Û)„ fHnÈHƒ’ )ðÉÿÿfHnÐH· )¥àÉÿÿfHnØH™, fHnàH¹Œ fHnèHõ. fHnðHͨ fLnÀH!© fLnÈL‰ðfAløóH«)½àÎÿÿfHnûL‰çH¸ÿÿÿÿ fAlù¹ì Æ…‰ÌÿÿH‰…pÌÿÿH‹‰ð… H KŒ )½ðÎÿÿfoøH‰…hÍÿÿL‰ðÇ…´ÌÿÿÿÿÿÿÇ…¼ÌÿÿÿÿÿÿHÇ…àÌÿÿÿÿÿÿHÇ…€ÍÿÿÿÿÿÿÇ… ÎÿÿÿÿÿÿÆ…ÎÿÿÇ… ÎÿÿF Æ…#Îÿÿ½(ÊÿÿóH«¿ H¸ e ½HÐÿÿH‰…@ÐÿÿH{¨ foøH • fLnÐHü•ÿÿH‰µ ÑÿÿH5} fAlúH‰…xÐÿÿ½XÐÿÿfoþfAlûH‰…øÑÿÿH¸ o ½¨ÐÿÿfHnúHŽ- fl÷H‰… ÒÿÿH…8ÊÿÿH‰•ØÐÿÿH•ÎÿÿfHnúµ¸ÐÿÿfHnñH•Îÿÿfl÷fHnúH>¨ HÇ…8Êÿÿ µÑÿÿfHnóH ° H õŠ fl÷H‰€ÑÿÿH ‹ µhÑÿÿfoõµ(ÊÿÿÇ… Ðÿÿ µÈÑÿÿfHnòHg Ç… Ñÿÿ flîfHnðH~( ØÑÿÿfHnîH5² Ç…`Ñÿÿ flîfHnðH¸ i (ÒÿÿfoìflîH‰…€ÒÿÿH‰-† fHnð8ÒÿÿfHnëHEŠ flîH », Ç…ÀÑÿÿ ˆÒÿÿfHnèH¸ p H‰…àÒÿÿH…HÌÿÿflåH‰… ÊÿÿH6§ ¥˜Òÿÿfo㥠Êÿÿ¥èÒÿÿfHnàH¸ t flÜH‰…@ÓÿÿH…PÌÿÿfHnèøÒÿÿfoÚH § Ç… Óÿÿ flÝHÓÿÿfHnØHŸ‰ Ç…ÀÔÿÿ flÓ•XÓÿÿfHnÐHó¦ fHnØH‡…ÿÿ•(ÊÿÿÇ…àÕÿÿ H‰…ØÓÿÿH¸ a H‰… ÔÿÿH…tÌÿÿ•¨ÓÿÿfHnÑfHnàHÏ flÓH‰… ÔÿÿH¸ C H , •¸ÓÿÿfHnÖH5< flÔH‰…`ÔÿÿH…XÌÿÿfHnè•ÔÿÿfoÑH + Ç…@Öÿÿ flÕ•hÔÿÿfHnÐH…ŠÌÿÿflÊfHnÐHn H‰…àÔÿÿH¸ m H‰… ÕÿÿH…´ÌÿÿxÔÿÿfHnËfHnØHa; flÊfHnàHO H Be ÈÔÿÿfHnÉH £K flËH‰…XÕÿÿH¸ u (ÕÿÿfHnÎH55ˆ flÌH‰…€ÕÿÿH…`ÌÿÿfHnè8ÕÿÿfHnËH?, flÍfHnÐHF„ ˆÕÿÿfHnÉH Ç H /ä flʘÕÿÿfHnÈHB¥ (ÊÿÿfHnØHOƒÿÿH‰…ÖÿÿH…ÎÿÿèÕÿÿfHnÎfHnàH1¥ flËH5uL øÕÿÿó~ ÷º H‰…`ÖÿÿH¸ v H‰… ÖÿÿflÌH° † fHnèH” HÖÿÿfHnËH‰…ÀÖÿÿflÍH¸ T H çr H‰… ×ÿÿH…ÎÿÿfHnðHƤ ¨ÖÿÿfHnÉH‰… ×ÿÿflÎH…ÎÿÿH Èd fHnÐHͤ ×ÿÿfHnÎH‰…€×ÿÿflÊH¸ s H5³† H‰…À×ÿÿH…ÎÿÿfHnØHÛ’ h×ÿÿfHnËH‰…à×ÿÿflËH¸ S H )i H‰… ØÿÿH…ÎÿÿfHnàHÉ’ È×ÿÿfHnÉH‰…@ØÿÿflÌH…ÎÿÿH @† fHnèH8¤ (ØÿÿfHnÎH‰… ØÿÿflÍH¸ F H5O< H‰…àØÿÿH…(ÎÿÿfHnðHþ… ˆØÿÿfHnËfHnÐflÎHjÿÿÇ…`×ÿÿ H‰…ÙÿÿHŒ H Ú… H‰… ÙÿÿH…ÎÿÿèØÿÿfHnÉfHnØH®… flÊH‰…`ÙÿÿH¸ f H ~( øØÿÿfHnËflËH‰… ÙÿÿH…%ÎÿÿfHnàHÙÿÿfHnÎHÖ flÌÇ…€Øÿÿ H5V… ¨ÙÿÿÇ…Ùÿÿ Ç…@Ùÿÿ H‰…ÀÙÿÿHMi Ç… Úÿÿ fHnÈH_£ fHnèH“¥ùÿ ÊÿÿÇ…`Úÿÿ ÚÿÿfHnÉH û„ H‰…8ÚÿÿflÍH… ÎÿÿfHnðHÑ¢ ÚÿÿfHnÎH‰…€ÚÿÿflÎH… ÎÿÿH5Í„ fHnÐHØ¢ hÚÿÿfHnÉH‰…àÚÿÿflÊH…€ÍÿÿH §„ fHnØHߢ ÈÚÿÿfHnÎH‰…@ÛÿÿflËH…ÎÿÿH5Ó, fHnàHö¢ (ÛÿÿfHnÉH‰… ÛÿÿflÌH… ÎÿÿH O„ fHnèHÍ ˆÛÿÿfHnÎH‰… ÜÿÿflÍH…ÎÿÿH5*„ fHnðH£ èÛÿÿfHnÉH‰…`ÜÿÿflÎH…ÎÿÿH Ë0 fHnøH#£ HÜÿÿfHnÎH‰…ÀÜÿÿflÏH)H„ H5 ! fHnÐHR ¨ÜÿÿfHnÉH‰… ÝÿÿflÊH¸ G H ó* H‰…`ÝÿÿH·2 ÝÿÿfHnÈH± fHnØ(ÊÿÿHî}ÿÿÇ…ÀÚÿÿ Ç… Ûÿÿ Ç…€Ûÿÿ Ç…àÛÿÿ Ç…@Üÿÿ Ç… Üÿÿ Ç… Ýÿÿ hÝÿÿfHnÎL=µò H5T* H‰…˜ÝÿÿflËH¸ D H‰…ÀÝÿÿH…|ÌÿÿfHnàHG¢ xÝÿÿfHnÊH‰…àÝÿÿflÌH…˜ÍÿÿHí) fHnèHv ÈÝÿÿfHnÉfHnðflÍH… ÍÿÿÇ… Þÿÿ fHnøH (ÞÿÿfoÈfHnÐflÎH…©ÍÿÿÇ…€Þÿÿ flÂfHnØ8ÞÿÿH¸ fHnÎL‰þ…˜ÞÿÿfHnÂflÏflÃH‰… ßÿÿHÁb ˆÞÿÿ…èÞÿÿÇ…àÞÿÿ H‰…ÐÎÿÿHÇ…ØÎÿÿ è·høÿL‰þ¿ èªhøÿH5ÓHÿÿ¿ è™høÿH•¨ÏÿÿL‰ð¹ H‰×Hµ Ïÿÿ1ÒóH«¿ HïHÿÿÇ…(Ðÿÿ H‰… Ïÿÿè©tøÿè$Ý H‰…@Íÿÿè¨6 Hƒ½@Íÿÿ ”ÂH…ÀH‰… Ìÿÿ”Àˆ•Êÿÿ…j èM H‹µ(ÊÿÿH=¿ƒÿÿèš| A‰Æ…À„Ç H‹½°ÍÿÿèÈ H½ÀÍÿÿ莌 H‹•(ÌÿÿH…Òt`H‹… Ìÿÿ‹H…ÉxF1ÛHÛH<ÂH…ÿt/HƒÇ@HƒÃèXŒ H‹… Ìÿÿ‹H9Ù| H‹•(ÌÿÿHÛH<ÂH…ÿuÑHƒÃ9Ù}¼H½(Ìÿÿè"Œ H‹½ ÌÿÿèÏ6 H½0Îÿÿè Œ H‹EÈdH+%( …· HeØD‰ð[A\A]A^A_]Ãf D H…àÎÿÿH‹µÊÿÿL‰âD‰ïHÐÎÿÿA¹ I‰ÀH‰…¸Éÿÿè8¿ €½Îÿÿ ‰…Êÿÿu)D‹µ(ÎÿÿE…öu H‹…@ÍÿÿD‹hE…íu Æ…Îÿÿf D Hƒ½0Îÿÿ tCL½PÊÿÿL‰ÿè— A¹ E1À1ÒH‹µ0ÎÿÿH‹½@ÍÿÿL‰ùèÖ A‰Æ…À… L‰ÿè£ D‹ H"† E…Û„c €½tÌÿÿ „k D‹•(ÎÿÿE…ÒtÆ…ŽÌÿÿÆ…“Ìÿÿƒ½ ÎÿÿÿD‹¥´Ìÿÿ„@ €=QC„ „c Aƒüÿ„Y Æ(J… L‹¥@ÍÿÿE‹D$E…ÀŽå M‹<$M9ü„Ø L‰øH.ÔÿÿHƒ¸° tH‹ I9Ä„Œ Hƒ¸° uêH‰° H‹ I9ÄuÑëq D ‹5¦† 1ÿ1ÀA¾ôÿÿÿHÐ~ è|à é˜ýÿÿ € èŠ I‰‡Ø I‰ÆH…Àt$H‹x M‹¯0 H…ÿ„] I‹u(è„ÿÿ € M‹?M9ü„, Iƒ¿Ø uêI‹‡0 H…ÀtÞH‹xHH‰ÞèÚrøÿ¿( …Àu‘è ‰ I‰‡Ø I‰ÅH…À„é H5€y L‰ÿ躢 H…À„‘ ‹P(‹@,E¶·ê A‰U ƒø„Ö @ ƒø„W ƒø…^ E„öH$|ÿÿHm ÿÿHDÂI‰EI‹‡0 º H5B| L‹hL‰ïè¶`øÿ…À„N º H5Û} L‰ïèš`øÿ…À… ÿÿÿI‹‡Ø E„öH !{ÿÿL‰ÿ‹0VIu ‰PH{ ÿÿHEÑH‰PèþÁÿÿM‹?M9ü…Öþÿÿf€½Îÿÿ …k Hƒ½@Ìÿÿ „% H‹…@ÍÿÿL‹0L9ð„ H 5} L=´zÿÿL-]µÿÿL%6} é– H‹…@ÌÿÿHƒ¸Ø „Û L‰÷èX º L‰æH‰ÇèÓ_øÿ…ÀuTL‰öL‰÷èyÿÿ…À…x I‹–Ø €½ Îÿÿ ‹t H8‰ÎÿÿA¶Žê ƒÀ‰BHœÿÿ„ÉIEÇH‰BM‰®° M‹6L9µ@Íÿÿ„[ L‰÷è“W H‰ÞH‰ÇèØpøÿ…À…PÿÿÿÆ… Îÿÿéuÿÿÿ @ Hƒ½XÍÿÿ …üÿÿé—üÿÿ D Hƒ=€ † ¸ „ò D‹Îÿÿ‰… ÎÿÿE…É…—üÿÿë! D H‹½ Êÿÿ1ÉHÃ? H5Ñ?„ è|ðùÿ€=Å?„ „…üÿÿéoüÿÿf. „ ƒøu+E„öHÁÿÿH5JyÿÿHEÆéÈýÿÿHéÿÿé»ýÿÿ @ H5ô L‰ÿè H…Àt,‹P(‹@,E¶·ê A‰U ƒø„1 /ƒøtºƒø„cýÿÿH=É èd`øÿA¾ÿÿÿÿé úÿÿf „ ƒøuÛE„öH1ÿÿH ºxÿÿHEÁé8ýÿÿL‰÷è8V H5H{ H‰Çè‰døÿH…À„þÿÿH‹•@ÌÿÿL‰öH‰×H‰•¸ÉÿÿèwÿÿH‹•¸Éÿÿ…ÀuˆH‹‚Ø LÿÿL‰öL‰÷‹L‰@ƒÁ‰HH õÔÿÿH‰Š° èÙvÿÿ…À…MÿÿÿI‹†Ø LÓÿÿH ÌÔÿÿ‹0L‰@V‰PI‰Ž° éyýÿÿ @ I‹‡Ø Iu L‰ÿ‹QH –ÿÿ‰PH‰HèÚ¾ÿÿéûÿÿ D E„öHxÿÿHïÿÿHDÂé=üÿÿf D ‹½Êÿÿ…ÿ~ H‹…ÊÿÿH5£Z H‹8èpnøÿ…À„3 €½Îÿÿ ¶…Îÿÿt €½Îÿÿ „ „À… L‹¥8ÊÿÿM…ät6HµÏÿÿL‰çèÈtøÿ…À„! H5ÁŒ| L‰çè1uøÿH‰…hÍÿÿH…À„ H‹ÊÜ… H‹µ@ÍÿÿH½ˆÍÿÿè×× A‰Æ…À…` H‹½ Êÿÿè€P A‰Æ…À… H‹½ ÊÿÿèYS A‰Æ…À… ‹µÊÿÿ…öuHƒ½PÌÿÿ „ H‹o† H…À„í fïÀ¹ ºÿÿÿÿ1öH‰…PÊÿÿ¶…%ÎÿÿH Oy H½PÊÿÿ…hÊÿÿˆ…rÊÿÿH›ÿÿ…xÊÿÿH‰…àÊÿÿHÑ| …XÊÿÿ…ˆÊÿÿfo… ÊÿÿH‰…€ËÿÿH- …Ëÿÿfo…ðÉÿÿH‰…ËÿÿHЀ f‰ÌÿÿH‹(Êÿÿ)…ðÊÿÿfo…àÉÿÿH‰ÏÿÿH ÕvÿÿH‰ÏÿÿÇ…xÊÿÿ H‰… ËÿÿÆ…Îÿÿ)… Ëÿÿè ñ I‰ÄA‰ÆH= ðÿÿ‡ H‹½HÌÿÿH…ÿt èGUøÿH‰HC… H‹½PÌÿÿH…ÿt è/UøÿH‰8C… I|$@A¾ÿÿÿÿèl …Àˆþ I‹¼$([ I„$ º HµÏÿÿH‰…HÍÿÿèøÖ A‰Æ…À…Ë I‹¼$([ H5Áw èéÝ H‰…0ÌÿÿI‰ÅH…À„ H5¯ÑÿÿL‰ïè«ÿÿ…ÀˆN H5Ï| L‰ïI‹Ø èÉ› H…À„/ ‹@(‰CHsÿÿH‰CI‹¼$([ H5*w è{Ý H‰…8ÌÿÿH‰ÃH…À„ H5A¯ÿÿH‰ß詪ÿÿ…Àˆ H5‡ H‰ßL‹«Ø è[› H…À„ê ‹H(‹@,¶“ê A‰Mƒø„ä ü ƒø„– ƒø…¸ „ÒHÇtÿÿHÿÿHDÂI‰EI‹”$([ H5©ÄÿÿH‹H9Âués @ H‹ H9„c ƒxuîH‹HHyûHƒÿvHƒùuÚH‰°° ëÑH‹½ ÊÿÿL¥ÀßÿÿD‰ö¹ L‰âè+Q H‹µhÍÿÿL‰çè \øÿHƒ½8Êÿÿ „¿ôÿÿH‹½hÍÿÿèB^øÿé®ôÿÿ D H‹•(ÊÿÿH½8ÎÿÿH5s›ÿÿè; Æ…¸Îÿÿéoøÿÿ„ÀuÆ…ÎÿÿÆ…ÎÿÿéØûÿÿH‹µ0ÎÿÿL‰ÿè, L‰ÿèt éPôÿÿHƒ½@Ïÿÿ „ÑûÿÿLÀßÿÿL‰á¾ HÂu L‰ïè£X L‰ïè;XøÿL‰îL‰çè`tøÿé›ûÿÿIc} ¾0 èjøÿI‰F H‰ÇH…À……öÿÿI~ è‹€ L‰÷è,VøÿIÇ‡Ø étöÿÿ @ èYøÿ…À…šõÿÿèó Áà‰…´Ìÿÿé‡õÿÿ‹5– † H;• 1ÿ1ÀèrÖ L‰çèzñ é¹þÿÿfo…ÐÉÿÿHE2 H ;2 fHnàH÷ )…ÏÿÿfHnÃH Q fHnèflÄ)… ÏÿÿfHnÃflÅ)…0ÏÿÿèÛrøÿHµPÊÿÿ¿ ‰…PÊÿÿètú ¾ I‰Ä‹…ÊÿÿxèžiøÿI‰ÅH…À„ M…䄤 fo…Ïÿÿ€½Îÿÿ fo… Ïÿÿ@fo…0Ïÿÿ@ …% ¾ ¿H A¸@ º8 ¸ ¹0 H ¸f I‰\ M‰d ‹•(ÎÿÿöÂtH\ K‰D Hõs I‰D= ‰ðƒâtfo…ÀÉÿÿ‰ÂƒÀADÕ H‹Êÿÿ‹ÊÿÿHƒÁ|ÿƒû„. f D H‹1‰ÂƒÀHƒÁI‰tÕ 9øuëL‰îè éùÿA‰ÆL‰çèPTøÿL‰ïèHTøÿéòÿÿèNô é÷ÿÿD¶¥ ÎÿÿÆ…ÎÿÿL‹@ÍÿÿE„äu €½Îÿÿ …É ‹…(Îÿÿ¨…i ¨…/ ƒ½pÌÿÿÿ¸ u Hƒ½HÌÿÿ •À€½Îÿÿ ˆ…¨Ìÿÿ…Ž H‹µXÍÿÿH…öt H‹½@Íÿÿè×9 H‹µ ÊÿÿL‰ïèèõ ‰Ã…Àˆþ 1ÿè·f ‰Ã…À…? èˆI H‰…HÍÿÿH…À„ì H={ÿÿèÜK H‹½HÍÿÿH5®wÿÿè9Ç ‰Ã…Àˆü I‹M(jA¹ L¬“ÿÿH‹• ÊÿÿH‹µ(Êÿÿj H‹½HÍÿÿè b ‰ÃXZ…Û…Á H‹µ ÊÿÿHÖ5„ L‰ïè>è D‹½ÊÿÿE…ÿ~2H‹•ÊÿÿE1À1ÉL‰ïH‹µ Êÿÿè ‰Ã…Àˆ A‹… ‰À!„ L‰ïè˜ ‰Ã…Àˆ› L‹¥ÈÍÿÿH‹½@ÍÿÿM…ä„‘ H‹•ÐÍÿÿL‰æèèù …À…Œ H‹½ØÍÿÿH…ÿ„( L‹¥ÈÍÿÿÆ…PÊÿÿH‹ÐÍÿÿè¦s M…ä„ E1ÀL‰ ÊÿÿL½PÊÿÿM‰åD‰µÊÿÿI‰ÜA‰ÆL‰ÃëHƒÃIƒÄI9Ý„À 1ÉL‰úL‰æD‰÷èVƒ …ÀtÛL‹ ÊÿÿD‹µÊÿÿ…À‰¤ A‰Æé¡ Hr H=ùp I‰E0èÍS …À„- HF I‰E8¾ ¿X A¸P ºH ¸ ¹@ é¬üÿÿHƒ½HÌÿÿ …R÷ÿÿHƒ½`Ìÿÿ …D÷ÿÿ€½tÌÿÿ …7÷ÿÿHƒ½XÌÿÿ …)÷ÿÿÆ…tÌÿÿé ÷ÿÿèþi …Û‰2þÿÿH‹hÍÿÿº( ¾ A‰ÞH=ó èmøÿH‹½HÍÿÿèº HÇ…HÍÿÿ èºi I‹] I9Ýt2L‹£Ø M…ätPI|$ èA{ L‰çèâPøÿHÇƒØ H‹I9ÝuÏL‰ïè H‹½XÍÿÿèË5 Æ…Îÿÿ HÇ…@Íÿÿ éˆùÿÿH‹I9ÝuœëË1ÀH½PÊÿÿ¹ fot " óH«L½PÊÿÿÇ…PÊÿÿ L‰ÿ…XÊÿÿÆ…zÊÿÿèzñ 1öL‰ÿè0A I‰ÄH…À„û H]½ÿÿH‹µ ÊÿÿHÿ2„ L‰çI‰„$° èOM L‰æL‰ïèôË ‹…(ÎÿÿéüÿÿèT• L‰çèœû A‰Æ…À…' €½Îÿÿ „úÿÿH‹µhÍÿÿH‹½(Êÿÿ衇ÿÿéêùÿÿ1ÀH½PÊÿÿ¹ fo¶ " óH«L½PÊÿÿÇ…PÊÿÿ L‰ÿ…XÊÿÿÆ…zÊÿÿè¬ð 1öL‰ÿèb@ I‰ÄH…À„- H¼ÿÿH‹µ ÊÿÿL‰çH.2„ I‰„$° èL L‰æL‰ïè&Ë éFûÿÿH ¦S H õÿÿL‰ïH‰ÚH5Äô èÕ …À„JûÿÿèhøÿHµÀßÿÿI‰ØH ¡ô ‹8º H‰µ ÊÿÿAƒÎÿèš H‹ ÊÿÿH‹½hÍÿÿHbm 1À¾ è[Qøÿé ýÿÿƒø…Åøÿÿ„ÒH4kÿÿH ÿÿHDÂI‰Eé÷ÿÿH‹hÍÿÿº: ¾ A‰ÞH= Ž èpjøÿéUýÿÿI‹¼$([ H5jm è·Ó H‰ÃH…À„Ãöÿÿé>öÿÿL‹ ÊÿÿD‹µÊÿÿH‹•¸ÍÿÿH…Òt:Hƒ½0Ìÿÿ …³ H‹…8ÌÿÿH…Àt H‹ˆ8 ‹5¹† HŽ 1À¿ è’Î H‹½ ÌÿÿH5 õ èŸ# H‹•¸Íÿÿ‰Æ¸ H…Òt4H‹½ÀÍÿÿ1ÉH9Êv H HÑè;4‡ˆ^ „ã HHH9ÊwᶅÎÿÿƒðˆ… ÎÿÿH‹…@ÍÿÿH‹H‰… ÊÿÿH9Ø„] L‰ÊÿÿD‰µÐÉÿÿL‹³8 M‰÷M…ö„ H5 m L‰÷è…XøÿL ~ª H…ÀI‰Á„½ A¶AMa<=u A¶AMa¶ÐA¶ öÁ t € A¶T$IƒÄA¶ H‰ÐöÁ ué„Àuëv IƒÆM9ñ„¥ A¶AötèA¶T$Ml$H‰ÐAöu€ú_”Â<|”ÀÂt& @ A¶UIƒÅH‰ÐAöuí€ú|”Â<_”ÀÂuÞƒá…Æ M‰îé!ÿÿÿL9»8 t6‹5† M‰ø¿ 1ÀH‹‹ H"l èéÌ H‰ßL‰þèþ^ L‰ÿèFLøÿH‹H9 Êÿÿ…¿þÿÿL‹ÊÿÿD‹µÐÉÿÿHµPÊÿÿL‰ïè‰ï ‰Ã…ÀˆÏ ‹µ´ÌÿÿL‰ïèí ‰Ã…Àˆ Hƒ½PÌÿÿ „C ‹…|Ìÿÿ…À„D ƒ½Êÿÿ H iøè ègøÿL‰ïèËß I‹}(1öès% ƒÀtI‹}(èB% ƒèŽ‡ ¸ ˆ…ÎÿÿI‹E €¥ÎÿÿH‰…PÊÿÿI9Åt0·• Îÿÿö@( u ö€ t fƒx| uf‰P|H‹ I9ÅuÞL‰PÊÿÿH…ÈÎÿÿD‰µ ÊÿÿH‰… ÊÿÿH‹…pÍÿÿAƒ}0 H‰…ÊÿÿŽ¤ E1ÿE1öM‹¥¨ MôL‰çège …Àˆ[ L‰µðÉÿÿL‰çèÄg H‰ÆH…À„1 Hƒ…pÍÿÿ€½Îÿÿ tuH‹• ÊÿÿH‹½@ÍÿÿH‰µàÉÿÿèc H‹µàÉÿÿ‰Ã@ƒø† H‹½PÍÿÿD‹µ Êÿÿè+H L‰ïHÇ…PÍÿÿ èXá €½Îÿÿ …5 A‰Þé=ùÿÿ H‰Âé…üÿÿH‹½(Êÿÿ蜌ÿÿ‰Ã…Ûu¨L‰çèa ‹ Ù… …Û…Å ‹–Ù… …À„0ÿÿÿ€½Êÿÿ …#ÿÿÿL‰ïèíà Æ…ÊÿÿéÿÿÿH‹•ÈÎÿÿLµ8ÎÿÿE1À1ÉL‰÷èÆ' ‰Ã…À…>ÿÿÿ€½Îÿÿ tL‰÷è«- H‹ÈÎÿÿH³ 6eÄH…À„nÿÿÿH9ðƒeÿÿÿL‰÷è#- ‰ÃéRÿÿÿ @ H=¸h èŒK …À„( H5ˆ éº÷ÿÿI‹¼$([ H5h è´Î I‰ÅH…À„ñÿÿéÍðÿÿ ‰ÇéæôÿÿA¾ÿÿÿÿH‹hÍÿÿº ¾ H= h èeøÿéû÷ÿÿ‹5¿ † H,ˆ 1ÿ1Àè›É é$óÿÿH‹(1öè¾" ƒøÿ…ªúÿÿH½Ïÿÿ1À¹ H‰½ ÊÿÿH _h ó«è/føÿH‹½HÍÿÿ‰Æ‰Â‰…Ïÿÿè‰ I‰ÇëYA‹wH‹½HÍÿÿ‰òèr I‰ÇH…ÀtDH‰ÇèBK H5h H‰Çèã[øÿ…À„H L‰ÿè#K º H‰ÞH‰ÇèCJøÿ…À„( M…ÿu¢» é( @ H5qÁÿÿH=jg èÅÿÿH‰ÃH…À„J H5‰| H‰ÇL‹¸Ø 胋 H…À„ ‹@(H50ŸÿÿH= g A‰GH ÿÿI‰GèuÿÿfHnÃfHnðI‰ÇflÆ)… ÊÿÿH…À„Ñ L‹€Ø H5Yw H‰ÇL‰…ðÉÿÿè‹ H…À„— ‹H(L‹…ðÉÿÿ‹@,A¶—ê A‰Hƒø„\ Š ƒø„> ƒø…] „ÒH{dÿÿHÄÿÿHDÂI‰@H‹µ ÊÿÿH*„ H‰ßèfD H‹µ ÊÿÿHø)„ L‰ÿèPD H‰ÞL‰ïèõ L‰þL‰ïèê €=Ó)„ t€½ Îÿÿ uA€O: fo… Êÿÿ¶Îÿÿ)…0Ìÿÿ„Û„ÄòÿÿL½PÊÿÿL‰ÿèV A¹ E1À1ÒL‰ùH5"f L‰ïè™û L‰ÿ‰… Êÿÿèk ‹… Êÿÿ…À…• I‹E L‹8I9Åu%é„ @ HácÿÿA‰ÜI‰‡° I‹M9ýtgI‰ÇL‰ÿèd@ º H5–e H‰Çè Høÿ…ÀuÕH57õ L‰ÿè‰ H…Àu°I‹I‹GfInÇL‰ÿflÀH‰BH‰ILJð AèŠa ë‘Dˆ¥&ÎÿÿéÛñÿÿƒø…Ü „ÒHZbÿÿHÃÿÿHDÂézþÿÿ‹5hý… ‰ÁHãl 1ÿ1ÀèBÆ éËïÿÿL‰çL‹µðÉÿÿè=` AƒÇIÆØ E;}0ŒvúÿÿH‹…ÊÿÿH;…pÍÿÿ…Cúÿÿ‹ÛÔ… ƒøöƒÎd€½Êÿÿ …¹ L‰ïèÒÞ …ÀŽ© ¾8 L‰ïè-Þ …À”…ÊÿÿéýùÿÿHXÿÿéÓýÿÿHLÿÿI‰Eé{íÿÿèþ]øÿ¹ L‰ïA‰Þ‹0H•ÀßÿÿH‰• Êÿÿè®þ éýõÿÿè„Høÿ„ÒH«aÿÿH„ÿÿHDÂI‰Eé/íÿÿL‰ÈL‰êL)ðL)â‰ÁH˜H‰•ðÉÿÿ‰•àÉÿÿHPÿA¶DÿAö tA¶Dÿ‰ÑHƒêAö uíH…ÀßÿÿM‰ðH•^| ¾€ H‰… ÊÿÿH‰Ç1ÀL‰°ÉÿÿèˆF H‹“Ø H‹ƒ0 L‹r M…ö„= H…À„4 H‹P(H…Ò„' L‰ÀÉÿÿI‰ÝH‰ÓL‰½¸ÉÿÿL‹½°ÉÿÿëH‹IƒÆ0H…Û„O H‹{H‹µ ÊÿÿèJWøÿ…ÀuÜL‰ëL‹ÀÉÿÿATM‰ù‰…ÀÉÿÿ‹…ðÉÿÿE‰àHù„ H‹ Êÿÿ‹5Xû… E)È¿ P1ÀL‹½¸Éÿÿè-Ä M‹FXD‹•ÀÉÿÿZM…À„Œ D‰ÐH½PÊÿÿ¹ HcµðÉÿÿó«I‹FH@ÊÿÿL‰çH•PÊÿÿH‰…ˆÊÿÿAÿЄÀ„ Lµ ßÿÿ¾ 1ÀM)üH‹@ÊÿÿL‰÷Hÿ èQE ‹5¿ú… L‰ñHvë ‰… Êÿÿ¿ 1ÀD‰¥ðÉÿÿèˆÃ ‹ðÉÿÿM‰ñ1ÀASM‰øH½HÊÿÿHb AU¾ èNWøÿA]A^…Àˆþ L9»8 tL‰ÿè±BøÿMcÄ‹5Lú… ¿ 1ÀLcµ ÊÿÿL‹½HÊÿÿH©ü MðO4èà éõÿÿ¶µÎÿÿH‹ÀÍÿÿH=w% ƒö@¶öèJž I‰ÄH…À„ H‹½0ÌÿÿH‰Æè_U …ÀtCL‰çƒËÿè0Bøÿè[øÿA‰Þ‹8I‰Äè^SøÿA‹ $¾ H‹½hÍÿÿI‰ÀHœa 1ÀèDøÿéÒðÿÿH‹½8ÌÿÿL‰æè U L‰ç‰ÃèßAøÿ…Û‰©óÿÿ륶…Îÿÿƒðé ôÿÿH‹hÍÿÿº ¾ A‰ÞH=ãÿ è–]øÿé{ðÿÿ€½Îÿÿ D‹µ Êÿÿ… H‹½PÍÿÿè!? L‰ïHÇ…PÍÿÿ èNØ €½Îÿÿ …+ …Û…îöÿÿ€½Îÿÿ … €½Îÿÿ „ðÿÿL‹…øÍÿÿH‹ðÍÿÿ1ÀH0‚ H‹½hÍÿÿ¾ è§CøÿéìïÿÿI‹E ¶@8ÐèƒàélõÿÿL‹ÊÿÿL‹‹8 ‹5ø… 1ÿ1ÀL‹ƒ H‹ ÊÿÿHó€ è^Á H‰PÊÿÿAƒÎÿé˜ïÿÿè©YøÿƒËÿÇ é{þÿÿL‰ëL‹Êÿÿë¦H‹µhÍÿÿH‹½(Êÿÿè\xÿÿé;ÿÿÿL¥8ÎÿÿL‰çèX$ H‹ÈÎÿÿH± 6eÄH…À„ÔþÿÿH9ðƒËþÿÿL‰çèÐ# é¾þÿÿH‹½¸ÉÿÿHåâ L‰æ1Àèc› A‹G » ‰…ÏÿÿH‹• ÊÿÿH‹½@ÍÿÿH‰Þènç …À…îÿÿH‹½ØÍÿÿH…ÿ„îÿÿL½PÊÿÿÆ…PÊÿÿè3a L‰úE‰÷M‰îA‰ÅH‹… Êÿÿ1ÉD‰ïH‰•ÊÿÿJ4 è q …ÀuIL$H‹•ÊÿÿA¼ H9ËwÉM‰õE‰þé¡íÿÿAƒÎÿé4ëÿÿ»ôÿÿÿé<îÿÿèmXøÿ‹ A‰ÆA÷Þ…ÀŽÌäÿÿH= èaCøÿé Ýÿÿ‹5úö… 1ÿ1ÀAƒÎÿH'~ èÒ¿ éåêÿÿÿ³8 ‹àÉÿÿ1ÿ1Àÿ³ M‰àHm L‹ Êÿÿ‹5´ö… L‹Êÿÿ蔿 AYAZé-þÿÿL‹‹8 ‹5’ö… 1ÿ1ÀL‹ƒ H‹ ÊÿÿHe L‹ÊÿÿèY¿ éöýÿÿ‹5bö… He^ ¿ 1ÀL‹Êÿÿè4¿ L‰ÿèœ>øÿéÉýÿÿL‰ïèŸÒ ƒ½Êÿÿ ~L‰ïèõ ‹…|Ìÿÿ…À„µòÿÿéòÿÿH‹½PÍÿÿD‹µ Êÿÿèø; L‰ïHÇ…PÍÿÿ è%Õ €½Îÿÿ „ßüÿÿ1ÛH½8Îÿÿ¾ èE! é¿üÿÿ„ÒHçZÿÿHÀûþÿHDÂé·öÿÿI¿Ø èRh L‰ÿèƒY H»Ø è>h H‰ßèoY èÊVøÿHÀßÿÿº L'] ‹8H …Z H‰ÞAƒÎÿH‰ ÊÿÿèYñ éºîÿÿHƒ½HÌÿÿ …¯ñÿÿHƒ½`Ìÿÿ …¡ñÿÿ€½tÌÿÿ …”ñÿÿHƒ½XÌÿÿ …†ñÿÿéÛþÿÿèUVøÿ¹ L‰ïA‰Þ‹0H•ÀßÿÿH‰• Êÿÿèµø éTîÿÿè+VøÿHµÀßÿÿº ‹8I‰Äè‚ø H‹½PÊÿÿE‹$$I‰Æè"7 H‹½hÍÿÿE‰áHÑ} I‰ÀH‹…PÊÿÿH‹ˆ8 V1À¾ AVA‰Þèn?øÿ_AXé°ëÿÿf D ó úUH‰åAWAVAUI‰õATI‰üSHƒìH‹dH‹%( H‰EÈ1À÷à u€JC÷à u€JC÷à u€JCH‰ØD¶rDE1ÿ% t8E„öH Ÿ„ L‰îL‰çLVf L LDÁHZ9 1À€çþèj> A‰ÇH˜öÇtKHe„ E„öL‰îL f H i7 LDÂE…ÿI<HDÊL ŠQ H)ÆH 9 1À€çýè> AÇIcÇöÇtKH„ E„öL‰îLÌe H 7 LDÂE…ÿI<HDÊL ¶e H)ÆH»8 1À€çûèË= AÇIcÇöÇtKHŃ E„öL‰îL|e H É6 LDÂE…ÿI<HDÊL ûe H)ÆHk8 1À€ç÷è{= AÇIcÇöÇtKHuƒ E„öL‰îL,e H y6 LDÂE…ÿI<HDÊL e H)ÆH8 1À€çïè+= AÇIcÇöÇ tKH%ƒ E„öL‰îLÜd H )6 LDÂE…ÿI<HDÊL Òd H)ÆHË7 1À€çßèÛ< AÇIcÇöÇ@tKHÕ‚ E„öL‰îLŒd H Ù5 LDÂE…ÿI<HDÊL ‰d H)ÆH{7 1À€ç¿è‹< AÇIcÇöÇ€tKH…‚ E„öL‰îL<d H ‰5 LDÂE…ÿI<HDÊL !a H)ÆH+7 1À€çè;< AÇIcÇ÷à tOH2‚ E„öL‰îLéc H 65 LDÂE…ÿI<HDÊL xM H)ÆHØ6 1ÀHãÿÿþÿèä; AÇIcÇ÷à tOHÛ E„öL‰îL’c H ß4 LDÂE…ÿI<HDÊL •c H)ÆH6 1ÀHãÿÿýÿè; AÇIcÇ÷à tOH„ E„öL‰îL;c H ˆ4 LDÂE…ÿI<HDÊL Dc H)ÆH*6 1ÀHãÿÿûÿè6; AÇIcÇ÷à tOH- E„öL‰îLäb H 14 LDÂE…ÿI<HDÊL õb H)ÆHÓ5 1ÀHãÿÿ÷ÿèß: AÇIcÇ÷à tOHÖ€ E„öL‰îLb H Ú3 LDÂE…ÿI<HDÊL ¥b H)ÆH|5 1ÀHãÿÿïÿèˆ: AÇIcÇ÷à tOH€ E„öL‰îL6b H ƒ3 LDÂE…ÿI<HDÊL \b H)ÆH%5 1ÀHãÿÿßÿè1: AÇIcÇ÷à @ tOH(€ E„öL‰îLßa H ,3 LDÂE…ÿI<HDÊL b H)ÆHÎ4 1ÀHãÿÿ¿ÿèÚ9 AÇIcÇ÷à € tOHÑ E„öL‰îLˆa H Õ2 LDÂE…ÿI<HDÊL 2N H)ÆHw4 1ÀHãÿÿÿèƒ9 AÇIcÇ÷à tOHz E„öL‰îL1a H ~2 LDÂE…ÿI<HDÊL oa H)ÆH 4 1ÀHãÿÿÿþè,9 AÇIcÇ÷à tOH# E„öL‰îLÚ` H '2 LDÂE…ÿI<HDÊL %a H)ÆHÉ3 1ÀHãÿÿÿýèÕ8 AÇIcÇ÷à tOHÌ~ E„öL‰îLƒ` H Ð1 LDÂE…ÿI<HDÊL Ø` H)ÆHr3 1ÀHãÿÿÿûè~8 AÇIcÇ÷à tOHu~ E„öL‰îL,` H y1 LDÂE…ÿI<HDÊL ˆ` H)ÆH3 1ÀHãÿÿÿ÷è'8 AÇIcÇ÷à tOH ~ E„öL‰îLÕ_ H "1 LDÂE…ÿI<HDÊL 8` H)ÆHÄ2 1ÀHãÿÿÿïèÐ7 AÇIcÇ÷à tOHÇ} E„öL‰îL~_ H Ë0 LDÂE…ÿI<HDÊL é_ H)ÆHm2 1ÀHãÿÿÿßèy7 AÇIcÇ÷à @tOHp} E„öL‰îL'_ H t0 LDÂE…ÿI<HDÊL ™_ H)ÆH2 1ÀHãÿÿÿ¿è"7 AÇIcÇ÷à €„° H} E„öL‰îLÌ^ H 0 LDÂE…ÿI<HDÊL |< H)ÆH»1 1ÀãÿÿÿèÈ6 AÇH…Ût6E…ÿHÂ| L‰îI‰ØH Í/ HLK HDÈIcÇH)ÆI<1Àè6 AÇIcÇH‹UÈdH+%( …Á HƒÄ[A\A]A^A_]à D Hºã sJH^| E„öL‰îL^ H b/ LDÂE…ÿI<HDÊL Ž^ H)ÆH1 1ÀHºó è6 AÇHºã!ƒ?ÿÿÿH | E„öIcÿL‰îL½] H / LDÀE…ÿL L^ HDÈH³0 H)þ1ÀLçHºó!è»5 AÇéîþÿÿè 7øÿf. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u"D‹ D¶BDH $` H‰òÉH‰þH=ùK„ 餱ÿÿè¿6øÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ: ¶BDuC„ÀH BL H{ HDÈLj" H1w| 1Àèò4 H˜H‹UødH+%( u"Éà € H Çã HÿÚ 1ÀèÃ4 H˜ëÏè*6øÿf. „ ó úUH‰åAVI‰öAUI‰ýATI‰ÔHƒìdH‹%( H‰EØH‹HƒøtoHƒø„µ H= „‘ H…À„ˆ Hƒø „¶ H= t^H= tEHƒø t?H‹EØdH+%( …ž HƒÄL‰âL‰öL‰ïA\A]A^]éD—ÿÿ @ H5©¾ÿÿH‰×è¿ÿÿA€L$Cë¹f „ H5IþÿÿH‰×èá¾ÿÿëÞ € H51ƒÿÿL‰çèɾÿÿë‡ € H5yþÿÿH‰×è±¾ÿÿA€L$Céfÿÿÿf D H5ùIÿÿH‰×葾ÿÿëŽèú4øÿf. „ ó úUH‰åAVI‰ö¾ AUI‰ýH‰×ATI‰ÔSHƒì¶ZDdH‹%( H‰EØ1Àè¤Àÿÿ…À„¬ ƒø„ ƒø„j ƒø„‘ = „¶ ƒø&wAHº þÿÿÿÿH£Âs;H‹EØdH+%( …° HƒÄL‰âL‰öL‰ï[A\A]A^]éµÿÿ @ - ƒøwÅH‹EØdH+%( …u HƒÄL‰âL‰öL‰ï[A\A]A^]é)ÿÿf „ H‹EØdH+%( …? HƒÄL‰âL‰öL‰ï[A\A]A^]éÃÿÿ H‹EØdH+%( … E‹ $HƒÄD¶ÃL‰ò[L‰îA\H î\ A]H=ÈH„ A^]ép®ÿÿIƒ<$ …µ „ÛHx L‰öL‰ïH /I Lb HDÈH%t| 1Àèæ1 H˜H‹UØdH+%( …“ HƒÄ[A\A]A^]à @ H‹EØdH+%( usI‹<$HƒÄ¶ËL‰ò[L‰îA\A]A^]éµÿÿ H‹EØdH+%( uCHƒÄL‰âL‰öL‰ï[A\A]A^]éÇGÿÿ € H Oà L‰öL‰ï1ÀH× èE1 H˜éZÿÿÿè©2øÿf „ ó úUH‰åAWAVAUI‰õATI‰üSHƒì(L‹D¶rDdH‹%( H‰EÈ1ÀE…Ò„ D‰ÓL‰U¸E‰×1Àƒãt7E„öH æv LËR LDÁL .z H§+ è¼0 L‹U¸‰ÃH˜E‰×AƒçþAöÇtJH¬v E„öL‰îL‹R H °) LDÂ…ÛI<HDÊL <þ H)ÆHS+ 1ÀAƒçýèb0 ÃHcÃAöÇtJH\v E„öL‰îL;R H `) LDÂ…ÛI<HDÊL ¹X H)ÆH+ 1ÀAƒçûè0 ÃHcÃAöÇtJH v E„öL‰îLëQ H ) LDÂ…ÛI<HDÊL &Z H)ÆH³* 1ÀAƒç÷èÂ/ ÃHcÃAöÇ …+ D‰úâÀ úÀ „n AöÇ@„Ô H™u E„öL‰îLxQ H ( LDÂ…ÛI<HDÊL â@ H)ÆH@* 1ÀèS/ E‰úD‰úÃAƒâ¿â€ HcÃ…ÒtRE„öL‰îI<D‰U¸H1u LQ LDÂH 7( …ÛHDÊL V† H)ÆHâ) 1Àèõ. D‹U¸ÃA€âHcÃE…Òt4…ÛHæt L‰îE‰ÐH ñ' I<HDÊH)ÆHeC 1Àè´. ÃHcÃH‹UÈdH+%( …í HƒÄ([A\A]A^A_]à D Ht E„öL‰îLlP H ‘' LDÂ…ÛI<HDÊL ^\ H)ÆH4) 1ÀAƒçßèC. ÃHcÃé†þÿÿf „ H5t E„öL‰îLP H 9' LDÂ…ÛI<HDÊL •V H)ÆHÜ( 1Àèï- E‰úÃA€â?HcÃéöþÿÿf D H1G èÌ- H˜éÿÿÿ D D‰úE‰ú†éqþÿÿè/øÿf. „ ó úUH‰åAWAVAUI‰õATSH‰ûHƒìL‹2D¶zDdH‹%( H‰EÈ1ÀM‰ôIƒäuuAƒæpuGHds E„ÿL‰îLãU H h& LDÀM…äJ<#HDÈL ÒU L)æH ( 1Àè - H˜IÄH‹EÈdH+%( u:HƒÄL‰à[A\A]A^A_]à € H‰òA¶ÏH‰þM‰ðH=\D„ è I‰Äéjÿÿÿè:.øÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u¶JDL‹H‰òH‰þÉH=aD„ é¼ èç-øÿ € ó úUA‰ñA‰øH‰×H[g„ H‰ÎH‰åHƒìdH‹%( H‰Eø1ÀAöÁHWg„ HDÂD9@~H‹HIcÐH‹ ÑH…Éu-¹¯ H U 1Àè , H˜H‹UødH+%( uÉà € HìT 1Àèâ+ H˜ëÖèI-øÿf „ ó úUA‰øA‰ñH‰×H‰ÎH‰åHƒìdH‹%( H‰Eø1ÀAøã IcÀHVW„ H‹ ÂH…Éu-¹® HT 1Àèz+ H˜H‹UødH+%( uÉà € HuT 1ÀèR+ H˜ëÖè¹,øÿf „ ó úUA‰øA‰ñH‰×H‰ÎH‰åHƒìdH‹%( H‰Eø1ÀAøÐ IcÀH&P„ H‹ ÂH…Éu-¹d HýS 1Àèê* H˜H‹UødH+%( uÉà € HìS 1ÀèÂ* H˜ëÖè),øÿf „ ó úUA‰øA‰ñH‰×H‰ÎH‰åHƒìdH‹%( H‰Eø1ÀAøÑ IcÀHöH„ H‹ ÂH…Éu-¹U HmS 1ÀèZ* H˜H‹UødH+%( uÉà € HcS 1Àè2* H˜ëÖè™+øÿf „ ó úUA‰øA‰ñH‰×H‰ÎH‰åHƒìdH‹%( H‰Eø1ÀAƒø]IcÀHiE„ H‹ ÂH…Éu0¹T HàR 1ÀèÍ) H˜H‹UødH+%( u ÉÃf. „ HÞÏ 1Àè¢) H˜ëÓè +øÿf „ ó úUA‰øA‰ñH‰×H‰ÎH‰åHƒìdH‹%( H‰Eø1ÀAƒøaIcÀH¹A„ H‹ ÂH…Éu0¹A HPR 1Àè=) H˜H‹UødH+%( u ÉÃf. „ HPR 1Àè) H˜ëÓèy*øÿf „ ó úUA‰øA‰ñH‰×H‰ÎH‰åHƒìdH‹%( H‰Eø1ÀAƒø IcÀHÉ@„ H‹ ÂH…Éu0¹® HÀQ 1Àè( H˜H‹UødH+%( u ÉÃf. „ HÍQ 1Àè‚( H˜ëÓèé)øÿf „ ó úUH‰åAWAVI‰ÖAUI‰õ1öATI‰üH‰×SHƒì(H‹dH‹%( H‰EÈ1Àè–µÿÿI‹~(D¶û‰Æèg³ÿÿA‰ÙAÁé H…Àt x½ „Þ A¶FDˆE»¶ÇHÁëA‰Æ‰Ø%ÿ? ‰E¼AFÜ=‹ †c ¹( L‰îL‰ç1ÀHR@| D‰M´èÆ' D‹M´‰ÃE…É…‡ €}» H¸m HcûL‰îH ëP Lø@ HDÈHÅi| H)þ1ÀLçè€' ÃHcÃD‹M¼L‰îE‰øH)ÆI<1ÀD‰ñHËP èY' ØH˜H‹UÈdH+%( …m HƒÄ([A\A]A^A_]à E‰ËAƒãtI€}» HcûL‰îD‰]°H m H WP D‰M´HDÈLz8 H)þ1ÀLçH%i| èè& D‹]°D‹M´ÃAƒá„VÿÿÿHÙl €}» HcûL‰îLP H Ù LDÀE…ÛL ÷} HDÈH‚! H)þ1ÀLçè& Ãé ÿÿÿ „ H˜Hv HÁàH‹DH…À„‚þÿÿH‹UÈdH+%( …} HƒÄ(L‰éL‰âD‰ÿ[D‰ÎA\A]A^A_]ÿàf D Aƒÿ#IcÇH`a„ H‹ ÂH…Éu'E‰ø¹U L‰îL‰çH`O 1Àèû% H˜éŸþÿÿ @ H;O L‰îL‰ç1ÀèÜ% H˜é€þÿÿè@'øÿó úUH‰åAVI‰ö¾ AUI‰ýH‰×ATI‰ÔSHƒìH‹dH‹%( H‰EØ1Àèõ²ÿÿ…ÀuI1öA€|$BL‰ç@•ÆèݲÿÿH‹UØdH+%( uOI‹|$0HƒÄM‰ðL‰é‰Ú‰Æ[A\A]A^]én±ÿÿf D H‹EØdH+%( uHƒÄL‰âL‰öL‰ï[A\A]A^]éO§ÿÿèŠ&øÿf. „ ó úUH‰åHƒìL‹ dH‹%( H‰Eø1ÀM…Ét€JCH‹EødH+%( u D¶BDH À‰ H‰òH‰þÉH= a„ é ¡ÿÿè&&øÿf D ó úUH‰ð¹ íÀæ ÿÿH‰åHƒìdH‹%( H‰Uø1Ò·ÐH9ÎHDÂH‹UødH+%( uÉÃè×%øÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u¶JDL‹H‰òH‰þÉH=b„ é\ è‡%øÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u¶JDL‹H‰òH‰þÉH=1b„ é è7%øÿ € ó úUH‰åAWI‰ÿAVAUI‰ÕATI‰ôSHƒì8dH‹%( H‰EÈ1ÀM…À„Ú ‹GƒøŽ> „ÉA¾ ¹ …C H‰u°H‰ËH‰U¨L‰E¸ëRf. „ H‹}°H‹u¨I‹GLkN‹èM…À„ë H 8i H]e| 1Àè # AÆA‹GAUL‰ë9ÐŽ¸ A¼ ‰ÙLkIÓäL…e¸tÜE…ötžL‹m¨IcþH 1ÀL‰îH)þH}°èÏ" L‰îAÆIcþH)þH}°érÿÿÿf. „ H‹GL‹ M…À„@ L ¥h „ÉtL‹OL‰ÉH¿d| L‰îL‰ç1Àèz" H˜H‹UÈdH+%( …, HƒÄ8[A\A]A^A_]Ãf D IcÆëÓ L‰áHe 1Àè7" AÆA‹Géÿÿÿ H‰U°I‰õH‰ËL‰E¸ë> „ I‹GLcN‹àM…ÀtI‹OH,d| 1Àèí! AÆA‹GAT$L‰ã9Ð~Š‰Ù¾ LcHÓæH‰ñH…u¸tÝH‹u°L‰ïE…öt§IcþI‰ôHÎ 1ÀH)þLïH‰M¨è™! L‰æH‹M¨AÆIcþH)þLïéqÿÿÿHÊd 1Àèr! AÆA‹Gëƒf „ 1ÉHI† L‰îL‰ç1ÀèJ! H˜éËþÿÿ 1ÀéÁþÿÿè¤"øÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u¶JDLcH‰òH‰þÉH=‘_„ é,ýÿÿèW"øÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u"D‹ D¶BDH S5 H‰òÉH‰þH=Y_„ éÄÿÿèÿ!øÿf. „ D ó úUH‰åAVI‰þH‰×AUI‰õ1öATI‰ÔHƒìdH‹%( H‰EØ1Àè¬ÿÿƒø#tgƒøt2H‹EØdH+%( …Œ HƒÄL‰âL‰îL‰÷A\A]A^]éF¢ÿÿf D H‹EØdH+%( u^HƒÄL‰âL‰îL‰÷A\A]A^]éxÿÿ „ H‹EØdH+%( u.E‹ $E¶D$DL‰êL‰öHƒÄH ¨„ H=`„ A\A]A^]éó›ÿÿè!øÿff. „ ó úUH‰åAVI‰ö1öAUI‰ýH‰×ATI‰ÔHƒìdH‹%( H‰EØ1À輬ÿÿƒø#t/H‹EØdH+%( uHHƒÄL‰âL‰öL‰ïA\A]A^]é_¡ÿÿ € H‹EØdH+%( uHƒÄL‰âL‰öL‰ïA\A]A^]éÿÿèk øÿff. „ ó úUH‰åHƒì0fo¼×! L‹ dH‹%( H‰Eø1À¸<< ÇEð 8)EÐfo¢×! f‰Eô)EàIƒù%w B¶D ÐBCH‹EødH+%( u D¶BDH rƒ H‰òH‰þÉH=r_„ 齚ÿÿèØ øÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u¶JDL‹H‰òH‰þÉH=!b„ é\úÿÿè‡ øÿ € ó úUI‰øH‰÷H‰ÖIHH²f H‰åHƒìdH‹%( H‰Eø1ÀèÜ H‹UødH+%( uÉH˜Ãè4 øÿ @ ó úU¹ H‰åAWAVI‰ÖH•ÀýÿÿAUI‰õHwATSH‰ûHì D‹·?dH‹%( H‰EÈ1Àè„ øÿ·KL‰öL‰ïI‰ÀH&f 1ÀAÏfÁÁ·ÉèO LcàE…ÿu/‹K…ÉuPH‹EÈdH+%( uaHÄ L‰à[A\A]A^A_]à @ L‰öK|% D‰ù1ÀL)æHÜe èü ‹KH˜IÄ…Ét°L‰öK|% HÌe 1ÀL)æè× H˜IÄëè; øÿff. „ ó úU¹ H‰åAUI‰ÕATI‰ôHwHUÀSH‰ûHƒì(·?dH‹%( H‰EØ1Àè’øÿ·KL‰îL‰çI‰ÀH4e 1ÀfÁÁ·Éè` H‹UØdH+%( u HƒÄ(H˜[A\A]]Ãè¯ øÿff. „ @ ó úUH‰åAWAVAUI‰õATI‰üSHƒì8L‹rdH‹%( H‰EÈ1ÀM…ö„± D¶BDE·L} H ×€ º L‰þH=ö_„ è!˜ÿÿL‰ùL‰îL‰çH¼d 1Àèº HcØA·fƒø v=L‰îI< HXô 1ÀH)Þè• H˜HØH‹UÈdH+%( uNHƒÄ8[A\A]A^A_]ÃfHÉs H‹ÂH…Àt³L‰êI4 L‰÷H)ÚÿÐHÃëŸ @ H‹ 1ÀHåï è7 H˜ë£èž øÿf. „ @ ó úUH‰åAVI‰þH‰×AUI‰õ1öATI‰ÔHƒìdH‹%( H‰EØ1ÀèL¨ÿÿƒà÷ƒøt,H‹EØdH+%( uZHƒÄL‰âL‰îL‰÷A\A]A^]éœÿþÿ @ H‹EØdH+%( u.E‹ $E¶D$DL‰êL‰öHƒÄH € H=G`„ A\A]A^]éË–ÿÿèæøÿf D ó úUH‰åHƒìL‹ D¶BDdH‹%( H‰Eø1ÀAƒùt/H‹EødH+%( uVÉH‰òH H‰þH=`„ én–ÿÿf D E„ÀH` H d HDÈH d 1Àèõ H˜H‹UødH+%( uÉÃèMøÿf. „ ó úUH‰åAWAVI‰öAUI‰ýATSHƒì(L‹D¶zDdH‹%( H‰EÈ1ÀE…Ò„Å D‰ÓL‰U¸E‰Ô1Àã t:E„ÿH ƒ_ L d LDÁL BB H–[| èY L‹U¸‰ÃH˜E‰ÔAäÿþÿÿA÷Ä tNHC_ E„ÿL‰öL×c H G LDÂ…ÛI| HDÊL Ëc H)ÆH;[| 1ÀAäÿýÿÿèõ ÃHcÃA÷Ä tNHì^ E„ÿL‰öL€c H ð LDÂ…ÛI| HDÊL ~c H)ÆHäZ| 1ÀAäÿûÿÿèž ÃHcÃA÷Ä tNH•^ E„ÿL‰öL)c H ™ LDÂ…ÛI| HDÊL MA H)ÆHZ| 1ÀAäÿ÷ÿÿèG ÃHcÃA÷Ä tNH>^ E„ÿL‰öLÒb H B LDÂ…ÛI| HDÊL [ H)ÆH6Z| 1ÀAäÿïÿÿèð ÃHcÃA÷Ä tNHç] E„ÿL‰öL{b H ë LDÂ…ÛI| HDÊL ˆb H)ÆHßY| 1ÀAäÿßÿÿè™ ÃHcÃA÷Ä @ tNH] E„ÿL‰öL$b H ” LDÂ…ÛI| HDÊL Bb H)ÆHˆY| 1ÀAäÿ¿ÿÿèB ÃHcÃE…äu(H‹UÈdH+%( …† HƒÄ([A\A]A^A_]Ãf D …ÛH] L‰öE‰àH I| HDÊH)ÆH‘+ 1Àèà ÃHcÃë¡f „ E„ÿHÒ\ H ba HDÈLea HåX| 1Àè¦ H˜égÿÿÿè øÿf. „ ó úUH‰åAWAVAUI‰õATI‰üSHƒì(L‹D¶rDdH‹%( H‰EÈ1ÀAöÂL‰U¸„ E„öH R\ Lå` LDÁHlX| L $A è( L‹U¸‰ÃH˜E‰×AƒçþD‰úöÂtMH\ E„öL‰îL£` H LDÂ…ÛI<HDÊL ‚K H)ÆHX| 1ÀAƒçýèÌ D‰úÃHcÃöÂtMHÄ[ E„öL‰îLQ` H È LDÂ…ÛI<HDÊL ù9 H)ÆH½W| 1ÀAƒçûèz D‰úÃHcÃöÂtMHr[ E„öL‰îLÿ_ H v LDÂ…ÛI<HDÊL & H)ÆHkW| 1ÀAƒç÷è( D‰úÃHcÃöÂtMH [ E„öL‰îL_ H $ LDÂ…ÛI<HDÊL “, H)ÆHW| 1ÀAƒçïèÖ D‰úÃHcÃö tMHÎZ E„öL‰îL[_ H Ò LDÂ…ÛI<HDÊL @= H)ÆHÇV| 1ÀAƒçßè„ D‰úÃHcÃöÂ@tMH|Z E„öL‰îL _ H € LDÂ…ÛI<HDÊL ?_ H)ÆHuV| 1ÀAƒç¿è2 D‰úÃHcÃö€tMH*Z E„öL‰îL·^ H . LDÂ…ÛI<HDÊL ó^ H)ÆH#V| 1ÀA€çèà D‰úÃHcÃöÆtPHØY E„öL‰îLe^ H Ü LDÂ…ÛI<HDÊL §^ H)ÆHÑU| 1ÀAçÿþÿÿè‹ D‰úÃHcÃöÆtPHƒY E„öL‰îL^ H ‡ LDÂ…ÛI<HDÊL ý5 H)ÆH|U| 1ÀAçÿýÿÿè6 D‰úÃHcÃöÆtPH.Y E„öL‰îL»] H 2 LDÂ…ÛI<HDÊL ^ H)ÆH'U| 1ÀAçÿûÿÿèá D‰úÃHcÃöÆtPHÙX E„öL‰îLf] H Ý LDÂ…ÛI<HDÊL ³] H)ÆHÒT| 1ÀAçÿ÷ÿÿèŒ D‰úÃHcÃöÆtPH„X E„öL‰îL] H ˆ LDÂ…ÛI<HDÊL d] H)ÆH}T| 1ÀAçÿïÿÿè7 D‰úÃHcÃöÆ tPH/X E„öL‰îL¼\ H 3 LDÂ…ÛI<HDÊL ] H)ÆH(T| 1ÀAçÿßÿÿèâ D‰úÃHcÀæ@tMHÚW E„öL‰îLg\ H Þ LDÂ…ÛI<HDÊL Ê\ H)ÆHÓS| 1ÀAçÿ¿ÿÿè ÃHcÃE…ÿt4…ÛH†W L‰îE‰øH ‘ I<HDÊH)ÆH& 1ÀèT ÃHcÃH‹UÈdH+%( u HƒÄ([A\A]A^A_]ÃE‰×D‰Ò1À1Ûé ûÿÿèŒøÿf. „ fó úUH‰åAWAVAUI‰õATI‰üS1ÛHƒìL‹2D¶zDdH‹%( H‰EÈ1ÀL‰òƒâHƒúu7E„ÿHÒV H ò[ HDÈLø[ 1ÀIƒæøHßR| è¢ HcØI)ÝIÜM‰ðD‰ùL‰êL‰æH=æg„ èÁìÿÿHØH‹UÈdH+%( uHƒÄ[A\A]A^A_]ÃèËøÿf. „ ó úUH‰åHƒìdH‹%( H‰EøH‹BH…Àt.L‹@H‹H€O 1Àè H˜H‹UødH+%( u ÉÃf D H‹ 1ÀHä èï H˜ëÔèVøÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u"D‹ D¶BDH S$ H‰òÉH‰þH=g„ é‹ÿÿèÿøÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉH‰òH‰þH=Èf„ é£ÿÿè®øÿf. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u"D‹ D¶BDH £# H‰òÉH‰þH=‰n„ éŒÿÿèOøÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉH‰òH‰þH=8n„ éÓÿÿèþøÿf. „ @ ó úUH‰åAUATSHƒìdH‹%( H‰EØ1ÀH…ö„Ç I‰ôè%øÿº 1öL‰çÇ H‰ÃèÇ øÿD‹+E…íuG‰Çèøö I‰ÄH…Àt H‰Çèˆù „ÀudL‰çèü÷ H‹EØdH+%( uxHƒÄD‰è[A\A]]à € D‰ïD‰ëèí øÿ‹5KÃ… ÷ÛL‰áI‰ÀHpM 1ÿ1Àè Œ A‰Ýë®f. „ H‹ éš… L‰çè!÷ H‰ƒX8 ë„ „ A½þÿÿÿéyÿÿÿèðøÿó úUH‰åAUATSHƒìdH‹%( H‰EØ1ÀH…ö„× L‹oI‰ôH5<Ù L‰ïèq øÿ…À„‘ H5 L‰ïèZ øÿ…À…¢ H‹ [š… ¾/ L‰çÆC èÊøÿH…ÀtmH‹³X8 L‰çè6ü I‰ÅH…ÀtuH‹ 'š… H‹»H8 è« øÿH‹š… L‰¨H8 Æ@ 1ÀH‹UØdH+%( u_HƒÄ[A\A]]à D H‹ á™… ÆCë– L‰çèøÿI‰ÅH…Àu¡¸ôÿÿÿ뺸þÿÿÿ벋5çÁ… L‰á1ÿ1ÀH5L èÀŠ ¸þÿÿÿë’èÄ øÿ @ ó úUH‰åAUATSH‰óHƒìdH‹%( H‰EØ1À…Òu ‹WH‹_™… ‰E1äH…Ûu%H‹EØdH+%( … HƒÄD‰à[A\A]]à @ ‹5^Á… ¿ H‰Ù1ÀHal HÇEÐ è,Š L‹-™… I‹½P8 H…ÿt!HUÐH‰Þè… A‰ÄƒøêuH‹MÐëB € HuÐH‰ß茂 I‰…P8 H‹¾˜… Hƒ¸P8 …[ÿÿÿH‹MÐA¼ôÿÿÿH…É„Hÿÿÿ‹5ËÀ… H)Ù1ÿ1ÀHƒÁHRº A¼êÿÿÿ蚉 ‹5¨À… H‰Ù1ÿHQº 1Àè‰ H‹MÐ1ÿ1À‹5‡À… A¸^ H=º H)ÙƒÁè[‰ éáþÿÿèa øÿUI‰øH}k H‰åAWAVI‰þ¿ AUATSHƒì(L‹%˜… ‹54À… dH‹%( H‰EÈ1ÀMcl$L‰éJ í L)ëHÁãèõˆ H‹Î—… M| ‹BƒÀ‰B=€ „· ¶BLãˆCUH‹ºH8 H…ÿt H‰U¸èVøÿH‰CXH…À„³ H‹U¸ÆBH‹ºX8 èµó IUL‰÷L‰þI‰ÀHÕ H)ÐHÁàM‰DèM ‹5}¿… ¿ Jí L)êA‰Æ1ÀHÁâA‹LPH–j è?ˆ H‹EÈdH+%( u5HƒÄ(D‰ð[A\A]A^A_]Ë5,¿… ¹€ 1ÿ1ÀH¨I A¾ÿÿÿÿèý‡ ë¼è øÿA¾ôÿÿÿë¯ff. „ ó úUH‰åAUATSHƒìdH‹%( H‰EØ1ÀH…öt&L‹-”–… H‰ûH‰÷E‹eèUþÿÿ…Àt)‹KH‹w–… ‰ H‹UØdH+%( uDHƒÄ[A\A]]à IcÌHÍ H)ÊHÁâA‹TP…Òt¼‹5k¾… HI 1ÿèI‡ ¸êÿÿÿëèM øÿff. „ fó úUH‰åHƒìdH‹%( H‰Uø1ÒH…ötNH‰øH‰÷H‹5ã•… ƒ>Lt&‹@‰H‹EødH+%( u;ÉHÆ8 é-I D ‹5æ½… HÃH 1ÿ1Àè† H‹EødH+%( uÉ1ÀÃèº øÿf. „ ó úUH‰åHƒìdH‹%( H‰Uø1ÒH…öuH‹EødH+%( u-É1Àà D ‹WH‹>•… ‰H‹EødH+%( u ÉH‰÷éôüÿÿèO øÿff. „ @ ó úUH‰åAUATE1äSHƒìdH‹%( H‰EØ1ÀH…öu(H‹EØdH+%( … HƒÄD‰à[A\A]]à € H‰ñH‰ó‹5è¼… ¿ Hðg HÇEÐ è»… L‹-””… I‹½P8 H…ÿt HUÐH‰Þè A‰ÄƒøêuŒH‹MÐëAf D HuÐH‰ßè ~ I‰…P8 H‹N”… Hƒ¸P8 …XÿÿÿH‹MÐA¼ôÿÿÿH…É„Eÿÿÿ‹5[¼… H)Ù1ÿ1ÀHƒÁHâµ A¼êÿÿÿè*… ‹58¼… H‰Ù1ÿHáµ 1Àè… H‹MÐ1ÿ1À‹5¼… A¸^ H͵ H)ÙƒÁèë„ éÞþÿÿèñøÿUHpG ¹D L]¼ fHnÚHÐG L <g L @ LHg H‰åAWL=p¸ AVA‰þH½ õÿÿAUI‰õH5÷G ATL¥ õÿÿSH ï Hì( dH‹%( H‰EÈHšˆ HÇ…õÿÿ fHnÀH”F fHnÈH˜f fHnÐHüF fHnàHhG fHnèH´G flÜfHnðHÔG )àôÿÿfHnÚH‰…õÿÿ1ÀflÝH{· óH«)ðôÿÿfHnÞH¸ v H‰… õÿÿHѺ… flÞH5Ž< fHnøH–G ) õÿÿfHnÚH‰…@õÿÿflßH¸ q Hº d H‰…€õÿÿHyº… H ¶G fHnàHzG (õÿÿfHnÛH‰… õÿÿflÜH¸ l H» a H‰…àõÿÿHe fHnùH uüÿÿH‰•@öÿÿHŽe fHnèHKøÿÿfHnòˆõÿÿfoÚHT’ flÝflÖH‰µ öÿÿH¾ D øõÿÿH=I L‰…èõÿÿL‰HöÿÿH‰…öÿÿH‰…xöÿÿH‰ öÿÿH» f •XöÿÿfoÑÇ…öÿÿ fl×H‰•¨öÿÿH‰µ ÷ÿÿH5ZH fHnæH‰ØöÿÿH5^Ö flÌH‰8÷ÿÿH ïäƒ fHnéH‰`÷ÿÿH jH H Ëd ÷ÿÿfHnÎH¾ L fHnñflÍH‰€÷ÿÿH ^H H ·H H‰µÀ÷ÿÿH5±úÿÿfHnùH …äƒ h÷ÿÿfHnËfHnáHƒÁflÎH‰µø÷ÿÿH5FH fHnéØ÷ÿÿfHnÎH5¶ùÿÿH ßê„ flÏH‰µXøÿÿH5=d fHnñ8øÿÿfHnÎH5°# H R« flÌfHnùH‰½ øÿÿH=gH ˆøÿÿfHnÎH¾ k H Šê„ flÍH‰½ ùÿÿH=Ú fHnáèøÿÿfHnÏH Èc H¿ s flÎH‰µ@ùÿÿH5 ¾ fHnéHùÿÿfHnÎH5h H xムflÏfHnñH‰½ ùÿÿH=Œc XùÿÿfHnÎH5ûG H» V flÌH‰µ úÿÿH ÏÆ… H5ˆÄ ¨ùÿÿfoÈfHnùH Jc flÍH‰ øÿÿH n< ¸ùÿÿfHnÏH¿ n flÎL‰È÷ÿÿúÿÿfHnÎH¾ F L‰•÷ÿÿflÏH‰(øÿÿ•¸öÿÿÇ…€øÿÿ Ç…àøÿÿ Ç… úÿÿ H‰½`úÿÿH=Äb H‰€úÿÿH }⃠H‰…XûÿÿH³b fHnáH +G H‰…`ûÿÿHI¿ húÿÿfHnÏH=J³ flÌH‰àúÿÿH 0G H‰…ˆûÿÿHJG fHnéH gb fHnðÈúÿÿfHnÏHùÿÿflÍH‰…¸ûÿÿH¸ x H¿ m H‰…àûÿÿH¬Ì 8ûÿÿfHnÉH xû flÎH‰µ ûÿÿH5b H‰…èûÿÿHFG fHnø˜ûÿÿHóòÿÿfHnÎflÏH‰…üÿÿH5ßa H‰HüÿÿH .G H‰…xüÿÿHÖç„ fHnÑH .© fHnàøûÿÿfHnÎHý¨ flÊH‰½@üÿÿH=‘à H5¤a H‰…ÀüÿÿHŒç„ fHnèXüÿÿHÊr fHnÏflÌH‰… ýÿÿHßàƒ H=d¨ fHnð¨üÿÿHAa fHnÉflÍH‰…€ýÿÿH2è„ H 6¤ fHnøýÿÿH€p fHnÎflÎfHnÐHóµ Ç…Àúÿÿ flÂhýÿÿfHnÏH5ñ` L‰½(ûÿÿflÏL‰çÇ…Pûÿÿ Ç…€ûÿÿ Ç… üÿÿ Ç… ýÿÿ Ç…`ýÿÿ Ç…Àýÿÿ H‰…(þÿÿH F fHnà…ØýÿÿfHnÁHZðÿÿflÄH‰…XþÿÿHÝ߃ ¹@ fHnè…8þÿÿfHnÆHëE flža H‰… þÿÿÈýÿÿ…ˆþÿÿÇ… þÿÿ Ç…€þÿÿ è¤g L P_ ¹@ L‰çL‰Ê¾d èˆg LN_ ¹@ L‰çL‰Ò¾D èlg L&´ ¹@ L‰çL‰Â¾l èPg L Ù7 ¹@ L‰çL‰Ú¾L è4g H‰Ú¹@ L‰ç¾V è g ¹@ L‰úL‰ç¾F è g L‰âL‰îD‰÷H…àôÿÿA¸ H‰ÁH‰…Àôÿÿèuf €=³… HcØt‹5³… …ö…_ dz… ÿÿÿÿ…ÛŽ4 I‹U €:-„\ L‹=µŠ… A‹…ÀA•Æƒøa•ÀA Æ…L Iƒ¿H8 „ 1ÒL‰¥ÈôÿÿE1ÿI‰Ü‰Óf D E…ÿuE„öuK‹|ý è¤øÿ\IƒÇM9üu߉ÚL‰ãL‹¥ÈôÿÿzHcÿè% I‰ÇH…À„F E1ÉE1ÒL‰ÈôÿÿL‰¥¸ôÿÿE‰ÕM‰Ìë „ IƒÄL9ãtAE…äuE„öuíH‹…ÈôÿÿIcýH [` HÇÂÿÿÿÿLÿ¾ N‹à1ÀIƒÄèžøÿAÅL9ãu¿L‰ÿL‹¥¸ôÿÿè‡ñÿÿL‰ÿA‰Åè<ú÷ÿE…툣 L‹=œ‰… AÇa èð A‰Å…À…ô ‹W݃ …Àu ÇI݃ € L‹=j‰… L‹5Óã„ H=^ A‹ M…ö”“ã„ ‰ÞèÈøÿM…öt H…À„ ƒëDƒû(‡e H ßS Hc™HÈ>ÿàI‹—P8 H…Ò„d A‹wIè`7 H Ó] A‰Å…Àya‹5 ±… HÚ¡ 1ÿ1Àèüy D‰ïº€ Hµ@ÿÿÿ÷ßè³´ ‹5ô°… ¿ E‰èH‰ÁHU] 1ÀèÇy ‹5Õ°… 1ÿ1ÀHC³ è±y H‹EÈdH+%( …( HÄ( D‰è[A\A]A^A_]Ãf „ €z …šýÿÿH‹½ÀôÿÿHº\ L‰æ1ÀèþS f D ƒëDÆvâ„ ƒû(†÷þÿÿéW €=îÛƒ …c Iƒ¿H8 t A€ „„ E‹wA¶UD‰µÈôÿÿèé1 ‰Ã…ÀˆŸ IGD‰öH‰ÇH‰…Àôÿÿè)i ‰Ã…Àˆ† H‹¸‡… ƒ8D„/ D‹µÈôÿÿH‹½ÀôÿÿD‰ö虌 ‰Ã…ÀˆV E…öŽ@ AvÿIGp1ÒH õ H)ñHÁáIŒà D HƒÀpH9ÁuõH Îp ƒúŽÐ ‹5s¯… 1ÿ1ÀE1öH‹\ èLx L‹½Àôÿÿ1ÉE1ÀD‰¸ôÿÿM‰ýf D A‹E`…À~PE1ÿE1äë+H‹K H‹{E1ÀL‰êAƒÇIƒÄXè5\ A‹E`L‹H‹KD9ø~ I‹}XJ 'H‹3H…öuÅAƒÇIƒÄXA9Ç|çAƒÆIƒÅpD9µÈôÿÿ—M…ÀD‹¸ôÿÿH‰°ôÿÿL‰…¸ôÿÿt:‹5»®… HPB 1ÿ1Àè—w L‹…¸ôÿÿ1ÿ1ÀH‹°ôÿÿ‹5“®… H`B èsw ‹µÈôÿÿH‹½Àôÿÿèq‘ èL1 é¦ýÿÿA€ …O I‹¿P8 è f A‰Å…À‰„ýÿÿH ¶@ éýÿÿM‹·P8 Ç…ØôÿÿÿÿÿÿÇ…ÜôÿÿÿÿÿÿL‰÷èFz I‰ÄH…À„O ‹5®… H‰Á¿ 1ÀH»Z èÞv €=‹Ùƒ …Q HµØôÿÿH½Üôÿÿº èéë ‰Ã…ÀˆÌ 1ö1ÿè&Y 1ö1ÿI‰ÇèY H‰…ÈôÿÿM…ÿ„” H…À„‹ ‹½ÜôÿÿL‰úL‰öèPò ‰Ã…À…Ý I‹_HdZ H…ÛtDL‰¥ÀôÿÿI‰ÜH‰Ãf „ I‹L$‹5I… H‰Ú1ÿ1Àè)v L‰çè2 I‰ÄH…ÀuÙL‹¥Àôÿÿ‹½ÜôÿÿL‰þèó ‰Ã…Àˆ¼ H‹•Èôÿÿ‹½ØôÿÿL‰öèÅñ …À…b H‹…ÈôÿÿL‹pHÔY M…ötGL‰¥ÀôÿÿM‰ôE‰îA‰ÝH‰ÃI‹L$‹5¼¬… H‰Ú1ÿ1Àèœu L‰çè„1 I‰ÄH…ÀuÙL‹¥ÀôÿÿD‰ëE‰õH‹µÈôÿÿ‹½Øôÿÿèmò …Àx+ƒûþ…ó ƒøþ…ê ‹5e¬… L‰á1ÿ1ÀH_Y è>u ‹½Üôÿÿ…ÿxè?ö÷ÿ‹½Øôÿÿ…ÿˆL è,ö÷ÿéB € A¶OI‹—X8 I¿8 I‹·H8 è±0 H Â> A‰Å…À‰.ûÿÿéÈúÿÿA¶OI‹—P8 I‹·X8 I‹¿H8 èÛ‘ H d> A‰Å…À‰øúÿÿé’úÿÿ @ €:/…èøÿÿH‰×H‰•Èôÿÿè(ð÷ÿH‹•ÈôÿÿH…ÀI‰‡H8 „c AÆG H‰×H‰•Èôÿÿè}ú÷ÿH‹•ÈôÿÿH5³™ H|ýèøÿ…ÀtAÆGƒû„wùÿÿA¾ éyøÿÿ „ E‰ìA÷ÜH |W ‹5!«… HÛ› 1ÿ1Àèýs Hµ@ÿÿÿº€ D‰çéþùÿÿH‹½ÀôÿÿL‰æèJN f. „ A€ „’úÿÿ‹5Óª… 1ÿ1ÀA½êÿÿÿHö= è©s éóùÿÿ @ €=NÖƒ ‹µÈôÿÿH‹½Àôÿÿ„å èA‚ ‰Ã‹µÈôÿÿH‹½Àôÿÿè} èX- …Û‰¯ùÿÿH‹9‚… ‹5gª… 1ÿA‰ÝH W> H› Ç@ 1Àè2s ‰ßº€ Hµ@ÿÿÿ÷ßèê ‹5+ª… A‰ØH”V H‰Á¿ 1Àèþr ‹5 ª… 1ÿ1ÀHz¬ èèr é2ùÿÿHÇ…Èôÿÿ E1ÿL‰ÿèýW H‹½ÈôÿÿèñW L‰çè)ò÷ÿ…Û‰ ùÿÿA‰ÜA‰ÝA÷ÜH Á< é‰þÿÿH¥; 1ÿ1ÀA½êÿÿÿè†r éÐøÿÿ1ÿèÑ H…À„, L‹xH ]< M…ÿu0éªøÿÿ L‰çèP …Àx>L‰çèDó L‰ÿè,. I‰ÇH…À„øÿÿI‹1öè5ô I‰ÄH…ÀtÙL‰öH‰Çè2 …Ày¶I‹O‹5©… H‰Ú1ÿ1Àèøq ëªL‰ÿè W H‹½ÈôÿÿèW L‰çèJñ÷ÿA¼ A½ôÿÿÿé!ÿÿÿ1öH=bU è[j I‰‡P8 L‹=€… I‹—P8 ét÷ÿÿèœ} ‰ÃéþÿÿH ž¸ é$ùÿÿƒøô…†ûÿÿé=üÿÿƒøô… üÿÿé/üÿÿ1Ûé(üÿÿ‹5t¨… H i¸ 1ÿ1ÀHˆU èIq éÑùÿÿèŸ øÿ‹5M¨… ¿ HU D‹ 1ÀD‰ã÷Û‰Ùè q E…ä…Zþÿÿé4ÿÿÿA¼ A½ôÿÿÿéãüÿÿ‹5 ¨… HP: 1ÿ1Àèçp ¹ H¨¶ H‹½ÀôÿÿL‰æA½êÿÿÿèVL ¹ L‰æ1ÿH è@L éúöÿÿA¼ A½êÿÿÿéòýÿÿ‹5¨§… H; 1ÿ1Àè„p ¹ HeÌ ë›èó÷ÿH‹½ÀôÿÿH›9 L‰æ1ÀèùJ ‹µÈôÿÿH‹½ÀôÿÿèWŠ è2* éÝüÿÿff. „ fó úUH‰åAUI‰õ¾`8 ATA‰ü¿ SHƒìdH‹%( H‰EØ1Àè»øÿH‰Ô~… H…À„æ H¸8 è¿1 ‰Ã…À…½ D‰çL‰îE1äèçêÿÿH‹= ~… A‰Å‹G…À~#f D J|'ƒÃIƒÄpè/L H‹=x~… ;_|ãHÇ8 D‰ëèô0 H‹]~… H‹¸H8 èáî÷ÿH‹J~… H‹¸P8 è®d H‹7~… H‹¸X8 èÛÚ H=$~… è 1À…ÛNÃH‹UØdH+%( u HƒÄ[A\A]]Ãf D H=ñ}… èÓ ëËèò÷ÿ»ôÿÿÿë¿f. „ @ ó úUH‰åATSHƒì‹ã}… dH‹%( H‰Eè1À…Òt0H‹Á}… ƒêHXL$Óë @ HƒÃ‹8¾ èøÿH‰ØL9ãuèH‹EèdH+%( u HƒÄ[A\]Ãè‹ñ÷ÿff. „ ó úUH‰åAWI‰ÿAVAUATSHìˆ dH‹%( H‰EÈ1À€=K}… „È A‹G A‹ º H5[À Ç…\ÿÿÿ ‰…Xÿÿÿè øÿHƒø…µ H½Xÿÿÿºÿÿÿÿ¾ è€ñ÷ÿƒø…® A‹G…ÀtKE1öL`ÿÿÿA¼d € 1Ûf D D‰âHcóA‹)ÚLîHcÒèÉý÷ÿ…ÀxAÃûc~ÞAƒÆE9wwÌH‹EÈdH+%( uGHĈ 1À[A\A]A^A_]Ëèyî÷ÿé+ÿÿÿH5¾Q ¿ 1Àè!ÿ÷ÿH5—Q ¿ 1Àèÿ÷ÿèIð÷ÿH5±ø ¿ 1Àèöþ÷ÿf D ó úUº H5E¿ H‰åAWAVI‰þAUATSHì˜ ‹dH‹%( H‰EÈ1ÀA‹FÇ…\ÿÿÿ ‰…Xÿÿÿè¾øÿHƒø…/ H½Xÿÿÿºÿÿÿÿ¾ è>ð÷ÿƒø…ý fo=§! ‹»ƒ ÇEÀSSSS)…`ÿÿÿ)…pÿÿÿ)E€)E)E )E°…À„‡ Ç…Hÿÿÿ A‹FL¥`ÿÿÿ…ÀtnÇ…Lÿÿÿ »d fD‹LÿÿÿE1ÿf D Ic÷H‰ÚC‹|® H)òLæè øÿ…ÀxVAÇAƒÿc~݃…LÿÿÿA‹F‹Lÿÿÿ9Èw¸ƒ…Hÿÿÿ‹Hÿÿÿ9 iºƒ wŽH‹EÈdH+%( u'HĘ 1À[A\A]A^A_]ÃH5'P ¿ 1Àè}ý÷ÿè¸î÷ÿH5 ÷ ¿ 1Àèeý÷ÿH5ÛO ¿ 1ÀèRý÷ÿfó úUE1ÀH "‚ H*"‚ H‰åAWAVAUATSHì dH‹%( H‰EÈ1Àè£U ‹½¹ƒ <€ÁçHÁçè¾ øÿH‰'z… H…À„z €=$z… H‰Ã…® 1Ò¾ ¿ H8ÿÿÿè& øÿ…À…¢ €=ôy… „ H½@ÿÿÿèUþ÷ÿ…À… €=Òy… „ ‹:¹ƒ ‹¼y… …Ò„6 Ç…Ôþÿÿ L5{L„ fn•<ÿÿÿHÿp fn@ÿÿÿH‰…ØþÿÿfbÓfÖ•ðþÿÿèúÿ÷ÿI‰ÇH…À„H HGL„ H‹ØþÿÿLPÿÿÿH‹L‰:H‹ L‰xI‰IG H‰…ÈþÿÿH‰…øþÿÿH…HÿÿÿI‰WH‰àþÿÿH‰…èþÿÿ¿( èÿ÷ÿI‰ÄH…À„Þ I‹€=÷x… M‰&L‰`I‰$M‰t$„¤ H‹½èþÿÿèHý÷ÿ…Àux‹B¸ƒ fn…HÿÿÿfnLÿÿÿ€fbÁÁà€=©x… …ðþÿÿA‰D$AD$uiè4øÿ‰ƒøÿ„‰ …À…£ L‰çèùúÿÿ1ÿè’ö÷ÿfH½8ÿÿÿèÔü÷ÿ…À„^þÿÿ€=Rx… HÁM ¿ H5®M HDð1Àè÷ú÷ÿ € L‰ïèè÷ÿ…À…3 ¿K èFý÷ÿL‰ïH‰ÆèËì÷ÿ…À…) L‰áHyúÿÿL‰îH‰ßè>øÿ…À… L‰ïèÎö÷ÿ‹…LÿÿÿH‹øþÿÿ€=Æw… ‰„ª Hƒ…øþÿÿHƒÃH9àþÿÿ…þÿÿH‹…ØþÿÿH‹àþÿÿL%dûÿÿH@ H‰…øþÿÿH‹…ðþÿÿ€=uw… AÇG I‰G…7 è øÿ‰ƒøÿ„W …À…q L‰ÿèûÿÿ1ÿè`õ÷ÿH‹èþÿÿ1Ò¾ ¿ èHøÿ…À„Lþÿÿé¿þÿÿ ‹½HÿÿÿHƒÃè é÷ÿHƒ…øþÿÿH9àþÿÿ…ÚýÿÿéFÿÿÿ € 1Ò¾ ¿ H@ÿÿÿèðøÿ…À…lþÿÿ€=½v… …ëüÿÿL%´øÿÿ¿ L‰æè·ì÷ÿL‰æ¿ èªì÷ÿ‹¶ƒ ‹†v… …Ò…Êüÿÿ1ÛL¥ÿÿÿ…Àt1f „ ‹½8ÿÿÿº L‰æèm÷÷ÿHƒø…@ ƒÃ9 Bv… wØ1öH½ÿÿÿèjï÷ÿ‹½Dÿÿÿº L‰æè øÿHƒø… ‹v… 1ÛL¥ ÿÿÿ…Àu*ëQ „ L‰çèxâ÷ÿö… ÿÿÿ…d ƒÃ9 Úu… v)€=Õu… H‹Âu… tЉÚL‰æƒÃH‹<Ðè¯ê÷ÿ9 ±u… w×L‰ç1öèÝî÷ÿL‹¥ ÿÿÿH‹(ÿÿÿL+¥ÿÿÿH+ÿÿÿy IƒìHÃ@B ‹ Nh… …É… L5$\ º €=_u… ¿ L- s L‰ñH5m1 IEÍ1ÀèBÿ÷ÿ‹¬´ƒ M‰ð€=.u… MEÅH5*K ¿ 1À ’Ááèÿ÷ÿH‰ØHÁû?L‰áHºÏ÷Sã¥›Ä H5#K ¿ H÷ê1ÀHÁúH)ÚI‰ÐHýJ èÚþ÷ÿH‹=Ãt… L-¬G„ è'å÷ÿH‹= G„ H‹ L9ït& „ H‹GI‰ÜH‰CH‰èýä÷ÿH‰ßH‹M9ìuâH‹=[G„ L-TG„ H‹ L9ït" @ H‹GI‰ÜH‰CH‰èÅä÷ÿH‰ßH‹M9ìuâH‹EÈdH+%( …Ý HÄ 1À[A\A]A^A_]à LmL‰ïèä÷ÿ…À…/ ¿K èBù÷ÿL‰ïH‰ÆèÇè÷ÿ…À…% L‰ùL‰âL‰îH‰ßè>øÿ…À… L‰ïèÎò÷ÿHƒÃH;øþÿÿ…Füÿÿ€=Âs… u$H‹ÈþÿÿIƒÇlf „ ‹;HƒÃè¥å÷ÿI9ßuð‹’s… ƒ…Ôþÿÿ‹ÔþÿÿƒÀ(9 ô²ƒ ‰vs… †òüÿÿH‹ as… éÁùÿÿ @ ƒù…¾ H‰ØHÁû?¿ HºÏ÷Sã¥›Ä H÷êH5€I 1ÀHÁúH‰ÑL‰âH)Ùè+ý÷ÿéLþÿÿH5¤H ¿ 1ÀèÓõ÷ÿH5äH ¿ 1ÀèÀõ÷ÿH5‡H ¿ 1Àèõ÷ÿH5{H ¿ 1Àèšõ÷ÿH5{H ¿ 1Àè‡õ÷ÿH5‚H ¿ 1Àètõ÷ÿH5-H ¿ 1Àèaõ÷ÿH‹=*e… HßH ¾ 1Àèwå÷ÿ¿ èð÷ÿH5cH ¿ 1Àè*õ÷ÿèeæ÷ÿ D UH‰åAWAVAUATSHì Hƒ $ HƒìHL=Lr… dH‹%( H‰EÈ1ÀHcßI‹<ßH…ÿ„± L%r… M‹,ÜM…í„I €="r… …¼ è·ÿ÷ÿA‰ÁLµ ïÿÿº ¹ 1ÀL€O ¾ L‰÷èøÿL‰÷èÕè÷ÿ€=Þq… A‹}(º I‰Ä„„ H5&H 1Àè.ð÷ÿ‰Ç…ÿˆ„ L‰âL‰ö‰½˜ïÿÿècû÷ÿ‹½˜ïÿÿH‰Ãèuã÷ÿA9Ü… 1ÀH‹UÈdH+%( …™ HÄH [A\A]A^A_]à D ¿º 1Àè¤â÷ÿA‰Áé8ÿÿÿ @ H5±G 1Àèªï÷ÿ‰Ç…ÿ‰|ÿÿÿè[ú÷ÿD‹ Aƒø„~ I‹ßH5ó- ¿ 1ÀD‰…˜ïÿÿèàú÷ÿD‹…˜ïÿÿAƒø u è.ä÷ÿ…Àu2¸ÿÿÿÿéVÿÿÿ¾ èfÄ I‰ÜI‰ÅH…À…þÿÿèñù÷ÿD‹ ëN @ H=UG è<ú÷ÿëÀf. „ A‹}(H‰…˜ïÿÿ1Àº H5Ž¨ èòî÷ÿ‰Ç…À‰ÄþÿÿH‹˜ïÿÿD‹I‹ßH5C- ¿ 1ÀD‰…˜ïÿÿè0ú÷ÿD‹…˜ïÿÿAƒø…FÿÿÿL¥ÀïÿÿHÊF ¾ L‰çèS– …À…2ÿÿÿI‹ ßL‰â¿ H5- èäù÷ÿéÿÿÿI‹U H5qF ¿ 1ÀèÈù÷ÿ¸ÿÿÿÿéTþÿÿè¹ã÷ÿf „ ó úUH‰åAUATSH‰ûHƒì‹?dH‹%( H‰EØ1ÀÇEÔ è ýÿÿ…Àˆ— ‹é®ƒ E1äLmÔ…Ò~9f D ‹…ÀuJ‹{º L‰îAƒÄèVð÷ÿ‹{º L‰îèù÷ÿD;%§®ƒ |ÍH‹EØdH+%( uDHƒÄ1À[A\A]]Ë{º L‰îAƒÄèÜø÷ÿ‹{º L‰îèüï÷ÿD9%]®ƒ ƒë´ÆC ëèÕâ÷ÿ D ó úUH‰÷H‰åAUATSHƒìdH‹%( H‰EØ1Àè8Û÷ÿH…À„· ¾, H‰ÇI‰Äèßè÷ÿH‰ÃH…ÀtWÆ L‰çè Û÷ÿH{H‰n… I‰ÅèùÚ÷ÿH‰zn… M…ítRH…ÀtME1íL‰çèÞ÷ÿH‹EØdH+%( u|HƒÄD‰è[A\A]]ÃL‰á¾ 1ÀA½ÿÿÿÿH‹=©`… Hr+ èýà÷ÿë¶H‹ ”`… º ¾ H=Þ AƒÍÿè:ú÷ÿë“H‹ q`… º ¾ H=ŠÞ AƒÍÿèú÷ÿéuÿÿÿè½á÷ÿff. „ fó úUfïÀE1ÀH -‚ HF‚ H‰åAUATSHì˜ dH‹%( H‰EØ1À)E )E°)EÀè·H H}èÎñ÷ÿH}˜èÅñ÷ÿ1öH½pÿÿÿèwæ÷ÿ‹E€=]m… ÇE ÇE¸ ‰E¤‹Eœ‰E¨‹E”‰EÀ‹E˜‰E¼„$ L%]ýÿÿHM 1öH}°L‰âèKú÷ÿHM¸H}ÈL‰â1öè9ú÷ÿH‹}°1öèÎá÷ÿH‹}È1öèÃá÷ÿH}€1öèøå÷ÿL‹e€H‹]ˆL+¥pÿÿÿH+xÿÿÿˆ¬ H‹=¥l… è H‹=©l… èôÜ÷ÿH‹=•l… èøÁ H‹=™l… èÜÜ÷ÿ€}¬ uQ€}Ä uK‹ :_… …É„’ ƒù…È H‰ØHÁû?¿ HºÏ÷Sã¥›Ä H÷êH5zB 1ÀHÁúH)ÚH‰ÑL‰âè%ö÷ÿH‹EØdH+%( …¥ HĘ 1À[A\A]]ÃfIƒìHÃ@B éDÿÿÿè‹ô÷ÿA‰Ä…À… H} è'üÿÿ1ÿèðé÷ÿ€=ék… HwR H ni ‹-«ƒ HDÈH52) ¿ 1ÀMiì@B è—õ÷ÿH‰ØL‰á¿ HºÏ÷Sã¥›Ä H5YB H÷êH‰ØHÁø?HÁúH)Â1ÀI‰ÐH|A èYõ÷ÿI݈ fïÉòI*ÍfïÒf(Á¿ ¸ ò*¥ªƒ H5 B òXÿÿÿò^Âèõ÷ÿfïÀ¿ 1Àò*zªƒ òXÿÿÿò^ ’‘! H5óA ò^Áò,ÐèÞô÷ÿé´þÿÿf „ H}¸èûÿÿHµlÿÿÿ1ÒD‰çèöñ÷ÿéÞýÿÿL‰èAƒåfïÉHÑèL èòH*ÈòXÉéJÿÿÿH‹=]… HÏ@ ¾ 1ÀègÝ÷ÿ¿ èè÷ÿèhÞ÷ÿ „ ó úUE1ÀH ‚ Hš‚ H‰åAWAVL½pÿÿÿAULPÿÿÿATSHì¸ dH‹%( H‰EÈ1ÀèeE 1öH½@ÿÿÿè7ã÷ÿ1É1ÒE1À¾ ¿& 1Àè/ð÷ÿL‰éº H¸ º H‰…xÿÿÿ¾ H¸ À¿= H‰E€H¸ ÿH‰Eˆ¸ f‰…Pÿÿÿ1ÀHÇ…pÿÿÿ L‰½XÿÿÿèûÚ÷ÿ…Àˆ{ A‰Äèò÷ÿ‰…(ÿÿÿ…Àˆý „ €=i… …š 1ÛHƒ=Шƒ A¾ !PÀ„– @ fïÀ1ÀL‰úL‰öA)D‰çA)GA)G A)G0A)G@è´×÷ÿ…À…‰ ‹U€úº …g H‹…pÿÿÿL‰ê¾!ÀD‰çHÇ…XÿÿÿÿÿÿH‰…Pÿÿÿ1ÀHÇ…`ÿÿÿ èg×÷ÿ…À… HƒÃH; 4¨ƒ ‚nÿÿÿ‹(ÿÿÿ¾ ‰ßèüí÷ÿ1ÒHµ<ÿÿÿ‰ßèÌï÷ÿ9Ø…, ‹•<ÿÿÿ‰ÐƒàƒÀ<ŽS ‰Ðƒàƒø …E 1öL‰ïè†á÷ÿL‹¥PÿÿÿH‹XÿÿÿL+¥@ÿÿÿH+Hÿÿÿˆ¬ ‹ þZ… …É„ž ƒù…Þ H‰ØHÁû?¿ HºÏ÷Sã¥›Ä H÷êH5>> 1ÀHÁúH‰ÑL‰âH)Ùèéñ÷ÿH‹EÈdH+%( …y Hĸ 1À[A\A]A^A_]Ãf1É1Àº ¾!@D‰çèJÖ÷ÿ…À„HþÿÿH5#& ¿ 1ÀèOê÷ÿ € H‹§ƒ H5ÿ> ¿ 1ÀMiì@B ègñ÷ÿH‰ØL‰á¿ HºÏ÷Sã¥›Ä H5)> H÷êH‰ØHÁø?HÁúH)Â1ÀI‰ÐHL= è)ñ÷ÿI݈þ H‹™¦ƒ fïÉòI*ÍH…Àˆ fïÀòH*Àf(Ñ¿ H5å= ¸ ò^Ðò(ÿÿÿf(ÂèÔð÷ÿH‹M¦ƒ ò(ÿÿÿH…Àˆâ fïÀòH*Àò^ K! ò^ÁH5¨= ¿ 1Àò,Ðèð÷ÿé¢þÿÿ ‹ RY… IƒìHÃ@B …É…Iþÿÿéâþÿÿf. „ E1À1É1Ò1À¾ ¿ èˆì÷ÿ…À…„ 1À¿º è¤×÷ÿH=ÿÿÿtì¿ è‚ï÷ÿL‰èAƒåfïÉHÑèL èòH*ÈH‹…¥ƒ òXÉH…À‰ñþÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéÜþÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀé ÿÿÿH5$ ¿ 1Àèiè÷ÿH5z$ ¿ 1ÀèVè÷ÿH5Ñ< ¿ 1Àèó×÷ÿH54$ ¿ 1Àè0è÷ÿH5º¯ ¿ 1Àè è÷ÿèXÙ÷ÿ‹•(ÿÿÿH5¤< ¿ 1Àèÿç÷ÿH‹=ÈW… H}; ¾ 1ÀèØ÷ÿ¿ è;ã÷ÿH5€< ¿ 1Àèx×÷ÿH59# ¿ 1Àèµç÷ÿ D ó úUE1ÀH Q‚ Hj‚ H‰åAUATSHƒìHdH‹%( H‰EØ1Àè @ H}°1öèßÝ÷ÿ‹1¤ƒ …À~1Û èkõ÷ÿƒÃ; ¤ƒ |ðH}À1öèµÝ÷ÿL‹eÀH‹]ÈL+e°H+]¸y IƒìHÃ@B ‹ 2W… …Ét^ƒù…T H‰ØHÁû?¿ HºÏ÷Sã¥›Ä H÷êH5v: 1ÀHÁúH‰ÑL‰âH)Ùè!î÷ÿH‹EØdH+%( …1 HƒÄH1À[A\A]]Ë‚£ƒ H ; H5£; 1À¿ Miì@B èÙí÷ÿH‰ØL‰á¿ HºÏ÷Sã¥›Ä H5›: H÷êH‰ØHÁø?HÁúH)Â1ÀI‰ÐH¾9 è›í÷ÿIÝxvfïÉòI*ÍfïÒf(Á¿ ¸ ò*û¢ƒ H5c: òM¨ò^Âè^í÷ÿfïÀòM¨1Àò*Ó¢ƒ ò^ ã‰! ¿ H5; ò^Áò,Ðè*í÷ÿéÿÿÿ D L‰èAƒåfïÉHÑèL èòH*ÈòXÉétÿÿÿH‹=ŠU… H?9 ¾ 1Àè×Õ÷ÿ¿ èýà÷ÿèØÖ÷ÿ „ ó úUE1ÀH 1‚ HJ‚ H‰åAUATSHƒìHdH‹%( H‰EØ1Àèê= H}°1öè¿Û÷ÿ‹¢ƒ …À~1Û 1ÿƒÃè>ó÷ÿ; ø¡ƒ |îH}À1öè“Û÷ÿL‹eÀH‹]ÈL+e°H+]¸y IƒìHÃ@B ‹ U… …Étdƒù…Z H‰ØHÁû?¿ HºÏ÷Sã¥›Ä H÷êH5T8 1ÀHÁúH‰ÑL‰âH)Ùèÿë÷ÿH‹EØdH+%( …7 HƒÄH1À[A\A]]à € ‹Z¡ƒ H «9 H5{9 1À¿ Miì@B è±ë÷ÿH‰ØL‰á¿ HºÏ÷Sã¥›Ä H5s8 H÷êH‰ØHÁø?HÁúH)Â1ÀI‰ÐH–7 èsë÷ÿIÝxvfïÉòI*ÍfïÒf(Á¿ ¸ ò*Ó ƒ H5;8 òM¨ò^Âè6ë÷ÿfïÀòM¨1Àò*« ƒ ò^ »‡! ¿ H5ß8 ò^Áò,Ðèë÷ÿéþþÿÿ D L‰èAƒåfïÉHÑèL èòH*ÈòXÉétÿÿÿH‹=bS… H7 ¾ 1Àè¯Ó÷ÿ¿ èÕÞ÷ÿè°Ô÷ÿó úUE1ÀH ‚ H* ‚ H‰åAUATSHƒìHdH‹%( H‰EØ1ÀèÊ; H}°1öèŸÙ÷ÿ‹ñŸƒ …À~O1Ûèþè÷ÿ‰Ç…Àˆã u 1ÿèkÞ÷ÿ 1Ò1öèç÷ÿ…Àˆí û' tƒÃ; ®Ÿƒ |Áë fÇžŸƒ ' H}À1öè;Ù÷ÿL‹eÀH‹]ÈL+e°H+]¸ˆ ‹ ¿R… …É… ‹iŸƒ H h5 H5Š7 1À¿ Miì@B èÀé÷ÿH‰ØL‰á¿ HºÏ÷Sã¥›Ä H5‚6 H÷êH‰ØHÁø?HÁúH)Â1ÀI‰ÐH¥5 è‚é÷ÿI݈é fïÉòI*ÍfïÒf(Á¿ ¸ ò*Þžƒ H5F6 òM¨ò^ÂèAé÷ÿfïÀòM¨1Àò*¶žƒ ò^ Æ…! ¿ H5ê6 ò^Áò,Ðè é÷ÿH‹EØdH+%( …û HƒÄH1À[A\A]]à D IƒìHÃ@B éãþÿÿ „ ƒù…¤ H‰ØHÁû?¿ HºÏ÷Sã¥›Ä H÷êH5è4 1ÀHÁúH‰ÑL‰âH)Ùè“è÷ÿë„L‰èAƒåfïÉHÑèL èòH*ÈòXÉéÿÿÿH‹ úP… º ¾ H=C6 è¤ê÷ÿ¿ èjÜ÷ÿH‹ ÓP… º ¾ H=)6 è}ê÷ÿ¿ èCÜ÷ÿH‹=¬P… Ha4 ¾ 1ÀèùÐ÷ÿ¿ è Ü÷ÿèúÑ÷ÿf. „ ó úUE1ÀH Q ‚ Hj ‚ H‰åAUATSHƒìXdH‹%( H‰EØ1Àè 9 H} 1öèßÖ÷ÿ‹1ƒ …À~d1ÛL%£5 ëf. „ ƒÃ; ƒ }DL‰eÀHÇEÈ èæ÷ÿ‰Ç…Àˆ „Ú 1Ò1öè›ä÷ÿ…Àˆ¢ û' u»ÇÉœƒ ' H}°1öèfÖ÷ÿL‹e°H‹]¸L+e H+]¨y IƒìHÃ@B ‹ ãO… …Ét_ƒù…Ø H‰ØHÁû?¿ HºÏ÷Sã¥›Ä H÷êH5'3 1ÀHÁúH‰ÑL‰âH)ÙèÒæ÷ÿH‹EØdH+%( …µ HƒÄX1À[A\A]]Ãf‹2œƒ H Í4 H5S4 1À¿ Miì@B è‰æ÷ÿH‰ØL‰á¿ HºÏ÷Sã¥›Ä H5K3 H÷êH‰ØHÁø?HÁúH)Â1ÀI‰ÐHn2 èKæ÷ÿIÝxvfïÉòI*ÍfïÒf(Á¿ ¸ ò*«›ƒ H53 òM˜ò^Âèæ÷ÿfïÀòM˜1Àò*ƒ›ƒ ò^ “‚! ¿ H5·3 ò^Áò,ÐèÚå÷ÿéÿÿÿ D L‰èAƒåfïÉHÑèL èòH*ÈòXÉétÿÿÿH‹ :N… º ¾ H=3 èäç÷ÿ¿ èªÙ÷ÿHuÀ1ÒL‰çè¬å÷ÿº ¾ H‹ ûM… H=u3 è¯ç÷ÿ¿ èuÙ÷ÿH‹ ÞM… º ¾ H='3 èˆç÷ÿ¿ èNÙ÷ÿH‹=·M… Hl1 ¾ 1ÀèÎ÷ÿ¿ è*Ù÷ÿèÏ÷ÿ D ó úUH‰òH‰åAVAUI‰ÍATI‰ô¾ÿÿÿÿSHƒì0L‹wH‰ÏdH‹%( H‰EØ1ÀAÿÖH}°1öèëÓ÷ÿ‹Ašƒ …À~ 1Û € ‰ÞL‰âL‰ïƒÃAÿÖ9 šƒ êH}À1öè·Ó÷ÿH‹UÀH‹EÈH+U°H+E¸y HƒêH@B fïÀò*뙃 M…äxRfïÉòI*ÌòYÁfïÒfïÉòH*ÒòH*Èò^ Ó€! òXÊò^ÁH‹EØdH+%( u0HƒÄ0[A\A]A^]à € L‰áAƒäfïÉHÑéL áòH*ÉòXÉë›èçÍ÷ÿ € ó úUH‰åAWAVI‰ÎAUI‰ÕH‰òATI‰ô1öSHƒì8L‹L‰ïdH‹%( H‰EÈ1Àè¢Î÷ÿL‰âL‰îL‰÷Aÿ×H} 1öè»Ò÷ÿ‹™ƒ …À~ 1Û € L‰âL‰îL‰÷ƒÃAÿ×9  éH}°1öè†Ò÷ÿH‹U°H‹E¸H+U H+E¨y HƒêH@B fïÀò*º˜ƒ M…äxQfïÉòI*ÌòYÁfïÒfïÉòH*ÒòH*Èò^ ¢! òXÊò^ÁH‹EÈdH+%( u/HƒÄ8[A\A]A^A_]à @ L‰áAƒäfïÉHÑéL áòH*ÉòXÉëœè·Ì÷ÿ € ó úUH‰åAWAVAUI‰ÍATI‰ÔH‰òSH‰ó1öHƒì(L‹wL‰çdH‹%( H‰EÈ1ÀèrÍ÷ÿH‰ÚL‰æL‰ïAÿÖHEÀ‹=Y… º H‰ÆH‰E°è[Ù÷ÿH‹EÀH‰E¸‹É—ƒ …À~"E1ÿf D H‰ÚL‰æL‰ïAƒÇAÿÖD9=¥—ƒ çH‹u°‹=ÅX… º èÙ÷ÿH‹EÀH+E¸H‹UÈdH+%( uHƒÄ([A\A]A^A_]ÃèØË÷ÿ „ ó úUH‰òH‰åAWAVLuÀAUATI‰ÌSH‰ó¾ÿÿÿÿHƒì(L‹oH‰ÏdH‹%( H‰EÈ1ÀAÿÕ‹=BX… º L‰öèØ÷ÿH‹EÀH‰E¸‹û–ƒ …À~$E1ÿ „ D‰þH‰ÚL‰çAƒÇAÿÕD9=Õ–ƒ ç‹=ùW… º L‰öèDØ÷ÿH‹EÀH+E¸H‹UÈdH+%( uHƒÄ([A\A]A^A_]Ãè Ë÷ÿf „ UHcöH‰åAWAVAUI‰ÕHvATSH‰ûHƒì(òE¸dH‹%( H‰EÈ1ÀH‹L‰ïL<ÐèSñ I‹OI‹H5/ I‰Ä¿ 1Àè¢à÷ÿM…ä„e E1ö€{ …D ‹VI… …À„n €=3W… L‰áL‰òL‰îL‰ÿ… ÿS‹,I… 1À…Ò„ ƒúu=€=W… „P H…Àˆ¿ fïÀòH*À¿ ¸ ò^E¸H5ë. èà÷ÿ L‰÷èhÆ÷ÿH‹EÈdH+%( … HƒÄ(L‰ç[A\A]A^A_]é?Æ÷ÿ € ÿS‹ŸH… fïÀ…Ò…qÿÿÿ€=xV… …æ ò ^|! f/ȇ ò d|! òô{! f(ÈòYÊf/؇‚ ò J|! òYÊf/؆ f(Á¿ ¸ H5 . èRß÷ÿé=ÿÿÿ D L‰ïèÔï I‰ÆH…À…¨þÿÿH‹%(„ H5† ¿ 1ÀE1öèß÷ÿéÿÿÿfH‹(„ H5h- ¿ 1ÀèöÞ÷ÿésþÿÿH5¼- ¿ ¸ èÚÞ÷ÿéÅþÿÿ D H…ÀˆŸ fïÀòH*À¿ ¸ ò^E¸H5'- è£Þ÷ÿéŽþÿÿf D H5$- ¿ ¸ è‚Þ÷ÿémþÿÿ D H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀé,þÿÿf. „ òYÊ¿ ¸ H5ÿ, f(Áè2Þ÷ÿé þÿÿ D H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéLÿÿÿf. „ f(Á¿ ¸ H5, èæÝ÷ÿéÑýÿÿèÜÇ÷ÿff. „ UE1ÀH‰åAWAVAUI‰ÕATSHƒì(H‹JH ‚ dH‹%( H‰EÈ1Àèê. €=OT… tAèœ H‰ÃèDá÷ÿI‰ÙA¸ÿÿÿÿ¹ÿÿÿÿ‰ÂH5S… ¿* 1ÀèÑÄ÷ÿ‰T… A‰Ä…ÀˆÐ H‹=A&„ è4 fïÉò* Ä’ƒ I‰ÇH…ÀˆÜ fïÀòH*ÀòYÈòM°M…ÿŽì L‹5ú%„ A€>a„ I‹] ÇE¼ H‹;HƒÃH…ÿ…¹ D H5á L‰÷è‘Ö÷ÿ…Àt-A€>huA€~ t L‰òH5Ÿ+ ¿ 1ÀèªÜ÷ÿf. „ H=˜+ » L%¡+ è8Ü÷ÿI‹E H‹H…Òt* @ H‹HL‰æ¿ 1ÀèeÜ÷ÿI‹E HØHƒÃH‹H…ÒuÚA¼ ë@f. „ H‹;HƒÃƒE¼H…ÿ„LÿÿÿL‰öèäÕ÷ÿA‰Ä…ÀuÝòE°‹u¼L‰úL‰ïè ûÿÿH‹EÈdH+%( …þ HƒÄ(D‰à[A\A]A^A_]à D A€~l…ÕþÿÿE¶fAƒìl…ÆþÿÿI‹E Hƒ8 t²E1ö» @ òE°D‰öL‰úL‰ïAƒÆè™úÿÿI‹E H‹HƒÃH…ÀuØéyÿÿÿ èËÚ÷ÿƒ8&„~ H‹ ûC… º ¾ H=2 è¥Ý÷ÿéFÿÿÿL‰úHÑèfïÀƒâH ÐòH*ÀòXÀòYÈòM°M…ÿþÿÿH‹ $„ H‹=§C… Hè) 1À¾ A¼ èîÃ÷ÿéïþÿÿèôÄ÷ÿ‹5òx… H‡ ¿ 1ÀAƒÌÿèÇA é`ÿÿÿfó úUH øÿÿfHnÁH‰åHƒì0dH‹%( H‰EøH´$… HUÐÆEðH‰EÐH±öÿÿfHnÈHåý flÁH‰EèEØè¤üÿÿH‹UødH+%( uÉÃè^Ä÷ÿff. „ ó úUH tøÿÿfHnÁH‰åHƒì0dH‹%( H‰Eø1ÀH²Xƒ HUÐHÇEð H‰EÐH õÿÿfHnÈHOý flÁH‰EèEØè üÿÿH‹UødH+%( uÉÃèØÃ÷ÿ „ ó úU1öH=¢P… H‰åHƒìdH‹%( H‰Eø1ÀÆ¡Q… èÐÈ÷ÿfoxP… fû€P… fo ({! Ð)NP… fH~ÐfÔÈH…Ày) 9P… H‹EødH+%( uÉÃèSÃ÷ÿ ó úUH‰åAWAVI‰þAUL-Q… ATSHƒìL‹gL‰ïdH‹%( H‰EÈ1Àè–I ƒ-ÇP… „Ù L‰îH=P… L= èÃM L‰ïèÛI ‹…Žƒ D …À„œ 1ÛL-_Žƒ € HƒìI‹V‰ØE1Éj E1À¹Ò ¿Ê H4‚‹šP… 1Àè À÷ÿA€} ZYu…Àt èÙ×÷ÿƒ8 t L‰ÿ1Àèz×÷ÿ‹Žƒ ƒÃIƒÄ9Øw¡€=^P… t€M‰fH‹EÈdH+%( u.HeØ1À[A\A]A^A_]À=1P… uÓëþH=yO… èdM éÿÿÿèÂ÷ÿf. „ ó úUE1ÀH‰åAWAVAUL-hý ATL%?ý L‰êSL‰áHìø dH‹%( H‰EÈ1Àè ) …À… è_ H‰…èþÿÿH…À„Æ L¥0ÿÿÿ1À¹ L‰çóH«H½8ÿÿÿèpÊ÷ÿ1ÒL‰æ¿ H¯ýÿÿH‰…0ÿÿÿèÓÏ÷ÿ€=þŒƒ … D‹%ûŒƒ E…ä„ï D‰ç¾ èùÑ÷ÿH‰…àþÿÿH…À„O €=ÃŒƒ D‹5ÃŒƒ H r& „^ D‹-·Œƒ L½ðþÿÿèËÚ÷ÿHƒìI‰ÙD‰áAVE‰è‰ÂH5« ¿ 1ÀèçÖ÷ÿfïÀH=¬N… HÇqN… )ZN… forv! cN… èVD H=ÿM… èšH H=³M… èŽH ‹4Œƒ L‰ÿ‰GN… èz¼÷ÿ1öH=qM… è¬Å÷ÿH‹½èþÿÿèˆ HcØH‰ßHƒÃ?è1Í÷ÿD‹ ö‹ƒ HÁë_L,Ý I‰ÆAX1ÛE…É„Ê D A‰Ü‹=Ï‹ƒ ¾ IÁäL¥àþÿÿA‰ $èÆÐ÷ÿI‰D$H…À„ L‰ê1öL‰÷èûÀ÷ÿH‹½èþÿÿ脇 1ÒH‹½èþÿÿA‰À‰ØA÷ð‰Öè"‡ ‰ÁH˜H‰ÂHÁêL9êsHÁèº HÓâI ÆL‰òL‰îL‰ÿèÙÙ÷ÿ…À…œ I|$L‰áHBüÿÿL‰þèÚØ÷ÿ…À…b ƒÃ9 ‹ƒ ‡;ÿÿÿL‰÷è˼÷ÿL‰ÿèSÊ÷ÿH=,M… è×E ‹5 M… …öt" D H5M… H=ŠL… èJ ‹ çL… …ÉuãH=4L… èÏJ H=èL… èF ‹=¥Šƒ è8Ø÷ÿ1öH=ßK… ÆôL… è#Ä÷ÿfoËK… fûÓK… fo {v! Ð)¡K… fH~ÐfÔÈH…Ày) ŒK… ‹RŠƒ L‹¥àþÿÿ1Û…Òt.f „ ‰Ø1öHÁàI‹|è~¿÷ÿ…À…¯ ƒÃ9 Šƒ wÛH=ÄK… 1ÛL%ûK… èÆH H=oK… L5艃 è³H H= L… èWD ‹Ý‰ƒ …ÀuAé¸ „ ƒêM‰ùH5[ 1ÀL‘¿ D‰ÒèÔ÷ÿI}ƒÃè»ä 9 š‰ƒ v|HÅJ… A‰ÝE1ÿH‹IÁåLàþÿÿH…É~ I‹E1ÒH÷ñI‰ÇL‰þL‰çè%Ç A€> u¯‹Y‰ƒ I‹ME‹U ƒú…xÿÿÿM‰øD‰ÒH5« 1À¿ èÓ÷ÿézÿÿÿf. „ L‰çè˜Ç ò ¸o! f/ÁƒÆ òL,èL‰çè¹Ç H‹ "J… M…íˆÁ fïÉòI*Íè;È A‰ØL‰é¿ €=¹ˆƒ HŸs H· HDÐH5€ ¸ èÓ÷ÿH‹½àþÿÿèZ¹÷ÿH‹½èþÿÿèN¹÷ÿH‹EÈdH+%( …" HeØ1À[A\A]A^A_]Ãf. „ Ç®J… € H " éŒûÿÿf. „ ò\ÁòL,èIºý?é,ÿÿÿ D L‰èL‰êfïÉHÑèƒâH ÐòH*ÈòXÉé'ÿÿÿH‹½èþÿÿèðƒ ‰ñ‡ƒ A‰Äé÷úÿÿ¿ è3Æ÷ÿ…À„ÕúÿÿH5‘! ¿ 1ÀèèÊ÷ÿ „ L‰÷èx¹÷ÿH5“! ¿ 1ÀèÅÊ÷ÿL‰÷è]¹÷ÿH5\! ¿ 1ÀèªÊ÷ÿH5! ¿ 1Àè—Ê÷ÿH5a! ¿ 1Àè„Ê÷ÿL‰îL‰çè è´»÷ÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀÆæJ… H‹EødH+%( uÉÃèx»÷ÿ „ ó úUH‰åATL%J… SL‰çHƒìdH‹%( H‰Eè1ÀèÃA ƒ-PI… tXL‰æH=àI… H ‘J… èôE L‰çè B D‹%%I… D Hƒì1ÉD‰âE1Éj E1ÀH‰Þ¿Ê 1Àè`¸÷ÿZYƒøtÙ1ÿè²À÷ÿH=ËI… èF ëš @ ó úUE1ÀH‰åAWAVAUL-èø ATL%¿ø L‰êSL‰áHì dH‹%( H‰EÈ1ÀèÝ! …À…± è z I‰ÇH…À„ L¥0ÿÿÿ1À¹ L‰çóH«H½8ÿÿÿè4Ã÷ÿ1ÒL‰æ¿ H“þÿÿH‰…0ÿÿÿè—È÷ÿ€=â…ƒ …Ð D‹%ß…ƒ E…䄪 D‰ç¾ è½Ê÷ÿH‰fI… H…À„ €=§…ƒ D‹-³…ƒ H 6 „I èÓ÷ÿHƒìI‰ØD‰áAU‰ÂL 0I… ¿ H5< 1ÀèµÏ÷ÿfïÉfoYo! H=ÒH… ) ËG… ÜG… ) ýG… H… HÇ»G… HÇðG… è = H=TH… èOA H=H… èCA D‹ ¼qƒ AYÇ…Äþÿÿ AZE…Û„² D €=H… … H‹|H… L‰ÿL¥ðþÿÿH‰…Èþÿÿ蛀 ‹¼„ƒ HcØH‰ß‰G… HƒÃ?è»Å÷ÿD‹ „ƒ HÁëL,Ý I‰Æ1ÛE…À„® f. „ L‰ç訴÷ÿL‰ê1öL‰÷諹÷ÿL‰ÿè8€ 1ÒL‰ÿA‰À‰ØA÷ð‰ÖèÚ ‰ÁH˜H‰ÂHÁêI9ÕvHÁèº HÓâI ÆL‰òL‰îL‰çè‘Ò÷ÿ…À…D H‹Èþÿÿ‰ØHÙüÿÿL‰æH<Á1Éè‹Ñ÷ÿ…À… L‰çƒÃèÃ÷ÿ; Þƒƒ ‚\ÿÿÿL‰÷ètµ÷ÿH==G… èˆ> ‹=F… …ÿt#f D H5!G… H=ÚF… èµB ‹5óE… …öuãH=„F… E1äè|C H=õF… è°> ¿ † èVÏ÷ÿH½Ðþÿÿ1öèؼ÷ÿD‹5]ƒƒ E…ötD‹ ¦E… E1öƒËHƒì‹ Jƒƒ E1ÉE1Àj ‰Ú1ÀH5ÛF… ¿Ê èÙ´÷ÿZYAÆD95ƒƒ uËE‰ô1öH½àþÿÿL-xE… ès¼÷ÿH‹èþÿÿL‰æL‰ïH+ØþÿÿL%˜E… Hƒ@B HHØèxÀ L‰çH‰ÞèmÀ €=¶‚ƒ „( ‹¶‚ƒ 1Û…Àt+ @ H‹IF… ‰Ø1öH‹<ÂèÌ·÷ÿ…À…Ú ƒÃ9 ‡‚ƒ wÙƒ…Äþÿÿ‹…Äþÿÿ9&oƒ ‡€ýÿÿH=™E… èA H=ME… èø@ H=ÁE… èœ< L‰çè¤À L‰çfH~Ãè×À L‰ïò…Èþÿÿè‡À ò•ÈþÿÿfHnËfI~Äf(ÂèLÁ fInÜ‹ ýƒ H5 òH,Óf(È¿ ¸ fHnÃò^jh! èÌ÷ÿH‹=nE… èi²÷ÿL‰ÿèct H‹EÈdH+%( …% HeØ1À[A\A]A^A_]à D ‹…ÄþÿÿfïÀD‰ñ¿ D‹{ƒ H5È òH*ÃP¸ ò^óg! èžË÷ÿé™þÿÿÇŸC… € H Ý é¡ûÿÿL%ìC… L-¥C… éÀþÿÿL‰ÿèý| ‰ ƒ A‰Äé@ûÿÿ¿ è@¿÷ÿ…À„ ûÿÿH5ž ¿ 1ÀèõÃ÷ÿ D L‰÷舲÷ÿH5£ ¿ 1ÀèÕÃ÷ÿL‰÷èm²÷ÿH5l ¿ 1ÀèºÃ÷ÿH5„ ¿ 1Àè§Ã÷ÿH5~ ¿ 1Àè”Ã÷ÿL‰îL‰çè) èÄ´÷ÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀÆ–E… H‹EødH+%( uÉÃ舴÷ÿ „ ó úUH‰åATL%?E… SL‰çHƒìdH‹%( H‰Eè1ÀèÓ: ƒ-ÜC… tXL‰æH=D… H AE… è? L‰çè ; D‹%±C… D Hƒì1ÉD‰âE1Éj E1ÀH‰Þ¿Ê 1Àèp±÷ÿZYƒøtÙ1ÿè¹÷ÿH={D… è&? ëš @ ó úUH‰åATSH‰ûH=ûC… Hƒì0dH‹%( H‰Eè1ÀèCÁ÷ÿH}À1öèظ÷ÿHƒìE1ÉE1Àj D‹%aƒ ¿Ê 1À‹C… H5‰D… D‰áƒÊèæ°÷ÿZY‰CA9Ät‰ÆD‰âH=ð 1Àè9¶÷ÿH}Ð1öè~¸÷ÿfoEÐfûEÀfo Üj! ÐCfH~ÐfÔÈH…ÀyK1ÿèì¸÷ÿff. „ ó úUE1ÀH‰åAWAVAUL-ˆó ATL%_ó L‰êSL‰áHìh dH‹%( H‰EÈ1Àè …À…Ý L¥0ÿÿÿ1À¹ L‰çóH«H½8ÿÿÿè…»÷ÿ1ÒL‰æ¿ HÔýÿÿH‰…0ÿÿÿèèÀ÷ÿ€=óA… …Î èr I‰ÇH…À„ª D‹%ßA… E…ä„í ‹ ØA… …Ût D9ã†Ç D‰%ÄA… D‰ãA½ D‰ç¾ D‰-ô}ƒ èÓÂ÷ÿH‰ C… H…À„S €=}A… L5S „< èºË÷ÿAUM‰ðD‰áS‰ÂL ðB… ¿ H5” 1ÀèÕÇ÷ÿfïÀfo5yg! H=’B… )kA… 5|A… )A… 5®A… HÇ[A… HÇA… è+5 H=B… èo9 H=ÈA… èc9 ‹ Ýiƒ AZÇ…|þÿÿ A[…Û„- € €=AB… … ‹=Á@… ¾ èãÁ÷ÿH‰…€þÿÿH…À„c H‹ B… L‰ÿL¥ðþÿÿH‰…ˆþÿÿè›x ‹|@… HcØH‰ß‰„@… HƒÃ?軽÷ÿD‹ `@… HÁëL,Ý I‰Æ1ÛE…É„® f. „ L‰ç訬÷ÿL‰ê1öL‰÷諱÷ÿL‰ÿè8x 1ÒL‰ÿA‰À‰ØA÷ð‰ÖèÚw ‰ÁH˜H‰ÂHÁêI9ÕvHÁèº HÓâI ÆL‰òL‰îL‰çè‘Ê÷ÿ…À… H‹ˆþÿÿ‰ØHÉûÿÿL‰æH<Á1Éè‹É÷ÿ…À… L‰çƒÃè»÷ÿ; ž?… ‚\ÿÿÿL‰÷èt÷ÿH=Ý@… èˆ6 D‹‘?… E…Àt! @ H5Á@… H=z@… èµ: ‹5o?… …öuãH=$@… 1Ûè}; H=–@… è±6 ¿ † èWÇ÷ÿL‰ç蟫÷ÿ1öL‰çèõ½÷ÿ‹#?… H=È?… 1öPèί÷ÿ‹= ?… L‹€þÿÿ…ÿt3 D ‰ßHûÿÿL‰æHÁçLïH‰ùèÈ÷ÿ…À…G ƒÃ; Ð>… rÒH=s?… 1Ûè̼÷ÿ‹ º>… L‹€þÿÿ…Ét( ‰Ø1öHÁàI‹| è°÷ÿ…À…· ƒÃ; ‰>… rÛH=,?… 1Ûè%Á÷ÿL‰çèݹ÷ÿ‹c>… …Òt* H‹Ù?… ‰Ø1öH‹<Â輯÷ÿ…À…m ƒÃ9 7>… wÙ‹7>… L‹µ€þÿÿE1íL%R>… …À„r f. „ D‰ëH=v>… AƒÅHÁãLóH‹sèÒ· ‹sL‰çèÇ· ‹å=… A9År̃…|þÿÿ€=¾=… „ H‹½€þÿÿ蜪÷ÿ‹…|þÿÿ9 fƒ ‡ÚüÿÿH=³>… L% >… èw8 H=`>… èk8 H=Ô>… è4 L‰çè¸ L‰çfH~ÃèJ¸ H=“=… ò…ˆþÿÿèö· ò•ˆþÿÿfHnËfI~Äf(Â軸 fInô‹ ,=… H5Éÿ òH,Öf(È¿ ¸ fHnÃò^Ù_! è„Ã÷ÿH‹=}>… èØ©÷ÿL‰ÿèÒk H‹EÈdH+%( …“ HeØ1À[A\A]A^A_]à @ fo%ðb! fïÀHÇ…Ðþÿÿ HÇ… þÿÿ )…Àþÿÿ¥Øþÿÿ)…þÿÿ¥¨þÿÿ…À„% E1íL‰½ˆþÿÿLµþÿÿL¥ÀþÿÿE‰ïL‹€þÿÿD‰ûL‰÷AƒÇHÁãLëH‹sè&¶ ‹sL‰çè¶ D;=8<… rÒL‹½ˆþÿÿL‰÷èö L‰÷fH~Ãèö¶ L‰çò…ˆþÿÿ覶 ò•ˆþÿÿfHnËfI~Äf(Âèk· fInÜD‹Û;… ‹•|þÿÿòH,Ëf(È¿ ¸ H5§þ fHnÃò^‚^! è-Â÷ÿéàýÿÿƒ…|þÿÿ€=Š;… …Ìýÿÿfo=¼a! fïÀHÇ…Ðþÿÿ Lµþÿÿ)…ÀþÿÿL¥ÀþÿÿHÇ… þÿÿ ½Øþÿÿ)…þÿÿ½¨þÿÿéÿÿÿÇE;… € L5 é®ùÿÿ¿ 蓵÷ÿ…À„ ùÿÿH5ñ ¿ 1ÀèHº÷ÿ „ D‰à1Ò÷ó…ÒuzA‰Åé6ùÿÿH‰Çèúr ‰Û:… A‰ÄéýøÿÿH5á ¿ 1Àèº÷ÿL‰÷蜨÷ÿH5› ¿ 1Àèé¹÷ÿL‰÷è¨÷ÿH5œ ¿ 1Àèι÷ÿH5‰ ¿ 1À軹÷ÿH5Þ ¿ 1ÀèX©÷ÿL‰îL‰çè= LµþÿÿL¥Àþÿÿé þÿÿèŪ÷ÿ D H5W ¿ 1Àèm¹÷ÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀÆÖ<… H‹EødH+%( uÉÃèhª÷ÿ „ ó úUH‰åAVAUATL%{<… SL‰çHƒìdH‹%( H‰EØ1Àè¯0 ƒ-<;… „ú L‰æH=È;… L5áuƒ èÜ4 L‰çH n<… L-c<… èæ0 f D €=½uƒ D‹%ò:… uhHƒìE1À¿Ê E1Éj 1ÉD‰âH‰Þ1Àè0§÷ÿ_AX…Àtè¿÷ÿƒ8 t¿A€> „Á D H‹EØdH+%( …¼ Heà1À[A\A]A^]Ãf D HƒìD‰â1ÉH‰Þj ƒÊ M‰éE1À¿Ê 1ÀèŦ÷ÿY^…Àt?èš¾÷ÿƒ8 „QÿÿÿA€> u›H=M 1Àè ¬÷ÿë‹ H=;… è\4 éõþÿÿ € HƒìD‰âE1ÉE1Àj ƒÊ1ÉH5];… ¿Ê è[¦÷ÿXZéDÿÿÿH=ë 1À趫÷ÿé1ÿÿÿę̀÷ÿff. „ ó úUE1ÀH‰åAWAVAUL-˜ë ATL%oë L‰êSL‰áHì dH‹%( H‰EÈ1ÀèÍ …À…8 èh I‰ÇH…À„ L¥0ÿÿÿ1À¹ L‰çóH«H½8ÿÿÿè$±÷ÿ1ÒL‰æ¿ H“ýÿÿH‰…0ÿÿÿ臶÷ÿ€=òsƒ … D‹%ïsƒ E…ä„ú D‰ç¾ è¸÷ÿH‰V:… H…À„‡ ¶·sƒ „Àu Çè8… € D‹5¹sƒ E9æv D‰%sƒ E‰æ€=sƒ …| €=‚sƒ HCì L-Ï LDêH ã „ÀHá HDØèCÁ÷ÿHƒìD‰á¿ ‰ÂHÖ9… AVI‰ØPL Í9… H5jú 1ÀAUèQ½÷ÿfïÉHƒÄ foñ\! H=j9… ) c8… t8… ) •8… ¦8… HÇS8… HLj8… è£* H=ì8… èç. H= 8… èÛ. ‹U_ƒ Ç…Àþÿÿ …À„© €=!9… …™ H‹ 9… L‰ÿL¥ðþÿÿH‰…Èþÿÿè;n ‹|rƒ HcØH‰ß‰¨7… HƒÃ?è[³÷ÿHÁëI‰Æ‹Zrƒ L,Ý 1Û…À„¨ @ L‰çèP¢÷ÿL‰ê1öL‰÷èS§÷ÿL‰ÿèàm 1ÒL‰ÿA‰À‰ØA÷ð‰Öè‚m ‰ÁH˜H‰ÂHÁêI9ÕvHÁèº HÓâI ÆL‰òL‰îL‰çè9À÷ÿ…À…1 H‹Èþÿÿ‰ØH‘ûÿÿL‰æH<Á1Éè3¿÷ÿ…À…& L‰çƒÃèÀ°÷ÿ; ¦qƒ ‚\ÿÿÿL‰÷è £÷ÿH=å7… è0, D‹%½6… E…ät! @ H5É7… H=‚7… è]0 ‹ ›6… …ÛuãH=,7… E1äE1íè!1 H=š7… èU, ¿ † èû¼÷ÿH½Ðþÿÿ1öè}ª÷ÿD‹5"qƒ E…ö„¨ ‹ G6… E1äE1öA‰ÝAƒÍ ëG „ Hƒì‰ÚL {7… 1Éj ƒÊH5q7… 1À¿Ê èi¢÷ÿAZA[…ÀˆS AÆD95¿pƒ vI€=®pƒ D‹»pƒ t±HƒìL .7… D‰ê1Àj ¹ ¿Ê AƒÄH57… è¢÷ÿAXAYëª € E‰õ1öH½àþÿÿè·©÷ÿH‹…èþÿÿL‰îH+…ØþÿÿH@B H‰ÃH•5… HHÚH‰ÇL-Ç5… H‰…Èþÿÿè« L‰ïH‰Þè €= pƒ uG‹…ÀþÿÿfïÀ€=úoƒ òH*ÃD‹öoƒ ò^bV! P…© D‰ñ¿ ¸ H5µ÷ èð¹÷ÿ€=½oƒ „3 ‹5¹oƒ E1ä…öt0f D H‹)6… D‰à1öH‹<Â諤÷ÿ…À…: AƒÄD9%„oƒ wÖƒ…Àþÿÿ‹…Àþÿÿ9\ƒ ‡½üÿÿH=v5… èá- H=*5… èÕ- H=ž5… èy) L‰ïè L‰ïfH~Ãè´ H‹½Èþÿÿò…Àþÿÿè` ò•ÀþÿÿfHnËfI~Äf(Âè%® fInÜ‹ önƒ H5{ö òH,Óf(È¿ ¸ fHnÃò^CU! èî¸÷ÿH‹=G5… èBŸ÷ÿL‰ÿè<a H‹EÈdH+%( …r HeØ1À[A\A]A^A_]Ãf D Hƒì‹¶3… D‰ñE1Éj H5ÿ4… ¿Ê 1ÀƒÊE1ÀèõŸ÷ÿ‹[nƒ Y‰Æ_9„–þÿÿH=üó 1ÀèE¥÷ÿé}þÿÿE)æE‰ÁD‰á¿ E‰ðH58ö ¸ è>¸÷ÿéIþÿÿD‰%nƒ E‰æéuúÿÿHS3… L-Œ3… H‰…ÈþÿÿéƒþÿÿL‰ÿèi ‰Þmƒ A‰Äéðùÿÿ¿ èà«÷ÿ…À„ÎùÿÿH5> ¿ 1Àè•°÷ÿ D L‰÷è(Ÿ÷ÿH5' ¿ 1Àèu°÷ÿL‰÷è Ÿ÷ÿH5( ¿ 1ÀèZ°÷ÿH û3… Hø3… ¿ 1ÀH5 õ è9°÷ÿH5 ¿ 1Àè&°÷ÿH5ý ¿ è°÷ÿèP¡÷ÿH5| ¿ 1Àèý¯÷ÿL‰îL‰çè’ø fó úU1öH=.… H‰åHƒìdH‹%( H‰Eø1ÀÆa4… è0¦÷ÿóoØ-… óoà-… fo ˆX! fûÂØfÔȦ-… fH~ØH…Ày •-… H‹EødH+%( uÉÃè¯ ÷ÿff. „ @ ó úUH‰åAVAUL-½3… ATSH‰ûHƒìL‹gL‰ïdH‹%( H‰EØ1Àèè& ƒ-y3… „ L‰îH=Á2… L52õ è+ L‰ïL-óô è&' ë @ €=lƒ „³ €=x3… uHƒì‹h3… H‹s1Éj E1À¿Ê E1ɃÊ1Àèc÷ÿ_AX‰Á…Àuº¿ 耷÷ÿHƒìH‹s1Éj ‹&3… E1ÉE1À¿Ê 1ÀƒÊè)÷ÿZ^‰Á…Àt €=škƒ tPIƒÄ€=ù2… tL‰cH‹EØdH+%( uYHeà1À[A\A]A^]Ãf „ H‹S‹3L‰ï1Àè`´÷ÿé8ÿÿÿ H‹S‹3L‰÷1ÀèH´÷ÿëžf D H=é1… èt* éÔþÿÿè*Ÿ÷ÿf. „ ó úUE1ÀH‰åAWAVAUL-å ATL%ïä L‰êSL‰áHì dH‹%( H‰EÈ1Àè- …À…. èo^ H‰…èþÿÿH…À„t L¥0ÿÿÿ1À¹ L‰çóH«H½8ÿÿÿ耧÷ÿ1ÒL‰æ¿ H_ýÿÿH‰…0ÿÿÿèã¬÷ÿ€=njƒ …Y D‹%kjƒ E…ä„/ D‰ç¾ è ¯÷ÿH‰²1… H…À„ý €=3jƒ „¼ ‹ .jƒ Lðþÿÿèê·÷ÿD‰á¿ H53ó ‰ÂA‰Ø1Àè´÷ÿfïÀH=41… HÇù0… )â0… fošS! ë0… è~! H=‡0… èÂ% H=;0… è¶% ‹¼iƒ 1öH=§*… ‰É0… èÜ¢÷ÿH‹1… H‹½èþÿÿH‰…àþÿÿè'e ‹ˆiƒ HcØH‰ß‰˜0… HƒÃ?èGª÷ÿ‹=miƒ HÁëL4Ý I‰Ç1Û…ÿ…º é# H±0… H‰BL‰ò1öL‰ÿè8ž÷ÿH‹½èþÿÿèÁd 1ÒH‹½èþÿÿA‰À‰ØA÷ð‰Öè_d ‰ÁH˜H‰ÂHÁêI9ÖvHÁèº HÓâI ÇL‰úL‰öL‰ïè·÷ÿ…À… H‹ 70… H‹…àþÿÿH)üÿÿL‰îLáJ| è ¶÷ÿ…À…Á L‰ïƒÃè–§÷ÿ; œhƒ snL‰ïA‰Ü胘÷ÿH‹ì/… IÁäLâ€=qhƒ ‰„&ÿÿÿ¾ ¿ H‰•Øþÿÿè÷ÿH‹•ØþÿÿH‰BH…À…ÿÿÿH5ã ¿ 1Àèùª÷ÿf „ L‰ÿ舙÷ÿH=Q/… èœ" ‹5./… …öt fH59/… H=².… èÍ& ‹ /… …ÉuãH=\.… è—' H=/… èË" ‹=Ígƒ è µ÷ÿ1öH=§(… Æ /… èë ÷ÿóo“(… óo›(… fo CS! fûÂØfÔÈa(… fH~ØH…Ày P(… ‹vgƒ 1Û…Òt/ @ ‰Ø1öHÁàHÁ.… H‹xèHœ÷ÿ…À…– ƒÃ9 Cgƒ wÕH=î-… E1öL%$.… è% H=˜-… L-ñ'… è|% H=E.… H þfƒ è! ‹ÿfƒ …Àt[ € I‹M E1ÿH…É~D‰ð1ÒHÁàH<.… H‹@H÷ñI‰ÇL‰þL‰çè'¤ €; „ €=ªfƒ …É AƒÆD95¢fƒ w¬L‰ç輤 ò ÜL! f/Áƒ òL,èL‰çèݤ H‹ F'… M…íˆ fïÉòI*Íè_¥ A‰ØL‰é¿ €==fƒ HÃP HÛÞ HDÐH5¤é ¸ è*°÷ÿH‹=ƒ-… è~–÷ÿH‹½èþÿÿètX H‹EÈdH+%( …c HÄ 1À[A\A]A^A_]à D‰÷AƒÆHÁçH=6-… HƒÇè„À D;5Âeƒ ‚Èþÿÿéÿÿÿ D‰ðM‰ø¿ HÁàH-… H5ï H‹H‹1À莯÷ÿéËþÿÿf „ ÇÎ,… € é5ûÿÿò\ÁòL,èIºý?éØþÿÿ D L‰èL‰êfïÉHÑèƒâH ÐòH*ÈòXÉéÓþÿÿH‹½èþÿÿèÀ` ‰!eƒ A‰Äé·úÿÿ¿ è£÷ÿ…À„•úÿÿH5aþ ¿ 1À踧÷ÿ „ L‰ÿèH–÷ÿH5cþ ¿ 1À蕧÷ÿL‰ÿè-–÷ÿH5,þ ¿ 1Àèz§÷ÿH5Dþ ¿ 1Àèg§÷ÿL‰îL‰çèüï è—˜÷ÿ € ó úUH‰åHƒìdH‹%( H‰Eø‹9ŸÀH‹UødH+%( uɶÀÃèW˜÷ÿ € ó úU1öH="%… H‰åHƒìdH‹%( H‰Eø1ÀÆœ,… èP÷ÿóoø$… óo %… fo ¨O! fûÂØfÔÈÆ$… fH~ØH…Ày µ$… H‹EødH+%( uÉÃèÏ—÷ÿff. „ @ UH‰åAWAVAUATSHƒì(D‹-,… dH‹%( H‰EÈ1À€=ê+… tD‹o‹ â+… ƒû‡Ý ‰ß¾ è!¨÷ÿH‰Ò+… I‰ÄH…À„ê E1ö…Ût1E1ö @ D‰ð¿ I „èÿ›÷ÿ‰…Àˆè ‹ ‹+… AƒÆD9ówÖCÿL‰uÀL}¼ÇE¼ H‰ÃM4„ë) CÿA‹L‰ù¾ A‹<„H‰ÃIƒîè ÷ÿ…Àˆ‚ …ÛuÖA‹$L‰ù¾ D‰ïèê÷ÿ…ÀxfH‹EÈdH+%( u}HƒÄ([A\A]A^A_]à „ ¾ ¿ Çè*… è7§÷ÿH‰è*… I‰ÄH…À… ÿÿÿH5 ü ¿ 1Àè!¥÷ÿH5³³ ¿ 1Àè ¥÷ÿH5Êü ¿ 1Àèú¤÷ÿè5–÷ÿ D ó úUH‰åAWAVAUATSHƒìHH‰}˜H‹OD¶=*… D‹-t*… dH‹%( H‰EÈ1ÀH‰M €=B*… AOÿ‰M¬tD‹oL%*… L‰çèN ƒ-ß)… „@ L‰æH=')… Lu¼è~ L‰çH]°è’ f‹M¬º L‰öD‰ïèÍ÷ÿD‹eÀ…Àyé …Ày'èǪ÷ÿƒ8 u º H‰ÞD‰çèr¢÷ÿD¶=Ñ)… E„ÿtÕ€=¨)… …¨ €=š)… uwHƒE E„ÿt•€=†)… …¸ H‹E˜H‹M H‰HH‹EÈdH+%( …ª HƒÄH1À[A\A]A^A_]à „ è;ª÷ÿƒ8„BÿÿÿH5, ¿ 1Àè£÷ÿ € L‰ñD‰â¾ D‰ïM¼ @èÎ÷ÿéjÿÿÿf „ L‰ñD‰â¾ D‰ïÇE¼ €è¦÷ÿé9ÿÿÿH=*(… èµ é¯þÿÿH‹E˜‹xèd’÷ÿé7ÿÿÿèZ”÷ÿf. „ ó úUH‰åAWAVAUATSHƒìXH‰}foßK! dH‹%( H‰EÈ1À€=(… HÇE¨ )E°„• €=u(… HŠú H· ¿ HDÐH5šé 1ÀèÛ©÷ÿH‹=,… è™÷ÿ€=@(… …_ HÇEˆ €=((… ‹)(… „© ‰Ãƒø†ž ¾ ¿ è=¤÷ÿI‰ÅH…À„( A¼ èö§÷ÿH‰Þ1ÒHcÈL)æ¸ÿÿÿH÷ö1ÒHpH‰ÈH‹MH÷öL‰âHÁâHÊóoLàIƒÄHÁàHÈóoóo@óoZAM XAE BI9Üu‘L‰ïèd÷ÿ‹z'… …À„ H‹M‹ø^ƒ E1ÿLa D €=N'… „‚ ‰Ãƒøv{¾ ¿ M‹4$èi£÷ÿH‰E˜H…À„S A½ f D è§÷ÿH‰ß1ÒHcÈL)ï¸ÿÿÿH÷÷1ÒHxH‰ÈC‹ ®H÷÷LèI†‹‰C‰®IƒÅI9ÝuÀH‹}˜è·Ž÷ÿ‹]^ƒ …Àt[E1öLm¨f D J µ ëf D H…Ày'èv§÷ÿƒ8 u I‹$º L‰î‹<èí§÷ÿ€=~&… uÔ‹ ^ƒ IƒÆH‰ÐL9òw²‹h&… IƒÇIƒÄ L9ú‡ûþÿÿ1öH}°è©÷ÿHƒEˆ€=<&… „þÿÿ€=-&… t#H‹Uˆ¿ H5ç 1À螧÷ÿH‹=ï… èÒ–÷ÿH‹EÈdH+%( u=HƒÄX1À[A\A]A^A_]À=ã%… „£ýÿÿëÑHÇEˆ ë›H5ðö ¿ 1Àè ÷ÿèA‘÷ÿó úUE1ÀH‰åAWAVAUL-øÙ ATL%ÏÙ L‰êSL‰áHìX dH‹%( H‰EÈ1ÀèMø …À…Q L¥0ÿÿÿ1À¹ L‰çóH«H½8ÿÿÿèµ™÷ÿ1ÒL‰æ¿ HtøÿÿH‰…0ÿÿÿèŸ÷ÿèRP H‰…€þÿÿH…À„^ €=ô$… „ €=%… … ‹ÿ$… …À„_ ‰Ç¾ è ¡÷ÿH‰… þÿÿH…À„ Hµàþÿÿ¿ èþ’÷ÿ…À…Õ ‹L\ƒ ¯µ$… €=¨$… L 2fHnÁflÀ)…Ðþÿÿ…’ HµÐþÿÿ¿ è7™÷ÿ…ÀˆÍ €=Q$… D‹=\ƒ H †Ô L%‚ö LDãD‹5ä[ƒ D‹-M$… 茩÷ÿHƒì¿ AW‰ÂE‰ñD‰éM‰àH5÷å 1À訥÷ÿfïÀH=Í#… HÇ’#… ){#… fo3E! „#… è H= #… è[ H=Ô"… èO ‹Õ#… 1öH=@ … ‰b#… èu”÷ÿ€=—#… AYÀAZ% À-ÿÿÿ?€=€#… Éá ÀÁ @€=l#… DÁ€=~#… ‰…´þÿÿ… €=U#… „\ H‹½€þÿÿèxV HcØH‰ß訛÷ÿD‹M#… H‰…˜þÿÿHC?HÁèHÁàH‰…þÿÿE…À„ H…ðþÿÿL½ÀþÿÿHÇ…¨þÿÿ Ç…°þÿÿ H‰…ˆþÿÿ @ D‹°þÿÿIÁåL þÿÿ€=¿"… t$¿ è“÷ÿA‰E…Àˆ÷ ‹=¥"… …ÿ…N ‹…°þÿÿ‹=AZƒ ¾ A‰E I‰üèÔž÷ÿI‰EH‰ÃH…À„ E…ä„” E1äë f D I‹]€=M"… D‹5^"… tE‹uD‰â¾ 1ÿHÁâHÓH‰•¸þÿÿèÛ©÷ÿH‹•¸þÿÿIU‰‹…Àˆl ‰…Äþÿÿ‹…´þÿÿL‰ùD‰÷¾ ‰…Àþÿÿ‹è°†÷ÿ…Àˆ- AƒÄD;%‰Yƒ ‚wÿÿÿ€=Ð!… …’ H‹þÿÿL‹¥˜þÿÿ1öH‰ÚL‰çèOŽ÷ÿL‹µ€þÿÿL‰÷èÕT 1ÒL‰÷A‰À‹…°þÿÿA÷ð‰ÖèsT ‰ÁH˜H‰ÆHÁîH9óvHÁèº HÓâI ÄH‹•˜þÿÿH‹µþÿÿH‹½ˆþÿÿè §÷ÿ…À…V H‹…ˆþÿÿH‰…¨þÿÿH‹µ¨þÿÿI}L‰éH“öÿÿè¦÷ÿ…À…ž ƒ…°þÿÿ‹…°þÿÿ; !… ‚ þÿÿH‹½˜þÿÿèñ‰÷ÿ€=ê … „ƒ H= … èø ‹5Š … …öt H5— … H= … è+ ‹ m … …ÉuãH=º … èõ H=n … è) H‹ þÿÿ1öH½ÀþÿÿHÒ÷ÿÿèm¥÷ÿ…À…! ‹= Xƒ è:¥÷ÿ1öH=á… Æq … è%‘÷ÿóoÍ… óoÕ… fo }C! fûÂØfÔÈ›… fH~ØH…Ày Š… €=) … …à ¿ èÓ¤÷ÿH‹½Àþÿÿ1öÆ … è~Œ÷ÿ…À…¥ H=/ … èÚ H=ã … èÎ H=— … èr €=Ð … …e ‹Ë … 1ÛL%6 … L5wâ …ÒtrH… A‰ÝE1ÿH‹IÁåL þÿÿH…É~ I‹E1ÒH÷ñI‰ÇL‰þL‰çèd” ‹ Wƒ I‹Mƒø„ï ƒèA‹U M‰ùL‰öL¿ 1ÀƒÃèÑ ÷ÿ9 G … wŽL‰çèá” ò =! f/Áƒz òL,èL‰çè• D‹%k… M…íˆp fïÉòI*Íè„• D‰áL‰ê¿ H5:á ¸ 1Ûèf ÷ÿ‹=Ð … è[ˆ÷ÿH‹½€þÿÿè±H ‹Å … L‹¥ þÿÿ…Àt‰ØƒÃHÁàI‹|苆÷ÿ9 ¡ … wåH‹½ þÿÿèw†÷ÿH‹EÈdH+%( … HeØ1À[A\A]A^A_]ÃL‰ïè+òÿÿé¥ûÿÿ€=S … H ‘ð H™ð ¿ HDË€=! … H5Zà HEÃH‰Â1À謟÷ÿH‹=ý… èàŽ÷ÿ€=ù … …¤úÿÿH½ðþÿÿèw…÷ÿé“úÿÿHqµ{ H5Jð ¿ 1ÀèhŸ÷ÿH‹=¹… 蜎÷ÿ€=Ë … „Æøÿÿ‹¥ … H5.ð ¿ 1Àè6Ÿ÷ÿH‹=‡… èjŽ÷ÿ‹ … …À…¡øÿÿH‹½€þÿÿè¥P ƒè‰ƒ … é‡øÿÿA‹U 1ÀM‰øH5úß ¿ ƒÃèåž÷ÿ9 [ … ‡žýÿÿé þÿÿ¿ èŠ÷ÿ‰4 … …Àˆd D‹ … E…Û…ü €= … „øÿÿ€=ð … …ÿÿÿH#ï é ÿÿÿH‹•èþÿÿH5Þ ¿ 1Àèlž÷ÿH‹=½… è ÷ÿéCøÿÿH5®¥ ¿ 1Àè—÷ÿH5Cï ¿ 1Àèõ–÷ÿò\ÁòL,èIºý?éxýÿÿL‰èL‰êfïÉHÑèƒâH ÐòH*ÈòXÉéxýÿÿH½ðþÿÿèå’÷ÿélûÿÿ‹5f … H‹½ þÿÿº H Gïÿÿè’“÷ÿéxüÿÿH=Ðî èq÷ÿH‹=… èõŒ÷ÿéüÿÿ1ÿèéïÿÿéøþÿÿL‰îL‰çèùÞ f „ H‹½˜þÿÿèä„÷ÿH5ãì ¿ 1Àè1–÷ÿH5N¥ ¿ 1Àè –÷ÿf D H5Õí ¿ 1Àè–÷ÿH5Üì ¿ 1Àèò•÷ÿH5Š¦ ¿ 1Àèß•÷ÿ € H‹½˜þÿÿèl„÷ÿH5‡ì ¿ 1À蹕÷ÿèô†÷ÿH5oì ¿ 1Àè¡•÷ÿH5kì ¿ 1À莕÷ÿf. „ @ ó úU1öH=’… H‰åHƒìdH‹%( H‰Eø1ÀÆc … èÀ‹÷ÿóoh… óop… fo >! fûÂØfÔÈ6… fH~ØH…Ày %… H‹EødH+%( uÉÃè?†÷ÿff. „ @ ó úUH‰åAWI‰ÿAVAUATL%¦… SL‰çHƒìHfoÆ=! dH‹%( H‰EÈ1À)E°èn ƒ-o… „ L‰æH=g… è¢ L‰çèº HE°H‰E˜é£ D è3Ÿ÷ÿH‰Ãè+Ÿ÷ÿ‹ ¹Qƒ 1Ò‹=e… H‰ÆH‰ØH÷ñI‹G(D‹ ÇE¤ H¸«ªªªªªªªH÷æIcÁH‰E¨H‰ÑHƒâþHÑéHÊH)ÖHcÞHƒþ„4 ƒþ… 1ÉD‰Ê¾ è\~÷ÿ…ÀuIƒDßH‹}˜1öègœ÷ÿ€=î… … €=ß… …Uÿÿÿ‹Qƒ …ÀtÑD‹%Ä… 1ÛLm¤f D I‹G(A‰ÞL‰é¾ D‰çJc°ÇE¤ H‰ÂH‰E¨èç}÷ÿ…ÀuIƒGI‹G(L‰é¾ D‰çJc°ÇE¤ H‰ÂH‰E¨è¸}÷ÿ…ÀuIƒGI‹G(1ɾ D‰çB‹°è˜}÷ÿ…Àu IƒG ƒÃ; zPƒ ‚pÿÿÿé)ÿÿÿ ƒÃ9 cPƒ ‡Yÿÿÿéÿÿÿ @ Lm¤D‰Ê¾ L‰éèL}÷ÿéëþÿÿ € Lm¤D‰Ê¾ ÇE¤ L‰éè%}÷ÿéÄþÿÿH‹EÈdH+%( u"HƒÄH1À[A\A]A^A_]ÃH=©… è éîýÿÿèʃ÷ÿf. „ ó úUE1ÀH‰åAWAVAUL-Ñ ATL%ïÐ L‰êSL‰áHìh dH‹%( H‰EÈ1ÀèÍê …À…x L¥0ÿÿÿ1À¹ L‰çóH«H½8ÿÿÿè5Œ÷ÿ1ÒL‰æ¿ H„üÿÿH‰…0ÿÿÿ蘑÷ÿèÒB H‰…xþÿÿH…À„ ¿ èÙ‡÷ÿ‰Û… …Àˆ— ‹½… …Ò…¸ ‹Ç… …À„“ ‰Ç¾0 è““÷ÿH‰…þÿÿH…À„à HµÀþÿÿ¿ èr…÷ÿ…À…È ‹ÈNƒ ¯}… €=s… L 2fHnÁflÀ)…°þÿÿ… Hµ°þÿÿ¿ è«‹÷ÿ…Àˆ™ D‹-„Nƒ ‹ zNƒ D‹%/… èœ÷ÿE‰éA‰Ø¿ ‰ÂD‰áH5Û 1Àè<˜÷ÿfïÉfoà7! H=¹… ) 2… C… L… )]… ) f… w… HÇ… HÇ1… HÇN… èy H=¢… è½ H=V… è± ‹‹… 1öH=¢… ‰4… è׆÷ÿ€=\… „J H‹½xþÿÿè#I HcØH‰ßèSŽ÷ÿD‹ L… HÇ…˜þÿÿ H‰…ˆþÿÿHC?1ÛHÁèHÁàH‰…€þÿÿE…Û„Z @ ‰Ø‹=TMƒ ¾ L$@IÁäL¥þÿÿI‰ýA‰ $èБ÷ÿI‰D$(H…À„9 E…ítQE1íf. „ E‰î¾ 1ÿN<°èýœ÷ÿA‰I‹D$(F‹°E…ÒˆÞ ‹æLƒ AƒÅA9ÕrÉ€=Ž… …< €=q… …‹ L‹½€þÿÿL‹ˆþÿÿ1öL‰úL‰ïè”÷ÿL‹µxþÿÿL‰÷èH 1ÒL‰÷A‰À‰ØA÷ð‰Öè¼G ‰ÁH˜H‰ÆHÁîI9÷vHÁèº HÓâI TÅ L½ðþÿÿH‹•ˆþÿÿH‹µ€þÿÿL‰ÿècš÷ÿ…À…Ê L‰½˜þÿÿH‹µ˜þÿÿI|$L‰áHÞùÿÿèY™÷ÿ…À…Ò ƒÃ; È… ‚ªþÿÿH‹½ˆþÿÿèF}÷ÿ€=›… „J H=b… èM D‹ N… E…Ét H5I… H=‚… è} D‹.… E…ÀuáH=*… èE H= … èy ‹=›Kƒ 讘÷ÿ1öH=U … Æ<… 虄÷ÿóoA … óoI … fo ñ6! fûÂØfÔÈ … fH~ØH…Àˆ} €=÷… …„ ‹=î… L‹¥þÿÿ1Û…ÿt*‰Ø1öH@HÁàI‹|èê÷ÿ…À…° ƒÃ9 ¹… w×H=°… 1ÛL¥ðþÿÿè2 H=[… L-Ô… è H=H… èà ‹5}… …ö„” D ‰ØE1öL<@IÁçL½þÿÿK‹t7K<¶LïK‰44IƒÆèÓ‡ Iƒþuá‹{Jƒ H‹µ ÿÿÿL‹øþÿÿL‹…ðþÿÿI‹O(A‹ƒø„B ƒèVH5§× AQM‰ÁL1À¿ ƒÃè ”÷ÿ9 é… ZY‡qÿÿÿL=… E1öHÐþÿÿI½ €L‰ÿèˆ f/.0! ƒñ òH,ÀJ‰3L‰ÿIƒÇ(è+ˆ òC4IƒÆIƒþuÅL‹¥ÐþÿÿM…äˆÖ fïÉòI*Ìò…ðþÿÿ蕈 L‰â¿ H5N× ¸ è|“÷ÿL‹¥ØþÿÿM…äˆQ fïÉòI*Ìò…øþÿÿèVˆ L‰â¿ H5?× ¸ è=“÷ÿL‹¥àþÿÿM…äˆñ fïÉòI*Ìò… ÿÿÿ1Ûèˆ L‰â¿ H5.× ¸ èü’÷ÿ‹=¾… èñz÷ÿH‹½xþÿÿèG; ‹¯… L‹¥þÿÿ…Àt# @ ‰ØƒÃH@HÁàI‹|(èy÷ÿ9 ƒ… wáH‹½þÿÿèy÷ÿH‹EÈdH+%( …³ HeØ1À[A\A]A^A_]Ã…Ò„¼ûÿÿD‹59… E1ÿL¤þÿÿë D AƒÇD;=iHƒ ƒ“ûÿÿI‹D$(D‰úL‰é¾ D‰÷H‹Ç…¤þÿÿ ‰•¨þÿÿ‹è?u÷ÿ…Ày»H5¸ã ¿ 1ÀèÈŠ÷ÿ „ HƒìVH5 Õ éÁýÿÿò\/.! òH,ÀJ‰3N1,3éþýÿÿL‰àL‰âfïÉHÑèƒâH ÐòH*ÈòXÉéþÿÿ€=z… v… „|üÿÿH=£â èD‘÷ÿéküÿÿL¥ðþÿÿL‰çèp†÷ÿé¢ûÿÿH‹•ÈþÿÿH5…Ñ ¿ 1Àèa‘÷ÿéÐøÿÿH‹½xþÿÿèåB ‰… éVøÿÿƒú‡U €=… …d ‰×¾ èÓ‹÷ÿH‰Ü… I‰ÅH…À„ ‹ Ò… …Ûˆ€ E1ä € D‰à¿ AƒÄI\… è¢÷ÿ‰‹ ’… D9ãwÝCÿL‰¥ÄþÿÿLµÀþÿÿÇ…Àþÿÿ H‰ÃMd… ë$CÿA‹$L‰ñ¾ A‹|… H‰ÃIƒìè°s÷ÿ…Àx#…ÛuØA‹U ‹=F… L‰ñ¾ è‘s÷ÿ…À‰l÷ÿÿH5¼— ¿ 1Àè‰÷ÿf D L¥ðþÿÿL‰çè1v÷ÿé¢øÿÿL‰àL‰âfïÉHÑèƒâH ÐòH*ÈòXÉé÷üÿÿL‰àL‰âfïÉHÑèƒâH ÐòH*ÈòXÉé—üÿÿH5õà ¿ 1À览÷ÿ€=… º lj… „œþÿÿH5°à ¿ 1Àè¸÷ÿ‹=j… ¾ H‰ûèUŠ÷ÿH‰^… I‰ÅH…À„‚ E1ä…Û…wþÿÿéþÿÿ¿ è8~÷ÿA‰E H5ñß ¿ 1Àè!ˆ÷ÿH‹½ˆþÿÿèµv÷ÿH5´Þ ¿ 1Àèˆ÷ÿH5ÌÞ ¿ 1Àèï‡÷ÿH‹½ˆþÿÿèƒv÷ÿH5žÞ ¿ 1ÀèЇ÷ÿH5§Þ ¿ 1À轇÷ÿL‰îL‰çèRÐ H5Ï– ¿ 1À蟇÷ÿèÚx÷ÿH52˜ ¿ 1À臇÷ÿ € ó úUH‰åHƒìdH‹%( H‰Eø1Àðÿr… H‹EødH+%( uÉ1ÀÃè†x÷ÿf D UfïÉH‰åAWAVAUATSHì¸ ‰,ÿÿÿfo .! D‹sDƒ dH‹%( H‰EÈ1ÀHÇE€ HÇE° )pÿÿÿEˆ)M E¸E…À„ ¶…,ÿÿÿI‰õI‰Ö1Û‰…HÿÿÿH‡ H‰…@ÿÿÿH…PÿÿÿH‰…8ÿÿÿH…`ÿÿÿH‰…0ÿÿÿf „ H‹½8ÿÿÿ1öÇ‘ … èè|÷ÿ‹…HÿÿÿjL‰éH‹½@ÿÿÿL‰òA¹ 1öPLÓþÿÿèî‚ ZY…À… H‹½0ÿÿÿ1öè¦|÷ÿH‹µ`ÿÿÿH+µPÿÿÿHiö@B H‹…hÿÿÿH+…Xÿÿÿˆ L¥pÿÿÿHÆL} ƒÃL‰ç蔀 Hc5 … L‰ÿè…€ 9 ?Cƒ ‡IÿÿÿL‰çè1 L‰çfH~Ãèd €½,ÿÿÿ H’» HœÞ HDÐf(È¿ ¸ H5vÑ fHnÃèÌŒ÷ÿL‰ÿèä€ L‰ÿò…Hÿÿÿè ¿ ¸ H5{Ñ f(Èò…Hÿÿÿè’Œ÷ÿfHnÓ¿ ò^•HÿÿÿH5yÑ f(¸ èkŒ÷ÿ1ÀH‹UÈdH+%( u[HeØ[A\A]A^A_]à L¥pÿÿÿHÆL} ƒÃL‰çè Hc5ü … L‰ÿè€ ; :Bƒ ‚DþÿÿéöþÿÿL¥pÿÿÿL} éæþÿÿèúu÷ÿf. „ ó úUE1ÀH‰åAWAVAUL-hÆ ATL%?Æ L‰êSL‰áHìè dH‹%( H‰EÈ1ÀèýÜ …À…q €=w … u€=m … …ß Æa … fïÀHpt HÇE¸ H‰E€EˆE˜E¨èP 1ɺÿÿÿÿ1ö1ÿè€ I‰ÄH= ðÿÿ‡ê èüŽ÷ÿ‰Çèõ I‰ÅH…À„ª H=JÐ Lu€èÉŠ÷ÿ1ÉL‰òL‰îL‰çè‰üÿÿ…À„B L‰ï‰…øþÿÿè½J L‰çèë ‹…øþÿÿ…Àu €=² … u(H‹UÈdH+%( …Œ HeØ[A\A]A^A_]Ãf D fïÀH+" ƒ=Â@ƒ ÿ)E)E€H‰E)E )E°„ð H= Ð è(Š÷ÿD‹-™@ƒ H… ÿÿÿD9-‡@ƒ H‰…øþÿÿ‚ f D Aƒý„^ èq H5:Ð D‰ê1À1Û¿ è)Š÷ÿ‹5?@ƒ fïÀfoÇ)! HÇ…0ÿÿÿ HÇ…`ÿÿÿ )… ÿÿÿ•8ÿÿÿ)…Pÿÿÿ•hÿÿÿ…ö„6 D 1ɺÿÿÿÿ1ö1ÿèø I‰ÄH= ðÿÿ‡Á H‹½øþÿÿ1öÇz … èÑx÷ÿAUHU€1Éj A¹ LÊúÿÿ1öI¼$ èÛ~ ZY…À…™ 1öH½ÿÿÿè“x÷ÿH‹µÿÿÿH+µ ÿÿÿHiö@B H‹…ÿÿÿH+…ÿÿÿˆú L½ ÿÿÿHÆLµPÿÿÿƒÃL‰ÿè~| Hc5ë… L‰÷èo| L‰çè ; ?ƒ ‚#ÿÿÿL‰ÿè} L‰ÿfH~ÃèF} ¿ ¸ H5ýÎ f(ÈfHnÃèLj÷ÿL‰÷èß| L‰÷ò…ðþÿÿè} ¿ ¸ H5þÎ f(Èò…ðþÿÿèˆ÷ÿfHnã¿ ò^¥ðþÿÿH5Ï f(ĸ èfˆ÷ÿAƒÅD;->ƒ †þÿÿè@ 1Àéqýÿÿf „ L½ ÿÿÿHÆLµPÿÿÿƒÃL‰ÿè„{ Hc5ñ… L‰÷èu{ L‰çè 9 #>ƒ ‡)þÿÿéÿÿÿ @ …ÀtŽéýÿÿ € èÓ éýÿÿf D L‰ç‰…øþÿÿèÊ ‹…øþÿÿéçüÿÿ¹ L‰òL‰îL‰çè,ùÿÿé¦üÿÿL½ ÿÿÿLµPÿÿÿé™þÿÿ¿T èºx÷ÿ‰¨=ƒ éûüÿÿ‹5}%… H?Ù 1ÿ1ÀèYî L‰çèa ¸ôÿÿÿéüÿÿ‹5U%… HýØ 1ÿ1Àè1î D‰àéTüÿÿè4q÷ÿL‰îL‰çè‰È f „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèíp÷ÿff. „ fó úUE1ÀH‰åAWAVAUL-Ä ATL%ïà L‰êSL‰áHƒìhdH‹%( H‰EÈ1Àèð× …À…$ fïÀ‹º<ƒ HÇE° L} )E fo&&! E¸…À„’ HE1ÛLu€H‰…xÿÿÿL-2ÿÿÿL%-] ë#f „ HÆL} ƒÃL‰ÿèŽy ; T<ƒ sN1öL‰÷èLu÷ÿ1öL‰êL‰çèìè …ÀuyH‹½xÿÿÿ1öè-u÷ÿH‹uH+u€Hiö@B H‹E˜H+Eˆy¤HÆë¢ € L‰ÿèðy L‰ÿfH~Ãè#z ¿ ¸ ò"! f(ÈfHnÃH5yÍ ò^Âò^Êè”…÷ÿ1ÀH‹UÈdH+%( uHƒÄh[A\A]A^A_]ÃL‰îL‰çèÉÆ èdo÷ÿ @ UH‰åHƒìdH‹%( H‰Eø1À= … ƒ … H‹EødH+%( uÉÃè&o÷ÿf D ó úUE1ÀH‰åAWAVAUL-8à ATL%à L‰êSL‰áHìÈ dH‹%( H‰EÈ1Àè-Ö …À…å H…pÿÿÿA¾ Ç… ÿÿÿ H‰…(ÿÿÿHE E‰õH‰…0ÿÿÿA]?¿ ‰ÞÁþƒæøHcöè@÷ÿfo%8$! fïÛHÇE€ I‰Æ‰Ø)] ÁèHÇE° %øÿÿ )pÿÿÿ‰ÁƒèeˆÇ…$ÿÿÿ H‰ÿÿÿ‰…ÿÿÿe¸H‹…ÿÿÿL‰÷1ÒIÇDø ‹ÿÿÿ1ÀÁéóH«D‰è¿ ÷µ$ÿÿÿ € H‰ÊH‰þHÁêHÓæÁâøÿÿ I 4A9ÍwâH…Pÿÿÿ‹5 :ƒ E‰ìÇ…Hÿÿÿ H‰…@ÿÿÿH…`ÿÿÿH‰…8ÿÿÿ…ö„U H‹½@ÿÿÿ1ö1ÛèÈr÷ÿ‹ Â9ƒ …ÉtHf D L‰æL‰÷èýç A‰ÇA9Åv$ D D‰ÿèþÿÿAWL‰æL‰÷è)ê A‰ÇA9ÅwáƒÃ; x9ƒ r¾H‹½8ÿÿÿ1öèhr÷ÿH‹…`ÿÿÿH‹•hÿÿÿH+…PÿÿÿH+•Xÿÿÿy HƒèHÂ@B HiÀ@B H‹½(ÿÿÿH4èXv H‹½@ÿÿÿ1öèr÷ÿ‹9ƒ 1ÀA‰Ç…Òt% 1ÛI£ ‚Œ HƒÃI9ÜuíAƒÇD;=è8ƒ rÞH‹½8ÿÿÿ1öèØq÷ÿH‹…`ÿÿÿH‹•hÿÿÿH+…PÿÿÿH+•XÿÿÿˆR HiÀ@B H‹½0ÿÿÿH4èÏu ƒ…Hÿÿÿ‹…Hÿÿÿ;8ƒ ‚®þÿÿ‹$ÿÿÿE‰è¿ 1À‹p8ƒ H5©Ê è4‚÷ÿH‹(ÿÿÿH‰ßèEv H‰ßò…Hÿÿÿèuv ¿ ¸ ò•Hÿÿÿf(ÈH5Ê f(Âèï÷ÿH‹0ÿÿÿH‰ßè v H‰ßò…Hÿÿÿè0v ¿ ¸ ò•Hÿÿÿf(ÈH5‹Ê f(Âèª÷ÿ‹„… 9z… „™ Ñ¥$ÿÿÿ‹…$ÿÿÿA9ŃKýÿÿL‰÷EíèØg÷ÿƒ ÿÿÿ…ÂüÿÿH‹EÈdH+%( uwHÄÈ 1À[A\A]A^A_]à „ ‰ßèÙûÿÿéhþÿÿHiÀ@B H‹½0ÿÿÿH4è}t ƒ…Hÿÿÿ‹…Hÿÿÿ9>7ƒ ‡\ýÿÿé©þÿÿ¿ è…„÷ÿéXÿÿÿL‰îL‰çèE èàj÷ÿó úUH‰åAUATSHƒì8L‹-° … Hc ± … dH‹%( H‰EØ1Àƒút}ƒútxHu°I‰üè¬ …Àxh1öL‰çHÁãèºr÷ÿIÝH‰ÂI‰E¸ÿÿÿÿH…ÒtH‹` … ‹5n … L‰á¿ A‰EP1À‰C … HÎÒ è7ç ‹}6ƒ Áà;( … ”À¶Àë1ÀH‹UØdH+%( u HƒÄ8[A\A]]Ãèj÷ÿff. „ @ ó úUH‰åATSHì Hƒ $ Hì Hƒ $ Hƒì¾ dH‹%( H‰Eè1ÀH‰û‹ L¥àßÿÿèSe÷ÿ‹{ ¾ €Ì‰Â1Àè?e÷ÿ € ‹{ º L‰æè˜v÷ÿ…Àì…Àt èË~÷ÿ‹ ƒøtƒø u¿d è÷ÿëË ‹{ èXg÷ÿH‹EèdH+%( uHÄ 1À[A\]Ãè6i÷ÿf D UH‰åAUATSHì Hƒ $ HƒìX· ÿ„ 1ö¹H I‰ÝHƒÃ H‰ÚAƒÅ dH‹%( H‰EØ1ÀL…ïÿÿI‰üL‰Çèš~÷ÿA‹|$·ÓÇ…ïÿÿ I‰À¸ fD‰–ïÿÿf‰…”ïÿÿA‹$L‰ÆÇ…œïÿÿ Ç…¤ïÿÿ ‰…˜ïÿÿ‰… ïÿÿè÷‘ H‹UØdH+%( uHÄX [A\A]]Ãèch÷ÿ UH‰åAWAVAUATSHì Hƒ $ HƒìhL‹NH‰•pïÿÿI‰ýL‰ÏH‰óLµ€ïÿÿdH‹%( H‰EÈ1ÀL‰xïÿÿè k÷ÿD·=ùý„ ºH L‰÷HƒÀ¹H HƒàøMdHI9ÔIFÔ1öè}÷ÿHc[fAnM ¸ H‹µxïÿÿº H½ÈïÿÿÇ…€ïÿÿ H‰°ïÿÿHà fpÁàHÁã f‰…„ïÿÿfD‰¥†ïÿÿÇ…¨ïÿÿ fÖ…ˆïÿÿèdv÷ÿH‰ïÿÿHÇ…˜ïÿÿ Ç…Àïÿÿ IüH voL‰âA‹}L‰öL)úè¯ H…Àˆ¤ D·= ý„ 1öL‰÷¹H L‰ûL‰úè×|÷ÿfÁëA‹}L‰ú·ÛH‹…pïÿÿL‰öƒëHcÛH‰„Ý€ïÿÿè^ H…ÀxWL‰àë*fL‰àH‹pïÿÿL‰âL‰öHÁèA‹}ƒèH‰ŒÅ€ïÿÿè* H‹UÈdH+%( u"HÄh [A\A]A^A_]à € HÇÀÿÿÿÿëÏè‚f÷ÿfUH‰åHì Hƒ $ HƒìP¹ º˜ dH‹%( H‰Eø1ÀHµ°ïÿÿI‰øH‰÷óH«¸˜ A‹xÇ…°ïÿÿ@ f‰…¶ïÿÿH‹ü„ Ç…¸ïÿÿ HÇ…Àïÿÿ Ç…àïÿÿ H‰…Ðïÿÿèi H‹UødH+%( uÉÃèáe÷ÿUH‰åAUATSHì Hƒ $ HìÈ ¹ dH‹%( H‰EØ1ÀHcöH‰ûH½ êÿÿHÆ fn L êÿÿL¥ïÿÿÇ…ïÿÿ HÁæ fpÁàóH«H‰µ êÿÿH‹5^û„ L‰ïH‰•0êÿÿ¸ 1ÒfÖ…(êÿÿf‰…”ïÿÿèád 1ÒL‰çL‰éH‹5*û„ f‰…–ïÿÿèfg ·•–ïÿÿ‹{L‰æ膎 H‹UØdH+%( uHÄÈ [A\A]]Ãèòd÷ÿfUHˆ‡ fïÉH‰åAWAVAUATSH‰û¿ HìX ‰µ þÿÿfok! dH‹%( H‰EÈ1À@„öH>© ‹5 … HEÂHÄ HÇ…àþÿÿ HÇ…ÿÿÿ H‰ÁH‰…ˆþÿÿ1À)Ðþÿÿ…èþÿÿ) ÿÿÿ…ÿÿÿè>á ‹ ˆ0ƒ HEÀÇ…¤þÿÿ H‰…˜þÿÿ…É„Î ƒ…¤þÿÿ‹5"… ¿ 1À‹¤þÿÿHžÌ èõà H‹½˜þÿÿèit÷ÿ…ÀˆY H{èXt÷ÿ…ÀˆH H{ èGt÷ÿ…Àˆ7 èjx÷ÿ‰…Àˆ( …Ò ‹{è²a÷ÿ‹{ èªa÷ÿ‹}Àè¢a÷ÿ‹{1öèèj÷ÿ‹{èa÷ÿ‹{¾ èÓj÷ÿ‹{è{a÷ÿH=Gú ¾ 1ÀèØ÷ÿ‰Ç…Àˆå ¾ è¤j÷ÿ€½ þÿÿ … ¾ ¿ èès÷ÿI‰ÄH…À„³ H=Ý A½ èª[÷ÿH=Ì I‰$èš[÷ÿI‰D$‹}Äèý`÷ÿD‰ïL‰æèTûÿ1ÿè m÷ÿ 1öHßøÿÿH{H‰Ùè#|÷ÿ‹}ÄèË`÷ÿ‹{èÃ`÷ÿ‹{è»`÷ÿH…0ÿÿÿ‹}Àº H‰ÆH‰…þÿÿèo÷ÿH…Àˆü ‹}ÀèŒ`÷ÿH½Àþÿÿ1öè®g÷ÿ‹{èÆp …Àˆ H‰ßèæûÿÿH…Àˆô H‰ßè%ùÿÿH…Àˆã ‹‚.ƒ …Ò„G Ç…¨þÿÿ è¯v÷ÿ™÷=ø„ LcêIÁåL-ø„ è•v÷ÿƒ…¨þÿÿ‹5 … ¿ HcÐM‹EI‰ÔHiÒƒÞCD‰àÁø HÁú2)‹…¨þÿÿiÒ@B ‰Á1ÀA)ÔHqÊ è·Þ McäL‰îH‰ßL‰âèVùÿÿH…ÀxH‹ã-ƒ …À„ƒ E1ÿE1öë AƒÆAÇè D;5¾-ƒ ƒ` D‰úA‹uH‰ßLâèŽûÿÿH…ÀyÑH=:Ê è w÷ÿLÐþÿÿLµ ÿÿÿL‰ïègk L‰ïfH~Ãèšk ¿ ¸ òx! f(ÈfHnÃH‹•ˆþÿÿH5áÀ ò^Êò^Âèw÷ÿL‰ïè k ‹.-ƒ L‰ïf(ÐfïÀƒÀ¯ -ƒ òH*Àò^Ðò•¨þÿÿè+k ‹ý,ƒ fïÛò•¨þÿÿf(ÈH5¾À ¿ ƒÀ¯Û,ƒ f(ÂòH*ظ ò^Ëèˆv÷ÿL‰÷è j L‰÷ò…¨þÿÿèÐj ¿ ¸ ò•¨þÿÿf(ÈH5›À f(ÂèJv÷ÿH‹EÈdH+%( …È HÄX [A\A]A^A_]à D i…¨þÿÿÍÌÌÌÑÈ=™™™†9 ‹…¨þÿÿ;9,ƒ ‚Ãýÿÿ‹{LÐþÿÿLµ ÿÿÿèá]÷ÿL‹½þÿÿ‹;1ÒHµ¼þÿÿL‰ùèçh÷ÿD‹…¼þÿÿ‹ 1À‹5º… HkÈ ¿ L‹¥PÿÿÿèŽÜ 1öL‰ÿèÄd÷ÿH‹…0ÿÿÿH+…ÀþÿÿL‰ïH‹•8ÿÿÿH+•ÈþÿÿHiÀ@B H4èÅh L‰æL‰÷èºh H‹{1öè?`÷ÿ‹…¤þÿÿ;ƒ+ƒ ‚ûÿÿééýÿÿ „ ¾ ¿ èÑo÷ÿI‰ÄH…À„œ H=Æ A½ è“W÷ÿH=ðÇ I‰$èƒW÷ÿH=ãÇ I‰D$èrW÷ÿI‰D$éÓûÿÿ „ ‹{H‹µþÿÿº H¸D H‰…0ÿÿÿè ˆ H…À‰™þÿÿé4ýÿÿ D H=9¾ LÐþÿÿè5t÷ÿLµ ÿÿÿé*ýÿÿ¿ èh÷ÿèj^÷ÿf. „ ó úUE1ÀH‰åAVL5<ó‚ AUL-“³ L‰òATL‰éSHƒì0dH‹%( H‰EØ1ÀèrÅ …À…B 1ÿA‰Äè0j÷ÿ‰Çè9y÷ÿ1ÿè‚m ‹8*ƒ ¹ ¾ HÇßó„ <… f‰ Íó„ è„n÷ÿH‰µó„ H…À„Ö ¹ º H5ÓòÿÿH=ÌÆ èwg÷ÿ…Àx ‹ ó„ ‹5›… HºÆ 1À¿ ètÚ ‹nó„ …ÒtxLm°1öL‰ïè|øÿÿ¾ L‰ïèoøÿÿ‹Ió„ …À~(1Û H‰ßHƒÃHÁçH=&ó„ HƒÇèìƒ 9 ó„ ÝH‹=ó„ èY÷ÿH‹EØdH+%( uEHƒÄ0D‰à[A\A]A^]ÃH=s½ A¼ÿÿÿÿè r÷ÿëÍH=ìÅ è’r÷ÿ¿ èøf÷ÿL‰öL‰ïè-´ èÈ\÷ÿ „ UH‰åAVAUI‰ýATHƒìHdH‹%( H‰EØ1Àè{Ó I‰ÄH…À„ß Lu L‰÷ès E1À1ÒA¹ L‰ñL‰îL‰çèº …ÀuVL‰÷L-¬(ƒ è‡ L‰îL‰çèìú …Àxx1ÒL‰îL‰çèÛí H‹EØdH+%( …“ HƒÄHL‰àA\A]A^]Ãf „ L‰îL‰÷èå L‰÷è- ‹5û… 1ÿ1ÀH̽ è×Ø L‰çE1äè| ëŸf. „ ‹5Î… HÓ½ 1ÿ1ÀèªØ ëÑ „ ‹5®… H[½ 1ÿ1ÀèŠØ éZÿÿÿè[÷ÿó úUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ HƒìxL%Ì° L-å° E1ÀL‰áL‰êdH‹%( H‰EÈ1ÀèˆÂ …À…Á L%y'ƒ L‰çè‘M …À… L‰çèqP …À…1 ƒ=z'ƒ ÿ¸ „W L‹=𹃠D‹51(ƒ ˆ“'ƒ LßÿÿL‰ÿèä]÷ÿD‰öL‰ï¯ðI‰ÄDöHcöè § …À… AFÿMcä1Û‰…hßÿÿE…ö7é @ 9hßÿÿ¸, L‰ïDEÀD‰Æè© …À…f ƒÃA9Þ„Ú L‰âL‰þL‰ï輩 A‰À…Àt½HµÀßÿÿº€ ‰Çèÿ ‹5@… HŽÃ 1ÿH‰Á1Àè× L‰ïè1§ A¸ôÿÿÿëHf „ ¹ ‰ÆL‰ç‰…hßÿÿLÀßÿÿL‰êèQP L‰éHÒt ‹5å … 1ÿ1ÀèÈÖ D‹…hßÿÿH‹EÈdH+%( …Z HÄx D‰À[A\A]A^A_]Ãf „ Hƒ=è%ƒ •Àé™þÿÿ1öL‰ïè§ I‰ÆH…À„ H‰Çè²üÿÿI‰ÇH…À„F fïÀH‹xHÇ… ßÿÿ )…ßÿÿfoô! …¨ßÿÿèÍ H5¬Â ¿ ‰Â1Àè#o÷ÿI‹G(¿ H5¤Â ‹P1Àè o÷ÿI‹ 1ÉI9ßt9 € H‹ƒ¨ H‹»˜ ‰hßÿÿD‹`èp ‹hßÿÿH‹D¯àDáI9ßuÎA‹WH5ûº 1À1Û¿ èn÷ÿ‹ó%ƒ H5J 1À¿ è”n÷ÿL‰ÿL=P è% ‹Ë%ƒ …ÀŽ € ‹5n … ‰ÙL‰ú¿ 1ÀèIÕ L‰÷è‘ûÿÿI‰ÄH…À„% H½pßÿÿ1öèg]÷ÿL‰çèo …Àˆw ‹5Ý$ƒ L‰çèyõ …ÀˆÁ L‰çèyè L‰çèAë L‰çè‰ð L‰çèÑ H½€ßÿÿ1öè]÷ÿL‹…€ßÿÿL+…pßÿÿMiÀ@B H‹…ˆßÿÿH+…xßÿÿˆ² IÀL‰ïL‰ÆL‰…hßÿÿèa L‰çè= L‹…hßÿÿ‰Ù1À‹5 … HsÁ ¿ ƒÃèhÔ ; ¾$ƒ ŒüþÿÿL‰ïè„a L‰ïò…hßÿÿè´a ¿ ¸ ò•hßÿÿf(ÈH5Ÿ¹ f(Âè.m÷ÿE1À L‰÷D‰…hßÿÿèyS÷ÿD‹…hßÿÿé<ýÿÿ D IÀL‰ïL‰ÆL‰…hßÿÿèS` L‰çè‹ L‹…hßÿÿ‰Ù1À‹5Þ … HÁÀ ¿ ƒÃè¶Ó 9 $ƒ JþÿÿéIÿÿÿ D ‰…hßÿÿèõk÷ÿº€ HµÀßÿÿ‹8èO Hòß H‰Á‹5† … 1ÿ1ÀèiÓ D‹…hßÿÿL‰çD‰…hßÿÿè D‹…hßÿÿé/ÿÿÿ € ‰…hßÿÿè•k÷ÿº€ HµÀßÿÿ‹8èï HÀ H‰Áëžf D A¸ôÿÿÿéíþÿÿ D HµÀßÿÿº€ ‰Çèº ‹5û … HY¿ 1ÿH‰Á1ÀèÔÒ é¶ûÿÿ € ¹ ‰ÆL‰ç‰…hßÿÿLÀßÿÿL‰êèL L‰éHtú éÃûÿÿf. „ HµÀßÿÿº€ ‰ÇèJ ‹5‹ … HȾ 1ÿH‰Á1ÀèdÒ éFûÿÿL‰îL‰çèĬ è_U÷ÿA¸ôÿÿÿéƒûÿÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1À D ‹…ÀtúH‹EødH+%( uÉ1ÀÃèU÷ÿfó úUH‰åSH‰ûHƒìdH‹%( H‰Eè1Àë( € Hƒì1ÒE1ÉE1Àj 1ÉH‰Þ¿Ê 1Àè9R÷ÿXZ‹…ÀtÙH‹EèdH+%( uH‹]ø1ÀÉÃè¥T÷ÿ D ó úU¾ H‰åAWAVI‰þAUATSHƒì‹=Õ!ƒ dH‹%( H‰EÈ1Àèe÷ÿH…À„ I‰ÄL-Fÿÿÿf D ¸ÿÿÿÿðAÁ…ÀŽ£ ‹5!ƒ ÇEÄ L}Ä…öt/1ÛL}Ä ‰Ø1öL‰ùL‰êI<Äè]m÷ÿ…À…’ ƒÃ9 T!ƒ wÚÇEÄ Hƒìº E1Éj E1ÀL‰þ¿Ê ‹ ,!ƒ 1Àè=Q÷ÿ‹ !ƒ XZ…É„mÿÿÿ1Û ‰Ø1öƒÃI‹<Äè˜T÷ÿ9 ú ƒ wèéKÿÿÿL‰çèóO÷ÿH‹EÈdH+%( u'HeØ1À[A\A]A^A_]ÃH=î¸ èÇS÷ÿ¿ è}]÷ÿèXS÷ÿH=ï¸ è¬S÷ÿ¿ èb]÷ÿfó úUE1ÀH‰åAWAVAUL-Ø ATL%¯ L‰êSL‰áHìÈ dH‹%( H‰EÈ‹n ƒ ‰…,ÿÿÿèCº …À… ‹=5 ƒ ¾ H‰ûèˆc÷ÿ‹=& ƒ ¾ I‰Äèuc÷ÿI‰ÅM…䄱 H…À„¨ …Û„× H‰…ÿÿÿ1ÛL½HÿÿÿLµ@ÿÿÿë € A‰E ƒÃ9 Ë ƒ † ‰Ø¹ L‰ÿE1ÉM,Ä1À1ÒA¸ÿÿÿÿóH«L‰ö¹ÿÿÿÿ¿* H‹! Æ…hÿÿÿbÇ…tÿÿÿ H‰…@ÿÿÿIEH‰…xÿÿÿ1ÀHÇE€ èO÷ÿ…Ày…èXg÷ÿ‹ ‰Â÷ÚA‰U …ÀŽrÿÿÿƒø…2 H=–µ è‘g÷ÿéU @ L‹ÿÿÿH½0ÿÿÿ1ö1ÛèñV÷ÿ‹ ƒ L½,ÿÿÿL5 ýÿÿ…ÀtRf „ ‰Ø1öL‰ùL‰òI|Å èÜj÷ÿ…À…f ‹Ò ƒ ƒÃ9Øw×…Àt 1Û‰Ø1öƒÃI‹|Å èOR÷ÿ9 ƒ wçH½@ÿÿÿ1öèyV÷ÿL‹½@ÿÿÿL+½0ÿÿÿL‰½ÿÿÿL‹µHÿÿÿL+µ8ÿÿÿˆà ‹ j ƒ …Ét%E1ÿH \ ƒ @ D‰øAƒÇA‹<ÄèøN÷ÿ‹ D9ùwéL‰ï‰ÿÿÿèCM÷ÿL‰çè;M÷ÿD‹¤Ï„ ‹ÿÿÿE…ÀtiAƒø…Í L‰ðIÁþ?¿ HºÏ÷Sã¥›Ä H÷êH5ಠ1ÀHÁúL)òH‰ÑH‹•ÿÿÿè‡f÷ÿH‹EÈdH+%( …´ HÄÈ 1À[A\A]A^A_]ÃD‹ ƒ ‹Ãƒ H5<´ 1À¿ è@f÷ÿL‰ð¿ HºÏ÷Sã¥›Ä H÷êH‹ÿÿÿL‰ðH5ø² HÁø?Diû@B H‰ÙHÁúH)Â1ÀI‰ÐH² èôe÷ÿC7fïÉfïÒòH*È‹Mƒ ¿ H5Ȳ òH*Ћ ƒ f(Áòÿÿÿò^ÂfïÒòH*и ò^ÂèŸe÷ÿ‹ ƒ fïÀòÿÿÿH5ž¹ ¿ òH*À‹Î ƒ ò^ÈfïÀòH*À‹· ƒ ò^ÈfïÀòH*À¸ òYÁèHe÷ÿé¼þÿÿ ‹ Š ƒ HƒÿÿÿIÆ@B …É… þÿÿé-þÿÿH=™´ èrO÷ÿ¿ è(Y÷ÿH=Ÿ´ è\O÷ÿ¿ èY÷ÿH‹={Í„ D‰Á¾ 1ÀH¹ èÅM÷ÿ¿ èëX÷ÿL‰îL‰çè ¦ è»N÷ÿH=dâ èO÷ÿ¿ èÅX÷ÿ D ó úUE1ÀH‰åAWAVAUL-ø§ ATL%ϧ L‰êSL‰áHìØ dH‹%( H‰EÈ1ÀÇ…,ÿÿÿ 裵 …À… 1ÀH½Hÿÿÿ¹ 1ÒóH«E1ɹÿÿÿÿ¿* H‹ü ! A¸ÿÿÿÿÆ…hÿÿÿbÇ…tÿÿÿ H‰…@ÿÿÿH…+ÿÿÿH‰…xÿÿÿH…@ÿÿÿH‰…ÿÿÿH‰Æ1ÀHÇE€ èHK÷ÿA‰Ä…Àˆ} ‹Çã„ ¾ ‰Ó ¾ã„ ‰•ÿÿÿ‰ØH‰ÇH‰…ÿÿÿèS^÷ÿH‰…ÿÿÿH…À„8 …Ût\‹•ÿÿÿI‰ÆE1íL½,ÿÿÿëf. „ ‹jã„ A9ÕHPøÿÿL‰ùL‰÷HøÿÿHBÐ1öè˜f÷ÿ…À…« AƒÅIƒÆD9ëuÿ' E1íèÆd÷ÿH½0ÿÿÿ1öèHR÷ÿ‹ ‚ƒ …ÉtEf D 1Ò1À¾$ D‰çè—G÷ÿ…À…D 1Ò1À¾ $ D‰çè~G÷ÿ…À… AƒÅD9-;ƒ wÁH‹½ÿÿÿ1öèëQ÷ÿH‹…@ÿÿÿH+…0ÿÿÿH‰…ÿÿÿL‹µHÿÿÿL+µ8ÿÿÿyHƒÿÿÿIÆ@B Ç…,ÿÿÿ Hƒìº E1Éj Hµ,ÿÿÿE1À1À‹ ]â„ ¿Ê èÃI÷ÿXH‹ÿÿÿH‹…ÿÿÿZI‰ÇL,È…Ût „ I‹?1öIƒÇèM÷ÿM9ýuíH‹½ÿÿÿèqH÷ÿD‰çè J÷ÿ‹ ÓÊ„ …É…û D‹øá„ ‹ îá„ 1ÀH5]° ‹Oƒ ¿ èÕa÷ÿL‰ð¿ HºÏ÷Sã¥›Ä H÷êL‰ðH‹ÿÿÿH5® HÁø?H‰ÙHÁúH)Â1ÀI‰ÐH³ èa÷ÿiÃ@B fïÀfïÉH5r® ¿ Dð‰ÀòH*À‹Öƒ òH*ȸ ò^ÁèSa÷ÿë(è›`÷ÿD‹ E…äŽ Aƒü… H=f¯ èÙ`÷ÿH‹EÈdH+%( …Ü HeØ1À[A\A]A^A_]à D ƒùu|L‰ðIÁþ?¿ HºÏ÷Sã¥›Ä H÷êH5 1ÀHÁúH‰ÑH‹•ÿÿÿL)ñèÃ`÷ÿë˜H=µ èK÷ÿ¿ èËT÷ÿH=å´ èÿJ÷ÿ¿ èµT÷ÿH=° èéJ÷ÿ¿ èŸT÷ÿH‹=É„ Hž´ ¾ 1ÀèUI÷ÿ¿ è{T÷ÿH=ò¯ è¯J÷ÿ¿ èeT÷ÿL‰îL‰çèš¡ è5J÷ÿH=ÞÝ è‰J÷ÿ¿ è?T÷ÿA÷ÜéJüÿÿ € ó úUE1ÀH‰åAWAVAUL-H¦ ATL% ¦ L‰êSL‰áHƒìxdH‹%( H‰EÈ1Àè ± ‰…dÿÿÿ…À…D fïÀ‹ ƒ 1ÿE1ä‹5±ý„ )E foQÿ 1ÀH ¯ HÇE° L-1¯ E¸èpÆ L‰çè¸ I‰ÄH…À„Ý @ ‹rß„ H‹=cß„ ƒÀH˜H @HÁãH‰ÞèC÷ÿH…À„Õ I‹<$H\èH‰5ß„ è¸A÷ÿL‰çH‰A¶D$ ˆCA‹D$p‰Cèì÷ I‹T$8It$8ÇC ‰CH9ò„Ï ¿ f. „ H‹‰ùH9òuó‰K D‹KQL‰ê¿ L‹‹ ÊÞ„ P1À‹5µü„ èœÅ YL‰ç^ƒ°Þ„ èÛ I‰ÄH…À…'ÿÿÿè Lm ‹Üƒ 1ÛL}€Lu…Ò„x f D L‰ÿ1öèŽM÷ÿ1ÿE…ä„\ èŽ 1öL‰÷ètM÷ÿH‹EH‹U˜H+E€H+Uˆy HƒèHÂ@B HiÀ@B L‰ïH4ètQ ‹ Þ„ 1Ò…ÀŽô L‰îM‰õA‰ÞH‰Óëf D HƒÃ9 öÝ„ ŽÇ H‹áÝ„ H[LÂAƒütA€z tÔI‹:H‰µpÿÿÿL‰•xÿÿÿè^ L‹•xÿÿÿH‹µpÿÿÿH…À„ª D‹HpE‹BE9Á…¿ H‰ÇL‰•hÿÿÿH‰µpÿÿÿH‰…xÿÿÿèIö L‹•hÿÿÿH‹xÿÿÿH‹µpÿÿÿI‰ÁE‹BD9À… H‹A8HQ8E1ÉH9Ðt @ H‹ AƒÁH9ÐuôE‹B E9È„'ÿÿÿH‹ I‰õHš ‹5û„ 1ÿ1Àèëà èv L‰ïAƒÄè Q L‰ïò…xÿÿÿè:Q ò•xÿÿÿAƒüf(Èf(„ ‹5¾ú„ 1ÿH M‹ Hz ¸ èà Aƒü…þÿÿ‹ Ü„ L‹-‘Ü„ …À~ ƒèL‰ëH@MdÅH‹;HƒÃèÊB÷ÿL9ãuïL‰ïè½B÷ÿHÇZÜ„ ÇXÜ„ H‹EÈdH+%( … ‹…dÿÿÿHeØ[A\A]A^A_]Ã1ÉéIýÿÿD‰óM‰îI‰õè‹ ƒÃ; ^ƒ ‚”ýÿÿéÿÿÿèò éŸýÿÿI‹ I‰õ‹5åù„ 1ÿH˜° 1ÀèÁ èL éÑþÿÿH‹I‰õHÊ« é«þÿÿH‹ I‰õHø« é™þÿÿ‹5¡ù„ H j° 1ÿ¸ HX¬ ès éøüÿÿL‰îL‰çèÓœ ènE÷ÿf D ‹5fù„ HC« 1ÿ1ÀèB Dždÿÿÿÿÿÿÿéûþÿÿ UE1ÀH E¢ H^¢ H‰åAWAVAUATSHƒì8dH‹%( H‰EÈ1ÀèZ¬ Hu 1ÿèF÷ÿ‹Yƒ …À~1Û ¿è ƒÃèƒ\÷ÿ; =ƒ |ëHu°1ÿè`F÷ÿHiU° Êš;HU¸H¹Ï÷Sã¥›Ä HiE Êš;HE¨H)ÂHÁêH‰ÐH÷á‹ kÄ HÁêI‰Ô…Ét@ƒù…þ H5j ¿ 1ÀètZ÷ÿH‹EÈdH+%( …ü HƒÄ81À[A\A]A^A_]ÃL‹5¡Â„ H‰ÓI‰Õ1À‹ ›ƒ L¯ Hä§ ¾ L‰÷H+ >Ú„ L+-/Ú„ èC÷ÿ1ÀM‰à¾ L è® H ¦ L‰÷HÜ® èÛB÷ÿHƒ=Ú„ toL vˆ H…ÛI‰ØL‰÷L‰ÉL= M{ ¾ IOÏH³® 1Àè B÷ÿH‹ÉÙ„ H9ºÙ„ t.L 5ˆ M…íH‹=çÁ„ M‰èL‰ÉH’® ¾ IOÏ1ÀèbB÷ÿfïÀfïɾ L‰÷ò* ºƒ L=:® ¸ òI*ÄL‰ùHc® ò^Áè&B÷ÿHƒ=NÙ„ u$L‰%EÙ„ L‰ö¿ è¸S÷ÿL‰%)Ù„ é˜þÿÿ @ fïÀfïÉL‰ù¾ ò* Pƒ H ® L‰÷¸ òH*Ãò^ÁèÃA÷ÿH‹ìØ„ H9ÝØ„ tžfïÀfïÉL‰ù¾ òI*ÅHõ L‰÷¸ ò* ÷ƒ ò^Áè~A÷ÿédÿÿÿH‹=Á„ HǤ ¾ 1Àè_A÷ÿ¿ è…L÷ÿè`B÷ÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉéðüÿÿè+B÷ÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé°üÿÿèëA÷ÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉépüÿÿè«A÷ÿf. „ ó úUH‰åATHƒìdH‹%( H‰Eè1ÀH…öt[H‰÷E1äè:÷ÿH‰TØ„ H‰ÂH‹RØ„ H…Àt ‹€p …ÀH‹EèdH+%( u)D‰àL‹eøÉà H5µ¬ ¿ 1Àè%W÷ÿëÐA¼ÿÿÿÿëÈèA÷ÿf D ó úUH‰åATHƒìdH‹%( H‰Eè1ÀH…öt[H‰÷E1äès9÷ÿH‰¼×„ H‰ÂH‹Âׄ H…Àt ‹€p …ÀH‹EèdH+%( u)D‰àL‹eøÉà H5:¬ ¿ 1Àè•V÷ÿëÐA¼ÿÿÿÿëÈè†@÷ÿf D UI‰òH‰åAWAVAUATM‰ÌSH‰óHÁëHƒì8dH‹%( H‰EÈ1ÀH…ÿ„R L‹53ׄ I‰ý‰ÖLcÙA¶¾[ E¶Ž\ @„ÿ„R E„É„Û A‹Ž` H‰ØH™H÷ùIcÐH¯ÂH‰ÁH‰ØH™I÷ûHcÖH¯ÂHÈH9ØE D AðH‰ØEàHÁø H‰E¨„Ñ HKÿE1ÿë@H)ÐI|Õ 1öH‰M°LÅ D‰E¼L‰Òèž@÷ÿD‹E¼H‹M°IƒÇL9}¨„ A¶¾[ D‰ÀAÑèƒà÷Ø%b €A1ÀD‰ÀH™H÷ûH‚ I‰ÒH9ÈHOÁH‰Æ@„ÿuŒH9Â}±A€¾X A¶†Y …Q „Àt—IDÕ Itõ IT$f D H‰HƒÀH9ÆuôIƒÇL9}¨…vÿÿÿf D H‹EÈdH+%( …¹ HƒÄ8L‰à[A\A]A^A_]à A‹Ž` H‰ØH™H÷ùIcÐH¯ÂH‰ÁH‰ØH™I÷ûHcÖH¯ÂHÈH9ÃH)ØH9Ã~øE„É…¯þÿÿHÁàIƒâøA€¾Z IT tPAðAƒàuGIDøKLøë& A€¾X tL A€¾Y tIt$H‰0HƒèL9èHBÁH9ÐuÑé4ÿÿÿ @ IDMêë)f D A€¾X tL A€¾Y tIL$H‰HƒÀL9ÐICÅH9ÐuÑéìþÿÿ @ „ÀutH‰ðH)ÐHƒøtZH‰ÇItÕ fïÀHÑïHÁçH÷f. „ óoHƒÆfÔÂH9þuïfoÈfsÙfÔÁfH~ÆIôH‰ÆHƒæþL2H9Æ„àýÿÿOdÕ éÖýÿÿ @ IDÕ Itõ f D L HƒÀIT$H‰PøH9ðuëé¨ýÿÿL‰Ò1öL‰ïè1>÷ÿé4þÿÿè'=÷ÿ € UH‰åAWAVAUATSHƒìH‰U¼D‰E´D‰M¸dH‹%( H‰EÈ1ÀH…ÿ„Ì H‰ûA‰ôA‰Í…É…û E1ÿHà D‰áE1É1ÿƒÉ A¸ÿÿÿÿº H‰Þè“H÷ÿI‰ÆAƒütZ‹U¼…Ò…§ ‹E¸…À…„ IÆÿÿ Iæ àÿE…í… H‹EÈdH+%( …< HƒÄHL‰ð[A\A]A^A_]à „ ‹}´…ÿÅ t™º H‰ÞH‰ÇèãC÷ÿ…Àt…H‹Ó„ ‹ˆ …É…pÿÿÿÇ€ H=Ñ£ è´Q÷ÿéUÿÿÿ € H‰Ú1öL‰÷èë<÷ÿéRÿÿÿf D 1ÿè9:÷ÿ‰E°èaA÷ÿLcÀL‰ÇL‰E¨è’H÷ÿL‹E¨1öI‰ÇH‰ÇMp?IÁîIÁæL‰òè¢<÷ÿ1ÿL‰úL‰öèÕ<÷ÿ…À…˜ H‹}¨èTH÷ÿH…À„† 1öL‰òH‰Çèn<÷ÿƒ}°ÿI‰À…Q H‹JÒ„ Hc¬ …Ò~51É¿ „ H‰ÈHÁèI9ÆvH‰ÈH‰þHÁèHÓæI 4ÀHƒÁH9ÑuÚL‰Â1ÿL‰öL‰E¨èÙE÷ÿL‹E¨…À„%þÿÿL‰ÇèU8÷ÿL‰ÿèM8÷ÿƒ}°ÿ„þÿÿE1ÿè;5÷ÿH‰ÇI‰Æè >÷ÿ‹u°L‰÷è…=÷ÿI‹I‹v¿ HPè D÷ÿH‹™Ñ„ H…Òt,D‹‚p E…À~ I‹VA‰À¿ 1ÀH5»¡ H‹ ‹U°èxP÷ÿL‰÷è 6÷ÿé“ýÿÿ èó?÷ÿ1ÿL‰úHcðHƒÆ?HÁîHÁæèE÷ÿ…À… L‰ÿèš7÷ÿH‹#Ñ„ 1ö1ÿ‹° ƒêHcÒèŽC÷ÿéœýÿÿf „ è‹N÷ÿH…ÛHsHIóH˜HÁþHƒûŽ\ýÿÿHƒûŽ± H‰ñfHnØL‰òfo £ñ HÑéfo¨ñ flÛHÁáLñ D foÁHƒÂfÔÊfÔÃBðH9ÑuçH‰òHƒâþƒæ„ûüÿÿHÐI‰Öéïüÿÿ º H‰ÞH‰Çè A÷ÿ…À„¾üÿÿH‹QЄ ‹° …ö…©üÿÿÇ€ H=¢ èíN÷ÿéŽüÿÿ „ L‰ÿèˆ6÷ÿéáþÿÿ E1öé›üÿÿ „ H‰E¨ègL÷ÿL‹E¨H…À„ýýÿÿ‹}°H‰ÆL‰E H‰E¨èg2÷ÿL‹M¨L‹E …Àu{E‹E…Ò~sD‰m˜1ÒL‰}¨M‰ÇH‰] L‰ËD‰eœI‰Ô „ D‰æH‰ßèU<÷ÿ…Àt"L‰àHÁèI9ÆvL‰à¿ D‰áHÁèHÓçI <ÇIƒÄD9#ÆM‰øI‰ÙL‹}¨H‹] D‹eœD‹m˜L‰ÏL‰E¨è4÷ÿH‹U¨1ÿL‰öèC÷ÿL‹E¨…À„Zýÿÿé8ýÿÿ1ÒéŸþÿÿè)8÷ÿf „ ó úUH‰åAWAVAUATSHìˆ L‹gHc_(H‰½°þÿÿdH‹%( H‰EÈ‹G ‰…¸þÿÿ‹G$‰…ÀþÿÿH‹Ã΄ ‹€p ‰…¼þÿÿH‹G0H‰…ÈþÿÿèG=÷ÿ1ÿL‰âHcðHƒÆ?HÁîHÁæènB÷ÿ…À…Ý H‹…°þÿÿD‹hAƒýÿtWèà1÷ÿI‰ÄH‰Çè¥:÷ÿD‰îL‰çè*:÷ÿI‹$I‹t$¿ HPèÃ@÷ÿI‰ÀH‹9΄ H…Àt‹°p …ö L‰çèÞ2÷ÿ‹…ÀþÿÿHƒìLe°D‹½¸þÿÿL¿¢ ¹ º L‰çPE‰ù¾ 1ÀèÕR÷ÿL‰æ¿ 1Àè&I÷ÿH‹ÏÍ„ ¾ H‹¶ˆn H‹¸˜ D¶ˆm H‰•ˆþÿÿH‹•°þÿÿD‹€x H‹RH‰• þÿÿ1ÒèzùÿÿL‹5ƒÍ„ ZÇ…|þÿÿ H‰…˜þÿÿYA‹† ƒèD9øu A‹† ƒè;…Àþÿÿ”À¶À‰…|þÿÿ‹•¸þÿÿ‹Àþÿÿ‰Ð ȃ½¼þÿÿ‰…xþÿÿ~6Hƒìÿµ˜þÿÿ1ÀL‹ þÿÿL‹…ˆþÿÿH5-ž ¿ è L÷ÿL‹5ôÌ„ A]A_A€¾ …F H½ ÿÿÿ1öè;÷ÿH‹… ÿÿÿfo½ ÿÿÿE‹¦` H‰…XþÿÿI‰Ç)½ÿÿÿE…ä„L H[M‰õ1ÛHÇ…pþÿÿ HÇ…¨þÿÿ HÁàH‰…€þÿÿH…ÿÿÿH‰…þÿÿA¶… L‹µÿÿÿˆ…üþÿÿ„À…Ï L‹¥ÈþÿÿA‹ A‰ØI‹µ€ ‹•¸þÿÿH‹½ˆþÿÿM‰áè²ôÿÿA‹ A‰ØI‹µˆ IÄ‹•ÀþÿÿH‹½ þÿÿM‰áè‰ôÿÿA‰Ø¹ 1ÒIÄI‹µ˜ H‹½˜þÿÿM‰áèfôÿÿE‹h LàH‰…ÈþÿÿE…Û…ç I‹… H…À…n M‹¥ˆ M¥€ IÄM¥˜ èo4÷ÿH‹µ€þÿÿI‹•ø 1ÿ‰2L‰æ1ÀèÂF÷ÿD‹•¼þÿÿL¥¨þÿÿE…Òy&E‹¨ E…ÉuA€½¥ uE‹…d E…À„ H‹…°þÿÿH‹½þÿÿ1ö‰X,èa9÷ÿA‹•d H‹…ÿÿÿ…Òt+H‹µÿÿÿH‰ÁH+ ÿÿÿH9µÿÿÿ@œÆ@¶öH)ñ9ʆi I9Ç„? ‹½xþÿÿ…ÿ…¢ A‹•¨ …Ò„“ ‰Á+Xþÿÿ9ʃ A‹•¬ H‰…XþÿÿI‹ø H‹µ€þÿÿE1í‰ÐÁè ÐÑø;11 è9÷ÿLcÀL‰ÇL‰…ðþÿÿèF@÷ÿL‹…ðþÿÿ1öH‰ÇI‰ÄMH?L‰…èþÿÿIÁéIÁáL‰ÊL‰ðþÿÿèE4÷ÿH‹µðþÿÿ1ÿL‰âèt4÷ÿ…À…˜ H‹½èþÿÿèð?÷ÿH…À„ƒ H‹•ðþÿÿ1öH‰Çè4÷ÿAƒýÿL‹ðþÿÿI‰À„þ E…íxQH‹ÖÉ„ D;¨¬ }AIcÅH‰ÂHÁêI9ÑvHÁèº D‰éHÓâI ÀL‰Â1ÿL‰ÎL‰…ðþÿÿèw=÷ÿL‹…ðþÿÿ…ÀtL‰Çèô/÷ÿL‰çE1äèé/÷ÿ‹µ¼þÿÿ…ö~D‰êH5Õš ¿ 1ÀèiH÷ÿèô7÷ÿ1ÿL‰âHcðHƒÆ?HÁîHÁæè=÷ÿ…À… L‰çè›/÷ÿƒ½¼þÿÿŽ– H‹•ÿÿÿH‹…ÿÿÿL)úL)ðy HƒêH@B HiÀè fïÉfïÀHiÒ Êš;òH*ÀH‹…¨þÿÿòH*ÊòXÁH…Àˆ— fïÉòH*Èò^Á¿ ¸ L‹…Èþÿÿ‹Àþÿÿ‹•¸þÿÿH59š è¤G÷ÿH‹=õ¯„ èØ6÷ÿ‹|þÿÿCL‹-xÈ„ ‰…Äþÿÿ…É„3 H‹•ÿÿÿH‹…ÿÿÿH+• ÿÿÿH+…ÿÿÿy HƒêH@B HiÀè fïÉfïÀHiÒ Êš;òH*ÈCòH*‰…Äþÿÿf(ùòXøò½hþÿÿM…ít`A‹•p …ÒxUfïÀfïÉH5´œ ¿ ò*ÀA‹…` ò^=šã òH*ȸ ò^Áf(Ïò^ ¨ã òY ã è»F÷ÿL‹-¤Ç„ A€½¤ uA€½¥ „7 Mc¥° L‰ãIÁäL‰çèC÷ÿH‰…Ðþÿÿ…ÛŽJ L‰â1öH‰Çèj1÷ÿA‹… ‰…ðþÿÿ…ÀŽj E1äE1öA¿ÿÿÿÿëA € è›.÷ÿH‹•ÐþÿÿL‹- Ç„ H˜ƒ‚‹C,A‹• A9ÇDGøA9ÆDBðIƒÄD9â~(I‹…ø K dHÁãHË;…ÿy®A‹• IƒÄD9âßE…ÿ‰•ðþÿÿ•ÂE…öD‰µøþÿÿ•ÀD‰½äþÿÿ!ÂA‹…° ˆ•üþÿÿ…ÀŽÕ L‹½ÐþÿÿD‹¥ðþÿÿ1ÛE1ö @ H‹=)®„ ‰Þè23÷ÿ…ÀtA‹ŸA9ÄDOàA9ÆDLðL‹-UÆ„ HƒÃA‹…° 9ØÆD‰¥ðþÿÿD‰µèþÿÿ…ÀŽÅ E1äE1ÿf. „ H‹=É„ D‰æèÑ2÷ÿH‹ Æ„ …À„Š ‹ E1ö1Û…À~k ‹ …À~[E1íëH‹ ÙÅ„ AƒÅ‹ D9莶 ¯ÃDèH˜H@HÁàHø ‹8è-÷ÿD9àuÃH‹ œÅ„ AƒÆ‹ ƒÃ9Ø›E÷D‹©p E…í‰â IƒÄD9¡° GÿÿÿD‰½dþÿÿI‰ÍA‹…p …À‰. E‹• 1ÛÇ…ðþÿÿ Ç…üþÿÿÿÿÿÿE…ÒŽ „ Mc¥° L‰çè¡@÷ÿI‰ÆE…䎜 L‰â1öH‰Çè/÷ÿE‹½ E…ÿŽL D‰øE1äë"L‹-ÙÄ„ H˜AƒÄAÆA‹… D9àŽ¾ ¯ÃDàH˜H@HÁàI…ø ‹8è,÷ÿ…Ày¼L‰÷è*÷ÿL‹-Ä„ ò½pþÿÿfïöf.þz„± HÇ…pþÿÿ M…í…V H‹½ÐþÿÿèÅ)÷ÿA‹•p …ÒxH‹=««„ èŽ2÷ÿL‹-7Ä„ ‹ÄþÿÿA9` †¤ L‹½ÿÿÿé¬÷ÿÿ „ ‹ ésþÿÿ D E‹¥° E…䎗 AD$ÿ‰…àþÿÿƒø†Ç D‰áfïÀfïöL‰ðÁéfïíƒéHÁáIL óofoÎfoåHƒÀfdÊfoÚf`ÙfhÑfeãfoËfaÌfiÜfþÁfoÍfeÊfþÃfoÚfaÙfiÑfþÃfþÂH9Èu§foÈD‰áfsÙƒáðfþÁfoÈfsÙfþÁf~ÀAöÄ„) HcñA¾46ðqD9æ HcöA¾46ðqD9æý HcöA¾46ðqD9æç HcöA¾46ðqD9æÑ HcöA¾46ðqD9æ» HcöA¾46ðqD9æ¥ HcöA¾46ðqD9æ HcöA¾46ðqD9æ}}HcöA¾46ðq D9æ}kHcöA¾46ðq D9æ}YHcöA¾46ðq D9æ}GHcöA¾46ðq D9æ}5HcöA¾46ðq A9ô~#HcöƒÁA¾46ðA9Ì~HcÉA¾ È € L‰÷‰…èþÿÿèj'÷ÿ‹…èþÿÿ…À„Í ‹•üþÿÿ9ÂGЉ•üþÿÿ‹•ðþÿÿ9ÂCă…ðþÿÿA‹… ‰…äþÿÿ9Ãg E…ÿ‰üÿÿD‰àL‰ØþÿÿMcôE‰çÁ艅èþÿÿD‰àƒàð‰…øþÿÿD‰àA‰Ü‰ÃL‰÷è=÷ÿ1öL‰úH‰Çèw+÷ÿƒ½àþÿÿH‰Ç† ‹•èþÿÿfïÀfïöfïíHÁâHÂf D óofoÎfoåHƒÀfdÊfoÚf`ÙfhÑfeãfoËfaÌfiÜfþÁfoÍfeÊfþÃfoÚfaÙfiÑfþÃfþÂH9Ðu§foÈ‹…øþÿÿfsÙfþÁ‰ÂfoÈfsÙfþÁfA~Å9Ø„ Hcò¾47Aõr9Þ Hcö¾47Aõr9óŽî Hcö¾47Aõr9ÞÙ Hcö¾47Aõr9ÞÄ Hcö¾47Aõr9Þ¯ Hcö¾47Aõr9Þš Hcö¾47Aõr9Þ… Hcö¾47Aõr9Þ}tHcö¾47Aõr 9Þ}cHcö¾47Aõr 9Þ}RHcö¾47Aõr 9Þ}AHcö¾47Aõr 9Þ}0Hcö¾47Aõr 9Þ} HcöƒÂ¾47Aõ9Ú}HcÒ¾AÕ @ è%÷ÿE…í„P ‹…üþÿÿD9èAGʼn…üþÿÿ‹…ðþÿÿD9èDCèAƒÄD‰ðþÿÿD9¥äþÿÿÖýÿÿL‹Øþÿÿƒ½üþÿÿ…2 ƒ½ðþÿÿ…% ‹•äþÿÿ9•dþÿÿ„N ò½pþÿÿfïöf.þztPA‹µp HÇ…pþÿÿ …öˆúÿÿH5 ” ¿ ¸ ò…hþÿÿò^˜Ú èÛ=÷ÿL‹-ľ„ M…í„ZúÿÿA‹p …ɈKúÿÿ¿ èBA÷ÿL‹-›¾„ é5úÿÿH‹…ÐþÿÿD‰ñ¿ H5d“ B‹ 1Àè…=÷ÿH‹ n¾„ éñøÿÿE‹½ E…ÿqùÿÿL‰÷èÁ#÷ÿé-ÿÿÿ @ E1í1ÒéŽýÿÿL‹°þÿÿI‹}Xè¾ H‹'¾„ A‰ØL‹¥Èþÿÿ‹•ÀþÿÿH‹½ þÿÿ‹ˆ H‹° M‰áè‹æÿÿI‹}XIÄL‰¥Èþÿÿèè L‹-ὄ I‹… é)òÿÿL‹¥°þÿÿI‹|$XèT H‹½½„ ‹¸h èb>÷ÿI‹|$Xè¨ L‹-¡½„ éàñÿÿC‰…Äþÿÿ‹ÄþÿÿA9` ‡\ùÿÿM‰îH‹½þÿÿ1öè¯+÷ÿH‹…ÿÿÿH‹•ÿÿÿH+… ÿÿÿH+•ÿÿÿy HƒèHÂ@B HiÒè fïÀHiÀ Êš;HÐH‹•°þÿÿH‰B8H=ÿÉš;v>HºSZ› /¸D HÁè H÷âH‹…¨þÿÿHÁê H‰Ñ1ÒH÷ñH…Àˆ® fïÀòH*Àò^¨Ø H‹°þÿÿ¿ Hµ ÿÿÿòCPèó>÷ÿH‹½˜þÿÿHi•8ÿÿÿè Hi…0ÿÿÿ Êš;HÐHi•(ÿÿÿè H‰C@Hi… ÿÿÿ Êš;HÐH‰CHH…ÿt I‹¶˜ èÑ-÷ÿI¾È èõ« H‹^¼„ H‹•¨þÿÿHð H¸È èD¬ H‹EÈdH+%( … HeØ1À[A\A]A^A_]Ëdþÿÿ‹•èþÿÿH5û 1À+•ðþÿÿ¿ è ;÷ÿL‹-ô»„ M…í„öÿÿA‹p …ÛˆŽöÿÿ‹øþÿÿD‹½äþÿÿ1ÀH5À ¿ A‰Ø‰ÙD‰úE)øèÁ:÷ÿ€½üþÿÿ L‹-£»„ „OöÿÿM…í„FöÿÿD‰øfïÉfïÀE‹p òH*ȉØòH*Àò^Èò²Ö ò\ÁE…ÛˆöÿÿòY¥Ö ¿ ¸ H5P èO:÷ÿL‹-8»„ éåõÿÿH‰ÂHÑèfïɃâH ÐòH*ÈòXÉéTòÿÿ1À1ÉéÛ÷ÿÿE‹p E…ɈÝûÿÿ‹ðþÿÿ‹•üþÿÿH5 1À¿ èí9÷ÿL‹-Öº„ éDöÿÿò½pþÿÿfïöf.þŠZöÿÿ…TöÿÿE‹…p E…Àx-H5 ¿ ¸ ò…hþÿÿò^PÖ è“9÷ÿL‹-|º„ ò½hþÿÿA€½¥ ò½pþÿÿ„ýõÿÿ¿ fA‰½ éëõÿÿDjÿéÆïÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀò^êÕ é=ýÿÿA‹… ‰…ðþÿÿ…ÀÃòÿÿÇ…øþÿÿ Ç…èþÿÿ Ç…äþÿÿÿÿÿÿÇ…dþÿÿ é~ôÿÿÇ…øþÿÿ Ç…äþÿÿÿÿÿÿé+óÿÿÇ…èþÿÿ Ç…dþÿÿ éLôÿÿL‰çè ÷ÿéëÿÿI~è#© H‹Œ¹„ ‹P`ƒÂ‰P`; „ç Hxèn© H‹g¹„ Hxhèî¨ H‹W¹„ ƒ€À Æ€Ä HphH¸ è H‹2¹„ €¸Ä tàHxhè © L‹5¹„ é2ìÿÿL‰çè| ÷ÿéÔïÿÿI‹D$D‰ê¿ H5;‰ H‹1Àèù7÷ÿé¾êÿÿH‹Ý¸„ 1ɺ Hc°¬ …öŽ ïÿÿH‰ÈHÁèI9ÁvH‰ÈH‰×HÁèHÓçI <ÀHƒÁH9ÎuÚéñîÿÿE‹¥° é ôÿÿHx0è׬ H‹€¸„ éÿÿÿAÆ… M‰îéîúÿÿÇ…dþÿÿ éÿòÿÿ @ H…ÿÿÿHÇ…¨þÿÿ H‰…þÿÿé½úÿÿL‹Øþÿÿéùÿÿè9!÷ÿf „ UE1ÉA¸ÿÿÿÿ¹! º ¾È H‰åAWAVAUATSHì H‰½øþÿÿ1ÿdH‹%( H‰EÈ1ÀèÇ,÷ÿ1öºÈ H‰ÇèØ!÷ÿfo% ·„ fo-·„ fo5·„ fo=·„ H˜ÿÿ Hã àÿ£ fo% ·„ « fo- ·„ ³( fo5 ·„ »8 fo=·„ £H fo%·„ «X fo-·„ ³h fo5·„ »x fo=·„ £ˆ «˜ ³¨ »¸ H‰ ÿ¶„ è:÷ÿ‰ƒ¬ è)÷ÿH‹ 趄 ƒÀ€=êÓ„ ‰ƒ° tD‹£p E…ä„q H‹» H…ÿ„N 1öè <÷ÿH‹» òƒ8 H…ÿ…? H‹»( H…ÿt1öèô;÷ÿòƒH H‹»0 H…ÿ„f 1öèÕ;÷ÿòƒP ò Ò ‹ƒ 1Ò¾ ò“8 ¯ƒ òYÁ¶‹n D¶‹m òYÑD‹ƒx ‰ƒ òYÁòYÑòH,úò“@ òYÑòYÑòH,ÂfHn×fHnàflÔ“€ ò“H òYÑòYÑòH,ÂH‰ƒ òH,ÀH‰ƒ˜ è¡áÿÿH‰H‹§µ„ Hxhè^£ H‹—µ„ H¸ 蛧 H‹„µ„ Hxè;£ H‹tµ„ Hx0è{§ H‹dµ„ H¸È è£ º ¾ H‹ Gµ„ Hcƒ ¶‹n D¶‹m D‹ƒx H<@HÁçè áÿÿL‹=µ„ H‰ƒø A‹Ÿ …ÛŽœ E‹‡¬ E1íA¾ Odm IcøIÁäM§ø H_?AÇD$ÿÿÿÿHÁëHÁãè£*÷ÿ1öH‰ÚI‰D$H‰ÇèÁ ÷ÿIc·¬ 1ÉI‰ð…ö~,H‰ÈHÁèH9ÃvI‹D$H‰ÊL‰÷HÁêHÓçH <ÐHƒÁH9ÎuÕIƒÅE9¯ tÿÿÿA‹‡p …À‰} I‹¿¸ H…ÿ„ …À èØ÷ÿE‹Ÿp H‰…ØþÿÿH‰…`ÿÿÿE…Û‰" H…`ÿÿÿM‰þÇ…0ÿÿÿ H‰… ÿÿÿH9 H‰…ðþÿÿH‰ÆH‹½ ÿÿÿè²1÷ÿI‰ÄH…À„D ¾- H‰Çè)#÷ÿH‰ÃM…ötE‹Žp E…Éq º 1öL‰çH…Û„‘ èÉ-÷ÿH{1öº I‰Å‰…(ÿÿÿè°-÷ÿD‰ëD9艅äþÿÿMؾ# L‰çèÄ"÷ÿÇ…ìþÿÿ H…ÀtHxº 1öèu-÷ÿ‰…ìþÿÿ¾_ L‰çè’"÷ÿÇ…ÿÿÿ H…ÀtHxº 1öèC-÷ÿ‰…ÿÿÿ¾x L‰çè`"÷ÿÇ…èþÿÿ H…ÀtHxº 1öè-÷ÿ‰…èþÿÿM…ötE‹†p E…À@ A‹–¬ 9ÚŽÕ ‹(ÿÿÿ‰ßèú ƒø…ù D‹½äþÿÿD‰ÿèâ ƒø…á ‹µÿÿÿ‰ØL‹5z²„ ÞHcìþÿÿ‰µ8ÿÿÿH‰ÐþÿÿHcØH‰ÿÿÿD9øÝ Icž¬ ‹µèþÿÿHƒÃ?HÁëHÁã…öŽŠ Hc…0ÿÿÿH‰ÁH@HÁàÎH‰… ÿÿÿ‰µÿÿÿ € ‹…0ÿÿÿA;† e ‹0ÿÿÿL‹½ ÿÿÿM¾ø …É„™ A‹–p …Ò‰ ƒ½ÿÿÿŽÍ Ic¾¬ è‘'÷ÿ1öH‰ÚI‰GH‰Çè°÷ÿ‹µ8ÿÿÿ9µ(ÿÿÿÇ D‹¥(ÿÿÿE…äynE1í…öL‰µÿÿÿDNîD‰èL‹ÿÿÿA‰Æ D I‹èÇ÷ÿL‰èHÁèH9ÃvI‹GL‰îº D‰éHÁîHÓâH ðAƒÄIƒÅE9ô|ÄL‹µÿÿÿD;¥8ÿÿÿ}MMcìE9¦¬ I‹èn÷ÿL‰èHÁèH9ÃvI‹GL‰ê¾ D‰éHÁêHÓæH 4ÐAƒÄIƒÅD9¥8ÿÿÿ·ƒ…0ÿÿÿ‹…0ÿÿÿHƒ… ÿÿÿ`;…ÿÿÿ…žþÿÿ‹ìþÿÿH‹µÐþÿÿ(ÿÿÿ‹…(ÿÿÿ8ÿÿÿHµÿÿÿ9…äþÿÿ#þÿÿH‹µðþÿÿézüÿÿH‹» H…ÿ„ 1öèÁ5÷ÿòƒ@ éùÿÿ @ ƒ½ÿÿÿ~GA‹†p …Àˆkþÿÿ‹ÿÿÿ‹•(ÿÿÿH5Æ… 1À¿ è/÷ÿL‹5°„ é@þÿÿM…ö„7þÿÿ @ A‹†p …Àˆ$þÿÿ‹•(ÿÿÿH5& ¿ 1ÀèØ.÷ÿL‹5Á¯„ éÿýÿÿ @ ¿, èN2÷ÿƒ½ÿÿÿL‹5 ¯„ ~¡M…ö„ØýÿÿéYÿÿÿ‹•(ÿÿÿH5à ¿ 1Àè‡.÷ÿL‹=p¯„ M…ÿtA‹‡p …À‰ A‹ ;0ÿÿÿž H‹½Øþÿÿè÷ÿA‹‡p I‹¿À H…ÿ„Ò …Àè è¹÷ÿH‰…ÿÿÿH‰…`ÿÿÿA‹‡p …À‰| H…`ÿÿÿE1íH‰… ÿÿÿH4 H‰…ðþÿÿH‹µðþÿÿH‹½ ÿÿÿèš,÷ÿI‰ÄH…À„3 ¾- H‰Çè ÷ÿH‰ÃM…ÿtE‹·p E…öS º 1öL‰çH…Û„s è±(÷ÿH{1öº H‰…8ÿÿÿA‰Æè—(÷ÿH‹8ÿÿÿ‰…(ÿÿÿ9ȉËMؾ# L‰çè¦ ÷ÿÇ… ÿÿÿ H…ÀtHxº 1öèW(÷ÿ‰… ÿÿÿ¾x L‰çèt ÷ÿÇ…0ÿÿÿ H…ÀtHxº 1öè%(÷ÿ‰…0ÿÿÿM…ÿtE‹Ÿp E…ÛÜ A‹—° 9ÚŽ D;µ(ÿÿÿáþÿÿ‹½0ÿÿÿ…ÿŽâ IcÅH @‹…0ÿÿÿHÁãD艅8ÿÿÿf D E;¯ Û èî)÷ÿD‰÷H‰ÆI‰Äè ÷ÿA‰Ç…À…µ E‹$E…Òéw € AƒÇE;<$b D‰þL‰çè÷÷ÿ…ÀtãL‰çèë÷ÿL‹=$„ M‹§ø IÜE…í„ù E‹‡p E…Àx D‰òH5ß‚ ¿ 1Àèÿ+÷ÿL‹=謄 E‰t$AƒÅHƒÃ`D;8ÿÿÿ…>ÿÿÿDµ ÿÿÿD9µ(ÿÿÿüþÿÿéØýÿÿ D L‰çèh÷ÿD‰òH5~ ¿ 1Àè¢+÷ÿL‹=‹¬„ M…ÿtA‹·p …ö‰ó A‹ D9é H‹½ÿÿÿèË÷ÿA‹‡p …À‰C Ic¿ HÁçèà; H‹ 5¬„ H‰…(ÿÿÿ€» … H…Pÿÿÿ1öH‰ÇH‰…0ÿÿÿèI÷ÿ‹ƒ …ÀŽ( L‹(ÿÿÿE1ÿL%Ü ë% „ H‹ Ù«„ G‰t½ IƒÇD9» Žð èn)÷ÿD‰ûA‰ÆA‰ÀH‹®«„ H…Àt-‹€p …À~#D‰ñD‰úL‰æ¿ 1ÀD‰µ8ÿÿÿè“*÷ÿD‹…8ÿÿÿE…öu—H…pÿÿÿLe E‰ÅH‰ÇH‰…0ÿÿÿè ˜ º L‰çA‰ÙLR ¹ ¾ 1Àè'0÷ÿL‰æ¿ 1Àèx&÷ÿH‹!«„ ‹‚ ¯ÃH˜L$@IÁäL¢ø E‹t$AƒþÿtTèg÷ÿI‰ÇH‰Çè,÷ÿD‰öL‰ÿè±÷ÿI‹I‹w¿ HPèL ÷ÿH‹Åª„ H…ÒtD‹šp E…Û L‰ÿèh÷ÿM‹d$è>÷ÿ1ÿHcðL‰âHƒÆ?HÁîHÁæèe ÷ÿ…À… H‹vª„ Hc¸ HÁçè : 1Ò¾ H‰…(ÿÿÿH‹Qª„ ¶ˆn H‹¸ˆ D¶ˆm D‹€x è ÖÿÿH‹(ª„ I‰Æƒºp Ä ‹‚ …ÀŽÈ L‹¥(ÿÿÿL=ìÚÿÿ @ ¯ÃfAnÝfnÃfbÃDèAƒÅHcÈH IHÁáHŠø L‰q‰A(fÖA H‰8ÿÿÿèG'÷ÿL‰úL‰ç1öH‹8ÿÿÿH˜IƒÄH‰A0H‹…0ÿÿÿÇÿÿÿÿH‰AXèè+÷ÿH‹©„ ‹‚ D9èzÿÿÿ…À~,L‹¥(ÿÿÿ1Û D I‹<Ü1öHƒÃèQ÷ÿH‹J©„ 9š âM…ötH‹²ˆ L‰÷èŽ÷ÿH‹½(ÿÿÿè’÷ÿ1ÿèK ÷ÿ E‹p E…Ɉ üÿÿD‰òH5O ¿ 1Àè(÷ÿL‹=먄 éþûÿÿf D L‰çè˜ ÷ÿé+üÿÿ€» …Ñ H‹½0ÿÿÿ1öèø÷ÿH…`ÿÿÿò-qÄ H‰… ÿÿÿò8ÿÿÿL‹-“¨„ L‹µ(ÿÿÿ1ÛL¥LÿÿÿE‹… E…À~) € A‹<ž1ÒL‰æHƒÃè®$÷ÿL‹-W¨„ A9 ÞA‹• …ÒŽK ƒêI‹ø E1äHRHÁâHA8H´˜ HÇÁÿÿÿÿ € H‹IÔH9ÑHGÊHƒÀ`H9ÆuêHºSZ› /¸D HÁé H‰ÈH÷âH‰ÓHÁë H‹½ ÿÿÿ1öè÷ÿL‹½`ÿÿÿH‹…hÿÿÿL+½PÿÿÿH+…XÿÿÿI‰Æy IƒïIÆ@B A‹…p …À‰ A‹½p …ÿx¿ è!*÷ÿL‹-z§„ IiÆè fïÉfïÀMiÿ Êš;fïÿòH*ûòH*ÀI‹…ð òI*Ïò½ ÿÿÿòXÁò^…8ÿÿÿò…0ÿÿÿH…Àˆ fïÛòH*ØfH~ÛM…äˆÞ fïÀòI*ÄfïÉA€½¥ òA* ò^Áò^…8ÿÿÿfI~Ä…) H‹µøþÿÿH| H…öHEÆ€=ÉÄ H‰…øþÿÿ… ò…0ÿÿÿH‰ÂL} H Ý} H5¾| ¿ ¸ è‘%÷ÿ€=†Ã„ …® ò… ÿÿÿH‹•øþÿÿLâ| H } H5~| ¿ ¸ èQ%÷ÿ€=FÄ …G H‹•øþÿÿfInÄL¸| H `} H5A| ¿ ¸ è%÷ÿò0ÿÿÿ€=Ä f(Åò\… ÿÿÿòYIÁ ò^ÅòY%Á …À H‹•øþÿÿL‡| H –| ¿ H5Ü{ ¸ è´$÷ÿH‹¥„ fïÉfHnÀ=™Â„ ò*ˆ ò^Áò^…8ÿÿÿ…B H‹•øþÿÿLD| H I| ¿ H5€{ ¸ èX$÷ÿ€=M„ fHnÃò^…8ÿÿÿ…Û H‹•øþÿÿL-| H | ¿ H5;{ ¸ è$÷ÿH‹ü¤„ fïÀfHnË€=øÁ„ ò*€ ò^Èò…0ÿÿÿòY…8ÿÿÿò^Á…Q H‹•øþÿÿLé{ H ö{ ¿ H5Óz ¸ è«#÷ÿH‹”¤„ fïÉfHnÀ=Á„ ò*ˆ ò^Áò^…8ÿÿÿò^…0ÿÿÿ…Ë H‹•øþÿÿLº{ H À{ ¿ H5oz ¸ èG#÷ÿ€=<Á„ fHnÃò^…0ÿÿÿò^…8ÿÿÿ…\ H‹•øþÿÿL–{ H s{ ¿ H5"z ¸ èú"÷ÿH‹ 㣄 ƒ»p Ž ‹³ …öŽü ‹ƒ E1íL= z H‰Ú D …ÀŽÙ E1äLu éñ @ L÷z L‰òH H{ ¿ H5©y ¸ è"÷ÿH‹S@fïÀH¸SZ› /¸D HÁê H÷âHÁê €=YÀ„ òH*Â…B L{ L‰òH € ¿ H5Sy ¸ è+"÷ÿH‹SHfïÀH¸SZ› /¸D HÁê H÷âHÁê €=À„ òH*Â…Ì L×z L‰òH É ¿ H5ýx ¸ èÕ!÷ÿH‹¾¢„ IƒÄ‹‚ D9àŽË A¯ÅHƒìfïÀE‰éA)¹% ¾% L‰÷A)FL-z H˜AÇF LàAÆF$ H @1ÀHÁãHšø ATº è@'÷ÿ€=U¿„ ZòCPY„¤þÿÿH°y L‰þ¿ ¸ è3!÷ÿéþÿÿ‹ƒp …À‰ž H‹=q‰„ èT÷ÿH‹ ý¡„ é×õÿÿH=Vw è¬ ÷ÿL‹=å¡„ M…ÿ„ÂíÿÿE‹—p E…Òˆ²íÿÿH5Cw ¿ 1ÀèÉ ÷ÿL‹=²¡„ é“íÿÿA‹— ¿ H5ìv 1Àè£ ÷ÿL‹=Œ¡„ I‹¿¸ éCíÿÿH=1w è4 ÷ÿL‹=m¡„ M…ÿ„hòÿÿA‹‡p …ÀˆYòÿÿH5ÿj ¿ 1ÀèR ÷ÿL‹=;¡„ é:òÿÿA‹— ¿ H5uv 1Àè, ÷ÿL‹=¡„ I‹¿À éëñÿÿH=5Ê è½ ÷ÿL‹=ö „ A‹p …Ɉ›ôÿÿL%Év E1öL‰çè• ÷ÿH‹Î „ ‹° D‹¨¬ …Ò~,1Û H‹=aˆ„ ‰Þèj ÷ÿƒøH‹ „ AƒÞÿƒÃ;˜° |Ù‹ H Ç E‰éE‰ðH®Í H5¸s ¿ ƒúHEÈ1Àèm ÷ÿH‹V „ ¿ H5Âs H‹‚€ ‹’` H…ÀHˆÿÿ HIÈ1ÀHÁùè4 ÷ÿH‹ „ ¿ H5Ás H‹‚ˆ ‹’` H…ÀHˆÿÿ HIÈ1ÀHÁùèû ÷ÿH‹äŸ„ ¿ H5Às H‹‚˜ ‹’` H…ÀHˆÿÿ HIÈ1ÀHÁùè ÷ÿH=•u èf ÷ÿL‰çè^ ÷ÿH‹=ÿ†„ èâ ÷ÿL‹=‹Ÿ„ é:óÿÿ‹…èþÿÿHƒìD‹ìþÿÿH5 u D‹…äþÿÿ‹ÿÿÿ¿ P‹•(ÿÿÿ1Àè^ ÷ÿ^L‹5FŸ„ _ézìÿÿH‰ÁL‰â¿ 1ÀH5®t è7 ÷ÿº 1öL‰çL‹5Ÿ„ H…Û…oëÿÿè8÷ÿ‰…(ÿÿÿ‰Ã‰…äþÿÿé„ëÿÿH{è|Ž H‹åž„ ‹X`9˜ t)f. „ HpHx0裒 H‹¼ž„ ‹˜ 9X`uáHx討 „ H‹™ž„ Hxhè Ž H‹=‰ž„ D‹§À ‹Ÿ HƒÇhèsŽ A9Ü…U H…`ÿÿÿ1öH‰ÇH‰… ÿÿÿè’ ÷ÿH‹…`ÿÿÿH+…PÿÿÿH‰ÂH‹…hÿÿÿH+…Xÿÿÿˆ ò=í¹ H‹ ž„ ò½8ÿÿÿH…ÉtuD‹‘p E…ÒxiHiÒ Êš;fïÉfïÀ¿ HiÀè H5Sr òH*ÊòH*À¸ òXÁò^Çè× ÷ÿH‹ À„ H…Ét D‹‰p E…ÉxH=—s èc ÷ÿH‹ œ„ fo`ÿÿÿHyh)Pÿÿÿè H‹}„ Æ€Ä Hxhèm H‹f„ H¸ è’ é»ôÿÿǃp ÿÿÿÿé€æÿÿH‰ÁL‰â¿ 1ÀH5´r è= ÷ÿº 1öL‰çL‹= „ H…Û…îÿÿè>÷ÿ‰…(ÿÿÿA‰Æ‰Ãé«îÿÿ‹(ÿÿÿD‰ò¿ 1ÀD‹… ÿÿÿH5²r èë÷ÿL‹=Ôœ„ éõîÿÿ¿ èe ÷ÿL‹=¾œ„ A‹ ;0ÿÿÿŽbíÿÿ‹•0ÿÿÿH5o ¿ 1À)Ñè ÷ÿL‹=‰œ„ é;íÿÿ¿ è ÷ÿL‹=sœ„ A‹ D9éŽüïÿÿD)é¿ 1ÀD‰êH5go èZ÷ÿL‹=Cœ„ H‹½ÿÿÿè§÷ÿM…ÿ„8ûÿÿéÎïÿÿf „ H t L‰þ¿ ¸ è÷ÿé=ùÿÿfHÔs L‰þ¿ ¸ è÷÷ÿéÇøÿÿfAƒÅD;ª Œ øÿÿH‰ÓH‹½(ÿÿÿè0÷ÿH‹;H…ÿt H‹³€ è ÷ÿLc£ HÇ E1íE…ä~,f D KDm IƒÅHÁàHƒø H‹xèã÷ÿD9« ÚH‹»ø H…ÿt K4dHÁæè± ÷ÿ¾È H‰ßè¤ ÷ÿ1ÀHÇ7›„ H‹UÈdH+%( …š HeØ[A\A]A^A_]ÿ è»÷ÿéfüÿÿòƒP éœäÿÿH=Ûp è÷ÿL‹-æš„ M…í„cóÿÿéBóÿÿH=Ä èŒ÷ÿL‹=Åš„ A‹‡p édæÿÿHMr ¿ ¸ H5q è¬÷ÿéöÿÿH r ¿ ¸ H5äp èŠ÷ÿé>öÿÿHºq ¿ ¸ H5Âp èh÷ÿé¸õÿÿHdq ¿ ¸ H5 p èF÷ÿé.õÿÿHq ¿ ¸ H5~p è$÷ÿéÇôÿÿHðn ¿ ¸ H5\p è÷ÿéIôÿÿfInÄ¿ ¸ Hp H55p èÛ÷ÿéÂóÿÿò… ÿÿÿ¿ ¸ Hmn H5 p è±÷ÿé[óÿÿò…0ÿÿÿ¿ ¸ Hn H5áo è‡÷ÿéñòÿÿH=Zo è&÷ÿH‹_™„ H…À„F÷ÿÿ‹€p …Àˆ8÷ÿÿH5am ¿ 1ÀèE÷ÿé ÷ÿÿL‰àAƒäfïÀHÑèL àòH*ÀòXÀé òÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀfH~Ãé×ñÿÿI‹WA‰À¿ 1ÀH5!i H‹ D‰òèÞ÷ÿéîÿÿHƒ»0 …$âÿÿƒÈÿé|ýÿÿ H‹…øþÿÿHîm H…ÀHEЀ= µ„ utò…0ÿÿÿL˜n H Âo ¿ H5žn ¸ èv÷ÿéˆñÿÿL‰çèÉþöÿé×íÿÿH‹ I‰À‰Ú¿ H5€l 1ÀèI÷ÿH‹2˜„ éîÿÿHƒêH@B éñùÿÿò…0ÿÿÿ¿ ¸ HLn H5cn è ÷ÿéñÿÿH» ú‚K E1äéðÿÿH5«i ¿ 1Àèß÷ÿ¸ÿÿÿÿéŽüÿÿH5fj ¿ 1ÀèÂ÷ÿ¸ÿÿÿÿéqüÿÿH=¡i è\÷ÿ¸ÿÿÿÿé[üÿÿM‰÷éèÿÿè• ÷ÿ D ó úUHÀl H‰åAWAVAUI‰õH5ql ATA‰ü¿ SHƒì(dH‹%( H‰EÈ1ÀèN÷ÿE…ä~4AD$ÿM‰ïH ž MtÅ D I‹H‰Þ¿ 1ÀIƒÇè÷ÿM9÷uåH=×D è¹÷ÿ1À¹ L‰îH=(–„ HÁ–‚ óH«H‹ ¹ D‰çH‰–„ H‹¹² f‰ J–„ H Ã] H‰ð•„ H‹¥² ÆÞ•„ H‰/–„ 1ÀAƒü”ÀE1ÀÆ–„ Æ–„ Æ–„ ‰ –„ èËf …À…à ‹ –„ …Òu31ÿè2Þÿÿ…À…ª H‹EÈdH+%( …ª HƒÄ(1À[A\A]A^A_]ÃH=Ok L%@^ƒ èS÷ÿL-€ @ I‹D$øIƒ<$ H‰E¸„4 L‰àE1ÿf D HƒÀIcßAƒÇHƒ8 uïH‹U¸¿ 1ÀMtÜH5Ðj L‰ãèÈ÷ÿ „ H‹L‰î¿ 1ÀHƒÃèª÷ÿI9Þuå1ÛAƒÿ”ÃH=^C è@÷ÿ1À¹ E1ÀH=¯”„ HH•‚ L‰æóH«¸ D‰ÿH c\ f‰Ü”„ Hù« H‰Ž”„ H‹/± Æp”„ H‰m”„ H‹"± Æ”„ ƨ”„ Ʋ”„ H‰ž”„ ‰ ¬”„ è[e …Àu H‹}¸èÎÜÿÿIÄ HX£ƒ L9à…Ïþÿÿ¿ èm÷ÿé~þÿÿ „ H‰ÂH5Æi 1À1Û¿ E1ÿèµ÷ÿéÿÿÿH5y”‚ H=’[ èýT è˜ýöÿ „ ó úUH‰åSH‰óH53r HƒìdH‹%( H‰Eè1Àè% ÷ÿ…ÀuH‰ Ê¢ƒ H‹EèdH+%( uH‹]ø1ÀÉÃè>ýöÿff. „ UHïq H‰åAULcîATSH‰û¿ Hì¨ ‹5 ±„ dH‹%( H‰EØ1Àèäy €=”„ „ H‹SE…íŽò IcÅHÁàH‹DD‰îH‰ßÿЀ=ד„ A‰Ä„2 ‹5´°„ Héq ¿ 1Àèy H‹CH…Àt'Hƒ8 t!HƒÀ 1Ò „ HƒÀ ƒÂHƒxà uòƒúumH‹ ‹5h°„ 1À¿ H¥q èAy AƒüþtqE…ä…² ‹5@°„ H—q 1ÿ1Àè y H‹EØdH+%( … HĨ D‰à[A\A]]à „ H‹ ‹5û¯„ 1ÀEEH=q ¿ èÐx AƒüþuH‹CH…À„½ AƒýÿtIÁåLèH‹HH…É„£ H‹=<z„ H q H5} 1Àè' éfÿÿÿfH‹=z„ Hüp H5¬Ç 1Àè éCÿÿÿ € è÷ÿ…Àˆ ¶l’„ „~ „ÀurH½Lÿÿÿè¾óöÿ‹…Lÿÿÿ‰Âƒâ„½ ƒÂ‹5(¯„ €ú2 A¼ÿÿÿÿé`þÿÿH‹=™y„ Hup H5Ú 1Àè„ éÃþÿÿ € H‹Béþÿÿ € ‹5Ö®„ 뵄À…áýÿÿèƒ÷ÿ‹5Á®„ ¿ H¡o ‰Á1Àè˜w ‹¦®„ …À~ZL%w… ¿ L‰æèšüöÿL‰æ¿ èüöÿé‘ýÿÿ „ ¾Ä‹5k®„ ¿ Hfo ‰ÁA‰Ä1Àè?w ‹5M®„ é”ýÿÿ¾ H= ‘ 1Àè¡÷ÿA‰Ä…Àˆ?ýÿÿ¿ è øöÿ¿ èøöÿD‰ç¾ èU÷ÿ¾ ¿ èF÷ÿD‰çèî÷öÿéýÿÿH o ¿ 1ÀA¼ÿÿÿÿèÀv éýÿÿè÷ÿº€ HµPÿÿÿA¼ÿÿÿÿ‹8èj± ‹5«„ Hwn 1ÿH‰Á1Àè„v ‹5’„ éÙüÿÿè„ùöÿ‰Çè÷ÿff. „ fó úUH‰åATHì Hƒ $ Hƒì¾ý dH‹%( H‰EèH‹GL¥àïÿÿL‰çH‹HH‹è ‹(„ …À~$L‰çè(üöÿºÿ ¹ L‰çH)ÂH5…n èœ÷ÿL‰çè$÷ÿ…Àt¶Äƒø•À¶ÀƒèH‹UèdH+%( uL‹eøÉÃèÇøöÿ € ó úU¹T H‰åAWAVLµ ýÿÿAUL- ATA‰üL‰÷SH‰óHìØ H‰µPüÿÿH5ëã dH‹%( H‰EÈH²z HÇ…Èüÿÿ HÇ…xüÿÿ HÇ…€üÿÿ fHnÀHh H‰…Àüÿÿ1ÀóH«H »m H¸ s H={ H‰… ýÿÿfHnÉH…xüÿÿH †¨ Ç… þÿÿ fHnÐHqm fHnØflÊH¸ v Ç… ÿÿÿ H‰…€ýÿÿH«„ fHnà(ýÿÿHÓe fHnÏflËH‰… ýÿÿH¸ F H= m H‰…àýÿÿH”Ž„ 8ýÿÿfHnÉfHnèHm flÌH‰… þÿÿH¸ w H ÇÀ ˆýÿÿfHnÏH=¿ï flÍH‰…@þÿÿH…€üÿÿfHnðèýÿÿHÉl fHnÉflÎfHnøH Ž„ fHnÐHþÿÿH½l fHnÏflÏfHnØH ’k XþÿÿH5œƒ foÈflÃfHnà…¸þÿÿfHnÁHµg flÄfHnèflÊ…ÿÿÿfHnÆflŨþÿÿ…ÿÿÿL‰ÐüÿÿHÇ…Øüÿÿ èà ‰…Xüÿÿ…Àˆ" 1öH=¼øÿÿèç H‹=˜t„ 1É1öº èÂúöÿE1ÉL‰òH‰ÞHÐüÿÿL…ÀüÿÿD‰çèSP ‰…`üÿÿ…À~H‹;L‰îè¾÷ÿ‰…Xüÿÿ…À„§ L‹¥€üÿÿM…ä„Õ H‹=‰Èƒ L‰æè‘÷ÿ…À„– H‹=‚ȃ L‰æèz÷ÿ…À„ˆ H‹={ȃ L‰æèc÷ÿ…À„_ H‹=tȃ L‰æèL÷ÿ…À„l H‹=mȃ L‰æè5÷ÿ…À„L H‹=fȃ L‰æè ÷ÿ…À„ø ‹5T©„ L‰á1ÿ1ÀH9k è-r Ç…XüÿÿÿÿÿÿH‹EÈdH+%( … ‹…XüÿÿHeØ[A\A]A^A_]ÃA» 1ÿÆÛƒ fD‰ Ûƒ èo …ÀˆØ H‹…xüÿÿH‰… üÿÿH…ÀtH‰Çè ó H‰… üÿÿè èë ‰…,üÿÿA‰ÅH‹U„ H…Àt<A¼ H U„ f „ H‹8è˜÷öÿA9ÅDLèD‰àAƒÄH‹ÃH…ÀuáD‰,üÿÿH‹s\„ H…ÀtDD‹,üÿÿA¼ H Z\„ f. „ H‹8èH÷öÿA9ÅDLèD‰àAƒÄH‹ÃH…ÀuáD‰,üÿÿ‹½,üÿÿH‹PüÿÿÇ…Hüÿÿ ƒÿGþNlj… üÿÿH=•‚ H‰…üÿÿ‹…`üÿÿƒèHDÁH‰…hüÿÿH‹…üÿÿH‹L‹:M…ÿ„X Hc…HüÿÿLpH÷ØHÂH‰…üÿÿfD‹•`üÿÿƒ…HüÿÿI‹ E…Ò„‰ L‹PüÿÿL¥ üÿÿL‰èI‰ÝH‰Ã~6H‹;º L‰æè]÷ÿH‹• üÿÿ€: …] L9ð„D HƒÃH;hüÿÿuÊI‹GH…À„® Hƒ8 „¤ HH 1Òf. „ HƒÁ ƒÂHƒyà uòHcòÆ…0üÿÿL‹hüÿÿE1äHÁæL‰½@üÿÿH üÿÿH‰µ8üÿÿL‰µXüÿÿH…Àtqf „ N‹| D‹`üÿÿE…É~5L‹µPüÿÿI‹>º H‰Þè˜÷ÿH‹• üÿÿ€: uDH;…XüÿÿtSIƒÆM9îuÒIƒÄ L;¥8üÿÿtQ D H‹…@üÿÿH‹@H…Àu˜H‹…@üÿÿL‹8ë‘ @ I‹6L‰ÿè-÷öÿH…Àtµ „ Æ…0üÿÿ IƒÄ L;¥8üÿÿu´€½0üÿÿ L‹½@üÿÿL‹µXüÿÿ…… I‹ ‹5û¥„ ‹Hüÿÿ1ÿ1ÀD‹…,üÿÿI‰ÙHêg èÇn H‹½ üÿÿL‰öèxï H…À…ï I‹OH…Ét-Hƒ9 t'HƒÁ 1ÒH‰È € HƒÀ ƒÂHƒxà uòƒú…á ¾ÿÿÿÿL‰ÿèLôÿÿH‹…üÿÿIƒÆN‹|ðøM…ÿ…ÃýÿÿHƒ…üÿÿH‹…üÿÿH ’‚ H9È…sýÿÿè H‰ÃH…À„, H‹ H…À„ Hc•HüÿÿH½àüÿÿH‰½8üÿÿH½üÿÿH‰ÖH‰½@üÿÿLb)Ö‰µHüÿÿ D ‹HüÿÿfïÀ)…àüÿÿDá)…ðüÿÿ‰XüÿÿH X÷ÿÿ)… ýÿÿ)…ýÿÿL‹sH‰øüÿÿH‹8üÿÿL‰µèüÿÿH‰¨üÿÿH‹@üÿÿL‰µ üÿÿH‰°üÿÿH‰…üÿÿM…öt]‹…`üÿÿ…À„² ~ML‹½PüÿÿL‰ðLˆüÿÿM‰þI‰ÇI‹>º L‰îèB ÷ÿH‹•ˆüÿÿ€: …Z I9Ä„i IƒÆL;µhüÿÿuÊH‹CHƒÃIƒÄH…À…ÿÿÿÇ…Xüÿÿ éÅúÿÿ „ H‹3L‰ïèÕôöÿH…À„˜üÿÿé×ýÿÿ € H‹=Yn„ HÛe H5š 1ÀèD é3þÿÿ € 1Àf D HƒÁ A‰Ä@Hƒyà uï‹5£„ Hÿ¥ 1ÿ1Àèil M‹oM…í„ä IcÄ‹ üÿÿI]D‰¥XüÿÿHÁàL‰@üÿÿI‰ÜID(A‰ÍH‰ÃI‹<$èFòöÿA9ÅDLèIƒÄ I9ÜuçD‰(üÿÿD‹¥XüÿÿL‹@üÿÿAƒÄL‰µ8üÿÿ1ÛIcÄH‰…0üÿÿf. „ ‰@üÿÿ‰XüÿÿM…í„» H‰ØD‹…`üÿÿHÁàM‹dE…À„€ ‹µ`üÿÿ…ö~RL‹µPüÿÿL‰àL üÿÿM‰ôI‰ÆI‹<$º L‰îèþöÿH‹• üÿÿ€: … H;…8üÿÿ„ IƒÄL;¥hüÿÿuÅHƒÃH;0üÿÿ„g M‹oéYÿÿÿ‹…`üÿÿL½ üÿÿL‹PüÿÿE1öL‰½8üÿÿƒè‰…hüÿÿHk‚ H‰…0üÿÿH‹…0üÿÿH‹H‹H…Û„² IcÆHpH÷ØHÂH‰µ`üÿÿH‰…@üÿÿfD‹½hüÿÿL‹#AƒÆE…ÿ„³ H‰HüÿÿL‰ãE1ÿL‹¥8üÿÿK‹|ýº L‰æè£ýöÿH‹• üÿÿ€: …[ H;…`üÿÿ„f IƒÇD9½hüÿÿÄf „ Hƒ…`üÿÿH‹@üÿÿH‹…`üÿÿH‹\ÁøH…Û…lÿÿÿHƒ…0üÿÿH‹…0üÿÿH=–Ž‚ H9Ç…ÿÿÿèø H‰ÃH…À„é÷ÿÿHƒ8 „ß÷ÿÿMcæD‰µHüÿÿID$L‹¥PüÿÿH‰…`üÿÿ D D‹hüÿÿƒ…HüÿÿL‹{E…í„õ E1öL üÿÿK‹|ôº L‰îè¹üöÿH‹• üÿÿ€: …© H;…`üÿÿ„¼ IƒÆD9µhüÿÿÄ € HƒÃHƒ…`üÿÿHƒ; u†é>÷ÿÿI‹4$L‰÷èTñöÿH…À„ëýÿÿ I‹GH…À„» H‰ÚHÁâL‹dHƒì‹…@üÿÿ1ÿHƒÃAT‹HüÿÿHPb D‹(üÿÿ‹5 „ D@1Àèøh ‹µXüÿÿL‰ÿèÊîÿÿZYH;0üÿÿ…™ýÿÿL‹µ8üÿÿécúÿÿ € I‹6L‰ÿè½ðöÿH…À„›ûÿÿ @ L‹µ üÿÿH‹C‹5³Ÿ„ 1ÿM‰ñD‹…,üÿÿ‹XüÿÿH¤a H‰…˜üÿÿ1Àèxh H‹½ üÿÿL‰æè)é H…À„¸ H‹=ùi„ H{a 1ÀHƒÃH54 IƒÄèÜ H‹H…À…Púÿÿé4ûÿÿ K‹týH‰ßèðöÿH…À„œýÿÿfH‹HüÿÿL‹#‹5Ÿ„ D‰ñM‰à1ÿHâ` 1Àèêg H‹KH…É„}ýÿÿHƒ9 „sýÿÿHq 1ÒH‰ðf. „ HƒÀ ƒÂHƒxà uòƒú„Iýÿÿ1À € HƒÆ ƒÀHƒ~à uòLcøE1äëEf. „ L‰à‹5‹ž„ ED$1ÿHÁàH_` IƒÄL‹LD‰ñ1ÀèRg M9ü„éüÿÿH‹KH…ÉuÀL‹ ‹5Kž„ ED$1ÿD‰ñH ` 1ÀIƒÄèg M9çuÍé±üÿÿ‹½`üÿÿM‹'…ÿ…PûÿÿéËýÿÿf. „ K‹tôL‰ÿèãîöÿH…À„Nýÿÿf. „ ‹Hüÿÿ‹5Ø„ 1ÿ1ÀM‰øH§_ è±f é4ýÿÿ @ H½ üÿÿ1öHƒÃIƒÄèrìÿÿH‹H…À…¦øÿÿéŠùÿÿM‹'éIýÿÿI‹?èìöÿ‹ üÿÿ1Ò9Á‰ÖLȃÂD9æuñ‰(üÿÿéMúÿÿHW¼ƒ H‹µPüÿÿ‹½`üÿÿÿP‰…Xüÿÿé ôÿÿH¼ƒ ëÜHÜ»ƒ ëÓH㻃 ëÊH ¼ƒ ëÁHñ»ƒ ë¸Ç…XüÿÿÿÿÿÿéÍóÿÿèûèöÿf. „ UH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ HìX H‹ ‚ 1ÒdH‹%( H‰EÈ1ÀHµ¸ÞÿÿI‰üè-åöÿƒøÿ„ó H‹½¸ÞÿÿI‰ø…ÀŽÙ Hÿ‰ÀLÀïÿÿ1ÛHÁàH‰ÞÿÿH‰…¨ÞÿÿH…ÀßÿÿH‰…€ÞÿÿL‹< M…ÿtnA€.tZMwL‰â¾ L‰ïL‰ñè L‰ï¾. èûöÿH‰ÇH…ÀtH5P^ èÌ÷öÿ…À„Œ L‰þL‰çè „À…1 H‹½¸ÞÿÿHƒÃH9¨Þÿÿu‰L‹¥Þÿÿ1ÛIÁäëf D H‹½¸ÞÿÿHƒÃHßèl L9ãuèL‹…¸ÞÿÿL‰ÇèäöÿH‹EÈdH+%( … HÄX! [A\A]A^A_]à @ ¾ L‰ïèûáöÿ…À…_ÿÿÿL‰ñL‰â¾ L‰ïè@ H5ʦ L‰ïè!þöÿI‰ÇH…À„Dÿÿÿ D L‰ÿè˜ïöÿƒøÿtƒø uîL‰úH½ÀÞÿÿ¾ èJðöÿL‰ÿH‰… Þÿÿè›êöÿH‹• ÞÿÿH…Ò„úþÿÿHzè‚$ I‰ÇH…À„åþÿÿH‹ÿ}„ HHHƒøþ„_ HT@H‹=Ý}„ H‰ˆÞÿÿHÁâH‰ÖH‰• ÞÿÿèkàöÿH‹• ÞÿÿH‹ˆÞÿÿH…ÀH‰…˜Þÿÿ„ H‰ž}„ L‰çHDÐH‰ —}„ HJèH‰ˆÞÿÿH‰… ÞÿÿèàÞöÿH…À„® H‹ ÞÿÿL‰÷H‰èÅÞöÿH…À„“ H‹ ÞÿÿL‰ÿH‰Aè©ÞöÿH…Àt{H‹ ÞÿÿL‰ÿH‰AH‹…˜ÞÿÿH…ˆÞÿÿHÇ HÇ@ HÇ@ èìèöÿ;ö|„ Žßýÿÿ‰ê|„ éÔýÿÿ D L‰ñL‹µ€ÞÿÿL‰â¾ L‰÷è– L‰÷è®üÿÿé¨ýÿÿ‹5—™„ HdV 1ÿèub èÀñöÿè{åöÿ‹5y™„ H V 1ÿèWb è¢ñöÿ‹5`™„ H˜[ 1ÿ1Àè<b è‡ñöÿ € UH‰åAWAVAUATSHì Hƒ $ Hì¸ H s[ L=‡[ fHnÁdH‹%( H‰EÈHf[ H ïÿÿL¥0ïÿÿLµÀïÿÿfHnÈflÁ)… ïÿÿL‹+L‰æL‰ïèÆîöÿ…ÀtbHƒÃL9ãuåèô L‰÷¾ H#[ I‰ÄH‰Á1Àè(ã L‰çèðàöÿL‰÷è˜ûÿÿH‹©{„ H‹UÈdH+%( u:Hĸ [A\A]A^A_]þ L‰÷L‰éL‰úèÝâ L‰æL‰ïèBîöÿ…À…xÿÿÿë¨è3äöÿ ó úUH‰åHƒìdH‹%( H‰EøH‹8{„ H…ÀtH‹UødH+%( u!ÉÃf. „ H‹EødH+%( uÉé›þÿÿèÖãöÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ=Õz„ t‹Åz„ H‹UødH+%( u Éà @ èKþÿÿëÞè„ãöÿ @ ó úUH‰åHƒìdH‹%( H‰EøH‹ƒ…Û ƒx…ã Hƒx…ê Hƒx …' H‹P(ö u ö€ t8L Z A¸Ð ‹5—„ H °Y H¾Y 1À¿ èè_ ¸ÿÿÿÿë]ƒâ… H‹ ƒx…‘ Hƒx…˜ Hƒx …à H‹P(ö tL ¯Y A¸Ü ë” @ ö€ uäƒâ…§ 1ÀH‹UødH+%( …¤ ÉÃL Y A¸È éUÿÿÿL 1Y A¸É éCÿÿÿL *Y A¸Ê é1ÿÿÿL Y A¸Õ é ÿÿÿL Y A¸Ö é ÿÿÿL Y A¸Ñ éûþÿÿL ïX A¸Ï ééþÿÿL ÝX A¸Û é×þÿÿL ØX A¸Ý éÅþÿÿèØáöÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹ƒu[ƒx…‹ Hƒx … HƒxH…“ HƒxP…— Hƒ¸ …§ Hƒx … 1ÀH‹UødH+%( …™ ÉÃL ÙW A¸s f D ‹5>•„ H ØW HæW 1À¿ è^ ¸ÿÿÿÿë±L ÝW A¸t ëÊL ÙW A¸u ë»L ÿW A¸v ë¬L þW A¸w ëL ¹W A¸} ëŽL îW A¸x é|ÿÿÿè·àöÿ € ó úUH‰åHƒìdH‹%( H‰EøH‹ƒu1ƒxu_Hƒx … ƒxDu]HƒxPue1ÀH‹UødH+%( urÉÃL ãV A¸„ ‹5N”„ H èV HöV 1À¿ è ] ¸ÿÿÿÿë»L íV A¸… ëÊL HW A¸‡ ë»L GW A¸‰ ë¬L ËV A¸† ëèèßöÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹ƒu1ƒxu_Hƒx … ƒxDu]HƒxPue1ÀH‹UødH+%( urÉÃL V A¸u ‹5~“„ H V H&V 1À¿ èP\ ¸ÿÿÿÿë»L V A¸v ëÊL xV A¸x ë»L wV A¸z ë¬L ûU A¸w ëèßöÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹ƒu1ƒxu_Hƒx … ƒxDu]HƒxPue1ÀH‹UødH+%( urÉÃL CU A¸/ ‹5®’„ H HU HVU 1À¿ è€[ ¸ÿÿÿÿë»L MU A¸0 ëÊL ¨U A¸3 ë»L §U A¸5 ë¬L +U A¸2 ëèHÞöÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹ƒŽ ‹Pƒúuké D HƒùupHƒxH …O HƒxP …\ Hƒ¸ …f ¶P8öÂ…q ö …€ ƒâ@… ÷@8 € …š H‹ ‹PƒútWH‹Hƒút…Òu’‰ÉHƒùtL aT A¸Œ D ‹5~‘„ H T H&T 1À¿ èPZ ¸ÿÿÿÿé– f D Hx(„ …` Hƒx …y ¶P8ö„ü ö …Ï ƒâ@„´ ÷@8 € …q H‹ ƒx…R Hƒx…# ¶P8ö„¦ ö „g ƒâ@…L ÷@8 € „° 1À D H‹UødH+%( …‘ Éà L ¬S A¸ éÿÿÿf D L ¢S A¸Ž éþþÿÿf D L ˜S A¸ éæþÿÿf D L ©S A¸ éÎþÿÿf D L ¤S A¸‘ é¶þÿÿf D L ¡S A¸’ éžþÿÿf D L šS A¸“ é†þÿÿL ŒR A¸‡ étþÿÿL ¸R A¸Š ébþÿÿL uS A¸™ éPþÿÿL ŸR A¸¤ é>þÿÿL cS A¸› é,þÿÿL pR A¸£ éþÿÿL S A¸Ÿ éþÿÿL ùR A¸§ éöýÿÿL ÒR A¸¦ éäýÿÿL ÕR A¸ž éÒýÿÿL ®R A¸ éÀýÿÿL ‰R A¸¥ é®ýÿÿL wR A¸œ éœýÿÿèÛöÿL ™R A¸¨ é…ýÿÿ D ó úUH‰åHƒìdH‹%( H‰EøH‹ƒu1ƒxu_Hƒx … ƒxDu]HƒxPue1ÀH‹UødH+%( urÉÃL 3Q A¸ ‹5žŽ„ H 8Q HFQ 1À¿ èpW ¸ÿÿÿÿë»L =Q A¸! ëÊL ˜Q A¸$ ë»L —Q A¸& ë¬L Q A¸# ëè8Úöÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹ƒu1ƒxu_Hƒx … ƒxDu]HƒxPue1ÀH‹UødH+%( urÉÃL cP A¸ ‹5΄ H hP HvP 1À¿ è V ¸ÿÿÿÿë»L mP A¸ ëÊL ÈP A¸ ë»L ÇP A¸ ë¬L KP A¸ ëèhÙöÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹ƒu1ƒxu_Hƒx … ƒxDu]HƒxPue1ÀH‹UødH+%( urÉÃL “O A¸ ‹5þŒ„ H ˜O H¦O 1À¿ èÐU ¸ÿÿÿÿë»L O A¸ ëÊL øO A¸ ë»L ÷O A¸ ë¬L {O A¸ ëè˜Øöÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹ƒu1ƒxu_Hƒx … ƒxDu]HƒxPue1ÀH‹UødH+%( urÉÃL ÃN A¸ö ‹5.Œ„ H ÈN HÖN 1À¿ è U ¸ÿÿÿÿë»L ÍN A¸÷ ëÊL (O A¸ù ë»L 'O A¸û ë¬L «N A¸ø ëèÈ×öÿ „ ó úUH‰åATSHƒìH‹ dH‹%( H‰Eè1Àƒ{$…Æ D‹C E…À…Ù Hƒ{ …à H‹{H5NN è-çöÿ…À…È H‹ƒ{$…ò ‹{ …ÿ… Hƒ{…ë H‹{H5HN èòæöÿ…À…± H‹ƒ{$…Õ ‹s …ö…« Hƒ{…Î H‹{H5N è·æöÿ…À…š H‹ƒ{$…¸ ‹K …É…” Hƒ{…± H‹{H5îM è|æöÿ…À…§ H‹‹S$…Ò…‡ ‹C …À…j Hƒ{…‡ H‹{H5÷ƒ è@æöÿ…À…} H‹ƒ{$…t ƒ{ …| H‹{H5Oi èæöÿ…À…` L%|} H‹{L‰æèöåöÿ…À…W H‹ƒ{$…N ƒ{ …V H‹{H5õM èÇåöÿ…À…: H‹{L‰æè³åöÿ…À…8 H‹UèdH+%( …7 HƒÄ[A\]Ë5͉„ L ‚M A¸ H ZL HhL ¿ è”R ¸ÿÿÿÿë²L uM A¸$ ‹5Ž‰„ H (L H6L 1À¿ è`R ¸ÿÿÿÿé{ÿÿÿL M A¸) ëÇL /M A¸- ë¸L M A¸2 ë©L M A¸6 ëšL ãL A¸; ë‹L óL A¸? éyÿÿÿL áL A¸H égÿÿÿL °L A¸S éUÿÿÿL ®L A¸U éCÿÿÿL ŒL A¸a é1ÿÿÿL ŠL A¸c é ÿÿÿL xL A¸" é ÿÿÿL lK A¸% éûþÿÿL TL A¸+ ééþÿÿL HK A¸. é×þÿÿL 0L A¸4 éÅþÿÿL $K A¸7 é³þÿÿL L A¸= é¡þÿÿL úK A¸F éþÿÿL ØK A¸D é}þÿÿL ÜJ A¸@ ékþÿÿL ÊJ A¸I éYþÿÿL ÁK A¸W éGþÿÿL ¦J A¸X é5þÿÿL K A¸e é#þÿÿL ‚J A¸f éþÿÿèœÓöÿff. „ ó úUH‰åSHƒìH‹ dH‹%( H‰Eè1Àƒuqƒ{tH‹» H5…‘ èãöÿ…À„ ¶C8¨…Î ¨ „· ¨@„ ÷C8 € u]¨…¼ ¨…à 1ÀH‹UèdH+%( …Ï H‹]øÉÃL €I A¸æ ‹5놄 H …I ¿ HŽI è¿O ¸ÿÿÿÿëµL JJ A¸î ‹5¶†„ H PI H^I 1À¿ èˆO ¸ÿÿÿÿé{ÿÿÿL ÿI A¸í ëÇL ÛI A¸ë ë¸L ¹I A¸é ë©L JJ A¸ï ëšL HJ A¸ð ë‹L I A¸ç éDÿÿÿè,Òöÿff. „ ó úUH‰åAWAVE1öAULmATSH 1) L{<HƒìXdH‹%( H‰EÈ1ÀèÅH I‰ÄH…À„ä L‰ïèÁ‰ A¹ L‰é1ÒL¹ƒ H‰ÞL‰çèƒ A‰À…ÀuEL‰ïèÕ‰ L‰çè=} HƒÃ L9ûuªH‹EÈdH+%( …” HƒÄXD‰ð[A\A]A^A_]à € L‹M˜‹5b…„ H‰Ù‰EŒHaB ¿ 1Àè5N H‰ÞL‰ïè‹ L‰ïèb‰ L‰çèÊ| D‹EŒ‹5$…„ 1ÀH‰Ù¿ H I D‰EŒèöM D‹EŒAƒþÿEEðéXÿÿÿA¸ôÿÿÿëÇèèÐöÿ „ UH‰åAWAVAUATSHì Hƒ $ Hì¸ H‰½0ïÿÿH‰µ8ïÿÿdH‹%( H‰EÈ1ÀèÛh H…À„ I‰Á¹ º H‰ÃLÀïÿÿL H ¾ 1ÀL‰ïèHìöÿL‰ïèPØöÿI‰ÄH…À„L L‰çèLØöÿH…À„3 €x.LpuA€~ tÞ€x.u A€~.„A Hƒìº I‰ÙL‰ïAVLIA ¹ 1À¾ èØëöÿL‰ïè\ A‰ÇXZE„ÿt’H5` L‰ïè·æöÿH…À„zÿÿÿL@ïÿÿH‰Â¾€ H‰… ïÿÿL‰ßL‰(ïÿÿèéØöÿL‹(ïÿÿL‹ ïÿÿH…À„ L‰ßL‰ ïÿÿL‰(ïÿÿèŒÒöÿH‹½ ïÿÿÆ„?ïÿÿ èÓöÿL‰÷èðÇöÿH‹0ïÿÿH‹½(ïÿÿH‰èÚÇöÿL‹µ8ïÿÿL‰çI‰èxÖöÿH‹;H…ÿtIƒ> u%è…ËöÿH‹…8ïÿÿE1ÿH‹8èsËöÿë L‰çèHÖöÿE1ÿH‹EÈdH+%( u3HeØD‰ø[A\A]A^A_]à @ A€~ „þÿÿé¯þÿÿL‰ÏèhÒöÿéoþÿÿè¾Îöÿff. „ UH‰åAVAUATSH‰ûHƒì@dH‹%( H‰EØH‹GH…Àt ÿЄÀ„Þ èYE I‰ÄH…À„ì Lu L‰÷èQ† H‹3E1À1ÒA¹ L‰ñL‰çè˜ …ÀuDL‰çÿSA‰ÅL‰÷èc† L‰çèËy H‹EØdH+%( …¸ HƒÄ@D‰è[A\A]A^]à „ L‹M¨H‹ A‰À¿ ‹5ï„ Hô> 1ÀA½ÿÿÿÿèÇJ H‹3L‰÷謇 H‹}¨H…ÿtˆH5 F A½þÿÿÿèÒöÿHƒøAƒÕ éiÿÿÿ @ ‹5ž„ HÙE ¿ E1íèvJ éVÿÿÿ‹5„ 1ÿ1ÀA½ÿÿÿÿHºE èUJ é5ÿÿÿè[Íöÿff. „ UI‰ùº L¼E ¹ H‰åSHÐýÿÿH‰ßHìP dH‹%( H‰Eè1ÀV¾ HÇ…¸ýÿÿ èáèöÿHª H½°ýÿÿH‰°ýÿÿH‰…Àýÿÿè0þÿÿH‹UèdH+%( uH‹]øÉÃèÆÌöÿf D ó úUH‰åAVAUHuÐH}ÈATHƒì(dH‹%( H‰EØ1Àè²ûÿÿ„ÀtNL‹mÐL‹uÈL‰îL‰÷è+ÿÿÿL‰÷A‰ÄèÐÈöÿL‰ïèÈÈöÿH‹EØdH+%( u!HƒÄ(D‰àA\A]A^]Ãf. „ A¼þÿÿÿëÐè3Ìöÿ ó úUH‰åSHƒìdH‹%( H‰Eè1ÀƒŽ© H‰ûèÕÕ …À…Ë H‹H9ÓuëQHz(„ ufHƒz uoH‹H9Ót8ƒztáL •B A¸j ‹5„ H \B HjB 1À¿ è”H ¸ÿÿÿÿH‹UèdH+%( usH‹]øÉÃf. „ L C A¸l ëL C A¸n ë‹5_„ L áA A¸f H ìA HúA ¿ è&H ¸ÿÿÿÿëL ¼C A¸g éYÿÿÿèËöÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀƒŽå H‹H9Çu2é~ f D ö „‡ ƒâ@„– ÷@8 € …¡ H‹ H9ÇtQ¶P8öÂtÐL ñA A¸O ‹5™~„ H 3A HAA 1À¿ èkG H‹EødH+%( …’ ɸÿÿÿÿÃH‹EødH+%( u{Ééþÿÿ L ¤A A¸P ëžf „ L ¡A A¸Q éƒÿÿÿf D L šA A¸R ékÿÿÿ‹5~„ L †@ A¸L H ‘@ HŸ@ ¿ èËF é[ÿÿÿèÑÉöÿó úUH‰åSHƒìH‹ dH‹%( H‰Eè1ÀƒuKèyÓ …À…Å ƒ{… H{(„ u\Hƒ{ …— H‹UèdH+%( …¢ H‹]øÉÃf D ‹5^}„ L à? A¸Y H ë? Hù? ¿ è%F ¸ÿÿÿÿë¯L Á@ A¸\ ‹5 }„ H ¹? HÇ? 1À¿ èñE ¸ÿÿÿÿéxÿÿÿL »? A¸[ ëÇL @ A¸^ ë¸L fA A¸Z ë©èÅÈöÿ D ó úUH=↠H‰åHƒìdH‹%( H‰Eø1ÀèIŸ H…À•ÀH‹UødH+%( uÉÃè}Èöÿff. „ fó úUH=A H‰åHƒìdH‹%( H‰Eø1Àèùž H…À•ÀH‹UødH+%( uÉÃè-Èöÿff. „ fó úUH=B† H‰åHƒìdH‹%( H‰Eø1Àè©ž H…Àt$H‰ÇH‹EødH+%( u%ÉH5º¢ éUt D H‹EødH+%( uÉ1ÀÃè¸Çöÿ „ ó úUH‰åATSHƒìL‹'dH‹%( H‰Eè1Àƒ…Ü Aƒ|$… Iƒ|$…} H‰ûL‰çèÒ½ H5@ H‰Çè×öÿ…À… ƒ{I‹<$…Ø ƒ…à Hƒutè—½ H5å? H‰ÇèØÖöÿ…À…á H‹UèdH+%( …à HƒÄ[A\]à @ L ¿= A¸µ ‹5áz„ H {= H‰= 1À¿ è³C ¸ÿÿÿÿë¬ @ L ‡= A¸¼ ëÆ‹5§z„ L )= A¸³ H 4= HB= ¿ ènC ¸ÿÿÿÿédÿÿÿL 8= A¸´ ë‚L ë< A¸º épÿÿÿL = A¸» é^ÿÿÿL ô> A¸¶ éLÿÿÿL â> A¸½ é:ÿÿÿèÆöÿ „ ó úUH‰åSHƒìH‹ dH‹%( H‰Eè1Àƒ…® ƒ{uaH‰ßèI¼ H5¦> H‰ÇèŠÕöÿ…À…¾ H‹;ƒuqè$¼ H5> H‰ÇèeÕöÿ…À…¨ H‹UèdH+%( …§ H‹]øÉà @ L D< A¸c ‹5qy„ H < H< 1À¿ èCB ¸ÿÿÿÿë¯ @ L < A¸h ëÆ‹57y„ L ¹; A¸a H Ä; HÒ; ¿ èþA ¸ÿÿÿÿégÿÿÿL ·= A¸d ë‚L ¨= A¸i épÿÿÿèÞÄöÿff. „ ó úUH‰åAWAVAUATSHƒì‹WdH‹%( H‰EÈ1À…Ò„4 1öI‰ÿ茸 I‰ÄH…À„ E1íA¾ Aƒ|$…Ê Aƒ|$…Í 1Û1ÿf D è›” H‰ÇH…Àt'‹GA;D$ué„ÛuEƒø» EDîèt” H‰ÇH…ÀuÙ„Û„– L‰æL‰ÿè¸ I‰ÄH…ÀuE„턉 1Àë6 @ L = A¸Ž ‹5ñw„ H ‹: H™: 1À¿ èÃ@ ¸ÿÿÿÿH‹UÈdH+%( …ƒ HƒÄ[A\A]A^A_]ÃL {: A¸€ ëªL ‚< A¸ ë›L §< A¸• ëŒL ®< A¸— ézÿÿÿ‹5kw„ L í9 A¸z H ø9 H: ¿ è2@ ¸ÿÿÿÿéjÿÿÿè3Ãöÿ ó úUH‰åHƒìdH‹%( H‰EøH‹H9Çu.ë} D ö …‡ ƒâ@„– ÷@8 € „™ H‹ H9ÇtQ¶P8öÂuÐL !: A¸^ ‹5Év„ 1ÀH a9 Ho9 ¿ è›? H‹EødH+%( u^ɸÿÿÿÿà D H‹EødH+%( uCÉé«ýÿÿ L Ô9 A¸_ ëžf „ L Ñ9 A¸` ë†L Ò9 A¸a ésÿÿÿè9Âöÿf „ ó úUH‰åSHƒì‹wdH‹%( H‰Eè1ÀƒþŽj ƒî1Éë9ö „ç öÂ@„ö ÷@8 € … öÂ… ƒâ… ƒÁ9ñth…ÉHDÇH‹ ¶P8öÂt¶L ÿ8 A¸ f „ ‹5žu„ H 88 HF8 1À¿ èp> ¸ÿÿÿÿH‹UèdH+%( …H H‹]øÉÃfH‹H‰ßèU¤ €x „ ¶C8¨…û ¨ „á ¨@„Ç ÷C8 € …¨ ¨…Ž 1Àë›f D L l8 A¸ é^ÿÿÿf D L i8 A¸ éFÿÿÿf D L b8 A¸ é.ÿÿÿf D L ±8 A¸ éÿÿÿf D L ¦8 A¸ éþþÿÿL $7 A¸þ éìþÿÿL u8 A¸ éÚþÿÿL ü7 A¸ éÈþÿÿL Ù7 A¸ é¶þÿÿL ²7 A¸ é¤þÿÿL 7 A¸ é’þÿÿL ö6 A¸ é€þÿÿèÀöÿff. „ ó úUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hì dH‹%( H‰EÈ1ÀÇ…ÜÜÿÿ HÇ…èÜÿÿ @ H‹½èÜÿÿèì H‰…èÜÿÿH…À„¼ H‹LµÀßÿÿHÇ…ðÜÿÿ HÇ…øÜÿÿ è´W Hƒì¹ L‰÷SI‰ÁLÈ0 º ¾ 1Àè/ÛöÿHµ ÝÿÿL‰÷è ÕöÿAYAZ…À…¤ L‰÷è ÇöÿI‰ÅH…À„ L‰ïèÇöÿH…À„ L`fïÀ¾. HÇ…Ýÿÿ L‰ç)… Ýÿÿè8ÅöÿH…ÀuÃHƒìM‰ñ¹ º ATHÀïÿÿ¾ L…ÿz H‰ßè•Úöÿ_AX=ÿ ÷ H5!~ H‰ßèxÕöÿI‰ÇH…À„ HµøÜÿÿH½ðÜÿÿH‰Áº è±ÏöÿH…Àˆ° H‹½ðÜÿÿ¾? H‰½àÜÿÿè ÄöÿH‹½àÜÿÿH…Àt\蟺öÿL‰ÿHÇ…ðÜÿÿ èÌÁöÿ‹5*r„ 1ÀH‰Ù¿ HE0 è ; L‰ïèÆöÿH…À…ðþÿÿ € L‰ïè0Åöÿé3þÿÿ èCºöÿL‰ÿL½°ÝÿÿHÇ…ðÜÿÿ èiÁöÿHƒì¹ L‰ÿH‹…èÜÿÿAT¾ L7 º H ÝÿÿL‹1ÀèrÙöÿHûéÿÿH‰ßL‰½ ÝÿÿH‰…ÝÿÿèÅîÿÿY^…À… H‹…èÜÿÿH‹8èlj „À„4þÿÿ¾- L‰çè—ÃöÿH…À… þÿÿH‹…èÜÿÿATM‰áL‰ÿº ¹ ¾ ÿ0L6 1ÀèðØöÿHÙúÿÿH‰ßL‰½ ÝÿÿH‰…ÝÿÿèCîÿÿ‰ÃXZ…Û„Çýÿÿ‹5åp„ 1ÀL‰ù¿ H8/ è»9 ‹…ÜÜÿÿƒøÿD؉ÜÜÿÿé”ýÿÿ @ ‹5®p„ ¹ 1ÿ1ÀHR. è…9 épýÿÿH‹…èÜÿÿ‹5‡p„ M‰ðH . ¿ H‹1ÀèZ9 éüÿÿ D ‹5^p„ ‰…àÜÿÿL‰ù1ÀH°. ¿ è.9 ‹…ÜÜÿÿD‹…àÜÿÿƒøÿDDÀD‰…ÜÜÿÿé³þÿÿf D ‹5p„ 1ÀL‰ñ¿ HK5 èì8 ƒ½ÜÜÿÿÿ„7üÿÿÇ…ÜÜÿÿþÿÿÿé(üÿÿH‹EÈdH+%( uw‹…ÜÜÿÿHeØ[A\A]A^A_]à @ ‹5¶o„ L‰á¿ 1ÀH±- èŒ8 L‰ÿè4¿öÿÇ…ÜÜÿÿÿÿÿÿéeüÿÿ‹5ƒo„ L‰á¿ 1ÀHV- èY8 Ç…ÜÜÿÿÿÿÿÿé:üÿÿèU»öÿ D ó úUH‰åHƒìH‹dH‹%( H‰Eø1ÀH‹G‹p9ru H‹@H9BuG1ÀH‹UødH+%( uEÉÃL Í1 A¸ú ‹5ún„ H ”1 H¢1 1À¿ èÌ7 ¸ÿÿÿÿë»L ¤1 A¸û ëÊèÁºöÿó úUH‰åHƒì‹WdH‹%( H‰Eø1À…Ò„ H‹H9Çuë`x u_H‹ H9ÇtOƒxtéL =1 A¸ì ‹5jn„ H 1 H1 1À¿ è<7 ¸ÿÿÿÿH‹UødH+%( uQÉÃf D 1Àëå @ L ÷0 A¸í ë‹5n„ L ™0 A¸é H ¤0 H²0 ¿ èÞ6 ¸ÿÿÿÿë èâ¹öÿfó úUH‰åHƒìdH‹%( H‰EøH‹H9Çu.ë} D ö …‡ ƒâ@„– ÷@8 € „™ H‹ H9ÇtQ¶P8öÂuÐL Ñ0 A¸ª ‹5ym„ 1ÀH 0 H 0 ¿ èK6 H‹EødH+%( u^ɸÿÿÿÿà D H‹EødH+%( uCÉékþÿÿ L „0 A¸« ëžf „ L 0 A¸¬ ë†L ‚0 A¸ ésÿÿÿèé¸öÿf „ ó úUH‰åHƒìdH‹%( H‰EøH‹ƒu ƒxuNHƒxuV1ÀH‹UødH+%( uTÉÃL $/ A¸ñ ‹5l„ H )/ H7/ 1À¿ èa5 ¸ÿÿÿÿë»L ./ A¸ò ëÊL */ A¸ó ë»èG¸öÿ € ó úUH‰åHƒìdH‹%( H‰EøH‹ƒu ƒxuNHƒxuV1ÀH‹UødH+%( uTÉÃL „. A¸ß ‹5ïk„ H ‰. H—. 1À¿ èÁ4 ¸ÿÿÿÿë»L Ž. A¸à ëÊL Š. A¸á ë»è§·öÿ € ó úUH‰åHƒìdH‹%( H‰EøH‹ƒu ƒxuNHƒxuV1ÀH‹UødH+%( uTÉÃL ä- A¸Ÿ ‹5Ok„ H é- H÷- 1À¿ è!4 ¸ÿÿÿÿë»L î- A¸ ëÊL ê- A¸¡ ë»è·öÿ € ó úUH‰åHƒìdH‹%( H‰EøH‹H9Çu.ë} D ö „‡ ƒâ@…– ÷@8 € „™ H‹ H9ÇtQ¶P8öÂuÐL ñ- A¸k ‹5™j„ 1ÀH 1- H?- ¿ èk3 H‹EødH+%( u^ɸÿÿÿÿà D H‹EødH+%( uCÉé«þÿÿ L ¤- A¸l ëžf „ L ¡- A¸m ë†L ¢- A¸n ésÿÿÿè ¶öÿf „ UH‰åATHƒìD‹GdH‹%( H‰Eè1ÀE…Àu&9wuy1ÀH‹UèdH+%( …ª L‹eøÉÃf D D‰ÇI‰Ôè] H‰ÇH…Àt|L‰æèÝc „ÀuÀ‹5—i„ L / A¸± H $, H2, ¿ è^2 ¸ÿÿÿÿë € L /, A¸« ‹5Qi„ H ë+ Hù+ 1À¿ è#2 ¸ÿÿÿÿéRÿÿÿL . A¸° ëÇèµöÿ D ó úUH‰åATSHƒìH‹ D‹gdH‹%( H‰Eè1ÀèF– A‰À¸ E„Àu1A9Äu6ƒ{udHƒ{ul1ÀH‹UèdH+%( ujHƒÄ[A\]à D èS• ƒÀëÅL $+ A¸ ‹5h„ H )+ H7+ 1À¿ èa1 ¸ÿÿÿÿë¥L .+ A¸¢ ëÊL *+ A¸£ ë»èG´öÿ € ó úUH5Õ- H‰åATI‰üHƒìH‹?dH‹%( H‰Eè1Àèñª „Àt H‹EèdH+%( uSL‰çL‹eøÉé1ùÿÿ‹5îg„ L - A¸Ã H {* H‰* ¿ èµ0 H‹EèdH+%( u L‹eø¸ÿÿÿÿÉÃ観öÿf D ó úUH5 & H‰åHƒìH‹?dH‹%( H‰Eø1ÀèVª „Àt1ÀH‹UødH+%( u4ÉË5]g„ L - A¸ç H ê) Hø) ¿ è$0 ¸ÿÿÿÿë½è(³öÿ „ ó úUH5ì, H‰åHƒìH‹?dH‹%( H‰Eø1ÀèÖ© „Àt1ÀH‹UødH+%( u4ÉË5Ýf„ L |, A¸ß H j) Hx) ¿ è¤/ ¸ÿÿÿÿë½è¨²öÿ „ ó úUH5x, H‰åHƒìH‹?dH‹%( H‰Eø1ÀèV© „Àt1ÀH‹UødH+%( u4ÉË5]f„ L ü+ A¸» H ê( Hø( ¿ è$/ ¸ÿÿÿÿë½è(²öÿ „ ó úUH5ÿ+ H‰åHƒìH‹?dH‹%( H‰Eø1ÀèÖ¨ „Àt1ÀH‹UødH+%( u4ÉË5Ýe„ L |+ A¸³ H j( Hx( ¿ è¤. ¸ÿÿÿÿë½è¨±öÿ „ ó úUH5*à H‰åHƒìH‹?dH‹%( H‰Eø1ÀèV¨ „Àt1ÀH‹UødH+%( u4ÉË5]e„ L ü* A¸« H ê' Hø' ¿ è$. ¸ÿÿÿÿë½è(±öÿ „ ó úUH‰åAWAVAUATSHƒì8H‰}¨dH‹%( H‰EÈ1ÀèB` H…À„I ÇE¼ I‰ÄH ÛS L5Ú* fL‰çèȸöÿH…À„ €x.LhuA€} tÞ€x.uA€}.uA€} tÊf. „ H‰ÞL‰ïèEÀöÿ…Àt±L‰öL‰ïè6Àöÿ…Àt¢H5€* L‰ïè#Àöÿ…ÀtL‰ïè_ H‰E°H…À„ì H‰Çè2¸öÿI‰ÅH…À„ f D L‰ïè(¸öÿH…Àt]€x.LxuA€ tâ€x.uA€.u A€ tÎf D H‰ÞL‰ÿè¿öÿ…Àt¹L‰ÿH5{l èš¿öÿL‰ïƒøƒ]¼ÿèË·öÿH…Àu£L‰ïèþ¶öÿH‹}°èå^ L‰çè·öÿH…À…åþÿÿ @ L‰çèضöÿH‹E¨‹U¼9P…— H‹EÈdH+%( …æ H‹}¨HƒÄ8[A\A]A^A_]é.ãÿÿ‹5\c„ L r) A¸? H é% H÷% ¿ è#, ÇE¼ÿÿÿÿë’L W) A¸B ‹5c„ H µ% HÃ% 1À¿ èí+ ÇE¼ÿÿÿÿéYÿÿÿ‹5ïb„ 1ÀL )) A¸X H z% Hˆ% ¿ è´+ H‹EÈdH+%( u&HƒÄ8¸ÿÿÿÿ[A\A]A^A_]ÃL Œ( A¸0 érÿÿÿ芮öÿf. „ ó úU1ÉHÌ( ¿ L&! H‰åAVL5! AULmÀATHƒì(‹5Lb„ dH‹%( H‰EØ1Àè$+ L‰ïèŒr 1ÒL‰öL‰ïè_\ …Àu;L‰ïèSÖÿÿL‰ïA‰Äè¨r H‹EØdH+%( u=HƒÄ(D‰àA\A]A^]Ãf. „ ‹5Þa„ A‰ÄA‰ÀL‰ñHÊ ¿ 1Àè®* ë´è·öÿ € ó úUH‰åAWL=Ç AVL5ð' AUE1íATL%˜ S1ÛHƒì(dH‹%( H‰EÈ1Àë ƒÃIƒÄƒû t]M‹$‹5^a„ 1À‰Ù¿ L‰òè9* L‰çè‘Þÿÿ…ÀtÍM‹$‹57a„ ‰E¼‰Ù1ÀL‰ú¿ è* D‹M¼AƒýÿEEéƒÃIƒÄƒû u£H‹EÈdH+%( uHƒÄ(D‰è[A\A]A^A_]Ãèá¬öÿó úUH‰åAWL=÷ AVL5 ' AUE1íATL%È S1ÛHƒì(dH‹%( H‰EÈ1Àë ƒÃIƒÄƒûJt]M‹$‹5Ž`„ 1À‰Ù¿ L‰òèi) L‰çèÁÝÿÿ…ÀtÍM‹$‹5g`„ ‰E¼‰Ù1ÀL‰ú¿ è?) D‹M¼AƒýÿEEéƒÃIƒÄƒûJu£H‹EÈdH+%( uHƒÄ(D‰è[A\A]A^A_]Ãè¬öÿó úUH‰åHƒìdH‹%( H‰EøH‹¶P8öÂ…º ö „¢ ƒâ@„· ÷@8 € u,ƒu]ƒxufHƒxun1ÀH‹UødH+%( …˜ ÉÃfL "# A¸ ‹5Ž_„ H (" H6" 1À¿ è`( ¸ÿÿÿÿë²L ï! A¸ß ëÊL " A¸à ë»L " A¸á ë¬L ˜" A¸ž ëL v" A¸ ëŽL " A¸Ÿ é|ÿÿÿè«öÿ € ó úUH‰åAUATSHƒì‹WdH‹%( H‰EØ1À…Ò„ 1öH‰ûèÀž I‰ÄH…À„ L-7… ë%f D Aƒ|$…” L‰æH‰ß莞 I‰ÄH…ÀtaA‹|$…ÿtØè3‚ H‰ÇH…À„› L‰îè¯X „ÀuÇL ó# A¸± ‹5\^„ H ö ¿ Hÿ è0' ¸ÿÿÿÿë f „ 1ÀH‹UØdH+%( udHƒÄ[A\A]]à @ L ß A¸« ‹5^„ H › H© 1À¿ èÓ& ¸ÿÿÿÿë®L P# A¸° ëÊL S A¸¹ é]ÿÿÿ趩öÿf D ó úUH‰åHƒìH‹dH‹%( H‰Eø1À¶B8¨…ˆ ¨ tu¨@„š ÷B8 € „~ ¨tH‹EødH+%( …… ÉéPþÿÿL F! A¸D ‹5A]„ 1ÀH Ù Hç ¿ è& H‹EødH+%( uCɸÿÿÿÿÃL i A¸A ë»L G A¸@ ë¬L q A¸C ëL Q A¸B ëŽę̀öÿff. „ ó úUH‰åHƒìH‹dH‹%( H‰Eø1À¶B8„À‰™ ¶J:öÁ…› ƒá„¡ ¨„· ¨ … ¨@„¹ ÷B8 € u H‹EødH+%( …¯ ÉéFýÿÿf D L  A¸Ë ‹51\„ 1ÀH É H× ¿ è% H‹EødH+%( ugɸÿÿÿÿÃL f" A¸Å ë»L j" A¸Æ ë¬L o" A¸Ç ëL , A¸É ëŽL A¸È é|ÿÿÿL A¸Ê éjÿÿÿ蘧öÿ „ ó úUH‰åHƒìH‹dH‹%( H‰Eø1À¶B8„À‰™ ¶J:öÁ…› ƒá…¡ ¨…· ¨ … ¨@…¹ ÷B8 € u H‹EødH+%( …¯ Ééüÿÿf D L ’ A¸¼ ‹5[„ 1ÀH ™ H§ ¿ èÓ# H‹EødH+%( ugɸÿÿÿÿÃL 6! A¸¶ ë»L :! A¸· ë¬L ?! A¸¸ ëL ü A¸º ëŽL Ú A¸¹ é|ÿÿÿL ð A¸» éjÿÿÿèh¦öÿ „ ó úUH‰åAUI‰ýATSHƒì‹_dH‹%( H‰EØ1À蕇 A‰À¸ E„À…œ 9Ã…> E1ä1ÛëI D A9Ä}[E…äIDÝH‹¶C8¨…} ¨ „Å ¨@„Õ ÷C8 € „Ø ¨„à AƒÄè'‡ A‰À¸ E„Àtªèe† A9Ä|¥H‹EØdH+%( …Ñ HƒÄL‰ï[A\A]]é‹úÿÿ è3† éZÿÿÿf D L Á A¸ ‹5iY„ 1ÀH H ¿ è;" H‹EØdH+%( upHƒÄ¸ÿÿÿÿ[A\A]]à @ L „ A¸ ë®f „ L A¸ ë–L ‚ A¸ ë†L Ù A¸ ésÿÿÿL d A¸ éaÿÿÿèǤöÿ € ó úUH‰åHƒìdH‹%( H‰EøH‹H9Çuëe D ƒâusH‹ H9ÇtS¶P:öÂuêL þ A¸“ ‹5sX„ 1ÀH H ¿ èE! H‹EødH+%( u5ɸÿÿÿÿà € H‹EødH+%( uÉé#ùÿÿ L ° A¸” ëœè ¤öÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹H9Çuëe D ƒâtsH‹ H9ÇtS¶P:öÂtêL > A¸ˆ ‹5³W„ 1ÀH K HY ¿ è… H‹EødH+%( u5ɸÿÿÿÿà € H‹EødH+%( uÉécøÿÿ L ð A¸‰ ëœèL£öÿff. „ ó úUH‰åATI‰üSHƒì‹_dH‹%( H‰Eè1Àèw„ A‰À¸ E„À…¶ 9Ã… I‹$I9Äu,é€ ö „§ ƒâ@…¶ ÷@8 € …Á H‹ I9ÄtY¶P8öÂuÐL A¸{ ‹5±V„ 1ÀH I HW ¿ èƒ H‹EèdH+%( …” HƒÄ¸ÿÿÿÿ[A\]ÃfH‹EèdH+%( uuHƒÄL‰ç[A\]éQ÷ÿÿèû‚ é@ÿÿÿf D L œ A¸| é{ÿÿÿf D L ™ A¸} écÿÿÿf D L ’ A¸~ éKÿÿÿL „ A¸w é9ÿÿÿèç¡öÿ € ó úUH‰åSHƒìH‹ dH‹%( H‰Eè1À¶C8¨„è ¨ …Ñ ¨@„ê ÷C8 € …€ ƒuBè`« …À…Ü ƒ{uvH{(„ u{Hƒ{ … H‹UèdH+%( …À H‹]øÉÃL Ö A¸Y ‹5AU„ H Û Hé 1À¿ è ¸ÿÿÿÿë² @ L š A¸B ëÆL Í A¸[ ë·L A¸\ ë¨L A¸^ ë™L 8 A¸@ ëŠL A¸? éxÿÿÿL , A¸A éfÿÿÿL 6 A¸Z éTÿÿÿè’ öÿfó úUH‰åAUATSHƒì‹WdH‹%( H‰EØ1À…Ò„c 1öH‰ûèP” I‰ÄH…À„¯ L-j ëJf D A‹D$…À… Iƒ|$ …§ Iƒ|$H …Ó Iƒ|$P…ß L‰æH‰ßèù“ I‰ÄH…Àt\A‹|$…ÿt³èžw H‰ÇH…À„Ñ L‰îèN „Àu£L ^ A¸± ‹5ÇS„ H a ¿ Hj è› ¸ÿÿÿÿë @ 1ÀH‹UØdH+%( …› HƒÄ[A\A]]ÃL \ A¸Ô ‹5qS„ H H 1À¿ èC ¸ÿÿÿÿë® @ L L A¸Õ ëÆf „ L B A¸Ö ë®L ï A¸« ëžL … A¸° ëL ˆ A¸É é'ÿÿÿèëžöÿff. „ UH‰åHƒìD‹GdH‹%( H‰Eø1ÀE…Àu ƒur1ÀH‹UødH+%( …£ Éà D‰ÇèHv H‰ÇH…ÀtH53 èÄL „ÀuÆ‹5~R„ L A¸± H H ¿ èE ¸ÿÿÿÿë–f D L A¸« ‹59R„ H Ó Há 1À¿ è ¸ÿÿÿÿéYÿÿÿL … A¸° ëÇèýöÿff. „ fUH‰åHƒìD‹GdH‹%( H‰Eø1ÀE…Àu ƒur1ÀH‹UødH+%( …£ Éà D‰ÇèXu H‰ÇH…ÀtH5x èÔK „ÀuÆ‹5ŽQ„ L A¸± H H) ¿ èU ¸ÿÿÿÿë–f D L ' A¸« ‹5IQ„ H ã Hñ 1À¿ è ¸ÿÿÿÿéYÿÿÿL • A¸° ëÇè öÿff. „ fó úUH‰åAWAVAUATI‰üSHƒì‹_dH‹%( H‰EÈ1Àè} D@9Ã…Ÿ L‰çè¦ ƒø…Ä I‹ $I9Ü„k E1öE1íL=^ f. „ ‹Cƒø„Œ …À…t ‹{…ÿ… ¶C8‰Âƒâ ¨… „Ò…Ô ¨@…¨ ¶C:¨…® ¨„ ÷C8 € …½ H‹ƒØ H9Ø…¿ ƒ»à „â ‹‹p …É…þ I‰Þé´ @ H{(„ …ð Hƒ{ …÷ ¶C8¨…ý ¨ … ¨@… ¶C:¨„ ¨…! ÷C8 € …& L‹«Ø L9ë…( H‹» L‰þèC«öÿ…À…# ƒ»à …( A‹…è 9ƒè …' D‹ƒp E…À…7 I‰ÝH‹I9Ü…¬þÿÿ1Àf. „ H‹UÈdH+%( …) HƒÄ[A\A]A^A_]Ãf D ƒø…— Hƒ{…Ò ¶C8¨…Ø ¨ …â ¨@…ì ¶C:¨… ¨„2 ÷C8 € …I L‰öH‰ßè|è „Àt H‹“Ø ‹ƒè +‚è ƒø…Š ‹“p …Ò„6ÿÿÿL y A¸3 ë € H‰ßèpüÿÿ…À…(ÿÿÿ¶C8¨…r ¨ „Ž ¨@„˜ ¶C:¨„° ¨…Ì ÷C8 € …Ñ H;›Ø …Ö ‹ƒp …À„¸þÿÿL û A¸B ‹5îM„ H ˆ H– 1À¿ èÀ ¸ÿÿÿÿé–þÿÿf D „Ò…ì ¨@„ö ¶C:¨„Æ ¨…N ‹C8% € = € …M L‰îH‰ßèNç „Àt&Hƒ» …T H‹“Ø ‹ƒè +‚è ƒøuH‹³p …ö„þýÿÿL A A¸ éDÿÿÿ @ ‹€è 9ƒè „ ýÿÿL A¸! é ÿÿÿL ÷ A¸ é ÿÿÿL A¸í éøþÿÿL A¸ï éæþÿÿL A¸ð éÔþÿÿL A¸ñ éÂþÿÿL # A¸ò é°þÿÿL A¸ó éžþÿÿL A¸ô éŒþÿÿL þ A¸õ ézþÿÿL A¸ö éhþÿÿL A¸÷ éVþÿÿL A¸ø éDþÿÿL A¸ù é2þÿÿL ñ A¸* é þÿÿL Y A¸+ éþÿÿL Z A¸, éüýÿÿL ] A¸- éêýÿÿL # A¸; éØýÿÿL D A¸. éÆýÿÿL A¸< é´ýÿÿL A¸= é¢ýÿÿL " A¸/ éýÿÿL ü A¸> é~ýÿÿL ð A¸0 élýÿÿL ì A¸? éZýÿÿL Ì A¸@ éHýÿÿL è A¸A é6ýÿÿL ¬ A¸à é$ýÿÿL A¸ú éýÿÿL í A¸2 é ýÿÿL } A¸ç éîüÿÿL Z A¸ éÜüÿÿL ( A¸ éÊüÿÿL + A¸ é¸üÿÿL A¸ é¦üÿÿL A¸ é”üÿÿL à A¸ é‚üÿÿL ô A¸ épüÿÿL A¸ é^üÿÿL Þ A¸ éLüÿÿL ¾ A¸ é:üÿÿL º A¸ é(üÿÿL Ü A¸ éüÿÿL A¸$ éüÿÿèï•öÿff. „ @ ó úUH‰åAWAVI‰þAUATSHƒì‹_dH‹%( H‰EÈ1Àèw A‰À¸ E„À…À 9Ã…‚ E1í1ÛL= èçv A‰À¸ E„À…† A9Å E…íIDÞL‹#L‰çèk÷ÿÿ…À…@ A¶D$8¨…ý ¨ „u ¨@„… A¶D$:¨„ ¨…Ÿ A÷D$8 € …¨ Iƒ¼$ …± L‰æL‰çèÆâ „À„¶ A‹”$p …Ò„Þ I‹ $L‰ú¾ H‰ßèÊÞÿÿ…À…¯ ¶C8¨…Î ¨ „Þ ¨@„î ¶C:¨„ú ¨… ÷C8 € … Hƒ» … L‰æH‰ßè<â „À„$ ‹ƒp …À„. AƒÅéÁþÿÿ D L ‘ A¸ä ‹56H„ H Ð HÞ 1À¿ è ¸ÿÿÿÿH‹UÈdH+%( …ü HƒÄ[A\A]A^A_]Ãè›t épþÿÿf D è‹t Àé4þÿÿ @ 1Àë¹ @ L $ A¸å é~ÿÿÿf D L ! A¸æ éfÿÿÿf D L A¸ç éNÿÿÿf D L A¸è é6ÿÿÿf D L ê A¸é é ÿÿÿf D L A¸ê éÿÿÿf D L è A¸ë ‹5)G„ H à ¿ HÌ èý ¸ÿÿÿÿéðþÿÿ L û A¸ì é¶þÿÿf D L 1 A¸ô éžþÿÿf D L , A¸õ é†þÿÿf D L ) A¸ö énþÿÿf D L A¸÷ éVþÿÿf D L A¸ø é>þÿÿf D L ò A¸ù é&þÿÿf D L A¸ú éþÿÿf D L ð A¸û éÿÿÿf D L # A¸ü éÞýÿÿL œ A¸Ø éÌýÿÿèÿ‘öÿff. „ @ UH‰åHƒìD‹GdH‹%( H‰Eø1ÀE…Àu ‹G…Àuq1ÀH‹UødH+%( …¢ ÉÃfD‰ÇèXi H‰ÇH…ÀtH5» èÔ? „ÀuÇ‹5ŽE„ L A¸± H H) ¿ èU ¸ÿÿÿÿë—f D L ' A¸« ‹5IE„ H ã Hñ 1À¿ è ¸ÿÿÿÿéZÿÿÿL • A¸° ëÇè ‘öÿff. „ fó úUH‰åAVI‰þAUATSHƒìD‹gdH‹%( H‰EØ1Àè2r A‰À¸ E„À…é A9Ä…º L‰÷胚 A‰Äèr A‰À¸ E„À…Ï D9à…¢ E1íèæq A‰À¸ E„À… A9Å´ E…íIDÞL‹#L‰çèjòÿÿ…À…G A¶D$8¨„ ¨ …Œ ¨@„œ A¶D$:¨…¦ ¨…¶ A÷D$8 € …¿ M;¤$Ø …É Aƒ¼$à …Ò A‹”$p …Ò…Ú I‹ $H‰ßèæýÿÿ…À…à ¶C8¨…Ò ¨ „â ¨@„ò ¶C:¨„þ ¨… ‹C8% € = … L‰æH‰ßèPÝ „À„ H‹“Ø ‹ƒè +‚è ƒø…4 ‹ƒp …À…> AƒÅéºþÿÿ D L ‰ A¸| ‹5.C„ H È HÖ 1À¿ è ¸ÿÿÿÿH‹UØdH+%( … HƒÄ[A\A]A^]à è“o éiþÿÿf D èƒo Àé þÿÿ @ èso é'þÿÿf D 1Àë© @ L A¸} énÿÿÿf D L A¸~ éVÿÿÿf D L ü A¸ é>ÿÿÿf D L ø A¸€ é&ÿÿÿf D L Ò A¸ éÿÿÿf D L è A¸‚ éöþÿÿf D L õ A¸ƒ éÞþÿÿf D L A¸… éÆþÿÿf D L 9 A¸ é®þÿÿf D L 4 A¸Ž é–þÿÿf D L 1 A¸ é~þÿÿf D L $ A¸‘ éfþÿÿf D L A¸’ éNþÿÿf D L ú A¸“ é6þÿÿf D ‹5^A„ L A¸” H ë Hù ¿ è% ¸ÿÿÿÿé þÿÿ L A¸• éæýÿÿf D L A¸– éÎýÿÿL „ A¸n é¼ýÿÿL y A¸p éªýÿÿèÕŒöÿ D ó úUH‰åAUATI‰üSHƒì‹_dH‹%( H‰EØ1Àèn A‰À¸ E„À…4 9Ã…‡ L‰çèW– ƒø… I‹ $I9Ü„ E1íéˆ f D …Àu ƒ{„j H‰ßèZúÿÿ…À…7 ¶C8¨„ñ ¨ …÷ ¨@„ ¶C:¨… ¨… ÷C8 € … H;›Ø … ‹ƒp …À… H‹I9Ü„Ž ‹Cƒø…rÿÿÿHƒ{… ¶C8¨… ¨ … ¨@„( ¶C:¨„. ¨…8 ÷C8 € …= H‹ƒØ H9Ø…? ƒ»à …D ‹€è 9ƒè …D ‹‹p …É… I‰Ýé[ÿÿÿL Ž A¸Î „ ‹5.?„ H È HÖ 1À¿ è ¸ÿÿÿÿH‹UØdH+%( …• HƒÄ[A\A]]à D ¶C8¨…û ¨ „á ¨@„ý ¶C:¨„ ¨…1 ÷C8 € … L‰îH‰ßèpØ „ÀtH‹“Ø ‹ƒè +‚è ƒøu;‹“p …Ò„ŒþÿÿL q A¸Æ é4ÿÿÿ @ è k D é¾ýÿÿf1Àé>ÿÿÿL 4 A¸Å éÿÿÿL “ A¸Ï éõþÿÿL – A¸Ð éãþÿÿL A¸Ñ éÑþÿÿL ‘ A¸Ò é¿þÿÿL q A¸Ó éþÿÿL A¸Ô é›þÿÿL Æ A¸Õ é‰þÿÿL ˆ A¸ éwþÿÿL ð A¸¯ éeþÿÿL ñ A¸° éSþÿÿL ô A¸± éAþÿÿL í A¸² é/þÿÿL ï A¸³ é þÿÿL Ï A¸´ é þÿÿL ë A¸µ éùýÿÿL þ A¸¶ éçýÿÿL A¸· éÕýÿÿL ‹ÿ A¸Ÿ éÃýÿÿL O A¸¿ é±ýÿÿL * A¸¾ éŸýÿÿL @ A¸À éýÿÿL ¸ A¸¸ é{ýÿÿL ' A¸Á éiýÿÿL A¸Ã éWýÿÿL A¸Â éEýÿÿL A¸¥ é3ýÿÿè^ˆöÿff. „ ó úUH‰åAVI‰þAUATSHƒìD‹gdH‹%( H‰EØ1Àè‚i A‰À¸ E„À… A9Ä… èci A¼ „À… L‰÷èÀ‘ D9à… E1íè<i A‰À¸ E„À…» A9Åâ E…íIDÞL‹#L‰çèÀõÿÿ…À…u A¶D$8¨…2 ¨ „º ¨@„Ê A¶D$:¨„Ô ¨…ä A‹D$8% € = € …ç Iƒ¼$ …ð I‹„$Ø I9Ä…÷ Aƒ¼$à … ‹€è A9„$è … A‹”$p …Ò… I‹ $H‰ßèéÿÿ…À…Å ¶C8¨„ ¨ … ¨@„$ ¶C:¨„0 ¨…@ ‹C8% € = …E L‰æH‰ßèzÔ „À„J H‹“Ø ‹ƒè +‚è ƒø…f ‹ƒp …À…p AƒÅéŽþÿÿ € L ±ý A¸Z ‹5V:„ H ðü Hþü 1À¿ è( ¸ÿÿÿÿH‹UØdH+%( …N HƒÄ[A\A]A^]à è»f é;þÿÿf D è«f Àéãýÿÿ @ è›f A‰Äéîýÿÿ 1Àë© @ L 4ý A¸[ énÿÿÿf D L 1ý A¸\ éVÿÿÿf D L $ A¸^ é>ÿÿÿf D L A¸_ é&ÿÿÿf D L úü A¸` éÿÿÿf D L $ A¸a éöþÿÿf D L øÿ A¸b éÞþÿÿf D L A¸c éÆþÿÿf D L A¸d é®þÿÿf D L ûÿ A¸e é–þÿÿf D L 1ü A¸m é~þÿÿf D L ,ü A¸n éfþÿÿf D L )ü A¸o éNþÿÿf D L ÿ A¸q é6þÿÿf D L ÿ A¸r é þÿÿf D L òû A¸s éþÿÿf D ‹5V8„ L ÿ A¸t H ãú Hñú ¿ è ¸ÿÿÿÿéðýÿÿ L ÿ A¸u é¶ýÿÿf D L ÿ A¸v éžýÿÿL |ú A¸L éŒýÿÿL qü A¸N ézýÿÿè̓öÿff. „ fó úUH‰åAVI‰þAUATSHƒì‹_dH‹%( H‰EØ1Àèód A‰À¸ E„À… 9Ã…d L‰÷èE ‰ÃèËd A‰À¸ E„À…ò 9Ã…N E1í1Ûè¨d A‰À¸ E„À…¯ A9ÅÖ E…íIDÞL‹#L‰çè,ñÿÿ…À…i A¶D$8¨…& ¨ …ö ¨@… A¶D$:¨… ¨„ A÷D$8 € …) Iƒ¼$ …2 I‹„$Ø I9Ä…9 Aƒ¼$à …B ‹€è A9„$è …F A‹Œ$p …É…N I‹ $H‰ßè‚äÿÿ…À…¿ ¶C8¨…F ¨ …V ¨@…f ¶C:¨…r ¨„‚ ÷C8 € … L‰æH‰ßèòÏ „À„’ H‹“Ø ‹ƒè +‚è ƒø…® ‹“p …Ò…¸ AƒÅéšþÿÿ € L )ù A¸Œ ‹5Î5„ H hø Hvø 1À¿ è þ ¸ÿÿÿÿH‹UØdH+%( …‡ HƒÄ[A\A]A^]à è3b éGþÿÿf D è#b €ééýÿÿ èb Àéþÿÿ @ E1äè°b A‰À¸ E„À… A9ÄV L‹+L‰ïè;ïÿÿ…À…xÿÿÿA¶E8¨…$ ¨ … ¨@…ç A¶E:¨…È ¨„® A÷E8 € …Ž Iƒ½ …Ú I‹…Ø I9Å…î Aƒ½à …Î ‹€è A9…è …ñ A‹…p …À…Ð I‹] H‰ßè™âÿÿ…À…Öþÿÿ¶C8¨…æ ¨ …Ì ¨@… ¶C:¨… ¨„æ ÷C8 € …Ç L‰îH‰ßè Î „À„ H‹“Ø ‹ƒè +‚è ƒø…à AƒÄé·þÿÿ @ L d÷ A¸ é&þÿÿf D L a÷ A¸Ž éþÿÿf D L Tú A¸ éöýÿÿf D L Pú A¸ éÞýÿÿf D L *÷ A¸‘ éÆýÿÿf D L Tú A¸’ é®ýÿÿf D L (ú A¸“ é–ýÿÿf D L 5ú A¸” é~ýÿÿf D L 3ú A¸• éfýÿÿf D L +ú A¸– éNýÿÿf D L aö A¸ž é6ýÿÿf D L \ö A¸Ÿ é ýÿÿf D L Yö A¸ éýÿÿf D L Lù A¸¡ éîüÿÿf D L Hù A¸¢ éÖüÿÿf D L "ö A¸£ é¾üÿÿf D L 8ù A¸¤ ‹5y2„ H õ ¿ H õ èMû ¸ÿÿÿÿé¨üÿÿ L ;ù A¸¥ énüÿÿf D L 3ù A¸¦ éVüÿÿf D èË^ é×üÿÿL œô A¸€ é4üÿÿL ‘ö A¸‚ é"üÿÿL ;õ A¸¯ éüÿÿE1äëjA9ÄD H‹H‰ßè×ëÿÿ…À…üÿÿ¶C8¨… ¨ …ù ¨@…ß ¶C:¨„Á ¨…§ ÷C8 € …ˆ H;›Ø …i AƒÄèÌ^ A‰À¸ E„Àt„è ^ ézÿÿÿL ×ô A¸´ ésûÿÿL Ó÷ A¸³ éaûÿÿL ÷ A¸² éOûÿÿL ô A¸± é=ûÿÿL iô A¸° é+ûÿÿL ¿÷ A¸µ éûÿÿL ¾÷ A¸· éûÿÿL ‡÷ A¸¶ éõúÿÿL À÷ A¸¹ éãúÿÿL ž÷ A¸¸ éÑúÿÿL ýó A¸Â é¿úÿÿL Øó A¸Á éúÿÿL ÿó A¸Æ é›úÿÿL ûö A¸Å é‰úÿÿL Õö A¸Ä éwúÿÿL ¸ó A¸Ã éeúÿÿL ÷ A¸È éSúÿÿL Óö A¸Ç é–ýÿÿè |öÿL ¼ö A¸× é*úÿÿL |ó A¸Ö éúÿÿL xö A¸Õ éúÿÿL Rö A¸Ô éôùÿÿL 5ó A¸Ó éâùÿÿL ó A¸Ò éÐùÿÿL éò A¸Ñ é¾ùÿÿ1ÀéÜùÿÿ € ó úUH‰åAVI‰þAUATSHƒì‹_dH‹%( H‰EØ1Àè³\ A‰À¸ E„À…ê 9Ã…¼ L‰÷è… ‰Ãè‹\ A‰À¸ E„À…Ò 9Ø…¦ E1í1Ûèh\ A‰À¸ E„À… A9Ŷ E…íIDÞL‹#L‰çèìèÿÿ…À…I A¶D$8¨… ¨ …Ž ¨@…ž A¶D$:¨„¨ ¨…¸ A÷D$8 € …Á Iƒ¼$ …Ê I‹„$Ø I9Ä…Ñ Aƒ¼$à …Ú ‹€è A9„$è …Þ I‹ $H‰ßèbÛÿÿ…À…¯ ¶C8¨…Ö ¨ …æ ¨@…ö ¶C:¨… ¨… ÷C8 € … L‰æH‰ßèÂÇ „À„" H‹“Ø ‹ƒè +‚è ƒø…> AƒÅé¸þÿÿ D L ñ A¸î ‹5®-„ H Hð HVð 1À¿ è€ö ¸ÿÿÿÿH‹UØdH+%( … HƒÄ[A\A]A^]à èZ égþÿÿf D èZ Àé þÿÿ @ èóY é$þÿÿf D 1Àë© @ L Œð A¸ï énÿÿÿf D L ‰ð A¸ð éVÿÿÿf D L |ó A¸ñ é>ÿÿÿf D L xó A¸ò é&ÿÿÿf D L Rð A¸ó éÿÿÿf D L |ó A¸ô éöþÿÿf D L Pó A¸õ éÞþÿÿf D L ]ó A¸ö éÆþÿÿf D L [ó A¸÷ é®þÿÿf D L ¡ï A¸ÿ é–þÿÿf D L œï A¸ é~þÿÿf D L ™ï A¸ éfþÿÿf D L Œò A¸ éNþÿÿf D L ˆò A¸ é6þÿÿf D L bï A¸ é þÿÿf D ‹5Æ+„ L rò A¸ H Sî Haî ¿ èô ¸ÿÿÿÿéþÿÿ L {ò A¸ éÎýÿÿL î A¸à é¼ýÿÿL ùï A¸â éªýÿÿèUwöÿ D ó úUH‰åAVI‰þAUATSHƒì‹_dH‹%( H‰EØ1ÀèƒX A‰À¸ E„À…ê 9Ã…¼ L‰÷èÕ€ ‰Ãè[X A‰À¸ E„À…Ò 9Ø…¦ E1í1Ûè8X A‰À¸ E„À… A9Ŷ E…íIDÞL‹#L‰çè¼äÿÿ…À…I A¶D$8¨… ¨ …Ž ¨@…ž A¶D$:¨…¨ ¨„¸ A÷D$8 € …Á Iƒ¼$ …Ê I‹„$Ø I9Ä…Ñ Aƒ¼$à …Ú ‹€è A9„$è …Þ I‹ $H‰ßè2×ÿÿ…À…¯ ¶C8¨…Ö ¨ …æ ¨@…ö ¶C:¨… ¨… ÷C8 € … L‰æH‰ßè’à „À„" H‹“Ø ‹ƒè +‚è ƒø…> AƒÅé¸þÿÿ D L Ùì A¸ ‹5~)„ H ì H&ì 1À¿ èPò ¸ÿÿÿÿH‹UØdH+%( … HƒÄ[A\A]A^]à èãU égþÿÿf D èÓU Àé þÿÿ @ èÃU é$þÿÿf D 1Àë© @ L \ì A¸ énÿÿÿf D L Yì A¸ éVÿÿÿf D L Lï A¸ é>ÿÿÿf D L Hï A¸! é&ÿÿÿf D L "ì A¸" éÿÿÿf D L Lï A¸# éöþÿÿf D L ï A¸$ éÞþÿÿf D L -ï A¸% éÆþÿÿf D L +ï A¸& é®þÿÿf D L që A¸. é–þÿÿf D L lë A¸/ é~þÿÿf D L ië A¸0 éfþÿÿf D L \î A¸1 éNþÿÿf D L Xî A¸2 é6þÿÿf D L 2ë A¸3 é þÿÿf D ‹5–'„ L Bî A¸4 H #ê H1ê ¿ è]ð ¸ÿÿÿÿéþÿÿ L Kî A¸5 éÎýÿÿL Ôé A¸ é¼ýÿÿL Éë A¸ éªýÿÿè%söÿ D ó úUH‰åAVI‰þAUATSHƒì‹_dH‹%( H‰EØ1ÀèST A‰À¸ E„À…ê 9Ã…¼ L‰÷è¥| ‰Ãè+T A‰À¸ E„À…Ò 9Ø…¦ E1í1ÛèT A‰À¸ E„À… A9Ŷ E…íIDÞL‹#L‰çèŒàÿÿ…À…I A¶D$8¨… ¨ „Ž ¨@„ž A¶D$:¨…¨ ¨„¸ A÷D$8 € …Á Iƒ¼$ …Ê I‹„$Ø I9Ä…Ñ Aƒ¼$à …Ú ‹€è A9„$è …Þ I‹ $H‰ßèÓÿÿ…À…¯ ¶C8¨…Ö ¨ „æ ¨@„ö ¶C:¨„ ¨… ÷C8 € … L‰æH‰ßèb¿ „À„" H‹“Ø ‹ƒè +‚è ƒø…> AƒÅé¸þÿÿ D L ©è A¸L ‹5N%„ H èç Höç 1À¿ è î ¸ÿÿÿÿH‹UØdH+%( … HƒÄ[A\A]A^]à è³Q égþÿÿf D è£Q Àé þÿÿ @ è“Q é$þÿÿf D 1Àë© @ L ,è A¸M énÿÿÿf D L )è A¸N éVÿÿÿf D L ë A¸O é>ÿÿÿf D L ë A¸P é&ÿÿÿf D L òç A¸Q éÿÿÿf D L ë A¸R éöþÿÿf D L ðê A¸S éÞþÿÿf D L ýê A¸T éÆþÿÿf D L ûê A¸U é®þÿÿf D L Aç A¸] é–þÿÿf D L <ç A¸^ é~þÿÿf D L 9ç A¸_ éfþÿÿf D L ,ê A¸` éNþÿÿf D L (ê A¸a é6þÿÿf D L ç A¸b é þÿÿf D ‹5f#„ L ê A¸c H óå Hæ ¿ è-ì ¸ÿÿÿÿéþÿÿ L ê A¸d éÎýÿÿL ¤å A¸> é¼ýÿÿL ™ç A¸@ éªýÿÿèõnöÿ D ó úUH‰åAVI‰þAUATSHƒì‹_dH‹%( H‰EØ1Àè#P A‰À¸ E„À…ê 9Ã…¼ L‰÷èux ‰ÃèûO A‰À¸ E„À…Ò 9Ø…¦ E1í1ÛèØO A‰À¸ E„À… A9Ŷ E…íIDÞL‹#L‰çè\Üÿÿ…À…I A¶D$8¨… ¨ „Ž ¨@„ž A¶D$:¨…¨ ¨„¸ A÷D$8 € …Á Iƒ¼$ …Ê I‹„$Ø I9Ä…Ñ Aƒ¼$à …Ú ‹€è A9„$è …Þ I‹ $H‰ßèÒÎÿÿ…À…¯ ¶C8¨…Ö ¨ „æ ¨@„ö ¶C:¨… ¨… ÷C8 € … L‰æH‰ßè2» „À„" H‹“Ø ‹ƒè +‚è ƒø…> AƒÅé¸þÿÿ D L yä A¸{ ‹5 !„ H ¸ã HÆã 1À¿ èðé ¸ÿÿÿÿH‹UØdH+%( … HƒÄ[A\A]A^]à èƒM égþÿÿf D èsM Àé þÿÿ @ ècM é$þÿÿf D 1Àë© @ L üã A¸| énÿÿÿf D L ùã A¸} éVÿÿÿf D L ìæ A¸~ é>ÿÿÿf D L èæ A¸ é&ÿÿÿf D L Âã A¸€ éÿÿÿf D L ìæ A¸ éöþÿÿf D L Àæ A¸‚ éÞþÿÿf D L Íæ A¸ƒ éÆþÿÿf D L Ëæ A¸„ é®þÿÿf D L ã A¸Œ é–þÿÿf D L ã A¸ é~þÿÿf D L ã A¸Ž éfþÿÿf D L üå A¸ éNþÿÿf D L øå A¸ é6þÿÿf D L Òâ A¸‘ é þÿÿf D ‹56 „ L âå A¸’ H Ãá HÑá ¿ èýç ¸ÿÿÿÿéþÿÿ L ëå A¸“ éÎýÿÿL tá A¸m é¼ýÿÿL iã A¸o éªýÿÿèÅjöÿ D ó úUH‰åAWAVAUATI‰üSHƒì‹_dH‹%( H‰EÈ1ÀèñK A‰À¸ E„À…0 9Ã…² 1ÛE1ÿL-€å èÇK A‰À¸ E„À…ö 9à …ÛMDüM‹7L‰÷èMØÿÿ…À…² A¶F8¨…p ¨ …è ¨@…ø A¶F:¨„ ¨… A÷F8 € … Iƒ¾ …' L‰öL‰÷謷 „À„, A‹Žp …É„U M‹>L‰ÿèÚÊÿÿ…À…/ A¶G8¨…M ¨ …] ¨@…m A¶G:¨„x ¨…ˆ A÷G8 € …’ L‰öL‰ÿè7· „À„— A‹—p …Ò„ M‹?L‰ê¾ L‰ÿè=³ÿÿ…À…² A¶G8¨… ¨ … ¨@…° A¶G:¨„» ¨…Ë A÷G8 € …Õ Iƒ¿ …ß L‰öL‰ÿ謶 „À„ä A‹‡p …À„í ƒÃéQþÿÿ D L à A¸¨ ‹5¦ „ H @ß HNß 1À¿ èxå ¸ÿÿÿÿH‹UÈdH+%( …¼ HƒÄ[A\A]A^A_]Ãè I é þÿÿf D èûH @éÃýÿÿ 1Àë¹ @ L ”ß A¸© é~ÿÿÿf D L ‘ß A¸ª éfÿÿÿf D L „â A¸« éNÿÿÿf D L €â A¸¬ é6ÿÿÿf D L Zß A¸ é ÿÿÿf D L „â A¸® éÿÿÿf D L Xâ A¸¯ ‹5™„ H 3Þ ¿ H<Þ èmä ¸ÿÿÿÿéðþÿÿ L kâ A¸° é¶þÿÿf D L ¡Þ A¸¸ éžþÿÿf D L œÞ A¸¹ é†þÿÿf D L ™Þ A¸º énþÿÿf D L Œá A¸» éVþÿÿf D L ˆá A¸¼ é>þÿÿf D L bÞ A¸½ é&þÿÿf D L xá A¸¾ éÿÿÿf D L «á A¸¿ éöýÿÿf D L áÝ A¸Ç éÞýÿÿf D L ÜÝ A¸È éÆýÿÿf D L ÙÝ A¸É é®ýÿÿf D L Ìà A¸Ê é–ýÿÿf D L Èà A¸Ë é~ýÿÿf D L ¢Ý A¸Ì éfýÿÿf D L Ìà A¸Í éNýÿÿf D L à A¸Î éCþÿÿf D L Óà A¸Ï é ýÿÿL LÜ A¸œ é ýÿÿè¯eöÿff. „ @ ó úUH‰åAVAUATI‰üSHƒì‹_dH‹%( H‰EØ1ÀèÓF A‰À¸ E„À… 9Ã…° 1ÛE1öL-bà éŸ f „ 9ñ …ÛMDôM‹6L‰÷è7Óÿÿ…À…Ÿ Iƒ¾ …Á L‰öL‰÷èÖ² „À„æ è©E ƒøu AöF8„ M‹6L‰÷èþÅÿÿ…ÀuZAöF8…Ï M‹6L‰ê¾ L‰÷è¼®ÿÿ…Àu8AöF8…½ ƒÃèF A‰À¸ E„À„Tÿÿÿè?E 9ÃŒOÿÿÿ1À D H‹UØdH+%( …Ò HƒÄ[A\A]A^]Ãè E @éñþÿÿ L ß A¸# ‹5A„ H ÛÚ ¿ HäÚ èá ¸ÿÿÿÿëžf D L ÈÞ A¸$ ëÆf „ L éÛ A¸/ ë®L ÙÛ A¸7 ëžL ÊÛ A¸' ‹5Ò„ H lÚ HzÚ 1À¿ è¤à ¸ÿÿÿÿé*ÿÿÿL 0Ú A¸ ëÇè–cöÿf D ó úUH‰åAVAUATI‰üSHƒì‹_dH‹%( H‰EØ1ÀèÃD A‰À¸ E„À… 9Ã…° 1ÛE1öL-RÞ éŸ f „ 9ñ …ÛMDôM‹6L‰÷è'Ñÿÿ…À…Ÿ Iƒ¾ …Á L‰öL‰÷èÆ° „À„æ è™C ƒøu AöF8„ M‹6L‰÷èîÃÿÿ…ÀuZAöF8…Ï M‹6L‰ê¾ L‰÷謬ÿÿ…Àu8AöF8…½ ƒÃèõC A‰À¸ E„À„Tÿÿÿè/C 9ÃŒOÿÿÿ1À D H‹UØdH+%( …Ò HƒÄ[A\A]A^]ÃèûB @éñþÿÿ L Ý A¸Y ‹51„ H ËØ ¿ HÔØ èß ¸ÿÿÿÿëžf D L ¸Ü A¸Z ëÆf „ L æÙ A¸e ë®L ÖÙ A¸m ëžL ÇÙ A¸] ‹5„ H \Ø HjØ 1À¿ è”Þ ¸ÿÿÿÿé*ÿÿÿL Ø A¸M ëÇè†aöÿf D ó úUH‰åSH‰ûHƒìH‹?dH‹%( H‰Eè1À¶G8¨… ¨ „ ¨@„! ÷G8 € tqè¤W H5¨< H‰Çèåpöÿ…À… ƒ{H‹… ƒz…” Hƒz …ì ƒzD…Ž HƒzP…’ H‹UèdH+%( …Ö H‹]øÉà D L JØ A¸H ‹5¶„ H P× H^× 1À¿ èˆÝ ¸ÿÿÿÿë«L CÙ A¸I ëÉL × A¸ ëºL 6× A¸! ë«L ‘× A¸$ ëœL × A¸& ëL ¡× A¸F é{ÿÿÿL |× A¸E éiÿÿÿL ’× A¸G éWÿÿÿL ÞÖ A¸# éEÿÿÿèø_öÿ „ ó úUH‰åSH‰ûHƒìH‹?dH‹%( H‰Eè1À¶G8¨… ¨ „ ¨@„! ÷G8 € uqèV H5¿Ú H‰ÇèUoöÿ…À… ƒ{H‹… ƒz…” Hƒz …ì ƒzD…Ž HƒzP…’ H‹UèdH+%( …Ö H‹]øÉà D L ºÖ A¸Ø ‹5&„ H ÀÕ HÎÕ 1À¿ èøÛ ¸ÿÿÿÿë«L ³× A¸Ù ëÉL wÕ A¸ö ëºL ¦Õ A¸÷ ë«L Ö A¸ù ëœL Ö A¸û ëL Ö A¸Ö é{ÿÿÿL ìÕ A¸Õ éiÿÿÿL Ö A¸× éWÿÿÿL NÕ A¸ø éEÿÿÿèh^öÿ „ ó úUH‰åSH‰ûHƒìH‹?dH‹%( H‰Eè1À¶G8¨„ ¨ … ¨@„! ÷G8 € uqè„T H57Ù H‰ÇèÅmöÿ…À… ƒ{H‹… ƒz…” Hƒz …ì ƒzD…Ž HƒzP…’ H‹UèdH+%( …Ö H‹]øÉà D L *Õ A¸æ ‹5–„ H 0Ô H>Ô 1À¿ èhÚ ¸ÿÿÿÿë«L #Ö A¸ç ëÉL çÓ A¸ ëºL Ô A¸ ë«L qÔ A¸ ëœL pÔ A¸ ëL Ô A¸ä é{ÿÿÿL \Ô A¸ã éiÿÿÿL rÔ A¸å éWÿÿÿL ¾Ó A¸ éEÿÿÿèØ\öÿ „ ó úUH‰åSH‰ûHƒìH‹?dH‹%( H‰Eè1À¶G8¨„ ¨ „ ¨@…! ÷G8 € tqèôR H5±× H‰Çè5löÿ…À… ƒ{H‹… ƒz…” Hƒz …ì ƒzD…Ž HƒzP…’ H‹UèdH+%( …Ö H‹]øÉà D L šÓ A¸ô ‹5„ H Ò H®Ò 1À¿ èØØ ¸ÿÿÿÿë«L “Ô A¸õ ëÉL WÒ A¸ ëºL †Ò A¸ ë«L áÒ A¸ ëœL àÒ A¸ ëL ñÒ A¸ò é{ÿÿÿL ÌÒ A¸ñ éiÿÿÿL âÒ A¸ó éWÿÿÿL .Ò A¸ éEÿÿÿèH[öÿ „ ó úUH‰åSH‰ûHƒìH‹?dH‹%( H‰Eè1À¶G8¨… ¨ „ ¨@„! ÷G8 € tqèdQ H5,Ö H‰Çè¥jöÿ…À… ƒ{H‹… ƒz…” Hƒz …ì ƒzD…Ž HƒzP…’ H‹UèdH+%( …Ö H‹]øÉà D L Ò A¸ ‹5v„ H Ñ H Ñ 1À¿ èH× ¸ÿÿÿÿë«L Ó A¸ ëÉL ÇÐ A¸ ëºL öÐ A¸! ë«L QÑ A¸$ ëœL PÑ A¸& ëL aÑ A¸ é{ÿÿÿL <Ñ A¸ÿ éiÿÿÿL RÑ A¸ éWÿÿÿL žÐ A¸# éEÿÿÿè¸Yöÿ „ ó úUH‰åSH‰ûHƒìH‹?dH‹%( H‰Eè1À¶G8¨… ¨ „ ¨@„! ÷G8 € uqèÔO H5Ø4 H‰Çèiöÿ…À… ƒ{H‹… ƒz…” Hƒz …ì ƒzD…Ž HƒzP…’ H‹UèdH+%( …Ö H‹]øÉà D L zÐ A¸ ‹5æ „ H €Ï HŽÏ 1À¿ è¸Õ ¸ÿÿÿÿë«L sÑ A¸ ëÉL 7Ï A¸ö ëºL fÏ A¸÷ ë«L ÁÏ A¸ù ëœL ÀÏ A¸û ëL ÑÏ A¸ é{ÿÿÿL ¬Ï A¸ éiÿÿÿL ÂÏ A¸ éWÿÿÿL Ï A¸ø éEÿÿÿè(Xöÿ „ ó úUH‰åSH‰ûHƒìH‹?dH‹%( H‰Eè1À¶G8¨„ ¨ … ¨@„! ÷G8 € uqèDN H5H3 H‰Çè…göÿ…À… ƒ{H‹… ƒz…” Hƒz …ì ƒzD…Ž HƒzP…’ H‹UèdH+%( …Ö H‹]øÉà D L êÎ A¸, ‹5V „ H ðÍ HþÍ 1À¿ è(Ô ¸ÿÿÿÿë«L ãÏ A¸- ëÉL §Í A¸ ëºL ÖÍ A¸ ë«L 1Î A¸ ëœL 0Î A¸ ëL AÎ A¸* é{ÿÿÿL Î A¸) éiÿÿÿL 2Î A¸+ éWÿÿÿL ~Í A¸ éEÿÿÿè˜Vöÿ „ ó úUH‰åSH‰ûHƒìH‹?dH‹%( H‰Eè1À¶G8¨„ ¨ „ ¨@…! ÷G8 € tqè´L H5¸1 H‰Çèõeöÿ…À… ƒ{H‹… ƒz…” Hƒz …ì ƒzD…Ž HƒzP…’ H‹UèdH+%( …Ö H‹]øÉà D L ZÍ A¸: ‹5Æ „ H `Ì HnÌ 1À¿ è˜Ò ¸ÿÿÿÿë«L SÎ A¸; ëÉL Ì A¸ ëºL FÌ A¸ ë«L ¡Ì A¸ ëœL Ì A¸ ëL ±Ì A¸8 é{ÿÿÿL ŒÌ A¸7 éiÿÿÿL ¢Ì A¸9 éWÿÿÿL îË A¸ éEÿÿÿèUöÿ „ ó úUH‰åSHƒìH‹ dH‹%( H‰Eè1À‹{…ÿu:‹S…Ò…‡ öC8 „Œ 1ÀH‹UèdH+%( …½ H‹]øÉÃf. „ èK, H‰ÇH…À„ H5ªÓ èà „Àu°L Î A¸± f‹5n„ H Ë ¿ HË èBÑ ¸ÿÿÿÿëˆ L Ë A¸« ëÉL •Ë A¸ÿ ‹5*„ H ÄÊ HÒÊ 1À¿ èüÐ ¸ÿÿÿÿé?ÿÿÿL vÍ A¸° ëÇèîSöÿff. „ ó úUH‰åSHƒìH‹ dH‹%( H‰Eè1À‹{…ÿu:‹S…Ò…‡ öC8„Œ 1ÀH‹UèdH+%( …½ H‹]øÉÃf. „ è++ H‰ÇH…À„ H5ŠÒ è£ „Àu°L çÌ A¸± f‹5N„ H èÉ ¿ HñÉ è"Ð ¸ÿÿÿÿëˆ L ÷É A¸« ëÉL bÊ A¸ ‹5 „ H ¤É H²É 1À¿ èÜÏ ¸ÿÿÿÿé?ÿÿÿL VÌ A¸° ëÇèÎRöÿff. „ ó úUH‰åSHƒìH‹ dH‹%( H‰Eè1À‹{…ÿuB‹S…Ò…— H‹» H5 è<böÿ…À…‹ H‹UèdH+%( …¾ H‹]øÉà è* H‰ÇH…À„• H5bÑ è{ „Àu¨L ¿Ë A¸± f. „ ‹5 „ H ¸È ¿ HÁÈ èòÎ ¸ÿÿÿÿë‡ L ÇÈ A¸« ëÉL ŒË A¸ ‹5Ú„ H tÈ H‚È 1À¿ è¬Î ¸ÿÿÿÿé>ÿÿÿL &Ë A¸° ëÇèžQöÿff. „ ó úUH‰åSHƒìH‹ dH‹%( H‰Eè1À‹{…ÿuB‹S…Ò…— H‹» H5›Ì è aöÿ…À…‹ H‹UèdH+%( …¾ H‹]øÉà èÓ( H‰ÇH…À„• H52Ð èKÿ „Àu¨L Ê A¸± f. „ ‹5î„ H ˆÇ ¿ H‘Ç èÂÍ ¸ÿÿÿÿë‡ L —Ç A¸« ëÉL \Ê A¸# ‹5ª„ H DÇ HRÇ 1À¿ è|Í ¸ÿÿÿÿé>ÿÿÿL öÉ A¸° ëÇènPöÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹¶P8öÂ…Ù ö „Á ƒâ@„Ù ÷@8 € u<ƒumƒxuvHƒx …Ë ƒxDutHƒxPu|1ÀH‹UødH+%( …» ÉÃL bÇ A¸— ‹5΄ H hÆ HvÆ 1À¿ è Ì ¸ÿÿÿÿë³L /Æ A¸/ ëÊL ^Æ A¸0 ë»L ¹Æ A¸3 ë¬L ¸Æ A¸5 ëL ÉÆ A¸• ëŽL §Æ A¸” é|ÿÿÿL ½Æ A¸– éjÿÿÿL Æ A¸2 éXÿÿÿè#Oöÿ ó úUH‰åSH‰ûHƒìH‹?dH‹%( H‰Eè1À¶G8¨„ ¨ … ¨@„! ÷G8 € tqèDE H5Ê H‰Çè…^öÿ…À… ƒ{H‹… ƒz…” Hƒz …ì ƒzD…Ž HƒzP…’ H‹UèdH+%( …Ö H‹]øÉà D L êÅ A¸ ‹5V„ H ðÄ HþÄ 1À¿ è(Ë ¸ÿÿÿÿë«L ãÆ A¸ ëÉL §Ä A¸/ ëºL ÖÄ A¸0 ë«L 1Å A¸3 ëœL 0Å A¸5 ëL AÅ A¸ é{ÿÿÿL Å A¸ éiÿÿÿL 2Å A¸ éWÿÿÿL ~Ä A¸2 éEÿÿÿè˜Möÿ „ ó úUH‰åSH‰ûHƒìH‹?dH‹%( H‰Eè1À¶G8¨„ ¨ … ¨@„! ÷G8 € tqè´C H5¸( H‰Çèõ\öÿ…À… ƒ{H‹… ƒz…” Hƒz …ì ƒzD…Ž HƒzP…’ H‹UèdH+%( …Ö H‹]øÉà D L ZÄ A¸V ‹5Æ „ H `à Hnà 1À¿ è˜É ¸ÿÿÿÿë«L SÅ A¸W ëÉL à A¸/ ëºL Fà A¸0 ë«L ¡Ã A¸3 ëœL à A¸5 ëL ±Ã A¸T é{ÿÿÿL ŒÃ A¸S éiÿÿÿL ¢Ã A¸U éWÿÿÿL î A¸2 éEÿÿÿèLöÿ „ UH‰åATSHì Hƒ $ HƒìdH‹%( H‰Eè1ÀL¥àïÿÿè¾ä HÌÌ ¾ L‰çH‰Á1ÀèEJ ‹5³ÿƒ 1ÀL‰á¿ H®Ì è‰È L‰çèSöÿH…ÀttI‰Ä1ÛL‰çèSöÿH…Àt;€x.HPu€z tã€x.u€z.u€z tÑ „ L‰çHƒÃèDSöÿH…ÀuÅL‰çèwRöÿHCÿH‹UèdH+%( uBHÄ [A\]Ë5ÿƒ L (Ì 1ÀA¸¼ H 5Ì H¯Á ¿ èÛÇ HÇÀÿÿÿÿë¯èÝJöÿff. „ fUH=⃠H‰åAVAUATHƒìfoó dH‹%( H‰EØ1À¸X ÇåრXXXXf‰âრ)ÇრèBGöÿ…Àˆj ¿ @ A‰Åèí\öÿI‰ÄH…À„g fo y fïöfDo L H‰ÂfoþHˆ @ fDo-% fDo%< fDo # ffûfDoF f D fAoÁfDoÆfDo÷fo% foÈfoèfoÐHƒÂfbÈfDoÿfAþìfDfÁfDôñfþàfôËfAþÓfEþÍfDôÃfEÔÆfDoöfAsð fAÔÈfDoÀfDjÀfEfðfEôøfDôÃfDôófEÔ÷fDoÿfAsö fEÔÆfDo÷AÆÈÝfráfDoÁfArðfAþÈfDoÆfrñfúÁfoÍfbÍfDfÁfDôñfôËfDôÃfEÔÆfDoöfAsð fAÔÈfDoÅfDjÅfEfðfEôøfDôÃfDôófEÔ÷fAsö fEÔÆfDo÷AÆÈÝfráfDoÁfArðfAþÈfDoÇfrñfúéfoÈfaÅfiÍfoèfaÁfiéfoÊfbÊfaÅfoîfféfDôÁfAÛÂfôËfôëfAÔèfDoÆfsõ fÔÍfoêfjêfDfÅfDôõfôëfDôÃfEÔÆfDo÷fAsð fAÔèfDoÇÆÍÝfráfoéfrõfþÍfoîfrñfúÑfoÌfbÌfféfDôÁfôËfôëfAÔèfDoÆfsõ fÔÍfoìfjìfDfÅfDôõfôëfDôÃfEÔÆfAsð fAÔèÆÍÝfráfoéfrõfþÍfoêfrñfúáfoÊfaÌfiìfoÑfaÍfiÕfaÊfAÛÊfgÁBðH9Ñ…Uýÿÿº @ L‰æD‰ïè5]öÿL5ŽÞƒ L‰çH= @ ¸ LEðè—CöÿD‰ïè/EöÿH‹EØdH+%( u!HƒÄL‰ðA\A]A^]ÃH=SÈ E1öèaGöÿëÐèúFöÿD‰ïE1öèïDöÿë¾ff. „ fó úUH‰åAWAVAUATSLœ$ °ÿÿHì Hƒ $ L9ÜuïHì8 dH‹%( H‰EÈ1ÀèËûÿÿH…À„> H°¦ÿÿº Y 1öI‰ÅH‰ßèyGöÿL‰ïèõ H‰ÞH‰ÇI‰Äè“é L àÇ A¸ …ÀyRf‹5Núƒ H |Ç Hö¼ 1À¿ è à A¹ÿÿÿÿH‹EÈdH+%( …Õ HÄ8Y D‰È[A\A]A^A_]ÃfL‰çL5n‚ L}¾è-ê 1ÀIÇ I‹VøL‰ùfA‰GA¸ H‰ÞL‰çè'ì IcV H9Â…B I‹I9tL Ç A¸ éPÿÿÿA·FfA9GuâIƒÆH©‚ E1ÉI9Æu”¿ @ D‰¨¦ÿÿèðWöÿD‹¨¦ÿÿH…ÀI‰Â„+ I¿ÍÌÌÌÌÌÌÌA¾ L‰×1öº @ D‰¤¦ÿÿè7Föÿº H‰ÞL‰çA¸ @ H‰ÁH‰…¨¦ÿÿèwë L‹•¨¦ÿÿD‹¤¦ÿÿH=ö? …— 1Éëf „ HƒÁHùö? t3H‰ÈA¶4 I÷çHÁêH’H‰ÊHÀH)ÂH9ÖtÒL ,Æ A¸¥ é`þÿÿAƒþumL‰×D‰¨¦ÿÿèû@öÿL‰çè÷ L‰ïè»BöÿD‹¨¦ÿÿéUþÿÿ € L ×Å A¸Ž éþÿÿL ÅÅ A¸¡ éþÿÿL ¦Å A¸{ éòýÿÿè=DöÿA¾ éåþÿÿL §Å A¸™ éÐýÿÿó úUH‰åAWAVAUATSLœ$ °ÿÿHì Hƒ $ L9ÜuïHìh dH‹%( H‰EÈ1ÀL¥°¦ÿÿL ¦ÿÿèÍ÷ÿÿH‰ÃH‰…x¦ÿÿèžå 1öL‰çº Y è¯Döÿ‰ØL‰î¿ Áà‰…„¦ÿÿ‰ÃèEFöÿ…À…G H‹ ¦ÿÿ‹5„÷ƒ A‰ØHÅ ¿ è\À HcÃL‰î¿ H‰… ¦ÿÿè…Löÿ‰…”¦ÿÿ…À… D‹µ„¦ÿÿD‰óÑûHcûHÁçè¯UöÿH‰€Úƒ H…À„ E1íAƒþ8éÑ H‹aÚƒ N<èèñ I‰H‹NÚƒ Jƒ<è „“ IƒÅD9뎞 è øÿÿH‰ÇH…ÀuÁL ²Ä A¸× L-öà L%p¹ ‹5´öƒ 1ÀL‰éL‰â¿ 莿 L ¨Ä L‰éL‰âA¸ ‹5†öƒ ¿ 1Àèf¿ Ç…”¦ÿÿÿÿÿÿH‹EÈdH+%( …[ ‹…”¦ÿÿHÄhY [A\A]A^A_]ÃsþE1ÿE1Òƒ½„¦ÿÿH‰µ˜¦ÿÿHu¾H‰µˆ¦ÿÿŽÈ „ N‹,øL‰æL‰ïè1å A‰Æ…Ày*L Ä A¸ H à H™¸ éRÿÿÿf. „ L‰ïèæ E…ötÉE‰úAöÇu"H‹ Ùƒ AƒÂIWL9½˜¦ÿÿtRI‰×ë D H‹ˆ¦ÿÿ1ÒL‰æL‰ïA¸ D‰½¦ÿÿè×ç D‹•¦ÿÿHƒø t°L œÃ A¸ ékÿÿÿ „ H‹ƒºP ÿ„ McÒL‰æN‹,ÐL‰ïè^ä A‰Ä…ÀyL Hà A¸( é(ÿÿÿ D L‰ïèHå E…ätÜH‹=T؃ L‹/Aƒ½P ÿ…· E1䃽„¦ÿÿë4 D H‹)؃ N‹,àI½Ô IƒÄèí>öÿL‰ïè%ó D9ãØH‹=؃ è=öÿèŸôÿÿ‹5ôƒ ¿ L‹µx¦ÿÿH‰ÃI‰ÀHø 1ÀL‰ñèf½ I9Þ„þÿÿL ù A¸3 énþÿÿ L P A¸Ú é‚ýÿÿL óÁ A¸ éGþÿÿL  A¸+ é5þÿÿL g A¸$ é#þÿÿL ÖÁ A¸Ñ é:ýÿÿèù?öÿf „ U1öH‰åAWAVAUL-°Ö ATS‰ûL‰ïHƒìdH‹%( H‰EÈ1Àè-\öÿA‰Ä…Ûu6LcèD‰çè«=öÿH‹EÈdH+%( upHƒÄL‰è[A\A]A^A_]Ãf. „ 1öL‰ï1Àèä[öÿA‰ÆƒûuLcèD‰÷èa=öÿë¬ € L‰ï1ö1Àè¼[öÿA‰ÇLcèƒût {ýèIÿÿÿI‰ÅD‰ÿè.=öÿëÃè'?öÿ € ó úUH‰åAWAVAUATSLœ$ °ÿÿHì Hƒ $ L9ÜuïHì8 L-»Õ dH‹%( H‰EÈ1ÀèÔòÿÿ1öL‰ïH‰… ¦ÿÿ1Àè1[öÿ1öL‰ïA‰Æ1Àè"[öÿ1öL‰ïA‰Ç1Àè[öÿ1öL‰ï‰…¨¦ÿÿ1Àè[öÿLcàD‰çè†<öÿ‹½¨¦ÿÿè{<öÿD‰ÿL½°¦ÿÿèl<öÿD‰÷LµÀ¦ÿÿè]<öÿè8à 1öL‰÷º Y èI?öÿL‰þ¿ èì@öÿ…À…W H‹°¦ÿÿ‹5+òƒ E‰àH¹¿ ¿ è» L‰þ¿ L‰¥°¦ÿÿè/GöÿA‰Ä…À… ¿ èjPöÿH‰;Õƒ H…À„! E1ÿ € èûòÿÿH‰ÇH…À„_ H‹ Õƒ èCì LûH‰H‹þÔƒ Jƒ<8 „‹ IƒÇIƒÿuÁH‹8L‰öH‰½¨¦ÿÿè¯à H‹½¨¦ÿÿ…ÀA‰ÇyaL ’¿ A¸a H –¾ H´ ‹5Tñƒ ¿ 1ÀA¼ÿÿÿÿè.º H‹EÈdH+%( …¨ HÄ8Y D‰à[A\A]A^A_]Ãf D èKá E…ÿt•H‹WÔƒ L‰öH‹xH‰½¨¦ÿÿè à H‹½¨¦ÿÿ…ÀA‰ÇyL ÿ¾ A¸e éhÿÿÿ @ èá E…ÿtà1öL‰ï1Àè"YöÿA‰Ç…ÀŽÜ H‹øÓƒ L‰öH‹xH‰½¨¦ÿÿè½ß H‹½¨¦ÿÿ…ÀA‰ÅyL ¾ A¸p é ÿÿÿ D è£à E…ítßH‹¯Óƒ H‹8ƒ¿P ÿ…X L‰öH‰½¨¦ÿÿèhß H‹½¨¦ÿÿ…ÀA‰ÅyL K¾ A¸z é´þÿÿ „ èKà E…ítÜH‹WÓƒ H‹@ƒ¸P ÿ…í D‰ÿE1íèã9öÿ H‹1Óƒ N‹4(IƒÅI¾Ô èõ9öÿL‰÷è-î Iƒýu×H‹=Óƒ è 8öÿè¦ïÿÿ‹5¤ïƒ ¿ H‹ ¦ÿÿI‰ÅI‰ÀHÿ½ 1ÀH‰Ùèm¸ L9ë„6þÿÿL ¾ A¸‰ éþýÿÿfL A½ A¸× L-…¼ L%ÿ± ‹5Cïƒ 1ÀL‰éL‰â¿ è ¸ L 7½ A¸] L‰éL‰âé¿ýÿÿ D L ½ A¸Ú ë®L н A¸€ é‹ýÿÿL ¨½ A¸v éyýÿÿL Š¼ A¸Z égýÿÿL l½ A¸l éUýÿÿL-ë» L%e± ‹5©îƒ A¸Ñ L e¼ L‰éL‰â¿ èx· éVÿÿÿè~:öÿf. „ @ UH‰åAWAVAUATSHì Hƒ $ Hì( ‰µ¸ëÿÿ‰•¼ëÿÿL‰°ëÿÿdH‹%( H‰EÈ1À€=‡Ñƒ u%H‹UÈdH+%( … HeØ[A\A]A^A_]à Hƒìº H‰ûA‰ÏQ‹L¥Àïÿÿ¹ ÿwL‹ @у L‰çE‰ÆPLí¼ ¾ 1ÀèžUöÿHƒÄ H5–iz L‰çè‹PöÿI‰ÅH…À„2 L‹C‹ H‰ÇE‰ù1ÀHÁ¼ ¾ èp8öÿ…Àˆè ¹ º 1ÀE‰ùL¥Àëÿÿ¾ L§¼ L‰çè.UöÿL‰éº L‰çHcðè‹QöÿHƒø…¡ ¹ º L‰ç1À¾ E‰ñL^¼ èîTöÿL‰éº L‰çHcðèKQöÿHƒø…a ¹ º L‰ç1ÀD‹¼ëÿÿ¾ L'¼ èªTöÿL‰éº L‰çHcðèQöÿHƒø… ¹ º L‰ç1ÀD‹¸ëÿÿ¾ Lë» èfTöÿL‰éº L‰çHcðèÃPöÿHƒø…Ù ¹ º L‰ç1ÀL‹°ëÿÿ¾ L¯» è"TöÿL‰éº L‰çHcðèPöÿHƒø…• D‹ ¹ º L‰ç¾ 1ÀL~½ èâSöÿL‰éº L‰çHcðè?PöÿHƒø…U D‹K¹ º 1À¾ L‰çL9» è¡SöÿL‰éº L‰çHcðèþOöÿHƒø… L‹K¹ º 1À¾ L‰çL» è`SöÿL‰éº L‰çHcðè½OöÿHƒø…Ó L‹K¹ º 1À¾ L‰çLͺ è SöÿL‰éº L‰çHcðè|OöÿHƒø…’ L‹K¹ º 1À¾ L‰çL¦¼ èÞRöÿL‰éº L‰çHcðè;OöÿHƒø…Q L‹K ¹ º 1À¾ L‰çL_º èRöÿL‰éº L‰çHcðèúNöÿHƒø… D¶K(¹ L‰ç1Àº ¾ L/º AƒáèWRöÿL‰éº L‰ç¾ è²NöÿHƒø…È D¶K(¹ L‰ç1Àº ¾ Lô¹ AÐéAƒáè RöÿL‰éº L‰ç¾ ègNöÿHƒø…} D¶K(¹ L‰ç1Àº ¾ Lµ¹ AÀéAƒáèÀQöÿL‰éº L‰ç¾ èNöÿHƒø…1 D¶K(¹ L‰ç1Àº ¾ Lt¹ AÀéAƒáètQöÿL‰éº L‰ç¾ èÏMöÿHƒø…å D¶K(¹ L‰ç1Àº ¾ L6¹ AÀéAƒáè(QöÿL‰éº L‰ç¾ èƒMöÿHƒø…™ D¶K(¹ L‰ç1Àº ¾ Lû¸ AÀéAƒáèÜPöÿL‰éº L‰ç¾ è7MöÿHƒø…M D¶K(¹ L‰ç1Àº ¾ L¸ AÀéAƒáèPöÿL‰éº L‰ç¾ èëLöÿHƒø… D¶K(¹ L‰ç1Àº ¾ L…¸ AÀéAƒáèDPöÿL‰éº L‰ç¾ èŸLöÿHƒø…µ D¶K)¹ L‰ç1Àº ¾ LJ¸ AƒáèüOöÿL‰éº L‰ç¾ èWLöÿHƒø…m D¶K)¹ L‰ç1Àº ¾ L ¸ AÐéAƒáè±OöÿL‰éº L‰ç¾ è LöÿHƒø…" D¶K)¹ L‰ç1Àº ¾ LÉ· AÀéAƒáèeOöÿL‰éº L‰ç¾ èÀKöÿHƒø…Ö D¶K)¹ L‰ç1Àº ¾ L†· AÀéAƒáèOöÿL‰éº L‰ç¾ ètKöÿHƒø…Š D¶K)¹ L‰ç1Àº ¾ LK· AÀéAƒáèÍNöÿL‰éº L‰ç¾ è(KöÿHƒø…> D¶K)¹ L‰ç1Àº ¾ L· AÀéAƒáèNöÿL‰éº L‰ç¾ èÜJöÿHƒø…ò D¶K)¹ L‰ç1Àº ¾ L϶ AÀéAƒáè5NöÿL‰éº L‰ç¾ èJöÿHƒø…¦ D‹K(¹ º 1À¾ L‰çL’¶ AÁéAƒáèêMöÿL‰éº L‰ç¾ èEJöÿHƒø…[ D¶K*¹ L‰ç1Àº ¾ LU¶ AÐéAƒáèŸMöÿL‰éº L‰ç¾ èúIöÿHƒø… D¶K*¹ L‰ç1Àº ¾ L¶ AÀéAƒáèSMöÿL‰éº L‰ç¾ è®IöÿHƒø…Ä D¶K*¹ L‰ç1Àº ¾ LÞµ AÀéAƒáèMöÿL‰éº L‰ç¾ èbIöÿHƒø…x D¶K*¹ L‰ç1Àº ¾ L£µ AÀéAƒáè»LöÿL‰éº L‰ç¾ èIöÿHƒø…, D¶K*¹ L‰ç1Àº ¾ Liµ AÀéAƒáèoLöÿL‰éº L‰ç¾ èÊHöÿHƒø…à D¶K*¹ L‰ç1Àº ¾ L:µ AÀéAƒáè#LöÿL‰éº L‰ç¾ è~HöÿHƒø…” D¶K*¹ L‰ç1Àº ¾ L µ AÀéAƒáè×KöÿL‰éº L‰ç¾ è2HöÿHƒø…H D¶K+¹ L‰ç1Àº ¾ LÇ´ AƒáèKöÿL‰éº L‰ç¾ èêGöÿHƒø… D¶K+¹ L‰ç1Àº ¾ L´ AÀéAƒáèCKöÿL‰éº L‰ç¾ èžGöÿHƒø…´ D¶K+¹ L‰ç1Àº ¾ LT´ AÀéAƒáè÷JöÿL‰éº L‰ç¾ èRGöÿHƒø…h D¶K+¹ L‰ç1Àº ¾ L´ AÀéAƒáè«JöÿL‰éº L‰ç¾ èGöÿHƒø… D¶K+¹ L‰ç1Àº ¾ LÞ³ AÐéAƒáè`JöÿL‰éº L‰ç¾ è»FöÿHƒø…Ñ D‹K0¹ º 1À¾ L‰çL¤³ è JöÿL‰éº L‰çHcðèzFöÿHƒø… D‹K4¹ º 1À¾ L‰çLu³ èÜIöÿL‰éº L‰çHcðè9FöÿHƒø…O L‹K8¹ º 1À¾ L‰çL@³ è›IöÿL‰éº L‰çHcðèøEöÿHƒø… L‹K@¹ º 1À¾ L‰çL ³ èZIöÿL‰éº L‰çHcðè·EöÿHƒø…Í L‹KH¹ º 1À¾ L‰çLÚ² èIöÿL‰éº L‰çHcðèvEöÿHƒø…Œ L‹KP¹ º 1À¾ L‰çL²² èØHöÿL‰éº L‰çHcðè5EöÿHƒøuOD‹KX¹ º 1À¾ L‰çLŒ² è›HöÿL‰éº L‰çHcðèøDöÿHƒøuL‰ïè:0öÿ1Àénòÿÿ H=¦ èä,öÿL‰ïè 0öÿ¸ÿÿÿÿéMòÿÿèm,öÿH=Î¥ èÁ,öÿƒÈÿé4òÿÿf „ ó úUH‰åAVAUATSLœ$ °ÿÿHì Hƒ $ L9ÜuïHì° dH‹%( H‰EØ1Àè½ ƒøä L0¯ÿÿL%c¢ L‰îL‰çèë5öÿ…À„3 è [ I‰ÄH…À„Õ LµÐ¿ÿÿI‰Á¹ 1ÀL¿± º ¾ L‰÷èˆGöÿHЯÿÿ1À¾ L ¡± L£± ¹ H‰ßº èZGöÿL‰çèÒ'öÿL‰îL‰÷èg5öÿ…À…/ L‰îH‰ßèT5öÿ…À… ‹J߃ L‰ñI‰ÙM‰ð¸vv ¾ 0 L¥ÐÏÿÿDžɯÿÿ-vvvf‰…ͯÿÿ¸ L‰ç9Âƅϯÿÿ N…ҟ¶ÒÐH•É¯ÿÿRH¦¤ P1Àèv) L‰çèGöÿZY÷ØÀH‹UØdH+%( …Ò Heà[A\A]A^]à „ ¸ ¾vv M‰àL‰á‹žÞƒ LÐÏÿÿf‰µÔ¿ÿÿL ƒ° ¾ 0 L‰ïDžпÿÿ-vvv9ÂÆ…Ö¿ÿÿ N…ҟ¶ÒÐH•Ð¿ÿÿRH¤ P1ÀèÖ( L‰ïènFöÿ_AX÷ØÀéZÿÿÿf¸þÿÿÿéNÿÿÿf D ‹5 Þƒ Hõ¯ ¿ 1Àè÷¦ ¸þÿÿÿé%ÿÿÿ¸ÿÿÿÿéÿÿÿèî)öÿff. „ ó úUH=ó¯ H‰åHƒìdH‹%( H‰Eø1Àè™6öÿH‰Áƒ H…À•Açƒ H‹EødH+%( uÉÃè’)öÿfó úUH‰åAWA‰×AVA‰öAUI‰ýATA‰ÌSHƒì(D‰E´L‰M¸dH‹%( H‰EÈ1Àè£>öÿD‹H‰ÃAƒüÿu'D‰H‹EÈdH+%( uZHƒÄ([A\A]A^A_]Ãf D L‹M¸D‹E´D‰áD‰úD‰öL‰ïD‰U°è“îÿÿD‹U°…Àt´‹5ù܃ 1ÿH¯ 1ÀèÕ¥ ¿€ èû2öÿèÖ(öÿf D ó úUH‰åHƒìdH‹%( H‰Eø1À€=Gæƒ uH‹EødH+%( uÉà €=ñ¿ƒ uãÆ迃 ëÚè(öÿó úUH‰åAWI‰÷AVAUATI‰üSHƒìL‹/L‹wdH‹%( H‰EÈ1ÀH‹† Y €x4 uH‹H‹@IÕLòH)ÂI)ÅI‰ÖI‹¿ X L‰îèn H‰ÃH…Àt €x6 uL9(t*H‹EÈdH+%( …Ê HeØ1À[A\A]A^A_]Ãf D A€¿Y M‹l$ „} HƒìIÅÔ 1ÿ1ÀAUM‹D$Hà¡ M‹L$I‹ $‹5¥Ûƒ 茤 L‹CXZM9Æt L‹KH‹ Hß 1ÿ‹5Ûƒ 1Àèd¤ ‹5rÛƒ L‰é1ÿ1ÀH㇠èK¤ ÆC6éHÿÿÿf‹5NÛƒ H3¡ 1ÿ1Àè*¤ AƇY é`ÿÿÿè('öÿ „ ó úUH‰åAWAVAUATSLœ$ PÿÿHì Hƒ $ L9ÜuïHìX L%„k ºÿÿÿÿL‰ædH‹%( H‰EÈ1ÀH°¦ÿÿH‰ßH‰Mÿÿè;ç H…°MÿÿºÿÿÿÿL‰æH‰ÇH‰…˜Mÿÿè ç H‹…P¦ÿÿH‰ßH‰…ˆMÿÿè …Àˆ H‹½MÿÿH5S è …ÀŽÌ H‹…XÿÿÿH‹½˜MÿÿH‰…¨MÿÿèÊ …Àˆ… H‹…X¦ÿÿH‹½˜MÿÿH‰E°è[ …ÀŽ¼ Ç…¤Mÿÿ H‹E°H‹@ L‹``M…ä„Å @ M‹l$M‹t$ M9õ„š H‹E°€x4 u H‹H+PIÕIÖH‹½Pÿÿÿ1ÒL‰îèem H‰ÃH…Àt!H‹¨MÿÿH‹@€y4 uHH+AL9è„ì H‹…XÿÿÿL9ht<I\$-L5SŽ€ H5í« ëf. „ I‹vIƒÆH…ö„¿ H‰ßè5öÿ…ÀuãL‰çè+^ I‰ÄH…À…?ÿÿÿ‹=Ùƒ …À~TH‹MÿÿL‹½ˆMÿÿH5€ ÆE¸ H‰ÚL‰ÿè1d H‰ÚL‰ÿÆE¸ H5€üÿÿèd H‹½PÿÿÿH‰ÚÆE¸ H5¶ èd H‹½MÿÿèÕê H‹½˜MÿÿèÉê H‹EÈdH+%( …t ‹…¤MÿÿHeØ[A\A]A^A_]ú L5䌀 L= n ë M‹~IƒÆM…ÿt#L‰ÿèƒ'öÿH‰ÂL‰þH‰ßè¥"öÿ…ÀuÙé ÿÿÿ @ H‰ßL=Ъ L5wŒ€ èR'öÿL‰€MÿÿM‰ý‰Á¸ A‰Ïë @ L‰ïè0'öÿD‰ÿ)ÇxHcÿL‰îHßèË3öÿ…À„°þÿÿM‹nIƒÆM…íuÎL‹€MÿÿL5ø‹€ H5mª ë € I‹vIƒÆH…ö„< H‰ßè(öÿH…Àtâébþÿÿ D MD$-H‰€MÿÿI‰ßL‰ÃIw-H‰ßè’ …Àu~H‹¨MÿÿI‹G I‰Ø€y4 uHH+AL‰ñH)ÁH‰ÊH÷ÚHHÑ‹ åõƒ H9ÊŒþÿÿHƒì‹5N׃ M‰ñL‰éPHž ¿ 1Àè ZL‰çYè\ I‰ÄH…À…ýÿÿéÖýÿÿ D H‹½Pÿÿÿ1ÒH‰Þèßc I‰ÇH…À„# H‹¨MÿÿH‹@€y4 uLHH+AL9è„4ÿÿÿI‰ØMO-‹5ÉÖƒ L‰é¿ 1ÀHÄ èŸŸ L‰çè‡[ I‰ÄH…À…›üÿÿéWýÿÿL9è„ïþÿÿë¹èf#öÿI‰ÀA¶D$*I‹ƒàƒ<‚AtB‹5oÖƒ I‰ØL‰é1ÀH” ¿ èBŸ L‰çÇ…¤Mÿÿÿÿÿÿè [ I‰ÄH…À…4üÿÿéðüÿÿH5ਠH‰ßèà1öÿ…Àt«H5è¨ H‰ßèÍ1öÿ…Àt˜H5î¨ H‰ßèº1öÿ…Àt…H5í¨ H‰ßè§1öÿ…À„nÿÿÿé‡üÿÿf. „ I‰ØH‹€MÿÿLK-éòþÿÿ‹5»Õƒ Hœ 1ÿ1Àè—ž Ç…¤Mÿÿÿÿÿÿé·üÿÿH+¨ ‹5Õƒ ¿ 1Àèož Ç…¤MÿÿþÿÿÿéüÿÿHÁ› ëÖ‹5eÕƒ HÚ› 1ÿ1ÀèAž Ç…¤Mÿÿþÿÿÿéaüÿÿè=!öÿff. „ fó úUH‰åATSHƒìdH‹%( H‰Eè1À€6 u €¾Y I‰üH‰ót-H‹5†Ÿƒ L‰çèþG H‹EèdH+%( u,HƒÄ1À[A\]à @ ‹5ÎÔƒ HƧ 1ÿè¬ ÆƒY ë¶è® öÿff. „ ó úUH‰åATI‰üSH‰óHƒìdH‹%( H‰EèH‹G ‹Ä H°Ô …ÒtH‹° H‹» X èFi H…Àt!Æ@6H‹EèdH+%( uMHƒÄ1À[A\]à €»Y tH‹5°žƒ L‰çè(G ëÉf D ‹5Ôƒ H$§ 1ÿ1Àèêœ ÆƒY ëÊèì öÿf. „ fó úUH‰åAVAUATSHì Hƒ $ Hì Hƒ $ Hì dH‹%( H‰EØ1Àè^9öÿºÿÿÿÿ¿ÿÿÿÿ‰Æèm. H…À„à H —œ L%U: 1ÒI‰ÆH‰ÞL‰çèv I‰ÅH= ðÿÿ‡N L‰öH‰Ç»o è'S L%ñ§ …ÀˆÌ „ 1ÿ1Ò1ÀL‰æè²)öÿ‰Çè öÿƒëuæ1É1Ò1öL‰ïè¨; …ÀˆÓ I‹…¸ H‹@Hƒx tRHƒx tKL‹@(IƒøouKE1äL‰ïèü L‰ïèº6 L‰÷èŒô H‹EØdH+%( … HÄ D‰à[A\A]A^]ÃH‹% ‹5Òƒ ¹o HHš 1À¿ A¼ÿÿÿÿè^› ë’è·3öÿº€ HµPßÿÿA¼þÿÿÿ‹8è Ö ‹5LÒƒ ¿ H´™ H‰Á1Àè"› é[ÿÿÿ‹5+Òƒ Hݦ ¿ 1ÀA¼ÿÿÿÿèþš é/ÿÿÿèT3öÿL‰áI‰Øº ‹8LÐßÿÿA¼þÿÿÿL‰îèðÍ ‹5àу L‰é1ÀH»8 ¿ 趚 é÷þÿÿ‹5¿Ñƒ HT¦ ¿ 1ÀA¼ÿÿÿÿè’š éÛþÿÿè˜ öÿ „ ó úUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hì8 dH‹%( H‰EÈ1Àè 7öÿºÿÿÿÿ¿ÿÿÿÿ‰Æè, H‰…¨ÞÿÿH…À„Ç èÅÜ I‰ÅH…À„J L½ÀÞÿÿ1À¹ 1ÒL‰ÿH š L%Ø7 óH«H‰ÞL‰çèû H‰…¸ÞÿÿH= ðÿÿ‡, H‹•¨ÞÿÿH‰ÇL‰îèVO …Àˆ¯ 1öL‰ï»o èúã L%Y¥ A‰Æ D L‰ïè-ä A‰ÀC‘A9ÀŽÙ Aþÿ ¤ IcÆH‰…°ÞÿÿH=ÿ wHÁèº D‰ñHÓâI Ç1ÿL‰ú¾€ è'öÿ…Àˆï E1ö D 1ÒL‰æ1ÿ1Àèº&öÿAƒÆ‰Çè öÿA9ÞuâH‹°ÞÿÿHùÿ wH‰Ê¸ HÁêHÓàH÷ÐI!×s’L‰ïƒÃè1ã A‰Æé>ÿÿÿf D ‹5Öσ D‰ñ¿ 1ÀHÖ¤ 謘 ëÆf. „ L‰ï1ÛE1ÿèÌÙ H‹¸Þÿÿ1öL‰ïH‰˜ èÖâ A‰Æëaf D Hƒx „› H‹AL$oH¯ÓL‹L(HCoI9Át"‹5Yσ E‰ð¿ 1ÀH|— A¿ÿÿÿÿè)˜ At$L‰ïHƒÃèsâ A‰ÆL‰ïA‰Üè¯â 9Ø~eAþÿ ÔH‹½¸Þÿÿ1É1ÒD‰æèš7 …Àx&H‹…¸ÞÿÿH‹€¸ H‹@H9X‡ZÿÿÿH‹% ‹5Î΃ H€£ ¿ 1ÀA¿ÿÿÿÿè¡— H‹½¸Þÿÿè# H‹½¸ÞÿÿèÜ÷ H‹½¸Þÿÿè}2 L‰ïèçØ H‹½¨ÞÿÿèCð H‹EÈdH+%( …$ HÄ8! D‰ø[A\A]A^A_]Ãèœ/öÿº€ Hµ@ßÿÿA¿ÿÿÿÿ‹8èðÑ ‹51΃ D‰ñH+– I‰À¿ 1Àè— éjÿÿÿèZ/öÿº€ Hµ@ßÿÿA¿þÿÿÿ‹8è®Ñ ‹5ï̓ ¿ HW• H‰Á1ÀèÅ– é7ÿÿÿ‹5Î̓ HÅ¢ ¿ 1ÀA¿ÿÿÿÿè¡– é'ÿÿÿè÷.öÿLµÀßÿÿI‰ØL‰á‹8º L‰öA¿þÿÿÿè“É ‹5ƒÍƒ L‰ñ1ÀH^4 ¿ èY– é×þÿÿ‹5b̓ H÷¡ ¿ A¿ÿÿÿÿè7– éÉþÿÿè=öÿf. „ ó úU¹ H‰åAWAVL½ÐøÿÿAUL‰ÿATSHì dH‹%( H‰EÈ1ÀóH«H¸ÿÿÿÿ H‰…øøÿÿH¸ H‰…ùÿÿH‹ÆË H‰…8ùÿÿè¢ H…À„[ 1ÒH5Ê• H=ˆ3 I‰Åè± I‰ÆH= ðÿÿ‡ò H‰ÆL‰ïèÇ L‰þL‰ïè · A‰Ä…Àˆ 1ÒL‰þL‰÷èt è 2öÿI‹}(1ö‰Âèüë L‰ïèŠÆ A‰Ä…Àˆ÷ ¾ÿÿÿÿL‰ïè’µ A‰Ä…Àˆ L‰ïè¨ º H5Ä 1À¿œÿÿÿè—"öÿÇ…Àøÿÿ Ç…Èøÿÿ A‹E0…ÀŽw ‹…Èøÿÿ1ÛÇ…Ìøÿÿ ‰…ÄøÿÿM‹½¨ IßL‰ÿèƒ. …À‰• ƒ…ÌøÿÿHÃØ ‹…ÌøÿÿA9E0Ì‹Äøÿÿ9Èøÿÿ„ ‰ÈøÿÿƒÀøÿÿu‡‹5x˃ H Ýn Hß 1À¿ èJ” f. „ L‰ïèè H‹EÈdH+%( … HÄ D‰à[A\A]A^A_]ÃL‰ÿèR0 H‰ÆH…Àt$ƒ> t3L‰ÿƒ…Äøÿÿè%* L‰ÿè.0 H‰ÆH…ÀuÜL‰ÿèã- é*ÿÿÿ € L½ÐùÿÿL‰÷L‰úèL A‰Ä…À…ó H L‰þL‰÷è)X = „Nÿÿÿ‹5œÊƒ A‰Á1ÀA¸ H öm HO“ ¿ èe“ é ÿÿÿ‹5nʃ H Óm H¥Ÿ 1À¿ è@“ éûþÿÿ è“+öÿHµ@ÿÿÿº€ ‹8èíÍ ‹5.ʃ ¿ H€Ÿ H‰Á1Àè“ é¿þÿÿ € èS+öÿHµ@ÿÿÿº€ ‹8èÍ ‹5îɃ ¿ Hº H‰Á1ÀèÄ’ éþÿÿ € ‹5ÆɃ ‰Á¿ 1ÀHoá è’ éXþÿÿ „ ‹5žÉƒ H m HÞ 1À¿ A¼ÿÿÿÿèj’ é%þÿÿ D ¾ L‰ïèC« éÛýÿÿ‹5\Ƀ H Ál Hpž 1À¿ A¼ÿÿÿÿè(’ éëýÿÿè.öÿf. „ @ ULcÇfïÀ¹ H‰åAWAVAULÿÿÿATL‰ïSHìè dH‹%( H‰EÈ1ÀHÇEÀ )E )E°óH«L‰…ÿÿÿèké H…À„Ï H‰Ç1Ò1öI‰ÄèZè L‰ïèµì I‰ÆH…À„t 1öL‰âH‰Çè ï …À…Ç 1öL‰÷èäó A‰Ç…À… 1Ò1öL‰÷èÛõ H…À„õ ö@(„c ‹P H #\ …Ò„X ·@0fƒø †£ H] 1Ò1öL‰÷H‰Ùèúù Hƒ} „Ì D‰ù¸ ‹5 ȃ Hž Óà¿ ‰… ÿÿÿ‹ ÿÿÿ1ÀèÖ H‰Ù1Ò1öL‰÷è±ù L‹] D‹ ÿÿÿAEÿ‰… ÿÿÿE…íuêH‰Ù1Ò1öL‰÷L‰øþÿÿAƒÇèzù H‹M ¿ 1ÀL‹øþÿÿ‹5ŒÇƒ H§ L)Ùèi Aƒÿ…Zÿÿÿé f. „ ‰ÇA½ÿÿÿÿ÷ßèñ öÿ‹5Oǃ HC 1ÿH‰Á1Àè( L‰÷èòð L‰÷èxë L‰çèêè H‹EÈdH+%( …, HÄè D‰è[A\A]A^A_]à „ H µË ‹5çƃ 1ÿ1ÀA½þÿÿÿH è½ L‰÷èýð ë‹ ÷ØA½þÿÿÿ‰ÇèQ öÿ‹5¯Æƒ H‰œ 1ÿH‰Á1Àèˆ écÿÿÿ ‹5ŽÆƒ ·ÈHè 1ÿ1ÀA½ÿÿÿÿèa ë¢ € ‹5fƃ H{ 1ÿA½ÿÿÿÿè> é|ÿÿÿ‹5Gƃ 1ÿ1ÀA½ÿÿÿÿH è é[ÿÿÿL ï› A¸Â ‹5ƃ H É› HÁˆ 1À¿ A½ÿÿÿÿèåŽ éÐþÿÿL ‹› A¸½ ëÆèÜöÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÿé~üÿÿè™öÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u É¿ é;üÿÿèVöÿf D ó úUH x› fHnÁH‰åAWAVAUATSHìH dH‹%( H‰EÈHê. fHnÈHê´ flÁH‰…àøÿÿH‹ŠÈ )…Ðøÿÿó~“È H‰… ùÿÿÈ )…ðøÿÿè‘*öÿºÿÿÿÿ¿ÿÿÿÿ‰Æè H‰…¨øÿÿH…À„ù èJÐ I‰ÆH…À„§ L¥ùÿÿ1À¹ 1öL‰çóH«L‰÷èÌ× ‰ÁH˜H=ÿ †± 1ÿL‰â¾€ è2öÿ1ÿL‰â¾€ è#öÿ…Àˆ£ è&‡ I‰ÄH…À„ H‹•¨øÿÿH‰ÇL‰ö1ÛL ÿÿÿè¼ H…ÐøÿÿH‰… øÿÿH‹… øÿÿLÙ' ¹@ L‰ïº ¾@ L‹ X1ÀèÆ+öÿ1ÒL‰îH=¹* èåþ I‰ÇH= ðÿÿ‡ö Ç@@ 1öH‰Çè…ú L‰þL‰çèê‡ H‹•¨øÿÿL‰öL‰ÿè(B …Àˆ² Ç„ ¸øÿÿ è $öÿHÄøÿÿ‰ÂH˜HiÀ ‰ÖÁþ HÁè ÐÁø)ð‰ÆÁæ)Æ)òƒÂ‰” ÄøÿÿHƒÃHƒû …,ÿÿÿ¾€ L‰çH‰Ëè¬ 1É…Àˆ L‰µ øÿÿI‰ÏL‰¥˜øÿÿI‰ÜC‹ ¼…ÛtN‹¬ýðøÿÿE1ö @ AÿÕAƒÆD9óuôIƒÇIƒÿuÓL‹¥˜øÿÿL‹µ øÿÿHùÿÿM‹¬$¨ L‰ïèƒ% …ÀyVël € ‹>ƒÿ … H‰ÚL‰çè* …À…' H‹µ°ùÿÿL‰çè¥ H…À„/ Hc€è L‰ïƒ„…¸øÿÿèŒ! L‰ïè•' H‰ÆH…Àu£L‰ïèJ% I‹ $I9Üuéž D H‹I9Ü„ Hcƒè D‹¬…¸øÿÿD;¬…ÄøÿÿtÛH‰ßA¿ÿÿÿÿèu ‹5ƒ E‰éHõ‹ I‰ÀHcƒè ¿ ‹Œ…Äøÿÿ1ÀèÈŠ „ L‰çèh¹ ëgf D HÁèº HÓâI Äé:ýÿÿ èó"öÿº€ Hµ@ÿÿÿA¿ÿÿÿÿ‹8èGÅ 1öL‰÷H‰ÃèÈÔ ‹5{Áƒ I‰ØHu‰ ‰Á¿ 1ÀèOŠ L‰÷è¹Ë H‹½¨øÿÿèã H‹EÈdH+%( …£ HÄH D‰ø[A\A]A^A_]à ‹5 Áƒ H=– ¿ 1ÀA¿ÿÿÿÿèñ‰ ë € ‹5öÀƒ Hí• ¿ 1ÀA¿ÿÿÿÿèɉ ë€ € ‹5ÎÀƒ 1ÀL‰é¿ Hô– 褉 IƒÿóA•ÇE¶ÿAƒïéÏþÿÿE1ÿéÇþÿÿèò^ HÖ– H‰Á‹5†Àƒ ¿ 1ÀA¿ÿÿÿÿè`‰ é›þÿÿ‹5iÀƒ A‰Ç‰Á1ÿHØ 1Àè@‰ é{þÿÿH‹°ùÿÿ‹5BÀƒ ¿ HŠ A¿ÿÿÿÿè‰ éRþÿÿèm!öÿº€ Hµ@ÿÿÿA¿ÿÿÿÿ‹8H‰Ãè¾Ã ‹ ‹5ý¿ƒ H¢‰ I‰À¿ 1ÀèÓˆ éþÿÿè)!öÿº€ Hµ@ÿÿÿ‹8èƒÃ H7‡ H‰Áé/ÿÿÿ‹5µ¿ƒ HJ” ¿ A¿ÿÿÿÿ芈 éJþÿÿè öÿó úU¹ H‰åAWAVAUATL¥Ð÷ÿÿS1ÛL‰çHìX ó~t€ dH‹%( H‰EÈHï¸ fHnÈH‰ØóH«flÁÆ…øÿÿH¸ÿÿÿÿ )…À÷ÿÿH‰…ø÷ÿÿÇ…<øÿÿ è¸ fo…À÷ÿÿ¹ H½ðøÿÿHÇ…àøÿÿ I‰ÇH‰ØóH«)…ÐøÿÿM…ÿ„¦ L‰æL‰ÿèk© ‰Ã…Àˆ H•ÐøÿÿE1À1ÉL‰æL‰ÿè:º ‰Ã…ÀˆP M‹/¾€ » L‰ïè[ó L‰ï¾ èNó L‰ï¾ E1íè>ó L‰æ1ÒL‰ÿèœ E‹· L¥Pùÿÿ¹ L‰çL‰èL‰âóH«¾€ D‰÷èu öÿƒøÿ…4 èw öÿƒ8uûÿÿ Áãë D H=´” H‰…À÷ÿÿè] öÿH‹…À÷ÿÿ‹8º€ Hµ@ÿÿÿè Á H|ˆ H‰Á‹5×½ƒ ¿ 1ÀA¼ÿÿÿÿ豆 L‰ÿèYµ ë6 € ‹5®½ƒ H³k ¿ 1À臆 L‰ÿE1äè,µ ƒûóA•ÄAƒìH‹EÈdH+%( …ã HÄX D‰à[A\A]A^A_]Ãf „ ‹5N½ƒ HÛà ¿ 1Àè'† ëž D èµ I‰ÇH…À…Iþÿÿ‹5 ½ƒ HÊj ¿ 1ÀA¼ÿÿÿÿèð… ézÿÿÿ Ç…¬÷ÿÿÿÿÿÿ1À¿ € H‰Â‰ÁHÁêƒá?IÔH‹2H£Æs'ƒ½¬÷ÿÿÿ„Ú H‰ûHÓãH‰ÙH÷ÑH!ñH‰ „ HƒÀH= u´ƒ½¬÷ÿÿÿ„ò A‹¿ L‰â¾€ èCöÿ…Àˆƒ L‰ÿ裶 ‰Ã…Àˆ± ‹µ<øÿÿL‰ÿè«¥ ‰Ã…Àˆ L‰ÿE1ö覘 L‰ÿE‰õè» Æ…”÷ÿÿ Ç…Œ÷ÿÿ Æ…“÷ÿÿ Æ…•÷ÿÿ Æ…—÷ÿÿ Æ…–÷ÿÿ HÇ…¸÷ÿÿ A‹G0…ÀŽŠ HÇ…˜÷ÿÿ Ç…¨÷ÿÿ L‰½ ÷ÿÿL‹µ ÷ÿÿL‹½˜÷ÿÿM¾¨ L‰ÿèt …Àˆ L‰½°÷ÿÿD‰ëM‰÷H‹½°÷ÿÿèÇ I‰ÆH…À„á E‹&D‰çèÖY I‰ÅAƒüw D‰àƒ„…ðøÿÿH•ÐùÿÿL‰öL‰ÿèຠ…Àˆx ‹5F»ƒ …ö~/D‹…(úÿÿH‹àùÿÿ1ÿ1ÀH’ è„ H‹©…ƒ 1öL‰÷èOj H‹…àùÿÿH‰…À÷ÿÿH;…¸÷ÿÿ‚ D‹(úÿÿ‹…¬÷ÿÿA9Át"‹5຃ A‰ÀL‰é1ÀHÅ… ¿ ƒÃè°ƒ D‹ØùÿÿE‹‡ E9Át&‹5«ºƒ L‰é¿ 1ÀH¾… ƒÃè~ƒ E‹‡ D‹ÜùÿÿE9Át ‹5yºƒ L‰é¿ 1ÀH¼… ƒÃèLƒ D‰àƒàýƒø„ Aƒü w7¸ L£à‚ Aƒü tbAƒü w Hµ] D‰àHc‚HÐ>ÿà „ ‹5ºƒ D‰á¿ 1ÀH… ƒÃèá‚ H‹½°÷ÿÿè H‹…À÷ÿÿH‰…¸÷ÿÿé9þÿÿfA‹FA9F …´ IƒÆH¾/ L‰÷è!öÿI‰ÄH…À„= €½–÷ÿÿ uHxH5gæ èLöÿ…À”…–÷ÿÿ€½—÷ÿÿ uI|$H5— è)öÿ…À”…—÷ÿÿ€½•÷ÿÿ u I|$º H5y èöÿ…À”…•÷ÿÿ€½”÷ÿÿ …:ÿÿÿA¶D$ƒèl„ä …À”…”÷ÿÿé ÿÿÿf D I~H5Óå è¸öÿ…À„ÿþÿÿ‹5 L‰é¿ 1ÀHè ƒÃèÁ éÛþÿÿ @ IƒÆ(éÿÿÿ € A‰Þ¶…—÷ÿÿ‹•üøÿÿƒÀ9• …Ò„¥ €½–÷ÿÿ u €½—÷ÿÿ „_ €½•÷ÿÿ „: €½”÷ÿÿ „ý €½“÷ÿÿ „Ø A÷ÞEäéŒúÿÿ D A‹FA;‡ t#‹59¸ƒ L‰é¿ 1ÀHx ƒÃè A‹FA9F „Üýÿÿ‹5 ¸ƒ L‰é¿ 1ÀHêŽ ƒÃè߀ é¸ýÿÿf. „ L‹…¸÷ÿÿI‰ÁL‰é1À‹5Ï·ƒ HŒ‚ ¿ ƒÃ觀 H‹…àùÿÿH‰…À÷ÿÿé°üÿÿ @ L‹½°÷ÿÿA‰ÝL‰ÿè f D H‹ ÷ÿÿƒ…¨÷ÿÿH…˜÷ÿÿØ ‹…¨÷ÿÿ9C0•ûÿÿI‰ß¿ èƒ öÿƒŒ÷ÿÿ…Sûÿÿ‹5D·ƒ ¿ 1ÀE‰îHgŽ è€ épþÿÿ D A‹‡ A9F„×üÿÿ‹5 ·ƒ L‰é¿ 1ÀHLŽ ƒÃèà é³üÿÿ è3öÿHµ@ÿÿÿº€ E1ä‹8芺 ‹5˶ƒ ¿ Hx H‰Á1Àè¡ éëøÿÿ @ èóöÿHµ@ÿÿÿº€ ‹8èMº ‹5Ž¶ƒ ¿ Hà‹ H‰Á1Àèd éØøÿÿ € €½“÷ÿÿ …jüÿÿH5_Ý L‰÷è öÿ…À”…“÷ÿÿéMüÿÿf D A¶D$ƒèdéýÿÿf. „ ‹5 ¶ƒ ¿ 1ÀAƒÆH Þâ H ‚ èì~ éxýÿÿ € ‹5 ¿ 1ÀAƒÆH ®â H± è¼~ é2ýÿÿ € è öÿHµ@ÿÿÿº€ ‹8èe¹ ‹5¦µƒ ¿ Hrk H‰Á1Àè|~ éð÷ÿÿ € H „Ü Hz é”÷ÿÿ D ‹5fµƒ ¿ 1ÀAƒÆH ¬ë HQ è4~ éÚüÿÿ € ‹56µƒ ¿ 1ÀAƒÆH SŒ H! è~ éüÿÿ € ‹5µƒ H«€ ¿ 1ÀAƒÆèÛ} éQüÿÿf D ‰…¬÷ÿÿé5øÿÿ D ‹5δƒ ‰Ã…ö~H‹Mƒ 1öL‰÷èóc ‹5±´ƒ Hz‹ ¿ 1ÀèŠ} éþöÿÿèàöÿé•öÿÿè† öÿf D ó úUH‰åAWAVAUL-‘´ ATSH qz€ Hì¨ dH‹%( H‰EÈ1ÀÇ…8ÿÿÿ èw I‰ÆH…À„ß H‹3H‰Çè„· …À…$ M‹&M9æt+ @ L‹;L‰çèuö H‰ÇL‰þèºöÿ…À…Š M‹$$M9æuÙL‰÷è« HƒÃH6z€ H9Ãu‘H zy€ L5é³ Ç…<ÿÿÿ f „ è‹v I‰ÅH…À„ H‹3H‰Çèô¶ …À…Ì M‹e M9åt* L‹;L‰çèåõ H‰ÇL‰þè*öÿ…À…² M‹$$M9åuÙL‰ïèñª HƒÃHFy€ H9Ãu‘‹…<ÿÿÿ…À¸ÿÿÿÿD…8ÿÿÿ‰…8ÿÿÿÇ…4ÿÿÿ E1ÿE1íD‰îD‰ÿè\ô „À…ä AƒÅAƒýuãAƒÇAƒÿuÖ‹…4ÿÿÿ…ÀD…8ÿÿÿ‰…8ÿÿÿH‹EÈdH+%( …Ð ‹…8ÿÿÿHĨ [A\A]A^A_]ÃL‰çL‹;èõ ‹5£²ƒ L‰ò¿ H‰ÁM‰ø1Àèz{ M‹$$Ç…<ÿÿÿÿÿÿÿM9å…óþÿÿéÿÿÿf D L‰çL‹;èÍô ‹5[²ƒ L‰ê¿ H‰ÁM‰ø1Àè2{ M‹$$Ç…8ÿÿÿÿÿÿÿM9æ…þÿÿé=þÿÿf D Ç…<ÿÿÿ H@ÿÿÿèêt I‰ÄH…À„ ‹•<ÿÿÿD‰îD‰ÿH‰ÙA¸€ è„ó H‰ÞL‰çè9µ …À…Q M‹4$M9ôt' „ L‰÷è(ô H‰ÞH‰Çèm öÿ…ÀuiM‹6M9ôuáL‰çè9© ƒ½<ÿÿÿ„ˆþÿÿÇ…<ÿÿÿ è]t I‰ÄH…À…sÿÿÿ‹5o±ƒ Hàˆ ¿ 1ÀèHz Ç…8ÿÿÿÿÿÿÿénþÿÿf „ L‰÷è¨ó ‹56±ƒ I‰ØHN± H‰Á¿ 1Àè z M‹6Ç…4ÿÿÿÿÿÿÿM9ô…Cÿÿÿé]ÿÿÿf D H‹ ‹5ó°ƒ A‰ÀHE} ¿ 1ÀèÉy L‰÷èq¨ Ç…8ÿÿÿÿÿÿÿéáüÿÿfH‹ ‹5»°ƒ A‰ÀH } ¿ 1Àè‘y L‰ïè9¨ Ç…<ÿÿÿÿÿÿÿé9ýÿÿf. „ ‹5~°ƒ H‰Ù¿ 1ÀHñ| èTy L‰çèü§ é¾þÿÿ € ‹5N°ƒ H¿‡ ¿ 1Àè'y Ç…8ÿÿÿÿÿÿÿéWüÿÿ „ ‹5 °ƒ H‡ ¿ 1Àè÷x Ç…8ÿÿÿÿÿÿÿéÑüÿÿèóûõÿ UH‰åAWI‰÷AVA‰ÎAUI‰ýATA‰ÔSHƒìdH‹%( H‰EÈ1Àè; H…À„« H‰Ãö@8uE„öu01ÀD‹K,E9áu]H‹UÈdH+%( …¬ HeØ[A\A]A^A_]à HƒìI‹ E1É1Àj‹5d¯ƒ M‰ø¿ HA| è<x Y¸ÿÿÿÿ^ë HƒìI‹ M‰ø1ÀAT‹5,¯ƒ ¿ H<| èx X¸ÿÿÿÿZénÿÿÿ‹5 ¯ƒ M‰ø¿ 1ÀI‹ H–† èØw ¸ÿÿÿÿéAÿÿÿèÙúõÿf „ ó úU1ÒH5ƒ˜ H‰åAVL5´œ AUL‰÷ATSHƒìdH‹%( H‰EØ1Àè¦é I‰ÅH= ðÿÿ‡· 1ɺ H‰ÇA¼ÿÿÿÿH54ð è{þÿÿ¹ º L‰ïH5ð ‰Ãè`þÿÿ…À„h L‰ï¹ º »ÿÿÿÿH5† è:þÿÿL‰ï¹ º …ÀH5ýû DEãèþÿÿL‰ïº …ÀH5Ñï DEã1ÉèÿýÿÿL‰ï¹ º …ÀH5§ï DEãèàýÿÿ¹ º L‰ï…ÀH5¦… DEãèÁýÿÿL‰ï…ÀDEãè“ 1ÒH5ú L‰÷è¢è I‰ÅH= ðÿÿ‡³ 1ɺ H5²œ H‰Çè}ýÿÿ¹ º L‰ï…ÀH5Šœ DEãè^ýÿÿ¹ º L‰ï…ÀH5)… DEãè?ýÿÿL‰ï¹ º …ÀH5… DEãè ýÿÿL‰ï…ÀDEãèò H‹EØdH+%( uGHƒÄD‰à[A\A]A^]à ÷ÛEäéŽþÿÿf D ‹5άƒ L‰é¿ 1ÀH}„ A¼ÿÿÿÿèžu ëªè§øõÿ € ó úU¾ ¿ H‰åAWAVAUATHƒìdH‹%( H‰EØ1Àèv‡ H…À„ ‹PI‰Ä‰…ÒŽÎ H‹xBÿƒø†à ‰Ñfnúfo-7® fo%/° Áéfo 4® fp÷ HGƒéHÁáHLD € foÅfoÎÇ HƒÀ@foÐfúÈfoÆÇ@È fþÓf~H¼fþìfúÂfpÑUÇ@Ð f~PÄfoÑfjÑfpÉÿf~@Üf~HÔfpÈUf~HäfoÈfjÈfpÀÿf~PÌf~Hìf~@ôÇ@Ø Ç@à Ç@è Ç@ð Ç@ø H9È…Pÿÿÿ‰Ðƒàøö„à LcÀ‰ÖIÁà)ÆJ ‰1ÇA H9ÊŽ A‰ÑJtA)ÉHÇF D‰9ÊŽ€ A‰ÑJtA)ÉHÇF D‰9Ê~dA‰ÑJtA)ÉHÇF D‰9Ê~HA‰ÑJt A)ÉHÇF D‰9Ê~,A‰ÑJt(ƒÀA)ÉÇF D‰9Â~JL0)‰ÇA 1É1Ò¾ L‰çèÒ‡ E‹D$‰ÁA9À…^ A‰$…ÀŽÓ @ÿI‹T$ƒø†ë ‰Îfnùfo-;¬ fo%3® Áîfo 8¬ fp÷ HBƒîHÁæHt2D foÅfoÎÇ HƒÀ@foÐfúÈfoÆÇ@È fþÓf~H¼fþìfúÂfpÑUÇ@Ð f~PÄfoÑfjÑfpÉÿf~@Üf~HÔfpÈUf~HäfoÈfjÈfpÀÿf~PÌf~Hìf~@ôÇ@Ø Ç@à Ç@è Ç@ð Ç@ø H9Æ…Pÿÿÿ‰ÈƒàøöÁ„Ë HcðA‰ÈHÁæA)ÀH<2D‰ÇG x9ùŽ¥ A‰ÉLD2A)ùxAÇ@ E‰9ùŽ„ A‰ÉLD2A)ùxAÇ@ E‰9ù~gA‰ÉLD2A)ùxAÇ@ E‰9ù~JA‰ÉLD2 A)ùxAÇ@ E‰9ù~-A‰ÉLD2(ƒÀA)ùAÇ@ E‰9Á~HT20)Á‰ ÇB 1É1Ò¾ L‰çèÒ… A‰Å…À…ó A‹T$I‹L$A‰$…ÒŽÎ Bÿƒø†ò ‰Öfnúfo-;ª fo%3¬ Áîfo 8ª fp÷ HAƒîHÁæHt1D foÅfoÎÇ HƒÀ@foÐfúÈfoÆÇ@È fþÓf~H¼fþìfúÂfpÑUÇ@Ð f~PÄfoÑfjÑfpÉÿf~@Üf~HÔfpÈUf~HäfoÈfjÈfpÀÿf~PÌf~Hìf~@ôÇ@Ø Ç@à Ç@è Ç@ð Ç@ø H9ð…Pÿÿÿ‰ÐƒàøöÂ„Ë HcðA‰ÐHÁæA)ÀH<1D‰ÇG x9úŽ¥ A‰ÑLD1A)ùxAÇ@ E‰9úŽ„ A‰ÑLD1A)ùxAÇ@ E‰9ú~gA‰ÑLD1A)ùxAÇ@ E‰9ú~JA‰ÑLD1 A)ùxAÇ@ E‰9ú~-A‰ÑLD1(ƒÀA)ùAÇ@ E‰9Â~Ht10)‰ÇF ¾ ¿ H^t 1Àf‰q‹5n¦ƒ èUo ‹=c¦ƒ …ÿ~/L‹5äpƒ ¾ H {~ 1ÀHɽ L‰÷è'ñõÿL‰öL‰çèׄ 1É1Ò¾ L‰çèwƒ D‹¦ƒ A‰ÆE…À~6L‹=•pƒ H 8~ H½ 1À¾ L‰ÿèØðõÿL‰þL‰ç舄 D‹Ú¥ƒ Aƒþ…, A‹T$I‹L$A‰$…ÒŽÏ Bÿƒø†Z ‰Öfnúfo-œ§ fo%”© Áîfo ™§ fp÷ HAƒîHÁæHt1D @ foÅfoÎÇ HƒÀ@foÐfúÈfoÆÇ@È fþÓf~H¼fþìfúÂfpÑUÇ@Ð f~PÄfoÑfjÑfpÉÿf~@Üf~HÔfpÈUf~HäfoÈfjÈfpÀÿf~PÌf~Hìf~@ôÇ@Ø Ç@à Ç@è Ç@ð Ç@ø H9ð…Pÿÿÿ‰ÐƒàøöÂ„Ë HcðA‰ÑHÁæA)ÁH<1D‰ÇG x9úŽ¥ A‰ÒLL1A)úxAÇA E‰9ׄ A‰ÒLL1A)úxAÇA E‰9ú~gA‰ÒLL1A)úxAÇA E‰9ú~JA‰ÒLL1 A)úxAÇA E‰9ú~-A‰ÒLL1(ƒÀA)úAÇA E‰9Â~Ht10)‰ÇF ¸ º D‰Æ¿ f‰A1Àf‰Q Hr è¯l ‹ ½£ƒ …É~/L‹5>nƒ ¾ H Õ{ 1ÀH#» L‰÷èîõÿL‰öL‰çè1‚ ¾ 1É1ÒL‰çèÑ€ ‹5s£ƒ A‰Æ…ö~5L‹=ñmƒ H ”{ Hݺ 1À¾ L‰ÿè4îõÿL‰þL‰çèä ‹57£ƒ AƒþtuD‰ñ¿ 1ÀA½ÿÿÿÿHžq èl ë& € Hip ‹5ÿ¢ƒ ¿ 1ÀA½ÿÿÿÿèÙk L‰çè”~ H‹EØdH+%( …© HƒÄD‰èA\A]A^A_]à D H.¥ ¿ 1Àè•k ëº D‰ñH¦p D‰Æ1À¿ A½ÿÿÿÿèqk ë– € E‹D$‰ÁHp édÿÿÿ1Àé÷ÿÿ1Àéùÿÿ1Àéþúÿÿ1Àé—ýÿÿ‹5G¢ƒ HWz ¿ 1ÀA½ÿÿÿÿèk éDÿÿÿè îõÿó úU¾ ¿ H‰åAUATHƒìdH‹%( H‰Eè1Àèú| H…À„, 1ɺ ¾ H‰ÇI‰Äè°} …ÀˆÚ A‹$ƒø… I‹D$ƒ8…— fƒx…d 1ɺ ¾ L‰çèn} …Àˆ8 A‹$‹5‚¡ƒ ƒø…½ I‹D$D‹HAƒù…ò fƒx …Ç …ö~/L‹-Ükƒ ¾ H y 1ÀHÁ¸ L‰ïè ìõÿL‰îL‰çèÏ 1ɺ ¾# L‰çèî| …Àˆ A‹$‹5¡ƒ ƒø…Å I‹D$ƒx#…Ö fƒx… …ö~/L‹-`kƒ ¾ H y 1ÀHE¸ L‰ïè£ëõÿL‰îL‰çèS 1ɺ ¾X L‰çèr| …Àˆ4 A‹$‹5† ƒ ƒø…à I‹D$ƒxX…ñ fƒx … …ö~:L‹-äjƒ H ±x Hз 1À¾ L‰ïè'ëõÿL‰îL‰çè×~ I‹D$‹5% ƒ ƒ8…ò fƒx… D‹HAƒù… fƒx …# ƒx#…3 fƒx…I ƒxX…t fƒx „N QA¹X A¸ ¹” jf D Hén ë( € j‹5œŸƒ ¹ A¹ PA¸ Hon ¿ 1ÀA½ÿÿÿÿè]h XZL‰çè{ H‹EèdH+%( …z HeðD‰èA\A]]à Hƒì‹5:Ÿƒ E1À¹ jA¹ H_n ëž D HƒìD‹HE1À¹ j‹5Ÿƒ Hn éuÿÿÿ @ A¹ A¸ ¹ ‹5Ýžƒ Hšm ¿ 1ÀA½ÿÿÿÿè°g éPÿÿÿ jA¹ A¸ ¹€ PHm éÿÿÿ „ HƒìA¹ A¸ ¹€ jéÄþÿÿ @ HƒìA¸ ¹€ jHpm éÔþÿÿ A¹ A¸ ¹€ é[ÿÿÿf. „ jA¹ A¸# ¹„ PHm é‘þÿÿHƒìD‹HA¸ ¹„ j#H m épþÿÿA¹ A¸# ¹„ éúþÿÿHƒìA¹# A¸ ¹„ jé þÿÿ‹5»ƒ HËu ¿ 1ÀA½ÿÿÿÿèŽf é6þÿÿjA¹ A¸X ¹ PHnl éúýÿÿHƒìD‹HA¸ ¹ jXHul éÙýÿÿA¹ A¸X ¹ écþÿÿHƒìA¹X A¸ ¹ jévýÿÿHƒìD‹HE1À¹‘ jH%l é‰ýÿÿA¹ AUE1À¹‘ jéAýÿÿA¸ AS¹’ Hõk jéWýÿÿèÑèõÿA¹ ARA¸ ¹’ jéýÿÿA¸ AQ¹“ A¹ j#H³k éýÿÿA¹# AP¹“ A¸ jéÌüÿÿHòž ¿ 1ÀE1íèVe éöüÿÿA¹ WA¸ ¹” jXH^k éÂüÿÿó úUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hìè H ù“‚ L£ø dH‹%( H‰EÈ1ÀLßÿÿLµ ßÿÿL‰ïL‰ ßÿÿè6¬ f D H‰ÞL‰÷HƒÃ8èQª H‹… ßÿÿH‹•ßÿÿH‰…ßÿÿL‰(H‰PH‰I9ÜuÍ¿À è' H‰…ßÿÿH…À„b HH8L½°ßÿÿfHnÉHHHL‰ÿfHnÁHHxflÉflÀH8@HfHnÁflÀÆ…Ðßÿÿ @xfo‡Ÿ )…°ßÿÿfoˆŸ )…ÀßÿÿèŒìõÿH…À„ L‰µøÞÿÿH 5P€ L¥°ïÿÿf D L‹L‰ùHa› L‰ç¾ 1Àèlå H5=z L‰çèýõÿI‰ÅH…À„¶ L‹sL‰÷èÅéõÿL‰éº L‰÷H‰ÆèòþõÿHƒøuL‰ïHƒÃè0êõÿHIP€ H9ØuŒL‹µøÞÿÿ1À¹ ¾ L‰÷óH«L‰ÿèÓöÿ‰Ã…Àx0H=år èáÞõÿL‹ßÿÿ‰Þº I‰E L‰ïè'‚ ‰Ã…À„ L‰ç1ÀM‰ù¹ L¶r º ¾ èêöÿL‰çè2öÿ…Àu)L‰çM‰ù¹ º Lr ¾ è½öÿL‰çèöÿH‹½ßÿÿè¬ H‹½ ßÿÿè]ª H‹EÈdH+%( …Á HÄè ‰Ø[A\A]A^A_]Ãf D H‹• ßÿÿE1À1ÉL‰öL‰ïè9Œ ‰Ã…À…BÿÿÿH¸#¨ ÀH9…(ßÿÿuH¸E @ €H9…Xßÿÿt »êÿÿÿéÿÿÿH¸ H9…`ßÿÿ¸êÿÿÿEØéôþÿÿH‹½ ßÿÿ»ôÿÿÿè°© éNÿÿÿH‹½ßÿÿ»êÿÿÿèZáõÿH‹½ ßÿÿ莩 é,ÿÿÿèääõÿ @ ó úUH‰åAUATLmäL%Y L‰îL‰çHƒìdH‹%( H‰Eè1ÀÇEä èTo L‰îL‰çèq ‹Eä÷ØÀH‹UèdH+%( u HƒÄA\A]]Ãètäõÿ @ ó úUfïÀE1ÀH‰åAWAVAUATSHƒìhH‰uˆdH‹%( H‰EÈ1ÀHƒ )E)E )E°„ H‹O‹5$˜ƒ I‰ÕH‰ûH¨q ¿ èù` AƒE èßZ I‰ÄH…À„â H=r‘ è–§ I‰ÆH…À„Õ H‰Æ1ÒL}L‰çègÙ H‹SH‹uˆL‰ùL‰çèÇ< A‰À…À„¬ H‹K¶ƒøMu0€y1„¶ ƒøMu!€y2„g ƒøMu€y3u €y „œ f‹5n—ƒ H3q ¿ 1ÀD‰EˆèC` D‹EˆL‰ÿD‰Eˆè“. L‰çèKñ L‰÷è•¡ L‰çèËŽ D‹EˆH‹EÈdH+%( …! HƒÄhD‰À[A\A]A^A_]Ãf1ÒL‰æ1ÿèôî A‰À…Àt=H‹Kétÿÿÿ @ €y …@ÿÿÿAƒm ‹5Ï–ƒ ¿ 1ÀH½f è¨_ E1Àéaÿÿÿ¾ L‰çèî I‹$I9Ôtw¹ D H‹‚Ð H‰×H5ݪ H‰M€H‰UˆH‹@0H‰èKÙ H‹UˆH‹M€„ÀuoH‹HƒÁI9ÔuÃI‹$H‰EˆL9àt#H‹uˆ1ÒL‰ÿèØ, H…Àu{H‹EˆH‹ H‰EˆI9ÄuÝH‹K‹5 –ƒ Hºo 1À¿ èö^ H‹KA¸ é‡þÿÿ € H‰ÎH=v ƒ H‰U€H‰Mˆè9ë H‹U€H‹MˆH‹HƒÁI9Ô…1ÿÿÿéiÿÿÿ @ L‹H(HƒÀ(H‰…pÿÿÿL9È„mÿÿÿH‹SI‹yH‰ÖL‰M€H‰•xÿÿÿèEñõÿL‹M€…Àt M‹ L;pÿÿÿH‹•xÿÿÿuÎé2ÿÿÿ D L‰Ï1ö‰Eˆèà ‹5Q•ƒ ¿ Ho ¸ è'^ Aƒm D‹EˆéÚýÿÿf „ €y „@þÿÿéŠýÿÿA¸ôÿÿÿéßýÿÿL‰ç螌 A¸ôÿÿÿéÌýÿÿèîàõÿff. „ ó úUH=¶n H‰åAUATHƒìdH‹%( H‰Eè1ÀèÕk H5©n H=ªn I‰Äèïh ÇEä H…À„‡ M…ä„~ Lmä1öHÙ H‰ÇL‰éè~` …ÀtH‹UèdH+%( uZHƒÄA\A]]Ã1öL‰éH¤ L‰çèL` …Àu΋MäƒùtÆ‹5.”ƒ A¸ HEd 1ÿè] ¸ÿÿÿÿë¥ € ¸ÿÿÿÿë—èüßõÿff. „ ó úU1öH‰åATL%m L‰çHƒìdH‹%( H‰Eè1Àèrj …Àt H‹UèdH+%( u-L‹eøÉÃf „ H‹EèdH+%( uL‰çL‹eø1öÉél è}ßõÿff. „ fUI‰ðH‰ùHnm H‰åAWAVAUATSHìˆ H‰½Pÿÿÿ¿ H‰µXÿÿÿ‹5:“ƒ dH‹%( H‰EÈ1Àè\ è : H…À„N Æ@H‹½Xÿÿÿ1öH‰ÂI‰ÇèÌ< …ÀˆW I‹A½ E1äH‹P H…Ò„¬ H‹HJ‹ áH…Ût6 H‹;E‰îAƒÅèI×õÿfïÀL‰ÿòA*ÆH‰ÆèE3 H‹[H…ÛuÔI‹H‹P IƒÄL9âw´H…Ò„T HÇ…hÿÿÿ LuL‰½`ÿÿÿH‹HH‹hÿÿÿH‹ ÙH…Û„[ è óõÿI‰ÇHEˆH‰…xÿÿÿëL;eˆt=L‰÷èb– H‹[H…Û„ L‰÷L‹#è – AÇ H‹µxÿÿÿL‰çèdúõÿA‹…Àt½èØT I‰ÅH…À„Æ L‰çètÖõÿI‰ÄH…À„² ¾@ H‰ÇèäõÿH…Àt f D Æ /Hx¾@ èÿãõÿH…ÀuêA¹ L‰ñ1ÒL‰æLeÅ‚ L‰ïèÝŽ L‰ç‰…tÿÿÿèßÙõÿL‰ïè‰ L‰÷蟕 ‹…tÿÿÿ…À„/ÿÿÿL‹½`ÿÿÿ‹5X‘ƒ 1ÿ1ÀA¼ÿÿÿÿHk è.Z L‰ÿèf9 H‹EÈdH+%( … HĈ D‰à[A\A]A^A_]Ãf D H‹…`ÿÿÿH‹ H‹P Hƒ…hÿÿÿH‹hÿÿÿH9Ñ‚uþÿÿL‹½`ÿÿÿH‹•XÿÿÿL‰þL‰÷èÉ9 …À„Š I‹A½ 1ÉH‹P H…Òt`L‰µxÿÿÿI‰ÌH‹HJ‹ áH…Ût9f D H‹;E‰îAƒíèÕõÿfïÀL‰ÿòA*ÆH‰Æè 1 H‹[H…ÛuÔI‹H‹P IƒÄI9Ôr±L‹µxÿÿÿH‹•XÿÿÿL‰þL‰÷è;9 …Àu%E1äéñþÿÿLuéKÿÿÿL‰÷L‹½`ÿÿÿèG” é¸þÿÿH‹Pÿÿÿ‹5 ƒ 1ÿ1ÀH_j H‰ÙèâX H5kj H‰ßè£ëõÿ…Àt¨H5lj H‰ßèëõÿ÷ØEäéˆþÿÿ‹5ă HÙi ¿ 1ÀA¼ÿÿÿÿè—X élþÿÿèÛõÿ‹5›ƒ 1ÿ1ÀA¼ÿÿÿÿH»i èqX éFþÿÿff. „ ó úUH‰åHƒìH‹w dH‹%( H‰Eø1ÀH…öt H‹EødH+%( u H‹ÉéÃûÿÿ H‹EødH+%( uÉ1ÀÃèÛõÿ „ ó úUH‰åAUATL%™ SH ÅD€ Lk(HƒìdH‹%( H‰EØ1ÀH‹3L‰çècûÿÿ…Àu HƒÃL9ëuèL%_ 1öL‰çèee …Àt!H‹UØdH+%( u5HƒÄ[A\A]]à € H‹EØdH+%( uHƒÄL‰ç1ö[A\A]]éíf èhÚõÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uH‹wH‹Éé¸úÿÿè#Úõÿ ó úUH‰åAWL=¿ AVH• ÿÿÿAUfHnÂH•`ÿÿÿATSHì( dH‹%( H‰EÈ1ÀH…èþÿÿHÇ…Àþÿÿ fHnÐH…ìþÿÿflÂfHnØ)…ÐþÿÿfHnÂflÃ)…°þÿÿH‹½Àþÿÿ蔲 H‰…ÀþÿÿH…À„± Ç…èþÿÿ H‰ÁL‹(H@8H9A8„î H5Zg H=[g è£a I‰ÆH…À„ ¿À èÑÿ I‰ÄH…À„ú H@8L‰ïfHnÈID$HfHnÀflÉID$xAL$8flÀfHnÈI„$ˆ AD$HfHnÀflÉflÀAL$xA„$ˆ èdÑõÿM‰t$XL‰öL‰çI‰$AÆD$ èšy A¹ E1À1ÉfE‰L$lHmg L‰æL‰÷è7Z ‰…Ìþÿÿ…À…9 H‹r“‚ L5k“‚ HðþÿÿH…À„‹ óoH‰ÚL‰ùL‰çfoÐþÿÿIƒÆ)• ÿÿÿóoXH‹µ ÿÿÿ)ÿÿÿóo` )¥ ÿÿÿóoh0)0ÿÿÿóop@L‰0ÿÿÿ)µ@ÿÿÿóoxP)ðþÿÿ)½PÿÿÿèrŒ ‰ÂI‹…ÒuYH…À…xÿÿÿL‰çè(ž D‹…ÌþÿÿE…À…‘ H‹…Àþÿÿ‹½èþÿÿ‹5¹‹ƒ H‹…ÿ„ê Hƒ\ ¿ 1Àè‡T éòýÿÿfH…À„ ‰•Ìþÿÿéÿÿÿ @ ‹5v‹ƒ L‰é¿ 1ÀHf èLT é·ýÿÿ € ‹5N‹ƒ H›[ ¿ 1Àè'T H‹…Àþÿÿ‹5.‹ƒ ¿ Hž[ H‹1ÀèT @ ¸ÿÿÿÿH‹UÈdH+%( …› HÄ( [A\A]A^A_]Ãf D L‰çè( é ÿÿÿL%Ô…‚ @ ID$M‰$$H5³d M‹t$ÈI‰D$H=ªd Ml$ÈI‰D$ID$@fHnÀM‰d$Ç…ìþÿÿ flÀAD$@èÅ^ H‰ÆH…À„YÿÿÿI‰D$ L‰ïIœ$ˆ è4w º L‰ïfA‰T$4èqw L‰ïè… H‰…Ðþÿÿ‰…ÌþÿÿI‹„$ˆ H…À„é H‰ÚE1À D HƒÂAƒÀHƒ: uòD9…Ðþÿÿt?éO @ H‹µ`ÿÿÿH•ðþÿÿH ‹ L‰ïèSŠ …À…ã H‹CHƒÃH…À„š óo fo½°þÿÿL‰÷)…`ÿÿÿóoP)•pÿÿÿóoX )]€óo`0)eóoh@)m óopP)½ðþÿÿ)u°L‹}¸L‰þè!åõÿ…À„iÿÿÿ‹5W‰ƒ M‰ñM‰øL‰ñH›Z ¿ 1Àè'R é"þÿÿ‹…Ðþÿÿ…À…| @ D‹…ìþÿÿD9…Ðþÿÿ… IÄ H¶‚ I9Ä…-þÿÿ1Àéãýÿÿf D ‹5戃 L‰ñ¿ 1ÀL‹…`ÿÿÿHjZ èµQ é°ýÿÿHaY ¿ 1ÀèQ é˜ýÿÿE1ÀD‹ÌþÿÿL‰ñHœY ‹5’ˆƒ ¿ 1ÀèrQ émýÿÿD‹ÌþÿÿL‰ñHLZ ëÖL‰ç貚 é&ýÿÿèXÔõÿ „ ó úUH‰åAWAVAUI‰ýATSH‰óHƒì(L‹'L‹~dH‹%( H‰EÈH‹M‹4$H‹ H‰E¸L‰ðL øtCM…öu&M…ÿ„U H‹M¸M‰ñM‰øH Z é¯ € M…ÿ„/ L‰öL‰ÿèŒãõÿ…ÀuËM‹L$L‹s L‰ÈL ðtGM…Éu"M…ö„) H‹M¸M‰ðHZ é^ f D M…ö„ L‰ÎL‰÷L‰M°è8ãõÿL‹M°…ÀuÇM‹L$PL‹s(L‰ÈL ðtGM…Éu"M…ö„á H‹M¸M‰ðHãY é f D M…ö„¿ L‰ÎL‰÷L‰M°èàâõÿL‹M°…ÀuÇM‹L$ L‹s8L‰ÈL ðtGM…Éu"M…ö„™ H‹M¸M‰ðHÃY é® f D M…ö„w L‰ÎL‰÷L‰M°èˆâõÿL‹M°…ÀuÇM‹L$HL‹sHL‰ÈL ðt?M…ÉuM…ö„Q H‹M¸M‰ðH£Y ëYM…ö„7 L‰ÎL‰÷L‰M°è8âõÿL‹M°…ÀuÏM‹t$0L‹c@L‰ðL àtnM…öuBM…äuQM…öt=H‹M¸M‰ñM‰àH‡Y € ‹56†ƒ ¿ 1ÀèO ¸ÿÿÿÿëV € M…ät¾L‰öL‰çèÈáõÿ…ÀtH5²ˆ L‰çèµáõÿ…Àu¡I‹EM‰øL‰á¿ H[Y ƒ ‹5Ö…ƒ 1Àè»N 1ÀH‹UÈdH+%( uxHƒÄ([A\A]A^A_]à M…ö…¢ýÿÿL‰öL‰ÿèTáõÿ…À„ÄýÿÿéŠýÿÿ € M…É…ÎýÿÿéëýÿÿfM…É…þÿÿé3þÿÿfM…É…^þÿÿé{þÿÿfM…É…¦þÿÿé»þÿÿè=Ñõÿff. „ fUH‰åAWAVAUATI‰üSH‰óHƒìL‹.L‹7dH‹%( H‰EÈ1ÀL‰èL ðt\M…íu?M…ö„Î M‰éM‰ðH‘X L‰ñf D ‹5Ö„ƒ ¿ 1Àè¶M ¸ÿÿÿÿév @ M…ö„ L‰îL‰÷èdàõÿ…Àu²L‹kM‹|$L‰èL øt?M…íu"M…ÿ„‰ M‰éM‰øH\X L‰ñë— € M…ÿ„g L‰îL‰ÿèàõÿ…ÀuÏL‹kM‹|$L‰èL øt?M…íu"M…ÿ„a M‰éM‰øHLX L‰ñéDÿÿÿ @ M…ÿ„? L‰îL‰ÿèÄßõÿ…ÀuÏL‹kM‹|$L‰èL øt?M…íu"M…ÿ„9 M‰éM‰øH4X L‰ñéôþÿÿ @ M…ÿ„ L‰îL‰ÿètßõÿ…ÀuÏL‹k M‹|$ L‰èL øt?M…íu"M…ÿ„ M‰éM‰øHX L‰ñé¤þÿÿ @ M…ÿ„ï L‰îL‰ÿè$ßõÿ…ÀuÏL‹k(M‹|$(L‰èL øt?M…íu"M…ÿ„é M‰éM‰øHüW L‰ñéTþÿÿ @ M…ÿ„Ç L‰îL‰ÿèÔÞõÿ…ÀuÏL‹k0M‹|$0L‰èL øt?M…íu"M…ÿ„Á M‰éM‰øHäW L‰ñéþÿÿ @ M…ÿ„Ÿ L‰îL‰ÿè„Þõÿ…ÀuÏL‹k8M‹|$8L‰èL øt?M…íu"M…ÿ„™ M‰éM‰øHÌW L‰ñé´ýÿÿ @ M…ÿ„w L‰îL‰ÿè4Þõÿ…ÀuÏE¶D$@D¶K@E8È…| E¶D$AD¶KAE8È…Ž 1ÀH‹UÈdH+%( …… HƒÄ[A\A]A^A_]à @ M…í…)ýÿÿL‰îL‰÷èÌÝõÿ…À„dýÿÿéýÿÿ € M…í…nýÿÿL‰îL‰ÿè¤Ýõÿ…À„ŒýÿÿéVýÿÿ € M…í…–ýÿÿL‰îL‰ÿè|Ýõÿ…À„´ýÿÿé~ýÿÿ € M…í…¾ýÿÿL‰îL‰ÿèTÝõÿ…À„Üýÿÿé¦ýÿÿ € M…í…æýÿÿL‰îL‰ÿè,Ýõÿ…À„þÿÿéÎýÿÿ € M…í…þÿÿL‰îL‰ÿèÝõÿ…À„,þÿÿéöýÿÿ € M…í…6þÿÿL‰îL‰ÿèÜÜõÿ…À„Tþÿÿé þÿÿ € M…í…^þÿÿL‰îL‰ÿè´Üõÿ…À„|þÿÿéFþÿÿ € L‰ñH>V ‹5Ô€ƒ ¿ 1Àè´I ¸ÿÿÿÿétþÿÿL‰ñHPV ëØè©Ìõÿf „ ó úUH‰åAWAVAUATI‰üSHƒì(L‹5‡‚ dH‹%( H‰EÈ1ÀM…ö„˜ ÆE¿ I‰ÕH 놂 L=,V @ I‹6I‹<$èÜõÿ…Àu/AƒE L‰öL‰çè ûÿÿ…ÀuTI‹ $‹5&€ƒ L‰ú¿ èI ÆE¿L‹sHƒÃM…öu´€}¿ t-1ÀH‹UÈdH+%( u@HƒÄ([A\A]A^A_]Ãf D ¸ÿÿÿÿëÕI‹ $‹5˃ HÀU 1À¿ è¤H ¸ÿÿÿÿë±è¨Ëõÿ „ ó úUH5I‚ H‰åAWAVAUI‰ÕATI‰üSHƒì(H‹0dH‹%( H‰EÈ1Àè&Ûõÿ…À„ž L‹5†‚ H †‚ M…ö„® ÆE¿ L=Z @ I‹6I‹<$èìÚõÿ…Àu/AƒE L‰öL‰çèèùÿÿ…ÀutI‹ $‹5ƒ L‰ú¿ èíG ÆE¿L‹sHƒÃM…öu´€}¿ tM1ÀH‹UÈdH+%( u]HƒÄ([A\A]A^A_]Ãf D L‹5©…‚ M…ötH …‚ éaÿÿÿ „ ¸ÿÿÿÿëµI‹ $‹5“~ƒ 1ÿ1ÀH¼T èoG ¸ÿÿÿÿë”èsÊõÿ ó úUH‰åAWAVAUATSHì Hƒ $ HìØ ¾ÿÿÿÿH ;€ Ls0dH‹%( H‰EÈ1Àè“ I‰ÄH…À„ø ‹3L‰ç‰òè I‰ÅH…À„g H‹s1É1ÒH‰ÇHƒÃè Æ L‰ïèèà L9óuÇH L:€ L½êÿÿL€ïÿÿLµ¨ïÿÿ € 1ÀL‰ÿ¹ fn óH«L‰ï¹ H‹sóH«H‹CfpÁຠL‰÷L€ïÿÿL½êÿÿfÖ…ˆïÿÿÆ…¦êÿÿHƒÃH‰…ïÿÿHÇ…˜ïÿÿ èGØõÿL‰úL‰îL‰çè) HŠ:€ H9Ã…yÿÿÿHB9€ H‰…êÿÿH‹0L‰çH‰ÃèíØ H‰… êÿÿH…ÀttL‹kÆ€ß M…í„ H‹…êÿÿ1ÛL‹xH‹… êÿÿLpXë L‰÷HƒÃIƒÇèp° L9ët{I‹wM‹G¹ º I‹?èñ¬ H‰ÆH…ÀuÉH‹½ êÿÿè { ‹5›|ƒ HXW ¿ 1ÀètE L‰çE1äèY‹ H‹EÈdH+%( uaHÄØ L‰à[A\A]A^A_]à D H‹½ êÿÿè´z Hƒ…êÿÿH‹…êÿÿHž8€ H9Ðt°éùþÿÿ‹5"|ƒ HßV ¿ 1ÀèûD ëèÈõÿ @ ó úUH‰åAWAVAUATSH_8HƒìdH‹%( H‰EÈH‹‡H ‹H$…ÉuH‹_ ‹5Æ{ƒ H ‹ 1ÿ1ÀH0[ è›D L‹cM…ät 1ÛA€¼$ t5L‰çƒÃèj I‰ÄH…ÀuâH‹EÈdH+%( …€ HeØ[A\A]A^A_]ÃI‹„$ˆ M‹t$@I‹¼$ Lh-I‹„$€ H‹@ L‹¸ è?Æ AV‹5+{ƒ ‰ÙAUI‰ÀH V M‰ù1ÿ1ÀƒÃèúC L‰çèâÿ I‰ÄXZM…ä…TÿÿÿémÿÿÿèêÆõÿf. „ ó úUH ” HMZ H‰åAWAVAUATSH‰û1ÿHƒì(‹5¶zƒ dH‹%( H‰EÈ1ÀèŽC L‹c0M…ä„ 1Û € A€¼$ë urI‹D$hE1ÿH‹P I‹D$XH…ÀtL‹8I‹|$xI‹L$(I‹D$pL‹² D‹O H‰M°Lh-D‰M¼èIÅ H‹M°AW1ÿD‹M¼‹5+zƒ I‰À1ÀQH:U ‰ÙAUAVèÿB HƒÄ L‰çƒÃèàþ I‰ÄH…À…lÿÿÿH‹EÈdH+%( uHeØ[A\A]A^A_]ÃèÑÅõÿUH‰åATHƒìdH‹%( H‰EèH‹‡H ‹@$…À„— HƒÇ8H‹E1äH…ÿ„Œ HG0H9G0„¬ H‹‡ H;T• H‹ˆ H‹—€ ttH;e• „§ H;€• „ H;›• „Ý H;¶• „ ‹5.yƒ HY ¿ 1ÀèB ¸ÿÿÿÿH‹UèdH+%( …$ L‹eøÉÃf „ H;Ñ” uƒH; Д …vÿÿÿIƒÄè±ý H‰ÇH…À…5ÿÿÿIƒü…´ 1Àë¥ € H;¹” …LÿÿÿH; ´” tÀH;Ô …Cÿÿÿ D H;¹” …1ÿÿÿH; ´” t˜H;Ô …(ÿÿÿ D H;¹” …ÿÿÿH; ´” „lÿÿÿH;¿” … ÿÿÿf „ H;±” …óþÿÿH; ¬” …æþÿÿé7ÿÿÿH‹ édþÿÿ‹5xƒ L‰á¿ 1ÀA¸ HBS èÕ@ ¸ÿÿÿÿéÉþÿÿèÖÃõÿf D UH‰åAWAVA‰öAUATSHƒìdH‹%( H‰EÈH‹‡H ‹@$…À„ HƒÇ8H‹H…ÿ„ÿ IcÆE1ÿE1íE1äH€H€H¡‘ H Ðë! E…ö…¯ è:ü IƒÄH‰ÇH…À„ HG0H9G0tØH‹‡ H;“ H‹ˆ H‹—€ „~ H; “ „™ H;:“ „´ H;U“ „Ï H;p“ „ê H;C„ H;C8„ H;C`„0 H;ƒˆ „D H;ƒ° „^ IƒÇIƒÅéFÿÿÿ D H;’ …uÿÿÿH; |’ tÜH;‹’ …lÿÿÿ D H;’ …ZÿÿÿH; |’ t´H;‹’ …Qÿÿÿ D H;’ …?ÿÿÿH; |’ tŒH;‹’ …6ÿÿÿ D H;’ …$ÿÿÿH; |’ „`ÿÿÿH;‡’ …ÿÿÿH;’ … ÿÿÿH; |’ „8ÿÿÿH;C…üþÿÿ @ H;S…îþÿÿH;K „ÿÿÿH;C8…äþÿÿH;S@…ÚþÿÿH;KH„øþÿÿH;C`…ÐþÿÿH;Sh…ÆþÿÿH;Kp„ÚþÿÿH;ƒˆ …¼þÿÿH;“ …¯þÿÿH;‹˜ „³þÿÿH;ƒ° …¢þÿÿH;“¸ …•þÿÿH;‹À …ˆþÿÿé‡þÿÿ D E…öuDIƒÿ… MEM9à…Ó 1ÀH‹UÈdH+%( …ª HƒÄ[A\A]A^A_]ÃH‹ éNýÿÿM9å…Ž M…ÿtÅ‹5×tƒ L‰ù¿ 1ÀHQ è= ¸ÿÿÿÿë¤f D ‹5®tƒ H+P ¿ 1Àè‡= ¸ÿÿÿÿé{ÿÿÿE…ö…pÿÿÿE1ÿA¸ L‰ùH)P ‹5otƒ ¿ 1ÀèO= ¸ÿÿÿÿéCÿÿÿèPÀõÿM‰èL‰áHcP ëÐL‰áH P ëÄ D ó úUH‰åAWAVAUATSLœ$ °ÿÿHì Hƒ $ L9ÜuïHì dH‹%( H‰EÈ1ÀèË6 H…À„ã H5ëS H‰ÇI‰Äè0w H ÁŽ L-Z A‰ÆH…°¦ÿÿH‰…ø ÿÿE…ö„ L‰çL%n è9k è´ä H‹½ø ÿÿ訆 I‹|$IƒÄ(èzÞ M9ìuíL%ž M‰åI‹}IƒÅ(è^Þ L9ëuîI‹¼$à IƒÄ(èHÞ L9ãuêH‹EÈdH+%( …< HeØD‰ð[A\A]A^A_]Ãf D H5+S L‰çèiv A‰Æ…À…Vÿÿÿ1ÿèÛ …Àˆ/ H‹ø ÿÿH‰ßè … H‰ßèhôÿÿI‰ÇH…À„ ƒ=Érƒ ~H‹5L=ƒ H‰Çè„ 1Àfoút H½@¡ÿÿ¹ Lµ ¡ÿÿH‰½Ð ÿÿH óH«L‰÷)…p¡ÿÿL- è ¿ I‹$H‰è ÿÿH‰…à ÿÿI9Ä„ L‰¥Ø ÿÿL‰ð ÿÿH‰È ÿÿH‹Ð ÿÿH‹…à ÿÿL-û L p fAnM I‹EH‰ÚL‰öL‰ÿÆ…Ö¡ÿÿfpÁàH‰…@¡ÿÿfÖ…H¡ÿÿèá+ …ÀˆB jL‰öL‰çE1ÉSE1À1É1Òèa! ^_H…À„ I‹}è½· H‹½ ¡ÿÿèA· I‹}I‰Eè¤Ü H‹¡ÿÿH…Ét ‹Q(ë ‰Ðð±q(9Ât ‰ÂBÿrƒøývèfHnÁIƒÅ(…¡ÿÿAEðL9ð ÿÿ…2ÿÿÿH‹…è ÿÿL¨8ÿÿÿfAnU I‹EH‰ÚL‰öL‰ÿfpÂàH‰…@¡ÿÿfÖ…H¡ÿÿè + …Àˆm j1É1ÒE1ÉSE1ÀL‰öL‰çèŒ ZYH…À„J I‹}èè¶ H‹½ ¡ÿÿèl¶ I‹}I‰EèÏÛ H‹¡ÿÿH…Ét#‹Q(ëf D ‰Ðð±q(9Ât ‰ÂBÿrƒøývèfHnÁIƒÅ(…¡ÿÿAEðL;è ÿÿ…6ÿÿÿH‹…à ÿÿH…è ÿÿÈ H‹ H‰…à ÿÿH9…Ø ÿÿ… þÿÿL‹¥Ø ÿÿL‹ð ÿÿH‹È ÿÿL‰÷èȽ M‹4$M9ôt1 € M¾p 1öL‰ÿè‡. ƒ=pƒ ª M‹6M9ôuÚM‹4$I‹D$IÆp L‰÷L¸p L‰þèB L‰÷èöÿÿ…À„‰ A¾ é üÿÿ D A¾ÿÿÿÿH «Š L-DŒ éÿûÿÿL‰÷L‹¥Ø ÿÿL‹ð ÿÿA¾ÿÿÿÿH‹È ÿÿè½ ‹5‚oƒ HÿK 1À¿ è[8 é¾ûÿÿf D L‰ÿèXóÿÿM‹6M9ô…$ÿÿÿéEÿÿÿL‰ÿèoõÿÿ…À…gÿÿÿL‰þL‰÷èœC 1öL‰÷èR÷ÿÿ…À…Jÿÿÿ¾ L‰ÿE1öè:÷ÿÿ…ÀA•ÆéWûÿÿA¾ôÿÿÿé±ûÿÿèïºõÿf. „ D ó úUH‰åAWAVAUATSLœ$ °ÿÿHì Hƒ $ L9ÜuïHìH dH‹%( H‰EÈ1Àè{1 H…À„ì H5›N H‰ÇI‰Åèàq A‰ÄH…°¦ÿÿH‰…¨ ÿÿE…ätjL‰ïH (‹ èûe L«à èoß H‹½¨ ÿÿèc H‹;HƒÃ0è4Ù L9ëuïH‹EÈdH+%( …' HÄH_ D‰à[A\A]A^A_]à € H5N L‰ïèQq A‰Ä…Àu€1ÿèóÕ …Àˆ| H‹¨ ÿÿH‰ß茀 H‰ßèTïÿÿH‰… ÿÿH…À„U ƒ=±mƒ ~H‹548ƒ H‰Çèl› H½@¡ÿÿ1À¹ Lµ° ÿÿH‰½˜ ÿÿóH«L‰÷HÇ…p¡ÿÿd 蚺 I‹] I9Ý„N L=Š f D fïÉfïÀHQN€ Hǃð ‹Ø fAnL‰öH‹•˜ ÿÿ)… ¡ÿÿH‹½ ÿÿH‰…(¡ÿÿI‹G)…ð ÿÿ)…¡ÿÿfpÂàHÇ…0¡ÿÿ H‰ ¡ÿÿH‰•¡ÿÿÆ…Ö¡ÿÿH‰…@¡ÿÿfÖ…H¡ÿÿè°& …Àˆ8 A‹G(‹*˜ 1ÉL‰öH½ð ÿÿ‰…è ÿÿèW …Àˆ I‹è†² H‹½° ÿÿè ² I‹I‰Gèm× H‹À ÿÿH…Ét!‹Q(ë @ ‰Ðð±q(9Ât ‰ÂBÿrƒøývèfHnÁIƒÇ0HÀŠ …È ÿÿAGèI9Ç…ËþÿÿH‹I9Ý…²þÿÿL‰÷è—¹ M‹} M9ý„ýÿÿH »K M·p 1öL‰÷èR* 1öL‰ÿèÈ4 ‹5Ökƒ ƒþu Aƒ¿0 …z Iƒ¿¸ …] I¿ è …= Aƒ¿4 … Iƒ¿À …] I¿( è …= H‹Ø‰ L‰÷I‰‡Ø èi8 ‹5Wkƒ ƒþ Aƒ¿0 …s Iƒ¿¸ …S I¿ è …0 Aƒ¿4 … Iƒ¿À …ð I¿( …9 IÇ‡Ø L‰÷èí7 H‹ž‡ L‰÷H‹@ I‰‡à èó8 ‹5Ájƒ ƒþš Aƒ¿0 … Iƒ¿¸ …q I¿ è …N Aƒ¿4 …. Iƒ¿À … I¿( , …Ç ILJà L‰÷èw8 I‰Ÿð L‰÷èˆ9 ‹56jƒ ƒþ, Aƒ¿0 …¬ Iƒ¿¸ …Œ I¿ è … Aƒ¿4 …ý Iƒ¿À …Ý I¿( , …º ILJð L‰÷è 9 L‰÷ALJ´ è): ‹5§iƒ ƒþº Aƒ¿0 … Iƒ¿¸ …à I¿ è … Aƒ¿4 … Iƒ¿À …ð I¿( È …Í ALJ´ ÿÿÿÿL‰÷è9 H‹ † L‰÷ó~ † @ A‡Ø è6 L‰÷è27 ‹5 iƒ ƒþ0 Aƒ¿0 …Þ Iƒ¿¸ …¾ I¿ è …› Aƒ¿4 …{ Iƒ¿À … I¿( È …ð M‹?M9ý…šüÿÿé úÿÿ „ ‹5~hƒ ¿ HöD 1ÀèW1 L‰÷èïµ A¼ÿÿÿÿéêùÿÿ1ÿH¸H 1Àè41 L‰÷è\íÿÿénüÿÿ1ÿH3I 1Àè1 L‰÷è?íÿÿéÐüÿÿ1ÿH3I 1Àèú0 L‰÷è"íÿÿéIýÿÿ1ÿH0I 1ÀèÝ0 L‰÷èíÿÿé·ýÿÿ1ÿH0I 1ÀèÀ0 L‰÷èèìÿÿé)þÿÿ1ÿH1I 1Àè£0 L‰÷èËìÿÿé³þÿÿL íG A¸| ‹5—gƒ H äG H?* 1À¿ A¼ÿÿÿÿèc0 é?ùÿÿL &H A¸ª ëÆL H A¸¨ ë·L ÛG A¸¦ ë¨L ¹G A¸¤ ë™L H A¸¯ ëŠL ðG A¸ éxÿÿÿL êC A¸Ç éfÿÿÿL °C A¸Å éTÿÿÿL G A¸Á éBÿÿÿL fG A¸¿ é0ÿÿÿL AG A¸½ é ÿÿÿL ÀC A¸É é ÿÿÿL G A¸Ú éúþÿÿL $D A¸æ éèþÿÿL G A¸ÿ éÖþÿÿL çF A¸ý éÄþÿÿL ¾C A¸ä é²þÿÿL „C A¸â é þÿÿL ÜF A¸Þ éŽþÿÿL ²F A¸Ü é|þÿÿL &D A¸ éjþÿÿL äC A¸ éXþÿÿL ªC A¸ éFþÿÿL ‚F A¸ é4þÿÿL pF A¸ é"þÿÿL FF A¸ éþÿÿL ÊD A¸E éþýÿÿL ˆD A¸C éìýÿÿL ýE A¸ éÚýÿÿL D A¸& éÈýÿÿL ÊC A¸$ é¶ýÿÿL C A¸" é¤ýÿÿL D A¸A é’ýÿÿL ÎE A¸= é€ýÿÿL ¤E A¸; énýÿÿL E A¸9 é\ýÿÿèð°õÿó úUH‰åAWAVAUATSLœ$ °ÿÿHì Hƒ $ L9ÜuïHìh dH‹%( H‰EÈ1Àè‹' HD H m I‰ÅH3 fHnÂfHnÈHr flÁfHnÐHR )…€¦ÿÿfHnÁflÂH‰… ¦ÿÿ)…¦ÿÿM…í„ H5TD L‰ïLµ°¦ÿÿè•g A‰Ä…ÀtfL‰ïH Ì‚ è¿[ L‰÷L« è0w H‹;HƒÃ(èÏ HÇCØ L9ëuçH‹EÈdH+%( …Ù HÄhY D‰à[A\A]A^A_]à € L‰÷è€v L‰÷èHåÿÿH‰ÃH…Àtbƒ=cƒ ~H‹50.ƒ H‰Çèh‘ I‹E L½€¦ÿÿH‰…x¦ÿÿH…¨¦ÿÿH‰…p¦ÿÿH‹½x¦ÿÿH‰ÞAÿA‰Ä…Àˆ2ÿÿÿIƒÇL;½p¦ÿÿuÛé ÿÿÿA¼ÿÿÿÿéÿÿÿ‹5Acƒ L „C 1ÀA¸_ H ÚD HÚ% ¿ A¼ÿÿÿÿè , éÿÿÿè¯õÿf D U¹ H‰åAWAVL½úÿÿL5u AUI‰õATL¥ÐùÿÿSH`úÿÿHì dH‹%( H‰EÈ1ÀH‡ýÿÿH‰ßH‰…Èùÿÿ1ÀóH«L‰çHÇ…úÿÿd èÀ¯ H‹…ÈùÿÿH‰ÚL‰æL‰ïfïÀH‰(úÿÿH‰… úÿÿHwC€ )…@úÿÿH‰…HúÿÿA‹)…úÿÿ)…0úÿÿóA~‰…¸úÿÿI‹FfpÀåÆ…öúÿÿHÇ…Púÿÿ H‰…`úÿÿfÖ…húÿÿèþ …Àˆ¶ ‹| 1ÉL‰æL‰ÿè³ …Àˆ› H‹…ÐùÿÿI‹~I‰Fè×Ì H‹àùÿÿH…Ét#‹Q(ëf D ‰Ðð±q(9Ât ‰ÂBÿrƒøývèfHnÁIƒÆ(H¸ …èùÿÿAFðI9Æ…óþÿÿL‰çè ¯ 1ÀH‹UÈdH+%( uBHÄ [A\A]A^A_]à „ ‹5Naƒ HË= ¿ 1Àè'* L‰çè¿® ¸ÿÿÿÿë¯è#õÿ ó úUH‰åAWAVAUL¯p ATI‰ôSH‰û1ÿHƒì(dH‹%( H‰EÈ1ÀH®B H‰jƒ HµB H‰ jƒ èÜÈ L‰æL‰ïèÁýÿÿ‰E¼…Àˆ} 1öL‰ïè 1öH‰ßè’) ‹5 `ƒ ƒþ+ L‹³ A‹Ž´ …É…… I‹~xƒ d…w èz« L-i H‰ÇL‰îè¼õÿ…À…X I‹FhL=Ý? L‰þH‹@ H‹¸ èò»õÿ…À…2 I‹FpH5Ö® Hx-èÖ»õÿ…À… Iƒ~(d… L‰÷èÛä ƒ¸´ I‰Æ…³ H‹xx È …¢ èåª L‰îH‰Ç芻õÿ…À…Š I‹FhL‰þH‹@ H‹¸ èk»õÿ…À…k I‹FpH59? Hx-èO»õÿ…À…O Iƒ~(d…D L‰÷èTä ƒ¸´ …~ H‹xxH‰E° , …i è]ª L5Ù> H‰ÇL‰öèûºõÿ…À…J L‹E°L‰þI‹@hH‹@ H‹¸ èغõÿ…À…' L‹E°H5¦> I‹@pHx-踺õÿ…À… L‹E°Iƒx(d…ø L‰Çè¹ã ‹´ I‰Ç…Ò… H‹xx , …û è© L‰öH‰Çègºõÿ…À…ã I‹GhL‰öH‹@ H‹¸ èHºõÿ…À…Ä I‹GpH5B> Hx-è,ºõÿ…À…¨ Iƒ(d… L‰ÿè1ã ƒ¸´ I‰Ç…” H‹xx , …ƒ è;© L‰öH‰Çèà¹õÿ…À…k I‹GhL‰öH‹@ H‹¸ èÁ¹õÿ…À…L I‹GpL5¶= L‰öHx-袹õÿ…À…- Iƒ(d…" L‰ÿè§â ƒ¸´ I‰Ç… H‹xxƒ d… è´¨ L‰îH‰ÇèY¹õÿ…À…ö I‹GhL%¹4 L‰æH‹@ H‹¸ è3¹õÿ…À…Ð I‹GpH5Ô™ Hx-è¹õÿ…À…´ Iƒ(d…© L‰ÿè â ƒ¸´ I‰Ç…£ H‹xxƒ d…• è)¨ L‰îH‰Çèθõÿ…À…} I‹GhL‰æH‹@ H‹¸ 诸õÿ…À…^ I‹GpH5™ Hx-蓸õÿ…À…B Iƒ(d…7 L‰ÿè˜á ƒ¸´ I‰Ç…1 H‹xxƒ d…# 襧 L‰îH‰ÇèJ¸õÿ…À… I‹GhL‰îH‹@ H‹¸ è+¸õÿ…À…ì I‹GpH5?< Hx-è¸õÿ…À…Ð Iƒ(d…Å L‰ÿèá ƒ¸´ I‰Ç…J H‹xxƒ d…< è!§ L‰îH‰ÇèÆ·õÿ…À…$ I‹GhL‰îH‹@ H‹¸ 觷õÿ…À… I‹GpL‰öHx-è·õÿ…À…í Iƒ(d…â L‰ÿè”à ƒ¸´ I‰Ç…Ù H‹xx È …È èž¦ L‰îH‰ÇèC·õÿ…À…° I‹GhL‰îH‹@ H‹¸ è$·õÿ…À…‘ I‹GpL‰öHx-è ·õÿ…À…y Iƒ(d…n H‹ƒ¸ L³¨ ‹@$…À„¨ H‹ƒ˜ L»˜ H…Àu$ëc L‰öL‰ïè-Ù L‰ïèõ H‹ƒ˜ H…ÀtAL‹£ L‰çMl$èèµß L‰þL‰çH‰ƒ èóØ M;nuµL‰ïè•ß I‰Fë§ € èÃË H‹EÈdH+%( …+ ‹E¼HƒÄ([A\A]A^A_]Ãf D L‹³ éLÿÿÿ @ L‹™cƒ H‹ Šcƒ 1ÿ1ÀH4< è:# L‰ïèbßÿÿéªùÿÿ D L 0< A¸ ‹5&Zƒ H Î; HÎ 1À¿ èø" ÇE¼ÿÿÿÿéYÿÿÿ @ L ð; A¸ ëÁL á; A¸ ë²L Ò; A¸= ë£L Ã; A¸D ë”L ´; A¸ ë…L ¥; A¸! ésÿÿÿL “; A¸( éaÿÿÿL ; A¸/ éOÿÿÿL o; A¸6 é=ÿÿÿè`¥õÿó úUH‰åAWAVAUL¯p ATI‰ôSH‰û1ÿHƒì(dH‹%( H‰EÈ1ÀH8; H‰Obƒ HKH H‰Ibƒ è Á L‰æL‰ïèöÿÿ‰E¼…Àx1öL‰ïè` 1öH‰ßèÖ! ‹5äXƒ ƒþ' H‹» ƒ¿´ …> H‹Gxƒx d…0 H(, …" è‚Ý ‹´ …Ò…H H‹Pxƒz d…: Hƒx(d…/ H‹ƒ¸ L«¨ ‹@$…À„¢ H‹ƒ˜ L³˜ H…Àu&ë] D L‰îL‰çèmÖ L‰çè5 H‹ƒ˜ H…Àt9L‹» L‰ÿMgèèöÜ L‰öL‰ÿH‰ƒ è4Ö M;eu¶L‰çèÖÜ I‰Eë¨è É H‹EÈdH+%( …› ‹E¼HƒÄ([A\A]A^A_]Ãf D L‹« éRÿÿÿ @ L‹á`ƒ H‹ Ò`ƒ 1ÿ1ÀH|9 è‚ L‰ïèªÜÿÿé®þÿÿL }9 A¸ ‹5vWƒ H 9 H 1À¿ èH ÇE¼ÿÿÿÿéaÿÿÿL D9 A¸ ëÅè8£õÿ „ ó úUH‰åAWAVAUL¯p ATI‰ôSH‰û1ÿHƒì(dH‹%( H‰EÈ1ÀH 9 HÇ#`ƒ H‰`ƒ èï¾ L‰æL‰ïèÔóÿÿ‰E¼…Àˆä 1öL‰ïè/ 1öH‰ßè¥ ‹5³Vƒ ƒþ– L‹£ L-+6 I‹|$xèž¡ L‰îH‰ÇèC²õÿ…À…Þ I‹D$hL‰îH‹@ H‹¸ è#²õÿ…À…¾ I|$(È …¯ L‰çè$Û H‹xxI‰ÄèH¡ L‰îH‰Çèí±õÿ…À…— I‹D$hL-±5 L‰îH‹@ H‹¸ èƱõÿ…À…p Iƒ|$(d…d L‰çL5“^ èÃÚ H‹xxI‰Äèç L‰öH‰Ç茱õÿ…À…ß I‹D$hL‰öH‹@ H‹¸ èl±õÿ…À…¿ I|$(, …° L‰çèmÚ H‹xxI‰Äè‘ L‰öH‰Çè6±õÿ…À…ï I‹D$hL‰îH‹@ H‹¸ è±õÿ…À…Ï I|$(È …À L‰çèÚ H‹xxI‰Äè; L‰öH‰Çèà°õÿ…À…l I‹D$hH5?, H‹@ H‹¸ è¼°õÿ…À…H I|$(È …9 H‹ƒ¸ L«¨ ‹@$…À„¬ H‹ƒ˜ L³˜ H…Àu(ëg € L‰îL‰çèÕÒ L‰çè H‹ƒ˜ H…ÀtAL‹» L‰ÿMgèè^Ù L‰öL‰ÿH‰ƒ èœÒ M;eu¶L‰çè>Ù I‰Eë¨ „ èkÅ H‹EÈdH+%( …È ‹E¼HƒÄ([A\A]A^A_]Ãf D L‹« éHÿÿÿ @ L‹A]ƒ H‹ 2]ƒ 1ÿ1ÀHÜ5 èâ L‰ïè Ùÿÿé?ýÿÿL Ý5 A¸[ ‹5ÖSƒ H ~5 H~ 1À¿ è¨ ÇE¼ÿÿÿÿéaÿÿÿL ¤5 A¸g ëÅL •5 A¸O ë¶L †5 A¸U ë§L w5 A¸a ë˜èkŸõÿff. „ ó úUH‰åAWAVAUL¯p ATI‰ôSH‰û1ÿHƒì(dH‹%( H‰EÈ1ÀHÇR\ƒ HÇO\ƒ è"» L‰æL‰ïèðÿÿ‰E¼…Àˆ 1öL‰ïèb 1öH‰ßèØ ‹5æRƒ ƒþÑ L‹³ L-v[ I‹~xèÒ L‰îH‰Çèw®õÿ…À… I‹FhL‰îH‹@ H‹¸ èX®õÿ…À…û I‹FpH5M2 Hx-è<®õÿ…À…ß I~(È …Ñ L‰÷L5ï1 è7× H‹xxI‰Çè[ L‰öH‰Çè ®õÿ…À…² I‹GhL%Å1 L‰æH‹@ H‹¸ èÚõÿ…À…Œ I‹GpH5¨1 Hx-è¾õÿ…À…p Iƒ(d…e L‰ÿèÃÖ H‹xxI‰Çèçœ L‰öH‰ÇèŒõÿ…À… I‹GhL‰öH‹@ H‹¸ èmõÿ…À… I‹GpH5b1 Hx-èQõÿ…À…å Iƒ(d…Ú L‰ÿèVÖ H‹xxH‰E°èyœ L‰öH‰Çè õÿ…À…ß L‹E°L‰öI‹@hH‹@ H‹¸ èû¬õÿ…À…¼ L‹E°H5õ0 I‹@pHx-èÛ¬õÿ…À…œ L‹E°Iƒx(d… L‰ÇèÜÕ H‹xxI‰Æè œ L‰îH‰Ç襬õÿ…À…u I‹FhL‰æH‹@ H‹¸ 膬õÿ…À…V I‹FpH5T0 Hx-èj¬õÿ…À…: Iƒ~(d…/ L‰÷èoÕ H‹xxI‰Æè“› L‰îH‰Çè8¬õÿ…À… I‹FhL‰æH‹@ H‹¸ è¬õÿ…À…ø I‹FpH5ýž Hx-èý«õÿ…À…Ü Iƒ~(d…Ñ L‰÷èÕ H‹xxI‰Æè&› L‰îH‰ÇèË«õÿ…À…¼ I‹FhL=+' L‰þH‹@ H‹¸ 襫õÿ…À…– I‹FpH5Œ Hx-艫õÿ…À…z Iƒ~(d…o L‰÷èŽÔ H‹xxI‰Æ貚 L‰îH‰ÇèW«õÿ…À…Z I‹FhL‰þH‹@ H‹¸ è8«õÿ…À…; I‹FpH5Ù‹ Hx-è «õÿ…À… Iƒ~(d… L‰÷è!Ô H‹xxI‰ÆèEš L‰îH‰Çèêªõÿ…À…E I‹FhL‰îH‹@ H‹¸ è˪õÿ…À…& I‹FpH5ß. Hx-诪õÿ…À… Iƒ~(d…ÿ H‹ƒ¸ L³¨ ‹@$…À„« H‹ƒ˜ L»˜ H…Àu'ëff D L‰öL‰ïèÍÌ L‰ïè• H‹ƒ˜ H…ÀtAL‹£ L‰çMl$èèUÓ L‰þL‰çH‰ƒ è“Ì M;nuµL‰ïè5Ó I‰Fë§ € èc¿ H‹EÈdH+%( … ‹E¼HƒÄ([A\A]A^A_]Ãf D L‹³ éIÿÿÿ @ L‹9Wƒ H‹ *Wƒ 1ÿ1ÀHÔ/ èÚ L‰ïèÓÿÿéûÿÿL Õ/ A¸å ‹5ÎMƒ H v/ Hv 1À¿ è ÇE¼ÿÿÿÿéaÿÿÿL œ/ A¸Á ëÅL / A¸µ ë¶L ~/ A¸» ë§L o/ A¸Ç ë˜L `/ A¸Í ë‰L Q/ A¸Ó éwÿÿÿL ?/ A¸Ù éeÿÿÿL -/ A¸ß éSÿÿÿè ™õÿff. „ ó úUH‰åAWAVAUL¯p ATI‰ôSH‰û1ÿHƒì(dH‹%( H‰EÈ1ÀHõ. H‰ÿUƒ H¡. H‰ùUƒ èÌ´ L‰æL‰ïè±éÿÿ‰E¼…Àˆ; 1öL‰ïè 1öH‰ßè‚ ‹5Lƒ ƒþë L‹³ L- U L‰îI‹FhH‹@ H‹¸ è ¨õÿ…À…1 I‹FpH52, Hx-è¨õÿ…À… I‹~xèA— L‰îH‰Çèæ§õÿ…À…ù Iƒ~(d…î L‰÷L%<# èäÐ L‰æI‰ÆH‹@hH‹@ H‹¸ 誧õÿ…À…u I‹FpH5ˆ Hx-莧õÿ…À…Y I‹~xèÍ– L‰îH‰Çèr§õÿ…À…= Iƒ~(d…2 L‰÷L5(+ èpÐ L‰öI‰ÇH‹@hH‹@ H‹¸ è6§õÿ…À…X I‹GpH5++ Hx-è§õÿ…À…< I‹xèY– L‰öH‰Çèþ¦õÿ…À… Iƒ(d… L‰ÿèÐ L‰îI‰ÇH‹@hH‹@ H‹¸ èɦõÿ…À…ú I‹GpH5¾* Hx-è¦õÿ…À…Þ I‹xèì• L‰îH‰Ç葦õÿ…À… I(È …´ L‰ÿè“Ï L‰æI‰ÇH‹@hH‹@ H‹¸ èY¦õÿ…À…™ I‹GpH5ú† Hx-è=¦õÿ…À…} I‹xè|• L‰îH‰Çè!¦õÿ…À…a Iƒ(d…V L‰ÿL%Ü) è Ï L‰æI‰ÇH‹@hH‹@ H‹¸ èå¥õÿ…À…4 I‹GpH5³) Hx-èÉ¥õÿ…À… I‹xè• L‰öH‰Çè¥õÿ…À…ü Iƒ(d…ñ L‰ÿè²Î L‰æI‰ÀH‹@hL‰E°H‹@ H‹¸ èt¥õÿL‹E°…À…Ñ I‹@pH5>) L‰E°Hx-èP¥õÿ…À…± L‹E°I‹xxè‹” L‰îH‰Çè0¥õÿ…À…‘ L‹E°Iƒx(d…‚ L‰Çè1Î L‰æI‰ÀH‹@hL‰E°H‹@ H‹¸ èó¤õÿL‹E°…À…b I‹@pH5Ó— L‰E°Hx-èϤõÿ…À…B L‹E°I‹xxè ” L‰îH‰Ç诤õÿ…À…" L‹E°Iƒx(d… L‰Çè°Í L‰öI‰ÅH‹@hH‹@ H‹¸ èv¤õÿ…À…z I‹EpH5p( Hx-èZ¤õÿ…À…^ I‹}x虓 L‰öH‰Çè>¤õÿ…À…B Iƒ}(d…7 H‹ƒ¸ L³¨ ‹@$…À„ª H‹ƒ˜ L»˜ H…Àu&ëe D L‰öL‰ïè]Æ L‰ïè%ü H‹ƒ˜ H…ÀtAL‹£ L‰çMl$èèåÌ L‰þL‰çH‰ƒ è#Æ M;nuµL‰ïèÅÌ I‰Fë§ € èó¸ H‹EÈdH+%( … ‹E¼HƒÄ([A\A]A^A_]Ãf D L‹³ éJÿÿÿ @ L‹ÉPƒ H‹ ºPƒ 1ÿ1ÀHd) èj L‰ïè’ÌÿÿéêúÿÿL e) A¸£ ‹5^Gƒ H ) H 1À¿ è0 ÇE¼ÿÿÿÿéaÿÿÿL ,) A¸Í ëÅL ) A¸ ë¶L ) A¸© ë§L ÿ( A¸¯ ë˜L ð( A¸µ ë‰L á( A¸» éwÿÿÿL Ï( A¸Á éeÿÿÿL ½( A¸Ç éSÿÿÿè®’õÿf. „ @ ó úUH‰åAWAVAUATSLœ$ °ÿÿHì Hƒ $ L9ÜuïHìX dH‹%( H‰EÈ1Àè; H H I‰ÄHc fHnÂfHnÈH" flÁfHnÐ)…¦ÿÿfHnÁflÂ)… ¦ÿÿM…ä„ H5& L‰çLµ°¦ÿÿèSI A‰Å…Àt|L‰çH ‚n è}= L‰÷L£ èîX f D H‹{HƒÃ(è»° HÇCà H‹{Ø誋 HÇCØ L9ãuÕH‹EÈdH+%( …Ä HÄXY D‰è[A\A]A^A_]à D L‰÷è(X L‰÷èðÆÿÿI‰ÇH…ÀtOƒ=UEƒ ~H‹5؃ H‰Çès I‹$H¦ÿÿH‰…ˆ¦ÿÿH‹½ˆ¦ÿÿL‰þÿA‰Å…Àˆ+ÿÿÿHƒÃL9óuàé ÿÿÿA½ÿÿÿÿéÿÿÿ‹5üDƒ L ?% 1ÀA¸Ð H D' H• ¿ A½ÿÿÿÿè» é)ÿÿÿèÁõÿU¹ H‰åAWL=>m AVI‰öAULÐùÿÿATL¥`úÿÿSH ÿi Hì dH‹%( H‰EÈ1ÀH‡ýÿÿL‰çH‰…Èùÿÿ1ÀóH«L‰ïHÇ…úÿÿè 耑 H…úÿÿH‰…ÀùÿÿffïÀfAnL‰âL‰îH‹…Èùÿÿ€=Bv‚ H ì$€ )…@úÿÿ)…úÿÿL‰÷H‰… úÿÿH %€ HEÁ)…0úÿÿfpÁàHÇ…Púÿÿ H‰…HúÿÿI‹GL‰¥(úÿÿÆ…öúÿÿH‰…`úÿÿH‰ûÿÿfÖ…húÿÿèžý …ÀˆÆ ‹ o H‹½Àùÿÿ1ÉL‰îèOô …Àˆ§ I‹è~‰ H‹½Ðùÿÿè‰ I‹I‰Gèe® H‹àùÿÿH…Ét!‹Q(ë @ ‰Ðð±q(9Ât ‰ÂBÿrƒøývèfHnÁIƒÇ(HHm HƒÃP…èùÿÿAGðI9Ç…ÏþÿÿL‰ïè— 1ÀH‹UÈdH+%( u>HÄ [A\A]A^A_]à @ ‹5ÞBƒ H[ ¿ 1Àè· L‰ïèO ¸ÿÿÿÿë³è³Žõÿ UH‰åAWAVAUI‰ýATI‰ÔSH‰ó1öHƒìxH‰hÿÿÿdH‹%( H‰EÈ1Àèé 1öI½ýÿÿè[ ‹5iBƒ ƒþl I}(èsÆ I‰ÅH…À„ L} 1ÉHÇ$ 1ÀL‰ÿ¾ 軌 H‰]€1ÀL‰}˜I‰ÇH‹E€H‹@I9E(…| H‹]€I‹}xL‹sè H‰ÇL‰öè°õÿ…À…X I‹EhH‹sH‹@ H‹¸ èõÿ…À…8 I‹EpH‹s Hx-èwõÿ‰…|ÿÿÿ…À… €=Ás‚ tI‹EXH‹H9…H €=§s‚ u_L‰ïIƒÇè[Æ I‰ÅH…À„î H‹}˜L‰ùHî# 1À¾ IĨ èÞ‹ HƒE€(Iƒÿ …!ÿÿÿL ¸ A¸Ý éÔ D I‹…x I½x H…À„ê è,Å L‹pÈHƒè8H‰EˆI9Æ„pÿÿÿL‰pÿÿÿ1ÛL‰}ë[ „ I‹F I‰ßIÁçH‹@ K‹t<H‹¸ 耜õÿ…À…¸ I‹F(K‹t<Hx-èfœõÿ…À…ž M‹6HƒÃL;uˆ„Í H‹MH‹}˜I‰Ø¾ H 1ÀèÿŠ M‹,$I9Ýw†L ' A¸ô ‹5W@ƒ H ®" Hÿ 1À¿ è) Ç…|ÿÿÿÿÿÿÿH‹EÈdH+%( …/ ‹…|ÿÿÿHƒÄx[A\A]A^A_]à € L‹M˜A¸ö ë› @ ¶ r‚ 1ÿH0 1ÀD¶õq‚ èÁ L‰ïèéÄÿÿéhýÿÿ @ L‰èL‹}L‹pÿÿÿH9؃"þÿÿL j A¸ü é>ÿÿÿ € L‹M˜A¸ß é(ÿÿÿIƒÿ uBHƒ½hÿÿÿ „>ÿÿÿ€=„q‚ „1ÿÿÿL ! A¸ éõþÿÿf D L‹M˜A¸å éàþÿÿL ² A¸ÿ éÎþÿÿ‹5%?ƒ L “! A¸í H o! HÀ ¿ èì Ç…|ÿÿÿÿÿÿÿé¾þÿÿèèŠõÿ „ UH‰åAWAVAUI‰ýATI‰ÔSH‰ó1öHƒìxH‰hÿÿÿdH‹%( H‰EÈ1Àèý 1öI½ýÿÿè‹ ‹5™>ƒ ƒþl I}(è£Â I‰ÅH…À„ L} 1ÉH÷ 1ÀL‰ÿ¾ èëˆ H‰]€1ÀL‰}˜I‰ÇH‹E€H‹@I9E(…| H‹]€I‹}xL‹sè;‰ H‰ÇL‰öèà™õÿ…À…X I‹EhH‹sH‹@ H‹¸ èÀ™õÿ…À…8 I‹EpH‹s Hx-觙õÿ‰…|ÿÿÿ…À… €=ño‚ tI‹EXH‹H9…H €=×o‚ u_L‰ïIƒÇè‹Â I‰ÅH…À„î H‹}˜L‰ùH 1À¾ IĨ èˆ HƒE€(Iƒÿ …!ÿÿÿL è A¸Ý éÔ D I‹…x I½x H…À„ê è\Á L‹pÈHƒè8H‰EˆI9Æ„pÿÿÿL‰pÿÿÿ1ÛL‰}ë[ „ I‹F I‰ßIÁçH‹@ K‹t<H‹¸ è°˜õÿ…À…¸ I‹F(K‹t<Hx-è–˜õÿ…À…ž M‹6HƒÃL;uˆ„Í H‹MH‹}˜I‰Ø¾ HF 1Àè/‡ M‹,$I9Ýw†L W A¸ô ‹5‡<ƒ H Þ H/ÿ 1À¿ èY Ç…|ÿÿÿÿÿÿÿH‹EÈdH+%( …/ ‹…|ÿÿÿHƒÄx[A\A]A^A_]à € L‹M˜A¸ö ë› @ ¶ 7n‚ 1ÿH` 1ÀD¶%n‚ èñ L‰ïèÁÿÿéhýÿÿ @ L‰èL‹}L‹pÿÿÿH9؃"þÿÿL š A¸ü é>ÿÿÿ € L‹M˜A¸ß é(ÿÿÿIƒÿ uBHƒ½hÿÿÿ „>ÿÿÿ€=´m‚ „1ÿÿÿL Q A¸ éõþÿÿf D L‹M˜A¸å éàþÿÿL â A¸ÿ éÎþÿÿ‹5U;ƒ L à A¸í H Ÿ Hðý ¿ è Ç…|ÿÿÿÿÿÿÿé¾þÿÿè‡õÿ „ ó úUH‰åAWAVLµ öÿÿH•à÷ÿÿAUI‰õH5[ ATL§p SH‰ûL‰÷Hìè dH‹%( H‰EÈHò H‰•ðõÿÿfHnØH w fHnÐHKC foófHnÀHw flòfHnÐH[ foøfHnÈH8 flúfLnÐHø foèfHnÐHñ fléfHnàfDoÂfDoÊHâ fDlÌfAlÂfHnÈH³ fDlÁfHnÈHÜ fLnظ< foáH‰ÁfAlãfAlÊóH¥H‰×¾ º H‰È¹ü óH«H‰ˆ H‰ß…è÷ÿÿ)øÿÿ)… øÿÿ8ùÿÿ)ðùÿÿ)… úÿÿµˆúÿÿ¨úÿÿ¸úÿÿD)0ûÿÿ)µ@ûÿÿ)½àùÿÿ¥˜úÿÿHÇ…à÷ÿÿ HÇ…ˆøÿÿ HÇ…0ùÿÿ HÇ…Øùÿÿ HÇ…€úÿÿ HÇ…(ûÿÿ )Pûÿÿ¥Øûÿÿ¥øûÿÿ¥üÿÿfHnàHEu flÔf‰ k‚ )•ÐýÿÿfHnÐflÚµèûÿÿµüÿÿ(üÿÿD)…€üÿÿ)üÿÿ)… üÿÿD(ýÿÿD…8ýÿÿHýÿÿ…Xýÿÿ)àýÿÿ)…ðýÿÿ˜þÿÿ…¨þÿÿ)µ ÿÿÿ)@ÿÿÿ)…Pÿÿÿxþÿÿ½ˆþÿÿ)½0ÿÿÿHÇ…Ðûÿÿ HÇ…xüÿÿ HÇ… ýÿÿ HÇ…Èýÿÿ HÇ…pþÿÿ HÇ…ÿÿÿ èèl 1ÿè! óo ùb óo=!c H=*c #c óo ëb =Dc c óo åb c èùÖ L‰îL‰çèþòÿÿ‰…üõÿÿ…Àx H‹•ðõÿÿ¹ L‰öL‰çèíôÿÿ‰…üõÿÿH‹ƒ¸ L«¨ ‹@$…ÀuL‹« H‹ƒ˜ L³˜ H…Àu'ëff D L‰îL‰çè…µ L‰çèMë H‹ƒ˜ H…ÀtAL‹» L‰ÿMgèè¼ L‰öL‰ÿH‰ƒ èLµ M;eu¶L‰çèî» I‰Eë¨ „ è¨ H‹EÈdH+%( u‹…üõÿÿHÄè [A\A]A^A_]ÃèÏ‚õÿff. „ @ ó úUº ¹< H‰åAWAVLµàýÿÿAUL¯p ATI‰ôH5žX SH‰ûL‰÷Hì dH‹%( H‰EÈ1Àf‰ˆh‚ óH¥¾ H‰ßè*l 1ÿècž H=|a èwÕ L‰æL‰ïè|ñÿÿ‰…Üýÿÿ…Àx1É1ÒL‰öL‰ïèsóÿÿ‰…ÜýÿÿH‹ƒ¸ L«¨ ‹@$…ÀuL‹« H‹ƒ˜ L³˜ H…Àu%ë\ @ L‰îL‰çè ´ L‰çèÕé H‹ƒ˜ H…Àt9L‹» L‰ÿMgèè–º L‰öL‰ÿH‰ƒ èÔ³ M;eu¶L‰çèvº I‰Eë¨è«¦ H‹EÈdH+%( u‹…ÜýÿÿHÄ [A\A]A^A_]Ãè_õÿff. „ @ ó úU1Ò¹- H‰åAWAVLµ`þÿÿAUL¯p ATI‰ôH5Y SH‰ûL‰÷Hìˆ dH‹%( H‰EÈ1Àf‰g‚ óH¥¾ H‰ßè½j 1ÿèöœ H=` è Ô L‰æL‰ïèðÿÿ‰…\þÿÿ…Àx1É1ÒL‰öL‰ïèÖõÿÿ‰…\þÿÿH‹ƒ¸ L«¨ ‹@$…ÀuL‹« H‹ƒ˜ L³˜ H…Àu(ë_ € L‰îL‰çè² L‰çèeè H‹ƒ˜ H…Àt9L‹» L‰ÿMgèè&¹ L‰öL‰ÿH‰ƒ èd² M;eu¶L‰çè¹ I‰Eë¨è;¥ H‹EÈdH+%( u‹…\þÿÿHĈ [A\A]A^A_]Ãèïõÿff. „ @ ó úUH‰åAWAVLµpøÿÿH•àùÿÿAUI‰õH5ªW ATL§p SH‰ûL‰÷Hìx dH‹%( H‰EÈH:< H‰•`øÿÿfHnÀHc fHnØHK foøfHnÐH( flûfLnÈHƒ foèfHnØH´o flêfoófHnÐHÄ flòfHnÐH½ fHnàfDoÂfAlÁH™ fDlÄfHnÈH fLnи- foáH‰ÁfAlâfAlÉóH¥H‰×¾ º H‰È¹½ óH«Hd H‰ß)°úÿÿ8ûÿÿ)¥àûÿÿ)¥ üÿÿ)¥ üÿÿfHnàH= )0üÿÿfoÊflÌfHnàH§n …èùÿÿflÔD)…úÿÿ)µ úÿÿ)µðûÿÿ)µüÿÿD…ˆüÿÿ˜üÿÿ¨üÿÿHÇ…àùÿÿ HÇ…ˆúÿÿ HÇ…0ûÿÿ HÇ…Øûÿÿ HÇ…€üÿÿ …¸üÿÿ)•0ýÿÿfHnÐflÚf‰öc‚ )@ýÿÿ)…PýÿÿØýÿÿ½èýÿÿøýÿÿ…þÿÿ)µ€þÿÿ)½þÿÿ) þÿÿ)…°þÿÿ½(ÿÿÿ8ÿÿÿ…HÿÿÿHÇ…(ýÿÿ HÇ…Ðýÿÿ HÇ…xþÿÿ HÇ… ÿÿÿ è f 1ÿèU™ H=n\ èiÐ L‰îL‰çènìÿÿ‰…løÿÿ…Àx H‹•`øÿÿ¹ L‰öL‰çè-òÿÿ‰…løÿÿH‹ƒ¸ L«¨ ‹@$…ÀuL‹« H‹ƒ˜ L³˜ H…Àu'ëff D L‰îL‰çèõ® L‰çè½ä H‹ƒ˜ H…ÀtAL‹» L‰ÿMgèè~µ L‰öL‰ÿH‰ƒ è¼® M;eu¶L‰çè^µ I‰Eë¨ „ è‹¡ H‹EÈdH+%( u‹…løÿÿHÄx [A\A]A^A_]Ãè?|õÿf. „ D ó úUL ÀÀ Lú ¾ H + Hú H‰åATH}àHƒìdH‹%( H‰Eè1À‹ì/ƒ …ÀH¯ LNÈ1Àè´Œõÿ…ÀxPH‹Mà‹5Ê/ƒ H¯ 1À¿ è£ø H‹}àèÚ—õÿH‹}à÷ØEäèüwõÿH‹EèdH+%( uD‰àL‹eøÉà @ A¼ÿÿÿÿëÜès{õÿ HÿÃff. „ ó úUH‰åHƒìdH‹%( H‰Eø‹¹ƒ ƒÀ‰°ƒ ƒø H‹EødH+%( uPÉÃf‹=¢ƒ 1Ò¾$ 1Àè¬uõÿ‹=Šƒ 1Ò1À¾$ è˜uõÿH‹EødH+%( u‹=cƒ 1Ò¾$ 1ÀÉétuõÿèÏzõÿff. „ @ UA‰ø¹ H‰åAUA‰ÕATH•hÿÿÿH‰×Hì foä0 dH‹%( H‰Eè1ÀA€øóH«H‹O- H‰u˜HÇE H‰…`ÿÿÿÀƒàþÆEˆaƒÀÇE ‰E”)…pÿÿÿèRµ 1ÒA¸ÿÿÿÿHµ`ÿÿÿI‰Á¹ÿÿÿÿ1À¿* èwõÿ…ÀxnA‰Ä‰Çº( ¾ 1Àè¥uõÿD‰ê¾ D‰ç1Àè“uõÿ讓õÿ¾ D‰ç‰Â1Àè}uõÿ1Ò¾$ D‰ç1ÀèltõÿH‹EèdH+%( u8HÄ D‰àA\A]]ÃH‹hÿÿÿ‹5¤-ƒ HÅ 1À¿ A¼ÿÿÿÿèwö ë¹è€yõÿUH=èƒ H‰åHƒìdH‹%( H‰Eø1ÀèíýÿÿH‹Æƒ HƒÀH‰»ƒ H‹EødH+%( uÉ1ÿéT…õÿè/yõÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø‹}ƒ ƒÀ‰tƒ ƒø H‹EødH+%( uPÉÃf‹=bƒ 1Ò¾$ 1Àèlsõÿ‹=Jƒ 1Ò1À¾$ èXsõÿH‹EødH+%( u‹=#ƒ 1Ò¾$ 1ÀÉé4sõÿèxõÿff. „ @ ó úU¹ H‰åAUL-JÿÿÿATH•HÿÿÿL¥@ÿÿÿSH‰×L‰æ1ÒHì¸ dH‹%( H‰EØ1ÀL‰@ÿÿÿóH«¿ ÇEÈ è€†õÿ…ÀˆN H±üÿÿ1ÒL‰æ¿ H‰…@ÿÿÿè[†õÿ…ÀˆL H5|üÿÿº ¿ è ýÿÿL‰îº ¿ ‰Rƒ L8ÿÿÿèþüÿÿº H5"ƒ 1ÿ‰.ƒ èåüÿÿ‹='ƒ 1Ò¾ $ A‰Ä‰ƒ 1Àè(rõÿ‹=ƒ 1Ò1À¾ $ èrõÿD‰ç1Ò¾ $ 1ÀèrõÿèÞýÿÿD‹%߃ 1Ò1À¾$ D‰çèæqõÿ‹=ă 1Ò1À¾$ èÒqõÿ‹=¬ƒ 1Ò1À¾$ è¾qõÿº L‰îD‰çè „õÿ‰Áƒø…Ê H‹8ÿÿÿ‹=zƒ º L‰îèùƒõÿ‰Áƒø…ï L‹¥8ÿÿÿ‹=Qƒ º L‰îèÔƒõÿ‰Áƒø…¥ L‹8ÿÿÿ‹=4ƒ è§tõÿ‹=%ƒ èœtõÿ‹=ƒ è‘tõÿM‰éM‰àH‰Ù‹ú ƒ ‹5€*ƒ ¿ Hø P‹å ƒ P1ÀèQó XZHƒût&‹5W*ƒ Hƒû „ñ H‰ÙH? ¿ 1Àè#ó ‹ © ƒ ƒùt‹5&*ƒ HK ¿ 1Àèÿò ‹ ƒ ƒùt‹5*ƒ HW ¿ 1ÀèÛò Iƒüt ‹5ã)ƒ L‰á¿ 1ÀH^ è¹ò Iƒýt ‹5Á)ƒ L‰é¿ 1ÀHl è—ò Hƒûuaƒ= ƒ uXIƒüuRƒ= ƒ ”Â1ÀIƒý”À!ЃèH‹UØdH+%( …É Heè[A\A]]à @ H! ¿ 1Àè5ò é ÿÿÿ¸ÿÿÿÿë¿‹57)ƒ Hs ¿ 1ÀHÇÃÿÿÿÿè ò éþÿÿ‹5)ƒ HN ¿ 1ÀIÇÅÿÿÿÿèäñ é=þÿÿ‹5í(ƒ H) ¿ 1ÀIÇÄÿÿÿÿè¿ñ éóýÿÿHû ‹5Á(ƒ ¿ 1Àè¡ñ ¸ÿÿÿÿé-ÿÿÿH ëÛè™tõÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1Àƒú ƒ H‹EødH+%( uÉÃèXtõÿ „ ó úU1ÿH‰åHƒìdH‹%( H‰Eø1ÀèN€õÿH‹UødH+%( uÉÃètõÿ „ ó úU¹ H‰åAUATH•HÿÿÿHµ@ÿÿÿSH‰×1ÒHìH dH‹%( H‰EØ1ÀóH«H;ÿÿÿ¿ ÇEÈ H‰…@ÿÿÿè‚õÿ…Àˆy H•¸þÿÿ1Û¹ fo, H‰×H‰ØL¥°þÿÿóH«H‹V& )…ÀþÿÿHÇ…ðþÿÿ H‰…°þÿÿHÿÿÿH‰…èþÿÿH‹P& Æ…ØþÿÿaH‰…àþÿÿèM® L‰æA¸ÿÿÿÿ1ÒI‰Á¹ÿÿÿÿ¿* 1ÀèŽpõÿA‰Ä…Àˆ· ‰Çº( ¾ 1Àè nõÿº D‰ç1À¾ »' è‡nõÿ袌õÿ¾ D‰ç‰Â1Àèqnõÿ1Ò¾$ D‰ç1Àè`mõÿ1Ò¾ $ D‰ç1ÀèOmõÿ € èSþÿÿƒëuö1Ò¾$ D‰ç1Àè-mõÿHµ¨þÿÿº D‰çè‰õÿ‰ÁƒøuqL‹¨þÿÿD‰çècpõÿD‹è ƒ 1À‹5X&ƒ L‰éH¯ ¿ è0ï Iý' … ‹ ¹ ƒ 1Àƒùd… H‹UØdH+%( … HÄH [A\A]]Ë5ÿ%ƒ H; ¿ 1ÀIÇÅÿÿÿÿèÑî D‰çèÙoõÿD‹^ ƒ 1À‹5Î%ƒ HÇÁÿÿÿÿH! ¿ è¢î ‹5°%ƒ L‰é¿ 1ÀA¸' H è€î ‹ ƒ ƒùdt ‹5ƒ%ƒ A¸d H² 1À¿ èVî ¸ÿÿÿÿé:ÿÿÿH‹¸þÿÿ‹5S%ƒ Ht 1À¿ è,î ¸ÿÿÿÿéÿÿÿ‹50%ƒ H] ¿ 1Àè î ¸ÿÿÿÿéíþÿÿè qõÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèÍpõÿff. „ fUH‰åAWAVL½ ýÿÿAUL-¨ÿÿÿATSHìH dH‹%( H‰EÈ1À@„ÿHƒ LDè@€ÿH…¨ýÿÿÛH‰…˜ýÿÿE1öƒãþM‰ôƒÃH‹½˜ýÿÿ1À¹ foš& óH«H‹# ‰ÔýÿÿL‰ØýÿÿH‰… ýÿÿHÇ…àýÿÿ Æ…Èýÿÿ`)…°ýÿÿè « 1ÉA¸ÿÿÿÿL‰þI‰Áºÿÿÿÿ1À¿* è_mõÿ…Àx_B‰„¥0þÿÿIƒÄIƒüd…uÿÿÿ‹5Ó#ƒ ¿ 1ÀE1äH& è©ì f „ H‹EÈdH+%( uvHÄH D‰à[A\A]A^A_]ÃH‹¨ýÿÿ‹5ƒ#ƒ H¤ 1À¿ è\ì IcÄÇ„…0þÿÿÿÿÿÿE…ät©AD$ÿH0þÿÿL¬…4þÿÿ D ‹;HƒÃè5mõÿL9ëuðé{ÿÿÿè&oõÿf D UH‰åAWAVAUATSHìè ‰½þÿÿ‰µ þÿÿH‰ádH‹%( H‰EÈ1ÀHcÇH‰…þÿÿH… H‰ÂH% ðÿÿH)ÁHƒâðH9ÌtHì HƒŒ$ø H9Ìuëâÿ H)ÔH…Ò… H\$‹•þÿÿH‰ØHƒãüHÁèH‰þÿÿH‰…øýÿÿ…ÒŽÛ H…(þÿÿL5öƒ 1ÛH‰…þÿÿL þÿÿL=% € H‹½þÿÿ1À¹ fo ‚$ óH«H‹ ! Ç…Tþÿÿ L‰µXþÿÿH‰… þÿÿHÇ…`þÿÿ Æ…Hþÿÿ`)0þÿÿè© 1ÉA¸ÿÿÿÿL‰îI‰Áºÿÿÿÿ1À¿* èCkõÿ…Àˆp H‹µþÿÿ‰ÙL‰ú¿ ‰ž‹5µ!ƒ 1ÀHƒÃè–ê H;þÿÿ…QÿÿÿH‹… þÿÿfoPþÿÿH•°þÿÿ¾ $@fo• þÿÿfo0þÿÿH‰…0ÿÿÿH`üÿÿfo¥@þÿÿ)àþÿÿfoµ`þÿÿfo½pþÿÿH‰…èþÿÿH‹…øýÿÿfo…€þÿÿ)•°þÿÿfo•þÿÿ‹<… 1ÀÇ…äþÿÿ )Àþÿÿ)¥Ðþÿÿ)µðþÿÿ)½ ÿÿÿ)…ÿÿÿ)• ÿÿÿèzgõÿA‰Ä…À…„ ‹5Í ƒ H¼ ¿ 1Àè¦é ‹… þÿÿ…À„¸ ‹…þÿÿ…À~ H‹þÿÿL,ƒ ‹;HƒÃè…jõÿI9ÝuðH‹EÈdH+%( …f HeØD‰à[A\A]A^A_]ÃH‹(þÿÿ‹5R ƒ Hs 1À¿ è+é L â A¸X ‹5, ƒ H ä HÔâ 1À¿ A¼ÿÿÿÿèøè ë†f D HƒLø éUýÿÿ D H•Hÿÿÿ1À¹ fo*" H‰×L@ÿÿÿóH«H‹ž Ç…tÿÿÿ HÇE€ H‰…@ÿÿÿH6ƒ H‰…xÿÿÿÆ…hÿÿÿ`)…Pÿÿÿ蜦 1ÉA¸ÿÿÿÿL‰îI‰Áºÿÿÿÿ1À¿* èÝhõÿ…Àx0‹5g ƒ H„ ¿ 1Àè@è é£þÿÿL ) A¸a é ÿÿÿH‹Hÿÿÿ‹50 ƒ HQ 1À¿ è è L ! A¸g éÙþÿÿèkõÿfó úU¹ H‰åAWAVH½HÿÿÿL5qƒ AUATSH@ÿÿÿHìÈ fo! dH‹%( H‰EÈ1ÀH‰½8ÿÿÿóH«H‹~ Ç…tÿÿÿ L‰µxÿÿÿH‰…@ÿÿÿHÇE€ Æ…hÿÿÿ`)•Pÿÿÿ胥 1ÉA¸ÿÿÿÿH‰ÞI‰Áºÿÿÿÿ1À¿* èÄgõÿ…ÀˆO … 1ÿèùÿÿ¿ A‰Äèrùÿÿ‰…0ÿÿÿDà‰…4ÿÿÿ„` Æ…/ÿÿÿÇ…(ÿÿÿ Hc½4ÿÿÿHÁçè||õÿH‰… ÿÿÿH…À„> E…äŽ{ E1íE‰ïI‰Åë „ A‰ÇH‹½8ÿÿÿ1À¹ fo óH«H‹… Ç…tÿÿÿ L‰µxÿÿÿH‰…@ÿÿÿHÇE€ Æ…hÿÿÿ`)…Pÿÿÿ芤 1ÉA¸ÿÿÿÿH‰ÞI‰Áºÿÿÿÿ1À¿* èËfõÿ…Àˆù A‰E AGIƒÅD9à…nÿÿÿD;¥4ÿÿÿé E‰æH‹• ÿÿÿIcÆD‰¥ ÿÿÿE‰ôL‹8ÿÿÿL<‚M‰þD‹½4ÿÿÿë A‰Ä1À¹ L‰ïfo ; óH«H‹¹ Ç…tÿÿÿ HÇE€ H‰…@ÿÿÿHÁ÷ÿÿH‰…xÿÿÿÆ…hÿÿÿ`)Pÿÿÿè·£ 1ÉA¸ÿÿÿÿH‰ÞI‰Áºÿÿÿÿ1À¿* èøeõÿ…ÀˆC A‰AD$IƒÆD9øŒkÿÿÿE‰æD‹¥ ÿÿÿA‰Å1ÀD;4ÿÿÿ•À‰…4ÿÿÿéA € ¾ $@H‰ÚA‰Ä‰Ç1ÀèÌbõÿD‰çA‰Çè!fõÿ1ÀE…ÿ”À1ÿ‰…(ÿÿÿèL÷ÿÿ¿ A‰Äè?÷ÿÿ‰…0ÿÿÿ‰ÆDà‰…4ÿÿÿ… E…ÿ•À…ö” ÐE…ä” Ј…/ÿÿÿ‹…4ÿÿÿHƒì‹5Áƒ D‰áD‹(ÿÿÿD‹…0ÿÿÿ¿ H8þ P1Àèˆä €½/ÿÿÿ Y^…ú H‹EÈdH+%( …ž ‹µ4ÿÿÿHeØD‰ç[A\A]A^A_]é:øÿÿL‰è‹5Uƒ E‰ýH‹HÿÿÿI‰Ç¿ Euÿ1ÀH^þ è ä AÇÿÿÿÿ1ÿ1À‹5 ƒ HÃþ è ä Ç…4ÿÿÿÿÿÿÿE…ít3H‹µ ÿÿÿIcÆE‰öHÁàIÁæH\üL,L)óA‹} IƒíèÓdõÿL9ëuîH‹½ ÿÿÿè"cõÿéðþÿÿHƒìD‹…0ÿÿÿE1É1Àj ‹5©ƒ D‰á¿ H.ý èã XZH‹EÈdH+%( …¤ Heظþÿÿÿ[A\A]A^A_]˽4ÿÿÿE1ö…ÿ)ýÿÿÇ…4ÿÿÿ ézÿÿÿE‰þE‰åéßýÿÿ‹5;ƒ M‰÷¿ 1ÀH‹HÿÿÿE‰æHHý D‹¥ ÿÿÿE‰õAƒîèùâ AÇÿÿÿÿéŸýÿÿH‹Hÿÿÿ‹5ôƒ Hý 1À¿ èÍâ é’ûÿÿèÓeõÿE…ÿ•Àƒ½0ÿÿÿ ” ÐE…ä” Ј…/ÿÿÿé¢ûÿÿÇ…4ÿÿÿÿÿÿÿéÒýÿÿf. „ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸþÿÿÿÃèZeõÿf. „ UA‰ø¹ H‰åATH•hÿÿÿL¥`ÿÿÿH‰×Hì˜ for dH‹%( H‰Eè1ÀóH«H‹á D‰E”)…pÿÿÿH‰…`ÿÿÿHü‚ H‰E˜HÇE ÆEˆ`èëŸ L‰æA¸ÿÿÿÿ1ÒI‰Á¹ÿÿÿÿ¿* 1Àè,bõÿA‰Ä…Àx H‹EèdH+%( u7D‰àL‹eøÉà D èãyõÿ‹M”‹5Žƒ Hßü D‹ ¿ 1ÀA÷Üèaá ëºèjdõÿf. „ ó úUH‰åAVAUATSHƒìdH‹%( H‰EØ1Àè¹xõÿ¿ HcØèÜþÿÿA‰Ä…Àˆ‰ Luк ‰ÇL‹-¯û‚ L‰öèqõÿ‰Áƒø…¿ Hƒ}Ð …¥ Lëº L‰öD‰çH‰ |û‚ èçpõÿ‰Áƒø… Hƒ}ÐuED‰çè½aõÿ1ÀH‹UØdH+%( …§ HƒÄ[A\A]A^]à 1ÀAƒüí•ÀƒèëÏf. „ L îû A¸p ‹5qƒ H éû HÚ 1À¿ èCà ¸ÿÿÿÿë‘L ºû A¸m ëÊ‹5;ƒ Hwú ¿ 1Àèà é#ÿÿÿ‹5 ƒ HYú ¿ 1Àèöß é5ÿÿÿèübõÿff. „ ó úUH‰åAVAUATSHƒìdH‹%( H‰EØ1ÀèIwõÿ¿ HcØèlýÿÿA‰Ä…Àˆ‰ Luк ‰ÇL‹-?ú‚ L‰öè§oõÿ‰Áƒø…à Hƒ}ÐuuLëº L‰öD‰çH‰ ú‚ è{oõÿ‰Áƒø…µ Hƒ}Ð…} D‰çèM`õÿ1ÀH‹UØdH+%( …« HƒÄ[A\A]A^]à 1ÀAƒüí•ÀƒèëÏf. „ L —ú A¸† ‹5ƒ H yú H©Ø 1À¿ èÓÞ ¸ÿÿÿÿë‘ @ L _ú A¸‰ ëÆ‹5ǃ Hù ¿ 1Àè Þ é ÿÿÿ‹5©ƒ Håø ¿ 1Àè‚Þ é-ÿÿÿèˆaõÿ „ ó úUH‰åAWI‰ÿAVLcöAUATSHì¨ dH‹%( H‰EÈ1ÀèÎuõÿ¿ HcØèñûÿÿA‰Ä…Àˆ¶ L@ÿÿÿº ‰ÇH‰ Áø‚ L‰îè)nõÿ‰Áƒø…# Hƒ½@ÿÿÿ…° H•Hÿÿÿ1À¹ fo: H‰×¾ $@L‰êóH«H‹ D‰çÇ…tÿÿÿ HÇE€ H‰…@ÿÿÿHJø‚ H‰…xÿÿÿ1ÀÆ…hÿÿÿa)…Pÿÿÿè6[õÿA‰Å…ÀˆÛ L8ÿÿÿº D‰çˆ ø‚ L‰îè~mõÿ‰Áƒø…– Hƒ½8ÿÿÿ…= 1Ò¾ $ D‰ç1ÀèäZõÿº L‰îD‰çˆ Ì÷‚ è>mõÿ‰Áƒø…t Hƒ½8ÿÿÿ… º L‰îD‰çˆ ž÷‚ èmõÿ‰Áƒø…c Hƒ½8ÿÿÿ…ì D‰çE1íèÛ]õÿH‹EÈdH+%( …U HĨ D‰è[A\A]A^A_]à èûtõÿƒ8t6‹5¤ƒ Hyö ¿ 1Àè}Ü D‰çè…]õÿë¨ E1íƒøíA•ÅAƒíë•IÁæMwHø A½þÿÿÿI‰Fë¯ D L å÷ A¸ž ‹5Aƒ H ¹÷ HéÕ 1À¿ A½ÿÿÿÿè Ü é=ÿÿÿL ÷ A¸± ëÆL ž÷ A¸¼ ë·L ÷ A¸¿ 먋5éƒ H%ö ¿ 1ÀèÂÛ é¿ýÿÿ‹5˃ Hö ¿ 1Àè¤Û éLþÿÿ‹5ƒ Héõ ¿ 1Àè†Û énþÿÿ‹5ƒ HËõ ¿ 1ÀèhÛ éþÿÿèn^õÿf. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀÇçõ‚ H‹EødH+%( uÉÃè%^õÿ D ó úUH‰åHƒìdH‹%( H‰Eø1Àǧõ‚ Ç™õ‚ ÿÿÿÿH‹EødH+%( uÉÃèÛ]õÿff. „ ó úUfïÀ¿ H5[ÿÿÿH‰åAWAVAUATSHìø dH‹%( H‰EÈ1À)…ÿÿÿH¸ÿÿÿÿ H‰…ÿÿÿH†Á )…ðþÿÿ)… ÿÿÿ)… ÿÿÿH‰…0ÿÿÿHÇ…8ÿÿÿ è^_õÿèI H…À„… I‰Äèt ¿ÿÿÿÿI‰Æèk H‰…èþÿÿM…ö„ H…À„ H‰ÂL‰öL‰çè¡R H•0ÿÿÿHµðþÿÿ1ÉLÍþÿÿL‰çèu A‰Å…Àˆc I‹$L‰ç·B8HÇB ÇB@ f%ÝŸf f‰B8èï A‰Å…ÀˆK ¾€ L‰çè÷ù …Àˆl L‰ç»ê èr ë.‹&ô‚ …Àt‹ ô‚ …É…Ë ¾ÿÿÿÿL‰çè;ò ƒë„s M‹¼$¨ L‰ÿès …Àx¾L‰ÿèpu H…Àt"ƒ8uƒÌó‚ L‰ÿèEo L‰ÿèNu H…ÀußL‰ÿès ë… D ‹5þƒ H¾ ¿ 1ÀA½ôÿÿÿèÑØ L‰÷è; H‹½èþÿÿè—1 L‰çèe H‹EÈdH+%( … HÄø D‰è[A\A]A^A_]Ãùt·‹5–ƒ H õ ¿ 1ÀA½ÿÿÿÿèiØ ë–‹5uƒ H ¿ 1ÀèNØ éxÿÿÿ‰ÇHµ@ÿÿÿº€ ÷ßè ‹5Bƒ ¿ H”ô H‰Á1ÀèØ éBÿÿÿènpõÿº€ Hµ@ÿÿÿA½ÿÿÿÿ‹8H‰Ãè¿ ‹ ‹5þƒ H£Ø I‰À¿ 1ÀèÔ× éþþÿÿ‹5݃ Hâñ ¿ 1ÀA½ÿÿÿÿè°× éÚþÿÿ‹5¹ƒ Hýó ¿ 1ÀA½ÿÿÿÿèŒ× éÒþÿÿè’ZõÿfUA‰ø¹ H‰åAWAVAUATL¥@ùÿÿSL‰çHìÈ dH‹%( H‰EÈ1ÀÇ…<ùÿÿ óH«D‰ÀÇ…@ùÿÿ H‰…Hùÿÿ¸! HÇ…Xùÿÿ f‰…hùÿÿHÇ…Pùÿÿô èóÐ H…À„º L‰ç1öI‰Åè=G I‰ÄH…À„Ø H‰ÆL‰ïè&Ò è I‰Äè™sõÿ‰ÇèÂg H‰ÃM…ä„þ H…À„õ H‰ÂL‰æL‰ïèLO L‰ïèç ‰…,ùÿÿ…À…0 ¾€ L‰ïèìö A‰Æ…ÀˆÔ L‰ïèéé º€–˜ @ ‹…<ùÿÿƒÀ‰…<ùÿÿƒêuìL‰ïè”ì M‹½¨ L‰ÿè p …Àˆf H…ÐùÿÿHÇ… ùÿÿ H‰…ùÿÿë fL‰ÿèAl L‰ÿèJr H…À„ ƒ8 uâH‹•ùÿÿH‰ÆL‰ïè€ A‰Æ…Àˆw H‹ úÿÿƒ…,ùÿÿH ùÿÿë®f D ‹5Æ ƒ H˺ ¿ 1ÀA¾ôÿÿÿè™Õ L‰çè H‰ßèc. L‰ïè1 H‹EÈdH+%( …R HÄÈ D‰ð[A\A]A^A_]Ãè´mõÿL‹½Pùÿÿº€ Hµ@ÿÿÿ‹8A‰þè M‰ù¿ A÷Þ‹5: ƒ H‰Á1ÀL’ï H»ï èÕ épÿÿÿ‹5 ƒ ¿ 1À1ÛH§ñ A¾ÿÿÿÿèèÔ éJÿÿÿL‰ÿèên Hc…,ùÿÿH;… ùÿÿ….ÿÿÿ‹,ùÿÿ‹5Ï ƒ HÄï 1À¿ A¾ÿÿÿÿè¢Ô éÿÿÿèølõÿHµ@ÿÿÿº€ ‹8I‰ÇèO A‹‹5 ƒ Hbï I‰À¿ 1ÀècÔ éÅþÿÿ‹5l ƒ Hñ ¿ 1ÀèEÔ é§þÿÿ‹5N ƒ Hmà ¿ 1ÀA¾ÿÿÿÿè!Ô é›þÿÿè'Wõÿ € ó úU1ÿH‰åHƒìdH‹%( H‰Eø1Àènüÿÿ…ÀtH‹UødH+%( u%ÉÃf „ H‹EødH+%( u É¿ é6üÿÿèÁVõÿó úUE1ÉA¸ÿÿÿÿ¹! º H‰åATSH‰û1ÿHƒì‹5)ƒ dH‹%( H‰Eè1ÀÇEä èXbõÿHƒøÿ„® H‰CI‰Ä¿º 1ÀèËSõÿ‹5Y ƒ ¿ M‰à‰C‰ÁH&ð 1Àè*Ó ‹{ Huäº è lõÿHƒøuK‹Mî‚ …Àu¿d è¯mõÿ‹9î‚ …Àtì‹5‡(ƒ H‹{èF^õÿH‹EèdH+%( u5HƒÄ1À[A\]à @ ‹5Ö ƒ HÄï 1ÿ1Àè²Ò ëÊH=’ï èVõÿë¼èUõÿff. „ fó úUE1É1ÿA¸ÿÿÿÿ¹! º H‰åAWAVAUATSHƒìh‹5ø'ƒ dH‹%( H‰EÈ1ÀÇ‡í‚ è2aõÿHƒøÿ„d H‰ÃH‰þì‚ 1À¿º è¢Rõÿ‹50 ƒ I‰ØHï ‰Ôì‚ ‰Á1À¿ L5ôì‚ A½ èñÑ L‰óH‰ßLcèèbeõÿ…Àu'1öL‰áH"þÿÿL‰çè*nõÿ…ÀtN‹;èÏRõÿ‹{èÇRõÿL bÞ A¸¨ L-¾î L%fË ‹5ªƒ 1ÀL‰éL‰â¿ è„Ñ é € ‹;Le€º AƒÅL‰æHƒÃ è}aõÿ‹{àI‰ÇèbRõÿ‹{äèZRõÿIƒÿuAƒýŽLÿÿÿIƒÿ…yÿÿÿè›F ƒ=8ƒ ¹ H5¸» Ÿ ƒ H‰ÂE1À1ÿA¹ H‰…xÿÿÿH µë‚ A½ èÊL ‹5|&ƒ H‹=ë‚ ÆムA‰Çè.\õÿH‰ÚH‰pÿÿÿD‰ëÇ÷ë‚ I‰ÕI‹} 1öƒÃIƒÅ è¢Tõÿ…À…z ƒû~áH‹pÿÿÿ…À…f E…ÿ…— L‰µpÿÿÿL‹½xÿÿÿL-(ë‚ L‰çè T E‹uè'mõÿL‰ÿD‰ò‰Æèê& I‹M‹5Tƒ H£í I‰Æ¿ 1Àè*Ð I‹EL‰áL‰÷¾ HPèòº L‰÷èM H‹MH…É„ L‹‹5ƒ ¿ 1ÀHí IƒÅ èÝÏ L‰çèuT Hë‚ L9è…]ÿÿÿH‹½xÿÿÿL‹µpÿÿÿè ‹5D%ƒ E1É1ÿA¸ÿÿÿÿ¹! º ÇÍê‚ èx^õÿI‰ÅHƒøÿ„A H‰Dê‚ ¿º 1ÀèèOõÿ‹5vƒ M‰èHMì ‰ê‚ ‰Á1À¿ èDÏ A½ L‰÷M~èè²bõÿ…Àu)1öL‰ùHrûÿÿL‰ÿèzkõÿ…ÀtNA‹>è PõÿA‹~èPõÿL °Û A¸¨ L- ì L%´È ‹5øƒ 1ÀL‰éL‰â¿ èÒÎ é„ D A‹>º L‰æAƒÅIƒÆ èÐ^õÿA‹~àI‰Çè´OõÿA‹~äè«OõÿIƒÿuAƒýŽMÿÿÿIƒÿu€èðC ƒ=ƒ A¾ Ÿyƒ I‰Åè4kõÿ‰Çè-^ E1ÉA¸ 1ÿHë¸ I‰ÇL‰éH‰Æè H L‰ÿL=óè‚ ‰…xÿÿÿè' ‹5º#ƒ H‹=ëè‚ Æ!ƒ èoYõÿÇEé‚ I‹ 1öAƒÆIƒÇ èòQõÿ…À…ò Aƒþ~ß…À…ä ‹…xÿÿÿ…À…À L‰çèR D‹sèjõÿL‰ïD‰ò‰ÆèP$ H‹K‹5ºƒ H ë I‰Æ¿ 1ÀèÍ H‹CL‰áL‰÷¾ HPèX¸ L‰÷è€J H‹MH…É„ã L‹‹5nƒ ¿ 1ÀHåê HƒÃ èCÍ L‰çèÛQ Htè‚ H9Ø…]ÿÿÿL‰ïèƒ H‹EÈdH+%( …M ‹…xÿÿÿHƒÄh[A\A]A^A_]à ‹5ƒ Hiê ¿ 1ÀL-øé èØÌ L‰çL%˜Æ èiQ H‹½xÿÿÿè L aê A¸è ‹5¾ƒ L‰éL‰â1À¿ è˜Ì Ç…xÿÿÿÿÿÿÿéfÿÿÿf „ ‹5Žƒ Hñé ¿ 1ÀègÌ L‰çL%'Æ èøP L‰ïL-ié è© L ªç A¸ì ëŠH= é èžOõÿé$ýÿÿf „ L Oé A¸² édúÿÿL Wé A¸³ éýÿÿ @ L 'é A¸² éîüÿÿL /é A¸³ é*úÿÿH=¶è è8Oõÿé úÿÿèÎNõÿf. „ @ ó úUH‰åAWAVAUATSLœ$ °ÿÿHì Hƒ $ L9ÜuïHìH dH‹%( H‰EÈ1ÀL¥°¦ÿÿL‰çè1 1Ò1öL‰çèõ! º 1öL‰çH‰…¨¦ÿÿH‰ÃèÜ! º 1öL‰çI‰ÇèÊ! º 1öL‰çI‰Æè¸! º ¾ L‰çI‰Åè£! H‰… ¦ÿÿH…Û„» M…ÿ„² M…öH‰Á”ÀM…í”ÂÐ…› H…É„’ H‹…¨¦ÿÿH‹‹C`ƒø…n I9 …; I; …J L Ëè A¸3 I9] …` º ¾ L‰çè¹! H‰…˜¦ÿÿH…À„Z H‹µ¨¦ÿÿL‰çè:H L‰þL‰çè/H L‰öL‰çè$H L‰îL‰çèH H‹µ ¦ÿÿL‰çè H H‹µ˜¦ÿÿL‰çèûG H‹… ¦ÿÿH‹ H‰…¦ÿÿ‹@`ƒø…Ð H‹…˜¦ÿÿH‹¦ÿÿL è A¸L H9…¯ L‰ïèâF ‹C`ƒø…Æ L‰÷èÎF ‹C`ƒø…ò L‰ÿèºF ‹C`ƒø…ö H‹½¨¦ÿÿè¢F H‹½˜¦ÿÿè–F H‹…¦ÿÿ‹@`ƒø…ã H‹½ ¦ÿÿèwF L‰çè 1ÀH‹UÈdH+%( …p HeØ[A\A]A^A_]à L ãÕ A¸* ‹59 ƒ H ç Há 1À¿ è É ¸ÿÿÿÿë§ @ ‹C`jL ûæ A¸P P‹5ûÿ‚ Hôæ H Ææ 1À¿ èÍÈ X¸ÿÿÿÿZédÿÿÿ‹C`L ½æ jA¸S Pë¾ ‹C`L ¥æ jA¸V Pë¦ H‹…¦ÿÿL ‰æ A¸\ ‹@`jPë‡ @ L ™æ A¸1 é3ÿÿÿf D L æ A¸2 éÿÿÿ‹C`L Cæ jA¸. PéAÿÿÿH‹…¦ÿÿL 'æ A¸J ‹@`jPé"ÿÿÿ‹5 ÿ‚ L Cæ A¸; H âå H¸Á ¿ èäÇ ¸ÿÿÿÿé}þÿÿèåJõÿ D ó úUH‰åHƒìdH‹%( H‰EøH‹G+FH‹UødH+%( uÉÃèªJõÿf. „ U1öH‰åSH}°HƒìHdH‹%( H‰Eè1ÀèOõÿ…ÀudH]À¸è ƒèuû1öH‰ßè‘Oõÿ…ÀuHH‹UÀH‹EÈH+U°H+E¸y HƒêH@B H…Òu<H=Pà ~¿fo¬ 1öH}Ð)EÐè]aõÿ1ÒƒøDÂH‹UèdH+%( u H‹]øÉÃ~‰ëÈè÷Iõÿ € ó úU¹ fïÀH‰åAWAVAUATSH ùÿÿH‰ßHì( dH‹%( H‰EÈ1ÀH…ùÿÿ)… úÿÿH‰…ùÿÿfHnÈ1ÀóH«H‹ ü flÉ)…0úÿÿ)àøÿÿ)…@úÿÿHÇ…Púÿÿ Æ…MùÿÿH‰…ˆùÿÿÇ…”ùÿÿÿÿÿÿHÇ…¸ùÿÿÿÿÿÿècõÿºÿÿÿÿ¿ÿÿÿÿ‰ÆèX H‰…øøÿÿH…À„Ï è½ H‰…ðøÿÿH…À„˜ èé¿ I‰ÆH…À„c H‹µðøÿÿH‹•øøÿÿH‰Çè„> H5šä L‰÷è8 …À…H I‹FL-‹ä L‰÷L‰îH‰… ùÿÿè A‰Ä…À… L=,% L‰÷M‹nL‰þè‚Þ „À„j ¾ L‰÷è½Å fInÝfHnÐflÓ)•ÐøÿÿH= ðÿÿ‡ü Æ€í M;.„¼ L‰îL‰÷èA M;.…¼ ¾€ L‰ïèû0 ¾ L‰ïèî0 H5Jä L‰÷èoÿ A‰Ä…À…| M‹~L‰÷L‰þèE A€g9û¾ L‰ÿIÇG è«0 1ÒH‰ÞL‰÷ènÙ I‹I9Å… A¶W9ƒâ€ú… M9ît @ I9Çt ö@9…é H‹ I9ÆuéL‰÷èÉõ …Àˆù ¾ÿÿÿÿL‰÷èÔä …À…è L‰÷èÔ× H‹½ ùÿÿèèX …À…’ è«üÿÿ…À…Å E1À1É1Ò1ÀH5Äã ¿ èiYõÿ…À…‹ L‰ïè©X …À…S E1À1É1Ò1ÀH5³ã ¿ è7Yõÿ…À…Y èJüÿÿ…À…d E1À1É1Ò1ÀH5ã ¿ èYõÿ…À…* L‰ïè¸W …À…ò E1À1É1Ò1ÀH5jã ¿ èÖXõÿ…À…ø èéûÿÿ‰…Ìøÿÿ…À…ý L‰÷è³Ù foµÐøÿÿA‹F0fo½àøÿÿ)µ úÿÿ)½ùÿÿ…ÀŽ™ H…`úÿÿE1ÿÇ…àøÿÿ HÇ…Ðøÿÿ H‰… ùÿÿL‹¥ÐøÿÿM¦¨ L‰çèÓ\ …À‰º ƒ…àøÿÿ‹…àøÿÿH…ÐøÿÿØ A;F0|ÄE‰ü¾ L‰çè‡VõÿI‰ÅH…À„ž H‹•ùÿÿH‹µùÿÿ1ÉH;•ùÿÿt&f‰Èóo"ƒÁHÁàLè óojH‹hH9òuÜH ¥úÿÿº L‰æL‰ïè5QõÿE…ÿ„ú AGÿMeL‰àøÿÿHÁàD‰½ ùÿÿI\0M‰åë „ IƒÅ L9넳 M‹} A‹ƒø „ê ƒøuÞE‹gèÕ^õÿA9Ä„ Ç…Ðøÿÿ Ç…Àøÿÿ Aƒ?„~ ƒ½Ðøÿÿt¥‹5ãø‚ H7â ¿ 1ÀD‹½ ùÿÿL‹àøÿÿè®Á ‹5¼ø‚ D‰ù¿ 1ÀHIâ è’Á L‰ïèú@õÿH‹½ùÿÿH;½ùÿÿ„Ó Ç…ÌøÿÿÿÿÿÿH‹ùÿÿ D H‹H‹GH‰BH‰è½@õÿH‹½ùÿÿH9ßuáH½0úÿÿèüj D‹ÌøÿÿE…É…È D‹…<úÿÿE…À„› ‹½@úÿÿ…ÿ„ ‹µDúÿÿ…ö„ ‹Húÿÿ…É„q ‹•Lúÿÿ…Òt D‹¥PúÿÿE…ä…7 ‹…Túÿÿ…À…Ê HWá é € ¿ AƒÇè2VõÿI‰ÅH…À„ã H‰XH‹…ùÿÿH‰ÞL‰÷H‹• ùÿÿL‰ùÿÿL‰hI‰E H‹…ùÿÿI‰Eèÿö …À…y H‹…púÿÿH…À„» I‰EL‰çètV L‰çè}\ H‰ÃH…À…wÿÿÿL‰çè.Z é%ýÿÿf. „ ‹5 ÷‚ HüÞ ¿ èù¿ L‰÷èAÖ L‰÷è™î H‹½ðøÿÿèO H‹½øøÿÿè« H‹EÈdH+%( …0 HÄ( D‰à[A\A]A^A_]Ãf „ H‰Û ‹5§ö‚ ¿ 1ÀA¼ÿÿÿÿè¿ ë† € ‹5†ö‚ HÓÞ ¿ 1Àè_¿ éaÿÿÿf. „ L‰ùHPÞ ‹5Tö‚ ¿ 1ÀA¼ÿÿÿÿè.¿ é0ÿÿÿL¥`úÿÿL‰þL‰÷L‰âè´õ …À…ƒ H‹µ€úÿÿL‰÷èØ I‰ÇH;… úÿÿ„‹ L;½(úÿÿ…°üÿÿ‹5îõ‚ Hß ¿ 1ÀèǾ D‹½<úÿÿE…ÿu Ç…Lúÿÿ D‹¥@úÿÿE…ätD‹DúÿÿE…Ûu Ç…Púÿÿ D‹•HúÿÿE…Ò„OüÿÿÇ…Túÿÿ é@üÿÿD‹½ ùÿÿL‹àøÿÿ‹5põ‚ D‰ù¿ 1ÀHýÞ èF¾ L‰ïè®=õÿH‹½ùÿÿH;½ùÿÿuDH½0úÿÿèég éøüÿÿ‹5+õ‚ ¿ HvO 1Àè¾ H‹½ùÿÿÇ…ÌøÿÿÿÿÿÿH;½ùÿÿtGH‹ùÿÿé~üÿÿ‹5ìô‚ H·Ý ¿ 1ÀèŽ L‰çèöS H‹½ùÿÿÇ…ÌøÿÿÿÿÿÿH;½ùÿÿu¹H½0úÿÿA¼ÿÿÿÿèXg é“ýÿÿ‹5šô‚ H‚Ý ¿ ë®HùØ éÓýÿÿH Ù éÇýÿÿE‹gè'ZõÿA9Ä„N Aƒ?…fûÿÿE‹gè ZõÿA9Ä„º Aƒ?…JûÿÿE‹gèïYõÿA9Ä…8ûÿÿE‹g èÝYõÿA9Ä…&ûÿÿMgH5ÓÜ L‰çèÁOõÿ…À… ûÿÿƒ½Húÿÿ ‹5ðó‚ …¿ A¸ L‰á¿ 1ÀHÝ Ç…Húÿÿ è°¼ ƒ…ÐøÿÿéÆúÿÿ @ E1äE1ÿéÁùÿÿL‰éHjÛ é@ýÿÿH,Ü éáüÿÿHùÜ éÕüÿÿHôÛ éÉüÿÿL‰æH65 H‰Çèà€ L‰æH5 L‰ÿH‰…ÀøÿÿèÇ€ ‹5Eó‚ Lc¥¸úÿÿH[Ø D‹ÀøÿÿH‰…¸øÿÿA‰À¿ D‰á1Àè¼ AD$‰…ÐøÿÿE…䈛 L‹…0úÿÿM…À„æ D;¥8úÿÿj K ‹ƒúÿt ;•¸øÿÿ…z ‹Àøÿÿ‰éÁüÿÿH·× é üÿÿHk× éýûÿÿHÚÚ éñûÿÿ‹5˜ò‚ H2Ú ¿ 1ÀA¼ÿÿÿÿèk» é}ûÿÿ‹5tò‚ HóÙ ¿ A¼ÿÿÿÿèI» é[ûÿÿ‹5Rò‚ H¸Ù ¿ A¼ÿÿÿÿè'» HÇ…ðøÿÿ é.ûÿÿHRÛ ¿ D‹½ ùÿÿL‹àøÿÿèøº éEùÿÿE‹g èºWõÿA9Ä…åøÿÿMgH5wÚ L‰çèžMõÿ…À…Êøÿÿƒ½<úÿÿ ‹5Íñ‚ u E1ÀL‰áHÛ 1ÀÇ…<úÿÿ ¿ 蔺 Ç…Àøÿÿ Ç…Ðøÿÿ é“øÿÿ E‹g è?WõÿA9Ä…4ýÿÿMgH5)Ú L‰çè#Mõÿ…À…ýÿÿƒ½Dúÿÿ ‹5Rñ‚ …!ÿÿÿA¸ L‰á¿ 1ÀHyÚ Ç…Dúÿÿ èº ƒ…ÐøÿÿéÔüÿÿf D E‹g èÇVõÿA9Ä… üÿÿMgH5¥Ù L‰çè«Lõÿ…À……üÿÿƒ½@úÿÿ ‹5Úð‚ …©þÿÿA¸ L‰á¿ 1ÀHÚ Ç…@úÿÿ èš¹ ‹…Àøÿÿ‰…Ðøÿÿé;üÿÿf „ HžØ éÛùÿÿHäØ éÏùÿÿHcµÐøÿÿL‰ÇHÁæè56õÿI‰ÀH…À„õ H‰…0úÿÿHc…8úÿÿ9…Ðøÿÿ~)D‰âI<€¾ÿ L‰…°øÿÿ)ÂH• è!=õÿL‹…°øÿÿ‹…Ðøÿÿ‰…8úÿÿé'ýÿÿHcø¾ è¬LõÿH‰…0úÿÿI‰ÀH…À„… ‹…Ðøÿÿ…À~Å‹•ÐøÿÿL‰Ç¾ÿ HÁâèÈ<õÿI‰Àë©‹5Áï‚ HÄ* ¿ 1ÀéÐúÿÿHûÔ éõøÿÿè™;õÿ‹5—ï‚ HbØ ¿ 1ÀD‹½ ùÿÿL‹àøÿÿèb¸ é¯öÿÿAƒÌÿé[øÿÿD‹½ ùÿÿL‹àøÿÿé“öÿÿ‹5Oï‚ HKØ ¿ 1ÀD‹½ ùÿÿL‹àøÿÿè¸ égöÿÿ D UH‰åAWAVAUATSHƒì(H‰u°dH‹%( H‰EÈ1À‹G0…ÀŽø ÇE¸ I‰þE1í1ÛëƒÃIÅØ A9^0~HM‹¦¨ MìL‰çè„Q …ÀxÚL‰çèìS I‰ÇH…Àuzf. „ L‰çƒÃIÅØ èQ A9^0¸H‹EÈdH+%( …ˆ ‹E¸HƒÄ([A\A]A^A_]à A‹G‰E¼èTõÿ9E¼t/ € L‰çèiM L‰çèrS I‰ÇH…ÀtAƒ?uâëÈ „ A‹G ‰E¼èÔSõÿ9E¼uÇH‹u°IèÂIõÿƒøƒU¸ ë±ÇE¸ éeÿÿÿèè9õÿ „ ó úU¹ H‰åAWAVL½àþÿÿAUL‰ÿATHì dH‹%( H‰EØ1ÀóH«Æ… ÿÿÿÇ…LÿÿÿÿÿÿÿÇ…TÿÿÿÿÿÿÿHÇ…xÿÿÿÿÿÿÿè=Sõÿºÿÿÿÿ¿ÿÿÿÿ‰ÆèLH I‰ÅH…À„? èúø I‰ÆH…À„% è*° I‰ÄH…À„ð L‰öH‰ÇL‰êèÍ. H5\Õ L‰çèð …Àˆƒ H5ØÔ L‰çèjð …Àˆu 1ÒL‰çL‰þè•Ê I‹$L‰ç·B8f%þíf f‰B8èç …ÀˆM ¾ÿÿÿÿL‰çè$Ö …Àˆ\ L‰çL=CÕ è É E1À1É1Ò1ÀL‰þ¿ è×Jõÿ…Àˆç L‰çèÇË L‰þL‰çè\ýÿÿƒø…£ L‰çèÛÈ I‹|$èñI …Àˆ L=Õ E1À1É1Ò1ÀL‰þ¿ è|Jõÿ…ÀˆŒ L‰çèlË L‰þL‰çèýÿÿƒøu}E1ÿL‰çèQË L‰çè©ã L‰÷ècö L‰ïèà H‹EØdH+%( …ì HÄ D‰øA\A]A^A_]ÃfH9Ò ‹5Çë‚ ¿ 1ÀA¿ÿÿÿÿè¡´ ë– € HÑÑ ëÖHXÒ ëÍHÑ ëÄH6Ñ ë»‹5‚ë‚ HWÑ ¿ 1ÀA¿þÿÿÿèU´ éGÿÿÿHaÑ ëŽHðÑ ë…HDÕ ‹5Eë‚ ¿ 1ÀA¿ÿÿÿÿè ´ é!ÿÿÿHÕ ëÚ‹5 ë‚ ¿ 1ÀE1öHèÔ A¿ÿÿÿÿèï³ éñþÿÿèõ6õÿ D ó úUH‰åHƒìdH‹%( H‰Eø‹+H‹UødH+%( uÉÃè½6õÿff. „ fUH‰åSLœ$ €ýÿHì Hƒ $ L9ÜuïHƒìfo†ì fo%Žì fo ï dH‹%( H‰Eè1ÀHàýÿHUàH‰Øf „ foÐfoËfþÄHƒÀfúÊ)HðH9ÐuãH <ÿÿÿº ¾ H‰ßèÚAõÿ1Àëf D HƒÀH= t 9ƒtï‹5ýé‚ H Ô ¿ 1ÀèÖ² H‹EèdH+%( uH‹]øÉÃèÌ5õÿff. „ UH‰åAWAVAUATSLœ$ °ÿÿHì Hƒ $ L9ÜuïHìH ¹ º 1ö‰½L¬ÿÿHð¬ÿÿH‰ßdH‹%( H‰EÈ1ÀóH«H‹fè Æ… ÿÿÇ…dÿÿÿÿÿÿH‰…XÿÿH…³ÿÿH‰ÇH‰…8¬ÿÿHÇ…ˆÿÿÿÿÿÿè%6õÿHäÐ H59´ HÇ…®ÿÿ fHnÈfHnÆHµÐ flÁH5 É fHnÐ)…ðÿÿfHnÆflÂ)… ®ÿÿèNõÿA‰Åè'' H5pä‚ H‰°HX H‰ÇH‰…`¬ÿÿè*# HÃÏ …Àˆµ H‹…`¬ÿÿ€½L¬ÿÿ L‹ ¨X …@ L‰çèÈT …Àˆƒ I‹D$ ‹€Ô Pþƒú—…K¬ÿÿƒè¶µK¬ÿÿƒø—À!ðˆ…#¬ÿÿD¶àD‰ïè$B H‰…P¬ÿÿH…À„ H‹`¬ÿÿE1É1ÿH‰ÆHž› A¸ èÃ* …Àˆ* H‹½`¬ÿÿD‰êD‰îèy H‰…¬ÿÿH…À„Í èsó H‰…@¬ÿÿH…À„ N‹´åðÿÿM…ö„Ò N¬åðÿÿL% Ò èª I‰ÇH…À„ì H‹•P¬ÿÿH‹µ@¬ÿÿH‰Çè) ‹5{ç‚ 1ÀL‰ñ¿ L‰âèU° L‰öL‰ÿèºê …Àˆ¾ 1ÒH‰ÞL‰ÿèåÄ I‹I9×t D ·B8f%þíf f‰B8H‹I9×uèL‰ÿèXá …ÀˆÂ L‰ÿ¾ÿÿÿÿL‰½X¬ÿÿL‰µ «ÿÿèUÐ …Àˆ H‹½X¬ÿÿ»è L-½by L%«Î è>à f D L‰çL‰îèIõÿH‰ÇH…Àt èP6õÿL‰çèØ0õÿƒëuÛ» f D èãûÿÿƒëuöL¥ ®ÿÿ»è L‰¥È«ÿÿë$f „ ‹½$®ÿÿèe0õÿ‹½ ®ÿÿèZ0õÿƒët%L‰çè½Bõÿ…ÀyÙ‹5Gæ‚ HãÐ ¿ 1Àè ¯ H‹X¬ÿÿL=²‹ H‰ßèZÅ ‹S0HÇ…¬ÿÿ HÇ…À«ÿÿ Ç…$¬ÿÿ …Ò~PH‹µX¬ÿÿH‹…¬ÿÿH†¨ H‰ÇH‰…p¬ÿÿè•H …À‰Ã H‹µX¬ÿÿƒ…$¬ÿÿH…¬ÿÿØ ‹…$¬ÿÿ;F0|°€½#¬ÿÿ t€½L¬ÿÿ A¼ „÷ €½L¬ÿÿt€½K¬ÿÿ A¼ …Û H‹½ «ÿÿH5¯ è(6õÿH÷ØEäAƒäé¹ f „ H L‰çH‰w‚ èzQ …Àx9I‹D$ A¼ ‹€Ô ƒèƒø‡Œ ¶…L¬ÿÿÆ…#¬ÿÿ E1䈅K¬ÿÿé±üÿÿHÏ ‹5ää‚ ¿ 1ÀA¼ÿÿÿÿè¾ HÇ…X¬ÿÿ HÇ…@¬ÿÿ HÇ…P¬ÿÿ H‹½X¬ÿÿèAÜ H‹½@¬ÿÿè÷î H‹½P¬ÿÿèS H‹½`¬ÿÿèÍö H‹EÈdH+%( …€ HeØD‰à[A\A]A^A_]À½"¬ÿÿ‹5Oä‚ …L HnÌ ¿ 1Àè" H‹½¬ÿÿè¶1 H‹½(¬ÿÿè* f. „ H‹½p¬ÿÿè-C H‹½p¬ÿÿè2I I‰ÄH…À„ A‹$ƒø tdPûƒúv˃øwÆH‹½`¬ÿÿ1ÒL‰æèe/ …Ày±A‹ $‹5»ã‚ H Í 1À¿ A¼ÿÿÿÿ莬 H‹½p¬ÿÿè»B fH‹½¬ÿÿè„) éÒþÿÿH‹•È«ÿÿH‹½X¬ÿÿL‰æèùâ …À…´ ‹•,®ÿÿ‹µ(®ÿÿH‹½`¬ÿÿèÙ H‰…(¬ÿÿH…À„ 1ÀH‹ ®ÿÿH½ÐÓÿÿ¹~ óH«D¶¶®ÿÿ‹5ã‚ H½Ð×ÿÿ¹~ fïÀHüÊ óH«H‰ÙLµ°¬ÿÿ¿ )…ÀÓÿÿ)…À×ÿÿDˆ"¬ÿÿèÀ« L‰÷L‰µ¬ÿÿèñ/ A¶õL‰ñH‰ÚH‹½(¬ÿÿè{– H…À„JþÿÿH‹…À¬ÿÿH‹@ H‰…Ø«ÿÿH…À„/þÿÿH‹ˆ ‹5~â‚ I‰ÆH=Í ¿ 1ÀèT« A‹†Ð …Àu&A‹†Ô ‹5Pâ‚ HÊ ‰…ˆ¬ÿÿƒèƒø‡õýÿÿH‹Ø¬ÿÿ‹5*â‚ 1À¿ HòÌ è« H‹…À¬ÿÿH‹€ H‹@H‰ÂH)ÚH9Á¸€ HGÂH‹•Ø¬ÿÿH‰…0¬ÿÿH‹…Ø«ÿÿ€¸È t*H9 s!‹5Æá‚ H‰Ñ¿ 1ÀHAÊ èœª éuýÿÿH‹…(¬ÿÿH‹0¬ÿÿHÀÓÿÿH‹½Ø«ÿÿH‰˜«ÿÿH‹ I‰ØH‹pHèÕÓ H9Ã… H‹½À¬ÿÿè°M …À…ã H‹…Ø«ÿÿ‹€Ô ‰…ˆ¬ÿÿƒèƒø‡£ H‹…À¬ÿÿHƒ½À«ÿÿ H‹„q H‹À«ÿÿH‹µ8¬ÿÿ1Àë HƒÀH9È„¼ H9ÆuíHÌ ‹5óà‚ ¿ 1ÀèÓ© ‹5áà‚ HÌ é“üÿÿ‹5Ïà‚ H,È ¿ 1ÀA¼ÿÿÿÿ袩 HÇ…X¬ÿÿ HÇ…@¬ÿÿ éêûÿÿ‹5•à‚ HÒÇ ¿ A¼ÿÿÿÿèj© HÇ…X¬ÿÿ HÇ…@¬ÿÿ é²ûÿÿH‹½p¬ÿÿèRC é‡úÿÿM‹uIƒÅM…ö„¨ H‹½@¬ÿÿèZê H‹½P¬ÿÿèÆ L‰ÿ1Ò1öè¶! L‰ÿè±× éhøÿÿ‹5 à‚ H—Ç ¿ A¼ÿÿÿÿèߨ HÇ…X¬ÿÿ HÇ…@¬ÿÿ éDüÿÿH_Ê ‹5Ëß‚ ¿ 1ÀA¼ÿÿÿÿ襨 é üÿÿH‹…À«ÿÿH‰”ųÿÿHƒÀH‰…À«ÿÿL‹µØ«ÿÿM‹® L‰÷L‰Ð«ÿÿèù¸ ˆ…!¬ÿÿ„À„j H Óÿÿ¹ L‰îL‰÷H‰Úè!Ç …Àˆ¿ H‹µØ¬ÿÿH‹½À¬ÿÿL¥ÀßÿÿèoY Hƒì¹ L‰çH‰ÆSL‹ ˆÐ º H‰…¨«ÿÿH‹…0¬ÿÿLÆÈ HðP1ÀV¾ èÍFõÿH‰Ð«ÿÿHƒÄ ƒè=þ ‡ ‹5ÒÞ‚ L‰á¿ 1ÀH Ê è¨§ º H5Ê L‰çèä7õÿH5 ê L‰çèE:õÿH‰… ¬ÿÿH…À„; Hƒ½0¬ÿÿ HÇ…˜¬ÿÿ „‡ H‹…¨«ÿÿHÇ…ø«ÿÿ H‰…°«ÿÿH… ¬ÿÿH‰…è«ÿÿH…˜¬ÿÿH‰…ð«ÿÿH…ÀÛÿÿH‰…à«ÿÿH…¨¬ÿÿH‰…¸«ÿÿ L‹µ ¬ÿÿH‹½ð«ÿÿº H‹µè«ÿÿL‰ñè6;õÿL‰÷H‰Ãèû"õÿ…À…= H…Ûˆ· H‹½˜¬ÿÿ¾: è0õÿH…À„ HH¶@„Àuéã € A¶D$„À„Î I‰ÌHIAö uäL‹µà«ÿÿA½ L‰àHÇ…h¬ÿÿ M‰ìI‰ÅL‰ñ „ L‰è1öH‰x¬ÿÿI‰ÍH‰µ€¬ÿÿI‰Æël D A¶H‰ÇAöD„ A¶FIƒÆˆ…ˆ¬ÿÿAöDtD@¾ÿIƒÅIƒìè„ ¾½ˆ¬ÿÿ‰Ãèùƒ ÁãHƒ…€¬ÿÿ ÃA¶Aˆ]ÿAö …Ù M…äu”L‰ðH‹µ€¬ÿÿM‰îH‹x¬ÿÿI‰ÅHµh¬ÿÿIƒÅHƒþv4HD1ÿH9Èv f¶¶0HƒÁHƒè@ˆqÿˆPH9ÁræL‰ñé ÿÿÿf D H…öuíHƒ½h¬ÿÿ „« H‹•¸«ÿÿH‹½˜¬ÿÿ1ÀH5PŠ è "õÿƒø…† H‹¨¬ÿÿH9°«ÿÿ‡a H‹…¨«ÿÿI‰ÈH‹0¬ÿÿI)ÀL9ÃvmH)ËH‹µà«ÿÿJ¼À×ÿÿH‰€¬ÿÿHÃH‹…h¬ÿÿL‰…ˆ¬ÿÿH9ÃHGØH‰Úèz!õÿL‹…ˆ¬ÿÿH‹€¬ÿÿIH‰°«ÿÿH‰…ø«ÿÿH‹µø«ÿÿH9µ0¬ÿÿ‡ŽýÿÿH‹½˜¬ÿÿH‹0¬ÿÿH+ø«ÿÿèì#õÿH…Û… H‹½ ¬ÿÿèç õÿ€½!¬ÿÿ t H‹½Ð«ÿÿè’%õÿH‹•0¬ÿÿH‹½˜«ÿÿHÀ×ÿÿH‰ÞèÕ?õÿ‹5CÛ‚ …À…Ø HxÄ éíöÿÿ L‰ðM‰îH‹µ€¬ÿÿH‹x¬ÿÿI‰ÅIƒÅéKþÿÿ „ L‰ðH‹µ€¬ÿÿM‰îHµh¬ÿÿI‰ÅH‹x¬ÿÿIƒÅHƒþ‡(þÿÿL‰ñélýÿÿI‰Ìé8ýÿÿ‹5ÂÚ‚ HòÄ ¿ 1ÀA¼ÿÿÿÿè•£ HÇ…X¬ÿÿ é÷ÿÿ‹ “Ú‚ L‰½X¬ÿÿ…É~:èÏ;õÿL¥Àßÿÿ¹ L‰ÿ‹0L‰âè†Ü ‹5dÚ‚ L‰á1ÀH  ¿ è:£ H‹½@¬ÿÿA¼ÿÿÿÿèaä H‹½P¬ÿÿèÍû H‹X¬ÿÿ1Ò1öH‰ßè¶ H‰ßè±Ñ HÇ…X¬ÿÿ éqöÿÿH‹µØ¬ÿÿH‹½À¬ÿÿL¥Àßÿÿè'T HƒìÿµÐ«ÿÿL‰çH‰ÆH‰…¨«ÿÿL‘à ¹ H‹…0¬ÿÿL‹ &Ë º HðP1ÀV¾ è€AõÿHƒÄ ƒè=þ †ºúÿÿ‹5ŒÙ‚ H@Å ¿ 1Àèe¢ H‹½¬ÿÿA¼ÿÿÿÿèó& H‹½(¬ÿÿèW H‹½p¬ÿÿèt8 é¶õÿÿH½À«ÿÿ ……ùÿÿ‹53Ù‚ HðÁ éåôÿÿ‹5!Ù‚ ¿ H’Ä èü¡ H‹½˜¬ÿÿL‹¥0¬ÿÿL+¥ø«ÿÿèR!õÿM…ät ‹5ëØ‚ L‰á¿ 1ÀHv èÁ¡ H‹½ ¬ÿÿè5 õÿ€½!¬ÿÿ „*ÿÿÿH‹½Ð«ÿÿèÜ"õÿéÿÿÿH‰…X¬ÿÿHî éÇøÿÿL‰½X¬ÿÿHà é´øÿÿ‹5Ø‚ H‰Ù¿ 1ÀH  èU¡ H‹½ ¬ÿÿèÉ õÿ€½!¬ÿÿ …± …ÛŽO ¶…"¬ÿÿ<t<…ÏüÿÿH‹0¬ÿÿHcÛH)Ù…¡ H‹…Ø«ÿÿ‹€Ô ƒèƒø‡þÿÿH¤Ã é÷ÿÿH¦Â ¿ 1ÀèÖ élþÿÿHÇ…X¬ÿÿ A¼ÿÿÿÿé;ôÿÿ‹5Éׂ H¦À ¿ 1Àè¢ éüÿÿ‹5«×‚ HvÀ ¿ 1ÀA¼ÿÿÿÿè~ H‹½p¬ÿÿè«6 éíóÿÿ‹5{ׂ Hà ¿ 1ÀèT é-óÿÿHpÀ ¿ 1ÀI‰Ýè9 ‹5Gׂ 1ÀHà ¿ è Hƒ½0¬ÿÿ „ ‹5 ׂ ¶ÀÓÿÿ1À¿ H ì A¾ L%wÙ H‰Úè⟠Hƒ½0¬ÿÿ‹5èÖ‚ „I H‹…˜«ÿÿH‰Ú¿ B¶ 01À賟 L‰ðƒàHƒø„ò ‹5±Ö‚ IƒÆL9µ0¬ÿÿuÂé H‹½Ð«ÿÿè¿ õÿé>þÿÿ‹5ˆÖ‚ HµÁ ¿ 1ÀèaŸ é÷üÿÿ @ ‹5fÖ‚ HOÁ ¿ 1Àè?Ÿ éÕüÿÿ‹5HÖ‚ H°Á ¿ è#Ÿ €½!¬ÿÿ „˜üÿÿéiýÿÿ‹5 Ö‚ H¬½ ¿ AƒÌÿèöž H‹½p¬ÿÿè#5 éeòÿÿ„úÿÿé\üÿÿèå!õÿH‹½ ¬ÿÿèIõÿ€½!¬ÿÿ ‹5ÐÕ‚ „úÿÿéSúÿÿ‹5¿Õ‚ L‰â¿ 1ÀIƒÆ蘞 ‹5¦Õ‚ L9µ0¬ÿÿ…·þÿÿL‰â¿ 1ÀE1öèsž ‹5Õ‚ HcÁ 1À¿ èZž ë IƒÆL9µ0¬ÿÿtsC¶L5 H‰Ú¿ 1À‹5IÕ‚ è0ž L‰ðƒàHƒøuÌ‹52Õ‚ L‰â¿ 1Àèž ëµ‹5Õ‚ L%× ¿ 1ÀL‰âèñ ‹5ÿÔ‚ HáÀ 1À¿ èØ ‹5æÔ‚ L‰â¿ 1Àèà éYûÿÿff. „ ó úU1ÿH‰åHƒìdH‹%( H‰Eø1ÀèÞêÿÿ…ÀtRƒø‡‡ H jx ‰ÂHc‘HÊ>ÿâf D H…À ‹5oÔ‚ ¿ 1ÀèO 1ÀH‹UødH+%( u?Éà @ ¿ è~êÿÿë¢ @ HPÀ ë¾ € H À ë® € HÀ ëžè õÿƒÈÿë¨ D UH‰åAUI‰õATI‰üSH‰ÓHƒì(dH‹%( H‰EØ1Àƒât ‹FHÀ 9G…ó ‹F 9G …— öÃtI‹EH(À I9D$…Ì öÃtI‹EH'À I9D$…± öÃ@…è öÇtI‹E(Hh½ I9D$(… öÀtA‹EXHÀ A9D$XuvöÇtI‹E0H À I9D$0u_öÃ…¶ öà „¥ I‹Œ$¸ I‹µ¸ H‹H;…ª 1ÀH…Òué~ f D HƒÀH9„k H‹|ÆH9|ÁtçH8¾ ‹5ÎÒ‚ ¿ 1Àè®› E1ÀH‹EØdH+%( …Á HƒÄ(D‰À[A\A]]Ãf. „ I‹E H:¿ I9D$ „ÿÿÿë¨ „ H‰ÊI‹´$8 I‹…8 ƒâ„¥ H9Æ…œ öÁt7I‹…( I9„$( t&HŸ¼ éZÿÿÿf. „ H¾ éDÿÿÿ @ öÁt#I‹…0 I9„$0 tH‹¼ é ÿÿÿf D H…Ò„ß H…ö„°þÿÿƒá„§þÿÿM‹@ I‹¼$@ 1É @ HIHÁàLLÈM‹I‹RL3H3PL ÚuH‹@I9B„ø HA¼ é¬þÿÿ @ öÇt:A‹T$\A;U\…Ä I‹µ° I‹¼$° D‰EÌèÜ5õÿD‹EÌHa¾ …À…iþÿÿöÇ…˜ öÇ…Û öÇ t8I‹”$ I;• …l I‹µ I‹¼$ è‰5õÿH¢½ …À…þÿÿöÇ@tI‹E8H¾ I9D$8…ÿýÿÿöÇ€tI‹E`H¾ I9D$`…äýÿÿ÷à tI‹E@Hq½ I9D$@…Æýÿÿ÷à …õ ÷à tI‹EhHß½ I9D$h…œýÿÿ÷à t I‹…€ Hν I9„$€ …xýÿÿ÷à @ tI‹EpH½½ I9D$p…Zýÿÿ÷à € tI‹ExHǽ I9D$x…<ýÿÿA¸ ÷à „?ýÿÿI‹”$P I;•P …ò I‹µX I‹¼$X DˆEÌè]4õÿD¶EÌHÁ½ …À„þüÿÿéäüÿÿ @ H9Æ„[ýÿÿHè¹ éËüÿÿ I‹”$À I‹…À H‹:H;8… H‹HH9J…« H…ÿ„6þÿÿE„À…¥ HƒÂHƒÀE1ÉfH‹2H‹JH30H3HH ñuH‹pH9r„· ‹5-Ï‚ H » ¿ 1ÀD‰EÌè˜ D‹EÌéNüÿÿf „ I‹…@ Hâ¹ I9„$@ …üÿÿƒá„µûÿÿI‹…H Hå¹ I9„$H „™ûÿÿéêûÿÿf. „ Hɸ éÔûÿÿ @ H›» éÄûÿÿ @ HƒÁH9ñ…ËüÿÿéXûÿÿf D IƒÁHƒÂHƒÀL9Ï…ÿÿÿé.ýÿÿf D H‘¹ é|ûÿÿI‹¼$Ø èïa I‹½Ø I9¼$Ø … I‹”$Ð I;•Ð …þ H…Ò„åüÿÿI‹¼$à H…ÿt!I‹µà H…ötHÅ èv2õÿ…À„·üÿÿH?º éûÿÿfHY¹ éôúÿÿHu¹ éèúÿÿHº ª H9P A”ÀéæúÿÿH"º éÅúÿÿI‹¼$ø è8a I‹½ø I9¼$ø ulI‹”$ð I;•ð ugH…Ò„ÓüÿÿI‹¼$ H…ÿt!I‹µ H…ötHÅ èÇ1õÿ…À„¥üÿÿHpº éSúÿÿH4¹ éGúÿÿHP¹ é;úÿÿHü¹ é/úÿÿHº é#úÿÿHĺ éúÿÿèâõÿfUH‰åAWAVAUATSHì Hƒ $ Hì˜ ¹N H»!CÿîÝÌ»ªH‰•HæÿÿI‰ÿH½PæÿÿL€ïÿÿfInÇH•àèÿÿdH‹%( H‰EÈ1À…HæÿÿH‰½@æÿÿÇ…Ðèÿÿ H‰ðèÿÿóH«…xæÿÿfoíÐ H½€éÿÿ¹@ óH«)…€éÿÿfoßÐ H½€ëÿÿ¹@ óH«)…éÿÿ¹ L‰ïóH«foÆÐ H‹Ë HÇ… ëÿÿÕ HÇ…€ïÿÿe )…€ëÿÿfoªÐ H‰…ˆïÿÿ)…ëÿÿfo¤Ð )…Àèÿÿfo¥Ð )…àèÿÿfo¦Ð )… éÿÿfo§Ð )…éÿÿfo¨Ð H‹™Ê H‰• ôÿÿH• éÿÿ)…ïÿÿfo”Ð H‰…ØïÿÿH…Àèÿÿ)… ïÿÿfo‡Ð HÇ…Àïÿÿp )…°ïÿÿfo}Ð HÇ… ðÿÿr )…àïÿÿfosÐ HÇ…Pðÿÿ )…ðïÿÿfHnÀH…€éÿÿfHnàH…€ëÿÿH‰µXðÿÿflÄH‰…@ðÿÿH…€íÿÿ)…0ðÿÿfo1Ð H‰…`ðÿÿ…¨ôÿÿfo+Ð HÇ…pòÿÿ )… éÿÿfo!Ð H‰µxòÿÿH‰…€òÿÿHÇ…˜ôÿÿ HÇ…Ðôÿÿ H‰•Øôÿÿ)…0éÿÿfo÷Ï )…@éÿÿfoøÏ )…PéÿÿfoùÏ )…`éÿÿfoúÏ )…péÿÿA÷Ç tH‰µ°æÿÿA÷Ç tH‰µÀæÿÿA÷Ç t HÇ…¨æÿÿ fo·Í fDo%¾Ï fDo µÍ fDo¼Ï fo=äÏ fo5ìÏ fo-ôÏ fo ÜÍ fDo £Ï fo%ëÏ fDo¢Ï ffoÊHƒÀfAÔÔfDoéfoÁfDoñfEÔëfEÔñAÆňfDoéfEÔêEÆîˆfDoðfAaÅfEiõfDoèfEiîfAaÆfDoñfAaÅfDoéfDÔ÷fEÔèfÛÃEÆîˆfDoñfÔÍfEoýfDÔöDÆñˆfAoÍfEiþfAaÎfDoéfAaÏfEiïfAaÍfÛËfgÁfÛÄ)@ðI9Å…3ÿÿÿö…Hæÿÿ„6 H… éÿÿHÇ…¸ôÿÿ H‰…ÀôÿÿH‹•HæÿÿL‰þL‰ïè+ L H‰ÃL‰çèù&õÿI‰ÆH…À„¶ L‰â¾ÿ H‰Çè]õÿ1ÀL‰éL‰þH‹•HæÿÿL‰÷fA‰FAÇ fA‰^èu M‰øH ¿µ A‰Á…Àt éW € C€|&ÿÿID$ÿuI‰ÄM…äuëI9Ü„™ ‹5øÇ‚ I‰ØL‰á1ÀH5¶ ¿ èË L‰÷A¼ÿÿÿÿè-õÿH‹HæÿÿH…Ét‹5¿Ç‚ H’µ ¿ 1Àè˜ H‹EÈdH+%( …Ù HĘ D‰à[A\A]A^A_]ÃfoØÍ HÇ…Èôÿÿ …¸ôÿÿéÄþÿÿL‰ÿHðôÿÿè’ö H‹½@æÿÿH‰ÚL‰ö‰…XçÿÿèzH A‰Ä…Àu^D¶…:èÿÿA÷Ç tH‹…õÿÿH9… ïÿÿ…® AöÇu^H‹HæÿÿL‰úH‰ÞL‰ïèóòÿÿ„ÀtnIÿ „ L‰÷è:õÿé-ÿÿÿA‰ÁM‰øH z´ ‹5ÆÆ‚ HÛ´ ¿ 1ÀèŸ éÏþÿÿH‹…ðôÿÿH9…€ïÿÿt’‹5˜Æ‚ HS´ ¿ 1Àèq ‹5Æ‚ L‰ù¿ 1ÀHò´ èU é…þÿÿ‹5^Æ‚ H³ ¿ 1Àè7 ëÄ¿ Æ…:èÿÿL½`úÿÿèmõ H‹½@æÿÿL‰úL‰ö‰…XçÿÿèUG A¸ A‰Á…À…5ÿÿÿD¶…:èÿÿH‹HæÿÿL‰þL‰ïº èåñÿÿ„À…ûþÿÿ‹5ÛÅ‚ ¹ ¿ HN´ 豎 éáýÿÿè·õÿ‹5µÅ‚ H¸ ¿ 1ÀAƒÌÿ芎 éíýÿÿ D ó úUH‰åATA¼ SH]èHƒÄ€foßË dH‹%( H‰Eè1ÀHÇEà )…pÿÿÿfoÉË )E€foÍË )EfoÑË )E foÕË )E°foÙË )EÀfoÝË )EÐIƒü„ Iü …µ 1Ò¾ÿ? ¿ èøÿÿ…ÀuMA¼ 1Ò1öL‰çèë÷ÿÿ…Àu7MäIü u²HpÿÿÿLeèH‹¾ÿ? ¿ÿ¿ÿè¾÷ÿÿ…Àu HƒÃI9ÜuáH‹UèdH+%( uuHƒì€[A\]à „ L¥pÿÿÿf „ I‹$1ö¿ èp÷ÿÿ…Àu¼IƒÄL9ãuãA¼ Iü …Yÿÿÿ1Ò¾ÿÿ ¿ A¼ è9÷ÿÿ…À„:ÿÿÿé|ÿÿÿèõÿ € ó úUH‰åAUATSHì Hƒ $ Hì ¹ º˜ dH‹%( H‰EØ1ÀH½àèÿÿHÇ…péÿÿ H êÿÿL¥8êÿÿL@êÿÿHÇ…êÿÿ HÇ…Øèÿÿ óH«H½€éÿÿ¹ Ç…àèÿÿ@ óH«¹˜ H½°ïÿÿf‰•æèÿÿf‰†éÿÿ¹ óH«H¸ (Ç…€éÿÿ@ H‰…°ïÿÿH…àèÿÿfHnÀH…€éÿÿfHnÈH…°ïÿÿflÁH‰…0êÿÿ¸@ )… êÿÿë8f „ H‹½Øèÿÿƒø?w]H…ÿtXL‰êèg …À…† HƒÃL9ãtNH‹‹ H‹3ƒø@uÉ1ÿH•Øèÿÿè . …ÀtØHP± ‹5žÂ‚ ¿ 1Àè~‹ H‹½ØèÿÿA¼ÿÿÿÿë € H‹½ØèÿÿE1äè º H‹EØdH+%( uHÄ D‰à[A\A]]ÃH« ë è;õÿf. „ UfïÀH‰åAWA‰ÏAVM‰ÆD¶ÆAUI‰ýH}°ATL‰îS‰ÓD‰ÂHƒì8dH‹%( H‰EÈ1ÀD‰E¬)E°è6« D‹E¬…À…Ú A‰Ä‹E¸ÿu°HÊ° D¶M¼L‰é¿ P‹5ºÁ‚ 1À蟊 XZ8]¼…³ D9}¸…¸ L‹m°M…ötQM…턵 L‰îL‰÷è= õÿ…À…¢ L‰ïèÍ õÿH‹EÈdH+%( …– HeØD‰à[A\A]A^A_]à „ M…ítÆL î… A¸ f D ‹5&Á‚ H 3¯ H΃ 1À¿ A¼ÿÿÿÿèò‰ ë“L ¯ A¸ ëÉL ¯ A¸ ëºL ¯ A¸ ë«L †… A¸ ëœè¿ õÿff. „ @ ó úU1ÉLâ® º ¾ H‰åAVAUL-Ю ATL‰ïHƒìdH‹%( H‰EØ1Àè=þÿÿ…À…ý E1À1É1öº L‰ïè!þÿÿ…À… 1ɺ ¾ L‰ïLs® èþýÿÿ…À…þ E1À1É1öº L‰ïèâýÿÿ…À… 1öL‰ïè°« „À„ ‹5ö¿‚ E1À¿ 1ÀL%¯ L æo L‰éL‰â迈 ¾ L‰ïèr« „À„% ‹5¸¿‚ ¿ 1ÀL‰éL ¯o A¸ L‰âè…ˆ ¾ L‰ïè8« „À…+ ‹5~¿‚ L‰éL‰â1ÀA¸ ¿ L É èKˆ ¹ º L-½ L² ¾ L‰ïèýÿÿ…À… E1À1ö¹ º L‰ïèçüÿÿ…À… Lw ¹ º L‰ï¾ èÁüÿÿ…À… E1À1ö¹ º L‰ïè¢üÿÿ…À… 1öL‰ïèpª „À„( ‹5¶¾‚ E1À¿ 1ÀL n L‰éL‰â膇 ¾ L‰ïè9ª „À„4 ‹5¾‚ ¿ 1ÀL‰éL vn A¸ L‰âèL‡ ¾ L‰ïèÿ© „À…= ‹5E¾‚ L‰éL‰â1ÀA¸ ¿ L ¬ è‡ L-¡¬ 1ÒL£¬ ¹ ¾ L‰ïèÐûÿÿ…À…3 E1À1Ò1ö¹ L‰ïè´ûÿÿ…À…7 1Ò¹ ¾ L‰ïLW¬ è‘ûÿÿ…À…4 E1À1Ò1ö¹ L‰ïèuûÿÿ…À…8 1öL‰ïèC© „À…F ‹5‰½‚ E1À¿ 1ÀL Ý« L‰éL‰âèY† ¾ L‰ïè © „À…T ‹5R½‚ ¿ 1ÀL‰éL ¦« A¸ L‰âè † ¾ L‰ïèÒ¨ „À…_ ‹5½‚ L‰éL‰â1ÀA¸ ¿ L c« èå… L« 1Ò¹ ¾ L‰ÇM‰Åè§úÿÿ…À…Y E1À1Ò1ö¹ L‰ïè‹úÿÿ…À…] 1ÒM‰è¹ ¾ L‰ïèlúÿÿ…À…^ E1À1Ò1ö¹ L‰ïèPúÿÿ…À…b 1öL‰ïè ¨ „À…p ‹5d¼‚ E1À¿ 1ÀL ¸ª L‰éL‰âè4… ¾ L‰ïèç§ „À…~ ‹5-¼‚ ¿ 1ÀL‰éL ª A¸ L‰âèú„ ¾ L‰ïè§ „À…‰ ‹5ó»‚ L‰éL‰â1ÀA¸ ¿ L >ª èÀ„ ¹ º L-=ª L'ª ¾ L‰ïè{ùÿÿ…À…| E1À1ö¹ º L‰ïè\ùÿÿ…À…} Lì© ¹ º L‰ï¾ è6ùÿÿ…À…w E1À1ö¹ º L‰ïèùÿÿ…À…x 1öL‰ïèå¦ „À„É ‹5+»‚ E1À¿ 1ÀL "k L‰éL‰âèûƒ ¾ L‰ï讦 „À„O ‹5ôº‚ ¿ 1ÀL‰éL ëj A¸ L‰âèÁƒ ¾ L‰ïèt¦ „À…› ‹5ºº‚ L‰éL‰â1ÀA¸ ¿ L © 臃 L&© 1ɺ ¾ L‰ÇM‰ÅèIøÿÿ…À…• E1À1É1öº L‰ïè-øÿÿ…À…¹ 1ÉM‰èº ¾ L‰ïèøÿÿ…À…z E1À1É1öº L‰ïèò÷ÿÿ…À…ž 1öL‰ïèÀ¥ „À„¬ ‹5º‚ E1À¿ 1ÀL ýi L‰éL‰âèÖ‚ ¾ L‰ï艥 „À„ý ‹5Ϲ‚ ¿ 1ÀL‰éL Æi A¸ L‰â蜂 ¾ L‰ïèO¥ „À…~ ‹5•¹‚ L‰éL‰â1ÀA¸ ¿ L ৠèb‚ L¨ 1ɺ ¾ L‰ÇM‰Åè$÷ÿÿ…À…» E1À1É1öº L‰ïè÷ÿÿ…À…¿ 1ÉM‰èº ¾ L‰ïèéöÿÿ…À…À E1À1É1öº L‰ïèÍöÿÿ…À…Ä 1öL‰ï蛤 „À„ ‹5Ḃ E1À¿ 1ÀL Øh L‰éL‰âè± ¾ L‰ïèd¤ „À„› ‹5ª¸‚ ¿ 1ÀL‰éL ¡h A¸ L‰âèw ¾ L‰ïè*¤ „À…ç ‹5p¸‚ L‰éL‰â1ÀA¸ ¿ L »¦ è= LQß 1É1Ò¾ L‰ÇM‰Åèöÿÿ…À…ä E1À1É1Ò1öL‰ïèéõÿÿ…À…ë 1É1ÒLß ¾ L‰ïèÉõÿÿ…À…ë E1À1É1Ò1öL‰ïè°õÿÿ…À…7 1öL‰ïè~£ „À…à ‹5Ä·‚ E1À¿ 1ÀL ¦ L‰éL‰â蔀 ¾ L‰ïèG£ „À…S ‹5·‚ ¿ 1ÀL‰éL ᥠA¸ L‰âèZ€ ¾ L‰ïè £ „À…Ô ‹5S·‚ L‰éL‰â1ÀA¸ ¿ L ž¥ è € LÛ¥ 1É1Ò¾ L‰ÇM‰Åèåôÿÿ…À… E1À1É1Ò1öL‰ïèÌôÿÿ…À… 1É1ÒM‰è¾ L‰ïè°ôÿÿ…À…! E1À1É1Ò1öL‰ïè—ôÿÿ…À…( 1öL‰ïèe¢ „À…6 ‹5«¶‚ E1À¿ 1ÀL ÿ¤ L‰éL‰âè{ ¾ L‰ïè.¢ „À…D ‹5t¶‚ ¿ 1ÀL‰éL Ȥ A¸ L‰âèA ¾ L‰ïèô¡ „À…o ‹5:¶‚ L‰éL‰â1ÀA¸ ¿ L …¤ è Lˤ 1É1Ò¾ L‰ÇM‰ÅèÌóÿÿ…À… E1À1É1Ò1öL‰ïè³óÿÿ…À…s 1É1ÒM‰è¾ L‰ïè—óÿÿ…À…7 E1À1É1Ò1öL‰ïè~óÿÿ…À…ÿ 1öL‰ïèL¡ „À…L ‹5’µ‚ E1À¿ 1ÀL æ£ L‰éL‰âèb~ ¾ L‰ïè¡ „À…Z ‹5[µ‚ ¿ 1ÀL‰éL ¯£ A¸ L‰âè(~ ¾ L‰ïèÛ „À…e ‹5!µ‚ L‰éL‰â1ÀA¸ ¿ L l£ èî} L¼£ 1É1Ò¾ L‰ÇM‰Åè³òÿÿ…À…b E1À1É1Ò1öL‰ïèšòÿÿ…À…i 1É1ÒM‰è¾ L‰ïè~òÿÿ…À…m E1À1É1Ò1öL‰ïèeòÿÿ…À…t 1öL‰ïè3 „À…‚ ‹5y´‚ E1À¿ 1ÀL Í¢ L‰éL‰âèI} ¾ L‰ïèüŸ „À… ‹5B´‚ ¿ 1ÀL‰éL –¢ A¸ L‰âè} ¾ L‰ïèŸ „À…› ‹5´‚ L‰éL‰â1ÀA¸ ¿ L S¢ èÕ| L®¢ 1É1Ò¾ L‰ÇM‰Åèšñÿÿ…À…˜ E1À1É1Ò1öL‰ïèñÿÿ…À…Ÿ 1É1ÒM‰è¾ L‰ïèeñÿÿ…À…£ E1À1É1Ò1öL‰ïèLñÿÿA‰Æ…À…§ 1öL‰ïèŸ „À…µ ‹5]³‚ E1À¿ 1ÀL ±¡ L‰éL‰âè-| ¾ L‰ïèàž „À…à ‹5&³‚ ¿ 1ÀL‰éL z¡ A¸ L‰âèó{ ¾ L‰ï覞 „À…Î ‹5첂 L‰éL‰â1ÀL B¡ A¸ ¿ è¹{ H‹EØdH+%( …Û HƒÄD‰ðA\A]A^]ÃL ©¹ A¸‰ H « HFu @ ‹5†²‚ ¿ 1ÀA¾ÿÿÿÿè`{ ë¥f D L j¹ A¸5 H l Hu ëà L J¹ A¸6 H L Hçt ë£ L *¹ A¸7 H , HÇt ëƒ L ¹ A¸8 H H§t é`ÿÿÿ‹5求 L-óŸ L%Žt A¸% L L‰éL‰â¿ è§z L ¹¸ A¸9 f. „ L‰éL‰âé ÿÿÿ‹5“±‚ L- Ÿ L%;t A¸% L ÌŸ L‰éL‰â¿ èTz L f¸ A¸: 뵋5S±‚ L-`Ÿ 1ÀL%ùs L Ÿ A¸% L‰éL‰â¿ èz L $¸ A¸; épÿÿÿL ¸ A¸? H Ÿ H¯s éhþÿÿL ò· A¸@ H ôž Hs éHþÿÿL Ò· A¸A H Ôž Hos é(þÿÿL ²· A¸B H ´ž HOs éþÿÿ‹5Ž°‚ L-›ž L%6s A¸% L Çž L‰éL‰â¿ èOy L a· A¸C éþÿÿ‹5K°‚ L-Xž L%ór A¸% L „ž L‰éL‰â¿ è y L · A¸D éjþÿÿ‹5°‚ L-ž 1ÀL%®r L Ež A¸% L‰éL‰â¿ èÇx L Ù¶ A¸E é%þÿÿL Ƕ A¸H H É Hdr é ýÿÿL §¶ A¸I H © HDr éýüÿÿL ‡¶ A¸J H ‰ H$r éÝüÿÿL g¶ A¸K H i Hr é½üÿÿ‹5C¯‚ L-P 1ÀL%éq L € A¸% L‰éL‰â¿ èx L ¶ A¸L é`ýÿÿ‹5þ®‚ L- 1ÀL%¤q L ; A¸% L‰éL‰â¿ è½w L ϵ A¸M éýÿÿ‹5¹®‚ L-Æœ 1ÀL%_q L öœ A¸% L‰éL‰â¿ èxw L Šµ A¸N éÖüÿÿL xµ A¸Q H zœ Hq éÎûÿÿL Xµ A¸R H Zœ Hõp é®ûÿÿL 8µ A¸S H :œ HÕp éŽûÿÿL µ A¸T H œ Hµp énûÿÿ‹5ô‚ L-œ 1ÀL%šp L 1œ A¸% L‰éL‰â¿ è³v L Å´ A¸U éüÿÿ‹5¯‚ L-¼› 1ÀL%Up L ì› A¸% L‰éL‰â¿ ènv L €´ A¸V éÌûÿÿ‹5j‚ L-w› 1ÀL%p L §› A¸% L‰éL‰â¿ è)v L ;´ A¸W é‡ûÿÿL )´ A¸Z H +› HÆo éúÿÿL ´ A¸[ H › H¦o é_úÿÿL é³ A¸\ H ëš H†o é?úÿÿL ɳ A¸] H Ëš Hfo é úÿÿ‹5¥¬‚ L-²š L%Mo A¸% L Þš L‰éL‰â¿ èfu L x³ A¸_ éÄúÿÿ‹5b¬‚ L-oš L% o A¸% L ›š L‰éL‰â¿ è#u L 5³ A¸^ éúÿÿ‹5 ¬‚ L-,š 1ÀL%Ån L \š A¸% L‰éL‰â¿ èÞt L ð² A¸` é<úÿÿL Þ² A¸d H à™ H{n é4ùÿÿL ¾² A¸f H À™ H[n éùÿÿL ž² A¸e H ™ H;n éôøÿÿL ~² A¸g H €™ Hn éÔøÿÿ‹5Z«‚ L-g™ L%n A¸% L “™ L‰éL‰â¿ èt L -² A¸h éyùÿÿ‹5«‚ L-$™ 1ÀL%½m L T™ A¸% L‰éL‰â¿ èÖs L è± A¸j é4ùÿÿ‹5Òª‚ L-ߘ L%zm A¸% L ™ L‰éL‰â¿ è“s L ¥± A¸i éñøÿÿL “± A¸m H •˜ H0m éé÷ÿÿL s± A¸n H u˜ Hm éÉ÷ÿÿL S± A¸o H U˜ Hðl é©÷ÿÿL 3± A¸p H 5˜ HÐl é‰÷ÿÿ‹5ª‚ L- ˜ L%·l A¸% L H˜ L‰éL‰â¿ èÐr L â° A¸r é.øÿÿ‹5Ì©‚ L-Ù— L%tl A¸% L ˜ L‰éL‰â¿ èr L Ÿ° A¸q éë÷ÿÿ‹5‰©‚ L-–— 1ÀL%/l L Æ— A¸% L‰éL‰â¿ èHr L Z° A¸s é¦÷ÿÿL H° A¸v H J— Håk éžöÿÿL (° A¸w H *— HÅk é~öÿÿL ° A¸x H — H¥k é^öÿÿ‹5䨂 L-ñ– 1ÀL%Šk L !— A¸% L‰éL‰â¿ è£q L µ¯ A¸z é÷ÿÿL £¯ A¸y H ¥– H@k éùõÿÿ‹5¨‚ L-Œ– 1ÀL%%k L ¼– A¸% L‰éL‰â¿ è>q L P¯ A¸| éœöÿÿ‹5:¨‚ L-G– 1ÀL%àj L w– A¸% L‰éL‰â¿ èùp L ¯ A¸{ éWöÿÿL ù® A¸~ H û• H–j éOõÿÿL Ù® A¸ H Û• Hvj é/õÿÿL ¹® A¸€ H »• HVj éõÿÿL ™® A¸ H ›• H6j éïôÿÿ‹5u§‚ L-‚• 1ÀL%j L ²• A¸% L‰éL‰â¿ è4p L F® A¸‚ é’õÿÿ‹50§‚ L-=• 1ÀL%Öi L m• A¸% L‰éL‰â¿ èïo L ® A¸ƒ éMõÿÿL ï A¸† H ñ” HŒi éEôÿÿ‹5˦‚ L-Ø” 1ÀL%qi L • A¸% L‰éL‰â¿ èŠo L œ A¸„ éèôÿÿL Š A¸ˆ H Œ” H'i éàóÿÿL j A¸‡ H l” Hi éÀóÿÿ‹5F¦‚ L-S” 1ÀL%ìh L ƒ” A¸% L‰éL‰â¿ èo L A¸Š écôÿÿ‹5¦‚ L-” 1ÀL%§h L >” A¸% L‰éL‰â¿ èÀn L Ò¬ A¸‹ é ôÿÿ‹5¼¥‚ L-É“ 1ÀL%bh L ù“ A¸% L‰éL‰â¿ è{n L ¬ A¸Œ éÙóÿÿL {¬ A¸ H }“ Hh éÑòÿÿL [¬ A¸ H ]“ Høg é±òÿÿL ;¬ A¸‘ H =“ HØg é‘òÿÿL ¬ A¸’ H “ H¸g éqòÿÿ‹5÷¤‚ L-“ 1ÀL%g L 4“ A¸% L‰éL‰â¿ è¶m L È« A¸“ éóÿÿ‹5²¤‚ L-¿’ 1ÀL%Xg L ï’ A¸% L‰éL‰â¿ èqm L ƒ« A¸” éÏòÿÿ‹5m¤‚ L-z’ 1ÀL%g L ª’ A¸% L‰éL‰â¿ è,m L >« A¸• éŠòÿÿL ,« A¸˜ H .’ HÉf é‚ñÿÿL « A¸™ H ’ H©f ébñÿÿL ìª A¸š H î‘ H‰f éBñÿÿL ̪ A¸› H Α Hif é"ñÿÿ‹5¨£‚ L-µ‘ 1ÀL%Nf L å‘ A¸% L‰éL‰â¿ ègl L yª A¸œ éÅñÿÿ‹5c£‚ L-p‘ 1ÀL% f L ‘ A¸% L‰éL‰â¿ è"l L 4ª A¸ é€ñÿÿ‹5 £‚ L-+‘ 1ÀL%Äe L [‘ A¸% L‰éL‰â¿ èÝk L ï© A¸ž é;ñÿÿèÖîôÿf D ó úUE1À1É1Ò¿ H‰åAUL-^« ATL‰îSHƒìdH‹%( H‰EØ1ÀèÕ õÿ…À…í èHõÿ‰ÇèAû I‰ÄH…À„ç H‰Çè- Aƒ|$… 1öL‰çèzÄ ‰Ãèõÿ9Ã…( 1öL‰çè H…À„e 1öL‰çè L‰îH‰Çèàýôÿ…À…H A‹$ƒø…û L‰çèÍà è¡Â I‰ÄH…À„v H‰Çèª Aƒ|$…Þ 1öL‰çè÷à ƒøÿ…Û 1öL‰çè™Á H…À„ 1öL‰çè†Á H5¹W H‰Çè_ýôÿA‰Å…À…Ü A‹$ƒø…§ L‰çèIà H‹EØdH+%( … HƒÄD‰è[A\A]]Ãf D L u A¸$ ‹5F¡‚ H 8 Hîc 1À¿ A½ÿÿÿÿèj ë¡L F A¸% ëÉL ˆ A¸* ë¹L A¸4 ë©L A¸5 ë™L Ї A¸9 ë‰L A¸' évÿÿÿf D L è A¸6 é^ÿÿÿf D L { A¸ éFÿÿÿL — A¸ é4ÿÿÿL … A¸0 é"ÿÿÿèeìôÿ D ó úUE1À1É1ÒH5ø¨ ¿ H‰åAUATHƒìdH‹%( H‰Eè1Àèiþôÿ…Àueèàõÿ‰ÇèÙø I‰ÄH…À„” H‰ÇèÅþ 1ÉHœ 1ÿL‰æèÒç A‰Å…ÀucL‰çèÁ H‹EèdH+%( ujHƒÄD‰èA\A]]à € L ›Ž A¸^ ‹5±Ÿ‚ H £Ž HYb 1À¿ A½ÿÿÿÿè}h ë¨ L ÃŽ A¸g ëÆL ‚Ž A¸c ë·èeëôÿ D ó úUH‰åAVAUATHƒìdH‹%( H‰EØ1ÀHƒ~…Ü L‹nI‰ôèèõÿH˜I9Å…| L5Á§ I|$L‰öèÉúôÿ…À…Q L‰çèùþ I‰ÄH…À„^ ƒx…à 1öH‰ÇèüÀ A‰Åè‘õÿA9Å…è 1öL‰çè–¾ H…À„õ 1öL‰ç胾 L‰öH‰Çè`úôÿA‰Å…À…Õ A‹$ƒø…¸ L‰çèJÀ H‹EØdH+%( …ð HƒÄD‰èA\A]A^]Ãf D ‹5Vž‚ L o A¸G H ; Hñ` ¿ A½ÿÿÿÿèg ë¥ D L = A¸N ‹5ž‚ H H¹` 1À¿ A½ÿÿÿÿèÝf éhÿÿÿ „ L A¸O ë¾L À„ A¸T ë®L ðŒ A¸Q ëžL àŒ A¸I ëŽL ÇŒ A¸H é|ÿÿÿL ˜Œ A¸L éjÿÿÿèxéôÿ „ ó úUH‰åAUATHƒìdH‹%( H‰Eè1Àè õÿA‰ÄèõÿH}àE‰àH‘Œ ‰Á¾ 1Àèúôÿ…ÀˆM H‹}à1É1Ò1öè!ú H‹}àI‰ÄèeåôÿM…ä„‘ ‹úœ‚ …À~H‹5{g‚ L‰çè£ú 1öL‰çèþ …À…6 Aƒ|$‹5Éœ‚ …º …ö~H‹5Dg‚ L‰çèlú 1öL‰çèâý …À… E‹l$‹5“œ‚ E…í… …ö~H‹5 g‚ L‰çè3ú 1öL‰çè©ý …Àt-L‰çè'¾ H‹EèdH+%( …î HƒÄD‰èA\A]]à D ‹56œ‚ L Œ A¸ H ‹ HÑ^ ¿ A½ÿÿÿÿè÷d ë¨L ³‹ A¸‚ H îŠ H¤^ ¿ 1ÀèÎd A½ÿÿÿÿévÿÿÿL -‹ A¸s ‹5Ä›‚ H ¶Š Hl^ 1À¿ A½ÿÿÿÿèd é>ÿÿÿL 1‹ A¸ ëÆL "‹ A¸‡ ë·L A‹ A¸Š ésÿÿÿL ㊠A¸y ë–èWçôÿ € ó úUH‰åAWAVAUATSHì Hƒ $ Hì¸ fodŸ ºX dH‹%( H‰EÈ1ÀL½Àïÿÿf‰•ÔïÿÿL‰ÿ)…ÀïÿÿÇ…ÐïÿÿXXXXè©ãôÿ…Àˆ› ‰ÇLpïÿÿèÓäôÿ‹5Ñš‚ L‰ù1ÀH?‹ ¿ è§c fïÉ1ɺÿÿÿÿ1öL‰ïL‰½pïÿÿxïÿÿˆïÿÿ˜ïÿÿ¨ïÿÿè¯z L ‹ A¸* I‰ÄH= ðÿÿ‡3 èN’ I‰„$([ H…À„¥ ¾ L‰çèpÄ ¾ L‰çècÄ ¾ L‰çèVÄ IƒD$ ‹•€ïÿÿL‰çI‹´$([ ¹ èõô …À…½ I‹¼$([ è‘ L‰çèè} è‚¥ I‰ÄH…À„× fïÒL‰ï1ɺÿÿÿÿ1ö•˜ïÿÿL‰½pïÿÿÇ…˜ïÿÿ •xïÿÿ•ˆïÿÿ•¨ïÿÿèÅy L Š A¸I I‰ÅH= ðÿÿ‡) èt£ Iƒ½ø „– I‹}Xº H5Œ è‘ãôÿ…À„É A‹EdE1ö1Û…À~R @ D‰öL‰çèÆ „À„5 I‹…ø ‹5 ™‚ D‰ñH Š ¿ AƒÆHØHƒÃ D‹D‹@1Àèàa E9ud²H…Pïÿÿ1ÛH‰…(ïÿÿé0 D ‰ÞL‰çè¬ H‹½(ïÿÿ1Ò‰ÆèVŸ ‹…Pïÿÿ‰ÞL‰çD‹µTïÿÿ‰…0ïÿÿ‹…Xïÿÿ‰…<ïÿÿ‹…\ïÿÿ‰…8ïÿÿ‹…hïÿÿ‰…@ïÿÿ‹…lïÿÿ‰…Hïÿÿè´« ;…Hïÿÿ…ý I‹•ø ‰ÞL‰çH‰•Hïÿÿè« H‹•Hïÿÿ‹@ïÿÿH˜H@9L‚…P I‹•ø ‰ÞL‰çH‰•Hïÿÿè[« H‹•Hïÿÿ‹<ïÿÿH˜H@9 ‚…4 I‹•ø ‰ÞL‰çH‰•Hïÿÿè'« H‹•Hïÿÿ‹8ïÿÿH˜H@9L‚… Aƒþÿ…% ƒ½0ïÿÿÿ…0 ƒÃL‰çè2« 9ÃŒÅþÿÿH…Pïÿÿ1ÛH‰…(ïÿÿé ‰ÞL‰çèÁª H‹½(ïÿÿ1Ò‰Æè ‹…Pïÿÿ‰ÞL‰ç‹•hïÿÿI‹ø ‰…0ïÿÿ‹…Xïÿÿ‰•@ïÿÿD‹µTïÿÿ‰…<ïÿÿ‹…\ïÿÿH‰Hïÿÿ‰…8ïÿÿèbª H‹Hïÿÿ‹•@ïÿÿH˜H@9T…ø I‹•ø ‰ÞL‰çH‰•Hïÿÿè-ª H‹•Hïÿÿ‹<ïÿÿH˜H@9 ‚…Ö I‹•ø ‰ÞL‰çH‰•Hïÿÿèù© H‹•Hïÿÿ‹8ïÿÿH˜H@9L‚…³ Aƒþÿ…» ƒ½0ïÿÿÿ…À ƒÃL‰çèª 9ÃŒçþÿÿH…Pïÿÿ1ÛH‰… ïÿÿéü f‰ÞL‰çè‘© H‹½ ïÿÿ1Ò‰ÆèÖš ‹…Pïÿÿ‰ÞL‰ç‹XïÿÿI‹•ø ‰…(ïÿÿ‹…\ïÿÿ‰<ïÿÿD‹µTïÿÿ‰…Hïÿÿ‹…hïÿÿH‰•@ïÿÿ‰…0ïÿÿ‹…lïÿÿ‰…8ïÿÿè&© H‹•@ïÿÿ‹<ïÿÿH˜H@; ‚…² I‹•ø ‰ÞL‰çH‰•@ïÿÿèò¨ H‹•@ïÿÿ‹HïÿÿH˜H@;L‚…k Aƒþÿ…O ƒ½0ïÿÿÿ…0 ƒ½8ïÿÿÿ… ƒ½(ïÿÿÿ…ò ƒÃL‰çè㨠9ÃŒöþÿÿH…Pïÿÿ1ÛH‰… ïÿÿéÒ ‰ÞL‰çèr¨ H‹½ ïÿÿ1Ò‰Æè×– ‹…Pïÿÿ‰ÞL‰ç‹XïÿÿI‹•ø ‰…@ïÿÿ‹…\ïÿÿ‰(ïÿÿD‹µTïÿÿ‰…Hïÿÿ‹…hïÿÿH‰•0ïÿÿ‰…<ïÿÿ‹…lïÿÿ‰…8ïÿÿè¨ H‹•0ïÿÿ‹(ïÿÿH˜H@; ‚…Î Aƒþÿ…è ƒ½Hïÿÿÿ…É ƒ½<ïÿÿÿ…“ ƒ½8ïÿÿÿ…t ƒ½@ïÿÿÿ…Æ ƒÃL‰çèì§ 9ÃŒ ÿÿÿH…Pïÿÿ1ÛH‰…(ïÿÿé» ‰ÞL‰çè{§ H‹½(ïÿÿ1Ò‰ÆèЛ ‹µ\ïÿÿL‰ç‹…PïÿÿD‹µXïÿÿ‰µ@ïÿÿ‹µhïÿÿ‰…8ïÿÿ‹…Tïÿÿ‰µ0ïÿÿ‹µlïÿÿ‰…<ïÿÿ‰µHïÿÿ‰Þè § ‰Çè\ 9…<ïÿÿ… Aƒþÿ…t ƒ½@ïÿÿÿ…U ƒ½0ïÿÿÿ…6 ƒ½Hïÿÿÿ… ƒ½8ïÿÿÿ…ø ƒÃL‰çè § 9ÃŒ5ÿÿÿL‰ïE1öèdw ë8fL á‚ A¸€ ‹5N“‚ H °ƒ HöU 1À¿ A¾ÿÿÿÿè\ L‰çè„ L‰ÿèJÝôÿH‹EÈdH+%( …0 Hĸ D‰ð[A\A]A^A_]ÃfAƒÆHƒÃ E;udŒ¦ùÿÿéïùÿÿf „ M‹uXº H5¥ƒ L‰÷èøÜôÿ…Àt º H5’ƒ L‰÷èàÜôÿ…À…& º H5J… L‰÷èÄÜôÿ…Àu(1öL‰çèÁ¥ ‰Çèß“ ƒøÿ„ô Iƒ½ø …ùÿÿL ¹ A¸q éöþÿÿf D L ê‚ A¸5 ‹5.’‚ H ‚ HÖT 1À¿ A¾ÿÿÿÿèúZ éãþÿÿ D ‹5þ‘‚ H»‚ ¿ 1ÀA¾ÿÿÿÿèÑZ éºþÿÿ @ L y A¸ƒ évþÿÿf D L A¸… é^þÿÿf D L ‘ A¸‰ éFþÿÿf D L —‚ A¸‹ é.þÿÿf D L ˜‚ A¸Œ ‹5i‘‚ H Ë HT 1À¿ è;Z é þÿÿH=‰^ A¾ÿÿÿÿè”Ýôÿ‹52‘‚ 1ÀL } A¸Ó H … ¿ HÆS è÷Y éèýÿÿL A¸’ é ýÿÿL ! A¸• éŽýÿÿL 7 A¸™ é|ýÿÿL ‚ A¸› éjýÿÿL ‚ A¸œ é=ÿÿÿ‹5¦‚ L ; A¸- H û€ HAS ¿ A¾ÿÿÿÿègY éPýÿÿA¾þÿÿÿé=ýÿÿL ‚ A¸¬ éêþÿÿL ÷ A¸« éØþÿÿL Ï A¸ª éÆþÿÿL ¤ A¸© éÏüÿÿL À€ A¸¦ é½üÿÿL †€ A¸¢ é«üÿÿL ‚ A¸¹ é~þÿÿL ó A¸¸ élþÿÿèÒÛôÿL “€ A¸² épüÿÿL ¯ A¸· éCþÿÿL A¸¶ éLüÿÿL …€ A¸º é þÿÿL $‚ A¸Æ é þÿÿL ü A¸Å éûýÿÿL Ó A¸Ä ééýÿÿL ¨ A¸Ã é×ýÿÿL } A¸Â éàûÿÿL 9€ A¸À éÎûÿÿf. „ @ UI‰ø¹ H‰åAVAULµpþÿÿH½pþÿÿI‰õATL¥ ÿÿÿL‰ò¾d Hìx dH‹%( H‰EØ1ÀóH«L‰çL‰…ðþÿÿè¶Í ¾d L‰òLµpÿÿÿH˜H)ÆI<èéÊ ¾d L‰÷1ÀL‰áHm èÙ L‰æL‰ïè5êôÿ…Àu H‹UØdH+%( u?HÄx A\A]A^]Ë5QŽ‚ M‰ñ¿ 1ÀA¸ H , HéP èW ¸ÿÿÿÿë²è Úôÿff. „ ó úUH5 H¿@ H‰åSHƒìdH‹%( H‰Eè1ÀH‰}àèÊþÿÿ€Mä H‹}àH5×€ ‰Ãè´þÿÿH5Ú€ H¿ øÿÁÿÿÿH#}à ÃH¸€ H ÇH‰}àè‡þÿÿ€Mä H‹}àH5²€ ÃèqþÿÿH5¸€ öEäƒà!ƒÈZˆEäH‹}àèRþÿÿ ØH‹UèdH+%( uH‹]øÉÃèFÙôÿf D ó úUH‰åAWAVAUATE1äSH] HƒìhdH‹%( H‰EÈ1ÀèL– H=† H‰E˜è¯œ H=µu I‰Åè œ fInÍL‰ïfHnÐH‰ÆH‰EflÊ)pÿÿÿèx¦ H=/€ fHnÀE˜)E€ècœ foE€fopÿÿÿH‰E˜H‰EÀ)E )M°N‹<ãL‰þL‰ÿèM¡ „À„ E1öM9ôtJ‹4óL‰ÿè1¡ „À…´ IƒÆIƒþuÝIƒÄIƒüu¹L‰ïèq– H‹uH‰ÇèD£ H‹}˜H‰ÆI‰Äèò „À„Þ L‰çè– H‹}˜L‰îè¼¥ L‰ïH‰ÆI‰ÄèÈ „À„à L‰çLeÈèQ– H‹;HƒÃèE– L9ãuï1ÀH‹UÈdH+%( … HƒÄh[A\A]A^A_]Ãf. „ ‹5®‹‚ L 1ÀA¸ç H HGN ¿ èsT ¸ÿÿÿÿë L õ~ A¸â ‹5m‹‚ H Ï~ ¿ HN èAT ¸ÿÿÿÿékÿÿÿL ¯ö A¸í ëÉL A¸ñ ëºè$×ôÿ @ UH‰åAWI‰ÏAVAUATI‰ôS‰ÓHƒìxdH‹%( H‰EÈ1À袚 L‰çI‰Æè—š L‰÷H‰ÆI‰Åè…¤ H‰ÇI‰Äèdž 9ØukH`ÿÿÿºd L‰çH‰ÞèD— L‰þH‰ßèiæôÿA‰Ç…À…† L‰÷èø” L‰ïèð” L‰çèè” H‹EÈdH+%( …“ HeØD‰ø[A\A]A^A_]ÃL‰çA¿ÿÿÿÿèç S‹5OŠ‚ HHq PL t{ 1ÀA¸µ H š} ¿ èS XZë™ € ‹5Š‚ L c{ 1ÀA¸· H i} H¯L ¿ A¿ÿÿÿÿèÕR éZÿÿÿèÛÕôÿff. „ ó úUH=J} H‰åAUATHƒÄ€dH‹%( H‰Eè1ÀèT™ H=*} I‰ÄèE™ L‰çH‰ÆI‰Åè H‰ÇI‰Äè ƒø…¤ Hu€ºd L‰çèó• H¸1-2,4-5,H9E€tSL Ìz A¸¨ ‹5D‰‚ H ¦| HìK 1À¿ èR ¸ÿÿÿÿH‹UèdH+%( uTHƒì€A\A]]à „ fƒ}ˆ7u¦1ÀL‰ï‰…|ÿÿÿèK“ L‰çèC“ ‹…|ÿÿÿë¸f „ L [| A¸¦ éxÿÿÿè¹Ôôÿf „ ó úUH=\| H‰åAUATHƒìdH‹%( H‰Eè1Àè4˜ 1É1ÿHJ H‰ÆI‰ÄèÑ …À…‡ L‰çèÁ’ H=| è˜ 1É1ÿHØ H‰ÆI‰ÄèMÑ …À… L‰çè’ H=ë{ èЗ 1ÉHH 1ÿH‰ÆI‰ÅèÑ A‰Ä…ÀutL‰ïè^’ H‹EèdH+%( ulHƒÄD‰àA\A]]ÃL w A¸n ‹5ч‚ H 3{ HyJ 1À¿ A¼ÿÿÿÿèP ë¯ L ãv A¸v ëÆf „ L Ëv A¸~ ë®è|Óôÿff. „ ó úUH‰åATHƒìdH‹%( H‰Eè1Àfƒ~ …7 fƒ~ …ü fƒ~ … f~ uzH~è‘‚ H‰ÇI‰Äè«š ƒø… 1öL‰çèNš ƒø…š ¾ L‰çè8š = …¿ A‹$ƒø…… L‰çè/‘ 1ÀH‹UèdH+%( …Ü L‹eøÉÃfL tz A¸A ‹5ž†‚ H z HFI 1À¿ èpO ¸ÿÿÿÿë®f „ L u A¸D ëÁL $z A¸E ë±L @m A¸G ë¡L ^u A¸? ë’L öy A¸@ ëƒL çy A¸F éqÿÿÿ‹5†‚ L ÏH A¸= H dy HªH ¿ èÖN ¸ÿÿÿÿéÿÿÿè×Ñôÿ € ó úUH‰åATHƒìdH‹%( H‰Eè1Àfƒ~… €~ …V fƒ~ …' f~ u{H~èò€ H‰ÇI‰Äè ™ = …œ 1öL‰çè˜ ƒø…™ L‰çè› = …ì A‹$ƒø…‰ L‰çè“ 1ÀH‹UèdH+%( …æ L‹eøÉÃf D L üx A¸[ ‹5þ„‚ H `x H¦G 1À¿ èÐM ¸ÿÿÿÿëªf „ L ís A¸^ ëÁL „x A¸_ ë±L k A¸a ë¡‹5Ÿ„‚ L _G A¸W H ôw H:G ¿ èfM ¸ÿÿÿÿé=ÿÿÿL Hx A¸Z éZÿÿÿL x A¸` éHÿÿÿL x A¸Y é6ÿÿÿè1Ðôÿó úUH‰åAUATSHƒìdH‹%( H‰EØ1Àfƒ~…q ·F ƒèf©ûÿ…“ fƒ~ …F Lf1ÿL‰æè«~ „À„Q L‰æ¿ è–~ „À…o » ë € ƒÃƒûthL‰æ‰ßèn~ „ÀuêL ^w A¸% ‹5‹ƒ‚ ¿ H èv H.F A½ÿÿÿÿèYL H‹EØdH+%( …+ HƒÄD‰è[A\A]]à „ L‰çè¨~ H‰ÇI‰Äè– ƒø…´ 1öL‰çèe– A‰Å…À…Ò » ë „ ƒÃƒûtHsÿL‰çè8– 9ØtéL v A¸, ‹5Ú‚‚ H <v H‚E 1À¿ A½ÿÿÿÿè¦K éHÿÿÿL‰çè é:ÿÿÿL Àq A¸ ë¸L XE A¸ éõþÿÿL Fv A¸" éãþÿÿL q A¸( ë…L [v A¸ ésÿÿÿL v A¸# éaÿÿÿL v A¸* éOÿÿÿè&Îôÿf D ó úUH èj º H5”u H‰åAUATL%€u L‰çHƒìdH‹%( H‰Eè1Àè¿öÿÿ…Àt#H‹UèdH+%( …¾ HƒÄA\A]]Ãf D H Âu º H5ºu H=·u èyöÿÿ…ÀuºH «u º H5¦u H=¦u èVöÿÿ…Àu—L-{ º L‰çL‰éL‰îè8öÿÿ…À…uÿÿÿL‰éº L‰æL‰ïè öÿÿ…À…ZÿÿÿH‹EèdH+%( u HƒÄL‰éL‰îL‰ïA\º A]]éêõÿÿèÍôÿ D ó úUH=˜z H‰åAVAUATHƒìxdH‹%( H‰EØ1Àè‚ H…À„‚ I‰ÄHµpÿÿÿºd H‰ÇèC L‰çè ‹ fƒ½pÿÿÿ1L Ñt A¸• tL @ ‹5Ž€‚ H ðs H6C 1À¿ è`I ¸ÿÿÿÿH‹UØdH+%( …Š HƒÄxA\A]A^]à @ H=Œt èë I‰ÄH…Àt9Hµpÿÿÿºd H‰Çè°Œ L‰çèzŠ L Ft ½pÿÿÿ1,5 A¸– …kÿÿÿL-”q L‰ïè› I‰ÄH…Àt2Lµpÿÿÿºd H‰ÇL‰öè]Œ L‰çè'Š L‰îL‰÷èzÛôÿ…À…Ò H=ús èU I‰ÄH…Àt9Hµpÿÿÿºd H‰ÇèŒ L‰çèä‰ L °s ½pÿÿÿ2-5 A¸˜ …ÕþÿÿL-±s L‰ïè I‰ÄH…Àtgºd HµpÿÿÿH‰ÇèÊ‹ L‰ç蔉 H¸10,24,35H3…xÿÿÿHº1,3-6,8-H3•pÿÿÿH ÐtL 9s A¸™ éiþÿÿf „ }€-37 uÜL‰ï莎 I‰ÄH…Àt`ºd HµpÿÿÿH‰ÇèS‹ L‰çè ‰ H¸10,24,35H3…xÿÿÿHº1,3-6,8-H3•pÿÿÿH ÐtL Âr A¸š éòýÿÿf}€-37 uãH=×r èŽ I‰ÄH…Àtsºd HµpÿÿÿH‰Çèߊ L‰ç詈 H¸20,22-30H3…xÿÿÿHº1-10,12-H3•pÿÿÿH ÐtL Nr A¸› é~ýÿÿf D }€,32-ußf}„40u×€}† uÑ1Àé~ýÿÿf „ L r A¸— é>ýÿÿèÉÉôÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1Àƒ~uOƒ~u{Hƒ~…¤ Hƒ~d…¨ H~ È …© H~(, …ª 1ÀH‹UødH+%( …¤ ÉË5N}‚ L q A¸H H Zr Hé? ¿ èF ¸ÿÿÿÿë¹L Hr A¸I ‹5}‚ H (r H·? 1À¿ èáE ¸ÿÿÿÿë…L !r A¸J ëÊL ³@ A¸K ë»L r A¸L ë¬L r A¸M ëè©Èôÿf „ ó úU¹. H‰åHì€ dH‹%( H‰Eø1ÀL…€þÿÿHƒ~L‰ÇóH«…õ H‹FH…ÀtlHƒ~ „¡ Hƒ~0 „î Hƒ~@ „ L q A¸$ ‹5,|‚ H Eq HÔ> 1À¿ èþD ¸ÿÿÿÿH‹UødH+%( …ñ Éà @ Hƒ~uHƒ~ „ Hƒ~0„ Hƒ~@„¥ L ,q A¸% ë‹f „ Hƒ~(…TÿÿÿHƒøuÁHƒ~u¯ „ Hƒ~ „ Hƒ~0„ê Hƒ~@„Ï L ßp A¸& é/ÿÿÿ D Hƒ~8…ÿÿÿHƒøt¨Hƒ~ …^ÿÿÿëzf. „ Hƒ~H…êþÿÿëÖHƒ~H…PÿÿÿHƒøu‚Hƒ~…wÿÿÿL‰ÇèŸ ƒ½€þÿÿ…É €½ˆþÿÿ „Î ƒ½¸þÿÿ… 1ÀéÈþÿÿHƒ~8…óþÿÿë¬ @ Hƒ~(…×þÿÿHƒø…&ÿÿÿë—f „ Hƒ~H…&ÿÿÿëŒ Hƒ~8… ÿÿÿéyÿÿÿHƒ~(…ðþÿÿéiÿÿÿ‹5nz‚ L ‡i A¸# H zo H = ¿ è5C ¸ÿÿÿÿé2þÿÿL «o A¸. éûýÿÿL }o A¸, ééýÿÿL {o A¸- é×ýÿÿè Æôÿó úU¹. HOýÿÿH‰åHì€ dH‹%( H‰Eø1ÀH½€þÿÿHµ€þÿÿóH«1ÿÆ…ˆþÿÿÇ…€þÿÿ Ç…¸þÿÿ èƒÃ …ÀuH‹UødH+%( u6ÉË5Œy‚ L Ak 1ÀA¸; H –n H%< ¿ èQB ¸ÿÿÿÿë»èUÅôÿ D ó úUH‰åHƒìdH‹%( H‰Eø¸ï¾ÞH9FuHƒ~ uG1ÀH‹UødH+%( uEÉÃL û; A¸g ‹5y‚ H n H«; 1À¿ èÕA ¸ÿÿÿÿë»L ¢; A¸h ëÊèÊÄôÿf. „ ó úU¹ º ¾ L åúÿÿ1ÿH‰åHƒì8fot dH‹%( H‰Eø1Àj LEÐHÇEà, )EÐè>à ZY…ÀuH‹UødH+%( u6ÉË5Ux‚ L j 1ÀA¸Y H _m Hî: ¿ èA ¸ÿÿÿÿë»è Äôÿff. „ ó úUE1À1Ò1ÿH þÿÿ¾ï¾ÞH‰åHƒìdH‹%( H‰Eø1Àè à …ÀuH‹UødH+%( u6ÉË5Æw‚ L {i 1ÀA¸n H Ðl H_: ¿ è‹@ ¸ÿÿÿÿë»èÃôÿf. „ D ó úUH‰åAVAUATHìX dH‹%( H‰EØ1ÀèGo H…À„œ L‹ º ¾ I‰ÅL‰çè5® …À… 1Ò1ÉL‰æA¸{ L‰ïèæ» I‹¼$P èl¿ôÿH=Fm è»ôÿ1ÿH7 L‰æI‰„$P èGÑ …À…ï H‹øu 1ÿH L‰æI‰„$H èÿÑ …À…× L‰çLµþÿÿè¹ H1 L‰æL‰÷H‰EÐè’Ò …À…º H=Êl è-† L‰æHä L‰÷I‰„$ èDÓ A‰Ä…À…˜ L‰ïèñm H‹EØdH+%( …› HÄX D‰àA\A]A^]à @ L Kl A¸Z ‹5v‚ H l H¾8 1À¿ A¼ÿÿÿÿèâ> ëŸL Ñg A¸b ëÉL ég A¸g ë¹L h A¸l ë©L h A¸q ëšL «k A¸V ë‹èžÁôÿff. „ ó úUH~H‰åATSH‰óHƒìdH‹%( H‰Eè1ÀèÖp Hƒ{{…ú Hƒ{u|H‰ÇI‰ÄèÞˆ ƒø… 1öL‰çèˆ ƒø… ¾ L‰çèkˆ ƒø…— ¾ L‰çèUˆ ƒø…‘ L‰çè[ 1ÀH‹UèdH+%( …’ HƒÄ[A\]à L œ7 A¸G ‹5Æt‚ H Ðj Hn7 1À¿ è˜= ¸ÿÿÿÿëªL æj A¸H ëÉL Öj A¸I ë¹L Æj A¸J ë©L ¶j A¸K ë™L ˜i A¸F ëŠèMÀôÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ~{u+Hƒ~uVò/s f.Fz{uy1ÀH‹UødH+%( uwÉË5ñs‚ L $i A¸# H îi HŒ6 ¿ è¸< ¸ÿÿÿÿë½L øh A¸$ ‹5²s‚ H ¼i HZ6 1À¿ è„< ¸ÿÿÿÿë‰L ñh A¸% ëÊèy¿ôÿf „ ó úUH‰åHƒìdH‹%( H‰Uø1ÒHƒ~{u/Hƒ~u\H‰øH~H‹°@ èôÎôÿ…ÀuTH‹UødH+%( uTÉÃL Vh A¸6 ‹5s‚ H i H¸5 1À¿ èâ; ¸ÿÿÿÿë»L "h A¸7 ëÊL 7 A¸8 ë»èȾôÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ~{u0Hƒ~ …‹ H~H5Éh èCÎôÿ…ÀuCH‹UødH+%( uwÉË5lr‚ L Ÿg A¸ H ih H5 ¿ è3; ¸ÿÿÿÿë½L h A¸ ‹5-r‚ H 7h HÕ4 1À¿ èÿ: ¸ÿÿÿÿë‰L ?g A¸ ëÊèô½ôÿ @ ó úUH‰åAWAVAUATSHì dH‹%( H‰EÈ1Àè¤4 H…À„£ H5nY H‰ÇI‰Åè u A‰Ä…À…> M‹u‹5˜q‚ fïÀH•! H2d ¿ IƒN0H‰…ÿÿÿ1À)…ðþÿÿ)…Ðþÿÿ)…àþÿÿ)… ÿÿÿÇ…øþÿÿÿÿÿÿHÇ…ÿÿÿ è): HµÐþÿÿL‰ïH‰µÈþÿÿèÃ[ H‹µÈþÿÿ…À‰Ãˆš L½ÿÿÿE1À1ÉL‰ïL‰úè‹l ‰Ã…Àˆñ A€N9L‰ïè$k ‰Ã…Àˆú L‰ïèÂo ‹5Ðp‚ ƒø…s A‹½ 1Ò1öèóÏôÿL‰ù1Ò1öL‰÷è~¢ L‹…ÿÿÿL‹ ÿÿÿM9È„E ‹5‹p‚ ¿ H ³B 1ÀHpg è]9 L‰ïèh D A¼ÿÿÿÿè53 I‰ÅH…À„= H5üW H‰Çèšs …À… M‹}‹5,p‚ Hc 1À¿ IƒO0è 9 èËÕôÿºÿÿÿÿ¿ÿÿÿÿ‰ÆèÚÊ I‰ÆH…À„€ L‰ÿH‰ÆèÃï L‰÷‰Ã裑 …Û… I‹}èÈÌ …À…ª Hÿÿÿ1Ò1öL‰ÿ臡 L‹…ÿÿÿL‹ ÿÿÿM9È„¶ ‹5”o‚ ¿ H ¼A 1ÀHyf èf8 L‰ïèg f D A¼ÿÿÿÿè=2 I‰ÅH…À„ H5W H‰Çè¢r …À…ª M‹u‹54o‚ HQb 1À¿ IƒN0è8 èÓÔôÿºÿÿÿÿ¿ÿÿÿÿ‰ÆèâÉ I‰ÇH…À„¸ A€N8H‰ÆL‰÷èÆî ‰Ã…À…4 L‰ÿèž L‰÷èÌË …À…> I‹}è»Ë …À…Õ Hÿÿÿ1Ò1öL‰÷èz L‹…ÿÿÿL‹ ÿÿÿM9È„y ‹5‡n‚ ¿ H ¯@ 1ÀHle èY7 L‰ïèf »ÿÿÿÿAƒÄAƒäýA¼ÿÿÿÿDDãè$1 I‰ÅH…À„d H5ëU H‰Çè‰q …À…a M‹u‹5n‚ Ha 1À¿ IƒN0èï6 H=~g è¢} I‰ÇH…À„ A€N8ºÿÿÿÿH‰ÆL‰÷è"í ‰Ã…À„P ‹5Æm‚ ƒøót"1ÀH a ¿ èš6 ƒûþ…î ‹5Ÿm‚ H8d ¿ 1Àèx6 ¸þÿÿÿAƒÄAƒäýA¼ÿÿÿÿDDàèL0 I‰ÅH…À„¼ H5U H‰Çè±p …À…Y M‹}‹5Cm‚ H¸` 1À¿ IƒO0è6 H=¦f èÊ| I‰ÆH…À„n ºÿÿÿÿH‰ÆL‰ÿèOì ‰Ãƒøó„M L‰÷èNw …Û…d I‹}èÛÉ …À…O Hÿÿÿ1Ò1öL‰ÿèšž L‹…ÿÿÿL‹ ÿÿÿM9Ètm‹5«l‚ ¿ H Ó> 1ÀHc è}5 L‰ïè%d D ¸ÿÿÿÿAƒÄAƒäýA¼ÿÿÿÿDDàH‹EÈdH+%( …r HÄ D‰à[A\A]A^A_]Ë5>l‚ M‰Á¿ 1ÀH c H c è 5 L‰ïèµc ëª ‹5l‚ M‰Á¿ 1ÀH ðb Hðb èÝ4 L‰ïè…c èÀ. I‰ÅH…À…œýÿÿ‹5Òk‚ HNb ¿ 1Àè«4 1ÿèTc é¿ € ‹5¦k‚ 1À¿ Hì^ è4 ƒûþ„„ L @b A¸Â ‹5wk‚ H >b H . 1À¿ »ÿÿÿÿèD4 éôüÿÿ € ‹5Fk‚ M‰Á¿ 1ÀH (b H(b è4 L‰ïè½b èø- I‰ÅH…À…Ãúÿÿ‹5 k‚ H†a ¿ 1Àèã3 1ÿèŒb éûÿÿ € ‹5Þj‚ M‰Á¿ 1ÀH Àa HÀa è3 L‰ïèUb è- I‰ÅH…À…Sûÿÿ‹5¢j‚ H a ¿ 1Àè{3 1ÿè$b é üÿÿ € L‰ÿèÒt L‰÷èhÇ ƒøþ„¾üÿÿ…À…¤ I‹}èNÇ …À…ù Hÿÿÿ1Ò1öL‰÷è œ L‹…ÿÿÿL‹ ÿÿÿM9Èt@‹5 j‚ ¿ H F< 1ÀHa èð2 L‰ïè˜a „ ¸ÿÿÿÿécüÿÿf D ‹5Þi‚ M‰Á¿ 1ÀH À` HÀ` è2 L‰ïèUa è, I‰ÅH…À…Düÿÿ‹5¢i‚ H ` ¿ 1Àè{2 1ÿè$a éÿüÿÿ € ‹5vi‚ H{ ¿ 1ÀèO2 ‹5]i‚ ƒûþ„0 L ` A¸Â 1À¿ H ` Hè+ A¼ÿÿÿÿè2 éÄøÿÿf D ‹5i‚ H’_ ¿ 1Àèï1 1ÿè˜` é“øÿÿ ‹5îh‚ Hk[ ¿ 1ÀèÇ1 L‰ïèo` éJüÿÿf. „ ‹5¾h‚ H;[ ¿ 1Àè—1 L‰ïè?` éªþÿÿf. „ ‹5Žh‚ H [ ¿ 1Àèg1 L‰ïè` é úÿÿf. „ ‹5^h‚ HÛZ ¿ 1Àè71 L‰ïèß_ éÚ÷ÿÿf. „ ‹5.h‚ H«Z ¿ 1Àè1 L‰ïè¯_ é¢øÿÿf. „ ‹5þg‚ H‹n ¿ 1Àè×0 éƒþÿÿfè+ÉôÿHµ@ÿÿÿº€ ‹8è…k ‹5Æg‚ ¿ H= H‰Á1Àèœ0 éHþÿÿ‹5¥g‚ H>^ ¿ 1Àè~0 ¸þÿÿÿé ûÿÿL c^ A¸Æ ‹5ug‚ H <^ H * 1À¿ èG0 ¸ÿÿÿÿéÒúÿÿL ,^ A¸Æ ‹5>g‚ H ^ Hæ) 1À¿ è0 ¸ÿÿÿÿé“ùÿÿL õ] A¸Æ ‹5g‚ H Î] H¯) 1À¿ A¼ÿÿÿÿèÓ/ é|÷ÿÿL ½] A¸Æ éSûÿÿ‹5Êf‚ H_Z ¿ 1Àè£/ L m] A¸Â éaÿÿÿ‹5Ÿf‚ H4Z ¿ 1Àèx/ „ L :] A¸Â é÷þÿÿ‹5lf‚ HiY ¿ 1ÀèE/ D L ] A¸Â é5ÿÿÿ‹5<f‚ HÑ: ¿ 1Àè/ éšúÿÿH½\ ¿ 1ÀA¼þÿÿÿè÷. é¨õÿÿ‹5 f‚ H™\ ¿ 1ÀèÙ. é‰÷ÿÿèß±ôÿf. „ D UH‰åAWAVAUATHƒìdH‹%( H‰EØ1ÀèÌ H…À„K I‰Äè» H‰ÆH…À„ÿ L‰çè7 H‰ÇI‰Äè  …À…ô è I‰ÇH…À„ L5 \ L‰÷èä©ôÿL‰çH‰Æèy …À…á L-Ž\ L‰ïè©ôÿL‰çH‰ÆèW …À…ï L‰þL‰çèÄ H‰ÇI‰Çè©Á ƒø…ð è I‰ÄH…À„µ L‰÷èw©ôÿL‰çH‰Æè …À…Ì L‰ÿL‰æèy H‰ÇI‰Æè^Á ƒø…õ èÐ I‰ÄH…À„y L‰ïè,©ôÿL‰çH‰ÆèÁ …À…© L=Ú[ L‰ÿè ©ôÿL‰çH‰ÆèŸ A‰Å…À…¬ L‰æL‰÷è H‰ÇI‰ÄèîÀ L‰çƒø…¢ è½ H‹EØdH+%( … HeàD‰èA\A]A^A_]Ãf „ L‰ÿè¨À jL e[ A¸$ P „ ‹5îc‚ HçJ H [ 1À¿ A½ÿÿÿÿèº, XZë‰f D L‰÷èXÀ jL [ A¸, Pë¶f D è;À jL øZ A¸5 Pë™f „ L‰çèÀ j L ÕZ A¸ Pésÿÿÿ L‰÷èè§ôÿL‰çH‰Æè} j L ŒZ A¸ PéHÿÿÿ „ L‰ï踧ôÿL‰çH‰ÆèM j L \Z A¸! PéÿÿÿL‰÷è§ôÿL‰çH‰Æè% j L 4Z A¸) PéðþÿÿL‰ïèh§ôÿL‰çH‰Æèý j L Z A¸1 PéÈþÿÿL‰ÿè@§ôÿL‰çH‰ÆèÕ j L äY A¸2 Pé þÿÿL ·Y A¸ ‹5b‚ H Y H)% 1À¿ A½ÿÿÿÿèM+ éþÿÿL Y A¸ ëÆL pY A¸ ë·L aY A¸( ë¨L RY A¸0 ë™è®ôÿ € ó úUH‰åAWAVAUATSHìx dH‹%( H‰EÈ1ÀèD‘ H‰ÇèLL H…À„Y H5(Y H‰ÇI‰Ç葲ôÿH‰…pþÿÿèåûÿÿ…À…ý è˜ I‰ÄH…À„F L5Y L¸þÿÿL‰÷è¦ôÿL‰çH‰ÆH‹±_ fHnÀè H=Y èó¥ôÿL‰çH‰ÆH‹~` fHnÀèì HÃX L‰æL‰ïè: ‰Ã…À…“ òP` f.•¸þÿÿŠF …@ H²X L‰æL‰ïè …À… ò"` f.…¸þÿÿŠÊ …Ä H„X L‰æL‰ïèÌ …À…› ò ô^ f.¸þÿÿŠN …H HXX L‰æL‰ïè– …À… ò¾_ f.…¸þÿÿŠÒ …Ì H)X L‰æL‰ïè` …À… òˆ_ f.…¸þÿÿŠÂ …¼ HX L‰æL‰ïè* …À…“ ò%R^ f.¥¸þÿÿŠF …@ HàW L‰æL‰ïèô …À… fïÀf.…¸þÿÿŠÎ …È H¶W L‰æL‰ïè …À…Ÿ ò-Ú^ f.¸þÿÿŠR …L HW L‰æL‰ïèŒ …À…Ï ò¬^ f.…¸þÿÿŠ‚ …| HdW L‰æL‰ïèV …À…S ò5n^ f.µ¸þÿÿŠ … HóR L‰æL‰ïè …À…× òP] f.…¸þÿÿŠŠ …„ HÝR L‰æL‰ïèê …À…[ ò^ f.…¸þÿÿŠ … HÇR L‰æL‰ïè´ …À…] òä\ f.…¸þÿÿŠ … H±R L‰æL‰ïè~ …À…á ò¶] f.…¸þÿÿŠ” …Ž HhV L‰æL‰ïèH …À…b òˆ] f.…¸þÿÿŠ½ …· H<V L‰æL‰ïè …À…Ž òZ] f.…¸þÿÿŠA …; HV L‰æL‰ïèÜ …À… ò$\ f.…¸þÿÿŠÅ …¿ HæU L‰æL‰ïè¦ …À…– fïÀf.…¸þÿÿŠM …G HÄU L‰æL‰ïèt …À… ò=œ[ f.½¸þÿÿŠÑ …Ë H˜U L‰æL‰ïè> …À…¢ ò f[ f.¸þÿÿŠU …O HlU L‰æL‰ïè …À…& fïÀf.…¸þÿÿŠÝ …× HDU L‰æL‰ïèÖ …À…® fïÀf.…¸þÿÿŠe …_ H U L‰æL‰ïè¤ …À… fïÀf.…¸þÿÿŠš …” HôT L‰æL‰ïèr …À…k fïÀf.…¸þÿÿŠ" … HÌT L‰æL‰ïè@ …À…5 òhZ f.•¸þÿÿŠè …â H§T L‰æL‰ïè …À…2 ò 2Z f.¸þÿÿŠ$ … …Û…F H…ˆþÿÿHqT L‰æH‰ÇH‰…xþÿÿè¾ …À…‹ ò…ˆþÿÿL NT A¸€ f.À‹' H‹½xþÿÿHAT L‰æè ƒøÿ…ø L‰çè L‰âL‰öH=0T è. …À…B I‹<$èí· Hƒø…c Lµ€þÿÿI‹<$H5ÚR L‰òè» „À„ I‹<$L‰òH5 T èþº „À„? I‹<$L‰òH5×S è㺠„À„3 L‰çès 1öL‰âAÇD$ H=O è™ …À… I‹<$èX· Hƒø…æ I‹<$L‰òH5‘S 苺 „À„ü I‹<$L‰òH5†S èpº „À„ L‰çè 1öL‰âH=uS è/ …À…Ï I‹<$èî¶ Hƒø…L I‹<$L‰òH5cS è!º „À„Å I‹<$L‰òH5TS èº „À„ èYî 1ö1ÿˆ…oþÿÿèÚî L‰çˆ…nþÿÿè| 1öL‰âH=%S è« …À…ñ I‹<$èj¶ Hƒø…¶ €½oþÿÿ H S I‹<$L‰òH5S HDó苹 „À„S L‰çè 1öL‰âH=ïM èJ …À…D I‹<$è ¶ Hƒø…y €½nþÿÿ H5´R I‹<$L‰òHDóè1¹ „À„A L‰çèÁ 1öL‰âH=½M èð …À…ü I‹<$诵 H…À…2 L‰çèŽ 1öL‰âH=\R è½ …À…# I‹<$è|µ H…À…# L‰çè[ 1öL‰âH=8R èŠ …À… I‹<$èIµ H…À…8 L‰çè( 1öL‰âH=R èW …À…ó I‹<$èµ Hƒø…þ H ÈQ I‹<$L‰òH‰ÞèF¸ „À„ L‰çèÖÿ 1öL‰âH=ÑQ è …À…û I‹<$èÄ´ Hƒø…¾ I‹<$L‰òH‰Þèû· „À„ã L‰çè‹ÿ 1öL‰âH=•Q èº …À…Ô I‹<$èy´ H…À…Ô L‰çèXÿ 1öL‰âH=qQ è‡ …À…Å I‹<$èF´ H…À…Å L‰çè%ÿ 1öL‰âH=MQ èT …À…¶ I‹<$è´ Hƒø… I‹<$L‰òH‰ÞèJ· „À„° L‰çèÚþ 1öL‰âH=Q è …À…} I‹<$èȳ Hƒø…æ I‹<$L‰òH‰Þèÿ¶ „À„w L‰çèþ L ñP H½þÿÿL‰æL‰Êèæÿ L ØP …À…Y H½˜þÿÿH«P L‰æèÁÿ …À…½ ò…˜þÿÿf/…þÿÿ‚0 L ³P H½ þÿÿL‰æL‰ÊèŠÿ L šP …À…‘ ò…˜þÿÿf/… þÿÿ‚ L ŽP H½¨þÿÿL‰æL‰ÊèLÿ L uP …À…6 ò… þÿÿf/…¨þÿÿ‚Æ L gP H½°þÿÿL‰æL‰Êèÿ L NP …À…+ ò…¨þÿÿfïäf.Äztf/…°þÿÿ‚ì L +P H‹½xþÿÿL‰æL‰ÊèÄþ L P …À…Ö Hƒ½pþÿÿ ò…ˆþÿÿ„_ fïÉf/Á†² L‰çèý 1öL‰âH=P èHÿ …À…3 I‹<$è² Hƒø…7 I‹<$L‰òH‰Þè>µ „À„- HòO L‰æL‰ïè4þ A‰Æ…À…ß fïíf.¸þÿÿŠ …ÿ L‰þHÐO ¿- è]ü L‰ÿH‰…xþÿÿèNôÿH‹µxþÿÿ¿, H§O è6ü H‹½xþÿÿH‰Ãè'ôÿH‰Þ¿= H‡O èü H‰ßHÀþÿÿI‰Çèôÿ¾ L‰ùH‰ßHaO 1ÀèŸ L‰ÿèàœôÿH‰ÚL‰æL‰ïèrý …À…g ò5šR f.µ¸þÿÿŠÃ …½ H=i èÒ˜ôÿL‰çH‰ÆH‹]S fHnÀèËô H O L‰æL‰ïèý …À…¸ ò=AR f.½¸þÿÿŠ2 …, L‰çè ü H‹EÈdH+%( … HeØD‰ð[A\A]A^A_]ÃL UK A¸B ‹5¹S‚ H åJ Ha 1À¿ è‹ L‰çA¾ÿÿÿÿèºû ë› „ L 6L A¸„ ‹5nS‚ H šJ H 1À¿ A¾ÿÿÿÿè: éXÿÿÿ D f(ÈfT ÔT f. ŒR w f.Ézf/ „R sfïíf.Åz„yýÿÿL ~M A¸û ë‹ L ÕK A¸œ évÿÿÿf D L ½K A¸Š é^ÿÿÿf D L ¥K A¸” éFÿÿÿf D èÛìÿÿj ‹5§R‚ H 9 PL öI 1ÀA¸V H ¼I ¿ A¾ÿÿÿÿèe XZéþÿÿL KK A¸Ì éìþÿÿL 9K A¸Ñ éÚþÿÿL 'K A¸à éÈþÿÿL K A¸å é¶þÿÿL ÅL A¸ é¤þÿÿL ñJ A¸‡ é’þÿÿL ßJ A¸‹ D ‹5îQ‚ ¿ H I H‘ A¾ÿÿÿÿè¼ éÚýÿÿL ¤J A¸Œ ëÈL •J A¸ ë¹L †J A¸‘ é'þÿÿL tJ A¸• ë˜L eJ A¸™ éþÿÿL SJ A¸– étÿÿÿL AJ A¸ ébÿÿÿL ßH A¸B ‹5CQ‚ H oH Hë 1À¿ »ÿÿÿÿè é}ñÿÿL –H A¸A ëÇL ™H A¸B ‹5ýP‚ H )H H¥ 1À¿ »ÿÿÿÿèÊ éñÿÿL PH A¸A ëÇL SH A¸B ‹5·P‚ H ãG H_ 1À¿ »ÿÿÿÿè„ é‰ðÿÿL H A¸A ëÇL H A¸B ‹5qP‚ H G H 1À¿ »ÿÿÿÿè> é ðÿÿL ÄG A¸A ëÇL ÇG A¸B ‹5+P‚ H WG HÓ 1À¿ »ÿÿÿÿèø éçóÿÿL ~G A¸A ëÇL ÑH A¸ž éòýÿÿL ¿H A¸§ é`üÿÿL KG A¸A éüÿÿL KG A¸B ‹5¯O‚ H ÛF HW 1À¿ »ÿÿÿÿè| éÁðÿÿL G A¸A ëÇL G A¸B ‹5iO‚ H •F H 1À¿ »ÿÿÿÿè6 éEðÿÿL ¼F A¸A ëÇL ¿F A¸B ‹5#O‚ H OF HË 1À¿ »ÿÿÿÿèð éÉïÿÿL vF A¸A ëÇL yF A¸B ‹5ÝN‚ H F H… 1À¿ »ÿÿÿÿèª éMïÿÿL 0F A¸A ëÇL 3F A¸B ‹5—N‚ H ÃE H? 1À¿ »ÿÿÿÿèd éýíÿÿL êE A¸A ëÇL íE A¸B ‹5QN‚ H }E Hù 1À¿ »ÿÿÿÿè éíÿÿL ¤E A¸A ëÇL §E A¸B ‹5 N‚ H 7E H³ 1À¿ »ÿÿÿÿèØ éíÿÿL ^E A¸A ëÇL aE A¸B ‹5ÅM‚ H ñD Hm 1À¿ »ÿÿÿÿè’ é‰ìÿÿL E A¸A ëÇL E A¸A ‹5M‚ H «D H' 1À¿ »ÿÿÿÿèL éÓðÿÿL äD A¸B ‹5HM‚ H tD Hð 1À¿ »ÿÿÿÿè éjðÿÿL ›D A¸A ëÇL žD A¸B ‹5M‚ H .D Hª 1À¿ »ÿÿÿÿèÏ éòïÿÿL UD A¸A ëÇL XD A¸B ‹5¼L‚ H èC Hd 1À¿ »ÿÿÿÿè‰ ézïÿÿL D A¸A ëÇL D A¸B ‹5vL‚ H ¢C H 1À¿ »ÿÿÿÿèC éþîÿÿL ÉC A¸A ëÇL ÌC A¸B ‹50L‚ H \C HØ 1À¿ »ÿÿÿÿèý é‚îÿÿL ƒC A¸A ëÇL †C A¸B ‹5êK‚ H C H’ 1À¿ »ÿÿÿÿè· é îÿÿL =C A¸A ëÇL @C A¸B ‹5¤K‚ H ÐB HL 1À¿ »ÿÿÿÿèq éŽíÿÿL ÷B A¸A ëÇL úB A¸B ‹5^K‚ H ŠB H 1À¿ »ÿÿÿÿè+ éíÿÿL ÃB A¸B ‹5'K‚ H SB HÏ 1À¿ »ÿÿÿÿèô éîÿÿL zB A¸A ëÇL }B A¸B é]ýÿÿL YB A¸A élÿÿÿL YB A¸B ‹5½J‚ H éA He 1À¿ »ÿÿÿÿèŠ é;ìÿÿL B A¸A ëÇL B A¸B ‹5wJ‚ H £A H 1À¿ »ÿÿÿÿèD é¿ëÿÿL ÊA A¸A ëÇL C A¸« é>øÿÿL C A¸° é¬öÿÿL ùB A¸» éšöÿÿL çB A¸ª éˆöÿÿL ÕB A¸´ éö÷ÿÿL ÃB A¸³ édöÿÿL ±B A¸¾ éRöÿÿL ŸB A¸Â é@öÿÿL B A¸Ä é.öÿÿL {B A¸Æ é öÿÿL iB A¸Ê é öÿÿL Xv A¸S éøõÿÿL EB A¸È éæõÿÿL »@ A¸Y éÔõÿÿL !B A¸Í éB÷ÿÿL B A¸Ï é°õÿÿL ýA A¸Ò é ÷ÿÿL ëA A¸Ö éŒõÿÿL ÙA A¸Ø ézõÿÿL ÇA A¸Ú éhõÿÿL µA A¸Ü éVõÿÿL £A A¸Þ éDõÿÿL ‘A A¸ã é2õÿÿL A A¸á é öÿÿL mA A¸æ éŽöÿÿA¸ê éõÿÿL XB A¸í éñôÿÿL |B A¸ñ éßôÿÿL RB A¸ï éÍôÿÿL ÜB A¸ é»ôÿÿL Ë@ A¸ é©ôÿÿL ¸B A¸ éöÿÿA¸ð éŒôÿÿL ×A A¸ì ézôÿÿA¸î éoôÿÿA¸÷ édôÿÿA¸ò éYôÿÿL V? A¸B ‹5ºG‚ H æ> Hb 1À¿ A¾ÿÿÿÿè† éœóÿÿL ? A¸B ‹5‚G‚ H ®> H* 1À¿ A¾ÿÿÿÿèN é óÿÿL Ô> A¸A ëŽL Å> A¸A ‹5;G‚ H g> Hã 1À¿ A¾ÿÿÿÿè éòÿÿL Ÿ> A¸B ëÆL ~> A¸A émÿÿÿL $A A¸õ éoóÿÿL >A A¸ù é]óÿÿèÈ’ôÿ „ UH‰åAWI‰ÏAVAUI‰ýATSHì¨ H‰•8ÿÿÿdH‹%( H‰EÈ1Àèë/ …Àˆ L‰ï1ÛL¥@ÿÿÿèâ" L5}A A‰ÙM‰ð¹ º ¾ L‰ç1ÀƒÃè&®ôÿL‰æ¿ 1Àèw¤ôÿƒûouÊL‰ïèj% A‹E0…À~`1ÛE1äM‹µ° IÞL‰÷èѨ L‰÷è=« H…Àt#‹ƒùt?ƒù uBH‹…8ÿÿÿL‰÷ƒ è« H…ÀuÝL‰÷AƒÄHÃØ èǨ E;e0|¥E1äë) D Aƒë§f‹5®E‚ 1ÿ1ÀA¼ÿÿÿÿH±@ è„ L‰ïè * H‹EÈdH+%( uQHĨ D‰à[A\A]A^A_]Ã賦ôÿº€ Hµ@ÿÿÿA¼ÿÿÿÿ‹8èI ‹5HE‚ ¿ Hû H‰Á1Àè ë è'‘ôÿ € ó úU¹ H‰åAWAVAUL0þÿÿATL¥0ÿÿÿL‰ïSfInÄflÀHìø dH‹%( H‰EÈ1À)…àýÿÿÇ…øýÿÿ Ç…üýÿÿ óH«H¸ÿÿÿÿ Ç…œþÿÿ H‰…XþÿÿHÇ…Àþÿÿ èQªôÿL ô ¹ L‰çA‰Áº 1À¾ èN¬ôÿfo…àýÿÿÆ…?ÿÿÿ )…0þÿÿè3 H…À„ë L‰îH‰ÇI‰ÄèÜ. HEò …ÀˆÌ Lµ þÿÿL‰÷èH E1À1ÒL‰çA¹ L‰ñH5¾8 èQA L‰÷‰Ãè'H …Û…‡ 1ÒL‰çL‰îè‚! L‰çè> …ÀˆÂ ‹µœþÿÿL½üýÿÿLµøýÿÿL‰çL‰ùL‰òA½ÿÿÿÿèêüÿÿ…Àu]‹øýÿÿD‹…üýÿÿƒùou Aƒøo„º ‹5ˆC‚ 1ÿ1ÀA½ÿÿÿÿHƒ8 è^ ë# @ HA8 ‹5_C‚ ¿ 1ÀA½þÿÿÿè9 L‰çèá: H‹EÈdH+%( …ó HÄø D‰è[A\A]A^A_]Ãf „ è[¤ôÿº€ Hµ@ÿÿÿA½þÿÿÿ‹8è¯F ‹5ðB‚ ¿ HB H‰Á1ÀèÆ ë‹ @ L‰çè¨7 L‰çè = …Àx$L‰ùL‰ò¾ L‰çèéûÿÿ÷ØEíéVÿÿÿ € èã£ôÿHµ@ÿÿÿº€ ‹8è=F ‹5~B‚ ¿ HÐ H‰Á1ÀèT éÿÿÿ‹5]B‚ H ð ¿ 1ÀA½ÿÿÿÿè0 éúþÿÿè6Žôÿf D ó úUHl7 ¿ H‰åHƒì‹5B‚ dH‹%( H‰Eø1Àèî H‹EødH+%( uɸþÿÿÿÃèãôÿ ó úH¹ Uº H‰åATE1äSH`ÿÿÿHì dH‹%( H‰Eè1À¸a f‰UæHº f‰EàH< H‰…`ÿÿÿH‰…pÿÿÿHÒ H‰E€H‰EHEÜH‰E°HEâÇEÜkrvÇEâkravH‰hÿÿÿHÇ…xÿÿÿ H‰UˆHÇE˜ HÇE HÇE¨ HÇE¸ H‰EÀHÇEÈ € ‹sH‹;轶 9C u0AƒÄHƒÃAƒüuâ1ÀH‹UèdH+%( u1HÄ [A\]à D ‹5Æ@‚ D‰á1ÿ1ÀH4< èŸ ¸ÿÿÿÿëÀ裌ôÿ UH‰åAWAVAUI‰ýATSHƒìxdH‹%( H‰EÈ1Àè'P ¾ ¿ I‰ÇèôÿI‰ÄM…ÿt&E1ö» H…À…° M…ÿt „ L‰ÿèšJ Lµ`ÿÿÿ¹d ¾d L‰çL‰òè¼Î ‹5@‚ L‰ñ1ÀH®; ¿ èð L‰îL‰÷èµ›ôÿL‰ç‰ÃèKˆôÿ1À…Û”ÀH‹UÈdH+%( uJHƒÄx[A\A]A^A_]Ãf D D‰öL‰ÿAƒÆèüR HcÐH‰ØH‰ÑHÁêHÓàI ÔL‰ÿè*S A9Æ|ÐéKÿÿÿ膋ôÿf D ó úUH=9 H‰åATHƒìdH‹%( H‰Eè1Àè·þÿÿ…À„— H=“3 è£þÿÿ…À„» H=Ô0 èþÿÿ…À„· H=o3 è{þÿÿ…À„³ L%_3 L‰çèdþÿÿ…À„« L‰çèTþÿÿ…À„ª H=L3 è@þÿÿ…À„¥ 1ÀH‹UèdH+%( …¢ L‹eøÉà D L æ2 A¸- ‹5¦>‚ H K: ¿ HI èz ¸ÿÿÿÿë L ®2 A¸. ëÉL ž2 A¸/ ë¹L Ž2 A¸0 ë©L 2 A¸1 ëšL p2 A¸2 ë‹L a2 A¸3 éyÿÿÿè Šôÿf. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀÇÒ H‹EødH+%( u É¿ éU›ôÿèЉôÿó úUHL3 ¿ H‰åHƒì‹5¶=‚ dH‹%( H‰Eø1ÀèŽ èÉ’ 1ö¿ è‹ôÿ¿ è›ôÿ¿ÿÿÿÿ虓ôÿf „ ó úUH5”ÿÿÿ¿ H‰åATL%/ÿ SH]äHƒìdH‹%( H‰Eè1ÀÇEä è?‹ôÿH‰ÚH5ÿÿÿL‰çè’ H=Fˆ è‘ ‹MäùÒ u&L‰çè^“ H÷ØÀH‹UèdH+%( u-HƒÄ[A\]Ë5Þ<‚ I‰Ø¿ 1ÀH¢8 è´ ¸ÿÿÿÿëÄ踈ôÿ „ ó úUH‰åAWAVLµ ÿÿÿAUL-®8 ATL%“8 SH`ÿÿÿHìØ dH‹%( H‰EÈ1ÀHq8 HÇ… ÿÿÿ H‰…ÿÿÿH\8 H‰…(ÿÿÿH¸ € H‰…0ÿÿÿHA8 H‰…8ÿÿÿH78 HÇ…ÿÿÿ ( HÇ… ÿÿÿ @HÇ…@ÿÿÿ H‰…HÿÿÿHÇ…Pÿÿÿ HÇ…Xÿÿÿ ë M‹fIƒÆM…ätEM‹>¾d H‰ßL‰úèpŠ ‹5¾;‚ 1ÀI‰Ù¿ M‰àL‰ùL‰êè’ H‰ÞL‰çèW—ôÿ…Àt³¸ÿÿÿÿH‹UÈdH+%( uHÄØ [A\A]A^A_]Ãèh‡ôÿ „ ó úU¹; H‰åAWAVH½ðýÿÿAUATSH ýÿÿHìx dH‹%( H‰EÈ1ÀH‰½hýÿÿÇ…|ýÿÿ óH«H›ø~ Ç…Xþÿÿ H‰ØþÿÿHÇ…àþÿÿ H‰…pýÿÿH‹µpýÿÿHÇC HcH‹~H‰èyJ ¾ ¿ I‰Çèh—ôÿI‰ÄM…ÿ„ü H…À„‹ 1öL‰ÿE1íèáM A‰Æë)IcÆD‰ñº AƒÅHÁèHÓâD‰îL‰ÿI Äè¶M A‰ÆL‰ÿèõM A9Å|ËL‰ÿHƒÃè±D ƒ…|ýÿÿ‹…|ýÿÿL‰cøHƒ…pýÿÿƒø…EÿÿÿL¥€ýÿÿH‹µhýÿÿL‰çèW …À…· ¾P L‰çè’ A‰Å…À…± ¾ L‰çèz ƒø…; ¾P L‰çèd ƒø…C ¾ L‰çèN ƒø… ¾P L‰çè8 ƒø…5 ¾P L‰çè" ƒøÿ… ¾P L‰çè ƒøÿ…? H½°ýÿÿè ¬ H½Èýÿÿè¬ H½àýÿÿè¬ L‰çè— H‹EÈdH+%( … HÄx D‰è[A\A]A^A_]à € M…ÿtcL‰ÿèmC D‹|ýÿÿL \5 A¸> KDm HÇ„Å°ýÿÿ ‹5á8‚ H M5 H‰û 1À¿ A½ÿÿÿÿè éqÿÿÿ „ L‰çèôÿëžL >5 A¸D ë´L /5 A¸F ë¥L 5 A¸E ë–L 5 A¸H ë‡L 5 A¸G éuÿÿÿL Ù4 A¸B écÿÿÿL Þ4 A¸C éQÿÿÿL Ì4 A¸I é?ÿÿÿè „ôÿf. „ ó úUH‰åHƒìL‹GH‹dH‹%( H‰Eø1ÀH‹G ‹5è7‚ ‹W(LˆÔ ¿ 1ÀRH‹- è¶ H‹EødH+%( uÉ1ÀÃ讃ôÿff. „ ó úUH‰åAUATSHƒìH‹dH‹%( H‰EØ1À‹FH@I‰ÄH‹Hи H9Ju H‹OI‰ýH9Jt$H‹UØdH+%( uLHƒÄ[A\A]]Ãf. „ H‹G H‰óH‹2H¸Ô èÚ’ôÿ…ÀuA‹U(ƒúu AƒÄD‰cë¯ ¸ ë¥èô‚ôÿ @ UH‰åAVAUI‰õATSH‰ûHƒì D‹FddH‹%( H‰EØ1ÀAƒø„¾ ‹5¼6‚ ¹ ¿ Hl3 è’ÿ ‹5 6‚ Hs3 ¿ 1ÀL³¨ L%p, èkÿ H‹KL‹ L‰â¿ L‹C‹5c6‚ 1ÀHƒÃèDÿ I9Þu׋5M6‚ H+3 ¿ 1Àè&ÿ 1ÒH5 þÿÿL‰ïèEÁ ¸ÿÿÿÿH‹UØdH+%( u8HƒÄ [A\A]A^]à @ H‰}ÀHUÀL‰ïH5NþÿÿÇEÈ èÁ …Àt¾é7ÿÿÿèÔôÿ @ ó úUH ³2 H·2 1ÿH‰åAWL=Æ2 AVAUL-´2 ATSHìø fo‚< fo Š< fo’< fo5Z< fo-’< fo%š< dH‹%( H‰EÈ1ÀHY2 …8þÿÿH‰ þÿÿH‰•þÿÿH‰…0þÿÿL‰PþÿÿH‰hþÿÿL‰€þÿÿH‰•˜þÿÿL‰°þÿÿH‰…Èþÿÿ•þÿÿ) þÿÿµXþÿÿ)•pþÿÿˆþÿÿ) þÿÿ¥¸þÿÿ)…Ðþÿÿfo < )E€fo< L‰àþÿÿL‰ ÿÿÿH‰ÿÿÿL‰0ÿÿÿH‰•HÿÿÿL‰`ÿÿÿH‰…xÿÿÿL‰mL‰}¨èþÿÿµÿÿÿ)• ÿÿÿ8ÿÿÿ)Pÿÿÿ¥hÿÿÿ]˜)E°è"¼ H…À„S I‰ÄH…HþÿÿH þÿÿH‰…èýÿÿH‹;èy1 I‰ÆH…À„m óo{H‰ÆL‰ç8è¾ …À…j L‰÷HƒÃèöž H9èýÿÿu¼L‰ïè51 I‰ÅH…À„Ñ H==1 è 1 I‰ÆH…À„§ L‰ÿè 1 I‰ÇH…À„ fo; L‰îL‰çAE fo; Afo; ènÌ …À…ð HPþÿÿL‰æH‰ßètüÿÿ…À…ú L‰öL‰çèAÌ …À…Õ L‰æH‰ßèNüÿÿ…À…ø L‰þL‰çèÌ …À…Ó E‹D$dAƒø„ü ‹53‚ ¹ HÇ/ 1À¿ H ÿÿÿèßû ‹5í2‚ HÀ/ ¿ 1ÀLuÀL-À( è»û H‹KL‹ L‰ê¿ L‹C‹5³2‚ 1ÀHƒÃè”û L9óu׋52‚ H{/ ¿ 1Àèvû 1ÒH5múÿÿL‰ç蕽 L ô/ A¸œ ‹5f2‚ H / Hõ 1À¿ è8û ¸ÿÿÿÿH‹UÈdH+%( …L HÄø [A\A]A^A_]Ãf D H ÿÿÿH•ðýÿÿL‰çÇ…øýÿÿ H5VúÿÿH‰ðýÿÿè ½ …À‰…èýÿÿ…íþÿÿL‰çè´º L‰ïèÌœ L‰÷èÄœ L‰ÿ輜 ‹…èýÿÿénÿÿÿL ê. A¸o é6ÿÿÿf D L ç. A¸s é ÿÿÿL ñ. A¸ é ÿÿÿL ß. A¸“ éúþÿÿL á. A¸ éèþÿÿL ». A¸™ éÖþÿÿL ½. A¸– éÄþÿÿL f. A¸~ é²þÿÿL T. A¸{ é þÿÿL B. A¸x éŽþÿÿL . A¸i é|þÿÿèß|ôÿf. „ D UH‰ùHm. H‰åATI‰ü¿ SH‰óHƒì‹5®0‚ dH‹%( H‰Eè1Àè†ù HuàL‰çèZ‚ …ÀufH‹Mà‹5€0‚ H9Ùu7H¢ ¿ 1ÀèTù ¸ H‹UèdH+%( uOHƒÄ[A\]à € I‰ØHV& ¿ 1Àèù 1ÀëÇf D ‹5 0‚ ‰Á¿ 1ÀHúÖ èõø 1Àë¢èü{ôÿff. „ UH‰åAVAUATSLœ$ ÿÿHì Hƒ $ L9ÜuïHìP ¹U 1öº€\ dH‹%( H‰EØ1ÀH‰ûLP£ÿÿH½ ˜ÿÿóoCóH«L‰ï)…£ÿÿè‚|ôÿ‹5€/‚ H‹ H… ˜ÿÿH‰…xþÿÿ¿ 1ÀH% HÇ…˜˜ÿÿ è=ø L‹#¾% L‰çèôÿH…Àt$H‹KL‹C¿ 1À‹5'/‚ H„% èø L‹#H˜ÿÿH•˜˜ÿÿL‰îL‰çL…”˜ÿÿè ‰Á…À…â D‹‹ D‹•˜ÿÿD‹…”˜ÿÿE9ÑpE9ÁukH‹½˜˜ÿÿ1ÒE…É$éØ „ H9Du ƒÁHƒÂA9É„¹ L‹DH‹D L9tÙ‹5‡.‚ I‰Á1ÀE1ö¿ H?% èZ÷ H‹½˜˜ÿÿë'‹5^.‚ ¿ D‰Ñ1ÀHá$ E1öè1÷ H‹½˜˜ÿÿè•vôÿH‹EØdH+%( …Z HÄPg D‰ð[A\A]A^]à € ‹5.‚ ¿ 1ÀE1öHáÔ èÜö H‹½˜˜ÿÿë© 1ÒD‰ÎèÖŠ „À…Þ H‹½˜˜ÿÿE1äëfJ‹”ã H…Òu@IƒÄIƒü@tQJ‹”ã McìH…ÒtÙ‹³ 莊 A‰Æ„Àt:J‹”ã H‹½˜˜ÿÿH…ÒtÀ‹³ èhŠ „ÀuDH‹½˜˜ÿÿë¨ A¾ éÿÿÿJ‹Œë ‹5C-‚ ¿ 1ÀH+ è ö H‹½˜˜ÿÿéæþÿÿ‹5 -‚ ¿ 1ÀE1öJ‹Œë Hç* èìõ H‹½˜˜ÿÿé¶þÿÿ‹5î,‚ ¿ 1ÀE1öH™* èÄõ H‹½˜˜ÿÿéŽþÿÿèÃxôÿ ó úU1öH=8& H‰åAWI¿SØÕb AVL5’# AUL-Ç* ATL¥÷ÿÿSHìX dH‹%( H‰EÈ1Àèœûÿÿ¾ Êš;H=& ‰Ãè‰ûÿÿ¾ H=G* ˆ…÷ÿÿèrûÿÿ¾Êš;H=<* ˆ…Ž÷ÿÿè[ûÿÿH=6* H¾ Jb^Hp ˆ…÷ÿÿè?ûÿÿL‰þH=”* ˆ…Œ÷ÿÿè*ûÿÿHÇÆÿÿÿÿH= * ˆ…‹÷ÿÿèûÿÿ¿ L‰ñL‰ê‹5Ô+‚ ˆ…Š÷ÿÿ1Àè³ô L‰öL‰çè …À… L9½÷ÿÿu L9½˜÷ÿÿ„² ‹5˜+‚ ¿ 1ÀE1öI¸SØÕb HÖ) L‰Áèaô ‹5o+‚ ¿ 1ÀL‰êH z" H‰ÙèBô H‰ÞL‰çè—~ …À…/ H¸SØÕb H9…÷ÿÿ… HƒÀH9…˜÷ÿÿ…÷ ‹5+‚ ¿ 1ÀL‰êL=z) L‰ùèèó L‰þL‰çè=~ …À… H¸SØÕb H9…÷ÿÿ…~ Hƒ½˜÷ÿÿ …p ‹5¾*‚ ¿ 1ÀL‰êL=7) L‰ùè‘ó L‰þL‰çèæ} …À…. Hƒ½÷ÿÿ … H¸SØÕb H9…˜÷ÿÿ…é ‹5g*‚ ¿ 1ÀL‰êL=ß( L‰ùè:ó L‰þL‰çè} …À…¯ Hƒ½÷ÿÿ …y H¸SØÕb H9…˜÷ÿÿ…b E1äH½ ÷ÿÿ¹ fo‹1 L‰àL ÷ÿÿfo ‰1 óH«L‰ïH‰ ÷ÿÿ…¸÷ÿÿ)Àûÿÿ)…ÀýÿÿÇ…¸ûÿÿ èÈùÿÿ¹ L‰ïfo H1 D!ðfo-1 foE1 ‰ÃL‰àfo H1 óH«)ÀûÿÿL‰ïfo C1 H´ …¸÷ÿÿ)Ðûÿÿfo 61 •È÷ÿÿ)àûÿÿØ÷ÿÿ)…Àýÿÿ)•Ðýÿÿ)àýÿÿH‰… ÷ÿÿÇ…¸ûÿÿ è&ùÿÿ¹ L‰ïfo 1 !ÃL‰àfo 1 foá0 óH«Hˆ' L‰ï¸÷ÿÿ)•Àûÿÿ…¨÷ÿÿ)ÀýÿÿH‰… ÷ÿÿÇ…¸ûÿÿ èÂøÿÿ¹ L‰ïfo’0 !ÃL‰àfo Å0 óH«…¨÷ÿÿH1' L‰ïfo™0 )ÀûÿÿH‰… ÷ÿÿ…¸÷ÿÿ)…ÀýÿÿÇ…¸ûÿÿ è^øÿÿfo¦0 L‰ï¹ !ÃL‰àfo q0 foy0 óH«•È÷ÿÿH¿& L‰ïfo}0 H‰… ÷ÿÿH¸àOh’ß' ¨÷ÿÿ)•Àûÿÿfof0 …¸÷ÿÿ)•Àýÿÿfo`0 Ç…¸ûÿÿ )•ÐýÿÿfoW0 H‰…ðýÿÿ)•àýÿÿè´÷ÿÿ¹ L‰ïfo d0 !ÃL‰àfo Ç/ foÏ/ óH«)ÀûÿÿH!& L‰ïfo C0 fo 0 ¨÷ÿÿfo 0 …¸÷ÿÿ)Ðûÿÿfo &0 •È÷ÿÿØ÷ÿÿ)àûÿÿ)…Àýÿÿ)•Ðýÿÿ)àýÿÿH‰… ÷ÿÿÇ…¸ûÿÿ è÷ÿÿ‹5ô&‚ ¿ Ha) !Ã1ÀèËï ¶ÛCÿH‹UÈdH+%( …Õ HÄX [A\A]A^A_]Ë5®&‚ 1É¿ 1ÀI¸SØÕb Hí$ E1öèxï éqüÿÿ ‹5~&‚ 1É¿ 1ÀI¸SØÕb H½$ E1öèHï éêûÿÿ ‹5N&‚ E1À¿ 1ÀH¹SØÕb HŒ$ E1öèï ébûÿÿf‹5 &‚ ¿ 1ÀE1öI¸SØÕb H\$ H¹SØÕb èàî éÔúÿÿ D¶µŽ÷ÿÿ"÷ÿÿA!ÞD"µ÷ÿÿD"µŒ÷ÿÿD"µ‹÷ÿÿD"µŠ÷ÿÿéEúÿÿf D ‹5®%‚ ‰Á¿ 1ÀHí# E1öè‚î é úÿÿ D ‹5†%‚ ‰Á¿ 1ÀHÅ# E1öèZî éSûÿÿ D ‹5^%‚ ‰Á¿ 1ÀH# E1öè2î éÔúÿÿ D ‹56%‚ ‰Á¿ 1ÀHu# E1öè î éUúÿÿ D ‹5%‚ ‰Á¿ 1ÀHM# E1öèâí éÖùÿÿèèpôÿ „ ó úUH‰åAUATSHì Hƒ $ Hƒìfoû( dH‹%( H‰EØ1ÀLÐïÿÿ¸X Ç…àïÿÿXXXXL‰ïf‰…äïÿÿ)…Ðïÿÿè@môÿ…Àxy‹5z$‚ A‰Ä1ÿL‰éHC# 1ÀèPí j E1É1öj A¸ D‰çH gN€ j H j è‡X HƒÄ D‰ç‰Ãè)nôÿL‰ïèQnôÿ÷ÛÀH‹UØdH+%( u Heè[A\A]]ÃH=Fñ èWpôÿ¸ÿÿÿÿëÓèëoôÿf. „ UH‰åAWI‰×AVAUATI‰üH‰÷SH‰ËHƒì(dH‹%( H‰EÈ1ÀH‰u¸è»rôÿfoã' L‰çAÇD$XXXXI‰Æ¸X fA‰D$A$è?lôÿH‹u¸…Àˆ» L‰ò‰ÇA‰ÅèF…ôÿI9ÆyD‰ïèYmôÿ1öL‰ç1À轋ôÿ‰…Àˆ« L‰ÿè»ôÿfHnÀH‰CflÀH…À„À D‰{1ÀÇC ÆC$ CH‹UÈdH+%( …“ HƒÄ([A\A]A^A_]Ãf D ‹5æ"‚ Hã! ¿ 1Àè¿ë D‰ïèÇlôÿL‰çèïlôÿ¸ÿÿÿÿ먋5¶"‚ Hõï ¿ 1Àèë ¸ÿÿÿÿ눋5–"‚ L‰á¿ 1ÀH•! èlë L‰çè¤lôÿ¸ÿÿÿÿéZÿÿÿèenôÿ‹5c"‚ H! ¿ è>ë ‹;èGlôÿL‰çèolôÿƒÈÿé'ÿÿÿ € UH‰åAWAVAUATSHì Hƒ $ HƒìXdH‹%( H‰EÈ1ÀH…ÀïÿÿI‰üH‰òHïÿÿH‰þH‰ÇH‰…ˆïÿÿèþýÿÿ…À…@ A‰ÅH…¸ïÿÿ1ÛH‰…€ïÿÿL=ÿ L5! ë HƒÃL‰çè´pôÿH‹•¨ïÿÿI‰À¶…´ïÿÿI9؆ò „À…< H9• ïÿÿ„• HBH‰…¨ïÿÿA¾ D¾ D9Èt-Hƒì‹5V!‚ L‰ùL‰òPA¸e 1À¿ A½ÿÿÿÿè#ê AYAZ€½´ïÿÿ „rÿÿÿHƒì‹5 !‚ L‰ùL‰òj A¸f ¿ 1ÀA¹ A½ÿÿÿÿèâé _AXé:ÿÿÿf. „ ‹•°ïÿÿ‹½ïÿÿ…Ò…ì ‹•”ïÿÿH‹µ˜ïÿÿèÊyôÿH…ÀŽd H‹•˜ïÿÿHÐH‰… ïÿÿé&ÿÿÿ „ÀufH;• ïÿÿ„_ HBH‰…¨ïÿÿD¾ Aƒùÿ…Ö €½´ïÿÿ u7Hƒì‹5_ ‚ E1É1ÀjHŸ A¸j H ƒ ¿ A½ÿÿÿÿè é XZH½˜ïÿÿèÙ’ ‹½ïÿÿèjôÿH‹½ˆïÿÿè;jôÿH‹EÈdH+%( …Š HeØD‰è[A\A]A^A_]Ãf D ‰½¸ïÿÿ¾ H‹½€ïÿÿÇ…¼ïÿÿ è?lôÿH˜H…Àt`~iö…¾ïÿÿ„ ‹½ïÿÿéÒþÿÿf D Hƒì‹5’ ‚ 1ÀH È jÿA¸i ¿ Hà A½ÿÿÿÿèVè Y^éñþÿÿ € 裀ôÿÇ n Æ…´ïÿÿA¾ ƒøÿ„þÿÿA¹ÿÿÿÿéÑýÿÿ D ‹•°ïÿÿ‹½ïÿÿ…Òu0‹•”ïÿÿH‹µ˜ïÿÿèxôÿH…À~_H‹•˜ïÿÿHÐH‰… ïÿÿédþÿÿ ‰½¸ïÿÿ¾ H½¸ïÿÿÇ…¼ïÿÿ èGkôÿH˜H…Àt~ ö…¾ïÿÿt:‹½ïÿÿë•èøôÿÇ n Æ…´ïÿÿéhþÿÿA½ÿÿÿÿé€þÿÿèÖôÿÇ é.ÿÿÿèÆôÿÇ ëÌèijôÿf „ UH‰åAWAVAUATSHì Hƒ $ Hƒìx‹E‰…„ïÿÿ‹ELµÀïÿÿH‰µxïÿÿH‰þL‰÷‰•€ïÿÿº H‰pïÿÿHïÿÿD‰…lïÿÿL‰ˆïÿÿ‰…hïÿÿdH‹%( H‰EÈ1Àèúÿÿ…À… €½´ïÿÿ H‹µ¨ïÿÿA‰Ä… H‹• ïÿÿ1ÛA½ L½¸ïÿÿë HÁãHcÉH ËD¶´ïÿÿE„íuQH‰ñH9Ö„e HqH‰µ¨ïÿÿD¾E…ÒxAAJЃù vÀABŸƒø‡{ AƒêWD¶´ïÿÿHÁãMcÒL ÓE„ít¯Aºÿÿÿÿf. „ H‹…xïÿÿH9ØtEHƒì‹5 ‚ I‰ÙA¸’ PH L He 1À¿ D‰•xïÿÿA¼ÿÿÿÿèÙå D‹•xïÿÿA_X‹…€ïÿÿD9Ðt8Hƒì‹5Î ‚ E‰ÑA¸“ PH ü H 1À¿ è–å A\A¼ÿÿÿÿA]€½´ïÿÿ H‹µ¨ïÿÿ…» H…¸ïÿÿH‹• ïÿÿE1ÿ» H‰…xïÿÿë f „ IÁçHcÉI ϶´ïÿÿ„ÛuOH‰ñH9Ö„Ç HqH‰µ¨ïÿÿD¾)E…íx;AMЃù vÂAEŸƒø‡å AƒíW¶´ïÿÿIÁçMcíM ï„Ût±A½ÿÿÿÿf D H‹…pïÿÿL9øt7Hƒì‹5Þ‚ M‰ùA¸– PH H% 1À¿ A¼ÿÿÿÿè ä A[[‹…lïÿÿD9èt8Hƒì‹5œ‚ E‰éA¸— PH Ê HÒ 1À¿ A¼ÿÿÿÿè^ä AYAZE1ÿ€½´ïÿÿ H‹•¨ïÿÿu~H…¸ïÿÿ» H‰…xïÿÿëfIÁçH˜I Ƕ´ïÿÿ„ÛuSH‰ÑH9• ïÿÿ„\ HQH‰•¨ïÿÿD¾)E…íx8AEЃø v¿AEŸƒø‡r AƒíW¶´ïÿÿIÁçMcíM ï„ÛtA½ÿÿÿÿ L9½ˆïÿÿ…3 D9„ïÿÿ…o D¶´ïÿÿ‹…hïÿÿA8Át6Hƒì¶À‹5š‚ Há PA¸ H Ä 1À¿ A¼ÿÿÿÿè_ã XZH½˜ïÿÿè ‹½ïÿÿèVdôÿL‰÷è~dôÿH‹EÈdH+%( …¹ HeØD‰à[A\A]A^A_]Ãf „ ‹•°ïÿÿ‹½ïÿÿ…ÒuP‹•”ïÿÿH‹µ˜ïÿÿèsôÿH…À~lH‹˜ïÿÿHH‰• ïÿÿé]üÿÿfAB¿ƒø‡Ó Aƒê7HÁãMcÒL Óé"üÿÿ‰½¸ïÿÿ¾ L‰ÿÇ…¼ïÿÿ è#fôÿH˜H…À… èãzôÿÇ n Æ…´ïÿÿAºÿÿÿÿéKüÿÿ ‹•°ïÿÿ‹½ïÿÿ…ÒuX‹•”ïÿÿH‹µ˜ïÿÿèfrôÿH…À~xH‹˜ïÿÿHH‰• ïÿÿéûüÿÿf. „ AE¿ƒø‡; Aƒí7IÁçMcíM ïéºüÿÿ‰½¸ïÿÿ¾ H‹½xïÿÿÇ…¼ïÿÿ èoeôÿH˜H…À… è/zôÿÇ n Æ…´ïÿÿA½ÿÿÿÿé×üÿÿ € ‹•°ïÿÿ‹½ïÿÿ…ÒuP‹•”ïÿÿH‹µ˜ïÿÿè®qôÿH…À~lH‹˜ïÿÿHÈH‰… ïÿÿégýÿÿ AE¿ƒø‡Ã Aƒí7IÁçMcíM ïé)ýÿÿ‰½¸ïÿÿ¾ H‹½xïÿÿÇ…¼ïÿÿ è¿dôÿH˜H…Àu èƒyôÿÇ n Æ…´ïÿÿA½ÿÿÿÿéKýÿÿ ~éö…¾ïÿÿ„W ‹½ïÿÿéNÿÿÿf D Žeþÿÿö…¾ïÿÿ„S ‹½ïÿÿéÊýÿÿf. „ Žñþÿÿö…¾ïÿÿ„ ‹½ïÿÿéJþÿÿf„Û„ØüÿÿA½þÿÿÿL9½ˆïÿÿtRf „ HƒìÿµˆïÿÿM‰ù1À‹5‚ A¸š ¿ H ¬ HÅ A¼ÿÿÿÿèGà _AXD9„ïÿÿ„‘üÿÿ‹…„ïÿÿHƒì‹5;‚ H s E‰éA¸› ¿ A¼ÿÿÿÿPHf 1Àèýß Y^éPüÿÿf D E„í¸þÿÿÿDEÐé¿ùÿÿ € „Û¸þÿÿÿDEèéèúÿÿA¼ÿÿÿÿéüÿÿE1ÿA½ÿÿÿÿéÏúÿÿ1ÛAºÿÿÿÿé‚ùÿÿèýwôÿÇ éuþÿÿèíwôÿÇ é¹ýÿÿèÝwôÿÇ éõüÿÿè}bôÿff. „ fUH‰åAWAVAUATSHì Hƒ $ Hƒìx‹E‰…lïÿÿ‹ELµÀïÿÿH‰µˆïÿÿH‰þL‰÷‰•„ïÿÿº H‰xïÿÿHïÿÿD‰…€ïÿÿL‰pïÿÿ‰…hïÿÿdH‹%( H‰EÈ1Àèòÿÿ…À… €½´ïÿÿ H‹µ¨ïÿÿA‰Ä… H‹• ïÿÿ1ÛA½ L½¸ïÿÿë> HqH‰µ¨ïÿÿL¾E…Òˆ„ ABЃø woD¶´ïÿÿH›I\BÐE„í…£ H‰ñH9òu½‹•°ïÿÿ‹½ïÿÿ…Ò…™ ‹•”ïÿÿH‹µ˜ïÿÿè_nôÿH…ÀŽq H‹˜ïÿÿHH‰• ïÿÿéwÿÿÿ € E„í¸þÿÿÿDEÐH‹…ˆïÿÿH9ØtEHƒì‹5 ‚ I‰ÙA¸ã PH 8 HQ 1À¿ D‰•ˆïÿÿA¼ÿÿÿÿèÅÝ D‹•ˆïÿÿA_X‹…„ïÿÿD9Ðt8Hƒì‹5º‚ E‰ÑA¸ä PH è Hð 1À¿ è‚Ý A\A¼ÿÿÿÿA]€½´ïÿÿ H‹µ¨ïÿÿ…½ H‹• ïÿÿE1ÿ» L¸ïÿÿëB @ HqH‰µ¨ïÿÿH¾H‰Á…Àˆ> xЃÿ ‡ ¶´ïÿÿK¿L|AЄۅ5 H‰ñH9òuº‹•°ïÿÿ‹½ïÿÿ…Ò…~ ‹•”ïÿÿH‹µ˜ïÿÿèülôÿH…ÀŽ® H‹˜ïÿÿHH‰• ïÿÿétÿÿÿ @ ‰½¸ïÿÿ¾ L‰ÿÇ…¼ïÿÿ è+`ôÿH˜H…À„À ŽÅ ö…¾ïÿÿ„ ‹½ïÿÿé!þÿÿf‰½¸ïÿÿ¾ L‰ïÇ…¼ïÿÿ èã_ôÿH˜H…Àt ~%ö…¾ïÿÿ„´ ‹½ïÿÿéDÿÿÿfè‹tôÿÇ n Æ…´ïÿÿA½ÿÿÿÿ „ H‹…xïÿÿL9øt7Hƒì‹5‚ M‰ùA¸ç PH < HU 1À¿ A¼ÿÿÿÿèÐÛ A[[‹…€ïÿÿD9èt8Hƒì‹5Ì‚ E‰éA¸è PH ú H 1À¿ A¼ÿÿÿÿèŽÛ AYAZE1ÿ€½´ïÿÿ H‹•¨ïÿÿ…“ » L¸ïÿÿëC D HQH‰•¨ïÿÿH¾ H‰È…ɈF qЃþ ‡ ¶´ïÿÿK ¿L|HЄۅB H‰ÑH;• ïÿÿu¶‹•°ïÿÿ‹½ïÿÿ…ÒuV‹•”ïÿÿH‹µ˜ïÿÿèkôÿH…À~rH‹˜ïÿÿHÈH‰… ïÿÿéyÿÿÿf „ è+sôÿÇ n Æ…´ïÿÿAºÿÿÿÿé§üÿÿ ‰½¸ïÿÿ¾ L‰ïÇ…¼ïÿÿ è#^ôÿH˜H…À…0 èãrôÿÇ n Æ…´ïÿÿA½ÿÿÿÿH‹…pïÿÿL9øt7Hƒì‹5n‚ ¿ M‰ùPA¸ë H — H° 1ÀA¼ÿÿÿÿè0Ú _AX‹…lïÿÿD9èt6Hƒì‹5,‚ H d E‰éPA¸ì Hb 1À¿ A¼ÿÿÿÿèîÙ Y^D¶´ïÿÿ‹…hïÿÿA8Át6Hƒì¶À‹5à‚ H' PA¸î H 1À¿ A¼ÿÿÿÿè¥Ù XZH½˜ïÿÿè^ƒ ‹½ïÿÿèœZôÿL‰÷èÄZôÿH‹EÈdH+%( … HeØD‰à[A\A]A^A_]à € ŽÕþÿÿö…¾ïÿÿ„¬ ‹½ïÿÿé4þÿÿf. „ A‰Í„Û¸þÿÿÿDEèéþÿÿ D A‰Å„Û¸þÿÿÿDEèéõüÿÿ D A‰Íéˆþÿÿ „ A‰ÅéØüÿÿ „ A½ÿÿÿÿéeþÿÿA½ÿÿÿÿéºüÿÿAºÿÿÿÿé³úÿÿA¼ÿÿÿÿé0ÿÿÿ1ÛAºÿÿÿÿé›úÿÿE1ÿA½ÿÿÿÿé‰üÿÿèôpôÿÇ é þÿÿèäpôÿÇ éTüÿÿèÔpôÿÇ é¤ýÿÿèt[ôÿ @ UH‰åAWAVAUATSHì Hƒ $ Hìè ¹@ º€ dH‹%( H‰EÈ1ÀHµÀëÿÿÆ…Àíÿÿ H¸aaaaaaaaH‰÷óH«H½Èíÿÿ¹> H¸bbbbbbbbH‰…ÁíÿÿH‰…·ïÿÿóH«H…ÀïÿÿHëÿÿÆ…¿ïÿÿ H‰ÇH‰…ðêÿÿèîêÿÿ…À…æ H…8ëÿÿE1öE1äE1ÿH‰… ëÿÿH‹(ëÿÿëCf D HZH‰(ëÿÿD¾*E‰èE…íˆ> Aþ€ t|IcÆAƒÆDˆ„@ëÿÿAƒý „ €½4ëÿÿ … H‰ÚH9 ëÿÿuª‹•0ëÿÿ‹½ëÿÿ…Ò… ‹•ëÿÿH‹µëÿÿè4gôÿH…ÀŽ" H‹•ëÿÿHÐH‰… ëÿÿéeÿÿÿ D M·€ L‰çDˆëÿÿL‰öè·SôÿH…À„0 fo…@ëÿÿfoPëÿÿI‰Äfo•`ëÿÿfopëÿÿfo¥€ëÿÿfoëÿÿB8foµ ëÿÿfo½°ëÿÿBL8D¶…ëÿÿBT8 B\80Bd8@Bl8PBt8`B|8p1ÀM‰÷A¾ Dˆ„@ëÿÿAƒý …äþÿÿMcöL‰çK >HsèSôÿH‰…ëÿÿH…À„o I‰ÄJ<8Hµ@ëÿÿL‰òè®RôÿE1ÿAÆ û …R H‹½ëÿÿèþ[ôÿ= t;Hƒì‹5á ‚ A‰ÁA¸: h H H 1À¿ A¿ÿÿÿÿèŸÕ A[[H‹…ëÿÿL-á L%é I‰ÆH˜ D E¾A€ùat.Hƒì‹5x ‚ L‰éL‰âjaA¸< ¿ 1ÀA¿ÿÿÿÿèDÕ AYAZIƒÆL9óu¿H‹…ëÿÿD¾ˆ A€ù t5Hƒì‹5, ‚ 1ÀA¸= j ¿ H U H] A¿ÿÿÿÿèðÔ _AXH‹½ëÿÿE1öE1ä1ÛèITôÿH…8ëÿÿL‹(ëÿÿH‰…øêÿÿë@fLjL‰(ëÿÿ¾A‰Ñ…ÒˆŠ Aþ€ „ IcÆAƒÆDˆŒ@ëÿÿƒú „e €½4ëÿÿ …X L‰êL; ëÿÿu©‹•0ëÿÿ‹½ëÿÿ…Ò…= ‹•ëÿÿH‹µëÿÿècdôÿH…ÀŽU H‹•ëÿÿHÐH‰… ëÿÿédÿÿÿ @ ‰½8ëÿÿ¾ H‹½ ëÿÿÇ…<ëÿÿ èWôÿH˜H…À…$ èOlôÿÇ n Æ…4ëÿÿé¦ýÿÿ D L³€ L‰ç‰• ëÿÿL‰öˆ•ëÿÿèšPôÿH…À„2 fo…@ëÿÿfoPëÿÿI‰Äfo•`ëÿÿfopëÿÿfo¥€ëÿÿfoëÿÿfoµ ëÿÿfo½°ëÿÿLD¶ëÿÿ‹• ëÿÿT \0d@lPt`|p1ÀL‰óA¾ DˆŒ@ëÿÿƒú …›þÿÿMcöL‰çN,3IuèêOôÿH‰…ëÿÿH…À„t I‰ÄH<Hµ@ëÿÿL‰òè”OôÿCÆ, Aýþ …Š H‹…ëÿÿL- L% I‰ÆH˜þ E¾A€ùbt,Hƒì‹5° ‚ L‰âL‰éjbA¸@ ¿ 1ÀA¿ÿÿÿÿè|Ò XZIƒÆL9óuÁH‹½ëÿÿèÕQôÿH½ëÿÿè | ‹½ëÿÿè^SôÿH‹½ðêÿÿè‚SôÿH‹EÈdH+%( … HeØD‰ø[A\A]A^A_]à D ‰½8ëÿÿ¾ H‹½øêÿÿÇ…<ëÿÿ è‡UôÿH˜H…Àu>èKjôÿÇ n Æ…4ëÿÿé¼þÿÿf „ Žáýÿÿö…>ëÿÿ„ ‹½ëÿÿéŒúÿÿ~Ëö…>ëÿÿ„Þ ‹½ëÿÿéCýÿÿH‹(ëÿÿH‹½ëÿÿE1öE1äE1ÿèìPôÿH…8ëÿÿH‰… ëÿÿëA @ HZH‰(ëÿÿD¾*E‰èE…íˆ> Aþ€ t|IcÆAƒÆDˆ„@ëÿÿAƒý „ €½4ëÿÿ … H‰ÚH9 ëÿÿuª‹•0ëÿÿ‹½ëÿÿ…Ò…n ‹•ëÿÿH‹µëÿÿè aôÿH…ÀŽŠ H‹•ëÿÿHÐH‰… ëÿÿéeÿÿÿ D M·€ L‰çDˆëÿÿL‰öèMôÿH…À„^ fo…@ëÿÿfoPëÿÿI‰Äfo•`ëÿÿfopëÿÿfo¥€ëÿÿfoëÿÿB8foµ ëÿÿfo½°ëÿÿBL8D¶…ëÿÿBT8 B\80Bd8@Bl8PBt8`B|8p1ÀM‰÷A¾ Dˆ„@ëÿÿAƒý …äþÿÿMcöL‰çK >HsèÜLôÿH‰…ëÿÿH…À„¤ I‰ÄJ<8Hµ@ëÿÿL‰òè†LôÿAÆ I‰ÙHƒì‹5Ø‚ 1ÀA¸9 h ¿ H þ H A¿ÿÿÿÿè™Ï A\A]é¦ùÿÿ‰½8ëÿÿ¾ H‹½ ëÿÿÇ…<ëÿÿ èÿRôÿH˜H…À…v è¿gôÿÇ n Æ…4ëÿÿé>ÿÿÿ D L‹(ëÿÿH‹½ëÿÿE1öE1äE1ÿèœNôÿH…8ëÿÿH‰… ëÿÿë> @ LjL‰(ëÿÿ¾A‰Ø…Ûˆ6 Aþ€ tvIcÆAƒÆDˆ„@ëÿÿƒû „ €½4ëÿÿ … L‰êL; ëÿÿu‹•0ëÿÿ‹½ëÿÿ…Ò…e ‹•ëÿÿH‹µëÿÿè¿^ôÿH…ÀŽ} H‹•ëÿÿHÐH‰… ëÿÿéhÿÿÿM·€ L‰çˆëÿÿL‰öèHKôÿH…À„ø fo…@ëÿÿfoPëÿÿI‰Äfo•`ëÿÿfopëÿÿfo¥€ëÿÿfoëÿÿB8foµ ëÿÿfo½°ëÿÿBL8D¶…ëÿÿBT8 B\80Bd8@Bl8PBt8`B|8p1ÀM‰÷A¾ Dˆ„@ëÿÿƒû …ëþÿÿMcöL‰çK 7Hsè–JôÿH‰…ëÿÿH…À„? I‰ÄJ<8Hµ@ëÿÿL‰òè@JôÿAÆ I‰ÙHƒì‹5’‚ 1ÀH È hþ A¸> ¿ HÀ A¿ÿÿÿÿèSÍ Y^ézúÿÿ‰½8ëÿÿ¾ H‹½ ëÿÿÇ…<ëÿÿ è»PôÿH˜H…Àu èeôÿÇ n Æ…4ëÿÿéDÿÿÿ D ~íö…>ëÿÿ„Õ ‹½ëÿÿé=þÿÿŽýÿÿö…>ëÿÿ„Ç ‹½ëÿÿéÒûÿÿA¿ÿÿÿÿéƒúÿÿè eôÿÇ éÐúÿÿèeôÿÇ é¼øÿÿH‹(ëÿÿL‰çèLôÿHÇ…ëÿÿ éõúÿÿL‹(ëÿÿL‰çèçKôÿHÇ…ëÿÿ é&ýÿÿL‰çèÏKôÿIÇÁôÿÿÿHÇ…ëÿÿ éÀþÿÿL‰çè°KôÿIÇÁôÿÿÿHÇ…ëÿÿ é[üÿÿè4OôÿèdôÿÇ éûþÿÿèodôÿÇ é«üÿÿ @ ó úU1ÉH‰åAWL=† AVAUL-j ATE1äS»ÿÿÿÿHƒì(dH‹%( H‰EÈ1À @ ¾ L‰ï‰M¼ÓæLcöL‰öèˆàÿÿL‰öL‰ÿ…ÀDEãèwàÿÿL‰öH=/ …ÀDEãèbàÿÿ‹M¼…ÀDEãƒÁƒù u±jE1ÉA¸ÿÿÿÿ1ÉjÿºÿÿÿÿL‰ï»ÿÿÿÿH¾ïÍ«xV4èöãÿÿj A¹ A¸ j ¹ º A‰Æ¾ H=Æ èÈãÿÿHƒÄ …ÀuA÷ÞÛjA¹ A¸; ¹ jÿº; H¾ïÍ«xV4H= A¿ÿÿÿÿL5˜ è~ãÿÿ_AXj jx…ÀA¹ A¸x AEß¹ 1öºx L‰÷èQãÿÿAYAZj…ÀjÿºþÿÿÿA¸x AEßL=M E1É1ö¹ L‰ÿè ãÿÿA[Z…À…¤ j 1ɾïÍ« A¹™ jiA¸þÿÿÿºg H=ù èìâÿÿY^…À…ß …Û¸ÿÿÿÿDEàj L‰ïE1ÉA¸þÿÿÿjþ1ɺa ¾Na¼ A½ÿÿÿÿè êÿÿj A¹ A¸ j ¹ º ‰Ã¾ H= èsêÿÿHƒÄ …Àu÷ÛEíjA¹ A¸; ¹ jÿº; ¾Na¼ H=p »ÿÿÿÿè6êÿÿAYAZj jx…ÀL‰÷A¹ DEëA¸x 1ö¹ ºx èêÿÿA[A^jjÿ…ÀºþÿÿÿL‰ÿDEëA¸x E1É1ö¹ èÝéÿÿA_Z…À…ª j A¸þÿÿÿA¹c 1Éjcºa ¾Í[H=ÿ÷ èªéÿÿ_AX…À…º E…íDEãè“ðÿÿ…À¸ÿÿÿÿDEàH‹EÈdH+%( …‹ HeØD‰à[A\A]A^A_]à j ºg A¹™ 1ÉjiA¸þÿÿÿ¾ïÍ« H=]÷ A¼ÿÿÿÿèBáÿÿXZédþÿÿ j 1ɾÍ[A¹c jcA¸þÿÿÿºa H=U÷ A¼ÿÿÿÿèúèÿÿY^é[ÿÿÿAƒÌÿé#þÿÿèUKôÿAƒÌÿéDÿÿÿf. „ fó úUHd÷ H ½÷ fHnÂH ø H‰åAWAVAULmÀATSHpÿÿÿHƒìxdH‹%( H‰EÈHJ÷ Ç…lÿÿÿ fHnÈH”÷ flÁfHnÐH ø )…pÿÿÿfHnÁfHnØH tø flÂH±ø )E€fHnÂfHnàHtþ flÃH…þ )EfHnÁfHnèflÄ)E fHnÂflÅ)E°L‹;1öL‰ÿè© L‹sH‰ÇI‰ÄL‰öèZôÿ…Àu;L‰çHƒÃè—FôÿI9ÝuÌH‹EÈdH+%( u^‹…lÿÿÿHƒÄx[A\A]A^A_]Ãf D ‹5þ M‰ñM‰àL‰ùH þ ¿ 1ÀHƒÃèÒÆ L‰çè:FôÿÇ…lÿÿÿÿÿÿÿL9ë…aÿÿÿë“èÀIôÿó úUH‰åAWAVL5Çý AUE1íATSH]€HƒìhdH‹%( H‰EÈHQÝ HÇEˆ H‰E€HÉý H‰EHÙý H‰E˜H¸÷ H‰E Hí÷ H‰E¨Hø H‰E°HÂý H‰E¸HEÀH‰…xÿÿÿL‹#L‰çè5 L‹KI‰ÇH…À„… M…É„Œ L‰ÎH‰ÇL‰pÿÿÿèºXôÿ…Àt(L‹pÿÿÿM‰ø‹5êü L‰áL‰ò1À¿ A½ÿÿÿÿè¾Å L‰ÿHƒÃè"EôÿH;xÿÿÿu‰H‹EÈdH+%( u6HƒÄhD‰è[A\A]A^A_]à „ LÕü M…Éu˜ë´fI‰ÀL Âü ëˆèoHôÿf. „ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸþÿÿÿÃè*Hôÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸþÿÿÿÃèêGôÿf. „ UfïÀH‰åAWAVAUATI‰üSHìˆ H‰uˆH‰•XÿÿÿH‰hÿÿÿL‰…pÿÿÿL‰`ÿÿÿdH‹%( H‰EÈ1À)E)E )E°èe¾ H…À„Š H=ûô I‰Åè I‰ÆH…À„{ 1ÒH‰ÆL‰ïèñ< H5HÕ H=IÕ è!Ð L‰âL‰ïH‰ÆHEH‰ÁH‰…xÿÿÿè5 ‰E„…ÀtNH‹½xÿÿÿèb’ L‰ïèU L‰÷èd L‰ïèšò H‹EÈdH+%( … ‹E„HĈ [A\A]A^A_]Ãf1ÒL‰î1ÿèÄR ‰E„…ÀuŸ¾ L‰ïèR M‹e M9å„ž L‹}ˆI‹œ$ I‹7H…öué € I‹wIƒÇH…öt{H‰ßè+Vôÿ…ÀuçI‹_I‹„$Ð H5² L‰çAÆ„$é H‹@0H‰è = „ÀuHM‹$$M9åuM‹e M9åt!M‰çH‹½xÿÿÿ1ÒL‰þè² H…Àu;M‹?M9ýuâfïÀëb € 1Ûë‘ @ H‰ÞH=v‚ èAO M‹$$M9å…4ÿÿÿë£H‹X(L`(L9ãt¸H‹{H‹µXÿÿÿèuUôÿ…Àt H‹L9ãuäëš1öH‰ßè H‹…hÿÿÿHƒ½pÿÿÿ ò „fþÿÿHƒ½`ÿÿÿ „XþÿÿI‹] I9Ýt-L‰uˆL‹¥pÿÿÿH‹½xÿÿÿ1ÒH‰Þèñ H…ÀuH‹I9ÝuâL‹uˆfïÀë8L‹p(Lx(M9þtáI‹~L‰æèáTôÿ…Àt M‹6M9÷uèëÇM‰ô1öL‹uˆL‰çèr€ H‹…`ÿÿÿò éÔýÿÿÇE„ôÿÿÿéìýÿÿL‰ïè~ð ÇE„ôÿÿÿéØýÿÿèÍDôÿff. „ fó úUfïÉE1ÉE1ÀH‰åAWL=‘ AVL‰úL5¥ù L‰ÿAUL-ªù ATL¥PÿÿÿSHHÿÿÿL‰æH‰ÙHì˜ dH‹%( H‰EÈ1ÀL‰µPÿÿÿHÇ…Xÿÿÿ, L‰`ÿÿÿHÇ…hÿÿÿÈ )pÿÿÿèPüÿÿ…À…) ò÷ f.…HÿÿÿŠÎ …È Hhù E1ÉE1ÀH‰ÙH‰…PÿÿÿH=‡ù Hïò L‰æH‰…pÿÿÿfïÒHQù H‰úHÇ…Xÿÿÿ, L‰`ÿÿÿHÇ…hÿÿÿÈ HÇ…xÿÿÿ H‰E€HÇEˆX )Uè²ûÿÿ…À…š òúö f.…HÿÿÿŠÛ …Õ H ù E1ÉE1ÀH‰ÙH‰…PÿÿÿH#ù H=|ù L‰æH‰…`ÿÿÿfïÛHù H‰úH‰…pÿÿÿHù H‰E€H(ù H‰EH.ù HÇ…Xÿÿÿd HÇ…hÿÿÿÈ HÇ…xÿÿÿ, HÇEˆ HÇE˜ô H‰E HÇE¨X )]°èçúÿÿ…À… ò7ö f.…HÿÿÿŠ … H=îø E1ÉE1ÀH‰ÙH‰úL‰æè¨úÿÿ…À… ò ö f.…HÿÿÿŠà …Ú H=Ž E1ÉE1ÀH‰ÙfïäH‰úL‰æL‰µPÿÿÿHÇ…Xÿÿÿ, L‰`ÿÿÿHÇ…hÿÿÿÈ )¥pÿÿÿè:úÿÿƒøÿ… H= E1ÉE1ÀH‰ÙH‰úL‰æèúÿÿƒøÿ…— Hsø E1ÉE1ÀH‰ÙH=sø H‰…PÿÿÿfïíL‰æH H‰úHÇ…Xÿÿÿ = H‰…`ÿÿÿHÇ…hÿÿÿ Âë )pÿÿÿèµùÿÿ…À…' òõ f.…HÿÿÿŠV …P H=Qø E1ÉE1ÀH‰ÙL ø L)ø H‰úL‰æfïöL‰PÿÿÿL‰•`ÿÿÿHÇ…Xÿÿÿ, HÇ…hÿÿÿÈ L‰µpÿÿÿHÇ…xÿÿÿ )u€è*ùÿÿLÙ÷ L Á÷ …À…â ò=„ô f.½HÿÿÿŠe …_ fïÀI‰ÙL‰úL‰æH@ÿÿÿL¤÷ L‰PÿÿÿH=s» L‰u€HÇ…XÿÿÿÈ L‰`ÿÿÿHÇ…hÿÿÿ, L‰•pÿÿÿHÇ…xÿÿÿÈ HÇEˆ )Eè‹øÿÿ…À…Û òƒó f.…@ÿÿÿŠ€ …z ò=×ó f.½HÿÿÿŠÊ …Ä H‹UÈdH+%( …À HĘ [A\A]A^A_]Ãf D L mö A¸ù ‹5ñó L-4õ L%™¶ 1ÀL‰éL‰â¿ è½¼ L uö A¸/ ‹5¾ó L‰éL‰â1À¿ 蘼 ¸ÿÿÿÿésÿÿÿf D L éî A¸å ‹5‰ó L-Ìô L%1¶ 1ÀL‰éL‰â¿ èU¼ L Áõ A¸. ë–L Ãõ A¸ü éQÿÿÿL fö A¸• ‹55ó L-xô L%ݵ 1ÀL‰éL‰â¿ è¼ L ¶ô A¸, é?ÿÿÿL -ô A¸’ ë¹L ô A¸¥ ‹5áò L-$ô L%‰µ 1ÀL‰éL‰â¿ è» L øô A¸- éëþÿÿL Ùó A¸â éÿÿÿL Âí A¸¨ ë§L î A¸ë éíþÿÿL ¦ó A¸è éÛþÿÿL ”ó A¸ ‹5Wò L-šó L%ÿ´ 1ÀL‰éL‰â¿ è#» L %õ A¸0 éaþÿÿL Âí A¸ ë¹L @ó A¸· ‹5ò L-Fó L%«´ 1ÀL‰éL‰â¿ èϺ L âô A¸1 é þÿÿL éô A¸" ‹5¾ñ L-ó L%f´ 1ÀL‰éL‰â¿ 芺 L Ôô A¸2 éÈýÿÿL õó A¸ ë¹L :í A¸º ébÿÿÿL Pí A¸% ë˜èS=ôÿ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸþÿÿÿÃè=ôÿf. „ UºC H‰åAWAVAUATSHƒìXL‹'dH‹%( H‰EÈ1ÀHùì f‰UÆHwj fHnÈfHnÂHÆ ÇEÂA,B,flÁH‰E°)E I9ü„= H‰ûHcI‰ö¾ ‰}˜èBMôÿH‰EI‰ÇH…À„N M‰åL9ãt/f. „ I‹½ èô4ôÿI‰H…À„Ê M‹m IƒÇL9ëuÛ¶i" A‹”$à ˆE‰Uˆ„ÀtÆE M9¤$Ø „p HuÂ1ÉL‰òH‰ßè?" A‰Ä…Àˆa ‹E˜@9C…Å L‹+E1äL9ëu4é` D 8E…Ë A‹à ;Mˆ… M‹m AƒÄL9ë„1 D‰àH‹ML‰ï™÷}˜‰EœHcÂA‰ÖL‹<ÁL‰þès2 „À„ HcEœL‹|Å I‹…X H‹x L‰þè/Kôÿ…À…2 E…öu›¶€! 1À„Ò„qÿÿÿM9Ø …dÿÿÿAƒ½à ŸÀéTÿÿÿ @ ‹5.ï Hãò ¿ 1ÀA¼ÿÿÿÿè¸ ‹E˜…À~#H‹ED‹m˜H‰ÃN,è H‹;HƒÃèL7ôÿL9ëuïH‹}è>7ôÿH‹EÈdH+%( …¹ HƒÄXD‰à[A\A]A^A_]Ãf „ ƒ}ˆŸEéƒþÿÿ‹5¡î H¶ê ¿ 1Àèz· étÿÿÿE1äélÿÿÿ‹5{î HKò ¿ èV· M‹… M‰ù‹5Zî D‰á¿ 1ÀHê A¼ÿÿÿÿè*· é$ÿÿÿ‹53î H ò ¿ 1Àè · I‹…X M‰ùL‹@ ë°H nÜ H ž €} I‰ÈLEÀ„ÒtM9Ø u Aƒ½à HMÈ‹5Øí H5ê ¿ 1ÀA¼ÿÿÿÿ諶 é¥þÿÿD‹Eˆ‹5°í H=ê 1À¿ A¼ÿÿÿÿ胶 é}þÿÿ‹5Œí H;6 ¿ A¼ÿÿÿÿèa¶ é[þÿÿ‹5jí L ùð 1ÀA¸ H úð H° ¿ A¼ÿÿÿÿè)¶ éVþÿÿ‹52í Há5 ¿ 1ÀAƒÌÿè¶ é4þÿÿè 9ôÿff. „ fó úUH‰åAWAVAUATHƒÄ€dH‹%( H‰EØ1ÀèÈä H…À„ LeI‰ÅL‰çèð2 L‰ïL‰æè¥ûÿÿL‰ïA‰ÆèJä E…ö…” fo™õ ¹} ÇEÐionsf‰MÔƧ )EÀèY¯ I‰ÇH…À„} L‰çLuÀèQð A¹ E1À1ÒL‰áL‰öL‰ÿè˜é A‰Å…Àˆ L`ÿÿÿL‰ïè^2 L‰îL‰ÿèûÿÿL‰çA‰ÅèHð L‰ÿè°ã E…í… Æ% èÛ® I‰ÅH…À„° H; „– L‰çè2 L‰ïL‰æèÃúÿÿL‰ïA‰Çèhã E…ÿ…• ÇEÀCPI è“® I‰ÇH…À„- L‰çèÏ1 H5“Å H=”Å èlÀ L‰áL‰òL‰ÿH‰Æè‹ A‰Å…ÀˆÐ L‰æL‰ÿèUúÿÿL‰çA‰Å誂 L‰ÿèòâ E…í…V H‹EØdH+%( …2 HeàD‰èA\A]A^A_]à D L‹M˜‹5ë A‰ÀL‰ñH¨ ¿ 1Àèí³ L‰öL‰çèÒð L‰çL%’î èï L‰ÿè{â j L äî A¸Õ AU‹5Èê L‰á¿ 1ÀH·Ñ A½ÿÿÿÿ蘳 XZéXÿÿÿ‹5žê L‰ñ¿ 1ÀHÐî èt³ L‰çL%$î èÅ L‰ÿè â j L Lç A¸Û AUëf. „ ‹5Nê Hrî ¿ 1Àè'³ L‰ïèÏá ékþÿÿL%Íí j L ,î A¸Ø AWéCÿÿÿL%°í j L Åæ A¸Ò AVé&ÿÿÿ‹5îé L%í 1ÀL Úß A¸} L‰á¿ A½ÿÿÿÿHy¬ 課 éÚþÿÿ‹5³é L%Rí 1ÀL Ÿß A¸j L‰á¿ A¾ÿÿÿÿH>¬ èo² étÿÿÿ‹5xé L%í 1ÀL dß A¸º L‰á¿ A½ÿÿÿÿH¬ è4² éÒþÿÿ‹5=é L%Üì 1ÀL )ß A¸ L‰á¿ A¿ÿÿÿÿHÈ« èù± éáþÿÿèÿ4ôÿL%¢ì éþÿÿL%–ì ézþÿÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè4ôÿff. „ fó úU¹ H‰åAWAVAUATL¥`ùÿÿSL‰çHìè dH‹%( H‰EÈ1ÀóH«Æ…ùÿÿÆ…«ùÿÿÇ…ÌùÿÿÿÿÿÿÇ…ÔùÿÿÿÿÿÿHÇ…øùÿÿÿÿÿÿèõMôÿºÿÿÿÿ¿ÿÿÿÿ‰ÆèC H‰…ùÿÿH…À„· è®ó H‰…ùÿÿH…À„Þ èÚª I‰ÅH…À„Á H‹µùÿÿH‹•ùÿÿH‰Çèu) H5—Ï L‰ïè)ë …ÀˆL 1ÒL‰æL‰ïèTÅ I‹U I9Õt ·B8f%þíf f‰B8H‹I9ÕuèL‰ïèÈá A‰Ä…Àˆz ¾ÿÿÿÿL‰ïèÐÐ …Àˆÿ H…0ùÿÿH‰…øøÿÿH‰ÆI‹…¨ H‹8èh A‰Æ…ÀtWA¼ÿÿÿÿƒø¡„™ L‰ïèÊÞ H‹½ùÿÿè€ñ H‹½ùÿÿèÜ H‹EÈdH+%( … HÄè D‰à[A\A]A^A_]ÃL‰ïèRà E1À1É1Ò1ÀH5cÏ ¿ èEôÿ…ÀˆÄ è+a E1À1É1ÒH‰…ðøÿÿH5XÏ 1À¿ èÚDôÿ…Àˆ¢ L‰ïèÊÅ A‹E0…ÀŽÁ H…`úÿÿHÇ…(ùÿÿ HÇ…ùÿÿ HÇ… ùÿÿ H‰… ùÿÿë D H…(ùÿÿØ AƒÆE9u0Ž} L‹¥(ùÿÿM¥¨ L‰çèßH …ÀxÍL‰çèGK I‰ÇH…À… L‰çè÷H ë®f D A‹_è§Kôÿ9ÃusA‹_ èšKôÿ9ÃufI_H5\Î H‰ßèƒAôÿ…ÀtH5jÎ H‰ßèpAôÿ…Àu<L‰ïL‰þèAÉ H‰ÇH…À„¿ H‹• ùÿÿL‰þèÆf …ÀˆÇ H‹…púÿÿH‰…ùÿÿL‰çè‘D L‰çèšJ I‰ÇH…À„TÿÿÿAƒ?uÞéYÿÿÿf „ L‰ïL‰þèÕÈ H‰ÇH…ÀtWH‹• ùÿÿL‰þè^f …Àˆ_ H‹…púÿÿH‰… ùÿÿéDÿÿÿH‘é ƒøþ„Áýÿÿ‹5ñä ¿ 1ÀA¼ÿÿÿÿèË é¤ýÿÿ‹5Ôä H‘â ¿ 1Àè A¼ÿÿÿÿé€ýÿÿH‹ ùÿÿH…ÛtéHƒ½ùÿÿ tßL‹½øøÿÿH‹½ðøÿÿL‰þèÆd L‰þH‰ßL‰½øøÿÿI‰ÆI‰ßèNd H‹µøøÿÿH‹½ùÿÿI‰Äè8d M‰àL‰ù¿ ‹5Kä H‰ÃHuâ 1Àè& ‹54ä L‰ñ1ÀL‹…ðøÿÿH}â ¿ è ‹5ä 1ÀI‰ØH‹ùÿÿH‚â ¿ èଠM9÷ƒ*ÿÿÿL9µùÿÿ† ÿÿÿH‹…ðøÿÿL9àA–ÄH9Ø“ÀA ÄE¶äA÷Üé…üÿÿ‹5µã Hªá ¿ 1À莬 éÜþÿÿ‹5—ã H”à ¿ 1ÀA¼þÿÿÿèj¬ éCüÿÿH É évþÿÿHjÉ éjþÿÿ‹5[ã H.Í ¿ E1íA¼ÿÿÿÿè-¬ HÇ…ùÿÿ éûûÿÿH#Í é.þÿÿ‹5 ã HÍ ¿ E1íA¼ÿÿÿÿèñ« éÊûÿÿH=à éýýÿÿHqà éñýÿÿèß.ôÿf. „ D ó úUH‰åSH‰óHƒì·V‹¿H dH‹%( H‰Eè1ÀèX ·SH9•À¶À÷ØH‹UèdH+%( uH‹]øÉÃèy.ôÿf „ UH‰åAUATHì Hƒ $ Hìð H‰µHÿÿÿH‰•PÿÿÿH‰XÿÿÿL‰…`ÿÿÿL‰hÿÿÿ„Àt#)…pÿÿÿ)M€)U)] )e°)mÀ)uÐ)}àdH‹%( H‰…8ÿÿÿ1ÀL¥ ïÿÿHEI‰øH‰…ïÿÿLïÿÿ¹ L‰çH…@ÿÿÿº ¾ Ç…ïÿÿ Ç… ïÿÿ0 H‰…ïÿÿèt+ôÿƒè=þ ‡– D‹-“á E…í~jL‰áH•æ D‰î1À¿ èaª L‰çè™IôÿA‰Ä…Àu"H‹…8ÿÿÿdH+%( uXHÄð D‰àA\A]]Ë5>á ‰Á¿ 1ÀHLæ èª ëÁ º H5æ L‰çèL:ôÿë€f. „ A¼ÿÿÿÿë–èó,ôÿ UH‰åAWAVAUATSLœ$ þÿHì Hƒ $ L9ÜuïHìÈ ºpR 1ödH‹%( H‰EÈ1ÀH…PþÿA‰ýHÀžþÿH‰ÇH‰… —þÿL½@Ÿþÿè†-ôÿÇ…˜žþÿÿÿÿÿè7Fôÿ‹5uà D‰éHoß A‰Ä¿ 1ÀèH© H…ÀŸþÿ¾ H‰ÇH‰…(—þÿèmÓ E‰é¹€ H‰ßLjå º ¾€ 1ÀèúGôÿE‰é¹€ L‰ÿL`å º ¾€ 1Àè×GôÿH…À¯þÿE‰áLß H‰Ç¹ º H‰…8—þÿ¾ 1ÀLÀÏþÿèŸGôÿH…À¿þÿE‰áL!å H‰Ç¹ º H‰…0—þÿ¾ 1ÀènGôÿE‰á¹ L‰ïL å º L¥Àïþÿ1À¾ èDGôÿ¾ L‰çHÇ…@—þÿc è|Ò L‰çL¥ÀÿþÿèÝAôÿHƒì¹ L‰çSI‰ÁLÑä º ¾ 1ÀèõFôÿL‰ç¾ è˜%ôÿ_AX…ÀtXè<Z I‰ÆH…À„# HƒìI‰Á¹ L‰çSL„ä º 1À¾ è¨FôÿL‰÷è 'ôÿ¾ L‰çèC%ôÿY^…À…Ü L‰çLµÀßþÿè:Aôÿº L‰÷H‰Æè:g H…P—þÿH‰ÞL‰÷HH—þÿH‰ÂHÇ…H—þÿ HÇ…P—þÿ H‰…—þÿè! „À„U H‹½H—þÿL‹…P—þÿH…ÿ„E H5sÝ L‰…—þÿèß9ôÿL‹…—þÿ…À…# M…À„ L‰ÇL‰þè¼9ôÿL‹…—þÿ…À… L‰ÇèE&ôÿH‹½H—þÿè9&ôÿ‹5×Ý 1À¿ H”ã è°¦ 1ÀH=˜ã èBûÿÿ…À…" ‹5¨Ý L‰ñ¿ 1ÀHã è~¦ H‹½0—þÿ¾¤ èý+ôÿ‰Ç…À‰› H }ã HPD ‹5cÝ ¿ 1ÀèC¦ A¼ÿÿÿÿH‹½žþÿè‘ï ‹½˜žþÿ…ÿxè2'ôÿƒ=/Ý '€½À¿þÿ …ä €½ÀÏþÿ …ð €½À¯þÿ …² H‹EÈdH+%( …Æ HeØD‰à[A\A]A^A_]à D º9 H5tÜ ‰…—þÿè3R ‹½—þÿI‰Çè³&ôÿIƒÿ9…6ÿÿÿƒ=¦Ü ~H‹µ0—þÿH=¿â 1ÀèúÿÿH‹•0—þÿ1ÀL‰îH=³â èúÿÿ…À…ÿÿÿƒ=hÜ ö L‰ïè¦Ù H‰ÇH…À„ª H5‡Ó H‰…—þÿè'M H‹½—þÿH…Àt H‹@H‰… žþÿH5mÓ H‰½—þÿèýL H‹½—þÿH…Àt H‹@H‰…¨žþÿèñF fo… žþÿfo ñä fH~ÀfÔÈ)°žþÿH…À„( ÐfH~ÐH…À„ ‹5µÛ H’Û ¿ 1À莤 èù H B× ¾¤ H‹½8—þÿH‰ˆHX H‰…žþÿèó)ôÿ‰…˜žþÿ‰Ç…Àˆ" è®5 …Àˆ! H‹½—þÿ1À¹ foá HµP—þÿLbøÿÿº óH«H‹½ —þÿH@—þÿÇ…T—þÿˆ HÇ…h—þÿ …X—þÿè[= …À…t H¸ foä º L½à—þÿH‰…à—þÿ‹½˜žþÿL‰þH‹^Ú )…ð—þÿH‰…è—þÿè P Hƒø …: D‹˜žþÿL‰ïD‰—þÿè›)ôÿfo£ã º L‰îHHH‹Ú f‰•Äÿþÿº HƒáøH½èÿþÿ)…ÐÿþÿHƒÁ(Ç…Àÿþÿ f‰ÆÿþÿH‰ —þÿH‰…ÈÿþÿHÇ…àÿþÿ è_!ôÿH‹• —þÿ‹½—þÿL‰æè|O H‹ —þÿH9Á…¦ L‰ÿ1À¹ ¾ óH«L‰ÿH‹…°žþÿH‹•@—þÿHÇ…ð—þÿÒ–IH‰…à—þÿH‹^Ù H‰• ˜þÿ1ÒH‰…è—þÿH‹…¸žþÿHÇ…˜þÿe H‰…ø—þÿ¸ HÇ…˜þÿ9Ã` Ç…8˜þÿ Ç…Àÿþÿ f‰…Äÿþÿè% L‰ù1Ò¾ L‰çf‰…ÆÿþÿèŒ' A‰Ç…À…Î ·•Æÿþÿ‹½˜žþÿL‰æèžN I‰À·…ÆÿþÿI9À…… D‹ Ù Aƒù~#H‹•8—þÿH‹µ(—þÿH=kß 1Àè€öÿÿD‹ íØ L‰ —þÿM‰õL‹µ(—þÿH=¡Ù HƒìH‹•8—þÿI‰Ø1ÀAWL‰éL‰öÿµ¸žþÿÿµ°žþÿè8öÿÿHƒÄ A‰Ä…À…™ AƒÇAƒÿtD‹ ŒØ H=QÙ ë® € L‹ —þÿé ûÿÿ @ L‰îH=©Þ èéõÿÿéöûÿÿ @ H‹½8—þÿèt"ôÿé=ûÿÿ € H‹½0—þÿè\"ôÿ€½ÀÏþÿ „ûÿÿL‰ïèG"ôÿ€½À¯þÿ „ûÿÿë¸ „ L‹ —þÿé¡úÿÿL‹…P—þÿL‰ÇèE ôÿH‹½H—þÿè9 ôÿH J× éaúÿÿH Ý ‹5Ä× H¤> ¿ 1ÀA¼þÿÿÿè— éUúÿÿfH ©× é(úÿÿH êÝ é úÿÿH pÝ ë¹H ø× éúÿÿH Ø éûùÿÿH h{ Hw› éïùÿÿH E{ Hd› éÜùÿÿH j× éÉùÿÿH †× é½ùÿÿè$#ôÿ @ ó úU1ÿH‰åHƒìdH‹%( H‰Eø1Àèöÿÿ…ÀtH‹UødH+%( u%ÉÃf „ H‹EødH+%( u É¿ éÖõÿÿèÁ"ôÿó úUH‰åATI‰ü¿º SHƒìdH‹%( H‰Eè1Àè ôÿL‰çH‰Ãè0ôÿð Óº ‹Õº ƒø~ ‰Ù1Ò @ 𠹺 ‹»º ƒèƒÂ9ÐéH‹EèdH+%( u HƒÄ1À[A\]Ãè:"ôÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø¸ ðÁ^º …Àu_óo)[º óoN) _º óoV )cº óo^0) gº óof@)%kº óonP)-oº óov`)5sº óo~p)=wº ¿º 1Àè ôÿð)ä¹ H‹EødH+%( uÉÃè~!ôÿff. „ ó úU¹ 1öº H‰åAWAVH½(ýÿÿAUL þÿÿATL¥°ýÿÿS1ÛHìX dH‹%( H‰EÈ1ÀóH«H‹ôÓ ¹ HÇ…0ýÿÿ Æ…HýÿÿcH½ þÿÿH‰… ýÿÿHH¹ fo… ýÿÿfo0ýÿÿfopýÿÿH‰…XýÿÿH÷Ðfoµ€ýÿÿÆ…Lýÿÿ8fo•@ýÿÿ)…üÿÿÇ…Týÿÿ foPýÿÿHÇ…`ýÿÿ fo¥`ýÿÿ) üÿÿ)•°üÿÿ)Àüÿÿ)¥Ðüÿÿ)àüÿÿH‰…˜ýÿÿ)µðüÿÿH‹… ýÿÿfo½ýÿÿH‰…ýÿÿH‰ØóH«L‰ç)½ ýÿÿèo ôÿHøýÿÿH½þÿÿÇ…ˆþÿÿ @H‰… þÿÿèK.ôÿH… þÿÿL‰î¿ H‰ÂH‰…€üÿÿèM.ôÿ…À…É èðZ HµüÿÿA¸ÿÿÿÿ1ÒI‰Á¹ÿÿÿÿ¿* 1Àè- ôÿ‰…Œüÿÿ…Àˆ HÐýÿÿLøýÿÿI‰ßL5×üÿÿ1öL‰áL‰òL‰ÿè×8ôÿ…À… IƒÇM9ýußÇÄ· ¸ ‹º· …À…¹ ‹½Œüÿÿ1Ò1À¾ $ èêôÿ…À…Ú L‰çèÊ,ôÿH‹;1öè ôÿA‰Æ…À…} HƒÃL9ëu⋽Œüÿÿ1Ò1À¾$ è¨ôÿ…À…Ï ‹R· €‹E· 9Â…§ ‹3· …À…Ó H,· H9=· …ê ‹½Œüÿÿè¼ ôÿH‹µ€üÿÿ1Ò¿ è -ôÿL‰çèÑ0ôÿH‹EÈdH+%( …› HeØD‰ð[A\A]A^A_]à @ èÃ3ôÿº€ Hµ@ÿÿÿA¾ÿÿÿÿ‹8èÖ ‹5XÒ ¿ HöØ H‰Á1Àè.› érÿÿÿf „ H‰ØH½0ýÿÿ¹ óH«H‹¿Ñ HÇ…(ýÿÿ Æ…Lýÿÿ0H‰… ýÿÿè Y ¿* A¸ÿÿÿÿ1ÒI‰ÁHµ ýÿÿ¹ÿÿÿÿ1ÀèFôÿ‰Ç…Àyp‹5ÎÑ HÓ ¿ 1ÀA¾þÿÿÿè¡š éðþÿÿ @ H‹;1öA¾ÿÿÿÿèˆ ôÿj ‹5”Ñ H eØ PL {Ø 1ÀA¸Ã Hv¸ ¿ èXš Y^éEþÿÿè[ôÿA¾ÿÿÿÿè 2ôÿHµ@ÿÿÿº€ ‹8èúÔ ‹5;Ñ ¿ H“Ò H‰Á1Àèš é`þÿÿèg2ôÿº€ Hµ@ÿÿÿA¾ÿÿÿÿ‹8è»Ô ‹5üÐ ¿ H‚× H‰Á1ÀèÒ™ é4þÿÿ‹5ÛÐ L Ø 1ÀA¸Þ H × Ht“ ¿ A¾ÿÿÿÿèš™ éÞýÿÿj L g× A¸Î P‹5“Ð HŒ· H ]× 1À¿ A¾ÿÿÿÿè_™ XZé¡ýÿÿ‹½Œüÿÿ1Ò¾ $ 1Àèôôÿj L 7× A¸Ï PëRL Y× A¸Û P뜋½Œüÿÿ1Ò¾$ 1Àè½ôÿj L $× A¸Ñ Pésÿÿÿj L Ñ A¸Ý Pé^ÿÿÿèîôÿf. „ @ ó úUH‰åAWAVL5Œ« AUL-+× ATE1äSH × Hìè dH‹%( H‰EÈ1ÀL‰çèÙë I‰ÄH…ÀtnL‹8H‰ßL‰þèC+ôÿ…À„“ L‰þL‰ïè0+ôÿ…À„G L‰þL‰÷è +ôÿ…À„? L‰þH= ¬ è+ôÿ…À„3 L‰þH=¢Ö èï*ôÿ…ÀuŠA¸ ë>Ç…øþÿÿþÿÿÿf „ H‹EÈdH+%( …ý ‹…øþÿÿHeØ[A\A]A^A_]ÃA‰À‹5ãÎ L‰ù¿ 1ÀHŽÐ D‰…8ÿÿÿL5ù è«— Lc…8ÿÿÿ¹ E1ÉHuŒ~ H½PÿÿÿA‹t$IÁàH‰½8ÿÿÿL¥@ÿÿÿJ‹T 1À‰5Êø A¸ÿÿÿÿóH«‰µ@ÿÿÿ¿* L‰æH‰œø H‰•HÿÿÿºÿÿÿÿÇ…Dÿÿÿˆ Æ…hÿÿÿèªôÿ‰Ç…Àˆ ÿÿÿè+ôÿƒ=tø ÿ„ûþÿÿHGø L‰µ ÿÿÿH‰…ÿÿÿÇ…øþÿÿ Ç… ÿÿÿ ¶ ÿÿÿ¸ L‰µ0ÿÿÿL- ø Ç…ÿÿÿ ÓàL‰(ÿÿÿM‰å‰…üþÿÿ‹…üþÿÿ¶•ÿÿÿ1۫Љ…ÿÿÿ¹ E1ɺÿÿÿÿL‰î‹…ÿÿÿH‹½8ÿÿÿA¸ÿÿÿÿ«Øƒà‰… ÿÿÿH‹…ÿÿÿL‹H‹… ÿÿÿD‹81ÀL‰ÿÿÿóH«¿* L‰HÿÿÿD‰½@ÿÿÿÇ…Dÿÿÿˆ Æ…hÿÿÿèŸôÿL‹ÿÿÿƒøÿI‰ÂA‰Ä„â H‹½8ÿÿÿ1ÀE1ÉE‰Ð¹ H‹•(ÿÿÿH‹µ0ÿÿÿL‰•ÿÿÿóH«¿* Ç…Dÿÿÿˆ H‹‹6H‰•Hÿÿÿºÿÿÿÿ‰µ@ÿÿÿL‰îè/ôÿL‹•ÿÿÿƒøÿA‰Ç„L ¹ A‹4žE1ÉE‰ÐH‹½8ÿÿÿH¿ö H‹Ø1ÀóH«‰µ@ÿÿÿ¿* L‰îH‰•HÿÿÿºÿÿÿÿÇ…Dÿÿÿˆ èÍôÿ‰Çƒøÿ„ê èMôÿD‰ÿèEôÿD‰çè=ôÿH‹…ÿÿÿƒ½ ÿÿÿL‹H‹… ÿÿÿD‹8„å HkÓ PH=ö M‰ØD‰ùÿ4ØA‹ž¿ HÔÍ ‹5òË HƒÃPH‹…(ÿÿÿÿ0H‹…0ÿÿÿD‹1Àè¿” HƒÄ Hƒû…þÿÿƒ…ÿÿÿ‹…ÿÿÿHƒ…(ÿÿÿHƒ…0ÿÿÿƒø…Üýÿÿƒ… ÿÿÿ‹… ÿÿÿM‰ìHƒ…ÿÿÿHƒ… ÿÿÿƒø…}ýÿÿé]üÿÿ D D‰ÿè`ôÿD‰çèXôÿH‹…ÿÿÿƒ½ ÿÿÿL‹H‹… ÿÿÿD‹8„ÿÿÿÇ…øþÿÿÿÿÿÿHÒ é ÿÿÿA¸ é1üÿÿA¸ é&üÿÿA¸ éüÿÿèûôÿf. „ ó úUH‰åAWAVAUATSHì Hƒ $ Hƒì(dH‹%( H‰EÈ1Àè H…À„u ºd ¾d H‰ÇI‰Äè-ê I‰ÅH…À„w H‹5š HÀïÿÿH…ö„â º H‰ßè S ‹5kÊ H‰Ù¿ 1ÀHÒ èA“ AUA¹ E1ÀS1ɺÿÿÿÿ¾ j L‰çj è-* HƒÄ I‰ÆH…À„— H‹X H‰ÆH‰ßèž …Àˆ¦ ‹5Ê „ ƒþ~H‹5~” H‰ßèFË L‹C`1ÛM…À„ÿ E1ÿë#fM‰ÇI9@ „Ž L‰Çè›N I‰ÀH…À„× A¶@*ƒà<uàI‹@M…ÿtÊI;G sÄ‹5’É H€Ñ ¿ 1ÀL‰…¸ïÿÿ»ÿÿÿÿè_’ H‹5ø“ L‰ÿè0. H‹5é“ H‹½¸ïÿÿè . L‹…¸ïÿÿI‹@M‰ÇI9@ …rÿÿÿ‹53É H7Ñ ¿ 1ÀL‰…¸ïÿÿ»ÿÿÿÿè ’ H‹5™“ H‹½¸ïÿÿèÍ- L‹…¸ïÿÿé.ÿÿÿHÍÐ ¿ 1À»þÿÿÿèÈ‘ L‰÷èÐ3 L‰ïèÈ L‰çèÛ H‹EÈdH+%( …œ He؉Ø[A\A]A^A_]à @ ¾ H‰ßè»» éþÿÿ‹5„È H2Ð ¿ 1À»ÿÿÿÿèX‘ ë–f D ‹5^È H"Ð ¿ 1À»ÿÿÿÿè2‘ éeÿÿÿHÆÏ ‹54È ¿ 1À»ÿÿÿÿè‘ éZÿÿÿHÊ ëÛè ôÿf. „ fó úU¿ H5‹X H‰åAVAUATL% Ð SL‰âHƒìdH‹%( H‰EØ1Àè#o ¶H‰Çèôÿ„Û… L5}° L‰æ¿5 L‰òèùn L‰æH‰ÇI‰ÅèK#ôÿL‰ï‰Ãèáôÿ…Û… L‰æL‰ò¿3 èÉn H5µÏ H‰ÇI‰Äè#ôÿL‰ç‰Ãèôÿ…Û…õ L-ŸÏ H€9x ¿a L‰îèŠn H5‹Ï H‰ÇI‰ÄèØ"ôÿL‰ç‰Ãènôÿ…Û…Æ L‰îHwÏ ¿a èRn H5oÏ H‰ÇI‰Åè "ôÿL‰ïA‰Äè5ôÿE…ä…› H‹EØdH+%( …— HƒÄD‰à[A\A]A^]Ãf „ L ÉÎ A¸ ‹5‘Æ H ÃÎ H9‰ 1À¿ A¼ÿÿÿÿè] ëŸ L «Î A¸ ëÆf „ L Î A¸ ë®L ªÎ A¸ ëžL ÃÎ A¸ ëè ôÿf. „ ó úUH‰ùH‰åAUATHƒìL‹g‹Kñ dH‹%( H‰Eè1ÀID$-M…äLEàH‹…Òuyº )ÂD‹ÇÅ HƒøwiM…ä„‚ HƒÀHcÒ¿ H‰H΃~ L‹AD‰ÖL‹,ÐL‰áH4Î 1ÀM‰éèoŽ L‰îL‰çè4!ôÿH‹UèdH+%( uTHƒÄA\A]]à ‰Â늹 D‰Ö¿ 1ÀHnÇ è)Ž ¸ÿÿÿÿë¾H‹IHÇ D‰Ö1À¿ èŽ ¸ÿÿÿÿëè ôÿff. „ ó úUH‰ÏH‰åHƒìdH‹%( H‰Eø1Àè H‹UødH+%( uÉÃèÇôÿ € UH‰åSHì Hƒ $ HƒìXdH‹%( H‰Eè1ÀH‰ûèT*ôÿHµ ïÿÿ¹ I‰Ù‰ÂH‰÷1ÀHƒìóH«j‰Ñ1ÿLjÿÿÿè5ç H‹UèdH+%( uH‹]øÉÃèKôÿff. „ ó úU¹ H‰åAUATL€úÿÿI‰üL‰ïL‰æHì€ dH‹%( H‰Eè1ÀHÇ…xúÿÿ óH«L‰ïèó£ …À…à L‰âHµxúÿÿE1ÉL‰éA¸ H=¾ýÿÿè™M A‰Ä…ÀuJH‹xúÿÿHƒùu]H} èc6 H½`ûÿÿèW6 H‹EèdH+%( …‰ HÄ€ D‰àA\A]]à D ‹5và HPÌ ¿ 1ÀèOŒ ë¨ D ‹5Và A¸ HÅÅ 1À¿ A¼ÿÿÿÿè#Œ éyÿÿÿf D ‹5&à HãË ¿ 1ÀA¼ÿÿÿÿèù‹ éOÿÿÿèÿôÿff. „ @ ó úUH‰åAUATI‰ôSH‰ûHƒìL‹/dH‹%( H‰EØ1À=í €t#‰ØD)àH‹UØdH+%( uEHƒÄ[A\A]]à @ Çæí L‰ïèFþÿÿ‰Ôì …ÀuÁÇÊí L‰ïè*þÿÿ‰¸ì ë§è]ôÿff. „ fó úUfHnǹ º flÀLAÿÿÿH‰åHƒì@H‰}ÈHuÈH}àdH‹%( H‰Eø1ÀH‹Æ )EàH‰EØH‹EØÿЋHì H‹UødH+%( uÉÃèÞ ôÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1Àè`ÿÿÿH‹UødH+%( uÉÃèš ôÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1Àè ÿÿÿH‹UødH+%( uÉÃèZ ôÿf. „ ó úUH‰åAVAUATHƒìdH‹%( H‰EØ1ÀèŠÿ H…À„ H‰ÇI‰Äè–û …À…Î L‰çÆàÀ Ç.ì è5üÿÿHÊ …À…… ƒ=ãÀ ]è˜&ôÿA‰Åè&ôÿD‰êL‰ç‰Æèóà I‰ÅH…ÀtSH‰Çè#ÿÿÿL‰ïA‰Æè¨ L‰çèðÒ H‹EØdH+%( u{HƒÄD‰ðA\A]A^]ÃfH‹5 ‹ L‰çèAî ë’ € H¢É ‹5_À 1ÿ1ÀA¾ÿÿÿÿè<‰ ë¢f. „ HDÉ ‹57À 1ÿ1ÀA¾ÿÿÿÿè‰ éÿÿÿH É ëÝè ôÿó úUH‰åHƒìdH‹%( H‰Eø1ÀÇˤ H‹EødH+%( uÉÃèÕ ôÿ D ó úUH‰åAUATA¼ HƒìdH‹%( H‰Eè1À…ÿ~H‰ñº 1öH‹9èµ ôÿA‰ÄL-{ÿÿÿ¿ L‰îèŽ ôÿ¿ L‰îè ôÿD‰çèI ôÿ‹C¤ …ÀtöH‹EèdH+%( u HƒÄ1ÀA\A]]Ãè? ôÿf. „ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀÇï£ H‹EødH+%( uÉÃèõ ôÿ D ó úUH‰åHƒìdH‹%( H‰Eø1À D ‹®£ …ÀtöH‹EødH+%( uÉÃè° ôÿó úUH‰åHƒìdH‹%( H‰Eø1Àÿ×H‹EødH+%( uÉ1ÀÃè{ ôÿff. „ ó úUH‰åAUATA¼ HƒìdH‹%( H‰Eè1À…ÿ~H‰ñº 1öH‹9èUôÿA‰ÄL-ûþÿÿ¿ L‰îè. ôÿL‰î¿ è! ôÿD‰çèé ôÿ1öH}àH ÿÿÿHEÿÿÿè@#ôÿèûþÿÿH‹}à1öèÐ ôÿH‹EèdH+%( u HƒÄ1ÀA\A]]ÃèÀ ôÿó úUH‰åHƒì ‰}ìdH‹%( H‰Eø1ÀÇ„¢ H‹EødH+%( tèƒ ôÿÉÃó úUH‰åHƒì ‰}ìdH‹%( H‰Eø1Àë‹Uì‹@¢ Љ8¢ ‹6¢ …ÀtåH‹EødH+%( tè1 ôÿÉÃó úUH‰åHƒì ‰}ìdH‹%( H‰Eø1À‹Eì‰Çè†ÿÿÿH‹EødH+%( tèòôÿÉÃó úUH‰åHƒì ‰}ìH‰uàdH‹%( H‰Eø1ÀÇEô ƒ}ì ~H‹EàH‹ H‰Çè ôÿ‰EôHèþÿÿH‰Æ¿ è« ôÿHÔþÿÿH‰Æ¿ è— ôÿ‹Eô‰Çè]ôÿ‹Eô‰ÇèDÿÿÿ¸ H‹UødH+%( tèZôÿÉÃó úUH‰åHƒì ‰}ìdH‹%( H‰Eø1ÀÇ ¡ H‹EødH+%( tèôÿÉÃó úUH‰åHƒì ‰}ìdH‹%( H‰Eø1ÀHœÿÿÿH‰Æ¿ è÷ ôÿ‹Eì‰Çè½ôÿë èV ôÿfïÉò*ÈfH~ÈfHnÀèÏ ôÿ‹© …ÀtÚ¸ H‹UødH+%( tèœôÿÉÃó úUH‰åHƒì ‰}ìH‰uàdH‹%( H‰Eø1ÀÇEô ƒ}ì ~H‹EàH‹ H‰Çè¬ôÿ‰Eôèôôÿƒøÿt…Àu‹Eô‰Çè(ÿÿÿë¸ÿÿÿÿë¿ è®ÿóÿ¸ H‹UødH+%( tèôÿÉÃó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( tèãôÿÉÃó úUH‰åHƒìdH‹%( H‰Eø1Àè®ÿÿÿH‹EødH+%( tè¬ôÿÉÃó úUH‰åHƒìdH‹%( H‰Eø1ÀH§ÿÿÿH‰Eð‹rŸ P‰iŸ HcÐHiÒVUUUHÁê ‰ÁÁù )ʉÑÉÑ)ȉ…Òtèlÿÿÿè5ÿÿÿH‹EðÿÐH‹EødH+%( tè-ôÿÉÃó úUH‰åHƒì ‰}ìH‰uàdH‹%( H‰Eø1ÀÇEô?B ƒ}ì ~H‹EàH‹ H‰Çè=ôÿ‰Eô‹Øž P‰Ïž 9Eô|è'ÿÿÿëå¸ H‹UødH+%( tèµôÿÉÃó úUH‰å‰}ìH‰uàdH‹%( H‰Eø1À¶þã ƒÀˆõã ¶îã <{u¶ãã ƒÀˆÚã ¶ ä ‰Â¶Êã Јúã ë»ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uH‰ÑH‰ò‹5 ¹ Ééd‡ èôÿff. „ @ UH‰åAUI‰ýH‰÷ATI‰ôHƒìdH‹%( H‰Eè1ÀèçôÿL‰æL‰ïH‰Âè ôÿ…À”ÀH‹UèdH+%( u HƒÄA\A]]Ãè¦ôÿf D UH‰åAVI‰ÖAUATA‰ôSH‰ûHì0 dH‹%( H‰EØ1Àƒ=¯å ÿ„i ‹ã ƒøÿ„: …ÀtvL-ÿ³ L‰ïè‡E L‰òD‰æL‰ïè)G D‰çL‰öÿSA‰ÄèX 1ÿE…ä@•Çèú¾ L‰ïè²A E…ätME¶äH‹EØdH+%( …þ HÄ0 D‰à[A\A]A^]à º H5 H=Â èˆ ôÿémÿÿÿ H‹=‚ è” ôÿHµÀþÿÿ‰Çè†ôÿ…Àu™‹…Øþÿÿ% ð = t‡= À t€H‹=Ú è½ôÿ…À… H‹=Æ è‰ôÿ…À…A H‹=² èõôÿ…À„Dÿÿÿè˜ôÿº€ HµPÿÿÿ‹8èòº H6º H‰Áéè f D ‹C¨uY¨„»þÿÿdzá é¬þÿÿfH‹Hµ°þÿÿH= Ç…¸þÿÿÿÿÿÿH‰…°þÿÿèy …ÀD…¸þÿÿ‰ ä é\þÿÿ D H‹Hµ°þÿÿH=¿ Ç…¸þÿÿÿÿÿÿH‰…°þÿÿè9 …Àu%‹…¸þÿÿ‰5á ƒøÿ…&þÿÿ‹Cé_ÿÿÿ „ ‰á ƒøÿtåé þÿÿè«ôÿº€ HµPÿÿÿ‹8èº Hñ¸ H‰ÁH‹=Ç€ ¾ 1ÀA¼ èôÿéþÿÿº( H‹ ¤€ ¾ H=ภA¼ èMôÿéïýÿÿèóôÿ ó úUH‰åAUI‰õH5 À ATI‰üSH‰Óº HƒìdH‹%( H‰EØ1Àèöÿóÿ…ÀuH‹3I|$èeôÿ…Àt!H‹EØdH+%( u"HƒÄ1À[A\A]]à D L‰îL‰çèu ‰CëÏèkôÿff. „ ó úUH‰åAUI‰õH5”¿ ATI‰üSH‰Óº HƒìdH‹%( H‰EØ1Àèfÿóÿ…Àu@H‹3I|$èÕôÿ…Àt!H‹EØdH+%( ucHƒÄ1À[A\A]]à D L‰îL‰çèå ‰Cº H5#¿ L‰çèÿóÿ…Àu¹H‹3I|$è}ôÿ…Àu¨L‰îL‰çè® …À•À¶ÀÀ‰CëŽèš ôÿf. „ ó úUH‰åHƒìdH‹%( H‰EøH‹FHPH‰VH‹WH‰ÆH‹EødH+%( uÉ1ÀÃèK ôÿff. „ ó úUfïÀI‰úI‰ó¹D H‰åATL§Ð SHÀýÿÿL‰æH‰ßHìP dH‹%( H‰Eè1Àƒ=)ß )… ýÿÿóH¥HÇ…°ýÿÿ t&H‹UèdH+%( …ç HÄP [A\]à € Iƒºà tÐA‰ÐI‹’Ø H‰Ð% @t¼Hºâ r#I‹‚¸ AƒÀIºªè McÀJ‹DÀI‰‚è ÷ €uIÇ‚à Iºªè Hµ ýÿÿL‰ÑL‰ÚA¹ H=ªþÿÿA¸ èÿ< ¹D L‰çH‰ÞóH¥…Àu%Hƒ½°ýÿÿu‹eÞ …ÀuH‹… ýÿÿé ÿÿÿ D H˜éÿÿÿH‹…¨ýÿÿéÿÿÿèßþóÿf. „ D ó úUfïÀH‰åHƒìdH‹%( H‰Eø1À1ÀHÇG HÇG( f‰G0ÆG2 HÇG4 GH‹EødH+%( uÉÃèrþóÿfó úUH‰åSH‰ûHƒìH‹dH‹%( H‰Eè1ÀèH HÇC H‹;è8ø HÇ H‹{è; HÇC H‹EèdH+%( uH‹]øÉÃèþóÿf D ó úUH‰åATI‰ôSH‰ûHƒìH‹?dH‹%( H‰Eè1ÀèÔ÷ H‹{è«: H‹{è óAo$óAoL$I‹<$KóAoT$ S óAo\$0[0è ÷ I‹|$H‰èò9 I‹L$H‰CH…Ét$‹Q(ë € ‰Ðð±q(9Ât ‰ÂBÿrƒøývèH‰KH‹EèdH+%( u HƒÄ[A\]Ãè/ýóÿf. „ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀÆG)ÆGX;H‹EødH+%( uÉ1ÀÃèåüóÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH~1 ÆG)ÆGX/H‰G H‹EødH+%( uÉ1ÀÃèšüóÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1À€) uHHk ÆG)H‰G ÆGX#H‹EødH+%( uÉ1ÀÃèDüóÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1À€) uH¨m ÆG)H‰G ÆGX#H‹EødH+%( uÉ1ÀÃèôûóÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1À€) uHè2 ÆG)H‰G ÆGX#H‹EødH+%( uÉ1ÀÃè¤ûóÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1À€) uHHh ÆG)H‰G ÆGX#H‹EødH+%( uÉ1ÀÃèTûóÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1À€) uHp ÆG)H‰G ÆGX#H‹EødH+%( uÉ1ÀÃèûóÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃèÏúóÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃèúóÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèMúóÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè úóÿff. „ fó úUI‰úH‰÷H‰ÖH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( uH‰ÈD‰ÁM‹H ¹ L‹1ÀÉéBø èùóÿff. „ fó úUH‰ÈI‰úH‰÷H‰ÖD‰ÁH‰åHƒìdH‹%( H‰UøH‹PH…Òt7L‹H@M…Ét;HƒìM‹1ÀRH¼¸ èà÷ H‹UødH+%( u Éà € L‹H@H‹PM…ÉuÅL‹H8ë¿è ùóÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰÷D‰ÁH‰ÖLþ¦ H/ò 1Àég÷ èÒøóÿfó úUH‰ÈI‰òD‰ÁH‰ÖH‰åHƒìL‹HdH‹%( H‰Uø1ÒM…Ét(H‹EødH+%( u L‹Hæ· L‰×1ÀÉé ÷ @ L‹HëÒèmøóÿff. „ fó úUH‰åAWE‰ÇAVI‰ÖAUI‰õATI‰üSH‰ËHƒìXdH‹%( H‰EÈ1ÀHƒy „R H‹I(H…ɈE €{1 … L‹¾, H‰M°L‰ÇL‰E¸èCþóÿL‹S8L‹E¸H‹M°H‰ÂM…ÒA•ÃL9Ðv E1ÉE„Û…“ H‹[@H…Û•E¸¶E¸H9ÚvE1É„ÀuxDˆ]E1ÉL‰U°H…ÒthLJ¾, L‰EL‰ÏH‰M˜H‰U L‰M¨èÐýóÿL‹U°L‹M¨H‹U H‹M˜L9ÐL‹Ev D¶]E„ÛuH9Øv€}¸ u H…ÀtLHH‰Â€z uLJM)ÁQH£¶ D‰ùL‰öAPM‹$L‰ï1Àè«õ ZYH‹UÈdH+%( uuHeØ[A\A]A^A_]à L‹KM…É„àþÿÿH‹EÈdH+%( uGIƒÁ-ëf D H‹EÈdH+%( u,L‹ M‹$HeØD‰ùL‰ö[L‰ïA\1ÀA]Hþµ A^A_]é%õ èöóÿó úUfïÀH‰åAWAVAUI‰ÕATI‰üSH‰ó¾# HƒìhL‹rH‹;dH‹%( H‰EÈ1À)E€)EL‰uˆ)E )E°èŠüóÿH…À„ò HxHµxÿÿÿº èìôÿH‹½xÿÿÿ¾< H‰C èWüóÿA¾t$YLx@„ö…¤ ¾> L‰ÿè7üóÿI‰ÄH…À„œ Æ L‰ÿè`îóÿH‰CAÆ$>Hƒ{ „} H‹s L‰÷èÐ$ I‹} Hu€H‰E˜èï= A‰Ä…Àu H‹}ˆH‹u˜€4 uHwH+7è¾# H;C tHE1äH‹EÈdH+%( u@HƒÄhD‰à[A\A]A^A_]à @ L‰ÿè˜ûóÿH…À„KÿÿÿA¼ÿÿÿÿë € H‹EH‰Cë±è!õóÿó úUfïÀH‰åAWAVI‰þAUI‰ÕATSH‰ó¾, HƒìhL‹zH‹;dH‹%( H‰EÈ1À)E€)EL‰}ˆ)E )E°èûóÿH…À„ò HµxÿÿÿHxº è|ôÿH‹½xÿÿÿ¾< H‰C èçúóÿH…À„¿ A¾vYL`@„ö…œ ¾> L‰çè¿úóÿI‰ÆH…À„” Æ L‰çèèìóÿH‰CAÆ>Hƒ{ tzH‹s L‰ÿè]# I‹} Hu€H‰E˜è|< A‰Ä…Àu H‹}ˆH‹u˜€4 uHwH+7èK" H;C tEE1äH‹EÈdH+%( u=HƒÄhD‰à[A\A]A^A_]ÃL‰çè(úóÿH…À„SÿÿÿA¼ÿÿÿÿëÅ € H‹EH‰Cë´è±óóÿó úUfïÀH‰åAWAVAUATI‰ÔSH‰óHƒìhH‰½pÿÿÿL‹>¾# L‹jL‹rL‰ÿdH‹%( H‰EÈ1À)E€)E)E )E°L‰mˆèŸùóÿH‹pÿÿÿL‰ÿH‰…xÿÿÿ¾qXè…ùóÿ¾< L‰ÿH‰C8ètùóÿH‹•xÿÿÿH…ÀH‰C@„Ð H9ÐƒÇ 1öº L‰ÿèÈôÿH‰ÆH‰s L‰ïè " A€}4 M‹~H‰E˜…¾ I‹U I‹MI×IV I)ÏH)ÊH9ÐI‹<$Hu€—ÂL9ø’À ЈC1èó: …Àu H‹}ˆH‹u˜€4 uHwH+7èÅ H;C tw1À€{1 uH‹E˜L)øH‰C(¸ ˆC0H‹EÈdH+%( uZHƒÄh1À[A\A]A^A_]à @ H…Ò„0ÿÿÿHz1öº è÷ ôÿH‰Æé*ÿÿÿ € I‹V éNÿÿÿ € H‹EH‰Cé|ÿÿÿèöñóÿf D ó úUfïÀH‰åAWAVAUI‰ÕATSH‰óHƒìhH‰½pÿÿÿL‹>¾, L‹rL‰ÿdH‹%( H‰EÈ1ÀH‹B)E€)E)E )E°H‰…xÿÿÿL‰uˆèØ÷óÿH‹pÿÿÿL‰ÿI‰Ä¾qXèÂ÷óÿ¾< L‰ÿH‰C8H‰…pÿÿÿèª÷óÿH‹•pÿÿÿH‰C@H…ÒtL9âr}L9àsH…ÀusM…ätnM|$º 1öL‰ÿèòÿóÿH‰C I‰ÄH…Àud¾, L‰ÿèY÷óÿH‹S8H…ÒtH9ÐwIH‹S@H9ÂsH…Òu;H…Àt6Hxº 1öè¨ÿóÿH‰C I‰Äë € º 1öL‰ÿè‰ÿóÿH‰C I‰ÄL‰æL‰÷èÇ H‹½xÿÿÿA€~4 H‰E˜L‹g…• I‹I‹NIÔHW I)ÌH)ÊH9ÐI‹} Hu€—ÂL9à’À ЈC1è«8 …Àu H‹}ˆH‹u˜€4 uHwH+7è} H;C tO1À€{1 uH‹E˜L)àH‰C(¸ ˆC0H‹EÈdH+%( u/HƒÄh1À[A\A]A^A_]à @ H‹W évÿÿÿ € H‹EH‰Cë§èÙïóÿf „ ó úUfïÀH‰åAWAVAUI‰ÕATSH‰óHµxÿÿÿHƒìxH‰½hÿÿÿL‹zº H‹;dH‹%( H‰EÈ1À)E€)EL‰}ˆ)E )E°è?þóÿL‹µxÿÿÿ¾< H‰C I‰ÄL‰÷è¤õóÿH…À„ó L`H‹…hÿÿÿ¾pY@„ö…« ¾> L‰çèvõóÿI‰ÆH…À„£ Æ L‰çèŸçóÿH‰CAÆ>Hƒ{ „… L‹c L‰æL‰ÿè I‹} Hu€H‰E˜è,7 A‰Ä…Àu H‹}ˆH‹u˜€4 uHwH+7èû H;C tME1äH‹EÈdH+%( …› HƒÄxD‰à[A\A]A^A_]à D L‰çèÐôóÿH…À„DÿÿÿA¼ÿÿÿÿë½ € H‹EH‰Cë¬f D ¾* L‰÷è›ôóÿH…À„JÿÿÿIƒÆH5¶ L‰÷L‰µxÿÿÿèøòóÿH…À…'ÿÿÿº 1öL‰÷èàüóÿH‰C I‰Äé ÿÿÿèÿíóÿff. „ @ ó úUH‰åATSH‰ó¾, HƒìH‹;dH‹%( H‰Eè1ÀèôóÿH…À„Ë Æ H‹;I‰Äè;æóÿH‰C8AÆ$,Hƒ{8 „© IƒÄL‰çèæóÿH‰CH…À„‡ L‰çHuຠè=üóÿH‹}àH‰C L9çt`¾< è¦óóÿH…ÀtQL`¾> L‰çèóóÿH‰EàH…Àt7Æ L‰çè¼åóÿH‰CH‹EàÆ >Hƒ{ t1ÀH‹UèdH+%( u"HƒÄ[A\]ÃH{è® H{8è¥ ¸ÿÿÿÿëÏèâìóÿfó úUH‰åATSH‰ó¾, HƒìH‹;dH‹%( H‰Eè1ÀèóóÿH…À„Û Æ H‹;I‰Äè+åóÿH‰C8AÆ$,Hƒ{8 „¹ IƒÄL‰çè åóÿH‰CH…À„— L‰çHuຠè-ûóÿH‹}àH‰C L9çtp¾< è–òóÿI‰ÄH…Àt^Hx¾> è€òóÿH‰EàH…ÀtGÆ L‰çAÆ$ è§äóÿH‰CAÆ$<H‹EàÆ >Hƒ{ t 1ÀH‹UèdH+%( u(HƒÄ[A\]Ãf D H{èŽ H{8è… ¸ÿÿÿÿëÉèÂëóÿfó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u H‹6H‹?ÉéJûóÿè…ëóÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u H‹6H‹?Éé ûóÿèEëóÿ D UH‰åAVAUI‰õH‰þATI‰üH=¶© HƒìdH‹%( H‰EØ1ÀèÎúóÿ…Àu"L‰îH=¸x è»úóÿ…Àu_A¾ ë € A¾ÿÿÿÿL‰æH=ž| è“úóÿ…ÀuL‰îH=}x è€úóÿ…ÀulE1öH‹EØdH+%( u}HƒÄD‰ðA\A]A^]à L‰îH=y] èIúóÿL‰æH=E| ƒøA‰ÅEöAƒæAƒîè)úóÿ…Àu¬E…í¸ DDðëž € L‰îH=1] èúóÿA‰Å¸ E…íDDðétÿÿÿè(êóÿ „ UH‰åAWAVAUI‰õATSHƒìXH‰}ˆHcWdH‹%( H‰EÈ1À€( H‰U„' H‹EˆL‹eE1öH‹@H‰E˜ @ M9ôv4K 4L‰ïHÑëI‰ßIÁçL}˜I‹7ènùóÿ…Àˆ® „° LsM9ôwÌH‹EˆL‹p0M…ö„š L‰ïèŽìóÿHXÿI‰ÇHƒû wqA¾tÿL‰÷è³ïóÿH…Àt^Lu L‰îIW¹ L‰÷E1íèSïóÿBÆD=Ÿ D L;ms2H‹EL‰÷I\ HÑëI‰ßIÁçL}˜I‹7èÐøóÿ…ÀxDtLkL;mrÎE1öë I‰Üé ÿÿÿM‹wH‹EÈdH+%( uAHƒÄXL‰ð[A\A]A^A_]à H‰]ëŠfH‰ûH‹H‰ÖH ïüÿÿº èeôóÿÆC(éµþÿÿè—èóÿ € ó úUH‰åHƒìdH‹%( H‰Eø1Àè°¥ Hcøèˆt H‰ ‚ H‹EødH+%( uÉÃèKèóÿff. „ UH‰åAWAVAUATSHƒì8H‰u¨dH‹%( H‰EÈ1Àè3 H‰ÇH‰E°è›/ H…À„b €=› I‰Æ„" A¼ E1íf „ M9ìvEK,L‰÷H‰ÂHƒàþHÑêH H¯¿€ H‰U¸HÁãHÃH‹3èl÷óÿH‹U¸…ÀA‰ÇxitoLjM9ìw»H‹E¨‹5› M‰ð1ÿH @ Hü¦ A¿_ HÇ 1ÀèUd D H‹EÈdH+%( …º HƒÄ8D‰ø[A\A]A^A_]à I‰ÔéPÿÿÿH‹E¨H‰H‹CHH…ÀtÀH‹M°H…ÉtH‹I0H‰M°H‹u°H‰ßÿÐA‰Ç…ÀtŸL‹‹5úš 1ÿ1ÀH {? Hüž èÏc ézÿÿÿf. „ H Iûÿÿº` ¾ H=¨¾€ èsòóÿÆL€ éµþÿÿ € èëûóÿD‹8é3ÿÿÿèŽæóÿff. „ ó úUI‰øH=¦ H‰åHƒìdH‹%( H‰Eø1Àƒþ-t&DH=õ¥ ƒþ+tƒþ,H4¿ HÛ¥ HEÐH‰×H‹EødH+%( u+ÉL‰Æéxçóÿ „ ƒþ.Hü¾ H›¥ HEÐH‰×ëÆèñåóÿó úUI‰òH‰åHìÐ H‰•`ÿÿÿH‰hÿÿÿL‰…pÿÿÿL‰xÿÿÿ„Àt )E€)M)U )]°)eÀ)mÐ)uà)}ðdH‹%( H‰…Hÿÿÿ1ÀHEL‰ÒH0ÿÿÿH‰…8ÿÿÿ¾ H…PÿÿÿÇ…0ÿÿÿ Ç…4ÿÿÿ0 H‰…@ÿÿÿè{øóÿH‹…HÿÿÿdH+%( uÉÃè2åóÿfUH‰òH5Ѥ H‰åAWAVAUATI‰ü¿ SHƒì(dH‹%( H‰EÈ1ÀèùúóÿH=: èúóÿI‹$H…À„ï L‰çL-YE L%¶¤ èê I‰ÆH…À„¯ f D A‹FT1ÛfïÉ…À~cf. „ HÝ òM°H)ØHƒÃòADÆxòE¸è» òE¸H‹=Çb L‰âH‰Æ¸ èï òM°òE¸ò_Áf(ÈA9^T§M‹~8f(Áèz H‹=‹b L‰êH‰ÆL‰ù1Àè³ L‰÷èû I‰ÆH…À…WÿÿÿH‹EÈdH+%( uJHƒÄ([A\A]A^A_]ÃH‹EÈdH+%( u,ò2– HƒÄ(¿ H5“£ [¸ A\A]A^A_]é¶ùóÿè±ãóÿUH‰åAWAVAUI‰ÕATSHƒì8H‰}¨H‹OH‹dH‹%( H‰EÈ1ÀHEÀHÇEÀ H‰E¸H9Ù„] I‰öf D ‹sd…öŽ= ‹ß| ƒø‡. ‰ÂƒîfïÀHÓHòH)òHTÓ8 D òHhHƒÀ8ò_Èf(ÁH9Ðuêòb• f/уè I‹FI‹~H‹pè/ L‹K(I‹V1ÉA¸ I4I‹FLJ1ÒH‹x 舛 L‹}ÀH‰CHI‰Ä‹G| ‰E´M…ÿu-é f. „ IOIwH‰ÈHIÆH‹H…É„u I‰ÏI‹8L‰æè6òóÿ…ÀuÒH‹E¨‹sdH‹H…ö~Kƒ}´†ñ ~ÿIGxH4ý H)þI”÷° € ò ò\d” HƒÀ8ò@ÈH9Ðuæf D H‹H9Ë…¬þÿÿH‹}¸è# H‰ÃH…À„Á € H‰ßI‰ÜèÅ H‹u¸L‰çH‰Ãè I‹U H…Ò„W A‹t$TNÿHÍ H)ÈH<Å° ë @ f/ÈHJv6H‹H…Àt;H‰Â¸x …ö~"òA òf.ÈzÑuÏHƒÀ8H9Çuäf D H‹BHJH…ÀuÅfïÀI‰$L‰îL‰çAD$L‰!èÏ H…Û…FÿÿÿH‹EÈdH+%( … HƒÄ8[A\A]A^A_]à @ L‰ú‹sd…ö~:~ÿH‹ˆ H4ý H)þƒ}´vTH´óÀ H‹=‰” HƒÁ8H‰yÈH9ñuìH{fïÛH‰SH‹u¸[H‰8è@ H‹E¨H‹H‹HH9Ë…<ýÿÿé‹þÿÿH¼óÀ ‹u´ @ òDñàHƒÁ8òAÈH9ùuìë¦L‰é1Òé ÿÿÿHcÆH4Å H)Æ‹E´HÁæH<Ã1À D òADxòXDhòADxHƒÀ8H9ðuãH‹H9Ë…¿üÿÿéþÿÿH‹E¸1Òéÿÿÿè àóÿf. „ ó úUH‰åAUATE1äSHƒìdH‹ %( H‰MØ1ɃDu'‹_@ƒû v I‰õH‰×H5ê èäóÿH…Àt0 „ H‹EØdH+%( …( HƒÄD‰à[A\A]]à € H5}ý L‰ïèIäóÿƒû „¸ H…ÀtH5l¤ L‰ïè,äóÿH…À„Ó H5(U L‰ïA¼ èäóÿH…Àu‰H5’k L‰ïèúãóÿH…À…qÿÿÿH5Ÿ L‰ïèâãóÿH…À…YÿÿÿH5të L‰ïèÊãóÿH…À…AÿÿÿH5’Ÿ L‰ïè²ãóÿH…À…)ÿÿÿH5Äž L‰ïèšãóÿH…ÀA•Äéÿÿÿf D H…ÀtH5´£ L‰ïètãóÿH…Àt H5tT L‰ïè`ãóÿH…ÀA•ÄéÔþÿÿ @ A¼ éÅþÿÿèpÞóÿó úUH‰åATSH‰ûHƒìL‹gHdH‹%( H‰EèH‹G@H…ÀtDH‹ H…Àt<L‰çÿÐH{Hèå H{èÜ H‹EèdH+%( uEHƒÄH{[A\]é¼ D M…ätÄI|$8è¨ I|$@èž I|$è” I|$èŠ ëšèÌÝóÿff. „ ó úUH‰åATSHƒìdH‹%( H‰Eè1À€) t H‹UèdH+%( …£ HƒÄ[A\]ÃH‰û¿€ è I‰ÄH…Àt[º H5U H‰Çèßóÿ…Àu[I|$@º H5º• èíÞóÿ…Àu3H ’F º/+ ÆC)L‰c8H‰K f‰SXé|ÿÿÿ „ ¸ éjÿÿÿL‰çè áóÿf D L‰çèPÙóÿ¸óØÿÿéJÿÿÿèáÜóÿó úUH‰åATSHƒìdH‹%( H‰Eè1À€) t H‹UèdH+%( …£ HƒÄ[A\]ÃH‰û¿€ è' I‰ÄH…Àt[º H5?• H‰Çè'Þóÿ…Àu[I|$@º H5Z• è Þóÿ…Àu3H rG º;+ ÆC)L‰c8H‰K f‰SXé|ÿÿÿ „ ¸ éjÿÿÿL‰çè>àóÿf D L‰çèpØóÿ¸óØÿÿéJÿÿÿèÜóÿó úUH‰åSH‰ûHƒìhdH‹%( H‰Eè1À€) uRHä ÆC)H‰÷H‰C H…öt;HƒìHEÐHM°PHUœLMÀ1ÀLE H5Ò” è]ÕóÿZYƒø~$‹EœÇC@ ‰CD1ÀH‹UèdH+%( u H‹]øÉøòØÿÿëäèfÛóÿf D ó úUI‰óE‰ÂH‰ÖH‰åHƒìL‹IL‹dH‹%( H‰Eø1ÀM…ÉupH‹A H…ÀtL‹IM…Ét.H‹EødH+%( u{ÉD‰ÑHcš L‰ß1ÀéŠÙ f. „ H‹UødH+%( uMÉI‰ÁD‰ÑL‰ßHÍš 1ÀéYÙ f „ H‹EødH+%( u IƒÁ-ëœ H‹EødH+%( uL‹ ë…èÚóÿff. „ @ UH‰åAWAVI‰þAUATSHƒìXH‰UˆH‹?dH‹%( H‰EÈ1ÀL9÷„à ò5…Œ I‰õfH‹H‹_(H‰EHƒûÿ„{ I9Æué H‹ L9ð„y L‹H(M…ÉxëM…í„X I‹…ð M‰ÏHƒÇhL‰éI)ßH‰E¸IGÿM‰øH‰E°HCIÁèHÁàH‰E L‰øHƒàüH‰E¨HØH‰E˜ D H9M¸„þ L9©Ø …ñ Hc‘è I¯VI‹FH4L9ËÔ Hƒ}°†Ò HU fïäfïÛHÐ1Ò „ óo óoxHƒÂHƒÀ@óoHàfoÐfl×óoxðfoéflïóoxÐÆÕˆóohðfþÚfmÇfmÍfÔÁfÔàI9Ðu®foÄfsØfÔàfoÃfsØfH~àfþØfoÃfsØfþØf~ÚL9}¨t8L‹]˜M‰ÚMcIÁâIòARIBM9á~IƒÃAR IB(M9Ù~AR0IB8L‹M…Òt9A‰ÓfHnàfInÃflÄG(fïÀòI*ÃòYƈ˜ fïÉòI*Êò^ÁòD‹‘4 E…Òt fïÀfïÉòH*ÂòI*ÊòYÆò^ÁòGH‹VH…Òt1H…Àˆ" fïÀòH*ÀòYÆH…Òˆì fïÉòH*Êò^ÁòGH‹‘ H…ÒtNH…Àˆ¥ fïÀòH*ÀòYÆH…ÒxsfïÉòH*Êò^ÁH‹ HƒÇ8òGàH…É…ùýÿÿL;ut H‹}éaýÿÿH‹ HƒÇ8H…É…ØýÿÿL;uuàH‹EÈdH+%( …÷ HƒÄX[A\A]A^A_]à „ H‰ÐƒâfïÉHÑèH ÐòH*ÈòXÉéxÿÿÿfH‰ÆƒàfïÀHÑîH ÆòH*ÆòXÀéFÿÿÿfH‰ÖƒâfïÉHÑîH ÖòH*ÎòXÉéÿþÿÿfH‰ÆI‰ÂfïÀHÑîAƒâL ÖòH*ÆòXÀéÅþÿÿf D M‰ÓAƒâfïÉIÑëM ÓòI*ËòXÉéRþÿÿf „ 1À1ÒéþÿÿI‰Û1À1ÒéÇýÿÿL‹Mˆé‡üÿÿM…í„ÿþÿÿL‹Mˆé~üÿÿè{Öóÿff. „ UH‰åAWAVAUATSH‰ûHƒìX‹E L‹eH‰U¨D‹}(‹U‰E´dH‹%( H‰EÈ1ÀHƒ(ÿ„u D‹WdI‰õE…ÒŽ½ Aƒÿ‡C E‰þfïÛJ÷Azÿò] f(ÃH4ý H)þLöHtó8 „ òHhHƒÀ8ò_Èf(ÁH9ðuêfïɸÿÿÿÿòA*Èf/ȇ¼ …Ò¸ @•ÆD9ÊžÂ@ Ö@ˆu³…ž M…ätx·š»€ M‰îI)ÆM9fteL9ãt`D‰UŒL‰u˜M‰æL‹e¨H‰]¸H‰ËòE‹E´AWL‰÷E1ÉE1ÀH‰ÙL‰âL‰îPj jèËþÿÿH‹E˜M‹6HƒÄ L9ptL9u¸uÈòED‹UŒH‹]¸E…ÒA¼ L« EOâè>ù AT$ÿHÕ H)ÐAƒÿ†œ L´ÃÈ L=è” ë, H‹yˆ H©” L‰æfHnÀ¸ è@ö IƒÅ8M9õtWH‹Pˆ fHnÀèÖø €=¬º€ I‰Ä… €=›º€ H‹=ÐR t¦I‹M H‰ÆIƒÅ81ÀHo” èíõ M9õu± „ H5ƹ ¿ 1Àè=êóÿL‹m¨Lk(L‰ïèš H‰ÇI‰Æè2 f/E H5 ” r/f/ć H56 w ò »† H5 Hô“ f/ÈHFð‹M´H‹=3R M‰è1ÀHé“ èZõ L‰÷L‹{0èΟ f/E H5+Ö r ò h† H5= HÖ f/ÈHFðH‹=ãQ 1ÀL‰ùHDx è õ M…öt,A‹~0A‹F4…ÿt M;n „é ÆE³A‹N4…Ét M;n(„B L‹kHM…ít>H‹=Ñl H…ÿt L‰îèìâóÿ…Àt&H‹=yQ L‰éL‰æ1ÀHT“ èô H‹CHH‰šl ¿ èˆìóÿ1ÀH‹UÈdH+%( …p HeØ[A\A]A^A_]à @ fïäòe f(Äéôüÿÿf D …Òt ¸ D9Ê~´€=À¸€ ¸ÿÿÿÿÒƒâüƒÂ M…äu›€=¯¸€ t H9‰Ø „] H‹C0€8 … H xÛ H5©’ ¿ 1ÀèTèóÿ1ÀéWÿÿÿ D E‰þH„ÃÈ H‰]˜L=’ M‰ôI‰Æë(f. „ I‹M H‰ÆH ’ 1Àè›ó IƒÅ8M9õtKòCDåØòE¸è1ö €=¸€ òE¸H‰Ãu8€=õ·€ H‹=*P u°H‰ÆL‰ú¸ IƒÅ8èLó M9õuµI‰ÜH‹]˜é[ýÿÿ I‹MH‹=õO H‰Æ1ÀH¤‘ è ó é|ÿÿÿ € I‹MH‹=ÍO H‰ÆL‰ú1Àèøò é³üÿÿ fïÿò} f(Çé„ûÿÿHƒìD‹K8D‹E´H LÚ PH5ƒ‘ ¿ 1Àè'çóÿX1ÀZé(þÿÿ‹à ƒøŽ”þÿÿ¯ÐéŒþÿÿI‹FHH…Àˆ= fïÒòH*Ðò)ƒ I‹F8òYÂH…Àˆý fïÉòH*Èò^Áf/ƒ„ †týÿÿ€}³ …n I‹FPH…ÀˆC fïÉòH*ÈòY Õ‚ ¿ ¸ H5² ò^Êè{æóÿé-ýÿÿ…À…] L‰÷ èC ‹p4H‰Ç…ötñI‹F@H…ÀˆË fïÀòH*ÀH‹G8òYw‚ H…Àˆ fïÉòH*Èò^Áf/Ùƒ †´üÿÿH5. ¿ 1ÀòE¸èûåóÿòE¸¿ H5 ¸ èàåóÿé€üÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéîþÿÿH‰ÂƒàfïÒHÑêH ÂòH*ÒòXÒé®þÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉé\ÿÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀé ÿÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉé¨þÿÿ1À¿ òE¸H5T è-åóÿI‹FHòE¸H…ÀxUfïÒòH*Ðé^þÿÿI‹F@H…ÀxwfïÀòH*ÀI‹F8òY3 H…ÀxBfïÉòH*Èò^Áf/™‚ ‡ÀþÿÿÆE³éwûÿÿH‰ÂƒàfïÒHÑêH ÂòH*ÒòXÒéùýÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉë¬H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀétÿÿÿènÎóÿff. „ UH‰åAWI‰×AVA‰ÎAUI‰õATSL‰ÃHƒì(L‰M¸dH‹%( H‰UÈ1Ò€4 uLL+G‹5!‚ L%¶& ¿ 1ÀL‰áHdŽ èðJ M‹UI‹} L9Ó‚Ï H9ûƒÆ ‰ÚIcÆ‹5ß ME-I¯GD)ÒIG„ì I‰ÑA» óoHÁâIÁáfInÃIÁI‹IHyH‹M¸H‹I0fHnÉflÁfÔ IIfHnÇI‰ÙfHnÙflÃDH‰ØHD‡ L)ÐQL‰ÑW¿ AVP1Àè=J HƒÄ 1ÀH‹UÈdH+%( … HeØ[A\A]A^A_]à D H9ûu L9ׄ,ÿÿÿHƒì‹5 MM-1ÀWA¸Ø L‰áHA† S¿ ARèÔI HƒÄ ¸Þÿÿÿë’A¶E*M‰ÁL‰áA¸à HQ† ƒà<”À¶ÀP1ÀW¿ SARè•I HƒÄ ¸ôÿÿÿéPÿÿÿè’ÌóÿfUI‰ðH‰åAWI‰×AVAUATI‰üSHƒì(H‹_L‹odH‹%( H‰EÈ1ÀH‹GH9ÃtfI‰ÞL‰ÇèÛÄóÿIÁæMîI‰H…À„È HƒÃM‰~I‰\$H‹EÈdH+%( …Æ HƒÄ(HcóL‰ïº [H AàÿÿA\A]A^A_]é³×óÿ H‰u¸H…ÛuM…íu:L°€ L‰ïL‰öHÁæèœÅóÿI‰ÅH…ÀtTI‹\$L‹E¸M‰l$M‰t$éVÿÿÿ @ ¾ ¿€ A¾€ èCÜóÿL‹E¸H…ÀtL‰î1ÒH‰ÇL‰E¸èÅóÿL‹E¸I‰ÅëµH‹EÈdH+%( uHƒÄ([A\A]A^A_]ÃèMËóÿff. „ fó úUH‰åAVI‰þAUATI‰ôSHƒì¶ dH‹%( H‰EØ1Àƒûb„œ H5s‹ L‰çL- ¯€ è¶Úóÿ…À… H5|‹ L‰çèŸÚóÿ…ÀtH5m‹ L‰çèŒÚóÿ…À…¤ H5_‹ L‰çL-C®€ ènÚóÿ…ÀHõ®€ LEèL‰êL‰æL‰÷èþÿÿH‹EØdH+%( …€ HƒÄL‰è[A\A]A^]À~tt2ƒûb…UÿÿÿA€|$f…IÿÿÿA€|$ L-X®€ „Tÿÿÿé1ÿÿÿ D €~ L-=®€ „9ÿÿÿë» D H5·Š L‰çèÑÙóÿ…À„EÿÿÿH5¤Š L‰çèºÙóÿ…À„÷ M…í„VÿÿÿéCÿÿÿ @ H5KŠ L‰çè‘Ùóÿ…À„ÛþÿÿH59Š L‰çèzÙóÿ…À„ÄþÿÿH5)Š L‰çècÙóÿ…À„þÿÿH5Š L‰çèLÙóÿ…À„–þÿÿH5Š L‰çè5Ùóÿ…À„þÿÿH5ò‰ L‰çè Ùóÿ…À„hþÿÿƒûbuA€|$ru A€|$ „OþÿÿH5Ɖ L‰çL-<€ èçØóÿ…À„1þÿÿH5@õ L‰çèÐØóÿ…À¸ LEèéþÿÿèûÈóÿL-„¬€ éNþÿÿff. „ @ ó úUH‰åAWAVE1öAUATSHƒìdH‹%( H‰EÈ1À€>b…« €~cI‰ýI‰ô„È º H5:‰ L‰çèÌÆóÿ…À„¤ º H5$‰ L‰çè°Æóÿ…À„ˆ L‰çèpËóÿ‰ÃƒëxyHcÛE¶< AWÕâý t}A€ÿl„ˆ L5D¬€ A€ÿa„ A€ÿruA€| ÿlH§«€ LDðL‰òL‰æL‰ïèuûÿÿH‹EÈdH+%( …ó HƒÄL‰ð[A\A]A^A_]ÃE1öëÖ €~dtÍé-ÿÿÿ D ƒèHcØE¶< A€ÿl…xÿÿÿH5xˆ L‰çL5²«€ è]×óÿ…Àt†H5Cˆ L‰çL5˜«€ èC×óÿ…À„QÿÿÿH5*ˆ L‰çè,×óÿ…À„:ÿÿÿH5ˆ L‰çè×óÿ…À„#ÿÿÿH5ˆ L‰çèþÖóÿ…À„ ÿÿÿH5õ‡ L‰çèçÖóÿ…ÀHn«€ LEðéëþÿÿ D A€| ÿl…ñþÿÿéLÿÿÿèúÆóÿf. „ ó úUH‰åAVAUI‰ýATI‰ô¾j SL‰çHƒìdH‹%( H‰EØ1Àè ÍóÿH…À„Z A¶ $L5¶ª€ H5o‡ L‰çèWÖóÿ…ÀtH5a‡ L‰çèDÖóÿ…À…ü L5¥¢€ ƒûbu A€|$r„Ä H5=‡ L‰çèÖóÿ…ÀtH5.‡ L‰çèÖóÿ…Àu>L5G¢€ L‰òL‰æL‰ïè™ùÿÿH‹EØdH+%( … HƒÄL‰ð[A\A]A^]Ãf D H5ㆠL‰çè±Õóÿ…Àt¯H5φ L‰çèžÕóÿ…ÀtœH5Æ L‰çè‹Õóÿ…Àt‰H5µ† L‰çèxÕóÿ…À„rÿÿÿM…öt‚éoÿÿÿf D A€|$ H#©€ LDðé&ÿÿÿf. „ H5T† L‰çè1Õóÿ…ÀH˜¡€ LDðéêþÿÿ € A¶ $I‰Æƒûbu#A€|$cuA€|$tuL5D©€ é‰þÿÿ € A€<$b…wþÿÿA€|$rH ©€ LDðéaþÿÿèÅóÿfUH‰åAWAVAUI‰ýATS» HƒìdH‹%( H‰EÈH‹G €=ôª€ ¿ t H9€Ø „K èJë I‰ÄH…ÀtNM‹u0I‹}8L‰° è*½óÿI‰„$˜ H‰ÇA‹E@A‰„$ I‹EHA‰œ$Ì I‰„$¨ H…ÿ„W Iƒþÿu(H‹EÈdH+%( …N HƒÄL‰à[A\A]A^A_]à ès €8 H‰Ç„ HPH5¬ I‰T$¶X„Ûuë D HƒÂI‰T$¶„Ût ¶Ëö tçÆ èw¼óÿI‰$H…À„¾ I‹D$ˆI‹|$èi M‹u M‹<$I‰D$L‰þL‰÷è‘ÙÿÿH…ÀtlI‰D$H‹@H…À„:ÿÿÿIUIt$L‰÷ÿÐ…À‰$ÿÿÿIÇD$ éÿÿÿf D ‹˜à ¸ …ÛNØHcÓHÕ H)ÐH<ÅÐ éŠþÿÿ D I‹F H…Àt³L‰þL‰÷ÿÐI‰D$H…À„ÁþÿÿéuÿÿÿI¼$˜ èÆé L‰çE1äèd¿óÿéŸþÿÿèúÂóÿf. „ ó úUHt H‰åAVI‰þAUI‰õATSHƒìH‹>dH‹%( H‰EØ1À¶ I‰ü„ÛuëfA¶\$IƒÄ„Ût ¶Ãö téAÆ$ è »óÿI‰EAˆ $Iƒ} „¬ A¾vXL‰çè¿ÈóÿH‰ÇH…Àtyè¢ÿ I‹}H5Rƒ H‰Ãè ÇóÿH…Àt\HƒÃHuк H‰ßèÑóÿH‹}ÐI‰E H9ût:¾< ènÈóÿH…Àt+L`¾> L‰çèXÈóÿH‰ÃH…ÀtÆ L‰çè…ºóÿI‰EÆ>1ÀH‹UØdH+%( uHƒÄ[A\A]A^]øÿÿÿÿëÝèÄÁóÿ @ ó úUH‰åAUE1íATSHƒì(dH‹%( H‰EØ1À€) unH‰ûI‰ôH…öt_HMÐHUÌL‰çLEÔH5x‚ è1»óÿƒøudfnMÌfnEк L‰çH5e‚ fbÁfÖC@è…¿óÿH>áÿÿ…ÀHÕ HEÂH‰CPÆC)H‹EØdH+%( uHƒÄ(D‰è[A\A]]à @ A½òØÿÿëÓèûÀóÿff. „ ó úUH‰åAWAVI‰þAUATI‰ô¾, SHƒì(I‹<$dH‹%( H‰EÈ1ÀèÇóÿH…À„ñ Æ M‹,$¾( H‰ÃL‰ïèèÆóÿH…Àt0Æ,I‹<$¾) èÒÆóÿH…À„» €x,…± Æ@ M‹,$HXL‰ïèë¸óÿI‰D$8Æ,I‹|$8H…ÿ„‡ E¾~ZE1íE„ÿt5A¾v[@„ö… E1íë D AƒÅHxD‰þè`ÆóÿH…ÀuëAƒýAŸÅEˆl$PL{L‰ÿè2ý A¾vXL‰ÿH‰E¸è1ÆóÿL‹E¸H…ÀI‰Å„ñ HXÿHV I9Ørë € HƒëI9Øt¶I‰Çö uëD¶{ÆC L‰Çè"¸óÿI‰D$Dˆ{I‹|$H…ÿ„³ A¶^ZE1ÿ„Ût:A¾v[@„ö…a D¾ó1Ûëf „ ƒÃHxD‰öè‘ÅóÿH…ÀuìƒûAŸÇEˆ|$2M…í„ì L‰ïL5€ èXü I‹|$8L‰öHXè×ÃóÿH…Àt[H‰ßHuÀº èÁÍóÿH‹}ÀI‰D$HH9ût<¾< è)ÅóÿH…Àt-Lh¾> L‰ïèÅóÿI‰ÇH…ÀtÆ L‰ïè@·óÿI‰D$@AÆ>I‹|$L‰öèjÃóÿH…ÀtZH‰ßHuÀº èTÍóÿH‹}ÀI‰D$ H9ût;¾< è¼ÄóÿH…Àt,Lh¾> L‰ïè¦ÄóÿH‰ÃH…ÀtÆ L‰ïèÓ¶óÿI‰D$Æ>1ÀH‹UÈdH+%( uvHƒÄ([A\A]A^A_]à ècÄóÿH‰ÇH…À…ÝýÿÿéÿýÿÿfèKÄóÿH‰ÇH…À…Žþÿÿéµþÿÿf. „ L‰ÿL‰E¸èäÀóÿL‹E¸HÃéûýÿÿI|$8èuä ¸ÿÿÿÿé{ÿÿÿ诽óÿff. „ @ ó úUH‰åAVI‰þAUI‰õH5¦~ ATSH‰Óº HƒìdH‹%( H‰EØ1À褻óÿ…À…¬ H5~~ L‰÷è ÍóÿA‰Ä…À„J H5z~ L‰÷èóÌóÿA‰Ä…À„Ø H5w~ L‰÷èÙÌóÿA‰Ä…À„ž H5r~ L‰÷è¿ÌóÿA‰Ä…À„Ä H5m~ L‰÷è¥ÌóÿA‰Ä…À„ê H5j~ L‰÷è‹ÌóÿA‰Ä…À„ð H5i~ L‰÷èqÌóÿA‰Ä…À„– H5j~ L‰÷èWÌóÿA‰Ä…À„Ü H5d~ L‰÷è=Ìóÿ…À„ß H5$1 L‰÷è&Ìóÿ…À„þ H5R~ L‰÷èÌóÿ…À„ H5N~ L‰÷èøËóÿA‰Ä…À„= H5F~ L‰÷èÞËóÿA‰Ä…ÀuDL‰îH=6~ èÇ …À•&¢€ ëP D H{ L‰êH5 } è%Æ ¶C <w]„Àu)ÆC ë&‹5Ño L‰ñ¿ 1ÀH¼m è§8 € E1äH‹EØdH+%( …Ç HƒÄD‰à[A\A]A^]Ãf. „ ÆC ëÍf. „ L‰îH=Å| èaÆ …À•Cë¬f „ L‰îH=Ž| èAÆ …À•ëf. „ L‰îH=š| è!Æ …À•Céiÿÿÿf D L‰îH=¿| èÆ …À•¡€ éFÿÿÿ L‰îH=o| èáÅ …À•Cé)ÿÿÿf D L‰îH=f| èÁÅ …À•Ô € éÿÿÿ L‰îH=z| è¡Å …À•CééþÿÿL‰ïè ³óÿH‰C(H…À…Ñþÿÿ‹5n H¤t 1ÿAƒÌÿèY7 é·þÿÿ @ L‰ïèè²óÿH‰C H…À…›þÿÿ‹5In H¦t 1ÿAƒÌÿè#7 éþÿÿf D L‰ïè°²óÿH‰Ù € H…À…`þÿÿ‹5n H“t 1ÿAƒÌÿèè6 éFþÿÿ L‰îH=ý{ èáÄ …À•þŸ€ é&þÿÿèιóÿff. „ ó úUH‰åAWAVI‰ÖAUI‰ý¿X ATI‰ôSHƒìdH‹%( H‰EÈ1Àè à I‰D$HH…À„« I‹<$I‰Çè¯ö €8 H‰Ç„Î HPH5è I‰¶X„Ûuë HƒÂI‰¶„Ût ¶Ëö téÆ è¹±óÿI‰D$8H…À„† I‹ˆI‹?è®ö L‰ïI‰M‹|$8L‰þèÛÎÿÿH…ÀtFI‰D$@H‹@H…ÀtI‹t$HL‰òL‰ïÿÐ…ÀxB € H‹EÈdH+%( uCHƒÄ1À[A\A]A^A_]ÃI‹E H…Àt L‰þL‰ïÿÐI‰D$@H…Àu¤I|$HèBß ë¹IÇD$@ ëéèy¸óÿf „ ó úUH‰åAWI‰÷AVE‰ÆAUATI‰ÔSH‰ËHƒìL‹dH‹%( H‰EÈ1ÀHƒy@ „’ D‰ñL‰æL‰ÿ1ÀHY° 諶 H‹KHA‰ÅH˜I)ÄIÇH‹C@H‹@H…Àt7H{8E‰ðL‰âL‰þÿÐDèH‹UÈdH+%( uuHƒÄ[A\A]A^A_]à € L‹ L‹C8D‰ñL‰æHw L‰ÿ1Àè:¶ ë¸ „ H‹EÈdH+%( u(L‹ HƒÄD‰ñL‰æ[L‰ÿA\1ÀA]HÒv A^A_]éùµ èd·óÿ @ ó úUH‰åAVAUE1íATI‰üH‰×SH‰óH5fã HƒìdH‹%( H‰EØ1Àèö»óÿH…Àt)H‹EØdH+%( …… HƒÄD‰è[A\A]A^]Ãf D E‹d$DAƒüv̺ H5½, H‰ßA½ èµóÿ…Àt®D¶3Aƒþcu €{m„Ó Aƒü†- Aƒþau €{d„¡ Aƒþsu €{u„Ñ Aƒþau€{nu€{dA½ „Tÿÿÿ D Aƒþi„¾ Aƒþdu €{eu€{cA½ „)ÿÿÿf. „ €;ou€{rA½ „ ÿÿÿAƒîxuD¶sAƒîou D¶sAƒîrE…öA”Åéäþÿÿ D €{dA½ „ÏþÿÿéJÿÿÿ €{p…#ÿÿÿH5ßz H‰ß蟺óÿH…À… ÿÿÿé þÿÿ€{bA½ „þÿÿéÿÿÿ €{n…8ÿÿÿ€{cA½ „mþÿÿé#ÿÿÿ脵óÿE1íé[þÿÿff. „ UH‰åAWI‰ÿAVAUATSH‰óHìx H‹E H‰µ°þÿÿ‰ÖL‹e‹}‰Œþÿÿ‹KL‹U(H‰…xþÿÿH‹E0D‰…ˆþÿÿD‰þÿÿH‰…hþÿÿH‹E8H‰…¸þÿÿH‹E@H‰…pþÿÿdH‹%( H‰EÈ1À…ÉŽ8 ƒÿ‡ß DAÿ‰ûfïÛJÅ Ißò¨þÿÿf(ÃL)ÂHÚIT×8fòHhHƒÀ8ò_Èf(ÁH9Âuê€=°š€ Ç…¤þÿÿ ÀƒàûƒÀ ¯Á‰… þÿÿH‹…°þÿÿH‹@ H…Àt€=¹M ÛƒãóƒÃ‰¤þÿÿM‹G(@„ötZf.…¨þÿÿ¾ ›ÂEÖIƒøÿ@”Æ@òˆ•—þÿÿtUH…À„3 I‹WPH…Ò„& fïÉ. zuHƒz „ „ Iƒøÿ„f f.…¨þÿÿz„V Æ…—þÿÿ L5 L-Ò¼ …ÉŽ@ D¶µŒþÿÿM¯ 1Ûƒÿ†ï L‰½˜þÿÿA‰ßD‰óM‰ÖëO D €=™€ …‹ H‹$g H‹¸þÿÿH5§u L‰çfHnÀ¸ ÿÑH‹…°þÿÿAƒÇIƒÅ8D9xŽ^ H‹çf ‰ÞL‰çfHnÀAÿÖ€=@™€ t™I‹UH‹¸þÿÿL‰ç1ÀH5Xu ÿÑë¯f D fïäò¥¨þÿÿf(ÄéQþÿÿ Iƒøÿtf.…¨þÿÿŠÿÿÿ…ÿþÿÿ¶µŒþÿÿfïÀL‰çAÿÒ€=Ó˜€ H Ö^ „© L5ó« 1À‹• þÿÿL‰çH‹¸þÿÿL‰öL-—» ÿÓH‹…°þÿÿH‹@ H…À„ I‹GPH…À„³ ó .°d z„ H‹¸þÿÿº L‰ç¸ H5Št óZÀÿÑ€=€K I‹GP…© H…À„• H‹HH…É„ˆ 1Àº L‰çH‹¸þÿÿH5T« ÿÓ€½—þÿÿ …È 1ÀH‹¸þÿÿL‰îL‰çÿÓI‹G0€8 u~‹•þÿÿL‰éL‰öL‰ç+• þÿÿ1À+•¤þÿÿÿÓH‹EÈdH+%( …a HÄx [A\A]A^A_]Ãf€½—þÿÿ „c H Š¼ º H‹¸þÿÿH5ƒ© L‰ç1ÀÿÓé4 D M‹O(Iƒùÿ„Ò €=„J …ý H‹…°þÿÿHÀþÿÿ¾ H’s H‰ßH‹1ÀLÉ蓯 €½ˆþÿÿ ‰…¨þÿÿ„' ¾7 L‰çH‹…xþÿÿÿÐH‰ÞL‰çH‹¸þÿÿ‰…˜þÿÿ1ÀÿÑ‹µ˜þÿÿH‹…xþÿÿL‰çÿÐI‹G H…À„! Hƒx „ H·“€ H9Є H—”€ H9Єô HÇ”€ H Œ€ H9ДÂH9È”ÁÊ…È H•“€ H9Є¸ HÕ“€ H9Ð…´ ¾, é£ fE‹GX¶I E…À„ „À„[ €=dI HÀþÿÿ…Ê H‹…°þÿÿM‰ÈHtr ¶H1À¾ H‰ßèl® €½ˆþÿÿ ‰…¨þÿÿ…ÙþÿÿH‹¸þÿÿH‰ÞL‰ç1ÀÿÑéýþÿÿ €½—þÿÿ …s 1ÀH‹¸þÿÿL‰éL‰çº H5f ÿÓ€=×H I‹GP„WýÿÿH…À„Œ H‹HL‹HHÀþÿÿH²q L‹@H‰ß¾ 1ÀèÓ H‰Ù1Àº H‹¸þÿÿH5U§ L‰çÿÓ€½—þÿÿ „9ýÿÿI‹G0€8 …,ýÿÿH‹…°þÿÿH‹@ H…À„^ H‹fïÀH…Òt,H‹HH…ɈŽ fïÀòH*ÁH…Òˆ^ fïÉòH*Êò^Á‹PfïÉ…Ò…H HÀþÿÿ¾ ¸ HYi H‰ßè! H‰Ùº$ é¹ @ L-Š· L5ç fïÀL‰ç¶µŒþÿÿAÿÒ1À‹• þÿÿL‰éH‹¸þÿÿL‰öL‰çÿÓH‹…°þÿÿÆ…—þÿÿ H‹@ é·ûÿÿH‹¸þÿÿH ~ L‰ç1Àº H5;¦ ÿÓéÛûÿÿf. „ €=”€ H † H$p HDÈé9ûÿÿf€½—þÿÿ …8 L‰éº H‹¸þÿÿH5=d L‰ç1ÀÿÓéÑûÿÿ‰øL‰½`þÿÿM‰×H‰…€þÿÿë3 I‹UH‹¸þÿÿL‰ç1ÀH5Ïo ÿÑH‹…°þÿÿƒÃIƒÅ89XŽ¨ H‹…€þÿÿD‰öL‰çòADÅØò…˜þÿÿAÿ×€=_“€ ò…˜þÿÿu €=M“€ „[ I‹U H‹¸þÿÿL‰ç1ÀH5\o ÿÑë‘L‰éº é8ÿÿÿ I‹W H E‘€ H5 ‰€ HÀþÿÿH9Ê”ÁH9ò@”Æ@ñ…Ž H € H9Ê„~ <„¹üÿÿH‹…°þÿÿHÀþÿÿLµµ Ho ¶Hé©üÿÿ¾+ H‹…pþÿÿL‰çÿÐH‹¸þÿÿL‰îL‰ç1ÀÿÑH‹…°þÿÿ€=µE ¶H„ª I‹G H…À„ H‹@H…À„ I˜IƒïXA‰Èº L‰ùH‰ÞÿЋ•þÿÿH‰ÙL‰öL‰ç+• þÿÿ+•¤þÿÿ1ÀƒêH‹¸þÿÿ+•¨þÿÿÿÓéMúÿÿ @ I‹U H‹¸þÿÿL‰ç1ÀH5!n ÿÑé{øÿÿfH‹¸þÿÿH5n L‰ç¸ ÿÑé4þÿÿ M‹O¨M‹G˜¾ H‰ßHøj 1Àè"ª éeÿÿÿ D H‹¸þÿÿH5þ} L‰ç1ÀÿÑéüþÿÿf D H‹…°þÿÿE‹G8¶HE…Àt €=¢D …… HÀþÿÿLJ´ ¾ 1ÀH£m H‰ß賩 A‰ÅH‰ÞL‰ç1ÀH‹¸þÿÿÿÓ‹•þÿÿI‹O0L‰öL‰ç1ÀD)ê+• þÿÿ+•¤þÿÿƒÂÿÓé=ùÿÿ @ L‹½˜þÿÿH‹@ L5 ¤ L-س éIøÿÿfL‹½`þÿÿëÞ € fïÿò½¨þÿÿf(ÇéöÿÿH ýl º é#ùÿÿA€Ù …ëýÿÿ1öI‹G(I9GÐ@ŸÆƒÆ-éÚýÿÿ‹@fïÉfïÒòH*ÒòH*ÈòY Œ\ ò^Êé’ûÿÿ<‡;úÿÿé}ýÿÿH‹…°þÿÿH ¾ ¾ H‰ßL‰˜þÿÿ¶H1À螨 ¶•ŒþÿÿA‹wXL‰çH‹…hþÿÿÿÐH‹¸þÿÿH‰ÞL‰ç‰…¨þÿÿ1ÀÿÑ‹µ¨þÿÿH‹…xþÿÿL‰çÿÐL‹˜þÿÿéÂùÿÿHÀþÿÿƒÁ¾ 1ÀHw½ H‰ßè2¨ A‰Åézþÿÿ¿( è$Ð H‹½°þÿÿH‰G H…À…„úÿÿfïÀf(Èé¾úÿÿH‰ÑƒâfïÉHÑéH ÑòH*ÉòXÉéúÿÿH‰ÎƒáfïÀHÑîH ÎòH*ÆòXÀé]úÿÿè.©óÿff. „ UH‰åAWAVAUATSHƒìdH‹%( H‰EÈ1À· € H)ÇH‹GH‹H9Ø„ I‰ôI‰þº L-$B L=MÂÿÿ D A€} tHƒ{(ÿtYHƒìH¿ÂÿÿE1É1ÉAWE1ÀL‰öH‰ßPH®ÿÿPHÏÿÿPHG®ÿÿP‹B PATèóÿÿHƒÄ@L‰æ¿ è¹óÿI‹F1ÒH‹H9Ãu‘H‹EÈdH+%( uHeØ[A\A]A^A_]Ãè6¨óÿf D UH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hì¨ H Z fHnÁL‹fI‹\$ H‰½˜Þÿÿ‹»Ð H‰µpÞÿÿdH‹%( H‰EÈ1ÀHÖY HÇ…`ßÿÿ HÇ…pßÿÿ fHnðH flÆH‰…hßÿÿHÇ…xßÿÿ )…Pßÿÿ…ÿu‹ƒÔ ƒèƒø‡[ 1É1Ò1öH‰ßèò€ I‰ÅH…À„– H‹wŽ€ L½ÀßÿÿH‰Á¾ L‰ÿè(Ë L‰ïè£óÿL‰ÿ踟óÿI‰ÅH…À„p H‰Ç¾/ èºóÿH‰ÇH…ÀtèªóÿHƒø&†€ ‹ƒÔ ƒèƒøv=LµÀïÿÿºÿ L‰ïL‰öèæóÿ…Àx"H˜H5–I L‰÷Æ„Àïÿÿ 膫óÿH…À„~ ‹³Ä H‹‹ …öt €9/„: H‹´€ ¾ L‰ÿèoÊ H‰ßè÷, ¾ L‰ÿèú óÿ…À… H‰ßèJ- L‰ïè²¢óÿH‹…˜ÞÿÿA€|$4 H‹P „» H‹@L‹µ˜ÞÿÿRM‰ø¿ P‹5$Z H ‰þ 1ÀMn-Hü` M‰éèô" ‹5Z H‰Ù1ÀL‹ƒ H a M‰ñL‰,$¿ èÊ" ‹ƒÔ ZYƒø„¿ ƒø„¦ ƒèƒø†´ H‰ßè,3 ˆ…OÞÿÿ„À…ƒ Æ…OÞÿÿ Æ…NÞÿÿ L‹? Hh H‰…ÞÿÿM…Ò„^ H‹ë> A»" L5úg H…Ò„, L-êé €=¡> L‰çD‰PÞÿÿHÜg L‰•XÞÿÿIDÅ€=}> H‰•`ÞÿÿH‰…€ÞÿÿH¸g IEÅ€=Y> H‰…xÞÿÿH²g IDÅH‰…hÞÿÿH‹…˜ÞÿÿH‹p èÓ L‰çH‰…ˆÞÿÿH‹…˜ÞÿÿH‹pèÓ L‹ 2> H‹•`ÞÿÿLkg L‹•XÞÿÿD‹PÞÿÿM…É„a H‹ þ= H5F H½ ÞÿÿH…ÉHDÎHƒì¾ ARÿµÞÿÿASRH¦_ ASAVÿµ€ÞÿÿÿµxÞÿÿÿµhÞÿÿÿµˆÞÿÿP1ÀèµóÿHƒÄ`A‰Ä…Àˆ* H‹ Þÿÿ‹5"X Hìf 1À¿ èû H‹… ÞÿÿfïÀH½ÀÞÿÿ…ÈÞÿÿH‰…`ßÿÿH…PßÿÿH‰…ÀÞÿÿH‹žW …èÞÿÿL‰½pßÿÿH‰½@ÞÿÿH‰…ÐÞÿÿÆ…èÞÿÿ…ØÞÿÿè ‰…ˆÞÿÿ…À…ß ‹½ÐÞÿÿH5 c èÇœóÿH‰…ÞÿÿH…À„± HÇ…¨Þÿÿ HÇ…°Þÿÿ Ç…xÞÿÿ HÇ…€Þÿÿ H‰8ÞÿÿH‹pÞÿÿf D H‹½Þÿÿè<œóÿ…À…› H‹ÞÿÿHµ°Þÿÿº H½¨ÞÿÿèE´óÿH…Àˆs L‹¨ÞÿÿM…í„¥ L‰þL‰ï豧óÿI‰ÄH…ÀtL‰ÿèá¥óÿA€<:t’L‰ïèbà H‰ÇI‰ÆèÇ¥óÿI‰ÀH…À„Ä H@ÿHƒø†_ L‰ÂfïÒfïöL‰ðHƒâðfïífïäLòóo HƒÀft°_ fÛ¸_ foÈfhÆf`ÎfoØfiÅfoùfiÍfaÝfDoÁfaýfbÌfDjÄfAÔÈfDoÇfbüfDjÄfAÔøfÔÏfoûfbÜfjüfÔßfoøfjÄfbüfÔÐfÔßfÔËfÔÑH9Ð…eÿÿÿfoÂL‰ÀfsØHƒàðfÔÐfI~ÔAöÀ„z 1ÒA€< ”ÂIÔHPI9І` 1ÒA€| ”ÂIÔHPI9ІE 1ÒA€| ”ÂIÔHPI9І* 1ÒA€| ”ÂIÔHPL9ƒ 1ÒA€| ”ÂIÔHPI9Іô 1ÒA€| ”ÂIÔHPI9І٠1ÒA€| ”ÂIÔHPI9І¾ 1ÒA€| ”ÂIÔHPI9І£ 1ÒA€| ”ÂIÔHP I9Іˆ 1ÒA€| ”ÂIÔHP I9Ðvq1ÒA€| ”ÂIÔHP I9ÐvZ1ÒA€| ”ÂIÔHP I9ÐvC1ÒA€| ”ÂIÔHP I9Ðv,1ÒA€| ”ÂIÔHPI9ÐvA€| ”À¶ÀIÄf D M…ä„X Jå L‰…pÞÿÿL)àMl L‰ïè ²óÿL‹…pÞÿÿH…ÀI‰Â„ E1ÉL‰ø1ÿL‰éM‰ÇM‰åI‰Ø1öL‰ËI‰üI‰Áë @ M9熟 M…í„– C¶&L‰âIƒÄ< uÞH)òI<LöL‰PÞÿÿL‰…XÞÿÿH‰`ÞÿÿL‰•hÞÿÿH‰•pÞÿÿè4™óÿH‹•pÞÿÿL‹•hÞÿÿH‹`ÞÿÿL‹…XÞÿÿHÚL‹PÞÿÿHZAÆ öÃtHƒÃAÆDÿ öÃuñIƒíL‰æM9ç‡bÿÿÿL‰ÈI‰ÙL‰ÃM‰øI)ðMÑLöL‰•pÞÿÿL‰ÏL‰ÂI‰ÍM‰ÄI‰Çè°˜óÿH‹½¨ÞÿÿBÆ è_›óÿL‹•pÞÿÿL‰°ÞÿÿL‰•¨ÞÿÿM‰ÖE1Àº L‰öL‹kH@ßÿÿH=z8 D·%Ô„€ è=µóÿ…À„¥ º Hµ¸ÞÿÿL‰÷èqóÿHÇÂÿÿÿÿH‰ÁH‹…¸ÞÿÿL9ðt €8:„ H‹…€ÞÿÿL‰s8H‰ßD‹µˆÞÿÿH‰S0H‰CHH‹…˜ÞÿÿD‰s@AƒÆH‰CèMÙÿÿD‰µˆÞÿÿH‰ÂH…À„± €x@ …` H‹…˜ÞÿÿL‹r0L‰ïH‰•pÞÿÿH‹pèRÌ H‹•pÞÿÿI)ÆL‰r8ÆB@H‹BH…Àt7H @‚€ H5z€ H9È”ÁH9ð@”Æ@ñu H € H9Èu Hƒz( „- H‹…˜ÞÿÿHrhL)àH‹@H‹HfHnÀH‰pfHnñflÆBhH‰1ƒ…xÞÿÿéMúÿÿ D H‰ÁI‹$HÂHAI+T$I+D$é,÷ÿÿ 諲óÿƒ8…ðöÿÿHƒ»° „âöÿÿL‰þH‰ßèÉ> I‰ÆH…À„ËöÿÿL‰ÿº H‰ÆèÍÙ L‰÷èu™óÿé®öÿÿHc½Hßÿÿº 1öL÷è®óÿH‹½€Þÿÿ‰…ˆÞÿÿèH™óÿL‰÷èp•óÿH‰…€ÞÿÿéCÿÿÿ @ €xA …–þÿÿéÁþÿÿL½ÀßÿÿöƒÜ „ÿõÿÿA¼ f D H‹EÈdH+%( … HeØD‰à[A\A]A^A_]à €x „ìýÿÿH‹…˜ÞÿÿL‰ïH‰hÞÿÿH‹pè”Ê L‰ïH‰…pÞÿÿH‹…˜ÞÿÿH‹p èzÊ L‹…pÞÿÿH‹hÞÿÿL9Á‚è H9Áƒß H‹…¸ÞÿÿL)ÁH‰ÊLpé‚ýÿÿ @ L‹µ˜ÞÿÿL‰çL‰½€ßÿÿI‹vè&Ê I‹vH½€ßÿÿfHnÀI‹F H‰µÞÿÿH‰…ˆÞÿÿH)ðH‰…˜ßÿÿ…Þÿÿ…ˆßÿÿèx …À…öÿÿHµ ßÿÿº L‰ÿè;Ø Æ…OÞÿÿ Æ…NÞÿÿéèõÿÿL‰ïè²óÿ‹ƒÔ ƒèƒø‡tôÿÿé¬ôÿÿH@ ¾ L‰ÿ1Àè¡óÿé¿ôÿÿE1ä1ÀérùÿÿM‰éM‰èé”öÿÿH¾ß A» I‰Öé¿õÿÿL©ß L‰•Þÿÿéõÿÿ‹5ÿN HœV 1ÿ1ÀèÛ €½OÞÿÿ u €½NÞÿÿ „5þÿÿH½€ßÿÿèùy é$þÿÿL‰ÿèì˜óÿëØ‹5¸N 1ÿ1ÀA¼ÿÿÿÿH‹ ÞÿÿH€] è‡ H‹½ Þÿÿèë–óÿëžH‹8ÞÿÿL‹¨ÞÿÿL‰ïèÓ–óÿH‹½€ÞÿÿèÇ–óÿH‹½@Þÿÿè‹ A‰Ä…À…› ‹…xÞÿÿ…Àti‹ƒÔ ƒèƒø†¤ H‹½ÞÿÿèÈóÿ‹½ÐÞÿÿè ˜óÿë„LÀïÿÿ¹ L‰þH‰ßL‰êèÑ5 …Àˆú º L‰îL‰ÿèÙ¨óÿÆ…NÞÿÿ éMôÿÿ‹5ÛM 1ÿ1ÀA¼ÿÿÿÿH‹ ÞÿÿHÑ\ èª éoÿÿÿH‹ Þÿÿ‹5¬M 1ÿ1ÀH\ èˆ éCÿÿÿH‹B0H‹{fïÀHµ ßÿÿH‰•pÞÿÿ)… ßÿÿ)…ßÿÿL‰ßÿÿH‰…ßÿÿ)… ßÿÿ)…0ßÿÿèšá H‹•pÞÿÿ…À…{ûÿÿH‹…ßÿÿH‹ ßÿÿH9H…cûÿÿH‰B(éZûÿÿL‹½pÞÿÿH=Ï[ · € IÇG0ÿÿÿÿ舑óÿAÇG@ L‰ÿI‰G8IÇGH èÜÓÿÿH…Àt/H‹•˜ÞÿÿHphH)ÚH‹RH‹JfHnÂH‰rfHnñflÆ@hH‰1H‹½pÞÿÿE1äHƒÇ8èL¿ éðûÿÿ·›~€ H‹…˜ÞÿÿH)ÐH‹XH;„>þÿÿD‰¥˜Þÿÿé‚ f D H )|€ H9È…Í I‹EI‹U fInÅflÀH‰BH‰I‹E AE H…À„¶ H‹ H…À„ª I}¨ÿÐL‰÷èþ I}HècP I}0è±¾ I}P訾 L‰÷èI”óÿH;taL‹kI‹E Mu˜H…À…oÿÿÿM‹e0H5éZ L‰ç茜óÿH…À…cÿÿÿH5×Z L‰çètœóÿH…À…KÿÿÿH5ÆZ L‰çè\œóÿH…À…3ÿÿÿD‹¥˜ÞÿÿéCýÿÿ € I}àè ¾ I}èè¾ I}°è ¾ I}¸è¾ é3ÿÿÿH‹8ÞÿÿéÀüÿÿHÇÂÿÿÿÿéøÿÿ¾ L‰ÿ貑óÿ…À„ÀðÿÿéhðÿÿA¼ðØÿÿéjúÿÿA¼ñØÿÿé_úÿÿA¼ÿÿÿÿéTúÿÿ‹5òJ HïR 1ÿ1ÀH‹8ÞÿÿèÇ L‹¨ÞÿÿéPüÿÿèÆ–óÿH‹ Þÿÿ‹5½J 1ÿAƒÌÿHŒR è— ézüÿÿfó úUE1Àº H‰åAWAVI‰öAUL-z€ ATI‰üSH]°H‰ÙHƒì8L‹8dH‹%( H‰EÈ1ÀI@èÓ¬óÿ…À…Ë I‹\$I‹D$M‹|$H9ÃtoH‰ÚL‰÷HÁâLúH‰U¨è±ŽóÿH‹U¨H‰H…Àt$HƒÃL‰jH FªÿÿL‰ÿI‰\$Hcóº 象óÿH‹EÈdH+%( …ð HƒÄ8L‰è[A\A]A^A_]à @ H…Ûu M…ÿ…Š Hˆ€ L‰ÿH‰ÎH‰M¨HÁæèpóÿI‰ÇH…Àt§I‹\$H‹M¨M‰|$I‰L$éIÿÿÿE1ÀH‰Ùº L‰öL‰ÿL-¸y€ èã«óÿ…À„ÿÿÿH5WÁ L‰÷L-Úx€ è¥óÿ…ÀHœx€ LEèéèþÿÿ ¹€ ¿€ ¾ H‰M¨èÈ¥óÿH‹M¨H…ÀH‰Ç„ÿÿÿL‰þ1ÒH‰M¨èšŽóÿH‹M¨I‰Çé_ÿÿÿèé”óÿf „ ó úUE1Àº H‰åAWAVI‰öAULm°ATL‰éI‰üSHƒì8H‹_8dH‹%( H‰EÈ1ÀH‰ßè«óÿ…À„³ L‰éH{@E1Àº L‰öL-Šx€ èõªóÿ…À…å I‹\$I‹D$M‹|$H9Ä… H‰ÚL‰÷HÁâLúH‰U¨èÏŒóÿH‹U¨H‰H…Àt$HƒÃL‰jH d¨ÿÿL‰ÿI‰\$Hcóº èÏŸóÿH‹EÈdH+%( …» HƒÄ8L‰è[A\A]A^A_]Ãf. „ L-)x€ égÿÿÿ @ H…ÛuM…ÿuFHˆ€ L‰ÿH‰ÎH‰M¨HÁæè|óÿI‰ÇH…Àt•I‹\$H‹M¨M‰|$I‰L$é7ÿÿÿ @ E1íéqÿÿÿ¹€ ¿€ ¾ H‰M¨è¤óÿH‹M¨H…ÀH‰Ç„IÿÿÿL‰þ1ÒH‰M¨èêŒóÿH‹M¨I‰Çë¦è<“óÿff. „ ó úUH‰åAWAVI‰öAUATI‰üSHƒì(¶ dH‹%( H‰EÈ1Àƒûju €~a„ô A€>j…š A€~rL-.w€ …ˆ I‹\$I‹D$M‹|$H9Äà H‰ÚL‰÷HÁâLúH‰U¸è:‹óÿH‹U¸H‰H…Àt$HƒÃL‰jH ϦÿÿL‰ÿI‰\$Hcóº è:žóÿH‹EÈdH+%( …> HƒÄ(L‰è[A\A]A^A_]à D º H5É[ L‰÷è|óÿ…À„¤ ƒûru A€~e„ä A¶L-)v€ ƒà÷<b„6ÿÿÿE1íëf „ €~lL-Ev€ „ÿÿÿéöþÿÿf. „ H…ÛuM…ÿuVHˆ€ L‰ÿH‰ÎH‰M¸HÁæ茋óÿI‰ÇH…À„6ÿÿÿI‹\$H‹M¸M‰|$I‰L$éØþÿÿ „ L-Ùu€ é¬þÿÿ @ ¹€ ¿€ ¾ H‰M¸è¢óÿH‹M¸H…ÀH‰Ç„ÞþÿÿL‰þ1ÒH‰M¸èêŠóÿH‹M¸I‰ÇëšA€~tL-Ät€ „Vþÿÿéÿÿÿè$‘óÿ @ ó úUH‰åAWAVI‰öAUATI‰üSHƒì(¶ dH‹%( H‰EÈ1Àƒûbu €~l„ô H5T L‰÷è• óÿ…À… L-Vt€ I‹\$I‹D$M‹|$H9Ã„Þ H‰ÚL‰÷HÁâLúH‰U¸è(‰óÿH‹U¸H‰H…Àt$HƒÃL‰jH ½¤ÿÿL‰ÿI‰\$Hcóº è(œóÿH‹EÈdH+%( …Ù HƒÄ(L‰è[A\A]A^A_]à A€>b„¶ ƒûb„ º H5_S L‰÷èYŽóÿ…À„Y º H5HS L‰÷è=Žóÿ…À„= E1í눀~ L-%s€ „ÿÿÿéöþÿÿf. „ H…ÛuM…ÿufHˆ€ L‰ÿH‰ÎH‰M¸HÁæè|‰óÿI‰ÇH…À„8ÿÿÿI‹\$H‹M¸M‰|$I‰L$éÚþÿÿ „ A€~ L-”r€ „¨þÿÿé3ÿÿÿf „ ¹€ ¿€ ¾ H‰M¸èøŸóÿH‹M¸H…ÀH‰Ç„ÐþÿÿL‰þ1ÒH‰M¸èʈóÿH‹M¸I‰ÇëŠA€~euA€~qL--r€ „Aþÿÿƒûb…ÑþÿÿA€~ntOƒûb…ÁþÿÿA€~ltWƒûb…±þÿÿA€~g…¦þÿÿA€~eL-çq€ „ûýÿÿéþÿÿ @ L-Ñq€ éæýÿÿ @ A€~eL-¼q€ „Ðýÿÿë @ A€~tL-¤q€ „¸ýÿÿë•èwŽóÿ € ó úUH‰åAWAVI‰öAUATI‰üSHƒì(dH‹%( H‰EÈ1À€>bu €~a„W º H5sQ L‰÷ècŒóÿ…À…‹ L-dr€ I‹\$I‹D$M‹|$H9Ä< H‰ÚL‰÷HÁâLúH‰U¸èv†óÿH‹U¸H‰H…Àt$HƒÃL‰jH ¢ÿÿL‰ÿI‰\$Hcóº èv™óÿH‹EÈdH+%( …r HƒÄ(L‰è[A\A]A^A_]ú H5ÓP L‰÷輋óÿ…À„Yÿÿÿº H5¾P L‰÷è ‹óÿ…À„=ÿÿÿº H5©P L‰÷è„‹óÿ…À„!ÿÿÿº H5”P L‰÷èh‹óÿ…À„ÿÿÿº H5P L‰÷èL‹óÿ…À„éþÿÿº H5jP L‰÷è0‹óÿ…À„Íþÿÿº H5TP L‰÷è‹óÿ…À„±þÿÿº H5>P L‰÷èøŠóÿ…À„•þÿÿº H5(P L‰÷èÜŠóÿ…À„yþÿÿº H5P L‰÷èÀŠóÿ…À„]þÿÿº H5üO L‰÷褊óÿ…À„Aþÿÿº H5åO L‰÷舊óÿ…À„%þÿÿº H5ÎO L‰÷èlŠóÿ…À„ þÿÿº H5¶O L‰÷èPŠóÿ…À„Ü A¶L- p€ ƒà÷<b„ÞýÿÿE1íé4þÿÿf. „ €~lL-%p€ „»ýÿÿé“ýÿÿf. „ H…ÛuM…ÿuFHˆ€ L‰ÿH‰ÎH‰M¸HÁæèl…óÿI‰ÇH…À„ÚýÿÿI‹\$H‹M¸M‰|$I‰L$é|ýÿÿ „ ¹€ ¿€ ¾ H‰M¸èœóÿH‹M¸H…ÀH‰Ç„’ýÿÿL‰þ1ÒH‰M¸èÚ„óÿH‹M¸I‰Çëªè,‹óÿL-µn€ é ýÿÿó úUH‰åAWAVI‰öH5T AUATI‰üL‰÷SHƒì(dH‹%( H‰EÈ1À觚óÿ…ÀtH5· L‰÷蔚óÿ…À…Œ L-o€ I‹\$I‹D$M‹|$H9Ä H‰ÚL‰÷HÁâLúH‰U¸è'ƒóÿH‹U¸H‰H…Àt$HƒÃL‰jH ¼žÿÿL‰ÿI‰\$Hcóº è'–óÿH‹EÈdH+%( …¥ HƒÄ(L‰è[A\A]A^A_]ÃfH5ÚM L‰÷èñ™óÿ…À„]ÿÿÿH5%¶ L‰÷èÚ™óÿ…À„¢ H5±M L‰÷èÙóÿ…À„‹ H5&À L‰÷謙óÿ…À„t H5ˆM L‰÷è•™óÿ…À„m A¶<c„m <b„† E1í<f…GÿÿÿA€~b…<ÿÿÿA¶F„À„ PŸ€úw¹QhH£Ñ‚* <g„> <l„¯ <n„½ E1í<u…õþÿÿA¶F<l‰Á”ƒáý€ùet„ÒtA€~ t(<gt E1í„Ò„ÇþÿÿE1íA€~e…¹þÿÿA€~ …®þÿÿL- m€ éDþÿÿf „ H…ÛuM…ÿuFHˆ€ L‰ÿH‰ÎH‰M¸HÁæ謂óÿI‰ÇH…À„iþÿÿI‹\$H‹M¸M‰|$I‰L$é þÿÿ „ ¹€ ¿€ ¾ H‰M¸èH™óÿH‹M¸H…ÀH‰Ç„!þÿÿL‰þ1ÒH‰M¸è‚óÿH‹M¸I‰ÇëªL-ùk€ éŸýÿÿ @ L-Il€ éýÿÿA¶FE1íƒèw<‡ÚýÿÿA¶FIƒÆérþÿÿA¶F<rtz„À„ ÿÿÿ<a„Õ <ct,<e„1 <g„ï <l„“ <n„f <b„¥ <vu2A¶FE1íƒàï<c…pýÿÿA€~ …eýÿÿé²þÿÿ<zu-A€~ „£þÿÿE1íéIýÿÿA¶F‰Âƒâý€úluÚA€~z„f <lt E1í<g… ýÿÿA¶VE1í€úe„V <g…ýÿÿ€úz…þüÿÿA€~ …óüÿÿé@þÿÿA€~ …Ëýÿÿé0þÿÿA€~ u†é$þÿÿA€~e…vÿÿÿA€~ L-2k€ „Wüÿÿé_ÿÿÿA¶F„À„õýÿÿ<t„?ÿÿÿE1í<e…üÿÿA¶F„À„Õýÿÿ<u…{üÿÿéxÿÿÿA¶F„À„»ýÿÿE1í<q…^üÿÿééþÿÿA¶Fƒàý<et†é÷þÿÿ誆óÿA¶F<e„oÿÿÿ<z…ÝþÿÿébÿÿÿA¶F„À„nýÿÿ<e„† E1í<z… üÿÿé”þÿÿA¶F„À„Iýÿÿ<t„“þÿÿ<u…Lÿÿÿé†þÿÿA¶FE1í<pt-<z„^þÿÿéÉûÿÿA€~ …þÿÿé ýÿÿA€~z…®ûÿÿéðüÿÿA€~o…žûÿÿA€~s…“ûÿÿéÕüÿÿA¶F„À„ÓüÿÿE1í<g…vûÿÿésþÿÿ „ ó úUI‰ÉI‰òI‰ÓD‰ÁH‰åHƒìdH‹%( H‰EøH‹GH‹@H…Àt H‹UødH+%( u9ÉL‰ÉL‰Úÿàf D H‹EødH+%( uL‹M‹ HÃD L‰ÞÉL‰×1Àéæƒ èQ…óÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt H‹GPH…ÀtH‹MødH+ %( uÉÿà D H‹EødH+%( uÉ1ÀÃèø„óÿ „ ó úUH a€ H‰åHƒìH‹WdH‹%( H‰Eø1ÀHi€ H9”ÀH9Ê”Á ÈH îg€ H9ʔ ÐH‹UødH+%( uÉÃè„óÿó úUH ”h€ H‰åHƒìH‹WdH‹%( H‰Eø1ÀHƒg€ H9”ÀH9ʔ ÐH‹UødH+%( uÉÃè?„óÿff. „ @ ó úUH‰åHƒìdH‹%( H‰EøH g€ H9G”ÀH‹UødH+%( uÉÃèóƒóÿ ó úUH‰åHƒìdH‹%( H‰EøH€g€ H9G”ÀH‹UødH+%( uÉÃ賃óÿ ó úUH‰åHƒìH‹?dH‹%( H‰Eø1ÀèM“óÿ…À”ÀH‹UødH+%( uÉÃèrƒóÿfó úUH‰åAVL5 AUL-ÆšÿÿATL‰îI‰üSH‰ûL‰÷HƒìdH‹%( H‰EØ1À·?i€ I)Ä赂óÿH‹=Æ H…ÿt7‹¸ …Òt$H¸|J¹y7ž¹@ I¯Ä)ÑHÓèH€HÅ HÇèb I‹D$H…ÀtHcP(H¯P1öH‹xèăóÿI‹D$ H…Àt&H‹xH…ÿt H‹C H+C1öH‰ÂHÁâH)ÂHÁâ蔃óÿL‰÷L‰îè‚óÿH‹=* H…ÿtU‹¸ …Òt$H¸|J¹y7ž¹@ I¯Ä)ÑHÓèH€HÅ H‹UØdH+%( u3HƒÄHÇ[A\A]A^]é H‹EØdH+%( u HƒÄ[A\A]A^]Ãè‚óÿ € ó úUH‰åSHƒìdH‹%( H‰Eè1ÀH…ÿt?H‹G H‰ûH…ÀtH‹UèdH+%( u(H‹]øÉÃf D ¿( èB¨ H‰C ëÕ „ 1ÀëÉè—óÿ € ó úUH‰åAVA‰öAUI‰ýATSH‰ûHƒìdH‹%( H‰EØ1À·pg€ I)ÅM‹eM…ät2Iƒ|$ tLH‹EØdH+%( …¤ HƒÄL‰à[A\A]A^]à € ¿8 誧 I‰ÄH…ÀtnfHnÀflÀ I‰EH‹s H+stDH¸þÿÿÿÿÿÿH9Æw›HƒÆHÁæIcþH‰ðH÷çpˆI‰t$E‰t$(ès‘óÿI‰D$éoÿÿÿf „ ¾ ëÌf „ IÇE éIÿÿÿ莀óÿff. „ ó úUH‰åAWAVAUATSHƒì(dH‹%( H‰EÈ1À…Ò„W L‹gH‰ûA‰ÕH…ö„± L9f„? L‹FM…ä„Z H‹GI‹T$L‹IÑM9Á„Ò HƒìH‹K‹54 1Àj H1< ¿ èßü L‹cXE1ÉZH‹[ M…ä„Ü ·äe€ M‰æI)ÆM‹~ M…ÿ„ÿ I‹GM‹t$H…À„= I9Þ‡d I‹T$ H9Ú†V M…É„í M9·D L9ʆ; ‰ÚD)òI9Ùƒ L‰Î¿ L)öH‰ÑHÁáH)ÑD‰êHȃ@lHPH;PvH‰PH‹H H…ÉtfH9ÊraM…Éue€xp u)‹HhHPDAƒùvbfHnÆfHnÊ@ˆxpD‰@hflÁ E1äH‹EÈdH+%( …¯ HeØD‰à[A\A]A^A_]à D H‰P M…Ét›‹Hh…ÉuhHPA¸ 1ÉD‰ëH‰\È(ë”f. „ ‰Ú1ö1ÿD)òé0ÿÿÿfE1ÉE1ÀM…ä„oþÿÿH‹GM‹L$E1ÀLé[þÿÿ D 1ÿE1É1öéúþÿÿ @ €xp t2H;0r-†$ÿÿÿéEÿÿÿfL‹N M…É…MþÿÿHI‰Ñéþÿÿ „ ·HrHÇ@ fƒùÿ„NÿÿÿƒÁf‰HréBÿÿÿf D L‹N M…É…þÿÿL‹FM…ä„ÌýÿÿH‹GI‹T$ë E1Éé¶ýÿÿ „ ¿( L‰M¸èF¤ L‹M¸H…ÀI‰F I‰Ç…ßýÿÿA¼ôÿÿÿ‹5–1 D‰á¿ 1ÀH0A èlú é}þÿÿ € I‹|$ ¾x L‰M¸L)÷è ŽóÿL‹M¸H…ÀI‰G…œýÿÿë© € A¼Þÿÿÿë è3}óÿ ó úUH‰åAWAVAUATSHƒì8L‹gL‹G dH‹%( H‰EÈ1ÀM…ätH‹‚ð I‰ÕL‰âH‰ûI‰÷‹H·ôb€ H)ÂL‹rM…öt~Iƒ~ „« H‹EÈdH+%( …ï A‹è M‰ùL‰òL‰æH‹{HƒÄ8[A\A]A^A_]é1®ÿÿHÇB „ H‹EÈdH+%( …¤ HƒÄ81À[A\A]A^A_]à @ ¿8 H‰U¸‰M¬L‰E°è×¢ H‹U¸H…ÀI‰Æt§fHnÀL‹E°‹M¬flÀ H‰BI‹t$ I+t$tDH¸þÿÿÿÿÿÿH9ÆwAHƒÆHÁæHcùH‰ðH÷çp.I‰vA‰N(L‰E¸è‘ŒóÿL‹cL‹E¸I‰Féÿÿÿ¾ ëÌèÄ{óÿL‹céðþÿÿff. „ ó úUH‰åAWAVAUATSHƒì8L‹§ˆ dH‹%( H‰EÈ1ÀM…ä„Œ H‹‚ð I‰ÏI‰ÕL‰âH‰ûI‰ñ‹H·na€ H)ÂL‹rM…ö„„ Iƒ~ „± H‹EÈdH+%( …ý A‹è M‰øL‰òL‰æH‹»€ HƒÄ8[A\A]A^A_]餬ÿÿ @ HÇB „ H‹EÈdH+%( …¬ HƒÄ81À[A\A]A^A_]à @ ¿8 H‰U¸H‰u¨‰M´èG¡ H‹U¸H…ÀI‰Æt§fHnÀ‹M´L‹M¨flÀ H‰BI‹t$ I+t$tLH¸þÿÿÿÿÿÿH9ÆwIHƒÆHÁæHcùH‰ðH÷çp6I‰vA‰N(L‰M¸è‹óÿL‹£ˆ L‹M¸I‰Féüþÿÿ D ¾ ëÄè,zóÿL‹£ˆ éßþÿÿó úUH‰åATI‰üHƒìdH‹%( H‰EèH‹GH…ÀtYH‹ H…ÀtQHÿÐL‰çèš I¼$° è62 I¼$˜ è€ I¼$¸ ès H‹EèdH+%( u7L‰çL‹eøÉé vóÿI|$HèM I|$PèC I|$è9 I|$ è/ ë‹èqyóÿó úUA‰ÉI‰òD‰ÁH‰ÖH‰åHƒìdH‹%( H‰Eø1ÀE„Éu4H‹GH…Àt+H‹@H…Àt"H‹UødH+%( u;ÉLOH‰òL‰ÖL‰Éÿà H‹EødH+%( uL‹OL‹HR8 1ÀÉL‰×éxw èãxóÿ ó úUH‰åATSH‰ûHƒìL‹gdH‹%( H‰Eè1ÀM…ätI|$ècŸ L‰çèuóÿL‹c M…ät+I|$èHŸ H‹EèdH+%( u*HƒÄL‰ç[A\]éÒtóÿfH‹EèdH+%( u HƒÄ[A\]ÃèSxóÿ ó úUH5´ÿÿH‰åSH‰ûH=Ú HƒìdH‹%( H‰Eè1Àè®wóÿH‹=¿ H…ÿtR‹¸ …Òt$H¸|J¹y7ž¹@ H¯Ã)ÑHÓèH€HÅ H‹UèdH+%( u)H‹]øHÇÉéGþ € H‹EèdH+%( uH‹]øÉÃè¦wóÿf D ó úUH5ÿÿH‰åSH‰ûH=* HƒìdH‹%( H‰Eè1ÀèþvóÿH‹= H…ÿtR‹¸ …Òt$H¸|J¹y7ž¹@ H¯Ã)ÑHÓèH€HÅ H‹UèdH+%( u)H‹]øHÇÉéþ € H‹EèdH+%( uH‹]øÉÃèövóÿf D ó úUH5TŽÿÿH‰åSH‰ûH=z HƒìdH‹%( H‰Eè1ÀèNvóÿH‹=_ H…ÿtR‹¸ …Òt$H¸|J¹y7ž¹@ H¯Ã)ÑHÓèH€HÅ H‹UèdH+%( u+H‹]øHÇÉéÇý € H‹EèdH+%( uH‹]ø1ÀÉÃèDvóÿ @ ó úUH‰åHƒìdH‹%( H‰EøH‹H9Æuë- D H‹ H9ðt Hƒx( xñH‹UødH+%( uÉà „ 1Àëãèçuóÿ € ó úUI‰ø‰÷H‰åAUI‰ÍATI‰ÔSHƒìHdH‹%( H‰EØI‹@H‹p …ÿy#‡' ƒø‡- HåÍ Hc‚HÐ>ÿà H‰ÊL‰æè:- H‹EØdH+%( …9 HƒÄH1À[A\A]]à D H‹Ž H$9 L‰îL‰ç1ÀèÍs ë¾ H‹Ž H23 L‰îL‰ç1Àès ëž fop2 HÇEÐ H ¹ )E fïÀ)E°)EÀö†Ü …” HU1 L‰îL‰ç1Àè`s éNÿÿÿ Hù1 H‰ÎL‰ç1ÀèDs é2ÿÿÿ € Ha2 H‰ÎL‰ç1Àè$s éÿÿÿ € Hù1 H‰ÎL‰ç1Àès éòþÿÿ‰ùH¶2 L‰îL‰ç1Àèér é×þÿÿ @ LE¯H¾è H] L‰ÆèÉF H‰ÙéMÿÿÿè,tóÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ·Z€ H‹W H+WH)ÇH‹ÉéZ™ÿÿèÕsóÿ D ó úUfïÀH‰åAVI‰ÖAUATSH‰ûH‰÷HƒìpL‹kD·%¶Y€ dH‹%( H‰EØ1ÀH‰u HÚ HµxÿÿÿH‰E¨HÇ…xÿÿÿ )E€)E)E°)EÀè ‹ÿÿ…Àx M…öt H‹…xÿÿÿI‰M‰î1ÀM)æI‹VH;t#H‹UØdH+%( ucHƒÄp[A\A]A^]à € H‹…xÿÿÿóo €=a H‹{H‰E€H‹CMˆH‰E˜H‹pu è'¡ I‰Hu€L‰ïè¨Êÿÿë›f D èë¡ ëâèÄróÿ @ ó úUH‰åAWAVAUATSH‰óHìx L‹oL‹gH‰÷dH‹%( H‰EÈ1ÀI‹U H‰•€ýÿÿèëh L‰áI‹t$L‰ïI‰Ç·xX€ Lc³è H)ÁH‹AH‰˜ýÿÿL¯pLpL‰µˆýÿÿè| H‹•€ýÿÿH‰…ýÿÿ‹ H‹º …À‰…týÿÿ•…ýÿÿ€=(X€ Eöè“jóÿAƒæüH‰…hýÿÿAƒÆ H…À„A €=8 I‰Á„› €=ùW€ t H9›Ø „• ‹O ƒø‡Æ H ä} H‹ÂH‹…ˆýÿÿ€=ºW€ L½ H‹ „u HƒìD‰ñ¿ RH5ñ/ D‰òP1ÀAWèl‡óÿL‹]W€ HƒÄ H5Z5 ‰Á‰Â¿ 1ÀèJ‡óÿ‹ H% …ÉL H‹…˜ýÿÿH‹PH‹BH9ÂuëVf D H‹@H9ÂtGH‹H(HƒùÿtíHÓ HýÿÿH½ ýÿÿ1À¾ è|o ‰…ˆýÿÿH‹…˜ýÿÿH‹Pëf „ Ç…ˆýÿÿ Ç…xýÿÿ L‹*L9ê„` ¶…ýÿÿA¾ E1ÿE1Ò‰…pýÿÿH‰ØD‰óM‰þI‰Çënf „ ‹µˆýÿÿRA‰ÙL‰ùH‹•ýÿÿL‰ïVL‰æAUPèí™ÿÿHƒÄ A‰Â…À„Î ƒøM‰îAº „¬ AƒÂ „ H‹…˜ýÿÿM‹m L9h„Ë ‹¥ ‹s D‹h M…öu €½ýÿÿ …vÿÿÿ‹µˆýÿÿRA‰ÙL‰ùH‹•ýÿÿL‰ïD‰•€ýÿÿVL‰æAVPè\™ÿÿHƒÄ D‹•€ýÿÿ…ÀtUƒøt(‹…týÿÿ…À„zÿÿÿD9•pýÿÿ…aÿÿÿM‹6éeÿÿÿ D ƒ…xýÿÿéTÿÿÿ @ ƒÃDÓE1öE1Òé?ÿÿÿ € ‹•týÿÿƒÃ…Ò„'ÿÿÿëØ D H‹½hýÿÿè¤kóÿH‹EÈdH+%( …‚ ‹…xýÿÿHeØ[A\A]A^A_]à @ €=-U€ L&G H <1 LDÁémýÿÿf. „ ·ûT€ L‰àM‹L$ E1öLc»è H5ô2 H)ÐH‹@L¯xLxM+L$M‰ÍuëG @ IƒÆM9õt:L‰ðHÁàM‹DM…ÀtæI‹L$º ¿ 1ÀLñIƒÆèy„óÿH5–2 M9õuÆM‹º ¿ 1ÀH c2 H5j2 èK„óÿé ýÿÿf D H‰ÇètóÿI‰ÁéUüÿÿ‹ƒà ƒøŽ\üÿÿL½Àýÿÿº H‰ßL‰€ýÿÿL‰þD¯ðè f L‹€ýÿÿé.üÿÿ H‹=yì€ H«P 1ÀA¸¼ H Ã1 ¾ L‰€ýÿÿè²lóÿL‹€ýÿÿHS› éüÿÿèªmóÿÇ…xýÿÿôÿÿÿéWþÿÿff. „ ó úUH‰åAVAUI‰õATSH‰ûH‰÷Hì dH‹%( H‰EØ1ÀèÍc H½Èûÿÿ¾ Hy1 I‰ÆH‹CHH-1Àè~óÿ…Àˆà H‹½ÈûÿÿH5Š›w èýƒóÿI‰ÄH…À„É €=/S€ t M9Ø tH‹CH‹KM‰ñL‰çH'1 ¾ H‹@ HƒÁ-L‹€ 1Àè¿kóÿH‹{L‰æè£ÃÿÿL‰çE1äèXpóÿH‹½Èûÿÿè ióÿH‹EØdH+%( u[HÄ D‰à[A\A]A^]Ãf. „ Aƒ½à ŽsÿÿÿLµÐûÿÿº L‰ïL‰öè{d éWÿÿÿf D A¼ÿÿÿÿëœAƒÌÿëŠè=lóÿff. „ fó úUHcöH‰åHƒìdH‹%( H‰Eø1À· R€ H)ÇH‹GH‹PH‹xH¯òH÷H‹EødH+%( uÉ1öéÞlóÿèÙkóÿf „ ó úUHcöH‰åHƒì·ÌQ€ dH‹%( H‰Eø1ÀH‰øH)ÐH‹@H¯pHpH‹G H+GHÇ …À~:ƒèHV1ÿHÁàLD H‹ HƒÂHÍ H)ÈHÁèH‰BðHÇL9ÂuÞH‰>H‹EødH+%( uÉÃè5kóÿ D ó úUH‰åAVAUATI‰üSHƒìH‹ dH‹%( H‰EØ1ÀL‹+H9ßuHé› H{¨ÿÐL‰÷è¡‘ H{HèA# H{0è‘ H{PL‰ë胑 L‰÷è$góÿI‹E M9ìt[I‰ÅH‹CfHnÃLs˜flÀI‰EL‰(H‹C H…ÀtH‹ H…Àu”H{àè:‘ H{èè1‘ H{°è(‘ H{¸è ‘ éqÿÿÿ H‹EØdH+%( u HƒÄ[A\A]A^]Ãè?jóÿff. „ @ ó úUH‰åAWAVAUATSH‰óHƒì(H‰}¸dH‹%( H‰EÈH‹H9Ç„Ó Lp˜E1äL=oi M‰õë8 „ HV ¾ H‰ß1ÀèºhóÿH˜LðIÄI‹EhLh˜H9E¸„ I‹ HƒùÿtSM‹E 1ÀL‰ú¾ H‰ßè}hóÿM‹MLcðA€9 t ¹ L…r ¾ H‰ß)ÁH´- 1ÀèLhóÿH˜IÆérÿÿÿfI‹˜ H-„ H‰ß1À¾ è#hóÿH˜égÿÿÿ @ E1ä D H‹EÈdH+%( uHƒÄ(L‰à[A\A]A^A_]Ãèúhóÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿthH‹WH…Òt_HàK€ H ÉL€ H9”ÀH9Ê”ÂÐt)¶G@„Àt!¶GA„Àu1H‹W8H…ÒxH‹F H+FH9ÂœÀfH‹UødH+%( u Éà € 1Àëäè_hóÿff. „ @ ó úUH‰åATI‰ôSH‰ûH~-H5(È HƒìdH‹%( H‰Eè1ÀèìlóÿH…Àt H‹EèdH+%( …™ HƒÄ[A\]à M‹D$ M+D$tÕH‹CL K€ LêK€ H‹x H‰øJ4Çë D L9Ñt" HƒÀH9Æt H‹H…ÒtïH‹J H…ÉtæL9ÉuÙ€zØ tÛ€zÙ uÕH‹RÐH…ÒxÌL9Â}ÇH‹ ×H…Ét¾‹QXƒÂ‰QX;S ~°‰S ë«èfgóÿf D ó úUH‰åAVAUATSHƒìL‹gdH‹%( H‰EØ1À1ÀI‹ $fA‰D$4IÇD$, I9ÜtxE‹t$,I‰õë,f D A‹T$0JA‰L$0‰S`L9è} I‹T$ H‰ ÂH‹I9ÜtBH‹{0èñióÿA·T$4H9ÂsfA‰D$4D‰ðAƒÆE‰t$,‰C\H‹C(Hƒøÿu§ÇC`ÿÿÿÿH‹I9Üu¾H‹EØdH+%( u HƒÄ[A\A]A^]Ãè‡fóÿ € ó úUH‰åAVAUI‰ýATSH‰óHƒìH‹~ H+~dH‹%( H‰EØ1Àè; 1ÒˆÂAˆEˆÆfA‰UH‹{ è# A‹U AˆE¸ ƒúc ƒÂ ƒú—ÀƒÀM‹eAˆEI‹ $I9ÜtDE1öHƒ{(ÿtH‹{˜è ióÿA9ÆDLðH‹I9ÜuáEˆuH‹EØdH+%( uHƒÄ[A\A]A^]ÃE1öëÚè¶eóÿf D ó úUH‰åHƒìdH‹%( H‰Eø1À€=ßþ€ t4¶G€=Øþ€ ˆGˆGt ¶WDˆGH‹EødH+%( uÉà D €=¬þ€ ¸ u¶Gë¼è?eóÿff. „ @ ó úUH‰åSH‰ûHƒìH‹VH‹~dH‹%( H‰Eè1À¶]þ€ L‹BƒðˆPþ€ L‰Æ„Àtfè ” €=3þ€ H‰t=¶C€=)þ€ ˆCˆCt ¶SDˆCH‹EèdH+%( u/H‹]øÉÃf. „ €=ôý€ ¸ u¹¶Cë³ @ èÃ’ ë˜è|dóÿff. „ ó úUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hƒì81ÒH‹_dH‹%( H‰EÈH‹GI‰üI‰õHÇ…¸ßÿÿ H‹@ H‰…¨ßÿÿè;ðÿÿA‰Æ…À…È · J€ H‹S L‰îH+SH÷ØH‹|I‰Çè^‰ÿÿ€=*ý€ uML‰çL‰îè ñÿÿ·ÕI€ H)ÃH‹{è‡øÿÿH‹EÈdH+%( …´ HÄ8 D‰ð[A\A]A^A_]à € ¶Õü€ I‹|$L…¸ßÿÿL‰æL‰… ßÿÿLÿˆ." L‰ÂèªÿÿH‹…¨ßÿÿH‹½ ßÿÿH‹° è~ÿÿéfÿÿÿ H‹…¨ßÿÿD‰ö¹ L‰çLÀßÿÿA¾ÿÿÿÿ€ˆÜ L‰êè*íÿÿHs-L‰ê1ÀH=T' èu& é9ÿÿÿèëbóÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1Àƒ=þC u ‹²p€ …À•ÀH‹UødH+%( uÉÃè›bóÿff. „ ó úUH‰åHƒì¶JD¶dH‹%( H‰Eø1À‹÷û€ ÿr0ÿr(ÿr ÿrÿrPÿrD‹JD¶BD‰ÒèÓ¬ÿÿHƒÄ@H‹EødH+%( uÉÃè)bóÿf „ ó úUH‰åAWAVI‰þAUATSH‰óHƒìHH‰U°L‹gM‰ådH‹%( H‰EÈ1À·öG€ I)ÅI‹D$ I+D$I‹ML<Å H‰E¨L‰ÿH‰M¸èOˆ H‹M¸H‰A I‹EHƒx „„ €=ÂG€ H‹U°ÇE¸ t H9›Ø „# L‰÷H‰Þè¨íÿÿA‰Æ…Àt9I‹}HƒÇ èˆ H‹EÈdH+%( …‹ HƒÄHD‰ð[A\A]A^A_]à € ·CG€ L‰àM‹L$ H‰ÞM+L$H)ÐL‰ÊL‰M°H‹x莆ÿÿH‹]¨L‰ïH‰ÞèŸùÿÿL‰æL‰ïè¤øÿÿI‹M L‹M°H…É„é Hƒy „Þ I‹EHƒë1ÒH‹@ IÇ € Hƒ8ƒÚÿHƒÀI9Çuð‰QfïÀH=Fú€ H5 xÿÿÇA è `óÿH‹=-ú€ H…ÿt7‹¸ …Òt$H¸|J¹y7ž¹@ I¯Å)ÑHÓèH€HÅ HÇèÉæ H…Ûˆæ D‰ñM‰æëb „ HƒzP „% A€|$p …‹ A‹D$l…Àt0‰ÆI‹D$H‹zP1ÒH÷öfHnÀAD$GI‹D$ H‰G „ Hƒë‚v I‰ßI‹E IÁçI)ßIÁçM‰üL`tÛIƒ|$ tÓI‹ELÝ H‹@ H‹ØH…Ò…fÿÿÿA€|$p t®I‹<$H9߇ I‹EE1ÿH‹p H‰ø Hƒ<ÆAƒßÿHƒÀH9ØvîE…ÿ„Ý A‹D$h…À„Ð M‹L$M…É„Â fA|$rþ‡´ E‰úfïÀòI*ÂM…Ɉ fïÉòI*ÉfïÒòH*ÐHþJ|E1Àò^Êò^ÁòZÀ D H‹0H…öt H‹vPH…ötfïÛ. z uóAƒÀHƒÀH9øuÓI‹E H…À„¿ E…Àt1H…Àt,E¯|$hóA~D$óo(D@fInçflÄfÔÅ € H…Ò…VþÿÿHƒëƒþÿÿ D M‰ôA‰ÎH=÷÷€ H5¼uÿÿè×]óÿH‹=è÷€ H…ÿt7‹¸ …Òt$H¸|J¹y7ž¹@ I¯Å)ÑHÓèH€HÅ HÇèôä M‹L$ M+L$L‰Ïèâÿ 1ÒˆÂAˆEˆÆfA‰UI‹|$ èÉÿ ÆE¨ˆE°AˆEA‹E ƒøcƒÀ ƒø—ÀƒÀˆE¨¶E¨AˆEI‹EH‹H9Ø„‰ E1ÿL‰e I‰ÄD‰ðM‰îE‰ýA‰Ç „ Hƒ{(ÿtH‹{˜è€`óÿA9ÅDLèH‹I9ÜuáD‰øL‹e E‰ïM‰õD‰ùA‰Æ‹E¸€=•ö€ AˆMA‰E„ö A¶EˆE°€=~ö€ AˆEAˆEt ¶u¨D0AˆEA€L$+é¢ûÿÿf D ¿ ‰MœL‰E H‰U°èƒ H‹U°L‹E H…À‹MœH‰BP…®üÿÿM‰ôHƒÃMxA‰ÎH9]¨ŽaþÿÿL‰e°L‹e¨ I‹E L‰ùHHt#Hƒy t I‹EH‹@ H‹<ØH…ÿt HƒÇPè9ƒ fHƒÃIƒÇxI9ÜuÃL‹e°éþÿÿf. „ ‹ƒà ¹ …ÀOȉM¸éÅúÿÿ „ ¶u°¸ €=‹õ€ Eð@ˆu°‰ðéôþÿÿfA¾ é±úÿÿ1ÉéÀþÿÿM‰ÊAƒáfïÉIÑêM ÊòI*ÊòXÉéáüÿÿ¿( ‰MœD‰E H‰U°èn‚ ‹MœD‹E I‰E H‹U°éýÿÿèÁ[óÿó úUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hƒì81ÒH‹_L{-dH‹%( H‰EÈH‹GL†p I‰üHÇ…¸ßÿÿ L‰…¨ßÿÿL‹p è3ùÿÿL‹…¨ßÿÿ…ÀA‰Å…T €=ô€ …´ L¥Àßÿÿ¹ º L‰ÇL‰æèhë ‹¢ô€ M‹¶ ƒø‡â HkÍ} L‹ÂHƒìH‹=DÙ€ M‰ù1ÀAVHQ L‰á¾ èÁYóÿH‹5"Ù€ H‰ß袱ÿÿ·Í@€ H)ÃH‹{èïÿÿXZH‹EÈdH+%( …í HeØD‰è[A\A]A^A_]à „ ¶Íó€ I‹|$L‰æL¸ßÿÿL‰ÊL‰… ßÿÿˆ& ·e@€ L‰¨ßÿÿH)Çè”vÿÿI‹¶ H‹½¨ßÿÿèuÿÿL‹… ßÿÿéñþÿÿ D H‹=©Ø€ A¸¼ 1ÀH ú HÌ< ¾ èéXóÿL‘‡ éöþÿÿ¹ ‰ÆL‰çA½ÿÿÿÿA€ŽÜ LµÀßÿÿL‰òèæãÿÿL‰òL‰þ1ÀH= è2 é ÿÿÿè¨Yóÿ „ ó úUfïÀH‰åHƒìdH‹%( H‰Eø1À¸ )Åò€ HÇúò€ f‰´ò€ ƶò€ Ʊò€ ÇÛò€ )¤ò€ )ò€ )¶ò€ H‹EødH+%( uÉÃè Yóÿó úUH=Œò€ H‰åHƒìdH‹%( H‰Eø1Àè° H‹EødH+%( u ÉH=Rò€ é” èØXóÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉH5îñ€ H=÷šÿÿé2o èXóÿff. „ fó úUH‰÷H‰åAUATHƒìdH‹%( H‰Eè1ÀèéPóÿH…Àtt¾- H‰ÇI‰Äè”^óÿH…ÀtWÆ LhL‰çL‰îèílÿÿƒøÿt0‰²ñ€ E1íL‰çèwTóÿH‹EèdH+%( u0HƒÄD‰èA\A]]à L‰æL‰ïèlÿÿƒøÿuÀA½ÿÿÿÿëÁA½ôÿÿÿëÁèÓWóÿ ó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ=5ñ€ t Hƒ=#ñ€ tH‹UødH+%( u ÉË5Ž HK 1ÿèlÔ ¸ÿÿÿÿëÔèpWóÿó úUH‰åAWAVAUI‰ýATI‰ôH5ÖA SH‰ÓHƒì(I‹<$dH‹%( H‰EÈ1Àèófóÿ…À… M‹d$XM…ä„g fïÀHEÀE1öHÇC I‹|$8H‰E°Aƒþ„¤ ÇÿÿÿÿH…ÿtzA¾u[H‰}¸A‰÷è(]óÿH‹}¸H…Àt=ÆCA¶EZ„ÀtS:„º H‹u°1ÒèÏgóÿH‹}À‰CA¾uZèî\óÿH‰EÀH‰ÇH…Àt#è OóÿH‰ÇH…Àt1öH‰E¸èêl H‹}¸‰èÏRóÿHƒÃ Aƒþt-A¾ I‹|$8Aƒþ…\ÿÿÿI‹|$ÇÿÿÿÿH…ÿ…Sÿÿÿ @ 1ÀH‹UÈdH+%( u{HƒÄ([A\A]A^A_]à „ IƒÄéêþÿÿ € HЀù †:ÿÿÿA8Çué0ÿÿÿf. „ „À„ ÿÿÿ¶GHƒÇHЀù @—ÆA8Ç•Á@„ÎuÛéüþÿÿ¸ÿÿÿÿévÿÿÿè§Uóÿ € ó úUH‰åAWAVAUATSHƒìHL‹·¨ L‹§¸ dH‹%( H‰EÈ1Àƒwî€ Hƒ¿€ „™ Hƒ¿ˆ H‰û„ˆ €=V;€ „{ I†ýÿÿHu¨H‰ÇH‰E˜èälÿÿ…Àˆ$ HCxH‹³ˆ H‰E·;€ I‰öI)ÆI‹VH‹H9„¸ Lp˜H9„ë H‹Në D I‹FhLp˜H9Â„Ï I‹† HÈI9ÄuàL‹-18€ H*8€ M‹>I9Åu éý D M‹m H 8€ I9Å„ä I‹}L‰þè8dóÿ…ÀuÜL}°H‹}¨L‰öL‰úèñüÿÿ…ÀˆÓ €}¸ …Ÿ €}Ä „õ Lu¼A‹NA‹L‰æH‹}èÎv I‰ÄH…À„’ AƒE€=N:€ …` A‹F‰ƒô ëL‰ïè\Póÿ @ ƒ í€ E1äH‹EÈdH+%( …i HƒÄHL‰à[A\A]A^A_]Ãf „ ƒÍì€ E1äëÆ @ M‰þégÿÿÿ „ ¿ è*z I‰ÅH…Àt–L‰ÿèLóÿI‰EH…À„uÿÿÿH‹ú6€ H ë6€ L‰-ì6€ I‰M I‰EL‰(éàþÿÿ @ ƒiì€ E1äAƒE éNÿÿÿ @ H‹u˜H‹}1ÒèYßÿÿ…ÀxUI‹vH‹H‹Hz˜Lh˜H9Öu ë< @ I‹EhI}hHP˜H9þt'L‰ïI‰ÕHƒ¿ ÿußH‹WpH‰PH‰è7OóÿI‹vëÉH‹³ˆ ·Ô8€ H‰ðH)ÐH‹PH‹éÀýÿÿ‹KhA‹VL‰çL‹C@H‹u˜èÙ{ é„þÿÿ @ AƒE éiþÿÿƒ›ë€ E1äAƒE é„þÿÿèmRóÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø‹‡” H‹UødH+%( uÉÃè+Róÿff. „ ó úUH‰ÑH‰åHƒìH‹— dH‹%( H‰Eø1ÀH…ÒuH‹UødH+%( …Î ÉÃxfH‹†¸ fïÉòH*ÊH‹@ H…ÀxvfïÀòH*Àò^Áò€ H‹‘¸ H‹R òYÂòH,ÀH…ÒxgfïÀòH*Âò^ÁòYÂòH,ÐH)Ðë† @ H‰ÐƒâfïÉHÑèH ÐòH*ÈH‹†¸ H‹@ òXÉH…ÀyŠH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéuÿÿÿH‰ÑƒâfïÀHÑéH ÑòH*ÁòXÀë‡èQóÿó úUH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( u&H‰ð‹” L‹‡˜ HO H‹8H‹v1ÀÉéPO è»Póÿff. „ ó úUH‰åAVI‰þAUI‰õATSH‰ÓHì L‹¢¸ H‹»€ dH‹%( H‰EØ1ÀH‹’ˆ Ƙ6€ I‹$I‹t$Hpè”{ H‹“ˆ I‹t$H‰…@ÿÿÿI‹$H‹»€ Hpèm{ H‹@ÿÿÿH‰…HÿÿÿI‰ÀH‹ÕL€ H9Át(I9Àt#HPÿÿÿH~ ¾€ 1ÀH‰ßè~N ë+ @ HPÿÿÿI‹L$1ÀM‹D$HZ ¾€ H‰ßèQN H½@ÿÿÿè H½Hÿÿÿè I‹uI‹} 1ÀA‹Ž” H I‰ØèN H‹UØdH+%( uHÄ [A\A]A^]ÃèeOóÿ D ó úUH‰ùH‰÷fïÀH‰åHƒìH‹±¨ H‹’¸ dH‹%( H‰Eø1ÀH…öt‹Bt…ÀuA‹‘” ‹U0 ƒê…ÀunH‹EødH+%( …¼ ÉH5¯ ¸ éé] f „ LcÀH‹B 1ÒI÷ðH…ÀxWfïÀòH*ÀH…öxgfïÉòH*Îò^ÁòYì ë‰f. „ H‹EødH+%( uRÉH5«® ¸ é € H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀH…öy™H‰ðƒæfïÉHÑèH ðòH*ÈòXÉë‡è:Nóÿf. „ ó úUH‰åAUATI‰üSH‰óHƒì(dH‹%( H‰EØH‹‚¸ 1ÒHcHtH‹@ H÷ñH=?B ‡œ H=ç wdLmÀH‰Á¾ 1ÀHv L‰ïèWL A‹Œ$” H‹;1ÀM‰èH‹sH, è7L H‹UØdH+%( …Ÿ HƒÄ([A\A]]Ãf „ LmÀfïÀ¾ òH*ÀH L‰ï¸ ò^§ÿ èâK ë‰H…Àx;fïÀòH*ÀLmÀ¾ HÍ ¸ L‰ïò^Âÿ èK éQÿÿÿ „ H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀë³èðLóÿó úUH‰åHƒìL‹‹” dH‹%( H‰EøH‹‚€ H‹vH…Àt H‹@ H…Àu-H‹EødH+%( u6LI ÉH L‰Ï1Àé K D H‹UødH+%( u L‹€ ëÑèkLóÿff. „ ó úUH‰øfïÀH‰÷H‰åHƒìdH‹ %( H‰MøH‹Š¸ H‹ H…Òt,H‹I H…ÉxafïÀòH*ÁH…ÒxqfïÉòH*Êò^ÁòY>þ ‹” ‹2- ƒê…ÀukH‹EødH+%( u}ÉH5ö« ¸ éÊZ f. „ H‰ÎƒáfïÀHÑîH ÎòH*ÆòXÀH…ÒyH‰ÑƒâfïÉHÑéH ÑòH*ÉòXÉézÿÿÿ @ H‹EødH+%( uÉH5‹« ¸ éï èZKóÿf. „ ó úUH‰åAUATI‰üSH‰óHƒì(dH‹%( H‰EØH‹‚¸ H‹H Hù?B ‡” Hùç w[LmÀH§ ¾ 1ÀL‰ïèI A‹Œ$” H‹;1ÀM‰èH‹sHV èaI H‹UØdH+%( …™ HƒÄ([A\A]]à LmÀfïÀ¾ ¸ L‰ïòH*ÁH0 ò^×ü èI ëH…Éx;fïÀòH*ÁLmÀ¾ Hý ¸ L‰ïò^òü èÝH éWÿÿÿ „ H‰ÈƒáfïÀHÑèH ÈòH*ÀòXÀë³è Jóÿó úUH‰åATSHƒìH‹ž¸ dH‹%( H‰Eè1ÀHÇÀÿÿÿÿH‹;H…ÿt<L‹¢¸ ¸ I‹4$H…öt'HƒÇ-HƒÆ-èŠYóÿ…ÀuFH‹SI‹D$H9Ât(H)Ð D H‹UèdH+%( u%HƒÄ[A\]à „ I‹D$H+CëÕ D H˜ëÌèwIóÿ € ó úUI‰øH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt&‹Wxë „ ‰ÐðA±Hx9Ât ‰ÂBÿJƒøývçH‹EødH+%( uÉL‰ÀÃèIóÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt!‹Wxë Jÿ9Êr‰Ðð±Ox9Ât ‰ÂƒúÿuçH‹EødH+%( u!ÉÃf D …ÉuåH‹EødH+%( uÉéïDóÿèŠHóÿf. „ ó úU¿€ H‰åHƒìdH‹%( H‰Eø1Àèïn H…ÀtÇ@x H‹UødH+%( uÉÃè9Hóÿf „ ó úUH‰åATSHƒìH‹Ÿ¸ dH‹%( H‰Eè1ÀHÇÀÿÿÿÿH‹;H…ÿt<L‹¦¸ ¸ I‹4$H…öt'HƒÇ-HƒÆ-èšWóÿ…ÀuFH‹SI‹D$H9Ât(H)Ð D H‹UèdH+%( u%HƒÄ[A\]à „ I‹D$H+CëÕ D H˜ëÌè‡Góÿ € ó úUH‰åAWAVAUATSHƒì8H‰U H‰M°dH‹%( H‰EÈH‹‡€ H…À„¶ H‹—ˆ fHnÀI‰þfHnÒflÂH…Ò„• · 0-€ H‰ÐfïÉ)ဠ) ùà€ H)È) ဠ) ဠH‹@ H…À„[ H‹XH…Û„N I‰ôH‹z H‹rH9÷„ HÇE¨ E1ÿ1Àë AƒÇH‰úD‰øH)òH9Ѓú H‰ÂHÁâH)ÂHÓ‹Bl…ÀtÕ¿€ H‰U¸èm H‹U¸H…ÀI‰Å„/ ó~BIc÷H‹M°L‰çÇ@x I‹†ˆ H‰u¸ó~ I‰E H‹BfHnÐM¸flÂAMAEó~BhI‰MhfAÖEpóoZ(fpøåf~þHcöA](óob8Ae8óojHAmHóorX1ÒH÷öAuXL‰êH5É߀ HE¨èª H…Àt[I‹†ˆ H‹x H‹péÿþÿÿHÇE¨ € H‹E H…ÀtH‹]¨H „ 1ÀH‹UÈdH+%( uTHƒÄ8[A\A]A^A_]ÃA‹Uxë f. „ Jÿ9Êr‰ÐðA±Mx9Ât‰Âƒúÿuæf D ¸ÿÿÿÿë«…ÉuõL‰ïèAóÿëëè&Eóÿf D ó úUH‰åAWAVAUI‰õ¾˜ ATSH‰ûHƒìhH‰}ˆHcH‰U°HÝóÿÿ‰M¼fHnúL‰…xÿÿÿdH‹%( H‰EÈHjòÿÿ‰}¸fHnðflþ)} èeUóÿH‰E€H…À„/ H‹3L¸ˆ H‰u˜H9ó„ H‹E˜M§xøÿÿH‹˜ ‹E¼ƒøÑ A‰‡ M·àùÿÿIèüÿÿL‰çL‰öH‰MèþÚ L‰÷è&Ü ‹U¼ALJ úÿÿ …ÒŽX H‹E°I·@ýÿÿIPýÿÿfHnÎfHnÁ‹ flÉflÀA@ýÿÿA‰‡xýÿÿA‡PýÿÿƒøwkH £œ ‰ÂHc‘HÊ>ÿâ H5!óÿÿI‰·ýÿÿf. „ H˜H5G¶} foU L‰÷HÁàHðH‹uA—ðüÿÿH‹‹@I‰—€ýÿÿA‰‡|ýÿÿè#{ ƒ}¼„Á IðýÿÿH‹E°I·˜ýÿÿfHnÉI þÿÿ‹@fHnÁflÉflÀAðýÿÿA‰‡(þÿÿA‡ þÿÿƒø‡ô H ø› ‰ÂHc‘HÊ>ÿâ „ H5ÙôÿÿI‰·ýÿÿé=ÿÿÿ D H5‘óÿÿI‰·ýÿÿé%ÿÿÿ D H5‰÷ÿÿI‰·ýÿÿé ÿÿÿ D H5ÑõÿÿI‰·ýÿÿéõþÿÿ D H5IöÿÿI‰·ýÿÿH5{øÿÿI‰·ýÿÿH5mðÿÿI‰·(ýÿÿéÁþÿÿH ÉñÿÿI‰ÀýÿÿfH˜H ÷´} fo] L‰÷HÁàHÈAŸ ýÿÿH‹‹@I‰—0þÿÿA‰‡,þÿÿè×y ƒ}¼„Û I þÿÿH‹E°I·HþÿÿfHnÉI°þÿÿ‹@fHnÁflÉflÀA þÿÿA‰‡ØþÿÿA‡°þÿÿƒø‡ø H Äš ‰ÂHc‘HÊ>ÿâ @ H aõÿÿH=š÷ÿÿI‰¸ýÿÿH ŒïÿÿI‰¿ÈýÿÿI‰Øýÿÿé)ÿÿÿf „ H ™ôÿÿI‰Àýÿÿé ÿÿÿ D H òÿÿI‰¸ýÿÿéõþÿÿ D H= öÿÿI‰¿ÀýÿÿéÝþÿÿ D H óÿÿI‰ÀýÿÿéÅþÿÿ D H yðÿÿI‰pþÿÿfH˜H §³} foe L‰÷HÁàHÈA§PþÿÿH‹‹@I‰—àþÿÿA‰‡Üþÿÿè‡x ƒ}¼„‹ IPÿÿÿH‹E°I·øþÿÿfHnÉI`ÿÿÿ‹@ fHnÁflÉflÀAPÿÿÿA‰GˆA‡`ÿÿÿƒø‡õ H ™ ‰ÂHc‘HÊ>ÿâ € H=AòÿÿI‰¿pþÿÿéEÿÿÿ D H ùðÿÿI‰hþÿÿé-ÿÿÿ D H=ñôÿÿI‰¿pþÿÿéÿÿÿ D H ÉóÿÿH=öÿÿI‰hþÿÿH ôíÿÿI‰¿xþÿÿI‰ˆþÿÿéáþÿÿH= óÿÿI‰¿pþÿÿéÍþÿÿ D H 1ïÿÿI‰ ÿÿÿf. „ H˜H W²} fom L‰÷HÁàHÈA¯ ÿÿÿH‹‹@I‰WA‰GŒè=w ƒ}¼„A H‹E°IOfInÏIw¨fHnÁflÉ‹@flÀAAGA‰G8ƒø‡ô H q˜ ‰ÂHc‘HÊ>ÿâf „ H= ñÿÿI‰¿ ÿÿÿé]ÿÿÿ D H=ÑóÿÿI‰¿ ÿÿÿéEÿÿÿ D H=òÿÿI‰¿ ÿÿÿé-ÿÿÿ D H ‘òÿÿH=ÊôÿÿI‰ÿÿÿH ¼ìÿÿI‰¿(ÿÿÿI‰8ÿÿÿéùþÿÿf „ H YïÿÿI‰ÿÿÿéÝþÿÿ D H ñíÿÿI‰OÐ D H˜H= ±} fou HÁàHøAw°L‰÷H‹‹@I‰W@A‰G<èv ƒ}¼… I° H‹E°IwXfHnÉIÀ ‹@fHnÁflÉflÀA° A‰‡è A‡À ƒø‡Á H @— ‰ÂHc‘HÊ>ÿâH=ÉïÿÿI‰ÐéXÿÿÿH ‰îÿÿI‰OÈéHÿÿÿH=‰òÿÿI‰Ðé8ÿÿÿH=ÙðÿÿI‰Ðé(ÿÿÿH YñÿÿH=’óÿÿI‰OÈH ‡ëÿÿI‰ØI‰OèéÿÿÿH=ãìÿÿI‰¿€ @ H˜H=°} fo} HÁàHøA`L‰÷H‹‹@I‰—ð A‰‡ì èòt H‹uL‰÷èFu H…Û„´ M·àüÿÿL‰ðI‰ÞH‰Ã D I~èL‰éH‰ÚL‰æè–õÿÿL‰÷èîu I‰ÆH…ÀuÞ‹E¼…À~TfInŃ}¼A‡àüÿÿA‡ˆýÿÿt9‹E¼A‡8þÿÿƒø~)A‡èþÿÿƒøt AG˜ƒøtAGHƒøuA‡ø 1öL‰çè!º H‹E˜Iǘ H‹ H‰E˜H9Eˆ…õ÷ÿÿH‹…xÿÿÿ‹]¸‰H‹EÈdH+%( …÷ H‹E€HƒÄh[A\A]A^A_]ÃH=ììÿÿI‰xé»þÿÿH ìðÿÿI‰€ é¨þÿÿH=ÉïÿÿH òÿÿI‰xH=÷éÿÿI‰ˆ I‰¿˜ é|þÿÿH ïÿÿI‰€ éiþÿÿH ºíÿÿI‰€ éVþÿÿf D H‹uL‰÷èÌs H…Û…†þÿÿéÿÿÿf D H‹uL‰÷è¬s H…Û…fþÿÿfInÅA‡àüÿÿA‡ˆýÿÿéÞþÿÿfInÅA‡àüÿÿA‡ˆýÿÿé‹þÿÿèj;óÿf. „ ó úUH‰åAUI‰ýATSHƒìdH‹%( H‰EØ1À…ö~-FÿH‰ûHiÀ˜ L¤˜ @ H‰ßHØ èA© L9ãuìH‹EØdH+%( uHƒÄL‰ï[A\A]]éK7óÿèæ:óÿf D ó úUH‰åATHƒìD‹% dH‹%( H‰Eè1ÀE…ätGAƒüu!ÆÚ € H‹EèdH+%( uOL‹eøÉéAƒ A¼ÿÿÿÿH‹EèdH+%( u/D‰àL‹eøÉÃfL‹Á¸€ 1É1Ò¾ A¹ ƃ € èî¤ ëÂèG:óÿ € ó úUfïÀH‰åHƒìH‹—¸ dH‹%( H‰Eø1ÀH‹BhH…ÀuH‹EødH+%( u{ÉÃH‹RH…Òx/fïÀòH*ÂòY&ì H…Àx?fïÉòH*Èò^ÁòZÀë½f D H‰ÑƒâfïÀHÑéH ÑòH*ÁòXÀòYçë H…ÀyÁH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉë¯è‚9óÿfó úUH‰åHƒìdH‹%( H‰EøH‹Ó€ H…Àuë-f „ HƒÀH‹ H…ÀtH9x wîH9x(s HƒÀH‹ H…ÀuèH‹UødH+%( uÉÃè9óÿf D ó úUfHnÇfHnÖflÂH‰åAWI‰ÿAVAUATSH‰óHƒì(L‹5Ó€ dH‹%( H‰EÈ1ÀM…öué} € I‰ÆM‹f MnM9üwM‹n(M9ýƒ³ MnI‹E H…ÀuÖL‰òM9~(‚l L9ド ¿X )E°èòJóÿI‰ÄH…À„T 1À¹ L‰çfoE°óH«H‹5ë M‰4$L‰çAD$ H5iÒ€ M‰æI‰D$0M‰e è¸h HƒXÒ€ H‹EÈdH+%( …ö HƒÄ(L‰ðL‰â[A\A]A^A_]à „ M9ür…· AÇF0 éª „ ¿X èFJóÿI‰ÁH…À„¨ 1À¹ L‰ÏA‹V0óAoF8fInÌóH«IGÿA‰Q0fHnàAA8I‹FflÌAI M‰~ AÇF0 IÇF@ H…À„$ fH‰ÂH‹@H…ÀuôHBfïÀI‰H5rÑ€ L‰ÏAAL‰èÂg M‹n(L9ë‚ó M‰÷ëM‹l$(I9݇µ M‰çL9ë„£ L‰ÿM‰ýèÛo I‰ÄH…À„O H‹p H9Þ‡B M‹o(IƒÅL9îtµ¿X H‰u°èGIóÿI‰ÁH…À„´ H‰Ç¹ 1ÀH‹u°óH«M‰i HƒîI‹D$I‰q(H…À„ H‰ÂH‹@H…ÀuôHBI‰H5¦Ð€ L‰ÏL‰èûf M‹l$(I9݆Kÿÿÿ¿X èÓHóÿI‰ÁH…À„@ 1À¹ L‰ÏA‹t$4óAoL$HI‹T$8fIníóH«HCA‰q4fHnÀI‰Q8flÅI‹D$AIHAA fïÀI‰\$(AÇD$4 AD$HH…À„µ € H‰ÂH‹@H…ÀuôHBfïÀI‰H5êÏ€ L‰ÏAAL‰è:f é}ýÿÿ D ¿X èHóÿI‰ÄH…À„jýÿÿI‹G(¹ L‰çfHnÛHƒÀfHnÀ1ÀóH«flÃAÇD$4 AD$ I‹GH…À„ø I‰ÅH‹@H…ÀuôIUM‰,$H5]Ï€ L‰çL‰"è²e éõüÿÿL‰÷)E°èñm foE°H…ÀH‰Â„€üÿÿL‹` énüÿÿ¿X H‰U°èiGóÿH‹U°H…ÀI‰Æ„Ç 1À¹ L‰÷IƒìóH«fInÇfInôAÇF0 flÆH‹BAF H…À„ƒ H‰ÂH‹@H…ÀuôHBI‰H5¶Î€ L‰÷L‰0è e M‹n(éDýÿÿfL‰âID$éãýÿÿAÇG4 M‰üé+üÿÿIWéÿÿÿL-s΀ é¾ûÿÿL‰òIFéâüÿÿM‰ôéÍýÿÿL‰âID$éUþÿÿHBë‡è4óÿE1öE1äéçûÿÿE1äéßûÿÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿthH‹GH…ÀtO·Ò€ H)ÐH‹P H…Òt<H‹G8H…Àx{fïÀòH*ÀH‹B H…ÀxIfïÉòH*Èò^ÁH‹EødH+%( ukÉà ò ç ëâf D Hƒ=˜Í€ òç tÊfïÀëÄH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉë¥ D H‰ÁƒàfïÀHÑéH ÁòH*ÁòXÀépÿÿÿè 3óÿf. „ ó úUH=„Œ H‰åHƒìdH‹%( H‰Eø1À¶FöDtK1Àë HƒÀHƒø&t6¶LA‰ÀH‰ÊöDuåAƒè 1ÀAƒøvH‹UødH+%( uÉà „ „Ò”Àëà1ÀëÜè€2óÿó úUH‰ÏH‰åAUI‰ÍATSH‰óHƒì‹V‹vdH‹%( H‰EØ1ÀèÜ ‹K ‹SH=6ù ‹sD‹CI‰Ä1À莹 M…ätL‰ïL‰æèî, L‰çè, H‹EØdH+%( u HƒÄ1À[A\A]]Ãèõ1óÿ D UH‰åHìÐ H‰hÿÿÿL‰…pÿÿÿL‰xÿÿÿ„Àt )E€)M)U )]°)eÀ)mÐ)uà)}ðdH‹%( H‰…Hÿÿÿ1ÀL‹HEÇ…0ÿÿÿ H‰…8ÿÿÿH…PÿÿÿÇ…4ÿÿÿ0 H‰…@ÿÿÿM…Òt5I‰ÐL0ÿÿÿº L‰×HÇÁÿÿÿÿè/óÿH‹•HÿÿÿdH+%( uÉà H0ÿÿÿ¾ è5óÿëÖè1óÿ „ ó úUH~H‰åSH‰óHƒìdH‹%( H‰Eè1Àèø3óÿI‰À1ÀIƒøt H‹UèdH+%( u,H‹]øÉà „ ¶KHEŠ ö DtÒ¶CöD•ÀëÅè0óÿff. „ fó úUL‰ÇH‰åAUI‰õATSH‰ÓHƒìX‹R ‹sdH‹%( H‰EØ1Àèì H…ÀtdLmI‰ÄL‰ïèx1ÿÿH‹L‰éL‰ç¶³– è˜ H…ÀtH‹E H‹@ €ˆÜ L‰ïè§1ÿÿL‰çè* 1ÀH‹UØdH+%( u,HƒÄX[A\A]]ÃA‹M ‹5í〠1ÿ1ÀHVœ èɬ ¸ÿÿÿÿëÅèÍ/óÿff. „ fUH‰åAWAVI‰öAUATSHƒìhH‰½pÿÿÿdH‹%( H‰EÈ1ÀH…ÿ„ý ƒÿH‰þ•À¶À„@€ÿÿf‰Eœ•À¶À„@€ÿÿf‰EšH‹†PX HÆPX H‰µxÿÿÿHXØH9Æ…í é} D L‹» D·£* ‹ƒÄ …À„ ·Eœf‰EžH‹…pÿÿÿfïÀLM H}¬H‹“ M\$IƒÄ@H³è D‹hIƒäÀ¹ L‰]€H‰UL‰MˆÇEÀ )E )E°èÌ4óÿH‹UD‰m¨L‰÷D·mžAD$$H‹uˆÁàˆUÀº$ A ÅD‰m¤è¬ …ÀˆÌ H‹U€L‰áL‰þL‰÷èB- …À…² H‹C(HXØH9…xÿÿÿ„• ¶ƒÜ ¨tà¨u H‰ßè^3 „ÀtÐH‰ßèR3 „À…òþÿÿ‹ƒÔ ƒèƒøv<‹ƒÄ L‹» D·£( …À…äþÿÿ1öL‰ÿè¥Í „À…Òþÿÿ·Ešf‰EžéÍþÿÿH‹…pÿÿÿL‹x0L‰ÿèÝ0óÿI‰Äéœþÿÿ D 1Àf D H‹UÈdH+%( u3HƒÄh[A\A]A^A_]Ãf. „ º€ÿÿ¹€ÿÿH‰þf‰Uœf‰Mšéþÿÿèq-óÿó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈ1ÀÆ Hƒ tjI‰ýI‰öI‰ô1ÛL=Ïû E¶D L‰çL‰ù1ÀHÇÂÿÿÿÿ¾ IƒÄHƒÃè©HóÿI9]wÓM)ôAD$H‹UÈdH+%( uHƒÄ[A\A]A^A_]à D ¸ ëÖèÌ,óÿff. „ ó úUH‰åAWAVAUATSHì Hƒ $ Hƒì8H ó dH‹%( H‰EÈ1ÀH‰ùH…ÿHq HDÈLµÀïÿÿ1ÀI‰ôL‰÷L ïÿÿ¾ èè* L‰îL‰÷è=à …ÀxWHƒ½¸ïÿÿ AÆ$ tjL‰ãE1öL=Ìú D G¶D5 H‰ßL‰ù1ÀHÇÂÿÿÿÿ¾ HƒÃIƒÆè¡GóÿL;µ¸ïÿÿrÐL)ãCH‹UÈdH+%( uHÄ8 [A\A]A^A_]ø ë×èÄ+óÿ @ ó úUH‰åAWAVAULm ATI‰ôL‰îSHƒì8dH‹%( H‰EÈ1ÀèÝ …ÀxLHƒ}¸ AÆ$ teL‰ãE1öL=ú G¶D5 H‰ßL‰ù1ÀHÇÂÿÿÿÿ¾ HƒÃIƒÆèéFóÿL;u¸rÓL)ãCH‹UÈdH+%( u HƒÄ8[A\A]A^A_]à € ¸ ëÔè +óÿff. „ ó úUL dÅ€ L ò HÇÁÿÿÿÿH‰åAVL5ªÍ AUI‰ýATI‰Ôº SH‰óL‰æHƒìdH‹%( H‰EØ1ÀWH‰ßAVè†Fóÿ1öH‰ßè,%óÿ^_…Àu&H‰ØH‹UØdH+%( uSHeà[A\A]A^]à € AUHÇÁÿÿÿÿº 1ÀAVL ÇÄ€ L‰æH‰ßL½Þ è%Fóÿ1öH‰ßèË$óÿZY…ÀtŸ1Àëžè,*óÿff. „ ó úUI‰øH Ä€ MHH‰åATI‰ôSH‰ÓH}ØH$ñ Hƒì H‰uØH‰ÞdH‹%( H‰Eè1Àèç÷ÿÿ…Àx+M…ätH˜H9Øw H‹EØH‹UèdH+%( uHƒÄ [A\]à 1ÀëáèŸ)óÿff. „ @ ó úUH‰åAUATHì Hƒ $ Hƒì 1öH ÛÀ H’ð dH‹%( H‰Eè1ÀI‰øH½ØïÿÿHÇ…Øïÿÿ MHèG÷ÿÿ…Àˆ§ L‹¥ØïÿÿM…ä„— Làïÿÿºÿ L‰çL‰îèø(óÿH…À~K¾/ L‰ïÆ„àïÿÿ è^<óÿH…Àt1H•åïÿÿH9Ðv%Æ 1À€½æïÿÿ[”ÀI|èT!óÿI‰Åë € E1íL‰çè %óÿH‹EèdH+%( uHÄ L‰èA\A]]Ãf D E1íëÖè~(óÿff. „ ó úUH‰åAWAVI‰þAUI‰ÕATSHƒìxH‰µxÿÿÿ‰dÿÿÿD‰…tÿÿÿdH‹%( H‰EÈ1ÀèM- ˆ…sÿÿÿH‹…xÿÿÿH‰…hÿÿÿAö†Ü „+ Iƒ¾ ÆE H]t?E1ÿH]L%Šö J<{L‰áº) 1ÀG¶„>è ¾ IƒÇècCóÿM;¾ rÒ1ö1ÀH}ˆI‰ØLM’H € HÇEˆ HÃî è õÿÿ…Àˆ¨ L‹eˆM…ä„› L‰çè3L „À…Ë €½tÿÿÿ Lo „ H½xÿÿÿL‰áL‰î1ÀH·Û èLõÿÿ…ÀxHHƒ½hÿÿÿ tH˜L9èw7L‰çè#óÿH‹…xÿÿÿH‹UÈdH+%( …… HƒÄx[A\A]A^A_]Ãf D HÇ…xÿÿÿ ë¼ 1ÀëÄ @ €½sÿÿÿ L î …mÿÿÿ€½dÿÿÿ LÁå HÚ† LDÀéOÿÿÿf D H½xÿÿÿL‰áL‰î1ÀHOË è•ôÿÿéDÿÿÿè{&óÿff. „ ó úUE1ÀH‰åHƒìdH‹%( H‰Eø1À‹‡Ä …ÀtH‹‡ E1À€8/A•ÀH‹EødH+%( u ɶÉé¯ýÿÿè&óÿf. „ ó úUH‰åAUATI‰üHÇ SH‰óHƒìdH‹%( H‰EØ1Àè öÿÿA‰Å…Àu9M‹¤$ [ M…äuë* „ L‰çè˜^ I‰ÄH…ÀtH‰ÞL‰çèåõÿÿ…ÀtáA‰ÅH‹EØdH+%( uHƒÄD‰è[A\A]]Ãè|%óÿff. „ ó úUHhZ H‰åHƒìH‹—hZ dH‹%( H‰Eø1ÀH9Ñt HBØf D H‹P(€ˆÜ HBØH9ÑuìH‹¿ [ H…ÿtI „ H‹‡PX H·PX HPØH9Æt f „ H‹J(€ŠÜ HQØH9Îuìè·] H‰ÇH…Àu¿H‹EødH+%( uÉ1ÀÃè·$óÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀÆξ€ H‹EødH+%( uÉÃèx$óÿ „ ó úUH‰åAWAVAUATSHìø @ˆ½/ÿÿÿdH‹%( H‰EÈ1ÀHÇ…8ÿÿÿ @„ÿ…n H½0ÿÿÿ¾ 1ÀE1ÿH †¾€ HWë èê4óÿ…ÀˆÃ 1ö1ÿèiƒ I‰ÇH…À„¢ H‹½0ÿÿÿH5ÏòÿÿèÊÄ H‰… ÿÿÿH…À„ L‹pM…ö„f H…8ÿÿÿHÇ… ÿÿÿ H‰…ÿÿÿM‹FH‹0ÿÿÿ1À¾ H‹½ÿÿÿHú× è_4óÿ…Àˆý H‹½8ÿÿÿH5iðÿÿèTÄ H‰… ÿÿÿH…À„ö L‹`H…@ÿÿÿH`ÿÿÿH‰…ÿÿÿM…äulé! fïÀH‰ßHÇE° ÆE¸ )E)E è€ùÿÿI‰ÅH…Àt*H5ÑÅ H‰Çè¹2óÿ…À„ A€} /„n L‰ïè> óÿL‰çè¶[ I‰ÄH…À„º HƒìM‹NAÿt$H‰ß¹) º Lqcw 1À¾) è}>óÿZYƒø( €½/ÿÿÿ …YÿÿÿH‰ÞL‰ÿèN€ …ÀyœH‹½ ÿÿÿ莄 H‹½ÿÿÿèI L‰ÿE1ÿèw„ H‹½ ÿÿÿèk„ H‹½0ÿÿÿèŸ óÿH‹EÈdH+%( …û HeØL‰ø[A\A]A^A_]Ãf. „ H‹½ ÿÿÿè$„ H‹½ÿÿÿè¯H L‰÷èÐZ I‰ÆH…À…@þÿÿë‹fHEH=ZNw H‰ÆH‰…ÿÿÿèõÿÿ…ÀˆØþÿÿH‹µÿÿÿH‰ßèo1óÿL‰ï‰…ÿÿÿè óÿ‹…ÿÿÿ…À…µþÿÿH‰ÞL‰ÿèX …À‰¢þÿÿéÿÿÿ H‹µÿÿÿL‰ïèyÓ …Àˆ{þÿÿE1ÒHEHƒ½Xÿÿÿ ÆE H‰…ÿÿÿt‡L‰¥øþÿÿL‹¥ÿÿÿL‰ðþÿÿI‰ÅH‰èþÿÿL‰Ó E¶ L‰ïº) 1ÀH ©ï ¾ IƒÅHƒÃè˜<óÿH;XÿÿÿrÏL‰ïH+½ÿÿÿL‹¥øþÿÿL‹ðþÿÿH‹èþÿÿGéÿÿÿ „ 1ÿè90 é†üÿÿ @ èû5óÿ‹5©Ô€ ¿ H‹0ÿÿÿD‹ H‰ÃHâç 1Àèu ƒ;„1þÿÿH…8ÿÿÿHÇ… ÿÿÿ H‰…ÿÿÿéäýÿÿè©5óÿ‹5WÔ€ ¿ H‹8ÿÿÿD‹ H“ç 1Àè& é·ýÿÿè, óÿff. „ ó úUH‰åAWAVAUI‰ýATSHƒìdH‹%( H‰EÈ1Àè#óÿHƒø(w0H‰ÃH…ÀtVL‰èIt H gy ë D HƒÀH9Æt7¶öDuîE1äH‹EÈdH+%( … HƒÄL‰à[A\A]A^A_]Ãf D ¿ èûÿÿI‰ÇH…ÀtÀM‹gE1öM…ätRfI‹|$H‰ÚL‰îè óÿ…ÀuM…öu7M‰æL‰çè,X I‰ÄH…ÀuÔM…öt I‹~èÆóÿI‰ÄL‰ÿèK ékÿÿÿf D E1äëèè óÿf D ó úUI‰ñH‰åATSH‰ûHƒì dH‹%( H‰Eè1À„Éu E„À„ H…Û„® E„ÀH×ù HJKw LEÊE1äL<Kw SH ¹€ H` ¾ PH}à1Àèw/óÿZY…ÀyHÇEà L‰çèáóÿH‹EàH‹UèdH+%( …‹ Heð[A\]ÃL‰ÏH‰ÖL‰MØè! H…ÛL‹MØI‰ÄHÅJw t6M…äLÐb MEÌétÿÿÿ E„Àt+H ¸b L ù H‰ØéLÿÿÿ D H b H‰Øë¾ @ H b E1äLlJw H‰Øé(ÿÿÿèÚ óÿf. „ ó úUH‰åAUI‰ÕATSH‰ûHƒìdH‹%( H‰EØ1Àèu L:b H ¸€ ¾ H…ÀAPH> I‰ÄAPHEØH}Ð1ÀI‰ÙèO.óÿZY…ÀyHÇEÐ L‰çè¹óÿL‹eÐM…ätMH5ù½ L‰çè1¾ I‰E E1íH…Àt%L‰çèóÿH‹EØdH+%( u#HeèD‰è[A\A]]Ãè[2óÿD‹(A÷ÝëÎA½ôÿÿÿëÎèö óÿf D ó úUH‰åAWAVAUATSHì Hƒ $ Hìø H‹EL‹uD‰ïÿÿI‰ýI‰÷D‰ÃH‰• ïÿÿ¿ H‰øîÿÿH‰…àîÿÿdH‹%( H‰EÈ1ÀHÇ…ïÿÿ èC D‹ïÿÿM…öI‰ÄMD÷D‰È؈…ðîÿÿ„I M…í„0 L‰èHËHw E1ÒE„ÉtL5B÷ I‰ÐPH½ ïÿÿ¾ 1ÀRH ¶€ M‰ñHË L‰•èîÿÿH‰½ïÿÿèà,óÿYL‹•èîÿÿ…À^y HÇ… ïÿÿ L‰×è@óÿL‹µ ïÿÿM…ö„Ø L‰÷èˆ@ „ÀtL‰÷èìóÿ…À…œ ¾í L‰÷臹 …À…‡ Lªú „Ûu€½ðîÿÿ L±{ HÂâ LEÀH…ïÿÿL‰ñ¾ H‰…èîÿÿH‰Ç1ÀHÏÏ è4,óÿ…Àˆ H‹½ïÿÿ1öèÎóÿ…ÀtB„Û…B H‹…øîÿÿH…ÀtH‰Çè „À…& H‹µïÿÿH‹½ ïÿÿès-óÿ…À…› €½ðîÿÿ … L‰ÿèó óÿIDý€8.„ ¾ ¿ HÇ…ïÿÿ èk+óÿI‰ÇH…À„¾ H‹•àîÿÿH â H…ÒtHÀïÿÿ¾ H‰ßèx> H‰ÙH‹¦€ ¾ L‰ÿèa> ¾ HƒìM‰éH˜º Lßá HÇÁÿÿÿÿH)ÆI<IEP1Àè 6óÿH‹µïÿÿH‹½øîÿÿèª L‰ÿ1öèP"óÿH‰ÇH‰…ïÿÿXZH…ÿt¾ è•óÿ…À…… H‹½ïÿÿèÑ L‰ÿèIóÿH‹ïÿÿH…Û„ L‹½èîÿÿL‰ÿè@ 1ÀL‰ñ¾ LÄØ H(Î L‰ÿèŠ*óÿ…Àˆ¾ H‹½ïÿÿ1öè$óÿ…À„¹ H‹…øîÿÿH…ÀtH‰Çèx „À…P H‹µïÿÿH‰ßèÑ+óÿ…À„† è¤.óÿƒ8t|H‹µïÿÿH‰ßè : …Àti @ H‹½ïÿÿA¿ÿÿÿÿéÌ f D Hµ] E1ÒH‰ÂE„É„] L5ô LEw éÃüÿÿ € H‹µïÿÿH=Ä è9 …À…½ 1ÛH‹½ïÿÿ1ÀMMM‰èH ,³€ Hãß ¾ L‰¥ ïÿÿè´æÿÿ…ÀˆdÿÿÿM…ät = TÿÿÿHƒ½ ïÿÿ „Fÿÿÿ¾/ L‰çèá+óÿ¾ L‰çÆ I‰Çèîóÿ…Àt¾í L‰çè-¶ …À… ÿÿÿAÆ/H=ª²€ èEóÿL‰æMDûAÇ ../.L‰ÇAÆ@.L‰…ðîÿÿèróÿA‰Ç…ÀtèV-óÿA¿ÿÿÿÿL‹…ðîÿÿƒ8„ Hƒ½ ïÿÿ „ H‹µøîÿÿL‰ïèÓ I‰ÅH…ÀtJH‹µïÿÿH‹½øîÿÿè8 H‹µ ïÿÿL‰ïèI H‹½ïÿÿ‰…øîÿÿèw ‹øîÿÿ…ɉá L‰ïèq H‹ ïÿÿ‹5xË€ H…Ö 1À¿ èQ” H‹½ïÿÿèµóÿH‰ßèóÿL‰÷è¥óÿL‰çèóÿH‹EÈdH+%( …S HeØD‰ø[A\A]A^A_]à „ H‹µøîÿÿL‰÷èÑ M…íH |Cw LŒ[ I‰ÂH‚[ H‰ÂIEÅHEÑM…ÒMEòé›úÿÿ € €xk…éûÿÿ€xo„ßýÿÿéÚûÿÿ € L‹… ïÿÿ‹5ŸÊ€ H?Þ 1À¿ èx“ L‰ïèp# L‰ï…Àxyèd H‹½ïÿÿéÿÿÿ „ è«+óÿƒ8„ZûÿÿHµ0ïÿÿL‰ÿè£,óÿ…ÀˆCûÿÿ‹•HïÿÿH‹µïÿÿL‰ÿè¦6 …À„&ûÿÿf D H‹½ïÿÿA¿ÿÿÿÿ1Ûéªþÿÿ @ èë éuþÿÿf D H‹•øîÿÿH‹µïÿÿL‰ÿè6 …À„Úúÿÿë¸HµÀïÿÿºÿ L‰çL‰…èîÿÿH‰µðîÿÿèžóÿH‹µðîÿÿL‹…èîÿÿH…ÀŽÅ L‰ÇÆ„Àïÿÿ èG%óÿ…Àu#E1ÿé‹ýÿÿ H½ïÿÿè#< éjûÿÿ € ‹5^É€ M‰àL‰é1ÀH;Ô ¿ è1’ ë¼ € 1ÿA¿ÿÿÿÿ1ÛéÏýÿÿf „ H‹•øîÿÿH‹µïÿÿH‰ßèJ5 …À„/üÿÿéÅûÿÿ D H‹½ïÿÿ1ÛA¿ÿÿÿÿéŠýÿÿ1ÿA¿ÿÿÿÿé}ýÿÿèÒóÿ‹5ÐÈ€ 1ÿL‰á1ÀHTÜ è©‘ H‹½ïÿÿéSýÿÿL+Aw émøÿÿó úUH‰åAWI‰ÿAVAUATSH‰óHì¸ ‹¿Ä dH‹%( H‰EÈ1ÀÆ…Hÿÿÿ …ÿtI‹‡ €8/•…HÿÿÿL‰ÿE1äèf M‹· HÇ…Xÿÿÿ ˆ…GÿÿÿAö‡Ü „ï A‹‡Ô ƒèƒø† H…Û…¤ H‹C(€8 H‰…8ÿÿÿ… E1䀽Hÿÿÿ …¯ HÇ…8ÿÿÿ HÇ… ÿÿÿ L‰ÿL`ÿÿÿè;š I‹¿° L‰îè,ÿ HµpÿÿÿL‰÷H‰µHÿÿÿè¦Å L‰ï‰Ãèl …ÛH‹µHÿÿÿL‰ÿ‰B èeš Æ…Hÿÿÿ Ç…@ÿÿÿ ë9fƒ{ÿ…RÿÿÿHÇ…8ÿÿÿ HÇ… ÿÿÿ €½Hÿÿÿ „iÿÿÿÇ…@ÿÿÿ L‰ÿE1íLeèš™ ¶…GÿÿÿÆE H §á Iƒ¿ ‰…,ÿÿÿI‹‡° H‰…0ÿÿÿt8f. „ K<lH‰Ùº) 1ÀG¶„/è ¾ IƒÅè[.óÿM;¯ rÒ€½Hÿÿÿ …- €½Gÿÿÿ „ 1öL‰÷è¾óÿI‰ÅM…í„‘ ÿµ8ÿÿÿL‰öH}L‰êH‹0ÿÿÿÿµ ÿÿÿD‹,ÿÿÿD‹…@ÿÿÿèbõÿÿY^A‰ÄL‰ïè¥óÿL‰ÿè-™ H‹½Xÿÿÿè‘óÿH‹EÈdH+%( …8 HeØD‰à[A\A]A^A_]à @ ƒ{ÿL‹s0tVH‹C(€8 H‰…8ÿÿÿt½Æ…HÿÿÿH‰ÁH½XÿÿÿM‰ð1ÀHGÆ ¾ è§"óÿA‰Ä…ÀxL‰µ ÿÿÿL‹µXÿÿÿémþÿÿ D Ç…@ÿÿÿ HÇ…8ÿÿÿ HÇ… ÿÿÿ Æ…HÿÿÿéSþÿÿ @ ÿµ8ÿÿÿ1ÒH}L‰öD‹,ÿÿÿÿµ ÿÿÿD‹…@ÿÿÿH‹0ÿÿÿèYôÿÿA‰ÄXZéúþÿÿ € èsÄ L‰ÿ‰Ãè˜ „Û„äþÿÿÇ…@ÿÿÿ Æ…Hÿÿÿ éâýÿÿ H‹µ0ÿÿÿL‰÷èÉþ I‰ÅéfþÿÿA¼ÿÿÿÿé™þÿÿèáóÿó úUH‰åAWI‰×AVI‰þAUI‰õATM‰ÌSD‰ÃHƒì(H‹UdH‹%( H‰EÈ1À„É…‘ H‰U¸E„Àtp1öL‰ïè¾óÿH‹U¸I‰ÂM…Ò„Œ RL‰ùL‰ÒL‰îATD¶ËE1ÀL‰÷L‰U¸èoóÿÿL‹U¸YA‰Ä^L‰×è® óÿH‹EÈdH+%( uUHeØD‰à[A\A]A^A_]à D L‰þL‰ïèíý H‹U¸I‰Âë @ RL‰ù1ÒAQE¶ÈA¸ è óÿÿA‰ÄXZë¤A¼ÿÿÿÿë”èåóÿ D ó úUI‰øH Aª€ 1öMHHòÖ H‰åAUE1íATH}àE1äHƒìdH‹%( H‰Eè1ÀHÇEà è£Ýÿÿ…Àx L‹eàE1íM…ät1öL‰çè óÿ…ÀA”ÅL‰çèË óÿH‹EèdH+%( u HƒÄD‰èA\A]]ÃèJóÿf. „ ó úUH‰åAVAUATSH‰û¿ HƒìdH‹%( H‰EØ1Àè¥5 ¿ I‰Åè˜5 I‰ÄM…í„è H…À„ß H‰EÐH}Ð1ÀLKI‰ØH G©€ ¾ HùÕ èÖÜÿÿ= ‡« Hƒ}Ð „ 1öL‰çè6 óÿ…À…Ž ºÿ L‰îL‰çè~óÿH…ÀxyL‰çè± óÿ…Àum¾/ L‰çèà!óÿL‰éH+³ HxL‰àH)øH° 1ÀèóÿL‰ç趮 ÷ØEöL‰ïè™ óÿL‰çè‘ óÿH‹EØdH+%( uHƒÄD‰ð[A\A]A^]ÃfA¾ÿÿÿÿëÇèóÿ ó úUH‰åAVAUATSHƒìdH‹%( H‰EØ1À€=¨€ t%H‹UØdH+%( …• HƒÄ[A\A]A^]à D I‰üI‰õH=¨€ I‰Ö¾í èæ óÿ…Àt èÝ"óÿƒ8uQI¼$ L‰òL‰îè… M‹¤$ [ ‰ÃM…ät&f D L‰çL‰òL‰îèb L‰ç Ãè(F I‰ÄH…Àuà÷ÛÀébÿÿÿ¸ÿÿÿÿéXÿÿÿè( óÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÒH5Løÿÿéçþÿÿèâ óÿfó úUH‰åAUATI‰üHÇhZ S@¶Þ‰ÞHƒìdH‹%( H‰EØ1ÀèkÇ M‹¤$ [ A‰ÅM…ät% I¼$PX ‰ÞèIÇ L‰çA Åè^E I‰ÄH…ÀuÞH‹EØdH+%( uHƒÄD‰è[A\A]]ÃèT óÿ @ ó úUH‰åAUI‰õATI‰üSH‰ÓHƒìdH‹%( H‰EØ1ÀHƒúw1H‰ÚL‰îL‰çè³óÿI‰\$H‹EØdH+%( u6HƒÄ[A\A]]à @ H‹=yŠ€ A¸ö H œÓ Hžî ¾ è» óÿë¨èÄ óÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt H‹WH…ÒuH‹UødH+%( uÉÃf D 1öè)J H…À•ÀëÚèl óÿf. „ fó úUH‰åHƒìdH‹%( H‰Eø‹…¥€ …ÀtH‹UødH+%( uÉà @ ¿¾ èNóÿ‰\¥€ ëÙè óÿUH‰åAWAVAUATSHƒì(H‰}¸dH‹%( H‰EÈH‹H‹LhàLràH9ø„· € I‹M(fHnÀI]flÀH‰JH‰I‹EAE H‹L`èLzèH9ØtQ € I‹t$ fHnÀL‰çflÀH‰rH‰AD$è,1 I|$è"1 L‰çM‰üèÀóÿI‹WID$LzèH9Øu¶L‰ïèý0 L‰ïM‰õè›óÿI‹V IF HJàH;E¸t I‰ÎéQÿÿÿH‹EÈdH+%( uHƒÄ([A\A]A^A_]Ãèý óÿff. „ fó úUH‰åAWAVAUATSHƒì(H‰u°dH‹%( H‰EÈ1ÀH…Ò„J H‰ÓèGóÿH‰EÀI‰ÆH…À„= H}ÀH5³Ú èW óÿL‹mÀI‰ÇM…í„ÿ Hƒ}° „ô H‹L`àH9Ãué I‹T$ LbàH9Ó„ I‹<$L‰þè óÿ…ÀuÞID$H‰E¸I‹D$LxèH9E¸u éI f „ I‹GLxèH9E¸„. I‹?L‰îèÃóÿ…ÀußH‹5x¸€ H…ö„_ H‹=€¸€ è£óÿH‹}°…À”ÀAˆD$AˆGè\óÿI‰ÄH…Àt<Ièr/ M‰gE1äë0‹5°¼€ ¿ H b H:± è„… L‰çèìóÿ @ A¼ÿÿÿÿL‰÷èÚóÿH‹EÈdH+%( …& HƒÄ(D‰à[A\A]A^A_]à D ¿0 èÚ. I‰ÄH…Àt¶ID$L‰ÿfHnÀH‰E¸flÀAD$è® óÿI‰$H…À„_ÿÿÿH‹CfHnÃIT$ H‰SfHnÈflÁAD$ H‰é«þÿÿ „ ¿( èj. I‰ÇH…À„BÿÿÿL‰ïèR óÿI‰H…Àt~I‹D$ó~E¸IWI‰T$fHnÐflÂAGH‰é’þÿÿH=YÏ èd5 H‰ý¶€ H‰Æé†þÿÿA¼ÿÿÿÿéðþÿÿ‹5h»€ ¿ 1ÀAƒÌÿH Â` Hì¯ è6„ éÇþÿÿè<óÿ‹5:»€ H ` Hɯ ¿ AƒÌÿè „ L‰ÿèróÿé‹þÿÿff. „ fó úUH‰åATI‰ôSH‰ÓHƒìH‹2dH‹%( H‰Eè1Àè”óÿ…Àt H‹EèdH+%( u&HƒÄ1À[A\]Ãf D H‹sHSL‰çè óÿ‰C(ëËè–óÿf D U1ÒH‰åAUATSH‰óHuÐHƒìdH‹%( H‰EØ1Àè†óÿL‹eÐI‰ÅA€<$ txH5 ƒ L‰çèióÿ…Àt5H5ß L‰çèVóÿ…ÀtbH5u÷ L‰çèCóÿA‰À1ÀE…Àu¸ @ëf¸ I¯ÅH‰¸ H‹UØdH+%( u'HƒÄ[A\A]]à D ¸ ëÎf „ ¸ ë¾èÄóÿ @ UH‰åAVAUATSHƒìdH‹%( H‰EØ1ÀÇ H…ö„à E1í€> I‰ô„Œ I‰þH5†i L‰çH‰ÓèóÿA½ …ÀtmH5{Ñ L‰çèvóÿ…ÀtZH5Æ L‰çècóÿ…ÀtGH5¡§ L‰çèPóÿA‰Å…Àt1H5hË L‰çè:óÿA‰Å…ÀtH5™Ç L‰çè$óÿA‰Å…Àu= D H‹EØdH+%( …ž HƒÄD‰è[A\A]A^]à D A½ ëÐ „ Ç A€<$ HÇEÐ uKL‹<´€ ‹5¢¸€ M…ÀtL‰ñHÏà 1ÿ1Àèv A½ÿÿÿÿë†L‰ñHäà 1ÿ1Àè[ A½ÿÿÿÿéhÿÿÿHuÐL‰çèÄýÿÿ…Àt¥D‹mÐéOÿÿÿèBóÿfUH‰åAUATHì Hƒ $ Hì° H=¬ dH‹%( H‰Eè1ÀèêóÿH…Àt2€8 I‰Ät*L-ÖË L‰ïèÎóÿH‰ÆH…Àt>H•LïÿÿL‰ïèþÿÿ…Àt+E1íH‹EèdH+%( …¢ HÄ° L‰èA\A]]à D H½àïÿÿL‰á¾ 1ÀHö« è[& H‰ÇèüòÿI‰ÅH…ÀteHµPïÿÿH‰ÇèÌóÿ…ÀxD‹¥lïÿÿE…äu Hƒ½€ïÿÿ u‚L‰ïèªÿòÿérÿÿÿ D è›óÿA9ÄtÚ‹54·€ L‰é1ÿ1ÀHúÂ è € ëÉèóÿ‹5·€ L‰á1ÿ1ÀHšÂ èí é(ÿÿÿ „ UH‰åAWAVAUATSH‰ûHƒìXH‰uˆH5R dH‹%( H‰EÈ1ÀèóÿH‰EH…À„õ H‰I²€ I‰ÅH”Ê H‰ 0²€ H !\ Dz€ Ç ²€ H‰E¸ÇEœ ÇE´ M…í„ fL‰ïèÈ óÿA‰Æƒø „Ü ƒø „3 ƒøÿ…á ÇÀ±€ Hƒ}¸ „ö H‹E¸A¾ ¶ „À„Ô D8ð„Ç H õÉ H9M¸…} HÇE¸ Aƒþ „¨ D‹e´E…ä…€ A¶Æ¶¨ …p Aƒþ#„õ Aƒþ;„ë Aƒþ[„) ¨„( AV ¨H5°€ ‰ÐHcUœH‰u ADÆDzˆ‹ ±€ IcÏL$‰E¨ € L‹5±€ M…ö„h L‰÷èÀ óÿA‰Åƒø „ ƒø „» ƒøÿ…H Ǹ°€ A½ H‹U D‰øÆ L‹=°°€ M…ÿtYAƒý tAƒý uYL‰ÿèg óÿA‰Åƒø „û ƒø „ ƒøÿuÆL‹=v°€ A½ ÇV°€ M…ÿu¶Aƒý u A½ Aƒý tôAƒý tîAƒý „ Aƒý=…‚ E1öM…ÿ„ 1ÀM‰þÇE° E1íÇE¬ I‰Çë` ‹M¬…É„5 ‹E°…ÀtM…ÿtHºª€ BÆ8 IƒÇL‹5Ú¯€ Aƒü\„ Aƒü"„Ž ÇE° Hˆª€ Fˆ$8IƒÇM…ötsL‰÷èsóÿA‰Äƒø „— ƒø „N ƒøÿ„e Iÿþ ‡È E…íu/A¶Äö …]ÿÿÿ‹U¬…Ò…]ÿÿÿAƒü;t Aƒü#…MÿÿÿA½ L‹5=¯€ M…öuM‰þIÿþ ‡x ‹u¬…ö…m D H5á©€ BÆ6 H‹UˆH‹} èoõÿÿ…ÀˆG L‹-𮀠M…í…çüÿÿHƒ}¸ …ýÿÿ‹Æ®€ ‰E´…ÀtØE1äH‹}èÃóÿHÇ°®€ H‹EÈdH+%( …E HƒÄXD‰à[A\A]A^A_]à A½ ‹=t®€ …ÿ…ºýÿÿA¶ÅöuAƒý-t Aƒý_… ýÿÿfAƒÇEˆ,$Aÿÿ ‡› IƒÄM…ö…6ýÿÿ¶ 1X D‰øHE ƒáéy óÿ „ ƒ ®€ A½ ë‡L‰ïèØóÿ‰Çƒø tQL‰îèùüòÿHƒ}¸ „jüÿÿH‹E¸¶ „À„Qüÿÿé*üÿÿf. „ L‰÷è˜óÿ‰Çƒø t¡L‰öè¹üòÿé*ÿÿÿ @ ƒ€ Hƒ}¸ …Ùûÿÿé½þÿÿf „ L‰ÿèXóÿ‰Çƒø u1ƒn€ A½ é¸üÿÿ € ÇE´ L‹-Z€ éeþÿÿ D L‰þèHüòÿéŒüÿÿ ƒ-€ M‰þIÿþ †þÿÿét @ Ç€ M‰þIÿþ †ÞýÿÿéQ L‰÷èÈóÿ‰Çƒø t±L‰öèéûòÿIÿþ †dýÿÿé' Aƒý „´ L‹%Ƭ€ M…䄤 L‰çè…óÿƒø „¶ ƒø „à ƒøÿ„Ä ¶Ðö uăø"usIcÆHR«€ EnL‹e Æ.McíëIL‰ÿè8óÿƒø „6 ƒø „v ƒøÿ„w ƒø"„T ‰Âƒø\„¹ Cˆ,IƒÅAý€ L‹=!¬€ E‰îM…ÿu©‹¬€ ‰E¨‰Á‹5l°€ 1ÿ1ÀA¼ÿÿÿÿL‹ï«€ Hh¼ è;y éýÿÿf D HƒE¸L‹-Ô«€ éßüÿÿ € ÇE° L‹5º«€ éüÿÿ D M…ö„oüÿÿL‰÷èoóÿƒø „Ï ƒø „} ƒøÿ„> ƒøb„ ŽL ƒøn„h ƒøt…³ ¸ H'¦€ ÇE° L‹5I«€ Bˆ:IƒÇéŒûÿÿ @ ¸ +E¬ÇE° ‰E¬éqûÿÿHé©€ E1öH‰E I‰Ä € L‹=«€ M…ÿtDL‰ÿèÄóÿA‰Åƒø „ ƒø „ ƒøÿ…® Ǽª€ ‹ºª€ ‰E¨‰Áé®þÿÿ @ D‹ ¡ª€ E…Û…þÿÿ¶›T ö …þÿÿö„vþÿÿ¸ Aþ „dþÿÿƒâH EÁAƒÆIƒÄAˆD$ÿM…ÿ…VÿÿÿH‹E IcÖ¹ H ©€ D)ñHÐHÚHʃ=(ª€ …þÿÿé´óÿ D D‹ª€ E…À…ÿýÿÿƒø]t{¶Ð¶ö …,ýÿÿöÂ…pÿÿÿAƒý-”ÁAƒý_@”Æ@ñ…XÿÿÿAƒý.„Nÿÿÿéºýÿÿ L‰ÿè˜óÿ‰Çƒø ua‹¯©€ D‹¤©€ ƒÀ‰Ÿ©€ E…Ò„úþÿÿéŠýÿÿ D E…ö„výÿÿAFH T¨€ McöL‹-z©€ ‰EœH˜BÆ1.Æ éwúÿÿ € L‰þèXøòÿD‹ A©€ E…É…/ýÿÿº ¸ é)ÿÿÿf „ 1öé úÿÿƒø"„Âýÿÿƒø\„¹ýÿÿëe D ƒý¨€ L‹5©€ ÇE° éFùÿÿL‰çè¾óÿ‰Çƒø uG € ‹Î¨€ ƒÀ‰E¨‰Á‰À¨€ é¹üÿÿL‰÷èóÿ‰Çƒø t¨L‰öè°÷òÿ‹E¨‰›¨€ ‰Áé’üÿÿL‰æè˜÷òÿöŽR …¾ûÿÿémüÿÿf D L‹5y¨€ M…ö„WüÿÿL‰÷è8óÿƒø „¯ ƒø „vÿÿÿƒøÿ„wýÿÿ‰Âé üÿÿÇE° L‹58¨€ Ç ¨€ éyøÿÿL‰ÿèñ óÿ‰Çƒø „6ÿÿÿL‰þè÷òÿº éËûÿÿ¸ éœüÿÿ¸ é’üÿÿL‹-駀 M…í„ÇûÿÿL‰ïè¨ óÿƒø tHƒø „êþÿÿƒøÿ„ëüÿÿƒø]„)þÿÿéšûÿÿ L‰÷èx óÿ‰Çƒø „½þÿÿL‰öè•öòÿº éRûÿÿL‰ïèS óÿ‰Çƒø „˜þÿÿL‰îèpöòÿ‹^§€ ‰E¨‰ÁéRûÿÿè»÷òÿAƒÌÿéšøÿÿfó úUH‰åAVAUATI‰ôSHƒìdH‹%( H‰EØ1ÀH…Òt €: I‰ýH‰×u3L‹ §€ ‹5r«€ L‰áM…À„¹ H›¶ 1ÿ1ÀèBt ¸ÿÿÿÿër 1ÒHuÐèóÿL‹uÐH‰ÃA€> tHH5øs L‰÷èAóÿ…ÀteH5óÏ L‰÷è.óÿ…ÀtZH5Mè L‰÷èóÿ…À…xÿÿÿ¸ @ë @ ¸ H¯ÃI‰E 1ÀH‹UØdH+%( u8HƒÄ[A\A]A^]à D ¸ ëθ ëÆH¶ 1ÿ1Àè‰s ¸ÿÿÿÿë¹èöòÿff. „ fó úUH‰åATI‰ôSHƒìdH‹%( H‰Eè1ÀHÇEà H…Òt€: uEL‹Þ¥€ ‹5Dª€ M…ÀtSL‰áHqµ 1ÿ1Àès ¸ÿÿÿÿH‹UèdH+%( uFHƒÄ[A\]à H‰ûHuàH‰×èiïÿÿ…Àt¨H‹Eà‰1ÀëÈ L‰áHNµ 1ÿ1ÀèÅr ¸ÿÿÿÿë«èÉõòÿf „ ó úUH‰åATI‰ôSHƒìdH‹%( H‰Eè1ÀHÇEà H…Òt€: uEL‹ ¥€ ‹5„©€ M…ÀtSL‰áH±´ 1ÿ1ÀèXr ¸ÿÿÿÿH‹UèdH+%( uFHƒÄ[A\]à H‰ûHuàH‰×è©îÿÿ…Àt¨H‹Eàˆ1ÀëÈ L‰áHŽ´ 1ÿ1Àèr ¸ÿÿÿÿë«è õòÿf „ ó úUH‰åAVAUATHƒìdH‹%( H‰EØ1ÀH…ö„¾ E1í€> I‰ô„‡ I‰þH5ÉX L‰çA½ èÏóÿ…ÀtkH5ÁÀ L‰çè¼óÿ…ÀtXH5 ø L‰çè©óÿ…ÀtEH5ç– L‰çè–óÿA‰Å…Àt/H5®º L‰çè€óÿA‰Å…ÀtH5߶ L‰çèjóÿA‰Å…Àu3 H‹EØdH+%( …Œ HƒÄD‰èA\A]A^]Ãf D A½ ëÐHuÐL‰çHÇEÐ èlíÿÿ…Àt‹EÐE1í…ÀA•ÅëªL‹{£€ ‹5ᧀ L‰ñM…ÀtH³ 1ÿA½ è±p é|ÿÿÿH%³ 1ÿ1ÀA½ è–p éaÿÿÿèœóòÿff. „ ó úUº H‰åAVAUI‰õH5n» ATI‰üHƒìdH‹%( H‰EØ1Àè˜ñòÿ…À„ð º H5p» L‰çè|ñòÿ…À„t A€<$ut}º H5c» L‰çèYñòÿ…À„ º H5S» L‰çè=ñòÿ…À„e º H5h» L‰çè!ñòÿ…À„‘ E1öH‹EØdH+%( … HƒÄD‰ðA\A]A^]à @ A€|$i…wÿÿÿA€|$.…kÿÿÿH5ú L‰çèIóÿA‰Æ…Àu©HUÔL‰îL‰çè³ìÿÿ…À•“Ø ë’ „ H5Xº L‰çèóÿ…ÀtmH5[º L‰çèþóÿA‰Æ…À…Zÿÿÿº 1öL‰ïè$óÿ‰¦Ñ~ éCÿÿÿf „ H‹EØdH+%( …K HƒÄL‰îL‰çA\A]A^]éçA € º 1öL‰ïèÑóÿ‰WÑ~ éyÿÿÿf D H‹EØdH+%( …û HƒÄL‰îL‰çA\A]A^]é—‡ € H5๠L‰çèAóÿA‰Æ…À…þÿÿM…í„À ºÿ L‰îH=΋€ è™ìòÿÆÁ›€ éwþÿÿ D H5ƹ L‰çèù óÿ…ÀtEH5À¹ L‰çèæ óÿ…ÀtRH5Á¹ L‰çèÓ óÿA‰Æ…À…/þÿÿL‰ïèéòÿH‰¤€ é þÿÿ @ L‰çHUÔL‰îè!ëÿÿ1ÿ…À@•ÇèõÿëfL‰çHUÔL‰îèëÿÿ1ÿ…À@•Çè$õÿëèðòÿ‹5«¤€ 1ÿ1ÀAƒÎÿHû¸ èƒm é¸ýÿÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹àŸ€ H…ÀtH‹UødH+%( u!ÉÃf. „ H= ¸ è H‰Ÿ€ ëÐè&ðòÿf D ó úUH‰åAVL5͸ AUL‰÷A½ ATHƒìdH‹%( H‰EØ1ÀèÊüòÿH…À„Á €8 I‰Ä„µ H5ÚS H‰ÇèæþòÿA‰Å…À„› H5Ñ» L‰çèÌþòÿA‰Å…À„ H5ó L‰çè²þòÿA‰Å…ÀtkH5í‘ L‰çA½ è–þòÿ…ÀtRH5±µ L‰çèƒþòÿ…Àt?H5å± L‰çèpþòÿ…Àt,HuÐL‰çHÇEÐ è¨èÿÿA‰Å…Àt/‹EÐE1í…ÀA”Å D H‹EØdH+%( uHHƒÄD‰èA\A]A^]ÃL‹“ž€ ‹5ù¢€ L‰ñM…ÀtH&® 1ÿ1ÀèÍk ë»HD® 1ÿ1Àè»k ë©èÄîòÿ @ ó úUH‰åAVL5¶ AUL‰÷A½ ATHƒìdH‹%( H‰EØ1ÀèjûòÿH…À„Á €8 I‰Ä„µ H5zR H‰Çè†ýòÿA‰Å…À„› H5qº L‰çèlýòÿA‰Å…À„ H5µñ L‰çèRýòÿA‰Å…ÀtkH5 L‰çA½ è6ýòÿ…ÀtRH5Q´ L‰çè#ýòÿ…Àt?H5…° L‰çèýòÿ…Àt,HuÐL‰çHÇEÐ èHçÿÿA‰Å…Àt/‹EÐE1í…ÀA”Å D H‹EØdH+%( uHHƒÄD‰èA\A]A^]ÃL‹3€ ‹5™¡€ L‰ñM…ÀtHƬ 1ÿ1Àèmj ë»Hä¬ 1ÿ1Àè[j ë©èdíòÿ @ ó úUH‰åHƒìdH‹%( H‰EøH‹°œ€ €=±œ€ uH…ÀtH‹UødH+%( u ÉÃèÛèÿÿH‰„œ€ H…ÀuÝÆ€œ€ ëÔèíòÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‰5vœ€ H‹EødH+%( uÉI‰øH‰ÎH‰×L‰ÂéÍâÿÿè¸ìòÿ „ ó úU¿ H‰åAUATHƒìdH‹%( H‰Eè1Àè I‰ÄH…Àt fHnÀH‹=Æ€ flÀ H…ÿt/L‰æèoéÿÿH‹EèdH+%( … HƒÄL‰àA\A]]à € L-ï´ L‰ïè ùòÿH‰ÆH…ÀtyHUäL‰ïèUæÿÿ…ÀtiL-ê³ L‰ïèâøòÿH‰ÆH…ÀtHUäL‰ïè.æÿÿ…Àu‹€=[›€ H‹=L›€ urH…ÿ…jÿÿÿèŒçÿÿH‰5›€ H‰ÇH…À…RÿÿÿÆ*›€ éNÿÿÿ D L‹-!›€ M…ítL¾ L‰ïè æòÿ…À…vÿÿÿL‰æL‰ïèŒèÿÿ…À‰cÿÿÿéÿÿÿ € H…ÿ…øþÿÿéûþÿÿf. „ H=³ è$ H‰½š€ I‰Åëœè3ëòÿ ó úUH‰åAUI‰ý¿ ATHƒìdH‹%( H‰Eè1Àè˜ I‰ÄH…ÀtfHnÀH‰ÆL‰ïflÀ èõçÿÿH‹EèdH+%( u HƒÄL‰àA\A]]ÃèÄêòÿ @ ó úUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hƒì8H‰½ ßÿÿH‰µ°ßÿÿH‰•¨ßÿÿdH‹%( H‰EÈH‹H9Ç„ø L`àE1ÒI‹D$I\$LhèH9ÃttL‰¥¸ßÿÿL‹½¨ßÿÿ D M‹uM…ötDH‹…¸ßÿÿM‹E L¥ÀßÿÿHé² ¾ L‰çH‹1Àè”è L‰úL‰öL‰çH‹…°ßÿÿÿÐA‰Â…ÀxSI‹ULjèH9Óu¦L‹¥¸ßÿÿI‹D$ L`àH9… ßÿÿ…cÿÿÿH‹EÈdH+%( uIHÄ8 D‰Ð[A\A]A^A_]à @ ‹5–€ M‰ðL‰á1ÿ‰…¸ßÿÿHµ© 1Àèff D‹•¸ßÿÿëE1Òë¨ècéòÿ ó úUH‰åAUI‰õATI‰üHƒìH‹=˘€ dH‹%( H‰Eè1ÀH…ÿt'H‹EèdH+%( uJHƒÄL‰êL‰æA\A]]éLþÿÿ @ èSüÿÿH‰„˜€ H‰ÇH…ÀuÅH‹EèdH+%( uHƒÄ¸ÿÿÿÿA\A]]ÃèÑèòÿó úUH‰åATHƒìL‹%C˜€ dH‹%( H‰Eè1ÀM…ätL‰çèÝÿÿL‰çè÷äòÿHǘ€ H‹EèdH+%( uL‹eøÉÃèrèòÿfó úUH‰åATSHƒìL‹%â—€ dH‹%( H‰Eè1ÀM…ätL‰çè.ÝÿÿL‰çè–äòÿHdz—€ ¿ èµ H‰ÃH…Àt fHnÀH‹=]‚€ flÀ H…ÿt1H‰Þè åÿÿH‰ z—€ H‹EèdH+%( … HƒÄ[A\]Ãf D L%‡° L‰çè¡ôòÿH‰ÆH…ÀtyHUäL‰çèíáÿÿ…ÀtiL%‚¯ L‰çèzôòÿH‰ÆH…ÀtHUäL‰çèÆáÿÿ…Àu‰€=ó–€ H‹=ä–€ urH…ÿ…hÿÿÿè$ãÿÿH‰Í–€ H‰ÇH…À…PÿÿÿÆ–€ éLÿÿÿ D L‹%¹–€ M…ätD¾ L‰çè·áòÿ…À…vÿÿÿH‰ÞL‰çè$äÿÿ…À‰cÿÿÿéÿÿÿ € H…ÿ…öþÿÿéùþÿÿfH=¹® èÄ H‰]–€ I‰Äë¤èÓæòÿ ó úUH‰åATHƒìdH‹%( H‰Eè1ÀH…ÿt.I‰üè–ÛÿÿH‹EèdH+%( u,L‰çL‹eøÉéêâòÿf. „ H‹EèdH+%( uL‹eøÉÃèfæòÿf D ó úUH‰ùH*¯ 1ÿH‰åHƒì‹5Fš€ dH‹%( H‰Eø1Àè c H‹EødH+%( uɸÿÿÿÿÃèæòÿ ó úUH‰åATL%o€€ HƒìdH‹%( H‰Eè1ÀH…ÿtH‰ùH¢Š ¾ L‰çè`ä €=9€€ t/H‹EèdH+%( …‚ L‰æL‹eøº H=‘® Éé[ìòÿ H=ò èlòòÿI‰ÁH…Àt<Hƒìº L‰ç¹ Hû¬ LÛ™ ¾ P1Àè8óÿXZƾ€ ë† D ºÿ H5ˬ L‰çètàòÿëÜè-åòÿff. „ fó úUH‰åHì H‰µÿÿÿH‰•`ÿÿÿH‰hÿÿÿL‰…pÿÿÿL‰xÿÿÿ„Àt )E€)M)U )]°)eÀ)mÐ)uà)}ðdH‹%( H‰…Hÿÿÿ1ÀfïÀHEÇ… ÿÿÿ )…0ÿÿÿfHnÇH‹=”€ H‰…(ÿÿÿ…ÿÿÿH…PÿÿÿÇ…$ÿÿÿ0 H‰…0ÿÿÿ)…ÿÿÿH…ÿt1H•ÿÿÿH5SÝÿÿèŽùÿÿ‹…8ÿÿÿH‹•HÿÿÿdH+%( u Éà @ è{÷ÿÿH‰¬“€ H‰ÇH…Àu»ëÌèäòÿ D ó úUH‰åAWM‰ÇAVA‰Öº AUI‰Í¹ ATI‰ôSHƒì(D‹ f¶€ dH‹%( H‰EÈ1ÀA÷ÙI!ñM)ÌK4A‰ø1ÿè˜ïòÿH‰E¸HƒøÿtPM…ÿtyJ ë t3IÄIÅI)ÇtcH‹E¸J L‰éL‰úH‰ÞD‰÷èšùòÿH…ÀyÕèÀøòÿƒ8tàH‹}¸K4<è®ëòÿ¸ÿÿÿÿf „ H‹UÈdH+%( u!HƒÄ([A\A]A^A_]ÃfH‹}¸L‰æètëòÿ1ÀëÐèãòÿff. „ UH‰åAWAVL½ÿÿÿI‰ÎAUI‰ýH‰ÏATSHì H‰µèþÿÿL‰þ‰•äþÿÿdH‹%( H‰EÈ1ÀHÇ…øþÿÿ è=Î L‰ïHµ0ÿÿÿèùòÿL‰ÿA‰ÄèƒÏ E…ät>H‹½øþÿÿèòÞòÿH‹EÈdH+%( …š HÄ D‰à[A\A]A^A_]Ãf. „ H‹èþÿÿ1ÀH½øþÿÿHJ« ¾ è óòÿ…Àˆ3 H‹½øþÿÿ¾/ H‰½ØþÿÿèõòÿH‹½ØþÿÿH…ÀI‰Ä„ý H‰ÇèåòÿI|$L‰æHPÿèSÝòÿÆ .H‹½øþÿÿè¤Þòÿ‰Ã…Àˆã Hƒ½`ÿÿÿ „¬ ‹µäþÿÿ‰Çèêòÿ…Àt#‰ßA¼ÿÿÿÿè®ßòÿH‹½øþÿÿèÒßòÿéÿþÿÿ D L‰þL‰÷è Í L‰ï1ö1ÀèñýòÿL‰ÿA‰ÅèVÎ E…íx¶L‹…`ÿÿÿ1É1ö‰ÚD‰ïèLýÿÿD‰ïA‰ÄèQßòÿ‰ßèJßòÿE…äu—H‹µèþÿÿH‹½øþÿÿè¢óòÿA‰Äé|ÿÿÿf. „ L‹…øþÿÿL‰÷L½ ÿÿÿHÇ… ÿÿÿ L‰þL‰…ØþÿÿèuÌ L‰ïH5l èÆ÷òÿL‰ÿI‰Äè»Í M…ä„ÿÿÿH‹½ØþÿÿH5,w èŸ÷òÿI‰ÅH…À„Ó L½ÿÿÿLµ ÿÿÿë H‹½ ÿÿÿL‰îèñáòÿƒøÿt\L‰áº L‰þL‰÷è¹ñòÿH…ÀÔL‰ïè äòÿH‹½ ÿÿÿèÀÜòÿL‰çèøãòÿ‹µäþÿÿ‰ßè éòÿ…À…ˆþÿÿ‰ßè<Þòÿéòþÿÿ € L‰ïèÈãòÿH‹½ ÿÿÿè|ÜòÿL‰çè´ãòÿéTþÿÿA¼ÿÿÿÿémýÿÿ1ÿA¼ÿÿÿÿé`ýÿÿH‹½øþÿÿA¼ÿÿÿÿéNýÿÿèàßòÿL‰çAƒÌÿètãòÿ‰ßèÍÝòÿéþÿÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉH‰Ñºí éxüÿÿèƒßòÿ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1Éé>üÿÿèIßòÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u É1ɺí éùûÿÿèßòÿ @ UH‰åAWAVAUATSHƒì(dH‹%( H‰EÈH‹FH…À„Ð L‹H H‹FI‰ÕI‰üH‰óI‰ÏM‰ÆH‹PHI‹¨ H…Àu>H‹‡˜ H‹O(HƒÀH‰‡˜ I‰¨ H…Ét L‰M¸L‰ÎÿÑL‹M¸…ÀuxI‹¨ @ H‹sI‰E H…ö„ ·jÄ I‰õI)ÅI‹E H…Àu6I‹„$ I‹L$0HƒÀI‰„$ I‰E H…ÉtL‰ÊL‰çÿÑ…ÀuI‹E H‹sI‰H‹C(H+FI‰1ÀH‹UÈdH+%( uSHƒÄ([A\A]A^A_]à D H‹{(Lد 1É1ÒL‰M¸è H‰CH‰ÆH…Àt·H‹}¸èóÆ H‹sL‹M¸H…öt¡éBÿÿÿèœÝòÿff. „ UH‰åAWI‰ÏAVAUI‰õATI‰üSHƒì(dH‹%( H‰EÈ1ÀH…Ò„^ Hƒº¸ H‰ÓM‰ÆuVH‹‡€ HPH‹GH‰—€ H‰“¸ H…Àt4H‰ÞÿÐ…Àt+ H‹UÈdH+%( …g HƒÄ([A\A]A^A_]Ãf D H‰ÞL‰ÿè}² I‰ÀH…À„q Hƒx( uzI‹„$ˆ HƒÀI‰„$ˆ I‰@(I‹D$H…ÀtL‰E¸L‰ÆH‰ÚL‰çÿÐL‹E¸…ÀuI‹„$ HpI‹D$ I‰´$ H…Àt#L‰E¸L‰ÂH‰ÙL‰çÿÐL‹E¸…À…Hÿÿÿ „ M‰L9ëtxE1öIƒ½¸ A”Æu0I‹„$€ HƒÀI‰„$€ I‰…¸ I‹D$H‹“¸ H…À…é E…öt2I‹„$ HpI‹D$ I‰´$ H…ÀtL‰éL‰ÂL‰çÿÐ…À…ÁþÿÿL‰ïè¨× H‰ÆH…À„Ä Hƒx( …¹ I‹„$ˆ HƒÀI‰„$ˆ H‰F(I‹D$H…À„“ H‹UÈdH+%( …â HƒÄ(L‰êL‰ç[A\A]A^A_]ÿàfL9ët‹Iƒ½¸ uI‹„$€ HƒÀI‰„$€ I‰…¸ I‹D$H‹“¸ H…À„QÿÿÿE1öL‰E¸L‰ùL‰îL‰çÿÐL‹E¸…À…óýÿÿé÷þÿÿf D 1ÀéáýÿÿH…ö„ÿÿÿHƒ¾¸ … ÿÿÿI‹„$€ HƒÀI‰„$€ I‰…¸ I‹D$H…À„àþÿÿ1ÒL‰ùL‰îL‰çÿÐ…À…‹ýÿÿéÆþÿÿè¡Úòÿó úUH‰ùHƒÇH‰åHƒìdH‹%( H‰Eø1ÀHÇGø HLJ¸ HƒçøH)ùÁÈ ÁéóH«H‹EødH+%( uÉ1ÀÃè@Úòÿó úUH‰åSH‰ûHƒìH‹`dH‹%( H‰Eè1Àèˆ4 HÇC` H‹EèdH+%( uH‹]øÉÃèöÙòÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ¾à u3H‹GpHƒÀH‰GpH‰†à H‹H…ÀtH‹UødH+%( u Éÿàf D H‹EødH+%( uÉ1ÀÃè€Ùòÿó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ¾èX u3H‹GxHƒÀH‰GxH‰†èX H‹GH…ÀtH‹UødH+%( uÉÿà D H‹EødH+%( uÉ1ÀÃèÙòÿó úUH‰åHƒìL‹†¸ dH‹%( H‰Eø1ÀM…ÀuIH‹‡€ HƒÀH‰‡€ H‰†¸ H…ÉtL‹¸ H‹GH…ÀtH‹MødH+ %( u ÉH‰ÑL‰Âÿà H‹EødH+%( uÉ1ÀÃèˆØòÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ~( u6H‹‡ˆ HƒÀH‰‡ˆ H‰F(H‹GH…ÀtH‹MødH+ %( uÉÿà D H‹EødH+%( uÉ1ÀÃèØòÿó úUH‰åAVAUATHƒìdH‹%( H‰EØ1ÀHƒ~( uxH‹‡ˆ I‰üI‰õI‰ÖHƒÀH‰‡ˆ H‰F(H‹GH…ÀtÿÐ…ÀuLI‹„$ HpI‹D$ I‰´$ H…Àt,H‹UØdH+%( u:HƒÄL‰ñL‰êL‰çA\A]A^]ÿà € 1ÀH‹UØdH+%( u HƒÄA\A]A^]ÃèN×òÿff. „ ó úUI‰ðH‰åHƒìdH‹%( H‰EøH‹‡ HpH‹G H‰· H…ÀtH‰ÑH‹UødH+%( uÉL‰ÂÿàH‹EødH+%( uÉ1ÀÃèØÖòÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ¾¨ u;H‹‡˜ HƒÀH‰‡˜ H‰†¨ H‹G(H…ÀtH‹MødH+ %( u Éÿà € H‹EødH+%( uÉ1ÀÃèXÖòÿ „ ó úUH‰ñH‰åHƒìdH‹%( H‰Eø1À·=¼ H)ÁHƒ9 u2H‹‡ HƒÀH‰‡ H‰H‹G0H…ÀtH‹MødH+ %( uÉÿàfH‹EødH+%( uÉ1ÀÃèØÕòÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹G8H…ÀtH‹MødH+ %( uÉÿà @ H‹EødH+%( uÉ1ÀÃè€Õòÿó úUH€ž H‰åAWAVAUATI‰üSH NH} I‰ÝHƒìXA‹u dH‹%( H‰EÈ1ÀI‹D$8H…Àt.f. „ L‰çÿÐ…Àu I‹UH…ÒtI‹D$8IƒÅA‹u H…ÀuÜ1ÀL=ž Lm€ € D‹3Aƒþ„“ A÷Æ …† M‰ùLê L‰ï1À¹@ º ¾@ è›ðòÿI‹D$8H…ÀtD‰öL‰êL‰çÎ ÿÐ…ÀuUM‰ùL¹ L‰ï1À¹@ º ¾@ èYðòÿI‹D$8H…ÀtD‰öL‰êL‰çÎ ÿÐ…Àu1ÀL‹{HƒÃM…ÿ…OÿÿÿH‹UÈdH+%( uHƒÄX[A\A]A^A_]Ãè$Ôòÿ @ ó úUH‰åAWAVAUHƒì(dH‹%( H‰EØ1ÀHƒ~ … L‹6I‰õM…ö„¥ Iƒ~ …š M‹>M…ÿtbIƒ u[I‹7H…ötH‰}ÈèšÿÿÿH‹}È…À…Ð H‹‡° HPH‰—° I‰WH‹WHH…Ò„‰ H‰}ÈL‰þÿÒ…À…œ H‹}Èf D H‹‡° H‹WHHƒÀH‰‡° I‰FH…ÒtaH‰}ÈL‰öÿÒH‹}È…ÀubH‹‡° H‹WHHƒÀH‰‡° I‰EH…ÒtAH‹EØdH+%( uOHƒÄ(L‰îA]A^A_]ÿâHƒÀI‰Ff. „ HƒÀH‰‡° I‰E1ÀH‹UØdH+%( u HƒÄ(A]A^A_]Ãè¾Òòÿff. „ ó úUfïÀfInÈH‰åAWI‰ÏAVM‰ÆAUATI‰üSHì( H‰•øþÿÿL‰èþÿÿdH‹%( H‰EÈI‹ )E€Hƒ¹à )E)E )E°fHnÆ…øþÿÿHÇEÀ )…`ÿÿÿfHnÁflÁH‰…ðþÿÿHÇ… ÿÿÿ )…pÿÿÿu1H‹GpHƒÀH‰GpH‰à H‹H…ÀtH‰ÎÿÐA‰Å…À…q f D I‹FH‹XHHƒ»èX u6I‹D$xHƒÀI‰D$xH‰ƒèX I‹D$H…ÀtH‰ÞL‰çÿÐA‰Å…À…' @ L‹ðþÿÿH‰ßL‰îèöÕ L‰îH‰ÙL‰çL… ÿÿÿH‰ÂH‰…àþÿÿè×óÿÿA‰Å…À…Û H‹… ÿÿÿH‰…ÐþÿÿH…ÀtH‹@(H‰EˆHM˜HUL‰öL‰çI‹„$¨ LE HƒÀI‰„$¨ H‰E€èòÿÿA‰Å…À…† M‹\$hM…Û„U H‹ƒ°X H‰…ØþÿÿH…À„ ‹4°~ €=ó¶ L‰Èþÿÿ‰…Äþÿÿ„ H‹…øþÿÿHƒ¸¸ „ Çû¯~ èþ9 HƒìE1ÉE1ÀjH‹½ðþÿÿH‰ÆL‰úH‹øþÿÿH‰…¸þÿÿè"Ø ^_…ÀL‹•¸þÿÿL‹Èþÿÿ…² L‰ÞM…Ò„ I‹BIÇB L½ ÿÿÿHÇ…ÿÿÿ HÇ…ÿÿÿ HÇ…ÿÿÿ I‰B 1ÀD‰ÈþÿÿM‰ÝL‰µ¸þÿÿM‰ÖI9„ I‹^ H…Û„ L‰ÿèÑþÿH‹CH‹KH‰…8ÿÿÿH…Ét&‹Q(ëf „ ‰Ðð±q(9Ât ‰ÂBÿrƒøývèH‹…ðþÿÿH‰0ÿÿÿH‹8è H‹3H‰…(ÿÿÿH‹…0ÿÿÿH‰µHÿÿÿH…ÀtHƒ½8ÿÿÿ „§ HÿÿÿH•ÿÿÿL‰þL‰çL…ÿÿÿèGðÿÿI‹|$hH‹ L‰îL‹…ØþÿÿH‹•8ÿÿÿèÉ L‰ÿI‰ÅI‹F H‹@PIƒFI‰F èÐþÿI‹FHÇ…ÿÿÿ HÇ…ÿÿÿ HÇ…ÿÿÿ éãþÿÿ L‰îL‹µ¸þÿÿD‹Èþÿÿ‹…ÄþÿÿH‰ó‰®~ I9t$htH…ötL‰çèŒúÿÿH‹CH‰EÀHƒ½èþÿÿ uJI‹D$@H…ÀtHµ`ÿÿÿL‰çÿÐA‰ÅH‹½àþÿÿèuÈ H‹EÈdH+%( …Ë HeØD‰è[A\A]A^A_]ÃH‹èþÿÿHM°HU¨L‰çLE¸H‰Þè2ïÿÿ…Àu=I‹D$`H…ÀtŠHƒìL‹M€L‰ñI‰ØH‹•øþÿÿH‹µÐþÿÿPH‹½ðþÿÿèÛ( ZY…À„WÿÿÿA‰Åéhÿÿÿf „ H‰ßè˜Û H‹ƒ°X M‹\$hH‰…ØþÿÿéÞüÿÿH‹x èç¸ H‰…8ÿÿÿéDþÿÿ ‹…Äþÿÿ‰ô¬~ éóþÿÿè’Íòÿfó úUH‰åAWAVAUI‰õATI‰üSH‰ÓHƒì(L‹vdH‹%( H‰EÈ1ÀIƒ~ …$ M‹>M…ÿ„¨ Iƒ … M‹M…Àt]Iƒx uVI‹0H…ötL‰E¸èýøÿÿL‹E¸…À…Ÿ I‹„$° HPI‰”$° I‰PI‹T$HH…Ò„› L‰ÆL‰çÿÒ…Àum € I‹„$° I‹T$HHƒÀI‰„$° I‰GH…ÒtnL‰þL‰çÿÒ…Àu8f. „ I‹„$° I‹T$HHƒÀI‰„$° I‰FH…ÒtNL‰öL‰çÿÒ…ÀtBH‹UÈdH+%( …¶ HƒÄ([A\A]A^A_]ÃHƒÀI‰GHƒÀI‰„$° I‰F „ Iƒ}P uI‹„$¸ HƒÀI‰„$¸ I‰EPH…Ût#H‹H…ÀuI‹„$¸ HƒÀI‰„$¸ H‰I‰EXI‹D$PH…Àt/H‹UÈdH+%( u'HƒÄ(L‰îL‰ç[A\A]A^A_]ÿàf. „ 1Àé7ÿÿÿè¤Ëòÿ @ ó úUH‰åAWI‰×AVAUI‰ýATI‰ÌSH‰óHƒìHdH‹%( H‰EÈ1À·FHƒ¹èX HÇE¸ HÇEÀ f‰E®u.H‹GxHƒÀH‰GxH‰èX H‹GH…ÀtH‰ÎÿÐ…À…‘ D A‹W A‹wL‰çè@Ÿ I‰ÆH…À„l €x! „Š ‹pÆE …öu ‹H …É”EL‰öL‰çèKÏ L‰áL‰öLE¸H‰ÂL‰ïH‰E˜è2íÿÿM‹†¸ H‹}˜‰E¨L‰E è«Ä L‰÷è£Ä ‹E¨L‹E …À„L H‹UÈdH+%( …w HeØ[A\A]A^A_]ÃfH‰ÇèhÄ ƒ;t 1ÀëË € ÆE E1Û‹S ‹sL‰çL‰] èož L‹] H…ÀH‰Ã„ €x! „µ ‹PE1É…Òu ‹@ …ÀA”ÁH‰ÞL‰çDˆM¬L‰]èoÎ L‰áH‰ÞLEÀH‰ÂL‰ïH‰E˜èVìÿÿL‹ƒ¸ H‹}˜‰E¨L‰E èÏà H‰ßèÇà ‹E¨L‹E L‹]D¶M¬…À…ÿÿÿM…Ût€} tM…À„8ÿÿÿE„É…/ÿÿÿI‹…À ·M®H‹UÀHpH‹E¸I‰µÀ fá …) H…Ò„æ L‹J(H…À„Ë H‹x(1Éë` ƒ;„: M…À„Óþÿÿ€} …ÉþÿÿI‹…À ·M®HpH‹E¸I‰µÀ fá „‡ E1Û1Ò1ÿE1ÉH…Àt L‹H(H…ÒtiH‹z(I‹EXH…À„{þÿÿD·u®Hƒì1ÒfAæ `fAþ `”ÂÒf…É•Á¶É ÊL‰ùRL‰âWL‰ïASÿÐHƒÄ é þÿÿ € 1ÿè‘ é$þÿÿ @ 1É1ÿë—fM‰ÃE1ÀE1ÉéÿÿÿfH‰ÇL‰] èd L‹] M…Û„ôýÿÿ€} …êýÿÿM‰Øéÿÿÿ D H…Àt L‰ÇM‰ØI‰ûé5ÿÿÿ D 1ÿè! L‹] ë»L‰ÀE1ÉM‰ØI‰ÃéÿÿÿèÈòÿM‰Ãé¬ýÿÿf. „ UH‰åSHì˜ dH‹%( H‰Eè1ÀHƒ t 1ÀH‹UèdH+%( uGH‹]øÉà € H‰ûH½`þÿÿè‘Àòÿ…ÀtH‹CH…ÀuƸôÿÿÿëÁ D H½dÿÿÿè ÀòÿH‰CëÝèqÇòÿó úUH‰åAUL¯ ATI‰ôSH‰ûL‰ïHƒìdH‹%( H‰EØ1Àè‹ I‹$H³@ D‹@H‹ƒ@ H…Àu é‰ H‰ÐH‹PøHHD;BrvUHHH‹H…ÒuáI|$fïÀI‰D$AD$H‰9èm÷ ƒƒH H‹EØdH+%( u<HƒÄL‰ï[A\A]]ée D ‹5®z€ D‰Á¿ 1ÀHy è„C ë¼H‰ñ1Àë’è†Æòÿf D ó úUL@ H‰åSH‰ûHƒìdH‹%( H‰EèH‹D‹@H‹‡@ H…Àu é” @ H‰ÐH‹PøHHD9BwsMHHH‹H…ÒuáH~fïÀH‰FFL‰ÎH‰9è–ö ƒƒH H‹EèdH+%( uGH‹]øÉÃf. „ H‹EèdH+%( u(‹5Ïy€ H‹]øD‰Á1ÀÉHš ¿ é B L‰É1Àëˆè¤Åòÿ @ ó úUH‰åAUL¯ ATI‰üL‰ïS‰óHƒìdH‹%( H‰EØ1Àèü M‹¤$@ @ M…ätI‹D$ø9Xv1M‹d$M…äuìL‰ïè/ H‹EØdH+%( u&HƒÄL‰à[A\A]]ÃfsM‹d$ë· € IƒìëÃèÅòÿ D ó úUH‰åAUL¯ ATI‰ôSH‰ûL‰ïHƒìdH‹%( H‰EØ1Àè H‹ƒP E‹D$H³P H…Àué f D H‰ÐHHD;@rvYHHH‹H…ÒuåfïÀI‰$L‰çAD$L‰!A¼ èþô ƒƒX L‰ïè H‹EØdH+%( u8HƒÄD‰à[A\A]]Ãf‹5>x€ D‰Á¿ 1ÀH&Ž E1äèA ë¸H‰ñ1Àë‹èÄòÿ ó úUH‰åSH‰ûH‰÷HƒìD‹FH³P dH‹%( H‰Eè1ÀH‹ƒP H…Àu ëu D H‰ÐHHD9@wsAHHH‹H…ÒuåfïÀH‰GH‰9è2ô ƒƒX ¸ H‹UèdH+%( u.H‹]øÉË5~w€ D‰Á¿ 1ÀHf èT@ 1ÀëÊH‰ñ1Àë¤èTÃòÿ @ ó úUH‰åAUL¯ ATI‰üL‰ïS‰óHƒìdH‹%( H‰EØ1Àè¬ M‹¤$P @ M…ätA;\$s4M‹d$M…äuïL‰ïèâ H‹EØdH+%( u HƒÄL‰à[A\A]]à D vÔM‹d$ë·èÂÂòÿfó úUH‰åHƒìdH‹%( H‰EøH‹‡P H…Àt9pv H‹@H…ÀuòH‹UødH+%( uÉà @ séH‹@ëÐèkÂòÿff. „ ó úUH‰åAWAVAUATI‰üSM¬$@ Hƒì(dH‹%( H‰EÈ1ÀH‡ H‰ÇH‰E¸èn L‰ïè6ú H…Àt;H‰Ãf D H‰ßI‰ÞL{øèÙú L‰îL‰÷H‰Ãèô L‰ÿèšè L‰ÿè;¾òÿH…ÛuÎAÇ„$H M¬$P L‰ïèÚù H‰ÃH…Àt(fI‰ßH‰ßè…ú L‰ÿL‰îH‰ÃèÇó L‰ÿèï½òÿH…ÛuÚAÇ„$X H‹}¸è% L‰çè° L‰çè è I|$èè I|$èè I|$èþç I|$(èôç I|$0èêç I¼$€ èÝç I¼$ˆ èÐç I¼$˜ èÃç I¼$ è¶ç I¼$ è©ç I¼$¨ èœç I¼$¸ èç E‹L$tE…É~"1Û @ I‹„$° H<ØHƒÃèjç A9\$täI¼$° èVç I¼$ èIç E‹D$dE…À~+1Ûf D H‰ØHƒÃHÁàI„$à H‹xèÆ~ A9\$dÝI¼$à èç A‹¼$È …ÿ~>E1íI‹„$À KT IƒÅH ÐH{èÙæ H{ èÐæ H{èÇæ E9¬$È ÆI¼$À è°æ A‹t$h…ö~)1Ûf D I‹„$è H[HƒÃH|Ðè…æ A9\$hßI¼$è èqæ A‹L$x…É~<E1íf D I‹¼$ø L‰ëIƒÅHÁãHßèDæ Iœ$ø H{è3æ E9l$xÍI¼$ø E1öè æ A‹T$|…Ò~i @ I‹¼$ M‰õ1ÛIÁåLï‹…À~&f D H‹GH<ØHƒÃèÞå I‹¼$ Lï9 àHƒÇIƒÆèÂå M¬$ I}è±å E9t$|›H‹EÈdH+%( uHƒÄ(I¼$ [A\A]A^A_]é€å èľòÿ @ ó úUH‰åSH‰ûHÇ HƒìdH‹%( H‰Eè1ÀHÇG8 HÇGH è•ý ÇCPÿÿÿÿH‹EèdH+%( uH‹]øÉÃèd¾òÿ @ ó úUH‰åATSHƒìdH‹%( H‰Eè‹GPƒøÿt H‹UèdH+%( … HƒÄ[A\]ÃH‰ûè(öÿÿ…Àt|L% º H5ˆ L‰çè9¼òÿ…Àtyº H5³‚ L‰çè!¼òÿ…Àtaº H5ñ‡ L‰çè ¼òÿ…ÀtIº H5߇ L‰çèñ»òÿ…Àt1ÇCP 1Àécÿÿÿ € L‹cº H5ç“ L‰çèÀ»òÿ…ÀuÇCP ¸ é/ÿÿÿº H5Ib L‰çè—»òÿ…Àt׺ H5À¡ L‰çè»òÿ…Àt¿º H5?‡ L‰çèg»òÿ…Àt§éÿÿÿè½òÿf „ ó úUH‰åAVAUI‰ýATLcæ¾ SL‰çH‰ÓHƒìdH‹%( H‰EØ1ÀèˆÍòÿI‰…ˆ H…Àt^M‰æE…ä~41Éë HƒÁI9Ìt'H‹4ËH‰4ÈH…öuêI½ˆ èUã ¸ôÿÿÿë € E‰uT1ÀH‹UØdH+%( uHƒÄ[A\A]A^]øôÿÿÿëÝèb¼òÿfó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈ1ÀHƒ¿¸ t"H‹UÈdH+%( …Ê HƒÄ[A\A]A^A_]ÃD‹w$I‰ýE…ö„ Aƒþÿ„— Icþ¾ è™ÌòÿI‰…¸ H…À„‰ E…ö~WE1ä1Ûë D I‹…¸ ‰ßN< èu ‰ßA‰GM‹½¸ Mçèq ‰ßƒÃA‰M‹½¸ MçIƒÄ èÖs A‰GD9óuµE‰u$1Àé@ÿÿÿfè«x A‰E$A‰Æé_ÿÿÿ¸êÿÿÿé#ÿÿÿèP»òÿ¸ôÿÿÿéÿÿÿf D ó úUH‰åAWAVAUI‰ýATE1äS1ÛHƒì(dH‹%( H‰EÈ1ÀëfƒÃL‰çèE‹ I‰ÄH…Àuí…Û„¸ A‰]lLu°Áã‰ÞL‰÷è@ …Àˆ» H … L=fÿ ë6 „ A‹T$I‹ $1ÀH‰ÞL‰÷è: …Àx>º L‰þL‰÷èö …Àx*L‰çèÊŠ I‰ÄH…ÀuÂ1öL‰÷èø I‰…¨ 1Àë D L‰÷èp ¸ÿÿÿÿH‹UÈdH+%( u6HƒÄ([A\A]A^A_]Ë5;n€ H^„ ¿ 1Àè7 ¸þÿÿÿë¸ôÿÿÿë»èºòÿó úU¾€ H‰åAUATLPÿÿÿSH‰ûL‰ïHì˜ dH‹%( H‰EØ1ÀèVä A‰Ä…Àu!H‹{0è&¶òÿL‰ïèN²òÿH…ÀH‰C0¸ DDàH‹EØdH+%( uHĘ D‰à[A\A]]Ã艹òÿf „ ó úUH‰åSHƒìdH‹%( H‰Eè1ÀH…ÿt H‰ûègñÿÿ…Àt#HO‹ H‹UèdH+%( uH‹]øÉà € H‹CëÞè%¹òÿ D ó úUH‰åSHƒìdH‹%( H‰Eè1ÀH…ÿt ‹G$H‰û…ÀtH‹UèdH+%( uH‹]øÉÃèv ‰C$ëáèѸòÿó úUH‰åSH‰ûHƒÇHƒìdH‹%( H‰Eè1Àè_ß H{ èVß H‹EèdH+%( uH{H‹]øÉé9ß è}¸òÿff. „ fó úUH‰åAUATSHƒìdH‹%( H‰EØ1ÀH…ÿ„O L‹gM…ä„B H5’Ž L‰çèëÇòÿ…À„c A€<$i„8 H5a‚ L‰çèÉÇòÿ…À„Q H ßÑ º L‰çH‰Þè*¶òÿ…À„b º H5À\ L‰çè¶òÿ…À„n H 8œ º L‰çH‰Þèïµòÿ…À„' A¶ $ƒûau A€|$r„I H5à L‰çèBÇòÿ…À„> L-X\ º L‰çL‰î裵òÿ…Àt_L-6Ñ º L‰çL‰î舵òÿ…ÀtDL-̳ º L‰çL‰îèmµòÿ…Àt)ƒûp…ð A€|$p…ä A€|$c…Ø „ M‰ìëR €=…i€ twL%|i€ é©þÿÿ A€|$8…¼þÿÿA€|$6…°þÿÿ „ L%¤Ð ë € L%ŽÐ H‹EØdH+%( …Ì HƒÄL‰à[A\A]]à „ I‰ÜëÒ H=h€ è\¯òÿ…À‰uÿÿÿE1äë¶ € L%Êš ë¦ € A€|$m…«þÿÿL%½< ëŠ H Ð º L‰çH‰ÞèY´òÿ…Àt•A€<$suA€|$huA¾D$ƒè0ƒø v"H Ãz L‰çº H‰Þè!´òÿ…ÀLDãé-ÿÿÿL%, é!ÿÿÿèŵòÿ D ó úUH‰åATA‰ôSHƒìdH‹%( H‰EèH‹‡Ð H…Àt%H‹UèdH+%( uQHƒÄD‰ç[A\]ÿàf „ H‰ûèøüÿÿH‰Çèp6úÿH‰ƒÐ H…Àu¿H‹EèdH+%( uHƒÄHºu [A\]Ãè0µòÿó úUH‰åAUATSHì˜ L‹g0dH‹%( H‰EØ1ÀM…ät$H‹EØdH+%( uNHĘ L‰à[A\A]]à @ LPÿÿÿH‰û¾€ L‰ïèIß …ÀuÁH‹{0è ±òÿL‰ïèDòÿH…ÀH‰C0LEàë£è¢´òÿfó úUH‰åATSHƒìD‹gldH‹%( H‰Eè1ÀE…ät!H‹EèdH+%( u$HƒÄD‰à[A\]Ãf D H‰ûèùÿÿ…ÀuÓD‹clëÍèA´òÿó úUH‰åATSHƒìL‹§¨ dH‹%( H‰Eè1ÀM…ät H‹EèdH+%( u$HƒÄL‰à[A\]à H‰ûè°øÿÿ…ÀuÖL‹£¨ ëÍèÞ³òÿff. „ ó úUH‰åAWAVAUATI‰üSHƒì(‰u´‹¨ dH‹%( H‰EÈ1À…É… ‹Gd…ÀŽ; E1í1Û „ H‰ØHÁàI„$à H‹xè } E‹t$dA9ÅDLèHƒÃA9ÞÓA]HcûHÁçèÃÅòÿI‰„$ H‰ÇH…À„ Mcí¾ÿ J è´òÿA‰œ$¨ E…ö~zHÇE¸ D H‹M¸1öE1ÿA‰ÍHÁáIŒ$à H‹yI‰Îè'z HcØë& € I‹„$ I‹~AƒÇD‰þD‰,˜èÿy HcØI‹~è=z D9øÓHƒE¸H‹E¸A9D$d“‹U´…Òxe‹E´A9„$¨ ~XLcøI‹„$ B‹¸H‹UÈdH+%( uAHƒÄ([A\A]A^A_]ÿ èÈÄòÿI‰„$ H…ÀtÇ ÿÿÿÿAÇ„$¨ 딸ÿÿÿÿë°è²òÿff. „ ó úUH‰åAWAVAUI‰ýATSHƒìH‹¿¨ dH‹%( H‰EÈ1ÀA‹El…À~UI‰öE1äL}Àë9f D H‹]À€;:u:HƒÃL‰öH‰ßèpÁòÿ…ÀtLH‰ßAƒÄè°´òÿH|E9el~1ÒL‰þè‹ÁòÿHƒøÿu½1ÀH‹UÈdH+%( uHƒÄ[A\A]A^A_]à D ¸ ëÖèT±òÿ @ ó úUH‰åAWAVAUATSHƒì8H‰}¸dH‹%( H‰EÈ1ÀH…ö„ I‰×H…Ò„ H‰×I‰õè´òÿx‰E¬H‰ÃHcÿè‹× I‰ÄH…À„è HcÃL‰þL‰çI‰ÆH‰ÂH‰E èsªòÿCÆ4=H5õn L‰ïèÀòÿ…ÀH‹E¸ugLchtE…펟 ƒÃL‹°° IÁåE1ÿHcÛë @ IƒÇM9ýt|K‹<>H‰ÚL‰æ踮òÿ…ÀuäL‰çè̬òÿH‹E¸H‹M H‹€° J‹8HDëQf‹@|…À~>H‹M¸ƒè‹]¬HÁàL‹± ƒÃHcÛID H‰E°I‹~L‰îèÙ¿òÿ…Àt5IƒÆ L;u°uæL‰çèc¬òÿ1ÀH‹UÈdH+%( udHƒÄ8[A\A]A^A_]à A‹I‹N…À~ÀƒèI‰ÏHDÁH‰E¸ë @ IƒÇL;}¸t¡I‹?H‰ÚL‰æèèòÿ…ÀuäL‰çèü«òÿI‹H‹M HDë良òÿf „ ó úUH‰åAVI‰ÎAUI‰õATI‰ü¾úS‰ÓHƒìdH‹%( H‰EØ1Àè¹' €ûAtE1À<u I‹4$L‰ïèó¾òÿE1À…Àu M‰t$A¸ H‹EØdH+%( uHƒÄD‰À[A\A]A^]Ãèý®òÿff. „ fó úUH‰åATI‰ÌSH‰ûH‰÷HƒìH‹3dH‹%( H‰Eè1Àè¾òÿA‰À1ÀE…Àu L‰c¸ H‹UèdH+%( u HƒÄ[A\]Ãè‘®òÿó úUI‰ÈH‰åHƒìdH‹%( H‰Eø1À¶ƒÿt*ƒÿ„‘ ƒÿtLH‹EødH+%( …Ÿ É1Àà D H‹EødH+%( …ƒ ɉñHÁ| ¾ L‰Ç1Àéòÿ @ „ÀH cx H`x HDÈH‹EødH+%( uCÉHIx ¾ L‰Ç1ÀéƬòÿf D H‹EødH+%( uÉH6d ¾ H‰Ï1À隬òÿè¥òÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀHøw ƒÿRw‰ÿH€!} H=† H‹øH…ÀHDÂH‹UødH+%( uÉÃèHòÿ „ ó úUH‰åSH‰ÓHýÿÿHƒì(dH‹%( H‰Eè1ÀH‰uÐHuÐHÇEØ èâ% …À~ H‹EØH‰1ÀH‹UèdH+%( u H‹]øÉøÿÿÿÿëäè׬òÿ € ó úUH‰åSH‰ÓHÍýÿÿHƒì(dH‹%( H‰Eè1ÀH‰uÐHuÐHÇEØ èr% …À~ H‹EØH‰1ÀH‹UèdH+%( u H‹]øÉøÿÿÿÿëäèg¬òÿ € ó úUH‰åAVAUATSHƒìdH‹%( H‰EØ1ÀHƒ~ t_I‰ýI‰ôL5Òl 1Ûëf D H‹@A‰E8CH‰ÃI;D$s3HÁàLàH‹HHƒùtZw@H…ÉuÓH‹@A‰E CH‰ÃI;D$rÓf D H‹EØdH+%( uPHƒÄ[A\A]A^]à @ Hƒùu"H‹@A‰Eë „ Hƒx A•Eéyÿÿÿ‹5Ž_€ L‰ò1ÿ1Àèn( éaÿÿÿèt«òÿ @ ó úUH‰øH ãu H‰÷L@¾ H‰åHƒìdH‹%( H‰Uø1Òö@ HÐï HDÊ‹P RD‹HH©u 1Àè ªòÿH‹UødH+%( uÉH˜Ãè«òÿfó úUH¼k H‰åAWAVI‰þAUI‰õ¾ ATSHƒì8L‹‹OdH‹%( H‰EÈ1ÀD‹G L‰ïE‰ùD‰}¬è ©òÿLcàE…ÿ„Î IƒÆE1ÿë IƒÆA‰ßI‹VM‹A_;]¬tiD‰ÿL‰M°H‰U¸è H‹U¸L‹M°D‰ùI‰ÀHa½ ¾ L‰ïP1ÀRHät è4©òÿY^H˜IÄöÃu HÇt ¾ L‰ï1Àè©òÿH˜IÄëƒ D‰ÿH‰U¸L‰Ëè©Ž H‹U¸I‰ÙD‰ùI‰ÀHÕív ¾ L‰ïP1ÀRH}t èͨòÿH˜IÄXZH‹EÈdH+%( uHeØL‰à[A\A]A^A_]Ãè°©òÿó úUH‰øH‰÷¾ L@H‰åHƒìH‹H1ÀdH‹%( H‰Uø1ÒH&t èd¨òÿH‹UødH+%( uÉH˜Ãè\©òÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰Ïé è©òÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰Ïéí èبòÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰Ïé] 蘨òÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰Ïé èX¨òÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰Ïéý è¨òÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰Ïé ‚ èاòÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰Ïé=‚ 蘧òÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰Ïéí€ èX§òÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰Ïé ‚ è§òÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰Ïé=‚ èئòÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰Ïéí¶ è˜¦òÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰Ïé=„ èX¦òÿ „ ó úUH‰øH‰÷Hp(H‰åHƒì‹HdH‹%( H‰Uø1Ò·PV¾ fâ fƒúÒƒâƒÂrRHíf ÿp ÿpL‹HD‹@ 1Àèà¤òÿH‹UødH+%( uÉH˜ÃèØ¥òÿ „ ó úUH‰åAWAVAULoHATI‰ôSH‰ûHƒìhdH‹%( H‰EÈ1ÀöG@…° ‹GDD‹Wƒàƒø‹G@ö‰ÂƒæýƒâƒÆsƒú‰ÂɃâƒáµƒÁxƒúÒƒàƒâ¶ƒÂwƒøÀHƒìƒà»AUƒÀrV¾ QD‰ÑRH‚f Pÿw8ÿw0‹G,P‹G(P1Àÿw ÿwL‹OD‹G L‰çè¤òÿHƒÄ`H˜H‹UÈdH+%( …¸ HeØ[A\A]A^A_]à ¶W(L½pÿÿÿHw,LuL‰ÿè}˜ÿÿL‰öL‰ÿèRwÿÿ‹CDAUL‰çD‹SL‹KƒàD‹C ƒø‹C@ö‰ÂƒæýƒâƒÆsƒú‰ÂV¾ ɃâƒáµƒÁxƒúÒƒàQD‰Ñƒâ¶ƒÂwƒøÀRHse ƒà»ƒÀrP1ÀAVÿs ÿsè=£òÿHƒÄ@H˜é5ÿÿÿè=¤òÿff. „ fó úUH‰åAUI‰õATSHƒìdH‹%( H‰EØ1Àè¸ HÀn ¾ L‰ïI‰Ä1ÀèߢòÿHcØM…ät7L‰îL‰ç蜵 L,L‰çèšy H‹EØdH+%( u/HƒÄL‰è[A\A]]à L‰ïH6e ¾ 1À芢òÿH˜L,ëºè£òÿff. „ fó úUHƒÇH‰åAUI‰õATSHƒìdH‹%( H‰EØ1ÀèÄR Hˈ ¾ L‰ïI‰Ä1Àè+¢òÿHcØM…ät;L‰îL‰çèèe L,L‰çè~a H‹EØdH+%( u3HƒÄL‰è[A\A]]à € L‰ïH¦d ¾ 1ÀèÒ¡òÿH˜L,ë¶èÕ¢òÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰Ïé}› 蘢òÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰Ïé ™ èX¢òÿ „ ó úUH‰øH‰÷¾ H‰åHƒì‹HdH‹%( H‰Uø1Ò‹PRD‹H Hi D‹@1Àèý òÿH‹UødH+%( uÉH˜Ãèõ¡òÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰Ïé ž 踡òÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰Ïé- èx¡òÿ „ ó úUH‰øLýå H‰÷H5t H }Ï H‰åHƒìL‹HL‹PdH‹%( H‰Uø1ÒH‡ AöÁIDðAöÁIDÈAöÁIDÐVL‹@¾ Q1ÀL‰ÑRHÛb èæŸòÿH‹UødH+%( uÉH˜ÃèÞ òÿff. „ ó úUH‰øH‰÷¾ H‰åHƒì‹HD‹@ dH‹%( H‰Uø1Ò1ÀH_k è…ŸòÿH‹UødH+%( uÉH˜Ãè} òÿff. „ fó úUI‰øH8k H‰÷¾ H‰åHƒìI‹HdH‹%( H‰Eø1Àè*ŸòÿH‹UødH+%( uÉH˜Ãè" òÿfó úUI‰òH‰åHƒì‹dH‹%( H‰Eø1À·GöÄ t/öÄ@H äj Héj HEȃútl‹G D‹OLó£ ë D ƒútK‹G D‹OH ›j L j HƒìH²j ¾ L‰×P1À胞òÿZYH˜H‹UødH+%( u)ÉÃf D H Wj Híÿ ¾ L‰×1ÀèKžòÿH˜ëÈèRŸòÿfó úUH‰øH‰÷¾ H‰åHƒìH‹HdH‹%( H‰Uø1ÒHPR·PRD·HH(a D‹@1ÀèõòÿH‹UødH+%( uÉH˜Ãèížòÿff. „ fó úUH‰øH‰÷¾ H‰åHƒì·HD‹H dH‹%( H‰Uø1ÒD·@ HÐi 1ÀèòÿH‹UødH+%( uÉH˜Ã臞òÿ € ó úUH‰åAWI‰÷¾ AVLu€AUATI‰ÔHŸi SH‰ûHƒìhH‹OL‰çdH‹%( H‰EÈ1Àè'òÿLcèM…ÿ„ L‰÷èSŸþÿI‹¿ X H‹sè£ä H‰ÇH…À„ ‹P(ëf‰Ðð±O(9Ât ‰ÂBÿJƒøývèH‰}è/¾ …Àx5H‹}H‹s€4 „ñ H‰u¨è€¿ H‰E˜H‰ÇH…ÀtL‰âL‰öè¸ IÅL‰÷è.Ÿþÿ·KD·C¾ 1ÀHÓh L‰çèoœòÿ·sH{M‰áM‰ðº LcøÆE€H ÎîÿÿH‰½xÿÿÿèÒà ·sM‰áM‰ðH˜H‹½xÿÿÿH ¨îÿÿº IÇ·CÆE€ MýHÇèà H˜LèH‹UÈdH+%( u=HƒÄh[A\A]A^A_]Ãf. „ L‰÷HÇE èpžþÿé=ÿÿÿ HwH+7éÿÿÿèÇœòÿ € ó úUH .g H‰åAVI‰ÖAUI‰õATI‰üSHƒìdH‹%( H‰EØ1À‹ƒøRwH} H‹ ÂHIu H…ÉHDÈH ‹ ¾ L‰÷1ÀèH›òÿA‹$Hc؃úw H Õö ‰ÐHcHÈ>ÿàf „ H¦R ¾ L‰÷1Àè ›òÿH˜HØ D H‹UØdH+%( …‚ Heà[A\A]A^]ÃA‹D$HƒìE‹L$ HÒb E‹D$A‹L$¾ L‰÷P1À豚òÿAXAYH˜HØë¦f D A·D$öÄ „ñ öÄ@H Žf H“f HEȃú„ü A‹D$ E‹L$L–Ÿ Hƒì¾ L‰÷PHmf 1ÀèGšòÿ^_H˜ë>L‰òL‰îL‰çèÂüÿÿHØé*ÿÿÿf. „ I‹L$Hûe ¾ L‰÷1ÀèšòÿH˜HØéûþÿÿ A·D$IT$(A‹L$¾ M‹L$E‹D$ RL‰÷f% HÂ[ fƒøÀƒàƒÀrP1ÀAÿt$ Aÿt$謙òÿHƒÄ H˜HØéžþÿÿf D I‹L$H f ésÿÿÿ € L‰öL‰çèµôÿÿHØémþÿÿ D M‹L$H5ß H ‚ M‹T$H†È H-€ M‹D$L‰÷AöÁHDÎAöÁHDÖAöÁHDÆHƒì¾ QL‰ÑRHý[ P1Àè™òÿHƒÄ H˜HØé÷ýÿÿ € A·L$E‹L$ L‰÷1ÀE·D$ H e ¾ èɘòÿH˜HØé¿ýÿÿ € I‹L$MD$L‰÷1ÀH_d ¾ 蘘òÿH˜HØéŽýÿÿf D AöD$ H'Þ E‹L$L‰÷H þc MD$¾ HDÈA‹D$ HƒìHæc P1ÀèF˜òÿAZA[H˜HØé8ýÿÿ „ A‹L$E‹D$ L‰÷1ÀHïc ¾ è˜òÿH˜HØéýÿÿf D L‰öL‰çèîÿÿHØéíüÿÿ D ID$I‹L$L‰÷E·L$PA·D$¾ HêZ E‹D$P1Àèµ—òÿZYH˜HØé©üÿÿf „ ƒút A‹D$ E‹L$H €c L…c é ýÿÿH mc Hù éWýÿÿèv˜òÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰ÏéÝ— è8˜òÿ „ ó úUH‰åAWAVI‰ÖAUI‰ýATA‰ôSH‰ËHƒì(L‹?H‹ydH‹%( H‰EÈ1ÀI‹WHH‰U¸èÌÔ HÇC H‹{èÛ¶ HÇC H‹;èË‘ HÇ L‰ïèL‘ H‹U¸L‰s(H‰Dˆc2ÆC1 H…Ò„Y A€ü„ A€ü„¼ A€ü„â A€ü…v €= U€ „ ÆC0uE1äL‰ÿèÌÓ H‹s(L‰ÿH‰CèÜÝ I‰ÀH…À„ ‹P(ë ‰ÐðA±H(9Ât ‰ÂBÿJƒøývçL‰CE„ä…ú A€x4 H‹C(uI@I+ H‰C(H‹EÈdH+%( …â HƒÄ(L‰À[A\A]A^A_]à € €==v~ …› AƒìÆC0HA€üwn€="v~ ueÆC1 E1Àë§ €=1T€ tGD¶%Ä| ÆC0gL‹º X Aƒôéÿÿÿ €=åu~ t¬D¶%œ| ÆC0kL‹º X Aƒôéïþÿÿ ¸H f‰C0E1ÀéCÿÿÿ € HÇC é/ÿÿÿ ÆC0.E1äé¸þÿÿ @ L‰Çè`¶ L‹Céõþÿÿè–òÿÆC0Hëµff. „ ó úUH‰åAWI‰ÏAVAUI‰ÕATI‰üS‰ó@¶öHƒì(dH‹%( H‰EÈ1À‰u¼è…ýÿÿ‹u¼L‰êI‰ÆI‹$H‹xHè¤ M…öu:8Øt6H‹UÈdH+%( uHHƒÄ(L‰ùL‰êL‰ç[¶ðA\A]A^A_]é8ýÿÿ „ H‹EÈdH+%( uHƒÄ(L‰ð[A\A]A^A_]Ãè:•òÿf. „ ó úUH‰åAWAVI‰ÖAUI‰ýATA‰ôSH‰ËHƒì(L‹?H‹ydH‹%( H‰EÈ1ÀHÇA I‹WHH‰U¸èÄÑ HÇC H‹{èÓ³ HÇC H‹;èÃŽ HÇ L‰ïèDŽ H‹U¸L‰s(H‰Dˆc2ÆC1 H…Ò„° A€ü„& A€ü„¼ A€ü„ê A€ü…~ €=R€ „K ÆC0uE1äL‰ÿèÄÐ H‹s(L‰ÿH‰CèÔÚ H‰ÇH…À„ø ‹P(ë ‰Ðð±O(9Ât ‰ÂBÿJƒøývèH‰{E„ä… €4 H‹s(uHwH+7H‰s(è±µ H‰CH‹UÈdH+%( …û HƒÄ([A\A]A^A_]à €=5s~ …“ AƒìÆC0HH‹CA€üw¼€=s~ u³ÆC1 ëf. „ €=!Q€ toD¶%´y ÆC0gL‹º X Aƒôéÿÿÿ €=Õr~ t¤D¶%Œy ÆC0kL‹º X Aƒôéçþÿÿ HÇC H‹CéBÿÿÿ € ÆC0.E1äéÀþÿÿ @ ¸H f‰C0H‹Céÿÿÿf D èK³ H‹{éçþÿÿÆC0Hf D H‹CéòþÿÿèÚ’òÿf. „ ó úUH‰åAWA‰÷@¶öAVI‰ÖAUI‰ýATSH‰ËHƒì(dH‹%( H‰EÈ1ÀHÇA ‰u¼è\úÿÿ‹u¼L‰òI‰ÄI‹E H‹xHèæ M…äuAD8øt¶ðH‰ÙL‰òL‰ïè+úÿÿI‰ÄM…äu#H‹CH‹UÈdH+%( u#HƒÄ([A\A]A^A_]ÃH‹s(H‹{èã³ H‰CëÎè’òÿ „ ó úUH‰åAWAVI‰þAUI‰ÕATSH‰óHƒì8dH‹%( H‰EÈ1À€=x t"H…ÿtƒÿtA‹uL‰÷ès_ I‰Äëf D A‹U A‹uL‰÷è8e I‰ÄM…ä„C E‹|$ L‰çèŸ H=·€ H‰ÆD‰ú1ÀèÛ I‹U H‰ÙL‰çA¶µ– è4ùÿÿH‹CH…ÀtL‹x M…ÿtI‹· ë"f „ E1ÿH5²\ €{0HH›\ HEð1ÀH=§\ èy Hƒ=éw t L‰çè H‹=Øw H‰Æè(ð H…À„Ç H‹=øw H…ÿtIct$艎 H…À„¨ H‹=áw H…ÿtIct$ èjŽ H…À„‰ L‰çè©Š IcEXfïÀÇC8ÿÿÿÿC‰C4…Àx"I‹–HX H…ÒtH‹’¸ H…Òt H@‹‚‰C8H‹{L‹2w H…ÿ„A M…Àt%M…ÿ„s I‹· L‰Çèlï H…À„C H‹{H‹s(èæ± H‹=ÿv H‰CH…ÿt H…À„ Hp-è4ï H…Àt/ € 1ÀH‹UÈdH+%( …” HƒÄ8[A\A]A^A_]à @ H‹CH…ÀtJL‹HH‹C€x4 „í Le ¾ 1À¹ L‰çLÅq º èq«òÿH‹=jv L‰æè²î H…Àu…H‹=–v H…ÿt;H‹CH…Àt2€x4 L‹c(uL L+`L‰æèÿŒ H…À…NÿÿÿLc-{v E…í…ž €K1é5ÿÿÿ D €K1énþÿÿ € M…Àt€K1Hƒ=çu „ ÿÿÿ€K1é ÿÿÿ „ I‹· I9· u(H‹{ @ €K1é þÿÿ € LL+Héÿÿÿ @ H‹=u èÜí H‹{H…À…pþÿÿëÅ D H‹±u H‹xH…ÿ„Nÿÿÿ @ H‹GI9Är LèI9Ä‚sþÿÿèFÇ H‰ÇH…ÀuÞé#ÿÿÿ¸ÿÿÿÿéYþÿÿèJŽòÿf. „ ó úUH‰åHƒì‹dH‹%( H‰Eø1À…ÒuöGuH‹UødH+%( uÉà „ Hƒ”ÀëÝèñòÿó úUH‰åHƒì‹dH‹%( H‰Eø1Àƒút.1À…ÒuöGtHƒ”ÀH‹UødH+%( u%ÉÃf „ H‹WHBûHƒø–ÀHƒú” ÐëÌèòÿó úUH‰åAWAVAUI‰ýATI‰ÔSH‰óH‰ÙHƒì(L‹z¶²– dH‹%( H‰EÈ1ÀL‰ú@ˆu»‰u¼èõÿÿ‹u¼L‰úI‰ÆI‹E H‹xHè› M…öuD¶E»A8Àt¶ðH‰ÙL‰úL‰ïèÐôÿÿA‹D$XH‹{HÇC ‰C4H…ÿt H‹s(èž® H‰CH‹EÈdH+%( uHƒÄ([A\A]A^A_]Ãè·Œòÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé è{Œòÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé è;Œòÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉI‰øHzH‰òL‰Æéó' èî‹òÿff. „ UI‰øHæX ¾ H‰åHƒìA‹dH‹%( H‰Eø1ÀH}ð莜òÿ…À¸ HIEðH‹UødH+%( uÉÃ茋òÿff. „ UH‰åAUATHƒÄ€dH‹%( H‰Eè1ÀH…ÿ„| H5j~ I‰üè Œ Hƒøÿ„3 ‹ Å]€ H‰ÊHDÿH÷ÚH!Ð1ÒH÷ñI‰ÄID$ÿM…ä…É ¹? HÇÀÿÿÿÿHº ÿH…ÐuƒéHÁàHº ðH…ÐuƒéHÁàHº ÀH…ÐuƒéHÁàH÷ЋJ]€ Lm€¾d HÁè?L‰ïA¼ )ÁƒÁHÓâIÓäèL ‹5š>€ M‰à1ÿL‰éHÏL 1Àèp L‰àHÁè …“ L‰àH‹UèdH+%( …‰ Hƒì€A\A]]à I…ÄtËHº ÿÿÿÿH…ÐutHÁà ¹ ¾ Hº ÿÿH…ÐuPHÁàé ÿÿÿf D L‰çHµxÿÿÿº èü™òÿI‰ÄH‹…xÿÿÿ€8 „Âþÿÿf „ HÇÀêÿÿÿédÿÿÿèωòÿ‰ñé»þÿÿ¹/ ¾? ëŽff. „ ó úUH‰åAUI‰ÕATI‰ôSH‰ûHƒìdH‹%( H‰EØ1Àèz L‰êL‰æH‰ßè H‹5= ǃ ÿÿÿÿǃ˜ H‰ƒ ǃ˜ ÿÿÿÿH‹EØdH+%( u HƒÄ[A\A]]Ãè)‰òÿf „ ó úU¿¨ H‰åATHƒìdH‹%( H‰Eè1Àè¯ I‰ÄH…ÀtGH‰Çèmy 1Ò1öL‰çèz~ H‹ž< AÇ„$ ÿÿÿÿAÇ„$˜ I‰„$ AÇ„$˜ ÿÿÿÿH‹EèdH+%( u L‰àL‹eøÉÃèˆòÿff. „ fó úUH‰åHƒìdH‹%( H‰EøH‹H‹€ H‰‡„ H‹EødH+%( uÉÃè@ˆòÿó úUH‰åATI‰üHƒìH‹¿ dH‹%( H‰Eè1ÀH…ÿtHƒÇè® I¼$ èµ® I¼$¨ 訮 I¼$° è›® H‹EèdH+%( u L‰çL‹eøÉé–| èÇòÿ ó úUH‰åATI‰üSH‰óHƒìdH‹%( H‰Eè1Àèºz ‹ƒè L‰£ð …À”ƒî Aƒ|$uI‹$H‹€ I‰„$„ H‹EèdH+%( u HƒÄ[A\]ÃèI‡òÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀHdžð H‹EødH+%( uÉé“z è ‡òÿó úUH‰åAWAVAUATSHƒì8H‰u¸L‹.dH‹%( H‰EÈ1ÀL9î„ I‰ÿf „ H‹]¸fInÅflÀI9Ý„í I‹U I‹EL‰îL‰ÿH‰BH‰AE è®y A‹•è M‰½ð …ÒA”…î Aƒ„Ø H‹L‹3I‰ÜH9]¸u éá @ I‹M‰ôL‰óL;u¸„} I‰ÆfInÌL‰îH‰ßflÉ)M èòÓ „ÀtÎH‹CH‹ L‰æL‰ÿfoU H‰AH‰è y ‹ƒè L‰»ð …À”ƒî AƒuI‹M‰ôL‰óH‹€ I‰‡„ I‹L;u¸uƒI‰ÅL9m¸…óþÿÿH‹EÈdH+%( u7HƒÄ8[A\A]A^A_]à D I‹H‹€ I‰‡„ H‹E¸H‹éÿÿÿL‹m¸ë°èh…òÿ „ ó úUH‰åAWAVAUATSHƒì(H‰U°dH‹%( H‰EÈ1ÀH…ÒtqH‹I‰ÿI‰ôE1íH‰E¸ H‹E¸I‹ $I9ÇtCI‰Æëf D M‹6M9÷t0Aƒ~uñI‹¾ H‰Þ誔òÿ…ÀuÞIƒ¾° u:I‹D$I‰†° IƒÅIƒÄL9m°u¢1ÀH‹UÈdH+%( uHƒÄ([A\A]A^A_]øïÿÿÿëÛè–„òÿf D ó úU¹ H‰åATI‰üSH½xÿÿÿHì fo×A A‹t$dH‹%( H‰Eè1À…hÿÿÿóH«H‹ê7 H½`ÿÿÿH‰…`ÿÿÿèoq H…Àt\H‰ÃH‰ÆL‰çè?w ‹ƒè L‰£ð …À”ƒî 1ÀAƒ|$uI‹$H‹’ I‰”$„ H‹UèdH+%( uHÄ [A\]øôÿÿÿëÞèƒòÿfó úU¹ H‰åAUA‰õATSH‰ûH½hÿÿÿHì˜ foA ‹sdH‹%( H‰EØ1À…XÿÿÿóH«H‹7 H½PÿÿÿH‰…Pÿÿÿèœp I‰ÄH…ÀtfH8` H=y Dˆ¨ä Æ€ì èÃ{òÿL‰æH‰ßI‰„$ èCv A‹„$è I‰œ$ð …ÀA”„$î ƒ{uH‹H‹€ H‰ƒ„ H‹EØdH+%( uHĘ L‰à[A\A]]ÃèÉ‚òÿf „ ó úU1ÒH‰åAUA‰õH5k ATSH‰ûH=›$ HƒìdH‹%( H‰EØ1Àè•q I‰ÄH= ðÿÿwhH‰Ç¾€ è=k ¾ L‰çè0k Eˆ¬$ä L‰æH‰ßAÆ„$ì ègu A‹„$è I‰œ$ð …ÀA”„$î ƒ{uH‹H‹€ H‰ƒ„ H‹EØdH+%( uHƒÄL‰à[A\A]]Ãèðòÿó úUH‰åAWAVAUI‰ýATLe°SfInÄflÀHƒì(dH‹%( H‰EÈ1À)E°H…ÒtsH‰ÓI‰÷E1öë* „ H‹U¸IƒÆH‰E¸ILj L‰ H‰PH‰L9ót>A‹uL‰ÿDöè¯n H…ÀuÊH‹}°H‹ L9çtf D èC™ H‰ßH‹L9çuð¸ÿÿÿÿëL‰æL‰ïè5úÿÿ1ÀH‹UÈdH+%( uHƒÄ([A\A]A^A_]Ãèòÿó úUH‰åAWAVAUATLe°SfInÄflÀHƒìHH‰}¨H‰U dH‹%( H‰EÈ1À)EH…Ò„ª H‰óI‰õE1öL‰ïM‰÷Iň è. MvL9u uäfoME1ö)M°ë+f D H‹U¸HÈ H‰E¸L‰ H‰PH‰IFM9÷tVI‰ÆH‹E¨H‰ß‹pDöè™m H…ÀuÄH‹}°H‹ L9çt „ è+˜ H‰ßH‹L9çuð¸ÿÿÿÿë f „ )E° @ H‹}¨L‰æè ùÿÿ1ÀH‹UÈdH+%( uHƒÄH[A\A]A^A_]Ãèçòÿ € ó úUH‰åAWAVAUATLe°SfInÄflÀHƒìHH‰}¨H‰U dH‹%( H‰EÈ1À)EH…Òu&H‹UÈdH+%( …Õ HƒÄH[A\A]A^A_]à @ H‰óI‰õE1ö € L‰ïM‰÷Iň èÖ MvL9u uäfoME1ö)M°ë f D I‰ÆH‹E¨H‰ß‹pDöècl H…Àt>H‹U¸HÈ H‰E¸L‰ H‰PH‰IFM9÷uÄH‹}¨L‰æèð÷ÿÿ1ÀéKÿÿÿf „ H‹}°H‹ L9çt @ è»– H‰ßH‹L9çuð¸ÿÿÿÿéÿÿÿè±~òÿó úUH‰åHƒìdH‹%( H‰EøH‹H9Çuë- D H‹ H9Çt ƒxuò;puíH‹UødH+%( u Éà @ 1ÀëçèW~òÿ € ó úUH‰åAUATSHƒìL‹'dH‹%( H‰EØ1ÀL9çtPH‰ûI‰õë M‹$$L9ãt?Aƒ|$uïI‹¼$ L‰îè¿òÿ…ÀuÛH‹EØdH+%( uHƒÄL‰à[A\A]]Ãf D E1äëØèÎ}òÿff. „ ó úUH‰åAUI‰ÍATI‰üH‰÷H‰ÖS1ÒHƒìdH‹%( H‰EØ1Àèl H= ðÿÿweL‰¨° H‰ÃH‰ÆL‰çè“p ‹ƒè L‰£ð …À”ƒî 1ÀAƒ|$uI‹$H‹’ I‰”$„ H‹UØdH+%( uHƒÄ[A\A]]à ¸ÿÿÿÿëÜè}òÿ @ ó úUH‰åSH‰ûHƒìdH‹%( H‰Eè1Àë% € H‹ ‹s H‰CH‹¸˜ èÑD ‰CƒøÿuJH‹H‹CH;BuÕ‹Cp‰s;s}/H‹H‹z H‰CèêC H‹{ ‰C ‰ÆH…ÿt)è¼C ‹s H‹Cë¥ H‹EèdH+%( uH‹]øÉà H‹Cë„è]|òÿff. „ fó úUH‰åAVAUI‰ÕATI‰üSH‰óHƒì0H‹~ dH‹%( H‰EØ1ÀH‰u°HÇE¸ HÇEÀ èC L‹3ÇEÌÿÿÿÿ‰EÈL‰mÐI9ÞtzL‰u¸M…ít/H‹{ 1öè)C L‰ï‰Æ‰EÌèC I‹¾˜ ‹uÌèÁC ‰EÀƒøÿtJH‹EÐfoE°foMÀI‰D$ A$AL$H‹EØdH+%( u(HƒÄ0L‰à[A\A]A^]à D ‰EÄë¹ H}°èWþÿÿë«è`{òÿUH‰åAWAVAUI‰õATSH‰ûHƒìx‰•lÿÿÿL‹gˆ•sÿÿÿL‰çdH‹%( H‰EÈ1Àè·B ƒø„ L}€L‰ÿè}A …Àˆu Ç…tÿÿÿ E1öLe L‰úH‰ÞL‰çè–þÿÿ‹E´9E¸Ž‚ M…í„ñ €½sÿÿÿ …§ ëBfL‰îH‰½xÿÿÿè‘q „Àt H‹½xÿÿÿ€¿ë u H9¿Ø „À L‰çèxýÿÿ‹E¸9E´}(H‹}¨ƒu¶Hƒ u¯L‰çèWýÿÿ‹E¸9E´|ß € E„öt ƒ½tÿÿÿ…F L‰ÿè B H‹I‰ÄH9Äà M…í„g €½lÿÿÿ …; Aƒ|$t/L‰îL‰çèåp „ÀtM9¤$Ø „Ó M‹$$I9ÜtAƒ|$uÒIƒ|$ uÊM‹$$I9ÜuçH‹ë H‹ H9Ã„Ì H9€Ø uëHƒ¸° tးë uظ ˆƒ€ D H‹EÈdH+%( …] HƒÄx[A\A]A^A_]Ãf D Hƒ t0L‰îH‰½xÿÿÿè2p H‹½xÿÿÿ„Àt€¿ë u H9¿Ø „™ L‰çèüÿÿ‹E¸9E´ÅþÿÿH‹}¨ƒu²ë©Iƒ|$ t L‰îL‰çèÝo „ÀtM9¤$Ø „› M‹$$L9ã„ÿÿÿAƒ|$uÎëÄ @ Hƒ¿° „2þÿÿ¶‡í „ÀDEð9…tÿÿÿ…þÿÿ‹u°èñ‰ é þÿÿ @ Hƒ¿° „Yÿÿÿƒ„ ¶‡í „ÀDEð;…tÿÿÿ…6ÿÿÿ‹u°è¯‰ é)ÿÿÿf. „ Iƒ¼$° „VÿÿÿAƒ|$„e AÆ„$ë é<ÿÿÿ € Iƒ¼$° „ þÿÿAÆ„$ë éþÿÿ Ç…tÿÿÿ éýüÿÿ1Àˆƒ€ éSþÿÿ €½sÿÿÿ …· H‹}¨€¿ë t'f D L‰çè¨úÿÿ‹E¸9E´TýÿÿH‹}¨€¿ë ußH9¿Ø uÖHƒ¿° t̶‡í „ÀDEð9…tÿÿÿu·‹u°è¿ˆ ë D Hƒ¿° t.ƒ„ ¶‡í „ÀDEð;…tÿÿÿu‹u°è‡ˆ € L‰çèúÿÿ‹E¸9E´ÄüÿÿH‹}¨€¿ë ußH9¿Ø uÖëœ @ 1öL‰çèA> ƒøÿ…ÔûÿÿE1ÿéàûÿÿ D Hƒ …UþÿÿéŸýÿÿIƒ|$ …þÿÿéÔýÿÿ€½lÿÿÿ u[ë @ M‹$$L9ãtaM;¤$Ø uíIƒ¼$° tâAÆ„$ë ë× € Iƒ¼$° tAƒ|$tCAÆ„$ë M‹$$L9ãtM9¤$Ø uíëÏM…í…üÿÿƃ€ éªüÿÿHƒ …ÛþÿÿéúþÿÿIƒ|$ uµë¼èvòÿff. „ UH‰åAWAVA‰ÖAUI‰õATI‰üSHƒìXL‹dH‹%( H‰EÈ1ÀL‰ÿèp= ƒø„r L}€L‰ÿè6< …Àˆï H] L‰úL‰æH‰ßè\ùÿÿ‹E¸9E´ M…í„W E„ö„ L‹u¨Aƒ~t: L‰îL‰÷èUl „Àt M9¶Ø „ü H‰ßèLøÿÿ‹E¸9E´}$L‹u¨Aƒ~uÉIƒ~ uÂH‰ßè*øÿÿ‹E¸9E´|ÞfL‰ÿè= I‹ $I9Üu+ëE D L‰îH‰ßèík „Àt H9›Ø „\ H‹I9Üt ƒ{uÖHƒ{ uÏH‹I9Üuë € AÆ„$€ H‹EÈdH+%( … HƒÄX[A\A]A^A_]à D Iƒ~ tL‰îL‰÷èvk „Àt M9¶Ø tQH‰ßèq÷ÿÿ‹E¸9E´}fL‹u¨Aƒ~uÍëÄ @ Iƒ¾° „öþÿÿAƒ~„ ‹u°L‰÷è… éÛþÿÿ € Iƒ¾° t¥‹u°L‰÷èã„ H‰ßè ÷ÿÿ‹E¸9E´|šL‰ÿèë; I‹ $I9Üu.é%ÿÿÿ D L‰îH‰ßèÍj „Àt H9›Ø thH‹I9Ü„üþÿÿƒ{uÖHƒ{ uÏëå D Iƒ~ „Qþÿÿ‹u°L‰÷èj„ éAþÿÿ D Hƒ»° „–þÿÿƒ{„Рƃë é€þÿÿ @ Hƒ»° tŽÆƒë ë… D 1öL‰ÿè¡: ƒøÿ…{ýÿÿE1ÿé‡ýÿÿ D E„öu ëof „ H‰ßèöÿÿ‹E¸9E´¬ H‹}¨H;¿Ø ußHƒ¿° tÕƒ„Ù ‹u°è³ƒ ëÁHƒ¿° t‹u°èžƒ H‰ßèÆõÿÿ‹E¸9E´¸ H‹}¨H9¿Ø ußëË Hƒ{ …%ÿÿÿé¬ýÿÿ „ L‰ÿèx: I‹ $I9Ü„³ýÿÿM…턾 E„ö„¥þÿÿé€ýÿÿ @ L‰ÿèH: I‹ $I9Üué‚ýÿÿf. „ H‹I9Ü„lýÿÿH9›Ø uëHƒ»° táƒ{t[ƃë ëÒHƒ … ÿÿÿéâþÿÿL‰ÿèê9 I‹ $I9Üué$ýÿÿ @ H‹I9Ü„ýÿÿH9›Ø uëHƒ»° táƃë ëØHƒ{ užétÿÿÿE„ötÓévÿÿÿèµqòÿ D UH‰åAVA‰öAUATSH‰ûHƒìPL‹gdH‹%( H‰EØ1ÀL‰çè9 ƒø„‡ LmL‰ïèÛ7 …Àˆ’ Le°L‰êH‰ÞL‰çèõÿÿ‹EÄ9EÈŽ… E„öué L‰çè ôÿÿ‹EÈ9EÄ}9H‹}¸H9¿Ø uãHƒ¿° tÙƒ„ ‹uÀè¿ L‰çèçóÿÿ‹EÈ9EÄ|ÇL‰ïèÇ8 H‹H9ÅΠƃ€ H‹EØdH+%( … HƒÄP[A\A]A^]ÃHƒ¿° t‹uÀè^ L‰çè†óÿÿ‹EÄ9EÈ~ H‹}¸H;¿Ø tÑL‰çèióÿÿ‹EÄ9EÈãL‰ïèI8 H‹H9Ãué„ÿÿÿ @ H‹ H9ÄtÿÿÿH;€Ø uëHƒ¸° táÆ€ë ëØHƒ¸° t ƒxtPÆ€ë H‹ H9Ä5ÿÿÿH9€Ø uëëÒfHƒ …îþÿÿé¸þÿÿ1öL‰çè17 ƒøÿ…fþÿÿE1íérþÿÿ D Hƒx t°Æ€ë ë§L‰ïè˜7 H‹H9ÄÔþÿÿE„ö„Wÿÿÿë”èœoòÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1öé®ýÿÿèYoòÿf „ UH‰åAWAVAUATI‰üSHƒìh‰µxÿÿÿL‹o@ˆµÿÿÿL‰ïdH‹%( H‰EÈ1Àè©6 ƒø„û Lu€L‰÷èo5 …Àˆ E1íE1ÿH] L‰òL‰æH‰ßèòÿÿ‹E´9E¸~w€½ÿÿÿ …N ë „ H‰ßè¨ñÿÿ‹E¸9E´}PH‹}¨€¿ë uãH;¿Ø uÚHƒ¿° tж‡í „ÀDEèA9Çu¾‹u°èÆ H‰ßè^ñÿÿ‹E¸9E´|¶f D E„ít Aƒÿ…! L‰÷è)6 I‹$I9ÄtP€½xÿÿÿ …ö H;€Ø tf. „ H‹ I9Ät(H;€Ø uïHƒ¸° tåÆ€ë H‹ I9ÄuÞf D AÆ„$€ H‹EÈdH+%( … HƒÄh[A\A]A^A_]à D Hƒ¿° t&ƒ„¼ ¶‡í „ÀDEèD9øtzf. „ H‰ßèxðÿÿ‹E¸9E´ ÿÿÿH‹}¨€¿ë ußH9¿Ø uÖë¤ @ Hƒ¸° t ƒxtpÆ€ë H‹ I9Ä„MÿÿÿH9€Ø uëëÒfA¿ é8þÿÿ D ‹u°èh~ éƒÿÿÿ 1öL‰ïèQ4 ƒøÿ…òýÿÿE1öéþýÿÿ D Hƒ …9ÿÿÿéPÿÿÿHƒx tÆ€ë é„ÿÿÿèÈlòÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1öé>ýÿÿè‰lòÿf „ ó úUH‰åHƒìdH‹%( H‰Eø‹G9GÀH‹UødH+%( uÉÃèHlòÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ɾ é»üÿÿèlòÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÒénðÿÿèÉkòÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ɾ éÛùÿÿè†kòÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1Òé>õÿÿèIkòÿf „ ó úUH¤ûÿÿH‰åHƒìdH‹%( H‰Eø1À€¿€ HPþÿÿHDÂH‹UødH+%( uÉÿàèõjòÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉE1À¹ 1Òénf è±jòÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u É¿öéÿf èxjòÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉA¸ ¹ 1Òéëe è.jòÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé©f èëiòÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH¸ëƒµ€F†ÈaH¯ÆHÁè8H‹DÇ`H…Àuëf „ H‹ H…ÀtH9puòH‹UødH+%( uÉÃè|iòÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1Àƒt_H…ötZH¸ëƒµ€F†ÈaH¯ÆHÁè8H‹DÇ`H…Àu H‹1Òö@:HEÂë € H‹ H…ÀtâH;puòH‹@H‹UødH+%( u Éà D H‹ëåèæhòÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ötHH¸ëƒµ€F†ÈaH¯ÆHÁè8H‹DÇ`H…Àu ëfH‹ H…Àt H;puòH‹@H‹UødH+%( u Éà D 1Àëæèohòÿff. „ @ ó úUH‰åHƒìdH‹%( H‰EøH‹ƒtvH‰ú‹>ö@:„ ·NLFHƒéHÁéƒÿ tHc²ˆ H9ñŒ„ H)ñI‹ ÈH…Ét6H¸ëƒµ€F†ÈaH¯ÁHÁè8H‹DÂ`H…Àu ëH‹ H…ÀtH9HuòH‹@f D H‹UødH+%( u7Éà € ƒÿ uã·NLFHƒéHÁéHc²„ H9Î} I‹ ðéƒÿÿÿ1Àëºè}gòÿff. „ fó úUH‰åAUATSH‰ûHƒìH‹¿¨ dH‹%( H‰EØ1ÀH…ÿt1‹S0…Ò~jE1íE1äë fH‹»¨ LïAƒÄIÅØ èPx D;c0|àH‹»° H…ÿt4‹C0…À~-E1íE1äë D H‹»° LïAƒÄIÅØ èx D;c0|àH»¨ è{ H‹EØdH+%( uHƒÄH»° [A\A]]éV èšfòÿf. „ ó úUH=d3 H‰åHƒìdH‹%( H‰Eø1ÀHuôèÿ ‹ ç8€ …Àˆ¿ ‹Eô‰ÊÁê )ÐÁà 1Ò÷ñH…À„ HPÿH…„€ H¹ ÿÿH‰ÂHÁâ H…Ê…Ž HÁà0¾ ¹ H‰ÂH¸ ÿH…ÂuHÁâ‰ñH¸ ðH…ÂuƒéHÁâH¸ ÀH…ÂuƒéHÁâH÷Ò¸ HÁê?)ÑHÓà H‹UødH+%( u(Éà € ¸ éDÿÿÿf D ¾ ¹ étÿÿÿèteòÿ @ ó úUH‰åHƒìdH‹%( H‰Eø¸ÿÿÿÿH9Çt=1ÀH…ÿuH‹UødH+%( u?Éà D HWÿH…úuá‹©7€ HGH¯ÂëÑ € è{þÿÿ‹7€ H‰ÇHGH¯Âë²èódòÿ ó úUH‰åSH‰ûH‰÷HƒìdH‹%( H‰Eè1ÀèIÙÿÿH…Àx‰1ÀH‹UèdH+%( u#H‹]øÉË5©€ H' 1ÿ1Àè…á ¸ÿÿÿÿëÎè‰dòÿf „ ó úUI‰øH‰÷H‰åSHƒìI‹XdH‹%( H‰Eè1ÀèÕØÿÿH…Àx‰1ÀH‹UèdH+%( u#H‹]øÉË55€ H¢& 1ÿ1Àèá ¸ÿÿÿÿëÎèdòÿ D ó úUfïÀfAnÙH‰åAVAUA‰ÕATI‰üH=¼×ÿÿS‰Ë‰ñHƒìpfnMfnUdH‹%( H‰EØ1À)EH¯! )E fbÊfHnàHûÖÿÿ)E°)EÀfAnÀfbÃH‰E€¸ÿÿÿÿflÁHÇEÐ E˜fHnÇflÄ)…pÿÿÿH9Á„ H…ÉukI‰L$8¿ 1ÀLu‹5Q€ HA0 è1à I‹t$8D‰ê¶ËH}¨è}þ L‰òHµpÿÿÿL‰çèi H‹UØdH+%( u[HƒÄp[A\A]A^]à € HAÿH…Èu7‹q5€ HƒÁH¯Èéyÿÿÿ @ èCüÿÿH‰Á‹R5€ HƒÁH¯ÈéZÿÿÿ D 1ÉéNÿÿÿè¬bòÿff. „ ó úUfïÀH`Öÿÿ‰ñH‰åAUATI‰üHƒìpdH‹%( H‰Eè1ÀHZ )E°fHnÈ)E H¦Õÿÿ)EÀ)EÐfHnÂH‰EflÁ¸ÿÿÿÿHÇEà ÇE° )E€H9Á„ˆ H…ÉucI‰L$8¿ 1ÀLm ‹5 € Hù. èéÞ I‹t$81ÒH}¸1Éè7ý L‰êHu€L‰çèÄg H‹UèdH+%( uXHƒÄpA\A]]à € HAÿH…Èu7‹14€ HƒÁH¯Èë„ € èûÿÿH‰Á‹4€ HƒÁH¯Èébÿÿÿ D 1ÉéVÿÿÿèlaòÿff. „ ó úU1ÉH‰åAVI‰þAUATSH‰óHƒìdH‹%( H‰EØ1À€~/ t¶N,‹S(H‹sH‹;è-r I‰ÄH…À„È €{. tk€{/ ulH‹{è«$ I‰ÅM…턘 Hƒ{ L‰âL‰îL‰÷A•FèuV L‰ïè2 L‰çè’6 1ÀH‹UØdH+%( uxHƒÄ[A\A]A^]Ãf. „ Hƒ{ tèÐ I‰Åë– € Hƒ; uéHƒ{ uâ€{, …fÿÿÿH‹{H…ÿ…cÿÿÿ€{- …Yÿÿÿë¿L‰çè6 ¸ÿÿÿÿ냸ÿÿÿÿéyÿÿÿè:`òÿf. „ ó úUH‰åAUATSHƒìH‹ dH‹%( H‰EØ1ÀH9ßt`I‰üI‰õëH‹I9ÜtPH‹³8 H…öt H‰ßè5J …Àu@Hƒ8 H9ƒ8 tÐI‰] ¸¡ÿÿÿH‹UØdH+%( u HƒÄ[A\A]]à D 1ÀëÝ @ I‰] ëÓè•_òÿ D ó úUH‰åAUATSHƒìdH‹%( H‰EØ1ÀH…ötOH‹ I‰üI‰õH9ßu ë; H‹I9Üt0ƒ{uòL‰îH‰ßèOn …ÀtãH‹UØdH+%( uHƒÄ[A\A]]Ã1Àëá¸ÿÿÿÿëÚè_òÿó úUH‰åAUATSHƒìdH‹%( H‰EØ1ÀH…ötOH‹ I‰üI‰õH9ßu ë; H‹I9Üt0ƒ{uòL‰îH‰ßè?n …ÀtãH‹UØdH+%( uHƒÄ[A\A]]Ã1Àëá¸ÿÿÿÿëÚè^òÿó úUH‰åAWAVAUATSHƒì8dH‹%( H‰EÈ1ÀH…ÿ„ƒ HE¸H‰ûI‰ôE1ÿH‰E¨LuÀL-R+ ë= D G‹¼H‹M¸L‰÷L‰ê¾ 1ÀèoòÿH‹}¸…ÀxfèyZòÿH‹EÀH‰E¸IƒÇL9ût(M…ÿuÃA‹ $H‹}¨1À¾ Hþ* èÈnòÿ…ÀyÓ1ÀëH‹E¸H‹UÈdH+%( u HƒÄ8[A\A]A^A_]Ãf D èZòÿ1ÀëÓèª]òÿf. „ ó úUH‰åAVAUI‰ýH‰÷H‰ÖATSHƒìdH‹%( H‰EØ1ÀèàþÿÿI‰ÆH…Àt]I‹] I9ÝuëM D H‹I9Ýt@ƒ{uòL‰öH‰ßèOl A‰Ä…ÀtàL‰÷èYòÿH‹EØdH+%( u HƒÄD‰à[A\A]A^]ÃE1äëÓA¼ÿÿÿÿëËèþ\òÿff. „ ó úUH‰åAVAUI‰ýH}ÌATSHƒì ‰uÌdH‹%( H‰EØ1ÀèßÐÿÿI‰ÆH…Àt\I‹] I9ÝuëL @ H‹I9Ýt@ƒ{uòL‰öH‰ßèŸk A‰Ä…ÀtàL‰÷èàXòÿH‹EØdH+%( u HƒÄ D‰à[A\A]A^]ÃE1äëÓA¼ÿÿÿÿëËèN\òÿff. „ ó úUH‰åAVAUI‰ýH‰÷H‰ÖATSHƒìdH‹%( H‰EØ1Àè€ýÿÿI‰ÆH…Àt]I‹] I9ÝuëM D H‹I9Ýt@ƒ{uòL‰öH‰ßè_k A‰Ä…ÀtàL‰÷è0XòÿH‹EØdH+%( u HƒÄD‰à[A\A]A^]ÃE1äëÓA¼ÿÿÿÿëËèž[òÿff. „ ó úUH‰åAVAUI‰ýH}ÌATSHƒì ‰uÌdH‹%( H‰EØ1ÀèÏÿÿI‰ÆH…Àt\I‹] I9ÝuëL @ H‹I9Ýt@ƒ{uòL‰öH‰ßè¯j A‰Ä…ÀtàL‰÷è€WòÿH‹EØdH+%( u HƒÄ D‰à[A\A]A^]ÃE1äëÓA¼ÿÿÿÿëËèîZòÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1Àƒ¸ tD‹—„ 1À…Òx8‹ˆ …Éx.H‹H9Çu ë:f. „ ;ˆ uH‹ H9Çt ; tè1ÀH‹UødH+%( uÉà D ¸ ëãèTZòÿ @ ó úUH‰åHƒìL‹‡ dH‹%( H‰Eø1ÀM…Àu H‹H9ÇtL @(H‹ H9ÇuôL‰‡ H‹EødH+%( uÉL‰ÀÃèôYòÿ @ ó úUE1ÀH‰åHƒìdH‹%( H‰Eø1ÀH‹HLJ H9Çt € L @(H‹ H9ÇuôL‰‡ H‹EødH+%( uÉL‰ÀÃèŒYòÿff. „ ó úUE1ÀH‰åHƒìdH‹%( H‰EøH‹H9Çt @ L @XH‹ H9ÇuôH‹EødH+%( uÉL‰ÀÃè3Yòÿ ó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈH‹L‹`0L‹h(H9Çt?H‹I‰ÿL5‘ H9ßt- @ L‹C0M9àtW‹5Ý € L‰áL‰ò1À¿ è·Õ H‹I9ßu×IÁì¸ AƒäAƒåAEÄH‹UÈdH+%( u HƒÄ[A\A]A^A_]à @ H‹I9ßu˜ë¿èyXòÿf „ ó úUH‰åHƒìH‹?dH‹%( H‰Eø1ÀöG:u H‹EødH+%( u"É1ÀÃf „ H‹EødH+%( uÉék— èXòÿf D ó úUH‰åHƒìH‹dH‹%( H‰Eø1ÀH‹H9Çt*¶J:ë @ H‹ H9Çt¶P:1ʃâtí1Àëf „ ¸ H‹UødH+%( uÉÃè¥Wòÿ D ó úUH‰åHƒìdH‹%( H‰EøH‹¶@:ÀèƒàH‹UødH+%( uÉÃèdWòÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‰·¸ H‹EødH+%( uÉÃè(Wòÿ „ ó úUH‰åAUATI‰üSHƒìXL‹odH‹%( H‰EØ1ÀM…í„Ð L‰ïè} ƒø„§ LmL‰ïèC …ÀxwH]°L‰êL‰æH‰ßèmÚÿÿ‹EÄ9EÈ~! D ‹uÀH‹}¸è£4 H‰ßèŒÙÿÿ‹EÈ9EÄ|äL‰ïèl I‹\$I9ÜtfH‰ßè4 H‰ßè1B H‹[I9ÜuçL‰çèðN € H‹EØdH+%( uLHƒÄX[A\A]]Ãf D 1öL‰ïèy ƒøÿ…Fÿÿÿ D I‹\$I9Üt¾f D H‰ßè‰ H‹[I9Üuïë¥èøUòÿ „ UH‰åAWAVAUATI‰üSHƒìdH‹%( H‰EÈ1ÀèØc I‹¼$¨ H…ÿt4A‹T$0…Ò~sE1í1Ûë I‹¼$¨ LïƒÃIÅØ èÈf A;\$0|ßI‹¼$° H…ÿt;A‹D$0…À~2E1í1Ûëf. „ I‹¼$° LïƒÃIÅØ è€f A;\$0|ßM´$¨ M¬$° L‰÷èÞ{ L‰ïèÖ{ L‰çè÷ýÿÿI‹<$L‹?I9üt8 H‹GfHnÇL‰ûflÀI‰GL‰8HLJð èÎl L‰ÿM‹?I9ÜuËI‹¼$ AÇD$ H…ÿtHƒÇèk{ I¼$ è^{ L‰÷èV{ L‰ïèN{ L‰çè]I H‹EÈdH+%( uHƒÄL‰ç[A\A]A^A_]éÊPòÿèeTòÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿtH‹EødH+%( uÉé;þÿÿ H‹EødH+%( uÉÃèTòÿfó úU¿¨ H‰åATSHƒìdH‹%( H‰Eè1Àè|z I‰ÄH…À„ž H‰ÇèXD 1ö1ÒL‰çèeI H‹‰ ¿ AÇ„$ ÿÿÿÿAÇ„$˜ I‰„$ AÇ„$˜ ÿÿÿÿèö H59 L‰ç„ÀH6 HDðèÏ …ÀuKAƒ|$~%I‹ $L9ãt f. „ H‰ß1öè> H‹L9ãuîH‹EèdH+%( u HƒÄL‰à[A\]à L‰çE1äè%ýÿÿëÕèSòÿff. „ ó úU¿¨ H‰åATSHì dH‹%( H‰Eè1Àèiy I‰ÄH…À„· H‰ÇèEC 1Ò1öL‰çèRH H‹v H½xÿÿÿ¹ fo AÇ„$ ÿÿÿÿI‰„$ 1ÀóH«…hÿÿÿH‹ A‹t$AÇ„$˜ H½`ÿÿÿAÇ„$˜ ÿÿÿÿH‰…`ÿÿÿèƒ? H‰ÃH…Àt`H‰ÆL‰çèSE ‹ƒè L‰£ð …À”ƒî Aƒ|$t"H‹EèdH+%( u5HÄ L‰à[A\]à @ I‹$H‹€ I‰„$„ ëÉL‰çE1äèàûÿÿë¼èÉQòÿf „ ó úUH‰åAVAUI‰ýATSHƒìdH‹%( H‰EØ1ÀHƒ( „¸ I‹] I9Ýtw € H‰ßè5 H‹I9ÝuðI‹] H‹ƒ I‰…„ L9ëuëW € H‹I9ÝtHH‹“¨ H‹³˜ H‰ßèƒ A‰Ä…ÀyÛ‰Ã÷ÛL‰ïèÿùÿÿèjfòÿ‰ëf D I‹… I‰…„ fE1äH‹EØdH+%( uyHƒÄD‰à[A\A]A^]Ãf D Hƒ …=ÿÿÿèg I‰ÄH…Àt;è^% I‰ÆH…ÀtL‰ïH‰ÂL‰æèBF L‰÷èg& L‰ç» A¼ôÿÿÿèì é^ÿÿÿ» A¼ôÿÿÿéNÿÿÿèpPòÿó úUH‰åAWI‰×AVA‰ÎAUM‰ÅATI‰ôSH‰ûH½ ÿÿÿHìÈ dH‹%( H‰EÈ1Àèž`òÿ…Àˆg H½(ÿÿÿèŠ`òÿ…Àˆi èdòÿ‰ƒ …Àˆ‚ „Ù M…ít2H½8ÿÿÿ¹ 1À1ÒóH«Hµ0ÿÿÿ¿ L‰0ÿÿÿÇE¸ è"^òÿIƒ|$ „F ‹½$ÿÿÿè«Mòÿ‹½(ÿÿÿè Mòÿ‹½ ÿÿÿº Hµ ÿÿÿè™\òÿHƒøÿ„& ‹½,ÿÿÿº ¾ 1ÀèKòÿ‹…,ÿÿÿ‹½ ÿÿÿ‰ƒœ èQMòÿ1ÀH‹UÈdH+%( … HÄÈ [A\A]A^A_]Ãf. „ E„ö… 1ö¿ èQòÿ‹½ ÿÿÿè Mòÿ‹½,ÿÿÿèõLòÿ‹½(ÿÿÿº 1À¾ è~JòÿH52 ¿ 1Àè aòÿ‹½$ÿÿÿèÀLòÿ‹½(ÿÿÿº Hµ ÿÿÿè¹[òÿA‰Äƒø„} ƒøÿ„Ä D‰çè¬Xòÿ @ ¾ ¿ èÉUòÿé]ÿÿÿ @ Iƒ<$ …¯þÿÿIƒ|$ …£þÿÿA€|$, …—þÿÿIƒ|$ …‹þÿÿH‹{(H…ÿ„é ‹“ 1öèÑ! élþÿÿfI‹?L‰þè%còÿM…ít0è[còÿD‹ èÓjòÿ¾ ‰ÇL‰âèLòÿ…Àu¿ÿÿÿÿèXòÿf D I‹?è8Nòÿëæf D H=. è$Nòÿé+ÿÿÿH=Ú èNòÿ¸ÿÿÿÿéZþÿÿH=â èýMòÿ‹½ ÿÿÿè’Kòÿ‹½$ÿÿÿè‡Kòÿ¸ÿÿÿÿé.þÿÿH=½# èÑMòÿ‹½(ÿÿÿèfKòÿ‹½,ÿÿÿè[Kòÿë¼H=· èMòÿëÚH‹=ÔË A¸Û 1ÀH %¨ Hö ¾ èLòÿë±è Mòÿff. „ fó úUH‰åATE1äSH‰ûHƒì‹¿œ dH‹%( H‰Eè1À…ÿ"H‹EèdH+%( uQHƒÄD‰à[A\]à € Huçº ÆEç èŽbòÿA‰Ä…Àx‹»œ èœJòÿë¸f. „ H= èäLòÿëÛè}Lòÿff. „ fó úUH‰åATI‰ÔSH‰ûHƒìH‹?dH‹%( H‰Eè1Àƒ{ty‹öG:„§ ·FHNHƒèHÁèƒú „£ Hc“ˆ H9ÐŒ H)ÐH‹ÁH…ÒtAH¸ëƒµ€F†ÈaH¯ÂHÁè8H‹DÃ`H…ÀuéÙ H‹ H…À„Ì H;PuîH‹xH…ÿ„¹ L‰âèù€ …Àu €=F € uLH‹UèdH+%( …› HƒÄ[A\]Ãú uÊ·FHNHƒèHÁèHc“„ H9Â}gH‹Ñé_ÿÿÿf D I‹L$ H…ÉtªHºëƒµ€F†ÈaH¯ÑHÁê8H‹TÓ`H…ÒuëŒ „ H‹H…Ò„xÿÿÿH;JuîH‹R,I‰”$Œ éaÿÿÿ D ¸òÿÿÿéRÿÿÿèùJòÿf „ ó úUH‰øI‰ÐH‰åHƒìH‹?dH‹%( H‰Uø1Òƒxtx‹öG:„Š ·VLNHƒêHÁêƒù „† Hcˆˆ H9ÊŒ‘ H)ÊI‹ÑH…Òt<H¹ëƒµ€F†ÈaH¯ÊHÁé8H‹DÈ`H…Àuëg € H‹ H…ÀtXH;PuòH‹xH…ÿtIH‹EødH+%( uPÉL‰Âéaˆ ƒù uâ·VLNHƒêHÁêHcˆ„ H9Ñ}I‹Éé|ÿÿÿf D H‹EødH+%( uɸòÿÿÿÃèåIòÿ D ó úUH‰åAWAVI‰þAUI‰Õº€ ATI‰ÌS‰óHµ@ÿÿÿ‰ßHì¨ dH‹%( H‰EÈ1ÀèX I‰Çƒû tSƒû„Ú ƒûtEL‰ùH@î L‰æL‰ï1ÀèþG H‹EÈdH+%( …$ HĨ 1À[A\A]A^A_]à € L‰ùH> L‰æL‰ï1Àè¹G ‰Ãèbë HcûL‰æH¦ H)þA‰ÆLï1Àè•G ÃAƒþ¡ HcûL‰æHl 1ÀH)þLïèoG L‰æD‰ñHŠ Ã1ÀHcÛH)ÞI| èNG éKÿÿÿf „ Hµ<ÿÿÿH= I‹ è4ô …Àˆ ÿÿÿHc…<ÿÿÿL‹K I‰ÀI9Á‚öþÿÿL‰ùH¹ L‰æL‰ï1ÀèôF éñþÿÿ € HcûL‰æH› 1ÀH)þLïèÎF Ãé>ÿÿÿè2Hòÿfó úUH‰åAWI‰ÿAVAUI‰Õº€ ATI‰ÌS‰óHµ@ÿÿÿ‰ßHì¨ dH‹%( H‰EÈ1Àè¨ÿ I‰ÆI‹G8ƒût?L‰ñHšì L‰æL‰ï1ÀèXF H‹EÈdH+%( …¦ HĨ 1À[A\A]A^A_]ÃHÁè Hµ<ÿÿÿH=n I‰Çè ó L‰ñE‰ùL‰æD‹…<ÿÿÿH7 L‰ï1ÀèõE ‹<ÿÿÿ‰ÃD9ù~(HcûL‰æHË 1ÀH)þLïèÎE éqÿÿÿf „ HcøL‰æDù1ÀH)þHK Lïè£E Ãë·è Gòÿf. „ ó úUH‰åAWAVAUATSHƒì8H‹ dH‹%( H‰EÈ1ÀHE°fHnÀH‰E¨flÀ)E°H9ó„† L‹;I‰ýI‰öH9ßuëv I‹M9ýtJL‰ûI‰ÇH‰ßè"” L‰÷I‰Äè” I9ÄuÚH‹CH‹ H‹U¨H‰AH‰H‹E¸H‰]¸H‰H‰CH‰I‹M9ýu¶H‹E°H;E¨tI‹U H‹M¸L‰hI‰E H‰H‰JH‹EÈdH+%( uHƒÄ8[A\A]A^A_]ÃèFòÿfó úUH‰åHƒìL‹dH‹%( H‰Eø1ÀL9Çt!L‰Àë „ H‹ H9Çt €¸î tïI‰ÀH‹EødH+%( uÉL‰ÀÃè³Eòÿ ó úUH‰åHƒìdH‹%( H‰Eø1À€¾î u'H‹H9Çt @ H9Æt+Æ€î H‹ H9ÇuìƆî H‹EødH+%( uÉà @ H‹H9ÇuÈëÚèAEòÿó úUH‰åATI‰üHƒì(dH‹%( H‰EèH‹H9Çt H‰Âë D H‹I9Ôt €ºî tïH‰Ðƒxt^@¶öL‰çè*ÁÿÿH…Àt5€¸î u,I‹$I9Ôt H9Ðt[Æ‚î H‹I9ÔuìÆ€î D H‹UèdH+%( u;L‹eøÉà Hƒx u›@„ötÜH‰ÆL‰çH‰EØèÅN H‹EØëÇ € H‹I9Ôu˜ëªèaDòÿó úUH‰åAUATSHƒìL‹'dH‹%( H‰EØ1ÀL9çt+H‰ûI‰õfIƒ¼$ tL‰îL‰çèú: „Àu M‹$$L9ãuÝE1äH‹EØdH+%( uHƒÄL‰à[A\A]]ÃèèCòÿ „ ó úUH‰åAUATSHƒì‹—˜ dH‹%( H‰EØ1ÀH‹‡° H…Àt~H‰ûA‰ôƒú„ ‡‰ …Ò„ñ ƒþu\LJ˜ ‹W0…Ò~KE1äE1íë H‹ƒ° B‹| …ÿx1Àº ¾ $@èï=òÿ…Àu‹S0AƒÅIÄØ A9Õ|È „ H‹EØdH+%( … HƒÄ[A\A]]Ãfƒú…§ ƒþuÒLJ˜ ‹W0…Ò~ÁE1äE1íëf „ H‹ƒ° B‹| …ÿx1Ò1À¾ $@èb=òÿ…ÀuŽ‹S0AƒÅIÄØ D9êËévÿÿÿf D ƒþ…gÿÿÿLJ˜ éXÿÿÿ „ ƒþ…GÿÿÿLJ˜ é8ÿÿÿ „ ‹rõ …ÀtD‰£˜ éÿÿÿf. „ H‹ ÉÀ º ¾ H=Á èsZòÿÇ1õ ëÁèBòÿfó úUH‰åAWAVAUATSHƒì(‰u°L‹‡° ‰U´dH‹%( H‰EÈ1À@„öLD‡¨ M…Àt?Hc]´H[HÀI ÀH‹EÈdH+%( …Û HƒÄ(H‰Ø[A\A]A^A_]Ãf. „ HcG0I‰ýD¶u°L‰E¸H@H<ÀHÁçèh H‰ÃH…Àt¨A‹U0…Ò~=L‹E¸I‰ÄE1ÿë L‹E¸IÄØ H δÿÿD‰òL‰ÆL‰çL‰e¸AƒÇè%Q E;}0|Ò€}° t<A‹…˜ I‰° I‰Ø…À…4ÿÿÿ¾ L‰ïH‰]¸èýÿÿL‹E¸éÿÿÿf „ I‰¨ I‰ØéÿÿÿèÌ@òÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹H9Çuë D H‹ H9Çtö@8 uò1Àë f D ¸ H‹UødH+%( uÉÃèe@òÿ D ó úUH‰åATI‰üSHƒìdH‹%( H‰Eè1Àè J …Àt H‹EèdH+%( u$HƒÄ[A\]Ãf D I‹ $L‰çè›I ƃð ëÍèþ?òÿff. „ ó úUH‰åAWAVI‰þH‰÷AUI‰õATSHƒì(ˆU¾dH‹%( H‰EÈ1ÀèK ‹5¹ó ¿ HW H‹ˆ D‹€à I‰Ç1Àè¼ I‹ I9ÞtiA¼ ë@H‰ßèH „Àt+¶E¾D àˆE¿t H‰ßè" D¶e¿L‰þH‰ß耎 ƃó H‹I9Þt!L‰þI9Ýu¹L‰ïè A‰Ä„ÀtáE1äëÊ D Aƒ¿à u ALJà H‹EÈdH+%( uHƒÄ(L‰ø[A\A]A^A_]Ãèå>òÿ D ó úUH‰åAWI‰×AVAUI‰õATI‰üSH‰ËHƒì(dH‹%( H‰EÈ1ÀÆ €?fHÇEÀ „¤ º H5[ L‰çèÈ<òÿA‰Æ…À… A¶D$I|$„À„š <,„’ èí6òÿI‰ÄH…À„– ¾, H‰Çè”DòÿH…À„û Æ ¾ L‰çH‰E¸1Àè•ZòÿH‹M¸…Àˆ €y A‰E Æ…è L‰çè`:òÿé €d…RÿÿÿD¶wAƒî:…CÿÿÿHOH]À1ÒH‰ÏH‰ÞH‰M¸èÆMòÿH‹M¸A‰E L‹mÀL9é„á ¾, L‰çèôCòÿH…Àt3I9Å…Æ IƒÅ1ÒH‰ÞL‰ïè…MòÿA‰H‹EÀI9Å„¥ €8 …œ H‹EÈdH+%( …™ HƒÄ(D‰ð[A\A]A^A_]à € 1À¾ L‰çè¡Yòÿ…Àx-A‰E ÆéÿÿÿLi1À¾ L‰ïè}Yòÿ…ÀxDA‰éùþÿÿL‰á‹5ûð Hð 1ÿ1Àè×¹ è2RòÿD‹0A÷ÞéÏþÿÿ € A¾êÿÿÿéYÿÿÿL‰éëÃè»<òÿA¾ôÿÿÿéDÿÿÿó úUH‰åATHƒìdH‹%( H‰Eè1À€: u H‹EèdH+%( u;L‹eøÉÃf „ Æ A‰ôèe:òÿE…äxÒH‹EèdH+%( u D‰çL‹eøÉéD:òÿè?<òÿff. „ @ ó úUfnÆfnÊfbÁH‰åSHƒì(dH‹%( H‰Eè1ÀƒþÿtK1ÒA¸ ¹ H‰ûfÖEØè¡7 ó~EØ…À‰ƒ˜ x=fÖƒ 1ÀH‹UèdH+%( uKH‹]øÉà ‹5¶ï Hc ¿ 葸 1ÀëÍǃ˜ ÿÿÿÿ‹5‘ï 1ÿ1ÀHb èm¸ ¸ÿÿÿÿë¦èq;òÿó úUH‰åHƒìdH‹%( H‰Eø‹‡˜ ÷ÐÁè H‹UødH+%( uÉÃè6;òÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀHc‡˜ …Àx%H‹WP¹ÿÿÿÿH‰ ÂH‹¾î LJ˜ ÿÿÿÿH‰‡ H‹EødH+%( uÉ1ÀÃèÍ:òÿff. „ fó úUH‰åATE1äSH‰ûHƒì‹¿” dH‹%( H‰Eè1Àƒÿÿtº H5ß$ è`PòÿA‰Äƒøÿt H‹EèdH+%( u/HƒÄD‰à[A\]à D ‹‹” ‹5Pî 1ÿ1ÀHA è,· ëÂè5:òÿ D ó úUH‰åAWAVAUE1íATSHƒìxdH‹%( H‰EÈ1ÀHc‡˜ …Àx>H‹WPH‰ûL<ÂA·Gf…Àt)¨u]¨tI¸ÿÿÿÿI‰H‹ší ǃ˜ ÿÿÿÿH‰ƒ H‹EÈdH+%( … HƒÄxD‰è[A\A]A^A_]à 1ÀfA‰GëÏ € Ç fïÀI‰ôE1öH…{ÿÿÿ)E€H‰…hÿÿÿ)E)E )E°‹» H‹µhÿÿÿº èSFòÿA‰Å…ÀŽ¸ ¶…{ÿÿÿ< „Ê „À„ BˆD5€IVIƒþ>…! ‹5 í HM€1ÀL—} HÈ ¿ A½? èÔµ }€enab„‡ }€disa„ H¸snapshotH9E€„> }€evli„W }€stop„! }€pingu}AÇ$ ësf „ ƒøÿu èÆMòÿ‹ ƒø„{ ƒø …‚ E1íIƒþ?„Gÿÿÿ€½{ÿÿÿ ‹5Lì HM€H L ï H ¿ LEÀ1Àèµ M…ö…æ E…í~oE‹4$Aƒþ„ã ‡… AƒþwOE…ö„ Aƒþ…T ¶E†HU†„À…T 1öH‰ßèÆÿÿHýò ‹5Áë 1ÿ1À褴 E‹4$E1íë\ Aƒþu3AöG„ÿýÿÿHcƒ˜ …ÀˆÈýÿÿH‹SPL<Âéšýÿÿ AFúƒøv/‹5më D‰ñ¿ 1ÀH‚ èC´ E‹4$AFýƒøv¤E…ötŸ‹»” ƒÿÿt“º H5ƒ! èMòÿƒøÿ…yÿÿÿ‹‹” ‹5ë 1ÿ1ÀHý èï³ éXÿÿÿf. „ L‰òI‰Öé‹ýÿÿ D ‹‹ ‹5Øê 1ÿ1ÀHñü è´³ é`þÿÿ € f}„bl…âýÿÿ€}†e…ØýÿÿAÇ$ éþÿÿ D ¶E‡HU‡„À„G < „U ‹5vê 1ÿ1ÀA½ÿÿÿÿHg èL³ E‹4$éÿÿÿ f}„le…mýÿÿAÇ$ é!þÿÿ € E‰õéDýÿÿ „ ¶E†Æ…ÿÿÿ Ç…{ÿÿÿ „ÀtW< u‹¶E‡ƒø-…~ÿÿÿ€}ˆv„” ƒø-…kÿÿÿ€}ˆg„— ƒø-…Xÿÿÿ€}ˆF…Nÿÿÿ€}‰ …DÿÿÿÆ…{ÿÿÿ D L‹+L9ë„ôýÿÿ @ H‹)´ H‹µhÿÿÿL‰ï蚆 M‹m L9ëuáéÈýÿÿ @ AÇ$ ‹5né ¿ 1ÀHU èG² é<ýÿÿf}„st…üÿÿAÇ$ é#ýÿÿ1öH‰ßèßÅÿÿHQð é`ýÿÿL‹+HJL9ët7 € Iƒ½ t H‰ÎL‰ïH‰hÿÿÿèÔ+ H‹hÿÿÿ„Àu+M‹m L9ëuЋ5Þè 1ÿ1ÀE1íH û è·± E‹4$éoýÿÿAƒþuJ1ÒH‰ÎH‰ß蛾ÿÿL~| I‹ ‹5›è 1ÿ1ÀH© E1íèt± E‹4$é,ýÿÿAÇ$ éXüÿÿ1ÒH‰ÎH‰ßè¹ÿÿLž ë´€}‰ …bþÿÿÆ…|ÿÿÿé’þÿÿ€}‰ …_þÿÿÆ…}ÿÿÿé|þÿÿè'4òÿ € ó úUH‰åAWAVAUATSHƒìhH‰}H‰u˜dH‹%( H‰EÈ1À…Ét0E1ÀH‹EÈdH+%( …* HƒÄhD‰À[A\A]A^A_]à „ H‰ÓLuÀº L‰öH‰ßèÉDòÿH‹UÀ€: …4 HHº €H9ч" H‹}˜‰G4H…ÀuŽf D €; „W 1ÀLm¼Le¸H‰]¨I‰ßH‰ÃH5˜ L‰èM‰åI‰Äë f „ L‰Ó1ÀM‰ðL‰áL‰êL‰ÿèê,òÿƒø… ‹E¸9E¼Žý HcEÀ…Àˆ1 IÇLSH5< A€? uµL‰à¿( H‰xÿÿÿM‰ìH‹]¨I‰ÅL‰U¨ègY L‹U¨H…ÀH‰Eˆ„ L‰×¾ L‰U¨èaCòÿH‹}ˆH‰E H‰GH…À„ñ €; „C L‹U¨¸ M‰ðE1ÿM‰îH5¾ M‰åI‰ÜL‰U€‰Ãë @ I‰Ç1ÀL‰ñL‰êL‰çL‰E¨è,òÿƒø…ø ‹U¸fnM¼fnÂfbÁ9U¼Žß H‹M HcEÀfBÖù…ÀˆÉ „ÛL‹E¨u B9Tùü¶ IÄH5= IG1ÛA€<$ u‡L‹U€L9½xÿÿÿ…Ž H‹]ˆ¾ ¿ L‰Sè§Fòÿ‰C‰Æƒøÿ„¬ H‹}A¸ ¹ 1Òè[- A‰ÀH‹EˆD‰@ E…Àˆ¿ H‹}H‰8H‰‡ H‹@H‹}˜‹ ‰G4éýÿÿ € H‹E˜Ç@4 éàýÿÿ „ A¸êÿÿÿH‹EˆD‰E¨HxèðW D‹E¨H‹}ˆD‰E¨èˆ-òÿD‹E¨é2ýÿÿ € A¸êÿÿÿé ýÿÿèXFòÿ‹8A‰øA÷ØD‰E¨è—>òÿ‹5õä H9ÿ 1ÿH‰Á1ÀèÎ D‹E¨ëŽA‰Àéãüÿÿ‹xD‰E¨èÄ.òÿD‹E¨éqÿÿÿA¸ôÿÿÿéÃüÿÿè«0òÿA¸ôÿÿÿékÿÿÿó úUH‰åATE1äHƒì8dH‹%( H‰Eè1ÀH…ÿthH‹WfïÀ‹B+HÇG HcЉÁ)EÀ‹HiÒÓMbÁù HÁú&)Ê1ÉHcòiÒè fHnÆ1ö)ÐHUÀH˜HiÀ@B fHnÈflÁ)EÐèwBòÿ…ÀxH‹EèdH+%( u9D‰àL‹eøÉà èCEòÿ‹8A‰üè‰=òÿ‹5çã 1ÿA÷ÜH‰ÁH>þ 1À转 ë¸èÆ/òÿf D ó úUH‰åATSHƒì0dH‹%( H‰Eè1ÀH…ÿt!H‰ûH‹?1ÉHcS H‹GPHзPf‰Hƒâu,E1äH‹EèdH+%( … HƒÄ0D‰à[A\]Ãf. „ L‹c ¾ AöÄ„å èè¿ÿÿ‹56ã 1ÿ1ÀHPê è¬ H‹CL‰âHÑêHHÿH9цë IƒÄL‰âHÑêH9Âs€H‹SfïÀ‹{B‹¢B+D¢üL‰c E1äHcЉÁ)EÀHiÒÓMbÁù HÁú&)Ê1ÉHcòiÒè fHnÆ1ö)ÐHUÀH˜HiÀ@B fHnÈflÁ)EÐèõ@òÿ…À‰ÿÿÿèØCòÿ‹8A‰üè <òÿ‹5|â 1ÿA÷ÜH‰ÁHÓü 1ÀèR« éäþÿÿ D 裼ÿÿ‹5Qâ 1ÿ1ÀH|é IƒÄè)« L‰âH‹CHÑêH9ƒªþÿÿé%ÿÿÿfïÀ‹{1É1ö)EÀHUÀfïÀ)EÐè`@òÿ…Àx A¼ éxþÿÿè;Còÿ‹8è„;òÿ‹5âá HAü 1ÿH‰Á1À軪 ëÍèÄ-òÿ @ ó úUH‰åATHƒìdH‹%( H‰Eè1ÀH…ÿt6I‰üH‹?H…ÿt+HƒÇèAT H‹EèdH+%( u(L‰çL‹eøÉé%T f D H‹EèdH+%( uL‹eøÉÃèN-òÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹H9Çuë- D H‹ H9Çt 9°è uðH‹UødH+%( u Éà € 1Àëäèç,òÿ € ó úUH‰åAWAVAUATSHƒì(H‰U¸L‹7dH‹%( H‰EÈ1ÀL9÷„õ H‰ûI‰õL=gmv E1äë\f. „ L‰÷èø" H‰Çè/òÿE…ätSHƒÀI9ÅvjL‰÷èÚ" H sH I‰ÀIcüL‰îL‰ú1ÀH)þH}¸èÙ* AÄM‹6L9ót[Aƒ~u§Iƒ~ u ëèf D HƒÀI9Åv_L‰÷è‡" H ¬p I‰Àë« H H IcüL‰îHzú 1ÀH)þH}¸èv* AÄH‹EÈdH+%( u"HƒÄ(D‰à[A\A]A^A_]ÃfH Up ë¶E1äëÏè+òÿff. „ fó úUH‰åAWAVAUATSHƒìL‹/dH‹%( H‰EÈ1ÀL9 I‰þL=òù ë @ M‹m M9îtoL‰ïèßx I‰ÄI9ÅtçH‹¸ H…ÿtÛL‰þè0òÿH…ÀtÎL‰ã I9œ$ð t¾L9£Ø uµH‰ÞH‰ßèZy ǃà H‹H…ÛuÐM‹m M9îu˜ € H‹EÈdH+%( uHƒÄ[A\A]A^A_]ÃèÅ*òÿ D ó úUH‰åAWAVAUATSHì¸ H‰µ(ÿÿÿdH‹%( H‰EÈ1ÀH…ö„ I‰ýH‰÷è-î I‰ÄH…À„j I‹] I9Ý„5 L‰8ÿÿÿLµ@ÿÿÿëL D L‹@0L‰ÇL‰æL‰…0ÿÿÿèå÷ L‰æH‰ÇI‰Çèñò L‹…0ÿÿÿ„ÀtAL‰ÿè{è H‹H98ÿÿÿ„Ù H‰ßè I‰ÅH…Àti€x u£èÎî I‰Àëf „ L‰Çº€ L‰öè`ê H‰ßè8 M‹E HƒìH‹(ÿÿÿM‰ñ1ÿP‹5±Ý Hð 1Àè¦ XZéwÿÿÿ „ èkî L‰æH‰ÇH‰…0ÿÿÿè$÷ L‰æH‰ÇI‰Çè0ò L‹…0ÿÿÿ„À…;ÿÿÿL‰Çº€ L‰öèÜé H‰ßè´ Lkç étÿÿÿ „ H‹EÈdH+%( u7HeØL‰ç[A\A]A^A_]émç H‹EÈdH+%( uHeØ[A\A]A^A_]Ãèå(òÿ D ó úUH‰åAWAVI‰þAUATSHƒì(dH‹%( H‰EÈ1À¸: f‰EÆè[ ƒø„¢ I‹ L= Ý I9ÞuéŽ f D H‹I9Þ„| H‰ßè´u „ÀtèL‹£ ¾/ L‰çè¬.òÿH…ÀuϾ: L‰çèš.òÿI‰ÅH…À„~ Æ L‹£ H‹‹ 1ÀH}¸M‰àMML‰ú¾ èó8òÿ…Àu/AÆE :H‹I9Þu†fH‹EÈdH+%( u:HƒÄ([A\A]A^A_]ÃfH‹» è4$òÿH‹E¸H‰ƒ é<ÿÿÿ @ LmÆéƒÿÿÿè²'òÿfó úUH‰åAWAVAUATSH‰û¿ Hƒì(dH‹%( H‰EÈ1Àè 1òÿÆE» ‹ƒˆ …À•ÀE»„÷ ‹C0…ÀŽÌ ÇE¼ E1ÿE1íë!f. „ ƒE¼IÇØ ‹E¼9C0Ž‰ L‹£¨ MüL‰çèÝ= …ÀuÓëH‹° L‰÷ÿÒL‰çA½ è : L‰çè(@ I‰ÆH…Àt6L‰öH‰ßè{¾ÿÿH…Àt H‹ H…Òuº‹5ÈÚ H…í 1ÿ1À褣 ë®fL‰çè§= écÿÿÿ E„í… ÿÿÿ€}» „ÿÿÿH‹EÈdH+%( u.HƒÄ(1À[A\A]A^A_]þè H‰ßè@¼ÿÿ‹S0…ÒüþÿÿéØþÿÿèK&òÿff. „ ó úUH‰åAVI‰þAUI‰ÕATI‰ôSH‰ËHƒìdH‹%( H‰EØ1ÀöF*tLA‹vL‰çè@ H‰ÆH…ÀtTL‰¨ L‰÷H‰˜ è"žÿÿ1ÀH‹UØdH+%( u4HƒÄ[A\A]A^]à @ ‹5¾Ù H³ì 1ÿ蜢 A€L$*똸ÿÿÿÿë½è˜%òÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹H9Çt+ € H8 @ Ç@@ H‰° H‰ H‹ H9ÇuÜH‹EødH+%( uÉÃè.%òÿff. „ ó úUH‰åAUATSHƒìdH‹%( H‰EØ1ÀH…ÿ„ä I‰üèÃÿÿ…Àu=Aƒ|$cI‹ $I9ÜuéÍ D H‹I9Ü„¼ I‹T$(I‹t$H‰ßèBW …ÀyÞL‰çèFÐÿÿ¸ÿÿÿÿH‹UØdH+%( …Ç HƒÄ[A\A]]à è+ª I‹ $D¶èI9Ütf D H‰ßD‰îè- H‹I9ÜuíL‰çèÍ›ÿÿéeÿÿÿ „ 1öI¼$€ L‰áAÇ„$ˆ Hpüÿÿèk=òÿ…À…eÿÿÿ1Àékÿÿÿ @ ¾ÿÿÿÿL‰çè[Áÿÿ…À…EÿÿÿI‹ $I9Üuë¨ „ H‹I9Üt˜H‰ßèÐ4 …ÀtìéÿÿÿèÂ#òÿfó úUH‰åATHƒìdH‹%( H‰Eè1ÀH…ÿt>LJˆ I‰ü1öH‹¿€ ès$òÿH‹EèdH+%( u)L‰çL‹eøÉéÏÿÿ € H‹EèdH+%( uL‹eøÉÃèF#òÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè #òÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃèÏ"òÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉH‰ñI‰Ð¾ H ñ 1Àél!òÿèw"òÿ € UH‰åAWAVAUATSHì Hƒ $ Hƒì8dH‹%( H‰EÈ1Àè/» H‰Çè'*òÿH…À„& I‰Ä». LÀïÿÿL5¾ð L=Âð L‰çè*òÿH…À„ï €xué¶PL@9ÓuA€x tÖ¶@9ÃuA¶@9Ãu A€x t¾f D L‰…¨ïÿÿ謺 L‰ò¾ L‰ïL‹…¨ïÿÿH‰Á1Àè0 H•¸ïÿÿHµ°ïÿÿL‰ïè…Æ …À…rÿÿÿL‹…°ïÿÿº L‰ÿL‰ÆL‰… ïÿÿè¤ òÿH‹½ ïÿÿ‰…¨ïÿÿè² òÿ‹…¨ïÿÿ…À…4ÿÿÿA½ L‰çèv(òÿH‹EÈdH+%( u$HÄ8 D‰è[A\A]A^A_]ÃfE1íëÍ E1íëÍèþ òÿff. „ UH‰åAWAVI‰öAUI‰ÕATI‰üSHƒìdH‹%( H‰EÈ1À¶G8¨pug‹O8÷Á € … 1Ò1ÛE1ÿA¶D$:¨…» Àèƒà8Є- E…ÿt McÿCÆD>ÿ:H‹EÈdH+%( … HƒÄ[A\A]A^A_]à D ¨ „€ ¨…( ¿ » L=J7v L‰î¹u L‰ú1ÀH)þL÷è¯ ÃA¶D$8Hcû¨@„ A‹L$8÷Á € … A¶D$:º A¿ ¨„Gÿÿÿf¨…KÿÿÿE…ÿuD{D‰ûHcÛL‰î¹G 1ÀH)ÞI< HÄ6v è< éÿÿÿ € ¿ » ÁéL‰îH 6v 1ÀH)þƒáL÷A¿ L,î èü º Ãé·þÿÿE…ÿuƒÃA‰ßHcûL‰î¹H 1ÀH)þHQ6v L÷èÆ ÃA¶D$:éIÿÿÿf „ ¿ » L="6v ¨@u{L‰î¹h L‰ú1ÀH)þL÷èƒ A‹L$8Ã÷Á € „åþÿÿHcûéBÿÿÿ „ HrÿI~¹k 1ÀL=Í5v L‰úèB XA¶D$8Hcû¨„gþÿÿé‚þÿÿf „ A‹L$8÷Á € uº 1ÛE1ÿéËýÿÿ @ ¿ éÐþÿÿèa òÿó úUWÿH‰åHƒìdH‹%( H‰Eø1Àƒúw ‰ÿH¤˜| H‹øH‹UødH+%( uÉÃè òÿf. „ ó úUH5bæ H‰åATI‰üHƒìdH‹%( H‰Eè1Àè¤-òÿ…ÀtHH5˜ì L‰çè‘-òÿ…Àt=H5ì L‰çè~-òÿA‰À1ÀE…Àt4H‹UèdH+%( u,L‹eøÉà € ¸ ëݸ ëÕf „ ¸ ëÅèt òÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃè? òÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿtH9=y w2H‰=p H…ötH‰5l 1ÀH…ÒtH‰f H‹UødH+%( u ÉøêÿÿÿëèèÉ òÿf „ ó úUçÏ 1É1ÒH‰åHƒìdH‹%( H‰Eø1À H‰øHÓèƒÁƒàƒù@uíÕ H‹UødH+%( uÉÃèh òÿ „ ó úUH‰åHƒìH‹W(dH‹%( H‰Eø1À÷ uyöÂ@t}H‰ÑH‰ÐƒáƒàHƒùH‰ÑƒØÿƒáHƒùH‰ÑƒØÿƒáHƒùH‰ÑƒØÿဠHƒùöƒÆHƒùɃÁ€æEÎfnÀfnÉfbÁfÖ‡ H‹EødH+%( uÉÃ1À¹ ëѸÿÿÿÿ¹ÿÿÿÿëÅè¦òÿf D UH‰åATSH‰ûHƒìdH‹%( H‰Eè1À€=¾Î tHgXÿÿ÷ÿ€=¬Î tHƒc0ï€=Î t L‹c(A÷Ä @ „ A÷Ä …í €=kÎ tÇCl €=ZÎ t €c;ýÇCl €=EÎ tHƒ£X ÷€=3Î t€c:H‹ƒh H…Àt €¸¸ uv€=Î tHcXÿ?ÿÿ€=Î töC8uf€=øÍ t€c;߀=ìÍ t€c;¿€=áÍ tHcXÿÿýÿ€=ÄÍ t€c:ûH‹EèdH+%( uxHƒÄ[A\]Ãf D €c:çë„f. „ Hƒc0óë“f „ Aäÿÿÿþƒ« H‰ßL‰c(èÖýÿÿéôþÿÿIÌ @ ƒƒ H‰ßL‰c(è¶ýÿÿA÷Ä „Ìþÿÿë·èòÿfUH‰åAWAVE1öAUI‰ÕATI‰ôSH‰ûHƒì(H‹· dH‹%( H‰EÈ1ÀH…ötH=–è E1öèy)òÿ…ÀA”ÆH‹ƒð H=UÉ H…ÀtH‹¸` HBÉ H…ÿHDøèaÿÿI‰ÇH‹C(¨ „o A·UA€|$\ f‰S|t€K:@A€|$] t€K: A‹Uƒú„ ƒútdE…öu=H‹EÈdH+%( …ó HƒÄ([A\A]A^A_]à D ‹5Í HÛá 1ÿ1Àèò• ‹5 Í H â 1ÿ1ÀèÜ• €K:@ë§f D E…öuÃL‹s(A÷Æ „J A÷Æ „ Iƒ¼$ˆ „Î L‰ÿA¼ è L‰ÿM‰æH‰E¸èÑ H‹U¸‰ÁIÓæI«Öè_S L9ð„– L‰ÿèn L‰ÿI‰Æè£ ‹5aÌ HNà 1ÿ‰Á1ÀIÓäM«ôL c`è0• ëgf D Iƒ|$x upHaß öC8ujöÄ„º HÇCXÈ éÉþÿÿ D HƒÈ ƒƒ H‰ßH‰C(H‰E¸èûÿÿH‹E¸émþÿÿ @ è»R H C`A‹E€K:@‰Chéˆþÿÿ € Haß ‹5·Ë 1ÿ1Àèš” A‹UéXþÿÿIÎ ƒƒ H‰ßL‰s(è&ûÿÿéÄþÿÿIÎ ƒƒ H‰ßL‰s(èûÿÿé—þÿÿ€Ìƒƒ H‰ßH‰C(èêúÿÿA‹UHÇCXÈ éðýÿÿè4òÿ @ ó úUA‰ðH‰åHƒìH‹w(dH‹%( H‰Uø1ÒD‰ÂH…ÖtH‹EødH+%( …¸ ÉË H ÖH‰øH‰w(y÷Æ … @öÆ@„€ H‰ñH‰òƒáƒâHƒùH‰ñƒÚÿƒáHƒùH‰ñƒÚÿƒáHƒùH‰ñƒÚÿဠHƒùEÀAƒÀHƒùɃÁ÷Æ AEÈfnÂfnɉ¸ fbÁfÖ€ éNÿÿÿ @ 1Ò¹ ëÔºÿÿÿÿ¹ÿÿÿÿëÈè6òÿf D ó úUH‰åHƒìdH‹%( H‰UøH‹W(…Öu H‹EødH+%( …Á ÉÃf. „ ‹ ÷ÖH‰øH!ÖH‰w(yø÷Æ … @öÆ@„~ H‰ñH‰òƒáƒâHƒùH‰ñƒÚÿƒáHƒùH‰ñƒÚÿƒáHƒùH‰ñƒÚÿဠHƒùEÀAƒÀHƒùɃÁ÷Æ AEÈfnÂfnɉ¸ fbÁfÖ€ éCÿÿÿf1Ò¹ ëÖºÿÿÿÿ¹ÿÿÿÿëÊè6òÿf D ó úUH‰åATSH‰ûHƒìL‹g(dH‹%( H‰Eè1ÀL‰àƒà@@„öt0H…ÀuKA÷Ä t_HƒK0H‹EèdH+%( ugHƒÄ[A\]à D H…ÀuÙIƒÌ@ƒ‡ L‰g(èWøÿÿëà D Aƒä¿ƒ¯ L‰g(è<øÿÿA÷Ä u¡IÌ ƒƒ H‰ßL‰c(èøÿÿë…èròÿfó úUH‰åHƒìH‹· dH‹%( H‰Eø1ÀH…ötH=ã èý#òÿ…À”ÀH‹UødH+%( uÉÃè"òÿfó úUH‰åAUA‰ÕATI‰ôSH‰ûHƒìdH‹%( H‰EØ1Àè ë E…íH=„X ”ƒî èl òÿH‰ßHǃ@ ÿÿÿÿH‰ƒP H‹øÅ Hǃð H‰ƒH Hƒ H‰ƒ H‰ƒ˜ Hƒ( Hǃˆ fHnÈHƒ8 fHnÀflÉǃ€ ÿÿÿÿflÀ‹( ƒ8 ÿÈ÷~ I‹t$1Ò1ÉæÏ H‰ðHÓèƒÁƒàƒù@uíÁâH‰ß‰“ è¼öÿÿƃñ fïÀHǃ Hǃø ƃz ƃ~ ƒ H‹EØdH+%( u HƒÄ[A\A]]ÃèÇòÿ € ó úUH‰åAUA‰õATSH‰ûHƒìH‹=÷~ dH‹%( H‰EØ1Àè"9 I‰ÄH…ÀtD‰êH‰ÞH‰ÇèXþÿÿAƒ|$t H‹EØdH+%( u{HƒÄL‰à[A\A]]à I‹D$Hƒø u Hƒ{ uÎfo¶Ï AD$ ë¾f D H…Àu2I‹¼$P èvòÿH=z èš òÿI‰„$P H‹ÓÅ I‰„$H ëHƒøtÈévÿÿÿèáòÿó úUH‰åAVAUATSHƒìH‹ dH‹%( H‰EØ1ÀH9Þ„’ I‰ýI‰öë0f. „ I‹EfInÅM‰efHnØflÃA$L‰ H‹L9ótZ¿( èð#òÿI‰ÄH…Àtfóo óoSPH‹C A€|$ I‰D$ t§H‹{èÎ òÿI‰D$H…Àu”L‰çèŒ òÿ¸ôÿÿÿë D 1ÀH‹UØdH+%( uHƒÄ[A\A]A^]øôÿÿÿëÝèöòÿf D ó úUH‰åAWAVI‰öAUI‰ýATIÇÄôÿÿÿSHì¨ ‰•<ÿÿÿH‹=.õ~ dH‹%( H‰EÈ1Àè>7 H…À„¨ I‰ÄH@ÿÿÿ1ÀM‰ð¹ H‰ßM¼$ ¾ óH«Hà L‰éL‰ÿÇ…@ÿÿÿ HÇ…Xÿÿÿ„ è3!òÿ…ÀxL‰öL‰ïè´ I‰„$0 H= ðÿÿ‡€ H‰ßè¨ I‹„$0 H‰ÞL‰ç‹•<ÿÿÿHc@HÇ…Pÿÿÿ H‰…HÿÿÿèÙûÿÿH‹EÈdH+%( u?HĨ L‰à[A\A]A^A_]à D HÇÃôÿÿÿL‰ÿèx6 L‰çI‰Üè òÿë» @ HcØëâè¦òÿf D ó úUH‰åAUATSHƒìL‹-¨Â dH‹%( H‰EØ1ÀM…ítdH‰þI‰üL‰ïè6òÿH‰Ã1ÀH…Ût I9Ýt'€{ÿ,t!H‹UØdH+%( u6HƒÄ[A\A]]à € L‰çè8òÿH˜¶€ú,”À„Ҕ Ðë 1Àë»èòÿ € ó úUI‰øH ÖÝ H‰÷H‰ÖH‰åHƒìdH‹%( H‰EøI‹@Hƒø wHÖˆ| H‹ ÂH Ý H…ÉHDÈH‹EødH+%( uÉHb³ 1Àé& è‘òÿUH‰åAVAUATSH‰ûHì ‹OdH‹%( H‰EØ1Àƒù‡# Hii HcŠHÐ>ÿà € H‹OL¥PÿÿÿHiÝ 1À¾€ L‰çè· H˜º€ H‰ßH)ÂI4è!íÿÿL‰çè™òÿH‰ƒ H…À„/ H‹UØdH+%( … HÄ [A\A]A^]Ãf D H‹OHD‹wD¾€ 1ÀL¥PÿÿÿH Ý L‰çè; A‰ÅAöÆ…^ AöÆ…, Aƒæ…ú Mcíº€ H‰ßL)êK4,èƒìÿÿé]ÿÿÿf D L¥Pÿÿÿº€ L‰æèÔV é(ÿÿÿ € ‹‡h …À„Z Pÿ1Ƀúw H™‡| H‹ ÂL¥PÿÿÿHܱ ¾€ L‰ç1Àè˜ éòþÿÿ L¥PÿÿÿH 8Ü ëÒH‹G<‡ô H‰ÁHÁé€ù‡¼ H‰ÆHÁî@€þ‡« º ¶ù¶ÀÓâH i HcÒH#Á„š HÁàH‡„| HÁçL¥PÿÿÿH‹ @„ö…ƒ H¨ƒ| H±Û ¾€ L‹D8L‰ç1Àèí D Hc𺀠H‰ßH)òLæèRëÿÿé,þÿÿL¥PÿÿÿH“Û ¾€ 1ÀL‰çè° é þÿÿ H ™Õ L¥PÿÿÿHÈ° ¾€ 1ÀL‰çè„ ëšfH QÕ ëÖ € H‹GH ÷Ú Hƒø wHx…| H‹ ÂHßÚ H…ÉHDÈL¥PÿÿÿHm° ¾€ L‰ç1Àè) émýÿÿ @ Icý¾€ H¿ 1ÀH)þLçè AÅéâýÿÿ @ Icý¾€ HÁ9v 1ÀH)þLçèÜ AÅé°ýÿÿ @ Hcø¾€ H²Ê 1ÀH)þLçè´ AÅé~ýÿÿ @ H Ú éûþÿÿ @ H Ú éëþÿÿH%‚| L cœ ¾€ L‹8HÚ L‰ç1Àèd éwþÿÿèÊ òÿHÆÜ éÅüÿÿff. „ ó úU‰ñ@¶ÿHg H‰åHƒìdH‹%( H‰Eø1À¸ ÓàH˜H#ú•ÀH‹UødH+%( uÉÃèb òÿfó úU@¶ÿ‰ÐI‰ÊHÁçM‰Ã@¶öH‰åHƒìdH‹%( H‰Uø1ÒH‚| H‹ :„Àu:H‹EødH+%( upHÁæH8| HAÙ L‰×L‹D0L‰Þ1ÀÉé~ f D H‹UødH+%( u6¶ÀH€| HÁæL‰×HÁàL‹ Hé€| HïØ L‹0L‰Þ1ÀÉé3 èž òÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt8H‹‡ H…ÀtH‹UødH+%( u&Éà H‹EødH+%( uÉé«úÿÿ H4Û ëËè* òÿf. „ ó úULÛ H‰åHƒì dH‹%( H‰Eø1ÀH…ÿt L‹‡ M…Àt%L‰Çè¥òÿ…À”ÀH‹UødH+%( uÉà € H‰uèè/úÿÿH‹uèI‰ÀëÉè±òÿó úUH‰åHƒìdH‹%( H‰EøH‹‡` H…ÀtH‹UødH+%( u9ÉÃf. „ ‹—h …ÒuHbÚ ëÒ D JÿƒùwÅH¹‚| H‹Ðë¸è>òÿff. „ ó úUHž× H‰åHƒìdH‹%( H‰EøH‹‡ H…ÀHDÂH‹UødH+%( uÉÃèìòÿff. „ ó úUH‰åAWI‰÷AVI‰þAUI‰õATSH‰ÓHƒì(H‰U¸H‹ dH‹%( H‰EÈ1ÀH…ÉH× HDÈE1䀿ð „Ç I‹Ž H…Éu L‰÷èãøÿÿH‰ÁH‰ÞL‰ÿH(¬ 1Àèì I‹ L=ÝÖ AÄH…ÛuLëS „ L9³Ø uBH‹‹ H…Éu H‰ßè“øÿÿH‰ÁH‹u¸IcüL‰ú1ÀH)þLïè™ H‹AÄH…Ût I9žð uµA€¾ð tSH‹EÈdH+%( ufHƒÄ(D‰à[A\A]A^A_]Ãf. „ H‰ÞH;Ö L‰ï1Àè< LcøM‰üL)ûMïéÿÿÿ H‹u¸IcÄHÓÝ I| H)Æ1Àè AÄë‹èqòÿó úUH‰åAWAVAUATSHƒì(dH‹%( H‰EÈ1À€: u'H‹EÈdH+%( …¬ HƒÄ([A\A]A^A_]à D I‰õH‹· H‰ûI‰ÔE1öH…ötH=ÖÔ E1öè¹òÿ…ÀA”ÆH‹ƒð H=•µ H…ÀtH‹¸` H‚µ H…ÿHDøèVMÿÿI‰ÇH‹C(¨ „— A·T$A€}\ f‰S|t€K:@A€}] t€K: A‹T$ƒút5ƒú„Œ E…ö„4ÿÿÿ‹5y¹ H–Î 1ÿ1ÀèU‚ €K:@éÿÿÿ @ Iƒ}x …- H~Ì öC8…# öÄ„ƒ HÇCXÈ ë¥f „ HƒÈ ƒƒ H‰ßH‰C(H‰E¸è¥èÿÿH‹E¸éEÿÿÿ @ E…ö…¯ L‹s(A÷Æ „ A÷Æ „á Iƒ½ˆ „à L‰ÿA½ èµ L‰ÿM‰îH‰E¸èæ H‹U¸‰ÁIÓæI«Öèt? L9ð„‹ L‰ÿèƒ L‰ÿI‰Æè¸ ‹5v¸ HcÌ 1ÿ‰Á1ÀIÓåM«õL k`èE A‹D$€K:@‰Chéýýÿÿ @ ‹5>¸ HÍ 1ÿ1Àè éªþÿÿ D HÁË ‹5¸ 1ÿ1Àèú€ A‹T$ésþÿÿèÛ> H C`ë D IÎ ƒƒ H‰ßL‰s(èvçÿÿé ÿÿÿIÎ ƒƒ H‰ßL‰s(èVçÿÿéÓþÿÿ€Ìƒƒ H‰ßH‰C(è:çÿÿA‹T$HÇCXÈ éûýÿÿèƒòÿ ó úUHÇ E1ÀH‰åHƒìdH‹%( H‰EøH‹H9øt D ;pLDÀH‹ H9ÇuñH‹EødH+%( uÉL‰ÀÃè(òÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹G(öÄ@t H‹EødH+%( …° ÉÃf „ ‹· H‰Â€Î@H‰W(ƒÆ© uv¨@t{H‰ÁH‰ÂƒáƒâHƒùH‰ÁƒÚÿƒáHƒùH‰ÁƒÚÿƒáHƒùH‰ÁƒÚÿဠHƒùEÀAƒÀHƒùɃÁöÄAEÈfnÂfnɉ· fbÁfÖ‡ éTÿÿÿf1Ò¹ ëÖºÿÿÿÿ¹ÿÿÿÿëÊè6òÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃèÿòÿff. „ @ ó úUH‰åAWAVI‰þAUATI‰ÔSH‰óHìˆ D¶n.dH‹%( H‰EÈH‹‡Ø H‰…hÿÿÿHGH‰…pÿÿÿ¶‡î ˆ…ÿÿÿE„ít D¶n/Aƒõ¶SB¶®´ ¶K_M‹~(IÇF0 ƒðƒò¶À¶ÒÁáÒÁà ÐA‹V8 È% âýÿû÷ ÐA‰F8AöÇ„× AöÇ„ A‹–p …Òt9AöÇ„È AöÇ@„à H‹…hÿÿÿIÇF0 ƒ¸à ~ A€f8ýIÇF0 A€¾x I‹F …G H…Àtƒ{tÿu Hƒ»˜ ÿtf‹Ch…À…U H‹ƒ I‰F AöF9t I‹F(öÄ„V €{D tIÇF €{@ t IƒN0A€N9€{F t&I‹F(¨„ ¶•ÿÿÿA¶F:ƒâƒàýÒ ÐAˆF:I‹¶ H…ötH=Ï èôòÿ…ÀuA€N:@M…ä„ A€<$ „ A€¾ì „é Hƒ»€ u?H‹ƒˆ H…Àt3A€¾ì u)E‹fAƒü„ú I F`I‹F(öÄ„6 f. „ D¶c,E„äu Hƒ{ „; I‹F(¨€„E €{K tA€=² u8€{B…6 E„ä…- Hƒ{ …" E„í… €{L … € €{E t2A€¾ì u(M‹f(AöÄ„• A÷Ä „h AöÄ€„A €{F t I‹F(öÄ€„ €{G tI‹F(© „X €{A t A€f9¿AÇF@ L‹cxM…ätA€¾ì uI‹F(öÄ„Ç M‰fX€{J …w ¶½ÿÿÿA¶F9‰úƒàÞƒâ‰ÑÁá È ÐAˆF9¶Se@„ÿ„Ñ ¶´± A‹N8ƒðáÿýÿ¶ÀÁà€Ì% € È€{f A‰F8… A€f<û„Ò„ A¶F;1Ò€{c u ¶p± ƒòƒâƒà¿Áâ ÐAˆF;€{V t¶•ÿÿÿƒàïƒâÁâ ÐAˆF;€{W t71À€½ÿÿÿ t ¶-± ƒðƒà‰ÂA¶F<ƒàþ ÐAˆF<I‹F(© „Ë €{H tI‹F(© @ „– €{I tI‹F(© € „á €{X t¶•ÿÿÿA¶F;ƒâƒàûÁâ ÐAˆF;€»¸ tI‹F(© „ˆ €{Q tIƒN0I‹†Ø L9ð„m Hƒ{ „ A€¾í tfAf8þ¼ €»¹ ‰v° t A€N;A‰FlA€¾w tAN8 € €{[ tA¶F8ƒàÏƒÈ AˆF8€{Z tA¶F8ƒàσÈAˆF8Iƒ¾ „ù IƒN0‹òÛ} fïÀE1Ò1ÉM‹¦ M¾ )E€1Ò‰E„L-¿W )E)E )E°M9ç„ã fAƒ|$ wxA‹D$IcD… Lè>ÿà „ A€N9I‰F é¨ûÿÿfI‹F(¨…ìüÿÿHƒÈAƒ† L‰÷I‰F(èÌßÿÿéÏüÿÿ € A¶t$A¶F;ƒæƒà÷Áæ ðAˆF;f D M‹$$M9ç…sÿÿÿM…Ò…Ê …Ò…Â …É„; f‰ML 9 éñ f. „ A¶t$A¶F;Áæƒà ðAˆF;M‹$$M9ç… ÿÿÿë§f. „ M‹\$M…Û„U A€;nu A€{o„9 I‹F(öÄ„/ IvXL‰ßL‰•`ÿÿÿ‰xÿÿÿ‰•hÿÿÿè•¿ M‹$$‹•hÿÿÿ‹xÿÿÿL‹•`ÿÿÿM9ç…¥þÿÿé-ÿÿÿI‹D$M‹$$I‰†@ M9ç…‡þÿÿéÿÿÿfA‹L$M‹$$M9ç…nþÿÿéöþÿÿf „ A¶t$A¶F8M‹$$ƒæƒàýö ðAˆF8M9ç…:þÿÿéÂþÿÿ D A‹T$M‹$$M9ç… þÿÿé¦þÿÿf „ M‹T$M‹$$M9ç…þýÿÿé†þÿÿf „ I‹F(H‰ÆƒæA€|$ „ª H…ö…QþÿÿL‰•`ÿÿÿHƒÈ‰xÿÿÿ‰•hÿÿÿëK „ A€|$ t ƒ{tÿ… þÿÿI‹D$A€N9I‰F I‹F(öÄ…þÿÿL‰•`ÿÿÿ€Ì‰xÿÿÿ‰•hÿÿÿAƒ† I‰F(ë\ € A€|$ tHƒ»˜ ÿ…ÂýÿÿI‹D$A€f9ûI‰F I‹F(öÄ„§ýÿÿ%ÿþÿÿAƒ® L‰•`ÿÿÿ‰xÿÿÿ‰•hÿÿÿI‰F(L‰÷èÝÿÿM‹$$‹•hÿÿÿ‹xÿÿÿL‹•`ÿÿÿM9ç…Ûüÿÿécýÿÿf D A€N<„Ò…ùúÿÿ¶u¬ A¶F;ƒòƒà߃âÁâ ÐAˆF;éÛúÿÿ…É…( M…Ò…, D¶e€E1ÿƒêƒÊ€=*Ø} B‰Eˆ…[ E„ätJE„ÿt6M‹f(AöÄ„% A÷Ä € „ø ¶…ÿÿÿƒà A¶F:ƒàý ÐAˆF:HU€H‰ÞL‰÷èŸÞÿÿ¶C`€{P Aˆ†ï t&I‹F(H‰Ââ €{O „¿ H…Ò„æ f D Aƒ~„- H‹EÈdH+%( …S H‹µpÿÿÿHĈ L‰÷[A\A]A^A_]éjB f. „ L‰âH‰ÞL‰÷èÞÿÿfH‹ƒ€ H…À„øÿÿA€¾ì …2øÿÿE‹fAƒü„Ö I‰FpI‹F(© „{ H‹ƒˆ H…À„øÿÿé×÷ÿÿ @ H¸ÿýÿûÿÿÿI!F8„Ò… A¶F;ƒàßAˆF;é^ùÿÿH…À…Ýöÿÿ‹Ch…À„Çöÿÿéûÿÿ € €{M „Ç÷ÿÿI‹F(¨€…»÷ÿÿ €Aƒ† L‰÷I‰F(èäÚÿÿé ÷ÿÿ € A€{ …¼ûÿÿI‹F(öÄ„ ûÿÿ%ÿ÷ÿÿAƒ® L‰•`ÿÿÿ‰xÿÿÿ‰•hÿÿÿI‰F(étýÿÿ € f‰MM…Ò„ ûÿÿA€:n„Y Hu€L‰×‰•hÿÿÿÆE€èƒ? ‹•hÿÿÿ…À…= ƒ}„D¶e€A”Ç…Ò…™ýÿÿ€=ÉÕ} „¥ýÿÿM‹n(AöÅ …3 ‹³Õ} ƒø„ ƒø…ýÿÿA÷Å …I A÷Å „eýÿÿAåÿßÿÿAƒ® L‰÷M‰n(èØÙÿÿéEýÿÿ I‹FHƒø tFHƒø …¿ýÿÿI‹¾ H…ÿu L‰÷èxçÿÿH‰ÇH5ŽÅ è¹òÿ…À…”ýÿÿIf(ç! é‡ýÿÿ @ I‹F(öÄ„výÿÿ%ÿ÷ÿÿAƒ® L‰÷I‰F(èZÙÿÿéXýÿÿ D H…ö„§ùÿÿƒàûAƒ® L‰•`ÿÿÿ‰xÿÿÿ‰•hÿÿÿI‰F(éýûÿÿIƒÏAƒ† L‰÷M‰~(èÙÿÿé6ôÿÿ IƒÏAƒ† L‰÷M‰~(èèØÿÿé ôÿÿ L‰÷è(= é|öÿÿ Hƒ; …ä÷ÿÿHƒ{ …Ù÷ÿÿ€{, …Ï÷ÿÿHƒ{ …Ä÷ÿÿL9ð…»÷ÿÿ‹C4…À…°÷ÿÿA€N9é¦÷ÿÿ „ A€N8é‰÷ÿÿf D Iƒ¾P …ù÷ÿÿéù÷ÿÿ D H…Ò„Güÿÿ%ÿþÿÿAƒ® L‰÷I‰F(è6Øÿÿé)üÿÿA¶F;1ÒéQöÿÿ @ A€zo…œýÿÿA€z …‘ýÿÿÆE€ E1äE1ÿÇE„ é¬ýÿÿ @ IƒÏAƒ† L‰÷M‰~(èØ×ÿÿAöÇ@… óÿÿL‰øAƒ† L‰÷HƒÈ@I‰F(è³×ÿÿé óÿÿIƒ~ … üÿÿé-üÿÿ€ÌAƒ† L‰÷I‰F(è‡×ÿÿé õÿÿA€Ì€Aƒ† L‰÷M‰f(èj×ÿÿé¥ôÿÿIÌ Aƒ† L‰÷M‰f(èJ×ÿÿéxôÿÿIƒÌAƒ† L‰÷M‰f(è-×ÿÿéNôÿÿ€ÌAƒ† L‰÷I‰F(è×ÿÿéûÿÿA÷Å …( IfXþ÷ýÿédúÿÿAƒåßAƒ® L‰÷M‰n(èÚÖÿÿé°üÿÿ€ÌL‰÷Aƒ† I‰F(L‰•Xÿÿÿ‰`ÿÿÿ‰•xÿÿÿL‰hÿÿÿè¤ÖÿÿL‹•Xÿÿÿ‹`ÿÿÿ‹•xÿÿÿL‹hÿÿÿé÷ÿÿ D H Aƒ† L‰÷I‰F(èfÖÿÿéYõÿÿH € Aƒ† L‰÷I‰F(èFÖÿÿé õÿÿH Aƒ† L‰÷I‰F(è&Öÿÿé‰óÿÿ€Ì€Aƒ† L‰÷I‰F(è ÖÿÿéWóÿÿ @ HƒÈAƒ† L‰÷I‰F(èèÕÿÿéÝñÿÿ €ÌAƒ† L‰÷I‰F(èÉÕÿÿéŽñÿÿ @ H @ Aƒ† L‰÷I‰F(è¦ÕÿÿéKôÿÿH Aƒ† L‰÷I‰F(è†ÕÿÿéôÿÿIƒ~ …ûñÿÿéòÿÿIÌ € Aƒ† L‰÷M‰f(èVÕÿÿéèøÿÿIƒÌAƒ† L‰÷M‰f(è9Õÿÿé¾øÿÿ€ÌAƒ† L‰÷I‰F(è Õÿÿé¸ñÿÿI‹Ž ‹5o¥ 1ÿ1ÀH» èKn é·øÿÿH Aƒ† L‰÷I‰F(èÜÔÿÿéfùÿÿAåÿ÷ÿÿAƒ® L‰÷M‰n(è¼Ôÿÿé¸ýÿÿAåÿïÿÿAƒ® L‰÷M‰n(èœÔÿÿé—úÿÿèòðñÿfó úUH‰åATI‰üH‰÷SHƒìdH‹%( H‰Eè1ÀèWéñÿH…Àt2I‹¼$8 H‰ÃèíñÿI‰œ$8 1ÀH‹UèdH+%( uHƒÄ[A\]ÃÈÿëãè†ðñÿf D ó úUI‰ðH‰åSH‰ûHƒìH‹8 dH‹%( H‰Eè1ÀH…ÉtR1ÀH}ྠHÜ¿ èòÿ…À~GH‹»8 è‹ìñÿH‹EàH‰ƒ8 1ÀH‹UèdH+%( u&H‹]øÉÃf „ H‰÷èˆèñÿH…ÀuÌ ¸ÿÿÿÿëËèäïñÿ @ ó úUI‰ðH‰åSH‰ûHƒìH‹8 dH‹%( H‰Eè1ÀH…ÉtR1ÀH}ྠHÉ è{ òÿ…À~GH‹»8 èëëñÿH‹EàH‰ƒ8 1ÀH‹UèdH+%( u&H‹]øÉÃf „ H‰÷èèçñÿH…ÀuÌ ¸ÿÿÿÿëËèDïñÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé“× è ïñÿff. „ ó úUH‰åSH‰ûHƒìdH‹%( H‰Eè1Àè3Ø …Àuƃë H‹UèdH+%( uH‹]øÉÃè·îñÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé<Ø è{îñÿff. „ ó úUH‰åSH‰ûHƒìdH‹%( H‰Eè1Àè8Ø …Àuƃë H‹UèdH+%( uH‹]øÉÃè'îñÿ € ó úUH‰åAUATSHƒìL‹'dH‹%( H‰EØ1ÀI‹ $L9çtdI‰ýL‰àë @ L‰çè@êñÿH‹H‰ØL9ëtEI‰ÜH‰ÓI‹T$fHnÀflÀH‰SH‰A€|$ A$tÅI|$èZ L‰çèûéñÿH‹H‰ØI9Ýu»H‹EØdH+%( u HƒÄ[A\A]]Ãèqíñÿó úUH‰åAVAUI‰ýATMµ SHƒìdH‹%( H‰EØ1ÀèŸõ L‰ïèÄÊ L‰ïèðØ M‹¥ I‹ $L‰àM9æu%ëZf. „ L‰çèhéñÿH‹H‰ØI9Þt=I‰ÜH‰ÓI‹T$fHnÀflÀH‰SH‰A€|$ A$tÅI|$è‚ ë¹f „ I‹½X è$Î I‹½˜ è « I‹½ èþª I‹½¨ èZ I½ è; I½ è/ I½8 è# I½ è I½( è I½P èÿ I½` èó I‹½ø H…ÿtQH‹G H…Àt<E1ä @ H‹WJ‹ âH…Ût H‰ßè¿ H‹[H…ÛuïI‹½ø H‹G IƒÄI9ÄrËèÆû I‹½ø è:ü I½ IÇ…ø èz H‹EØdH+%( uHƒÄL‰ï[A\A]A^]ÿ% Ð~ èšëñÿf. „ ó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈ1ÀHƒ¿ˆ … H‰û1öHèØÿÿI‰ÇH…À„ H‹»˜ èa© H‹» I‰‡˜ èN© H‹»¨ I‰‡ è³À H‹» I‰‡¨ ‹ƒà A‰‡à ·ƒä fA‰‡ä ¶ƒæ Aˆ‡æ H…ÿtè`ãñÿI‰‡ H…À„j H‹» H…ÿtè?ãñÿI‰‡ H…À„I H‹» H…ÿtè ãñÿI‰‡ H…À„( H‹»( H…ÿtèýâñÿI‰‡( H…À„ H‹»8 H…ÿtèÜâñÿI‰‡8 H…À„æ H‹»` H…ÿtè»âñÿI‰‡` H…À„Å H‹»X è Ì I‹¿P I‰‡X H‹ƒ0 I‰‡0 H‹ƒ° I‰‡° H‹ƒØ I‰‡Ø H‹ƒ@ I‰‡@ ‹ƒh A‰‡h èæñÿH‹»P è;âñÿI‰‡P H…À„E ¶ƒt òƒH L« M· Aˆ‡t ¶ƒu òA‡H Aˆ‡u ¶ƒv Aˆ‡v ¶ƒw Aˆ‡w ¶ƒx Aˆ‡x H‹ƒl I‰‡l ¶ƒy Aˆ‡y ¶ƒz Aˆ‡z ¶ƒ{ Aˆ‡{ ¶ƒ} Aˆ‡} H‹ƒh H‹› I‰‡h I9Ýu2é” I‹‡˜ fInÆM‰§˜ fHnØflÃA$L‰ H‹I9Ýtg¿( èûñÿI‰ÄH…Àt<óo óoSPH‹C A€|$ I‰D$ t¡H‹{èøàñÿI‰D$H…ÀuŽL‰çè¶äñÿL‰ÿèÞúÿÿL‰ÿè¦äñÿf D E1ÿH‹EÈdH+%( uHƒÄL‰ø[A\A]A^A_]Ãèèñÿ € ó úUH‰åATHƒìdH‹%( H‰Eè1ÀH…ÿt.I‰üèvúÿÿH‹EèdH+%( u,L‰çL‹eøÉé*äñÿf. „ H‹EèdH+%( uL‹eøÉÃè¦çñÿf D ó úUH‰åHƒìdH‹%( H‰EøH‹‡À H…Àt^H‹@HcÒHcöH;pƒ®òÿH;P ƒšòÿH¯0óoH¯PHT(HÐóoóoYH‹PXH‹q H‰p óoH)QfûÁH‹EødH+%( uÉÃèçñÿ € ó úUH‰åAWI‰ÿAVAULcêATA‰ôSHƒì8H‹_0dH‹%( H‰EÈ1ÀöÃujH‹¸ IcÕHcÆH‹IH;AsKH;Q sEH¯H¯QHD(HÁH‹EÈdH+%( … HƒÄ8D‰êD‰æL‰ÿ[A\A]A^A_]éGÌ D 1ÉëÈ @ L‹·Ð è’È ƒãI‹N8HcЄŽ M9¿Ø … H…É„ž I‹‡° IcÜH;Xƒ¢ L;h ƒ˜ H‹8H‹pH¯ûI¯õHø‹|(…ÿˆ< H‰ÎH‰M¸è¢ H‹M¸H…ÀŽ1 H‹1Ic—à I‹G0H9Ö… H‰ÂLaƒâH‰U¸t LaH‹IH‰M¸H‰ÁƒáH‰M¨t I‹ $IƒÄH‰M¨‰u´…öŽ ƒàHƒøMöIƒæøIƒÆH…À… E1öé H‹°¸ óA~$H‹FE¸H;XƒœòÿL9h †’òÿL‹H‹xH‹M¨L¯ËI¯ýI|9(HøH‰HHÇ@ H‹FH;XƒPòÿL;h ƒFòÿH‹8H‹pIƒÄAƒÆH¯ûI¯õHøÆD(D;u´thI‹t$I‹¿ð èO{ÿÿH…À…Vÿÿÿ¸êÿÿÿë € èóùñÿ‹ ÷ØH‹UÈdH+%( … HƒÄ8[A\A]A^A_]à D ‹% € 1ÀëÅ @ 1Òéž f „ H‹°¸ óA~$I‹|$H‹FE¸H;Xƒ‡òÿL;h ‹U°ƒzòÿL‹L‹PH‹M¨L¯ÛM¯ÕOT(LÐH‰HH‰x H‹FH;Xƒ<òÿL;h ƒ2òÿH‹8H‹pMôƒÂH¯ûI¯õHøÆD(;U´„SÿÿÿI‹t$I‹¿ð ‰U°è7zÿÿH…À…Nÿÿÿéãþÿÿf „ Hcú‰U¸è H‰ÁH…ÀtI‰F8HcU¸éBýÿÿèkãñÿ¸ôÿÿÿéÂþÿÿó úUH‰åAWAVLcöAULcêATSHƒìH‰MœdH‹%( H‰EÈ1À€ùH‹‡° HÒHƒâðHƒÂL;pƒ}òÿL;h ƒsòÿH‹H‹pI¯ÎI¯õHÁ‹L(…Ɉ, Hƒ¿¸ H‰ûM‰÷M‰è„Ý D‰EL;h ƒJòÿH‹0H‹HLe I¯öI¯ÍHðL‰æ‹|(èa D‹EH…ÀŽ D‰ÂL‰áD‰þH‰ßèçúÿÿ¶uœ1ÒL‰çèÎ H‹ƒ¸ H‹@L;pƒÖòÿL;h ƒÌòÿL¯0foE L¯hLðLè@(foM°HP(H8H‹EÀH‰B 1ÀH‹UÈdH+%( ujHƒÄH[A\A]A^A_]à D èS÷ñÿ‹ ÷ØëÒ D D‰m˜H‰Uèké …Àx.H‹ƒ° H‹UD‹E˜L;p‚ùþÿÿéLòÿf „ ¸êÿÿÿ뎸ôÿÿÿë‡èáñÿff. „ fó úUH‰åAUATSHƒìD¶§w dH‹%( H‰EØ1ÀE„ä„ ‹G8‹—` H‰û© € „ Áèƒà…Òu ¶Ð‰—` ƒÀ‹S8‰Áƒáâÿþÿ‰ÈÁà ÐH.« ‰C8‹= • ‹5• …ÿ„ß 1ÿ1Àèö] ƒ=• M‹÷” …ÀuC H‹EØdH+%( …¾ HƒÄD‰à[A\A]]à € ƒâ%ÿþÿE1äÁâ ЉG8ëà L-R° H‹ šÆ~ H‹=+_ 1ÀL‰ê¾ è|ßñÿº H‹ _ ¾ H=$° è¿øñÿH‹=ø^ Hs1ÉH›½ÿÿè; L‰ê¾ 1ÀH‹ =Æ~ H‹=Î^ è)ßñÿéDÿÿÿ @ ¿ 1Àè] éÿÿÿèàñÿf. „ ó úUH‰åAVAUI‰õATI‰üH‰×SH‰ÓHƒìdH‹%( H‰EØ1Àèݵ €= “ A‰ÆtAöD$;uy€=ý’ uhM…ít{H…Û„¢ Iƒ¼$° „à Iƒ¼$X L‰çHÀHƒàüHƒÀ I‰„$X èßÃÿÿ1ÀH‹UØdH+%( …© HƒÄ[A\A]A^]à D A€|$; y¸êÿÿÿëÌf „ L‹-‰’ M…í…uÿÿÿègœ H‰t’ I‰ÅH…À…]ÿÿÿ¸ôÿÿÿë”Hƒ=P’ …Pÿÿÿ¿ÿÿÿÿèèì H‰9’ H…À…6ÿÿÿëÎf D L‰ïèm¦ D‰òL‰ç‰Æè:· …À‰ ÿÿÿë©è¼Þñÿff. „ ó úUH‰åATSHƒì dH‹%( H‰Eè1À€=Í‘ u öGZ…· €=¹‘ u öG0…Ô €=¥‘ u öG+…ñ D¶%‘ E„äu öG*€… D¶%x‘ E„äu öG*@…+ D¶%`‘ E„ätv€=S‘ u öGZ…« D¶%>‘ E„äu €; ˆä €='‘ usöG;@tm‹ß‘ Æ‘ H“ ‹5Ï‘ …À„? 1ÿ1ÀA¼ è¤Z é\ € öG<t„‹=œ‘ ÆÒ H¶¨ ‹5Œ‘ …ÿ„ é €=ª u öG; …Ý D¶%” E„ä„$ D¶% E„ä…ó öG;…I €=e u ö‡X …Û €=N ¶G:u„Àˆî ¨…& ¶ / „Û„w €=& uH÷GX À …Ì D¶% E„ä…³ öG8tvöG0tpH9¿Ø ug‹´ Æå H6 ‹5¤ …À„¦ 1ÿ1ÀA‰Üè|Y ë7f. „ D‹ y Ʊ H§ ‹5i E…É„| 1ÿ1ÀèCY H‹EèdH+%( …b HƒÄ D‰à[A\]à @ öG;„Òþÿÿ‹ ÆP H¬ ‹5 …Àt(ëªf D D‹ù Æ0 HÓ¦ ‹5é E…Àu„¿ 1ÀèÄX é|ÿÿÿ € ‹5Æ Hë¥ ¿ ÆñŽ A¼ è”X éLÿÿÿ € ÆÒŽ H⥠‹5ˆ ¿ 1ÀA¼ èbX éÿÿÿ D Æ¡Ž HÚ¥ ëÎ „ €=}Ž … þÿÿöG;„ þÿÿ‹3 Æ`Ž HL« ‹5# …À„7ÿÿÿé¶þÿÿf‹ Æ>Ž H„¦ ‹5úŽ …É„ÿÿÿéþÿÿf „ H‹‡h H…À„w Æ€¸ D‹—l E…Ò„ù D‹ ²Ž ‹5°Ž He¦ E…É„l 1ÿ1ÀE1äè€W é8þÿÿ ‹‚Ž Æ´ HOª ‹5rŽ …À„âþÿÿéžüÿÿÆ• H²¥ éÃþÿÿ D ‹ BŽ Æn Hvª ‹52Ž …Û„¢þÿÿé^üÿÿD‹ Ž ÆD Hiª ‹5 Ž E…Û„xþÿÿé4üÿÿ € ‹ê Æ Hì© ‹5Ú …À„Jþÿÿéüÿÿf „ D¶%éŒ E„ä…\ýÿÿD‹¨ ÆÒŒ H’¥ ‹5˜ E…À„þÿÿéÃûÿÿf D ‹=z Æ£Œ Hß© ‹5j …ÿ„Úýÿÿé–ûÿÿH‰}ØèP¼ H‹}ØH‰‡h H…À…lþÿÿ€g:çéjþÿÿ ¿ 1ÀE1äèV éÉüÿÿE1äéÁüÿÿ‹ Æ=Œ H(¥ ‹5þŒ …É…Züÿÿ¿ 1ÀA‰ÜèÓU é‹üÿÿèÙØñÿf „ UH‰åAWI‰ÿH‰×AVAUATSHìˆ H‰u°H‰U€‰tÿÿÿD‰…dÿÿÿdH‹%( H‰EÈ1ÀÇEÄ è†® €=¶‹ A‰Ät AöG;…r €=£‹ …Z H‹E°I‰ÅH…À„ Hƒ}€ „Ï Iƒ¿° „) Iƒ¿X HÀHƒàüHƒÀ I‰‡X H‹E°H…ÀHD`‹ H‰E°H‹E€H…ÀHDE‹ H‰ÇH‰E€èñ ÇE¬ÿÿÿÿ‰EœI‹‡X H…Àt‹@(‰E¬IGH‰E‹…dÿÿÿƒè+…tÿÿÿ‰…TÿÿÿL‰ÿè¼ÿÿI‹ H…Éu L‰ÿè ÉÿÿH‰Á‹5—‹ 1À¿ H/¨ èpT ƒ=}‹ c ‹m‹ …À…U ‹dÿÿÿ9tÿÿÿª ‹…TÿÿÿM‰üHÇ…xÿÿÿ H‰…Xÿÿÿ‹Mœ‹…tÿÿÿ…xÿÿÿ‰E¸…ÉŽu E1öL‰àM‰ôI‰ÆD‰¥`ÿÿÿD‰e˜éî èHž Hƒì‹M¬A‰ÙAU‹5ïŠ A‰À1ÿH?£ 1ÀèÈS A_X‹u¸H‹}°M‹®X è ž ‹U¬H‹uA‰Ø‰ÁM‰é¿* 1ÀèÔñÿI‹–° HctÿÿÿHxÿÿÿH9J† öñÿL9b †öñÿH‹rH¯ A‰ÇI¯ôHʉD(…À‰Œ è«ëñÿD‹TŠ ‹5RŠ Hç¢ D‹(H‰EˆD‰é÷Ù‰M¨E…Ò„ 1ÿ1ÀèS A€¾w „– A‹F8A‹–` © € „o Áèƒà…Òu ¶ÐA‰–` ƒÀA‹V8‰Áƒáâÿþÿ‰ÈÁà ÐHÖŸ A‰F8D‹ É ‹5Á‰ E…É„b 1ÿ1Àè›R ƒ=¨‰ D‹›‰ E…ÀtxH‹ ‡»~ H‹=T H*¥ 1À¾ èeÔñÿº H‹ ùS ¾ H= ¥ è¨íñÿH‹u1ÉH‹=ÛS H„²ÿÿèï/ H‹ 0»~ ¾ 1ÀH‹=ºS H̤ èÔñÿD9eœŽà Iƒ¾X „ I‹žØ L9ó„6 衵 ƒøtA€¾æ …S 艵 ƒøt A€¾æ ‹E¸u èrµ A‰À‹E¸Aƒøt €»æ …5 ƒøÿ„à H‹“° H˜H;BƒôñÿL9b †ôñÿH‹JH¯I¯ÌHÊ‹\(ƒûþƒ[ è’«ûÿ‹\ˆ M‹®X ‹u¸H‹}°…À…Dýÿÿ茛 Hƒì‹M¬A‰ÙAU‹53ˆ A‰À¿ H€ 1Àè Q A[A]é;ýÿÿH‹ º~ H‹=’R H¤£ 1À¾ èßÒñÿº H‹ sR ¾ H=‡£ è"ìñÿH‹u1ÉH‹=UR Hþ°ÿÿèi. H‹ ª¹~ ¾ 1ÀH‹=4R HF£ èˆÒñÿé.üÿÿƒâ%ÿþÿÁâ ÐA‰F8H‹}°è› L‹}€‹u˜‰ÃL‰ÿè‹© A€¾ï ‰…pÿÿÿ„û Aƒý…ñ A€¾ä …ã A‹Gƒø„ E‰ç;]¸Ž D9àŽ I‹¾ð L‹/H‰½hÿÿÿL9ï„Ø xÿƒè+…`ÿÿÿL‰u M\A‰þ „ L9m „× …ÛŽ‘ E1À E9þ~sI‹…° L9@†jòñÿH‹x IT$L‰áf D H9׆7 L‹H‹pM¯ÈH¯òIt1(HÆH9φ/òñÿD‹H‹0HƒÂL‹HI¯ðL¯ÉHƒÁHÆE‰T1(I9Óu°IƒÀD9Ã{ÿÿÿL9m tM‹m L9hÿÿÿ…LÿÿÿL‹u ‹u˜H‹}€è\ç …À„d M‰÷H‹E€‹]˜‰XH‹EˆD‹u¸D‹(ƒëx|I‹‡° HcÓMcæL;`ƒññÿH;P ƒ• H‹HH‹0H¯ÊI¯ôHÁ‹|(…ÿx(H‰U¸è³ÏñÿI‹‡° H‹U¸L;`ƒ& H;P ƒ6ññÿL¯ H¯PLàÇD(ÿÿÿÿƒëy„Aƒîˆ9 ‹]œémÿÿÿf „ 1öéÙþÿÿAƒý…ÿ H}Äè6ü „À„*ÿÿÿD9eœ üÿÿH‹xÿÿÿM‰ôH9Xÿÿÿ„t Hƒ…xÿÿÿéØùÿÿ¿ 1ÀèôM éÙúÿÿ‹E¸…ÀŽÈþÿÿ‰Ãé þÿÿA€¾ä …Ùûÿÿ‹u˜H‹}€èö¦ I‹žØ ‰E¬L9ó…Êûÿÿ»ÿÿÿÿéOüÿÿf D ‹pÿÿÿ‹5¨„ 1ÿ1ÀH è„M ƒmœémûÿÿè6± ƒøt €»æ …–ûÿÿI‹¾˜ ‹u¸è°— H‹»˜ ‰ÆèV˜ é©ûÿÿ¿ 1Àè6M é–úÿÿ‹% H‹EˆD‰(H‹EÈdH+%( … ‹E¨HeØ[A\A]A^A_]Ë5 „ ¿ 1ÀM‰÷I‹Ž H¥ èÙL è4åñÿÇE¨êÿÿÿH‰EˆéÃýÿÿ€=f …× ‹=Áƒ ‹5¿ƒ D‰ùH…› …ÿ…¹ ¿ 1ÀèL A‹ž€ …Û‰¶ €=»‚ ÇEÄ …ê €=¨‚ …Ý IƒÄD9eœMøÿÿé&þÿÿf. „ ‹E¸‹U˜M‰÷…ÀŸÀ…Ò•ÂÐ…t Aƒý…j L‰÷èsðÿÿ„À…c÷ÿÿÇE˜ éþüÿÿ € A€; ‰›öÿÿÇE¨êÿÿÿéÀþÿÿ1ÿ1Àè×K A‹ž€ …ÛˆJÿÿÿ1À‰Ú¾$@D‰ÿègÉñÿ…À„1ÿÿÿè äñÿ‹8H‰Eˆƒÿ„ ÿÿÿèFÜñÿ‹5¤‚ ‰Ù1ÿI‰ÀHZ› 1ÀM‰÷èxK ÇE¨êÿÿÿéküÿÿ @ Hƒ=¸ …#öÿÿ¿ÿÿÿÿèPÜ H‰¡ H…À… öÿÿÇE¨ôÿÿÿéþÿÿ @ L‹-‰ M…í…Þõÿÿèg‹ H‰t I‰ÅH…À…ÆõÿÿëÆf D L‰ïè• D‰âL‰ÿ‰Æèj¦ …À‰ºõÿÿë¡‹u¸H‹}°M‹®X è(• ‹u¬H‹}A‰Ø‰ÂM‰éD‰ùè6¤ûÿéúýÿÿE…í…§ûÿÿÇE¨ ‹]˜é¢ûÿÿÇE¨ élýÿÿè˜Íñÿ „ èÛâñÿM‰÷ÇE¨êÿÿÿH‰Eˆégûÿÿéíñÿ ó úUH‰åAVI‰þH‰÷AUI‰ÕATI‰ôHƒìdH‹%( H‰EØ1ÀèÓ” A‰ÀH‹EØdH+%( uHƒÄL‰êL‰æL‰÷A\1ÉA]A^]éAôÿÿè Íñÿff. „ ó úUH‰åATI‰üHƒìdH‹%( H‰Eè1Àèª H‹EèdH+%( u L‰çL‹eøÉ逸 èºÌñÿf. „ ó úUH‰åATI‰üHƒì(dH‹%( H‰Eè1Àƒúÿt+H‹EèdH+%( uOL‰çL‹eø‰ÑDBÉ1Òé—óÿÿ € H‰÷H‰uØèé“ H‹uØA‰ÀH‹EèdH+%( uL‰çL‹eø1É1ÒÉé]óÿÿè(Ìñÿ „ ó úUH‰åAUI‰õATI‰ü1ÿHƒìdH‹%( H‰Eè1À艓 A‰ÀH‹EèdH+%( uHƒÄL‰êL‰ç1ÉA\1öA]]éúòÿÿèÅËñÿ D ó úUH‰åHƒìdH‹%( H‰EøH‹H‰G8H‹EødH+%( uÉÃèŠËñÿf. „ ó úUH‰ùH‰þH‰øHÁá!HÁî?H ñHÑèH‰åHƒìdH‹%( H‰UøH‰úHÁê=ƒâH ÊH‰ùHÁé;ƒáH ÊH‰ùHÁé9ƒáH ÊH‰ùHÁé(áðÿ H ÊH‰ùHÁéá ð H ÊH‰ùHÁéá H ÊH‰ùHÁéá <H ÊH¹ À H!ÈH ÐH‹UødH+%( uÉÃèÃÊñÿ ó úUH‰ÑfvÀI‰óH‰åAWAVI‰þAUATI‰ÔSHƒìXL‹(·^dH‹%( H‰EÈ1À¶‡ê HzHƒçøH)ùˆE¿1ÀÁh HÇ HÇ‚` ÁéóH«H‹~ ÇBXÿÿÿÿHÇBÿÿÿÿH‰BI‹F B H‰B0·FÇ‚ ÿÿÿÿ‰Áf‰‚˜ H¸! ƒáH‰B`ˆŠ– ƒ> „ú 1ÀAöF:u1f „ H‹UÈdH+%( …õ HƒÄX[A\A]A^A_]Ãf D A·CI‹V(A¶¶ê HƒèHƒàøLØ÷ t H‹HƒèI‰L$ ö€tH‹@„öH‰ÏHÏÏEÏHƒèA‰L$XöÆt H‹HƒèI‰L$(öÂ@t H‹HƒèI‰L$ öÂt H‹HƒèI‰L$ƒât-H‹ fHnÀ@„ötHȉÃHÁè ËÈfnÃfnÐfbÂfAÖD$1Àé ÿÿÿ D A‹† ·NHƒÀH9Á‚Ð LNA÷Ç …× AöÇt I‹IƒÁI‰$AöÇt2I‹€}¿ fHnÀtHȉÆHÁè ÎÈfnÆfnÈfbÁfAÖD$IƒÁAöÇt I‹IƒÁI‰D$AöÇt I‹IƒÁI‰D$AöÇ@t I‹IƒÁI‰D$ A÷Ç t I‹IƒÁI‰D$(AöÇ€tI‹€}¿ H‰ÁHÉÉEÁIƒÁA‰D$XA÷Ç t I‹IƒÁI‰D$0·ÃH‰E°I AöÇ„£ IqI‹F0H9ó‚Ï I‹9I‰ÅAƒåI‰¼$8 ¨tIqH9ó‚¬ M‹IM‰Œ$( ¨tLNL9Ë‚ H‹6I‰´$0 L‰ÎM…í„° I¹ªªªªªªª L9ÏwiƒàHƒøMÉIƒáøIƒÁL¯ÏL9M°rMIñL9ËrEI‰´$@ AöÇ tGIAH9Ãr.M‰Œ$¸ M‹ L‰ÊHÁê=uIÁáL9M°rIÁL9Ës „ ¸òÿÿÿé&ýÿÿf D A÷Ç tXIAH9ÃrÞ€}¿ I‹1„Q HÎÎA‰t$\L‰ÏL‰] L‰M¨è'T A‹D$\L‹] L‹M¨H9E°r¤IqL L9Ër—I‰´$° A÷Ç „2 IAH‰EˆH9ÂqÿÿÿI‹M‰Œ$À H¸ªªªªªªª H‰U˜H9‡OÿÿÿHRHÁàH‰EAöFZ„È HƒÀIƒÁH‰E€}¿ t<Hƒ}˜ t5E1í @ I‹yL‰] L‰M¨è—úÿÿL‹M¨L‹] I‰AAEIƒÁH9E˜I‰ÅwÒH‹UH9U°‚ÜþÿÿL‹MˆLML9Ë‚ËþÿÿI‹¾Ø H…ÿtoI‹¶ð H…ötcH‹H9ÆuëYf „ H‹ H9ÆtHH;¸Ø uïö@ZtéIAH9Â|þÿÿL‹m˜M‰Œ$È IÁåL9m°‚bþÿÿMéL9Ë‚Vþÿÿf D A÷Ç toMiL9ë‚:þÿÿI‹M‰éI‰„$Ð H…ÀtOI‹V`L‰] H‰×H‰U¨èÓ L Å L9M°‚þÿÿMéL9Ë‚õýÿÿH‹U¨L‹] M‰¬$à I‰”$Ø D A÷Ç t4IAH9ÂÂýÿÿI‹1M)ÙfE‰Œ$ H…ö…R IÇ„$ I‰ÁA÷Ç @ t MiL9ë‚…ýÿÿL‰ÎL‰úL‰çè M‰éA÷Ç € tIAH9Â^ýÿÿI‹1I‰ÁI‰t$`A÷Ç tIAH9Â=ýÿÿI‹1I‰ÁI‰t$@IÇ„$ð A÷Ç tZMiL9ë‚ýÿÿI‹M‰éI‰„$ð H…Àt:M‹vpL‰÷è± L Å L9M°‚ßüÿÿMéL9Ë‚ÓüÿÿM‰´$ø M‰¬$ IÇD$h A÷Ç t I‹IƒÁI‰D$hIÇ„$€ A÷Ç tI‹IƒÁI‰„$€ IÇD$p A÷Ç @ t I‹IƒÁI‰D$pIÇD$x A÷Ç € t I‹IƒÁI‰D$x1ÀA÷Ç „fùÿÿMiL9ë‚)üÿÿM‹1L9u°‚ üÿÿKD5 H9Âüÿÿ€}¿ …, M‰´$P 1ÀM‰¬$X é ùÿÿ D H‹FLNH‰B AöÇ„$úÿÿéúÿÿ D LNL9Ë‚»ûÿÿH‹>I‰¼$@ ¨„kûÿÿLNL9Ë‚›ûÿÿH‹FI‰„$H éMûÿÿf. „ A‰t$\‰ðéÊûÿÿ @ AÆ„$ž L‹Mˆé2üÿÿf D H9u°‚NûÿÿH<0H9û‚AûÿÿLOI‰„$ L9Ë‚,ûÿÿH‹I‰„$ H9ð†}ýÿÿ‹fu …À… ûÿÿH‹ £@ º ¾ H=Õ’ èMÚñÿÇ7u éÞúÿÿf D D‰öL‰ïè=O éÄþÿÿèÓÁñÿ ó úUH‰åHƒìdH‹ %( H‰MøH‹O(öÁ„Ò ƒ> H‰ðtzA¸ÿÿÿÿöG:u H‹EødH+%( …Á ÉD‰ÀÃf D ·vHƒîHƒæøHð÷Á HpøHEÆöÁ€HpøHEÆöÅHpøHEƃá@HpøHEÆE1ÀH‹ H‰ë™ € ‹· ·xHƒÆH9þwHHpHƒÀ÷Á HDÆöÁHpHEƃáHpHEÆE1ÀH‹ H‰éIÿÿÿ € A¸ÿÿÿÿé7ÿÿÿA¸òÿÿÿé,ÿÿÿè½Àñÿff. „ fó úUH‰åHƒìH‹W(dH‹%( H‰Eø1ÀH‰ÐHÑèƒàÁàöÂHEÁöÂ@HEÁöÆHEÁö€HEÁ÷ HEÁH‹UødH+%( uÉÃè?Àñÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u H‹¿0 Éé©Éñÿèô¿ñÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u H‹¿0 ÉéÉÃñÿè´¿ñÿ @ ó úUH‰åSH‰óH‰ÖHƒìH‹¿0 dH‹%( H‰Eè1Àè2ÉñÿH…ÀtHcP(H‹‹° ö@8u HH‹UèdH+%( uH‹]øÉà ·ëÞèE¿ñÿ D ó úU‰ÑH‰åHƒìdH‹%( H‰Eø1ÀHcG(H†° H‰Â‹G,ƒøtm;ƒøt^ƒøuQ·H‰ÐfÁÀ„É·ÀHDÂf D H‹UødH+%( uFÉà € ƒøuH‹„ÉH‰ÂHÊHEÂëÒf. „ 1ÀëÄ @ ¶ë» ‹„ɉÐÈDÂë«èŽ¾ñÿff. „ ó úUH‰åATI‰ôH‰ÖSH‰ûHƒìH‹¿0 dH‹%( H‰Eè1ÀèýÇñÿE1ÀH…ÀtEHcP(‹@,¶‹ê I”$° ƒøtzHƒøtcƒøu ·I‰ÀfAÁÀ„ÉE·ÀLDÀf „ H‹EèdH+%( uQHƒÄL‰À[A\]à D ƒøuÛL‹„ÉL‰ÀHÈLEÀëÊf. „ D¶ëºf. „ ‹„ÉA‰ÀAÈDDÀë 蛽ñÿff. „ ó úUH‰åATI‰ôH‰ÖSH‰ûHƒìH‹¿0 dH‹%( H‰Eè1ÀèmÁñÿE1ÀH…ÀtEHcP(‹@,¶‹ê I”$° ƒøtzHƒøtcƒøu ·I‰ÀfAÁÀ„ÉE·ÀLDÀf „ H‹EèdH+%( uQHƒÄL‰À[A\]à D ƒøuÛL‹„ÉL‰ÀHÈLEÀëÊf. „ D¶ëºf. „ ‹„ÉA‰ÀAÈDDÀë 諼ñÿff. „ ó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈ1Àƒúw I‰ÎA¼D ‰ÑH‰ûIÓìM‰ÅAƒäu-ƒú txE1äH‹EÈdH+%( …v HƒÄD‰à[A\A]A^A_]ËG…ÀuÌH‹GH…ÀuÀ~, ÇG H P „Ø H‰CL‰÷H‰ L‰î1À耺 H» è›â ëföC8 u‚è^ A‰ÄƒøŽqÿÿÿL‹» M…ÿ„© öC8…Wÿÿÿ¾/ L‰ÿèòÁñÿL7 H…À„’ 1ÀH}ÀL‰ù¾ HiŒ èXÌñÿ…ÀˆÿÿÿH‹» èÄ·ñÿH‹EÀD‰áL‰îH«ˆ L‰÷A¼ H‰ƒ 1Àè̹ €K8`éÞþÿÿ 1ÀHAO Hƒ~ HDÊ”Àéÿÿÿf D H‰ßèx¬ÿÿI‰ÇéGÿÿÿ¾: L‰ÿèCÁñÿLì~ H…À„Qÿÿÿ€»x Hqÿ LDÀé:ÿÿÿèǺñÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèºñÿff. „ fó úUH‰åAWI‰ÏAVM‰ÆAUI‰ýATA‰ÔSHì¨ dH‹%( H‰UÈ1ÒÇ…<ÿÿÿ Aƒü=-E…äŽÄ Aƒü=‡º H D‰âH‰ðHc‘HÊ>ÿâ Aƒü_…– öG)…\ €; ˆ¢ Hƒ …g H €Ž ÷G8 € …R ‹GH ±Ž …À„@ L‰òL‰þL‰ïèò …Àt\f D H‹UÈdH+%( …w HĨ [A\A]A^A_]Ã è —ÿÿ„À… L‰òL‰þL‰ïè¢ …Àu¶H Z‹ M…ítI‹ H…Ûu L‰ï讪ÿÿH‰ÃHµ@ÿÿÿD‰çº€ èäp I‰ÙD‰áL‰öI‰ÀHŒ L‰ÿ1Àèš· é]ÿÿÿ D L‰ÆL‰ÿH«† 1Àè|· Hµ<ÿÿÿH=Љ ‰Ãè‚a …Àu‹•<ÿÿÿ…Ò…¥ Aƒü„û èöZ HcÛL‰öH±‡ ‰ÁH)ÞI< 1Àè)· éìþÿÿ @ Hƒ~ „ÿÿÿH Œ éø f „ H‹W(÷ € t €=œk …w ÷ @ t'€=†k t HŽ L‰öL‰ÿ1Àè¶ é…þÿÿ D AöE;t)€=Qk t H!Ž L‰öL‰ÿ1À蔶 éWþÿÿ € €=%k …› €=k …Þ €=k …š €x, …þÿÿHƒx …üýÿÿI‹ H…Éu L‰ïè©ÿÿH‰ÁHNŽ L‰öL‰ÿ1Àè!¶ éäýÿÿ @ H ¹‰ H?\ L‰öL‰ÿ1Àèýµ éÀýÿÿ „ HQŽ L‰ÆL‰ÿ1Àèܵ éŸýÿÿ € öG( tr1öH=1 è¼±ñÿ…À…dýÿÿèS H Š L‰öL‰ÿ‰Á1À虵 é\ýÿÿ @ H üˆ H…ÿt H‹ H…Ét8Hùˆ L‰öL‰ÿ1Àèdµ é'ýÿÿ € ö‡ u…éúüÿÿf. „ è¨ÿÿH‰Áë¾f D H‹ H…Éuèÿ§ÿÿH‰ÁHUŠ L‰öL‰ÿ1Àèµ éËüÿÿ H‹ L‰öL‰ÿ1Àèì´ é¯üÿÿ € H‹ H…Éu诧ÿÿH‰ÁHMŠ L‰öL‰ÿ1À踴 é{üÿÿ HcûL‰öH„ H)þLÿ蘴 Ãé<ýÿÿ‹ Ri L‰öL‰ÿ1ÀHð† èv´ é9üÿÿHi‹ L‰ÆL‰ÿ1Àè\´ é üÿÿ € H ¼‡ M…ítI‹ H…Éu L‰ïè§ÿÿH‰ÁHv„ L‰öL‰ÿ1Àè´ ÃéÇüÿÿfH‹ H…ÉuèߦÿÿH‰ÁHµ‰ L‰öL‰ÿ1Àèè³ é«ûÿÿ H™‹ L‰öL‰ÿ1Àè̳ éûÿÿH ‹ L‰öL‰ÿ1Àè³³ évûÿÿèµñÿf „ ó úUH‰åHƒìdH‹%( H‰EøH d H…ÿt!H‹—ð H…ÒtH‹‚` Hd H…ÀHDÂH‹UødH+%( uÉÃè´´ñÿ @ ó úUH‰åAWAVAUI‰ýATSH‰óHƒì(dH‹%( H‰EÈH‹‡¨ H‹¿˜ D‹`è| L‰ï‰ÆD‰âècŸ ‰E¸…À…Á I‹…° H‹H…ÉŽ H‹P E1öD‰u¼E‰ô…Ò~{E1ÿL9ñ†ìÓñÿL9ú†ãÓñÿH‹H‹PL‰îH‰ßI¯ÎI¯×HÈD‰ùD‹D(D‰âè] …Àx2I‹…° IƒÇH‹P H‹HD9úª‹u¼ƒÆ9Î}IƒÆë‹f. „ ÇE¸ÿÿÿÿH‹EÈdH+%( u‹E¸HƒÄ([A\A]A^A_]ÃÇE¸ôÿÿÿëÖ芳ñÿf. „ ó úUH‰åAUI‰ýATSHƒìH‹¿ø dH‹%( H‰EØ1ÀH…ÿtdH‹G H…Àt=E1ä D H‹WJ‹ âH…Ût H‰ßèßÙ H‹[H…ÛuïI‹½ø H‹G IƒÄI9ÄrËH‹EØdH+%( u)HƒÄ[A\A]]éÍ H‹EØdH+%( u HƒÄ[A\A]]Ãèβñÿff. „ ó úUH‰åSH‰ûHƒìdH‹%( H‰Eè1ÀèL“ A‰À1ÀAƒøt¶ƒæ H‹UèdH+%( uH‹]øÉÃèp²ñÿó úUH‰åHƒìdH‹%( H‰EøH‹‡Ø H‹UødH+%( uÉÃè:²ñÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH9·Ø ”ÀH‹UødH+%( uÉÃèõ±ñÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH9¿Ø ”ÀH‹UødH+%( uÉÃèµ±ñÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‰·Ø H‹EødH+%( uÉÃèx±ñÿ „ ó úUE1ÀH‰åHƒìH‹ð dH‹%( H‰Eø1ÀH‹H9Át 1ÒH;¸¨ H‹ ”ÂAÐH9ÁuéH‹EødH+%( uÉD‰ÀÃè±ñÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèÝ°ñÿff. „ fó úUH‰åATI‰ôSH‰ûHƒìdH‹%( H‰Eè1ÀèWù <t L9ãtH‰›Ø ǃà Aƒ¬$à H‹EèdH+%( u HƒÄ[A\]Ãèg°ñÿ € UH‰åAVI‰ÖAUI‰õATI‰üSHìÐ H‰HÿÿÿL‰…PÿÿÿL‰Xÿÿÿ„Àt&)…`ÿÿÿ)pÿÿÿ)U€)])e )m°)uÀ)}ÐdH‹%( H‰…(ÿÿÿ1ÀA€} … HòË ¾ L‰çèÅ®ñÿ‰ÃHEL‰ò¾ L‰çH‰…ÿÿÿHÿÿÿH…0ÿÿÿÇ…ÿÿÿ Ç…ÿÿÿ0 H‰… ÿÿÿè¿ÂñÿØH‹•(ÿÿÿdH+%( u5HÄÐ [A\A]A^]à Has ¾ L‰ç1ÀèB®ñÿAÆE ‰ÃésÿÿÿèA¯ñÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉI‰ñI‰ÐH‰ÎH3Ç L‰É1Àé›þÿÿèö®ñÿf D ó úUH‰åAWAVI‰ÖAUI‰ýATSHƒìdH‹%( H‰EÈ1À€~ ÆEÇ„ H9¿Ø t'H‹UÈdH+%( …Y HƒÄ[A\A]A^A_]à D E1䃿à ~.H‹ H ó ¾ L‰÷H€ H…ÉHDÈ1ÀèAñÿA‰ÄL‰ïL=§‡ 诤ÿÿHýR ¾ L‰÷H‰Á1ÀèñÿI‹] AÄH…Ûucf. „ Aƒ½à * L‰ö¿ 蕾ñÿAD$é<ÿÿÿ L9«Ø uÏH‰ßèG¤ÿÿL‰ú¾ L‰÷H‰Á1À責ñÿH‹AÄH…Ût§I9ð uÆëœ @ H‰óL=cR è ¤ÿÿL‰ú¾ L‰÷H‰Á1Àèt¬ñÿ€{ A‰Ä…Ç €; t3AöE9M‹E HuÇL‰÷H % H – HDÈH› 1ÀèâüÿÿAÄ€{ „3ÿÿÿAƒ}…ª I‹…0 H‹X(H…Û„¶ H‹KLmÇH‡ ë D H‹KL‰úL‰îL‰÷1ÀèŒüÿÿH‹AÄH…ÛuáéÚþÿÿ @ H„ ¾ L‰÷1À貫ñÿAÄé¸þÿÿf. „ HMÇIuL‰÷H^ýÿÿèI AÄ€{ „ŠþÿÿéRÿÿÿ € HuÇHÏ~ L‰÷1Àè üÿÿAÄéaþÿÿ HuÇHÃ~ L‰÷1ÀèëûÿÿAÄéAþÿÿè>¬ñÿff. „ ó úU‰ÐH‰åAWM‰ÏAVI‰ÎAUATSHì¨ ‰µdÿÿÿ‰ÆL‰…hÿÿÿdH‹%( H‰UÈ1҃扵xÿÿÿt'H…É„Î Hƒ¿¸ Æ…Kÿÿÿ u'E1äé D H…É„g Hƒ¿¸ Æ…Kÿÿÿ tÙI‹^Iƒ> IÇF I‰^ tÉÁ‰Ç‰ÆE1äƒáƒçæ D‰¥|ÿÿÿ‰`ÿÿÿ‰ÁA» ‰½\ÿÿÿ‰Çƒáƒç‰Xÿÿÿ‰Á‰µ<ÿÿÿ‰Æƒá ‰½Dÿÿÿ‰Çƒæ@% ç€ ‰Tÿÿÿ‰µ@ÿÿÿ‰½Pÿÿÿ‰…LÿÿÿéŽ fM…í„ AöE+„ ‹…Tÿÿÿ…À…¶ H…} ¾ L‰ÿ1ÀèÈ©ñÿ‹xÿÿÿ…|ÿÿÿ…É„A @ Hƒ½hÿÿÿ A•ÃM…í•ÀA Ã…E I‹^ I‹FH‹[PHƒÀI‰^ I‰FI9„Ô H…Û„Ë L‹kL‹cM…ítAöE+t ‹…Lÿÿÿ…Àu¼‹dÿÿÿ¾ L‰ÿ1ÀL W³ Ht± DˆpÿÿÿA‰Èè ©ñÿ…|ÿÿÿ‹…Pÿÿÿ…Àt)D¶pÿÿÿE„Ûu Hž| ¾ L‰ÿ1Àèí¨ñÿ…|ÿÿÿE1ÉM…ätA€|$4 L‹ u ML$M+ $‹…`ÿÿÿ…À…¥ ‹\ÿÿÿ…Û…¿ D‹…XÿÿÿE…À…Ÿþÿÿ‹µTÿÿÿ…öumM…턈 AöE+…£þÿÿ‹xÿÿÿ…É…ÃþÿÿHù_ ¾ L‰ÿ1Àè]¨ñÿ…|ÿÿÿé¢þÿÿfH‹½hÿÿÿIu-è€ H…À…— I‹^ E1Ûéšþÿÿ L‰ùH±{ L‰ÎL‰çè£Õ …|ÿÿÿM…í…xÿÿÿ‹•xÿÿÿ…ÒuÃé‚ÿÿÿ D H]€L‰pÿÿÿH‰ßè ªýÿ¾ L‰ÿ1ÀHí± èǧñÿL‹pÿÿÿ…|ÿÿÿ‰…|ÿÿÿL‰M¨M…ät%A‹T$(ë @ ‰ÐðA±L$(9Ât ‰ÂBÿJƒøývæD‹•@ÿÿÿD‹Dÿÿÿ1ÒL‰eE…Ò•ÂE…Û„ó M‰ø¹ H‰ÞL‰ïL‰pÿÿÿè©Á …|ÿÿÿL‹pÿÿÿ‰…|ÿÿÿH‰ßL‰pÿÿÿèÇ©ýÿL‹pÿÿÿélþÿÿ ¾KÿÿÿL‹L‰ÿ1ÀH¨z ¾ L‰pÿÿÿèñ¦ñÿL‹pÿÿÿ…|ÿÿÿé"þÿÿ € ‹½<ÿÿÿ1öL‰ÊL‰ùL‰pÿÿÿ…ÿL‰ç@•ÆèeÐ L‹pÿÿÿ…|ÿÿÿéþÿÿ D‹¥|ÿÿÿH‹EÈdH+%( … HĨ D‰à[A\A]A^A_]ÃL‰ùH‰ÞL‰ïL‰pÿÿÿè«Â …|ÿÿÿL‹pÿÿÿ‰…|ÿÿÿé ÿÿÿ H Æ] H‹EÈdH+%( u3HĨ L‰ÿ¾ 1À[HI A\A]A^A_]é¦ñÿ H ¥ë ë¾è§ñÿfó úUH‰åAWAVAUI‰ýATA‰ÌL‰ÁSH‰ó‰ÖHƒìL‹udH‹%( H‰EÈ1ÀM…Àt5H‹EÈdH+%( …U HƒÄM‰ÈD‰âM‰ñ[A\A]A^A_]éfúÿÿf D A‰Ð‰ÑL •¯ L‰÷H¯ ¾ 1Àè^¥ñÿA‰ÇAöÄuEAöÄ…£ AöÄuuAƒä uOH‹EÈdH+%( …ß HƒÄD‰ø[A\A]A^A_]Ãf. „ I‹M H·Y L‰÷1À¾ èö¤ñÿAÇëœH‹s(H‹{L‰ñHqx èiÒ AÇë• @ D‰æH‹S(H‹{L‰ñÁî ƒæègÎ AÇéjÿÿÿ € H® L‰÷¾ 1Àè’¤ñÿD‰âH‹{ÁêAǃâAöÄt M‰ð¹ H‰Þè̾ AÇéÿÿÿ @ L‰ñH‰Þè¥À AÇéÿÿÿèX¥ñÿ „ ó úUH‰åAWI‰ÿAVAUI‰ÍATSH‰óHìÈ H‰•(úÿÿ‹>dH‹%( H‰EÈ1ÀèÂ| D‹ I‰ÆH…À„K H‹ H…Àu;L¥ÀûÿÿLck ¹ 1Àº ¾ L‰çè´ÀñÿëAfH•w f „ Hƒì¹ º ¾ PL¥ÀûÿÿL+z 1ÀL‰çètÀñÿ_AXH‹…(úÿÿL‰éL‰âL‰ÿH5 ÿÐD‹K‰…$úÿÿE…É…E L‹K‹L‰÷L‰Î‰•úÿÿL‰úÿÿèwl L‹úÿÿ‹•úÿÿH…Àumƒú„Ä w*…Ò„J Iƒù ‡8 H¹ JcŠHÐ>ÿà € ƒú… A¶ÉA€ù‡õ Hº 1öHcŠHÐ>ÿàH} € Hƒìº ¹ L‰çPLEy ¾ 1À胿ñÿXZH‹…(úÿÿL‰éL‰âL‰ÿH5f ÿÐD‹µ$úÿÿL‹KAÆM…É…Q L‹SM…Ò…Œ L‹S M…Ò…ˆ D¶K(D‰Èƒà…» AöÁ… AöÁ…K AöÁ…” AöÁ…Ý AöÁ …& AöÁ@…o E„Ɉ¸ D¶K)D‰Èƒà…ü AöÁ…D AöÁ…Œ AöÁ…Õ AöÁ… AöÁ …g AöÁ@…° D‹K(A÷Á € …ô D¶K*AöÁ…8 AöÁ…€ AöÁ…É AöÁ… AöÁ …[ AöÁ@…¤ E„Ɉí D¶K+D‰Èƒà…Ø AöÁ…~ AöÁ…$ AöÁ…Ê AöÁ…p AöÁ … AöÁ@…l E„Ɉµ D¶K,D‰Èƒà… AöÁ…¨ AöÁ…N AöÁ…ô AöÁ…’ AöÁ …8 D‹K0E…É…ã D‹K4E…É…Ž L‹K8M…É…9 L‹K@M…É…ä L‹SHM…Ò…/ L‹KPM…É…Ú D‹KXE…É…… LcK\E…É…0 L‹K`M…É…Û D‹KhE…É…¦ D·KlfE…É…â D‹KpE…É… L‹KxM…É…Z H‹EÈdH+%( … HeØD‰ð[A\A]A^A_]ÃHay H…À…/ ¹ º L‰ç1ÀLt ¾ è ¼ñÿéýÿÿ Aƒù‡³ûÿÿH›ý JcŠHÐ>ÿà D ¹ º L‰ç1ÀLøf ¾ èX¼ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5Šx ÿÐD·KlAÆfE…É„ ÿÿÿ¹ º L‰ç1ÀLf ¾ è ¼ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5Mx ÿÐD‹KpAÆE…É„âþÿÿ¹ º L‰ç1ÀLdf ¾ èÄ»ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5x ÿÐL‹KxAÆM…É„¦þÿÿ¹ º L‰ç1ÀLf ¾ è{»ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5Üw ÿÐAÆéeþÿÿf. „ ¹ º L‰ç1ÀL“r ¾ è0»ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5Qw ÿÐAÆéäýÿÿ € ¹ º L‰ç1ÀLm‰ ¾ èèºñÿL‰éL‰âL‰ÿH‹…(úÿÿH5´u ÿÐAÆéýÿÿ € ¹ º L‰ç1ÀL@e ¾ è ºñÿL‰éL‰âL‰ÿH‹…(úÿÿH5¯v ÿÐAÆé:ýÿÿ € ¹ º L‰ç1ÀL»q ¾ èXºñÿL‰éL‰âL‰ÿH‹…(úÿÿH5Vv ÿÐAÆéåüÿÿ € 1ÀH½0úÿÿ¹* º óH«H ’ Ç…0úÿÿ L0úÿÿH‰…8úÿÿH’ H‰…HúÿÿHfu H‰…XúÿÿH¶ H‰…húÿÿHMu H‰…xúÿÿHHu H‰…ˆúÿÿHEu H‰…˜úÿÿH@u H‰…¨úÿÿH;u H‰…¸úÿÿH3u H‰…ÈúÿÿH˜Æ H‰…ØúÿÿH u H‰…èúÿÿHu H‰…øúÿÿHó H‰…ûÿÿHu H‰…ûÿÿHu Ç…@úÿÿ Ç…Púÿÿ Ç…`úÿÿ Ç…púÿÿ Ç…€úÿÿ Ç…úÿÿ@ Ç… úÿÿ€ Ç…°úÿÿ Ç…Àúÿÿ Ç…Ðúÿÿ Ç…àúÿÿ Ç…ðúÿÿ Ç… ûÿÿ Ç…ûÿÿ @ Ç… ûÿÿ € H‰…(ûÿÿHht H‰…8ûÿÿHdt H‰…HûÿÿH_t H‰…XûÿÿH[t Ç…0ûÿÿ Ç…@ûÿÿ Ç…Pûÿÿ Ç…`ûÿÿ H‰…hûÿÿD‰µ$úÿÿM‰ÖH‰úÿÿL‰ãL‰¥úÿÿM‰Ì D Ic$L…ðt6„ÒM‹D$H‰ß¾ Hà H ¾“ HEÈHÇÜu 1À舚 1ÒH˜HÃIƒÄIƒ|$ uµL‹¥úÿÿL‰éL‰ÿD‹µ$úÿÿH‹úÿÿH‹…(úÿÿH5žs L‰âÿÐAÆé0úÿÿ € ¹ º L‰ç1ÀLËn ¾ èh·ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5½r ÿÐAÆéÛùÿÿ € ¹ º L‰ç1ÀLƒn ¾ è ·ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5`r ÿÐAÆé†ùÿÿ € ¹ º L‰ç1ÀLxa ¾ èضñÿL‰éL‰âL‰ÿH‹…(úÿÿH5 ÿÐAÆé1ùÿÿ € ¹ º L‰ç1ÀL0a ¾ è¶ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5qt ÿÐAÆéÜøÿÿ € AÀéLó` L‰ç1ÀAƒá¹ º ¾ è@¶ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5—U ÿÐAÆéøÿÿ € AÀéL£` L‰ç1ÀAƒá¹ º ¾ èðµñÿL‰éL‰âL‰ÿH‹…(úÿÿH5!q ÿÐD¶K,AÆé øÿÿf. „ AÀéLK` L‰ç1ÀAƒá¹ º ¾ 蘵ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5ºp ÿÐD¶K,AÆé¾÷ÿÿfAÀéLû_ L‰ç1ÀAƒá¹ º ¾ èHµñÿL‰éL‰âL‰ÿH‹…(úÿÿH5ap ÿÐD¶K,AÆéd÷ÿÿfAÐéL¬_ L‰ç1ÀAƒá¹ º ¾ èù´ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5p ÿÐD¶K,AÆé ÷ÿÿ I‰ÁL\_ L‰ç1ÀAƒá¹ º ¾ è©´ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5c ÿÐD¶K,AÆé±öÿÿ AÀéL _ L‰ç1ÀAƒá¹ º ¾ èX´ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5Ro ÿÐD¶K+AÆE„ɉKöÿÿAÀéL¹^ L‰ç1ÀAƒá¹ º ¾ è´ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5 o ÿÐAÆéöÿÿ D AÀéLk^ L‰ç1ÀAƒá¹ º ¾ 踳ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5ªn ÿÐD¶K+AÆéœõÿÿfAÀéL^ L‰ç1ÀAƒá¹ º ¾ èh³ñÿL‰éL‰âL‰ÿH‹…(úÿÿH51W ÿÐD¶K+AÆéBõÿÿfAÀéLË] L‰ç1ÀAƒá¹ º ¾ è³ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5ûm ÿÐD¶K+AÆéèôÿÿfAÀéL{] L‰ç1ÀAƒá¹ º ¾ èȲñÿL‰éL‰âL‰ÿH‹…(úÿÿH5œm ÿÐD¶K+AÆéŽôÿÿfAÐéL,] L‰ç1ÀAƒá¹ º ¾ èy²ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5Am ÿÐD¶K+AÆé5ôÿÿ I‰ÁLÜ\ L‰ç1ÀAƒá¹ º ¾ è)²ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5çl ÿÐD¶K+AÆéÛóÿÿ ¹ º L‰ç1ÀL€\ ¾ èà±ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5 ÿÐ…$úÿÿéwñÿÿ @ 1ÀH½0úÿÿ¹2 º óH«H6µ Ç…0úÿÿ L0úÿÿH‰…8úÿÿHt¥ H‰…HúÿÿHƼ H‰…XúÿÿHÌí H‰…húÿÿH€¥ H‰…xúÿÿHk H‰…ˆúÿÿHh‘ H‰…˜úÿÿH“¤ H‰…¨úÿÿHP½ H‰…¸úÿÿHêj H‰…ÈúÿÿHÐà H‰…ØúÿÿHØj H‰…èúÿÿH×j H‰…øúÿÿHÓj H‰…ûÿÿHÐj H‰…ûÿÿHÍj Ç…@úÿÿ Ç…Púÿÿ Ç…`úÿÿ Ç…púÿÿ Ç…€úÿÿ Ç…úÿÿ@ Ç… úÿÿ€ Ç…°úÿÿ Ç…Àúÿÿ Ç…Ðúÿÿ Ç…àúÿÿ Ç…ðúÿÿ Ç… ûÿÿ Ç…ûÿÿ Ç… ûÿÿ H‰…(ûÿÿH\c H‰…8ûÿÿHWc H‰…HûÿÿH\c H‰…XûÿÿH¨¯ H‰…hûÿÿHǺ H‰…xûÿÿH<c H‰…ˆûÿÿH=c H‰…˜ûÿÿH>c Ç…0ûÿÿ € Ç…@ûÿÿ @ Ç…Pûÿÿ Ç…`ûÿÿ Ç…pûÿÿ Ç…€ûÿÿ @ Ç…ûÿÿ € Ç… ûÿÿ H‰…¨ûÿÿD‰µ$úÿÿM‰ÖH‰úÿÿL‰ãL‰¥úÿÿM‰Ì D Ic$L…ðt6„ÒM‹D$H‰ß¾ HÕ× H æŠ HEÈHïÓu 1Àè°‘ 1ÒH˜HÃIƒÄIƒ|$ uµH‹úÿÿL‰éL‰ÿL‹¥úÿÿD‹µ$úÿÿH‹…(úÿÿH5„ L‰âÿÐL‹S AÆM…Ò„xïÿÿ1ÀH½0úÿÿ¹ D‰µ$úÿÿóH«H¯h Ç…0úÿÿ L0úÿÿH‰…8úÿÿº M‰ÖH›h H‰…HúÿÿHŽ H‰…XúÿÿH9¹ H‰…húÿÿHÿ] Ç…@úÿÿ Ç…Púÿÿ Ç…`úÿÿ Ç…púÿÿ H‰…xúÿÿH‰úÿÿL‰ãL‰¥úÿÿM‰Ì @ Ic$L…ðt6„ÒM‹D$H‰ß¾ H•Ö H ¦‰ HEÈH¯Òu 1Àèp 1ÒH˜HÃIƒÄIƒ|$ uµH‹úÿÿL‰éL‰ÿL‹¥úÿÿD‹µ$úÿÿH‹…(úÿÿH5Ég L‰âÿÐD¶K(AÆD‰Èƒà„EîÿÿI‰ÁL÷W L‰ç1ÀAƒá¹ º ¾ èDñÿL‰éL‰âL‰ÿH‹…(úÿÿH5‘a ÿÐD¶K(AÆAöÁ„ýíÿÿAÐéL¥W L‰ç1ÀAƒá¹ º ¾ èò¬ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5óM ÿÐD¶K(AÆAöÁ„µíÿÿAÀéLRW L‰ç1ÀAƒá¹ º ¾ 蟬ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5ž ÿÐD¶K(AÆAöÁ„líÿÿAÀéLÿV L‰ç1ÀAƒá¹ º ¾ èL¬ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5X ÿÐD¶K(AÆAöÁ„#íÿÿAÀéL¬V L‰ç1ÀAƒá¹ º ¾ èù«ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5X ÿÐD¶K(AÆAöÁ „ÚìÿÿAÀéLYV L‰ç1ÀAƒá¹ º ¾ 覫ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5 ÿÐD¶K(AÆAöÁ@„‘ìÿÿAÀéLV L‰ç1ÀAƒá¹ º ¾ èS«ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5Ú ÿÐD¶K(AÆE„ɉHìÿÿAÀéL´U L‰ç1ÀAƒá¹ º ¾ è«ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5;e ÿÐD¶K)AÆD‰Èƒà„ìÿÿI‰ÁL`U L‰ç1ÀAƒá¹ º ¾ èªñÿL‰éL‰âL‰ÿH‹…(úÿÿH54O ÿÐD¶K)AÆAöÁ„¼ëÿÿAÐéLU L‰ç1ÀAƒá¹ º ¾ è[ªñÿL‰éL‰âL‰ÿH‹…(úÿÿH5¡1 ÿÐD¶K)AÆAöÁ„tëÿÿAÀéL»T L‰ç1ÀAƒá¹ º ¾ èªñÿL‰éL‰âL‰ÿH‹…(úÿÿH5aK ÿÐD¶K)AÆAöÁ„+ëÿÿAÀéLhT L‰ç1ÀAƒá¹ º ¾ 赩ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5üc ÿÐD¶K)AÆAöÁ„âêÿÿAÀéLT L‰ç1ÀAƒá¹ º ¾ èb©ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5¶c ÿÐD¶K)AÆAöÁ „™êÿÿAÀéLÂS L‰ç1ÀAƒá¹ º ¾ è©ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5K‘ ÿÐD¶K)AÆAöÁ@„PêÿÿAÀéLoS L‰ç1ÀAƒá¹ º ¾ 輨ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5òd ÿÐD‹K(AÆA÷Á € „ êÿÿAÁéLS L‰ç1ÀAƒá¹ º ¾ èg¨ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5ÿ ÿÐD¶K*AÆAöÁ„ÈéÿÿAÐéLÈR L‰ç1ÀAƒá¹ º ¾ è¨ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5xb ÿÐD¶K*AÆAöÁ„€éÿÿAÀéLuR L‰ç1ÀAƒá¹ º ¾ è§ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5Ä- ÿÐD¶K*AÆAöÁ„7éÿÿAÀéL"R L‰ç1ÀAƒá¹ º ¾ èo§ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5Üa ÿÐD¶K*AÆAöÁ„îèÿÿAÀéLÏQ L‰ç1ÀAƒá¹ º ¾ è §ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5–a ÿÐD¶K*AÆAöÁ „¥èÿÿAÀéL|Q L‰ç1ÀAƒá¹ º ¾ èɦñÿL‰éL‰âL‰ÿH‹…(úÿÿH5Qa ÿÐD¶K*AÆAöÁ@„\èÿÿAÀéL)Q L‰ç1ÀAƒá¹ º ¾ èv¦ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5a ÿÐD¶K*AÆE„ɉèÿÿAÀéL×P L‰ç1ÀAƒá¹ º ¾ è$¦ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5Ü` ÿÐAÆéÊçÿÿ ¹ º L‰ç1ÀL€P ¾ èà¥ñÿL‰éL‰âL‰ÿH‹…(úÿÿH5¡c ÿÐAÆénæÿÿ € Iƒù ‡îèÿÿHÓæ JcŠHÐ>ÿà D H\ éìäÿÿ @ HX\ éÜäÿÿ @ Hƒ\ éÌäÿÿ @ H*\ é¼äÿÿ @ Hx\ é¬äÿÿ @ L‰ÏL‰úÿÿèYæ L‹úÿÿH…ÀI‰Æ„ Hƒì¹ L‰ç¾ PLÃ^ º 1Àè¥ñÿY^L‰÷èw…ñÿéqåÿÿH=\ L‰ÉL‰ÊHÁê¶Í¶ÒHƒù„î Hƒù„¬ H…É…ûçÿÿH ˜\ H…Ò„ÛçÿÿHƒú…áçÿÿHZa @„ö…ÑçÿÿHƒìLF^ ¾ L‰çP1ÀQ¹ Rº èj¤ñÿHƒÄ éàäÿÿH”[ émÿÿÿH\ éaÿÿÿHõ[ éUÿÿÿHÐ[ éIÿÿÿH«[ é=ÿÿÿHˆ[ é1ÿÿÿH\ éeäÿÿH@\ éYäÿÿHM\ éMäÿÿH a éAäÿÿHl\ é5äÿÿH{\ é)äÿÿHç[ é äÿÿHž` éäÿÿHº` éäÿÿH] éùãÿÿHRa éíãÿÿH ] éáãÿÿHÇ\ éÕãÿÿH\ éÉãÿÿH‘\ é½ãÿÿH:\ é±ãÿÿHG\ é¥ãÿÿH¾` é™ãÿÿHÒ` éãÿÿHÃ\ éãÿÿHà[ éuãÿÿ D H ‰_ éXþÿÿ @ ¹ º L‰ç1ÀLKZ ¾ èè¢ñÿéäýÿÿ H ÙZ é þÿÿ¾ éâýÿÿèå†ñÿ D ó úUH‰åHƒìH‹dH‹%( H‰Eø1ÀH…Òt%¶G „Àt H9òt8H‹UødH+%( uFÉà € H‹W1ÀH…ÒtÝ€ uH9òt1ÀëÎf D ¶G!ÆG ƒðë» ¶G!ÆG ƒðë«èV†ñÿf D ó úUH‰åAUI‰ÕATI‰ôSH‰ûHƒìH‹wdH‹%( H‰EØ1ÀH…ötL‰çè¶AÿÿH‰H…ÀtyÆC H‹sH…ötL‰çè™AÿÿH‰CH…Àt 1ÀH‹UØdH+%( uWHƒÄ[A\A]]ÃL‹CH VH HÂ_ ¾ L‰ï襄ñÿL‰éº: ¾ H=É_ èìñÿ¸þÿÿÿë§L‹CH ‰ ë¿èƒ…ñÿ ó úUH‰ðH‰åHƒìdH‹%( H‰Uø1ÒH…öuëo HƒÂ@HƒÇH9Âs_H‹H…Étë…ÉugHÁé ¿0 ¾ f…ÉuHÁé‰þ„ÉuƒÆHÁéöÁuƒÆHÁéöÁuƒÆHÁéƒáHƒùƒÖ HcöHÖH9ðHGÆH‹UødH+%( uÉà ¿ 1öëžèÊ„ñÿf. „ ó úUH‰ÐH‰åHƒìdH‹%( H‰Uø1ÒH…À„} 1ÉE1ÉëfIƒÁ@HƒÁI9ÁsgL‹ÏL#ÎtéE…ÀulIÁè ¹0 º fE…ÀuIÁè‰ÊE„ÀuƒÂIÁèAöÀuƒÂIÁèAöÀuƒÂIÁèAƒàIƒøƒÒ HcÒLÊH9ÐHGÂH‹UødH+%( uÉà ¹ 1Òë™èúƒñÿf. „ ó úUH‰ðH‰åHƒìdH‹%( H‰Uø1ÒH…ötz1Éëf „ HƒÁ@HƒÇH9Ás`H‹Hƒòÿtê…ÒufHÁê ¿0 ¾ f…ÒuHÁê‰þ„ÒuƒÆHÁêöÂuƒÆHÁêöÂuƒÆHÁêƒâHƒúƒÖ HcöHÎH9ðHGÆH‹UødH+%( u ÉÃf¿ 1öëŸè2ƒñÿfó úUI‰ðH‰åHƒìdH‹%( H‰Eø1ÀH9Ö†¥ H‰ÐH‰ÑHÇÂÿÿÿÿHÁèHÓâH#Çu0HƒÀH‰ÂHÁâH9òrëy D HƒÀH‰ÂHÁâI9ÐvdH‹ÇH…ÒtçHÁà…ÒugHÁê ¾0 ¹ f…ÒuHÁê‰ñ„ÒuƒÁHÁêöÂuƒÁHÁêöÂuƒÁHÁêƒâHƒúƒÑ HcÉHÁI9ÈLGÁH‹EødH+%( uÉL‰Àþ 1ÉëžèB‚ñÿfó úUI‰ÐH‰åHƒìdH‹%( H‰Eø1ÀH9ʆ® H‰ÈIÇÁÿÿÿÿHÁèIÓáH‹ÇH#ÆL!Êu5HƒÀH‰ÂHÁâL9Ârë~f „ HƒÀH‰ÂHÁâI9ÐveH‹ÇH#ÆtæHÁà…ÒunHÁê ¾0 ¹ f…ÒuHÁê‰ñ„ÒuƒÁHÁêöÂuƒÁHÁêöÂuƒÁHÁêƒâHƒúƒÑ HcÉHÁI9ÈLGÁH‹EødH+%( uÉL‰Àà € ¾ 1Éë—èBñÿfó úUI‰ðH‰åHƒìdH‹%( H‰Eø1ÀH9Ö†¬ H‰ÖH‰ÑHÇÂÿÿÿÿHÁîHÓâH‹÷H÷ÐH!Ðu3HƒÆH‰ðHÁàL9Àrëz € HƒÆH‰ðHÁàI9ÀvcH‹÷HƒðÿtæHÁæ…ÀunHÁè ¹0 º f…ÀuHÁè‰Ê„ÀuƒÂHÁè¨uƒÂHÁè¨uƒÂHÁèƒàHƒøƒÒ HcÒHòI9ÐLGÂH‹EødH+%( uÉL‰ÀÃf „ ¹ 1Òë—èB€ñÿfó úUH‰åAWE‰ÏAVI‰öAUATSH‰ûHƒìX‰U D‰EŒ‰MˆdH‹%( H‰EÈ1ÀèƒñÿL‰÷H‰E˜èƒñÿDH‰E¤H‰E¨IcÁL$… D‰M¸L‰çL‰eèR’ñÿL‰çH‰E°èF’ñÿL‰çI‰Åè;’ñÿH‹U¨D‹M¸L‹U˜D‹EŒI‰Ä…Ò‹uˆˆ¹ ƒú† D‰ÉfAnðL‰èfo5 ÁéfpÞ fo-5 ƒéfoãHÁáfsÔ IL @ foÂfoËfþÕHƒÀfôÈfsÐ fôÄfpÉfpÀfbÈHðH9ÈuÌD‰ÉƒáüAƒát4D‰ÀHcù¯ÁL ½ A‰D½ y9ú|DÀƒÁC‰D 9ÑDÀC‰D E…ÒŽó ABÿD‰}¨1ÿDJÿH‰E˜f „ ‹E¨A‰$‹E¤…ÀŽ¢ …ÿH‰}¸¶ ;AŸÂ1Àë2 @ E‹\…EûA9ÓANÓE‹ „EÃD9ÚAOÓA‰T„HPI9Át]H‰ÐE¶ 1ÒD8ٕ¯ÖAT… A‰T„…À~´E„Òt¯H‹}¸D:\;ÿu¤A:LÿuH‹}°D‹] D\‡üD9Ú~‹E‰\„D‰Úëf „ H‹}¸D}¨HGH9}˜t.H‰ÇH‹E°L‰m°M‰åI‰Äé(ÿÿÿL‰èL‹m°L‰e°I‰Äf. „ H‹EL‰ïE‹tüè zñÿL‰çèzñÿH‹}°èzñÿH‹EÈdH+%( uHƒÄXD‰ð[A\A]A^A_]Ã1Éénþÿÿè}ñÿó úU¹ÿ H‰åAUATLÐûÿÿI‰üSH‰óL‰êHì ‹wH‹?dH‹%( H‰EØ1ÀèÝ¿ HƒìI‰ØL‰áAUM‹L$H†U ¿ ‹5 1 Æ„Ðûÿÿ 1Àèûù XZH‹EØdH+%( u Heè[A\A]]Ãèê|ñÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé è«|ñÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèm|ñÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃè/|ñÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃèï{ñÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃè¯{ñÿff. „ @ ó úUH‰åATI‰üSHƒìH‹¿¸ dH‹%( H‰Eè1ÀèÓwñÿA‹”$° I‹„$˜ …Ò~V1Û D Hƒ<Ø „Å L‰ç謋 H‰ÆI‹„$˜ H‹<ØèƒñÿI‹„$˜ A‹”$° HÇØ HƒÃI‹„$˜ 9Ú±H…Àt I¼$˜ 计 I¼$ è¡¡ I¼$¨ 蔡 Iƒ¼$È t$L‰çè1‹ I‹¼$È H‰Æè ƒñÿIÇ„$È H‹EèdH+%( u(HƒÄI|$`[A\]é} D HƒÃ9Ú$ÿÿÿénÿÿÿèrzñÿfó úUH‰åAWAVA‰ÖAUI‰õATSH‰ûHƒìHdH‹%( H‰EÈ1ÀèÌŠ …À…‹ A‹} …ÿ…Š ƒ='. „ý IcEA‹uH‰C8…öt‹‹° …ÉŽÏ H‹IuH{`D‰ñèŒ ‰E¬…À…þ A‹}‰»° …ÿ…Ï H‹EÈdH+%( …M ‹E¬HƒÄH[A\A]A^A_]Ãf. „ A‰Çèˆ6 ¿ HcȃÀ?ƒàÀH‰‹À pIðÁþHcöè"ŠñÿH‰ƒ¸ H…À„ã A‹E ƒø„Õ ƒø…"ÿÿÿHcCH‹³¸ º H‰ÁHÁèHÓâH ƃ=+- …ÿÿÿH»¸ H59 èûÿÿéëþÿÿ „ Lcç¾ L‰çè ‰ñÿH‰ƒ¨ H…À„Þ ¾¨ L‰ç胉ñÿH‰ƒ H…À„{ ¾ L‰çèf‰ñÿH‰ƒ˜ H…À„ ¿ èÌñÿ‹“° H‰E°…ÒŽ»þÿÿL‰m¸E1öE1äI‰ßë< I‹— ‹E°¹ LòD)àHÁÇÿÿÿÿIƒÄIƨ ‰BE9§° ŽpþÿÿL‰ÿJ å è–ˆ E1ÉE1À1ÿM‹¯˜ H‰Æ¹" º èîƒñÿIÝI‰E I‹‡˜ HØHƒ8ÿ„ H‹E¸E‹G‹@ …À„hÿÿÿD‰E èw4 ƒøŽVÿÿÿI‹‡˜ L‰ÿL‹,è"ˆ ‹} H‰E˜è?5 ¿ HcØC@‰] ƒàÀpIðÁþHcöè=ˆñÿ‹M H…ÀI‰Â„ H‰Ú¸ H‹u˜E1ÉHÁêHÓàLCL‰ÑI ÒL‰ïº L‰U èü‹ñÿL‹U H…À… L‰×è—sñÿéºþÿÿfH‰ßè‡ E1ÉE1À¹" H‰Æº 1ÿèî‚ñÿH‰ƒÈ Hƒøÿ…þüÿÿèHŒñÿ‹5ö* ¿ H¶Q ‹1ÀèÍó ÇE¬ÿÿÿÿHÇƒÈ é÷üÿÿf D H‹M˜‹5º* I‰Ù1ÿHªR 1ÀL‰U¸MD L‰éè‡ó H‹}¸èîrñÿÇE¬ÿÿÿÿé³üÿÿfè3 ƒø A‹E éýÿÿ‹{èõ3 ‰E¸è=; I‰ÄH…À„'üÿÿH‰ÇèÞ= …ÀŽüÿÿL‰m°D‰u¬E‰þA‰Ç L‰çD‰öèp= ‰ÇA‰Åè«3 9E¸u H‹³¸ IcÅ¿ D‰éHÁèHÓçH <ÆAƒÆE9÷uÀL‹m°D‹u¬é¹ûÿÿÇE¬ÿÿÿÿéüÿÿHÇ ‹5Î) H[Q 1À¿ è§ò ÇE¬ÿÿÿÿéÜûÿÿèöŠñÿHP ‹‹5›) ¿ 1Àè{ò ÇE¬ÿÿÿÿé°ûÿÿèÊŠñÿHP ‹ëÒèjuñÿ‹5h) H%Q 1ÿ1ÀèDò ÇE¬ÿÿÿÿéyûÿÿ‹5F) HkP ¿ è!ò ÇE¬ÿÿÿÿéVûÿÿ‹5#) H€P ¿ èþñ ÇE¬ÿÿÿÿé3ûÿÿ‹5 ) HíO ¿ èÛñ ÇE¬ÿÿÿÿéûÿÿff. „ @ ó úUH‰åAWAVI‰öAUI‰ÕATI‰üSHƒì(dH‹%( H‰EÈ1ÀèQ‡ L‰ç‹ G H‰E°I‹$H‰E¸èJ‹ A‰Ç…Àˆ¹ I‹T$(M‹L$ Ic|$H]¸I‰ÒL‰ÈH!øM)ÊH‰ùH!×N I9ût9ƒÁHL‰öL‰çHcÉH)ÁIÉM‰L$ AÿÕ…ÀxnI‹T$(IcD$I#D$ I‰ÒM+T$ I‰T$ L‰ÑHL‰öL‰çAÿÕ…Àx>H‹E°L‰çI‰D$è‡ H‹EÈdH+%( u1HƒÄ(D‰ø[A\A]A^A_]à € ƒøõt A¿ÿÿÿÿëË A¿ ëÀè£sñÿ ó úUH‰åAUI‰õATI‰üSHƒìH‹_¿ dH‹%( H‰EØ1ÀC?H‰^ƒàÀpIðÁþHcöè„ñÿI‰E H…Àt8HS?I‹4$H‰ÇHÁêHÕ èÑlñÿ1ÀH‹UØdH+%( uHƒÄ[A\A]]øôÿÿÿëßè sñÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1À…ö~!FÿÁè@H‡ @ ‹HƒÇȉGüH9×uðH‹EødH+%( uÉÃèªrñÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1À…ö~$FÿÁè@HÇ @ H‹HƒÇHÈH‰GøH9×uíH‹EødH+%( uÉÃèGrñÿ € UH‰åAWI‰×AVAUM‰ÅATSHƒìH‹E L‹uH‰}¨H‹]L‹e(H‰u¸‰M´fInÎL‰M flɉE°dH‹%( H‰EÈ1À)MH…Û„ë H‹{0è0 H‰ßI‰ÄèŸ A‹ƒø„C ƒø‡: €}´ …¦ H‹E¸L‰ÿ‹0èâ^ÿÿI‰ÇH…À„æ H‹E¸L‰çƒ M‰§˜ è©/ I‰‡ H…Û„˜ ¶C H‹;Aˆ‡å ¶C I‰Ÿh Aˆ‡æ ¶E°Aˆ‡y èÐiñÿH‰ÃI‰Ÿ M…ítL‰ïè¹iñÿI‰‡ H‹E H…ÀtH‰Çè¡iñÿI‰‡` M…öt5I‹I9Æt-I‹NI‹— I· fo]H‰pI‰‡ H‰H‰JA H‹U¨H…Òt H‹BfHnÂL‰zfHnÐflÂAL‰8H‹EÈdH+%( …ô HƒÄHL‰ø[A\A]A^A_]à D I‹w1ÉLOç L‰êH‰ßèH, I‹w8L‰êH‰ßLhç ¹ è-, I‹w@L‰êH‰ßL[ç ¹ è, ¹ L‰êH‰ßI‹·€ LFç èô+ €}´ „ZþÿÿL‰ÿè‚ éMþÿÿ D M…ä„5þÿÿL‰çè–3 I‰Äé%þÿÿ € ILJh 1ÀfA‰‡å ¶E°Aˆ‡y évþÿÿ L‰çè . éùþÿÿèžoñÿff. „ UH‰ÐH‰ñH‰åAWAVAUATSHƒì8dH‹%( H‰UÈ1ÒH…À„É D¶H8D¶@:D‰ÎE‰ËE‰ÊE‰Í@ÀîAÀëAÀêƒæAƒãAÀí@¶ÞAƒâD ÞE¶ífnÃA¶ÛA¶ÒD ÖfnÛD‰ËfnÊD‰ÂÀëÀêfbÃ@¶öAÀéƒãƒâAÀè‰]¸D‰Ëfnú‹P8ƒãfbÏD‹l Aƒà‰]¼ÁêflÁƒâfoÐfpÈÿfA~ÄHÇG0 fjÐfA~ÑfpÐUfA~ÓfïÒWW ¶„À„7 €=, ÇE° A¾ ÇE´ ÇE¬ u)H †Ë A¿ @ ƒèD<1wa¶ÀHcƒHØ>ÿà @ H %Ì A¿ ƒèD<1w9¶ÀHcƒHØ>ÿà…ö¾ EDÏEDßE1äE…ÒEDÇ ¶AHƒÁ„Àuœ @ fAnÑfAnÄfAnûfbÑfbÇflƒú“ fne¬fAnÊ1ÀfAnÞfnÂfnm´fnu°fbËfbÄD‰GflÁD‰oGfnE¸fbÅfÖG(fnE¼fbÆfÖG0H‹UÈdH+%( …4 HƒÄ8[A\A]A^A_]ÃÂE…ÒEDÇéEÿÿÿE1Û…ö…:ÿÿÿ¾ A¹ A¼ é$ÿÿÿE1É…ö…ÿÿÿ¾ A» A¼ éÿÿÿÇE¼ é÷þÿÿÇE° éëþÿÿÇE´ éßþÿÿA¾ éÔþÿÿfïÉE…Ò…ÇþÿÿAº A¸ é¶þÿÿE1ÀE…Ò…ªþÿÿ¸ Aº fnÈé–þÿÿÇE¸ éŠþÿÿ…ö¾ EDÏEDßE1ä „ ¶AHƒÁ„À…0þÿÿékþÿÿƒÂE…ÒEDÇëßE1Û…öuؾ A¹ A¼ ëÅE1É…öu¾¾ A» A¼ ë«ÇE¼ ë¢ÇE° ë™ÇE´ ëA¾ ëˆfïÉE…Ò…{ÿÿÿAº A¸ éjÿÿÿE1ÀE…Ò…^ÿÿÿ¸ Aº fnÈéJÿÿÿÇE¸ é>ÿÿÿf D ÇE¼ fïÀ1ö1ÒÇE¸ E1íE1ÀE1Òé´üÿÿA½ éyýÿÿA½ éþþÿÿÇE¬ ébýÿÿÇE¬ éæþÿÿÇE¬ E1öÇE° ÇE´ émýÿÿ¸êÿÿÿé¹ýÿÿèkñÿf. „ UH‰åAWAVAUATSHƒìH‹ dH‹%( H‰EÈ1ÀH9ßtsI‰ýI‰öL%ŸÉ ‹C$ƒèƒøwPIc„¿( Là>ÿàf D èG‘ H…À„ú H‰@Ç@ ¶S1Hƒ{ ˆP I‹VI‰FL‰0H‰PH‰•@H‹I9Ýu1ÀH‹UÈdH+%( …º HƒÄ[A\A]A^A_]Ãèß H…À„’ H‰@Ç@ ë– D è¿ H‰EÀI‰ÇH…À„k H‰@Ç@ ¶C1H‹{AˆG I‹FM‰~M‰7I‰GL‰8è}bñÿI‰GH…À„" AÆGéYÿÿÿf D è_ H…À„ H‰@Ç@ éÿÿÿfè? H…À„ò H‰@Ç@ ¶S1Hƒ{ ˆP I‹VI‰FL‰0H‰PH‰”@éóþÿÿèÿ H…À„² H‰@Ç@ ¶S1ˆP I‹VI‰FH‰PL‰0H‰H‹SH‰Pé´þÿÿè¿ H…À„r H‰@Ç@ ¶S1ˆP I‹VI‰FH‰PL‰0H‰H‹S‰Péuþÿÿfè H…À„2 H‰@Ç@ é3þÿÿfè_ H…À„ H‰@Ç@ éÿÿÿfè? H…À„ò H‰@Ç@ é;ÿÿÿfè H‰EÀI‰ÇH…À„Ë H‰@Ç@ é[þÿÿ è÷Ž H…À„ª H‰@Ç@ é«ýÿÿf. „ èÏŽ H…À„‚ H‰@Ç@ éËþÿÿf诎 H…ÀtfH‰@Ç@ éïþÿÿf D èŽ H‰EÀI‰ÇH…Àt?H‰@Ç@ éÏýÿÿ € ègŽ H…Àt H‰@Ç@ égþÿÿH}ÀèlŽ D ¸ôÿÿÿé3ýÿÿè¡gñÿUH‰åAWI‰ÏAVAUATSHì dH‹%( H‰EÈ1ÀH…ö„Y ‰ûH½ØûÿÿI‰õI‰Öè½1 D·¥Úûÿÿ¸è L‰ÿfA9ÄDGàèPjñÿH‰…ÈûÿÿEL$êƒû ŽË ƒë McáL…àûÿÿ¹è HcÃL‰ÇL‰âD‰ÄûÿÿI4èiñÿD‹½ÈûÿÿD‹ÄûÿÿI‰À¸.. A)ßf‰…àûÿÿE9ù »! BÆ„%Þûÿÿ.BÆ„%ßûÿÿ.BÆ„%àûÿÿ H‹=@å~ 1ÀH ? H,? ¾ è†eñÿ…Û…ä H‹EÈdH+%( …# HÄ [A\A]A^A_]Ãf „ McáL…àûÿÿL‰þƒÃL‰Ç¹è L‰âD‰ÄûÿÿèÉhñÿD‹ÄûÿÿI‰ÀD9ÈûÿÿPÿÿÿéfÿÿÿ D H‹EÈdH+%( … H‹=Žä~ I‰È¾ 1ÀHÄ H &B Hk> [A\A]A^A_]éÀdñÿH‹=Yä~ H 9> HG> 1À¾ »! èšdñÿH‹=3ä~ 1ÀKM‰éL0ª H!> ¾ èsdñÿM…ö„ìþÿÿH‹=ä~ L‰ñ¾ 1ÀH> èMdñÿéÊþÿÿèSeñÿ UH‰åAUI‰ýATSH‰óHƒìdH‹%( H‰EØ1À…Ò…Ö H=Î= èª]ñÿI‰ÄA‹U,M…ä„ê H…Û„á ‹…À„¿ ƒøuJ‹KóoC‰SL‰c‰KHÇC C ƒÀ‰H‹EØdH+%( …Æ HƒÄ¸êÿÿÿ[A\A]]à @ H‹CH‹KL>= H*A ‹5 ¿ H…ÀLEÀ1Àèiá H‹{èÐ`ñÿL‰cH‹{èÃ`ñÿHÇC ‹ëƒ € H== èÔ\ñÿI‰Äé%ÿÿÿ @ ‰SL‰cHÇC éPÿÿÿ @ H‹ ©â~ º2 ¾ H=h@ èS|ñÿL‰çè[`ñÿé'ÿÿÿèñcñÿUH‰åAVAUATSHì Hƒ $ Hì Hƒ $ Hƒì dH‹%( H‰EØ1ÀH…ÿ„¢ H‰û‰÷L-ë2 E‰Ä÷ßHþƒÿtƒÿ L-ðÛ Hc< LEèLµÐßÿÿI‰ÈH‰ÑL‰öº èw L‰÷èñ[ñÿL‰ïH‰…Èßÿÿèâ[ñÿfHnÀI‰Å…ÈßÿÿH…À„º ‹…À„ ƒøuC‹SóoKD‰cC‰SK ƒÀ‰H‹EØdH+%( …à HÄ [A\A]A^]à @ H‹CH‹KL~; Hj? ‹5Ð ¿ H…ÀLEÀ1Àè©ß H‹{è_ñÿL‰kH‹{è_ñÿH‹…ÈßÿÿH‰C‹ë€ @ D‰cCéoÿÿÿ H‹ á~ º2 ¾ H=È> è³zñÿH‹EØdH+%( uH‹½ÈßÿÿHÄ [A\A]A^]é™^ñÿè4bñÿ @ UH‰ðH‰åAWAVL}°M‰ÎAUI‰ÕfInÏATI‰üflÉSHƒìXH‹}L‰E H‰}ˆL‰ïdH‹%( H‰UÈ1Ò‹H‰M¨)Mr‰0H‰ÎèáPÿÿH‹M¨H= ðÿÿH‰Ã‡Ž M…ötIfo]L‰þL‰÷)]°è•öÿÿ…À…‹ H‹E°L9øt$H‹“ H‹M¸H³ H‰pH‰ƒ H‰H‰JI‹D$fInÄI‰\$fHnÐflÂH‰1ÀH‹UÈdH+%( u6HƒÄX[A\A]A^A_]ÃfH‹]ˆH‹} ‰ÆL‰ê‰E¨D‹Cè'ýÿÿ‹E¨ë¸ôÿÿÿë»èañÿf D UH‰åAWAVI‰ÖAUI‰ÍATSHƒìXH‹EH‰} H‰ÏH‰u˜H5È9 L‰E¸L‰MH‰E°dH‹%( H‰EÈ1ÀèChñÿH…À„" L‰÷èd H‰E¨H…À„Œ H‰Çè}hñÿI‰ÄH…À„o ÇEŒ H u L‰çèhhñÿH…À„ €x.LxuA€ tÞ€x.uA€.uA€ tÊf. „ H‰ÞL‰ÿèåoñÿ…Àt±H5¶ L‰ÿèÒoñÿ…ÀtžL‰îL‰ÿè㶠„ÀtHƒìÿu°L‹E¸L‰ùL‹ML‰òH‹u˜H‹} ƒEŒè©ýÿÿZYA‰À…À„\ÿÿÿH‹}¨D‰E¸èï L‰çè÷fñÿD‹E¸H‹EÈdH+%( …À HeØD‰À[A\A]A^A_]Ãf D H‹EÈdH+%( …• H‹E°L‹ML‰éL‰òL‹E¸H‹u˜H‰EH‹} HeØ[A\A]A^A_]éýÿÿ @ ‹EŒ…Àu^H‹E°H‹}¸L‰éL‰ò¾ D‹@è-ûÿÿA¸ÿÿÿÿéFÿÿÿH‹}¨è9 èTtñÿH‹]°H‹}¸L‰é‹0L‰òD‹CèûúÿÿA¸ÿÿÿÿé-ÿÿÿèÛ^ñÿE1Àéÿÿÿ ó úUH‰åHƒìdH‹%( H‰EøHš7 ƒÿt"9H- …ÿtƒÿH—0 H·- HDÂH‹UødH+%( u!Éà „ ƒÿHi0 HW7 HDÂëÐèT^ñÿ @ ó úUH‰åAWAVI‰ÎAUI‰ÕATI‰ôSL‰ÃHƒì(dH‹%( H‰EÈ1ÀM…À„o ‰}¼I‹x0è4 H‰ßI‰ÇèÐ A‹$D‹M¼ƒø„Ç ƒø‡¾ L‰çD‰ÎèKÿÿI‰ÄH…À„‚ M‰¼$˜ L‰ÿèè H‹;I‰„$ ¶C Aˆ„$å ¶C I‰œ$h Aˆ„$æ AÆ„$y èVñÿH‰ÃI‰œ$ M…ítL‰ïèþUñÿI‰„$ M…ötL‰÷èéUñÿI‰„$` H‹EÈdH+%( … HƒÄ(L‰à[A\A]A^A_]à @ I‹t$1ÉL‰êH‰ßLðÓ D‰M¼èë I‹t$8L‰êH‰ßL Ô ¹ èÏ I‹t$@L‰êH‰ßLüÓ ¹ è³ ¹ L‰êH‰ßI‹´$€ LæÓ è” D‹M¼éÅþÿÿ ‰þL‰çèÞIÿÿI‰ÄH…ÀtFIÇ„$˜ 1ÿè¬ AÆ„$y I‰„$ 1ÀfA‰„$å IÇ„$h éÓþÿÿf D E1ÿL‰ÿE1äè¤ éìþÿÿè8\ñÿ „ ó úUH‰åAWAVAUATL%IÔ{ SH‰ûHƒìXH‰}°‰uˆH‰UdH‹%( H‰EÈ1Àè_ñÿHÇE¸ HD»ÿÿÿÿH‰E˜ @ ‹E¸M|$À‰E¬ D M‹7M…öt-L‰÷èÈ^ñÿI‰Å9Ø~H‹}°HcÐL‰öèÂoñÿ…ÀADÝIƒÇM9üuË…Û:HƒE¸H‹E¸IƒÄ@Hƒøu¤¸êÿÿÿH‹UÈdH+%( …Ù HƒÄX[A\A]A^A_]ÃH‹E°HcÛLlL9m˜w'H‹]H‹E¸H‰è“< A‰À1ÀE„Àt²H‹UˆHÁâ H ë¥H…Ò{ ÇE° »ÿÿÿÿH‰E I‰ÄfM|$À M‹7M…öt0L‰÷èø]ñÿ9Ø~HcÐL‰öL‰ïH‰E¸èònñÿH‹M¸…ÀDÙIƒÇM9üuÈ…Û ƒE°‹E°IƒÄ@ƒøu¨H‘Ñ{ ÇE¨ »ÿÿÿÿH‰E¸H‹E¸LxÀ „ M‹'M…ät-L‰çè€]ñÿI‰Æ9Ø~HcÐL‰æL‰ïè{nñÿ…ÀADÞIƒÇL9}¸uË…ÛË HƒE¸@ƒ}¨„æ ÇE¨ 뛋u°‹}¬èpOÿÿ„À„œþÿÿHcÛMt L9u˜wD‹u°AÁæD u¬IcÆH‰E¸é¯þÿÿfÇE¨ L=ÒÐ{ »ÿÿÿÿ D MoÀ @ M‹e M…ät0L‰çèÏ\ñÿ9Ø~HcÐL‰æL‰÷H‰E¸èÉmñÿH‹M¸…ÀDÙIƒÅM9ïuÇ…Ûù IƒÇ@ƒ}¨„wÿÿÿÇE¨ ë HcÛMl L9m˜w#1ÀD‹u¨ E¬AÁæA ÆIcÆH‰E¸é þÿÿÇE¨ÿÿÿÿÇE° »ÿÿÿÿ H‹E LxÀI‹7H…öt2H‰÷H‰u¸è,\ñÿI‰Ä9Ø~H‹u¸HcÐL‰ïè&mñÿ…ÀADÜIƒÇL9} uÆ…Û@ƒE°‹E°HƒE @ƒøu©ÇE° 1À‹u¨ƒþÿ„ÂþÿÿA‰öAÁæD u¬A ÆIcÆH‰E¸éoýÿÿ‹]°‹}¬‰ÞèõMÿÿ„À„!ýÿÿ‰ØÁà뾋E°Áàé#ÿÿÿè†Xñÿf D ó úUH‰åHƒìH‹8dH‹%( H‰Eø1ÀH…ÿt$H‹6èhñÿ…À•ÀH‹UødH+%( u ÉÃf D 1Àëåè/Xñÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀÆb H‹EødH+%( uÉÃèèWñÿ „ ó úU¹ H‰åAWAVI‰þH½@ÿÿÿAUA‰ÕATI‰ôSH@ÿÿÿHì˜ dH‹%( H‰EÈ1ÀóH«H= Ç…@ÿÿÿ HÇ…Hÿÿÿ è( H‰ßI‰Çèîô A‹vH‰ßè¢DÿÿH…À„É AƒFL‰ÿH‰ÃL‰¸˜ èk ƃy H‰ƒ 1Àf‰ƒå Hǃh Hǃ M…ät I‹D$fInÄI‰\$fHnÈflÁH‰D‰«h AƒíAƒýv)1ÀH‹UÈdH+%( uOHĘ [A\A]A^A_]Ãf D H‹»P è SñÿH=Ä è0OñÿH‰ƒP 1Àë¶ D L‰ÿèê ¸ôÿÿÿë¢è|Vñÿff. „ ó úUH‰åATSHƒìL‹&dH‹%( H‰Eè1ÀL9æt2H‰ûH‰÷L‰æè__ I‰œ$ H‹EèdH+%( u@HƒÄ[A\]à @ ‹r …ÀuÚH‹ —Ô~ º) ¾ H=¾2 èAnñÿÇG ë±èàUñÿó úUH‰åHƒìdH‹%( H‰EøH‹H9ÇtH‹NH‹WH‰HH‰H‰2H‰VH‹EødH+%( uÉéôQñÿèUñÿff. „ @ ó úUH‰åAWAVAUATSHƒìXdH‹%( H‰EÈ1ÀH…ötgH‰ûH‰÷I‰ôA‰ÕèVXñÿHƒø‡œ A¶$„Àt'M‰æIƒÆ<pt¾ðL‰÷èm[ñÿH…À…t A¶„ÀuÜE„í„3 L‹3LmL9óuY1À D H‹UÈdH+%( …G HƒÄX[A\A]A^A_]Ãf D ‹EÀ‹U¸ƒàƒâÁâÁà ÐA¶V8ƒâó ÐAˆF8M‹6L9ót§L‰òL‰æL‰ïè åÿÿ…À…è ‹E”‹U‹MÄÁàÁâƒâƒà ЋU˜Áâƒâ@ ЋU¤Áâ¶Ò ЋU¨Áââ € ЋUœÁââ ЋU Áââ ÐA‹V8âæÿ ЋU¼A‰F8H‹E°I‰†l ‹E¬…ÀA•†w …ÒA•†{ …ÉA•†| M9¶Ø „ ÿÿÿM‹6L9ó…;ÿÿÿéÝþÿÿ @ 1ÒH}L‰æè2äÿÿ…À… H‹H9Ó„·þÿÿ‹E˜D‹UD‹M”D‹E¤Áà‹} D¶eÀAÁâƒà@D¶]¸AÁáD‹}ĉEŒ‹E¨AÁàÁçD‹u¼D‹m¬AƒäAƒãÁàAƒâAƒá E¶À% € ó~E°ç ‰Eˆ‹EœÁà% ‰Æ @ fÖ‚l ¶J8E…í•‚w E…ö•‚{ ‰ÈE…ÿ•‚| ÀèƒàH;’Ø ADÄÀéƒá¶ÀÁàH;’Ø AD˶ÉÁá È‹J8D ÐD È EŒáæÿD À Eˆ ð ø ȉB8H‹H9Ó…wÿÿÿ1Àé°ýÿÿ¸êÿÿÿé¦ýÿÿè‘Rñÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ɺ éÛüÿÿèVRñÿf D ó úUH‰åAUATSHƒìH‹ dH‹%( H‰EØ1ÀH9ßt8I‰üI‰õëH‹L9ãt(Hƒ» uîL‰ïè–JñÿH‰ƒ H…ÀuÚ¸ôÿÿÿë 1ÀH‹UØdH+%( u HƒÄ[A\A]]ÃèÏQñÿff. „ @ ó úUfïÀH‰åAWAVL}€I‰ÖAUI‰õHµxÿÿÿATSH‰ûL‰ÿHƒìhdH‹%( H‰EÈ1À)E HÇEÀ ÇE¨ )E€)E)E°è£ A‰Ä…Àu}H‹µxÿÿÿM…í„ž L‰ïè~ H‹µxÿÿÿL‰ÿI‰ÅèL¬ H‹µxÿÿÿL‰ïA‰Ä躗 H‹µxÿÿÿL‰ïè — H‹½xÿÿÿèÏ£ E…äu!H‹E H‹H9ÐtH‹ H‹@H‰ZH‰H‰H‰AH} è‡w H‹EÈdH+%( u5HƒÄhD‰à[A\A]A^A_]à € L‰÷è@ H‹µxÿÿÿL‰ÿ豫 A‰Äëè‡Pñÿ € ó úUH‰åHƒìdH‹%( H‰Eø‹‡è +†è H‹UødH+%( uÉÃèEPñÿ D ó úUH‰åAVI‰þAUI‰õATI‰ÔSHƒìdH‹%( H‰EØH‹†Ø H9ð„§ ‹˜è I‹„$Ø L9àt4‹è 9ÚtE‰Ø)ÐH‹UØdH+%( … HƒÄ[A\A]A^]Ãf D Aƒ¼$à Ž¡ A‹”$è 9Óu»I‹´$( I‹½( èQ_ñÿ…Àu§H‹EØdH+%( …¿ HƒÄL‰æL‰ï[A\A]A^]郓 ƒ¾à Lÿÿÿƒ?ÿtnH‰÷èö— „ÀtbI‹„$Ø A‹ I9ÄufAƒ¼$à ~A‹”$è 9Ó…-ÿÿÿëˆ D Aƒ>ÿt L‰çè²— „Àu>A‹”$è 9Ó…ÿÿÿé\ÿÿÿf „ I‹„$Ø A‹è I9Ätš‹è ëÎ @ A‹ëÅè¶Nñÿf D ó úUfïÀfHnÊH‰åAWAVLu€AUATI‰ôSHì¨ H‰½8ÿÿÿD‰@ÿÿÿdH‹%( H‰EÈ1À‹G)EL‰÷)E fInÆflÀ‰EH…xÿÿÿ)E€fInÀH‰ÆflÁHÇEÀ H‰M˜ÇE¨ ÆEÀH‰…Pÿÿÿ)E°èC ‰…Dÿÿÿ…À… H‹µxÿÿÿL‰çè6š H‹µxÿÿÿL‰÷I‰Äè© H‹µxÿÿÿL‰ç‰…Dÿÿÿ‰Ãèm” H‹µxÿÿÿL‰ç输 H‹½xÿÿÿè‚ L‹e€…Ûu M9ô„ Ç…xÿÿÿÿÿÿÿM9ô„Z Ç…lÿÿÿ Ç…hÿÿÿ ë# „ A‰„$è M‹$$M9ô„ ‰lÿÿÿL‰çèÝšÿÿL‰çH‰…`ÿÿÿèΚÿÿL‰çH‰Ãè30 H‰ÇH…À„‡ L‹/èŸ „Àu H‰ßè³ð „Àt'H‰ßè0 I‰ÇH…À„« L‰ÿès „À…® M‹/M…íH=Ü LDèL‰ïèbEñÿI‰„$( H…À„B ‹…lÿÿÿXL9¥`ÿÿÿ…;ÿÿÿƒ…hÿÿÿA‰„$è ƒ½xÿÿÿÿ…'ÿÿÿAƒ¼$à ÿÿÿL‰çè(• „À„ÿÿÿA‹„$è M‹$$‰…xÿÿÿM9ô…úþÿÿH‹½PÿÿÿHüÿÿL‰öèŸÌ H‹]€L9ó„0 E1ÿL‰µHÿÿÿE1äE1íE‰þÆ…lÿÿÿ I‰ßÆ…`ÿÿÿ ë/ @ L‰ÿL‰îèMšÿÿM‹?L;½Hÿÿÿ„è ˆ`ÿÿÿM‰ôD‹µPÿÿÿL‰ÿ1Ûèc™ÿÿƒ½xÿÿÿÿI‹·( H‰…XÿÿÿtL‰ÿH‰µPÿÿÿè]” H‹µPÿÿÿ‰Ã¶…lÿÿÿ¹ E9·è E‰·è ALJà EÁM…íMDlÿÿÿAFM‹·Ø ‰…PÿÿÿI‹½( M9æt„Û„ê €½`ÿÿÿ „Ý èøZñÿ…À¶…`ÿÿÿMDôMEïEÉÃL9Xÿÿÿ… ÿÿÿM‹?L;½Hÿÿÿ…ÿÿÿL‹µHÿÿÿL‹e€1ÛM9ôt% L‰çèx˜ÿÿ1ÒL9àM‹$$”ƒ€à ÓM9ôuÞ9hÿÿÿ•À …lÿÿÿt€½@ÿÿÿ t €}Á „[ H‹½8ÿÿÿL‰öè›Ãþÿ‹…Dÿÿÿ…ÀuH‹…8ÿÿÿH‹@Æ€ñ H‹EÈdH+%( …¼ ‹…DÿÿÿHĨ [A\A]A^A_]à @ 1ÿèI# I‰ÇH…À…Býÿÿƒ»à ŽHýÿÿL‹}€M9÷„;ýÿÿL‰Xÿÿÿëf. „ M‹?M9÷tXL9ûtóL‰ÿè‹—ÿÿH9ÃuæL‰ÿèî, I‰ÅH…ÀtL‰ïè^ÿ „ÀuÊM‹m ééüÿÿ1ÿèÉ" I‰ÅH…ÀuÛM‹?M9÷u±f „ L‹Xÿÿÿé¼üÿÿ @ è›" H‰ÇH…À…hüÿÿL‰çè÷?ÿÿ‹5…ý~ ¿ H|" H‰Á1Àè[Æ éçþÿÿf D M‰ýé6þÿÿL‹e€é®ûÿÿ‹5Mý~ Hb& 1ÿ1Àè)Æ éŠþÿÿH‹½PÿÿÿHæøÿÿL‰öè~É H‹]€Ç…hÿÿÿ L9ó…ÕüÿÿéXþÿÿÆ…lÿÿÿ 1Ûé&þÿÿÇ…Dÿÿÿÿÿÿÿ‹@ü~ …Ò…]þÿÿH‹ eÇ~ º$ ¾ H=¼% èañÿÇü~ é1þÿÿè«Hñÿff. „ ó úUfïÀE1À1ÒA¹ H‰åATHM°HƒìHdH‹%( H‰Eè1À)E°)EÀ)EÐè¯ùÿÿH}¸A‰Äè o H}Àèo H}Ðèøn H}Øèïn H‹EèdH+%( u D‰àL‹eøÉÃèHñÿff. „ ó úUfïÀH‰åHƒìdH‹%( H‰Eø1ÀGG H‹EødH+%( uÉÃèÐGñÿó úUH‰åSH‰ûHƒÇHƒìdH‹%( H‰Eè1Àè_n H{èVn H{ èMn H‹EèdH+%( uH{(H‹]øÉé0n ètGñÿ @ ó úUfHnÂH‰åATI‰ÔSHƒì H‰MØdH‹%( H‰Eè1ÀEØH…Ò„Á H‰ûH…ÿ„µ ‹…À„› ƒøu>‹SóoK‰sC‰SK ƒÀ‰H‹EèdH+%( …½ HƒÄ [A\]à € H‹CH‹KLv Hb# ‹5Èú~ ¿ H…ÀLEÀ1Àè¡Ã H‹{èCñÿL‰cH‹{èûBñÿH‹EØH‰C‹ë‡ € ‰sCétÿÿÿ @ H‹ Å~ º2 ¾ H=À" è«^ñÿL‰çè³BñÿH‹EèdH+%( uH‹}ØHƒÄ [A\]é“Bñÿè.Fñÿff. „ ó úUH‰åATSHƒìdH‹%( H‰Eè1À‹…Àu H‹EèdH+%( urHƒÄ[A\]à @ H‹WH‰ûI‰ôH‹w‹L‰áè'Þÿÿƒ;~ÆH‹ KÄ~ º ¾ H=È èõ]ñÿH‹EèdH+%( uH‹S(H‹s L‰á‹{HƒÄ[A\]éÛÝÿÿèvEñÿf D ó úUfïÀA¹ E1ÀH‰åAUI‰õATHM°Hƒì@dH‹%( H‰EèH‹G)E°)EÀ)EÐH‹PH‹ H‹8èpöÿÿA‰Ä…ÀuIH}¸èÇk H}Àè¾k H}Ðèµk H}Øè¬k H‹EèdH+%( … HƒÄ@D‰àA\A]]à D ‹E°…Àu)H‹ RÃ~ º+ ¾ H=‘¦ èü\ñÿë‘f. „ H‹UÀH‹u¸L‰é‹}´èíÜÿÿƒ}°~¾H‹ Ã~ º ¾ H= èº\ñÿH‹UØH‹uÐL‰é‹}Èè·ÜÿÿëŒèPDñÿó úUH‰åAUATSHƒì8H‹_dH‹%( H‰EØ1ÀL‹+Iƒ} tRèþÿÿA‰Ä…Àu&H‹EØdH+%( … HƒÄ8D‰à[A\A]]à D H‹H‹8è…ïþÿH‹HÇ ëÃf „ ‰U¼H‰uÀH‰}Èè ºþÿH‹}ÈH‹uÀI‰E H‹‹U¼Hƒ8 u†H‹ 1Â~ º# ¾ H=H¥ AƒÌÿè×[ñÿélÿÿÿè}Cñÿff. „ fó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈH‹GL‹(A‹U…ÒŽ I‹]I‰ôL}ÄL5«¦ f „ ÇEÄ H…Û„ç 1ÿƒ{ué“ ‹C9Gt`è3 H‰ÇH…Àuë‹EÄ…ÀtgL‰æH‰ßèùRÿÿ…ÀxtH‹[L9ët €»ñ t£1ÀH‹UÈdH+%( …¬ HƒÄ[A\A]A^A_]à € L‰ùL‰òH5º 1Àè¤ù ‹EÄ…Àu™¸ÿÿÿÿëµf D L‰æH‰ßèåQÿÿ…ÀyŒH‹ êÀ~ º( ¾ H=á è”Zñÿ¸ÿÿÿÿéyÿÿÿf. „ ÇEÄ H‹ ²À~ ºB ¾ H=a è\Zñÿ¸ÿÿÿÿéAÿÿÿèýAñÿff. „ fó úUH‰åAUATSHƒìXdH‹%( H‰EØH‹GL‹(A‹E…À~gI‹]LeëRf „ èk[ñÿ¾@ L‰çL A‰Á¹@ 1Àº èh]ñÿL‰æH‰ßèýPÿÿ…Àx]H‹[L9ëtP€»ñ uGH…Ûtƒ{t¬H‹ å¿~ º; ¾ H= èYñÿ¸ÿÿÿÿH‹UØdH+%( u3HƒÄX[A\A]]Ã1ÀëâH‹ ¥¿~ º( ¾ H=œ èOYñÿ¸ÿÿÿÿë¾èó@ñÿ ó úUH‰åHƒìdH‹%( H‰Eø1À‹G$…À•ÀH‹UødH+%( uɶÀÃè´@ñÿ @ ó úUfïÀH‰åAWI‰×AVE‰ÆAUI‰ÍATI‰üS‰óHƒìXH‹MdH‹%( H‰EÈ1ÀHÇEÀ )E)E )E°H…Ò„¡ 1ÒM…ÉtA‹Q1ÀH…Ét‹AfnÊfnп8 fbÊfÖMˆè©RñÿH…À„ž ‰]´H‹]ˆfHnÀL‰} fo] flÀH‰]¸foe°DˆuÂH‹UÀXH‰P0L‰hI‰$` 1ÀH‹UÈdH+%( uSHƒÄX[A\A]A^A_]à € H=ð ƒþw ‰ðH3º{ H‹<ÂH‰M€L‰Mˆè"8ñÿH‹M€L‹MˆI‰Çé)ÿÿÿ¸ôÿÿÿëžèv?ñÿf D ó úUfïÀH‰åAVI‰Ö1ÒAUA‰õATI‰ÌSH‰ûHƒìPdH‹%( H‰EØ1ÀHÇEÐ )E )E°M…ÀtA‹P1ÀM…ÉtA‹AfnÊfnп8 fbÊfÖM˜è}QñÿH…ÀtbH‹M˜fHnÀH‹UÐH‰L‰u°fo]°flÀÇEÀ D‰mÄH‰MÈfoeÀXH‰P0L‰`` 1ÀH‹UØdH+%( uHƒÄP[A\A]A^]øôÿÿÿëÝèŠ>ñÿf. „ ó úUH‰åAWI‰ÏAVM‰ÆAUA‰õATSH‰ûH=› HƒìXdH‹%( H‰EÈ1Àƒúw ‰ÒH˸{ H‹<ÐèÂ6ñÿfïÀHÇEÀ 1ÒI‰Ä)E)E M…ÿtA‹W1ÀM…ötA‹FfnÊfnп8 fbÊfÖMˆèjPñÿH…Àt`H‹MˆfHnÀH‹UÀH‰ÇE° fo] flÀD‰m´H‰M¸foe°XH‰P0L‰`` 1ÀH‹UÈdH+%( uHƒÄX[A\A]A^A_]øôÿÿÿëÛèy=ñÿf „ ó úUH‰åAVAUATI‰üSH‰óHƒì@óoóoVdH‹%( H‰EØ1Àóo^ H‹F0H‹~)M H‰EÐ)U°ÆEÐ )]ÀH…ÿtè¤5ñÿH‰E°H…À„õ D‹k L‹sE…í„– L‰÷è~5ñÿH‰ÃH…À„Ç ¿8 èXOñÿH…À„½ foe°fomÀfHnÀH‹UÐflÀ`H‰P0h Æ@1 Aƒýu/H‰XI‰$1ÀH‹UØdH+%( u~HƒÄ@[A\A]A^]Ãf „ H‰ÇèÈ8ñÿ¸êÿÿÿëÌ¿8 èÖNñÿH…Àt?fHnÀfou°H‹UÐI‰$fo}ÀflÀH‰P0pÆ@1 L‰px 1Àë†H}°èÉb ¸ôÿÿÿésÿÿÿè<ñÿ ó úUH‰åATI‰üHƒìdH‹%( H‰Eè1À‹G …Àu)I|$è†b H‹EèdH+%( uL‰çL‹eøÉé8ñÿ Hè^b ëÌè ;ñÿó úUfHnÇflÀH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃèc;ñÿ ó úUH‰åAUATSHƒìL‹'dH‹%( H‰EØ1ÀI‹ $L9çtdI‰ýë' € I|$èÕa L‰çèv7ñÿH‹I9Ýt>I‰ÜH‰ÃI‹D$fInÄflÀH‰CH‰A‹D$ A$…Àt½I|$è’a ë±f „ H‹EØdH+%( u HƒÄ[A\A]]Ãè±:ñÿó úUH‰åAUATSHƒìdH‹%( H‰EØ1ÀH…ÿ„ L‹'I‰ýI‹ $L9çu(ëVf D I|$è a L‰çè¾6ñÿH‹I9Ýt6I‰ÜH‰ÃI‹D$fInÄflÀH‰CH‰A‹D$ A$…Àt½I|$èÚ` ë±H‹EØdH+%( u3HƒÄL‰ï[A\A]]é_6ñÿ € H‹EØdH+%( u HƒÄ[A\A]]ÃèÙ9ñÿf „ ó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈ1ÀH…ÿ„ L‹?H‰ûI‰ôL-XÞ L5Ø L9ÿ„ó A‹G …ÀuhA€2 I‹W„™ L‰îL‰çèî‰ …Àx"M‹?L9û„¾ ¾, L‰çèч …Ày½ D H‹UÈdH+%( …œ HƒÄ[A\A]A^A_]Ãf D ƒøu±I‹WH…ÒtR1ÀH5 p L‰çè‰ …ÀxµI‹WL‰îL‰ç1Àèl‰ éyÿÿÿ € I‹OL‰öL‰ç1ÀèO‰ é\ÿÿÿf. „ A‹G$ƒøwºH 0³{ H‹Áë˜f. „ 1ÀéQÿÿÿè„8ñÿ @ ó úUH‰åAUATSHƒìH‹_dH‹%( H‰EØ1ÀH…ÛtJH‰×A‰ôèÜ0ñÿI‰ÅH…À„È ‹…À„¦ ƒøuI‹SóoCD‰cL‰k‰SHÇC C ƒÀ‰H‹EØdH+%( …¸ HƒÄ[A\A]]à € H‹CH‹KL~ Hj ‹5Ðë~ ¿ H…ÀLEÀ1Àè©´ H‹{è4ñÿL‰kH‹{è4ñÿHÇC ‹ë… € D‰cL‰kHÇC éiÿÿÿ H‹EØdH+%( u'H‹ òµ~ HƒÄº2 ¾ [H=¬ A\A]]é’Oñÿè=7ñÿff. „ fó úUH‰åAWAVLµþÿÿAUATL%¢±{ S1ÛHìh H‰½pþÿÿD¶=]ê~ dH‹%( H‰EÈ1ÀÆ…þÿÿ E„ÿué! f „ HƒÃHƒûtv¸~ H M‹,ÜH£ØsçM…ítâA€} <tÛL‰÷è³9ñÿL‰ïH‰…xþÿÿè¤9ñÿH‹•xþÿÿHDH=7 w0E„ÿ„— º8 L‰îL‰÷HƒÃè£CñÿE1ÿHƒûu”f. „ Hƒ½pþÿÿ „ H‹pþÿÿ1ÀH½ˆþÿÿM‰ðH| ¾ èþFñÿ…Àˆ H‹…ˆþÿÿH‹UÈdH+%( …ø HÄh [A\A]A^A_]Ãf. „ ¹8 I<H5àQ H)Ѻ èÓ;ñÿéGÿÿÿf D A½ ë'º8 L‰þL‰÷E1íèÝBñÿIƒÄHò°{ L9à„9ÿÿÿM‹<$M…ÿtãA€?<tÝL‰÷è‚8ñÿL‰ÿH‰Ãèw8ñÿHDH=7 ‡ÿÿÿE„íu¡¹8 I< º H)ÙH5IQ èD;ñÿë‚f1ÀL‰ñH½ˆþÿÿ¾ H èóEñÿ…À‰õþÿÿ1Àéõþÿÿèÿ4ñÿff. „ @ UH‰åAUATI‰ÔSH‰óHƒìdH‹%( H‰EØ1À‹F$ƒø‡Ú H ¿“ ‰ÂI‰ýHc‘HÊ>ÿâ @ ‹N …É„= M…ä„„ 1ÒL‰æH‰ßè7Ïÿÿ…Àus‹C$ƒø‡× E1À€=Ñç~ taƒøwº~ H E1ÀH£ÂrNM…ätCHÜ®{ H}о H‹ Â1ÀH> èEñÿ…Àx H‹UÐ1ɾÿÿÿÿL‰çèªìÿÿf. „ A¸êÿÿÿH‹EØdH+%( …ä HƒÄD‰À[A\A]]Ãf „ ƒ~ tzº M…ä…:ÿÿÿëºf. „ ƒ~ uà€=ç~ …GÿÿÿE1Àëž „ H=; è$,ñÿ1ɾÿÿÿÿL‰çH‰ÂèìÿÿA¸êÿÿÿémÿÿÿºÿÿÿÿH9V‡p „ €=½æ~ …ûþÿÿ뤋v …ö„ M…ä„,ÿÿÿ1ÒL‰æH‰ßèßÍÿÿ…À…ÿÿÿƒ{†šþÿÿH=¨ è¡+ñÿ‹s,1ÉL‰çH‰Âè‘ëÿÿéìþÿÿ @ D‹N E…É„s M…ä„Òþÿÿ1ÒL‰æH‰ßè…Íÿÿ…À…½þÿÿH‹S‹C$I‰•€ é:þÿÿf. „ D‹F E…À…þÿÿéäþÿÿf D ƒ~ „ë M…ä„uþÿÿº L‰æH‰ßè%Íÿÿ…À…]þÿÿH‹{€?nu€ou€ „Ñýÿÿ @ IuHè—ö …À„¼ýÿÿH=¯ é ÿÿÿ ‹V …Ò„®þÿÿM…ä„ þÿÿ1ÒL‰æH‰ßè¿Ìÿÿ…À…÷ýÿÿ¸ÿÿÿÿH9C†uýÿÿH=Jou éÖþÿÿ @ D‹V E…Ò„‹ M…ä„Âýÿÿ1ÒL‰æH‰ßèuÌÿÿ…À…ýÿÿH‹S‹C$I‰U@é-ýÿÿ D ‹~ …ÿ„5 M…ä„„ýÿÿ1ÒL‰æH‰ßè7Ìÿÿ…À…oýÿÿHƒ{†ñüÿÿéRþÿÿ € ‹V …Ò„ M…ä„Dýÿÿ1ÒL‰æH‰ßè÷Ëÿÿ…À…/ýÿÿH‹S‹C$I‰Ué¯üÿÿ € D‹^ E…Û„û M…ä„ýÿÿ1ÒL‰æH‰ßèµËÿÿ…À…íüÿÿH‹S‹C$I‰U8émüÿÿ D 1ÿè±ùÿÿH= I‰Å‹C$ƒøw HX«{ H‹<ÂèO)ñÿ‹s(L‰éL‰çH‰Âè>éÿÿA¸êÿÿÿé™üÿÿH‹~€?n…Fþÿÿ€o…<þÿÿ€ „"ýÿÿé-þÿÿ D H‹VH‰—€ é®üÿÿHƒ~†ýüÿÿé;ýÿÿ „ H‹VH‰W@é‰üÿÿH‹VH‰Wé|üÿÿƒ{†rüÿÿé ýÿÿ € H‹VH‰W8éYüÿÿè0ñÿff. „ UH‰åAWAVAUL@ÿÿÿATL¥0ÿÿÿSfInÄflÀHìÈ H‰½(ÿÿÿL‰ïL‹uH‰•ÿÿÿ‰Ê¹ H‰µ ÿÿÿdH‹%( H‰EÈ1À)…0ÿÿÿóH«‰•@ÿÿÿL‰HÿÿÿE…Àt…Ò„ ƒú„ M…ö„$ H‹…(ÿÿÿI‹ L‹xI9Þuë0 „ H‹I9Þt L‰úH‰ÞL‰ïèJúÿÿ…ÀtæA½êÿÿÿé£ L‰æL‰÷è Äÿÿ…À…í I‹H‰ÂI9Æué¼ D H‹I9Ö„¼ ƒz$uîL‹Bë „ H‹ I9Æ„¤ ƒx$uîL‹Hj H‹µ(ÿÿÿL‰ê¹ j H‹½ ÿÿÿATHƒÆÿµÿÿÿè_¼ÿÿHƒÄ L‰çHƒøEíAƒåôèh@ÿÿH‹EÈdH+%( uYHeØD‰è[A\A]A^A_]à € IÁà M ÈL‰…HÿÿÿM…ö…ÜþÿÿE1ÀE1Éétÿÿÿf D E1Àé\ÿÿÿE1Éé^ÿÿÿA½ôÿÿÿë˜è.ñÿff. „ ó úUH‰åAWAVI‰öAUA‰ÕATI‰üSH‰ËHƒì(L‰E¸dH‹%( H‰EÈ1ÀE„Étwè2 ˆE·„ÀtkÆE¶ E1ÿëDfI‹|$8H…ÿt I‹7èn=ñÿ…Àu%HƒìE‹Gÿu¸D‰éL‰úI‰ÙL‰öL‰çè‹ýÿÿZY…ÀuM¶E·ˆE¶L‰ÿèv I‰ÇH…Àu®€}¶ t1Àë, @ D‰ïè Hƒìÿu¸L‰öL‰çH‰ÂI‰ÙE1ÀD‰éè:ýÿÿ^_H‹UÈdH+%( uHeØ[A\A]A^A_]Ãè-ñÿ D ó úUH‰åAWAVAUATSL‰ÃHìø H‰½øþÿÿH‰µðþÿÿH‰•ÿÿÿH‰ ÿÿÿdH‹%( H‰EÈ1ÀH…0ÿÿÿfHnÈH‰…(ÿÿÿflÉ)ÿÿÿM…À„ì I‹ I9À„à H‰ÂëfH‹H9Ó„ß ƒz$uîH‹Rë „ H‹ H9į ƒx$uîH‹@H‰…èþÿÿH…ÒHD•ÿÿÿE1öE1äL@ÿÿÿH‰• ÿÿÿL‰çè, I‰ÄH…À„Ô H‹… ÿÿÿfo…ÿÿÿH‹x8)…0ÿÿÿH…ÿt I‹4$è¸;ñÿ…ÀuÀ1À¹ L‰ïóH«H‹½ÿÿÿH•HÿÿÿÇ…@ÿÿÿ A‹t$è•Ïÿÿ…À…} H…Û…œ j L‹èþÿÿ¹ L‰êL‹… ÿÿÿH‹µðþÿÿj ÿµ(ÿÿÿH‹½øþÿÿATè?¹ÿÿHƒÄ H…À„± H‹½(ÿÿÿA¾ è@=ÿÿL‰çèX I‰ÄH…À…,ÿÿÿA€þÀƒàê H‹UÈdH+%( … HeØ[A\A]A^A_]Ãf D H‹… ÿÿÿL‹;L‹pL9ûu ë+ M‹?L9ût L‰òL‰þL‰ïèúõÿÿ…Àtæ¸êÿÿÿëŸ € H‹µ(ÿÿÿH‰ß蹿ÿÿ…À„ ÿÿÿ¸ôÿÿÿéwÿÿÿ1ÒHÇ…èþÿÿ éRþÿÿ1Òé:þÿÿè™*ñÿf „ ó úUI‰ÓH‰Ê¹ H‰åAWAVLµ0ÿÿÿAUfInÆL@ÿÿÿATflÀM‰ÌSHì¸ H‰½(ÿÿÿL‰ïH‰µ ÿÿÿdH‹%( H‰EÈ1À)…0ÿÿÿóH«L‰xÿÿÿH…Ò„ã ¶„À„Ø <w„î <xt:A»êÿÿÿ<r„´ H‹EÈdH+%( …K HeØD‰Ø[A\A]A^A_]à € ¸ ¶J„ÉtN€ùw„ª €ùx„¹ A»êÿÿÿ€ùruª¨…” ƒÈ¶R„Òt €úw„ €úx„™ €úrur¨unƒÈ‰…tÿÿÿM…ÀtrfL‰E€Ç…@ÿÿÿ HÇ…Pÿÿÿ M…ätrH‹…(ÿÿÿI‹ $L‹xI9Üué¡ f „ H‹I9Ü„Œ L‰úH‰ÞL‰ïèôÿÿ…ÀtâA»êÿÿÿéÿÿÿ € E1ÀƒøA”ÀN… éyÿÿÿf „ E1Àj H‹µ(ÿÿÿE1ÉL‰êj H‹½ ÿÿÿ¹ AVHƒÆj èc¶ÿÿHƒÄ H…À„õ E1Ûéšþÿÿf D L‰öL‰çèm½ÿÿ…À…Ô I‹$I9Äuëšf. „ H‹ I9Ätˆƒx$uòL‹@é|ÿÿÿf „ ¸ ésþÿÿM…À¸ Ç…tÿÿÿ LDÀé»þÿÿ ¸ éKþÿÿf D ¨…þþÿÿƒÈéeþÿÿ „ ¨…æþÿÿƒÈéMþÿÿ¨…ÖþÿÿƒÈ‰…tÿÿÿM…À„Öþÿÿéaþÿÿ¨…¶þÿÿƒÈ‰…tÿÿÿM…À„¶þÿÿéAþÿÿA»ôÿÿÿé¢ýÿÿè‘'ñÿó úUH‰åAWAVAUATM‰ÄSL‰ËHìÈ H‹EH‰½ ÿÿÿH‰µÿÿÿH‰•8ÿÿÿH‰0ÿÿÿH‰…(ÿÿÿdH‹%( H‰EÈ1ÀM…É„± M‹1M9ñ„¥ L@ÿÿÿE‹~$Aƒÿw>Aƒÿ wpM…ä…— A¸êÿÿÿH‹EÈdH+%( …G HeØD‰À[A\A]A^A_]à AGìƒøv/M…ätÃH=ó èN ñÿI‰ÅAƒÿ†P H=éÿ éO D L‰âL‰öL‰ïè¢ñÿÿ…Àu‡M‹6L9ó…bÿÿÿH‹½8ÿÿÿH5iÿ èÿ-ñÿH…À„> è°Õ I‰ÅH…À„| L=PÉ f D L‰ïè@.ñÿH…À„ €x.LpuA€~ tÞ€x.uA€~.u A€~ tÊfL‰þL‰÷èÅ5ñÿ…Àt¹H5 L‰÷è²5ñÿ…Àt¦H5üŸ L‰÷èŸ5ñÿ…Àt“H‹µ8ÿÿÿL‰÷è¬| „Àt€Hƒìÿµ(ÿÿÿM‰àL‰òH‹0ÿÿÿI‰ÙH‹µÿÿÿH‹½ ÿÿÿè›ÄÿÿA‰ÀXZE…À„EÿÿÿL‰ïD‰…8ÿÿÿè¾,ñÿD‹…8ÿÿÿérþÿÿfH=™ èô ñÿI‰ÅHêŸ{ J‹<øèá ñÿA‹v(L‰éL‰çH‰ÂèÏÝÿÿé3þÿÿf. „ E1Àëž H‹EÈdH+%( usH‹…(ÿÿÿH‹0ÿÿÿI‰ÙM‰àH‹•8ÿÿÿH‹µÿÿÿH‰EH‹½ ÿÿÿHeØ[A\A]A^A_]éÙÃÿÿè$:ñÿH‹(ÿÿÿH‹•8ÿÿÿL‰ç‹0D‹AH‹0ÿÿÿèÁÀÿÿA¸ÿÿÿÿé¦ýÿÿè¡$ñÿUH‰åAVI‰þAUI‰ÕATI‰ôSHƒìdH‹%( H‰EØ‹F$ƒøt;ƒø„Ú …Àt\ƒøtWH‹EØdH+%( …f HƒÄ[A\A]A^]éMïÿÿ D ‹?èáû H‰ÃH…À„ H‰Çè½Ñ „Àu9AÇD$$ AÆD$21ÀH‹UØdH+%( … HƒÄ[A\A]A^]à „ I‹t$H‰ßèÒ „Àu¶AÇ H‹EØdH+%( …Í ‹sI‹|$HƒÄIV[A\A]A^]éhÇÿÿ „ ‹?è9û H‰ÃH…Àt^I‹t$H‰Çè´Ñ „Àt AÇD$$ 1ÀAÆD$2éRÿÿÿf. „ I‹D$AÇ I‰Fè› „À„)ÿÿÿ‹CHÁà I FéÿÿÿA‹1ÀH}ÐHk ¾ èé3ñÿ…ÀxA‹t$(H‹UÐ1ÉL‰ïè‚Ûÿÿ¸êÿÿÿéàþÿÿèã"ñÿ ó úUH‰åAWAVI‰ÎAUATL¥ðþÿÿSfInÄflÀHìH H‰½ÈþÿÿH‹OH‰µ°þÿÿH‹_0H‰•¸þÿÿD‰…¬þÿÿdH‹%( H‰EÈ1ÀH…àþÿÿH‰ þÿÿfHnÈH‰…ÀþÿÿflÉÆ…ßþÿÿ )àþÿÿH…Û„ )…ðþÿÿM‰÷L@ÿÿÿM…ötwM‹6M9÷u2ëm D H‹…@ÿÿÿH‹•øþÿÿH‰…øþÿÿL‰ H‰PH‰M‹6M9÷„½ L‰öL‰ïè‚äÿÿ…ÀtÆA‰ÇH‹EÈdH+%( …7 HeØD‰ø[A\A]A^A_]Ãf D ƒ=½Õ~ Ž! 1öL‰ïè n €{ H‹•¸þÿÿt L9¥ðþÿÿ„Ÿ H5qü L‰ï1Àèr L‰îL‰çè£çÿÿ¾/ L‰ïèöo H‹=ïŸ~ H‹PÿÿÿH û 1À¾ è5 ñÿL‰ïèMn L‹½ðþÿÿM9ç„› L‰þÿÿL5û— ë D M‹?M9çtwAƒ$uñI‹wH‰ßè=Ï I„À…1 è£G L‰÷ètñÿI‰Gè+6ñÿº 1öÇ I‹GHxè‘/ñÿI‹I‰Åè ñÿH‹VÓ M‰oAÆG2 I‰G M‹?M9çu‰L‹þÿÿ1À¹ L‰ïóH«H‹C(H…ÀtL‰îH‰ßÿЋCL‹½ðþÿÿ‰…@ÿÿÿM9ç„ã H‹…ÈþÿÿL‹pëf D M‹?M9焬 L‰òL‰þL‰ïèŽûÿÿ…ÀtâL‹ðþÿÿI‹] M9åu-éÙ D I}è¾F L‰ïè_ ñÿH‹L9ã„· I‰ÝH‰ÃI‹EfInÅflÀH‰CH‰E‹M AE E…Ét»I}èyF ë°èrF I‹GAÆG2IÇG I‰GIÇG éþÿÿf „ H‹…ÈþÿÿHƒx0 „N ƒ={Ó~ ~LLµ ÿÿÿ1öL‰÷èÄk L‰öL‰çè‰åÿÿH‹=â~ 1ÀL‹…0ÿÿÿH‹¸þÿÿHãý ¾ è! ñÿL‰÷è9l €½ßþÿÿ „œ H‹…ÈþÿÿL‹½ðþÿÿL‹pM9çu é€ M‹?M9çtxL‰òL‰þL‰ïèJúÿÿ…ÀtæL‹ðþÿÿI‹] M9åu)é• I}è~E L‰ïè ñÿH‹L9ã„w I‰ÝH‰ÃI‹EfInÅflÀH‰CH‰E‹E AE E…Àt»I}è9E ë°H‹µÀþÿÿL‰çèa³ÿÿA‰Ç…À…— Hƒ{( tzH‹•ðþÿÿL9âtnL‰¸þÿÿE1öI‰ÝH‰ÓëƒøHÇÀÿÿÿÿLDðH‹L9ãt2‹C$…ÀuãH‹sL‰ïè7Ä …ÀuáH‹sL‰ïè÷Á H‹I ÆL9ãuÒ @ L‰ëL‹¸þÿÿM…ö…½ H‹…ÈþÿÿHƒx0 „ H‹…ðþÿÿ¶¬þÿÿL9à„” H‰Âë € H‹L9ℤ ƒz$uîL‹Jë „ H‹ L9à„d ƒx$uîL‹@j H‹…ÈþÿÿL‰êQH‹½°þÿÿ¹ ÿµÀþÿÿHpSè«ÿÿHƒÄ I‰ÆH…À„8 Hƒ¸ tÆ€} I‹† I– H9Âué „ H‹ H9„ô ƒx uî¶@Aˆ†v H‹…ÈþÿÿL‹ðþÿÿHƒx0 I‹] „æ M9åu(éœ @ I}èvC L‰ïèñÿH‹L9ãtI‰ÝH‰ÃI‹EfInÅflÀH‰CH‰A‹U AE …ÒtÀI}è6C ëµ D ¶…¬þÿÿj E1ÉE1ÀH‹µÈþÿÿH‹½°þÿÿ¹ L‰êPj HƒÆSèªÿÿHƒÄ H…À„_ f „ E1ÿé=úÿÿE1É D E1Àéžþÿÿ „ 1Àéÿÿÿf „ E1Éétþÿÿ „ M9åu*ëYf „ I}èŽB L‰ïè/ñÿH‹L9ãt7I‰ÝH‰ÃI‹EfInÅflÀH‰CH‰A‹E AE …ÀtÀI}èNB ëµ D I‹¾P èäñÿH‹½ ÿÿÿèñÿò…ÿÿÿI‰†P 1ÀŠ…ÿÿÿòA†H Š¥ÿÿÿfA‰†t éZùÿÿ D ƒ==Ï~ Žöùÿÿé{ùÿÿf D ¿( è²A H…À„¨ H‰@H‹ÀþÿÿH‹•èþÿÿÇ@ H‰…èþÿÿÆ@ H‰H‰PH‰L‰pH‹…ÈþÿÿHƒx0 …þüÿÿH‹HL‰âL‰îH‰ßè  …À„ãüÿÿH‹½ÀþÿÿèŠ,ÿÿL‰çèBßÿÿëdH‰×)…þÿÿM‰Íè>ñ fo…þÿÿH…ÀH‰Ã…-øÿÿH‹¸þÿÿ1ÀH½@ÿÿÿHÛø ¾ è9+ñÿ…ÀxA‹uH‹•@ÿÿÿ1ÉH‹½ þÿÿèÌÒÿÿA¿êÿÿÿéFøÿÿL‹… þÿÿHßþÿÿL‰þH‰ßH• ÿÿÿè  …À„ŠúÿÿL‰ÿA¿êÿÿÿèšÞÿÿé øÿÿ D H5ó L‰ï1Àèoj étøÿÿA¿ôÿÿÿéä÷ÿÿL‹ðþÿÿI‹] M9åu&ëã D I}èf@ L‰ïèñÿH‹L9ãtÅI‰ÝH‰ÃI‹EfInÅflÀH‰CH‰A‹} AE …ÿtÀI}è&@ ëµL‹ðþÿÿI‹] M9åu(ë I}è@ L‰ïè§ñÿH‹L9ã„aÿÿÿI‰ÝH‰ÃI‹EfInÅflÀH‰CH‰A‹u AE …öt¼I}èÂ? ë±L‹ðþÿÿI‹] M9åu,éÿÿÿ @ I}èž? L‰ïè?ñÿH‹L9ã„ùþÿÿI‰ÝH‰ÃI‹EfInÅflÀH‰CH‰A‹M AE …Ét¼I}èZ? ë±èœñÿff. „ ó úUH‰åAWAVI‰öAUI‰ýATSH]€fHnÃflÀHìˆ H‰XÿÿÿL‰…hÿÿÿdH‹%( H‰EÈ1ÀHÇ )E€H…ÒtL‹"L9âtwM‰åH‰½`ÿÿÿL}I‰Ôë$ D H‹EH‹MˆH‰EˆH‰H‰HH‰M‹m M9ìt9L‰îL‰ÿè~Úÿÿ…ÀtÒH‹UÈdH+%( … HĈ [A\A]A^A_]à D L‹`ÿÿÿL‰÷èAñÿH‰…xÿÿÿI‰ÇH…À„è H‹…hÿÿÿfïÀHÇEÀ 1Ò)E)E )E°H…Àt‹P¿8 ‰•`ÿÿÿèå)ñÿ‹•`ÿÿÿH…ÀI‰Ä„î L‰} foM ¿ ‰U¸foU°HP ÆEÂH‹EÀIÇD$ I‰D$0H‹EˆI‰ $L‰eˆI‰D$L‰ è†)ñÿfHnÀI‰ÄflÀH…À„˜ Ç…`ÿÿÿ E1ÿ L‰ÿèç I‰ÇH…À„¼ I‹}8H…ÿt I‹7è{&ñÿ…Àu×L‰öL‰ÿèìÄ „ÀtÈL‰ÿè€Ä I‹H‰ÙL‰æL‹hÿÿÿD¶ÀL‰ïè¤óÿÿ…Àu LU1öL‰×L‰•PÿÿÿèËb H‹µPÿÿÿH‰ßèŒÜÿÿM‹L‹M L‰ñ‹5PÊ~ Hð ¿ 1Àè)“ H‹½Pÿÿÿè=c L‰ÿƒ…`ÿÿÿè^æ I‰ÇH…À…FÿÿÿfIƒ}0 t&L‹hÿÿÿH‰ÙL‰òL‰æA¸ L‰ïè óÿÿ…À„à L‹m€M‹u I9Ýu%ëT @ I}è~< L‰ïè ñÿI‹I9Þt7M‰õI‰ÆI‹EfInÅflÀI‰FL‰0A‹U AE …ÒtÀI}è>< ëµ D ‹…`ÿÿÿ…Àt>H‹…XÿÿÿL‰ 1Àé{ýÿÿH½xÿÿÿè< L‹m€M‹u Ç…`ÿÿÿ I9Ýu‘E1ä € L‰çèñÿ¸ÿÿÿÿé<ýÿÿf D Lm1öL‰ïèra L‰îH‰ßè7ÛÿÿL‹M L‰ñ1À‹5üÈ~ LÌî ¿ H²î èБ L‰ïèèa L‹m€ƒ…`ÿÿÿM‹u I9Ý…ÿÿÿéEÿÿÿè¶ñÿL‹m€E1äÇ…`ÿÿÿ M‹u I9Ý…çþÿÿéQÿÿÿ ó úUH‰åAWAVAUATSHì Hƒ $ HƒìXH‰½ ïÿÿH=Ðà H‰µ˜ïÿÿdH‹%( H‰EÈ1Àè{ ¾ H‰ÇI‰Å1Àè¤0ñÿL‰ïA‰ÄèÌ E…䈨 H½°ïÿÿ1ÛHÇ…°ïÿÿ è¦Ã HcÐL<Õ …À éƒ A€} u4èDñÿHƒÃI9ßtkH‹…°ïÿÿH‹<HÇ…¸ïÿÿ €uÖ€.LotÅA€} .uA€}.toº L‰îD‰ç1Àè% ñÿ‰…¬ïÿÿ…ÀycH‹…°ïÿÿH‹<HƒÃè×ñÿI9ßu—fH‹½°ïÿÿèÄñÿH‹EÈdH+%( …! HeØD‰ç[A\A]A^A_]é;ñÿ A€} „Dÿÿÿë„ L‹qÊ| 1ÉL‰îD‰çH•¸ïÿÿE1öèú ñÿHcÐH Õ …ÀŽ\ D‰¥¨ïÿÿM‰ôH‰ˆïÿÿL‰ëI‰ÍL‰½ïÿÿë € A€ u-è$ñÿIƒÄM9ì„ H‹…¸ïÿÿJ‹< €uÝ€.LtÌA€?.uA€.uA€ t¿ „ M‰ù¹ º 1ÀLµÀïÿÿLÐ:u ¾ L‰÷è6.ñÿ‹½¬ïÿÿ1ÒL‰ö1ÀèÔ ñÿ‰Ç…Àˆú è5ñÿHƒìI‰ÙL‰÷AWL<Å ¹ 1Àº ¾ èì-ñÿHºì 1Ò1öH‹½˜ïÿÿE1ÉE1ÀL‰ñHÇ$ j j PH‹… ïÿÿj ÿPH‹…¸ïÿÿJ‹< HƒÄ0IƒÄè ñÿM9ì… ÿÿÿ € D‹¥¨ïÿÿL‹½ïÿÿH‹ˆïÿÿ‹½¬ïÿÿèñÿH‹½¸ïÿÿèä ñÿéôýÿÿ € H‹EÈdH+%( u9‹5gÅ~ HeØH(ð 1ÿ[1ÀA\A]A^A_]é5Ž D H‹…¸ïÿÿJ‹< égþÿÿè+ñÿff. „ ó úUH‰åAWAVAUATSHìX H‰½ ûÿÿ1ÿH‰µ˜ûÿÿ1ödH‹%( H‰EÈ1ÀèRp H…À„à ¿ I‰Åè\ìýÿH‰…ˆûÿÿH…À„Ü L‹`L=wë M…ä„¢ „ I‹|$1öè” H‰…ûÿÿH…ÀtnL‹pHƒÀHÀûÿÿH‰…¨ûÿÿI9ÆtG D M‹N Aÿt$º 1ÀAÿvM‰ø¹ H‰ß¾ è ,ñÿH‰ÞL‰ïèn XM‹6ZL;µ¨ûÿÿu¾H‹½ûÿÿè L‰çèòH I‰ÄH…À…fÿÿÿH‹½ˆûÿÿE1öèr M‹eM…ä…¿ éu D M‰þH‰ßèEæýÿI‰ÇH…Àt<I‹L$I‰ÀI‰Ù1ÀH½¸ûÿÿHê ¾ èˆ ñÿ…Ày HÇ…¸ûÿÿ L‰ÿèñ ñÿH‹… ûÿÿH‹¸ûÿÿH‹@H…É„ö HƒìHGê E1É1öj E1ÀH‹½˜ûÿÿj j R1Òj ÿÐH‹½¸ûÿÿHƒÄ0èŸ ñÿL‰çèH I‰ÄH…À„» I‹|$¾@ 1ÛèjñÿHÇ…¸ûÿÿ H…ÀtÆ HXM…ötM‹|$L‰÷L‰þè® ñÿ…À„ÿÿÿL‰çè¾G I‰ÆH…À„² L‹x¾@ L‰ÿèñÿH…Àt|Æ I‹vI‹|$H‰…¨ûÿÿèd ñÿH‹•¨ûÿÿ…ÀÆ@M‹t$…üþÿÿé«þÿÿ „ I‹L$é ÿÿÿf D H‹EÈdH+%( …º HeØL‰ï[A\A]A^A_]égp € M‹t$L‰þL‰÷èð ñÿ…À„Kþÿÿé’þÿÿ M‹t$é…þÿÿH‹EÈdH+%( ud‹5Â~ HeØHöì 1À[¿ A\A]A^A_]éЊ è+#ñÿH‹UÈdH+%( u)‹‹5ÈÁ~ HeØ¿ [Hn A\1ÀA]A^A_]é“Š èž ñÿff. „ ó úUA‰ø¹ E¶ÀH‰åAVE1öAULPÿÿÿATL‰ïHì˜ dH‹%( H‰EØ1ÀóH«1ÿD‰…PÿÿÿH‰µXÿÿÿÆ…xÿÿÿè$ H…ÀtBL‰ï1öI‰ÄA¾ è\úþÿI‰ÅH…Àt 1öL‰âH‰Çè—?ÿÿ…Àx;A¾ L‰ïèå$ÿÿL‰çè·â H‹EØdH+%( uIHĘ D‰ðA\A]A^]à @ A€M8 1öL‰âL‰ïèF?ÿÿ…Ày¯A€M:L‰â1öL‰ïè0?ÿÿ÷ÐA‰ÆAÁî ë˜è ñÿó úUH‰åAWAVE1öAUATSHì¸ H‰½8þÿÿH‰µ0þÿÿdH‹%( H‰EÈ1À „ L‰÷èHå I‰ÆH…ÀtQA€~ uéAƒ~tâE1íM‰÷ @ E1öD‰öD‰ïèjÿÿ„ÀuNAƒÆAƒþuçAƒÅAƒýuÚM‰þL‰÷è÷ä I‰ÆH…Àu¯H‹EÈdH+%( … HeØ1À[A\A]A^A_]à H…hþÿÿ1ÛL¥ ÿÿÿH‰…XþÿÿH…pþÿÿH‰…Pþÿÿ‰ÚD‰öD‰ïA¸@ L‰áè-ÿÿA‹wH‹•XþÿÿL‰çèJ¯ÿÿ…À…# H‹½Pþÿÿ1À¹ H‹•hþÿÿóH«1ÿÇ…pþÿÿ H‰•xþÿÿÆ…˜þÿÿè+ H…ÀH‰…Hþÿÿ„Ü H‹½Pþÿÿ1öè]øþÿL‹…HþÿÿH…ÀH‰ÇtAL‰Â1öL‰…@þÿÿH‰…Hþÿÿè†=ÿÿH‹½HþÿÿL‹…@þÿÿ…Àˆ¨ L‰…HþÿÿèÄ"ÿÿL‹…HþÿÿL‰Çèà Hƒì¹€ º 1ÀATM‹¾€ H½@ÿÿÿLƒå H‰½Hþÿÿèq&ñÿHwå E1ÉHÇ$ j L‹…HþÿÿL‰áH5j j H‹½0þÿÿPH‹…8þÿÿj I‹ÿPHƒÄ0ƒû„0þÿÿ» é™þÿÿ @ €O8 L‰Â1öèº<ÿÿH‹½HþÿÿL‹…@þÿÿ…À‰4ÿÿÿ€O:L‰Â1öL‰…(þÿÿH‰½@þÿÿèˆ<ÿÿH‹½@þÿÿ‰…HþÿÿèÖ!ÿÿH‹½(þÿÿè¤ß ‹…Hþÿÿ…ÀxéÿÿÿèÆ ñÿf D ó úUH‰åAWL=±ä AVL5ä AUI‰ýATI‰ôSH …{ HƒìdH‹%( H‰EÈ1ÀHƒìH‹KL‹CE1Éj 1ÒL‰þL‰çj HƒÃj AVj AÿUHñ„{ HƒÄ0H9ÃuÇH‹EÈdH+%( uHeØ[A\A]A^A_]Ãè% ñÿ D ó úUH‰åAWI‰ÏAVA‰ÖAUATSH‰ó1öHì˜ H‰½Xÿÿÿ1ÿ‰•LÿÿÿD‰…PÿÿÿdH‹%( H‰EÈ1ÀèCh H…À„š I‰Ä‹…PÿÿÿE1íE¶ö…À„£ H‰@ÿÿÿL‰ëI‰ÅëT HƒìL`ÿÿÿº ¹d PL‰ßL,¿ ¾d 1ÀL‰PÿÿÿèM$ñÿH‹µPÿÿÿL‰çè.f XZHƒÃIƒÇI9Ýt9Iƒ? tíH‰ÞD‰÷è®úÿÿ„ÀtÞI‹GM‹€8 uŽL‰ÎL‰çHƒÃIƒÇèëe I9ÝuÇH‹@ÿÿÿ‹…LÿÿÿM‹l$L=ã H‰…PÿÿÿM…íuYé” @ HƒìÆ I‹ME1ÉH‹µPÿÿÿH|ƒ{ j L@j j ÿ4òj H‹…Xÿÿÿ1Ò1öH‰ßÿPL‰ïHƒÄ0è€@ I‰ÅH…Àt@M‹uL‰þL‰÷èY ñÿH…ÀuœH‹PÿÿÿHƒìE1ÉE1ÀH ƒ{ j j j ÿ4ÈL‰ñj ëŸ @ H‹EÈdH+%( uOHeØL‰ç[A\A]A^A_]éSi H‹EÈdH+%( u'‹5 »~ HeØH8æ 1À[¿ A\A]A^A_]éêƒ èõñÿ D ó úUH‰åAWE1ÿAVAUI‰õ1öATI‰ü1ÿSH ì} Hì˜ dH‹%( H‰EÈ1Àè f I‰ÆH…`ÿÿÿH‰…HÿÿÿM…öuRéý D HƒìH‹½Hÿÿÿ¹d L%½ Pº ¾d 1ÀèG"ñÿH‹µHÿÿÿL‰÷è(d Y^IƒÇHƒÃIƒÿ t9Hƒ; tì1ÿL‰þè¨øÿÿ„ÀtÞH‹CL‹ €8 u˜L‰ÎL‰÷IƒÇHƒÃèåc Iƒÿ uÇM‹~H á M…ÿuQéŠ f. „ HƒìÆ I‹OE1ÉHòà j L@j j Rj 1Ò1öL‰ïAÿT$L‰ÿHƒÄ0è–> I‰ÇH…Àt>I‹OH‰ÞH‰ÏH‰Hÿÿÿèh ñÿH‹HÿÿÿH…ÀuœHƒìH˜à E1ÉE1Àj j j Pj ë¢L‰÷èˆg 1ö1ÿH íé} E1ÿèÅd I‰ÆH…`ÿÿÿH‰…HÿÿÿM…öuWéÊ f. „ HƒìH‹½Hÿÿÿº LÅ» P¹d ¾d 1Àèç ñÿH‹µHÿÿÿL‰÷èÈb XZIƒÇHƒÃIƒÿ t<Hƒ; tìL‰þ¿ èE÷ÿÿ„ÀtÛH‹CL‹ €8 u•L‰ÎL‰÷IƒÇHƒÃè‚b Iƒÿ uÄM‹~H ³ß M…ÿuNé‡ € HƒìÆ I‹OE1ÉH¡ß j L@j j Rj 1Ò1öL‰ïAÿT$L‰ÿHƒÄ0è6= I‰ÇH…Àt>I‹OH‰ÞH‰ÏH‰Hÿÿÿè ñÿH‹HÿÿÿH…ÀuœHƒìHGß E1ÉE1Àj j j Pj ë¢L‰÷è(f H q{ L5ß L=õÞ HƒìH‹KE1É1Òj L‰þL‰ïHƒÃj j AVL‹Cj AÿT$Hb{ HƒÄ0H9ØuÆL‰îL‰çH æÞ è÷ÿÿL‰îL‰çè<ß Hƒì1Ò1öj E1ÉE1ÀH ºÞ j L‰ïj Sj AÿT$1ÿHƒÄ0èkÜ H½Xÿÿÿ¾ H¸â H‹1Àè.ñÿ…À~<HƒìHÇâ L‰ï1Òj H‹XÿÿÿE1ÉE1Àj 1öPSj AÿT$H‹½XÿÿÿHƒÄ0ènÿðÿHƒìHuÞ E1É1Òj E1ÀH JÞ 1öj L‰ïj Pj AÿT$L‰îL‰çHƒÄ0èBîÿÿL‰îL‰çè§ñÿÿL‰îL‰çèLN H‹EÈdH+%( u[HeØ[A\A]A^A_]Ãf D ‹5–¶~ H³á ¿ 1Àèo éýÿÿf. „ ‹5n¶~ H‹á ¿ 1ÀèG éJþÿÿèMñÿf. „ ó úUH‰åATHì Hƒ $ Hƒì ¹ º L*u dH‹%( H‰Eè1ÀHƒÆL¥àïÿÿI‰ùVL‰ç¾ èÊ ñÿ1öL‰ç1ÀèN ñÿZY…Àx(‰ÇèÑÿðÿ1ÀH‹UèdH+%( uL‹eøÉÃf. „ ¸êÿÿÿëÚè¤ñÿ @ ó úUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hƒì(H‰½¸ßÿÿdH‹%( H‰EÈ1À觰 H…À„ÿ I‰ÄLÀïÿÿ D L‰çè8 ñÿH…À„w €xué€x.LpuA€~ tØ „ €x.„v L‰÷èÀ¯ I‰ÇH…Àt¶H‰ÇèÞñÿH‰ÃH…À„ fH‰ßèØñÿH…À„ï €xué€x.LXuA€{ tØ „ €x.„6 HƒìL)u M‰ù1ÀAS¹ º L‰ï¾ L‰°ßÿÿèV ñÿ1öL‰ï1ÀèÚ ñÿ^AX‰Ç…Àxè\þðÿHƒì¹ 1ÀL‹°ßÿÿº M‰ñ¾ H½ÀßÿÿLI³ ASH‰½°ßÿÿè ñÿH‹µ¸ßÿÿH‹½°ßÿÿèÎñÿZY…À…$ÿÿÿH‰ßè<ñÿL‰ÿè$¯ L‰çè,ñÿ¸ ë7 D H‰ßèñÿL‰ÿè ¯ L‰çèÈñÿH…À…þÿÿ € L‰çèðñÿ1ÀH‹UÈdH+%( uSHeØ[A\A]A^A_]ÃA€~.…þÿÿA€~ „:þÿÿéoþÿÿ D A€{.…¿þÿÿA€{ „zþÿÿé¯þÿÿ D 1ÀëžèGÿðÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ Ãè ÿðÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèÍþðÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèþðÿff. „ fó úUH‰åAUA‰ýATI‰ôH5'à L‰çHƒìdH‹%( H‰Eè1Àè ñÿ…À„ô H5à L‰çèõ ñÿ…À„ H5ÿ L‰çèÞ ñÿ…À„ö H5žú L‰çèÇ ñÿ…À„ï H5~Ù L‰çè° ñÿ…À„¸ H5Æ¢ L‰çè™ ñÿ…À„á H5µ L‰çè‚ ñÿ…À„Ú H5;„ L‰çèk ñÿ…À„£ H5â L‰çèT ñÿ…ÀuMD‰ïè ëf D D‰ïèÈ H…Àt0H‹UèdH+%( … HƒÄA\A]]Ãf D D‰ïè¨ H…ÀuÐH?Ï ëÇf. „ D‰ïè¸ ë®f D D‰ïèH ëžf D D‰ïè ëŽf D D‰ïèx é{ÿÿÿ D‰ïèX ékÿÿÿ D‰ïèH é[ÿÿÿèÎüðÿff. „ ó úUI‰øH‰÷HcòH‰åHƒìL‹OdH‹%( H‰Eø1Àƒþ?wzL‹— ‰ñL‰ÒHÓêƒâu_I£ñs`…öt 1Ò1ÉL‰ÈHÓèƒÁƒàÂ9ñuîHcÒHÁâH‹GI«òL‰— H‹H‰D÷I‰ 1ÀH‹UødH+%( uÉÃf „ H‹D÷ëÚ¸êÿÿÿëØè üðÿff. „ fó úUH5|‚ H‰åATI‰üHƒìdH‹%( H‰Eè1Àè” ñÿ…À„ì H5>à L‰çè} ñÿ…À„ H5nÀ L‰çèf ñÿ…À„ H5iÀ L‰çèO ñÿ…À„Ç H5Y L‰çè8 ñÿ…À„ H5ø÷ L‰çè! ñÿ…À„ H5ØÖ L‰çè ñÿ…À„B H5 L‰çèó ñÿ…À„K H5 L‰çèÜ ñÿ…À„ô ‹5¯~ 1ÿ1ÀL‰áH¸Ú èëw H‹EèdH+%( …! L‹eø1ÀÉÃH‹EèdH+%( … L‹eøÉé£ H‹EèdH+%( …æ L‹eøÉéS H‹EèdH+%( …Æ L‹eøÉéƒ H‹EèdH+%( …¦ L‹eøÉé3 H‹EèdH+%( …† L‹eøÉéà H‹EèdH+%( ujL‹eøÉé7 € H‹EèdH+%( uJL‹eøÉéW € H‹EèdH+%( u*L‹eøÉé× € H‹EèdH+%( u L‹eøÉé· èÂùðÿfó úUH5<€ H‰åATI‰üHƒìdH‹%( H‰Eè1ÀèT ñÿ…À„ì H5þÝ L‰çè= ñÿ…À„ H5.¾ L‰çè& ñÿ…À„ H5)¾ L‰çè ñÿ…À„Ç H5 L‰çèøñÿ…À„ H5¸õ L‰çèáñÿ…À„ H5˜Ô L‰çèÊñÿ…À„B H5à L‰çè³ñÿ…À„K H5Ï L‰çèœñÿ…À„ô ‹5Ò¬~ 1ÿ1ÀL‰áH°Ø è«u H‹EèdH+%( …! L‹eø1ÀÉÃH‹EèdH+%( … L‹eøÉé£ H‹EèdH+%( …æ L‹eøÉéS H‹EèdH+%( …Æ L‹eøÉéƒ H‹EèdH+%( …¦ L‹eøÉé3 H‹EèdH+%( …† L‹eøÉéà H‹EèdH+%( ujL‹eøÉé7 € H‹EèdH+%( uJL‹eøÉéW € H‹EèdH+%( u*L‹eøÉé× € H‹EèdH+%( u L‹eøÉé· è‚÷ðÿfó úUH‰åHƒìdH‹%( H‰Eø1Àƒÿ.wH½V ‰ÿHcºHÐ>ÿà D 1Àf D H‹UødH+%( …! Éà H»ð ëß € Hd7 ëÏ € HO7 ë¿ € H:7 ë¯ € H%7 ëŸ € H7 ë € Hû6 é|ÿÿÿ @ Hæ6 élÿÿÿ @ HÑ6 é\ÿÿÿ @ H½6 éLÿÿÿ @ H©6 é<ÿÿÿ @ H•6 é,ÿÿÿ @ H6 é ÿÿÿ @ Hm6 é ÿÿÿ @ HY6 éüþÿÿ @ HE6 éìþÿÿ @ H16 éÜþÿÿ @ HŒ6 éÌþÿÿ @ Hw6 é¼þÿÿ @ Hb6 é¬þÿÿ @ HM6 éœþÿÿ @ H86 éŒþÿÿ @ H#6 é|þÿÿ @ H6 élþÿÿ @ Hù5 é\þÿÿ @ H 6 éLþÿÿ @ H 6 é<þÿÿ @ Hö5 é,þÿÿ @ Há5 é þÿÿ @ HL2 é þÿÿ @ HÕ5 éüýÿÿ @ HÍ5 éìýÿÿ @ H)5 éÜýÿÿ @ H 5 éÌýÿÿèõðÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ ÃèÊôðÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ ÃèŠôðÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1Àƒÿ‡0 HuT ‰ÿHcºHÐ>ÿàf „ HÐ f „ H‹UødH+%( …ø Éà H¹0 ëß € H4 ëÏ € Hì0 ë¿ € Hu4 ë¯ € HºÏ ëŸ € H®Ï ë € Hì0 é|ÿÿÿ @ HÑ élÿÿÿ @ H^Ï é\ÿÿÿ @ HRÏ éLÿÿÿ @ HFÏ é<ÿÿÿ @ H:Ï é,ÿÿÿ @ H.Ï é ÿÿÿ @ H"Ï é ÿÿÿ @ HÏ éüþÿÿ1Àéõþÿÿè óðÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ Ãèêòðÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ Ãèªòðÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1Àƒÿw8HÙR ‰ÿHcºHÐ>ÿà D H#Î H‹UødH+%( … Éà 1Àëä @ HÍ2 ë× € HÅ2 ëÇ € H/ ë· € HÈ0 ë§ € HÀ0 ë— € H´0 ë‡ € HeÍ étÿÿÿ @ H[Í édÿÿÿ @ HQÍ éTÿÿÿ @ HGÍ éDÿÿÿ @ H=Í é4ÿÿÿ @ H3Í é$ÿÿÿ @ H)Í éÿÿÿ @ H Í éÿÿÿ @ HÍ éôþÿÿ @ H 0 éäþÿÿè?ñðÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ Ãèúððÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ Ãèºððÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1Àƒÿ ‡0 H5Q ‰ÿHcºHÐ>ÿàf „ H1Ì f „ H‹UødH+%( …ø Éà H.À ëß € H;Ì ëÏ € H&Ì ë¿ € HÌ ë¯ € HüË ëŸ € HçË ë € HÒË é|ÿÿÿ @ H½Ë élÿÿÿ @ H©Ë é\ÿÿÿ @ H•Ë éLÿÿÿ @ HË é<ÿÿÿ @ HmË é,ÿÿÿ @ HYË é ÿÿÿ @ HEË é ÿÿÿ @ H1Ë éüþÿÿ @ H Ë éìþÿÿ @ HsË éÜþÿÿ @ H^Ë éÌþÿÿ @ HIË é¼þÿÿ @ H4Ë é¬þÿÿ @ H Ë éœþÿÿ @ H Ë éŒþÿÿ @ HõÊ é|þÿÿ @ HàÊ élþÿÿ @ HË é\þÿÿ @ HòÊ éLþÿÿ @ HÝÊ é<þÿÿ @ HÈÊ é,þÿÿ @ HÑÊ é þÿÿ @ H¼Ê é þÿÿ @ H¶Ê éüýÿÿ1ÀéõýÿÿèPîðÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè îðÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ ÃèÚíðÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1Àƒÿ ‡ HÕN ‰ÿHcºHÐ>ÿàf „ HJÊ f „ H‹UødH+%( …Ù Éà H Ê ëß € H Ê ëÏ € HöÉ ë¿ € HâÉ ë¯ € HÎÉ ëŸ € HºÉ ë € H¦É é|ÿÿÿ @ H’É élÿÿÿ @ H~É é\ÿÿÿ @ HjÉ éLÿÿÿ @ HVÉ é<ÿÿÿ @ HBÉ é,ÿÿÿ @ H.É é ÿÿÿ @ HÉ é ÿÿÿ @ HÉ éüþÿÿ @ HòÈ éìþÿÿ @ HÞÈ éÜþÿÿ @ HÊÈ éÌþÿÿ @ H¶È é¼þÿÿ @ H£È é¬þÿÿ @ HÈ éœþÿÿ @ H}È éŒþÿÿ @ HjÈ é|þÿÿ @ HWÈ élþÿÿ @ HDÈ é\þÿÿ @ H1È éLþÿÿ @ H È é<þÿÿ @ Hž» é,þÿÿ @ 1Àé!þÿÿHóÇ éþÿÿèëðÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèMëðÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ Ãè ëðÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1Àƒÿ:‡à H…L ‰ÿHcºHÐ>ÿàf „ H‚Æ f „ H‹UødH+%( …¨ Éà H9' ëß € H\Ç ëÏ € Hm* ë¿ € Hd* ë¯ € H > ëŸ € HÇ ë € HÇ é|ÿÿÿ @ H * élÿÿÿ @ H* é\ÿÿÿ @ Hø) éLÿÿÿ @ HºÆ é<ÿÿÿ @ HÈ) é,ÿÿÿ @ H–Æ é ÿÿÿ @ HÆ é ÿÿÿ @ HÆ éüþÿÿ @ HíÅ éìþÿÿ @ HØÅ éÜþÿÿ @ H‹Æ éÌþÿÿ @ HuÆ é¼þÿÿ @ H_Æ é¬þÿÿ @ HIÆ éœþÿÿ @ H3Æ éŒþÿÿ @ H Æ é|þÿÿ @ HÆ élþÿÿ @ HñÅ é\þÿÿ @ H Æ éLþÿÿ @ H Æ é<þÿÿ @ HõÅ é,þÿÿ @ HàÅ é þÿÿ @ HéÅ é þÿÿ @ HÔÅ éüýÿÿ @ HÎÅ éìýÿÿ @ HÓÄ éÜýÿÿ @ H¾Ä éÌýÿÿ @ H©Ä é¼ýÿÿ @ H”Ä é¬ýÿÿ @ HÄ éœýÿÿ @ HjÄ éŒýÿÿ @ HUÄ é|ýÿÿ @ H@Ä élýÿÿ @ H+Ä é\ýÿÿ @ HÄ éLýÿÿ @ HÄ é<ýÿÿ @ Hìà é,ýÿÿ @ H×à é ýÿÿ @ HÂà é ýÿÿ @ Hà éüüÿÿ @ H˜Ã éìüÿÿ @ HƒÃ éÜüÿÿ @ Hnà éÌüÿÿ @ HZà é¼üÿÿ @ HFà é¬üÿÿ @ H2à éœüÿÿ @ H à éŒüÿÿ @ H à é|üÿÿ @ Hö élüÿÿ @ Hâ é\üÿÿ @ HΠéLüÿÿ1ÀéEüÿÿèðæðÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ Ãèºæðÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ Ãèzæðÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1Àƒÿ ‡0 HáH ‰ÿHcºHÐ>ÿàf „ H à f „ H‹UødH+%( …ø Éà H& ëß € HÈ$ ëÏ € H´$ ë¿ € H $ ë¯ € HŒ$ ëŸ € Hx$ ë € Hd$ é|ÿÿÿ @ HP$ élÿÿÿ @ HÁ é\ÿÿÿ @ H Á éLÿÿÿ @ H¬ä é<ÿÿÿ @ H<â é,ÿÿÿ @ Hs é ÿÿÿ @ Hè u é ÿÿÿ @ H!l éüþÿÿ @ H " éìþÿÿ @ H éÜþÿÿ @ HªÀ éÌþÿÿ @ H”À é¼þÿÿ @ H~À é¬þÿÿ @ HhÀ éœþÿÿ @ HRÀ éŒþÿÿ @ HZ` é|þÿÿ @ Hl# élþÿÿ @ H¾Á é\þÿÿ @ HªÁ éLþÿÿ @ H–Á é<þÿÿ @ HÀ é,þÿÿ @ HÁ é þÿÿ @ Høu é þÿÿ @ HÇì éüýÿÿ1Àéõýÿÿèäðÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèÝãðÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ Ãèšãðÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1Àƒÿ!‡P HF ‰ÿHcºHÐ>ÿàf „ H85 f „ H‹UødH+%( … Éà Ha5 ëß € HzÀ ëÏ € HfÀ ë¿ € HRÀ ë¯ € H>À ëŸ € H*À ë € HÀ é|ÿÿÿ @ HÀ élÿÿÿ @ Hî¿ é\ÿÿÿ @ HÚ¿ éLÿÿÿ @ HÇ¿ é<ÿÿÿ @ H´¿ é,ÿÿÿ @ Hà4 é ÿÿÿ @ HÇ4 é ÿÿÿ @ H®4 éüþÿÿ @ H•4 éìþÿÿ @ H"4 éÜþÿÿ @ Hš¿ éÌþÿÿ @ H†¿ é¼þÿÿ @ Hr¿ é¬þÿÿ @ H^¿ éœþÿÿ @ HJ¿ éŒþÿÿ @ H6¿ é|þÿÿ @ H"¿ élþÿÿ @ H¿ é\þÿÿ @ H.¿ éLþÿÿ @ H¿ é<þÿÿ @ H¿ é,þÿÿ @ Hï¾ é þÿÿ @ H‚ é þÿÿ @ Hã¾ éüýÿÿ @ H)3 éìýÿÿ @ H± éÜýÿÿ1ÀéÕýÿÿèáðÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ! ÃèÚàðÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ Ãèšàðÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1Àƒÿ?wH D ‰ÿHcºHÐ>ÿà D 1Àf D H‹UødH+%( … Éà H(¾ ëß € Hë½ ëÏ € HÖ½ ë¿ € HÁ½ ë¯ € H¬½ ëŸ € H—½ ë € H‚½ é|ÿÿÿ @ Hm½ élÿÿÿ @ HX½ é\ÿÿÿ @ H€½ éLÿÿÿ @ Hj½ é<ÿÿÿ @ HU½ é,ÿÿÿ @ H@½ é ÿÿÿ @ HL½ é ÿÿÿ @ H6½ éüþÿÿ @ H2½ éìþÿÿ @ HŽ¼ éÜþÿÿ @ Hz¼ éÌþÿÿ @ Hf¼ é¼þÿÿ @ HR¼ é¬þÿÿ @ H>¼ éœþÿÿ @ H*¼ éŒþÿÿ @ H¼ é|þÿÿ @ H¼ élþÿÿ @ Hy2 é\þÿÿ @ HŒð éLþÿÿ @ H€ª é<þÿÿ @ H é,þÿÿ @ H™ é þÿÿ @ H\5 é þÿÿ @ H2 éüýÿÿ @ H¼ý éìýÿÿ @ Hé1 éÜýÿÿ @ Hüú éÌýÿÿ @ H¯1 é¼ýÿÿ @ Hâí é¬ýÿÿ @ Hu1 éœýÿÿ @ HX1 éŒýÿÿ @ H.1 é|ýÿÿ @ H+1 élýÿÿè·Ýðÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ ÃèzÝðÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ Ãè:Ýðÿf. „ ó úUH‰åATI‰ôSH‰ûHìÐ H‰XÿÿÿL‰…`ÿÿÿL‰hÿÿÿ„Àt#)…pÿÿÿ)M€)U)] )e°)mÀ)uÐ)}àdH‹%( H‰…8ÿÿÿ1ÀHEI‰ÐL ÿÿÿH‰…(ÿÿÿHÇÁÿÿÿÿL‰æH‰ßH…@ÿÿÿº Ç… ÿÿÿ Ç…$ÿÿÿ0 H‰…0ÿÿÿèLÚðÿ‰ÀL9àsEf;./H‰ØuHƒÀ€{/u HƒÀ€8/t÷H‹•8ÿÿÿdH+%( u)HÄÐ [A\]Ãf „ L‰âH5#º H‰ßè^×ðÿë§èÜðÿ € ó úUL‰u H‰åHƒìdH‹%( H‰Eø1À€: H€ LDÀH‹EødH+%( uÉI‰É1ÀH‰ÑH7Õ éLÚ è·Ûðÿ € ó úUI‰ÒI‰ÉH#u H‰åHƒìdH‹%( H‰Eø1ÀH €9 APH‰ÁHEÊA€: HEÂH À QL‰ÑI‰À1ÀèèÙ H‹UødH+%( uÉÃèBÛðÿfó úUH‰åHì dH‹%( H‰Eø1ÀHµ`ÿÿÿèvñðÿA‰À1ÀE…Àu‹…xÿÿÿ% ð = € ”ÀH‹UødH+%( uÉÃèãÚðÿ ó úUH‰åATHì Hƒ $ Hì° L2 º ¹ dH‹%( H‰Eè1ÀHƒÆL¥àïÿÿI‰ùVL‰ç¾ ègöðÿHµPïÿÿL‰çèØððÿA‰ÀX1ÀZE…Àu‹…hïÿÿ% ð = @ ”ÀH‹UèdH+%( uL‹eøÉÃè?Úðÿff. „ @ ó úUH‰åATHì Hƒ $ Hì° L‚Ž ¹ º dH‹%( H‰Eè1ÀHƒÆL¥àïÿÿI‰ùVL‰ç¾ è·õðÿHµPïÿÿL‰çè(ððÿZE1ÀY…Àu ‹…hïÿÿ‰ÂÁèâ ð ƒàú @ DEÀH‹EèdH+%( u L‹eøD‰ÀÉÃè„Ùðÿ @ ó úUH‰åAWAVAUI‰ÍATSHƒìXH‰}¨H‰udH‹ %( H‰MÈ1ÉM…í„ø H‰ÑM‰ÆM‰ÌA¿ HƒéH‰M˜„¶ H¸ ÿÿÿÿH…Á„¬ ¾/ ¸? H‰ÏH¹ ÿÿH…Ïu HÁç‰ðH‰}˜H¹ ÿH‹]˜H…Ëu HÁãƒèH‰]˜H¹ ðH‹U˜H…Êu HÁâƒèH‰U˜H¹ ÀH‹}˜H…Ïu HÁçƒèH‰}˜H‹M˜H÷ÑHÁé?)ÈH¸ HÓàI‰ÇH@ÿH‰E˜1ö1ÿL‰áL‰òAÿÕHƒ} ‰Ã„‡ I÷ßHÇE¸ L‰}€ë+f. „ H‹UHBÿH;E¸tgHƒE¸H‹E¸H9E„K L‹}˜L#}¸u(L‰áL‰ò¾ÿÿÿÿ¿ AÿÕ‹u¸L‰áL‰òÿ AÿÕÃH‹U¨H‹E¸L‰á¿ ¶4L‰òAÿÕÃL;}˜u‹H‹E¸H÷ÐH#E˜H‰E°„ E1ÿ L‰áL‰ò¾ÿÿÿÿ¿ AÿÕIƒÇÃL;}°uáL‹}¸L‰áL‰ò¿ D‰}ŒD‰þAÿÕH‹M€L‰øL!ùI‰ÏH9Áw0f D H‹E¨L‰áL‰ò¿ B¶48IƒÇAÿÕÃL;}¸vÝHƒ}° t:E1ÿL‰m M‰ýD‹}Œ „ H‹E L‰áL‰òD‰þ¿ IƒÅÿÐÃL9m°uàL‹m L‰áL‰ò¾ÿÿÿÿ¿ AÿÕHƒE¸ÃH‹E¸H9E…µþÿÿL‰áL‰ò¾ÿÿÿÿ¿ AÿÕØH‹UÈdH+%( udHƒÄX[A\A]A^A_]ÃL‹}¸L‰òL‰á¿ D‰}ŒD‰þAÿÕH‹U€L‰øL!úI‰×H9ЃÿÿÿépÿÿÿHÁá ¾ ¸ H‰M˜H‰ÏéGýÿÿf1ÀëèGÖðÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿtP…ötLNÿ€< u1…Ét(VþH •/ Húëö·t*HGH9×t H‰Ç¶„Àuç¸ H‹UødH+%( uÉÃ1ÀëêèÇÕðÿ € ó úU¿ H‰åATLeÐL‰æHƒì(dH‹%( H‰Eè1ÀèBØðÿ…Àt H‹EèdH+%( udL‹eøÉÃf „ L‰æ¿ HÁeÐHÁeØè‰Þðÿ…ÀyÇfoEÐL‰æ¿ fsÐ)EÐèjÞðÿ…Ày¨‹54‰~ HQµ ¿ 1Àè R ëèÕðÿf D ó úUH‰åAVAUATSHƒì dH‹%( H‰EØ1Àƒ?v!H‹UØdH+%( u{HƒÄ [A\A]A^]à D LmÀH‰ûè êðÿL‰î¿ D‹0I‰ÄèY×ðÿ…Àu)‹H‹EÈ…Òt Hè H‰EÈL‰î¿ H‰EÀè°Ýðÿ…Àt E‰4$1Àë‹ @ ƒ¸ E‰4$évÿÿÿèZÔðÿf. „ ó úUH‰åATI‰üSHƒìH‹?dH‹%( H‰Eè1ÀH…ÿt L‰ã @ è{ÐðÿHƒÃHÇCø H‹;H…ÿuçH‹EèdH+%( uHƒÄL‰ç[A\]éHÐðÿèãÓðÿ ó úUH‰åAVAUI‰ýATI‰ôSHƒìdH‹%( H‰EØ1À€? „ 1ÛL56- f D èÛ ¶H‰Ç„Òuq{Hcÿ¾ è1äðÿI‰ÆH…Àt1M…ätA‰ $M‰ôH ö, A€} tL‰ïè— ¶„ÒupIÇ$ H‹EØdH+%( … HƒÄL‰ð[A\A]A^]à D Cë ¶WHƒÇ„Òt Aö tí€? t}‰ÃéYÿÿÿf „ ‰ÃéXÿÿÿf „ I‰Åë A¶UIƒÅ„Òtö tíL‰îH‰ÇH)Æè×ÌðÿH…Àt IƒÄI‰D$øé>ÿÿÿ¿ 1Ûé ÿÿÿè“ÒðÿL‰÷E1öè8þÿÿé;ÿÿÿ{‰ÃHcÿéëþÿÿf D ó úUH‰åAWAVI‰öAUATI‰üSH‰Ó1ÒHƒì(M‹l$dH‹%( H‰EÈ1ÀI9ÕtAöE „T I‹EH…Àt ö „ƒ M‹}M…ÿt Aö„÷ M‰e I‹$¨„× Hƒàüu)H‹EÈdH+%( …i HƒÄ([A\A]A^A_]à € L‰âI‰ÄM‹l$I9ÕuM‹l$AöE „( I‹EH…Àt ö „ M‹}M…ÿt†Aöu€I‹GL‰úI‰EM‰oM‰|$H…Àt L‰éHƒÉH‰H‰U¸L‰þL‰ïÿÓH‹U¸I‹GH‰ÑHƒÉI‰D$M‰gI‰M H…Àt H‹0ƒæL æH‰0I‹$I‰I‰ $Hƒàü„w L;`„€ H‰PH‹EÈdH+%( …€ HƒÄ(L‰þL‰çH‰Ø[A\A]A^A_]ÿà @ M‹}L‰àHƒÈM‰|$M‰eI‰I‹$I‰E M‰,$HƒàütwL;`tL‰hL‰îL‰çM‰ýÿÓéiþÿÿ D L‰hëåf. „ M‹}L‰àHƒÈM‰|$M‰eI‰I‹$I‰E M‰,$Hƒàüt'L;`t)L‰hL‰îL‰çM‰ýÿÓé•þÿÿ D M‰.ëŽ M‰.ëÞ L‰hëÕfHƒÈI‰$é"þÿÿ I‹GL‰úI‰EM‰oM‰|$H…Àt L‰éHƒÉH‰H‰U¸L‰þL‰ïÿÓH‹U¸I‹GH‰ÖHƒÎI‰D$M‰gI‰u H…Àt H‹ƒáL áH‰I‹$I‰I‰4$Hƒàü…‰þÿÿI‰éþÿÿL‰êM‰ïI‰Åë¯H‰Pé{þÿÿL‰êM‰ïI‰Åé!þÿÿèpÏðÿó úUH‰ùI‰ðH‰åHƒìdH‹%( H‰EøH‹H…À„å H‹öÂu[H‹rH9ÆtlH…öt ö„ž H‹pH‰ÇH9Î„Æ H‰rH‰PH…öt H‰ÑHƒÉH‰H‹ H‰H‰:Hƒáüt`H;Q„Ö H‰yH‹EødH+%( …ù Éà D H‹rH…ötöt2H‹pH‰ÇH9΄ª H‰rH‰PH…ötžH‰ÑHƒÉH‰ë’I‰8ë© H‰ÑHƒÉH‰H‰H‹ HƒáüH…ÉH‰ H‰ÈH‰Ñ… ÿÿÿfHÇ érÿÿÿ @ H‹qH‰pH‰AH…ötHƒÏH‰>H‹qH‰H‰ÈH‰ÏH‰rH‰PH…ö…ÿÿÿéÿÿÿ D H‰yé%ÿÿÿ € H‹qH‰pH‰AH…ötHƒÏH‰>H‰H‹qH‰ÏH‰Èé,ÿÿÿèÑÍðÿó úUI‰ðH‰åHƒìH‹WH‹wdH‹%( H‰Eø1ÀH…Ò„A H…ö„À H‹FI‰ñH‰ñH…Àuéô @ H‰ÁH‰ÐH‹PH…ÒuñL‹PI‰ÁL‰QH‰pH‹ƒâH ÂH‰H‹WH‰PH‹2ƒæL ÎH‰2H‹H‰ÖHƒæü„’ H;~„¨ L‰NM…Ò…# H‹0H‰ƒætLH‹A1ÒH9Ðtlö „ H‹pH…öt ö„² H‹PH…Òt ö„m H‰H‹¨„J Hƒàüu H‹EødH+%( …£ Éà € H‰ÊH‰ÁH‹AH9Ðu”H‹Aö „\ H‹pH…öt ö„^ H‹PH…Òt™öu”H‹rH‰×H‰pH‰BH‰QH…öt I‰ÁIƒÉL‰H‹rH‰qH‰JI‰ùIƒÉL‰H…öt H‹ƒàH ÈH‰H‹H‰L‰ Hƒàü„ã H;H„á H‰xé9ÿÿÿ D HƒÉH‰I‰ é%ÿÿÿf „ H‹pH‰ÊHƒÊH‰qH‰HH‰H‹H‰H‰HƒâütKH;J„ H‰BH‰ðé©þÿÿ D M‰étþÿÿ „ L‹VH‰ðé2þÿÿ @ L‰NéSþÿÿ € I‰ H‰ðéiþÿÿ D H‹H‰ÁHƒáütdH;y„¶ H‰qH…öu]¨…)þÿÿépþÿÿ @ H‹pH‰ÊHƒÊH‰qH‰HH‰H‹H‰H‰Hƒâü„| H;JtDH‰BH‰ðéiþÿÿ D I‰0H…ö„ þÿÿH‰éþÿÿ @ H‹H‰HƒàütH;xtRH‰PéùýÿÿH‰BH‰ðé%þÿÿI‰éåýÿÿf „ H‰BH‰ðé˜ýÿÿH‰qéEÿÿÿI‰ H‰ðéôýÿÿHƒÈH‰é°ýÿÿH‰Pé§ýÿÿH‹rH‰×H‰pH‰BH‰QH…öt I‰ÁIƒÉL‰H‹rH‰qH‰JéúýÿÿH‰ÇH‰ÂH‰ðëäI‰8éaýÿÿH‰xéXýÿÿH‰ÇH‰ÂH‰ðéÄýÿÿè Êðÿf „ ó úUH‰øH‰åAVI‰öAUI‰ÕATSHƒìL‹dH‹%( H‰UØ1ÒM…À„ M‹ AöÄ… I‹T$L9„† H…Òt ö„À I‹PL‰ÃH9„ I‰T$M‰`H…Òt L‰àHƒÈH‰I‹$I‰ I‰ $HƒàütL;`„- H‰XH‹EØdH+%( …\ HƒÄL‰çL‰èL‰Æ[A\A]A^]ÿà € I‹T$H…Òtöt9I‹PL‰ÃH9„é I‰T$M‰`H…ÒtƒL‰àHƒÈH‰étÿÿÿ @ I‰ ëŠ L‰àHƒÈH‰I‰ I‹$HƒàüH…ÀI‰$I‰ÀL‰à…ïþÿÿ „ HÇ H‹EØdH+%( …¬ HƒÄ[A\A]A^]Ãf „ H‹PI‰PL‰@H…Òt L‰ÁHƒÉH‰ H‰ÃI‰ L‰ÇH‰ÆAÿÕH‹SI‰ØI‰T$M‰`H…Ò…»þÿÿéÀþÿÿ „ H‰XéÎþÿÿ € H‹PI‰PL‰@H…Òt L‰ÁHƒÉH‰ H‰ÃI‰ L‰ÇH‰ÆAÿÕH‹SI‰ØéáþÿÿèåÇðÿ D ó úUH‰åHƒìdH‹%( H‰EøH‹H…Àt' € I‰ÀH‹@H…ÀuôH‹EødH+%( u ÉL‰ÀÃE1ÀëçèŽÇðÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹H…Àt' € I‰ÀH‹@H…ÀuôH‹EødH+%( u ÉL‰ÀÃE1Àëçè.Çðÿff. „ ó úUH‰åHƒìH‹dH‹%( H‰Eø1ÀH9×tMH‹GH…Àt0 @ I‰ÀH‹@H…ÀuôH‹EødH+%( u*ÉL‰ÀÃH9xuæH‹H‰ÇH‰ÐHƒàüI‰ÀuèëÒf D E1ÀëÇè¦Æðÿf D ó úUH‰åHƒìH‹dH‹%( H‰Eø1ÀH9×tMH‹GH…Àt0 @ I‰ÀH‹@H…ÀuôH‹EødH+%( u*ÉL‰ÀÃH9xuæH‹H‰ÇH‰ÐHƒàüI‰ÀuèëÒf D E1ÀëÇè&Æðÿf D ó úUH‰øH‰åHƒìóodH‹ %( H‰MøH‹H‹H‰~L‹@HƒáüM…Àt I‹8ƒçH ÷I‰8L‹@M…Àt I‹8ƒçH ÷I‰8H…Ét/H;AtH‰qH‹EødH+%( uÉà @ H‰qëåf. „ H‰2ëÖè†Åðÿf D ó úUE1ÀH‰åHƒìdH‹%( H‰Eø1ÀH…ÿtH‹Hƒàüt I‰ÀH9xtH‹EødH+%( u*ÉL‰Àà € I‹@H…ÀtÜ € I‰ÀH‹@H…Àuôëâè Åðÿff. „ fó úUH‰åHƒìdH‹%( H‰EøH‹H…Àt0 € I‰ÀH‹@H…ÀuôI‹@H…ÀuëH‹EødH+%( u ÉL‰ÀÃE1Àëçè¥Äðÿ D ó úUH‰åAUI‰ýH‰÷ATI‰ôHƒìdH‹%( H‰Eè1ÀèóÖðÿI‰ÀH…ÀtL‰âL‰îH‰Çèý½ðÿI‰ÀH‹EèdH+%( u HƒÄL‰ÀA\A]]Ãè9Äðÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿ„’ ¶€ùy† €ùM~[ƒéN¸ Hº HÓàH…ÐuYHº H…ÐujHº A¸êÿÿÿH…Ðu'H‹EødH+%( uTÉD‰ÀÃf „ €ù0t3€ù1u ÆE1ÀëÑf D ¶G<ft~<ntäA¸êÿÿÿëµf<Fu @ Æ E1Àë£<NtÆëàèUÃðÿ D ó úUH‰åAVI‰öAUI‰ýH‰÷ATSH‰ÓHƒìdH‹%( H‰EØ1Àè-ÆðÿI‰ÄH…Ût"I9ÜHCÿL‰öL‰ïIBÄH‰ÃH‰Â虼ðÿAÆD H‹EØdH+%( uHƒÄL‰à[A\A]A^]ÃèÏÂðÿff. „ @ ó úUH D H‰øH‰åHƒìdH‹%( H‰Uø1Ò¶ö tf¶PHƒÀö uòH‹UødH+%( uÉÃèlÂðÿff. „ ó úUH‰åATI‰üHƒìdH‹%( H‰Eè1ÀèKÅðÿH…ÀtNIDÿHº I9Ävë HƒèI9Äw ¶ö uîÆ@ A¶$ö t € A¶D$IƒÄö uðH‹EèdH+%( u L‰àL‹eøÉÃèËÁðÿff. „ ó úUH‰øH‰åHƒìdH‹ %( H‰Mø1ɶ„Ét @8Ît#¶HHƒÀ„ÉuïH‹UødH+%( uÉÃf D ˆ¶HHƒÀ„ÉuÊëÙè[Áðÿff. „ ó úUH‰øH‰åHƒìdH‹ %( H‰Mø1ÉHƒú†h ‰ùƒá„ ¿ )Ï@:0…ý L@ƒùtp@:p… L@ƒùt]@:p… L@ƒùtJ@:p…ô L@ƒùt7@:p…á A¹ L@A)Ét @:p…È L@Aƒùt @:p…´ HøH)úH‰×HÁï…ÿ„ë D¶Æ‰ÿL‰ÁHÁáL ÁI‰ÈIÁàI ÈL‰ÁHÁá L ÁLøë D HƒÀL9À„³ H9tî@:0…% L@@:puKL@@:puAL@@:pu7L@@:pu-L@@:pu#L@@:puL@@8p¸ LDÀ „ H‹EødH+%( …Å ÉL‰Àà „ H…Ò„Ÿ ‰Ò‰ñI‰øHúë IƒÀI9Єƒ A:tîë´I‰ÀƒâtsA:0u¦I@ƒúteA:pugI@ƒútVA:puXI@ƒútGA:puII@ƒút8A:pu:I@ƒêt)A:pu+I@ƒútA8pA¸ LEÀé?ÿÿÿ € E1Àé0ÿÿÿI‰Àé(ÿÿÿè¿ðÿ ó úUH‰åAWI‰ÿAVDv?AUA‰õATSHƒì(dH‹%( H‰EÈ1À…öDIöD‰ðÁø‰E¼tyƒèI‰þE1äH\Ç I‹>IƒÆèT AÄI9ÞuìAöÅ?u&H‹EÈdH+%( uDHƒÄ(D‰à[A\A]A^A_]à D D‹u¼D‰éHÇÇÿÿÿÿ÷ÙHÓïK#<÷è AÄë¹ € E1äë§è>¾ðÿff. „ ó úUHcÉHƒÁ?HÁéH‰åHƒìdH‹%( H‰Eø1À…É~jI‰ÐHRAÿH9×HVA•ÁH9וÂA„Ñt^ƒøvY‰Ê1ÀÑêHÁâ € óoóAo fëÁHƒÀH9Ðuä‰ÈƒàþƒátH˜H‹ÆI ÀH‰ÇH‹EødH+%( u'Éà ‰Á1À @ H‹ÆI ÀH‰ÇH‰ÂHƒÀH9ÑuèëÊèa½ðÿó úUH‰åAWAVAUATS‰óHƒìH‰u¸H‰}˜H‰U°H‰M¨dH‹%( H‰EÈ1À‰ðH‰ÆH‰E è7ÿÿ9Æ ÆE¿I‰ÄA‰ÅE1ÿëCf D H‹E°H‹u¨D‰áHp J<8L)þ1Àèp» H˜IÇE9ìrfD9u¸†‹ E‰ôˆ]¿E‰õH‹u H‹}˜AUH‰Óè9ÿÿ9ÃI‰Æ“Ã9E¸—À Ãu}€}¿ u—H‹E°H‹u¨H˜Ø J<8L)þ1Àè » H˜IÇépÿÿÿH‹E°H‹u¨D‰éHéÊ J<8L)þ1ÀèຠH˜IÇD9u¸‡uÿÿÿH‹EÈdH+%( u'HƒÄHL‰ø[A\A]A^A_]ö]¿éNÿÿÿ € E1ÿëÊè¼ðÿf D ó úUA‰ÊI‰ñI‰ÐH‰åHƒìdH‹%( H‰Eø1ÀAÁê„ HBH9ÇHF•ÂH9Ç•À„„¶ ABÿƒø†© ‰Ê1ÀfïÉÁê‰ÖHÁæ „ óAoóAo fÛÂHƒÀfëÈH9ðußfoÁÒfsØfëÈfH~ÈA9ÒtI‹4ÑI#4ÐH‰4×H ðöÁ?t!E‰Ò÷ÙHÇÆÿÿÿÿK‹ÑHÓîK#ÐH!òJ‰×H ÐH…À•ÀH‹UødH+%( u@ÉÃf. „ E‰Ó1Ò1Àf „ I‹4ÑI#4ÐH‰4×HƒÂH ðI9Óuèëf D 1Àë…èǺðÿ € ó úUA‰ÐH‰åHƒìdH‹%( H‰Eø1ÀAÁèt<EH¸ ë A‰ÀHƒÀI9Át$H‹LÆøH9LÇøtè1ÀH‹UødH+%( u5Éà D ¸ öÂ?tàE‰À÷ÚJ‹ÇJ3ƉÑH‰ÆHÇÀÿÿÿÿHÓèH…Æ”Àë¼è-ºðÿff. „ fó úUI‰øH‰÷‰ÖH‰åHƒìdH‹%( H‰Eø1ÀÁît@DN¸ ë D ‰ÆHƒÀI9Át%I‹tÀøH#tÇøté¸ H‹UødH+%( u/Éà 1ÀöÂ?tå‰ö÷ÚI‹ðH#÷‰ÑH‰ÆHÇÀÿÿÿÿHÓèH…Æ•ÀëÂ艹ðÿf „ ó úUH‰åHƒìdH‹%( H‰Eø‰øÑè%UUUU)ljúÁïâ3333ç3333ú‰ÐÁèÐ%‰ÂÁê‰ÐÁèÐH‹UødH+%( uɶÀÃè¹ðÿf D ó úUH‰åHƒìdH‹%( H‰Eø‰øÑè%UU )ljøÁï%33 ç33 ø‰ÂÁêÂâ ‰ÐÁèÐH‹UødH+%( uɶÀÃè¸ðÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø‰øÑèƒàU)ljúÁïƒâ3ƒç3ú‰ÐÁèЃàH‹UødH+%( uÉÃèQ¸ðÿó úHºUUUUUUUUUH‰åHƒìdH‹%( H‰EøH‰øHÑèH!ÐH)ÇH¸33333333H‰úHÁïH!ÂH!ÇHúH‰ÐHÁèHÐHºH!ÐH‰ÂHÁêHÐH‰ÂHÁêHÂH‰ÐHÁè HÐH‹UødH+%( uɶÀÃè¹·ðÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1À€=ôj~ ¶ìj~ tH‹UødH+%( uEÉà @ HuôH=m• è ` …Àx ƒ}ô”Àˆ´j~ Æ®j~ ëÁf D è;Š H‰ÇèS† ëÜè,·ðÿff. „ ó úUH‰åAUA‰ýATHƒìdH‹%( H‰Eè1À@„ÿt€=Xj~ ¶Pj~ I‰ôtV„Àu"H‹EèdH+%( …~ HƒÄD‰èA\A]]Ãf軉 H‰ÇH‹EèdH+%( uXHƒÄL‰æA\A]]éH† „ HuäH=” è+_ …Àx ƒ}ä”ÀˆÔi~ ÆÎi~ „Àt‚ë¢fè[‰ H‰Çès… ëÜèL¶ðÿf. „ fUH‰åAVI‰ÖAUI‰õATSH‰ûHƒì H‹7H‹WdH‹%( H‰EØ1ÀH…ö„‰ H‰ðH)ÐHƒø„I H‹{óAoH)ÖM‰ñI‹FM‰èHÇÁÿÿÿÿH׺ EÀH‰EÐè—³ðÿ…Àˆ– L‹#HcÈM…ä„° H‹SID$ÿH)ÐH‰ÖH9Á~VHD I9ƶ H‹CI)ôH<0º M‰èHÇÁÿÿÿÿLMÀL‰æè8³ðÿH‹HcÈ1ÀH…ÒtHBÿH+CH9ÁK H‹SHƒ; L$„ H‹CL‰cBÆ 1ÀH‹UØdH+%( …_ HƒÄ [A\A]A^]Ãf „ …Àt²H‹S¸ùÿÿÿLd I9ÔvÀ¸ I9ÄLBà1ÿL‰æ裮ðÿH…À„ H‰CH‹sL‰#é0ÿÿÿf. „ HBAH9ƇªþÿÿH9Ðv'Htv0H‹{HÑîH9ÆHCÆI‰Äë/f D HrAH9Öw¸ùÿÿÿéDÿÿÿ D ¸ H9ÆHCÆ1ÿI‰ÄL‰æè ®ðÿH…À„” H‰CH‹SL‰æL‰#é:þÿÿ HBH9Ðv°º H9ÐHCÐH‰×I‰ÕèÆðÿH…ÀtYH‰CL‰+éËþÿÿ‹5ýg~ Hr” ¿ 1ÀèÖ0 ¸êÿÿÿé³þÿÿ @ H9ƒXÿÿÿOdd0H‹{IÑìI9ÄLBàéÜþÿÿè²³ðÿ¸ôÿÿÿéþÿÿ „ ó úUfïÀH‰åAUE1íATSHƒìdH‹%( H‰EØ1ÀHÙf~ H‰GH…öu&H‹EØdH+%( u_HƒÄD‰è[A\A]]Ãf „ HƒÆt:¸ I‰üH9ÆHCÆH‰ÇH‰Ãè ÅðÿH…Àt I‰D$I‰ $ëªA½ôÿÿÿë¢ „ A½ùÿÿÿë’èó²ðÿ ó úUH‰åSHƒìdH‹%( H‰Eè1ÀHƒ? u H‹EèdH+%( u/H‹]øÉÃf „ H‰ûHè[Ù fïÀH f~ H‰CëÂ苲ðÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ? tH‹GH…ötH‹WH‰H ¯e~ fïÀH‰OH‹UødH+%( uÉÃè'²ðÿ € ó úUE1ÀH‰åATSHƒìH‹dH‹%( H‰EèH‹GHT0H9Ñw8H9ÐsYHDI0H‰ûHÑèH9ÐHCÐ1ÿI‰ÔH…Éu7L‰æè—«ðÿH…Àt=H‰CE1ÀL‰#H‹EèdH+%( u HƒÄD‰À[A\]à D H‹{ëÃA¸ùÿÿÿëÒè…±ðÿA¸ôÿÿÿëÅff. „ fó úUH‰åAUA‰õATSH‰ûHƒìH‹WH‹7dH‹%( H‰EØ1ÀHJH9ñrzH9Ês{HDv0HÑèH9ÈHCÈ1ÿI‰ÌH…öuLL‰æèäªðÿH…ÀtaH‰CH‹SL‰#HJH‰KDˆ,H‹CH‹SÆ 1ÀH‹UØdH+%( u(HƒÄ[A\A]]ÃH‹{ë®f. „ H‹G붸ùÿÿÿëÉè®°ðÿ¸ôÿÿÿë½ € ó úUH‰åAVI‰öAUATI‰ÔSH‰ûHƒìH‹wH‹dH‹%( H‰EØ1ÀHTH9Ê‚ H9փŠHDI0HÑèH9ÐHCÐ1ÿI‰ÕH…ÉufL‰îèªðÿH…À„§ H‰CH‹sL‰+H<0L‰âL‰ö賩ðÿH‹CIÄHƒ; tFH‹CL‰cBÆ 1ÀH‹UØdH+%( u]HƒÄ[A\A]A^]à H‹{ë”fH‹Gë¨f. „ HPH9Âv%¸ H9ÂHCÂH‰ÇI‰Åè ÂðÿH…ÀtH‰CL‰+ë¸ùÿÿÿë”膯ðÿ¸ôÿÿÿé…ÿÿÿff. „ ó úUH‰åHìÐ H‰•`ÿÿÿH‰hÿÿÿL‰…pÿÿÿL‰xÿÿÿ„Àt )E€)M)U )]°)eÀ)mÐ)uà)}ðdH‹%( H‰…Hÿÿÿ1ÀHEH•0ÿÿÿÇ…0ÿÿÿ H‰…8ÿÿÿH…PÿÿÿÇ…4ÿÿÿ0 H‰…@ÿÿÿè–øÿÿH‹•HÿÿÿdH+%( uÉÃè½®ðÿff. „ fó úUH‰åAWI‰ÿAVAUATA‰ôSHƒì(L‹wL‹/dH‹%( H‰EÈ1À¸ H…ÒHDÐIDI9Å‡Õ I9ƃ` K\m0HÑëH9ÃHBØ1ÿM…í…’ fH‰Þè¨ðÿH…ÀttI‰GI‹OI‰ H)ËH4D‰çHSÿè%»ðÿI‰ÀH…Àˆ‰ I‹O„· HÁI‹H I‰OH9ÐrIH9Áƒä H\R0HÑëH9ÃHBØH…Òu H‰ßèDÀðÿH…ÀuŒIÇÀôÿÿÿë}f D I‹égÿÿÿ € I‹GH‰Óélÿÿÿ @ H‹GL‰ñL‰ëéYÿÿÿI‹M…íuhH…Àt:IL‰E¸è Ô fïÀHÂ`~ L‹E¸I‰GAë D I‹GÆ M‹GM)ðH‹EÈdH+%( uqHƒÄ(L‰À[A\A]A^A_]à „ H…ÀtI‹GM‰wBÆ0 ëÃIÇÀùÿÿÿëºI‹WHBH9Âsº L‰E¸H9ÐHCÐH‰×H‰ÓèK¿ðÿL‹E¸H…Àt‰I‰GI‰ ë²è´¬ðÿ @ UI‰øA‰ÊH‰åAVAUATA‰ÔSH‰óHƒì¶7dH‹%( H‰EØ1À¶@„ö„– L <*•Á„À•Â‰Ï@ ׄ» E„ät @¶ÖAö …¯ ¶ÐAö …‰ <?t:<[„¥ <\u¶CHƒÃE„ÒtT@¶ÎV Aö H DÖ¶ðAö1EÁ8Ðu;A¶p¶CIƒÀHƒÃ@„ö…qÿÿÿ<*„I „Àu¸ ëf D @8ÆtÈ 1ÀH‹UØdH+%( …• HƒÄ[A\A]A^]Ãf D A¶pIƒÀë£ D D¶[A€û!„9 HƒÃ1ÿ¶CHS„À•Á<]•Ã!ÙD8ÞtZ„Éu é! HƒÂ@8ÆtI‰È„Àt<]„ ¶J<-uá€ù]tܶZÿ@8ΞÀ@8ÞAÃD Øu&8ËPÿÿÿ¶BHƒÂë¿ @ ‰Á„É„6ÿÿÿ€ù]t¶JHƒÂ„É„ ÿÿÿ€ù]uë„É„ÿÿÿHZ@„ÿ…ÿÿÿA¶p¶BIƒÀéÊþÿÿ @ ¶CHƒÃé3þÿÿ <*…Øþÿÿ „ ¶CHƒÃ<*tôE¶ò„À„£þÿÿA€8 „®þÿÿA¶ÔD‰ñH‰ÞL‰ÇMhè¨ýÿÿ„À…{þÿÿM‰èA€8 uÙé‚þÿÿfD¶[HƒÃé¿þÿÿf„À„hþÿÿHZ@„ÿ„[þÿÿéPÿÿÿèªðÿó úUH‰åHƒìdH‹%( H‰Eø1À¾ƒè0ƒø wJHuðº è,·ðÿH‹uðLFL‰Eð¶„Ét0Q¾€ú2w!H=^ ¶ÒHc—Hú>ÿâ D €~Bt9fHÇÀÿÿÿÿH‹UødH+%( u`Éà „ HÁà(H ö tÇ€~buÉA€x tÉëÀ€~ tÁë¸ „ HÁà ëÎf. „ HÁàë¾f. „ HÁà ë®è%©ðÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u É1É1Òé<üÿÿèç¨ðÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ɹ 1Òéùûÿÿ褨ðÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u É1ɺ é¹ûÿÿèd¨ðÿ @ ó úUH‰åAVI‰öAUI‰ýATSHƒìdH‹%( H‰EØ1ÀèC«ðÿL‰÷H‰ÃLcàè5«ðÿ‰ßPÿ)ÇH˜I)ÄHcÒKD% ë € …Òx¶ HƒêA¾t@8ñu)‰ûÓyã1ÀH‹UØdH+%( uHƒÄ[A\A]A^]à D ¾Á)ðëØ輧ðÿff. „ ó úUH‰åAWAVAUATS‰óHƒì8H‰}°H‰M¨dH‹%( H‰EÈ1ÀHÕ H‰U¸H)ÐL$… L‰çèã¹ðÿI‰ÅH…À„£ „ÛHw… L5™ LDðHb… Ha… HEÂ1ÛE1ÿHƒ}¸ H‰E u5ëk € M9ü„ H‹M L‰æK|= 1ÀL)þH5 è‚¥ LcÐM×H‹E¨H‹M°L‰æK|= L)þM‰ðHþ„ D‹ ˜1ÀHƒÃèP¥ LcÀMÇH9]¸uœH‹EÈdH+%( u"HƒÄ8L‰è[A\A]A^A_]à L‰ïE1íèå¢ðÿëÏè~¦ðÿff. „ ó úUH‰åATI‰ôSH‰ûHƒìdH‹%( H‰Eè1Àë f. „ HXH…Àt7€xÿ\u1€xþ\t+L‰æH‰ßè°ðÿH9ÃtHSH9ÐuÒ€xÿ\u HƒÃ€xþ\u×fH‹UèdH+%( u HƒÄ[A\]Ãèã¥ðÿ ó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈ1ÀèGžðÿI‰ÆH…Àtv¾\ H‰Çèò«ðÿI‰ÅH…Àta€x L`u)ë~f D I‰ÇL‰æL‰ïM)çLcL‰úMýèÍ ðÿ€{ tWI|$¾\ 訫ðÿH‰ÃH…ÀuÈL‰çèX¨ðÿL‰æL‰ïHPè™ ðÿH‹EÈdH+%( u!HƒÄL‰ð[A\A]A^A_]à „ AÆE ëÐè¥ðÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀGÐ< v.WŸ@¾ÇƒïWƒè7@¾ÿ€úFÇH‹UødH+%( u ÉÃf D ¾Àëä覤ðÿf D ó úUH‰åAWAVAUATI‰ôS‰ûH‰×¾ÛHƒì8H‰U°dH‹%( H‰EÈ1Àèx§ðÿ‰ÞL‰çI‰Æ諪ðÿH…À„â AvÿE1íA‰÷ „ Hx‰ÞAƒÅèªðÿH…ÀuìE¯ïAƒÅMcíL‰çè)§ðÿJ<(è¶ðÿH‰E¨I‰ÅH…Àtr‰ÞL‰çèJªðÿH‰ÁH…ÀtUMcö € M‰çLaL‰ïH‰M¸L‰âL‰þL)úèlðÿH‹M¸H‹u°L‰òL)ùLéH‰ÏèSðÿ‰ÞL‰çN,0èõ©ðÿH‰ÁH…ÀuµL‰æL‰ïèâ¦ðÿH‹EÈdH+%( u H‹E¨HƒÄ8[A\A]A^A_]ÃA½ éDÿÿÿè`£ðÿó úUH‰åATI‰ôHƒìdH‹%( H‰Eè1À€0 u"H‹EèdH+%( u L‰çL‹eøÉé~Ÿðÿf D H~èÆÉ ëÓè£ðÿ „ ó úUH‰åAUI‰õATSH‰û¿ HƒìdH‹%( H‰EØ1ÀèPµðÿI‰ÄH…Àt €{0 u"M‰l$H‹EØdH+%( u+HƒÄL‰à[A\A]]ÃL‰ïè(›ðÿI‰ÅH…ÀuÎL‰çE1äèåžðÿëÆè~¢ðÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u H‹Ééü±ðÿè7¢ðÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉéš èû¡ðÿff. „ ó úUH‰åAVAUI‰ýH‰÷H5Xa ATSHì dH‹%( H‰EØ1À虸ðÿH…À„… I‰ÄHÐûÿÿf D L‰â¾ H‰ßèЪðÿH…Àt[H‰ß蓤ðÿH…ÀtÞH‰ÞL‰ïÆ„Ïûÿÿ è{™ A‰Æ…ÀtÄL‰çèü¤ðÿH‹EØdH+%( u/HÄ D‰ð[A\A]A^]Ãf. „ E1öëÇèv¶ðÿD‹0A÷ÞëÂè¡ðÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉéš èÛ ðÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉéPš è› ðÿff. „ ó úUH‰åAWAVAUATI‰ü¿8 SH‰óHƒì(dH‹%( H‰EÈ1ÀèܲðÿI‰ÅH…À„0 H…Û„ D¶;L‹s¶[Aƒ÷L‰ïè_š H(ýÿÿH ±ýÿÿEˆ}0fHnÈfHnÁH¬üÿÿAˆ]1I‰E(flÁHEÀL=-~ H‰E¸AEM…äuHé fH‹}À1öèešðÿ…À„í A€}1 …… L‰æL‰ïèÇ— A‰ÄH‹}Àè œðÿÆ,E…äurLc¾, L‰çèâ¥ðÿH‰ÃH…À„Ö Æ º L‰þL‰çHÇEÀ è«ðÿ…ÀtoM…öt H‹}¸1ÀM‰àL‰ñHÅS ¾ è%°ðÿ…À‰]ÿÿÿH‹}Àè”›ðÿÆ,L‰ïE1í膛ðÿf D H‹EÈdH+%( … HƒÄ(L‰è[A\A]A^A_]à It$L‰ïèûüÿÿA‰Äé8ÿÿÿ H‹uÀL‰ïèäüÿÿA‰Äéÿÿÿ @ E1ö1ÛA¿ éþÿÿ „ A€<$ t‰º H5Õ| L‰çHÇEÀ èÍœðÿ…ÀtwM…öt71ÀH}ÀM‰àL‰ñHçR ¾ èG¯ðÿ…ÀxCH‹}À1öèè˜ðÿ…ÀtSA€}1 u-L‰æL‰ïèR– ‰ÃH‹}Àè—šðÿ…Û„ÿÿÿéùþÿÿf. „ H‹}ÀèwšðÿéáþÿÿIt$L‰ïèüÿÿ‰ÃëÊH‹uÀL‰ïèüÿÿ‰Ãë±èìðÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿtH‹EødH+%( uÉ默 H‹EødH+%( uÉÃè’ðÿfó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé@™ è[ðÿf. „ UH‰åSH‰óHƒìdH‹%( H‰Eè1ÀèpÚÿÿI‰À¶ M‰Á„ÀtMH<|t<&t<!t ƒè(<w$ @ L‰ H‹EèdH+%( uwH‹]øL‰ÀÉà D I@L mö Iºÿÿÿÿ½üÿÿë2€ù|L‰×•ÂHÓÿ‰Ö!ú€ù*CÖ„Òu.¶Pþ€ú\t €ù!u €ú[u›HƒÀ¶HÿLHÿ„ÉuÀxþ\têëƒ Aö tÞëìèzœðÿf. „ UH‰åATI‰ôSH‰ûHƒìdH‹%( H‰Eè1ÀH…Ût;H‹sH…öt2¶<&tc<|tw<!tCH‹EèdH+%( uuHƒÄL‰ç[A\]éôòÿÿ @ 1ÀH‹UèdH+%( uPHƒÄ[A\]Ãf D H‹{L‰æètÿÿÿƒðëÑ € H‹;L‰æè]ÿÿÿ„Àt»H‹[épÿÿÿH‹;L‰æèEÿÿÿ„Àu£ëæ誛ðÿf. „ UH‰åAVAUATSHƒìdH‹%( H‰EØ1ÀH…ÿ„~ L‹wH‰ûM…ö„n A¶I‰ô<&„ <|„º <!tNL‰÷èVžðÿA‰ÅM…ätHPL‰öL‰çèÏ”ðÿ € H‹EØdH+%( …% HƒÄD‰è[A\A]A^]à D A¾ 1ÀM…ä„£ H‹SH˜¶AˆH‹{IcÆ1ÛIÄHƒ „ AÆ$(It$è ÿÿÿA‰Å…ÀxIcÅ» AÆD)DëF,3ésÿÿÿ H‹;Hƒ „Š M…äteAÆ$(It$èÖþÿÿA‰Å…ÀˆCÿÿÿH˜A¾ AÆD)C.DpM…ä…]ÿÿÿH‹{1ÛHƒ •ÃÛL‰æè”þÿÿA‰Å…Ày†é ÿÿÿ „ A¾ L‰æèrþÿÿA‰Å…Ày®éÞþÿÿf D E1öëáA½êÿÿÿéÈþÿÿèë™ðÿff. „ UH‰åAWAVAUATSHƒìdH‹%( H‰EÈ1ÀH…ÿ„ H‹GI‰üH…Àt¶ <|•Á<&•Â„Ñt<!…’ M‹,$M…í„4 I‹EH…Àt¶ <|•Á<&•Â„Ñt<!…ƒ M‹u M…ö„7 I‹FH…Àt%¶ <|•Á<&•Â„Ñt<!tI~èæ¿ € M‹>M…ÿ„± I‹GH…Àt¶ <|•Á<&•Â„Ñt<!…J I‹ H…Ût;H‹CH…Àt¶ <|•Á<&•Â„Ñt<!…ð H‹;èèþÿÿH‹{èßþÿÿH‰ßè•ðÿI‹_H…Ût;H‹CH…Àt¶ <|•Á<&•Â„Ñt<!…Œ H‹;è¤þÿÿH‹{è›þÿÿH‰ßèÓ”ðÿL‰ÿèË”ðÿM‹~M…ÿt;I‹GH…Àt¶ <|•Á<&•Â„Ñt<!…Ð I‹?èXþÿÿI‹èOþÿÿL‰ÿ臔ðÿL‰÷è”ðÿM‹uM…ö„¹ I‹FH…Àt!¶ <|•Á<&•Â„Ñt<!t I~袾 M‹>M…ÿt;I‹GH…Àt¶ <|•Á<&•Â„Ñt<!…^ I‹?èÖýÿÿI‹èÍýÿÿL‰ÿè”ðÿM‹~M…ÿt;I‹GH…Àt¶ <|•Á<&•Â„Ñt<!…* I‹?è’ýÿÿI‹è‰ýÿÿL‰ÿèÁ“ðÿL‰÷蹓ðÿL‰ï豓ðÿM‹l$M…í„î I‹EH…Àt¶ <|•Á<&•Â„Ñt<!…Q M‹u M…ö„ö I‹FH…Àt#¶ <|•Á<&•Â„Ñt<!tI~褽 D M‹>M…ÿtvI‹GH…Àt¶ <|•Á<&•Â„Ñt<!…> I‹ H…Ût;H‹CH…Àt¶ <|•Á<&•Â„Ñt<!…d H‹;è¬üÿÿH‹{è£üÿÿH‰ßèÛ’ðÿI‹è’üÿÿL‰ÿèÊ’ðÿM‹~M…ÿt;I‹GH…Àt¶ <|•Á<&•Â„Ñt<!…Ÿ I‹?èWüÿÿI‹èNüÿÿL‰ÿ膒ðÿL‰÷è~’ðÿM‹uM…ö„´ I‹FH…Àt(¶ <|•Á<&•Â„Ñt<!tI~衼 f. „ M‹>M…ÿ„± I‹GH…Àt¶ <|•Á<&•Â„Ñt<!…" I‹ H…Ût;H‹CH…Àt¶ <|•Á<&•Â„Ñt<!…h H‹;è ûÿÿH‹{è—ûÿÿH‰ßèÏ‘ðÿI‹_H…Ût;H‹CH…Àt¶ <|•Á<&•Â„Ñt<!… H‹;è\ûÿÿH‹{èSûÿÿH‰ßè‹‘ðÿL‰ÿ胑ðÿM‹~M…ÿ„± I‹GH…Àt¶ <|•Á<&•Â„Ñt<!…4 I‹ H…Ût;H‹CH…Àt¶ <|•Á<&•Â„Ñt<!…º H‹;èâúÿÿH‹{èÙúÿÿH‰ßè‘ðÿI‹_H…Ût;H‹CH…Àt¶ <|•Á<&•Â„Ñt<!…– H‹;èžúÿÿH‹{è•úÿÿH‰ßèÍðÿL‰ÿèÅðÿL‰÷è½ðÿL‰ïèµðÿH‹EÈdH+%( …p HƒÄL‰ç[A\A]A^A_]éŒðÿ @ H‹EÈdH+%( …C HƒÄ[A\A]A^A_]Ãf D H论 M‹,$M…í…eúÿÿé”üÿÿ D I}莺 éoúÿÿfI}è~º é¡üÿÿfIènº é¾þÿÿfIè^º é¨úÿÿfIèNº éSýÿÿfIè>º éÐýÿÿfIè.º é´üÿÿfIè º é"ûÿÿfIèº é”ûÿÿfIèþ¹ éÈûÿÿfH{èî¹ éîýÿÿfH{èÞ¹ éŽüÿÿfH{èι éŠýÿÿfH{è¾¹ é8þÿÿfH{讹 éfúÿÿfH{èž¹ é\þÿÿfH{莹 éúÿÿèÍ’ðÿff. „ fUH‰åAWAVAUATSHƒìXH‰}˜H‰udH‹%( H‰EÈ1ÀH…ÿ„ H]¨fïÀHÇEÀ Le°H‰Þ)E°è õÿÿH‰E˜¶„Ò„Q €ú)„H HM˜1öM‰çH‰Mˆé„ D €ú&…o H…ö„Î M‹l$M…í„À ¿ 誸 I‰ÇH…À„š M‰/H-p L‹m¨I‰GIÇG M‰|$M‰üH‰ÞL‰ïèôÿÿH‰E˜¶„Ò„Ž €ú)„… I‹w€ú(„¨ F€ú!…mÿÿÿH…ö…D ¿ è.¸ H…À„q H ¬ fïÀL‹m¨H‰H I‰GI‰ÇëŠf€ú|…Ÿ L‹e¸H…ö„ø M…ä„B ¿ èÛ· I‰ÇH…À„Ï Hèˆ M‰'L‹m¨M‰üI‰GIÇG L‰}¸é-ÿÿÿ D H…ö…§ H‹uˆHxè:þÿÿI‰GH‰ÂH‹E˜H…ÀtzH…Ò„ €8)…x LhL‰m¨éãþÿÿ H…ö…_ ¿ èI· I‰ÆH…À„‰ L‹m¨fïÀHÇ@ H‹}˜ I‰GL‰îH)þ裊ðÿI‰FH…À…Žþÿÿf D L‹e¸HÇE˜ 1ÀH‹MH‰M…ä„Ê I‹D$H…Àt(¶ <|•Á<&•Â„Ñt<!tI|$èචf „ M‹,$M…í„» I‹EH…Àt"¶ <|•Á<&•Â„Ñt<!t I}裶 @ M‹u M…öt;I‹FH…Àt¶ <|•Á<&•Â„Ñt<!…º I‹>èÕõÿÿI‹~èÌõÿÿL‰÷èŒðÿM‹uM…öt;I‹FH…Àt¶ <|•Á<&•Â„Ñt<!…„ I‹>è‘õÿÿI‹~èˆõÿÿL‰÷èÀ‹ðÿL‰ï踋ðÿM‹l$M…턺 I‹EH…Àt!¶ <|•Á<&•Â„Ñt<!t I}èÚµ M‹u M…öt;I‹FH…Àt¶ <|•Á<&•Â„Ñt<!… I‹>è õÿÿI‹~èõÿÿL‰÷è<‹ðÿM‹uM…öt;I‹FH…Àt¶ <|•Á<&•Â„Ñt<!…Ø I‹>èÉôÿÿI‹~èÀôÿÿL‰÷èøŠðÿL‰ïèðŠðÿL‰çèèŠðÿE1äH‹EÈdH+%( …§ HƒÄXL‰à[A\A]A^A_]ÃH‹ML‹e¸H‰M…ä…úýÿÿëÂf. „ Iƒ L‹e¸„ÏýÿÿH‹MH‰ë£ „ IÇG L‹e¸é£ýÿÿH‹MH‰é{ÿÿÿI~è±´ é8þÿÿI~裴 énþÿÿI~è•´ éäþÿÿI~致 éÿÿÿèÆðÿf D ó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈ1ÀH…ÿ„c L‹/I‰üM…í„& I‹EH…Àt#¶ <|•Á<&•Â„Ñt<!tI}è´ D M‹u M…ö„± I‹FH…Àt¶ <|•Á<&•Â„Ñt<!…! M‹>M…ÿt;I‹GH…Àt¶ <|•Á<&•Â„Ñt<!…/ I‹?èóÿÿI‹èóÿÿL‰ÿèF‰ðÿM‹~M…ÿt;I‹GH…Àt¶ <|•Á<&•Â„Ñt<!…û I‹?èÓòÿÿI‹èÊòÿÿL‰ÿè‰ðÿL‰÷èúˆðÿM‹uM…ö„' I‹FH…Àt¶ <|•Á<&•Â„Ñt<!…{ M‹>M…ÿtvI‹GH…Àt¶ <|•Á<&•Â„Ñt<!…a I‹?èYòÿÿI‹_H…Ût;H‹CH…Àt¶ <|•Á<&•Â„Ñt<!…n H‹;è&òÿÿH‹{è òÿÿH‰ßèUˆðÿL‰ÿèMˆðÿM‹~M…ÿtvI‹GH…Àt¶ <|•Á<&•Â„Ñt<!… I‹ H…Ût;H‹CH…Àt¶ <|•Á<&•Â„Ñt<!… H‹;è°ñÿÿH‹{è§ñÿÿH‰ßè߇ðÿI‹è–ñÿÿL‰ÿè·ðÿL‰÷èƇðÿL‰ï辇ðÿH‹EÈdH+%( …É HƒÄL‰ç[A\A]A^A_]镇ðÿ D H‹EÈdH+%( …› HƒÄ[A\A]A^A_]Ãf D I~趱 éÑýÿÿf. „ I~èž± éwþÿÿfI莱 é‘þÿÿfIè~± éÃýÿÿfIèn± é÷ýÿÿfIè^± éàþÿÿfH{èN± é„þÿÿfH{è>± éêþÿÿè}Šðÿff. „ fó úUH‰åAWAVAUI‰ý¿ ATSH‰óHƒìdH‹%( H‰EÈ1Àèа HÇEÀ I‰ÄH…À„( L‰ïHuÀè\÷ÿÿI‰$I‰ÅH…À„ü H‹EÀ€8 „É H…ÛtH‰I‹EH…Àt¶ <|•Á<&•Â„Ñt<!…å M‹u M…ö„· I‹FH…Àt ¶ <|•Á<&•Â„Ñt<!t I~èX° M‹>M…ÿt;I‹GH…Àt¶ <|•Á<&•Â„Ñt<!…– I‹?èŽïÿÿI‹è…ïÿÿL‰ÿè½…ðÿM‹~M…ÿt;I‹GH…Àt¶ <|•Á<&•Â„Ñt<!…r I‹?èJïÿÿI‹èAïÿÿL‰ÿèy…ðÿL‰÷èq…ðÿM‹uM…ö„» I‹FH…Àt#¶ <|•Á<&•Â„Ñt<!tI~蔯 D M‹>M…ÿt;I‹GH…Àt¶ <|•Á<&•Â„Ñt<!…Þ I‹?èÆîÿÿI‹è½îÿÿL‰ÿèõ„ðÿM‹~M…ÿt;I‹GH…Àt¶ <|•Á<&•Â„Ñt<!…º I‹?è‚îÿÿI‹èyîÿÿL‰ÿ豄ðÿL‰÷è©„ðÿL‰ïè¡„ðÿL‰çE1äè–„ðÿH‹EÈdH+%( … HƒÄL‰à[A\A]A^A_]ÃH…ÛtÊH‹EÀH‰ëÁfH…ÛtÅHÇ ë¼fI}èž® é þÿÿfI莮 é\þÿÿfIè~® éÿÿÿfIèn® é€þÿÿfIè^® é8ÿÿÿè‡ðÿff. „ fó úUH‰åAVAUATSH‰ûHƒì dH‹%( H‰EØ1ÀHÇEÐ H…ÿ„! H‰÷H…ö„ HuÐI‰Õè‚ôÿÿI‰ÄH…À„– H‹EЀ8 u]ó~fInÌ¿ flÁ)EÀè¦ H…À„Y foEÀH ±~ H‰H H‰1ÀH‹UØdH+%( …œ HƒÄ [A\A]A^]ÃM…ítI‰E I‹D$H…Àt¶ <|•Á<&•Â„Ñ…à M‹,$M…í„ I‹EH…À…– M‹u M…öt;I‹FH…Àt¶ <|•Á<&•Â„Ñt<!… I‹>è{ìÿÿI‹~èrìÿÿL‰÷誂ðÿM‹uM…öt;I‹FH…Àt¶ <|•Á<&•Â„Ñt<!…Ÿ I‹>è7ìÿÿI‹~è.ìÿÿL‰÷èf‚ðÿL‰ïè^‚ðÿM‹l$M…í„ I‹EH…À…» M‹u M…öt;I‹FH…Àt¶ <|•Á<&•Â„Ñt<!…H I‹>èÐëÿÿI‹~èÇëÿÿL‰÷èÿðÿM‹uM…öt;I‹FH…Àt¶ <|•Á<&•Â„Ñt<!… I‹>èŒëÿÿI‹~èƒëÿÿL‰÷è»ðÿL‰ïè³ðÿL‰çè«ðÿH‹UиôÿÿÿH…Ò„Hþÿÿ¸êÿÿÿé>þÿÿ € ¶ <|•Á<&•Â„Ñ„0ÿÿÿ<!„(ÿÿÿI}蹫 éÿÿÿ D ¶ <|•Á<&•Â„Ñ„Uþÿÿ<!„MþÿÿI}艫 é?þÿÿ D <!„þÿÿI|$èm« é þÿÿHÇEÐ éÜýÿÿ H‹UÐM…í„LÿÿÿI‰U éCÿÿÿf. „ I~è.« éSþÿÿfI~è « éªþÿÿfI~è« éÞþÿÿfI~èþª éßýÿÿè=„ðÿff. „ fó úUH‰åAVAUATSH‰ûHƒì dH‹%( H‰EØ1ÀHÇEÐ H…ÿ„! H‰÷H…ö„ HuÐI‰Õè"ñÿÿI‰ÄH…À„– H‹EЀ8 u]ó~fInÌ¿ flÁ)EÀèFª H…À„Y foEÀH Êa H‰H H‰1ÀH‹UØdH+%( …œ HƒÄ [A\A]A^]ÃM…ítI‰E I‹D$H…Àt¶ <|•Á<&•Â„Ñ…à M‹,$M…í„ I‹EH…À…– M‹u M…öt;I‹FH…Àt¶ <|•Á<&•Â„Ñt<!… I‹>èéÿÿI‹~èéÿÿL‰÷èJðÿM‹uM…öt;I‹FH…Àt¶ <|•Á<&•Â„Ñt<!…Ÿ I‹>è×èÿÿI‹~èÎèÿÿL‰÷èðÿL‰ïèþ~ðÿM‹l$M…í„ I‹EH…À…» M‹u M…öt;I‹FH…Àt¶ <|•Á<&•Â„Ñt<!…H I‹>èpèÿÿI‹~ègèÿÿL‰÷èŸ~ðÿM‹uM…öt;I‹FH…Àt¶ <|•Á<&•Â„Ñt<!… I‹>è,èÿÿI‹~è#èÿÿL‰÷è[~ðÿL‰ïèS~ðÿL‰çèK~ðÿH‹UиôÿÿÿH…Ò„Hþÿÿ¸êÿÿÿé>þÿÿ € ¶ <|•Á<&•Â„Ñ„0ÿÿÿ<!„(ÿÿÿI}èY¨ éÿÿÿ D ¶ <|•Á<&•Â„Ñ„Uþÿÿ<!„MþÿÿI}è)¨ é?þÿÿ D <!„þÿÿI|$è ¨ é þÿÿHÇEÐ éÜýÿÿ H‹UÐM…í„LÿÿÿI‰U éCÿÿÿf. „ I~èΧ éSþÿÿfI~辧 éªþÿÿfI~讧 éÞþÿÿfI~螧 éßýÿÿèÝ€ðÿff. „ fó úUH‰åATSHƒìdH‹%( H‰Eè1ÀH…ÿtMH‹ H…ÛtEI‰ôH‹sH…öt9¶<&„ž <|tb<!tFH‹EèdH+%( …” HƒÄL‰ç[A\]éC×ÿÿ 1ÀH‹UèdH+%( upHƒÄ[A\]Ãf D H‹{L‰æèÄãÿÿƒðëÑ € H‹;L‰æèãÿÿ„Àu»H‹EèdH+%( u+H‹{HƒÄL‰æ[A\]é†ãÿÿf D H‹;L‰æèuãÿÿ„ÀtƒëÆèÚðÿf. „ ó úUH‰åAUATSHƒìL‹'dH‹%( H‰EØ1ÀM…ä„Ì H‰ûI‹|$H…ÿ„» ¶<&„ˆ <|„€ <!tL臂ðÿ‰Ç…Àˆ• ƒÇHcÿèâ‘ðÿI‰ÄH…Àt H‹;H‰Æè¯ãÿÿH‹EØdH+%( upHƒÄL‰à[A\A]]ÃfA½ I‹|$1öL‹gèzãÿÿ…Àx>1ÒM…ä•Â<PDïë™f D I‹<$1öL‹oèQãÿÿ…Àx1ÒM…í•ÂDlPë´f D E1äéÿÿÿèË~ðÿf. „ ó úUH‰åAWI‰÷AVAUI‰ÕATSH‰ûHƒì(H‹·p ¶=,<~ dH‹%( H‰EÈ1ÀH…ö„¼ Hc‹È H‰ð1ÒH÷ñH…Àˆä fïíóH*èH‹ƒ˜ 1ÒH÷ñH…ÀˆÆ fïÀóH*ÀH‹ƒ¨ fïöóZõH…Àˆ… fïÒòH*Ðò T0 òYÑH…öˆG fïÛòH*Þò^ÓòZÒóZÒ@„ÿ…é .-"0 z„O óZÀòYÁfïÉò^ÆòZÈóZÉë@„ÿ…W fïöf(Îf(ÖHƒìÿ³ L‰îL‰ÿÿ³ˆ f(ÆLâ_ HÇÁÿÿÿÿÿ³€ º ¸ L‹‹x èG™ðÿLcàM9ìMGåHƒÄ H‹ƒ@ ƒxu\‹³¸ H‹M‰îK<'H ÑÁ H¨Í …öL‹J La[ º HDÁHƒìM)æHÇÁÿÿÿÿL‰öP1Àèߘðÿ_AXH˜L9ðIGÆIÄH‹»à M‰îM)æèNsþÿK<'L‰öH•! H‰Á1À膂ðÿL‰éH[ H˜L9ðIGÆN4 1ÀL)ñK<7H‰ÎH‰M¸èZ‚ðÿH‹M¸L‹‹P LcàI9ÌLGáMôM…É„ M‰îK<'L¶Z M)æ1ÀHÇÁÿÿÿÿº L‰öè2˜ðÿH˜L9ðIGÆIÄH‹ƒ@ M)åH‹xèÈC H‹“` K<'H…Ò„ç ƒøL ž+ HªÀ HÇÁÿÿÿÿLNÈHƒìL‰î1ÀRLoZ º èÈ—ðÿH˜ZYL9èIGÅLàHǃˆ fïÀHǃ¸ ƒ˜ ƒ¨ ƒp H‹UÈdH+%( … HeØ[A\A]A^A_]Ãf „ H‰ÂƒàfïíHÑêH ÂóH*êóXíéýÿÿfL‹‹X M‰îK<'M)æM…ÉtJLŸY éÖþÿÿf D Hƒ»X „â 1ÀHô L‰îèÙ€ðÿH˜L9èIGÅLàé.ÿÿÿ „ L‹‹h L_Y M…É…þÿÿ1ÀHWY L‰ö蘀ðÿH˜L9ðIGÆIÄéþÿÿ € H‰ðƒæfïÛHÑèH ðòH*ØòXÛé¤üÿÿfH‰ÂƒàfïÒHÑêH ÂòH*ÒòXÒéfüÿÿfH‰ÂƒàfïÀHÑêH ÂóH*ÂóXÀé%üÿÿffïöfïÿHc‹È ò ‰, f(Ö(ïH‹ƒ° 1ÒH÷ñH…Àˆ] fïÛóH*Ø(ÅH‹ƒ¸ 1Òf(áó\ÃH÷ñó^ÅóZÀòYÁò\àH…Àˆ fïÛóH*Ø(ÅH‹ƒ 1Òó\Ãf(ÙH÷ñó^ÅóZÀòYÁò\ØH…Àˆ fEïÀóL*À(ÅLW\ L‰îL‰ÿóA\Àó^ýº HÇÁÿÿÿÿ¸ ó^Åf(êf(ÑóZÿòYùóZÀòYÁò\Ïò\Ðf(Æè:•ðÿLcàM9ìMGåéòûÿÿ ƒøH Ú½ A‰ÁL‰îHº( L´W HNÑHƒìHÇÁÿÿÿÿ1ÀRº èî”ðÿé!ýÿÿf „ (ýó\øé²þÿÿ @ H‰ÂƒàfïÛHÑêH ÂóH*ÚóXÛéçþÿÿfH‰ÂƒàfïÛHÑêH ÂóH*ÚóXÛéŽþÿÿfH‰ÂƒàfEïÀHÑêH ÂóL*ÂóEXÀéßþÿÿè‹xðÿfïÉé×úÿÿfó úUfïÀH‰åHƒìdH‹%( H‰Eø1À‡˜ HLJˆ HLJ¸ ‡¨ ‡p H‹EødH+%( uÉÃè xðÿó úUH‰ùH§V ¾ H‰åHƒìH‹=Žö} dH‹%( H‰Eø1ÀèÚvðÿ¿ è ‚ðÿó úUH‰åHƒìdH‹%( H‰Eø1Àè ÿÿÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt0‹‡Ð ƒøt%HîÝ ¶H‹UødH+%( uÉÃf „ ¸! ëßèdwðÿ @ ó úUH‰åHƒì‹Ô dH‹%( H‰Eø1Àƒùw"¸ p HÓèƒàƒðH‹UødH+%( u Éà ¸ ëåè wðÿff. „ ó úUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hƒì(dH‹%( H‰EÈ1Àƒþ‡* I‰Ì‰öH ¿Ü I‰þHc±M‰ÅHÈ>ÿà € H‹ H‹²]} L‰ÆL‰çE1ÿèlšÿÿ @ H‹EÈdH+%( …Õ HeØD‰ø[A\A]A^A_]à L‹‡ H‰ÑL‰îL‰çH‹a]} E1ÿèšÿÿë· € H‹ L‰ÆL‰ç1ÀH× E1ÿèÊ{ðÿë „ H‹ H‹]} L‰ÆL‰çè×™ÿÿH˜LàI9Äuë HƒèI9Ät€8/uòL)àHÀßÿÿ¹ L‰æH‰ßH‰ÂI‰Æè:xðÿL‰çBÆ„5Àßÿÿ èYšÿÿ„À… A¿ÿÿÿÿéÿÿÿf D 1ÉL‰êL‰æL‰÷è OýÿHƒøEÿéìþÿÿ @ ¹ ëÛf „ H‹q\} L‰ÆL‰çE1ÿH ÜS è$™ÿÿM‹Ž L‰îL°< H˜HÇÁÿÿÿÿº H)ÆI<1ÀèçðÿéŠþÿÿfH‹!\} L‰ÆL‰çE1ÿH ŒS èÔ˜ÿÿI‹Ž L‰îH˜ H˜H)ÆI<1ÀèƒzðÿéFþÿÿf D L‹¿ L‰ÿè¹wðÿHƒø†ÿÿÿL‰ÿº H5°Ý èËrðÿA‰Ç…À…ïþÿÿH‹¡[} L‰îL‰çH S èW˜ÿÿI‹Ž L‰îH H˜H)ÆI<HƒÁ1ÀèzðÿéÅýÿÿ D H‹‡ D·¿( IÇL9øuë € IƒïL9øtA€?/uñH‹*[} H —¸ L‰îL‰çèà—ÿÿI‹Ž L‰þHcØL‰èH)ÎH)ØHƒÆH9ð‚<þÿÿI< H‡ 1ÀèKr L‰îL‰ùH`R Hcø1ÀE1ÿHßH)þLçè(r éýÿÿ ö‡Ü „òýÿÿHÀïÿÿH¿è E1ÿH‰ÞèúEýÿH‹‹Z} L‰îL‰çH Ä: èA—ÿÿL‰îHƒìI‰ÙH˜º LÁ: HÇÁÿÿÿÿH)ÆI<H…ÂïÿÿP1ÀèüŽðÿXZéüÿÿ D H…Àïÿÿº L‰çH‰ÆH‰…¸ßÿÿèb) A‰Ç…À…oüÿÿL5ïz Hƒìÿµ¸ßÿÿM‹L‰îHÇÁÿÿÿÿI‰ÙL‰ç1Àº è—ŽðÿL‰çèo—ÿÿY^„À…-üÿÿIƒÆHêîz I9Æuµéÿüÿÿè‹rðÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø‹‡Ð ƒèƒàý”ÀH‹UødH+%( uÉÃèBrðÿfó úUHcÉH‰åAWAVAUATI‰üSH‰ÓHIHƒì8H‰u¨fo¢/ L‰E dH‹%( H‰EÈ1À¸X ÇEÀXXXXf‰EÄHX| L4Ð)E°AÿV„À„„ L}°L‰ÿèˆnðÿA‰Å…Àˆ| ‰ÆL‰çAÿV…Àu8H‹}¨H…ÿtGH‰ÚL‰þèL®ÿÿH‹EÈdH+%( uaHƒÄ8D‰è[A\A]A^A_]à H‹E D‰ïA½ÿÿÿÿÇ ôØÿÿè`oðÿL‰ÿèˆoðÿëºf D 1öL‰çè¶ðÿA‰Åë¥èŒ†ðÿH‹] A½ÿÿÿÿ‹ ‰ëè'qðÿ € UH‰åAWAVAUI‰õATSH‰ûHìÈ dH‹%( H‰EÈ1Àƒ¿Ô t èi÷ H‹»° Hµ ÿÿÿèV\ H‰ßè¾÷ ¿ èDƒðÿI‰ÄH…ÀtzH‰ßè4÷ HIµ M…ítI‹U(‹³Ô A¸ L‰áH‰ßèùÿÿ…ÀtiH‰ßA¿êÿÿÿèk÷ L‰çèÓlðÿƒ»Ô u:H‹EÈdH+%( …ü HÄÈ D‰ø[A\A]A^A_]Ã»Ô A¿ôÿÿÿtÉ H½ ÿÿÿè] ë¸fL‰çèØ”ÿÿ„ÀuDè_…ðÿƒ8uH‹»° H…ÿ„qÿÿÿèõZ L‰æ‰Çè› I‰ÅH…À„VÿÿÿL‰çM‰ìè4lðÿ @ ‹ƒÐ ƒèƒàý„Þ Æ… ÿÿÿ L5kN L@ÿÿÿf „ ¾ L‰ç1ÀèŒðÿA‰Ç…À‰ èÑ„ðÿº€ L‰î‹8I‰Çè,' ‹5m#~ L‰ò¿ H‰Á1ÀèGì Hƒ=#~ „É Aƒ?…¿ L‹=8U} A‹è…ÿxè+mðÿI‹GI‹AÇGèÿÿÿÿIÇGø fInÇH‰AflÀH‰H‹µ"~ AH…ÀŽ¨ HƒèH‰"~ é@ÿÿÿ‹‹@ …É„^ Lµ@ÿÿÿL‰çº LƒØ L‰öètüÿÿA‰Å‰ÇèªlðÿE…íˆ7 L‰öL‰çèæqðÿÆ… ÿÿÿéÓþÿÿf. „ A¿ÿÿÿÿ€½ ÿÿÿ …m H‰ßèUõ L‰çè½jðÿƒ»Ô t H½ ÿÿÿè([ E…ÿˆÕýÿÿH‹@T} H“h H *T} HƒÚ!~ H‰#T} H‰ƒp H‰‹h H‰H‹{!~ H…Àt~Hƒøÿ„ŠýÿÿH;¥!~ ‡}ýÿÿH‹ àS} ‹{è…ÿˆkýÿÿèÐkðÿH‹CH‹ÇCèÿÿÿÿHÇCø fHnÃH‰BflÀH‰H‹[!~ H…ÀŽâ HƒèH‰D!~ é ýÿÿ € Hµ0ÿÿÿ¿ è pðÿ…Àu{H‹…0ÿÿÿHƒøÿ„• HÑèH‰È ~ éWÿÿÿ ‹ ² ~ …É…JþÿÿH‹ Ãë} º" ¾ H=BP èm…ðÿH‹Î ~ Ç| ~ éþÿÿ € L‰çè(kðÿé†þÿÿ ‹5î ~ H³K 1ÿ1ÀèÊé ¸ HÇB ~ éÑþÿÿHÇ2 ~ ÿÿÿÿéKüÿÿ‹ ~ …Ò…ÿÿÿH‹ 0ë} º" ¾ H=¯O èÚ„ðÿH‹; ~ Çé ~ éÝþÿÿ¿ÿÿÿÿèjjðÿD‹»Ø A÷ßéîýÿÿèVlðÿf D UH‰åAVAUI‰õATL%Ì ~ SH‰ûL‰çHì0 dH‹%( H‰EØ1ÀèŠkðÿH‹ó Ç…¸þÿÿ H‰…°þÿÿ‹ƒP …Ày7ƒ»Ô Lµ°þÿÿ„‰ L‰îH‰ßè¹úÿÿ‰ƒP …Àˆ› ǃT HµÀþÿÿ‰Çè“vðÿ…Àˆ› H‹…ðþÿÿE1íH‰ƒ` L‰çè"jðÿH‹EØdH+%( …µ HÄ0 D‰è[A\A]A^]à @ IƒÆƒ»Ô t+A‹L‰îH‰ß‰ƒÔ è'úÿÿ‰ƒP …ÀxÕémÿÿÿ „ ǃT ÿÿÿÿèq€ðÿD‹(A÷Ýé|ÿÿÿf D è[€ðÿHµPÿÿÿº€ ‹8A‰ýè²" ‹5ó ~ 1ÿA÷ÝH‰ÁHÈI 1ÀèÉç ǃT ÿÿÿÿé0ÿÿÿèÅjðÿ D UH‰åAWAVI‰þAUI‰ÕATI‰ÌSL‰ÃHƒìhH‰uˆDˆM§dH‹%( H‰EÈH‹‡` H…Àu.ƒ¿T ÿ„· ƒ¿Ô „ø èþÿÿ…À… I‹†` I9Ň H‰ØLè‚ I†H HÇE¨ H‰E @ M‹†H M…Àuë;f. „ IƒÀM‹ M…Àt%I‹@I9ÅrëH I9Õ‚ IƒÀM‹ M…ÀuÛ¿( M‰ïèf Iç ðÿÿI‰ÀH…À„… A‹†Ô ƒø„u HÇE˜ ƒø„> H=' ~ L‰E˜èþhðÿH‹g ÇEÀ L‹E˜H‰E¸A‹†P …À‰Œ Aƒ¾Ô HU¸…) L‰m€M‰õI‰ÞH‹]ˆL‰¥xÿÿÿI‰ÔL‰E˜ëf „ IƒÄAƒ½Ô „3 A‹$H‰ÞL‰ïA‰…Ô èè÷ÿÿA‰…P …ÀxÍL‰óL‹E˜M‰îL‹¥xÿÿÿL‹m€AdžT Ip(º L‰ù‰ÇL‰E˜è†vðÿL‹E˜H‰ÂH=H ~ L‰E€H‰U˜è;gðÿL‹E€H‹U˜H‰U˜H…Ò:L‰ÇèòdðÿH‹U˜H…Ò‰ñ H‹EÈdH+%( …å HƒÄhH‰Ð[A\A]A^A_]ÃfInÇL‰÷E˜L‰E˜A@èÆî I‹–H L‹E˜H…Òu é] H‰ÂH‹BHJI9ÇrH I9Ç‚® HJH‹H…ÀuÕfïÉI‰H‹uL‰ÇAHL‰L‰E˜èv˜ÿÿL‰÷èÎî L‹E˜I‹@f D H‰ÂL‰éL)êIP H9ÚHGÓH)Á€}§ ID(I‰×t;H‰ÆL‰çè@aðÿL‰úH…ÒˆÿÿÿtHU¨IÔIÕH)Ó…WýÿÿH‹U¨éñþÿÿf D L‰æH‰ÇèaðÿëÃL‰÷H‰U€L‰E˜èCî H‹}˜èªcðÿH‹U€H‹BI‰ÐéjÿÿÿA‹¶˜ I‹¾ IH(L‰E€H‰M˜è{¡ýÿL‹E€H…À„† H‹ H‹M˜H…À„v ‹P H‹p(I9׃M ¸ L)úH9ÂHGÐLþ‰Ðƒús5öÂ… …À„!þÿÿ¶>@ˆ9¨„þÿÿ·tþf‰tþéþÿÿ € H‹H‰‰ÐH‹|øH‰|øIx0HƒçøH)ù H)ÎÁè‰ÁóH¥éÍýÿÿ‹·˜ H‹¿ è¾ ýÿH…À„Œ H‹ H…À„€ ‹@ I‰†` éæûÿÿHÇÂôÿÿÿé©ýÿÿH‹uˆL‰÷èõÿÿL‹E˜…ÀA‰†P ‰'ýÿÿAdžT ÿÿÿÿL‰E˜èK{ðÿL‹E˜‹÷ÚHcÒé,ýÿÿL‰óL‹E˜M‰îL‹¥xÿÿÿL‹m€ëÅH‹M1ÒéÄýÿÿAdžT ÿÿÿÿHÇÂÿÿÿÿé-ýÿÿ‹>‰9‹tü‰tüéþüÿÿL‰ÇèùaðÿHÇÂÿÿÿÿéýÿÿèˆeðÿAdžT ÿÿÿÿL‰ÇèÕaðÿHÇÂÿÿÿÿéäüÿÿf „ ó úUH‰åAWAVAUATSHƒì(dH‹%( H‰EÈ‹‡Ð ƒèƒàý…Ì Hc‡@ H‰û…À„º ºX ÇEÀXXXXI‰÷H‰÷f‰UÄfoŒ" H@Ha| L,Ð)E°AÿU„ÀtqLu°L‰÷è•aðÿA‰Ä…Àxv‰ÆL‰ÿAÿU…Àu1L‰÷èébðÿH‹EÈdH+%( ugHƒÄ(D‰à[A\A]A^A_]à „ ÇƒØ ôØÿÿD‰çA¼ÿÿÿÿèxbðÿëµf D 1öL‰ÿèÖ€ðÿA‰Äë¨A¼ÿÿÿÿëŸè£yðÿA¼ÿÿÿÿ‹ ‰ƒØ ëŠè>dðÿff. „ ó úUH‰åAWAVAUATSHƒì8H‰U¨H‰M dH‹%( H‰EÈ‹‡Ð ƒèƒàý… Hc‡@ H‰û…À„ ºX ÇEÀXXXXI‰ôH‰÷f‰UÄfoT! H@H)| L4Ð)E°AÿV„À„¥ L}°L‰ÿèY`ðÿA‰Å…Àˆ¤ ‰ÆL‰çAÿVA‰Æ…ÀuNH‹E¨H…ÀtcH‹U H‰ÇL‰þè ÿÿD‰ïè^aðÿH‹EÈdH+%( …ˆ HƒÄ8D‰ð[A\A]A^A_]Ãf „ ÇƒØ ôØÿÿD‰ïA¾ÿÿÿÿA½ÿÿÿÿèaðÿL‰ÿè:aðÿD‰ïèaðÿë¢1öL‰çèfðÿA‰ÆA‰ÅAÁþ ëàè5xðÿ‹ ‰ƒØ D ¿ÿÿÿÿA¾ÿÿÿÿèÈ`ðÿéeÿÿÿè¾bðÿff. „ ó úUH‰åAWI‰ÿAVAUATI‰ô¾/ SHƒì(H‰}¸L‰ç‰U´dH‹%( H‰EÈ1ÀèâuðÿL‰ç¾. H‰ÃèÒuðÿH…ÛfïÀI‰ÅHCALEàA€<$[„á M}L5¦| » H5Št M…íuéØ I‹v0IƒÆƒÃH…ötL‰ÿèÈqðÿ…ÀuäH‹E¸Iƒí‰XM9å†Ð A¶E ƒè.uA¶EƒèkuA¶EƒèoH‹}¸…À”G €}´ t=…À…¢ D‰éM‰à¾ D)áHÂ@ è‚rðÿƒøÿtoH‹E¸º_ ¾- H‹8èÇŸÿÿ1ÀH‹UÈdH+%( … HƒÄ([A\A]A^A_]à º H5$ L‰çèŒ_ðÿ…ÀuX€}´ t»L‰çèÊYðÿH‹M¸H‰H…Àu§¸ôÿÿÿë¢ € €}´ t“H‹}¸1ÀL‰áHÏ ¾ èàqðÿƒøÿ…ZÿÿÿëÇ D º H5è? L‰çè _ðÿ…Àtº H5×; L‰çè_ðÿ…À„tÿÿÿº H5b L‰çèè^ðÿ…À„Xÿÿÿº H5O L‰çèÌ^ðÿ…À„<ÿÿÿº H5= L‰çè°^ðÿ…À„ ÿÿÿAÆG éÿÿÿèY`ðÿf „ ó úUH‰åAUA‰õATAƒåI‰üS‰óHƒì(dH‹%( H‰EØ1Àƒæøu1ÀöÃuHƒãu#H}À1ÒL‰æèUýÿÿA‰À¶EÌE…Àu9f „ H‹UØdH+%( uxHƒÄ([A\A]]Ãf D AƒýtÚëµ „ ‹5¾~ L‰á1ÿ1ÀH<C è—Ü ¸ ë°‹~ …Ò…sÿÿÿH‹=Þ} ‰Ù¾ HÅB èh^ðÿÇâ~ éJÿÿÿèd_ðÿ @ ó úUH‰åATSH‰ûHƒìdH‹%( H‰Eè1ÀH…Ò„– ƒzÿ””À¶Ò¶ÀTD €~ ‰ƒÐ t‹F…Àu[ÆƒÈ H‹>èŒWðÿI‰ÄH…Àt&€»Ü x[L‰£ L‰çèìaðÿ€‹Ü €f‰ƒ* H‹EèdH+%( u=HƒÄ[A\]Ãf D ‰“Ð ‰ƒ@ ë—fº ¸ ésÿÿÿH‹» èäZðÿë—è}^ðÿff. „ fó úUH‰åATI‰ôHƒìH‹¿° dH‹%( H‰Eè1ÀèDI ‰ÇH‹EèdH+%( u L‰æL‹eøÉéÖ è!^ðÿó úUH‰åHƒìdH‹%( H‰Eø1ÀHÇr~ H‹EødH+%( uÉÃèä]ðÿ @ ó úUH‰åATL%_~ SH‰ûL‰çHƒìdH‹%( H‰Eè1Àè ]ðÿ‹»P …ÿy&H‹EèdH+%( …µ HƒÄL‰ç[A\]é\ðÿ è{[ðÿHƒh H‹“h ǃP ÿÿÿÿHǃ` fHnÀH‹ƒp flÀH‰BH‰H‹ò~ ƒh H…À~HƒèH‰Û~ éxÿÿÿf D ‹‚~ …ÒuàH‹ —Û} º" ¾ H=@ èAuðÿH‹¢~ ÇP~ ë°èÙ\ðÿf „ ó úUH‰åAVAUATSHƒì dH‹%( H‰EØ1Àƒ¿T ÿ„Ë L%*~ H‰ûI‰õL‰çèü[ðÿ…Àˆ® H‹] ÇEÐ H‰EÈ‹ƒP …Ày,ƒ»Ô LuÈtHL‰îH‰ßè0ëÿÿ‰ƒP …ÀxVǃT H‹UØdH+%( u^HƒÄ [A\A]A^]ÃIƒÆƒ»Ô t#A‹L‰îH‰ß‰ƒÔ èßêÿÿ‰ƒP …ÀxÕë ǃT ÿÿÿÿL‰çènZðÿ‹ƒP 뚸ÿÿÿÿë“èÊ[ðÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH= ~ éZðÿè„[ðÿ @ ó úU‰ñA¸ H‰åHƒì‹—X dH‹%( H‰Eø¸ Óà…Âu ÂE1À‰—X H‹EødH+%( uÉD‰ÀÃè*[ðÿf. „ ó úUH‰åATHƒìdH‹%( H‰Eè1ÀHƒ¿` u9‹‡T I‰üƒøÿt-ƒ¿Ô tBH‹EèdH+%( utL‹eøÉéyîÿÿf „ 1ÀH‹UèdH+%( uPL‹eøÉÃf „ ‹·˜ H‹¿ èî”ýÿH…ÀtH‹ H…Àt‹@ I‰„$` 1Àë´AÇ„$T ÿÿÿÿ¸ÿÿÿÿë¡èZZðÿf. „ ó úUH‰åSHƒìdH‹%( H‰EèH‹‡` H…Àu%ƒ¿T ÿH‰ûtfƒ¿Ô t%èÀíÿÿ…ÀuTH‹ƒ` H‹UèdH+%( uGH‹]øÉË·˜ H‹¿ è>”ýÿH…ÀtH‹ H…Àt ‹@ H‰ƒ` ëÀǃT ÿÿÿÿ HÇÀÿÿÿÿëªèªYðÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1Àƒ¿T ÿt H‹EødH+%( u%ÉA¹ é¡îÿÿH‹EødH+%( u ÉHÇÀÿÿÿÿÃèCYðÿ ó úUH‰ðH‰ÖH‰ÊL‰ÁM‰ÈH‰åHƒìdL‹ %( L‰MøE1É€x4 uHPH+ƒ¿T ÿt H‹EødH+%( u(ÉA¹ é$îÿÿ @ H‹EødH+%( u ÉHÇÀÿÿÿÿÃèÃXðÿ ó úUH‰åHƒìdH‹%( H‰Eø1Àƒ¿T ÿt H‹EødH+%( u%ÉE1ÉéÄíÿÿ @ H‹EødH+%( u ÉHÇÀÿÿÿÿÃècXðÿ ó úUH‰ðH‰ÖH‰ÊL‰ÁM‰ÈH‰åHƒìdL‹ %( L‰MøE1É€x4 uHPH+ƒ¿T ÿt H‹EødH+%( u(ÉE1ÉéGíÿÿ € H‹EødH+%( u ÉHÇÀÿÿÿÿÃèãWðÿ ó úUH‰åAUI‰ÕATS‰ËHƒìdH‹%( H‰EØ1Àè†g I‰ÄH…Àt8M…ít+€¸Ü xPM‰¬$ L‰ïè ZðÿA€¤$Ü fA‰„$* A‰œ$Ä H‹EØdH+%( u%HƒÄL‰à[A\A]]Ãf „ H‹¸ è¤Sðÿë¢è=Wðÿff. „ fó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈ1ÀH…ö„ß L‹wPI‰üI‰õ‰Óö‡Ý …ê M…ö„‰ M|$8L‰öL‰ÿè‰ÿÿM‰|$8L‰ïIÇD$P M‰¬$ èÃYðÿ‰ÚfA‰„$( ƒâA¶„$Ý ƒàþ ÐAˆ„$Ý H‹EÈdH+%( … HƒÄL‰æL‰÷1É[1ÒA\A]A^A_]é € M‰¬$ L‰ïèXYðÿA¶”$Ý fA‰„$( ‰Øƒàƒâþ ÐAˆ„$Ý H‹EÈdH+%( u&HƒÄ[A\A]A^A_]Ãf D H‹¿ èTRðÿéÿÿÿèêUðÿf. „ ó úUH‰åAUATSHƒìdH‹%( H‰EØ1ÀH…öt@€¿Ü H‰ûI‰ôA‰ÕxIL‰£ L‰çèªXðÿD‰êf‰ƒ* ¶ƒÜ Áâƒà ЈƒÜ H‹EØdH+%( uHƒÄ[A\A]]ÃH‹¿ è´Qðÿë©èMUðÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt8‹ ~ …À ·‡* H‹UødH+%( u ÉÃf D ·‡( ëà € ¸ ëÒèÜTðÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1À¶‡ß H‹UødH+%( uÉÃè˜Tðÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1À¶‡Þ H‹UødH+%( uÉÃèXTðÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀÆ‡Þ H‹EødH+%( uÉÃèTðÿ „ ó úUH‰åAWI‰ÿAVAUI‰õATSHƒìdH‹%( H‰EÈ1ÀèñVðÿ¿ H°Ù H‰Ãè}dðÿI‰ÄH…À„Ï L°Ô HSL‰þL‰÷èKMðÿM…ítI‹EóAoM I‰„$È AŒ$¸ M‹|$PAö„$Ý …ï I\$8M…ÿ„™ L‰þH‰ß莅ÿÿL‰÷I‰\$8IÇD$P M‰´$ èPVðÿ1ÒL‰éL‰æA€¤$Ý þL‰ÿfA‰„$( èN A€¼$Ü ˆp L‰÷M‰´$ èVðÿfïÀL‰çIÇD$h fA‰„$* H‹Ç AD$XI‰„$P H‹º AD$xI‰„$Ð A‹„$Ü A„$ˆ %uý IÇD$p I‰\$8A‰„$Ü H‹ IÇ„$H I‰„$À ID$(AÆ„$à fHnÀI„$h IÇ„$˜ flÀAD$(fHnÀAÆ„$È flÀAÇ„$Ì AÇ„$@ IÇD$P A„$h èžÕ AÇ„$Ð H‹EÈdH+%( umHƒÄL‰à[A\A]A^A_]ÃL‰÷M‰´$ èÐTðÿA€¤$Ý þA€¼$Ü fA‰„$( ‰þÿÿI‹¼$ èòMðÿé~þÿÿ D I‹¼$ èÛMðÿéÿýÿÿèqQðÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1öé.ýÿÿè9Qðÿf „ ó úUH‰åAVAUATI‰üSHƒìdH‹%( H‰EØ1ÀHG8H9G8t H‹ ‹5ø~ 1ÿ1ÀHÁ4 èÔÍ I|$xèz I¼$ˆ è½ I|$Xè“6 I|$hIÇD$p ègw I¼$˜ èÃx A€¼$Ü ˆ„ Aö„$Ý …U L-~ L‰ïèæOðÿA‹¼$P …ÿ‰Æ L‰ïM¬$H èæNðÿI‹¼$8 è¹ L‰ïèaˆÿÿL‰çH‰Ãè¶Ö H…Ût'I‰ÞH‰ßè‰ÿÿL‰÷L‰îH‰ÃèG‚ÿÿL‰÷èoLðÿH…ÛuÚL‰çèòÖ L‰çèŠ I¼$¸ è¤v I‹¼$° è`8 L‰çIÇ„$° èÜÕ H‹EØdH+%( … HƒÄL‰ç[A\A]A^]éLðÿ D è›MðÿI„$h I‹”$h AÇ„$P ÿÿÿÿfHnÀI‹„$p IÇ„$` flÀH‰BH‰H‹ ~ A„$h H…À~QHƒèH‰ó~ éÐþÿÿf D I¼$ èÚu A€¤$Ý þéþÿÿ D I¼$ èºu A€¤$Ü éaþÿÿ‹_~ …Òu¥H‹ tÍ} º" ¾ H=ó1 è gðÿH‹~ Ç-~ érÿÿÿè³Nðÿ ó úU1öH‰åAUE1íATHƒìdH‹%( H‰Eè1ÀèwúÿÿH…Àt@H‰Æ1ÿI‰Äèj A‹”$Ð I‰Åë! „ Jÿ9Êr‰ÐðA±Œ$Ð 9Ât)‰ÂƒúÿuâH‹EèdH+%( u!HƒÄL‰èA\A]]Ãf D …ÉuÚL‰çèäüÿÿëÐè Nðÿff. „ fó úUI‰øH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt)‹—Ð ë D ‰ÐðA±ˆÐ 9Ât ‰ÂBÿJƒøýväH‹EødH+%( uÉL‰ÀÃè›Mðÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt,‹—Ð ë „ Jÿ9Êr‰Ðð±Ð 9Ât‰ÂƒúÿuäH‹EødH+%( u Éà …ÉuèH‹EødH+%( uÉéçûÿÿèMðÿfó úUH‰åHƒìóodH‹%( H‰Eø1À‡è óoN€Ü ø H‹EødH+%( uÉÃèÁLðÿó úUH‰åAVAUE1íATSH‰ûHƒìL‹§ L‹vdH‹%( H‰EØ1ÀM9ôv(IƒütBH‹EØdH+%( udHƒÄD‰è[A\A]A^]à uÜH¿è L‰âèßdðÿ…ÀA”ÅëÅ € H¿è L‰òèÁdðÿ…Àu«L‰â1öJ¼3è L)òèÈŠÿÿH…ÀA”Åëè Lðÿf. „ ó úUH‰åATSHì Hƒ $ HƒìdH‹%( H‰Eè1ÀH‰ûH…öt&‹F…Àu H‹EèdH+%( uRHÄ [A\]à @ L‹F(L¥àïÿÿ1À¾ L‰çH ” º è"gðÿH³è L‰çècÿ …Àu¨€‹Ü ëŸèaKðÿó úUH‰åAVAUATSHì Hƒ $ HƒìdH‹%( H‰EØH‹‡ H‰ûI‰õLµÐïÿÿL`L‰çè$NðÿAT¹ M‰éƒèº ¾ L‰÷PLú. 1ÀèËfðÿH³è L‰÷èÌþ ZY…Àu€‹Ü H‹EØdH+%( uHeà1À[A\A]A^]Ãè¬Jðÿff. „ ó úUH») H‰åAWAVI‰þAUATSH‰ó¾ HƒìHH‹ H‰ßdH‹%( H‰EÈ1ÀèKIðÿI‹Ž LcèI9Ž tH@" ¾ H‰ß1Àè"IðÿH˜IÅA€¾ß ¾ H‰ßH8) H «Ž HDÈH5) L}1ÀèéHðÿI¾è L‰þLcàèw ýÿL‰ù¾ H‰ßHšî 1Àè¾HðÿH„û ¾ H‰ßH˜IÄ1Àè£HðÿMìLcèMåM‹f`M…ät L‰çH‰Þèeb L‰çIÅèj‚ÿÿI‰ÄH…ÀuâH‹EÈdH+%( uHƒÄHL‰è[A\A]A^A_]Ãè\Iðÿff. „ ó úUH‰åAVAUATSHƒì dH‹%( H‰EØ1Àƒ¿T ÿ„Í L%ªü} H‰ûI‰õL‰çè|Hðÿ…Àˆ° H‹Ýü ÇEÐ H‰EÈ‹ƒP …Ày,ƒ»Ô LuÈtHL‰îH‰ßè°×ÿÿ‰ƒP …ÀxVǃT ‰Çèå L‰çA‰Åè:GðÿëW „ IƒÆƒ»Ô t#A‹L‰îH‰ß‰ƒÔ è_×ÿÿ‰ƒP …ÀxÕë ǃT ÿÿÿÿL‰çèîFðÿ‹ƒP …Ày˜E1íH‹EØdH+%( uHƒÄ D‰è[A\A]A^]Ãè-Hðÿff. „ fó úUH‰åAVAUI‰ÕATI‰ôHƒì‹¿Ø dH‹%( H‰EØ1À…ÿyOÇ' ƒÿwtHcÿHÊÃz L‰îE1öH‹ øHŽì L‰ç1ÀèOF H‹EØdH+%( uHHƒÄD‰ðA\A]A^]ÃèXÿ E1öH‰ÁI9ÄtÑHNì L‰îL‰ç1Àè F ë»f. „ A¾ÿÿÿÿë©ècGðÿ ó úUH‰òH5& H‰åHƒìdH‹%( H‰Eø1Àèö@ðÿƒø”ÀH‹UødH+%( uÉÃèGðÿf. „ ó úUH5@& H‰åHƒìdH‹%( H‰Eø1ÀHUôè¥@ðÿƒø”ÀH‹UødH+%( uÉÃèÉFðÿf „ UH5ô% H‰åAVAUHUÌATI‰üHƒì(H‹¿ dH‹%( H‰EØ1ÀèI@ðÿƒøtdI‹¼$ è?ðÿI‰ÆH…Àt4H‰ÇèGLðÿH‰Çèï>ðÿL‰÷I‰ÅH‰EÐè°BðÿM…ítº L‰îL‰çè[ðÿÿH‹EØdH+%( u0HƒÄ(A\A]A^]ËMÌ1ÀH}ÐH×% ¾ èæVðÿ…ÀxÇL‹mÐë±è÷Eðÿ € ó úUH‰åHƒì‹Ž¸ dH‹%( H‰Eø¸ÿÿÿÿ9¸ wl¸ re‹–¼ ¸ÿÿÿÿ9—¼ wR¸ rKH‹–À ¸ÿÿÿÿH9—À w6¸ r/H‹—È 1ÀH…Òt!H‹ŽÈ H…Ét1ÀH9ʺÿÿÿÿ’ÀG D H‹UødH+%( uÉÃèBEðÿfó úUH‰åAWAVAUATSHƒì8dH‹%( H‰EÈH‹H9Ç„* ÆE¯ I‰üA‰õHXØëOfH‹»° Lu°L»è L‰öèf0 H‹» L‰þèçö …À~s€‹Ü ÆE¯L‰÷è 1 H‹C(HXØI9Ät)¶ƒÜ E„ít¨„— ¨t›H‹C(ÆE¯HXØI9Äu×H‹EÈdH+%( …˜ ¶E¯HƒÄ8[A\A]A^A_]à @ è«Yðÿƒ8uŽHƒ»° t„H‹³ H‰ßèÍåÿÿH‰ÇH…Àt L‰þH‰E è9ö H‹} …À~ €‹Ü ÆE¯èq@ðÿéDÿÿÿ @ H‰ßè I „À„8ÿÿÿ¶ƒÜ éMÿÿÿ @ ÆE¯ éUÿÿÿèÚCðÿf. „ ó úUH‰åAWAVI‰þAUI‰ÕH‰úATI‰ÌSH‰óHƒìL‹?dH‹%( H‰EÈ1ÀM…í„y M…ÿ„! „ I‹·è L‰ïè1Sðÿ…À…ñ M…ätLIƒ<$ uIƒ|$ u Iƒ|$ t5 D Iƒ¿€ …J Iƒ¿ˆ …< Iƒ¿ …. f D IGÈH…Û„ö H9Äí I‹·à H‹» è¯Rðÿ…À…o Hƒ»¸ u Hƒ»À uHƒ»È „• D Iƒ¿€ uIƒ¿ˆ „x A‹‡€ 9ƒ¸ ‡! ‚ÿ A‹‡„ 9ƒ¼ ‡ ‚æ I‹‡ˆ H9ƒÀ ‡î ‚Ì H‹ƒÈ H…Àt I‹— H…ÒtH9Ð‡Ç ‚¥ D ‹5.ö} L‰é1ÿ1ÀHð! è¿ 1ÀH‹UÈdH+%( …ÿ HƒÄ[A\A]A^A_]à A‹‡€ A9$worQA‹‡„ A9D$w_rAI‹‡ˆ I9D$wOr1I‹D$H…À„›þÿÿI‹— H…Ò„‹þÿÿH9Ðw*ƒ€þÿÿ „ I‹GIWH…Àt I‰Çéûýÿÿ …ÀyäI‹GIWH…Àuä1ÀH…Û„GÿÿÿH{8fïÀL‰{8L‰öC@H‰:èÑqÿÿL‰sP1Àé!ÿÿÿf D Iƒ¿ „òþÿÿéuþÿÿ D L‹® M…ÿ…ˆýÿÿE1ÿë§èþ@ðÿff. „ ó úUfHnÇHV(HƒÇHŽ¸ H‰åATI‰ôHƒìdH‹%( H‰Eè1ÀH‹GøH‰WøfHnÈflÁF(H‰1ÒèÍüÿÿH‹EèdH+%( u L‰çL‹eøÉéòÿÿè|@ðÿff. „ ó úUH‰åAULoATI‰ôSH‰ûL‰ïHƒìdH‹%( H‰EØ1À莀 H‹CH{L‰æfHnÃIT$(IŒ$¸ fHnÈH‰SflÁAD$(H‰1Òè4üÿÿL‰çèüñÿÿH‹EØdH+%( uHƒÄL‰ï[A\A]]é‹€ èÖ?ðÿf D ó úUH‰åAUI‰õATSH‰ûHƒìdH‹%( H‰EØ1À„ÒtfH‹L`ØH9ÇtPf. „ I‹´$ L‰ïè@Oðÿ…Àu$H‹EØdH+%( uVHƒÄL‰à[A\A]]à € I‹D$(L`ØH9ÃuºE1äëÉ D H‹EØdH+%( uHƒÄH‰òH1É[1öA\A]]éGûÿÿè?ðÿfó úUH‰åATSH‰ûH‰÷1öHƒìdH‹%( H‰Eè1ÀèÕêÿÿI‰ÄH…ÀtQHP(H‹CfHnÃL‰æH‰SIŒ$¸ H{fHnÈflÁAD$(H‰1ÒèÔúÿÿL‰çèœðÿÿL‰çèÔ÷ÿÿL‰çèüðÿÿH‹EèdH+%( u HƒÄL‰à[A\]Ãèl>ðÿff. „ ó úUH‰åAWLAVI‰öAUI‰ÕATSH‰ûL‰ÿHƒì(dH‹%( H‰EÈ1Àèw~ LC1öL‰éL‰ÇL‰òL‰E¸è?úÿÿL‹E¸H…À„¢ Hƒ¸¸ I‰Ät=L‰çèíïÿÿL‰ÿI‰Äè’~ H‹EÈdH+%( …ä HƒÄ(L‰à[A\A]A^A_]à D Hƒ¸À u¹Hƒ¸È u¯M…ítªI‹U I‹EH‰ÑH ÁuIƒ} t“fHnÀI‰”$¸ AEA„$À ésÿÿÿ „ L‰îL‰÷L‰E¸èAéÿÿL‹E¸H…ÀI‰Ä„LÿÿÿH‹CfHnÃL‰ÇL‰æIT$(IŒ$¸ fHnÈH‰SflÁAD$(H‰1Òè8ùÿÿL‰çè ïÿÿL‰çè8öÿÿL‰çè`ïÿÿéöþÿÿèæ<ðÿf D ó úUH‰åAWAVAUATSHƒìhH‰}€H‰•xÿÿÿdH‹%( H‰EÈH‹H9Ç„ I‰öA‰ÍHXØE1äL=€ H…Ò„¢ f. „ H‹…xÿÿÿD‰îH‰ßÿЄÀumHMH»è H‰ÎH‰MˆèæýÿH‹MˆL‰úL‰÷L‹ƒ ¾ 1Àè);ðÿH˜IÄH‹C(HXØH9E€u¦H‹EÈdH+%( …ƒ HƒÄhL‰à[A\A]A^A_]ÃH‹C(HXØH9E€…nÿÿÿëÆ @ Lm @ H»è L‰îèaýÿL‰éL‰ú¾ L‹ƒ L‰÷1Àè¥:ðÿH˜IÄH‹C(HXØH9E€uÂéwÿÿÿ D E1äéjÿÿÿè‹;ðÿff. „ ó úUH‰åAVAUATSHƒìdH‹%( H‰EØH‹H9ÇtPI‰ýI‰öHXØE1ä H‰ßL‰öèðÿÿIÄH‹C(HXØI9ÅuåH‹EØdH+%( uHƒÄL‰à[A\A]A^]Ãf D E1äëÖèþ:ðÿf. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uH‹6H‹?ÉHƒÆ-HƒÇ-érJðÿè:ðÿff. „ fUH ø H¯G fHnÁH ¯ H‰åATI‰üSH 4 Hì° H‹=7î} dH‹%( H‰EèH] HÇEà fHnÈHW flÁfHnÐHb …HÿÿÿfHnÂfHnØHU flÂHZ …XÿÿÿfHnÁfHnàH O flÃHU …hÿÿÿfHnÂfHnèHH flÄHG …xÿÿÿfHnÁfHnðH : flÅH# EˆfHnÂfHnøH0 flÆH/ E˜fHnÁfHnÈHJ flÇfHnÐHC E¨fHnÂflÁH‰EØE¸fHnÃflÂEÈH…ÿt/L‰æè_˜ÿÿH…À•ÀH‹UèdH+%( uiHÄ° [A\]Ãf D 1ö1ÿHHÿÿÿèh˜ÿÿH5è H‰ºì} H‰Çë D H‹=©ì} 褖ÿÿH‹3HƒÃH…öuèH‹=‘ì} L‰æèé—ÿÿH…À•Àëˆè¬8ðÿff. „ ó úUH‰åAVI‰öAUI‰ý¿( ATSH‰ÓHƒìdH‹%( H‰EØ1Àèÿ^ H…À„• L‰÷I‰Äèç0ðÿI‰\$ I‰D$I‰ÆH…À„€ I‹] L‰èH…Ûuë, H‰ÓH‹sL‰÷èáGðÿHSA‰ÀHCE…ÀHHÂH‹H…Òu×fïÀI‰ $L‰îL‰çAD$L‰ è{hÿÿ1ÀH‹UØdH+%( uHƒÄ[A\A]A^]øôÿÿÿëÝèÁ7ðÿL‰çè4ðÿ¸ôÿÿÿëÉfó úUH‰åHƒìdH‹%( H‰Eø1ÀH9÷tè›T ƒðH‹UødH+%( uÉÃèr7ðÿfó úUH‰åAVI‰þ¿ AUI‰ÍATSH‰óHƒì H‰UÈdH‹%( H‰EØ1Àè·IðÿH…ÀtyI‹u L‰÷I‰Äè³R I‰D$H…ÀtQHIUfHnÃfHnÊEÈ@I‹EL‰`fHnÀ1ÀM‰eflÁA$H‹UØdH+%( u#HƒÄ [A\A]A^]ÃL‰çè 3ðÿ¸ôÿÿÿëÕ¸ôÿÿÿëÎè6ðÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1À€~tH‹EødH+%( u É1Àà @ H‹EødH+%( uÉé× èN6ðÿff. „ ó úUH‰åAVI‰öAUATSH‰ûHƒìdH‹%( H‰EØ1ÀèSR „Àt'1ÀH‹UØdH+%( …¦ HƒÄ[A\A]A^]à D H‰ßèR „ÀuÍH‰ßèäR „ÀuÁH‰ßèèS „ÀuµH‰ßè<S „Àu©H‹C L‹+I‹ L‹ € H…ÛtH‹sL‰çèOEðÿ…Àxt)H‹[H…Ûuå¸êÿÿÿéiÿÿÿf D H‹[ëÊf. „ L;k „GÿÿÿëÔèO5ðÿff. „ @ UH‰åAWAVAUATSHì Hƒ $ Hì¨ dH‹%( H‰EÈ1ÀI‰ý¿8 è„GðÿH‰½è} H…À„u Lc=µè} H=Ñ H‰Ãèn-ðÿJ‰ûM‰üN4ý H…À„ð AGH=® ‰}è} è@-ðÿJ‰D3H…À„Ì H‹Ã} AƒÄD‰%Xè} €8 uyM…í„â M‹uL=Ç°z L¥ÀïÿÿM‹M‰ñ¹ º ¾ L‰ç1Àè1PðÿHcè} H‹è} L‰çL,ÐH‰ÓèÄ,ðÿI‰E H…ÀtUƒÃIƒÇH•°z ‰ ßç} L9øu¢1ÀH‹UÈdH+%( u}HĨ [A\A]A^A_]à € H‹¡ç} H˜H<ÂèZ ‹˜ç} ƒè‰ç} yÝH=~ç} Ç|ç} èfZ ¸ÿÿÿÿë˜ „ H½0îÿÿè„,ðÿ…ÀxºLµ²îÿÿéÿÿÿè3ðÿƒÈÿégÿÿÿ € UH‰åAWAVAUATSHì Hƒ $ HƒìxL‹n`H‰½ïÿÿfHnâH‰µ¸ïÿÿfläH‰•xïÿÿH‰°ïÿÿdH‹%( H‰EÈ1ÀHFX)¥`ïÿÿH‰…¨ïÿÿH…ÿ„Õ H‹GHH5T H‰ËH‰ÇH‰…ˆïÿÿèƒ? ˆ…ƒïÿÿM…í„â Ç…„ïÿÿ Ç…˜ïÿÿ Ç…œïÿÿ f D M‰ìL‰ïM‰îè‚kÿÿM|$-¾ L‰ÿI‰ÅèÝ8ðÿH…À„D €=—} „ç Æ H‹S LxL‰þH‹º H‰• ïÿÿèBðÿ…ÀtqH9°ïÿÿt%H‹…¸ïÿÿƒ¸Ä uHƒ½ˆïÿÿ H‹• ïÿÿ…¤ H‹½ïÿÿL‰þè{ H‰ÃH…À„I H‹@ €¸ß tH‹…ˆïÿÿH…À„\ ‹p…ö…Q €{4 óAoFuó~KflÉfÔÁóo flÉfûÁAFH;°ïÿÿ„• H‹…¸ïÿÿL‹{ L;``„õ H‹µ¨ïÿÿL‰çè¶cÿÿI‹GXI‹vMOXH…À„q ¿ ë f. „ H‰ÐHHH;prHH1ÿH‹H…ÒuåfïÀI‰AFL‰!@„ÿ…A L‰ÎL‰çè²aÿÿƒ…˜ïÿÿM…í…bþÿÿ‹…˜ïÿÿ…œïÿÿH9°ïÿÿtH‹¸ïÿÿƒ¹Ä „È H‹UÈdH+%( …ë HÄx [A\A]A^A_]à @ H‹…ˆïÿÿ‹5·ä} M‰øHQ ¿ H‹H(1Àè‰ H‹°ïÿÿfH‹…¸ïÿÿL;``„Ÿ H‹µ¨ïÿÿL‰çè bÿÿ·{} f…Àt €=r} …— L‰÷H)Çè¬,ðÿé,ÿÿÿ € €½ƒïÿÿ tH51 L‰ÿèè?ðÿ…Àt”H9°ïÿÿ„· Hƒ½xïÿÿ tóAoFfû…`ïÿÿAF‹œïÿÿH‹°ïÿÿ…É„Ð H‹…¸ïÿÿD‹„ïÿÿL½ÀïÿÿLè ƒ¸Ä tLê ¹ º L‰ÿ1À¾ è€KðÿL‰ÿè(ÞÿÿI‰ÀH…À„a H‹…¸ïÿÿI‹~L‰ÆL‰… ïÿÿ‹€Ä A‰€Ä èõJ L‹… ïÿÿH…ÀH‰Ã„ Æ@4H‹½ïÿÿH‰ÆL‰… ïÿÿèHm L‹… ïÿÿ…À…ö ƒ…„ïÿÿH;°ïÿÿ…kýÿÿƒ…œïÿÿéîýÿÿf „ fïÀIÇ AFM‰gXM‰g`é¶ýÿÿ L‰çè¸gÿÿH‹¸ïÿÿH‰A`éIþÿÿ „ L‰÷H)ÇèÕµüÿ·À} éRþÿÿf „ L‰çèxgÿÿH‹¸ïÿÿH‰A`éóüÿÿ „ H‹…ˆïÿÿ‹x…ÿ…JüÿÿÆ‚ß é>üÿÿfHƒ½xïÿÿ „=ÿÿÿóAoFfû…`ïÿÿƒ…œïÿÿAFéýÿÿL‰Çè›àÿÿ¸ÿÿÿÿé8ýÿÿH‹ïÿÿH‹QHH…Ò„$ýÿÿ‹R…Ò…ýÿÿH‹S Æ‚ß é ýÿÿ1Àéýÿÿèæ-ðÿf D UH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ HƒìXdH‹%( H‰EÈ1ÀI‰ýH‰÷è}^ H‰…€ßÿÿH…Àt@L¥Àßÿÿº L‰îL‰çèj<ðÿ¾/ L‰çèÝ@ðÿH‰ÃH…ÀtHxH5l è=ðÿ…Àt.A¼êÿÿÿH‹EÈdH+%( …E HÄX D‰à[A\A]A^A_]ÃH¸modules €=6} HÇ… ßÿÿ H‰C…- H5wì L‰çHÇ…¨ßÿÿ èÃCðÿI‰ÅH…À„é H…¨ßÿÿL½°ßÿÿH‰…˜ßÿÿH… ßÿÿH‰…ˆßÿÿ @ H‹½˜ßÿÿL‰éº L‰þèÙ=ðÿH…Àˆ H‹½¨ßÿÿH…ÿ„M ÆDÿ H‹½¨ßÿÿ¾x èÚ?ðÿH…ÀtµH¸ßÿÿHxº H‰Þè ;ðÿH‹½¨ßÿÿ¾ H‰…ßÿÿè…2ðÿI‰ÄH…À„yÿÿÿÆ LµÀïÿÿ¾ 1ÀH‹¨ßÿÿHÔ@ L‰÷è’* I|$1ÒH‰Þèó;ðÿH‹…¸ßÿÿ¶ < t< …-ÿÿÿ¿( ègR I‰ÄH…À„ L‰÷èO$ðÿI‰D$I‰ÆH‹…ßÿÿI‰D$ M…ötdH‹ ßÿÿH‹…ˆßÿÿH…Ûuë*H‰ÓH‹sL‰÷èA;ðÿHSA‰ÀHCE…ÀHHÂH‹H…Òu×fïÀI‰ $H‹µˆßÿÿL‰çAD$L‰ è×[ÿÿé’þÿÿL‰çèš'ðÿH‹½¨ßÿÿèŽ'ðÿL‰ïèÆ.ðÿH‹½ˆßÿÿè:cÿÿH‰ÃH…À„½ýÿÿH‰ßI‰ÜèãcÿÿH‹µˆßÿÿL‰çH‰Ãè!]ÿÿI|$èžQ L‰çè?'ðÿH…ÛuÌé„ýÿÿ D 1öL‰çèö2ðÿI‰ÅH…À„½ýÿÿH‰ÇH5B èk:ðÿL‰ï‰Ãè'ðÿ…Û…œýÿÿéCýÿÿ @ L‰ïè˜#ðÿ…À„FÿÿÿH‹½¨ßÿÿèÔ&ðÿL‰ïè .ðÿH‹ˆßÿÿH‹½€ßÿÿH5ôÿÿH‰Úèoi H‰ßA‰ÄèdbÿÿL‹µˆßÿÿH‰ÃH…Àt4 D I‰ÝH‰ßècÿÿL‰öL‰ïH‰ÃèG\ÿÿI}èÅP L‰ïèf&ðÿH…ÛuÑE…ä„üÿÿé¢üÿÿèî)ðÿH… ßÿÿH‰…ˆßÿÿéµþÿÿff. „ UH‰åAWAVAUATSHì Hƒ $ Hìˆ H‰½hïÿÿH‰÷H‰óH‰•xïÿÿdH‹%( H‰EÈ1ÀèhZ H…ÀtkI‰ÅH‹@HH‰ßH‰…XïÿÿèE „ÀtQH…ÀïÿÿH‹µxïÿÿº I‰ÇH‰ÇH‰…`ïÿÿè48ðÿ¾/ L‰ÿè§<ðÿI‰ÄH…ÀtLpH56 L‰÷èÜ8ðÿ…Àt8A¾êÿÿÿH‹EÈdH+%( …^ HĈ D‰ð[A\A]A^A_]Ãf. „ ¸e H‰ßAÇD$kcorfA‰D$è4Y I‰ÄH…Àt¤H‹ H…Àt8H‹0H…öt0H‹½xïÿÿH• ïÿÿèY{ýÿ…À…yÿÿÿI‹$H‹ ïÿÿH9H…dÿÿÿH‹½xïÿÿH‰Þèúÿÿ…À…MÿÿÿH‹…hïÿÿH‹½`ïÿÿL¥¨ïÿÿ1öL‰¥¨ïÿÿLµ ïÿÿH‰… ïÿÿ1ÀL‰¥°ïÿÿè›Dðÿ‰…tïÿÿ…ÀˆW ‹s,L‰ñ‰ÇL…ïÿÿH—ðÿÿÁîƒæèŒó A‰Æ…À…Q H‹hïÿÿ¶•ïÿÿ¶Ý ƒâÒˆ…pïÿÿƒàý ÐˆÝ L9¥¨ïÿÿ„y H‰ÚH5ÿïÿÿL‰ïèÇg H‹…XïÿÿH‹½xïÿÿH•ïÿÿH5È Æ€øX è?zýÿL‹¨ïÿÿ…Àu\M9átWH‹½ïÿÿL‰ÈE1ÀE1ÿë D M…ÿt%H‹ L9àt+H‹HH‹1H‹QH9÷rèH9×sãH)òL9ÂsÖH‹ I‰ÐI‰ÏL9àuÕM…ÿu M‹y‹S(ë € ‰Ðð±K(9Ât ‰ÂBÿJƒøývèH‰ÞL‰ïèee óAoL‰ïH‰Þ I‹GH‰CA¶G4ˆC4èÒd H‰ßA‰Æè·E E…ö… L‹…¨ïÿÿM9àtaD‰µpïÿÿM‰Æ „ I‹I‹FfInÆI‹vflÀH‰BH‰AI9÷tL‰ïèTs …À…¬ L‰÷è´"ðÿL‹µ¨ïÿÿM9æu¸D‹µpïÿÿH‹½XïÿÿH5’ü èÎ2 „À…+ L‹½hïÿÿ1ÀL‹¥`ïÿÿAƒ¿Ä L‰ç”ÀƒÀA‰‡Ô è‰ ðÿL‰ÿº H‰Æè¹Îÿÿ‹½tïÿÿèÞ#ðÿöC,„´ ‹5ÒÙ} L‰á¿ 1ÀH 訢 é¡üÿÿ A¾êÿÿÿf. „ L‹¨ïÿÿM9åt> @ I‹U I‹EfInÅflÀH‰BH‰I‹}AE èjD L‰ïèÂ!ðÿL‹¨ïÿÿM9åuÆ‹½tïÿÿèK#ðÿé4üÿÿf D ‹½tïÿÿA¾êÿÿÿè/#ðÿéüÿÿf. „ H‹`ïÿÿ‹5Ù} HP 1À¿ èð¡ ééûÿÿH‹½xïÿÿH•˜ïÿÿH5ç è¡wýÿ…À…³þÿÿH‹…XïÿÿÆ€øX é þÿÿH‹`ïÿÿ‹5½Ø} Hª 1À¿ è–¡ é‰ûÿÿèœ$ðÿff. „ ó úUH‰åAWAVAUATA‰ÔSHƒìHdH‹%( H‰EÈ1À¶ÂHï} D¶,AD$àAöÅADÄE1ÒƒèB<‡Ÿ HÇÂúÿÛÿH£Â‚Ž €>$I‰÷„‚ fHnÁH‰ûA¾üH‰M flÀAƒå)Eè3œ A€üWL‰ÿA‰Æ¸ DDèèù&ðÿ·ô } HxH‰}¸Ht1¿ ‰U¬H‰U°èt4ðÿI‰ÄH…À„o ‹M¬H‹U°M‰ø¿ foEL‹M HÂf…É‹5˜×} H mŠ LEâAƒæAÁåHƒìE õHÑ Eˆl$*L‹m¸Mt$-AD$D‰èƒèfA‰D$(1ÀAQè: L‰êL‰þL‰÷èÜ ðÿ¾[ L‰ÿè)ðÿZM‹l$YH…Àu)A€|$-.„¿ L‰÷èoèÿÿƒà‰ÂA¶D$+ƒàþ ÐAˆD$+H‹CXH…Àty¾ ë f. „ H‰ÐHHL9hwHH1öH‹H…ÒuåfïÀI‰$AD$L‰!@„öuMHsXL‰çè3SÿÿE1ÒH‹EÈdH+%( uCHeØD‰Ð[A\A]A^A_]à € IÇ$ fïÀL‰cXAD$L‰c`ë @ Mt$.é7ÿÿÿèI"ðÿAºôÿÿÿë¡ó úUH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( uÉH‰øÃè "ðÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé1ðÿèË!ðÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɉÒéÎ ðÿè‰!ðÿf „ ó úUH‰åATLg-SH‰ûL‰çHƒìdH‹%( H‰Eè1Àèc$ðÿE1ÀHƒøv)€{-StDHƒø v[º H5¢ L‰çèj ðÿE1À…ÀA”ÀH‹EèdH+%( u*HƒÄD‰À[A\]Ãf D A€|$yu´A€|$SA¸ tÉë¤èã ðÿE1Àë½ff. „ UH‰åAWAVAUATI‰üSHƒì(L‹wdH‹%( H‰EÈ1ÀM…öuéœ € I‰ÞL‰÷Mn-èiYÿÿH‰ÃH…Àt~I‹FH;CußI‹N H‹S H)ÁH)Â…ƒ H…É~~¶S*ƒâ€ú uA€N+I;\$„ L‰æH‰ßègRÿÿ·B} f…Àt €=9} …¶ H‰ßH)Çès ðÿL‰÷èëXÿÿH‰ÃH…Àu‚H‹EÈdH+%( … HƒÄ([A\A]A^A_]ÃA¶v*H…ÉufH…Ò~aƒæ@€þ „“ L‰÷èœXÿÿH‰ÃM9t$„ L‰æL‰÷èÓQÿÿ·®} f…Àt €=¥} …‹ L‰÷I‰ÞH)ÇèÜðÿéÎþÿÿ € ¶S*‰ñƒáð‰Ðƒàð< … €ù …÷þÿÿ< …xÿÿÿ€ù… <…Þþÿÿ€ù…^ÿÿÿA€~-_¶K-L{-…ô L‰èf „ HƒÀ€8_t÷L)èH˜€ù_…á L‰ùf D HƒÁ€9_t÷L)ùHcÉH9ÈŒ~þÿÿÿÿÿL‰ïˆU·@ˆu¶èÓ!ðÿL‰ÿH‰E¸èÇ!ðÿH9E¸¶U·‡Oþÿÿ¶u¶‚ÎþÿÿH‰ÞL‰÷èýÿÿ…À„.þÿÿA¶v*é±þÿÿfH‰ßèXWÿÿI‰D$é,þÿÿf D H‰ßH)Çè}¥üÿ·h} é3þÿÿ€ù „öþÿÿ€ù„þþÿÿ<…ÿÿÿéùþÿÿ€K+édþÿÿ1À€ù_„$ÿÿÿéFÿÿÿ1Éé0ÿÿÿL‰÷èéVÿÿI‰D$éQþÿÿL‰÷H)Çè¥üÿ·ÿ} é^þÿÿèã ðÿ ó úUH‰åHƒìdH‹%( H‰Eø1À€=Ù} u H‹EødH+%( u Éé×üÿÿ € H‹EødH+%( uÉÃèŠ ðÿf. „ ó úUH‰åAWAVAUATSHƒì(H‹_dH‹%( H‰EÈ1ÀH…Û„Ÿ H‰ßA‰õè$VÿÿI‰ÄH…À„h L5!„ E„í…Ø L-œþ ë € L‰çèðUÿÿH…ÀtKL‰ãI‰ÄH‹C H9CuãM‹L$‹5ôÐ} 1ÀL‰ñ¿ LC-L‰êL‰K èÆ™ L‰çè®UÿÿH…Àu¾f „ I‹D$I9D$ „À H‹EÈdH+%( …Õ HƒÄ([A\A]A^A_]Ãf D M‹L$L‰K ‹5}Ð} L‰ñ1ÀHèý ¿ èS™ L‰çL‰ãè8UÿÿH…Àt“I‰ÄL‹{ L;{uãLC-¾[ L‰ÇL‰E¸è"ðÿI|$-¾[ I‰Åèo"ðÿM…íL‹E¸”ÂH…À”À8ÂtƒMÿ Iá ðÿÿéuÿÿÿ „ Hÿ H% ðÿÿH I‰D$ é$ÿÿÿ @ I‰ÜéÿÿÿèÃðÿ ó úUH‰åAWAVA‰ÎAUM‰ÅATS‰ÓHƒì8H‰} L‰ÇH‰u¸dH‹%( H‰EÈ1Àè” ðÿ·} ¿ LxHt1‰U¬H‰U°è,ðÿI‰ÄH…À„ƒ ‹M¬H‹U°M‰è¿ L‹M ‹5BÏ} HÂf…ÉAGÿLEâH‹U¸fInÁÁãAƒæH ù HƒìLÊD ófA‰D$(1ÀfHnÊAˆ\$*flÁAD$RHIü èÖ— L‰úI|$-L‰îèvðÿXZH‹EÈdH+%( uHeØL‰à[A\A]A^A_]Ãè®ðÿff. „ ó úUH‰åSH‰ûHƒìdH‹%( H‰Eè1À·Œ } f…Àt €=ƒ } u$H‹UèdH+%( u&H)ÃH‰ßH‹]øÉéðÿ D H)Çè`¡üÿ·K } ëËè2ðÿfó úUH‰åAVAUATSHƒìH‹_dH‹%( H‰EØ1ÀH…Û„‰ I‰ýë4 @ L‰îL‰÷è Lÿÿ·øÿ| f…Àt €=ïÿ| u8L‰çH)Çè-ðÿH…ÛtPH‰ßI‰ÞI‰ÜèšRÿÿH‰ÃM;uu¹L‰÷è‰RÿÿI‰Eë« L‰çH)Çèµ üÿ· ÿ| L‰çH)ÇèãðÿH…Ûu¶f D H‹EØdH+%( u HƒÄ[A\A]A^]ÃèWðÿ € ó úUH‰åAUI‰ýATI‰ôSHƒìH‹^dH‹%( H‰EØ1À„Òt(€~-.H~.tH~-èoÞÿÿƒà‰ÂA¶D$+ƒàþ ÐAˆD$+I‹E H…Àti¾ ë f. „ H‰ÐHHH;XrHH1öH‹H…ÒuåfïÀI‰$AD$L‰!@„öu=H‹EØdH+%( u4HƒÄL‰îL‰ç[A\A]]éIÿÿ fïÀIÇ$ AD$M‰e M‰eë½ègðÿ € ó úUI‰ùH‰÷H‰åHƒìH‹vdH‹%( H‰Eø1ÀI‹H…ÀtSA¸ ë H‰ÐHHH;prHHE1ÀH‹H…ÒuäfïÀH‰GH‰9E„Àu+H‹EødH+%( u"ÉL‰ÎéqHÿÿfïÀHÇ GI‰9I‰yëÏèÃðÿ ó úUH‰åAUI‰õATI‰üSHƒìdH‹%( H‰EØ1ÀƒúuUH5 ù èY ðÿH‰ÃH…ÀtAL‰ïL)ãè†ðÿHcÐH9Ú‰ÚMÐH‹EØdH+%( u@HƒÄL‰îL‰ç[A\A]]é‡õÿÿ € H‹EØdH+%( uHƒÄL‰îL‰ç[A\A]]é õÿÿèðÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀHLJ HLJ¨ H‹EødH+%( uÉÃèÉðÿf „ ó úUH‰åAVLwXAUI‰ýATSH‰óHƒìL‹fdH‹%( H‰EØ1À‹‡Ä …Àt$€~-.H~.tH~-èÓÛÿÿƒà‰Â¶C+ƒàþ ЈC+I‹EXH…À„ ¾ ë f D H‰ÐHHL9`wHH1öH‹H…ÒuåfïÀH‰CH‰@„öueL‰öH‰ßèŸFÿÿI‹… H‹SH9ÐrH‹K H9ÈrH9ÊuI‰¨ H‹EØdH+%( u,HƒÄ[A\A]A^]Ãf D fïÀHÇ CI‰]XI‰]`ë•èªðÿf. „ ó úUH‰åATI‰üSH‰óHwXHƒì dH‹%( H‰Eè1ÀH;_`tzH‰ßèšGÿÿ·uû| f…Àt €=lû| uEH)ÃH‰ßèªðÿIÇ„$ IÇ„$¨ H‹EèdH+%( uEHƒÄ [A\]Ãf. „ H‰ßH)Çè%œüÿ·û| ë§ @ H‰ßH‰uØèÌMÿÿH‹uØI‰D$`élÿÿÿèÙðÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH9· tTH‰· H‹GXH…ÀtH‹PH9Ös"H‹@H…ÀuîH‰‡¨ H‹UødH+%( u)ÉÃH;p wußH9ÖtÚH‹@ë½ D H‹‡¨ H…ÀuÊëžèEðÿ D ó úUH‰åHƒìdH‹%( H‰EøH‹GX H…ÀtH‹PH9Ös"H‹@H…ÀuîH‹UødH+%( u Éà „ H;p wußH9ÖtÚH‹@ë½èØðÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹G`H‹UødH+%( uÉÃèðÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉHƒÇXéÜKÿÿèWðÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé Lÿÿèðÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹HƒÀH;Gps"H‹WhH‰H‹ÂH‹UødH+%( u ÉÃf D 1Àëåè¿ðÿff. „ @ ó úUH‰åAWAVAUATI‰ôSHƒì8H‰} L‹wpH‰U¨dH‹%( H‰EÈ1ÀH‹GhH‰E¸H…Ò„ HÇÿÿÿÿM…ö„´ 1Ûë „ M‰îI9Þv4H‹E¸J3L‰æHÑêL<ÐI‰ÕI‹Hx-è'ðÿÿ…ÀÓ„Ý I]I9ÞwÌH‹E Hƒ}¨ L‹ppH‹@hH‰E¸t H‹E¨HÇ ÿÿÿÿM…ö„ HÇE° ë € M‰îL9u°suH‹E°H5Só LðHÑèI‰ÅH‹E¸N<èI‹HX-H‰ßètðÿH…ÀH‰E „? L‰çèŸðÿH‹M L‰æH‰ßHcÐH)ÙH9ʉÊMÐè²ïÿÿ…À–„0 IEH‰E°L9u°r‹E1öé€ fM…ö…ëþÿÿëë D H‹E¨M‹?H…À„‘ L‰(M…ÿ„" M…í„ I-ë D H‹E¨IƒíH‹}°L‰(„» H‹E¸M‰þH‰þN‹|èøI-H‰}°èßîÿÿ…ÀtËM…ö„¾þÿÿH‹EÈdH+%( …° HƒÄ8L‰ð[A\A]A^A_]à D L‹wpé¢þÿÿM…ÿtvM…턇 I-ë IƒíH‹}°t>H‹E¸M‰þH‰þN‹|èøI-H‰}°èbîÿÿ…ÀtÖë @ L‰æH‰ßèMîÿÿéÖþÿÿ „ M‰þé]ÿÿÿH‹E¨H…ÀtL‰(M‹7éRÿÿÿH‹E L‹ppH‹@hH‰E¸é þÿÿè ðÿM‰þé0ÿÿÿH‹E L‹ppH‹@hH‰E¸éðýÿÿff. „ fó úUH‰åAVAUATI‰üSHƒìdH‹%( H‰EØ1Àè6– L‰çè »ÿÿ„Àt*H‹EØdH+%( … HƒÄL‰ç[A\A]A^]és– I‹|$`H…ÿ„‚ 1ÛèKHÿÿHƒÃH‰ÇH…ÀuïH<Ý èÒ!ðÿI‰ÅH…ÀteI‹|$`I‰ÆH…ÿt D I‰>IƒÆè HÿÿH‰ÇH…ÀuìL‰ïH *Ôÿÿº H‰ÞèÍðÿM‰l$hL‰çI‰\$p諺ÿÿéLÿÿÿf D 1ÿ1Ûë“èåðÿIÇD$h é-ÿÿÿ € ó úUH‰åAWAVAUATSHì Hƒ $ HƒìXH‰µˆïÿÿH5"Î H‰•€ïÿÿdH‹%( H‰EÈ1ÀHÇ…¨ïÿÿ è[%ðÿH…À„ I‰ÅLµ°ïÿÿH¨ïÿÿL‰éº L‰öH‰ßè ðÿH…Àˆ4 H‹½¨ïÿÿH…ÿ„ã ÆDÿ H‹½¨ïÿÿ¾x èŽ!ðÿH…Àt¹L½¸ïÿÿHxº L‰þèÑ ðÿH‹½¨ïÿÿ¾ H‰…˜ïÿÿè9ðÿI‰ÄH…ÀtÆ LÀïÿÿ¾ 1ÀH‹¨ïÿÿL‰ÏH‰" L‰ïÿÿèC 1ÒI|$L‰þè¤ ðÿL‹ïÿÿH‰ÁH‹…¸ïÿÿ¶ < t< …$ÿÿÿH‹•˜ïÿÿH‹½ˆïÿÿL‰ÎH‹…€ïÿÿÿÐ…À„ÿÿÿA‰Äë\ D H‹½¨ïÿÿA¼ÿÿÿÿè¦ ðÿL‰ïèÞðÿH‹EÈdH+%( u7HÄX D‰à[A\A]A^A_]Ãf. „ L‰ïE1äèðÿ…Àt©H‹½¨ïÿÿëèó ðÿAƒÌÿë¯ff. „ fó úUH‰åAUATHƒì dH‹%( H‰Eè1À€=Þò| tI‰ô1öèÞðÿI‰ÅH…Àu 1ÀH‹UèdH+%( u.HƒÄ A\A]]à L‰æH‰Çè= ðÿL‰ï…À”ÀˆEßèÍðÿ¶EßëÃèb ðÿfó úUH‰åAWAVI‰öAUI‰ýATSHƒì(dH‹%( H‰EÈ1À€=Sò| HÇE¸ HÇEÀ t1öèFðÿI‰ÄH…À…º Le¸L=_ÓÿÿL‰ïL‰úL‰æè!ýÿÿ…À…Å €=ò| …4 H]ÀL‰úL‰÷H‰Þèúüÿÿ…À…ß L‰çèÚCÿÿH‰ßI‰ÅèÏCÿÿI‰ÆM…íuAéB fI‹F I9E u5I‹vI‹}èIðÿ…Àu$L‰ïè]DÿÿL‰÷I‰ÅèRDÿÿI‰ÆM…í„ M…öuÁA½ÿÿÿÿH‰ßèsCÿÿI‰ÆH…Àt2 M‰÷L‰÷è DÿÿH‰ÞL‰ÿI‰Æè_=ÿÿIèÝ1 L‰ÿè~ðÿM…öuÑL‰çè1CÿÿH‰ÃH…Àt8f „ I‰ÞH‰ßèÕCÿÿL‰æL‰÷H‰Ãè=ÿÿI~è•1 L‰÷è6ðÿH…ÛuÑH‹EÈdH+%( …# HƒÄ(D‰è[A\A]A^A_]à @ 1öL‰÷èÎðÿI‰ÅH…À„¶þÿÿH‰ÇH5ö èCðÿL‰ï‰ÃèÙðÿ…Û…•þÿÿA½ÿÿÿÿéMÿÿÿf D I÷ÞEíéúþÿÿ D H‰ÇH5Øõ èðÿL‰ç‰Ãè—ðÿ…Û…%þÿÿA½ÿÿÿÿéSÿÿÿL‰çè<BÿÿH‰ÃH…ÀtåI‰ÝH‰ßèéBÿÿL‰æL‰ïH‰Ãè+<ÿÿI}è©0 L‰ïèJðÿH…ÛuÑë´H‰ßèûAÿÿI‰ÅH…À„^ÿÿÿM‰îL‰ïè¤BÿÿH‰ÞL‰÷I‰Åèæ;ÿÿI~èd0 L‰÷èðÿM…íuÑé*ÿÿÿè– ðÿf D ó úUH‰åAWAVI‰ÖAUI‰ýH‰×ATI‰ôSHƒìH‰M¬ˆM«dH‹%( H‰EÈ1ÀèÅ9 €=rï| H‰Ãt1öL‰çèoðÿI‰ÇH…À…c H…Û„ Hƒ{ „t HˆäÿÿL‰îL‰çèê …ÀˆZ H‹H…À„! H‹0H…ö„ L}°L‰çL‰úèž[ýÿ…À…+ H‹L‹}°L+xI}X¾ H‰} è9ëÿÿ€=Íî| u H‹} è×çÿÿ1ÀAƒ½Ä ”À€}¬ A‰…Ð uL‰âL‰öL‰ïè¯Þÿÿ‰E¬…Àt8H‹EÈdH+%( …6 H‹{HƒÄHL‰ñL‰ú[L‰îA\A]A^A_]éÕÔÿÿ D H‹CóAoUXI‹]`H‰E )U°H…À„v fïÀAEXH…Û„ L‰m˜D¶e«L}°fH‰ßI‰ÝI‰ÞèÒ@ÿÿH‰ÃL;m¸„e L‰þL‰ïè :ÿÿM‰.I~-¾ èðÿH…ÀtÆ I‹vH‹} èDN H…À„C I‹vH‹HL‹P H+I‹V H‹@HÎI‰vH9ÂvI‰F H‰ÂH…ÒtHÊI‰V I‹BXMZXH…À„Ä ¿ ë D H‰ÐHHH;prHHD‰çH‹H…ÒuäfïÉI‰ANL‰)@„ÿ…˜ L‰ÞL‰ïè©7ÿÿƒE¬H…Û… ÿÿÿL‹m˜A€Ü H‹EÈdH+%( …¾ ‹E¬HƒÄH[A\A]A^A_]à E1ÿéþÿÿH5«ó H‰ÇèðÿL‰ÿ‰E èðÿ‹E …À…xýÿÿÇE¬ÿÿÿÿë¢ffïÛIÇ A^M‰jXM‰j`é_ÿÿÿ L‰ïèX?ÿÿH‰E¸éŠþÿÿ € ·sì| f…Àt €=jì| uL‰÷H)Çè¨ðÿé.ÿÿÿL‰÷H)ÇèXüÿ·Cì| ëÜè*ðÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1Éé^üÿÿèéðÿf „ ó úUH‰åAWAVAUATSHì Hƒ $ Hìx ‰lîÿÿH‰ûI‰öI‰ÔL½ÀïÿÿH‰ÑdH‹%( H‰EÈ1À€:/„Û H‹¬ì| ¾ L‰ÿèg)ÿÿ1Ƀ»Ä L‰úH‰Þ”ÁLpîÿÿƒÁL‰ïè³¾ …À…» ¶•lîÿÿL‰æH‰ßè ®ÿÿ1ÀL‰öH‰ßƒ»Ä L‰éL‰ê”ÀE1ÀƒÀ‰ƒÔ èpÏ L‰ïA‰ÆèÕ½ E…ö~#‹5þ¸} L‰ù¿ 1ÀÆƒß Htæ èÍ H‹EÈdH+%( uWHÄx D‰ð[A\A]A^A_]Ãf „ Hn© ¾ L‰ÿè\ ðÿé ÿÿÿ € €½lîÿÿ A¾ÿÿÿÿt¤L‰çèÙ ðÿëšèrðÿfó úUHÜé H‰åAVI‰öAUI‰ý¿ ATSHƒì‹5I¸} dH‹%( H‰EØ‹ú·} H1Àè ‹ê·} …À~X1Ûëf. „ HƒÃ9 η} ~DH‹½·} 1ÉL‰öL‰ïH‹Øè þÿÿA‰Ä…À~ÕH‹EØdH+%( u`HƒÄD‰à[A\A]A^]ÃE1ä €=Ñé| uÒ1Ò1É1öL‰ïè9ÝüÿH‰ÂH…Àt¼H‹EØdH+%( u HƒÄL‰öL‰ï¹ [A\A]A^]é–ýÿÿèqðÿó úUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hì Hƒ $ Hì˜ L‹§ H‰µPÌÿÿI‰ÿdH‹%( H‰EÈ1Àè‰ L‰çè÷»ÿÿM‹·° ˆ…pÌÿÿ„À…Ò H…ÀÌÿÿH‰…ÌÿÿH‹µÌÿÿL‰÷A¾ èOî L‰ÿè÷ÿÿ‰Ã„À…U A‹‡Ð Ç…€Ìÿÿ ƒè ƒø‡€ A€§Ü þ€½pÌÿÿ … ¿ èðÿI‰ÄH…À„k Aö‡Ü „ç H…ðÌÿÿHÇ…pÌÿÿ L5^i H‰…`ÌÿÿH Ðh HÇ…xÌÿÿ Ç…ˆÌÿÿ L‰¥˜Ìÿÿ @ E‹&Aƒü‡« D‰àHcƒHØ>ÿàf D D‹…€ÌÿÿE…À…ˆ A‹¿Ä …ÿu}H‹˜ÌÿÿA¸ D‰æL‰ÿHgF èÆŠÿÿ…ÀuZHc…ˆÌÿÿH‹`ÌÿÿH€H‰hÌÿÿL,AD$úIÁ剅\ÌÿÿI̓ø† H‹½˜Ìÿÿè>&ÿÿ„À…¶ èÁðÿƒ8„H IƒÆH±h L9ð…4ÿÿÿH‹…xÌÿÿH …pÌÿÿL‹¥˜Ìÿÿ„á Hƒ½xÌÿÿ …Ù Hƒ½pÌÿÿ „G H‹…pÌÿÿH‰…xÌÿÿH‰ÁH‰ÂD‹…€ÌÿÿH‹µPÌÿÿL‰ÿèSË A‰Æ…À ‹…ˆÌÿÿ…ÀtbH…ðÌÿÿH‰…hÌÿÿHc…ˆÌÿÿH‹hÌÿÿH€H‰ÆHHÁàL¬°þÿÿHœPÊÿÿFÿH€HHÁàH)ÃL‰ïIíP èQ¹ I9ÝuìL‰çèÔüïÿE…öˆ! AÆ‡ß L‰ÿèH‡ H‹½Ìÿÿè,í H‹EÈdH+%( …Ó HĘ3 D‰ð[A\A]A^A_]à @ LÀÌÿÿL‰ÌÿÿM…ö„%ýÿÿL‰÷èê L‰÷„À„6 è±ê ¹ º HÀÏÿÿA‰ÁLß H‰ß1À¾ è§ðÿL‰îL‰÷L‰Ìÿÿè5ë H‰ß¾ è8úïÿH‹½ÌÿÿA‰Åèyì E…í„/ L‰÷èØè I‰ÅH…À…Ô M‹·° éŒüÿÿ‹µ€Ìÿÿ…ö„úýÿÿE;§Ð „pýÿÿéèýÿÿAƒ¿Ä ”À„À…XýÿÿéÐýÿÿ „ Aƒ¿Ä ”ÀëÞ A‹‡Ä …À„ñ ƒø„è ƒø„! A¾ÿÿÿÿH‹½PÌÿÿèÍ/ H5EÕ L‹`HL‰çèz „À„jþÿÿL‰þL‰çèwç éZþÿÿfH‹•˜ÌÿÿD‰áL‰þL‰ïè ¸ Áè „À…8ýÿÿHƒ½xÌÿÿ „Z Hƒ½pÌÿÿ „ä L‰ïèL· éýÿÿ € H‹½ÌÿÿèDë H‹½˜Ìÿÿè#ÿÿ„À…Ð è›ðÿƒ8„j I‹¿° H‹µÌÿÿè¯é éÂüÿÿf. „ Iƒ¿° „ªüÿÿH‹µ˜ÌÿÿL‰ÿè“ŸÿÿH…À„ H‰ÇH‰…HÌÿÿè«"ÿÿH‹µHÌÿÿº H‹½˜Ìÿÿˆ…[Ìÿÿè}:ÿÿH‹½HÌÿÿè!úïÿ¶[Ìÿÿ„É„Ê H‹•˜ÌÿÿD‰áL‰þL‰ïèý¶ Áè ƒ½\Ìÿÿ‡åþÿÿA‰Äë# „ H‹•˜ÌÿÿD‰áL‰þL‰ïè˶ Áè A‰ÄI‹¿° H‹µÌÿÿèÒè E„ä…áûÿÿHƒ½xÌÿÿ …©þÿÿ L‰ïèÀµ „À„ Iƒ¿¸ „Ø Hƒ½pÌÿÿ „ë ƒ…ˆÌÿÿL‹¥˜ÌÿÿL‰ïD‹…€ÌÿÿH‹pÌÿÿH‰úL‰ÿH‹µPÌÿÿè;Ç A‰Æ…ÀŽ üÿÿH‹µpÌÿÿL‰ÿèáš ‹ˆÌÿÿA…ÀH…ðÌÿÿH‰…hÌÿÿDOò…É…ËûÿÿL‰çèóøïÿé&üÿÿf D L‰çH5ÿ» HÇ…¨Ìÿÿ èNðÿI‰ÄH…À„ E1öH…°ÌÿÿH‰…ˆÌÿÿD‰µhÌÿÿf. „ L‰çèHõïÿ…À… H‹µˆÌÿÿH½¨ÌÿÿL‰áº èU ðÿ…Àˆí H‹•¨ÌÿÿH…Ò„] XÿL¸ÌÿÿHcÃL‰îÆ L‹µ¨Ìÿÿº L‰÷è¥ ðÿH‰…˜ÌÿÿH‹…¸ÌÿÿL)ðA‰ÀƒÀ9ÃŽvÿÿÿAƒÀL‰îº IcÈH¨ÌÿÿD‰…xÌÿÿH‰ÏH‰€ÌÿÿèZ ðÿH‹€ÌÿÿD‹…xÌÿÿD…¸ÌÿÿH‰ÆA)ÈA@9ÃŽ#ÿÿÿH‹½˜ÌÿÿAƒÀ¹ º McÀL…¨ÌÿÿèßÿÿH‰ÇH…À„€ I‹WXH‹@MOXH…Ò„Y D¶…pÌÿÿë @ H‰ÊHrH;BrHrE1ÀH‹H…ÉuäfïÀH‰GH‰>E„À…+ L‰Îèe+ÿÿƒ…hÌÿÿé‰þÿÿf „ è ä HÀÏÿÿI‰ÅH…À„,ûÿÿL‰÷I‰ÜM‰îèã L‰ïèÒä L‰ïè å L¿Ù ¹ H‰ßA‰Áº ¾ 1ÀèGðÿM‰¯° éw÷ÿÿ L‰çA¾ÿÿÿÿèªöïÿI¿Ô H5äÛ èÿïÿH…À¸ DEðé¾ùÿÿf D Ç…€Ìÿÿ éq÷ÿÿHƒ½pÌÿÿ …~ûÿÿL‰ïè:² „À„nûÿÿƒ…ˆÌÿÿL‰pÌÿÿéwøÿÿ € Iƒ¿° …¸ûÿÿéƒûÿÿfïÀHÇ GI‰XI‰`éÌþÿÿf „ L‰ïèر „À„ ûÿÿL‹¥˜ÌÿÿL‰ïé1 I‹¿ è4 ÿÿ„À„÷ÿÿI‹ H‹†à| ¾ L‰çLÐÌÿÿè: ÿÿL‰îL‰çèO« …ÀŽÐöÿÿL‰îL‰ÿè ¬ÿÿéÀöÿÿ € H‹½¨ÌÿÿD‹µhÌÿÿèmõïÿL‰çè¥üïÿAƒþÀƒàƒÀA‰‡Ð é…øÿÿ D ƒ½\Ìÿÿ‡s÷ÿÿé”úÿÿHƒ½xÌÿÿ t<H‹…xÌÿÿH‰…pÌÿÿH‰ÁH‰Âéª÷ÿÿH‹½¨Ìÿÿèõïÿ € A¾ÿÿÿÿ¸ ëš ‹•ˆÌÿÿH…ðÌÿÿA¾ÿÿÿÿH‰…hÌÿÿ…Ò…ž÷ÿÿL‰çèÆôïÿéþÿÿM‹·° I‰ÜénõÿÿHƒ½pÌÿÿ „nÿÿÿHƒ½xÌÿÿ tªH‹pÌÿÿH‹•xÌÿÿé ÷ÿÿ € L‹%aÞ| E1íM…ä„w H‹PÌÿÿ1ÉL‰æL‰ÿH‰ÚèfîÿÿA‰Æ…Àí L‰ïèCôïÿéåøÿÿH‹½PÌÿÿè²( H‹XHL‹c8M…ä„` L‹PÌÿÿ1ÉL‰æL‰ÿL‰êèîÿÿA‰Æ…ÀŽ¦øÿÿ‹5«} L‰á¿ 1ÀHÙ èst A‹‡Ô ƒèƒø†wøÿÿAÇ‡Ô H‹s01ÒL‰ÿè' ÿÿL‰ïèï L‰ïè7 éIøÿÿH‹½˜ÌÿÿèÆïïÿHƒ½pÌÿÿ I‰‡¸ …úÿÿL‰ïèY¯ „À…° ƒ…ˆÌÿÿL‰xÌÿÿé–õÿÿ‹5üª} L‰á¿ 1ÀHyØ èÒs L‰ïè:óïÿA‹‡Ô ƒèƒø†Î÷ÿÿAÇ‡Ô 1ÒH5ƒ™ L‰ÿè{ŸÿÿH‰ßèC H‰ßè‹ é÷ÿÿ€=¦Ü| … H‹ÂÜ| H…Ò…È €=ŠÜ| „q Hƒ=$ª} tH‹µPÌÿÿL‰ÿèãñÿÿA‰Æ…ÀO÷ÿÿH‹iÝ| €8 …9÷ÿÿAö‡Ü „ L¥ðÌÿÿH=&½ L‰æèª …ÀuL‰æL‰ÿèE©ÿÿˆ…ˆÌÿÿ„À…_ LÏÿÿI¿è L‰îL¥ÀßÿÿèjÈüÿM‰é¾ L‰çLª H 1} 1ÀH+ª èCô H5 ¿ÿÿL‰çè”– H‰…˜ÌÿÿH…À„þ H‹…˜ÌÿÿLµÀïÿÿL‹HH…¸ÌÿÿH‰…€ÌÿÿM…É„º ˆxÌÿÿH‹PÌÿÿL‰pÌÿÿM‰ÍM‹EL‰áHe¼ 1À¾ L‰÷èÇó H‰ßèŸ% H‰ÁH…ÀtTH‹ H‰ˆÌÿÿH…Àt2H‹0H…öt*H‹•€ÌÿÿL‰÷èÁGýÿ…Àu*H‹ˆÌÿÿH‹µ¸ÌÿÿH‹H9puH‰ÞL‰÷èûÆÿÿ…À„A L‰ïè«-ÿÿI‰ÅH…À…kÿÿÿ¶xÌÿÿL‹pÌÿÿH‹½˜ÌÿÿL5…á è¾Vÿÿ„Û…ô º L‰æL‰ïè†ÉüÿH…À„G L‰çèíïÿI‰ÄM…ä„jõÿÿM‰åéTüÿÿD‹KE…Ét+L‹C(º ¾ 1ÀL¥ÀïÿÿH á L‰çèÒðÿélüÿÿH‹ŽÚ| H…ÒupL‹%ŠÚ| M…ä…Püÿÿé õÿÿ @ €=Ú| …³ýÿÿ1ÒE1À1É1öL‰ÿèzËüÿH‰ÂH…Àt H‹µPÌÿÿ¹ L‰ÿèîíÿÿA‰Æ…ÀÊôÿÿ€=ÓÙ| „JýÿÿéiýÿÿH‹µPÌÿÿ1ÉL‰ÿèÀíÿÿA‰ÆéŸôÿÿH=a² 1ö1Àèøðÿ‰Ç…Àxoè}ñïÿH‹½PÌÿÿèá# I‰ÄH…ÀtVH‹ H…À„G H‹0H…ö„; L5,à H•¸ÌÿÿL‰÷èûEýÿ…Àu$I‹$H‹¸ÌÿÿH9XuH‹µPÌÿÿL‰÷è7Åÿÿ…ÀtqLÏÿÿI¿è L‰îL¥Àßÿÿè†ÅüÿM‰é¾ L‰çL § H M} 1ÀHG§ è_ñ H5(¼ÿÿL‰çè°“ ¶ˆÌÿÿH‰…˜ÌÿÿH…À…ýÿÿL5„ß L‰÷è*ëïÿI‰Äé þÿÿº L‰öL‰çè2/ÿÿH‹½˜Ìÿÿè–TÿÿL‰çèþêïÿI‰ÄéôýÿÿèaòïÿL‰xÌÿÿL‹¥˜ÌÿÿL‰ïH‰½pÌÿÿH‹½xÌÿÿƒ…ˆÌÿÿé;õÿÿ‹54¦} L‰é1ÿAƒÎÿHÈ× è o é óÿÿL5ñÞ éäþÿÿAƒÎÿé™ñÿÿó úUH‰åAUE1íATSHƒìdH‹%( H‰EØ1ÀH…öt H‰ûH‰÷1öI‰Ôè8QÿÿH‰H…Àt$Æã×| H‹EØdH+%( u-HƒÄD‰è[A\A]]Ë5š¥} L‰áH?Ó 1ÿA½ÿÿÿÿèon ëÄèxñïÿ „ ó úUH‰åATSHƒìdH‹%( H‰Eè1ÀH…ötH‰ûH‰÷I‰Ôèï H‰H…Àt1ÀH‹UèdH+%( u'HƒÄ[A\]Ë5¥} L‰áHÀÒ 1ÿèöm ¸ÿÿÿÿëÊèúðïÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1À€=ãÖ| u€=èÖ| u fƒÍÖ| (ÆÉÖ| H‹UødH+%( u ÉË5¡¤} HvÖ 1ÿèm ¸ÿÿÿÿëÔèƒðïÿ ó úUH‰åAWAVAUATSHƒìXdH‹%( H‰EÈ1À¶xÖ| ‰ÃˆE›1À„Ût*H‹UÈdH+%( …3 HƒÄX[A\A]A^A_]à „ ·+Ö| I‰üƒÀƒàøf‰Ö| èØ €=Ö| …7 H‹HÖ| H…Àt €8.„; H‹=cÖ| H…ÿt 1öè?OÿÿH‰˜Ö| H…À„8 ÆâÕ| H‹=AÖ| H…ÿt 1öèOÿÿH‰vÖ| H…À„1 ƸÕ| H‹= Ö| H…ÿtèÍí H‰†Ö| H…À„) H‹=Ö| H…ÿtè¬í H‰mÖ| H…À„( H‹=íÕ| H…ÿ„œ 1öè¥NÿÿH‰E H‰ Ö| H…À„] ÆDÕ| 1ÿècí H‰,Ö| H…À„í H‹] L‹{M…ÿ„© L‰ÿLu¸L-tH è¿'ÿÿH‰Ãè'ðÿÇEœ I‰Äë> H‹=áÕ| èìë …À…Ä H‹} L‰þè˜MÿÿƒEœH…Û„« H‰ßI‰ßèp'ÿÿH‰ÃAÇ$ I‹º L‰öètþïÿA‹$H‰Æ…ÒuÅI‹WH‹M¸H9Êt¸€9 H‰M¨t‹H‰×H‰UH‰EˆèSñïÿH‹UH‹M¨H‹uˆHTÿH9Ñvé`ÿÿÿ „ HƒêH9чKÿÿÿ¶:AöD= uèH9Ê‚7ÿÿÿH…Û…[ÿÿÿf D ‹Eœ…À„• H‹=–Ô| H…ÿt 1öèBMÿÿH‰ÓÔ| H…À„‘ ÆåÓ| H‹=ÜÔ| 1öèÝõïÿH‰ÇH…À„! €8/…È €x …¾ H#2 H‰¨Ô| H9øtèÖéïÿH5ð¬ H=¸Ó èCðÿI‰ÄH…ÀtILmÀH‰Â¾ L‰ïè‡öïÿH…Àt(¿" èX¬ º 1öL‰ï„À„Æ èAþïÿƒøŸE›L‰çè²ðïÿèM ƒø~ ¿" è ¬ ¶u›„À¸ Dð@ˆu›¶E›ÆÓ| ˆÿÒ| 1ÀéŠüÿÿ @ H‹ñÓ| éDÿÿÿ @ L‰çèx·ÿÿ…À‰¹üÿÿ¸ÿÿÿÿé\üÿÿf D H‹yÓ| H‰E H…À„§þÿÿémýÿÿ € H‹=¡Ó| €?/…úþÿÿ€ „Øþÿÿéëþÿÿè{ýïÿ…À•E›é6ÿÿÿH‹iÓ| H‰Çèë HÇVÓ| éLþÿÿ‹5/ } H $Ý HÐÍ 1ÿèi H‹=ïÒ| è*NÿÿH‹=#Ó| è>ë H‹=Ó| è2ë H‹=ûÒ| è&ë H‹=·Ò| èúMÿÿH‹=£Ò| èîMÿÿ¸ÿÿÿÿézûÿÿ‹5Ÿ} H ·Ü HcÍ 1ÿè™h ë©‹5¥Ÿ} H²Ñ 1ÿ1Àèh ¸ÿÿÿÿé=ûÿÿ‹5…Ÿ} H Âm H&Í 1ÿè\h ƒÈÿéûÿÿ‹5bŸ} H ”Ž HÍ 1ÿè9h éjÿÿÿ‹5BŸ} H jŽ HãÌ 1ÿèh é>ÿÿÿ‹5"Ÿ} H HÃÌ 1ÿèùg éÿÿÿèÿêïÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1À€=ñÐ| u H‹EødH+%( …× Éà € H‹=±Ñ| èÄLÿÿH‹=}Ñ| è¸LÿÿH‹=aÑ| è¬LÿÿH‹=]Ñ| è LÿÿH‹=‘Ñ| è´é H‹=}Ñ| è¨é H‹=Ñ| èœé ‹ ž} ƒè‰ž} x& H‹ž} H˜H<Âèí ‹ø} ƒè‰ï} yÝH=Þ} ÇÜ} èÆ fïÀÆ'Ð| HÇÙÐ| HÇöÐ| )·Ð| éÿÿÿèÝéïÿff. „ fó úUH‰÷H‰åATI‰ôHƒìdH‹%( H‰Eè1ÀHÇEà è0âïÿH‰ÁÐ| H…ÀtT1ÀH}àL± L‰áHó ¾ èSúïÿ…Àx/H‹}àèVýÿH‹}àè½åïÿ1ÀH‹UèdH+%( uL‹eøÉÃf D ¸ôÿÿÿëÞè4éïÿ @ ó úUI‰øH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt)‹—ˆ ë D ‰ÐðA±ˆˆ 9Ât ‰ÂBÿJƒøýväH‹EødH+%( uÉL‰ÀÃèËèïÿff. „ ó úUH‰åATHƒìdH‹%( H‰Eè1ÀH…ÿt,‹—ˆ I‰üë Jÿ9Êr‰ÐðA±Œ$ˆ 9Ât!‰ÂƒúÿuâH‹EèdH+%( u=L‹eøÉà D …ÉuâL‰çèœ I|$@è’ H‹EèdH+%( u L‰çL‹eøÉé†äïÿè!èïÿó úU¿ H‰åHƒìdH‹%( H‰Eø1Àè H…Àt Ç€ˆ H‹UødH+%( uÉÃèÖçïÿf D ó úUH‰åHƒìH‹=ýÍ| dH‹%( H‰Eø1ÀH…ÿt¾ è/âïÿ…ÀuQH‹=ÜÍ| H…ÿt¾ èâïÿ…Àu1ÀH‹UødH+%( u/ÉÃH‹ ¯Í| ‹5e›} H'É 1ÿ1ÀèAd ¸êÿÿÿëËH‹ ƒÍ| ëÚè<çïÿf. „ fó úUH‰øA¹g H‰÷Hp-H‰åHƒìdH‹%( H‰Uø1Ò¶P*ƒâð€út€úEÉAƒáõAƒÁwHƒìH‹HL‹@ 1ÀVHãÈ ¾ è»åïÿH˜H‹UødH+%( uÉÃè³æïÿ ó úUH‰åAWAVM‰ÆAUATI‰ôSHƒì(dH‹%( H‰EÈ1ÀH…öA•ÀH…ÿur„ÒtNE„ÀtIH‹N(H„È L‰÷1À¾ èGåïÿLcèH‹EÈdH+%( …§ HƒÄ(L‰è[A\A]A^A_]à € H˱ ¾ L‰÷1ÀèåïÿLcèë¹ D H‰ûA‰Ï¾ DˆE¿HO-H³Š L‰÷èÖäïÿLcèE„ÿtŠD¶E¿E„Àt€I‹L$(H‹CH;K rI‹T$HH)ÁHTü L‰÷1À¾ è”äïÿH˜IÅéFÿÿÿè•åïÿ D ó úUH‰åAVAUI‰ÕATSHƒìdH‹%( H‰EØ1ÀH…ÿu>H ± ¾ L‰ï1Àè@äïÿLcàH‹EØdH+%( uqHƒÄL‰à[A\A]A^]Ãf D HO-H‰ûI‰öL‰ïHÙ‰ ¾ èúãïÿLcàM…ötµI‹N(H‹CH;K rI‹VHH)ÁH„û L‰ï1À¾ èÄãïÿH˜IÄë€èÈäïÿ „ ó úUH‰øH‰ÏH‰åHƒìdH‹ %( H‰Mø1ÉH…ÀuZH…öt5„Òt1H‹N(H¤Æ ¾ 1ÀèjãïÿH˜H‹UødH+%( uDÉà € H° ¾ 1Àè=ãïÿH˜ëÑf „ HH-Húˆ ¾ 1ÀèãïÿH˜ëè äïÿó úUH‰ùH‰÷H‰åHƒìdH‹%( H‰Eø1ÀH…Éu*H¯ ¾ 1Àè×âïÿH˜H‹UødH+%( u Éà @ HƒÁ-HŠˆ ¾ è«âïÿH˜ëÒè²ãïÿfó úUH‰åAWAVAUATSHƒìL‹pdH‹%( H‰EÈ1ÀM…ÿt@I‰þI‰ô1ÛE1ÿL-\þ I‹FhL‰ê¾ L‰çH‹ Ø1ÀHƒÃHƒÁ-è>âïÿH˜IÇI9^pwÓH‹EÈdH+%( uHƒÄL‰ø[A\A]A^A_]Ãè ãïÿf. „ ó úUH‰åSH‰ûHƒìH‹?dH‹%( H‰Eè1ÀèÉ HÇ H‹{èÙ HÇC H‹EèdH+%( uH‹]øÉÃè·âïÿ € ó úUH‰åSH‰ûHƒìH‹?dH‹%( H‰Eè1Àèi HÇ H‹{èy HÇC H‹EèdH+%( uH‹]øÉÃèWâïÿ € ó úUH‰åAWM‰ÇAVI‰ÖAUI‰ÍATI‰ôSH‰ûHƒì(‹þÀ{ dH‹%( H‰EÈ1À…Òx[uqH‰ßL‰æE1ÀL‰êL‰ùD‰E¼è)à D‹E¼E, ‹ÃÀ{ …ÀtA€> uyH‹EÈdH+%( …· HƒÄ(D‰è[A\A]A^A_]à @ ¿ èNôïÿ…ÀtrÇxÀ{ A€> t‰L‰æH‰ßL‰ñ1ÀHM† èà L‰æHcøI‰øH)þHßégÿÿÿ € IcÅL‰æH €Ã H)ÆH<H† 1ÀèÖß AÅé]ÿÿÿf D è³$ A‰À…Àu‚Çú¿{ H‰ßL‰æéÿÿÿèáïÿfó úUH‰åAVI‰ÎAUI‰ÕATI‰üSH‰óHƒì‹Ã¿{ dH‹%( H‰EØ1À…ÒxHu`L‰êL‰ñ¾ L‰çèóóïÿA‰Å‹’¿{ …Àt€; uQH‹EØdH+%( uzHƒÄD‰è[A\A]A^]Ãfèkûïÿ‰Çè$óïÿ…Àt@ÇN¿{ €; t›L‰æH‰ßèÆáïÿëŽ @ L‰áº ¾ H=q è—øïÿë” D è»# …Àu·Ç¿{ éRÿÿÿè#àïÿ ó úUH‰åAWAVI‰ÖAUI‰ÍATI‰ôSH‰ûHìØ L‰…@ÿÿÿL‰Hÿÿÿ„Àt))…Pÿÿÿ)`ÿÿÿ)•pÿÿÿ)]€)e)m )u°)}ÀdH‹%( H‰…ÿÿÿ1À‹¾{ HEÇ… ÿÿÿ H‰…ÿÿÿH… ÿÿÿÇ…ÿÿÿ0 H‰…ÿÿÿ…ÒxXunH‰ßL‰æE1ÿH ÿÿÿL‰êèŽÝ AÇ‹-¾{ …ÀtA€> u{H‹…ÿÿÿdH+%( …¶ HÄØ D‰ø[A\A]A^A_]ÿ è¶ñïÿ…ÀtrÇà½{ A€> tŒL‰æH‰ßL‰ñ1ÀHµƒ è{Ý L‰æHcøI‰ÿH)þHßéjÿÿÿ € IcÇL‰æH èÀ H)ÆH<Hzƒ 1Àè>Ý AÇé[ÿÿÿf D è" A‰Ç…Àu‚Çb½{ H‰ßL‰æéÿÿÿèzÞïÿf. „ ó úUH‰åAUI‰ÕATI‰üSH‰óHìØ H‰HÿÿÿL‰…PÿÿÿL‰Xÿÿÿ„Àt&)…`ÿÿÿ)pÿÿÿ)U€)])e )m°)uÀ)}ÐdH‹%( H‰…(ÿÿÿ1À‹Ô¼{ HEÇ…ÿÿÿ H‰…ÿÿÿH…0ÿÿÿÇ…ÿÿÿ0 H‰… ÿÿÿ…Òx[uvL‰êHÿÿÿ¾ L‰çèâðïÿA‰Å‹¼{ …Àt€; uhH‹…(ÿÿÿdH+%( …’ HÄØ D‰è[A\A]]Ãf „ L‰çèHøïÿ‰Çèðïÿ…ÀtMÇ+¼{ €; t…L‰æH‰ßè£Þïÿéuÿÿÿf D L‰áº ¾ H=I¿ èoõïÿézÿÿÿf. „ è‹ …ÀuªÇÕ»{ é/ÿÿÿèóÜïÿ ó úUH‰åAWAVI‰þAUI‰ÕATI‰ÌSHƒìdH‹%( H‰EÈ1À€> „Ê H…Ò„– I‰÷ë+ @ L‰ö¿ è;íïÿ…Àˆ› HƒÃH‰ØL)àI)ÅtiI‰ÜL‰ê¾ L‰çèAàïÿH‰ÃL9àtÁL‰öL‰ÿè¾Ýïÿ…ÀxbH‰ÞL‰ñº L‰çL)æH…ÛIDõèôïÿHƒøu?L‰öH=R¾ èˆÝïÿ…Àx,H…Û…sÿÿÿ1ÀH‹UÈdH+%( u9HƒÄ[A\A]A^A_]à ¸ÿÿÿÿëØH‰ùº L‰îL‰çè-ôïÿHƒø•À¶Àë¸èÌÛïÿff. „ ó úUH‰åHƒìfTL‘ dH‹%( H‰Eø1Àf/ÍŽ H¿§ sf/Ü Hº H HFÂH‹UødH+%( uÉÃè\Ûïÿff. „ ó úUf(ÈH‰òH5n§ H‰åHƒìfT Î dH‹%( H‰Eø1Àf/ OŽ sf/ e H56º H› HFðH‹EødH+%( u ɸ éqüÿÿèÜÚïÿff. „ ó úUf(ÈH‰ÑHî¦ H‰åHƒìfT N dH‹%( H‰Eø1Àf/ Ï sf/ åŒ H¶¹ H HFÐH‹EødH+%( u ɸ éAúÿÿè\Úïÿff. „ ó úUH‰ÑH‰åHì „Àt)E€dH‹%( H‰…xÿÿÿ1ÀòE€HEÇ…dÿÿÿ0 H‰…hÿÿÿH…PÿÿÿH-¦ f(ÈfT H‰…pÿÿÿf/ sf/ /Œ H ¹ He HFи è›ùÿÿH‹•xÿÿÿdH+%( uÉÃè¢Ùïÿfó úUI‰ÑH‰åHìÐ H‰hÿÿÿ„Àt)E€dH‹%( H‰…Hÿÿÿ1ÀHEH“¥ Ç…4ÿÿÿ0 H‰…8ÿÿÿòE€H…PÿÿÿH‰…@ÿÿÿD‹@Ç…0ÿÿÿ f(ÈfT ÄŽ f/ TŒ sf/ j‹ H;¸ H HFÐL‰É¸ èÓøÿÿH‹•HÿÿÿdH+%( uÉÃèÚØïÿf. „ ó úUH‰åAUI‰ýATI‰ôS‰ÓHƒìdH‹%( H‰EØ1ÀH…ötFH5ź L‰çè´çïÿ…À„œ H5M€ L‰çèçïÿA‰À¸ E…ÀtRH5˜º L‰çèçïÿ…ÀtL‰æL‰ïèRãüÿ…Àt^…Ûxb…ÛtFH=í èåïÿH‰ÇH…ÀtBH5_º èæçïÿ…À•À¶ÀH‹UØdH+%( u5HƒÄ[A\A]]à @ è{ …Àu± € 1ÀëÎ @ ¿ è~êïÿ‰ÃëèÕ×ïÿ D ó úUH‰åAUI‰õH5õ¹ ATI‰üHƒìdH‹%( H‰Eè1Àè_çïÿ…ÀtH‹EèdH+%( u$HƒÄ1ÀA\A]]úÿÿÿÿL‰îL‰çè þÿÿ‰B¶{ ëÍèc×ïÿ ó úUH‰åHƒìdH‹%( H‰EøH‹FH9Gt ÀƒÈH‹UødH+%( u Éà € 1Àëäè×ïÿ € ó úUH~H‰åATI‰ôHƒìdH‹%( H‰Eè1Àèžý H‹EèdH+%( u L‰çL‹eøÉé+ÓïÿèÆÖïÿf D ó úUH‰åAVI‰öAULn(ATSHƒìL‹f(dH‹%( H‰EØ1ÀI‹ $M9ìt;f. „ I|$è-ý I|$@è#ý I|$8èý L‰çI‰Üè·ÒïÿH‹M9ìuÏH‹EØdH+%( uHƒÄL‰÷[A\A]A^]éŒÒïÿè'Öïÿ € ó úU¿P H‰åSH‰óHƒìdH‹%( H‰Eè1ÀèwèïÿH…Àt+óoóoKóoS óo[0óoc@ HP X0`@H‹UèdH+%( uH‹]øÉÃèÕïÿff. „ fó úU¿8 H‰åSH‰óHƒìdH‹%( H‰Eè1Àè÷çïÿH…Àt.óo[ HH(óo óoSfHnÁX flÀÆ@ P@(H‹UèdH+%( uH‹]øÉÃè*Õïÿf. „ ó úUH‰åAWI‰÷AVLuÀAUI‰ÕATS» HƒìdH‹%( H‰EÈH‹FH‹8èƒå A‰Ä‰ßèy¶ýÿI‹L‰òH‰Æè:, ƒøAƒÜ ƒÃƒûuÛI‹E» H‹8èJå A‰Ç‰ßè@¶ýÿI‹}L‰òH‰Æè, ƒøAƒß ƒÃƒûuÛD‰øD)àH‹UÈdH+%( uHƒÄ[A\A]A^A_]ÃèYÔïÿf „ ó úUH‰åSHƒìH‹dH‹%( H‰Eè1ÀH…ÿt#H5f¶ H‰ÓèìØïÿH…Àt¾@„Àtƒè09rH‹EèdH+%( u H‹]ø1ÀÉÉëäèçÓïÿ € ó úUH‰åAVAUATSHƒìdH‹%( H‰EØ1ÀHƒ tgHƒ0 I‰ýt]I‰öH‰ÓE1äL‰çèÜ£ I‰ÄH…ÀtDI‹t$H…ötæI‹}0èñr „ÀtÙH‹EØdH+%( u<H‹SH‹HƒÄL‰ö[L‰ïA\A]A^]ÿà H‹EØdH+%( uHƒÄ1À[A\A]A^]Ãè-Óïÿff. „ fó úUH‰åATI‰ôSH‰ûHƒìH‹vH‹dH‹%( H‰Eè1Àè¯âïÿ…Àu+H‹EèdH+%( u4I‹t$ H‹{ HƒÄ[A\]é†âïÿf D H‹UèdH+%( u HƒÄ[A\]Ãè£Òïÿ ó úUH‰åATI‰ôSH‰ÓHƒìH‹vHH‹zHdH‹%( H‰Eè1Àè/âïÿ…Àu+H‹EèdH+%( u4I‹t$ H‹{ HƒÄ[A\]éâïÿf D H‹UèdH+%( u HƒÄ[A\]Ãè#Òïÿ UH‰åAUATSHƒìdH‹%( H‰EØ1ÀH…ö„‹ I‰ôH‰ûH5Æä L‰çè¦áïÿA‰À¸ E…ÀtNH…ÛtlL‰æH‰ßè¹ÖïÿI‰ÅH…ÀtQH9Ãt¶Pÿ€ú ”À€ú;”ÂÐt L‰çè°ÔïÿH˜A¶T „Ò”À€ú;” ÐH‹UØdH+%( u*HƒÄ[A\A]]Ã1Àëá @ H5¬³ L‰çèyàïÿ…À”ÀëÇèMÑïÿff. „ fUfïÀH‰åAWAVAUATSL‰ËHìØ H‰8ÿÿÿH‹MH‰µÿÿÿH‰•ÿÿÿD‰… ÿÿÿH‰ ÿÿÿDˆ…,ÿÿÿdH‹%( H‰EÈ1ÀHH„} HÇ H‰…`ÿÿÿ)…Pÿÿÿ@„ÿ…à D¶cE„ä…Ñ €{ u(€{ uYH‹ÿÿÿH‹;E„äuzè5á H…À„Þ H‹;ëg¿ è ²ýÿH‰ÇèÉïÿH‰ÆH…À„Ó L‹½ÿÿÿI‹?èŠ" €{ „š ¿ èæ±ýÿH‰ÇèÎÈïÿH‰ÆH…À„œ H‹ÿÿÿH‹;èS" H‹;H‹G ÇEÄ H…À„„ Æ…+ÿÿÿ A¼ LµPÿÿÿL-m² HÇ… ÿÿÿ H‹WH‹ ÿÿÿH‹ ÊH‰HÿÿÿH…É„9 € H‹…Hÿÿÿ‹5·ƒ} ¿ Hû± H‹1ÀH‰ÙèŠL H‰ß肱ýÿ…À…Ê E„ä„1 €½,ÿÿÿ …D ¾@ H‰ßè·ÕïÿH…À„¶ H‰ÂH‰ÞL‰÷H‰…@ÿÿÿH)Úè¦ ÿÿ…À…Þ ¾/ L‰÷èÁ ÿÿ…À…É H‹@ÿÿÿ¾@ H‰ÏH‰0ÿÿÿè~âïÿH‹0ÿÿÿL‰÷H‰ÂH‰…@ÿÿÿH)ÊHqHƒêèJ ÿÿ…À…‚ º H5:± L‰÷è. ÿÿ…Àuj¶„Àu<éŽ f D ¾! L‰÷è; ÿÿ…ÀuGM)ìL‰÷At$0è' ÿÿ…Àu3¶CHƒÃ„ÀtWD¾øL‰ïD‰þèÈÔïÿI‰ÄH…Àu¸D‰þL‰÷èõ ÿÿ…ÀtÎA‰ÇH‹EÈdH+%( …\ HÄØ D‰ø[A\A]A^A_]à D º H5©ús L‰÷è| ÿÿ…Àu¸Hƒ½@ÿÿÿ t%L‹¥@ÿÿÿIƒÄL‰çè ÑïÿL‰æL‰÷H‰ÂèM ÿÿ…Àu‰Hƒ½8ÿÿÿ t%H‹8ÿÿÿH‰ßèàÐïÿH‰ÞL‰÷H‰Âè" ÿÿ…À…ZÿÿÿE1äH‹…HÿÿÿH‹@H‰…HÿÿÿH…À…ÜýÿÿH‹…ÿÿÿH‹8H‹G Hƒ… ÿÿÿH‹ ÿÿÿH9Á‚ýÿÿA€üt(€½ ÿÿÿ t H5ᯠL‰÷1Àèæ ÿÿA‰Ç…À…îþÿÿE1䀽+ÿÿÿ » „µ HcÀ|Ä „) E„ätI‰ßè¼®ýÿH‰ÇI‰Äè!ÐïÿL‰æL‰÷H‰Âèc ÿÿA‰Ç…À…›þÿÿƒÃƒû„k HcÃD¶dÄE„ä„Û ¾, L‰÷è]ÿÿA‰Ç…Àt£édþÿÿ‰ÀÆ…+ÿÿÿÆDÄéöþÿÿ D ¾: H‰ßèëÒïÿH‰…@ÿÿÿH…ÀtH‰ÂH)ÚH‰ÞL‰÷èÞÿÿ…À…þÿÿº H5Ú® L‰÷èÂÿÿ…À„ýÿÿéõýÿÿ D ¾, L‰÷èÓÿÿ…À„ÇüÿÿéÖýÿÿf D ¾{ L‰÷è³ÿÿ…À„§üÿÿé¶ýÿÿf D H‰ßèÏïÿH‰ÂéwÿÿÿH‹:I‰×è•Ü H…À„)ûÿÿI‹?éÄûÿÿ¿ èzýÿH‰ÇèbÄïÿH‰ÆH…Àt4H‹…ÿÿÿH‹8èë éûÿÿI‹?éŽûÿÿH=” è2ÄïÿH‰ÆH…À…dûÿÿA¿ôÿÿÿé.ýÿÿ LµPÿÿÿè\BýÿH‰…HÿÿÿH…À„ H‹`ÿÿÿ‹5c} HÝ 1À¿ è<H HEH‰ÇH‰ÃH‰…0ÿÿÿè&ƒþÿE1ÉH‰Ù1ÒL‹…ÿÿÿH‹µ`ÿÿÿH‹½Hÿÿÿèd|þÿA‰Ç…À…¹ Hi~} fïÀL¥pÿÿÿH‰E€H‹…Hÿÿÿ)…pÿÿÿH‹H9Ø„ï L‰µ@ÿÿÿD‰½,ÿÿÿL‹½8ÿÿÿ @ Hƒ»` „ª Hƒ½pÿÿÿ „ü HÇ…xÿÿÿ H‹E€Æ L‹«` A¾u L‰è@„öuNéà f „ Lp¾@ƒè0H˜Hƒø‡Ì H ά L‰ç¾4èÖÿÿ…Àu'A¾vIF@„ö„ @€þ!tºL‰çI‰Æè¯ÿÿ…ÀtÙL‹µ@ÿÿÿéG € H‹H9Hÿÿÿ…8ÿÿÿD‹½,ÿÿÿL‹µ@ÿÿÿL‰çèòÿÿH‹HÿÿÿH‹… ÿÿÿHÇ…Hÿÿÿ H‰H‹½0ÿÿÿèêþÿH‹½HÿÿÿèNuýÿL‰÷è¶ÿÿéDûÿÿL‹«` L‰ïèñÅïÿH‹}€èÂïÿH‰ƒ` H…À„ H‹» H5Ï« è5ÎïÿH…À„TÿÿÿH» èð L‹m€¾@ L‰ïèÏïÿH…À„þ f D Æ /Hx¾@ èoÏïÿH…ÀuêM…ÿt L‰ÿè ÌïÿL‰þL‰çH‰Âè_ÿÿ…À…ÜþÿÿL‹m€L‰ïè{ÁïÿH‰ƒ H…À…ÓþÿÿL‹µ@ÿÿÿ¸ôÿÿÿ € L‰ç‰…@ÿÿÿèÊÿÿD‹½@ÿÿÿéèþÿÿf D 1öL‰çè~ÿÿ…À„òýÿÿL‹µ@ÿÿÿëÅ‹5‹|} L‰é1ÿ1ÀHY¯ L‹µ@ÿÿÿè]E ¸ÿÿÿÿëžHEA¿ôÿÿÿH‰…0ÿÿÿéŠþÿÿH‹µ`ÿÿÿH‹½0ÿÿÿè ‚þÿérþÿÿM…ÿ„<ÿÿÿ¾: L‰ïèrÎïÿH…À…ÿÿÿ¾: L‰çèœÿÿ…À„ïþÿÿéäýÿÿƒÃƒû…½úÿÿémüÿÿèéÇïÿf „ ó úUH‰åAWAVAUATI‰üSH‰ÓHìˆ H‹dH‹%( H‰EÈ1ÀHó© H…ÿHDøè,ÀïÿH‰…PÿÿÿH‰…hÿÿÿH…À„4 LµhÿÿÿL-ñt L‰÷L‰îè,ÜïÿH‰ÇH…À„à è›ÿÿfïÀM‹|$€8 H‰Ç)…pÿÿÿ)E€)E)E )E°ts辿ïÿfInÏfHnÀflÁL½pÿÿÿH‰ßEˆL‰þèºÀ H…ÀH‰…Xÿÿÿt^H‹}ˆèUÃïÿH‹…XÿÿÿóAoD$óAo\$8@8X(I‹T$(H‰PHéSÿÿÿf. „ H=© èD¿ïÿfIn×fHnÀflÂë„ @ L‰þH‰ß襾 L‰þH‰ßè:À H…Àu—é ÿÿÿH‹½PÿÿÿèÔÂïÿ1ÀH‹UÈdH+%( uHĈ [A\A]A^A_]øôÿÿÿëØèEÆïÿ D UH‰åAWAVAUI‰ÕATSH@ÿÿÿfHnëflíHìH H‹UL‹}(H‰½˜þÿÿH‰µ ÿÿÿL‰ïL‹e0H5 H‰•øþÿÿH‹U ˆòþÿÿH‰•¸þÿÿ¶UD‰… þÿÿL‰½°þÿÿDˆ…óþÿÿˆ•ôþÿÿdH‹%( H‰UÈ1ÒÇEÄ HÇ… ÿÿÿ )ÐþÿÿˆÊD‰É‰ÐˆÌf‰…ÀþÿÿH…0ÿÿÿfHnÀH‰…ÈþÿÿflÀ)…0ÿÿÿè#ÕïÿE‹_‰…¤þÿÿE…Û„ L‰ïèؽïÿH‰…¨þÿÿH…À„½ H‰…(ÿÿÿH…(ÿÿÿM‰çÇ…àþÿÿ H‰…èþÿÿf D H‹½èþÿÿH5á è½ÙïÿI‰ÄH…À„è ¾: L‰çE1íè1ËïÿH…ÀtÆ Lh·ÀþÿÿH‹•øþÿÿLµ`ÿÿÿH5é foÐþÿÿL‰ÿH‹… ÿÿÿÆ…ÿÿÿ f‰Mˆ¶ôþÿÿH‰U€L‰òH‰`ÿÿÿH‰…hÿÿÿL‰¥pÿÿÿL‰xÿÿÿˆMŠÆE‹ )@ÿÿÿè¯H ‰… ÿÿÿ…À…¿ ¶E‹fïÀL‰}¸H5~ H‹•øþÿÿ¶ôþÿÿ)EH=Eðÿÿˆ…ÿÿÿH‹… ÿÿÿH‰µPÿÿÿHµPÿÿÿH‰…hÿÿÿH… ÿÿÿH‰E€H…ÿÿÿH‰Eˆ¶…òþÿÿ)E HÇE° H‰`ÿÿÿL‰¥pÿÿÿL‰xÿÿÿˆEH‰U˜ˆM L‰µXÿÿÿè/P €½ÿÿÿ … H‹…@ÿÿÿM‰åÇ… ÿÿÿêÿÿÿH9Øt'H‹•0ÿÿÿH‹µHÿÿÿH‰…0ÿÿÿH‹ÈþÿÿH‰HH‰H‰r‹5`w} L‰é1ÿ1ÀHNª A¿êÿÿÿè3@ H‹½¨þÿÿè—¿ïÿL‹¥0ÿÿÿL‹µÈþÿÿI‹ $L‰àM9ôt` D I‹T$fHnÀI|$PI‰ÝflÀH‰SH‰A$è¨é I‹|$è I|$(è”é I‹|$`èsnýÿL‰çI‰Üè(¿ïÿH‹L‰èM9õu¥H‹EÈdH+%( …¥ HeØD‰ø[A\A]A^A_]Ë… ÿÿÿH‹•@ÿÿÿH9Út'H‹µ0ÿÿÿH‹½HÿÿÿH‰•0ÿÿÿH‹ÈþÿÿH‰JH‰7H‰~ƒøê„› …À…4 ƒ…àþÿÿé2ýÿÿL‰ÿèj¼ H“ìÿÿHÌêÿÿfHnðfHnÂH[ëÿÿflÆI‰G(AGé¹üÿÿH‹½¨þÿÿè]¾ïÿ€=Îu} …= D‹•àþÿÿE…Ò„Ð H‹µÈþÿÿ1ÿH°ìÿÿè+B €½ þÿÿ „; ‹½¤þÿÿ…ÿ„š ‹µ¤þÿÿH‹…0ÿÿÿ…öH‰…Ðþÿÿ”…òþÿÿH;…Èþÿÿ„ H‹… ÿÿÿH‰… ÿÿÿH…Àt H‹…Ðþÿÿ€xX tcH‹…Ðþÿÿ€½óþÿÿ L‹`(„Þ H‹ÐþÿÿHƒìL‰á¶½óþÿÿH‹µ¸þÿÿLMÄHC`H‹SD¶CXPèÛïÿÿZYA‰Ç…À…×ýÿÿH‹C`H‰… ÿÿÿH‹…ÐþÿÿHƒ½¸þÿÿ Ç…ôþÿÿ H‹@H‹ H‰…àþÿÿHÓ H‰…Àþÿÿ„Ô H‹½àþÿÿè\Ñ ¾ HxH‰…èþÿÿèWÑïÿI‰ÅH…À„A H‹… ÿÿÿL‹8L9ø„Æ L‰øþÿÿE1öf D ‹…ôþÿÿ…Àu.Iƒ¿ t$L‰ÿèœ þÿ„ÀtI‹¿ H‹µÀþÿÿèÐïÿ…ÀuVL‰ÿ舷ýÿI‰ÄE…öŽ¼ H‹øþÿÿAFÿI‰ÍH\Áë € IƒÅL9ë„“ I‹} èJ·ýÿL‰æH‰Çè¯Ïïÿ…ÀuÛM‹?L9½ ÿÿÿ…cÿÿÿL‹øþÿÿL‰òH9•èþÿÿ‡š H…`ÿÿÿH‰…øþÿÿE1ÿHƒ½èþÿÿ L‹¥ ÿÿÿtbfO‹tý AƆz L‰÷M‰¶¨ èÔ¶ýÿH‰ÃM‹6M9ôt+L‰÷èÀ¶ýÿH‰ÞH‰Çè%Ïïÿ…ÀuáK‹Dý I‰†¨ M‹6M9ôuÕIƒÇL9½èþÿÿu I‹E H‹µøþÿÿfïÀHÇE H‹½°þÿÿ)…pÿÿÿ)…`ÿÿÿH‰…xÿÿÿ)E€è´¸ I‰ÆH…Àu'L‹½øþÿÿH‹°þÿÿL‰þH‰ßèó¶ L‰þH‰ß舸 I‰Æ¿P èKÑïÿI‰ÄH…À„< H‹•ÐþÿÿH‹BPL‹B(H‹J I‰D$@H‹B0HÇBP I‰D$M…À„ï H‹½øþÿÿ1À¾ H’q èSÏïÿ…Àˆß H‹…`ÿÿÿI‰D$H…À„Ó H‹ÐþÿÿIV(fHnâH‹AóoQ8M‰l$8‹@AT$ )• ÿÿÿA‰D$HH‹AHI‰D$0¶…òþÿÿAˆF I‹F(fHnÀL‰`flÄA$M‰f(H‹H‰…ÐþÿÿH;…Èþÿÿ…XüÿÿL‹¥ ÿÿÿM…ätH‹½˜þÿÿL‰æèÃ6ýÿL‰çè[iýÿH‹0ÿÿÿH;Èþÿÿ„E H‹s`H…ö„ H‹½˜þÿÿèŽ6ýÿH‹H;ÈþÿÿuÛE1ÿéCúÿÿf. „ H`ÿÿÿH‹½àþÿÿL‰æH‰ÚèGÑ „À„dýÿÿL‰ÿè·³ýÿ‹5Eq} L‰áHØŸ I‰À¿ 1Àè: H‹•øþÿÿIFN‰<òH9…èþÿÿ†; M‹?I‰ÆL9½ ÿÿÿ…üÿÿéýÿÿH‹…ÐþÿÿH5¾Ï H‹XH‰ßH‰Àþÿÿè“Ìïÿ…À„üÿÿèv ‰…ôþÿÿƒø„ïûÿÿH‰ßè¿i ƒð¶À‰…ôþÿÿéÖûÿÿH‰Ïè&µïÿI‰D$é-þÿÿIÇD$ L‰ïèÛ¸ïÿA¿ôÿÿÿé9ùÿÿH‹0ÿÿÿL‹µÈþÿÿL9ó„ ûÿÿI‰ÅëQH…öt@L‰çèÌïÿ…Àu4I‹}H‹sH…ÿt^H…öt"èìËïÿ…ÀuI‹uH‹{èË „À…± M‹e(H‹L9ó„µúÿÿL9넬úÿÿHƒ{` täH‹s(M…äu–H…öuÖI‹}H‹sH…ÿu¢H…öuÄë©H‰øþÿÿI‰Õé üÿÿ1ÒéêûÿÿM‰åéQøÿÿ‹5±o} H΢ 1ÿ1Àè8 é¨ùÿÿH‹H;Èþÿÿ…áýÿÿéþÿÿH‹0ÿÿÿH;Èþÿÿ„Ë D¶}ÆD¶eÅLµ`ÿÿÿD¶mÇëD¶¥ ÿÿÿDˆ¥ ÿÿÿE„䄬 E„ÿ„s E„í„: H‹H;Èþÿÿt}E„ätÅLµ`ÿÿÿëE„ít:H‹H;Èþÿÿt^E„ÿuê¿ è“œýÿH‹{L‰òH‰ÆèT …ÀuÍÆEÆE‰çE„íuÆ¿ èjœýÿH‹{L‰òH‰Æè+ …Àu©ÆEÇH‹E‰åH;Èþÿÿu¢è I‰ÄH…À„þÿÿL‹µ0ÿÿÿL;µÈþÿÿué‚ f D M‹6L;µÈþÿÿ„l A€~X uéIƒ~( uâI‹FH‹ H‹P H…ÒtÒE1íH‹HJ‹ éH…Ûué_ D H‹[H…Û„B H‹;諲ïÿH‰ÆH…À„’ L‰çè' A‰Ç…ÀtÐL‰çè( é¼öÿÿ¿ 艛ýÿH‹{L‰òH‰ÆèJ …À…¥þÿÿÆEÇA½ é–þÿÿ¿ èY›ýÿH‹{L‰òH‰Æè …À…lþÿÿÆEÆA¿ é]þÿÿ¿ è)›ýÿH‹{L‰òH‰Æèê …À…3þÿÿÆEÅÆ… ÿÿÿé#þÿÿH‹…ÐþÿÿL‹C H0¡ ¿ ‹5Im} H‹H 1Àè*6 H‹C`H‰… ÿÿÿH…À…#øÿÿH‹…ÐþÿÿL‹`(éÈ÷ÿÿH‹µÈþÿÿHhæÿÿ1ÿèa9 éL÷ÿÿI‹<$è“É H…Àu.L‰çè é#÷ÿÿI‹FH‹ H‹P IƒÅI9Õ‚‚þÿÿéLþÿÿ @ HƒìH… ÿÿÿE1À1ÉPH‹µ¸þÿÿLMÄL‰â1ÿèZçÿÿL‰çA‰Çè¿ AXAYE…ÿ„ÄöÿÿéFõÿÿA¿ôÿÿÿérþÿÿL‹¥ ÿÿÿM…ä…úÿÿE1ÿéõÿÿA¿ôÿÿÿH‹…Ðþÿÿ‹5Kl} HP 1ÿH‹H L‹@01Àè 5 éóôÿÿL‰ïA¿êÿÿÿè|´ïÿëÆA‰ÇéÏôÿÿfA¿êÿÿÿéÎôÿÿè ¸ïÿó úUH‰åAWAVL5ÅÊ AUL‰öATI‰ÔSH‰ûHƒìL‹/L‹:dH‹%( H‰EÈ1ÀHíu M…íL‰ÿLDèèpÇïÿ…ÀtL‰þL‰ïèaÇïÿA‰À1ÀE…ÀugM‹l$M…í„ù L‰öL‰ïL‹{è:Çïÿ…À„} M…ÿteL‰îL‰ÿèR¼ïÿI‰ÆH…À„Æ I9Ç„ ¶Pÿ€ú „ 1À€ú;„… D H‹UÈdH+%( …” HƒÄ[A\A]A^A_]Ãf D H5L™ L‰ïèÆïÿ…ÀueI‹D$óo óoKHóoS P óo[0X0óoc@`@óokPhP¸ ë… D L‰ï踹ïÿH˜A¶„Òt¨1À€ú;…bÿÿÿë›1ÀéYÿÿÿ脶ïÿ @ ó úUH‰åAWAVL5EÉ AUL‰öATSH‰ûHƒìL‹'L‹:dH‹%( H‰EÈ1ÀHpt L‹jM…äL‰ÿLDàèïÅïÿ…ÀtL‰çL‰þE1äèÝÅïÿ…ÀuWM…ítBL‰öL‰ïA¼ èÃÅïÿ…Àt=L‹sM…ötvL‰îL‰÷èÛºïÿI‰ÄH…ÀtI9Æt>¶@ÿ<;t6< t2H‹{L‰îè¦ãÿÿD¶àH‹EÈdH+%( uHHƒÄD‰à[A\A]A^A_]ÃL‰ï訸ïÿH˜A¶„Àt<;u·A¼ ë¿H5Ä— L‰ïè‘Äïÿ…Àt«ë™èfµïÿf D ó úUfïÀH‰åAUATSHƒìHdH‹%( H‰EØ1À)E°HÇEÐ H‰u¸)E )EÀH…ÿtWLm I‰ü‰ÓL‰îè¾® H…Àt!H‹UØdH+%( u6HƒÄH[A\A]]à € „Ût L‰îL‰çèé¬ L‰îL‰çè~® ëà @ 1Àë»è¿´ïÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé ¯ è{´ïÿff. „ ó úUH‰åAWI‰÷AVI‰þAULmATL‰ïSH kìÿÿHƒìXdH‹%( H‰EÈ1Àèc® H ÞÿÿH áÿÿfHnÈfHnÁHÝÿÿflÁH‰E¸E¨è3S H…ÀtH‰ÇL‰êH‰Þè@8 Hu€H=àÿÿH‰]€L‰mˆèX@ H‹]˜H…ÛtH € H‹S L‹K8L‰ÿI‰ÜL‹C0H‹K(H‹sÿsHÿs@AÿVH‰ßè|ìþÿL‰æL‰ïH‰Ã辬 XZH…Ûu¿H‹EÈdH+%( uHeØ[A\A]A^A_]Ãèd³ïÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ Ãè*³ïÿf. „ UH‰åAWAVI‰öAUI‰ÕHÆ• ATI‰ü¿ S‰ËHƒìHH‹EH‹ND‰E”L‹F‹5æf} L‰M¸H‰E°H‹E D‹}H‰E¨H‹E(H‰E dH‹%( H‰EÈ1Àè¢/ I‹~¾? èô¸ïÿH…À„“ L‰÷è3ÿÿÿ‰Eœ…ÀŽ¸ A¶ÇD¶}”‰E˜¶Ã1Û‰E”D‰øA‰ß‰Ã @ ‹E˜Hƒìÿu E‰ùÿu¨A‰ØL‰êL‰ö‹M”ÿu°L‰çAƒÇPÿu¸èy HƒÄ0D9}œ~…ÀtÃH‹UÈdH+%( uPHeØ[A\A]A^A_]à D HƒìA¶Çÿu D¶E”ÿu¨¶ËE1ÉL‰êÿu°L‰öL‰çPÿu¸è HƒÄ0ë© @ 1Àë¡èDZïÿ € ó úUH5ŒÄ H‰åAWAVAUATI‰üSH‰ÓHƒìL‹/L‹zdH‹%( H‰EÈ1ÀH¯o L‹rM…íL‰ÿLDèè.Áïÿ…ÀtL‰þL‰ïè ÁïÿA‰À1ÀE…Àu$I‹|$L‰öè(ßÿÿ„Àu4I‹|$L‰öèßÿÿ„Àu#1ÀH‹UÈdH+%( uSHeØ[A\A]A^A_]à ¶C@¶K0ÿsXL‰æH‹SÿsPL‹K8ÿsHD¶C1PH‹;èÆýÿÿHƒÄ …ÀuH‹S(ÆH‹S ‰ëžèÊ°ïÿf. „ UH‰åAWAVAUE‰ÍATSH‰óHì H‹EL‹e(H‰½ÐþÿÿL‹~H‰•àþÿÿH‰…Øþÿÿ‹EfInü‰(ÿÿÿfInÇL‹u0‰…ÿÿÿH‹E flÇD‰…ÿÿÿH‰…øþÿÿdH‹%( H‰EÈ1À)…0ÿÿÿM…äuë] D M‹d$M…ätNI‹4$L‰ÿèÚ¿ïÿ…Àuæ‹5d} L‰ùH6˜ 1ÿèï, ¸ÿÿÿÿH‹UÈdH+%( …Ó HeØ[A\A]A^A_]ÃHƒ½øþÿÿ t^H‹…øþÿÿL‹hPM…í„ I‹u H…ö„ù A¼ ë" D M‰àID$IÁàK‹t H…ö„M I‰ÄL‰ÿè;¿ïÿ…Àu×1Àévÿÿÿ¿h èúÕ H‰… ÿÿÿH…À„0 èA H‹µ ÿÿÿH‰ÂH‰FH…À„á H‹H ^m H…ÀHDÁH ¾ó fHnÀCFH‹CPHÇF( H…ÀHDÁHƒ½àþÿÿ H‰FHt*H‹½àþÿÿH‰• ÿÿÿèq§ïÿH‹ ÿÿÿH‹• ÿÿÿH…ÀH‰A(tqóo{H‹µ ÿÿÿL‹C H‹K~0H‹C(Hƒ½Øþÿÿ H‰F@HÇB t|H‹½ØþÿÿH‰•ðþÿÿH‰ÿÿÿL‰… ÿÿÿè§ïÿH‹•ðþÿÿL‹… ÿÿÿH…ÀH‹ÿÿÿH‰Bu=H‹ ÿÿÿH{Pè Õ H‹{èp H{(èîÔ H‹{`èÎYýÿH‰ß膪ïÿ¸ôÿÿÿé"þÿÿ¶…ÿÿÿD‰jE1퀽(ÿÿÿ ˆB„c H‹… ÿÿÿDˆhXHÇ@P HÇ@` M…À„b €½ÿÿÿ …) Hš H‰…0ÿÿÿ1öL‰Çè… …Àˆ+ H‹ HÑk H…ÉHEÁH‰… ÿÿÿ¶…ÿÿÿ‰…ðþÿÿ¶…ÿÿÿ‰…ìþÿÿ¶…(ÿÿÿ‰…èþÿÿH‹… ÿÿÿH‹xH‹H‹P H…Ò„ã Ç…ÿÿÿ E1äL=?õÿÿHÇ…ÿÿÿ @ H‹HH‹ÿÿÿL‹,ÙM…í„ÿ H…`ÿÿÿH@ÿÿÿH‰…(ÿÿÿëM‹mM…í„È H‹…(ÿÿÿH‰ÚL‰þL‰÷ó~… ÿÿÿAE H‰…Pÿÿÿ)…@ÿÿÿè1 …Àt¿ƒ…ÿÿÿHc…ÿÿÿL‰çH@HHÁâH‰ÖH‰•ÿÿÿèc¦ïÿH‹•ÿÿÿH…ÀI‰Ä„ fo]€foeHD˜fo`ÿÿÿfo•pÿÿÿfom fou°X P`0h@pPI‹U M‹mH‰P`M…í…8ÿÿÿH‹… ÿÿÿH‹xH‹H‹P Hƒ…ÿÿÿH‹ÿÿÿH9Ñ‚Ñþÿÿ‹…ÿÿÿ…À„t PÿMl$`L‰¥ ÿÿÿM‰çH RHŠHÁàIœÈ H‰…(ÿÿÿM‰ìL‹ ÿÿÿëf. „ I‹}I‹4$IƒÄhè L9ãuêL‹¥ ÿÿÿH‹…(ÿÿÿH0ÿÿÿL‰µ(ÿÿÿH‰ ÿÿÿL‹µàþÿÿL‰ûMlhL‰¥ÿÿÿL‹½ØþÿÿL‰ÿÿÿD‹¥èþÿÿL‹Ðþÿÿë HƒÃhH;ÿÿÿ„© ‹…ðþÿÿM‰ùD‰áL‰òÿµ(ÿÿÿD‹…ìþÿÿH‰ÞL‰ïÿµ ÿÿÿÿµ ÿÿÿPèÛ÷ÿÿHƒÄ …Àt³L‹¥ÿÿÿ‰…(ÿÿÿL‰çè>§ïÿ‹…(ÿÿÿHƒ½øþÿÿ …ÐúÿÿH‹ ÿÿÿ‰…(ÿÿÿH{PèkÑ H‹{èÛ H{(èYÑ H‹{`è9VýÿH‰ßèñ¦ïÿ‹…(ÿÿÿéŒúÿÿL‹¥ÿÿÿL‰çèצïÿHƒ½øþÿÿ …òúÿÿH‹ÐþÿÿH‹ ÿÿÿH‹fHnùfHnÀH‰X1ÀflÇH‰é?úÿÿAt$HcöHÁæL‰ïL‰… ÿÿÿèî£ïÿL‹½øþÿÿI‰GPH…À„äûÿÿH‹{ó~CL‰â1öL‹… ÿÿÿHÁâfHnÿflÇB fïÀDI‹Wè¡ A‰À¸êÿÿÿE…ÀˆÆùÿÿL‰½ ÿÿÿéüÿÿE1ÀE1ä¾ éwÿÿÿL‹CéÎûÿÿ‹C\ƒøtXƒøt0ƒøA•Åé„ûÿÿ¸êÿÿÿé®þÿÿI‰Èé±ûÿÿE1äééþÿÿ¸ôÿÿÿé†þÿÿè©ñþÿL‹C H‹KƒðA‰ÅH‹… ÿÿÿH‹Pé=ûÿÿè&F „Àu#L‹C H‹KA½ H‹… ÿÿÿH‹Péûÿÿè©ïÿH‹K‹5 ]} 1ÿ1ÀHR‘ èå% H‹… ÿÿÿÆ¿\} L‹C H‹KH‹PéØúÿÿf D ó úUH‰åAWAVAUATE1äSHƒì(H‰u¸dH‹%( H‰EÈ1ÀHƒ „ L‹/L‹BI‰þH‰ÓH´f H5W» L‹zM…íL‰ÇL‰E°LDèè(¸ïÿ…ÀtH‹u°L‰ïè¸ïÿ…ÀuJI‹~L‰þè(Öÿÿ„Àtd€{( ¹ twÆC+H‹SL‰öÿu¸j j ¶C*PL‹K D¶C)H‹;èñôÿÿHƒÄ A‰ÄH‹EÈdH+%( uMHeØD‰à[A\A]A^A_]Ãf „ I‹~L‰þE1äè±Õÿÿ„ÀtÀ{( ¹ u‰I‹~HL‰þè–Õÿÿ¶Èéuÿÿÿ詧ïÿf „ ó úUH‰åAWAVAUATE‰ÌS‰ËHƒì8H‰} L‹uD‹mL‹} H‰u¨H‰U°D‰E¼dH‹%( H‰EÈ1Àè†F H…ÀtPHƒìE¶íD¶E¼¶ËH‹U°H‹u¨PE¶ÌAWH‹} j AUAVèãàÿÿHƒÄ0H‹UÈdH+%( uHeØ[A\A]A^A_]øêÿÿÿëÛèõ¦ïÿ D ó úUE1ÉE1ÀH‰åHƒìdH‹%( H‰Eø1ÀH˜Ž| VH5˜¹ Q1ÉPj j èsàÿÿH‹UødH+%( uÉÃè¦ïÿff. „ fó úUfHnÇfHnÎflÁH‰åHƒì0dH‹%( H‰Eø1À)EÐèŽE foEÐH‰Ç1À)EàH…ÿtHUàH5Àïÿÿè‹* …À•ÀH‹UødH+%( uÉÃè ¦ïÿó úUH‰åHƒìdH‹%( H‰Eø1ÀÇEô è)E H‰Ç1ÀH…ÿtHUôH5”Ñÿÿè/* ‹EôH‹UødH+%( uÉÃèÆ¥ïÿf D ó úUH‰åAWAVAUATSHìˆ H‰u€H‰UˆH‰hÿÿÿdH‹%( H‰EÈ1À‹A…À„¥ HEH‰ûÇ…tÿÿÿ H‰…Xÿÿÿ‹µtÿÿÿH‹½hÿÿÿè5¡ H‰ßI‰ÆH‹@‹°è è xýÿI‰ÄH…À„ï fïÀHƒ}ˆ HÇEÀ )E )EH‰E¨)E°„Î L‹XÿÿÿL‹}ˆL‰îL‰ÿ觞 H‰…xÿÿÿH…À„w Hƒ}€ E‹Œ$è H ¬ M‹„$ tH‹E€H‹H ‹5¿X} H4 ¿ 1Àè˜! M‹n(IF(H‰…`ÿÿÿL9è„™ M‰ï¿P è·ïÿI‰ÆH…À„8 I‹GI‹I‰FI‹G I‰F èîœïÿI‰FH…À„ I‹G(I‰F(A‹GHA‰FHI‹G@H…À…d IÇF@ I‹W8Hƒ: „¶ 1ÀA‰ÄHƒÀHƒ< uòA|$¾ Hcÿ謴ïÿI‰F8H…À„Ÿ AƒÄE1íIÁäëfI‹V8J‰*IƒÅM9å„› I‹G8H‰ßJ‹(‹°è èuvýÿH…ÀuÐI~8è^Ê I~@èUÊ L‰÷èöŸïÿ¸êÿÿÿH‹UÈdH+%( …C HĈ [A\A]A^A_]à @ ¾ ¿ è ´ïÿI‰F8H…Àu I~@èþÉ L‰÷蟟ïÿ¸ôÿÿÿë§ „ H‹xÿÿÿH‹A(HQ(fHnÊfHnÀL‰pflÁAL‰q(M‹?L9½`ÿÿÿ…jþÿÿH‹hÿÿÿƒ…tÿÿÿ‹…tÿÿÿ;A‚sýÿÿ1ÀéBÿÿÿ Hƒ8 tJ¾ 1ÒI‰ô‰×HvƒÂJƒ< uíƒÇHcÿ¾ èP³ïÿI‰F@H‰ÇH…Àt^I‹w@L‰âè(œïÿéWþÿÿ ¿ E1äëÌf D L‰îL‰ÿèuš L‰îL‰ÿè œ H‰…xÿÿÿH…À…cýÿÿéÿÿÿ¸êÿÿÿéªþÿÿè6¢ïÿL‰÷莞ïÿ¸ôÿÿÿé“þÿÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèí¡ïÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø‹+H‹UødH+%( uÉÃè¡ïÿff. „ fó úUH‰åHƒìdH‹%( H‰EøH‹+H‹UødH+%( uÉÃèl¡ïÿff. „ UH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ HìÈ A¾ dH‹%( H‰EÈ1ÀLÀßÿÿ‰ñD·Â¾ H¾‰ H‰ûL‰ïL¥Àïÿÿè„Ÿ è,9 M‰è¾ L‰çH‰ÁHPU 1ÀècŸ Hµ0ßÿÿL‰çè$·ïÿ…Àt0H‹EÈdH+%( …í HÄÈ D‰ð[A\A]A^A_]à „ ¾ L‰çL‰éH`ƒ è Ÿ H‰ÞL‰çèI …Àu)¾ L‰ç1ÀL‰éHAƒ èáž HsL‰çèðH …ÀtA¾ÿÿÿÿévÿÿÿf D ¾ L‰çL‰éH ƒ è©ž HsL‰çè¸H …ÀuȾ L‰çL‰éH ƒ è‚ž Hs L‰çè‘H …Àu¡¾ L‰çL{L‰éHù‚ Lµ(ßÿÿèPž L‰òL‰þL‰çèI …À…iÿÿÿH‹SH‹…(ßÿÿÆ H‹{è2Ýþÿ¾ L‰çL‰éH‰CH±‚ 1Àèž HCL‰òL‰çH‰ÆH‰…ßÿÿè¼H …ÀulH‹SH‹…(ßÿÿÆ H‹{èàÜþÿL‰é¾ L‰çH‰CHg‚ 1Àè³ L‰òHs L‰çètH A‰Æ…Àu.H‹S H‹…(ßÿÿÆ H‹{ è•ÜþÿH‰C é,þÿÿL‰ÿè›Å éžþÿÿH‹½ßÿÿA¾ÿÿÿÿè„Å L‰ÿè|Å é þÿÿ軞ïÿff. „ ó úUH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( u!H‰øHÌ H‰÷¾ H‹ H‹H@1ÀÉéUïÿè`žïÿó úUH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( u!H‰øH H‰÷¾ H‹ H‹HH1ÀÉéïÿèžïÿó úUH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( u!H‰øHP H‰÷¾ H‹ H‹HX1ÀÉ鵜ïÿèÀïÿó úUH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( u!H‰øH H‰÷¾ H‹ H‹Hh1ÀÉéeœïÿèpïÿó úUHõ€ H‰åATI‰ô¾ SH‰ûHƒìdH‹%( H‰EèH‹L‰ç‹H`1Àè"œïÿH‹EèdH+%( u$H‹L‰ç¾ H¸€ ‹HdHƒÄ1À[A\]éï›ïÿèúœïÿf. „ ó úUH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( u!H‰øHx€ H‰÷¾ H‹ H‹HP1ÀÉé•›ïÿè œïÿó úUH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( u(H‰øH=€ H‰÷¾ H‹ Hiˆ è 1ÀÉé>›ïÿèIœïÿf „ ó úUH‰ñº H‰åAVAUATI‰ô¾ SH‰ûH=€ HƒìdH‹%( H‰EØ1ÀèO´ïÿH‹‹‚¸ …À~IE1öL-í „ L‰ð¾ L‰çIƒÆHÁàH‚8 L‰êL‹@H‹1À襚ïÿH‹D9²¸ ÉH‹EØdH+%( u HƒÄ[A\A]A^]Ã舛ïÿ „ ó úUH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( u(H‰øH,„ H‰÷¾ H‹ H‹€@\ H‹H01ÀÉé šïÿè)›ïÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉH‰ñI‰Ð¾ Hü~ 1ÀéÌ™ïÿèךïÿ € ó úUH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( u!H‰øH¿~ H‰÷¾ H‹ H‹Hx1ÀÉéu™ïÿ耚ïÿó úUH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( u!H‰øH‰~ H‰÷¾ H‹ H‹Hp1ÀÉé%™ïÿè0šïÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉH‰ñº% ¾ H=ñ‚ é<²ïÿèç™ïÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉH‰ñº2 ¾ H=É‚ éì±ïÿè—™ïÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉH‰ñº ¾ H=œ} 霱ïÿèG™ïÿ € ó úUH‰ñº H‰åAWI‰ÿH=…} AVAUATI‰ô¾ SHƒìdH‹%( H‰EÈ1ÀèM±ïÿI‹‹° …ö~k1ÛL5U L-T} L‰áº ¾ L‰÷è±ïÿI‹H›Hƒì¾ L‰çHƒÃH‹€ HÐL‰êL‹HL‹@ÿp ‹1Àè‚—ïÿI‹ZY9˜ ¥H‹EÈdH+%( uHeØ[A\A]A^A_]Ãèb˜ïÿfó úUH Ü| H‰åHƒìdH‹%( H‰EøH‹ƒ¸ D‹ˆ D‹€ H¸” HEÈH‹EødH+%( uÉI‰òHc ¾ L‰×1Àéä–ïÿèï—ïÿff. „ @ ó úUH‰åAWAVI‰öAUL-U| ATS1ÛHƒì(L‹'dH‹%( H‰EÈ1ÀA‹D$dM‹¼$Ð ‰E¸A‹„$˜ ‰E¼…À~0f D L‰ùL‰ê¾ L‰÷1ÀƒÃè`–ïÿL‰ÿèxšïÿM|9]¼uÖA‹„$œ ‰E¼…À„; M‹¼$Ø Ž 1ÛL-Ù{ @ L‰ùL‰ê¾ L‰÷1ÀƒÃè–ïÿL‰ÿè šïÿM|9]¼uÖA‹„$ I‹œ$à ‰E¼…À~;E1íL=¢{ D H‰ÙL‰ú¾ L‰÷1ÀAƒÅè·•ïÿH‰ßèÏ™ïÿH\D9m¼ÔA‹Œ$œ …É„´ I‹„$ø H…À„: ‹u¸…ö~RLcþ1ÛL-€ ëf D I‹„$ø H[Hƒì‰Ù¾ HL‰÷L‰êHƒÃD‹HD‹@‹ P1Àè1•ïÿXZL9ûuÂH‹EÈdH+%( … HeØ[A\A]A^A_]à „ A‹„$ I‹œ$à ‰E¼…Àÿÿÿ D I‹„$ø H…ÀtT‹u¸…ö~¢Lcþ1ÛL-Ð ëf D I‹„$ø H[‰Ù¾ L‰÷HHƒÃL‰êD‹D‹@1À艔ïÿI9ßuÌéUÿÿÿH‹EÈdH+%( ulL‰ñº5 ¾ H=” HeØ[A\A]A^A_]é©ïÿH‹EÈdH+%( u6L‰ñº= ¾ H=ö~ ëÈA‹„$ I‹œ$à ‰E¼…À*þÿÿépþÿÿè•ïÿff. „ @ ó úUH‰åAWAVAUATI‰ôSHƒìH‹ dH‹%( H‰EÈ1ÀL«H L‰ïèWÔ H» èÛÌþÿH…Àt7H‰ÃL5y @ H‰ßI‰ßè}ÍþÿA‹OL‰òL‰çH‰Ã¾ 1Àèt“ïÿH…Ûu×H‹EÈdH+%( uHƒÄL‰ï[A\A]A^A_]éJÔ èU”ïÿ D ó úUH‰åAWAVAUATI‰ôSHƒìH‹ dH‹%( H‰EÈ1ÀL³H L‰÷è§Ó H»€ è+ÌþÿH…Àt4Lk@H‰Ã € H‰ßI‰ßèÍÌþÿI‹øL‰âL‰îH‰ÃHƒÇè H…ÛuÚH‹EÈdH+%( uHƒÄL‰÷[A\A]A^A_]éÓ è¨“ïÿ „ ó úUHô} H‰åAWAVI‰ö¾ AUI‰ýATSHìÈ dH‹%( H‰EÈH‹L‰÷‹˜¨ L‹€0 L‹¸( 1À‰Ùè6’ïÿ…ÛŽž CÿL¥ ÿÿÿH@H`ÿÿÿIDÇH‰…ÿÿÿ D I‹E I‹IƒÇA‹wðH‹€0 H‰…ÿÿÿèõÓþÿ¾2 L‰ç‰ÂH¯•ÿÿÿ莕 I‹øA‹wðH‰Ú¹d èiÕþÿI‹OèI‰ÙM‰àH¢w ¾ L‰÷1À虑ïÿL9½ÿÿÿuˆH‹EÈdH+%( uHÄÈ [A\A]A^A_]Ãèz’ïÿf. „ ó úUº H‰åAUATLm°I‰ôSL‰îHƒì8H‹ dH‹%( H‰EØ1ÀH‹ƒ([ H‹¸p 苧 L‰é¾ L‰çHw 1Àè‘ïÿH‹ƒ([ º L‰îH‹¸x èW§ L‰é¾ L‰çHþv 1ÀèÎïÿH‹“([ H‹‚x H+‚p xGfïÀòH*ÀHG| ¾ L‰ç¸ ò^BD èïÿH‹EØdH+%( u)HƒÄ8[A\A]]à H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀë§è`‘ïÿó úUH‰åATHƒìdH‹%( H‰Eè1ÀHƒ uLH‹‹H°@[ èê> A‰Ä…ÀxH‹EèdH+%( uKD‰àL‹eøÉà ‹5E} HÓ{ 1ÿ1Àèâ ëÍH‹=y} ¾ H µø H†{ A¼ÿÿÿÿè»ïÿë¦èÄïÿ @ ó úUH‰åAWAVAUATSHƒìL‹'dH‹%( H‰EÈ1ÀI‹„$([ L‹8L9ø„ H‰óE1öL-Ûi ëf D E…ö…— M‹?I9ÇtgM9¿Ø uæAƒ¿à ~ÜL‰ÿè´†ýÿI‹ ¾ H‰ßI‰ÀHÇÔ HYu H…ÉHDÈ1ÀèïÿA‹‡à M‹?DpÿI‹„$([ I9Çuœ H‹EÈdH+%( udHƒÄ[A\A]A^A_]Ãf. „ L‰ÿè8†ýÿL‰ê¾ H‰ßH‰Á1À裎ïÿAƒît I‹„$([ é9ÿÿÿH‰Ùº ¾ H=ü èקïÿëØè€ïÿó úUH‰åAWAVAUATI‰ôSHƒìdH‹%( H‰EÈH‹‹˜¬ …Û„º H‹¸è L5€t LmÀ „ 1ÒL‰îè&ŸïÿL‹EÀA€8:ulMxA‰ÁL‰ñ¾ M‰øHXt L‰ç1ÀèéïÿL‰ÿL5ô¡ èú‘ïÿI|ƒëu°L‰æ¿ èsŸïÿH‹EÈdH+%( ujHƒÄ[A\A]A^A_]à D L‰áº ¾ H=´y èç¦ïÿë D H‹EÈdH+%( u'HƒÄH‰ñº ¾ [H=`y A\A]A^A_]骦ïÿèUŽïÿ D ó úUH‰åAWAVAUATSHƒì(H‰}¸dH‹%( H‰EÈH‹‹¤ …Ò~{I‰ôE1íL=Hy L5hs f „ L‰ëL‰ú¾ L‰çHÁãH˜ 1ÀIƒÅL‹KL‹C‹ èÂŒïÿ‹ L‰ò¾ L‰ç1À讌ïÿH‹{L‰æèrP H‹E¸H‹ D9¨¤ ¢H‹EÈdH+%( uHƒÄ([A\A]A^A_]Ãèïÿff. „ @ ó úUH‰ñº H‰åAWAVAUATI‰ô¾ SHƒì8H‰}°dH‹%( H‰EÈH‹H=¤r Hc˜” èt¥ïÿ…ÛŽ± HÝ HÇE¸ L-†r H‰E¨H‹E°H‹U¸H‹ H‹€È L‹<L‰ÿèr…ïÿI‰ÆH…À„• I‰Çë Æ HXL‰ùL‰ê¾ L‰ç1ÀI‰ßè¡‹ïÿ¾' L‰ÿèô’ïÿH…ÀuÏL‰çL‰ùHÑî 1À¾ èv‹ïÿL‰÷èÞˆïÿHƒE¸H‹E¸H9E¨…kÿÿÿH‹EÈdH+%( u6HƒÄ8L‰æ¿ [A\A]A^A_]éáœïÿL‰ùHvî L‰ç1À¾ è‹ïÿë¨è!Œïÿó úU¾ H‰åAUATI‰üHƒìL‹/dH‹%( H‰Eè1ÀL‰ïèüÿ„À„– Iƒ|$ u^L‰æL‰ïèÃeüÿA‰Ä…Àx,L‰ïE1äè¡~üÿH‹EèdH+%( ujHƒÄD‰àA\A]]à D ‹5ž?} Hw ¿ 1Àèw ëÄ D H‹= } H :ó Hv 1À¾ A¼ÿÿÿÿèIŠïÿë– € A¼ÿÿÿÿë‡èC‹ïÿ ó úU1ÒH‰åHƒì‹dH‹%( H‰Eø1Àè; HÁø?H‹UødH+%( uÉÃè‹ïÿó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ u H‹EødH+%( uD‹Éé†ô f D H‹=I } H bò ¾ HVu 葉ïÿH‹EødH+%( uɸÿÿÿÿÃ膊ïÿf D UH‰åAWAVAUATSHì˜ H‹ dH‹%( H‰EÈ1ÀH9ßteI‰üI‰÷H…ö„Î Lµ@ÿÿÿë D H‹I9Üt@ƒ{uòHƒ»0 uè‹sL‰ÿè%£ïÿI‰ÅH…À„Ä Hƒ» t7L‰«0 H‹I9ÜuÀ1ÀH‹UÈdH+%( …¼ HeØ[A\A]A^A_]à @ HƒìL‹HHÿp¹€ º ¾€ L‰÷1ÀL¼< è}¥ïÿL‰÷è%‚ïÿH‰ƒ ZYH…ÀuˆƒÈÿë”fH‹I9Ütˆƒ{uòHƒ»0 uè‹5f=} Hán ¿ 1Àè? ¸ÿÿÿÿéWÿÿÿ‹K‹5@=} ¿ 1ÀH¾t è ¸ÿÿÿÿé1ÿÿÿè‰ïÿf. „ ó úUH‰åAWI‰÷AVAUATSHƒìdH‹%( H‰EÈH‹D‹ ´ H‹˜ð E…ä„‘ 1ÀH öF ¾ L‰ÿH]n 複ïÿE…ä~@AD$ÿH ?Í LtÃL-_És L%•› L‹L‰ê¾ L‰ÿ1ÀHƒÃèg‡ïÿL‰áL9óußH‹EÈdH+%( uZHƒÄL‰þ¿ [A\A]A^A_]éå˜ïÿ D H‹EÈdH+%( u+HƒÄL‰ÿH QF 1À[HÑs A\¾ A]A^A_]éö†ïÿèˆïÿó úUH‰åAWAVAUATI‰ôSHìø H‹?dH‹%( H‰EÈ1À€¿ „v H‹ð L‹¯ø I¸SZ› /¸D L½ ÿÿÿD‹· H½ðþÿÿH‰ÎHÁî H‰ðI÷àH‰ÖHºÏ÷Sã¥›Ä HÁî HiÆ Êš;fHnÆL‰þH)ÁHÁéH‰ÈH÷âHÁêfHnÊL‰êHÁê flÁH‰Ð)…ðþÿÿI÷àH‰ÓHÁë Hià ʚ;I)Åèx‚ïÿH…À„ LM€L‰ù¾@ Hãl L‰ÏL‰èþÿÿL½@ÿÿÿèæ˜ïÿ¾@ L‰ÿ1ÀD‹…øþÿÿH‹èþÿÿH´l èb… D‰÷èº E‰ð¾ L‰çH‰ÁHšl 1Àèž…ïÿD‰÷è– HƒìL‰ùL‰çPD‹øþÿÿ1ÀHkr AUL‹…ðþÿÿ¾ Sèg…ïÿHƒÄ H‹EÈdH+%( uqHeØ[A\A]A^A_]à D H‹EÈdH+%( uNHeØH‰ñº ¾ [H=äk A\A]A^A_]éjžïÿf. „ H¸<error> L½@ÿÿÿH‰…@ÿÿÿé!ÿÿÿèî…ïÿff. „ ó úUH‰åATHƒìH‹H‹w dH‹%( H‰Eè1À‹¶Jè4 A‰Ä…ÀxH‹EèdH+%( u"D‰àL‹eøÉË5Ž9} H›q 1ÿ1Àèj ëÏès…ïÿ UH‰åAUA‰õATI‰ÔSH‰û¿ Hƒì‹5S9} dH‹%( H‰EØ1ÀÇ H,k è E„ítYHƒûtH‰Ú¸ÿÿÿÿHÊH9Óu#AÆD$‹5 9} 1É¿ 1ÀH7q èâ 1ÀH‹UØdH+%( …¶ HƒÄ[A\A]]ÃfHƒûP„Ž H‰Ú1ÉHÊHƒúPt¹ HƒûXtwHƒúXu/AÆD$A¸ ‹5™8} Höp ¿ 1Àèr 1ÀëŽf D ¹ Hƒû`t7Hƒú`tÀ¹ Hƒûpt&Hƒúpt¯Hƒûxt"¸ÿÿÿÿ¹ Hƒúxt™éKÿÿÿ 1ÉE¶D$듹 ëñè"„ïÿfó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèíƒïÿff. „ fUH‰åAWAVAUI‰õATSH‰ûHìˆ ‹wHº dH‹%( H‰EÈ1ÀèM H…À„Ü I‰Ç·Cƒàfƒø„+ ‡í fƒø„ó fƒø…® E1öL‰îL‰ÿè3“ I‰ÄH…À„” HÇ…Xÿÿÿ fƒ{ ˆÉ Hs H‹•XÿÿÿHpÿÿÿH‰ßè×vüÿH‰ÞL‰çè 6ÿÿA€Œ$Ü E…ö…º H]I¼$è H‰Þè†Uüÿ‹5ô6} I‰Ø1ÀI‹Œ$ L‹Xÿÿÿ¿ Hho è»ÿ L‰çè35ÿÿH‹EÈdH+%( …À HĈ [A\A]A^A_]Ãf D fƒøuÏé ÿÿÿ D A¾ éÿÿÿ D ¶C H‰…Xÿÿÿé'ÿÿÿ „ A¾ éçþÿÿ D H`ÿÿÿfïÀº L‰îH‰ß)…`ÿÿÿè~ ÿÿ…Àu €½lÿÿÿ u!E‰´$Ä H‹½`ÿÿÿèm~ïÿéþþÿÿ „ L‰úH‰ÞL‰çè’"ÿÿëÏèëïÿff. „ UH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hì¸ H‰•(ßÿÿH‰ ßÿÿdH‹%( H‰EÈH‰ÐHÈH‰…0ßÿÿH9ƒ+ I‰ýA‰ôLµ`ßÿÿH‰Óë&L‰êL‰þL‰÷è‚ýÿÿ·…fßÿÿHÃH90ßÿÿ†ó º$ L‰öD‰çè÷© Hƒø$…¡ A€} …† ·•fßÿÿL½ÀßÿÿD‰çL‰þHƒê$H‰•8ßÿÿ辩 H‹•8ßÿÿH9Ð…b H¸nel.kallH9…Àßÿÿ…kÿÿÿ½Èßÿÿsyms…[ÿÿÿ€½Ìßÿÿ]…NÿÿÿH‹µ(ßÿÿ1ÒD‰çÇ…0ßÿÿ èó“ïÿHƒøÿ„ H‹… ßÿÿHØH‰…(ßÿÿH9؆ù L½@ßÿÿLµÀïÿÿé @ ·•FßÿÿL‰öD‰çHƒê H‰•8ßÿÿè© H‹•8ßÿÿH9Â…« H‹•@ßÿÿóo…HßÿÿH½ßÿÿL‰öH‰ÐH‰•ßÿÿL‰êHÁè …œßÿÿƒèfƒø—À¶À÷؉…˜ßÿÿH‹…XßÿÿH‰…¬ßÿÿèüÿÿ·…–ßÿÿHÃH9(ßÿÿvIº L‰þD‰çè{¨ Hƒø u)A€} „FÿÿÿL‰ÿè¶& é9ÿÿÿL‰÷è¨& émþÿÿ Ç…0ßÿÿÿÿÿÿH‹EÈdH+%( u+‹…0ßÿÿHĸ [A\A]A^A_]à € Ç…0ßÿÿ ëÆèGïÿ € ó úUH‰åHƒìH‹O H‹WdH‹%( H‰Eø1À‹wH‹?è2ýÿÿ…ÀuH‹EødH+%( u"É1Àà ‹5ö2} H³k ¿ 1ÀèÏû ëÏèØ~ïÿ „ UH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ HƒìhH‰½€ßÿÿHÀßÿÿH‰µxßÿÿdH‹%( H‰EÈ1Àè» H‰ß¾ Hd H‰Á1Àèõ| H‰ßèM†ïÿH…À„¤ I‰ÅE1ÿL5xd HÇ… ßÿÿ HÇ…ßÿÿ L‰ïè(†ïÿH…À„7 €x.Hxu€ t߀x.u€.u € tÍ D 1ÀH•¸ßÿÿH5d è£wïÿƒøu®L;½ßÿÿr-H‹½ ßÿÿIwº 者ïÿH…À„p Hƒ…ßÿÿH‰… ßÿÿH‹ ßÿÿ‹¸ßÿÿKL¥ÀïÿÿHÁH‰˜ßÿÿH‰…¨ßÿÿè¶ L‰çI‰Ø¾ H‰ÁHÌj 1Àèí{ L‰çèE…ïÿI‰ÄH…À„s 1Û € L‰çè8…ïÿH…ÀtS€x.Hxu € tã €x.„– 1ÀH•¼ßÿÿL‰öèÅvïÿƒøuÀ‹…¼ßÿÿL‰ç9ÃBØèí„ïÿH…Àuµ „ SƒÃ@¿ ƒãÀ‰•ŒßÿÿsIóÁþHcöèkïÿH‹¨ßÿÿ‹•ŒßÿÿH…ÀH‰A„ ó~…˜ßÿÿfnÊL‰çflÁèÖïÿf D L‰çèx„ïÿH…Àtk€x.Hxu € tã €x.„ö 1ÀH•¼ßÿÿL‰öèvïÿƒøuÀ‹¼ßÿÿH‹µ¨ßÿÿº L‰çH‰ÈHÓâHÁè%øÿÿ HFH è„ïÿH…Àu˜ L‰çIƒÇè<ƒïÿL‰ïèôƒïÿH…À…Ìýÿÿ L‰ïE1äè ƒïÿH‹…xßÿÿº L‰þH‹½ ßÿÿH ÚÿÿL‰8H‹…€ßÿÿH‰8èn‡ïÿH‹EÈdH+%( …) HÄh D‰à[A\A]A^A_]Ãf D €.…`þÿÿ€ „,þÿÿéQþÿÿ € €.… ÿÿÿ€ „ÌþÿÿéñþÿÿH‹ßÿÿ‹5>/} 1ÿA¼ôÿÿÿHch èø L‰ïè^‚ïÿf D M…ÿt,H‹ ßÿÿKHYLlÁ € H‹;HƒÃèLwïÿI9ÝuïH‹½ ßÿÿè;wïÿé(ÿÿÿ‹5Ô.} 1ÿ1ÀA¼ÿÿÿÿHGh èª÷ L‰ïèòïÿ똋5®.} I‰Ø¿ 1ÀH ‰â H‚g A¼ÿÿÿÿèw÷ éÔþÿÿL‰çA¼ôÿÿÿè´ïÿë¸èmzïÿff. „ fUH‰åAUI‰õATI‰üSHƒìH‹dH‹%( H‰EØ1ÀH…ÿ„© I‹t$I‹D$ HVHú÷ÿ ‡º H‰ÂH)òHƒúH‰Âw € HÒH‰ÑH)ñHƒùvñ¹÷ÿ H9ÊH‰ËHFÚH9Ør-I‹E H‰71ÀIƒD$H‹UØdH+%( uiHƒÄ[A\A]]à H‰ÞèxsïÿH‰ÇH…ÀtPI‰D$I‹t$I‰\$ ë² € A‹|$º èë¢ HÇÁÿÿÿÿH‰Â1ÀH…ÒHHÊHƒúHEÁë¸ùÿÿÿëˆèPyïÿ¸ôÿÿÿéyÿÿÿf D ó úUH5µ8 H‰åAWAVAUATSHƒì8H‰}¨H=S_ dH‹%( H‰EÈ1ÀHÇE° HÇE¸ èÕïÿH…À„¿ I‰ÄLm¸H]°ë& € L‹u°º H5_ L‰÷è wïÿA‰Ç…ÀtYL‰áº L‰îH‰ßèæ‰ïÿH…ÀÉA¿ÿÿÿÿH‹}°èòtïÿL‰çè*|ïÿH‹EÈdH+%( uIHƒÄ8D‰ø[A\A]A^A_]Ãf „ LmÀ1ÀH5¥^ L‰÷L‰êèrïÿƒøu¨H‹}¨L‰îè×ýÿÿA‰Çë—è-xïÿAƒÏÿë € ó úUH‰åAWAVAUATI‰ôSHƒì(H‰}°H‹?dH‹%( H‰EÈ1À‹‡¼ …ÀŽ¶ HÇE¸ L5ÚŠ D H‹E¸HÁàH‡@ ‹H‹HL‹x…Û„¿ 1ÀHJ] ¾ L‰çè‰vïÿ…Û~>CÿH '¼ MlÇH G¸s € M‹H‰Ú¾ L‰ç1ÀIƒÇèOvïÿL‰ñM9ýußL‰æ¿ èê‡ïÿH‹E°HƒE¸H‹8H‹E¸9‡¼ ^ÿÿÿHƒÇ@èµ¾üÿH5 ‘ H‰ÇèÖ†ïÿ…Àt:H‹EÈdH+%( …¶ HƒÄ([A\A]A^A_]ÃH¡b ¾ L‰ç1ÀèÊuïÿëŽH‹E°H5'] H‹ Hx@H‰E¸èÄüÿ„Àt§H‹E°HTy H5Õ4 H‹8HƒÇ@èKÅüÿH‰ÇH…Àt1öº 觇ïÿ…À…mÿÿÿH‹EÈdH+%( u'HƒÄ(L‰áº{ ¾ [H=d A\A]A^A_]陎ïÿèDvïÿ @ UH‰åAUI‰õATI‰üSHƒìH‹dH‹%( H‰EØ1ÀH…ÿ„© I‹t$I‹D$ HVHú÷ÿ ‡º H‰ÂH)òHƒúH‰Âw € HÒH‰ÑH)ñHƒùvñ¹÷ÿ H9ÊH‰ËHFÚH9Ør-A‹E ‰71ÀIƒD$H‹UØdH+%( ujHƒÄ[A\A]]à @ H‰ÞèXoïÿH‰ÇH…ÀtPI‰D$I‹t$I‰\$ ë² € A‹|$º èËž HÇÁÿÿÿÿH‰Â1ÀH…ÒHHÊHƒúHEÁ뎸ùÿÿÿë‡è0uïÿ¸ôÿÿÿéxÿÿÿf D ó úUH‰åATI‰üHƒìdH‹%( H‰Eè1Àè;2 ¿T ‰Eàè |ïÿH…Àx9HuàL‰ç‰Eäèšþÿÿ…Àx HuäL‰çèŠþÿÿH‹UèdH+%( uL‹eøÉà D ¸ÿÿÿÿëßè¤tïÿ @ ó úUH‰åAWAVAUATSH‰ûHƒì(L‹'dH‹%( H‰EÈ1ÀI„$H H‰ÇH‰E°èò³ I´$ˆ H‰ßèþÿÿA‰Å…Àˆð I¼$€ èZ¬þÿI‰ÄM…ä„× f D M‰çL‰çM‰åèú¬þÿI‹øI‰Ä‹WL²ø è4“ H‹{M‹GøH…ÿ„Ë H‹sL‹K I6H=÷ÿ ‡û L‰ÈH)ðI9ÆL‰Èv D HÀH‰ÁH)ñI9Îwò¹÷ÿ H9ÈHFÈI‰ÏI9És(H‰ÎL‰E¸èjmïÿL‹E¸H…ÀH‰Ç„ H‰CH‹sL‰{ H÷L‰òL‰ÆèmïÿLsI‹}ø胔 E1íM…ä…/ÿÿÿH‹}°è>³ H‹EÈdH+%( urHƒÄ(D‰è[A\A]A^A_]à D ‹{L‰òL‰Æ茜 I‹øL9ðt©H…Àx è'” A½ÿÿÿÿë¨H‰E¸A‰Åè” H‹E¸…À‰°þÿÿëŽ D L‰ÇA½ùÿÿÿèò“ évÿÿÿèÈrïÿI‹}øA½ôÿÿÿèÙ“ é]ÿÿÿ @ ó úUH‰åAWAVI‰þAUATSHƒì(H‹ dH‹%( H‰EÈ1ÀHƒH H‰ÇH‰E¸è² H³˜ L‰÷è$üÿÿA‰Ä…ÀˆÉ H» èmªþÿI‰ÅM…턱 M‰ïL‰ïè«þÿE‹g I‹~IƒÇI‰ÅIƒÄH…ÿ„º I‹NI‹v I H=÷ÿ ‡â H‰ðH)ÈI9ÄH‰ðv @ HÀH‰ÂH)ÊI9Ôwòº÷ÿ H9ÐH‰ÓHFØH9Þs H‰Þè–kïÿH‰ÇH…À„§ I‰FI‹NI‰^ L‰âHÏL‰þè@kïÿMfE1äM…í…OÿÿÿH‹}¸èw± H‹EÈdH+%( u`HƒÄ(D‰à[A\A]A^A_]Ãf D A‹~L‰âL‰þèÚ L9àtH…ÀxA¼ÿÿÿÿë¯ € E1äéæþÿÿA‰Ä…À‰Ûþÿÿë“ A¼ùÿÿÿëˆèqïÿA¼ôÿÿÿéxÿÿÿ „ ó úUH‰åAWAVI‰þH=_ AULm¨ATL‰îSHƒìXdH‹%( H‰EÈ1ÀHÇE HÇE° HÇE¸ èý A‰Ä…Àt'H‹EÈdH+%( …P HƒÄXD‰à[A\A]A^A_]ÃfL}¸H} L‰þè ñÿÿA‰Ä…ÀuÂHu°L‰÷èýõÿÿH‹M H‰Mˆ…Àˆ} L‰îL‰÷èâõÿÿ…Àˆj L‰þL‰÷èÏõÿÿ…ÀˆW H‹MˆHƒ}¸ HÇE HYHMÀH‰M€„» @ HsøL‰÷è”õÿÿ…Àˆ H‰ÞL‰÷èõÿÿ…Àˆ H‹H‹u€L‰÷L‹kH‰EÀèbõÿÿ‰Â…ÀˆM H‹EÀHƒÀ?HÁè„° E1ÿ I‹~H…ÿ„ I‹vM‹V HFH=÷ÿ ‡+ L‰ÐH)ðHƒøL‰Ðw @ HÀH‰ÂH)òHƒúvñº÷ÿ H9ÐHFÐI9Òs(H‰ÖH‰U˜è iïÿH‰ÇH…À„ñ H‹U˜I‹vI‰FI‰V I‹E H‰7IƒFH‹EÀIƒÇIƒÅHƒÀ?HÁèL9ø‡VÿÿÿHƒEH‹u¸HƒÃH‹EH9ƇÜþÿÿëf. „ H‹u¸A‰ÄH…öt%H‹EˆHXHvL,à @ H‹;HƒÃèkïÿI9ÝuïH‹}ˆèöjïÿéêýÿÿA‹~º L‰îèñ— Hƒø„bÿÿÿH…ÀxºÿÿÿÿH‹u¸A‰Ôë™f‰Â…À‰Cÿÿÿëé @ ºùÿÿÿëÞA‰Äë¥è?nïÿºôÿÿÿëÍ „ ó úUH‰åATSH‰ûHƒìH‹WL‹'dH‹%( H‰Eè1ÀH…ÒtcH‹OH‹G H)ÈHƒø~rH‹ I‰„$ HƒGH‹1À€z u H‹UèdH+%( u]HƒÄ[A\]Ãf D I‹”$ HÊI‰”$ ëÍ ‹I´$ º èG– Hƒøt¤H…Àx¸ÿÿÿÿë£f „ …Àt‹ëêèemïÿ D ó úUH‰åSH‰ûHƒìH‹OdH‹%( H‰Eè1ÀH…ÉtPH‹GH‹W H)ÂHƒú~[H‹HƒÀH‰GH‰UàH‹€x u H‰Px1ÀH‹UèdH+%( uCH‹]øÉà HÊëÝ ‹Huຠ蓕 HƒøtH…Àx ¸ÿÿÿÿë½ D …ÀuðH‹UàëŸè±lïÿó úUH‰åAVI‰öAUATI‰ÔSHƒìL‹odH‹%( H‰EØ1ÀI‹}H…ÿ„§ I‹uI‹E H2Hú÷ÿ ‡³ H‰ÂH)òI9ÔH‰ÂvHÒH‰ÑH)ñI9Ìwò¹÷ÿ H9ÊH‰ËHFÚH9Ør6H÷L‰âL‰öèÀeïÿMe1ÀH‹UØdH+%( ugHƒÄ[A\A]A^]Ãf D H‰ÞèÀeïÿH‰ÇH…ÀtII‰EI‹uI‰] ë¬f. „ A‹}è9• HÇÁÿÿÿÿH‰Â1ÀH…ÒHHÊL9âHEÁ둸ùÿÿÿëŠèŸkïÿ¸ôÿÿÿé{ÿÿÿ D ó úUH‰åAUATI‰üSHƒìL‹/H‹dH‹%( H‰EØ1ÀH…ÿ„¥ I‹t$I‹D$ HVHú÷ÿ ‡½ H‰ÂH)òHƒúH‰Âw HÒH‰ÑH)ñHƒùvñ¹÷ÿ H9ÊH‰ËHFÚH9Ør-I‹… H‰71ÀIƒD$H‹UØdH+%( upHƒÄ[A\A]]ÃH‰Þè¨dïÿH‰ÇH…ÀtZI‰D$I‹t$I‰\$ ë² € A‹|$º Iµ è” HÇÁÿÿÿÿH‰Â1ÀH…ÒHHÊHƒúHEÁ닸ùÿÿÿéÿÿÿèvjïÿ¸ôÿÿÿérÿÿÿff. „ ó úUH‰åATSHƒìdH‹%( H‰EèH‹L‹ @\ A€|$! „– H‹WH‰ûH…ÒtbH‹KH‹C H)ÈHƒø~nH‹ I‰D$0HƒCH‹1À€z u H‹UèdH+%( …’ HƒÄ[A\]à @ I‹T$0HÊI‰T$0ëÑf „ ‹{It$0º èj’ Hƒøt¥H…ÀxC¸ÿÿÿÿë¤ @ H‹=!è| A¸7 1ÀH ãO HDL ¾ èahïÿ¸ÿÿÿÿéoÿÿÿ € …À…`ÿÿÿéPÿÿÿèNiïÿff. „ ó úUH‰åAUI‰õATI‰üSHƒìH‹dH‹%( H‰EØ1ÀH…ÿ„µ I‹t$I‹D$ HVHú÷ÿ ‡ë H‰ÂH)òHƒúH‰Âw HÒH‰ÑH)ñHƒùvñ¹÷ÿ H9ÊH‰ËHFÚH9Ør=I‹…p H‰7IƒD$H‹EØdH+%( …š HƒÄIµx L‰ç[A\A]]é îÿÿH‰ÞèHbïÿH‰ÇH…ÀtvI‰D$I‹t$I‰\$ ë¢ € A‹|$H¶p º è´‘ HƒøtA¸ÿÿÿÿH…Àx H‹EØdH+%( u#HƒÄD‰À[A\A]]ÃA‰À…À‰]ÿÿÿëÖA¸ùÿÿÿëÎèúgïÿA¸ôÿÿÿëÁfó úUH‰åAUATSHƒìdH‹%( H‰EØH‹L‹¨@\ A€}! „í I‰üH‹H…ÿ„ I‹t$I‹D$ HVHú÷ÿ ‡ó H‰ÂH)òHƒúH‰Âw HÒH‰ÑH)ñHƒùvñ¹÷ÿ H9ÊH‰ËHFÚH9Ør5I‹E0H‰71ÀIƒD$H‹UØdH+%( …¥ HƒÄ[A\A]]à € H‰Þèð`ïÿH‰ÇH…À„„ I‰D$I‹t$I‰\$ ë¦ A‹|$º Iu0è_ HÇÁÿÿÿÿH‰Â1ÀH…ÒHHÊHƒúHEÁëƒH‹=Yå| A¸Ø 1ÀH M H|I ¾ è™eïÿ¸ÿÿÿÿéRÿÿÿ¸ùÿÿÿéHÿÿÿèfïÿ¸ôÿÿÿé9ÿÿÿf D ó úUH‰åATSH‰ûHƒì H‹OL‹'dH‹%( H‰Eè1ÀH…É„· H‹W H‹GH‰ÖH)ÆHƒþŽó H‹4HƒÀH‰GH‰uØA€|$ tHÎH‰uØH…É„¯ H‹S H‹CH)ÂHƒúŽ¶ H‹HƒÀH‰CH‰UàH‹€x uAó~EØI‹„$([ fHnÊflÁ€p 1ÀH‹UèdH+%( …š HƒÄ [A\]Ãf D HÊëº ‹Huغ èCŽ HƒøuaH‹H‹K€x „XÿÿÿH‹uØéHÿÿÿ € ‹{Huàº è Ž Hƒøt H…Àx¸ÿÿÿÿéxÿÿÿf. „ …ÀuèH‹Uàé9ÿÿÿ H…Ày×…Àt–ëÑèeïÿó úUH‰åAWAVAUATSH‰ûHƒìhH‹OdH‹%( H‰EÈ1ÀH…É„} H‹GH‹W H)ÂHƒúŽã H‹HƒÀH‰GH‰UH‹3€~ …3 Hƒú…¼ H‹KH…É„Ó H‹S H‹CH‰×H)ÇHƒÿŽ— H‹<HƒÀH‰CH‰} €~ …Ñ H)ÂHƒúŽp H‹HƒÀH‰CH‰U˜€~ …Ï H<RHÁçèÁŠ H‰…xÿÿÿH…À„9 I‰ÆE1äHE¨Hƒ}˜ H‰…pÿÿÿ„ H‹KH…É„; H‹S H‹CH‰ÖH)ÆHƒþŽë H‹<H‹3HƒÀH‰CH‰}°€~ tHÏH‰}°H…É„2 H‹S H‹CH‰×H)ÇHƒÿŽª H‹<HƒÀH‰CH‰}¸€~ tHÏH‰}¸H…É„, H‹S H‹CH)ÂHƒúŽo H‹HƒÀH‰CH‰U¨€~ tHÊH‰U¨B?¿ H‰UˆƒàÀpIðÁþHcöèÒsïÿI‰ÅH…À„& H‹UˆHB?HÁè„„ L‰îA¿ ë f „ I‰ÿH‹KH…É„¸ H‹CH‹S H)ÂHƒúŽÓ H‹HƒÀH‰CH‰H‹€x t H‹HÈH‰H‹U¨HB?HÁèL9øvIHƒÆH…É…V‚ïÿë–f D H‰U¸foE°IƒÄIƒÆL‰mÀAFèH‹EÀI‰FøH‹E˜L9à‡QþÿÿH‹H‹M H‹½xÿÿÿ‰‚¨ 1ÀH‰Š0 H‰º( ëL ‹{º H‰M€H‰uˆèÏŠ H‹uˆH‹M€Hƒø„EÿÿÿH…Àˆè L‰ïèP^ïÿH‹½xÿÿÿèD^ïÿ¸ÿÿÿÿH‹UÈdH+%( …ï HƒÄh[A\A]A^A_]à D ‹{Hu°º ècŠ Hƒø…¥ H‹3H‹K€~ „ÑýÿÿH‹}°éÁýÿÿ ‹{Hu¸º è+Š Hƒø…… H‹3H‹K€~ „×ýÿÿH‹}¸éÇýÿÿ ‹{H‹µpÿÿÿº èð‰ HƒøtH…À‰5ÿÿÿ…À…-ÿÿÿH‹U¨H‹3éÂýÿÿ…À„Lþÿÿ‰Xþÿÿéÿÿÿ D H…À‰ÿþÿÿ…À„JÿÿÿéòþÿÿfH…À‰çþÿÿ…À„jÿÿÿéÚþÿÿf. „ ‹{Hu º èk‰ Hƒø…« H‹3H‹K€~ tH‹} @ HÏH‰} H…ÉtVH‹S H‹CéüÿÿHÊH‰UéÁûÿÿHÊH‰U˜é%üÿÿ‹Huº è ‰ HƒøtH…À‰[þÿÿ…À…SþÿÿH‹Uéwûÿÿ‹{Hu˜º èÙˆ HƒøtH…À‰*þÿÿ…À…"þÿÿH‹U˜H‹3é¶ûÿÿH…À‰ þÿÿ…À…þÿÿé?ÿÿÿ1ÀéŒýÿÿèØ_ïÿ „ UH‰åAVAUATSH‰ûHƒìH‹OdH‹%( H‰EØ1ÀH…É„Ê H‹WH‹G H)ÐHƒøŽ ‹HƒÂH‰W‰EÔH‹€z ufA‰ÄL‰çèëqïÿI‰ÅH…À„ H‹sH…ötVL‹sH‹C L)ðI9Ä^LöL‰âL‰ïèØXïÿK4H‰CH‹EØdH+%( uzHƒÄL‰è[A\A]A^]ÃȉEÔë“f „ ‹{L‰âH‰Æ讇 I9Ät½H…Àx8L‰ïè@[ïÿE1íë« ‹HuÔº 胇 Hƒøt H…ÀyÜ…ÀuØ‹EÔé1ÿÿÿ…ÀuÄéwÿÿÿè¢^ïÿfó úUH‰åATSH‰ûHƒìdH‹%( H‰EèH‹H‹xpèÕZïÿL‹#H‰ßèšþÿÿI‰D$pH‹HƒxpÀƒàôH‹UèdH+%( u HƒÄ[A\]Ãè;^ïÿff. „ ó úUH‰åATSH‰ûHƒìdH‹%( H‰EèH‹H‹xhèeZïÿL‹#H‰ßè*þÿÿI‰D$hH‹HƒxhÀƒàôH‹UèdH+%( u HƒÄ[A\]ÃèË]ïÿff. „ ó úUH‰åATSH‰ûHƒìdH‹%( H‰EèH‹H‹xXèõYïÿL‹#H‰ßèºýÿÿI‰D$XH‹HƒxXÀƒàôH‹UèdH+%( u HƒÄ[A\]Ãè[]ïÿff. „ ó úUH‰åATSH‰ûHƒìdH‹%( H‰EèH‹H‹xPè…YïÿL‹#H‰ßèJýÿÿI‰D$PH‹HƒxPÀƒàôH‹UèdH+%( u HƒÄ[A\]Ãèë\ïÿff. „ ó úUH‰åATSH‰ûHƒìdH‹%( H‰EèH‹H‹xHèYïÿL‹#H‰ßèÚüÿÿI‰D$HH‹HƒxHÀƒàôH‹UèdH+%( u HƒÄ[A\]Ãè{\ïÿff. „ ó úUH‰åATSH‰ûHƒìdH‹%( H‰EèH‹H‹x@è¥XïÿL‹#H‰ßèjüÿÿI‰D$@H‹Hƒx@ÀƒàôH‹UèdH+%( u HƒÄ[A\]Ãè \ïÿff. „ ó úUH‰åAUATI‰üSHƒìH‹dH‹%( H‰EØ1ÀÇEÔ H…ÿ„ù I‹t$I‹D$ HVHú÷ÿ ‡ H‰ÂH)òHƒúH‰Âw € HÒH‰ÑH)ñHƒùvñ¹÷ÿ H9ÊH‰ËHFÚH9Ør}¸ ‰7LmÔIƒD$I‹$L‰îL‰ç‹€ ‰EÔè åÿÿ…Àx*I‹$L‰çH°ð èÔàÿÿ…ÀxI‹$L‰çH°ø è½àÿÿH‹UØdH+%( …€ HƒÄ[A\A]]à € H‰ÞèÀTïÿH‰ÇH…ÀtcI‰D$I‹t$I‰\$ ‹EÔéaÿÿÿA‹|$LmÔº L‰îè,„ H‰ÂHƒø„Jÿÿÿ¸ÿÿÿÿH…Òy†‰Ð…Ò‰6ÿÿÿéwÿÿÿ¸ùÿÿÿémÿÿÿè…Zïÿ¸ôÿÿÿé^ÿÿÿff. „ ó úUH‰åAUATI‰üSHƒìL‹/H‹dH‹%( H‰EØ1ÀH…ÿ„ I‹t$I‹D$ HVHú÷ÿ ‡B H‰ÂH)òHƒúH‰Âw HÒH‰ÑH)ñHƒùvñ¹÷ÿ H9ÊH‰ËHFÚH9Øs#H‰ÞèµSïÿH‰ÇH…À„ I‰D$I‹t$I‰\$ A‹… ‰7IƒD$I‹$L‰çH° ègãÿÿ…Àt#H‹UØdH+%( …º HƒÄ[A\A]]à D I‹$L‰çH° è-ãÿÿ…ÀuÆI‹$L‰çH° èãÿÿ…Àu¯H‹EØdH+%( umI‹$HƒÄL‰ç[A\H° A]]éæâÿÿf D A‹|$º Iµ è|‚ H‰ÂHƒø„Cÿÿÿ¸ÿÿÿÿH…Ò‰Lÿÿÿ‰Ð…Ò…Bÿÿÿé&ÿÿÿ¸ùÿÿÿé3ÿÿÿèÑXïÿ¸ôÿÿÿé$ÿÿÿ € ó úUH‰åAWAVAUI‰ýATSHƒìHdH‹%( H‰EÈH‹GH…À„N H‹O H‹WH‰ÎH)ÖHƒþŽå ‹HƒÂH‰W‰EÄI‹U €z …ò ‰‚” ‰ÀH|èÜ~ H‰E°H‰ÃH…À„§ ‹EÄxHÁçè½~ fHnÃfHnÐH‰E¨flÂ)EH…Àtk‹EÄE1ä1Û…ÀuOé¥ D H‹M¨‰ØE‰áLM°L‰ÿL‰M¸ƒÃL‰ ÁèèZïÿH‹}¸L‰þHPI‰ÆèeQïÿL‰ÿGd4èTïÿ9]Äv[L‰ïèÛ÷ÿÿI‰ÇH…Àu«H‹}¨èúSïÿH‹}°èñSïÿ¸ÿÿÿÿH‹UÈdH+%( uiHƒÄH[A\A]A^A_]Ãf D ȉEÄéÿÿÿf D I‹E foMˆÀ 1Àë¸ @ ‹Huĺ èë Hƒøt H…Ày“…ÀuI‹M ‹EÄé¬þÿÿèWïÿff. „ @ ó úUH‰åAWAVAUATSH‰ûHƒìHH‹OdH‹%( H‰EÈ1ÀH…É„Ì H‹GH‹W H)ÂHƒúŽH ‹HƒÀH‰G‰U¨H‹€x …\ …Ò„a ‰¬ Le°¾€ L‰çèÝ¢þÿ…Àˆ HE¬L-´ H‰E˜‹E¨L5øš …À…° é € H‹CH‹S H)ÂHƒúŽ¼ ‹HƒÀH‰C‰U¬H‹€x t‹E¬È‰E¬H‰ßè<öÿÿI‰ÇH…À„‰ ‹U¬H‰ÁL‰î1ÀL‰çè}¦þÿ…Àxrº L‰öL‰çè9¥þÿ…Àx^H5µ• L‰ÿè†eïÿ…Àu H‹‹U¬‰€ L‰ÿèRïÿƒm¨„Ô H‹KH…É…Oÿÿÿ‹{H‹u˜º èB~ Hƒø„WÿÿÿH…ÀxgL‰çè¢þÿ¸ÿÿÿÿH‹UÈdH+%( …¢ HƒÄH[A\A]A^A_]à „ ʉU¨…Ò…Ÿþÿÿ‹51 } HT ¿ 1Àè Ò 1Àë¬f D …À„ãþÿÿëf D ‹Hu¨º è«} HƒøtH…À‰qÿÿÿ…À…iÿÿÿ‹U¨é'þÿÿH‹1öL‰çèC¢þÿH‰ƒè 1ÀéKÿÿÿè°TïÿUH‰åAWI‰×AVI‰þAUATSHƒìHH‰M¨H‰uL‰E L‰M˜dH‹%( H‰EÈ1ÀÇ HÇ H‹OH…É„ H‹GH‹W H)ÂHƒúŽê ‹<HƒÀI‰F‰}¼I‹€x u,1À…ÿu1H‹UÈdH+%( … HƒÄH[A\A]A^A_]à @ Ï1À‰}¼…ÿtωÿHÁçè†z I‰H…À„… ‹E¼…À„³ 1ÛëS € H58: L‰çècïÿ…À„é H53: L‰çèjcïÿ…À„² L‰ïƒÃè÷OïÿL‰çèïOïÿ‹E¼9؆d L‰÷è¬óÿÿI‰ÄH…À„Ð L‰÷è˜óÿÿI‰ÅH…À„´ I‰ÀH}À1ÀL‰áHÓU ¾ è dïÿ…Àˆ‡ I‹H‹MÀ‰ØH5Ze L‰çH‰ ÂèÛbïÿ…À…Cÿÿÿº 1öL‰ïè$dïÿH‹M¨‰é)ÿÿÿf „ º 1öL‰ïèdïÿH‹U˜‰é4ÿÿÿf D º 1öL‰ïèácïÿH‹M ‰éýþÿÿf D L‰ïèOïÿL‰çè OïÿDcÿIÁä…Ût @ I‹J‹< IƒìèàNïÿIƒüøuêI‹?èÒNïÿH‹EIÇ Ç ¸ÿÿÿÿé)þÿÿ € ‹Hu¼º èûz Hƒøt H…ÀyÓ…ÀuÏ‹}¼éëýÿÿ1Àf D H‹]‰1ÀéåýÿÿèRïÿff. „ ó úUH‰åATSH‰ûHƒìdH‹%( H‰EèH‹Hˆ„ Hð H°´ LˆŒ L€ˆ èýÿÿA‰Ä…Àu H‹Hƒ¸ð t"H‹EèdH+%( u.HƒÄD‰à[A\]à € ‹5~} HË? ¿ 1ÀèWÎ ëÃè`Qïÿó úUH‰åAWAVAUATI‰üSHƒìH‹OdH‹%( H‰EÈ1ÀH…É„Ç H‹WH‹G H)ÐHƒøŽÎ ‹HƒÂH‰W‰EÄI‹$€z …û …À„ ‰ÇHÁçè|w I‰ÇH…À„± ‹uÄ…ö„Ÿ 1Û € ‰ÞL‰çHÁæM47INIVL‰öMN MFèóûÿÿA‰Å…À…Ê L‰çèÀðÿÿI‰FH…À„¯ A‹…ÉtL‹EăÃ9ØwªI‹$E1퉂¼ L‰º@ H‹EÈdH+%( …+ HƒÄD‰è[A\A]A^A_]Ãf „ ‹5.} H‰Á¿ 1ÀH¹> ƒÃèÍ ‹EÄ9؇>ÿÿÿë’ @ ȉEÄ…À… ÿÿÿ‹5ñ} Hf> ¿ E1íèÉÌ évÿÿÿA½ÿÿÿÿ‹UÄE1ö…ÒtR @ E‰ô1ÛIÁäMüA‹$…À~ @ I‹D$H‹<ØHƒÃèöKïÿA9 $èI‹|$AƒÆèâKïÿI‹|$èØKïÿD9uÄw²L‰ÿèÊKïÿéÿÿÿ‹Huĺ èx HƒøtH…Àx A½ÿÿÿÿéàþÿÿ…Àuñ‹EÄé)þÿÿ1Àé¹þÿÿA½ôÿÿÿéÂþÿÿèOïÿff. „ ó úUH‰åAWAVAUATSH‰ûHƒì8H‹OdH‹%( H‰EÈ1ÀH…É„\ H‹GH‹W H)ÂHƒúŽ… ‹<HƒÀH‰C‰}ÀH‹€x …Ü ‰ÿHÁçè5u H‰E¸H…À„D ‹MÀ…É„Ó HEÄE1íH‰E¨éº f „ H‹CH‹S H)ÂHƒúŽÛ ‹HƒÀH‰C‰UÄH‹€x tʉUÄA‰ÖL‰÷è´`ïÿI‰ÇH…À„“ H‹sH…ö„ H‹KH‹C H)ÈI9Æ HÎL‰òL‰ÿH‰M°è•GïÿH‹M°IH‰CM‰<$H‰ßè îÿÿI‰D$H…À„G ‹MÀAƒÅD9é† H‹sE‰ìIÁäLe¸H…ö…7ÿÿÿ‹{H‹u¨º èRv Hƒø„´ H…Àˆ£ ‹MÀIÇ$ E1ä…Ét&D‰ãAƒÄHÁãH]¸H‹;èºIïÿH‹{è±IïÿD9eÀwÚH‹}¸è¢Iïÿ¸ÿÿÿÿH‹UÈdH+%( …ä HƒÄ8[A\A]A^A_]à ‹{L‰òH‰ÆèÆu I9Æ„ÿÿÿH…Àx<L‰ÿèTIïÿIÇ$ ‹MÀélÿÿÿ @ …À…Uÿÿÿ‹UÄéƒþÿÿω}Àéþÿÿf D …À„Ïþÿÿëº1É @ H‹‰ˆ¸ H‹M¸H‰ˆ8 1ÀéXÿÿÿIÇ$ D ‹MÀéÿÿÿ‹HuÀº è+u HƒøtH…À‰ ÿÿÿ…À…ÿÿÿ‹}Àé—ýÿÿ¸ôÿÿÿé ÿÿÿèALïÿó úUH‰åSH‰ûHƒìH‹WdH‹%( H‰Eè1ÀH…Ò„„ H‹O H‹GH‰ÎH)ÆHƒþŽñ ‹4HƒÀH‰GH‹?‰uà€ … H)ÁHƒùŽÉ ‹HƒÀH‰C€ …— fnMàfnÂ1ÀfbÁfÖG`H‹UèdH+%( …¡ H‹]øÉÃf‹Huຠè;t HƒøuiH‹;H‹S€ t‹uàf „ ΉuàH…Òu6‹{Huäº èt Hƒøt H…Ày/…Àu‹‹UäH‹;ébÿÿÿ ÊébÿÿÿH‹K H‹Cé2ÿÿÿ H…Àx ¸ÿÿÿÿéVÿÿÿ…ÀtƒéLÿÿÿèòJïÿfó úUH‰åSH‰ûHƒì(H‹OdH‹%( H‰Eè1ÀH…É„Œ H‹GH‹W H)ÂHƒúŽŸ ‹HƒÀH‰G‰UÜH‹D¶@E„À…H ƒú…w H‹SH…Ò„Ú H‹K H‹sH‰ÏH)÷HƒÿŽR ‹<2HƒÆH‰s‰}ÜE„À…ã ‰¸ H‹sH‰ÏH)÷HƒÿŽ! H‹<2HƒÆH‰sH‰}à€x „ HÏH‰}àH‰¸ð H…Ò„P H‹K H‹sH)ñHƒùŽÛ H‹2HƒÆH‰sH‰Uà€x tHÊH‰ø Æ€ 1ÀH‹UèdH+%( …G H‹]øÉÃf „ ‹{Huܺ èKr Hƒøt H…Àyt…ÀupH‹‹}ÜH‹S¶H„Ét f D ω}܉¸ H…ÒthH‹K é ÿÿÿ € ʉUÜé®þÿÿf D ‹Huܺ èãq Hƒø„ H…Àˆ” @ ¸ÿÿÿÿéDÿÿÿf D H‰¸ð éøþÿÿ @ ‹{Huຠè›q Hƒøt H…ÀyÄ…ÀuÀH‹H‹}àH‹S€x …¤þÿÿé¦þÿÿf D ‹{Huຠè[q Hƒøt H…Ày„…Àu€H‹H‹Uàé©þÿÿ @ …À…hÿÿÿ „ ‹UÜéÇýÿÿècHïÿ ó úUH‰åAWAVAUATSH‰ûHƒìH‹OdH‹%( H‰EÈ1ÀH…É„T H‹GH‹W H)ÂHƒúŽ† ‹<HƒÀH‰C‰}ÄH‹€x … ‰ÿHÁçè…n I‰ÇH…À„\ ‹EÄ…À„2 E1öéÿ fH‹KH‹C H)ÈHƒøŽ" ‹ A‰$HƒCH‹€x t A‹$ÈA‰$H‹SH…Ò„/ H‹KH‹C H)ÈHƒøŽá H‹ I‰D$HƒCH‹€x t I‹D$HÈI‰D$H‹SH…Ò„ H‹KH‹C H)ÈHƒøŽ› H‹ I‰D$HƒCH‹€x t I‹D$HÈI‰D$H‰ßè8çÿÿI‰ÅH…ÀtgH‰Çè§ L‰ïI‰D$èKCïÿIƒ|$ tJ‹EÄAƒÆD9ð†3 E‰ôH‹SIÁäMüH…Ò…ìþÿÿ‹{º L‰æèho Hƒø„óþÿÿH…Àˆ± L‰ÿèñBïÿ¸ÿÿÿÿH‹UÈdH+%( …ú HƒÄ[A\A]A^A_]Ãf. „ ‹{It$º è o Hƒø„ØþÿÿH…Ày¦…À„Ëþÿÿëœ D ‹{It$º èÚn Hƒø„îþÿÿH…À‰rÿÿÿ…À„Ýþÿÿéeÿÿÿf D ω}Äéòýÿÿf D …À„1þÿÿéBÿÿÿ ‹Huĺ èƒn HƒøtH…À‰'ÿÿÿ…À… ÿÿÿ‹}ÄéŸýÿÿ1Àf D H‹‰‚¤ 1ÀL‰º éýþÿÿ¸ôÿÿÿéóþÿÿèzEïÿf. „ ó úUH‰åAUATSH‰ûHƒìH‹WL‹/dH‹%( H‰EØ1ÀH…Ò„Å H‹OH‹G H)ÈHƒøŽˆ ‹ A‰… HƒGL‹#A€|$ …" H‹SH…Ò„2 H‹KH‹C H)ÈHƒøŽH ‹ A‰„$ HƒCL‹+A€} …: H‹SH…Ò„L H‹KH‹C H)ÈHƒøŽ ‹ A‰… HƒCL‹#A€|$ …J H‹SH…Ò„Z H‹KH‹C H)ÈHƒøŽÈ ‹ A‰„$ HƒCL‹+A€} …b H‹SH…Ò„t H‹KH‹C H)ÈHƒøŽˆ ‹ A‰… HƒCH‹1À€z …z H‹UØdH+%( …Ä HƒÄ[A\A]]à @ A‹… H‹SÈA‰… H…Ò…Îþÿÿ‹{I´$ º èrl Hƒø„ÔþÿÿH…Àˆc ¸ÿÿÿÿëf „ A‹„$ H‹SÈA‰„$ H…Ò…´þÿÿ‹{Iµ º èl Hƒø„ºþÿÿH…Ày®…À„þÿÿë¤ @ A‹… H‹SÈA‰… H…Ò…¦þÿÿ‹{I´$ º èÊk Hƒø„¬þÿÿH…À‰[ÿÿÿ…À„›þÿÿéNÿÿÿf D A‹„$ H‹SÈA‰„$ H…Ò…Œþÿÿ‹{Iµ º èqk Hƒø„’þÿÿH…À‰ÿÿÿ…À„þÿÿéõþÿÿ D A‹• ÊA‰• éqþÿÿ ‹Iµ º è k Hƒø„AýÿÿH…À‰±þÿÿ…À…©þÿÿé+ýÿÿ @ …À„`ýÿÿé“þÿÿè.Bïÿff. „ ó úUH‰åAWAVAUI‰ýATSHƒì(H‹OdH‹%( H‰EÈ1ÀH…É„l H‹GH‹W H)ÂHƒúŽs ‹<HƒÀI‰E‰}ÄI‹E €x …“ ‰¸° …ÿ„˜ ‰ÿ¾ èQRïÿI‰ÄH…À„1 E1öfD‰óL‰ïèµáÿÿHÁãLãH‰H…À„B I‹MH…É„µ I‹U I‹EH‰ÖH)ÆHƒþŽ ‹4M‹} HƒÀI‰E‰sA€ „p ΉsHs H…É„¦ I‹U I‹EH)ÂHƒúŽÙ ‹HƒÀI‰E‰A€ „ ‹C AƒÆȉC ‹EÄA9Æ‚IÿÿÿI‹—([ H‹H9Ú„~ 1ö1ÉE1íë D H‹I9Ÿ([ tKD9èvE‰îIÁæMæA‹V9“è „ …ÉtÑH‰ß‰M°H‰u¸èÊŽýÿ‹M°‹EÄH‹u¸H‹ƒéI9Ÿ([ uµ…É•ÁA9ÅuE1í„Ét)‹5Nô| H ' ¿ 1Àè'½ € ‹EÄA½ÿÿÿÿ1Û…Àt‰ßƒÃHÁçLçèÆf 9]ÄwêL‰çèb<ïÿH‹EÈdH+%( …± HƒÄ(D‰è[A\A]A^A_]à D ‹EÄAƒÆD9ð‡8þÿÿéêþÿÿ Hs é¡þÿÿ € A‹}Hsº èZh HƒøuXM‹} I‹MA€ „Zþÿÿ‹séMþÿÿ D A‹}º è&h HƒøtH…À‰+ÿÿÿ…À…#ÿÿÿM‹} éNþÿÿf. „ H…À‰ÿÿÿ…Àt›éþþÿÿf D ω}ĉ¸° …ÿ…hýÿÿ‹5ó| ¿ 1ÀE1íH”% èé» éòþÿÿ @ H‰ÞH‰ß‰M¸è2ýÿI‹>H5ˆ% H‰}°èNïÿ‹M¸…ÀtH‹}°H‰» IÇ A‹v ‹Eĉ³à …É…QþÿÿD9è†HþÿÿNÿAƒÅH‰ÞéÑýÿÿf „ ‹Huĺ è+g HƒøtH…Àx A½ÿÿÿÿéWþÿÿ…Àuñ D ‹}Äéüÿÿ1ÉE1íéâýÿÿè9>ïÿf „ ó úUH‰åAWAVAUATSHƒìHL‹7dH‹%( H‰EÈ1ÀA€~ …^ H‹OH‰ûH…É„~ H‹GH‹W H)ÂHƒúŽ… ‹HƒÀH‰G‰U¼IF@E1äH‰E¨I†H H‰ÇH‰E˜èý} HEÄH‰E ‹E¼…À…÷ é D H‹S H‹CH‰ÖH)ÆHƒþŽ4 H‹;‹4HƒÀH‰C€ ‰uÀtΉuÀH…É„ó H‹S H‹CH)ÂHƒúŽú D‹<HƒÀH‰CD‰}Ä€ tAÏD‰}ÄE‰ýI} è•OïÿI‰ÆH…À„Å fnEÀfAnÏH‹sHx fbÁfÖ@H…ö„å L‹{H‹C L)øI9Å LþL‰êèf6ïÿKL= H‰KH‹}¨L‰öAƒÄèxüÿD9e¼†# H‹KH…É…ÿÿÿ‹{HuÀº èAe Hƒø…» H‹;H‹K€ „ÿÿÿ‹uÀéÿÿÿf‹{H‹u º è e Hƒøt}H…ÀxtE1öA¼ÿÿÿÿH‹}˜èâ| L‰÷èŠ8ïÿH‹EÈdH+%( …ì HƒÄHD‰à[A\A]A^A_]à D D‹KH‰þL‰êD‰Ïèªd I9Å„(ÿÿÿH…ÀyŸ…À„ÿÿÿë•f D …ÀuˆD‹}ÄH‹;é’þÿÿH…À‰sÿÿÿ…À„4ÿÿÿéfÿÿÿf. „ ‹5žï| H[* 1ÿE1äèy¸ éZÿÿÿ @ E1äE1öé:ÿÿÿ D ‹Hu¼º èd HƒøtH…Àx A¼ÿÿÿÿé ÿÿÿ…ÀuñH‹€x „mýÿÿ‹E¼È‰E¼é`ýÿÿè&;ïÿf D ó úUH‰åAVAUATSH‰ûHƒìH‹OdH‹%( H‰EØ1ÀH…É„v H‹GH‹W H)ÂHƒúŽZ ‹HƒÀH‰G‰UÔH‹¶p@„ö… ƒú…3 H‹KH…É„e H‹SH‹C H)ÐHƒøŽ ‹HƒÂH‰S‰EÐ@„ö…á ‰ÀH<€HÁçèþ` I‰ÆH…À„ß ‹EÐ…À„J E1íéI H‹KH‹C H)ÈHƒøŽz ‹ A‰$HƒCH‹€x t A‹$ÈA‰$H‹SH…Ò„· H‹KH‹C H)ÈHƒøŽ2 ‹ A‰D$HƒCH‹€x t A‹D$ÈA‰D$H‹SH…Ò„« H‹KH‹C H)ÈHƒøŽî ‹ A‰D$HƒCH‹€x t A‹D$ÈA‰D$H‹SH…Ò„Ÿ H‹KH‹C H)ÈHƒøŽª ‹ A‰D$ HƒCH‹€x t A‹D$ ÈA‰D$ H‰ßèpÙÿÿI‰D$H…ÀtvH‰ßè^ÙÿÿI‰D$H…ÀtdH‰ßèLÙÿÿI‰D$ H…ÀtR‹EÐAƒÅD9è† D‰èH‹SH€M$ÆH…Ò…¢þÿÿ‹{º L‰æè–a Hƒø„©þÿÿH…Àˆ? € ‹EÐ…Àt21ۉ؃ÃH€M$ÆI‹|$è 5ïÿI‹|$èö4ïÿI‹|$ èì4ïÿ9]ÐwÐL‰÷èß4ïÿ¸ÿÿÿÿH‹UØdH+%( …~ HƒÄ[A\A]A^]Ãf. „ ‹{It$º èú` Hƒø„OþÿÿH…À‰kÿÿÿ…À„>þÿÿé^ÿÿÿf D ‹{It$º èÂ` Hƒø„[þÿÿH…À‰3ÿÿÿ…À„Jþÿÿé&ÿÿÿf D ‹{It$ º èŠ` Hƒø„gþÿÿH…À‰ûþÿÿ…À„Vþÿÿéîþÿÿf D ʉUÔéãüÿÿf D ȉEÐéýÿÿf D …À„Yýÿÿé»þÿÿ ‹HuÔº è#` HƒøtH…À‰Ùþÿÿ…À…Ñþÿÿ‹UÔé}üÿÿ „ ‹{Huк èë_ HƒøtH…À‰¡þÿÿ…À…™þÿÿH‹¶p‹EÐé‡üÿÿ1À € H‹‰‚ 1ÀL‰² éoþÿÿèä6ïÿ @ ó úUH‰åAWAVAUATSHƒìXL‹/dH‹%( H‰EÈ1ÀA€} …– H‹OH‰ûH…É„¦ H‹GH‹W H)ÂHƒúŽá ‹HƒÀH‰G‰U¼IE@H‰EI…H H‰ÇH‰E€è°v ‹M¼…É„¥ HEÄÇE¬ H‰Eˆé× HÈI‰GE‰åMwH…ö„É L‹K H‹KL‰ÈL‰M H)ÈI9ÅU HÎL‰êL‰÷H‰M˜èœ/ïÿH‹M˜‹EÄL‹M LéAüç H‰K† H‹sA‰ÅI¿ø I)ÉM9éŒ HÎL‰êH‰M èT/ïÿH‹M J)H‰S¿ è HïÿI‰ÅH…À„Ù L‰ÿèªV M‰} H‹}L‰îèúnüÿƒE¬‹E¬9E¼†º H‹sH…ö„} H‹K H‹CH‰ÊH)ÂHƒúŽ‰ L‹+‹<HƒÀH‰CA€} ‰}Àtω}ÀH…ö„Ÿ H‹K H‹CH)ÁHƒùŽN ‹ HƒÀH‰C‰MÄA€} t‹EÄȉEÄD‹eÀAüè ‡< ‹}ÄI‰þHÇø èJGïÿI‰ÇH…À„ H‹sÇ è D‰pH…ö„W L‹K H‹KL‰ÈH)ÈHƒøŽÖ H‹HƒÁH‰KI‰GA€} …4þÿÿE‰åMwéGþÿÿ „ ‹{L‰êL‰öè] I9Å…¹ D‹eÀAüç w4E‰åf „ ¸è O .L)èƒøƒS ¨…“ …À…« H‹sD‹mÄI¿ø H…ö„ð L‹K H‹Kéþÿÿ ‹{HuÀº è‹\ Hƒø„ H…Àˆ| E1ÿL‰ÿè0ïÿH‹}€èXt ¸ÿÿÿÿH‹UÈdH+%( …' HƒÄX[A\A]A^A_]Ë{H‹uˆº è+\ Hƒøt H…Ày¨…Àu¤L‹+é\þÿÿ „ ‹{Hpº èû[ HƒøtH…À‰wÿÿÿ…À…oÿÿÿH‹D‹eÀH‹s€x „ÚüÿÿI‹GéÊüÿÿf. „ D‹KH‰þL‰êD‰Ïèª[ I9Å„=ýÿÿH…À‰#ÿÿÿ…À„,ýÿÿéÿÿÿ € I{‰ÂIÇ IÇDø HƒçøI)ûB ‰ÈÁè‰Á1ÀóH«éŽþÿÿf D H…À‰Îþÿÿ…À…ÆþÿÿD‹eÀAüç ‡fþÿÿé-þÿÿf „ AÆ ¨„Lþÿÿ‰À1ÒfA‰Tþé=þÿÿ D …À…|þÿÿL‹+H‹sA€} „þüÿÿ‹}Àéñüÿÿf D ‹5æ| H! 1ÿèô® 1ÀéZþÿÿ D ‹Hu¼º è£Z HƒøtH…À‰0þÿÿ…À…(þÿÿH‹€x „Hûÿÿ‹E¼È‰E¼é;ûÿÿf D H‹}€èWr 1Àéýýÿÿ‹5žå| 1ÿ1ÀE1ÿHì èw® éÉýÿÿf‰ÀAÇ AÇDü éaýÿÿèd1ïÿ @ UH‰åAWAVI‰þAUATSHƒìXH‹WdH‹%( H‰EÈ1ÀH…Ò„( H‹w H‹GH‰÷H)ÇHƒÿŽy M‹‹<HƒÀI‰FA€x ‰}¼tω}¼H…Ò„b I‹v I‹FH)ÆHƒþŽ> ‹ HƒÀI‰F‰]ÀA€x …Ì ‰ÚH‰×H‰U¨è6CïÿI‰ÅH…À„ D‹}¼¾p AèHAïÿI‰ÄH…À„ü H‹U¨ûˆ ¸ˆ HBÂH‰E˜E…ÿ„Ü HEÄL‰e I‰×ÇE¨ H‰Eˆ‹E¨I‹vA‰„$è H…ö„¾ I‹^I‹F H)ØI9Çö HÞL‰úL‰ïè¼)ïÿI I‰NI‹€x …ß H‹U˜I|$L‰îè–)ïÿA÷D$<Àÿÿÿ…ÿ fAƒ|$~ …ò A‹œ$„ …Û…â M‹L$(I÷Á þ…è M‹\$0I÷Ãàÿÿÿ…F A÷Á tM‹L$XI÷Á ðÿ…M I‹NH…É„. I‹FI‹V H)ÂHƒúŽ5 ‹HƒÀI‰F‰UÄI‹€x tAÆ„$ê ‹EÄȉEÄL‰÷èiÏÿÿI‰„$ H…À„ô ‹UÄ…Ò… ƒE¨IÄp ‹E¨9E¼†÷ D‹}Àéªþÿÿ D ˉ]Àé*þÿÿf D ‹5æâ| 1ÿ1ÀL‹e HS 辫 A‹T$Iœ$ …Òt"H‰ßèlU H{¸HÃp è\U ‹ƒÿÿÿ…ÀuÞL‰çE1äèð*ïÿL‰ïèè*ïÿH‹EÈdH+%( …o HƒÄXL‰à[A\A]A^A_]à A‹~º L‰þH‰MèW H‹MHƒø„‚ H…Àˆ L‹e é]ÿÿÿ L‰ïè€Ì éþÿÿ ‰×¾ ‰Uè¹>ïÿI‰ÇH…ÀtÍ‹UI‰„$È A‰”$Ð f D I‹NH…É„{ÿÿÿI‹FI‹V H)ÂHƒú~–H‹HƒÀI‰FI‰I‹€z t I‹HÈI‰‹EăÃIƒÇ9؆zþÿÿH…ÉtªM‹^M‹N éÕMïÿ D A‹~L‰úL‰îè-V I9Ç„TýÿÿH…À‰+ÿÿÿ…À„Cýÿÿé ÿÿÿfA‹~H‹uˆº èúU Hƒø„ÙýÿÿH…À‰÷þÿÿ…À„Èýÿÿéêþÿÿf D …À„Uÿÿÿé×þÿÿ ‹Hu¼º è³U HƒøuIM‹I‹VA€x „äûÿÿ‹}¼é×ûÿÿ € ‹5Îà| L‰É1ÿ1ÀH| L‹e 裩 éàýÿÿf D H…Àˆƒ E1íE1äéþÿÿ @ A‹~HuÀº è:U Hƒøt H…ÀyÔ…ÀuЋ]ÀM‹é•ûÿÿ @ ‹5^à| L‰Ù1ÿ1ÀHT L‹e è3© épýÿÿ‹5<à| L‰É1ÿ1ÀHz L‹e è© éNýÿÿ…À…uÿÿÿé ÿÿÿL‹e évýÿÿè,ïÿó úUH‰åAWAVAUATSH‰ûHƒìdH‹%( H‰EÈ1ÀètúÿÿH…À„Å I‰ÅH‹H‹@\ D¶r E„ö…Ê A‹U…Ò„– L‹ ([ M‰ïf. „ I‹¿ H…ÿt2I‹ $I9Üt)A‹‡è ë fH‹I9Üt;ƒè uðHƒ» „‚ A‹·„ IÇp …öu°E„öu5I @ H‰ßèßQ H{¸HÃp èÏQ ‹‹ÿÿÿ…ÉuÞL‰ïèf'ïÿH‹EÈdH+%( u8HƒÄ1À[A\A]A^A_]ÃA‹}L‰k(…ÿ…2ÿÿÿëÎ @ è[#ïÿH‰ƒ émÿÿÿèº*ïÿf. „ ó úUH‰åAWI‰÷AVAUATSHƒì(H‰}°dH‹%( H‰EÈH‹G(H‰E¸H…À„† H‹E¸H àð D‹@LpE…ÀuBé3 f „ L‰ö1ÉH$ÿÿL‰ÿèì„ýÿIÆp L‰þ¿ èÈ:ïÿA‹N…É„¼ I‹Ž L‰ÿ¾ 1ÀHÕ èï(ïÿA‹¾À …ÿt¤¾ L‰ùº E1äH=Ä è(BïÿA‹¶À M‹®¸ …ötFf D I‹M H‰Ú¾ L‰ÿ1ÀAƒÄIƒÅè’(ïÿE9¦À vE…ätÔL‰þ¿, è':ïÿëÅ D L‰ùº ¾ H=µ è·AïÿéÿÿÿfH‹E¸‹P…Òt/H˜ f D H‰ßè÷O H{¸HÃp èçO ‹ƒÿÿÿ…ÀuÞH‹}¸è}%ïÿH‹E°HÇ@( H‹EÈdH+%( uZHƒÄ([A\A]A^A_]à è‹÷ÿÿH‰E¸H…À…hþÿÿH‹EÈdH+%( u'HƒÄ(L‰ùº. ¾ [H=V A\A]A^A_]éø@ïÿè£(ïÿ ó úU¾ H‰åAWAVAUATSH‰ûHƒìXL‹7dH‹%( H‰EÈ1ÀHÇE¨ Ic~dL‰u‰}Œè 9ïÿI‰†ø H…À„ú H‹KH…É„ H‹CH‹S H)ÂHƒúŽÈ ‹HƒÀH‰CH‹E‰U¤€x …ë H‹ELu°¾€ L‰÷‰˜ èPtþÿ…Àˆ‰ ‹U¤A¼ …Ò„Ç E1íL}¨ëNf D H‰ÇH‰E˜èÌ*ïÿH‹u˜L‰÷HPè wþÿ…Àx9H‹}¨AƒÅè«*ïÿL‰ÿHƒÀ@HƒàÀMdè=N D9m¤vpH‰ßè¨ÇÿÿH‰E¨H…Àu§L‰÷èwtþÿL‰ÿèN H‹}HÇø èN ¸ÿÿÿÿH‹UÈdH+%( …S HƒÄX[A\A]A^A_]à „ ʉU¤é ÿÿÿf D 1öL‰÷è†tþÿH‹MH‰Ð H‹KH…É„Ü H‹CH‹S H)ÂHƒú~Ž‹HƒÀH‰C‰U¤H‹€x …Š H‹EIƒÄ‰ …Ò„¼ E1íL}¨ëO H‰ÇH‰E˜è¤)ïÿH‹u˜L‰÷HPèäuþÿ…Àˆ ÿÿÿH‹}¨AƒÅè)ïÿL‰ÿHƒÀ@HƒàÀMdèM D9m¤vdH‰ßè|ÆÿÿH‰E¨H…Àu£éÏþÿÿf D ʉU¤élÿÿÿf D ‹{Hu¤º èÓN HƒøtH…À‰©þÿÿ…À…¡þÿÿH‹‹U¤éàýÿÿ D 1öL‰÷èfsþÿH‹ML‹k H‰à M9冸 L‹yX¹ M…ÿt º H5™Ê L‰ÿèì#ïÿ1É…À…À ‹EŒ…À„ã M,ÄHE¤E1ÿH‰E˜é‡ AÉD‰M¤¿ H‹EH‹€ø F‰L8H…ö„ H‹S H‹CH)ÂHƒúŽçýÿÿ‹HƒÀH‰C‰U¤@„ÿtʉU¤„Étƒúÿt ;UŒ‡ H‹EIƒÄH‹€ø B‰8IƒÇ M9ì„8 H‹sH…ötSH‹S H‹CH‰×H)ÇHƒÿŽ|ýÿÿD‹ HƒÀH‰CH‹D‰M¤¶x@„ÿ…;ÿÿÿH‹EH‹€ø F‰L8éOÿÿÿf D ‹{H‹u˜º ˆM‹èHM ¶M‹HƒøtH…À‰ýÿÿ…À…ýÿÿH‹D‹M¤H‹s¶x@„ÿ…Ùþÿÿéàþÿÿ @ ‹{H‹u˜º ˆM‹èøL ¶M‹HƒøtH…À‰Êüÿÿ…À…ÂüÿÿH‹‹U¤¶xéÚþÿÿ‹{Hu¤º è½L HƒøtH…À‰£üÿÿ…À…›üÿÿ‹U¤éýÿÿº H5ÀÈ L‰ÿè"ïÿ…À•Áé"þÿÿL‹k M9åw1ÀéjüÿÿH‹CH…À„“ H‹SI)ÕIƒýŽGüÿÿ‹HƒÂH‰S‰E¤H‹€z tȉE¤H‹ME1äL}¨‰œ …Àu6é~ H‰Çèh&ïÿL‰îL‰÷HPè©rþÿ…ÀˆÒûÿÿL‰ÿAƒÄèìI D9e¤vMH‰ßèWÃÿÿH‰E¨I‰ÅH…Àu»é§ûÿÿH‰ÏHÇø è¾I 1Àé¶ûÿÿ‹5þÖ| Hà ¿ 1Àèן éƒûÿÿL‰÷1öE1öE1äèRpþÿH‹ML}¤H‰Ø ‹EŒ…À„ýþÿÿL‹kM…ítoH‹CH‹S H)ÂHƒúŽ;ûÿÿA‹T HƒÀH‰C‰U¤H‹¶H„ÉtʉU¤H‹EAƒÄH‹€ø B‰T0D;eŒ„¡þÿÿIƒÆ M…ít›L‹CH‹{ éáBïÿf D ‹{º L‰þèìJ HƒøtH…À‰Âúÿÿ…À…ºúÿÿ‹U¤ëŠ‹{Hu¤º è¿J HƒøtH…À‰¥úÿÿ…À…úÿÿ‹E¤é\þÿÿèß!ïÿff. „ @ ó úU‰ñº HÓâH‰åHƒìdH‹%( H‰Eø1ÀHcÆHÁèH TÇ H‹EødH+%( uÉÃè‰!ïÿf „ ó úU‰ñHÇÂþÿÿÿHÓÂH‰åHƒìdH‹%( H‰Eø1ÀHcÆHÁèH!TÇ H‹EødH+%( uÉÃè7!ïÿ € ó úU‰ñH‰åHƒìdH‹%( H‰Eø1ÀHcÆHÁèHDÇ H‹ HÓèƒàH‹UødH+%( uÉÃèè ïÿ „ ó úUH‰åAVI‰öAUI‰ýATI‰ÔSHƒìH‹dH‹%( H‰EØ1ÀH…ÿ„¨ I‹uI‹E H2Hú÷ÿ ‡´ H‰ÂH)òI9ÔH‰ÂvHÒH‰ÑH)ñI9Ìwò¹÷ÿ H9ÊH‰ËHFÚH9Ør6H÷L‰âL‰öèðïÿMe1ÀH‹UØdH+%( ugHƒÄ[A\A]A^]Ãf D H‰ÞèðïÿH‰ÇH…ÀtII‰EI‹uI‰] ë¬f. „ A‹}èiI HÇÁÿÿÿÿH‰Â1ÀH…ÒHHÊL9âHEÁ둸ùÿÿÿëŠèÏ ïÿ¸ôÿÿÿé{ÿÿÿ D UfïÀH‰åAWAVAUI‰ýATA‰ÔSD‰çHìØ H‰µHþÿÿ¾h ‰<þÿÿL‰…@þÿÿdH‹%( H‰EÈ1À)…`þÿÿ‰•hþÿÿ1Ò)…pþÿÿ)…€þÿÿè¥2ïÿI‹…([ L‹0L9ð„§ H`þÿÿëf „ M‹6M9µ([ „ˆ 1öº D‰çèa2ïÿA‹–Ð I‹¶È H‰ßI‰†ø HÁâèþÿÿ…Ày¼A‰ÇHÒ ‹5àÒ| ¿ 1ÀèÀ› H‹½pþÿÿè$ïÿH‹EÈdH+%( …ž HÄØ D‰ø[A\A]A^A_]à @ ‹½hþÿÿº 1öH`þÿÿèÏ1ïÿHÀþÿÿH‰…0þÿÿH‹…HþÿÿL‹0L9ð„ D‰¥(þÿÿI‰ÏM‰ôL‹µHþÿÿë „ M‹$$M9æ„ã A|$‡ w AÇD$ˆ óA~„$ø A‹„$Ð º˜ L‰þóAo\$óAod$ H‰ßHÁàóAol$0óAot$@fHnÐóAo|$PóAoL$`)ÀþÿÿI‹„$ flÂóAoœ$€ )¥ÐþÿÿóAoT$p)àþÿÿH‰…@ÿÿÿ)µðþÿÿ)½ ÿÿÿ)ÿÿÿ)• ÿÿÿ)0ÿÿÿ…Hÿÿÿè‡üÿÿ…À‰ ÿÿÿA‰ÇHm énþÿÿD‹¥(þÿÿI‹EH…À„0 fHnÀIE€½<þÿÿ I‰EAEI] „P fïÀ¾ H‰ßHÇ…¸þÿÿ …˜þÿÿL‰þÿÿD‰¥˜þÿÿ…¨þÿÿèá]þÿA‰Æ…À„ Hcø¾ èy-ïÿH‰…þÿÿI‰ÇH…À„˜ D‰ðI‹M1ÒD‰çÁàH˜H‰þÿÿHÁH‰…þÿÿH‰ÎèÜ/ïÿ¾ H‰ßèÿ–ýÿHþÿÿH‰ þÿÿA‰Æ=ÿ F L‰ þÿÿD‰¥8þÿÿ D McîH‹…þÿÿD‰ñM‰éƒá?IÁé‰<þÿÿN$Í JD H‹ L£ðƒÌ KD H ˜y H‹ÁH‰…(þÿÿH…À„D Hƒ½ þÿÿ … ‹½˜þÿÿ1öº è)/ïÿHƒ½@þÿÿ I‰tBH‹…@þÿÿH‹ H…Àt3H ¯ÿÿH‹½@þÿÿH•PþÿÿD‰öH‰PþÿÿH‹ þÿÿH‰XþÿÿÿÐ…ÀuH‹µHþÿÿH‹½ þÿÿH‹…(þÿÿÿÐ…Àˆ ‹½˜þÿÿº 1öIƒÇè¥.ïÿI+GðI‰GøAV¾ H‰ßHcÒè ˜ýÿA‰Æ=ÿ ŽÛþÿÿL‹ þÿÿD‹¥8þÿÿH‹µþÿÿ1ÒD‰çè\.ïÿH‹•þÿÿH‹µþÿÿH‹½ þÿÿèúÿÿA‰Ç…ÀˆT H‹½ þÿÿè;ïÿH‹½þÿÿè/ïÿóAoEH‹…HþÿÿfïÉ1öD‰çM˜fo MØ óAom Lµ`ÿÿÿHc@óosEˆ)`ÿÿÿó~0þÿÿHÀm¨HP1Òu¸HÇ…pÿÿÿ˜ HÁàfHnàflÌxÿÿÿèž-ïÿH½`þÿÿºh L‰öèZùÿÿH‹½pþÿÿA‰Çè‹ïÿE…ÿx2I‹u1ÒIuD‰çèd-ïÿE1ÿéHûÿÿº 1öD‰çèM-ïÿI‰Eé¸üÿÿ‹5òÍ| H× ¿ 1ÀèË– éûÿÿH‹=_˜| H ` Hq 1À¾ è¥ïÿ¶<þÿÿHÇÀþÿÿÿHÓÀJ!#éNþÿÿD‰çéûÿÿ‹5‘Í| HÆ ¿ 1Àèj– H‹½ þÿÿèÎïÿH‹½þÿÿèÂïÿéúÿÿKD H á•y ‹5OÍ| ¿ H‹LÁHG 1Àè#– I‹7‹½˜þÿÿ1Òès,ïÿéiÿÿÿA¿ôÿÿÿéCúÿÿèïÿff. „ ó úUH‰åAWAVAUATE1äSH‰ûHƒìdH‹%( H‰EÈ1Àë @ ‹EÀƒÀL‰ç‰EÀèÿè I‰ÄH…ÀuçHuÀH‰ßèk¢ÿÿ…Àxw € L‰çèØè I‰ÄH…À„¬ It$H‰ßè?¢ÿÿ…ÀxKM‹,$L‰ïèïÿHuÄH‰ßI‰Ç@@ƒàÀ‰EÄè¢ÿÿ…Àx#AƒÇL‰îH‰ßD‹uÄL‰úè]÷ÿÿ…Àt)y— € H‹UÈdH+%( uEHƒÄ[A\A]A^A_]ÃfD‰òH5€ H‰ßL)úè÷ÿÿ…ÀxÇL‰çè/è I‰ÄH…À…Wÿÿÿ 1Àë¬è×ïÿ € ó úUH‰åAWAVAUATI‰üSHƒì8dH‹%( H‰EÈ1Àè$ð H…À„w H‰ÆL‰çI‰ÆèM¡ÿÿ…Àˆê A‹E1íL}Ä…À…› éF f D H‹U¸‹EÄL‰çH‹u°J‰E¬H‰ÊH‰M¸èhöÿÿH‹M¸…À„Ô …Àˆ™ L‹CL‰ÇL‰E¸è4ïÿL‰þL‰çH‰Ã@@ƒàÀ‰EÄèÍ ÿÿ…ÀxnƒÃ‹EÄH‹u¸L‰çH‰Ú‰E°èöÿÿ…À„¡ …ÀxJAƒÅE9.†° D‰ëHÁãLóL‹CL‰ÇL‰E°èÎïÿL‰þL‰çH‰Â@@ƒàÀH‰U¸‰EÄèc ÿÿ…À‰3ÿÿÿL‰÷‰E¸è°ð ‹E¸H‹UÈdH+%( uaHƒÄ8[A\A]A^A_]à € ‹U¬H5n~ L‰çH)Êèsõÿÿéÿÿÿf D ‹U°H5N~ L‰çH)ÚèSõÿÿéEÿÿÿf D 1À뉸þÿÿÿëèïÿ „ ó úUH‰åAWI‰ÿAVAUATSHƒì(dH‹%( H‰EÈ1ÀèTé H…À„õ H‰ÆL‰ÿI‰ÄèŸÿÿ…Àˆ= A‹$E1í…À„' f D D‰ëL‰ÿI‰ÞIÁæKt4èYŸÿÿ…Àˆ I‹H…ÿ„T I‹wM‹G HFH=÷ÿ ‡| L‰ÀH)ðHƒøL‰Àw D HÀH‰ÂH)òHƒúvñº÷ÿ H9ÐHFÐI9Ðs(H‰ÖH‰U¸èüïÿH‰ÇH…À„D H‹U¸I‹wI‰GI‰W H‰ØHÁàI‹DH‰7IƒGKt4 L‰ÿ莚ÿÿ…ÀubHÁãI‹\ H‰ßèéïÿHuÄL‰ÿI‰Æ@@ƒàÀ‰EÄèžÿÿ…Àx5AƒÆ‹EÄH‰ÞL‰ÿL‰ò‰E¸èÅóÿÿ…ÀtQ…ÀxAƒÅE9,$‡ßþÿÿ1À D L‰ç‰E¸èì ‹E¸H‹UÈdH+%( …• HƒÄ([A\A]A^A_]à „ ‹U¸H5V| L‰ÿL)òè[óÿÿë˜f „ A‹Kt4º è= Hƒø„ÿÿÿH…Àx ¸ÿÿÿÿé|ÿÿÿ…À„ÿÿÿéoÿÿÿ € ¸ùÿÿÿé^ÿÿÿ¸ôÿÿÿébÿÿÿ¸ôÿÿÿéJÿÿÿèÍïÿff. „ fó úUH‰åAWAVAUATI‰ôSH‰ûHƒì8dH‹%( H‰EÈ‹FHu¸‰E¸èIÿÿ…Àˆã HuÀH‰ßÇEÀˆ è.ÿÿ…ÀˆÈ M‹<$M9üu_éø „ AƒÅ‹EÄL‰öH‰ßL‰ê‰E¬èXòÿÿ…À„° …ÀˆŠ A‹—Ð I‹·È H‰ßHÁâè.òÿÿ…ÀxlM‹?M9ü„ž ‹UÀIwH‰ßèòÿÿ…ÀxMA‹‡Ð Hu¼H‰ß‰E¼è•œÿÿ…Àx3L‰ÿè9 ýÿH‰ÇI‰ÆèÎïÿHuÄH‰ßI‰Å@@ƒàÀ‰EÄèfœÿÿ…À‰NÿÿÿH‹UÈdH+%( u3HƒÄ8[A\A]A^A_]ËU¬H5†z H‰ßL)êè‹ñÿÿé6ÿÿÿf D 1Àë¾èWïÿ € ó úUH‰åAWAVAUATI‰üH‰÷SH‰óHƒìHdH‹%( H‰EÈ1Àèñ Hu¸L‰ç‰E¸èÏ›ÿÿ…Àˆß HEÄL‹3H‰E¨HE¼H‰E L9óué f. „ M‹6L9ó„ô M9¶Ø uëA‹†à ƒø~ßM‹¾ H aø A‹–è ‰EÀM…ÿ‰U¼LDùL‰ÿè¥ïÿH‹u¨L‰çI‰Å@@ƒàÀ‰EÄè=›ÿÿ…ÀxQEM‹EÄL‰þL‰çL‰ÊL‰M˜‰E”è}ðÿÿL‹M˜…ÀtU…Àx)H‹u L‰çè›ÿÿ…ÀxHuÀL‰çèõšÿÿ…À‰Mÿÿÿ D H‹UÈdH+%( u=HƒÄH[A\A]A^A_]Ãf. „ ‹U”H5y L‰çL)Êè ðÿÿë”f „ 1Àë´è×ïÿ € ó úUH‰åAWAVAUATSH‰ûH=ãÎ Hƒì(dH‹%( H‰EÈ1ÀèMç H…À„N H‰ÇI‰Åè‰É …Àˆã IupH‰ßè5šÿÿ…ÀˆÏ I‹UxIMxH‰M¸LbðH9Ñ„¶ LuÄé‚ AƒÅ‹EÄL‰þH‰ßL‰ê‰E´èPïÿÿ…À„¨ …Àˆ‚ M‹l$L‰ïè#ïÿL‰öH‰ßI‰Ç@@ƒàÀ‰EÄè¼™ÿÿ…ÀxZAƒÇ‹EÄL‰îH‰ßL‰ú‰E´è ïÿÿ…Àt|…Àx:I‹T$LbðH9U¸t+M‹<$L‰ÿèÍïÿL‰öH‰ßI‰Å@@ƒàÀ‰EÄèf™ÿÿ…À‰VÿÿÿH‹UÈdH+%( uPHƒÄ([A\A]A^A_]ËU´H5†w H‰ßL)êè‹îÿÿé>ÿÿÿf D ‹U´H5fw H‰ßL)úèkîÿÿéjÿÿÿ¸þÿÿÿë¡è:ïÿf. „ ó úUH‰åATI‰üSHuäHƒìdH‹%( H‰Eè1ÀÇEä@ 还ÿÿ…Àxº H5?w L‰ç‹]äèîÿÿ…Àt H‹UèdH+%( u(HƒÄ[A\]à „ ‰ÚH5Çv L‰çHƒêèËíÿÿëÉè¤ïÿ @ ó úUH‰åAVAUATI‰üH½PþÿÿSHì dH‹%( H‰EØ1Àè\ïÿ…Àˆ” LµÒþÿÿL‰÷èeïÿHµLþÿÿL‰çH‰Ã@@ƒàÀ‰…Lþÿÿè÷—ÿÿ…Àx ƒÃL‰öL‰çD‹LþÿÿH‰Úè;íÿÿ…Àt'H‹UØdH+%( u?HÄ [A\A]A^]à „ D‰êH5öu L‰çH)ÚèûìÿÿëÂf „ ¸ÿÿÿÿë²èÄ ïÿ @ ó úUH‰åAVAUATI‰üH½PþÿÿSHì dH‹%( H‰EØ1Àè|ïÿ…Àˆ” Lµ‘þÿÿL‰÷è…ïÿHµLþÿÿL‰çH‰Ã@@ƒàÀ‰…Lþÿÿè—ÿÿ…Àx ƒÃL‰öL‰çD‹LþÿÿH‰Úè[ìÿÿ…Àt'H‹UØdH+%( u?HÄ [A\A]A^]à „ D‰êH5u L‰çH)ÚèìÿÿëÂf „ ¸ÿÿÿÿë²èä ïÿ @ ó úUH‰åAVAUATI‰üH½PþÿÿSHì dH‹%( H‰EØ1Àèœïÿ…Àˆ” LµTÿÿÿL‰÷è¥ïÿHµLþÿÿL‰çH‰Ã@@ƒàÀ‰…Lþÿÿè7–ÿÿ…Àx ƒÃL‰öL‰çD‹LþÿÿH‰Úè{ëÿÿ…Àt'H‹UØdH+%( u?HÄ [A\A]A^]à „ D‰êH56t L‰çH)Úè;ëÿÿëÂf „ ¸ÿÿÿÿë²è ïÿ @ ó úUH‰åAWAVAUATSHì Hƒ $ Hƒì8¾ dH‹%( H‰EÈ1ÀI‰ÿH½Àïÿÿèì² Hµ¸ïÿÿL‰ÿI‰Ä‹»| ƒÀ‰…¸ïÿÿè[•ÿÿ…Àˆc L‰çè›ïÿL‰ÿI‰Æ@@ƒàÀ‰…¼ïÿÿH…¼ïÿÿH‰ÆH‰…¨ïÿÿè#•ÿÿ…Àˆ+ AƒÆL‰æL‰ÿ‹¼ïÿÿL‰òècêÿÿ…À„€ …Àˆ ‹1»| E1ä…ÀŽæ fH‹Q»| N‹,àL‰ïè ïÿI‹DH@I‰ÆAƒáÀD‰¼ïÿÿH…ÿ„þ I‹wM‹W HFH=÷ÿ ‡4 L‰ÐH)ðHƒøL‰Ðw € HÀH‰ÂH)òHƒúvñº÷ÿ H9ÐH‰ÓHFØI9Ús'H‰ÞèeïÿH‰ÇH…À„ñ D‹¼ïÿÿI‹wI‰GI‰_ D‰ 7IƒGAƒÆL‰îL‰ÿ‹¼ïÿÿL‰òèuéÿÿ…ÀtI…Àx IƒÄD9%Fº| ÿÿÿ1Àf. „ H‹UÈdH+%( … HÄ8 [A\A]A^A_]à ‰ÚH5r L‰ÿL)òèéÿÿë¡fA‹H‹µ¨ïÿÿº èM3 Hƒø„dÿÿÿH…Àx¸ÿÿÿÿë•…À‰Pÿÿÿ닉ÚH5Âq L‰ÿL)òèÇèÿÿégþÿÿ¸ùÿÿÿéhÿÿÿ¸ôÿÿÿé^ÿÿÿè‰ ïÿf „ ó úUH5õÈ H‰åAWAVAUATSHƒì8H‰}¨H=‚ð dH‹%( H‰EÈ1ÀHÇE¸ HÇEÀ è ïÿH…ÀtYI‰ÄLuÀH]¸L=Uð ë @ L‹m¸º L‰þL‰ïèDïÿ…ÀtPL‰áº L‰öH‰ßè-ïÿH…ÀÐH‹}¸è?ïÿL‰çèw ïÿ¸ÿÿÿÿH‹UÈdH+%( …Q HƒÄ8[A\A]A^A_]þ: L‰ïèóïÿH…Àt €x „ô ¾ L‰ïè×ïÿH…ÀtÆ A¶E L‰ëL= b „ÀuëZf. „ ¶„ÀtII‰ÞHƒÃAö tëH‰ßèƒEþÿÆCÿ H9ØtÚ1Ò „ ¶ AˆLHƒÂ„ÉuﶄÀu¿ „ L‰ïè ïÿH‹}¨Hu´H‰Ã@@ƒàÀ‰E´è¯‘ÿÿ…ÀˆÿþÿÿD{H‹}¨L‰îD‹u´L‰úèðæÿÿ‰Ã…ÀtBH‹}¸è!ïÿL‰çèY ïÿ…Û¸ÿÿÿÿIÃéØþÿÿf. „ €x „ÿÿÿLhéùþÿÿ D H‹}¨D‰òH5Šo L)úè’æÿÿ‰Ãë¤èiïÿf „ ó úUH‰åAWAVAUI‰ýATSHƒì(dH‹%( H‰EÈ1ÀèØ H…À„ H‰ÆL‰ïI‰ÄèÝÿÿ…Àˆ E‹ $E…É„È 1ÛLuÄë8H‹U¸‹EÄL‰þL‰ïJ‰E´H‰ÊH‰M¸èæÿÿH‹M¸…Àty…Àx?ƒÃA9 $†ˆ I‹T$‰ØL‹<ÂL‰ÿèÅ ïÿL‰öL‰ïH‰Â@@ƒàÀH‰U¸‰EÄèZÿÿ…Ày–L‰ç‰E¸è»Ô ‹E¸H‹UÈdH+%( …h HƒÄ([A\A]A^A_]Ãf D ‹U´H5fn L‰ïH)Êèkåÿÿémÿÿÿf D It$L‰ïèóÿÿ…Àx™E‹D$E…Àtx1ÛLuÄë> D H‹U¸‹EÄL‰þL‰ïJ‰E´H‰ÊH‰M¸èåÿÿH‹M¸…À„] …Àx<ƒÃA9\$v2I‹T$ ‰ØL‹<ÂL‰ÿèÜïÿL‰öL‰ïH‰Â@@ƒàÀH‰U¸‰EÄèqÿÿ…Ày•H=Vµ| èAIüÿ…Àˆÿÿÿ‹=gµ| …ÿ~TE1ö @ H‹5éµ| K vL‰ïHÁãHÞHƒÆè*ÿÿ…ÀˆÚþÿÿH õ| L‰ïH‰Þèÿÿ…ÀˆÀþÿÿIƒÆD95µ| ³A‹t$…ö„˜þÿÿIt$L‰ïèáŽÿÿ…ÀˆƒþÿÿA‹L$…É„ 1ÛLuÄë= @ H‹U¸‹EÄL‰þL‰ïJ‰E´H‰ÊH‰M¸èäÿÿH‹M¸…Àtc…Àˆ;þÿÿƒÃA9\$vhI‹T$‰ØL‹<ÂL‰ÿèÄïÿL‰öL‰ïH‰Â@@ƒàÀH‰U¸‰EÄèYŽÿÿ…Ày•éúýÿÿ‹U´H5–l L‰ïH)Êè›ãÿÿé‰þÿÿ‹U´H5|l L‰ïH)Êèãÿÿ놋-´| …ÒŽ»ýÿÿ1Û € H‹©´| H[L‰ïHt‚èðÿÿ…Àˆ ýÿÿHƒÃ9 ò³| Ôéýÿÿ¸ÿÿÿÿé…ýÿÿèïÿ „ ó úUH‰åAWAVAUL- ATE1äSH‰ûHƒì8dH‹%( H‰EÈ1ÀÇEÀ „ L‰çèøÓ I‰ÄH…Àt0I‹<$L‰îèdïÿ…ÀtàL‰ç蘼 …À~ÔL‰çƒEÀèÈÓ I‰ÄH…ÀuÐHuÀH‰ßè4ÿÿ…ÀˆR ‹EÀLuÄ…À„m D L‰çèÓ I‰ÄH…À„T I‹<$H5gÁ èôïÿ…ÀtØL‰çè(¼ …À~ÌIt$pH‰ßè׌ÿÿ…Àˆõ I‹D$xIt$xH‰u°LhðH9Æ…« éG € H‹U¸‹EÄL‰þH‰ßJ‰E¬H‰ÊH‰M¸èéáÿÿH‹M¸…À„Õ …Àˆ› M‹}L‰ÿè¹ïÿL‰öH‰ßH‰Â@@ƒàÀH‰U¸‰EÄèNŒÿÿ…ÀxpH‹U¸‹EÄL‰þH‰ßJ‰E¬H‰ÊH‰M¸è‹áÿÿH‹M¸…À„— …ÀxAI‹ELhðH9E°„¡ M‹} L‰ÿèMïÿL‰öH‰ßH‰Â@@ƒàÀH‰U¸‰EÄèâ‹ÿÿ…À‰2ÿÿÿH‹UÈdH+%( …Î HƒÄ8[A\A]A^A_]à „ 1ÀëÒ @ ‹U¬H5îi H‰ßH)Êèóàÿÿéÿÿÿf D ‹U¬H5Îi H‰ßH)ÊèÓàÿÿéOÿÿÿf D M‹,$L‰ïè¬ïÿL‰öH‰ßI‰Ç@@ƒàÀ‰EÄèE‹ÿÿ…ÀˆcÿÿÿAƒÇ‹EÄL‰îH‰ßL‰ú‰E¸è…àÿÿ…Àt…À‰þÿÿé:ÿÿÿ @ ‹U¸H5Vi H‰ßL)úè[àÿÿëØè4ïÿ @ ó úUH‰åAWI‰÷AVI‰þAUI‰ÍATI‰ÔSHƒìH‹dH‹%( H‰EÈ1ÀH…ÿ„³ I‹VI‹F I Hù÷ÿ ‡Ý H‰ÁH)ÑI9ÌH‰Áv @ HÉH‰ÎH)ÖI9ôwò¾÷ÿ H9ñH‰óHFÙH9Øs H‰ÞènúîÿH‰ÇH…À„¢ I‰FI‹VI‰^ H×L‰þL‰âèúîÿMfH‹EÈdH+%( upHƒÄL‰êL‰÷[L)âH5`h A\A]A^A_]ébßÿÿfA‹~è©) L9àt¾A¸ÿÿÿÿH…Àx!H‹EÈdH+%( u#HƒÄD‰À[A\A]A^A_]ÃA‰À…ÀuØë‰A¸ùÿÿÿëÎèðÿîÿA¸ôÿÿÿëÁ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèÿîÿff. „ fó úUº H‰åAVAULuI‰õH‰þATI‰üL‰÷HƒìXdH‹%( H‰EØ1Àèïÿ…ÀuqHMÐE1Àº L‰îL‰÷èÊïÿL‰÷A‰Äè_ïÿ¸ E…ät%H‹UØdH+%( uVHƒÄXA\A]A^]Ãf. „ L‰ïèïÿI‰À‹EÔ+EÐH˜L9À•À¶Àë½f‹5î²| L‰á1ÿ1ÀHDð èÇ{ ¸ ë›èËþîÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ& ÃèŠþîÿf. „ ó úU¾@ H‰åAVAULuATI‰üL‰÷SHƒì`dH‹%( H‰EØ1ÀèÊ( …ÀuvL‰÷èNïÿHuŒL‰çÇEŒ@ H‰Ãèè‡ÿÿ…ÀxƒÃL‰öL‰çD‹mŒH‰Úè/Ýÿÿ…Àt#H‹UØdH+%( u3HƒÄ`[A\A]A^]à € D‰êH5îe L‰çH)ÚèóÜÿÿëƸÿÿÿÿë¾èÄýîÿ @ ó úUA‰ùLóä ¹ º ¾ H‰åAUATL¥ÐþÿÿL@þÿÿS‰ûL‰çHìÈ dH‹%( H‰EØ1ÀèLïÿL‰îL‰çèÁïÿA‰À1ÀE…Àt'H‹UØdH+%( …Ä HÄÈ [A\A]]Ãf D A‰Ù¹ º L‰çL¡î ¾ èïïÿL‰îL‰çèdïÿA‰À¸ E…Àu º ¾ L‰ç1ÀA‰ÙLŽî ¹ è´ïÿH•8þÿÿHµ0þÿÿL‰çè ¦ …Àx0H‹½0þÿÿº 1öèÇ ïÿH‹½0þÿÿ‰…,þÿÿèõøîÿ‹…,þÿÿé3ÿÿÿ¸ÿÿÿÿé)ÿÿÿè{üîÿff. „ ó úUH‰åAWAVL} I‰ÖAUATS1ÛHƒìx‰½tÿÿÿH‰u€dH‹%( H‰EÈ1À‹µtÿÿÿ‰ÚL‰ÿèÉZÿÿ…Àˆ ƒø„ E‹E…À„r ‹E¬D‹M ‰]˜E1íD‹U¤D‹]¨L‰u‰EœH‹E°D‰ËL‹e€L‰}ˆE‰ÖE‰ßH‰…xÿÿÿH‹E¸H‰…hÿÿÿH‹EÀH‰…`ÿÿÿf D A; $…¾ E;t$…³ E;|$…¨ ‹EœA;D$ …š I‹t$H‹½xÿÿÿD‰…pÿÿÿè2 ïÿD‹…pÿÿÿ…ÀuwI‹t$H‹½hÿÿÿè ïÿD‹…pÿÿÿ…Àu[I‹t$ H‹½`ÿÿÿèú ïÿD‹…pÿÿÿ…Àu?‹]˜L‹}ˆL‹uL‰ÿƒÃèIBüÿƒû…×þÿÿ1ÀH‹UÈdH+%( ukHƒÄx[A\A]A^A_]ÃAƒÅIƒÄ(E9Å…'ÿÿÿD‰é‹]˜L‹uH‰H‹M€L‹}ˆHÁfoE foM°ƒÃH‹UÀ H‰P HAƒƒû…cþÿÿëŠH‹E€ëÏèúîÿff. „ @ ó úUH‰åAWAVAUATI‰üSHƒì8dH‹%( H‰EÈ1ÀèD· H‰âÁàH€HÁàH‰ÁHá ðÿÿH)ÊH9ÔtHì HƒŒ$ø H9Ôuë%ÿ H)ÄH…À… ÇE¼ H‰ãÇEÀ ÇEÄ èᶠA‰Æ…À„ñ E1ÿLmÄë D AƒÇE9þtoL‰êH‰ÞD‰ÿèQýÿÿ…Àtå D ‹U¼…Òt)E1äf D D‰â‰E¬AƒÄH’H<ÓèÁ@üÿD9e¼‹E¬wàH‹UÈdH+%( …‡ HeØ[A\A]A^A_]Ãf D ‹uÄI‰öH‰ßH pWÿÿº( D‰u¼èïÿHuÀL‰çèö‚ÿÿ…ÀˆvÿÿÿHu¼L‰çèâ‚ÿÿ…Àˆbÿÿÿ‹U¼…Òt‹ÇE¬ é € H‹U ‹EÄL‰þL‰çJ‰E¨H‰ÊH‰M èØÿÿH‹M …À„u …ÀˆÿÿÿK¶L‹|ÃL‰ÿèÌûîÿL‰îL‰çH‰Â@@ƒàÀH‰U ‰EÄèa‚ÿÿ…ÀˆáþÿÿH‹U ‹EÄL‰þL‰çJ‰E¨H‰ÊH‰M èš×ÿÿH‹M …À„. …Àˆ®þÿÿK¶L‹|à L‰ÿèeûîÿL‰îL‰çI‰Æ@@ƒàÀ‰EÄèþÿÿ…Àˆ~þÿÿAƒÆL‰þL‰çD‹mÄL‰òè@×ÿÿ…À„ø ‹U¼…ÀˆXþÿÿƒE¬‹M¬9уIþÿÿD‹u¬L‰çO,¶IÁåN<+L‰þè£ÿÿ…Àˆ#þÿÿJt+L‰çèŽÿÿ…ÀˆþÿÿJt+L‰çèyÿÿ…ÀˆùýÿÿJt+ L‰çèdÿÿ…ÀˆäýÿÿM‹LmÄL‰ÿèœúîÿL‰îL‰çH‰Â@@ƒàÀH‰U ‰EÄè1ÿÿ…À‰iþÿÿé¬ýÿÿ @ ‹U¨H5f_ L‰çH)ÊèkÖÿÿéqþÿÿf D ‹U¨H5F_ L‰çH)ÊèKÖÿÿé¸þÿÿf D D‰êH5&_ L‰çL)òè+Öÿÿéîþÿÿf D HƒLø éçüÿÿ1öé”ýÿÿèéöîÿf „ ó úUH‰åAWAVAUATI‰ôSH‰ûHì ˆ•çþÿÿdH‹%( H‰EÈH‹‡@\ €x# …& D‹hHµ0ÿÿÿD‰ïèkïÿƒøÿ„ H‹EˆH½øþÿÿH‰…øþÿÿè; ïÿHÄÝ ¾ L‰çH‰Á1ÀèBõîÿ‹ H¿Ý 1À¾ L‰çè*õîÿH‹K¾ 1ÀHµÝ L‰çèõîÿH‹K¾ 1ÀH³Ý L‰çèöôîÿH‹K¾ 1ÀH±Ý L‰çèÜôîÿH{ ¾ èÞ6þÿA‰Æ…Àu?H‹“@\ 1À€z „ @ H‹UÈdH+%( …ò HÄ [A\A]A^A_]à Hcø¾ è;ïÿH‰…èþÿÿI‰ÇH…Àt¥H‹s1ÒAÁæD‰ïèºïÿIcÖL‰þD‰ïè H…ÀŽs €{ …i H‹S H‰Ðƒàÿ„Y f…Ò…h HÁèº A¿ „ÀuHÁèA‰×¨uAƒÇHÁè¨uAƒÇHÁèƒàL‹µèþÿÿHƒøH… ÿÿÿH‰…ØþÿÿAƒ× f D I‹61ÒD‰ïèïÿHƒøÿ„ IcÇH5Gqy H€HÆH‹PH…ÒtJfïÀ€x HÇ…(ÿÿÿ …ÿÿÿH‰ ÿÿÿD‰ÿÿÿ…ÿÿÿu €½çþÿÿ „P H‹½ØþÿÿL‰æÿÒEGIcÈAƒø toHÇÀÿÿÿÿHÓàH#C H‰ÂƒâÿtYf…À…à HÁê¸ A¿ „ÒuHÁêA‰ÇöÂuAƒÇHÁêöÂuAƒÇHÁêƒâHƒúAƒ× IƒÆéÿÿÿ „ H‹½èþÿÿè4ðîÿH‹“@\ 1À€z …þÿÿ¾ L‰áº H=‚Û èø ïÿH‹s H¸ ÿÿÿÿH ðHƒøÿ„ý H÷Ðf…À„ˆ ¹ 1Ò„ÀuHÁè‰Ê¨uƒÂHÁ訄ý ƒàL-’U A¿ HƒøƒÒ Dr…Òubf D L‰øD‰ñHÓà÷ØH÷ÐH ðHƒøÿ„ H÷Ðf…Àtm¹ 1Ò„ÀuHÁè‰Ê¨uƒÂHÁè¨uƒÂHÁèƒàHƒøƒÒ Dr…Òt¤HcÒH=boy ¾ H’L‰êH‹LÇ1ÀL‰çè§ñîÿAƒþ t!H‹s épÿÿÿHÁè¹ º ëŠ „ L‰æ¿ è#ïÿ1Àé¼üÿÿ @ H‹xèO ïÿA‰ÅéÍûÿÿ € ƒÂHÁèé÷þÿÿ @ ¸ E1ÿé"þÿÿ I‹‹5;¦| E‰ø1ÀHûã ¿ èo éÀýÿÿ @ H‹HH ä L‰ç1À¾ èîðîÿéýÿÿHÁè¹ º élþÿÿf D H‹½èþÿÿD‰öè1ýÿéƒüÿÿ @ º E1ÿéšüÿÿè¶ñîÿf D ó úUº H‰åATE1äHuÐHƒì(fo>¯ dH‹%( H‰Eè1À)EÐèè Hƒøt)A¼ÿÿÿÿH…Àx6 D ‹5^¥| H‹ã ¿ 1Àè7n H‹EèdH+%( uD‰àL‹eøÉÃA‰Ä…ÀxÈE1äëÜè ñîÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ɶÉE1ÀéÑÿÿèÕðîÿ D ó úUºh H‰åHƒìdH‹%( H‰EøH‹H9Çt f. „ ‹ˆÐ H‹ HÊH9ÇuîHcGH ÀHHHÂH‹UødH+%( uÉÃèhðîÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉI‰È¹ éhÐÿÿè#ðîÿ ó úUH‰åAWAVAUATI‰üHƒÇ S‰ó¾ Hƒì8H‰U¸H‰M°dH‹%( H‰EÈ1Àèá0þÿA‰Ç…Àu*H‹EÈdH+%( …¬ HƒÄ8D‰ø[A\A]A^A_]à D Hcø¾ èS ïÿH‰E¨I‰ÆH…À„} I‹t$1ÒAÁç‰ßèÑïÿIc×L‰ö‰ßè0 H…ÀŽH A€|$ … I‹T$ H‰Ðƒàÿ„Þ f…Ò… HÁè¹ A½ „ÀuHÁèA‰Í¨uAƒÅHÁè¨uAƒÅHÁèƒàL‹u¨HƒøAƒÕ @ L‹E¸H‹E°‰ÙD‰êL‰æL‰÷ÿÐA‰Ç…ÀxwAUHcʃú th¸ HÓàH÷ØI#D$ H‰ÁƒáÿtPf…ÀucHÁé¸ A½ „ÉuHÁéA‰ÅöÁuAƒÅHÁéöÁuAƒÅHÁéƒáHƒùAƒÕ IƒÆésÿÿÿ E1ÿH‹}¨èÄêîÿé…þÿÿ € ¸ E1íë¢f D H‹}¨D‰þèœ{ýÿéØþÿÿ € ¹ E1íéíþÿÿA¿ÿÿÿÿë®èîîÿAƒÏÿé3þÿÿff. „ fó úHºPERFFILEUH‰åHƒìdH‹%( H‰Eø1À¸ H9×t"H¸2ELIFREPHºPERFILE2H9Ç”ÀH9ה ÐH‹UødH+%( uÉÃè™íîÿf „ ó úUH‰åAUA‰Õ1ÒATI‰ô1öSH‰ûD‰ïHƒìdH‹%( H‰EØ1Àè« ïÿºh H‰ÞD‰ïè H…ÀŽ‚ H‹H‹{HºPERFFILEH9Ð„È HºPERFILE2AÇ$ H9Є» Hº2ELIFREPH9Ð… AÆD$¾H H‰ßèGzýÿH‹CHƒøh„± HƒøH… fïÀLkHCHAEóAoM AL$ óAoUAT$0óoC(ØfH~ÂAD$fH~ØHÐI‰D$1ÀH‹UØdH+%( …Ý HƒÄ[A\A]]Ãf D 1öL‰âèæfÿÿ…ÀxrA€|$ …RÿÿÿH‹CLkHHƒøh…[ÿÿÿéqÿÿÿ € A€|$ LkH„Zÿÿÿ¾ L‰ïèkyýÿH‹CH¨tSH‹CH¨…9ÿÿÿfïÀCHAEHƒKHé"ÿÿÿ‹5ÞŸ| H½Ó ¿ 1Àè·h € ¸ÿÿÿÿé2ÿÿÿf D L‰ï¾ èyýÿ¾ L‰ïè–xýÿë‘èëîÿff. „ @ ó úUH‰åAWI‰ÿAVAUA‰õATSHìˆ H‹Ÿ@\ dH‹%( H‰EÈ1À€{# …ª D‹sèbüÿI‰‡([ H…À„• IW@I‹¿@\ fïÀE¶§˜[ H‰` H…þÿÿI‰—`Z H‰Æº …ÈþÿÿHÇ…èþÿÿ L‰½ÀþÿÿD‰ÈþÿÿH‰…hþÿÿ…ØþÿÿèB H…ÀŽä H‹…þÿÿH‹½˜þÿÿHºPERFFILEH9Ðt|HºPERFILE2AÇ H9Ðt{Hº2ELIFREPH9Ð…ì AÆGHÏH‰½˜þÿÿE„äug1ÀHƒ½˜þÿÿ…f ÆC H‹UÈdH+%( …b HĈ [A\A]A^A_]Ãf D L‰ú¾ è£dÿÿ…Àˆ„ A€ t H‹½˜þÿÿë H…ÀþÿÿH‹µhþÿÿº H‰ÇèýÈÿÿ…À‰vÿÿÿ‹5Ó| HâÑ ¿ 1Àè¬f ¸êÿÿÿ€{ …^ÿÿÿH½`ÿÿÿD‰òL‰þè üÿÿ…Àˆ_ A€ t €{$ …Œ Hƒ} „o H‹pÿÿÿH…É„ê H‹E€1ÒH‹µxÿÿÿD‰÷H÷ñ1Ò‰…`þÿÿH‰Ãè”üîÿH…ÀþÿÿÇ…dþÿÿ H‰…pþÿÿ…ÛŽî H‹½pþÿÿ1À¹ H‹µpþÿÿº@ óH«D‰÷è» H…ÀŽ{ A€ ‹•ÄþÿÿtʉÒH…Òt"Húˆ ‡¸ Hƒê@tHµ ÿÿÿD‰÷èz HµHÿÿÿº D‰÷èf H…ÀŽD A€ …N º 1öD‰÷è×ûîÿH‹½pþÿÿ1öH‰…Pþÿÿè²ÕüÿI‰ÄH…À„± A¶GI‹¿([ L‰æAˆ„$ê èŠ`üÿH‹…Pÿÿÿ¾ L‰çHÁè‰ÂH‰…Xþÿÿ‰…xþÿÿè"Ó ‰Ã…À…d H‹µHÿÿÿ1ÒD‰÷LˆþÿÿèQûîÿ‹…Xþÿÿ…À,é’ fI‹¿([ ‰Ù1ÒL‰æL‹…ˆþÿÿƒÃè à 9xþÿÿtkº L‰îD‰÷èw H…ÀŽU A€ t»¾ L‰ïèþtýÿë¬ @ H‹{èoïÿA‰ÆéIüÿÿ‹5…›| HÏ ¿ 1Àè^d é”ýÿÿf „ H‹µPþÿÿ1ÒD‰÷èŸúîÿƒ…dþÿÿ‹…dþÿÿ9…`þÿÿ…þÿÿI ¾ è((þÿ‰Ã…À„N Hcø¾ èÁ÷îÿI‰ÄH…À„5 I‹w1ÒÁãD‰÷èDúîÿHcÓL‰æD‰÷è¢ H…ÀŽ A€ …¨ I‹W H‰Ðƒàÿ„ê E1íf…Òu HÁèA½ „ÀuAƒÅHÁè¨uAƒÅHÁè¨uAƒÅHÁèƒàL‰¥xþÿÿIŸP[ HƒøAƒÕ I‹4$I‹D$fïÀ1ÒD‰÷…˜þÿÿHÇ…¸þÿÿ L‰½þÿÿD‰µ˜þÿÿH‰µ¨þÿÿH‰…°þÿÿè~ùîÿHƒøÿ„Ë IcÅH ªby H€H‹DÁH…ÀtH‹½hþÿÿH‰ÞÿÐ…Àˆ EEIcÈAƒø „ ¸ HÓàH÷ØI#G H‰Âƒâÿ„í f…À…9 HÁê¸ A½ „ÒuHÁêA‰ÅöÂuAƒÅHÁêöÂuAƒÅHÁêƒâHƒúAƒÕ IƒÄéÿÿÿ‹5y™| ¹@ HùØ 1À¿ èMb è¨úîÿ‹ ÷Øéûÿÿ € H‹…PÿÿÿH‹•HÿÿÿH‹½pþÿÿHÈHÊfHnÈfHnÂflÁ…Hÿÿÿèsƒ éxüÿÿf D H‹K‹5™| 1ÿ1ÀH“× èÞa érûÿÿ¸ÿÿÿÿé(ûÿÿL‹¥xþÿÿL‰çè0áîÿI‹·P[ I‹¿([ è=Zÿÿ…À„júÿÿI‹¿([ èIüÿ¸ôÿÿÿILJ([ éIúÿÿ¸ôÿÿÿé?úÿÿ¸ E1íéÉþÿÿH‹K‹5w˜| 1ÿ1ÀH€× èSa ¸êÿÿÿéúÿÿI‹ $‹5S˜| E‰è1ÀHÖ ¿ è)a é<þÿÿ¸êÿÿÿéßùÿÿ‰ÞL‰çè€qýÿéIýÿÿ‹5˜| HŠxÿÿÿ¿ 1ÀH¸× èë` é™þÿÿ‹5ô—| HIÖ 1ÿ1ÀèÐ` ¸êÿÿÿé‹ùÿÿèÑãîÿó úUfïÀH‰åAVAUATSHƒì@‹L‹§H\ dH‹%( H‰UØ1ÒH‹V)E )E°)EÀƒùR‡ H‰øHzÿHƒÿ ‡; H ’Hü_y H ÊH‹KH…É„û HVLu H‰E H‰U°·VL‰÷1öHƒêH‰UÀÿÑA‰Å…Àu9H‹CH…Àt6A‹”$8 …Òt*€{ L‹ia| u ƒú„« L‰ÆL‰÷ÿÐë @ A½ÿÿÿÿL‹eÈM…ätCA‹T$Iœ$ …Òt* „ H‰ßè H{¸HÃp èo ‹ƒÿÿÿ…ÀuÞL‰çèßîÿH‹EØdH+%( u|HƒÄ@D‰è[A\A]A^]à € ‹5~–| 1ÿ1ÀE1íHdÖ èW_ ë¿ D E1íëµH‹KH`Ô L‰Ç1À¾ è1áîÿéJÿÿÿ‹5:–| 1ÿ1ÀA½ÿÿÿÿH Ö è_ éuÿÿÿèâîÿf D ó úUH8Ê H‰åAVAUI‰õ¾ ATSH‰ûHƒì H‹OL‰ïdH‹%( H‰EØ1ÀèÀàîÿLcàH‹CHƒø„Ï wMH…À„ì òC¾ L‰ï¸ HáÉ è†àîÿH˜LàH‹UØdH+%( …Ï HƒÄ [A\A]A^]ÃHƒøuZHÖÉ ¾ L‰ï1ÀèDàîÿH{H˜IÄè¶ I‰ÆH…À„‚ L‰îH‰Çèï£ L‰÷LàH‰EÈè‚Ÿ H‹EÈë‰f. „ H•É ¾ L‰ï1ÀèêßîÿH˜Làé_ÿÿÿHKHIÉ ¾ L‰ï1ÀèÆßîÿH˜Làé;ÿÿÿ @ HKHÉ ëÖ H)É ë¦èªàîÿf. „ ó úUH‰åAWAVAUI‰õATSHƒì(L‹"dH‹%( H‰EÈ1ÀM…ä„ I}1öè¢ÍüÿH‰ÃH…À„ H‰ÆL‰çè‹XüÿA·UA+U H‰ßƒê¾ Áê‰U¸è+Ë ‰E¼…ÀulA‹M D‹u¸E1ÿIÍE…öt fO‹DýD‰ù1ÒH‰ÞL‰çIƒÇèÄØ M9þuâH‹EÈdH+%( u3‹E¼HƒÄ([A\A]A^A_]ÃH‰Óè¨VüÿH‰I‰ÄH…À…LÿÿÿÇE¼ôÿÿÿë¾è«ßîÿff. „ ó úUH‰åATI‰ÔSH‰óHƒìdH‹%( H‰Eè1À€=r“| …× M…ä„6 I‹<$H…ÿ„) H‹sèàuüÿI‰ÄH…À„ H‹CHƒø„Þ wDH…À„« òC1ÀòA„$H f. „ H‹UèdH+%( …× HƒÄ[A\]à @ HƒøuJH{èQŽ H‰ÃH…ÀtI‹¼$ è. I‰œ$ 1Àë°‹5¾’| HÓÒ 1ÿ1Àèš[ f. „ 1ÀëŒ @ H‹5é\| H‰ßèyüÿÿéÿÿÿ @ I‹¼$P èÓÚîÿH{èúÖîÿI‰„$P 1ÀéKÿÿÿ I‹¼$ è«ÚîÿH{èÒÖîÿI‰„$ 1Àé#ÿÿÿ ¸êÿÿÿéÿÿÿè!Þîÿó úUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hƒì(dH‹%( H‰EÈ1À‹FH‰ûH‰…¸ßÿÿH‹‡@\ €x# … D‹p€x „˜ ¶“˜[ H³P[ D‰÷LÀßÿÿè»[ L‰îD‰÷L`IƒäøM‰çI)ÇL‰úè; H…Àˆö €»˜[ uuL;¥¸ßÿÿ…Ð H‹³P[ H‹»([ èÍRÿÿD‰àH‹UÈdH+%( …Ç HÄ( [A\A]A^A_]à D 1öD‰÷º èaðîÿ1ÒD‰÷Hp èSðîÿéFÿÿÿf D L‰úL‰î¿ èÈòîÿ…À~ H˜L9ø„lÿÿÿH BD HÑ ‹5É| 1ÿ1Àè¬Y ¸ÿÿÿÿéhÿÿÿfH‹xè‡÷îÿA‰ÆH‹ƒ@\ éÖþÿÿ „ H ùC HòÐ ëµH éC HÅ ë¥èkÜîÿff. „ ó úUHÇ H‰åAWAVAUATSH‰óHìˆ ‹vdH‹%( H‰EÈ1À臥 H…À„× I‰Ç·Cƒàfƒø„ ‡ä fƒø„ê fƒø…© E1äHC$L‰ÿH‰ÆH‰…Xÿÿÿè§ë I‰ÆH…À„„ fƒ{ A½ ˆº Hs HpÿÿÿL‰êH‰ßèTÏûÿH‰ÞL‰÷艎þÿA€ŽÜ E…ä…¨ H]I¾è H‰Þè®ûÿ‹5s| M‰é1ÀI‹Ž ¿ I‰ØHìÇ è?X L‰÷è·þÿH‹EÈdH+%( …´ HĈ 1À[A\A]A^A_]ÃfƒøuÓé%ÿÿÿ D A¼ éÿÿÿ D D¶k é<ÿÿÿf D A¼ éøþÿÿ D H`ÿÿÿH‹µXÿÿÿfïÀº H‰ß)…`ÿÿÿè xþÿ…Àu €½lÿÿÿ u E‰¦Ä H‹½`ÿÿÿèúÖîÿé ÿÿÿ D L‰úH‰ÞL‰÷è"{þÿëÓè{Úîÿf. „ UH‰åATI‰üSHƒìdH‹%( H‰Eè1Àè^Ýîÿº H5¾ž L‰çH9ÐH‰ÃHFÐèpØîÿ…À„˜ º H5à L‰çH9ÓHFÓèMØîÿ…Àtiº H5“à L‰çH9ÓHFÓè.Øîÿ…Àtj¸ H5|à L‰çH9ÃHFÃH‰Âè Øîÿ…ÀuXÇú¸z H‹UèdH+%( uFHƒÄ[A\]Ãf D ÇÒ¸z ëÖ @ Ǹz ëÆ @ Dz¸z ë¶ @ ¸ÿÿÿÿë«èdÙîÿ @ UH‰åAUATI‰üSHƒìdH‹%( H‰EØ1ÀèLÜîÿº H5ž L‰çH9ÐH‰ÃHFÐè^×îÿ…À„Ž º H5Œ¼ L‰çH9ÓHFÓI‰Õè8×îÿ…Àt\L‰êH5«? L‰çè"×îÿ…Àtf¸ H5á¡ L‰çH9ÃHFÃH‰Âè ×îÿ…ÀuTƸz H‹UØdH+%( uEHƒÄ[A\A]]à Çî·z ë× @ ÇÞ·z ëÇ @ Çηz ë· @ ¸ÿÿÿÿë¬è\Øîÿff. „ UHƒÇXH‰åAWAVI‰ÖAUI‰õATI‰ÌSL‰ÃHƒì(dH‹%( H‰EÈ1Àè;þÿH…À„‘ I‰ÇMWØL‰ÿL‰}¸L‰U°èÛþÿH‹}°L‰òI‰ØL‰áL‰îI‰Çè“ÿÿÿL‹M¸I‹AàIQàH9ÂtHM…í„’ H…Û„ì M…ä„s M…ötZfH‹H8IM H‹HhIH‹HpI $H‹HHH‹ H H9ÐuÚM…ÿ…rÿÿÿH‹EÈdH+%( …k HƒÄ(1À[A\A]A^A_]à D H‹H8IM H‹HpI $H‹HHH‹ H H9ÂuáëH…Û„» M…ä„a M…öt0H‹HhIH‹HpI $H‹HHH‹ H H9ÂuâM…ÿ…êþÿÿésÿÿÿ @ H‹HpI $H‹HHH‹ H H9ÂuééJÿÿÿM…ä„ß M…öt6f D H‹H8IM H‹HhIH‹HpH‹ I $H9ÂuáM…ÿ…‰þÿÿéÿÿÿ H‹H8IM H‹HpH‹ I $H9ÂuèééþÿÿM…ä„/ M…ö„ H‹HhIH‹HpH‹ I $H9ÂuééºþÿÿM…öt7 € H‹H8IM H‹HhIH‹HHH‹ H H9ÂuâM…ÿ…þÿÿé‹þÿÿ @ H‹H8IM H‹HHH‹ H H9ÂuéébþÿÿM…ötk € H‹H8IM H‹HhH‹ IH9Âuéé:þÿÿM…öt" € H‹HhIH‹HHH‹ H H9ÂuêéþÿÿH‹ f. „ HHHH‹ H‰ H9ÂuñéòýÿÿI‹M „ HH8H‹ I‰M H9ÂuðéÑýÿÿI‹ $ € HHpH‹ I‰ $H9Âuðé±ýÿÿM…ötI‹ HHhH‹ I‰H9Âuñé’ýÿÿH‹ H9„†ýÿÿH‹ H9ÂuìéyýÿÿèþÔîÿff. „ ó úUH‰åATI‰üSHƒìH‹_dH‹%( H‰Eè1ÀHGHÇ H‰GH…Ût8 € H{è—ñþÿH‹[PH…ÛuîI‹\$H…Ût @ H‰ßH‹[PèäÐîÿH…ÛuïH‹EèdH+%( uHƒÄL‰ç[A\]éÀÐîÿè[Ôîÿff. „ UH‰åAWI‰÷AVI‰þ¿ˆ AUATSHƒì(H‰U¸dH‹%( H‰EÈ1Àè°ú I‰ÄH…À„Ä HXfInÆH@fHnãfHnèI‰D$ flÄA$fHnÃflÅAD$I‹I‹W‰Á)ÑA‰L$h„¶ H9„$ M‹o f „ M…í„ ¿€ è1ú I‰ÆH…À„Ì I‹E óAoMI‰FI‹EANI‹N I‰F(H…Ét%‹Q(ë „ ‰Ðð±q(9Ât ‰ÂBÿrƒøývèI‰N I‹~è« A€}) I‰FI‹E I‰F0tOI‹U8I‹~`IÇF8 H…Ò„¿ H…ÿ„ A¶E0ƨtIÇFh ¨tIÇFp I‹M Iu0è™6 I‹D$fHnÃM‰t$fHnÐflÂAL‰0I‹G L‹hPI‹GHƒÀM‰o I‰GI;…éþÿÿIÇ„$€ H‹E¸I‰D$xH‹… I‰D$lH‹EÈdH+%( …D HƒÄ(L‰à[A\A]A^A_]à H…ÿt€? tÆ A‹E0Áè·ÀfHnÀIcE@fHnØflÃAFHI‹EHI‰FXé<ÿÿÿ D ‹5†| HËÆ 1ÿ1ÀèêN I‹WI‹é(þÿÿf D ¿è èrø I‰F`H‰ÇH…À„“ I‹U8é¿þÿÿH=®Æ èÒîÿM‹l$M‹u L‰èL9ëu ëJf D I‰ÖI‹UfHnÀI}flÀI‰VL‰2AE èkîþÿI}`è)ø L‰ïM‰õèÇÍîÿI‹L‰ðI9Þu¼L‰çE1äè±ÍîÿéÔþÿÿH=ÕÅ è ÑîÿéÃþÿÿH=TÆ èÑîÿI‹~`è†Íîÿéhÿÿÿè Ñîÿff. „ UH‰åAVLwAUATSH‰ûHƒìL‹gdH‹%( H‰EØ1ÀM‹,$L‰àM9æuëQf „ I‰ÕI‹T$fHnÀI|$flÀI‰UL‰*A$è™íþÿI|$`èV÷ L‰çM‰ìèôÌîÿI‹U L‰èM9õu¸L‹cLsM‹,$L‰àM9æuëJfI‰ÕI‹T$fHnÀI|$flÀI‰UL‰*A$è9íþÿI|$`èöö L‰çM‰ìè”ÌîÿI‹U L‰èM9õu¸HƒÃXH‰ßè<þÿI‰ÄH…Àt3L‰çM‰æMl$ØèäþÿH‰ÞL‰÷I‰Äè&þÿL‰ïèÞþÿÿL‰ïèFÌîÿM…äuÍH‹EØdH+%( u HƒÄ[A\A]A^]ÃèÀÏîÿó úUH5ÄúÿÿH=•ƒ| H‰åHƒìdH‹%( H‰Eø1ÀèRáîÿ…ÀuH‹EødH+%( u ÉË5{ƒ| HÈÄ 1ÿ1ÀèWL è¢Ûîÿè]Ïîÿff. „ fUH‰åAWAVI‰þAUATSHƒì(òE¸dH‹%( H‰EÈ1ÀH‹‡€ HÇG` H…ÀˆP fïÀòH*ÀòYE¸òš„ ò ê‚ f(ÈfTÊf.Ùv3òH,ÀfïÉf(Øò% fUÐòH*ÈòÂÙfTÜòXËfVÊf(Áò ñ€ f/ÁƒÇ òH,ØI~XMf`èþÿI‰ÅM…턈 MEØL‰ïM‰ïL‰E°èNþÿH‹}°òE¸I‰Åè ÿÿÿI‹PIXH9ûwÆI‹F`H…Àu é¢ fH‰ÈH‹H8HH@HpHPH9ÏHGÖH‹ H…ÉuÞIfïÀI‰GL‰æAG H‰:è’þýÿM…í…xÿÿÿH‹EÈdH+%( uTHƒÄ([A\A]A^A_]à ò\ÁòH,ØHºû?é+ÿÿÿ D H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀé›þÿÿfL‰â1Àéxÿÿÿè‘Íîÿó úUH‰åATI‰üH~SH‰óHƒìòAò^ª dH‹%( H‰Eè1ÀèþÿÿH‹ChI‰$H‹EèdH+%( u HƒÄ[A\]Ãè1ÍîÿUH‰åAWAVAUATI‰ôSH‰ûHƒÇXHƒì(dH‹%( H‰EÈ1ÀHÇG èþÿH…Àt;I‰ÇLk`MGØL‰ÿM‰þL‰E¸èºþÿH‹}¸L‰æI‰Çè›ÿÿÿI‹~PI~XI9üv&M…ÿuÌH‹EÈdH+%( uqHƒÄ([A\A]A^A_]à H‹C`H…Àu ëM D H‰ÈH‹H8HH@HpHPH9ÏHGÖH‹ H…ÉuÞI~fïÀI‰FL‰îAF H‰:èÚüýÿëŠ „ L‰ê1ÀëÓè4Ìîÿ @ ó úUH‰åATI‰üSH‰óH‰ÖH{HƒìdH‹%( H‰Eè1ÀèÐþÿÿH‹ChI‰$H‹EèdH+%( u HƒÄ[A\]ÃèÛËîÿff. „ UH‰åAWAVAUATSHìˆ H‰½`ÿÿÿHƒÇXdH‹%( H‰EÈ1Àè½þÿHÇ…xÿÿÿ H‰E˜H…À„ H‹E˜Hx0è˜þÿHÇE€ H‰EH…À„§ H‹EHx0èvþÿHÇ…pÿÿÿ H…À„F H‰EˆH‹EˆHx0èQþÿHÇ…hÿÿÿ H‰ÃH…À„Û H{0è1þÿHÇE¨ I‰ÄH…À„ƒ H‰XÿÿÿI|$0è þÿHÇE¸ I‰ÅH…À„ I}0èïþÿHÇE I‰ÇH…À„Æ I01ÛèÐþÿI‰ÆH…ÀtuI~0è¿þÿHÇE° I‰ÀH…Àt(IxØL‰…Pÿÿÿè¯þÿÿH‹½PÿÿÿHE°èOþÿI‰ÀH…ÀuØI‹VPL‰÷HÕ H)ÐHÁèfHnÀHÃE°AFPèþÿI‰ÆH…Àu‹I‹WPfHnËL‰ÿHÕ H)ÐHÁèHE fHnÀflÁAGPèáþÿI‰ÇH…À…:ÿÿÿI‹UPL‰ïHÕ H)ÐHÁèHE¸fHnÀE AEPè¨þÿI‰ÅH…À…äþÿÿI‹T$PL‰çHÕ H)ÐHÁèHE¨fHnÀE¸AD$PèmþÿI‰ÄH…À…‹þÿÿH‹XÿÿÿH‹SPH‰ßHÕ H)ÐHÁèH…hÿÿÿfHnÀE¨CPè+þÿH‰ÃH…À…%þÿÿH‹uˆH‹VPH‰÷HÕ H)ÐHÁèH…pÿÿÿfHnÀ…hÿÿÿFPèéþÿH‰EˆH…À…¾ýÿÿH‹MH‹QPH‰ÏHÕ H)ÐHÁèHE€fHnÀ…pÿÿÿAPè©þÿH‰EH…À…YýÿÿH‹u˜H‹VPH‰÷HÕ H)ÐHÁèH…xÿÿÿfHnÀE€FPèiþÿH‰E˜H…À…÷üÿÿH‹µ`ÿÿÿH‹VxHÕ H)ÐHÁèfHnÀ…xÿÿÿFxH‹UÈdH+%( uHĈ [A\A]A^A_]Ãè,Èîÿff. „ UH‰åAWAVAUATSHƒìXH‰}H‰U˜dH‹%( H‰EÈ1ÀHGXH‰EˆH…ö„Í H‹FH‹I‰öH‰E¸H9È„¶ Hƒ~ „« L‹oXM‰èM…í„Œ I‹XàMhàL9ë„| @ L‹}¸¸ÿÿÿÿE1ÒL9ù„ M‹f M…ä„ ‹Õ¦z …À„M ƒø…Ü H‹{0I‹t$ H…ÿ•ÀH…ö•Â„À„ „Ò„ÿ DˆU L‰E¨H‰M°èîÖîÿH‹M°L‹E¨…ÀD¶U „ ‰¹ E„Ò„Ç M‰ÅIEØH‰E°L‰øH+E¸H‰E¸H‰ÂA‹E@H9‚ „ë H‹U˜H‹}°L‰öè«þÿÿ…Àˆ© H‹EH‹u˜ƒ@pH°€ 1ÀH‹UÈdH+%( …ë HƒÄX[A\A]A^A_]à @ H‹C I‹4$I‹T$H‹{H…ÀtbH‹@ H…ÒtH‹R H9ÂtX‡JÿÿÿE„Ò…JÿÿÿI‹@IXH…À„ I‰ÀL‰}¸I‹XàMhàL9ë…ˆþÿÿ‹z| …À„· ¸ÿÿÿÿébÿÿÿH…Òu¢ H9þu£A€|$) tYI‹T$8HƒC8H‹{`H…Ò„D H…ÿ„[ A¶D$0ƨtHƒCh¨tHƒCpI‹ $It$0L‰E°èn) M‹f M‹~L‹E°I‹D$PH‹IƒÇM‰~I‰F L9ë„~þÿÿI‹1ÀAº L9ù…éýÿÿM‰ÅE„Ò…aþÿÿƒøÿ…™þÿÿ‹:y| …À…4ÿÿÿéæ f „ H…ÿu„Ò…ÙþÿÿH…öu„À…þÿÿf D I‹t$H…ö„ŠþÿÿH‹{(H…ÿ„}þÿÿöG+t DˆU HƒÇ-HƒÆ-L‰E¨H‰M°é³ýÿÿf D öF+uÛH‹S H‹vI‹D$H‹H…Ò„( H‹R H…ÀtH‹@ H9Ð…Jþÿÿéþÿÿ D H…ÿt€? tÆ IcD$@HCPfHnÀI‹D$HHCXfHnÐH‹C@flÂHƒÀfHnÈA‹D$0CPÁè·ÀHCHfHnØflËK@éŸþÿÿI‹@IXH…À…ïýÿÿM‰ÅH‹U˜H‹}L‰öèÌïÿÿH…À„ùýÿÿHx(fïÀL‰h(H‹uˆ@0H‰;è‡ôýÿé/ýÿÿfM9>… ýÿÿH‹E˜AƒEDIEPéýÿÿ D ¿ˆ èZê I‰ÄH…À„é H@ó~E°I|$XH‰E¨ó~}¨ID$fHnðI‰D$ flÇA$foÇflÆAD$I‹E0I‰D$XIÇE0 è‡ûýÿH‰ÇH…Àt € L‰gØè/üýÿH‰ÇH…ÀuïI|$(fïÀME0IÇD$( AD$0L‰ÆI‰}0L‰E è«óýÿI‹EèH‹{fHnÃH‹U¸L‹E H‹0fHnàflÄH‰7H‰~H‹u¨AD$óAoEPA‹}HH‰sèH‰0fH~ÆfH~èAD$xI‹HÆA‹E@I‰uX)ÐA‰D$hA‹EDA‰U@D‰úA‰D$løH9ÑA‰|$pA‰EH†Ü Hu˜ƒÀIÇEP I‰uXAÇED A‰EHI;N„‹ I‹N H‹U˜H‹}°L‰öL‰E¨H‰M¸è÷íÿÿH‰ÃH…À„!üÿÿ‹•¡z M‹e0H‹M¸L‹E¨…ÀM‹l$à„¢ ƒø„È I‹E H‹1H‹QI‹}H…À„U H‹@ H…Ò„½ H9B „G †. ID$H{(fïÀL‰c(L‰ÆC0H‰8èNòýÿéöúÿÿf „ H‹E˜AÇED I‰EPéØúÿÿ H…À…Øüÿÿé‚ûÿÿf. „ ¿è DˆU¨L‰E°èè L‹E°D¶U¨H…ÀH‰C`H‰Ç„ª I‹T$8épûÿÿI‹}0H‹q H…ÿ•ÀH…ö•Â„À„Ÿ „Ò„— L‰E¸H‰M°èÚÐîÿL‹E¸…À…Õ H‹M°€y) tTH‹Q8IƒE8I‹}`H…Ò„. H…ÿ„â ¶A0ƨtIƒEh¨tIƒEpHq0H‹ L‰E¸è|$ L‹E¸ „ ID$éÍþÿÿH…Ò…¯þÿÿH9þtŽ‡´þÿÿëàH…ÿu„Òu×H…öu„À…œþÿÿH‹AH…À„ZþÿÿI‹U(H…Ò„MþÿÿöB+t:Hz-Hp-L‰E°H‰M¸èÐîÿL‹E°…À„ ˆUþÿÿëH…À…xÿÿÿë‰f D ö@+uÀH‹xI‹E H‹qH‹RH…À„á H‹@ H…ö„ H;F „Ó ‚þÿÿé/ÿÿÿ € 1ÉérýÿÿH=Z´ è%Àîÿé¦ùÿÿH…ÿt€? tÆ HcA@IEPfHnÀI‹E@H‹QHIUXHƒÀfHnúfHnÈ‹A0flÇAEPÁè·ÀIEHfHnøflÏAM@é³þÿÿH‹ ì=| º ¾ H=ð¨ è–×îÿ¸ÿÿÿÿÇs| é„øÿÿH‹M¸é þÿÿH‹]ˆéôúÿÿH…ö…#ÿÿÿH9ׄþÿÿ‡*ýÿÿéSþÿÿ¿è L‰E°H‰M¸è…å L‹E°H…ÀI‰E`H‰ÇtH‹M¸H‹Q8éïýÿÿH…À…þÿÿë²H=â³ L‰E¸è¿îÿL‹E¸é þÿÿ諾îÿH=ij DˆU°M‰Åèø¾îÿD¶U°E„Ò„bøÿÿM‹~é}÷ÿÿUH‰åAWI‰ÿH~XAVAUATSHì˜ H‰µHÿÿÿH‰U¸dH‹%( H‰EÈ1ÀèföýÿH‰EˆH…À„ H‹]ˆH‰ßH‰hÿÿÿè÷ýÿH{0H‰Eˆè9öýÿH‰E€H…À„º H‹]€H‰ßH‰`ÿÿÿèÙöýÿH{0H‰E€è öýÿH‰…xÿÿÿH…À„e H‹xÿÿÿH‰ßH‰Pÿÿÿè¦öýÿH{0H‰…xÿÿÿèÖõýÿH‰…pÿÿÿH…À„ H‹pÿÿÿH‰ßH‰XÿÿÿèpöýÿH{0H‰…pÿÿÿè õýÿH‰E°H…À„¬ L‹e°L‰çèGöýÿI|$0H‰E°èyõýÿH‰E¨H…À„f L‰e M‰þH‹]¨H‰ßèöýÿH{0H‰E¨èLõýÿH‰EH…À„ H‰]˜M‰õL‹uL‰÷èìõýÿI~0H‰Eè õýÿI‰ÄM…ä„à L‰çL‰ãèÈõýÿH{0I‰ÄèüôýÿI‰ÇH…Àt=H‰ÙL‰ãL‰ÿH‰@ÿÿÿMgØè›õýÿH‹U¸L‰æL‰ïI‰Çè)þÿÿM…ÿH‹@ÿÿÿuÏI‰ÜH‰ËH‹SPH…Òt’H9U¸wŒI‹E L‰îH…Àuë#f. „ H‰ÈHpH;P8vHpH‹H…ÉuçH{fïÛH‰C[ H‰>L‰îèÌìýÿM…ä…@ÿÿÿ I‹vPH…öt H9u¸†Å Hƒ} …úþÿÿH‹]˜M‰îH‹SPH9U¸w H…Ò… Hƒ}¨ …¨þÿÿL‹e M‰÷I‹T$PH…Òt H9U¸†+ Hƒ}° …TþÿÿH‹…XÿÿÿH‹HPH9M¸w H…É…§ Hƒ½pÿÿÿ …ùýÿÿH‹…PÿÿÿH‹HPH…Ét H9M¸†Ì Hƒ½xÿÿÿ …›ýÿÿH‹…`ÿÿÿH‹HPH…Ét H9M¸†ñ Hƒ}€ …FýÿÿH‹…hÿÿÿH‹HPH9M¸w H…É… Hƒ}ˆ …ôüÿÿH‹…HÿÿÿH‹HxH…Ét H;M¸ƒK H‹EÈdH+%( …£ HĘ [A\A]A^A_]ÃI‹L‰ñH…ÀuëH‰ðHHH;P8vHHH‹1H…öuçH{fïÒH‰CL‰öS H‰9è<ëýÿé¯þÿÿI‹L‰ùH…ÀuëH‰ðHHH;P8vHHH‹1H…öuçI|$fïäI‰D$L‰þAd$ H‰9èòêýÿé‹þÿÿ D I‹E L‰êH…Àuë#f. „ H‰ÈHPH;p8vHPH‹ H…ÉuçI~fïÉI‰FL‰îAN H‰:è›êýÿééýÿÿI‹L‰úH…ÀuëH‰ðHPH;H8vHPH‹2H…öuçH‹µXÿÿÿfïíH~H‰Fn L‰þH‰:èNêýÿé þÿÿI‹L‰úH…ÀuëH‰ðHPH;H8vHPH‹2H…öuçH‹PÿÿÿfïöL‰þHyH‰Aq H‰:èêýÿéçýÿÿI‹L‰úH…Àu ë € H‰ðHPH;H8vHPH‹2H…öuçH‹µ`ÿÿÿfïÿH~H‰F~ L‰þH‰:èéýÿé»ýÿÿI‹L‰úH…Àuë H‰ðHPH;H8vHPH‹2H…öuçH‹hÿÿÿfïÀL‰þHyH‰AA H‰:è]éýÿéýÿÿI‹L‰úH…Àuë H‰ðHPH;H8vHPH‹2H…öuçH‹µHÿÿÿfïÀH~@H‰F@FHH‰:H‹EÈdH+%( uHĘ L‰þ[A\A]A^A_]éíèýÿèX¸îÿ „ ó úUH‰åAWAVI‰öAUI‰ýATSH‰ÓHƒìdH‹%( H‰EÈ1ÀHÇ H~`è3ðýÿI‰ÄH…Àt#L‰çM|$ØèÞðýÿH‰ÚL‰þL‰ïI‰ÄèmùÿÿM…äuÝI‹–€ H…ÒtH9Óv'H‹EÈdH+%( uzHƒÄ[A\A]A^A_]Ãf „ I‹E L‰îH…ÀuëfH‰ÈHpH;P8vHpH‹H…ÉuçI~HfïÀI‰FHAFPH‰>H‹EÈdH+%( uHƒÄL‰î[A\A]A^A_]éÞçýÿèI·îÿf „ ó úUH‰åAWAVI‰þAUATSHƒì8H‰u dH‹%( H‰EÈ1ÀHÇE¸ èºîÿL`L‰çè|ÉîÿH…À„ú I‰ÅL‰âL‰öH‰Çè‚°îÿL=ëÒ HU¸L‰ïL‰þH‰U¨èX·îÿH‹U¨H…ÀI‰ÄMDåL‰e°A€<$fu_A€|$puWA¶\$…ÛuMH‹E 1ÿL‰þÇ@ è·îÿH‰ÇH…À„ü Hu°1ÒèqÆîÿI‰ÄèÙR ‰ÀL9à†Þ H‹E fD‰`éÒ H5d• L‰çH‰U¨èýÅîÿH‹U¨…À‰ÃtSH5ûx L‰çH‰U¨èàÅîÿ‰Ã…À…Æ H‹U¨1ÿL‰þ蘶îÿH…À„Ï ‹5ýi| 1ÿ1À»ÿÿÿÿH¡« èÔ2 ëdfH‹Ùi H‹M L‰þ1ÿÆ¥i| H‰AèP¶îÿI‰ÄH…Àt81ÒHuÀH‰ÇèªÅîÿH‹UÀ€: u~HƒèHƒÈHPH=÷ÿ wj‰ÐH‹M ‰Aëf1ÛL‰ïèÖ±îÿH‹EÈdH+%( uxHƒÄ8‰Ø[A\A]A^A_]Ãf D ‹5Ni| L‰ñ1ÿ1ÀH4« »ÿÿÿÿè"2 ë²H‹E Ç@ 륋5!i| M‰à¹øÿ 1ÿHŒª 1À»ÿÿÿÿèð1 1Àénÿÿÿ»ôÿÿÿéyÿÿÿèê´îÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉépýÿÿè«´îÿff. „ UH‰åAWAVAUATSHƒì8@ˆu¦dH‹%( H‰EÈ1ÀHÇE¸ Æ“z Æ„š{ H…ÿ„o ÆE§ 1ÛLm¸L%\Ð ÆE¥ L5D~ L‰êL‰æèÅ´îÿI‰ÇH…À„ L‰ÿè1·îÿº L‰öL‰ÿH9ÐHFÐèJ²îÿ…À„º L‰ÿèŠÙÿÿ1ÿ…ÀtdL‰ÿèü¶îÿº H5‘¤ L‰ÿH9ÐHFÐH‰U¨è ²îÿH‹U¨…À„é H5w L‰ÿèò±îÿ…Àu.Çü’z 1Û1ÿÆõ’z éTÿÿÿ @ 1ÛéIÿÿÿf „ L‰ÿèÚÿÿ…À„¸ L‰ÿèx¶îÿº H5E[ L‰ÿH9ÐH‰E¨HFÐ艱îÿH‹M¨…À„Ý º H5Áq L‰ÿH‰M¨H9ÑHFÑè^±îÿH‹M¨…À„ ¸ H5³a L‰ÿH9ÁHFÁH‰Âè4±îÿ…ÀuAÇN’z 1Û1ÿéþÿÿ D Ç&’z 1Û1ÿÆ ’z é~þÿÿf D 1Û1ÿéoþÿÿ¶E§ƒð"E¦…¿ „Û…o €}¥ Hu°uEL‰ÿèåÎîÿòÅ‘z L9}°„ ÆE¥1ÿé(þÿÿ „ Ǿ‘z 1Û1ÿé þÿÿ D 1ÒL‰ÿè>Âîÿ‰|‘z L9}°„Ù 1ÿéçýÿÿ € H‹UÈdH+%( … HƒÄ8[A\A]A^A_]Ãf D ÇV‘z 1Û1ÿé¥ýÿÿ D H5 ‘z L‰ÿˆE¨èŽúÿÿ…À…'ÿÿÿ¶E¨ƒ=ïz D؈E§1ÿénýÿÿf D ‹Þz ƒø„Î w#ƒø„® ƒøu HRåÿÿH‰Ëz 1ÀéTÿÿÿƒø„‹ ‹5ie| HŽ§ 1ÿ1ÀèE. ¸ÿÿÿÿé+ÿÿÿ Çzz Ægz ÆN—{ é ÿÿÿ 1ÒHuÀL‰ÿèÁîÿH‹UÀ€: u[HƒèHƒÈHPH=÷ÿ wG‰/z 1Û1ÿé®üÿÿ1ÀéÇþÿÿ € H‰øÿÿH‰"z 1Àé«þÿÿH4ãÿÿH‰ z 1Àé–þÿÿ‹5´d| M‰ø¹øÿ 1ÿH ¦ 1Àèˆ- ¸ÿÿÿÿénþÿÿ艰îÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1öé®ûÿÿèI°îÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ɾ ékûÿÿè°îÿf D ó úUº H‰åAVI‰öH5)x AUATI‰üHƒìdH‹%( H‰EØ1Àè®îÿ…À…¤ IƒÄ H5Éh L‰çèm¿îÿ…À„u H5b™ L‰çèV¿îÿA‰Å…À„› H5R™ L‰çè<¿îÿ…À„t H5Íq L‰çè%¿îÿ…À„• H5:ˆ L‰çè¿îÿ…À„Þ H54z L‰çè÷¾îÿ…À„¯ H5:™ L‰çèà¾îÿ…ÀtlE1íH‹EØdH+%( …& HƒÄD‰èA\A]A^]à € 1ÒHuÐL‰÷èâ¾îÿH‹UЀ: …Ê HƒèHƒÈHPH=÷ÿ ‡² ‰Ð‰íz ëš HuÐL‰÷èËîÿòH,À‰Ýz L9uÐ…sÿÿÿL‰ñH%¥ ë3 HuÐL‰÷èÔÊîÿò´z L9uÐ…3ÿÿÿL‰ñHФ „ ‹5Nb| 1ÿ1ÀA½ÿÿÿÿè++ é ÿÿÿf D H‹EØdH+%( …= HƒÄL‰÷H5?z A\A]A^]éÃöÿÿ L‰÷èˆÓÿÿA‰Åƒøÿ…Óþÿÿ‹5êa| L‰ñ1ÿ1ÀH±— èÃ* éµþÿÿf D L‰÷èаîÿº H5ež L‰÷H9ÐHFÐI‰Ôèâ«îÿA‰Å…ÀtkL‰âH5N— L‰÷èÉ«îÿA‰Å…ÀuhÇÐŒz ÆÍŒz éSþÿÿ @ L‰÷è ÔÿÿA‰Åƒøÿ…;þÿÿ‹5Ra| L‰ñ1ÿ1ÀH˜£ è+* é þÿÿf D Ç~Œz Æ{Œz éþÿÿL‰ñH— é»þÿÿ‹5 a| M‰ð¹øÿ 1ÿHt¢ 1ÀA½ÿÿÿÿè×) 1Àé%þÿÿèÛ¬îÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø‹G ƒøtOw-ƒøt-ƒøu;HlàÿÿH‰G 1ÀH‹UødH+%( u6Éà D ƒøuH$ôÿÿH‰G 1ÀëÖ @ ¸ÿÿÿÿëËHÉÞÿÿH‰G 1Àë»èL¬îÿff. „ ó úUH‰åATSHƒìdH‹%( H‰Eè1ÀH…öt\Hƒ> H‰óu$1ÀH‹UèdH+%( uIHƒÄ[A\]Ãf. „ H‹FHÇF I‰üHH‰F è´ãÿÿ…ÀxH‹I;$v³I‰$ë¸ÿÿÿÿë¨èµ«îÿ D ó úUI‰óH‰åAWAVI‰ÖAUM‰ÅATSH‰ûHƒìHH‹EL‹}D‰M¸L‹O‰M¼H‰E°H‹E M‹!H‰E¨dH‹%( H‰EÈ1ÀM…ä„Å M‰ $I|$è7ÈþÿóAoAD$I‹FI‹>I‰D$è›ç I‹vI‰D$H…öt%‹V(ë „ ‰Ðð±~(9Ât ‰ÂBÿzƒøývè¶E¼I‰t$M‰|$HAˆD$)‹E¸A‰D$@H‹E¨I‰D$ M…ít I‹E I‰D$0H‹E°IL$PI‰D$81ÀHƒH‰KH‹UÈdH+%( u>HƒÄH[A\A]A^A_]ÃH‰u˜¿ ¾X L‰M è)»îÿI‰ÄH…ÀtL‹M L‹]˜I‰é ÿÿÿè\ªîÿ¸ôÿÿÿë§ D UH‰åAWAVLrAUATI‰üSHƒìXH‰uL‹zH‰U˜I‹ dH‹%( H‰EÈH‹GH‰EˆH‹H‰E€M9÷„Ü L‰øLm° D fHnÈI‹fïÀHÇEÀ flÉ)E°)M èBæ I‹O H‰E°H…Ét ‹Q(ë ‰Ðð±q(9Ât ‰ÂBÿrƒøývèHƒìI‹wAÿw0E1Éj E1ÀL‰êL‰çj H‰M¸1ÉèÑýÿÿI‹I‹GHƒÄ foU L‰ïH‰BH‰AèNÆþÿIèEÆþÿI`èÐ L‰ÿI‰ßè¡¥îÿH‹H‰ØL9ótH‰Óé6ÿÿÿf D H‹E˜H‹PxH…Òt'I‹D$H‹}L‰æIÇD$ I‰D$ èÜàÿÿ…Àˆ† L‹}˜IƒÇXL‰ÿèáýÿH‰ÃH…Àt=H‰ßI‰ÞLkØèáýÿL‰þL‰÷H‰ÃèïÚýÿH‹uL‰êL‰çè`þÿÿ…ÀuL‰ïè¥îÿH…ÛuÃ1ÀHcU€H‹]ˆI‰$I‰\$H‹UÈdH+%( uHeØ[A\A]A^A_]øÿÿÿÿëÛèb¨îÿfó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉHƒÂHƒÆéØýÿÿè#¨îÿ ó úUI‰úI‰ÓL‰ÇH‰ÊH‰åHƒìdH‹%( H‰Eø1ÀIƒº¸ tOfƒ=Ž{ u‹×µ{ …Àu €=ô{ tHƒìL‰ÑM‰ØAQI‰ùH‹?èk¯ ZYH‹UødH+%( uÉà „ €=¹{ u¨ëÜè§îÿó úUH‰åAUATI‰üSHƒìdH‹%( H‰EØ1À€=„{ tdHƒ¾¸ tZL‹n0H=/[| H5ˆ×ÿÿèÓ¦îÿ‹=%[| è¿îÿH‰ÃH…À„| Hƒ; u61ÀH‹UØdH+%( …Ê HƒÄ[A\A]]Ãf D €={ uëÏ D H‹CHÇC L‰êH‰ÞI¼$0 H‰C èÞÿÿ…ÀxxH‹I;„$( v–I‰„$( ëŒf¿( è:Í H‰ÃH…Àt‹=€Z| H‰Æè°¨îÿé_ÿÿÿ ‹5†Z| H Û H’ 1À¿ èX# ‹=JZ| 1öè{¨îÿ¸ÿÿÿÿé-ÿÿÿ¸ÿÿÿÿé#ÿÿÿèB¦îÿfó úUH‰åAVAUI‰õATI‰üS‰ÓHƒìL‹vdH‹%( H‰EØ1ÀM…ötM‹vHI‹|$èßâ I‹}èfâ I‹|$I‰D$èçÄ I‹MH…Ét&‹Q(ëf „ ‰Ðð±q(9Ât ‰ÂBÿrƒøývèI‹EfHnÁfHnÈflÁAD$I‹U I‰T$ I‹U I‰T$(H…ÀtiA‹FI‹ž X I9\$tgƒøÿt"€=c| tyAÆD$2¸ AÆD$0uëf D AÆD$2¸ AÆD$0.H‹UØdH+%( ukHƒÄ[A\A]A^]à 1À„ÛuÛH…ÉuŒë ƒøÿt3AÆD$2AÆD$0g¸ ë¹ „ AÆD$2¸ AÆD$0Hëž D AÆD$2¸ AÆD$0kë†èÀ¤îÿó úUH‰åAVA‰ÎAUI‰ýATI‰ôSH‰ÓHƒìH‹O(dH‹%( H‰EØ‹êƒz ƒèH…É„¾ öA+Lw Hé IEÐHƒÁ-I‰Ñƒøw$L‹G0M…ÀtHŽ H‰ÞL‰ç1ÀèÏ¢ ë D M‰ÈHöär H‰ÞL‰ç1Àè±¢ E„öt5I‹U H v H…Òt H‹R H‹Š H˜H\¶ H)ÃI<1ÀH‰Þèw¢ H‹EØdH+%( u2HƒÄL‰à[A\A]A^]à „ H‹OHîv H‰Þ1ÀL‰çè8¢ ë…è¡£îÿó úUH‰åATI‰ôH‰ÖH‰ÊHƒìH‹OxL‹€ dH‹%( H‰Eè1Àƒ=¤‚z D‹Gl‹GptLÉAÀ‹»‚z ƒøtnƒø„} fïÀH…Òt0H…Ɉƒ fïÀòH*ÁòYbU H…Òˆ‰ fïÉòH*Êò^ÁH,½ L‰ç¸ 舡 H‹EèdH+%( uzL‰àL‹eøÉÃHOi L‰ç1Àè_¡ ëÕ D D‰ÁHÝÉr L‰ç1ÀèD¡ ëºfH‰ÈƒáfïÀHÑèH ÈòH*ÀòXÀéhÿÿÿfH‰ÐH‰ÑfïÉHÑèƒáH ÈòH*ÈòXÉé_ÿÿÿèj¢îÿf. „ ó úUI‰ñH‰åHƒìH‹OxD‹GldH‹%( H‰Eø1Àƒ=oz H‹·€ ‹GptHñAÀ‹ƒz ƒøtfƒø„ fïÀH…Òt0H…Ɉ« fïÀòH*ÁòY*T H…Òˆ± fïÉòH*Êò^ÁH‹EødH+%( …¯ ÉH5à» L‰ÏéaÆþÿH‹EødH+%( …‹ ÉH h ¾ L‰Ï1Àév îÿf D H‹EødH+%( u_ÉD‰ÁH…Èr ¾ L‰Ï1ÀéG îÿ € H‰ÈƒáfïÀHÑèH ÈòH*ÀòXÀé@ÿÿÿfH‰ÐƒâfïÉHÑèH ÐòH*ÈòXÉé:ÿÿÿè ¡îÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ötHÇ H…ÒtHÇ H…ÉtHÇ M…ÀtIÇ H‹EødH+%( u ÉHƒÇéLÈÿÿè— îÿ € ó úUH‰åAWAVI‰ÖAUATI‰ôS‰ËHìH H‹OXL‹G`dH‹%( H‰EÈ1ÀL‹O8H‹GHL‹PL‹W@H‰¸þÿÿM…À„ M…É„ A€8 „ H‹OhL‹WpL‰ÇLÀþÿÿº L‰îL‰¨þÿÿH‰°þÿÿL‰•¸þÿÿè L‹•¸þÿÿH‹°þÿÿ…ÀL‹¨þÿÿA‰Ç„R ¾ )ÆH˜I| L9É‚+ ò óQ M…ÒtN¾ I| D)þM…Òˆx fïÀòI*ÂòYÁM…ɈB fïÉòI*Éò^Áó á^ òZÀ/Ȇ HcöH)² 1Àèß Dø…ÀtVM…äu]HcóL‰éHûC L‰÷1Àè¼ ë]f. „ M…Ét{M…ÒA•ÃM…ÿ•ÂA!ÓL9ȃâ E„Û…é LÀþÿÿÆ…Àþÿÿ M…ät£L‰éH¡C L‰ç1À¾ è½îÿH‹UÈdH+%( …‰ HÄH [A\A]A^A_]à „ LÀþÿÿHψ ¾ 1ÀL‰ïè ë–L9É‚ÿ M…Ò„|ÿÿÿˆ fïÀòI*ÂòY—P M…ÉˆÞ fïÉòI*Éò^Áó ] òZÀ/ȇ ¾ L‰ïH K} óZÀéR @ M9ú‡ÿÿÿL‰ø1ÒÇ…°þÿÿ LÀþÿÿ¾ L‰ïH } I÷òL é¦ I‰ÁH$ˆ H‰…¨þÿÿH‹•¨þÿÿL¨Ör 1ÀL‰ þÿÿè;œ D‹•°þÿÿ1Ò¾ H‹ þÿÿLî‡ AÂH‹…¸þÿÿD)ÖIcúD‰•¸þÿÿI÷÷H‹•¨þÿÿHcöLïI‰Á1Àèî› D‹•¸þÿÿDЉ…°þÿÿHcо A‰ÇI| )ÆH° 1ÀHcöè»› Døé×ýÿÿ 1ÒLÀþÿÿL2 ¾ I÷ñDˆŸþÿÿL‰• þÿÿH !| L‰ïI‰ÁH<‡ H‰…¨þÿÿH‰Â1Àèe› D¶ŸþÿÿL‹• þÿÿ‰…°þÿÿE„Û„iÿÿÿL‰ø1Ò¾ I÷òHc•°þÿÿL ¥ )ÖI| HcöL‰ÙI‰ÁH‰ÐM9ú†¹þÿÿé0ÿÿÿ H…Ɉ¿ fïÀòH*Áò žN òYÁM…Ɉy fïÒòI*Ñò^¾ L‰ïH c{ òZÀóZÀLu§ Hi† ¸ L‰•¸þÿÿL‰°þÿÿò¨þÿÿèš L‹•¸þÿÿAÇM…ÒtIL‹°þÿÿò¨þÿÿIcÇé+üÿÿf „ HcöH פ óZÀL/¦ Hþ… ¸ è:š AǾ IcÿD)þLïé4üÿÿ @ HcöH…Ɉô fïÀòH*Áò ³M òYÁM…ÉxjfïÒòI*Ñò^ÂH g¤ òZÀóZÀé ÿÿÿf „ L‰ÈAƒáfïÉHÑèL ÈòH*ÈòXÉé¨ûÿÿL‰ÐAƒâfïÀHÑèL ÐòH*ÀòXÀérûÿÿL‰ÈL‰ÊfïÒHÑèƒâH ÐòH*ÐòXÒé~ÿÿÿ € L‰ÈL‰ÊfïÒHÑèƒâH ÐòH*ÐòXÒéoþÿÿ € H‰ÈƒáfïÀHÑèH ÈòH*ÀòXÀé,þÿÿfH‰ÈƒáfïÀHÑèH ÈòH*ÀòXÀé÷þÿÿfL‰ÈAƒáfïÉHÑèL ÈòH*ÈòXÉé üÿÿL‰ÐAƒâfïÀHÑèL ÐòH*ÀòXÀéÒûÿÿè,šîÿL‰ï¾ é¿úÿÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1À€= €{ uH‹EødH+%( u Éà H‹EødH+%( u ÉHƒÇé¯Èÿÿ躙îÿf. „ ó úUH‰åAUATSHƒìdH‹%( H‰EØ1À€=§{ u H‹EØdH+%( uqHƒÄ[A\A]]à D H‰ûH`E1íèyÑýÿI‰ÄH…Àt I|$ØèwÍÿÿL‰çIÅè ÒýÿI‰ÄH…ÀuãH‹“€ fInÍHÕ H)ÐHÁèfHnÀflÁƒ€ ë€è™îÿfó úUH‰åAWAVI‰þAUATLe°SfInÄflÀHƒì(L‹/dH‹%( H‰EÈ1ÀHG)E°fHnÈM…í„2 M‹}I]L9û„º € ¿€ è«îÿH‰ÁH…À„i óAoóAo_XóAog ` óAoo0H‹p h0óAow@p@óAoPxPóAoO`H`óAoGp@pÆ@y H…öt ‹V(ëf‰Ðð±~(9Ât ‰ÂBÿzƒøývèH‹E¸H‰q H‰M¸H‰AM‹L‰!H‰I9ß…MÿÿÿM‹m M…í…(ÿÿÿH‹M¸I^fHnËH‹QH‰ÈL9áu ë< D H‰òH‹1foÁH‰VH‰2I‹v I‰F fHnÖflÂH‰ÑH‰H‹rH‰ÐL9âuÉI‹^fH~Î1ÀH9ót&Mf@L‰çèÅÐýÿI‰À¸ M…Àt/ˆCyI‹FÆ@y 1ÀH‹UÈdH+%( …† HƒÄ([A\A]A^A_]ÃL‰çèÐýÿH…À•ÀëÁL‹m°I‹] L‰èM9åu ëK € H‰ÓI‹UfHnÀI}flÀH‰SH‰AE è˳þÿI}`艽 L‰ïI‰Ýè'“îÿH‹H‰ØL9ãu¼¸ôÿÿÿégÿÿÿè–îÿff. „ fó úUH5ÔÆÿÿH=mJ| H‰åATHƒìdH‹%( H‰Eè1Àè –îÿ‹=RJ| èE®îÿI‰ÄH…Àt H‹EèdH+%( uXL‰àL‹eøÉà D ¿( èʼ I‰ÄH…Àt‹=J| L‰æè@˜îÿëÁf D ‹5J| H kþ H"€ 1À¿ èè ëÈèñ•îÿó úUH‰åAUI‰ýATI‰ôSHƒìH‹_dH‹%( H‰EØ1ÀHGHÇ H‰GH…ÛtfH{è—²þÿH‹[PH…ÛuîM…äthI‹D$1ÒI‰D$ ëO H…ÀtRHƒìD‹H@¶H)ÿp ÿp8HPL@0L‰ïÿpHH‹0è«éÿÿHƒÄ …Àu$I‹D$ I‹t$H‹@PHVI‰D$ I‰T$I;$u©1ÀH‹UØdH+%( u Heè[A\A]]Ãè•îÿó úUH‰åSHƒìH‹_dH‹%( H‰Eè1ÀHGHÇ H‰GH…Ût @ H{迱þÿH‹[PH…ÛuîH‹EèdH+%( uH‹]øÉÃ謔îÿff. „ ó úUI‰ðH‰åHƒìdH‹%( H‰Eø1Àfƒ=˜z{ t@H‰ø% 0 H= 0 tX÷Ç thÇŠsz f D H‹EødH+%( uUÉà € ƒ=esz ußH5¡x L‰Çèà£îÿ…ÀuÌÆñG| ëà Ç:sz ÆÛG| ë D Ç"sz ë½èç“îÿ € ó úUH‰åAWAVLwAUI‰õATSHƒìH‹_L‹fdH‹%( H‰EÈ1ÀL9ó„Š L~M9üt H‹{0H…ÿtYfI‹t$0H…ötMèA£îÿ…Àt%1ÀH‹UÈdH+%( uVHƒÄ[A\A]A^A_]à D H‹M‹$$¸ L9ótM9ütÅH‹{0H…ÿu©H‹M‹$$L9óuæM…ätIƒÅ1ÒM9ìEÂëŸ1Àëéè“îÿó úUH‰åAUE1íATSHƒìL‹g0dH‹%( H‰EØ1ÀM…ätH @ I¼$ð èóÊýÿH‰ÇH…Àt 1Ûf „ H_8è—ËýÿH‰ÇH…ÀuïIÝL‰çè„ËýÿI‰ÄH…Àu¼H‹EØdH+%( uHƒÄL‰è[A\A]]Ãèz’îÿf. „ ó úUHƒÇE1ÀH‰åHƒìH‹dH‹%( H‰Eø1ÀH9ùt*f D Hƒy0 tH‹q8H…öt H‹AH1ÒH÷öIÀH‹ H9ùuÜH‹EødH+%( uÉL‰ÀÃè’îÿ ó úUH‰åATSH‰ûHƒìdH‹%( H‰Eè1ÀÇG ¿@ èN¤îÿ¿@ H‰Cè@¤îÿ¿€ H‰CèF¸ Hƒ{ H‰C0tgHƒ{ t`H…Àt[Ç ¿€ ÇC è¤îÿ¿€ H‰C I‰Äèó£îÿH‰C(H…ÀteM…ät`ÇC 1ÀH‹UèdH+%( uuHƒÄ[A\]à @ ‹5>E| Hû‡ ¿ 1Àè H{èÕ· H{èÌ· H{0è÷ ¸ôÿÿÿë©‹5E| Hð‡ ¿ 1ÀèÜ H{ èš· H{(è‘· ë±èÓîÿ ó úUH‰åATSHƒì‹wdH‹%( H‰Eè1À…ö„— ‹O H‰û…É„‰ ‹…Ò~E1äH‹C0J<àIƒÄè6· D9#êH{0è(· H{è · H{è· H{ è · ‹C…À~ E1ä @ H‹C(J<àIƒÄèî¶ D9céH‹EèdH+%( u*HƒÄH{([A\]éȶ H‹EèdH+%( u HƒÄ[A\]Ãèóîÿ ó úUH‰åAWA‰÷AVAUI‰ýATS‰ÓHƒìhL‰ED‹H‰M°L‰M˜dH‹%( H‰EÈ1ÀE…ÀŽ| H‹GIcÐE1äë IƒÄL9âtgF;< uñI‹MB; ¡uçE‹EM‹} E…ÀŽ^ IcÀH‹U°E1öHÁàëf D IƒÆI9Æ„; K;7uíI‹E0E1ÀN4àH‹E˜Iëbf „ E9EtzM‹M0Ic} McàD‰E¸O4áHÁç袵 D‹E¸I‰I‹E0Jƒ<à „ I‹EF‰< I‹EB‰ A@A‰E E…À‰PÿÿÿH‹EÈdH+%( …] HƒÄhD‰À[A\A]A^A_]ÃfG$ I‹}IcÔH4• H‰UˆH‰u¸è`ˆîÿI‹}H‹u¸I‰ÆèPˆîÿH‹UˆI‹}0fInÆH‰E¸H4Õ E¸)E è*ˆîÿM…öI‰Á”ÀHƒ}¸ ”ÂÐ…ß M…ÉfoE „Ñ E‰eE‹E M‰M0AEé÷þÿÿ D E9E tJI‹E(H‰EˆA@IcØH‹}D‰E¸A‰EH‹E°L4Ý I‰ßèr†îÿH‹MˆD‹E¸H‰ÙE…Àˆöþÿÿé{þÿÿC L‰ÿ‰E¸H˜HÁàH‰ÆH‰E è|‡îÿI‰ÇH…À„0 I‹}(H‹u èc‡îÿfInÏfHnØH‰EˆflË)pÿÿÿH…À„æ A‹E …À~hL‰e€I‹E01Û € H‹<ØH‹u L$Ý è‡îÿI‰ÆH…Àt{IcE 9E¸~‹U¸I<Æ1ö)ƒêHÕ èŽîÿI‹E0HƒÃN‰4 A9] L‹e€‹E¸fo•pÿÿÿE‹EA‰E AU éÚþÿÿH5„ ‹5Û@| ¿ 1Àè» A¸ôÿÿÿééýÿÿ‹5¾@| ¿ Hf„ 1Àè— H‹}ˆèþˆîÿL‰ÿèöˆîÿA¸ôÿÿÿé´ýÿÿ‹5‰@| H„ ¿ 1Àèb ëÒHñƒ ëŠèbŒîÿL‰÷L‰M 趈îÿH‹}¸èˆîÿH‹} 褈îÿHeƒ é[ÿÿÿ „ ó úUH‰åAWAVAUI‰õATSHƒìHH‰}˜dH‹%( H‰EÈ1À…Ò„Ý ‹…ÒŽ¹ 1ÛA¿ A¾ L%`ï f D I‹E1ö1ÿM‰àHÇÁÿÿÿÿº D‹ ˜1Àè–§îÿº M‰àHÇÁÿÿÿÿA9ÆDLðI‹E1ö1ÿD‹ ˜1Àèm§îÿA‹U A9ÇDLøHƒÃ9Ú¢D‰u°D‰}¬A‹E…ÀŽ? E1äA¿ A¾ H Rí I‹E(J‹<àèSŽîÿI‰Øº HÇÁÿÿÿÿA9ÆDLðI‹E 1ö1ÿN‹ à1Àèú¦îÿA9ÇDLøA‹EIƒÄD9à¶D‰u¨A‹U D‰}¤HÇE¸ » L5\Q …Ò~o…À~kf D H‹E¸E1äL<Å f „ I‹E01ö1ÿM‰ðHÇÁÿÿÿÿº J‹8N‹ à1Àèz¦îÿ9ÃLØA‹EIƒÄD9àÈ‹u¸VA;U } HƒE¸…À›HƒìL‹}˜‹M°¾ H‘ D‹M¬LÀ‚ PHÎt H¬t L‰ÿSP‹E¤PH: P‹E¨PHþ™ P1Àè‰îÿE‹e HƒÄ@E…äŽÅ A‹EHÇE L5ƒt ‰]˜…ÀŽ§ € H‹E1ÛH Å L$… H‰M¸f D I‹EH‹u¸HƒìL‰òD‹M¬‹M°L‰ÿF‹ I‹E0H‹0¾ ÿ4Ø‹E˜PI‹E ÿ4Ø‹E¤PI‹E(ÿ4Ø‹E¨HƒÃPI‹EB‹ P1Àè]ˆîÿA‹EHƒÄ@9Ø™‹}WA;U } HƒE…À`ÿÿÿH‹EÈdH+%( …! HeØ[A\A]A^A_]Ãf D LcvJ<µ è›îÿI‰ÄH…À„ô E…ö~$M‹}(1Û „ I‹<ßè÷‹îÿA‰œHƒÃI9ÞuêE‹] HÇE¸ L5=O ÇE¨ ÇE¬ E…ÛŽÑ H‹]¸I‹E1ö1ÿL ì HÇÁÿÿÿÿº D‹ ˜1Àèf¤îÿ‹}¬º Lùë HÇÁÿÿÿÿ9ÇMÇ1ÿ1ö‰E¬I‹ED‹ ˜1Àè5¤îÿ‹}¨E‹U9ÇMÇHÁãE1ÿ‰E¨E…Ò~Hf. „ I‹E01ö1ÿM‰ðHÇÁÿÿÿÿº H‹N‹ ø1Àèê£îÿC;¼Ž C‰¼IƒÇE9}ÂHƒE¸H‹E¸A9E /ÿÿÿHƒìD‹M¨H‹}˜E1öH¡— ‹M¬L.€ ¾ PHWr 1ÀH Sr 蔆îÿE‹M_L‹}˜AXE…É~, @ I‹E(C‹ ´H‰Ú¾ L‰ÿN‹ð1ÀIƒÆè^†îÿE9uØH‹u˜¿ L5öq èó—îÿA‹u H‹]˜HÇE° …öŽ´ L‹}°I‹EHƒìH‰ß‹M¬D‹M¨¾ HÆq F‹¸I‹EB‹¸P1Àèò…îÿA‹MXJý H‰E¸ZE1ÿ…É~BH‰ØL‰ãI‰ÄH‹U¸I‹E0¾ L‰çB‹ »H‹L‰òN‹ø1ÀIƒÇ覅îÿE9}ÐL‰àI‰ÜH‰ÃH‰Þ¿ è:—îÿHƒE°H‹E°A9E OÿÿÿH‹EÈdH+%( udHeØL‰ç[A\A]A^A_]é‚îÿfIƒÇE9}"þÿÿHƒE¸H‹E¸A9E ýÿÿé[þÿÿÇE¬ ÇE° éµúÿÿÇE¤ ÇE¨ éûÿÿè†îÿH‹EÈdH+%( uìH‹M˜Heغ6 ¾ [H=Î} A\A]A^A_]é(žîÿ „ ó úUH‰åAUATSHƒìdH‹%( H‰EØ1Àƒÿ ‡\¦îÿH‰Ó‰ÿHî I‰ÌHcºHÐ>ÿàf D H‹EØdH+%( …Ú Hë; HƒÄL‰çH5Ù‡ 1À[A\A]]éã¦þÿ H‹EØdH+%( …¢ H³; HƒÄL‰ç¾ 1À[A\A]]é „îÿ D H‰ÏH%V ¾ 1Àèòƒîÿ·KH} L‰çA‰ÅH5c‡ 1Àès¦þÿDèH‹UØdH+%( …2 HƒÄ[A\A]]ÃfH‹EØdH+%( … H½U ékÿÿÿH‹EØdH+%( …ò ‰ñH?o HƒÄL‰çH5ï† 1À[A\A]]éù¥þÿf „ H‹EØdH+%( …² ‰ñHâR ë¾fH‹EØdH+%( …’ HtŽ é³þÿÿH‹EØdH+%( uvHŽV é—þÿÿ D @¶ÆH…Ý @¶Îö—uC¹. H‹EØdH+%( u<Hãšr éGÿÿÿ H‹EØdH+%( u HÃŒ é?þÿÿ D @„ö¸. HÈëµè–ƒîÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‰=~7| H‹EødH+%( uÉÃèXƒîÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1À@ˆ= 7| H‹EødH+%( uÉÃèƒîÿ „ ó úUH‰åATHìØ H‰XÿÿÿL‰…`ÿÿÿL‰hÿÿÿ„Àt#)…pÿÿÿ)M€)U)] )e°)mÀ)uÐ)}àdH‹%( H‰…8ÿÿÿ1ÀHEE1äÇ… ÿÿÿ H‰…(ÿÿÿH…@ÿÿÿÇ…$ÿÿÿ0 H‰…0ÿÿÿ9÷%‹·cz …À~ D‹%„6| E…ät/H ÿÿÿèË A‰ÄH‹…8ÿÿÿdH+%( u D‰àL‹eøÉà D Hµ ÿÿÿH‰×èyA ëÏè"‚îÿfó úUH‰åHƒìdH‹%( H‰EøH‹6| H…ÀtH‹UødH+%( uLÉÃf. „ ‹â5| …ÒtH‹_ | H‰Ø5| ëËf D ‹5¾5| Hwl 1ÿèœþÿÿǪ5| ëÊè›îÿff. „ UH‰åAWAVI‰ÎAUI‰ÕATSHì¸ L‹%5| dH‹%( H‰EÈ1ÀM…ä„ï 1Û€=>5| u<L‰ñL‰ê¾ L‰çèi”îÿØH‹UÈdH+%( …I Hĸ [A\A]A^A_]ÃfL½0ÿÿÿ1ö1ÛL‰ÿè-†îÿ…ÀuH@ÿÿÿL‰ÿ1ÛH‰ÎH‰(ÿÿÿè.|îÿH…ÀtHH‹(ÿÿÿL}€¾@ HQ L‰ÿ誒îÿL‰çL‰ù¾ L‹…8ÿÿÿHxk 1ÀèŠîÿL‹%£4| ‰ÃM…ä…<ÿÿÿ‹Š4| …Àt~L‹%ÿ{ L‰%€4| é ÿÿÿ ‹j4| …Òt6L‹%çþ{ 1Û€=>4| L‰%W4| t´L½0ÿÿÿ1öL‰ÿèd…îÿ…ÀuŸé2ÿÿÿ ‹5&4| Hßj 1ÿèýÿÿÇ4| ëª „ ‹5þ3| H·j 1ÿ1ÀèÚüÿÿÇè3| é]ÿÿÿèÖîÿf D ó úUH‰åATHìØ H‰µHÿÿÿH‰•PÿÿÿH‰XÿÿÿL‰…`ÿÿÿL‰hÿÿÿ„Àt#)…pÿÿÿ)M€)U)] )e°)mÀ)uÐ)}àdH‹%( H‰…8ÿÿÿ1À‹5a3| HEE1äH‰…(ÿÿÿH…@ÿÿÿÇ… ÿÿÿ Ç…$ÿÿÿ0 H‰…0ÿÿÿ…öx*‹c`z …À~ D‹%03| E…ät3H‰úH ÿÿÿ1ÿèrýÿÿA‰ÄH‹…8ÿÿÿdH+%( uD‰àL‹eøÉà @ Hµ ÿÿÿè$> ëÓèÍ~îÿff. „ fó úUH‰åATHìØ H‰µHÿÿÿH‰•PÿÿÿH‰XÿÿÿL‰…`ÿÿÿL‰hÿÿÿ„Àt#)…pÿÿÿ)M€)U)] )e°)mÀ)uÐ)}àdH‹%( H‰…8ÿÿÿ1À‹5Q2| HEE1äH‰…(ÿÿÿH…@ÿÿÿÇ… ÿÿÿ Ç…$ÿÿÿ0 H‰…0ÿÿÿ…ö~-‹S_z …À~ D‹% 2| E…ät3H‰úH ÿÿÿ¿ è_üÿÿA‰ÄH‹…8ÿÿÿdH+%( uD‰àL‹eøÉÃHµ ÿÿÿè= ëÖè½}îÿff. „ fó úUH‰åAWAVAUATE1äSHì¸ dH‹%( H‰EÈ1À9þ|RI‰Í‹ ¹^z I‰Ö…É~D‹%ƒ1| E…ä„ L‹%k1| M…ä„ 1Û€=91| uGL‰çL‰éL‰ò¾ èdîÿD$H‹EÈdH+%( …g Hĸ D‰à[A\A]A^A_]à „ L½0ÿÿÿ1ö1ÛL‰ÿè ‚îÿ…Àu¢H@ÿÿÿL‰ÿ1ÛH‰ÎH‰(ÿÿÿè xîÿH…ÀtHH‹(ÿÿÿL}€¾@ HÿL L‰ÿ蚎îÿL‰çL‰ù¾ L‹…8ÿÿÿHhg 1Àèz{îÿL‹%“0| ‰ÃM…ä…1ÿÿÿ‹z0| …ÀtnL‹%÷ú{ L‰%p0| éÿÿÿ L‰îH‰×è; éÿÿÿ „ ‹B0| …Òt^L‹%¿ú{ 1Û€=0| L‰%/0| tœL½0ÿÿÿ1öL‰ÿè<îÿ…Àu‡éÿÿÿ ‹5þ/| H·f 1ÿ1ÀèÚøÿÿÇè/| émÿÿÿ ‹5Ö/| Hf 1ÿ1Àè²øÿÿÇÀ/| ë€è±{îÿó úUA‰úH‰×H‰åATI‰ÌSHìà L‰…`ÿÿÿL‰hÿÿÿ„Àt#)…pÿÿÿ)M€)U)] )e°)mÀ)uÐ)}àdH‹%( H‰…8ÿÿÿ1ÀD9Ö})H‹•8ÿÿÿdH+%( …i HÄà [A\]à € HEH‰úH¹SZ› /¸D Ç… ÿÿÿ HÁê H‰…(ÿÿÿH…@ÿÿÿH‰…0ÿÿÿH‰ÐÇ…$ÿÿÿ0 H÷áH‰ÑHºÏ÷Sã¥›Ä HÁé HiÁ Êš;H)ÇI‰øH‹=Ç.| IÁèL‰ÀH÷âI‰ÐIÁèH…ÿtAH}e ¾ 1Àè~yîÿH‹=—.| ‰ÃH…ÿt@H ÿÿÿL‰â¾ èœîÿØé ÿÿÿ D ‹b.| …Òt0H‹=ßø{ H‰=X.| ë¥f D ‹B.| …ÀtLH‹=¿ø{ H‰=8.| 릋5$.| HÝd 1ÀL‰…ÿÿÿH‰ÿÿÿèôöÿÿL‹…ÿÿÿÇû-| H‹ÿÿÿ딋5è-| H¡d 1ÀèÆöÿÿÇÔ-| ë”èÅyîÿ D ó úUH‰åHìÐ H‰µXÿÿÿH‰•`ÿÿÿH‰hÿÿÿL‰…pÿÿÿL‰xÿÿÿ„Àt )E€)M)U )]°)eÀ)mÐ)uà)}ðdH‹%( H‰…Hÿÿÿ1À‹5V-| HEÇ…0ÿÿÿ H‰…8ÿÿÿH…PÿÿÿÇ…4ÿÿÿ0 H‰…@ÿÿÿ…ö~.‹[Zz …Ò~ ‹)-| …ÀtEH‰úH0ÿÿÿ¿ èi÷ÿÿ‹5÷,| 1ÀHg/ ¿ èÐõÿÿH‹…HÿÿÿdH+%( uÉà @ Hµ0ÿÿÿè 8 ‹5º,| ëÁè¯xîÿff. „ @ ó úUH‰åHìÐ H‰µXÿÿÿH‰•`ÿÿÿH‰hÿÿÿL‰…pÿÿÿL‰xÿÿÿ„Àt )E€)M)U )]°)eÀ)mÐ)uà)}ðdH‹%( H‰…Hÿÿÿ1À€=.,| uH‹•HÿÿÿdH+%( uOÉà HEH‰ú¾ H‹=]ö{ H‰…8ÿÿÿH0ÿÿÿH…PÿÿÿÇ…0ÿÿÿ Ç…4ÿÿÿ0 H‰…@ÿÿÿè ‹îÿëŸèÉwîÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1À€=›+| uH‹EødH+%( u4Éà H‹EødH+%( u ·wI‰øL‹ Ãõ{ H ”ñÿÿɺ éÙýÿèTwîÿ @ ó úUH5”^{ H‰åATHƒìdH‹%( H‰Eè1Àè×? A‰Ä…Àu ‹ +| ƒø w5ƒøu@¿ è¦xîÿf D H‹EèdH+%( uGD‰àL‹eøÉà „ ÇÚ*| ëÔ @ ƒøu¿ èaxîÿë¿ € ~¶¿ èLxîÿëªè¥vîÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ=Í]{ t HÄ]{ @ H‹PHƒÀHƒ8 ÇÿÿÿÿuìÇj*| ÇH*| H‹EødH+%( uÉ1ÀÃè0vîÿó úUH‰åHƒìdH‹%( H‰EøH‹ ô{ H‰*| H‹EødH+%( uÉH="öÿÿH+÷ÿÿH‰þé_- èÞuîÿff. „ ó úU¾ H‰åAUATL¥PÿÿÿSL‰çHì˜ dH‹%( H‰EØ1ÀèÉîÿL‰çLcèL‰îèËxîÿL‰ê¿ H5n` I‰Ä1Àèr‹îÿM…ít1Û I‹<ÜHƒÃè ‹îÿI9ÝuîL‰çè®qîÿH‹EØdH+%( uHĘ [A\A]]Ãè,uîÿff. „ ó úUH5¿1 H‰åAVA‰þAUATL¥PÿÿÿSHì dH‹%( H‰EØ1Àè5yîÿL‰ç¾ èîÿL‰çLcèL‰îè xîÿL‰ê¿ H5_ I‰Ä1À豊îÿM…ít 1Ûf. „ I‹<ÜHƒÃèCŠîÿI9ÝuîL‰çèæpîÿ1öD‰÷èŒvîÿH‹EØdH+%( uHÄ D‰÷[A\A]A^]éÖ…îÿèQtîÿó úUH‰åHƒìdH‹%( H‰Eø1À¶„Àt61Ò @ iÒ? HƒÇ¶„Àuí‰ÐÁè1ÐH‹UødH+%( u Éà D 1Àëæèïsîÿff. „ @ ó úUH‰åAWAVAUATI‰üSHƒì(dH‹%( H‰EÈ1À¶„À„N H‰ù1Òf „ iÒ? HƒÁ¶„Àuí‰ÐÁè1‰ÐHiÀ?Å%CHÁè$kÈ=‰Ð)ÈL-›'| H˜I‹\Å H…Ûuë- D H‹H…Ût H{L‰æèƒîÿ…ÀuèD¶sé° f D ¾ L‰çè³mîÿL‰ç…ÀA”ÆE1ÿè"vîÿHxH‰E¸è……îÿ1ÒH‹u¸L‰áH‰ÃA¶$„Àt/iÒ? HƒÁ¶„Àuí‰ÐÁè1‰ÐHiÀ?Å%CHÁè$kÀ=)ÂA‰×H…Ût6HVH{L‰æèLlîÿIcÇDˆsI‹TÅ H‰H…ÒtH‰ZI‰\Å IDÅ H‰CH‹EÈdH+%( u HƒÄ(D‰ð[A\A]A^A_]à D 1ÀéçþÿÿèTrîÿ @ UH‰åAWAVLu°AUE1íATI‰Ôº SH‰ûL‰÷HƒìHH‰u¨L‰ædH‹%( H‰EÈ1Àè_þÿ…À…„ HƒhX H‰ÇH‰E˜èD² H‹u°º H»PX H‰} è 2þÿH‹} H…ÀI‰ÇtwL‰ÿèÇ#þÿH‹}˜èn² H‹}¨L‰þèB I‰ÅH…ÀtH‹» X L‰î諯 …À…ƒ L‰ÿèû#þÿL‰÷è:˜ H‹EÈdH+%( …~ HƒÄHL‰è[A\A]A^A_]Ãf D H‹u°è?2þÿI‰ÇH…ÀtGH‰ÚL‰öH‰ÇèÙþÿL‰çèÁiîÿº L‰ÿH‰ÆèñþÿAÇ‡Ä éBÿÿÿL‰ïE1íè émÿÿÿH‹}˜è§± é_ÿÿÿèípîÿff. „ fUH‰åAWAVAUATSHì Hƒ $ HìÈ H‰½ïÿÿH‰÷I‰ö‰•ïÿÿdH‹%( H‰EÈ1Àè‰xîÿH…À„ð Ç… ïÿÿ I‰ÅHÀïÿÿ @ L‰ïèpxîÿI‰ÄH…À„Ô M|$¾ H‰ßL‰òL‰ùè<”ýÿHµ0ïÿÿH‰ßè†îÿ…ÀuÁ‹…Hïÿÿ% ð = @ …Ë A€|$.uA€ tœA€|$.uA€.u A€ t†f D ‹…ïÿÿ…Àu.H5Ô L‰ÿèŸîÿ…À„_ÿÿÿH5)[ L‰ÿèˆîÿ…À„Hÿÿÿ‹…ïÿÿH‹½ïÿÿH‰ÞPèÈþÿÿ‰… ïÿÿ…À‰"ÿÿÿf. „ L‰ïèÈvîÿH‹EÈdH+%( … ‹… ïÿÿHÄÈ [A\A]A^A_]à D L¥ ïÿÿº L‰þL‰çè‘ þÿ‰… ïÿÿ…Àu§€½,ïÿÿ uL‰çèÝ• é©þÿÿH‹µ ïÿÿH‹½ïÿÿèý· I‰ÇH…Àt×H‰ßègîÿH‰ÆH…À„ƒ M‹ º L‰ÿè°þÿH5u³ L‰ÿèq#þÿ‹…(ïÿÿ…Àt™A‹—Ð ‰Ñƒáýƒù uˆƒÂA‰‡@ A‰—Ð érÿÿÿ‹5ž"| M‰ð¿ 1ÀH ™× HÃY èmëÿÿÇ… ïÿÿÿÿÿÿéæþÿÿL‰çè • Ç… ïÿÿôÿÿÿéÇþÿÿèRnîÿfUH‰åAVAUATSHì Hƒ $ Hì Hƒ $ HƒìdH‹%( H‰EØ1ÀH‰ûH…ÿ„n ‹wL‹%|T{ …ö…\ H5‡Y L‰çè aþÿ„À…u H®[ H‰ÞL‰çè_þÿ…À…[ L‹C(º ¾ LÐïÿÿH Y L‰ïèG‰îÿH5!- L‰ïèx„îÿI‰ÄH…À„Ì L‰ïH‰Â¾ è¼vîÿL‰çI‰ÆèqîÿM…ö„¨ H5ÐX L‰ïè)rîÿH…À„ L`¾ L‰çèsîÿH…ÀtÆ L‰çè¿eîÿI‰ÄH…ÀtgHƒìL‹K(¹ L‰ïPLX º 1À¾ èÞˆîÿL‰çèViîÿH‹» X 1ÒL‰îèüÿÿZY…Àu H‹UØdH+%( ujHeà[A\A]A^]à ‹5¾ | Hûd ¿ 1Àè—éÿÿ1ÀëÄ L‹K(¹ º 1ÀL¥ÐßÿÿLX ¾ L‰çèUˆîÿétþÿÿ¸ÿÿÿÿé‡ÿÿÿèalîÿUfïÀH‰åAWAVI‰þAUM‰ÍATLe€SL‰çL‰ÃHì¸ ‹EH‰µXÿÿÿH‰•0ÿÿÿL‹} ‰…TÿÿÿH‹EH‰8ÿÿÿH‰…HÿÿÿH‹E(H‰…@ÿÿÿdH‹%( H‰EÈ1À)…`ÿÿÿHÇ…pÿÿÿ è múÿfïÀÆE± E˜H…Û„E Iý ðÿÿv\Iƒý€„" Iƒýà„ Iý þÿÿ„ë ‹5™ | L‰é¿ 1ÀH,š A½ Lµ`ÿÿÿèbèÿÿH‹½XÿÿÿèVÖÿÿér ¶3L‰áL‰êL‰÷è ÖûÿH‹E˜H…À„Ý ‹54y{ …ötH‹0ÿÿÿHƒ; „ç ‹ ù'| …Ét-Hƒ½8ÿÿÿ t#H‹E˜E1À1É1ÒH=ñ'| Hp-èxîÿ…À„è €=Q{ t Hƒ}˜ „„ 1ÛM…ÿtA‹ M‹H‹}ˆè5§ L‹]H‰…`ÿÿÿM…Û„Q A‹S(ë ‰ÐðA±K(9Ât ‰ÂBÿJƒøývçfInËäIz 1ÀE˜…hÿÿÿ…ÒtFI‹C L‹M¨L‰0ÿÿÿL°ˆ L‰ÎL‰8ÿÿÿL‰÷H‰…(ÿÿÿèÔ& L‹8ÿÿÿL‹0ÿÿÿH…À„M Hƒì¶TÿÿÿL‹…HÿÿÿLµ`ÿÿÿPH‹½XÿÿÿL‰îA‰Ùÿµ@ÿÿÿL‰òAWèF¾ÿÿHƒÄ A‰ÅL‰çèwkúÿL‰÷èφþÿH‹EÈdH+%( …‰ HeØD‰è[A\A]A^A_]Ãf. „ ÆE1íLµ`ÿÿÿë²ÆE1íLµ`ÿÿÿë¢ÆE1íLµ`ÿÿÿë’L‰âL‰îL‰÷èRm H‹E˜H…À…#þÿÿ€=ŠO{ „|þÿÿE1íLµ`ÿÿÿéZÿÿÿf „ E1À1ÉHp-1ÒH=~&| è©îÿ…À…úýÿÿH‹E˜H‹0ÿÿÿH‰é þÿÿf D H‹½8ÿÿÿL‰æèùjúÿH‹½XÿÿÿèÝÓÿÿéøýÿÿ „ H‹•pÿÿÿE1ÀL‰ßL‰Îƒ=)Hz A”ÀH‰• ÿÿÿD‰…Pÿÿÿèò– L‹8ÿÿÿ1ÉD‹…PÿÿÿH‹• ÿÿÿH‹½(ÿÿÿH‰ÆL‰0ÿÿÿèE! H‹µ0ÿÿÿL‰÷H‰ÂH‰…8ÿÿÿèì# H‹…8ÿÿÿé3þÿÿHÇ…hÿÿÿ H‹E˜H‰…pÿÿÿ1Àéþÿÿè>hîÿff. „ ó úUH‰åATI‰ôSH‰ûHƒìdH‹%( H‰Eè1Àè˜ H…ÀtHxH5øH è²wîÿ…Àt H‹EèdH+%( uHHƒÄ1À[A\]à @ H‹sI‹<$èS® H9Ãt€x4 H‹StH‰SAÆD$ëº „ HPH+ëãè’gîÿfUH‰åAWAVI‰ÖAUI‰ýATI‰ôSHƒì8‹R dH‹%( H‰EÈ1À¶ÚH›L<CIÁçJt?@M…ä„G H›HCITÅ H‹º H…ÿtL9÷tqH‰u¸„É… I‹|$A‹F èa H›H‹u¸HCI\Å L9cH„4 L‰çè ™ýÿƒ«ˆ H‹EÈdH+%( …K HƒÄ8L‰ç[A\A]A^A_]é cîÿ @ €=1Fz t†H‰U¨‰M´H‰u¸èŸ` 1ÿè(` H‹U¨‹M´H‹u¸H‰‚ éXÿÿÿO|=PL‰ÿèæ I‹|$A‹F èe` H›H‹u¸HCI\Å L9cH„ª L‰çèr˜ýÿƒ«ˆ L‰çè“bîÿH‹EÈdH+%( …™ HƒÄ8L‰ÿ[A\A]A^A_]麦 f. „ N‹d?@ M…䄨þÿÿI‹D$;P x „˜þÿÿM‹d$M…ä„ŠþÿÿI‹D$;P yâM‹d$ëÈL‰çH‰u¸è”žýÿH‹u¸H‰CHé³þÿÿ € L‰çH‰u¸ètžýÿH‹u¸H‰CHé=ÿÿÿè‚eîÿfUH‰åAWM‰ÏAVI‰þAUM‰ÅATI‰ôSHYHƒìHH‹}H‹D‹MH‰}°dH‹4%( H‰uÈ1ö„ÒHqÆEÇHDóIƒ¾ø H‰E˜H‰utIÇD$ M‹$M‰D$M…À…† E„É…· ‹u˜ƒîˆ( HcÆH‹}‰öH]ÇL@L‰m¨M‰õN\ÇL€N@HcE˜I‰ØM‰ÞIÁâH)ðL‰ÓH4€HpHÅPÿÿÿH‰E ë^fH‹@PI‰D$ óo óoHJóoP R óoX0Z0óo`@b@H‹@PH‰BPH‹ˆ ÆD(IƒD$IƒîHƒëXH;] ttH‹E°M‹NðL‰ùL‰æH‹U¨L‰ïL‰E¸ÿ0j AVjè¾÷ÿÿHƒÄ …ÀuZI‹ø L‹E¸H…Ét´H‹‘ˆ I‹$HÚI9D$taI‹D$ H…À…CÿÿÿI‹D$é=ÿÿÿf „ M‰îL‹m¨‹E˜…À 1ÀH‹UÈdH+%( …= HeØ[A\A]A^A_]Ãf. „ ÆB( é5ÿÿÿ € I‹t$AƒèI‰t$ E…ÀŽcþÿÿ1À € ƒÀH‹vPD9ÀuôI‰t$ E„É„IþÿÿH‹}H‹u°H]ÇL‰ùI‰ØL‰êH‹LWL‹OL‰÷L‰U¸H‰L‰æPj ARjèöÿÿHƒÄ …À…EÿÿÿIƒ¾ø L‹U¸t+I‹D$I;$t I‹t$ H…ö„d H‹vPHƒÀI‰t$ I‰D$H‹E˜…ÀŽþþÿÿƒèM‰ÓE1ÒL‰m¨H4€M‰õI‰ØM‰ÞHpL‰ÓHÁàH‰E ëaH‹@PI‰D$ óo(*óopróox z óoh0j0óop@r@H‹@PH‰BPH‹ˆ ÆD(IƒD$IƒÆH9] „vþÿÿHƒÃXH‹E°M‹NðL‰ùL‰æH‹U¨L‰ïL‰E¸ÿ0j AVjèªõÿÿHƒÄ …À…BþÿÿI‹ø L‹E¸H…Ét¬H‹‘ˆ I‹$HÚI9D$tI‹D$ H…À…;ÿÿÿI‹D$é5ÿÿÿÆB( éuÿÿÿ € H‹}H‹u°LEÇL‰ùL‰êH‹H_L‹OL‰÷H‰L‰æPj Sjè õÿÿHƒÄ éºýÿÿI‹t$é–þÿÿègaîÿ € UH‰åAWAVAUATSHì Hƒ $ HƒìHH‰µ¨ïÿÿH‰• ïÿÿH‰˜ïÿÿdH‹%( H‰EÈ1ÀHÇ…¸ïÿÿ H…ÿt ‹G…À„ì H‹O(L½ÀïÿÿHÒM 1À¾ L‰ÿès_ H5¾M L‰ÿèôSþÿ„À…þ H‹ uH{ L5nH{ L¸ïÿÿH…Ûuéí D I‹^IƒÆH…Û„× L‰êH‰ÞL‰ÿèI³ûÿA‰Ä…ÀuÚH‹…¨ïÿÿL‰êL‰ÿH‹ ïÿÿH5L H‰H‹…¸ïÿÿH‰è…³ûÿ…ÀuiH‹…¸ïÿÿH‹˜ïÿÿH‰H‹EÈdH+%( u|HÄH D‰à[A\A]A^A_]à @ L½ÀïÿÿH‹ zF{ HÈ 1À¾ L‰ÿè„^ é ÿÿÿ € L‰êH5~K L‰ÿè–²ûÿ…À„}ÿÿÿE1äë‰f „ A¼ÿÿÿÿéuÿÿÿè°_îÿUH‰åAWI‰÷AVA‰ÖAUA‰ÍATSHƒì8H‰}¸dH‹%( H‰EÈ1À€=ü>z t,L‹fPM…ät#A;L$ „~ L‰çD‰E°èZY IÇGP D‹E°I‹ H…Û„ ¹ ë LS|LS1ÉI‹H…ÀttH‰ÃL‹cE;l$ uÞ€=>z …Ù A‹L$A9ΔÀƒùÿ•ÁÈu Aƒþÿ…Ú H‹EÈdH+%( … HƒÄ8L‰ç[A\A]A^A_]éQX M‰ú¹ f „ E„À„o D‰îD‰÷ˆM¯L‰U°èÕU I‰ÄH…À„Q ¿ èÿpîÿL‹U°¶M¯H…ÀI‰Á„¬ fïÀL‰`H‰@I‰„ÉtI‰GL‰ÏL‰þL‰M°èÒŽýÿH‹u¸L‰çèöV L‹M°…À… €=£=z … AƒGHé)ÿÿÿ E‰t$E;t$ „ÿÿÿH‹}¸D‰òL‰æèQ éÿÿÿ @ A‹L$9Ê”Àƒùÿ•ÁÈu ƒúÿ…Ï L‰çD‰E°èOW D‹E°H…ÀI‰Á„aþÿÿH‹EÈdH+%( …Ø HƒÄ8L‰È[A\A]A^A_]Ë5ˆ| D‰ñ1ÿ1ÀH$I L‰M¸è]ÚÿÿL‹M¸M;O„† L‰ÏL‰þL‰M¸è€ýÿH‹}¸è§YîÿL‰çè?W € E1Éë„ I‹Pè'W L‰çè¯V I‰GPé þÿÿI‹Pè W L‰çè•V I‰GPéßþÿÿA‰T$D9ê„#ÿÿÿL‰æD‰E°èB D‹E°éÿÿÿL‰Ï豕ýÿL‹M¸I‰Géeÿÿÿè¿\îÿL‰çH‰E¸è³V L‹M¸éûþÿÿf. „ UA¸ H‰åAUI‰ýATSH‰óHƒìdH‹%( H‰EØ1À¶ÂH €HH‰ÑHtÇ@è±üÿÿI‰ÄH…ÀtmH‹8H…ÿtQL‹I9øt%M…ÀtL‰Çè › „ÀtpH‹;è™ I‹<$è—˜ H‰H‹EØdH+%( umHƒÄL‰ç[A\A]]éV L‰ïèÈ— I‰$H‰ÇH…Àu›‹KD‹C HŽT 1ÿ‹5Ú| 1Àè¿Øÿÿë© D ‹KD‹C HBT 1ÿ‹5¶| èØÿÿépÿÿÿè£[îÿ ó úUH‰åAWAVI‰öAUI‰ýATSHƒìHL‹H‹_dH‹%( H‰EÈ1À€=“A{ t H…Û„ €=†A{ M‹e„ M…ä„] H…Û„ I‹t$L‰çLþI+4$èe‰ M‹L$ H‰ÆH‰E MQxL‰M˜L‰×L‰U¨èE H‹u L‹M˜H…ÀI‰À„q I‹} L‰E¨èT— fInÌA‹T$(L‹E¨fHnÀflÁë ‰ÐðA±L$(9Ât ‰ÂBÿJƒøývæ)E°I‹@IxLe°HÇEÀ H‰}¨HXðH9Çué° @ H‹SHZðH9U¨„Ö HƒìH‹ÿsE1Éj E1À1ÉL‰âj L‰þL‰÷H‰EÀè–®ÿÿHƒÄ …Àt¾M‹eM‹}f D M…ätF‹…9z …À„Í I‹\$ M|$M+<$L“ˆ L‰þL‰×L‰U¨è‰ L‹U¨H…À„¼ M‹}I‰ÄHƒìE1ÉE1À1ÉATL‰êL‰þL‰÷j j è®ÿÿHƒÄ H‹UÈdH+%( …ç HeØ[A\A]A^A_]à € L‰ç‰E¨è}vþÿ‹E¨ëÇ „ H‰ÚL‰Ïè5 L‹U¨H…À„*ÿÿÿH‰ÆL‰×H‰E¨èù L‹E¨é_þÿÿE1äécÿÿÿ „ 1Àéxÿÿÿf „ I‹UE1ÀL‰þL‰çƒ=|8z L‰U˜A”ÀH‰U¨D‰E èG‡ D‹E H‹U¨M‰ùH‰Æ1ÉH‰ßè¯ H‹}˜L‰þH‰ÂI‰Äè] M‹}éïþÿÿL‰çè¼uþÿé‰þÿÿèÂXîÿfUH‰åAWAVAUI‰õATSHìè H‰½HÿÿÿHc]H‰ÿÿÿL‰…ÿÿÿL‰@ÿÿÿdH‹%( H‰EÈ1À€} Æ…_ÿÿÿ„™ E1öH‰•8ÿÿÿL½_ÿÿÿ‰0ÿÿÿM‰ôL‰ûI‰ÎM‰Çf D H‹…8ÿÿÿI‰ØL‰ùL‰òH‹½HÿÿÿL‰îN‹Làÿµ@ÿÿÿj j j è°ëÿÿHƒÄ …ÀuIƒÄD9¥0ÿÿÿ}»1ÀH‹UÈdH+%( … HeØ[A\A]A^A_]à € HBøH ÚH‰…8ÿÿÿLe€Lµ`ÿÿÿf D fïÀL‹{L‰çHÇ…pÿÿÿ )…`ÿÿÿè¾XúÿfïÉÆE± M˜Iÿ ðÿÿviIƒÿ€„ Iƒÿà„í Iÿ þÿÿ„À ‹5V | L‰ù¿ 1ÀHé… è,ÔÿÿL‰ïè$ÂÿÿL‰çè¼XúÿL‰÷ètþÿ¸ é!ÿÿÿf. „ ¶µ_ÿÿÿH‹½HÿÿÿL‰áL‰úèÇÁûÿH‹E˜H…À„ú ‹5Üd{ …ötH‹µÿÿÿHƒ> „ ‹ ¡| …ÉtHƒ½ÿÿÿ … €=Ü<{ t Hƒ}˜ „À H‹}ˆè “ L‹UH‰…`ÿÿÿM…Ò„Ž A‹R(ë‰ÐðA±J(9Ât ‰ÂBÿJƒøývçfIn‹¼5z 1ÀE˜…hÿÿÿ…ÒtTI‹B L‹M¨L‰• ÿÿÿL˜ˆ L‰ÎL‰(ÿÿÿL‰ßL‰0ÿÿÿH‰…ÿÿÿè¥ L‹0ÿÿÿL‹(ÿÿÿH…ÀL‹• ÿÿÿ„g HƒìE1ÉE1À1ÉPL‰þL‰òL‰ïÿµ@ÿÿÿj è$ªÿÿHƒÄ L‰çA‰ÇèUWúÿL‰÷èrþÿE…ÿ…Ü HƒëH;8ÿÿÿ…óýÿÿé£ýÿÿf D L‰çÆ…_ÿÿÿèWúÿL‰÷èqrþÿëË € L‰çÆ…_ÿÿÿèùVúÿL‰÷èQrþÿë« € L‰çÆ…_ÿÿÿèÙVúÿL‰÷è1rþÿë‹ € H‹E˜E1À1É1ÒH=| Hp-èkîÿ…À…^þÿÿH‹½ÿÿÿL‰æèWúÿL‰ïèî¿ÿÿéBþÿÿf „ €=;{ „@þÿÿL‰çèkVúÿL‰÷èÃqþÿéÿÿÿf D E1À1ÉHp-1ÒH=| è1kîÿ…À…ÚýÿÿH‹E˜H‹µÿÿÿH‰éßýÿÿf D H‹•pÿÿÿE1ÀL‰×L‰Îƒ=Ù3z L‰øþÿÿA”ÀH‰• ÿÿÿD‰…ÿÿÿL‰0ÿÿÿ蔂 L‹0ÿÿÿ1ÉD‹…ÿÿÿH‹• ÿÿÿH‹½ÿÿÿH‰ÆL‰(ÿÿÿèç H‹µ(ÿÿÿH‹½øþÿÿH‰ÂH‰…0ÿÿÿèŠ H‹…0ÿÿÿéþÿÿf D HÇ…hÿÿÿ H‹E˜H‰…pÿÿÿ1Àéäýÿÿ D‰øé×ûÿÿèËSîÿff. „ UH‰åAWAVAUATSHì ‹EH‰½ ÿÿÿH‰µ(ÿÿÿL‹¡À H‰ÿÿÿL‰…ÿÿÿM|$L‰ÿÿÿ‰… ÿÿÿdH‹%( H‰EÈ1À€¹ž uM|$H‹…ÿÿÿÆ…7ÿÿÿÇ…$ÿÿÿ H‹˜¸ H…Ût‹‰…$ÿÿÿöBY… M…ä„H €=u2z „; ‹½ ÿÿÿI‹ $H‰¥Øþÿÿ9ωÈNÇH‰çHcЉ…àþÿÿHRHÅ H‰ÆH% ðÿÿH)ÇHƒæðH9ütHì HƒŒ$ø H9üuëæÿ H)ôH…ö…® I‰ÐH‰æI‰áIÁàL‰ÇL‰ÀHç ðÿÿH)þH9ôtHì HƒŒ$ø H9ôuë%ÿ H)ÄH…ÀtHƒLø H‰¥ÐþÿÿHƒù‡7 ‹µàþÿÿ…öŽ` ƒ=‡1z „’ HI‹àþÿÿITÇèL‰ÈH II4É € óoHƒÀHƒêPèH‹J(H‰HøH9ðuãÇ…øþÿÿ L‹½ÐþÿÿL‰Â1öE1äL‰ðþÿÿL‰ÿèÃRîÿL‹ðþÿÿfvÀ¸ÿÿÿÿH‰ðþÿÿ‹àþÿÿIºëƒµ€F†ÈaHÇE°ÿÿÿÿM‰ÎÇE¸ÿÿÿÿf‰E¼ÆE¾ÿL‰½èþÿÿ)…@ÿÿÿ)…Pÿÿÿ)…`ÿÿÿ)…pÿÿÿ)E€)E)E ë.¶ÂH @HÁáI L; „h IƒÄIƒÆIƒÇD9ãŽC M‹D‰æD‰çL‰ÂI¯ÒHÁê9HiʉÐHÁé )ÈÑèÈÁè‰ÁÁá)Á‰Ð)ÈH˜¶”@ÿÿÿ€úÿuDˆ¤@ÿÿÿë D Ç…øþÿÿ H…Ût ƒ=0z …„ ‹½øþÿÿ9½$ÿÿÿŽ· ‹• ÿÿÿ…ÒŽ© A‰üL‹µ ÿÿÿE1ÿL-ù4 AƒÄMcäé @ ‹D)àHcÐL‹TÓPÿIú ðÿÿ‡£ AƒÇL…7ÿÿÿ…ÒxHcÂL…7ÿÿÿH|à þÿÿ„+ j H‹ÿÿÿM‰ÑL‰÷H‹•ÿÿÿH‹µ(ÿÿÿj j j è£ãÿÿHƒÄ …À… D9¥$ÿÿÿŸÂD;½ ÿÿÿœÀIƒÄ„Â„ì ƒ=(/z …ZÿÿÿN‹ãAT$ýIúðÿÿAƒ× ébÿÿÿHc D …ÀxHƒèL‹LÃIù ðÿÿvêj H‹ÿÿÿL…7ÿÿÿL‰÷H‹•ÿÿÿH‹µ(ÿÿÿj j j èãÿÿHƒÄ …À„cÿÿÿº OÂH‹UÈdH+%( …° HeØ[A\A]A^A_]Ë…øþÿÿ÷ÐH˜ëfHƒèL‹LÃIù ðÿÿ‡ª …ÀyæéMþÿÿI‹‰• ÿÿÿH‹@HH…À„¿þÿÿH‹¸HX L‰…ðþÿÿL‰•øþÿÿè`–ûÿL‰îH‰Çè…^îÿL‹•øþÿÿL‹…ðþÿÿ…À‹• ÿÿÿ…~þÿÿH‹½ÿÿÿL‰öL‰…øþÿÿL‰• ÿÿÿèLNúÿL‹• ÿÿÿL‹…øþÿÿH…ÀI‰Á„GþÿÿL9Є>þÿÿL‰•øþÿÿH‹ÿÿÿL‰÷H‹•ÿÿÿH‹µ(ÿÿÿj j j j L‰… ÿÿÿèÖáÿÿHƒÄ L‹… ÿÿÿL‹•øþÿÿ…À„ñýÿÿé½þÿÿ € H‰×èø˜üÿ1ÒH…Àt‹PDH‹…ÿÿÿD‹H-z HÇ…8ÿÿÿ L‹˜¸ ‹… ÿÿÿA‹ 9ÈNÈ…ÉŽ² ICE1öë € AƒÆHƒÀD9ñ„†úÿÿH8 þÿÿuæH‹… ÿÿÿD¶ð E„Ò…¦ Aƒø„Á H‹…ÿÿÿD¶ž L‹ÿÿÿH…8ÿÿÿL‹ÿÿÿD‰ÒL‹…ÿÿÿH‹µ(ÿÿÿI‹À H‹½ ÿÿÿj Pè±çÿÿAYAZ…À…µ L‹8ÿÿÿI‹•¸ AVL‹…ÿÿÿH‹½ ÿÿÿj H‹ÿÿÿH‹µ(ÿÿÿè2ôÿÿ_AX…Àu{1Àé’ýÿÿ @ H‹…ÿÿÿD¶ž E„Ò„À Aƒø…QÿÿÿE1ÒDˆ•øþÿÿL‰ÚE1ÉL‹(ÿÿÿH‹ÿÿÿL‹…ÿÿÿAVL‹µ ÿÿÿjL‰îL‰÷èÃóÿÿZY…À„“ f „ …À‰Gùÿÿéýÿÿ j H‹ÿÿÿL…7ÿÿÿH‹•ÿÿÿH‹µ(ÿÿÿj j H‹½ ÿÿÿj èÐßÿÿ1ÒHƒÄ ‰Á…À‰ÐNÁ…Éüÿÿébûÿÿ„ïøÿÿE1öéjþÿÿ…Ò…ù Aƒø…‰þÿÿé6ÿÿÿHƒL4ø éGùÿÿH‹…ÿÿÿL‹ÿÿÿL‰îL‰÷L‹…ÿÿÿH‹ˆÀ ¶ž jH…8ÿÿÿPè.æÿÿA[A]…À…2ÿÿÿD¶•øþÿÿE„Ò„¦þÿÿH‹… ÿÿÿL‹¨ø M‹u M9õ„‹þÿÿL‰¥øþÿÿM‰ôI‰ÞH‹(ÿÿÿë M‹$$M9å„hþÿÿHƒìE‹L$PA¶L$9IT$I‹t$Aÿt$0MD$@H‰ßAÿt$HAÿt$XènŸÿÿHƒÄ …Àt¶L‹¥øþÿÿL‰óé—þÿÿH‹… ÿÿÿL‹ˆø M…É„Y H‹…ÿÿÿA¶‰¾ Mi H‹¸À I‹à L_Hp„ÉH‰µøþÿÿHpHEµøþÿÿH‰µðþÿÿH…ÿ„ê H…À„á H‹wH‹H~H‰þH)ÎHÖH‹PH)òH‰•øþÿÿH‰ÊH)úHPH;pHB•øþÿÿH‹8HBH‰½èþÿÿH9ø‡’ ‰Èyÿ‰Ñ‰•øþÿÿ÷Ø÷ÑÁè Áé Ȉ…Ðþÿÿ„m H‹µðþÿÿHcÂH@H ÆHcÇ1öH@IÃë'L‹XL9Yu%L‹XL9YuƒÆHƒéHƒè9òx9÷xL‹L9tÑ…ö„ ‹•èþÿÿƒê9•øþÿÿ¨ HcÂLkØXAƒø„~ L‰½èþÿÿfo˜ M‰çM‰ÌD‰µàþÿÿA‰ÖL‰ØþÿÿM‰ÝH‰ðþÿÿéƒ L‹H‹xI‰{L‰ I‹œ$ˆ Lëóo+fInÌhóosp óo{ x0óok0h@óos@pPL‹[PL‰X`I‹|$I‰D$fHnÿflÏH‰AƒîIƒíXD9µøþÿÿÉ I‹œ$ˆ Lë€{( tÚH‹… ÿÿÿH‹¸ø H‹GHƒÇH9ø…Mÿÿÿ¿h Dˆ•ÈþÿÿD‰…Ðþÿÿè'[îÿfoŸÿ D‹…ÐþÿÿH…ÀD¶•Èþÿÿ…1ÿÿÿM‰áH‹ðþÿÿM‰üD‹µàþÿÿI‹fInÁL‹½èþÿÿL‹ØþÿÿflÀI9Á„… IQI‰AH‰PI‹AI‰AH‰AH‹µÿÿÿI}HƒçøH‹I‰E H‹†` I‰…` I)ýAh L)îÁéóH¥Aƒø…xúÿÿH‹…ÿÿÿL‹˜¸ é&ûÿÿ‰Ø‰àþÿÿL‹èþÿÿH‹ðþÿÿ…À~rƒèMqH‰èþÿÿL‹½ÿÿÿH@L‰óL‹µ ÿÿÿMdÁ(L‰¥ðþÿÿL‹¥ÿÿÿL‹KøÿsðE1ÀL‰áH‹µ(ÿÿÿj L‰úL‰÷Sjè ÛÿÿHƒÄ …Àt<H‹èþÿÿƒøê…ð ‹…$ÿÿÿ…À„à ‹µàþÿÿ)ð‰…$ÿÿÿH‹¥Øþÿÿéföÿÿ @ L‹Kðj E1ÀL‰áAUH‹µ(ÿÿÿL‰úL‰÷Sjè¥ÚÿÿHƒÄ ƒøêt …À… HƒÃIƒÅH9ðþÿÿ…OÿÿÿH‹èþÿÿë‚f D D9â A9Ü A‰ÝE‰ãM‰ðL‰½àþÿÿE)åA)Ó1ÿM)ÈE‰ïë f D WD,2A9Ót<HƒÀA9×t3‰×H‰ÂH)ÊJ‹H9tÚL‹½àþÿÿé.õÿÿ1ÀH‹¥Øþÿÿé÷ÿÿ „ ‰ØL‹½àþÿÿ)ÓD)è…ÀŽõÿÿHcÒL‰ñN "Hc×1ÿL‰ÞLâHÁæHµÐþÿÿHRƒMDÑf D ‹QHƒÁÁê·ÒH×L9ÁuëH‰~K[M,ÑHcÈL‰ÿL‰ÈþÿÿH‰ÊH‰àþÿÿHÁâè'AîÿH‹àþÿÿL‰îL‰÷HIHÁâè AîÿL‹ÈþÿÿIºëƒµ€F†Èaé_ôÿÿH R1ÀHÁáH…ÛtX1öë$ @ I‹<H9×s HƒêH9׃ÞÿHƒÀH9È„ óAo A I‹TI‰THcÖH‹TÓHú ðÿÿvºƒÆëÈ D óAo$A$I‹TI‰THƒÀH9Áuâé"óÿÿ‹5 ù{ H> 1ÿ1ÀèçÁÿÿH‹¥ØþÿÿÇ…øþÿÿ éôÿÿ‰µøþÿÿéõòÿÿH‰çL‰Â1öèÉEîÿÇ…øþÿÿ éfýÿÿ‰Ø)ø…ÀŽvóÿÿAƒL‰þM‰õIÇG é°þÿÿ¿ Dˆ•èþÿÿD‰…ðþÿÿ‰•øþÿÿè k D‹…ðþÿÿD¶•èþÿÿI‰ÁH‹… ÿÿÿM…ÉL‰àþÿÿL‰ˆø „â ‹•øþÿÿ¾X zèæTîÿL‹àþÿÿ‹•øþÿÿH…ÀD‹…ðþÿÿD¶•èþÿÿI‰ˆ tpH‹µÿÿÿIAMi fInÉfHnÀflÉA¶‰¾ I‹à flÀ€¾ž H‹¾À A AA„òøÿÿL_éíøÿÿI‹fInÁflÀI9Á…SûÿÿéiûÿÿL‰ÏDˆ•ðþÿÿD‰…øþÿÿèè?îÿH‹… ÿÿÿD‹…øþÿÿD¶•ðþÿÿHÇ€ø ‹5e÷{ 1ÿ1ÀH.< Dˆ•ðþÿÿD‰…øþÿÿè3ÀÿÿD‹…øþÿÿH‹… ÿÿÿD¶•ðþÿÿAƒøÆ€ð H‹…ÿÿÿ… õÿÿé#ûÿÿH‹µÿÿÿI}HƒçøH‹I‰E H‹†` I‰…` I)ýAh L)îÁéóH¥Aƒø„Ž H‹… ÿÿÿH‹€ø L‹(L9è„9õÿÿH‰øþÿÿL‰ëI‰ÅD‰µðþÿÿL‹µ(ÿÿÿë „ H‹I9Ýt=HƒìD‹KP¶K9HSH‹sÿs0LC@L‰÷ÿsHÿsX诖ÿÿHƒÄ …ÀtÇH‹øþÿÿéÛõÿÿH‹…ÿÿÿH‹øþÿÿD‹µðþÿÿD¶ž é¼ôÿÿL‰½èþÿÿfo ù M‰çM‰ÌD‰µàþÿÿA‰ÖL‰ØþÿÿM‰ÝH‰ðþÿÿé‚ L‹H‹xI‰{L‰ I‹œ$ˆ Lëóo+hóosp óo{ x0óok0fInüh@óos@pPL‹[PL‰X`I‹<$fHnÇH‰GflÇ I‰$AƒîIƒíXD9µøþÿÿÛ I‹œ$ˆ Lë€{( tÚH‹… ÿÿÿH‹¸ø H‹GHƒÇH9ø…Nÿÿÿ¿h Dˆ•ÇþÿÿD‰…ÈþÿÿèªSîÿfo "ø D‹…ÈþÿÿH…ÀD¶•Çþÿÿ…2ÿÿÿM‰áH‹ðþÿÿM‰üD‹µàþÿÿI‹fInÁL‹½èþÿÿL‹ØþÿÿflÀI9Á…ƒøÿÿH‹µÿÿÿI}HƒçøH‹I‰E H‹†` I‰…` I)ýAh L)îÁéóH¥é£øÿÿH‹µÿÿÿL‹ØþÿÿM‰üH‹ðþÿÿL‹½èþÿÿH‹D‹µàþÿÿI}HƒçøI‰E H‹†` I‰…` I)ýAh L)îÁéóH¥H‹…ÿÿÿD¶•ÐþÿÿL‹˜¸ ékóÿÿH‹µÿÿÿL‹ØþÿÿM‰üH‹ðþÿÿL‹½èþÿÿH‹D‹µàþÿÿI}HƒçøI‰E H‹†` I‰…` I)ýAh L)îÁéóH¥éüüÿÿH‹µÿÿÿI}HƒçøH‹I‰E H‹†` I‰…` I)ýAh L)îÁéóH¥éòÿÿèŠ?îÿf. „ ó úUH‰åAWI‰÷1öAVA‰Öº Y AUI‰ýATSHƒìXdH‹%( H‰EÈ1ÀèG@îÿL‰ïè{ I‰… X H…À„ M¥PX M‰m I]PIÇ…`X fInÄI½hX flÀA…PX è~ „ fïÉH‰ßHƒÃXK˜èì} ÇCà HÇCè L9ãuØE‰ufïÒL‰ÿAÇE IÇ…°X IÇ…¨X A•@X è"7îÿI‰E(H…À„ú Aƒþÿ„Û E…ö…í H=B* èö6îÿI‰E0H…À„Î A¶ÆH€H PHÁãM| PL‰ÿèŒ~ L‰ïIt @D‰ñA¸ ºÿÿÿÿèqÞÿÿL‰ÿI‰ÄèÆ~ M…ä„‚ L}€E‰ñLË) 1À¹@ º ¾@ L‰ÿèÆYîÿL‰ç1É1ÒL‰þè‡: L‰çèÏ7 IÇ…ØX 1ÀH‹UÈdH+%( …Š HƒÄX[A\A]A^A_]ÃH=ià è$6îÿI‰E0H…Àu¼Me0ë2Me01ÀD‰ñ¾ H_) L‰çèHNîÿ…Àx I‹E0éùþÿÿIÇE0 I½ X èþc I}(èõc L‰çèíc 1Àémÿÿÿ¸ôÿÿÿécÿÿÿè =îÿó úUH‰åAWAVAUATI‰üSHƒì8dH‹%( H‰EÈ1ÀHGPH‰E¸H‡PX H‰E f D H‹]¸H‰ßè$} L‹søM…öuSéæ f D L‰Ï‹A èµ6 K¿IGM<ÄM;wH„§ L‰÷L‰îèÄnýÿAƒ¯ˆ L‰÷èä8îÿH…Û„› I‰ÞL‰÷èPuýÿI‹NH‰ÃD¶y I‰ÉK¿IGHÁàIMl@H‹º H…ÿt€H9ù…wÿÿÿ€=°z „jÿÿÿH‰U¨H‰M°è 6 1ÿè¦5 H‹U¨M‹NH‹M°H‰‚ é>ÿÿÿf D L‰÷èÐtýÿI‰GHéHÿÿÿ € H‹]¸H‰ßè„| H‰ØHƒÀXH‰E¸H;E …ßþÿÿH‹EÈdH+%( uHƒÄ8[A\A]A^A_]Ãèœ;îÿff. „ UH‰åAVAUATSH‰ûHƒìL‹§¨X dH‹%( H‰EØ1ÀM…ätLL‰çèËk H‹» X L‰æI‰ÅèÉy M…ítI‹} H…ÿt èía L‰ïèåa H‹»¨X è"Z Hǃ¨X H‹» X L«hX L£PX èÝw L‰ïHǃ X è:{ H‹ƒPX H‹HxØLrØI9ÄtD HO8HÇGP fHnÀH‰O8H‹O0flÀH‰JH‰G(èíýÿL‰÷I‹V(HG(LrØI9Äu¿L‰ïè7{ L‰ïèÏy H‰ßèÇ: H{(è%a H{0è a H»ØX èa H{8èa H‰ßHƒÃPè$ýÿÿ @ H‰ßHƒÃXè„y I9ÜuïH‹EØdH+%( u HƒÄ[A\A]A^]Ãè:îÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿtH‹EødH+%( uÉé;þÿÿH‹EødH+%( uÉÃèµ9îÿ D ó úUH‰åATHƒìdH‹%( H‰Eè1ÀH…ÿt.I‰üèöýÿÿH‹EèdH+%( u,L‰çL‹eøÉéÊ5îÿf. „ H‹EèdH+%( uL‹eøÉÃèF9îÿf D ó úUºÿÿÿÿH5Ë} H‰åSH‰ûHƒìdH‹%( H‰Eè1ÀèùÿÿfïÀƒ Y H‹EèdH+%( uH‹]øÉÃèë8îÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿtH‹EødH+%( uÉéýÿÿ H‹EødH+%( uÉÃè’8îÿfó úUH‰åAWI‰×AVAUA‰õATL§ Y SH‰û¿ Y HƒìdH‹%( H‰EÈ1ÀèÒJîÿI‰ÆH…ÀtkD‰êL‰þH‰Çè¼øÿÿ…À…¤ H‹ƒ Y ¾ H…ÀuëiH‰ÐHHD9hHH1öH‹H…ÒuåfïÀI‰AFL‰1@„öuPL‰æL‰÷èvhýÿI‰žðX H‹EÈdH+%( uMHƒÄL‰ð[A\A]A^A_]Ãf D IÇ fïÀL‰³ Y AFL‰³Y ë§ „ L‰÷E1öèå3îÿë¤è~7îÿff. „ ó úUH‰åSHƒìdH‹%( H‰Eè1À@ˆw H‹¿Y H…ÿt‰ófˆ_ èpýÿH‰ÇH…ÀuðH‹EèdH+%( uH‹]øÉÃè7îÿf D ó úUH‰åHƒìdH‹%( H‰EøH‰øƒþÿt.H‹ Y 1ÀH…Òt ‹JHz9ñ}#Hz…ÉHDÂH‹H…ÒuáH‹UødH+%( uÉÃH‰Ðëêè¦6îÿf D ó úUH‰åAWAVAUATSHì Hƒ $ HƒìdH‹%( H‰EÈ1ÀI‰ý‰óƒþÿ„ L‹§ Y 1ÒM…ät: @ A‹D$IL$9Ã|~ IL$…ÀIDÔL‹!M…äuÝH…Òt‹BI‰Ô9Ä …Û„„ L‹‹ { M…ÀtxA‰Ùº ¾ 1ÀL½ÀïÿÿH 1ß L‰ÿM‰þè~Qîÿ¾ L‰ÿèa0îÿ…ÀtFH‹=æë{ H…ÿ„@ L‰þèå”ýÿI‰ÄH…À„ÿ E1äé I‰üH…ÿt ƒÿ„ L5#z ¿ Y èýGîÿI‰ÄH…Àt̉ÚL‰öH‰Çèèõÿÿ…À…© I‹… Y ¾ H…Àu ët D H‰ÐHH;X|HH1öH‹H…ÒuæfïÀI‰$AD$L‰!@„öuXIµ Y L‰çè™eýÿM‰¬$ðX H‹EÈdH+%( …‡ HÄ L‰à[A\A]A^A_]ÃIÇ$ fïÀM‰¥ Y AD$M‰¥Y ëŸL‰çè1îÿéÿÿÿ‹5¨è{ 1ÿL‰ù1ÀH è±ÿÿH‹=ªê{ L‰þèR’ýÿé|ÿÿÿ1öèæ“ýÿH‰ê{ H‰Çéªþÿÿèb4îÿfó úUH‰åHƒìdH‹%( H‰Eø1ÀƒþÿtXH‹‡ Y E1ÀH…ÀtQ‹PHH9Ö|~3HH…ÒLDÀH‹H…ÀuáM…Àt,H‹EødH+%( u4ÉL‰Àà „ I‰Àëß I‰øM…ÀuÔH‹EødH+%( uÉ1öé)ýÿÿèÄ3îÿ @ ó úUH‰åAWAVAUI‰ýATA‰ôSHƒìhdH‹%( H‰EÈ1ÀèñüÿÿH…À„( I‰ÇA¶ÄH€H PHÁãLsPHƒÃ@O 7L‰ÏL‰xÿÿÿèªs L‰ÿI4 D‰áA¸ ºÿÿÿÿèÓÿÿH‹½xÿÿÿI‰Çèás M…ÿ„È I‹‹@d…Àt.H‹EÈdH+%( …³ HƒÄhL‰ø[A\A]A^A_]Ãf „ MîLëL‰÷èrr L‰ïE1ÀD‰áºÿÿÿÿH‰Þè ÓÿÿL‰÷I‰Åè±r M…ítTLu€E‰áLz 1À¹@ º ¾@ L‰÷èuNîÿ1É1ÒL‰öL‰ÿè6/ I‹?I‹u èzv L‰ï‰Ãèp, …Û„JÿÿÿL‰ÿè`, E1ÿé:ÿÿÿèS2îÿ ó úUH‰åAWAVAUATSHƒìhL‹¿ðX dH‹%( H‰EÈ1ÀM…ÿ„+ @¶ÆI‰þA‰ôH€H PHÁãLkPHƒÃ@N /L‰ÏL‰xÿÿÿè;r L‰÷I4 D‰áA¸ ºÿÿÿÿè!ÒÿÿH‹½xÿÿÿI‰Æèrr M…ö„È I‹‹@d…Àt/H‹EÈdH+%( …³ HƒÄhL‰ð[A\A]A^A_]Ãf. „ MýLûL‰ïèq L‰ÿE1ÀD‰áºÿÿÿÿH‰Þè¬ÑÿÿL‰ïI‰ÇèAq M…ÿtSLm€E‰áL 1À¹@ º ¾@ L‰ïèMîÿ1É1ÒL‰îL‰÷èÆ- I‹>I‹7è u L‰ÿ‰Ãè+ …Û„JÿÿÿL‰÷èñ* E1öé:ÿÿÿèä0îÿ @ ó úUH‰åAUATSHƒìL‹§Y dH‹%( H‰EØ1ÀM…ät%I‰õH‰Óf D L‰çH‰ÞAÿÕL‰çèwiýÿI‰ÄH…ÀuçH‹EØdH+%( u HƒÄ[A\A]]Ãèp0îÿó úUH‰åSHƒìdH‹%( H‰Eè1Àf‰w H‹¿Y H…ÿt‰óff‰_ èiýÿH‰ÇH…ÀuïH‹EèdH+%( uH‹]øÉÃè0îÿ D ó úUD¶ÂH‰åAWA‰×AVE‰ÆAUI‰ýATSHƒì8‰u¸dH‹%( H‰EÈ1À€=Uz t6K¶IFH ÇL‹£ M…ät A;T$ „ L‰çè¨) Hǃ K¶IFMLÅ@I‹H…Û„… º ë D Lc|Lc1ÒI‹$H…ÀtsH‰ÃL‹cE;|$ uÝ€=Îz …ø A‹T$‹M¸9Ñ”Àƒúÿ•ÂÐu ƒùÿ…x H‹EÈdH+%( …” L‰çHƒÄ8[A\A]A^A_]é( M‰Ìº € ‹}¸D‰þˆU¨L‰M°è & I‰ÂH…À„ã ¿ H‰E èDAîÿL‹U L‹M°H…À¶U¨I‰Ç„ý fïÀL‰PH‰@I‰$„Ò…Ñ L‰ÎL‰ÿL‰U°L‰M¨è_ýÿH‹}°L‰îè2' L‹U°L‹M¨…À…\ €=Û z …Í K¶IFAƒ„ň H‹EÈdH+%( …° L‰×éÿÿÿf „ A‹T$ƒúÿ•À9Ö”ÂÐu ƒþÿ…à L‰çè‹' I‰ÂH…À„RþÿÿH‹EÈdH+%( …[ HƒÄ8L‰Ð[A\A]A^A_]Ãf. „ I‰Aé&ÿÿÿ € A‰L$A;L$ „xþÿÿ‰ÊL‰æL‰ïèóÐÿÿéfþÿÿf D K¶L‰U¸IFI\Å H‹» èk' H‹}¸èò& L‹U¸H‰ƒ éýþÿÿfK¶IFI\Å H‹» è7' L‰çè¿& H‰ƒ éÛýÿÿA‰t$D9þ„ÿÿÿ‰òL‰æèkÐÿÿéÿÿÿ‹M¸‹5á{ 1ÿ1ÀH L‰U¨L‰M°èÕ©ÿÿK¶L‹M°L‹U¨IFI\Å L;{Ht+L‰ÎL‰ÿL‰U¸èë^ýÿL‰ÿè)îÿL‹U¸L‰×è§& E1Òé°þÿÿL‰ÿL‰U°L‰M¸èoeýÿL‹U°L‹M¸H‰CHë·è|,îÿff. „ ó úUH‰åAWAVA‰öAUA‰ÕATI‰üSHƒìdH‹%( H‰EÈ1À¶ÂH€H PHÁãL| PL‰ÿèwl L‰çIt @D‰éA¸ D‰òè^ÌÿÿL‰ÿI‰Äè³l H‹EÈdH+%( uHƒÄL‰à[A\A]A^A_]ÃèÝ+îÿff. „ fó úUH‰åAWAVA‰öAUA‰ÕATI‰üSHƒìdH‹%( H‰EÈ1À¶ÂH€HPHÁàL|PH\@L‰ÿèk L‰çE1ÀD‰éD‰òH‰Þè¾ËÿÿL‰ÿI‰ÄèSk H‹EÈdH+%( uHƒÄL‰à[A\A]A^A_]Ãè=+îÿff. „ fó úUH‰åAULoPATSH‰ûL‰ïHƒìdH‹%( H‰EØ1ÀèQk 1É1ÒH‰ßHs@A¸ è;ËÿÿL‰ïI‰Äèk M…ät1É1ÒH5U- L‰çèx' …Àt<‹K‹5¿Þ{ 1ÿ1ÀHð# 蛧ÿÿH‹EØdH+%( u&HƒÄL‰à[A\A]]Ãf D 1Ò1öL‰çèl% …Àu´ëËèq*îÿó úUI‰øH‰÷H‰åHƒìdH‹%( H‰Eø1ÀA€x tH‹EødH+%( u ÉéS& H‹EødH+%( uÉéë% è*îÿf D ó úUH‰åAWAVI‰ÖAUATI‰üSH‰óHƒì(‹N ‹VdH‹%( H‰EÈ1À¶Á‰U¸H4€‰M¼L,pIÁåN|/PL‰ÿè j ‹M¼‹U¸Kt,@A¸ L‰çèòÉÿÿL‰ÿI‰ÅèGj öC A•ÇtAÆD$ €=}Ý{ uNM…ítaI‹VA¶ÏHsL‰ïè& A‰Ä…ÀuFL‰ïèV# H‹EÈdH+%( uEHƒÄ(D‰à[A\A]A^A_]à D H‹5§{ H‰ßè±}ûÿë¡ € H=" 1ÀA¼ÿÿÿÿèd°ÿÿë¤èý(îÿff. „ fó úUH‰åAWAVAUI‰ýATI‰ôSHƒì(H‰U°D‹~ ‹VdH‹%( H‰EÈ1ÀA¶Ç‰U¼H €H HHÁãLt PL‰÷èëh ‹U¼It @L‰ïA¸ D‰ùèÒÈÿÿL‰÷I‰Åè'i I‹D$Hƒø‡À Hƒøvz€=XÜ{ uYM…í„ð H‹E°L‰âL‰ïH‹pè-# A‰Ä…À…Ò L‰ïè*" H‹EÈdH+%( …Ð HƒÄ(D‰à[A\A]A^A_]à D H‹5Q¦{ L‰çèñ|ûÿë– € ‹úÝ{ …À…xÿÿÿH‹ c¦{ ºa ¾ H=Ò! è @îÿÇËÝ{ éLÿÿÿf D ‹¾Ý{ …Ò…8ÿÿÿH‹ #¦{ º` ¾ H=*! èÍ?îÿI‹D$ÇŠÝ{ éÿÿÿf „ H=Ñ! 1ÀA¼ÿÿÿÿ謮ÿÿéÿÿÿèB'îÿfó úUH‰åATI‰üSH‰óHƒìdH‹%( H‰Eè1À€=Û{ u;H‹sI‹¼$HX HSèþ HƒøÀƒàôH‹UèdH+%( u HƒÄ[A\]à D H‹5)¥{ H‰ßè}ûÿë´èÂ&îÿfó úUH=Ô H‰åHƒìH‹VH‹vdH‹%( H‰Eø1ÀèñÿÿH‹EødH+%( uÉ1ÀÃèy&îÿf „ ó úUI‰ÐH=— H‰åHƒìH‹VI‹p dH‹%( H‰Eø1ÀèžÿÿH‹EødH+%( uÉ1ÀÃè&&îÿf D ó úUH‰åHƒìdH‹%( H‰Eø1À€=ûÙ{ u H‹EødH+%( u É1ÀÃf „ H‰÷H‹5.¤{ èa„ûÿëÓèÊ%îÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1À€=›Ù{ u H‹EødH+%( u É1ÀÃf „ H‰÷H‹5Σ{ è¡„ûÿëÓèj%îÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1À€=;Ù{ u H‹EødH+%( u É1ÀÃf „ H‰÷H‹5n£{ è¡„ûÿëÓè %îÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1À€=ÛØ{ u H‹EødH+%( u É1ÀÃf „ H‰÷H‹5£{ è‘„ûÿëÓèª$îÿf. „ ó úUH‰åAWAVAUATI‰üSH‰óHƒì(dH‹%( H‰EÈ1À€=lØ{ …Ù H‹sI‹¼$ X öC…“ èÞj L{I‰ÅH…À„þ L‹p E1äA€}4 ‹sI‹} tIM‰ø1É1Òè]þÿH‰ÆH…À„Ë L‰÷èI þÿ1ÀE„äu2H‹UÈdH+%( …½ HƒÄ([A\A]A^A_]ÃI‹}뱸ôÿÿÿ D L‰ï‰E¼èÅB ‹E¼ë¾èKj H‰ÆH…ÀtI;„$¨X t1I‹¼$ X è b 1Àë– „ H‹5á¡{ H‰ßè1„ûÿéÿÿÿ @ €x4 L‹` L‹ uL‹@L‰ÆL‰çèŒþÿH‰ÆH…Àt¸L‰çè¬ þÿ1ÀéCÿÿÿ D L‰ÿèÈÑýÿI‰ÆH…À„ð Ç€Ä 1ÿH‰Æè¨> L‰÷I‰Åè}ÕýÿM…í„È fƒ{‹CuAÇ†Ô I‰†` AÆ†ß HCó~CL‰îfHnÈI‹¼$ X flÁAE èÉ` …À…×þÿÿAÆ†ß º H5ñ L‰ÿèÕ îÿ…Àu1AÇ†Ô 1ÒH5g L‰÷èEËýÿA¼ é3þÿÿf. „ º H5¸ L‰ÿèŒ îÿ…Àt·ëѸôÿÿÿé5þÿÿ¸ôÿÿÿé0þÿÿè-"îÿff. „ fó úUH‰åAWI‰ÿAVE1öAUATSH‰óHƒìH‹vH‹¿ X dH‹%( H‰EÈ1Àèsh D·kI‰ÄH…ÀtL‹p €=ÈÕ{ …¥ fƒ{ tNAƒåA€ýulM…ö„Ó ·CL‰çLlèêA H‹KL‰úM‰èD·KL‰æL‰÷è Éýÿ·S9Âux „ H‹EÈdH+%( …§ HƒÄ1À[A\A]A^A_]à @ ‹5FÕ{ H kŠ Hì 1À¿ èžÿÿë¶f D H‹qŸ{ L‰þH‰ß莂ûÿéDÿÿÿf „ H‹K‹5úÔ{ HÏ 1À¿ èÓÿÿénÿÿÿf D H‹K‹5ÒÔ{ H× 1À¿ è«ÿÿéFÿÿÿè± îÿó úUH‰åAUATI‰üHÇPX SH‰óHƒìdH‹%( H‰EØ1ÀèþäýÿM‹¤$Y I‰ÅM…ät)f D I¼$PX H‰ÞèØäýÿL‰çIÅè-YýÿI‰ÄH…ÀuÝH‹EØdH+%( uHƒÄL‰è[A\A]]Ãè# îÿ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉHÇPX é ãýÿèä îÿ @ ó úUH‰åAWA‰ÏAVI‰ÖAUATI‰üHÇPX SH‰óHƒìdH‹%( H‰EÈ1ÀèÄâýÿM‹¤$Y I‰ÅM…ät- @ I¼$PX D‰ùL‰òH‰ÞèšâýÿL‰çIÅèOXýÿI‰ÄH…Àu×H‹EÈdH+%( uHƒÄL‰è[A\A]A^A_]ÃèA îÿó úUH‰åAWAVAUATSHì Hƒ $ HƒìE1ädH‹%( H‰EÈH‹‡¨X H‰óL‹x Aö‡Ü u‹¹Ò{ …À~LE1öL-_ A¶Ü L‰ê¾ H‰ßH‹†Ò{ ÐéN‹ðƒá1ÀDñIƒÆèŸ îÿH˜IÄD95kÒ{ ÁH‹EÈdH+%( u]HÄ L‰à[A\A]A^A_]à D LÀïÿÿ1ɺ L‰ÿL‰îèï÷úÿH…À„_ÿÿÿL‰éHÀ H‰ß1À¾ è- îÿLcàé>ÿÿÿè0 îÿó úUH‰åAWL=¤ AVAULoPATSH‰óHƒì(dH‹%( H‰EÈ1ÀH‡PX H‰E¸ L‰ïèx] A‹M8L‰úH‰ß¾ 1Àè îÿM‹uøLcàM…öt%f D I‹~H‰Þèä L‰÷IÄè‰VýÿI‰ÆH…ÀuáL‰ïIƒÅXè…] L;m¸uŸH‹EÈdH+%( uHƒÄ(L‰à[A\A]A^A_]Ãèi îÿf „ ó úUH‰øH‰÷H‰ÖH‰åHƒìdH‹%( H‰Uø1ÒH…Àt/‹P…Òu(H‹EødH+%( u;H‹ Š{ HØÁ 1ÀÉé› H‹UødH+%( uH‹H(HÎ 1ÀÉév èá îÿó úUH‰åAVAUI‰ýATSH‰ÓHƒìH‹:dH‹%( H‰EØ1Àè@8 H…À„Ž óoCH‰ÇI‰Ä@èM Hsº LpL‰÷è.YýÿI‹½ X L‰æèZ A‰Å…Àt(L‰çè`; H‹EØdH+%( u@HƒÄD‰è[A\A]A^]ÃM‹L$M‹$L‰ñ1À‹50Ð{ Hm ¿ è ™ÿÿë±A½ôÿÿÿë±è îÿff. „ UH‰åAWAVAUI‰ýATI‰ôSHŸPX Hƒì8H‰U¸L‹0dH‹%( H‰EÈ1ÀH‹‡PX H9ÃtOHPØëf „ H‹B(HPØH9Ãt3‹‚Ô ƒèƒøwå1ÀH‹UÈdH+%( …# HƒÄ8[A\A]A^A_]ÃL‰ÿMt$ès îÿL‰þL‰÷HPÿH‰E°èà3îÿ…À”ÂAƒ}ÿ„˜ …À„( H¸kallsymsI3FHº[kernel.I3T$H ÐA¶D$HÇE° ÇE¨ ”Â</ue @ I‹4$L‰òL‰ï虨ÿÿI‰ÆH…À„1 I‹D$I+$IH‹}¸I‰Fèûÿ„À… L‰÷è´9 1Àéÿÿÿ D A¶D$ÇE¨ </tŸ„Ò…’ <[t“I‹½HX èÿ`ûÿH5×ð H‰Çè0*îÿ…À…ÓþÿÿH5bû L‰÷è*îÿ…À…¼þÿÿI‹…¨X H‹p H…ö„‘ H‹EÈdH+%( …Í HƒÄ8L‰âL‰ï[A\A]A^A_]é1ýÿÿA€|$/„ ÿÿÿÇE¨ I…hX H‰ÇH‰E èzY I‹…PX LxØH9Ä A‹—Ä …Ò„ç I‹¿ 1öèi¹ýÿ„À…Ñ L‰ÿè©ËýÿH‹} I‰ÇèY M…ÿ„Î ‹E¨I‹µ¨X A‰‡Ä H…ötPH‰÷H‰u¨èâI I‹½ X H‹u¨H‰ÃèßW H…ÛtH‹;H…ÿt è@ H‰ßèü? I‹½¨X è98 IÇ…¨X 1ÿè'8 L‰þ1ÿè4 I‰…¨X H‰ÆH…À„£ Æ@4I‹½ X è W …Àˆ‹ I‹¿ H5Ïî è¯ îÿH…Àt1ÒH5c L‰ÿèéÂýÿI‹¨X I‹L$M‹$H…Ût$‹S(ë € ‰Ðð±s(9Ât ‰ÂBÿrƒøývèI‹½ X I‰¨X H‰ÞL‰U H‰M¨èòV L‹U H‹M¨H‰ÞI‹…¨X HÇÂÿÿÿÿL‰I ÊHDÊH‰HI‹½ X èOV H‰ß‰E¨è47 ‹E¨…ÀˆÂ H‹}¸è` ûÿ„À… I‹T$H…Òu~A‹E…ÀuI‹µ¨X L‰ÿè‡þÿL‰ÿè_ÊýÿéUüÿÿf. „ I‹G(LxØH9Ã…ùýÿÿH‹} è¶W I‹u01ÒH‰ßèXÙýÿI‰ÇH…À…þÿÿ¸ÿÿÿÿéüÿÿI‹~ H‹u¸è…ÊýÿéÔüÿÿH‹u°I‹½¨X LöèË éjÿÿÿH‹u¸L‰ÿè\ÊýÿéOÿÿÿL‰ÿèÏÉýÿë±èXîÿ „ ó úUH‰åAWAVH• þÿÿAUI‰õH5¯ÿÿATSH‰ûHìX H‹¿ X dH‹%( H‰EÈ1ÀÆ…¨þÿÿ H‰½ þÿÿèV €½¨þÿÿ u €»øX t)1ÀH‹UÈdH+%( …Š HÄX [A\A]A^A_]ÃfL‰ïèèþÿI‰ÇH…ÀtÇL%L ë € L‰ÿèHþÿI‰ÇH…Àt§A¶G*ƒàð<uäMw-L‰æL‰÷è5&îÿ…Àt&H5 L‰÷è"&îÿ…ÀtH5Z÷ L‰÷è&îÿ…Àu«I‹GH‰…˜þÿÿH…À„NÿÿÿH‹»HX è ]ûÿ‰…Œþÿÿ…ÀŽ½ ƒèL¥°þÿÿI¾ ` þÿÿH€L½ÈþÿÿHPHº þÿÿHÁàHÐH‰…þÿÿëIÆ À L;µþÿÿtp1ÀL‰ç¹# º óH«‹@è{ fInÆH5ö L‰ÿL¥°þÿÿLðfHnÈH‹…˜þÿÿflÁH‰…Àþÿÿ)…°þÿÿè,RýÿL‰âL‰îH‰ßèŽøÿÿ…ÀyŠ¸ÿÿÿÿéyþÿÿ‹…Œþÿÿ…À•ƒøX 1ÀécþÿÿèEîÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè îÿff. „ fó úUH‰åAUATSHƒìL‹¯¨X dH‹%( H‰EØ1ÀM…ítOH‰ûL‰ïè9E H‹» X L‰îI‰Äè7S M…ätI‹<$H…ÿt è[; L‰çèS; H‹»¨X è3 Hǃ¨X H‹EØdH+%( u HƒÄ[A\A]]Ãèfîÿf D ó úUH‰åAWAVAUI‰ýATSHƒìL‹¿¨X L‹§Y dH‹%( H‰EÈ1ÀM…ÿtKL‰ÿèŽD I‹½ X L‰þI‰ÆèŒR M…ötI‹>H…ÿt è±: L‰÷è©: I‹½¨X èæ2 IÇ…¨X Mµ Y M…äu*ëM D L‰öL‰çèíEýÿL‰çè%ØÿÿL‰çè îÿH…Ût(I‰ÜL‰çè}LýÿH‰ÃM;¥Y uÉL‰çèiLýÿI‰…Y ë¸H‹EÈdH+%( uHƒÄ[A\A]A^A_]Ãè]îÿff. „ fó úU¹ H‰åAUATSH‰ûHƒìH‹—¨X dH‹%( H‰EØ1ÀL‹j L‰ïè… þÿA‰Ä…À~AÆ…ß H‹» X èê^ H‹EØdH+%( uHƒÄD‰à[A\A]]ÃèØîÿ „ ó úUH‰åSHƒìH‹·¨X dH‹%( H‰Eè1ÀH‹^ H‰ßè1þÿ…À~Æƒß H‹UèdH+%( uH‹]øÉÃè|îÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè=îÿff. „ fó úUH‰åATI‰ôSHuÐH‰ûH}ØHƒì H‰UØL‰âH‰MÐdH‹%( H‰Eè1Àè„ÿÿÿ…ÀxXH‹uØL‰âH‰ßè‘ŸÿÿI‰ÄH…ÀtAH‹EÐHEØH‹s(I‹|$ I‰D$è^ÆýÿL‰çè¶0 1ÀH‹UèdH+%( uHƒÄ [A\]à @ ¸ÿÿÿÿëÝèŒîÿff. „ ó úUH‰åAWAVAUATSH‰ûHƒì(dH‹%( H‰EÈH‹G0ƒÿ„m H‹5®÷z ¹ Hþ H…öHDðèN¹ýÿI‰ÅA¾ÿÿÿÿM…턽 Aö…Ü „ L‹³¨X HÇE° HÇE¸ HÇEÀÿÿÿÿM…ötLL‰÷èRA H‹» X L‰öI‰ÄèPO M…ätI‹<$H…ÿt èt7 L‰çèl7 H‹»¨X è©/ Hǃ¨X 1ÿè—/ L‰î1ÿè , H‰ƒ¨X H‰ÆH…À„ Æ@4H‹» X èzN A‰Æ…Àˆø €=röz …" HMÀHU¸H‰ßHu°èÞ®ÿÿ…À…± H‹u°L‹}¸L‹£¨X H…ötL‰úL‰çè7Ä …À…Ï L‹£¨X L‹uÀM…ät)A‹T$(ë „ ‰ÐðA±L$(9Ât ‰ÂBÿJƒøývæL‰£¨X H‹» X L‰æè@N H‹ƒ¨X HÇÂÿÿÿÿL‰æL‰8M ÷LDòL‰pH‹» X è¥M L‰çA‰ÆèŠ. E…öx L‰îH‰ßèÊL …À… Hƒ}Àÿ„Û L‰ïèÏÁýÿH‹EÈdH+%( …Ÿ HƒÄ(D‰ð[A\A]A^A_]Ãf. „ H‰ßèØ ÿÿ…À‰Îþÿÿ‹K‹5Ã{ ƒùÿ„> Hï ¿ 1Àèë‹ÿÿé¤þÿÿf D H‰ÞL‰ïèåÂýÿéÒýÿÿH‹5õz ¹ He¢ H…öHDðèá¶ýÿI‰ÅéŽýÿÿf „ ‹5®Â{ 1À¿ H 臋ÿÿHƒ}Àÿ…%ÿÿÿH‹³¨X H‹» X èéY H…À„ ÿÿÿH‹ H‹U¸H‹‹¨X H‰H ÂHÇÂÿÿÿÿHDÂH‰Aéáþÿÿ „ L‹»¨X A¾ÿÿÿÿM…ÿ„ÃþÿÿL‰ÿè’> H‹» X L‰þI‰ÄèL M…ätI‹<$H…ÿt è´4 L‰çè¬4 H‹»¨X A¾ÿÿÿÿèã, Hǃ¨X élþÿÿ Hy ¿ 1ÀèŠÿÿéfýÿÿA¾ôÿÿÿéFþÿÿè¨ îÿ „ ó úU¿ Y H‰åATHƒìdH‹%( H‰Eè1Àèù îÿI‰ÄH…Àt H‰ÇºÿÿÿÿH5þQ èÝÍÿÿL‰çèÕûÿÿ…Àx!H‹EèdH+%( u L‰àL‹eøÉÃf „ L‰çE1äè… îÿëÒè îÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀèPÖÿÿH…ÀtH‰ÇH‹EødH+%( u ÉéSûÿÿH‹EødH+%( uɸÿÿÿÿÃè¸ îÿ „ ó úUH‰åAWAVAUATSHì Hƒ $ Hƒì8dH‹%( H‰EÈ1ÀHƒ=àòz I‰ýHÇ…°ïÿÿ „Ì L‰ï1öèºÕÿÿH‰ÇH…ÀtèÍúÿÿH‹=Æòz E1ÀH…ÿ„Z 1É1ÒHµ°ïÿÿèºîÿ…ÀŽç H˜1ÛL‰ ïÿÿH‹½°ïÿÿL$Å Lµ¸ïÿÿI‰ÝL½Àïÿÿëk D ¾ L‰ÿ1Àº L‹Zòz H °ø èn'îÿ¾ L‰ÿèQîÿ…À…I H‹½ ïÿÿ‰Þè ÕÿÿH‰ÇH…Àtè úÿÿH‹½°ïÿÿIƒÅM9ì„” J‹/¾Bƒè0ƒø wãHzL‰öº è‰ îÿH‰ÃH‹…¸ïÿÿ€8 …¦ H‹•°ïÿÿN‹ *IƒÁL9Èt L‰¨ïÿÿè† îÿL‹¨ïÿÿƒ8"…6ÿÿÿ‹5$¿{ ¿ L‰É1ÀH? IƒÅèö‡ÿÿH‹½°ïÿÿM9ì…lÿÿÿE1ÀD‰…¨ïÿÿèGîÿD‹…¨ïÿÿH‹EÈdH+%( … HÄ8 D‰À[A\A]A^A_]à „ H‹…°ïÿÿN‹ (IƒÁévÿÿÿ @ Hƒ=ñz …&þÿÿHƒ=òðz …þÿÿé*þÿÿ € ‹5n¾{ ‰…¨ïÿÿL‰ù1À¿ H]ö è>‡ÿÿH‹½°ïÿÿD‹…¨ïÿÿéHÿÿÿA¸þÿÿÿéPÿÿÿè+ îÿff. „ ó úU¿ Y H‰åATSHƒìdH‹%( H‰Eè1Àèx îÿI‰ÄH…ÀtWH‰ÇºÿÿÿÿH5}N è\ÊÿÿL‰çèTøÿÿ…Àx,I‹”$¨X ¹ H5žö H‹Z H‰ßè þÿ…À4L‰çèÎÿÿL‰çE1äèùîÿH‹EèdH+%( u(HƒÄL‰à[A\]Ãf D Æƒß I‹¼$ X èTU ëÉè] îÿff. „ fó úUH‰åAWAVAUI‰ÕATI‰üSH‰óHìx óoN0dH‹%( H‰EÈ1ÀH‹F(€= ½{ xþÿÿH‰…pþÿÿ…¼ E1ööC@… A¶…– <„Ï <„Ç ‹K ‹S¶Á‰•hþÿÿH4€‰lþÿÿL,pIÁåO|,PL‰ÿèùH ‹lþÿÿKt,@L‰ç‹•hþÿÿA¸ èÚ¨ÿÿL‰ÿI‰Åè/I M…í„ HCHAUH‹K L‰çH‹SH‹sPL…pþÿÿ‹CDD‹K@AVPèJ HƒÄ I‰ÄH…À„ H‰ÆL‰ïè …À…§ L‰ïè L‰çè' ël D 1À¹# HsHº H½°þÿÿó~CL°þÿÿóH«H‹CHCH½ÈþÿÿfHnÐH‹C flÂH‰…Àþÿÿ)…°þÿÿèkDýÿL‰òL‰îL‰çèëÿÿ…Àx9H‹EÈdH+%( unHeØ1À[A\A]A^A_]Ãf „ L‰çèx& L‰ïèp H=Á 1ÀèÂŽÿÿë·Lµþÿÿ¶S(Hs,L‰÷èùúúÿéUþÿÿ @ H‹5‘…{ H‰ßèaaûÿé0þÿÿè'îÿ € ó úUH‰åAWAVAUI‰ÕATI‰üSH‰óHì8 dH‹%( H‰EÈ1À€=æº{ …“ A¶…– <„Ó <„Ë D‹{ ‹SA¶Ç‰•¬þÿÿH €L,HIÁåOt,PL‰÷èñF Kt,@L‰çD‰ù‹•¬þÿÿA¸ èÕ¦ÿÿL‰÷I‰Åè*G M…í„ D·KH‹K HƒÃ(L‰çH‹SðH‹sèAUE1ÀfAÁé SAƒñj j AƒáAÁáè9 HƒÄ I‰ÄH…À„Á H‰ÆL‰ïè …À…¦ L‰ïè L‰çè% ëj @ 1À¹# Hs(º H½°þÿÿó~CL°þÿÿóH«H‹CHCH½ÈþÿÿfHnÈH‹C flÁH‰…Àþÿÿ)…°þÿÿè[Býÿ1ÒL‰îL‰çèžéÿÿ…Àx:H‹EÈdH+%( uOHeØ1À[A\A]A^A_]Ãf. „ L‰çèh$ L‰ïè`ÿ H=é 1À貌ÿÿë¶H‹5¡ƒ{ H‰ßèñ^ûÿéYþÿÿè7îÿ € ó úUH‰åAWAVI‰öAUI‰ýATSHƒì(‹V dH‹%( H‰EÈ1À¶ÚH›L<CIÁçN‹d?@Jt?@f. „ M…ätI‹D$;P ˆµ t M‹d$M…äuæH›HCITÅ H‹º I9þu H…ÿ…— O|=PH‰u¸L‰ÿèÞD I‹|$A‹F è€þ H›H‹u¸HCMtÅ M;fH„• L‰çè6ýÿH›L‰çHCAƒ¬Åˆ è¤ îÿH‹EÈdH+%( uzHƒÄ(L‰ÿ[A\A]A^A_]éÏD € M‹d$é.ÿÿÿf D €=ãy „\ÿÿÿH‰U°H‰u¸èîý 1ÿèwý H‹U°H‹u¸H‰‚ é4ÿÿÿ L‰çè¨<ýÿH‹u¸I‰FHéVÿÿÿè¶îÿf D ó úUH‰åAWAVAUATI‰üSH‰óHƒì(H‰U°D‹~‹VdH‹%( H‰EÈ1ÀA¶Ç‰U¼H €HHHÁàLlPLt@L‰ïèæB ‹U¼E1ÀD‰ùL‰öL‰çè’£ÿÿL‰ïI‰Çè'C ‹K‹S ¶Á‰U¸H4€‰M¼L,pIÁåOt,PL‰÷è_C ‹M¼‹U¸Kt,@A¸ L‰çèF£ÿÿL‰÷I‰Åè›C €=á¶{ …V A‹u9s txA‹U H=’ÿ 1Àè#ŠÿÿL‰ê¹ 1öL‰çè!›ÿÿL‰ïè©ü ‹K‹S ¶Á‰U¸H4€‰M¼L,pIÁåOt,PL‰÷èÑB ‹M¼‹U¸Kt,@L‰çA¸ 踢ÿÿL‰÷I‰Åè C M…ÿtL‰ç¹ L‰ú1ö趚ÿÿL‰ÿè>ü ‹K‹S¶Á‰U¸H4€‰M¼L<pIÁçOt<PL‰÷èfB ‹M¼‹U¸Kt<@L‰çA¸ èM¢ÿÿL‰÷I‰Äè¢B ·KfÁé ƒñƒáM…ätoM…ítjH‹E°¶ÉL‰îL‰çH‹Pè4 …ÀxPE1öL‰çèµû L‰ïèû H‹EÈdH+%( uDHƒÄ(D‰ð[A\A]A^A_]à @ H‹5Ù{ H‰ßè)_ûÿé–þÿÿ @ H=Yþ 1ÀA¾ÿÿÿÿ輈ÿÿëèUîÿ D ó úUH‰åAWAVI‰öAUATI‰üSHƒì(D‹n‹VdH‹%( H‰EÈ1ÀA¶Å‰U¼H €HHHÁàL|PH\@L‰ÿèŠ@ ‹U¼E1ÀD‰éH‰ÞL‰çè6¡ÿÿL‰ÿI‰ÅèË@ €=Ñ´{ uZM…ít€=üæz t4AÆE L‰ïè·ú H‹EÈdH+%( uAHƒÄ(1À[A\A]A^A_]à € ¹ L‰ê1öL‰çèî˜ÿÿë½ @ H‹5É~{ L‰÷è^ûÿë•èb îÿfó úUH‰åAWAVAUATSHƒì(dH‹%( H‰EÈ1Àƒ>w ‹I‰ÐHÛh I‰ýI‰ôHc‚HÐ>ÿà ¸ÿÿÿÿ H‹UÈdH+%( …Œ HƒÄ([A\A]A^A_]Ãf D €=Þ³{ …# 1ÀëÄ @ H‹VI‹p H=÷ë 1Àè‡ÿÿ1Àë¦f D H‹EÈdH+%( …, HƒÄ(L‰Â[A\A]A^A_]é—Öÿÿ € H‹EÈdH+%( …ü HƒÄ(L‰Â[A\A]A^A_]é·Úÿÿ € H‹EÈdH+%( …Ì HƒÄ(L‰Â[A\A]A^A_]éw € €=³{ …C I‹t$I‹½HX IT$èýë H…À… ÿÿÿ¸ôÿÿÿéÚþÿÿf. „ H‹EÈdH+%( …\ HƒÄ(L‰Â[A\A]A^A_]é—Üÿÿ € €=¦²{ „ËþÿÿH‹5ô|{ L‰çè$^ûÿ1Àé}þÿÿ D H‹EÈdH+%( … HƒÄ(L‰Â[A\A]A^A_]é?÷ÿÿ € H‹VH‹vH=iê 1À袅ÿÿ1Àé+þÿÿ H‹EÈdH+%( …´ HƒÄ(L‰Â[A\A]A^A_]éÿÓÿÿ € D‹v‹VA¶Æ‰U¼H €HHHÁàL|PH\@L‰ÿèl= ‹U¼E1ÀD‰ñH‰ÞL‰ïèžÿÿL‰ÿI‰Æè= €=³±{ … M…öt€=Úãz „ AÆF L‰÷è‘÷ 1Àézýÿÿf. „ H‹EÈdH+%( …ü HƒÄ(L‰Â[A\A]A^A_]é§ùÿÿ € €=F±{ „kýÿÿH‹5”{{ L‰çèÄ[ûÿ1Àé ýÿÿ D €= ±{ „CýÿÿH‹5l{{ L‰çè<\ûÿ1Àéõüÿÿ D H‹EÈdH+%( …| HƒÄ(L‰Â[A\A]A^A_]é‡óÿÿ € H‹5!{{ L‰çèSûÿé©ýÿÿ @ H‹5 {{ L‰çè‰\ûÿ1Àé’üÿÿfH‹5ñz{ L‰çèAZûÿéÜþÿÿ @ ¹ L‰ò1öL‰ïèæ”ÿÿéØþÿÿèlüíÿff. „ ó úUH‰åAWAVAUI‰õATSH‰ûHƒìxdH‹%( H‰EÈ1ÀèþÿI‰ÄH…À„\ M‹E Lu€L‹;L‰÷L‰…xÿÿÿè;ýùÿH‹½xÿÿÿL‰òL‰þèÙÿ fInÇE¨AD$¶E°AˆD$(H‹}ˆèH8 H‹MI‰$H‹E˜I‰D$H…Ét"‹Q(ë D ‰Ðð±q(9Ât ‰ÂBÿrƒøývèI‰L$fïÀL‰÷AD$0èýùÿóoKhA¶u2L‰÷L‹{M‹m )`ÿÿÿ‰µxÿÿÿè’üùÿL‰ñL‰úL‰ï‹µxÿÿÿè fûÿfInÇE¨AD$X¶E°AˆD$hH‹}ˆè7 H‹Mfo`ÿÿÿI‰D$@H‹E˜H…ÉI‰D$Pt&‹Q(ëf „ ‰Ðð±q(9Ât ‰ÂBÿrƒøývèI‰L$HL‰÷AL$pèeüùÿH‹C`I‰„$€ H‹EÈdH+%( uHƒÄxL‰à[A\A]A^A_]Ãè£úíÿ ó úUH‰åAWAVAUATSHìˆ H‰µxÿÿÿdH‹%( H‰EÈH‹‡À H‰…hÿÿÿHƒÀ€¿ž H‰…XÿÿÿtH‹…hÿÿÿHƒÀH‰…XÿÿÿH‹…hÿÿÿ¾˜ H‹H‰ßèÙ îÿH‰…`ÿÿÿH…À„ H…Û„‡ E1ö1ÀH]€ € H‹XÿÿÿH@H‰ßL,ÑH‹`ÿÿÿHÀHPM‹eL<ÁH‹…xÿÿÿL‹ L‰…pÿÿÿèñúùÿH‹½pÿÿÿL‰æH‰Úèý ¶E°fInÄH‹}ˆE¨AˆGhAGXè 6 H‹uI‰G@H‹E˜I‰GPH…öt#‹V(ëf D ‰Ðð±~(9Ât ‰ÂBÿzƒøývèI‰wHfïÉH‰ßAOpèÓúùÿH‹…xÿÿÿM‹e H‰ßL‹ L‰…pÿÿÿèVúùÿH‹½pÿÿÿL‰æH‰Úèôü ¶E°fInÄH‹}ˆE¨AˆG(AGèe5 H‹uI‰H‹E˜I‰GH…öt!‹V(ë @ ‰Ðð±~(9Ât ‰ÂBÿzƒøývèI‰wfïÒH‰ßAW0è;úùÿI‹EH‹hÿÿÿI‰‡€ AFI‰ÆH;‚‰þÿÿH‹EÈdH+%( uH‹…`ÿÿÿHĈ [A\A]A^A_]Ãè\øíÿff. „ ó úUH‰åAWAVAUATSHƒì(‹EL‰M°‰E¼dH‹%( H‰EÈ1ÀH…ö„^ I‰ÿH‰÷I‰ôI‰ÖI‰ÍL‰Ãèòbÿÿƒ=S×y L‹]°„± I‹F(% 0 H= 0 t@H‹EÈdH+%( … ‹E¼I‰ØL‰éL‰òL‰æL‰ÿM‰Ù‰EHeØ[A\A]A^A_]éâ£ÿÿfIƒ½à t¶Iƒ½ t¬D‹E¼E1ÉL‰éL‰úL‰æH=Õ›ÿÿL‰]°è<5 L‹]°…Àt„H‹UÈdH+%( … HeØ[A\A]A^A_]Ãf‹E¼HƒìL‰éL‰òM‰ÙI‰ØL‰æL‰ÿPèa£ÿÿZY…Àu·I‹V(â 0 Hú 0 u¤Iƒ½à tšIƒ½ tH‹EÈdH+%( u4D‹E¼HeØL‰éL‰ú[L‰æE1ÉA\H='›ÿÿA]A^A_]é‹4 ¸ôÿÿÿéMÿÿÿè¬öíÿff. „ ó úUH‰åAWLHAVL·HX AUI‰õATSH‰ÓHƒìdH‹%( H‰EÈ1ÀM‹'M…äuëAL‰çè8/ýÿI‰ÄH…Àt0I‹|$H‰ÞAÿÕ…ÀtáH‹UÈdH+%( u HƒÄ[A\A]A^A_]à IƒÇXM9÷u¬1ÀëÒèöíÿff. „ ó úUH‰åAWAVI‰þAULoHATI‰ÔSH‰óHƒì(dH‹%( H‰EÈ1ÀH‡HX H‰E¸M‹} M…ÿuëKf „ L‰ÿèˆ.ýÿI‰ÇH…Àt2I‹L‰æÿÓ…Àtã H‹UÈdH+%( …Ž HƒÄ([A\A]A^A_]ÃIƒÅXL9m¸u M‹®Y M…ítb „ I…HX MuHH‰E¸M‹>M…ÿuë' € L‰ÿè.ýÿI‰ÇH…ÀtI‹L‰æÿÓ…ÀtãëIƒÆXL;u¸uÅL‰ïèÞ-ýÿI‰ÅH…Àu¦1Àé_ÿÿÿèêôíÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1À…öx1HcöH;·àX s%H‹‡ØX ‹°H‹UødH+%( uÉÃf. „ ¸ÿÿÿÿëÞè„ôíÿ @ ó úUH‰åAWAVAUATSHƒì(dH‹%( H‰EÈ1ÀÇEÄÿÿÿÿ…öˆÓ I‰ü‰óA‰×A‰ÍLcöL;·àX ƒŠ I‹„$ØX F‰,°A¶ÅH€L4PIÁæOL4PL‰ÏL‰M¸èU4 L‰çKt4@D‰éA¸ D‰úè<”ÿÿH‹}¸I‰Äè4 M…ätZA‰\$L‰çèÎí 1ÀH‹UÈdH+%( uJHƒÄ([A\A]A^A_]Ãf D H·àX LEĹ L‰òH¿ØX è) …À„Oÿÿÿ¸ôÿÿÿ뮸êÿÿÿë§ènóíÿff. „ ó úUH‰åATHƒìdH‹%( H‰Eè1ÀH…ÿt H‹¿HX I‰ôè¯9ûÿL‰æH‰Çèäîÿ…À”ÀH‹UèdH+%( uL‹eøÉÃèóíÿ D ó úUH‰åATHƒìdH‹%( H‰Eè1ÀH…ÿt H‹¿HX I‰ôè_:ûÿL‰æH‰Çè„îÿ…À”ÀH‹UèdH+%( uL‹eøÉÃè¥òíÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt H‹EødH+%( u$H‹¿HX ÉéD9ûÿ @ H‹EødH+%( uÉ1ÀÃèHòíÿ „ ó úUH‰åAUATSHƒìL‹¯¨X dH‹%( H‰EØ1ÀH¸ €H‰‡°X M…ítSH‰ûL‰ïèH A‰Ä…Àt!H‹EØdH+%( uGHƒÄD‰à[A\A]]à @ H‹»HX èD8ûÿH5 È H‰Çèuîÿ…Àu E1äëº I‹E H‰ƒ°X ëªè–ñíÿf D ó úUH‰åAVAUATA‰ôSHƒì dH‹%( H‰EØ1À€ t-H‹‡°X I‰ý‰óH…Àt\€ûv?ƒë€ûwH9ÂA’ÄAƒÄ @ H‹EØdH+%( …£ HƒÄ D‰à[A\A]A^]à D „ÛtÔH9ÂA’ÄAƒÄëÇ € L‹·¨X H¸ €H‰‡°X M…öt‡L‰÷H‰UÈè H‹UÈ…ÀtI‹…°X égÿÿÿ I‹½HX H‰UÈè(7ûÿH5 Ç H‰ÇèY îÿH‹UÈ…ÀtÊI‹I‰…°X é.ÿÿÿè}ðíÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉHÇPX éÙ±ýÿè4ðíÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉHÇPX 1Òé—±ýÿèòïíÿfó úUH‰åAVAUI‰ÕHUÐATSH‰óHƒìH‹¿ X H‹6dH‹%( H‰EØ1ÀèU7 I‰ÄH…Àt,L‹uÐL‰÷èá „ÀtMH‹UÐ1À€z4 I‰E I‹D$t(H‰IƒÄ-H‹EØdH+%( urHƒÄL‰à[A\A]A^]ÃfHH+BëÏ € L‰÷èø „Àu§L‰÷èL „Àu›L‰÷èP „ÀuL‰÷è¤ H‹UЄÀt 1Àë „ H‹B H‹€ éiÿÿÿèûîíÿff. „ ó úUH‰åAWAVAUI‰ÕH—PX ATSHƒì(dH‹%( H‰EÈH‹‡PX H‰U¸H9ÂtdI‰þI‰ôHXØE1ÿ € H‰ßL‰êL‰öAÿÔ…À¸ÿÿÿÿDEøH‹C(HXØH9E¸uÛH‹EÈdH+%( u!HƒÄ(D‰ø[A\A]A^A_]Ãf. „ E1ÿëÐèFîíÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u H‹¿ X Éé)- èîíÿ @ ó úUH‰åAUATI‰ôSH‰ûHƒìdH‹%( H‰EØH‹‡¸X H…Àt`E1ÀHƒøt I9ÄrA¸ L9£ÀX w E1ÀL9£ÈX v'H‹EØdH+%( … HƒÄD‰À[A\A]]Ãf D L9£ÐX A—ÀëÌ LmÐH‹¿ X H5OÚ L‰êè6. H…À„Å H‹UÐH‹@€z4 uHH+BH‰ƒ¸X H‹» X L‰êH5$Ú èû- H‹UÐH‹@€z4 uHH+BH‰ƒÀX H‹» X L‰êH5Ú èÉ- H‹UÐH‹@€z4 uHH+BH‰ƒÈX H‹» X L‰êH5ãÙ è—- H‹UÐH‹@€z4 uHH+BH‰ƒÐX H‹ƒ¸X é¿þÿÿ € Hǃ¸X E1ÀéÎþÿÿèpìíÿó úUfHnÆfHnÊflÁH‰åSH‰ûL‰ÇHƒìdH‹%( H‰Eè1ÀH‰KHÇC è,žýÿÇC( H‰C 1Àf‰C4H‹EèdH+%( uH‹]øÉÃèìíÿó úUH‰åAWAVAUATSHì Hƒ $ Hìˆ H‹E‹]L‹m L‹}(fnÓH‰½°ïÿÿfAnÉ¿8 H‰µ˜ïÿÿfbÊH‰•ïÿÿH‰¨ïÿÿL‰…xïÿÿD‰„ïÿÿH‰…ˆïÿÿdH‹%( H‰EÈ1ÀfÖ ïÿÿèîýíÿI‰ÄH…À„ º H5“Ø L‰ïA¾ èˆéíÿ…À… H5gÆ L‰ïèñúíÿÇ…¼ïÿÿ …ÀtAº H5LÆ L‰ïèOéíÿ…Àt)º H5>Æ L‰ïÁëè4éíÿƒã…ÀD¼ïÿÿ‰¼ïÿÿH5æÅ L‰ïè“úíÿº H5Æ L‰ï‰…¸ïÿÿèùèíÿ…À… H‹… ïÿÿI‹¿Ð I‰D$,è©Ò H‰ÃÇ…¼ïÿÿ H…Ût ö…„ïÿÿ…º E…ö…¨ ‹¸ïÿÿ…É…Û H‰ßè«Ó I‰ÆH…ÀtH‰ßL‰óèÈÒ L‰÷è€Ô H‹½°ïÿÿL‰þèAë HÇ…¨ïÿÿ I‰ÆM…ö„š H‹˜ïÿÿH‹…ïÿÿL‰÷IÇD$ HÈfHnÁfHnØH‹…¨ïÿÿflÃI‰D$A$èÙ›ýÿ‹•¼ïÿÿAÇD$( I‰D$ 1ÀfA‰D$4…ÒtAÆD$4ö…„ïÿÿuAÆ†ß L‰÷èp I‹¾° èÒ I‰ž° L‰÷èop H‹ˆïÿÿH‰ßè°Ýúÿ„À„ H‰ÞL‰÷èMœýÿL‰÷èÅ›ýÿH‹EÈdH+%( …Å HeØL‰à[A\A]A^A_]ú H5yÄ L‰ïè\çíÿ…À„cþÿÿH5hÄ L‰ïèÅøíÿ…À„LþÿÿH‹… ïÿÿI‹¿Ð I‰D$,èõÐ D‹•¼ïÿÿH‰ÃE…Ò…<þÿÿE…ö„Xþÿÿ¾/ L‰ïè,üíÿHÇ… ïÿÿ H‰…hïÿÿH…ÀtH‰ÇèëíÿH‰… ïÿÿH=èÕ èjõíÿI‰ÆH…À„ þÿÿH‰Çè†ëíÿº H5§Õ L‰ïH‰…pïÿÿè›æíÿ…À…[ H‹…pïÿÿH…À„ÒýÿÿH‹ ïÿÿH=–Õ HDH‰… ïÿÿèõíÿH…À„» H‰ÇH‰…pïÿÿè ëíÿH‹ ïÿÿL‹pïÿÿHtHþ ‡{ýÿÿÿµhïÿÿLÀïÿÿ¹ 1ÀAVL9Õ º L‰ïè¢îÿAXAYéHýÿÿf „ º H5ðÔ L‰ïE1öèÙåíÿ…ÀA”ÆéNüÿÿf D H‹•xïÿÿH‹½°ïÿÿL‰îè÷ÿÿI‰ÆéGýÿÿf. „ H‹°ïÿÿL»hX L‰ÿèÚ& H»PX 1ÒL‰îèi§ýÿL‰ÿH‰Ãè ' H…Û„ÈýÿÿöƒÜ „»ýÿÿH³è L‰÷èù™ýÿA€ŽÜ éŸýÿÿ @ º H58Ô L‰ïè$åíÿ…À…küÿÿH=MÔ è°óíÿH=JÔ H‰…`ïÿÿèóíÿH‹½`ïÿÿH…ÿ„<üÿÿH…ÀH‰…Xïÿÿ„,üÿÿè¨éíÿH‹½XïÿÿH‰…Pïÿÿè•éíÿL‹PïÿÿI‰ÀE…É”ÀE…À”ÂÐ…öûÿÿHƒ½pïÿÿ „èûÿÿE¶H‹XïÿÿAƒúa…2 A€~r…' A€~mº H°l … CtHcöHµ ïÿÿHÖHþ ‡’ûÿÿHƒìÿµhïÿÿLÀïÿÿº PL‰ï1ÀQ¹ APL ã ÿµ`ïÿÿèîÿHƒÄ0éSûÿÿ @ H‰ßLÀïÿÿè±Ð LæÄ ¹ L‰ïA‰Áº ¾ 1Àènîÿéûÿÿf „ H‰ßèøÍ L‰çE1äèÍáíÿéüÿÿ „ H½ ïÿÿ ‡ÞúÿÿHƒìÿµhïÿÿM‰ñ1ÀH‹µ ïÿÿ¹ º LÀïÿÿL‰ïL‹Ò èù îÿ^_é¡úÿÿH5äþ º L‰÷L‰…PïÿÿL‰XïÿÿH‰pïÿÿD‰•€ïÿÿè"ãíÿH‹pïÿÿL‹XïÿÿH5¦þ …ÀL‹…Pïÿÿt8D‹•€ïÿÿAƒúx…@úÿÿA€~8…5úÿÿA€~6…*úÿÿº Hzþ éhþÿÿº H‰ðé[þÿÿèxäíÿ „ ó úUH‰åAUI‰õATSH‰û¿ HƒìdH‹%( H‰EØ1Àƒ¾Ä HöHæðþÿÿHÆH èØôíÿI‰ÄH…Àt9H‰L‰ïHÇ@ HÇ@ HÇ@ èý•ýÿAÇD$( I‰D$ 1ÀfA‰D$4H‹EØdH+%( uHƒÄL‰à[A\A]]ÃèÅãíÿ D ó úUH‰åHƒìH‹W dH‹%( H‰Eø1À‹’Ä …ÒuH‹UødH+%( u%ÉÃf D H‹G@H…À„/îÿH‹@HH9¸¨X ”ÀëÌè^ãíÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹G H…Àt&‹€Ä …Àt €H •ÀH‹UødH+%( u Éà @ 1Àëçèÿâíÿff. „ @ ó úUH‰åHƒìH‹W dH‹%( H‰Eø1À¸ ƒºÔ t$H‹º 1ÀH…ÿtº H57Ð èäàíÿ…À”ÀH‹UødH+%( uÉÃè‰âíÿf „ ó úUH‰åATHƒìH‹W dH‹%( H‰Eè1À¸ ƒºÔ t/L‹¢ 1ÀM…ät!º H5‹Î L‰çèoàíÿA‰À¸ E…ÀuH‹UèdH+%( u&L‹eøÉà D º H5`Î L‰çè4àíÿ…À”ÀëËèèáíÿ „ ó úUE1ÀH‰åHƒìdH‹%( H‰EøH‹G H…Àt ƒ¸Ô A”ÀH‹EødH+%( uÉD‰ÀÃè—áíÿ € ó úUH‰åHƒìdH‹%( H‰EøH‹G H‹@XH…À•ÀH‹UødH+%( uÉÃèSáíÿ ó úUH‰åATI‰üHƒìdH‹%( H‰Eè‹G(H‹ è–“ýÿH‹EèdH+%( u L‰çL‹eøÉéjÝíÿèáíÿ D ó úUH‰åATHƒìdH‹%( H‰Eè1ÀH…ÿt)‹W(I‰üë f D Jÿ9Êr‰ÐðA±L$(9Ât ‰ÂƒúÿuåH‹EèdH+%( u5L‹eøÉÃ…ÉuçI‹|$ A‹D$(èý’ýÿH‹EèdH+%( u L‰çL‹eøÉéÑÜíÿèlàíÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹G H‹@`H…ÀtH‹@H‰H‹EødH+%( uÉÃè àíÿff. „ fó úUH‰åSH‰ûHƒìdH‹%( H‰EèH‹G HxXèfýÿH…ÀtH‹@ H‰CH‹EèdH+%( uH‹]øÉÃè¿ßíÿff. „ @ ó úUH‰åAUATI‰üSHƒìHH‹_ dH‹%( H‰EØ1ÀH‰ßL‹« 誊ýÿ„Àt&1ÀH‹UØdH+%( … HƒÄH[A\A]]Ãf D L‰æH‰ßèÕÛýÿ…ÀxVuÉL‰ïèGâíÿD‹%4“{ H‰ÃHƒø vI|÷H5ÄÀ èÖîíÿ…À„Ÿ L‰éHäÜ D‰æ1À¿ èå[ÿÿ¸ÿÿÿÿéwÿÿÿöƒÜ tULe H»è L‰æè_±úÿ‹5Í’{ M‰à1ÀL‰éHRÌ ¿ è [ÿÿ‹5®’{ HkÌ ¿ 1Àè‡[ÿÿ¸ÿÿÿÿéÿÿÿ‹5‹’{ L‰é¿ 1ÀH,Ì èa[ÿÿë¿M‰èKöHêÛ D‰æ¿ èE[ÿÿ¸ÿÿÿÿé×þÿÿèFÞíÿf D ó úUH‰åAVI‰öAUATSH‰ûHƒì@L‹g dH‹%( H‰EØ1ÀL‰çM‹¬$ è4‰ýÿ„Àt0H‹EØdH+%( …0 H‹{ HƒÄ@L‰ö[A\A]A^]éÉýÿ D H‰ÞL‰çèUÚýÿ…Àxnu¿L‰ïèÇàíÿD‹%´‘{ H‰ÃHƒø vI|÷H5D¿ èVííÿ…À„² L‰éHdÛ D‰æ1À¿ èeZÿÿH‹EØdH+%( …¥ HƒÄ@1À[A\A]A^]ÃAö„$Ü tNH] I¼$è H‰Þèįúÿ‹52‘{ I‰Ø1ÀL‰éH·Ê ¿ èZÿÿ‹5‘{ HÐÊ ¿ 1ÀèìYÿÿë…‹5ø{ L‰é¿ 1ÀH™Ê èÎYÿÿëÇM‰èKöHWÚ D‰æ¿ è²YÿÿéHÿÿÿè¸Üíÿ „ ó úUH‰åAWAVAUI‰ÕATI‰ôSH‰ûHƒìHL‹w dH‹%( H‰EÈ1ÀL‰÷M‹¾ è ‡ýÿ„Àt<L‹s L‰÷è€ÌýÿH‹EÈdH+%( …0 HƒÄHL‰êL‰æL‰÷[A\A]A^A_]éÉýÿH‰ÞL‰÷èµØýÿ…Àxpu³L‰ÿè'ßíÿD‹%{ H‰ÃHƒø vI|÷H5¤½ è¶ëíÿ…À„² L‰ùHÄÙ D‰æ1À¿ èÅXÿÿH‹EÈdH+%( …¥ HƒÄH1À[A\A]A^A_]ÃAö†Ü tMH]I¾è H‰Þè$®úÿ‹5’{ I‰Ø1ÀL‰ùHÉ ¿ èeXÿÿ‹5s{ H0É ¿ 1ÀèLXÿÿë…‹5X{ L‰ù¿ 1ÀHùÈ è.XÿÿëÇM‰øKöH·Ø D‰æ¿ èXÿÿéHÿÿÿèÛíÿ „ ó úUH‰åAVAUATI‰ôSH‰ûHƒìPL‹o dH‹%( H‰EØ1ÀL‰ïM‹µ è†ýÿ„ÀtAL‹k L‰ïèåÊýÿHU˜L‰æL‰ïèÈýÿH‹UØdH+%( … HƒÄP[A\A]A^]Ãf D H‰ÞL‰ïè×ýÿ…ÀxSu®L‰÷è‡ÝíÿD‹%tŽ{ H‰ÃHƒø vI|÷H5¼ èêíÿ…À„š L‰ñH$Ø D‰æ1À¿ è%Wÿÿ1ÀéxÿÿÿAö…Ü tRH] I½è H‰Þ衬úÿ‹5Ž{ I‰Ø1ÀL‰ñH”Ç ¿ èâVÿÿ‹5ð{ HÇ ¿ 1ÀèÉVÿÿ1Àé ÿÿÿ‹5Ð{ L‰ñ¿ 1ÀHqÇ è¦VÿÿëÂM‰ðKöH/× D‰æ¿ èŠVÿÿ1ÀéÝþÿÿèŽÙíÿff. „ ó úU¾8 H‰åAUATHƒìL‹o dH‹%( H‰Eè1ÀM…ítAƒ½Ä HöHæðþÿÿHÆH è•ýÿI‰ÄH…ÀtÇ@( L‰ïè ‹ýÿI‰D$ H‹EèdH+%( u HƒÄL‰àA\A]]ÃèøØíÿ „ ó úUH‰øH‰÷¾ H‰åHƒìH‹H L‹HdH‹%( H‰Uø1ÒL‹@H‘Ô H‹1ÀRHÆ è•×íÿH‹UødH+%( uÉH˜ÃèØíÿff. „ fó úUH‰úH‰åAUATI‰ôSHƒìHc5–¿z dH‹%( H‰EØ1ÀH‰çFH˜HƒÀH‰ÁH% ðÿÿH)ÇHƒáðH9ütHì HƒŒ$ø H9üuëáÿ H)ÌH…É…“ H‰ãH «£ H…Òt H‹B H…ÀtH‹ˆ H…ÉtG€=ù½z t>L-œ| …öuEL‰ê¾ L‰ç1Àè±ÖíÿH˜H‹UØdH+%( uCHeè[A\A]]à D HˆÔ L-W| …öt»L‰êH‰ß1ÀèñÖ H‰Ùë© @ HƒL ø ébÿÿÿèh×íÿ „ ó úUH‰åAWAVAUATI‰ÌSHƒì(H‰U¸dH‹%( H‰EÈ1ÀH…ÿ„< H‰ûH‹ H…ÿ„ @€þ… è_ýÿA‰ÆH1¶ L‰ç1ÀI‰å¾ èáÕíÿ‹ ¾z H‰æA‰ÇBH˜HƒÀH‰ÁH% ðÿÿH)ÆHƒáðH9ôtHì HƒŒ$ø H9ôuëáÿ H)ÌH…É…¸ H‹C H‰çH…À„ H‹ˆ H…É„ˆ €=’¼z „S H 1{ …Ò…ü H‰Ú¾ L‰ç1ÀèBÕíÿL‰ìA E„ö…ú Hé ¾ L‰ç1Àè ÕíÿÃHcÃH‹UÈdH+%( …G HeØ[A\A]A^A_]à D E1öéîþÿÿ „ Hµ H‰Ï1ÀI‰å¾ èÇÔíÿ‹½z H‰æA‰ÇBH˜HƒÀH‰ÁH% ðÿÿH)ÆHƒáðH9ôtHì HƒŒ$ø H9ôuëáÿ H)ÌH…ÉtHƒL ø H‰çE1öH !¡ H 5z …Ò„ÿÿÿHcò1ÀH‰ÚH‰}°èÇÔ H‹M°éêþÿÿf D H‹M¸HÞë L‰ç1À¾ è ÔíÿÃéåþÿÿ € E„öt#€¸Ô [„›þÿÿ‹˜Ô sïƒþ†‰þÿÿ @ HˆÔ éyþÿÿ @ HƒL ø H‹C H‰çH…À…BþÿÿéOÿÿÿèÈÔíÿ „ ó úUH‰åAVAUATSHƒìdH‹%( H‰EØ1ÀH…ÿ„Å L‹w H‰ûI‰ôI‰ÕM…ötCA‹–Ä …Òt8HHH5nµ è(äíÿ…Àu$H‹C@H…ÀtH‹@HH…ÀtH‹€¨X H…ÀHEØ @ L‰æAö†Ü t*A€¾à … A‹†Ä …Àtr€{4 uH3H+sH+sH‹EØdH+%( uhHƒÄM‰áL‰êL‰÷[A¸ A\¹ A]A^]é•Œ D H‹‰Ðz H‹UØdH+%( u(HƒÄ[A\A]A^]à D I¶ ë– € H+së‰èÓíÿff. „ fó úUH‰åAWE1ÿAVAUATSHƒì(dH‹%( H‰EÈ1ÀH…ÿ„æ L‹W H‰ûM…Ò„Ö E‹ºÄ I‰ôI‰ÖI‰ÍE…ÿt<HHH5!´ L‰U¸è×âíÿL‹U¸…Àu H‹C@H…ÀtH‹@HH…ÀtH‹€¨X H…ÀHEØL‰æAö‚Ü t(A€ºà …” E…ÿ„› €{4 uH3H+sH+sA¸ 1ÒM‰á¹ L‰×E1ÿè_‹ H9XÏz H‰EÀI‰Àt L‰ñHMr L‰ï1À¾ èfÑíÿA‰ÇH}ÀèÊŠ H‹EÈdH+%( u7HƒÄ(D‰ø[A\A]A^A_]Ãf „ H+së€f. „ I² éjÿÿÿè Òíÿff. „ @ ó úUH‰åSH‰ûHƒìdH‹%( H‰Eè1Àè£ø ÇC H‹EèdH+%( uH‹]øÉÃèËÑíÿff. „ ó úUH‰åAUI‰õATSH‰ûHƒìL‹g dH‹%( H‰EØ1ÀM…ätAA‹Œ$Ä …Ét5HHH5{² è5áíÿ…Àu!H‹C@H…ÀtH‹@HH…ÀtH‹€¨X H…ÀHEØL‰èAö„$Ü t+A€¼$à u?A‹”$Ä …Òt;€{4 uL+L+kL‰èH+CH‹UØdH+%( u"HƒÄ[A\A]]à D H+CëÛfI„$ ëÏèáÐíÿó úUH‰ðH‰åHƒìdH‹%( H‰UøH‹W ö‚Ü tF€ºà u&‹ŠÄ …Ét,HGH‹UødH+%( u7Éà € €4 u"HëÝ D H+‚ €4 uËHH+GëÂfHGëºèUÐíÿ D ó úUH‰åHƒìH‹dH‹%( H‰EøH‹F€4 uH+GHÐE1ÀH9ÐrH;GA’ÀH‹EødH+%( uÉD‰ÀÃèúÏíÿf. „ ó úUH‰åHƒìdH‹%( H‰EøH‹G H…Àt‹€Ä …Àt HG8H‹UødH+%( u Éà € 1ÀëäèŸÏíÿff. „ @ ó úUH‰åHƒìdH‹%( H‰EøH‹G H…Àt&‹€Ä …Àt HG8H‹UødH+%( u#Éà € ‹5Fƒ{ HSÍ 1ÿ1Àè"Lÿÿ1ÀëÎè)Ïíÿf „ ó úUH‰åHƒìdH‹%( H‰EøH‹G H…Àt.‹€Ä …Àt$H‹G@H…Àt1H‹UødH+%( u<ÉÃf. „ ‹5΂{ HÛÌ 1ÿ1ÀèªKÿÿ‹5¸‚{ HýË 1ÿ1Àè”Kÿÿ1Àëµè›Îíÿf. „ ó úUI‰ðH‰åHƒìH‹7I‹dH‹%( H‰Eø1ÀH‹H‹H9Ðt!H9ÂÀƒàƒèH‹UødH+%( u'Éà D H‹FH‹QH9ÐuÒ1ÀH9ÎtÖŸÀ¶ÀD ÿëÊèÎíÿff. „ UH‰åAWAVAUATI‰ôSH‰ûHƒì8D‹GdD‹hdH‹%( H‰EÈ1ÀL‹o8L‹w@AHL‹N D9ùvvE…ÿ…\ ¾ A¿ L‰ïD‰E¨L‰M°‰M¼H‰u èrÇíÿI‰ÅH…À„Ž M…ö‹M¼L‹M°H‰C8D‹E¨t'H‹u L‰÷èFÇíÿ‹M¼L‹M°H…ÀD‹E¨I‰Æ„b L‰s@D‰{hD‰ÇA‹T$(HÁçMT= ë @ ‰ÐðA±t$(9Ât ‰ÂBÿrƒøývæM‰"M…öt+A‹T$(L÷ë @ ‰ÐðA±t$(9Ât ‰ÂBÿrƒøývæL‰'‰KdI‹4$ƒù„« ¶Sp„Òu[1É1ÀˆÐˆÌf‰CpI9t$r8E1íM…Ét A‹Ä …ÀueH‹EÈdH+%( …• HƒÄ8D‰è[A\A]A^A_]ÃÆCrëÂf. „ A@ÿI‹DÅ H9p–Âë“f D C4?I‰÷HÁæéŸþÿÿ „ L‰çè¸üÿÿH…ÀtH‰Xëˆ D M…öº •ÁéOÿÿÿ‹5&€{ HkÊ 1ÿ1ÀèIÿÿéXÿÿÿèÌíÿA½ôÿÿÿéHÿÿÿ1Àë.H‹S@‰ÆD‰E L‰M¨H‹<ò‰M°‰E¼èÜêÿÿ‹E¼‹M°L‹M¨D‹E ƒÀ;CdrÍH{@D‰E¨L‰M°‰M¼èiò D‹E¨L‹M°‹M¼éCþÿÿfó úUH‰åATSHƒìH‹ L‹'dH‹%( H‰Eè1ÀH‹C H‹° I‹D$ H‹¸ è Ûíÿ…Àu I9ÜtI‹$H‹H9Ðt+H9ÂÀƒàƒèH‹UèdH+%( u-HƒÄ[A\]à „ I‹D$H‹SH9ÐuÇ1ÀI9ÜŸÀD ÿëÄèÿÊíÿff. „ @ UI‰øI‰ÉH‰åHƒìdH‹%( H‰Eø1À„ÒuW‰ñ1Ò…öu@ € ‹5¾~{ Hª¸ 1ÿ1ÀèšGÿÿ¸ÿÿÿÿH‹UødH+%( uÉà @ HƒÂH9ÑtljÐM; ÐuïëØ D ‰öH…öt±L‹1ÿ @ H7HÑêI‹ ÐHÕ L;tv&HzH9÷rÝëƒ L‹YM9YuæL9ÉtI9ÉÞ @ H‰ÖëÙ HÁøérÿÿÿèÊíÿfUH‰ñH‰åAWI‰ÿAVAUATI‰ôSHƒìHL‹o8¶WpdH‹%( H‰EÈ1ÀH‹G@H‰E˜‹GdL‰ï‰Æ‰E”è×þÿÿ‰Ã‰ÀMtÅ I‹>è¶èÿÿ‹E”L‰÷HÿC‰ÊItÅ ‰M)ÚHÁâèõÄíÿHƒ}˜ „ì I‹G@A€q E‹OdH‰E¨„ E‰Í1Òf D I9Õ† I‹D$ H‹¸ I\ H‹E¨H‰U°HÑëH‰}¸L‹ØL4Ý I‹B L‰U H‹° èßØíÿH‹}¸H‹U°…À… L‹U M9Ô„ú I‹I9$„Í ‡ñ H9Óv I‰Ýë’ D ‹5Þ|{ Hʶ 1ÿ1ÀI¾øÿÿÿ è°EÿÿL‹e˜Lu˜I‹>è°çÿÿ‹U”L‰æL‰÷HÁâèþÃíÿAƒodH‹EÈdH+%( …µ HƒÄH[A\A]A^A_]à € E1ö1ÀE…Éuë„ @ IƒÆA9Á„sÿÿÿH‹M¨‰ÆƒÀN;$1uä‹M)ñ‰M”H‹M˜L$Áésÿÿÿ € I‹BI9D$…$ÿÿÿM9Ôé ÿÿÿ € …ÀˆÿÿÿtHSéþÿÿ D ‹ML‰ðHÁø)ÁƒÀ‰M”H‹M˜L$ÁéÿÿÿèÌÇíÿff. „ UH‰åAWAVI‰þAUATI‰ôSHƒì8dH‹%( H‰EÈ1ÀèuEÿÿA€~p H‰E¸„ö E‹NdI‹F8D‰ÊE‰Èƒêˆ H‹I‹<$1ÛH9yw31Éë @ H;>s&SÿA‰Ø9Ê| ÑûHcóH‹4ðH;~rßK9Ê}çD‰ÃA9Ù‡ é¿ € ƒþ~.Hµ ¿ 1ÀèðCÿÿH‹u¸L‰çèîÿÿH‹u¸L‰ÿèøíÿÿI‹I9$‡ I‹GE1ÀI9D$ƒÉ L‰ÿL‰E°è=íÿÿL‹E°H…ÀI‰Â„g I‹D$I‰I+IBƒ=›z{ Ža ‹Ë§y …À„³ I‹} M…À„O L‰U¨L‰E°èiåÿÿL‹E°L‹U¨M‰E L‰÷L‰ÖL‰U°è>øÿÿH‹}°A‰ÅèBåÿÿE…í…Ò A€~p „ž ƒÃA;^dƒÁ I‹F8‰ÚL,ÐM‹} I‹I;D$ƒ¥ ‹ ?§y ‹5ýy{ …É„ÙþÿÿI‹D$ HeÄ ¿ HˆÔ 1ÀèÂBÿÿI‹I9$†êþÿÿL‰ÿè=ìÿÿI‰ÀH…À„D I‹$ƒ=ªy{ I‰@~‹Ú¦y …Ò„¢ I‹GI9D$‚ºþÿÿI‹} L‰E°ƒÃèsäÿÿL‹E°M‰E A;^d‚@ÿÿÿH‹EÈdH+%( … HƒÄ8L‰æL‰÷[A\A]A^A_]é$÷ÿÿ @ I‹} M…ÀuxI‹} L‰U°ƒÃèäÿÿL‹U°M‰U éßþÿÿf. „ L‰þL‰÷èåúÿÿéÅþÿÿH‹u¸L‰ÇL‰E°èðëÿÿL‹E°éEÿÿÿ € H‹u¸L‰×L‰E¨L‰U°èÌëÿÿL‹U°L‹E¨é,þÿÿL‰U¨L‰E°è¢ãÿÿL‹U¨L‹E°é4þÿÿ D A‹vdI‹~8º H ìõÿÿè7ÐíÿAÆFpéçüÿÿA½ôÿÿÿH‹EÈdH+%( u"HƒÄ8D‰è[A\A]A^A_]ÃL‰ÇA½ôÿÿÿè8ãÿÿëÏè1Äíÿó úUH‰åATSH‰û¿x HƒìdH‹%( H‰Eè1Àè™ê I‰ÄH…ÀtFH‰Çè ¸ I‰\$HfïÀIÇD$P IÇD$X IÇD$` IÇD$h fA‰D$pAD$8H‹EèdH+%( u HƒÄL‰à[A\]Ãè—Ãíÿ € ó úUI‰øH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt&‹W`ë „ ‰ÐðA±H`9Ât ‰ÂBÿJƒøývçH‹EødH+%( uÉL‰ÀÃè.Ãíÿff. „ ó úUH‰åAVAUATSHƒì dH‹%( H‰EØ1ÀH…ÿt$‹W`I‰üëZÿ9Úr‰ÐðA±\$`9Ât,‰ÂƒúÿuåH‹EØdH+%( …Å HƒÄ [A\A]A^]à D …Ûu×I‹D$@M‹l$8H‰EÐA‹D$dL‰mÈ…Àu)ëU € IƃÃI‹>èzáÿÿIÇ A9\$dv2L‹mÈA‰ÞIÁæMõI‹} èUáÿÿH‹EÐIÇE H…Àu¼ƒÃA;\$drÎH}Èèèè H}Ðèßè L‰çèÿ H‹EØdH+%( uHƒÄ L‰ç[A\A]A^]é]¾íÿèøÁíÿ „ ó úUH‰åAUI‰õATI‰üHƒìdH‹%( H‰Eè1Àè L‰îL‰çè«óÿÿL‰çA‰Åè` H‹EèdH+%( u HƒÄD‰èA\A]]ÃèÁíÿff. „ @ ó úUH‰åAUI‰õATI‰üHƒìdH‹%( H‰Eè1Àè¦ L‰îL‰çè;÷ÿÿH‹EèdH+%( uHƒÄL‰çA\A]]éÛ è&Áíÿf D ó úUH‰åHƒìdH‹%( H‰Eø1À‹Gd…À”ÀH‹UødH+%( uÉÃèçÀíÿ € ó úUH‰åAWAVI‰ÖAUL-8òÿÿATI‰üSL‰çH‰óHƒìdH‹%( H‰EÈ1Àè4 A€|$p uML‰çè„ L‰çèÜ A€|$p u A‹t$dI‹|$8L‰éº è-ÌíÿAÆD$pL‰çè L‰çèçÿ A€|$p t³A‹D$dE1ÿ…ÀuëQAƒÇE9|$dvEI‹T$8D‰øL‰öH‹<ÂÿÓA‰Å…ÀtÝL‰çè H‹EÈdH+%( uHƒÄD‰è[A\A]A^A_]à @ E1íëÎèæ¿íÿf D ó úUH‰åAWAVI‰ÖAUATI‰üSHƒì(H‰u°dH‹%( H‰EÈ1Àèýÿ I‹D$8H‰E¸A‹D$d…ÀtME1í1Ûf D H‹E¸L‰öL<ØH‹E°I‹?ÿЄÀuAƒÅE9l$dv D‰ëëØ „ I‹7L‰çèEõÿÿE9l$dw¾H‹EÈdH+%( uHƒÄ(L‰ç[A\A]A^A_]éÙÿ è$¿íÿ @ ó úUH‰åAWI‰ÿAVL‰ÿI‰öAUATSH oðÿÿHƒì(H‰U¸dH‹%( H‰EÈ1Àèsþ A€p uHL‰ÿèÄþ L‰ÿè ÿ A€p uA‹wdI‹8H‰Ùº èpÊíÿAÆGpL‰ÿèSÿ L‰ÿè+þ A€p t¸A‹GdE1í…À„£ D I‹O8D‰èL‰öH‹ ÁH‰ßèZãÿÿI‰ÄH…ÀtrH‰ÆH‰ßèîÿÿ„ÀtcHƒ}¸ t+H…Ût ‹S(ëf‰Ðð±K(9Ât ‰ÂBÿJƒøývèH‹E¸H‰L‰ÿè þ H‹EÈdH+%( u-HƒÄ(L‰à[A\A]A^A_]à „ AƒÅE;od‚bÿÿÿE1äë¼èؽíÿ „ ó úUH‰åAWI‰ÿAVL‰ÿAUI‰õATSH ïÿÿHƒì(dH‹%( H‰EÈ1Àè'ý A€p uHL‰ÿèxý L‰ÿèÐý A€p uA‹wdI‹8H‰Ùº è$ÉíÿAÆGpL‰ÿèþ L‰ÿèßü A€p t¸A‹GdHÇE¸ E1ä…ÀtN D I‹W8D‰à¾ L‰ïL‹4ÂH6« 1Àèÿ»íÿL‰îL‰÷HcØèäÿÿHÃH]¸ƒ=÷p{ 9AƒÄE;gdr·L‰ÿèÏü H‹EÈdH+%( uZH‹E¸HƒÄ([A\A]A^A_]à D I‹~ L‰îAƒÄèrýÿHt1 ¾ L‰ïH‰Ã1Àè»íÿH]¸H˜HØH‰E¸E9gd‡Hÿÿÿëèq¼íÿó úUH‰åAUI‰õATI‰üHƒìdH‹%( H‰Eè1Àè–ü L‰îL‰çè{ôÿÿL‰çA‰Åèàü H‹EèdH+%( u HƒÄD‰èA\A]]Ãè¼íÿff. „ @ ó úUH‰åAWAVAUATI‰üSH‰óHƒì8H‰u°dH‹%( H‰EÈ1Àè ü H‰ßèUû ‹CdA‹T$dL‹s8‰E¸…Ò„¾ E1ÿ…À„ D‰øI‹<ÆèâÿÿI‰ÅH…À„ˆ 1ÒH‰ÆL‰çèÛö ‰Ã…ÀtEL‰ïèmÚÿÿH‹}°èTû L‰çè ü H‹EÈdH+%( …± HƒÄ8‰Ø[A\A]A^A_]à „ L‰îL‰çAƒÇèíÿÿL‰ï‰ÃèÚÿÿ…Ûu¦D;}¸‚iÿÿÿëš € »ôÿÿÿë„f „ L‹}°A‹hL,ý H‰ûL‰ïèUÍíÿH‰E H…À„5 I‹G@H‰E¨H…Àt L‰ïè3ÍíÿH‰E¨ó~E ‹E¸A‰\$hE¨AD$8…À„Æ H‰E¸E1ÿë- € H‹E Hƒ}¨ N‰,øuqAGIƒÇA‰D$dL9}¸„ K‹<þèÑàÿÿI‰ÅH…ÀtA1ÒH‰ÆL‰çèœõ ‰Ã…Àt¶L‰ïè.ÙÿÿH‹E°¶@pAˆD$pAÇD$l AÆD$q é þÿÿ D »ôÿÿÿëËA‹U(ëf. „ ‰ÐðA±u(9Ât ‰ÂBÿrƒøývçH‹E¨N‰,øéYÿÿÿH‹E°H‹M°¶@pAˆD$p‹AlA‰D$l1ÀHƒ}¨ t¶AqAˆD$q1Ûé+þÿÿ蓹íÿH‹E°»ôÿÿÿ¶@pAˆD$pé[ÿÿÿff. „ ó úUH‰åAUL-ÏêÿÿATI‰üSL‰çH‰óHƒìdH‹%( H‰EØ1ÀèËø A€|$p uML‰çèù L‰çèsù A€|$p u A‹t$dI‹|$8L‰éº èÄÄíÿAÆD$pL‰çè¦ù L‰çè~ø A€|$p t³A‹L$dI‹t$81ÒH9ÊsNH HÑèL‹,ÆI9] wTI9]v.L‰çè¦ø H‹EØdH+%( u<HƒÄL‰è[A\A]]Ãf „ HPH9Êr²L‰çE1íèlø ëÄf. „ H‰Áë‘èf¸íÿf D ó úUH‰åAUI‰õATSH‰ÓHƒìdH‹%( H‰EØ1ÀèÅþÿÿH…ÀtPH‰ÇI‰ÄèuØÿÿ…ÀxAH…ÛtL‰#A€|$4 u Ml$M+,$H‹EØdH+%( u5HƒÄL‰îL‰ç[A\A]]é¤Ùÿÿ @ H‹EØdH+%( u HƒÄ1À[A\A]]Ãè¿·íÿff. „ @ ó úUI‰øH‰åSH‰óHƒìH‹{H‹vdH‹%( H‰Eè1ÀH;7rH;wr M…ÀtVL‰ÇèþýÿÿH‰CH‰ÇH…ÀtBH‹s€4 t(H‰s èÙÿÿHƒøH‰CÀH‹UèdH+%( u H‹]øÉÃHwH+7ëÏ € ¸ÿÿÿÿëÔè·íÿ @ ó úUH‰åAWAVAUI‰ýATI‰ôSH RëÿÿHƒì8dH‹%( H‰EÈ1ÀL‰ïègö A‹ElE‹udD9ðs*I‹U@H…Òt!L‹<ÂI‹G H…ÀtH‹¸ L‰æèeÆíÿ…ÀteA€}q … L‰ïè}ö L‰ïèÕö A€}q uvM‹}@M…ÿ„ù A‹udL‰ÿH‰Ùº è ÂíÿAÆEqL‰ïè ÷ élÿÿÿ H‹E¨HÁøA‰ElL‰ïè$ö H‹EÈdH+%( …‰ HƒÄ8L‰ø[A\A]A^A_]à € L‰ïè°ö é ÿÿÿ I‹E@D‰òE1öH‰E°f. „ I9ÖsII L‰çH‰U¸HÑëHÝ H‰E¨H‹E°L‹<ØI‹G H‹° èiÅíÿ…Àx%„WÿÿÿH‹U¸LsI9Ör·L‰ïE1ÿèwõ éNÿÿÿfH‰Úë› A‹}hHÁçèëÇíÿI‰ÇH…Àt]A‹udM‹U8I‰E@…ö„âþÿÿA‰ñ1ÿf. „ I‹ úH…Ét ‹Q(ëf‰Ðð±q(9Ât ‰ÂBÿrƒøývèI‰ ÿHƒÇI9ùuËé•þÿÿL‰ïè®õ L‰ïè†ô A‹EdI‹]8…À„ªþÿÿƒèHDÃH‰E¸f. „ L‹3I‹F H…ÀtH‹¸ L‰æèuÄíÿ…ÀtHƒÃH9]¸u×éfþÿÿfM‰÷é\þÿÿè“´íÿ ó úUH‰åAUI‰õATI‰üHƒìdH‹%( H‰Eè1Àèöó A¶T$pA‹t$dL‰éI‹|$8E1íè[éÿÿA;D$ds I‹T$8‰ÀL‹,ÂL‰çè!ô H‹EèdH+%( u HƒÄL‰èA\A]]Ãè´íÿó úUH‰åATI‰üHƒìdH‹%( H‰Eè1Àè;ô A€|$p „Ÿ E‹D$dM‹L$8AƒøvoAPþL‰ÈI|Ñ H‹H‹pH‹JH‹6H…ÉtH9ñvH‰rHƒÀH9øuÛA@ÿI‹ÁHƒx t<AÆD$r H‹EèdH+%( u]L‰çL‹eøÉéô f. „ E…ÀtÏë¾f „ HÇ@ÿÿÿÿëºf D A‹t$dI‹|$8º H šäÿÿèå¾íÿAÆD$pé;ÿÿÿè³íÿ D ó úUH‰åAWI‰ÿAVAUI‰õATSH bäÿÿHƒìHdH‹%( H‰EÈ1Àë> D L‰ÿèÀò L‰ÿèó A€p uA‹wdI‹8H‰Ùº èl¾íÿAÆGpL‰ÿèOó L‰ÿè'ò A€p t¸E‹_dM‹O8D‰ÚE‰Úƒêx\I‹ I‹} 1ÀH9yw91Éëf. „ H;>s&PÿA‰Â9Ñ ÑøHcðI‹4ñH;~rßH9Ñ~çD‰ÐA9Ãv‰ÀI‹]I‹ÁH9rQL‰ÿè ò L‰ÿèaò L‰ÿL‰îèöãÿÿL‰ÿA‰Äè«ò H‹EÈdH+%( …F HƒÄHD‰à[A\A]A^A_]Ãf D L‰ÿè¸ñ L‰ÿèò A€p „Ý E‹wdM‹g8AFÿD‰÷‰E´…ÀxŽI‹$I‹u E1ÉH9rw;1Òëf. „ H;1s(AAÿD‰Ï9ÂD AÑùIcÉI‹ ÌH;qrÜAQëâA‰ùE9Ά9ÿÿÿE‰ÊI‹MK ÔH‹H9ƒ"ÿÿÿA‹WhANAFL‰U D‰M¨9ÑDЉ׉U¸HÁçèŒÃíÿ‹U¸D‹M¨H…ÀL‹U „C I‰G8I@AÆGpL‰U˜D‰M ‰U¨H‰E¸èŽ× D‹M ‹U¨1ÿL‹]¸L‹U˜AÆGqE…ÉA‰Wht= „ I‹ üH…Ét ‹Q(ëf‰Ðð±q(9Ât ‰ÂBÿrƒøývèI‰ ûHƒÇI9úuËE‰OdL‰îL‰ÿM‰åL‰U D‰M¸èQâÿÿD‹M¸‹E´IL$L‹U H‰M¨D)ÈLÐHÁH‰E¸ € H‹3L‰ÿHƒÃèièÿÿH9]¸uë‹E´H‹]¨H ÃE…öt I‹} IƒÅèÏÿÿIÇEø I9ÝuæL‰çE1äèK¬íÿL‰ÿè“ð éãýÿÿf D A‹wdI‹8º H 4áÿÿè»íÿAÆGpé þÿÿL‰ÿA¼ôÿÿÿèWð é§ýÿÿè¯íÿff. „ fó úUH‰åATI‰üHƒìdH‹%( H‰Eè1Àèûî A‹D$d…Àu"H‹EèdH+%( u"L‰çL‹eøÉé6ï f D I‹D$8H‹8èƒÏÿÿëÏè,¯íÿf. „ fó úUH‰åS‰ûHƒìdH‹%( H‰Eè1À·ÇH<Å è†Õ H…Àtf‰XH‹UèdH+%( uH‹]øÉÃèÏ®íÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉéðªíÿè‹®íÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1Àfƒ? ”ÀH‹UødH+%( uÉÃèH®íÿ „ ó úUI‰ðH‰åSH‰ûHƒìdH‹%( H‰Eè1À·xÿ‰øë @ ·Ð·ðHÿL9DÓt@‰ÈfƒøÿuèH‹EèdH+%( uw‹5ça{ H‹]ø1ÿ1ÀÉH C Hñ› é·*ÿÿ € f9Çwf‰;H‹EèdH+%( u7H‹]øÉà HÕ ·×HK)òH|øH4HcÒHÁâèÚ¨íÿ·xÿë·èmíÿff. „ fó úUH‰åHƒìD·dH‹%( H‰Eø1ÀfD;Gt*D‰ÀMcÀƒÀf‰J‰tÇH‹EødH+%( u7Éà „ H‹EødH+%( u ‹5ÿ`{ H T 1ÿ1ÀÉH(› éÓ)ÿÿèÞ¬íÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1À·f…Àt-ƒèf‰·ÀL‹DÇHÇDÇ H‹EødH+%( u'ÉL‰ÀÃf‹5~`{ H à HÚ 1ÿèU)ÿÿE1ÀëÊè[¬íÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1À·f…Àt ƒèH˜H‹DÇH‹UødH+%( uÉÃf1Àëéè¬íÿ € ó úUH=[š H‰åHƒìdH‹%( H‰Eø1Àè93ÿÿH‹EødH+%( uÉ1ÀÃèÁ«íÿó úUH=š H‰åHƒìdH‹%( H‰Eø1Àèù2ÿÿH‹EødH+%( uÉ1ÀÃè«íÿó úUH=Û™ H‰åHƒìdH‹%( H‰Eø1Àè¹2ÿÿH‹EødH+%( uÉ1ÀÃèA«íÿó úUH=›™ H‰åHƒìdH‹%( H‰Eø1Àèy2ÿÿH‹EødH+%( uÉ1ÀÃè«íÿó úUH=[™ H‰åHƒìdH‹%( H‰Eø1Àè92ÿÿH‹EødH+%( uÉ1ÀÃèÁªíÿó úUH‰åHƒìdH‹%( H‰Eø1À€=›^{ u$1ÀH=ú˜ èî1ÿÿH‹EødH+%( uÉ1Àà H‰÷H‹5Æ({ èùá ëËèbªíÿfó úUH‰åHƒìdH‹%( H‰Eø1À€=;^{ u$1ÀH=š˜ èŽ1ÿÿH‹EødH+%( uÉ1Àà H‰÷H‹5f({ èéÉ ëËèªíÿfó úUH‰åHƒìdH‹%( H‰Eø1À€=Û]{ u$1ÀH=:˜ è.1ÿÿH‹EødH+%( uÉ1Àà H‰÷H‹5({ èùÈ ëË袩íÿfó úUH‰åHƒìdH‹%( H‰Eø1À€={]{ u$1ÀH=Ú— èÎ0ÿÿH‹EødH+%( uÉ1Àà H‰÷H‹5¦'{ è™É ëËèB©íÿfó úUH‰åHƒìdH‹%( H‰Eø1À€=]{ u$1ÀH=z— èn0ÿÿH‹EødH+%( uÉ1Àà H‰÷H‹5F'{ èiûÿëËèâ¨íÿfó úUH‰åHƒìdH‹%( H‰Eø1À€=»\{ u$1ÀH=— è0ÿÿH‹EødH+%( uÉ1Àà H‰÷H‹5æ&{ èYûÿëË肨íÿfó úUH‰åHƒìdH‹%( H‰Eø1À€=[\{ u$1ÀH=º– è®/ÿÿH‹EødH+%( uÉ1Àà H‰÷H‹5†&{ èÆþÿëËè"¨íÿfó úUH‰åHƒìH‹WdH‹%( H‰EøH‹GHÊfHnÊHÈfHnÀflÁGH‹EødH+%( uÉÃèѧíÿó úUH‰åHƒìH‹wdH‹%( H‰Eø1ÀHÎH‰wH…öt#1Ò H@H ÇH‹AHÈH‰ABH‰ÂH9ðrâH‹EødH+%( uÉÃèl§íÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹GHÈH‰GH‹EødH+%( uÉÃè&§íÿf D ó úUH‰åHƒì‹OdH‹%( H‰UøH‹WÉfnÉH‹O HÉfHnÑHÊH‰W‹WÊfnÂH‹WfbÁHÊfÖGfHnÂH‹W(flÂHÊH‰W(GH‹EødH+%( uÉÃè ¦íÿó úUH‰åHƒìH‹OdH‹%( H‰UøH‹WHÉfHnÉ‹O$ÉfnÑHÊfHnÂH‹WflÁHÊH‰W‹W GÊfn‹W(fbÂʉW(fÖG H‹EødH+%( uÉÃè#¦íÿ ó úUH‰åHƒìdH‹%( H‰Eø‹GȉGH‹EødH+%( uÉÃèé¥íÿf „ ó úUH‰åATI‰ÔHƒìdH‹%( H‰Eè1À€=¶Y{ u'H‹EèdH+%( u+L‰çL‹eø¾ Éé… f D H‹5á#{ ¿ è ¶íÿëÆèx¥íÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹GHÈHÁàH‹UødH+%( u ÉHƒÇpé2üÿè+¥íÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø‹GȉG·GH‹UødH+%( u ÉHƒÇpðé?2üÿèÚ¤íÿf. „ ó úUH‰åHƒì·OdH‹%( H‰UøH‹WfÁÁf‰OHÊH‰W·WfÁÂf‰W@„öuH‹EødH+%( u>ÉÃf D ·É·ÒH‰øHT HƒâøH|H‹UødH+%( u·PÉH4)þé¢1üÿè=¤íÿff. „ fó úUA‰ñH‰åHƒì‹W L‹GdH‹%( H‰Eø‹GÊfnÒIÈL‰GÈfnÀfbÂfÖGM…Àt5HW1ö H‹H‹JHƒÆHƒÂHÈHÉfHnÀfHnÉflÁBðI9ðuÔE„ÉuH‹EødH+%( u.ÉÃf D IÁàI@H‹UødH+%( u·wHÇÉ)ÆéÒ0üÿèm£íÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u·wHƒÇɃîé…0üÿè £íÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉéÀë èë¢íÿff. „ UH‰åAVAUI‰ýATSHƒìH‹Ÿ([ dH‹%( H‰EØ1ÀH‹‡H\ H=úúÿL£À H9xH„9 H ûúÿH9HP„¸ L51úúÿL9pX„_ ‹³@ …ö… ‹³H …ö…ã ‹³D …ö…µ ‹³L …ö… I‹([ H‹H9Át#º 1öf „ ö@;H‹ EÖH9Áuñ„Òt A‹µ,\ …öu:L‰çè d ‹³X …ö…¤ H‹EØdH+%( …{ HƒÄ[A\A]A^]à @ H=)¤ 1Àèúe ë¶ „ H=±£ 1Àèâe é^ÿÿÿ D ‹“ H= £ 1ÀèÄe é2ÿÿÿ € H=Á¢ 1Àèªe é ÿÿÿ D H=é¡ 1Àè’e éäþÿÿ D H‹EØdH+%( …× HƒÄH=º£ 1À[A\A]A^]é[e H‹³Ð H…ö…€ Hƒ»Ø … H‹³à H…ö„sþÿÿ‹“ H=5¡ 1Àèe éZþÿÿH‹“È ‹³ HÖH…Òˆ‡ fïÀòH*ÂH…öˆ— fïÉòH*Îò^Áf/˜T †þÿÿòYÂR H=㟠¸ è±d I‹…H\ éÝýÿÿ D ‹“ø …Ò„¹ýÿÿ‹³ð H=eŸ 1Àè~d I‹…H\ é™ýÿÿfH‰ÑƒâfïÀHÑéH ÑòH*ÁòXÀH…ö‰iÿÿÿH‰òH‰ñfïÉHÑêƒáH ÊòH*ÊòXÉéQÿÿÿ D Hu×H=Ÿ ÆE× è÷I €}× Heä H zž HDÈ‹“ H‹³Ø 1ÀH=˜Ÿ èãc I‹…H\ L9pX„˜þÿÿéýÿÿ D ‹“ H=Ÿ 1Àè´c I‹…H\ L9pX„[þÿÿéçüÿÿèYŸíÿf „ UH‰åAWAVAULo0ATI‰ôSH‰ûHƒìdH‹%( H‰EÈ1À€( …Ü €~EÿAƒÇ€~EöAƒæþAƒÆHcC@I‹|Å H…ÿtH‹s8è;§íÿHcC@IÇDÅ ‹ `q{ H‹C`1Ò1ÿH‹s8D‹H÷ñH¯ÁHCXfHnÊD‰ùfHnÀI‰ÁD‰òflÁCXè~ªíÿHƒøÿ„„ HcS@H‹K`H‰CHE1ÀI‰DÕ H‹SXÇC@ HÑA€¼$™[ H‰KPu;H‹EÈdH+%( ugHƒÄD‰À[A\A]A^A_]ÃfA¿ A¾ é-ÿÿÿ € I‰„$ [ I‰”$¨[ ë³f D ‹5R{ HxŒ 1ÿ1ÀèêÿÿèE³íÿD‹ A÷ØëŠèèíÿ „ UH‰åAWAVAUATSHƒìdH‹%( H‰EÈ1À€=¶Q{ u'H‹EÈdH+%( …L HƒÄ[A\A]A^A_]à D D‹I‰ÍL‰ÁD·FH‰óI‰þH5ÿ‹ I‰Ô¿ èh³íÿH‰ßè %ÿÿƒ; „ß M…ít L‰÷èúBûÿƒ; I‰ÇuZAöÇ€… Aƒçuz‹;è‹ïúÿI‰ÀH‹EÈdH+%( …½ ·KHƒÄL‰â¿ [H5©‹ A\1ÀA]A^A_]éí²íÿ D L‰÷è@Eûÿ„ÀušH‹ -{ º ¾ H=i‹ èµíÿë‹ D I‹UH5<m ¿ 1À衲íÿéjÿÿÿ @ A‹UXH5Po ¿ 1Àè²íÿéDÿÿÿ @ I‹†h H…À„ÿÿÿL‰êH‰ÞL‰÷ÿÐéÿÿÿèSœíÿ ó úUH‰åHƒìH‹WdH‹%( H‰EøH‹Gfƒ HÊfHnÊHÈfHnÀH‹GflÁHÈGH‰Gv H‹G H‹W(HÈHÊfHnÀfHnÒflÂG H‹EødH+%( uÉÃèÏ›íÿff. „ @ ó úUH‰øH‰åHƒìdH‹%( H‰Uø1Ò·WfÁÂf‰Wfƒút(fƒú„V f…ÒtyH‹EødH+%( … Éà @ ·W fÁÂf‰W fƒú„b fƒú…( ·W fÁ·Êf‰W …Ét´ƒéHWHLÏf „ H‹HƒÂHÈH‰BøH9ÑuíëŠ ·O fÁÁf‰O ·É…É„pÿÿÿQÿƒú†2 ‰ÎHW ÁîƒîHÁæHt7 óoHƒÂfoÈfqÐfqñfëÁBðH9Öu݉ʃâø÷Á ÿÿ„ÿÿÿ‰Î)Ö~ÿƒÿv0zH<xó~foÈfqÐfqñfëÁfÖ‰÷ƒçüú9þ„ßþÿÿ‰ÖfÁDp r9ñ†ÌþÿÿƒÂfÁDp 9ʃ»þÿÿfÁDP é°þÿÿfÁG fÁGé þÿÿH‹EødH+%( ue‹5N{ HÔ 1ÿ1ÀÉéêÿÿf. „ ·W fÁ·Êf‰W …É„XþÿÿƒéHWHL D ‹HƒÂȉBüH9Ñuðé2þÿÿ1Òéÿÿÿ觙íÿ € ó úUH‰åHƒì‹O ‹wdH‹%( H‰Uø‹WÉÎfnÙfnÖH‹O HÉH‰O Êfn‹WfbÃÊfnÊ‹WfbÊʉW‹W flÁGʉW …Òt+H‹O(HÉH‰O(ƒút‹Wp‹OtÊÉfnÂfnáfbÄfÖGpH‹EødH+%( uÉÃèó˜íÿ ó úUH‰åHƒìdH‹%( H‰Eø1Àƒ?u‹G‹W ÈÊfnÀfnÊfbÁfÖG@„öuH‹EødH+%( u0Éà € LGH‹EødH+%( u·GÉH4L‰ÇD)ÆéÑ%üÿèl˜íÿff. „ ó úUA‰ðH‰åHƒì‹O ‹wdH‹%( H‰Uø‹WÉÎfnÙfnÖÊfn‹WfbÃÊfnÊH‹WfbÊflÁHÊH‰WGE„ÀuH‹EødH+%( u/Éà € H‰øH H‹UødH+%( u·PÉH4)þé"%üÿè½—íÿff. „ fó úUA‰ðH‰åHƒì‹O H‹wdH‹%( H‰Uø‹WÉfnÉHÎH‹O(fHnÖHÉfHnÙÊfnÂH‹WfbÁHÊfÖGfHnÂH‹W flÂGHÊfHnÂflÃG E„ÀuH‹EødH+%( u+Éà H‰øH8H‹UødH+%( u·PÉH4)þéZ$üÿèõ–íÿ D ó úUH‰åATSHƒì‹W dH‹%( H‰Eè‹GÊfnÊÈfnÀfbÁfÖG@„öu H‹EèdH+%( uNHƒÄ[A\]à @ LgH‰ûL‰çè™™íÿHƒÀHƒàøI<H‹EèdH+%( u·CHƒÄH4[A\)þ]é·#üÿèR–íÿfó úU‰òH‰åATSH‰ûHƒì‹O dH‹%( H‰Eè‹GÉfnÉH‹OHÉfHnÑÈfnÀH‹GfbÁHÈfÖGfHnÀH‹G flÂHÈGH‰G öG@u;‹G(‹O,ÈÉfnÀfnÙH‹G0H‹O8fbÃfÖG(HÈHÉfHnÀfHnáflÄG0„Òu H‹EèdH+%( uKHƒÄ[A\]à @ LcHL‰ç茘íÿHƒÀHƒàøI<H‹EèdH+%( u·CHƒÄH4[A\)þ]éª"üÿèE•íÿ D ó úUH‰åATSHƒì‹W dH‹%( H‰Eè‹GÊfnÊH‹WHÊfHnÒÈfnÀH‹GfbÁHÈfÖGfHnÀH‹G flÂHÈGH‰G @„öuH‹EèdH+%( uKHƒÄ[A\]ÃLg(H‰ûL‰çèÁ—íÿHƒÀHƒàøI<H‹EèdH+%( u·CHƒÄH4[A\)þ]éß!üÿèz”íÿf. „ UH‰åAUATI‰üSM¬$ HƒìdH‹%( H‰EØ1Àèäl I¼$@[ èW@ L‰ïèÏÿÿI‹œ$`\ H…ÛtfH‰ßH‹H‹wèaœíÿH…ÛuìI|$@è¢ÑúÿL‰ïè[ÿÿI‹¼$@\ H…ÿt ƒ(t7èbÀ I¼$P[ èõ H‹EØdH+%( u-HƒÄL‰ç[A\A]]éíÿ @ I‹¼$([ èC?ûÿI‹¼$@\ ë²è”“íÿ @ ó úUH=ë H‰åHƒìdH‹%( H‰Eø1ÀèÉÿÿH‹EødH+%( uÉ1ÀÃèQ“íÿó úUH=« H‰åHƒìdH‹%( H‰Eø1Àè‰ÿÿH‹EødH+%( uÉ1ÀÃè“íÿUI‰ùLe H‰åAWAVAUI‰ÕATI‰ôSHƒì(H‹^dH‹%( H‰EÈ1ÀH‹Hƒøw H\x L‹ÂH‰ÙL‰ÊH5³– 1À¿ 诨íÿI‹D$H‰E°H…Û„ H‰Ø…Û„" º E1Àf…ÀuHÁèA‰Ð„ÀuAƒÀHÁè¨uAƒÀHÁè¨uAƒÀHÁèƒàE‰ÆL= HƒøAƒÖ E1äfH‹}°D‰àL‰îH‹ ÇD‰÷H‰M¸è¦“üÿH‹M¸L‰þ¿ H‰Â1Àè¨íÿANAƒþ?tv¸ HÓàH÷ØH!Øtf…À…– HÁè º0 A¸ f…ÀuHÁèA‰Ð„ÀuAƒÀHÁè¨uAƒÀHÁè¨uAƒÀHÁèƒàAƒÄHƒøAƒÐ E‰ÆéXÿÿÿ „ H‹EÈdH+%( u6HƒÄ([A\A]A^A_]ÃfHÁè º0 A¸ éÒþÿÿ @ º E1ÀélÿÿÿèF‘íÿf D UH‰åAUATSHì Hƒ $ HƒìdH‹%( H‰EØ1ÀH…ö~7A‰üH‰óLÐïÿÿë @ H)ÃH…Û~ º L‰îD‰çH9ÓHNÓèñíÿH…ÀÜH‹EØdH+%( uHÄ [A\A]]Ãèºíÿf. „ ó úUH‰åHƒìH‹WdH‹%( H‰EøH‹GHÊfHnÊHÈfHnÀflÁGH‹EødH+%( uÉÃèaíÿó úUH‰åATI‰üH=³~ SH‰óHƒì dH‹%( H‰Eè1ÀèÿÿI‹„$@\ €x t€x# H‹su(‹xèÐþÿÿH‹CH‹UèdH+%( u"HƒÄ [A\]à @ H‹xH‰uØèêíÿH‹u؉ÇëÆèÖíÿf D ó úUH‰åHƒì‹W dH‹%( H‰Eø‹GÊfnÊÈfnÀfbÁfÖG@„öuH‹EødH+%( u/ÉÃf D LGH‹EødH+%( u·GÉH4L‰ÇD)Æé¹ üÿèTíÿ @ ó úUH‰åHƒìH‹WdH‹%( H‰EøH‹GHÊfHnÊHÈfHnÀH‹GflÁHÈGH‰G@„öuH‹EødH+%( u/ÉÃf D LG H‹EødH+%( u·GÉH4L‰ÇD)Æé) üÿèÄŽíÿ @ ó úUH‰åHƒìH‹WdH‹%( H‰EøH‹GHÊfHnÊHÈfHnÀH‹GflÁHÈGH‰G@„öuH‹EødH+%( u/ÉÃf D LG H‹EødH+%( u·GÉH4L‰ÇD)Æé™üÿè4Žíÿ @ ó úUH‰åATSHƒìdH‹%( H‰EèH‹GHÈH‰G@„öu H‹EèdH+%( uNHƒÄ[A\]à @ LgH‰ûL‰çèéíÿHƒÀHƒàøI<H‹EèdH+%( u·CHƒÄH4[A\)þ]éüÿè¢íÿfUI‰È¹ H‰åAWI‰×AVAUI‰õATI‰üSH`úÿÿHìˆ L‹·H\ H‰ßdH‹%( H‰EÈ1ÀóH«I‹„$@\ €x# …ž ‹@‰…TúÿÿAƒ} QuFI‹† H(áÿÿH9Ðt3L‰…XúÿÿL‰ÁL‰úL‰îL‰çÿÐL‹…Xúÿÿ…ÀA‰Æ…l IcÆë € H‰ÙL‰úL‰îL‰…XúÿÿI‹¼$([ èóîÿÿA‹E ƒè@ƒø‡W H<ö L‹…XúÿÿHc‚HÐ>ÿà H‹xL‰…Xúÿÿèx§íÿL‹…Xúÿÿ‰…TúÿÿéIÿÿÿf D 1Àf D H‹UÈdH+%( …ô HĈ [A\A]A^A_]à L‰îL‰çAÿ– H˜ëÇ € óAoE I‹E0L‰îL‰çóAoMóAoU A„$`[ I‰„$[ AŒ$p[ A”$€[ Aÿ–à H˜ésÿÿÿ I”$([ L‰îL‰÷Aÿ–¨ H˜éTÿÿÿ @ L‰îL‰çAÿ– H˜é<ÿÿÿ @ L‰îL‰çAÿ– H˜é$ÿÿÿ @ L‰îL‰çAÿ–ø H˜é ÿÿÿ @ L‰îL‰çAÿ–ð H˜éôþÿÿ @ L‰îL‰çAÿ–è H˜éÜþÿÿ @ L‰îL‰çèM L‰îL‰çAÿ–Ø H˜é¹þÿÿI‹„$@\ €x „ L‰îL‰çAÿ–( é”þÿÿ @ L‰îL‰çAÿ–Ð H˜é|þÿÿ @ I‹„$@\ €x „¾ L‰îL‰çAÿ–° H˜éRþÿÿf. „ I”$([ L‰îL‰÷Aÿ– ‰Ã…À„¹ HcÃé!þÿÿf „ I”$°[ L‰îL‰÷Aÿ–¸ H˜éüýÿÿ @ L‰îL‰çAÿ– H˜éäýÿÿ @ L‰îL‰çAÿ–È H˜éÌýÿÿ @ L‰îL‰çAÿ–À H˜é´ýÿÿI‹† éýüÿÿ‹½Túÿÿ1ÒL‰þè`íÿé-ÿÿÿ A·u‹½Túÿÿ1ÒLþèCíÿéÐþÿÿf D I‹¼$([ M¬$ èc1ûÿL‰ï·ðèXYÿÿI‹”$([ H‹H9ÂuëAf D H‹ H9Ât3ö@;tò¾ L‰ïè%RÿÿéïþÿÿI‹¼$([ H‰ÙL‰úL‰îèšëÿÿéyüÿÿ1öëÔèl‰íÿHÇÀêÿÿÿéèüÿÿUH‰åAWI‰ÿAVAUATSH‰ÓHƒìxH‰}D‹C ¿ H‰Mˆ‹J·VH5B dH‹%( H‰EÈ1Àÿsÿs0L‹ è ŸíÿM‹g(Y^AöÄ „ L‹»¸ H‹EI‹ö@Y…• 1ÀH5æw ¿ E1öèÏžíÿ1ÀIƒ? L-¹w t#I‹LÇD‰òL‰î¿ 1Àè©žíÿAFI‰ÆI;rÝH‹EH‹@(öÄ„¶ H‹ƒÀ €»ž Lh… H‹}H‹ƒÈ L‹XH‰E€Aç L‰}˜èAÓûÿH‰…pÿÿÿH‹ƒÀ H‹M…ÿ„· HƒÁHiw H5Vw 1À¿ èžíÿH‹ƒÀ H‹H…Ò„• L‰¥xÿÿÿE1öé¿ € A¶}L=€Ì ƒç…K L‰ïèsî A‹uE‹MLÕ I‰ÃA¶EH=m H Oµ ÑîHÂö ¨IDø¨IDȨIDШHªö IDÀHƒìM‹EAÁéAWE·ÉASVH5²‹ W¿ QI‹M RL‰âP1ÀèSíÿHƒÄ@H‹ƒÀ IƒÅH‹I9ÖƒÀ M‰ôIƒÆHƒ}˜ „6ÿÿÿM‹M M…ä…a I‹MA¸ 1Ò1ÀH5Œ‹ ¿ èúœíÿë© „ L‰àAö‡ …âýÿÿöÄ…JþÿÿH‹Eö€ …9þÿÿA÷Ä t!Hƒ»à tH‹UˆH³Ð H=Žd è‹óÿÿA÷Ä t!Hƒ» tH‹UˆH³ð H=š^ èaóÿÿA÷Ä …L A÷Ä @ … A÷Ä € …Ú A÷Ä … A÷Ä @ …h A÷Ä € …# A÷Ä …ö Aƒäu(H‹EÈdH+%( … HeØ[A\A]A^A_]Ãf D H‹EH=Éu L‹h0è„›íÿAöÅ…: AöÅ… H‹‹8 H‹“@ AöÅ„ø I‰ÔH5Óu H‰Ê1À¿ è›íÿ‹ƒ8 …ÀŽqÿÿÿAƒåIƒýMÿIƒçøIƒÇM…í…% L5¦u f D I‹T$I‹ $L‰ö1À¿ IƒÄAƒÅè8›íÿ¿ 辞íÿD;«8 |ÍéÿÿÿH‹S@H5ët ¿ 1Àè ›íÿéîþÿÿ @ H‹SxLm H…Ò… ÇE N/A L‰êH5œt ¿ 1ÀèÒšíÿéªþÿÿ D H‹SpLm H…Ò…Ç ÇE N/A L‰êH5Lt ¿ 1Àèššíÿéeþÿÿ D H‹ShH5t ¿ 1Àèyšíÿé7þÿÿ @ H‹S`H5ás ¿ 1ÀèYšíÿé þÿÿ @ H‹S81À¿ H5¤s è9šíÿA÷Ä …< ¿ è²íÿéÆýÿÿ D ·‹ H‹“ H5‰ 1À¿ è÷™íÿéŽýÿÿf¾ L‰ï蓆 …À„$ÿÿÿé&ÿÿÿf D ¾ L‰ïès† …À„ÌþÿÿéÎþÿÿf D 1ÀH5ïs ¿ è™íÿAƒå…# ¿ èíÿétýÿÿ @ H™r H5£r ¿ 1Àèf™íÿéHûÿÿLhéãúÿÿ € L‹³À €»ž IFH‰E˜tIFH‰E˜H…Ò„BúÿÿE1É1ÀëAAI‰ÁH9ЃÀ I|Ç þÿÿuåI‹H…À„úÿÿAq¿ D‰pÿÿÿL-Ùq HT0‰u€1ÀH‰µxÿÿÿH5¥q èŘíÿ‹U€E1ÒD‹pÿÿÿ…ÒtgD‰dÿÿÿL‰¥pÿÿÿM‰üI‰ßH‹xÿÿÿL‰µhÿÿÿM‰Ö € K‹LôD‰òL‰î¿ 1ÀIƒÆèm˜íÿL9óuàL‰ûL‹µhÿÿÿM‰çD‹dÿÿÿL‹¥pÿÿÿH‹E˜‹U€L‰î¿ D‰xÿÿÿH‹H1Àè,˜íÿD‹xÿÿÿAAE1ɉÁ1ÀIƒ> tQL‰e€L‹e˜L‰½xÿÿÿA‰ÏH‰]˜D‰Ë H@B;L‰î¿ I‹ Ä1ÀèÝ—íÿCH‰ÃI;rÚL‹e€L‹½xÿÿÿH‹]˜I‹éÖøÿÿ L‰ÉL‰òH5ýp 1À¿ 蟗íÿéKúÿÿf. „ @¶ÿèGû I‰Çé¤ùÿÿ € L‹¥xÿÿÿL‹}€M…ÿ„ŸúÿÿH‹…pÿÿÿH5† ¿ ‹HLD‹@H1ÀèC—íÿH‹ƒÀ Hƒ8 „múÿÿE1öL-zp „ K‹ ÷L‰òL‰î¿ 1ÀIƒÆè—íÿH‹ƒÀ L;0rÚé0úÿÿ D ·“š L-Xp ¿ 1ÀL‰îèÓ–íÿL‰î¿ 1À·“œ è½–íÿéŒüÿÿ „ H‹“0 H5»p ¿ 1Àè––íÿéÑúÿÿH‹“( H5p ¿ 1Àèv–íÿé§úÿÿH‹“H H5Èp ¿ 1ÀèV–íÿé¾üÿÿ„e÷ÿÿé@ýÿÿ D E1íL5~p f D I‹ $I‹T$L‰ö1À¿ AƒÅè–íÿI‹T$H5np 1À¿ Müèù•íÿ¿ è™íÿD;«8 |¶éÑùÿÿèÜíÿff. „ ó úUH‰øHƒÇH‰åHƒìdH‹%( H‰Uø1Ò‹PÊfn‹P ÊfnÊfbÁfÖ@ƒú†È H‹HHÉH‰Hƒú†Ú H‹HHÉH‰Hƒú†Æ H‹H HÉH‰H ƒú †² H‹H(HÉH‰H(ƒú0†ž ‹H8ɉH8ƒú4vy‹H<ɉH<ƒú8vlH‹H@HÉH‰H@ƒú@v\H‹HHHÉH‰HHƒúHvLH‹HPHÉH‰HPƒúPv<H‹HXHÉH‰HXƒúXv,‹H`ɉH`ƒúhv ‹HpɉHpƒúlvfÁ@tƒúpv‹HxɉHx¶H0‰ÎÀéÁæ¶Éæð ΉñÁæÁùæÌ ƒá3 ñ‰ÎÉÑþ᪠ƒæU ñˆH0¶H1‰ÎÀéÁæ¶Éæð ΉñÁæÁùæÌ ƒá3 ñ‰ÎÉÑþ᪠ƒæU ñˆH1¶H2‰ÎÀéÁæ¶Éæð ΉñÁùÁææÌ ƒá3 ñ‰ÎÉÑþ᪠ƒæU ñ¶p3ˆH2‰ñ@ÀîÁá@¶öáð ñ‰ÎÁáÁþáÌ ƒæ3 ñ‰ÎÉÑþ᪠ƒæU ñˆH3¶H4‰ÎÀéÁæ¶Éæð ΉñÁæÁùæÌ ƒá3 ñ‰ÎÉÑþ᪠ƒæU ñˆH4¶H5‰ÎÀéÁæ¶Éæð ΉñÁæÁùæÌ ƒá3 ñ‰ÎÉÑþ᪠ƒæU ñˆH5¶H6‰ÎÀéÁæ¶Éæð ΉñÁæÁùæÌ ƒá3 ñ‰ÎÉÑþƒæU᪠ñˆH6¶H7‰ÎÀéÁæ¶Éæð ΉñÁæÁùæÌ ƒá3 ñ‰ÎÉÑþ᪠ƒæU ñˆH7‰Ò·pH×H‹UødH+%( uÉH‰úH)Â)Öéü üÿƒú(vÕéÞýÿÿè|íÿff. „ fUH‰åAWM‰ÇAVI‰þAUI‰ÍATI‰ÔL‰ÊSH‰óL‰æH‰ßHƒì8L‹EdH‹%( H‰EÈ1Àè_ÞÿÿI‹u H‰ßèÃûÿ€=Ä9{ I‰ÂtA¶…– ƒè<v(Aƒ<$‡é A‹$HÎå Hc‚HÐ>ÿà „ A‹µŒ …öuA‹$ƒøt<ƒø t7A‹u€= bz L‰U¸L‰÷tè EÿÿL‹U¸I‰Æë D èKGÿÿL‹U¸I‰ÆëŠfA‹t$ëÆf „ H‹EÈdH+%( … I‹GpHƒÄ8L‰ñL‰êL‰æ[L‰ÿA\A]A^A_]ÿà D H‹EÈdH+%( …É I‹‡˜ ëà @ H‹EÈdH+%( …© I‹G0ë¦ € H‹EÈdH+%( …‰ I‹‡ ëƒ @ H‹EÈdH+%( umI‹‡ˆ édÿÿÿ D H‹EÈdH+%( uMI‹GhéGÿÿÿH‹EÈdH+%( u5I‹G(é/ÿÿÿ „ I‹GPH;1y „¯ H‹UÈdH+%( „ÿÿÿèwzíÿ € H‹EÈdH+%( uåI‹G`éßþÿÿ „ I‹GXH;52y u´I‹T$öÂtHƒƒÐ öÂtHƒƒØ ƒâtHƒƒà ë† D AöD$tƒƒX H‹EÈdH+%( …rÿÿÿI‹Gélþÿÿ D M…Ò„ç L‰U¸M…ö„š I‹¾HX èNÁúÿ€=´-{ L‹U¸H‰ÁtL‰×L‰êL‰æè@ðÿÿL‹U¸I‹B0AöB(„Í M‹…@ ¨„æ A€¿5 M‰Á… A‹•8 …ÒŽ` ƒàÇE¸ HƒøHÀHƒàøHƒÀH‰E¨ëi € I‹QL‹PI‰U I‹H‰ÑH+H8I‰M0H‰P8M…ÒtXH…Ét"L‰M°M‰ðL‰ÑL‰êL‰æL‰ÿAÿL‹M°…À…Ö ƒE¸LM¨‹E¸A;…8 í I‹qH‰ßL‰M°èæûÿL‹M°H…Àu…ƒƒH ëÆ @ €=¦,{ teL‰×I‹\$L‰U¸èoûÿA‹L$ A‹T$H5öh I‰ÀI‰Ù¿ 1ÀèsŽíÿL‹U¸M…Òt(I‹Z0öÃ…Ó öÃ…¥ öÃ…w ƒã…I H‹EÈdH+%( …³ýÿÿI‹GM‰ðL‰ÑHƒÄ8L‰êL‰æL‰ÿ[A\A]A^A_]ÿà @ H‹EÈdH+%( …yýÿÿI‹G@ésüÿÿ @ H‹EÈdH+%( …YýÿÿI‹G éSüÿÿ @ I‹GHH;-/y …(ýÿÿI‹T$H“À éýÿÿf D H‹EÈdH+%( …ýÿÿI‹Gé üÿÿ @ H‹EÈdH+%( …ñüÿÿI‹‡€ éèûÿÿH‹EÈdH+%( …ÑüÿÿI‹GxéËûÿÿ @ H‹EÈdH+%( …±üÿÿI‹G8é«ûÿÿƒƒ@ ¸ÿÿÿÿH‹UÈdH+%( …‰üÿÿHƒÄ8[A\A]A^A_]Ãf D ƒƒH 1ÀëÍ D fAƒ|$ ˆDüÿÿI‹T$H“È é3üÿÿfH‹EÈdH+%( …1üÿÿI‹M‰ðL‰Ñézþÿÿ € L‰ÆH‰ßè ûÿH…Àt˜I‹•@ L‹HI‰U I‹•8 H‰ÑH+H8I‰M0H‰P8M…É„jÿÿÿH…É„hÿÿÿH‹EÈdH+%( …ÂûÿÿI‹M‰ðL‰Éé þÿÿƒƒL 1ÿè²½úÿ€=*{ L‹U¸H‰Á„%ÿÿÿL‰êL‰æL‰×è ìÿÿ1ÀéáþÿÿI‹T$0¿ 1ÀL‰U¸H5¯f èÝ‹íÿL‹U¸é’ýÿÿI‹T$(¿ 1ÀL‰U¸H5qf 踋íÿL‹U¸édýÿÿI‹T$ ¿ 1ÀL‰U¸H53f è“‹íÿL‹U¸é6ýÿÿI‹T$H5 f ¿ 1Àèr‹íÿL‹U¸é ýÿÿI‹pH‰ßL‰E¸èy ûÿL‹E¸H…À„\þÿÿI‹PI‹I‰U H‰ÊH+P8I‰U0H‰H8H‹HH…É„5þÿÿH…Ò„3þÿÿH‹EÈdH+%( …úÿÿI‹M‰ðéÙüÿÿ¸êÿÿÿéÜýÿÿ @ UH‰åAWAVL½`úÿÿI‰öAUI‰ýATSH‰ÓL‰úHìˆ H‰XúÿÿH‹¿([ L‰…PúÿÿdH‹%( H‰EÈ1Àè0(ûÿA‰Ä…À…… H‰ÙL‰úL‰öL‰ïè”K …ÀˆŒ uBHƒìÿµPúÿÿL‰òI‰ØI‹µ([ I½ L‰ùL‹XúÿÿèÍ÷ÿÿ€=C({ A‰ÄXZuW € H‹EÈdH+%( uUHeØD‰à[A\A]A^A_]à € ‹5({ ‰ÁH¾? 1ÿ1Àèèðþÿë¾f D A‰Äë³ Hƒ}° t©L‰þL‰ïèFK ëœèÏsíÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u#H‹NL‹NHï°[ L‹FH‹—H\ ÉL‰Îéƒþÿÿènsíÿff. „ UH‰åAWAVAUATSHƒì8dH‹%( H‰EÈH‹‡x\ L‹pM…ö„Î M‹F I‹N(H‰ûI9ȃº f. „ H1){ D‹(E…í… IP¶CMV0H9ʇˆ O<A·„Àt#A‹fÁljþÊA‰A·WÁæfÁÂ·Ò òA‰WD·çK H9у— „Àt#A‹‰úfÁÂÈA‰A·GÁâfÁÀ·À ÐA‰G‹5E{ L‰À1ÒH÷öH‰ÈH)ÐL9àƒ Hƒì‹5]&{ D·Ï1ÀQHsw H lÜ ¿ è*ïþÿXZH‹EÈdH+%( …É HeØD‰è[A\A]A^A_]à I‹NH‰M°Iƒü†^ I‹vH‹»H\ L‹«([ H‰u¨H‰}¸„À…Ì A‹7ƒþR‡^ I½À èd÷ Aƒ??‡â H‹E¸€¸0 t}HUÀL‰þL‰ïHÇEÀÿÿÿÿè¦&ûÿPƒúv>H˜M‹F H…ÀˆÇ MàI‹N(IÀM‰F I9È‚Xþÿÿ „ E1íé ÿÿÿ „ L‹E¨H‹M°L‰þH»°[ H‹UÀèuK ƒøÂu¢L‹E¨H‹M°L‰þH‰ßH‹U¸è)üÿÿë‰ € L‰ïèhûÿA‹H ®òw H‰ÖH‹ÑH…Ò„ÿÿÿ¶ðL‰ÿÿÒA‹7éÿÿÿf D H‹M¨H‹U°L‰þH‰ßè%ãÿÿM‹F H…À‰9ÿÿÿI‹FA‹7A·H‰E°H‰Áë A‹7A‰ñ‹5˜${ LÁ1ÀD·ÇHv 1ÿA½êÿÿÿègíþÿé:þÿÿI‹FA·M‹F H‰E°H‰Áë¿èWpíÿ € UH‰åAWAVI‰ÖAUATSHƒìL‹G`H‹O8dH‹%( H‰EÈ1À¶VL‹gHI@H9ÁrAMÄH‰ûI‰õE·L$„ÒuaE·ùK8H9Áƒ ‹5rB{ L‰À1ÒH÷öH‰ÈH)ÐI9LJ¨ A½ H‹EÈdH+%( …’ HeØD‰è[A\A]A^A_]à „ A‹<$A·T$‰øfÁÂÈA‰$D‰È·òfÁÀA‰ÂD·øD·ÈAÁâD ÖA‰t$K48H9ñspfÁÂfÁÀ‹5ÚA{ A‰<$fA‰T$1ÒfA‰D$L‰ÀH÷öH‰ÈH)ÐL9øƒXÿÿÿHƒì‹5%#{ HBt 1ÀQ¿ H 3Ù A½êÿÿÿèðëþÿXZé,ÿÿÿf „ Iü ðÿÿ‡³ Iƒÿ†™ H‹KH‹SPL‰æL‰ïÿS H…ÀxCIÇóoK`L{PL‰ïfInÇflÀfÔÁC`è>ûÿÿA‰Å…À…ÆþÿÿL‰þL‰÷èˆ/ é¶þÿÿ ‰ÇA‰Å÷ßè|íÿHƒìH‹K`1ÿHKXE‹ $Ht E·D$‹5S"{ P1Àè7ëþÿY^ésþÿÿA½êÿÿÿ¿ ëº E‰åé[þÿÿè#níÿ ó úUH‰åAWI‰ÏAVAUI‰õATI‰üSHƒì(H‰U¸L‹·([ H‹ŸH\ dH‹%( H‰EÈ1À€ …· A‹u ƒþR‡ I¾À è^ó Aƒ} ?‡Ã €»0 tjHUÀL‰îL‰÷HÇEÀÿÿÿÿè£"ûÿPƒúv+H˜H‹UÈdH+%( … HƒÄ([A\A]A^A_]à € H‹M¸H‹UÀM‰øL‰îI¼$°[ è…G ƒøÂuµH‹M¸M‰øH‰ÚL‰îL‰çè;øÿÿëžf „ L‰÷èxûÿA‹M H½îw H‹ÊH‰ÎH…Ò„*ÿÿÿ¶ðL‰ïÿÒéÿÿÿH‹EÈdH+%( u-H‹U¸HƒÄ(L‰ùL‰î[L‰çA\A]A^A_]é!ßÿÿHÇÀêÿÿÿé+ÿÿÿè¯líÿff. „ @ ó úUH‰åSH‰ûHƒìH‹¿([ dH‹%( H‰Eè1ÀèûÿH‹UèdH+%( uH» H‹]ø·ðÉéâ;ÿÿèMlíÿff. „ fó úUH‰åATL§ L‰çHƒìdH‹%( H‰Eè1Àè”Zÿÿ…ÀyH‹UèdH+%( u%L‹eøÉà H‹EèdH+%( u L‰çL‹eøÉé,_ÿÿè×kíÿ € ó úUH‰åAWA‰×AVA‰öAUI‰ÍATIÇÄôÿÿÿSH‰û¿€\ Hƒì(dH‹%( H‰EÈ1Àè#’ H…À„ Dˆ°˜[ I‰ÄH€`\ L‰hèfHnÀI„$@[ M´$ flÀL‰÷A„$p\ fHnÀflÀA„$@[ èõ1ÿÿI¼$°[ 1ÒH5d÷ÿÿè¯K I|$@èU¬úÿH…Û„´ H‰ßèô” …ÀˆD ƒ{(I‰œ$@\ „J I‹¼$`Z èý’ Aˆ„$8 ‹C(…À…² L‰÷èBYÿÿ…À‰Š f. „ ‹5® { 1ÿ1ÀHÕ[ èŠçþÿH…Ûu}M…ítA€½1 u~f D H‹EÈdH+%( … HƒÄ(L‰à[A\A]A^A_]à H={ I‰¼$`Z èd’ L‰÷Aˆ„$8 è´Xÿÿ…Àx€L‰÷èx]ÿÿ…ÀˆpÿÿÿH…Ût† €{ u’éxÿÿÿ D A€½0 „zÿÿÿI‹¼$([ èMûÿ„À…eÿÿÿH=^ è9ñþÿAÆ…0 éLÿÿÿ @ H‰ßèð …Àt` @ L‰ç‰E¼è=ÕÿÿLce¼é$ÿÿÿ @ D‰þL‰çè~þÿ…Àˆ ¾ L‰çèPHþÿ„ÀtÆ«Oz €{ tGI‹¼$([ è& €{! u”Hƒ=œOz …dþÿÿHƒ=†Oz …VþÿÿH‰ßèH› H‰yOz éBþÿÿ @ ¾ L‰çèëGþÿ„Àu?I‹¼$([ è*ûÿ„À„á I‹¼$([ èåûÿ„À„° I‹¼$([ è°ûÿ„À„ €{ I‹¼$([ …_ÿÿÿèQûÿL‰÷·ðèF8ÿÿI‹”$([ H‹H9Âuë$ @ H‹ H9Âtö@;tò¾ L‰÷è1ÿÿéÿÿÿ1öëï‹5z { HGn 1ÿ1ÀèVåþÿƒÈÿé¦þÿÿèYhíÿ‹5W { HhY 1ÿè5åþÿƒÈÿé…þÿÿ‹5; { H0Y 1ÿèåþÿƒÈÿéiþÿÿ‹5 { HúX 1ÿèýäþÿƒÈÿéMþÿÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿtH‹EødH+%( uÉé[Óÿÿ H‹EødH+%( uÉÃè²gíÿfó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ? „ó Hƒ „ý Hƒ „ Hƒ „ Hƒ( „ Hƒ0 „) Hƒ8 „4 Hƒ@ „? HƒH „J HƒP „U HƒX „` Hƒ` „k Hƒp „v Hƒ¿ˆ „ Hƒ¿ „ Hƒ¿˜ „ Hƒh „« Hƒ „¶ Hƒx „Á Hƒ¿€ „Ì Hƒ¿ „Ú Hƒ¿¨ „è Hƒ¿° „ö Hƒ¿À „ Hƒ¿¸ „ Hƒ¿È „2 Hƒ¿Ð „@ Hƒ¿( „N Hƒ¿Ø „\ Hƒ¿è „j Hƒ¿ð „x Hƒ¿ø „† Hƒ¿ „” Hƒ¿ „¢ Hƒ¿à „° Hƒ¿ „¾ Hƒ¿ „Ì Hƒ¿ „Ú H‹EødH+%( …ò Éà D H‘ºÿÿHƒ H‰…þÿÿH<ºÿÿHƒ H‰G…øýÿÿH&ºÿÿHƒ H‰G…íýÿÿHºÿÿHƒ( H‰G …âýÿÿHú¹ÿÿHƒ0 H‰G(…×ýÿÿHä¹ÿÿHƒ8 H‰G0…ÌýÿÿHιÿÿHƒ@ H‰G8…ÁýÿÿH¸¹ÿÿHƒH H‰G@…¶ýÿÿHR¼úÿHƒP H‰GH…«ýÿÿH<½úÿHƒX H‰GP… ýÿÿHf¼úÿHƒ` H‰GX…•ýÿÿH¼úÿHƒp H‰G`…ŠýÿÿH:½úÿHƒ¿ˆ H‰Gp…ýÿÿHa½úÿHƒ¿ H‰‡ˆ …qýÿÿH…½úÿHƒ¿˜ H‰‡ …cýÿÿH©½úÿHƒh H‰‡˜ …UýÿÿHP¼úÿHƒ H‰Gh…JýÿÿH ¹ÿÿHƒx H‰G…?ýÿÿH´¸ÿÿHƒ¿€ H‰Gx…4ýÿÿH›¸ÿÿHƒ¿ H‰‡€ …&ýÿÿH?¸ÿÿHƒ¿¨ H‰‡ …ýÿÿH#»ÿÿHƒ¿° H‰‡¨ … ýÿÿHÇ·ÿÿHƒ¿À H‰‡° …üüÿÿHÐÿÿHƒ¿¸ H‰‡À …îüÿÿ€¿0 „‰ Hb½ÿÿHƒ¿È H‰‡¸ …Óüÿÿ D HÑÏÿÿHƒ¿Ð H‰‡È …ÀüÿÿHµÏÿÿHƒ¿( H‰‡Ð …²üÿÿH‰ÒÿÿHƒ¿Ø H‰‡( …¤üÿÿH}ÏÿÿHƒ¿è H‰‡Ø …–üÿÿHѹÿÿHƒ¿ð H‰‡è …ˆüÿÿHU¹ÿÿHƒ¿ø H‰‡ð …züÿÿHÙ¸ÿÿHƒ¿ H‰‡ø …lüÿÿH]¸ÿÿHƒ¿ H‰‡ …^üÿÿHá·ÿÿHƒ¿à H‰‡ …PüÿÿHe·ÿÿHƒ¿ H‰‡à …BüÿÿH¹ÎÿÿHƒ¿ H‰‡ …4üÿÿHíµÿÿHƒ¿ H‰‡ …&üÿÿHÎÿÿH‰‡ éüÿÿ D H)ÎÿÿH‰‡¸ éEûÿÿè¨aíÿ „ ó úUH‰åHƒìdH‹%( H‰Uø‹Êfn‹WÊfnÊfbÁfÖƒú†É H‹OH‰øHÉH‰Oƒú†Ã H‹OHÉH‰Oƒú†¯ H‹OHÉH‰Oƒú †› H‹O HÉH‰O ƒú0†‡ ‹O0ɉO0ƒú4vy‹O4ɉO4ƒú8vlH‹O8HÉH‰O8ƒú@v\H‹O@HÉH‰O@ƒúHvLH‹OHHÉH‰OHƒúPv<H‹OPHÉH‰OPƒúXv,‹OXɉOXƒúhv ‹OhɉOhƒúlvfÁGlƒúpv‹WpʉWp¶P(‰ÑÀêÁá¶Òáð щÊÁáÁúáÌ ƒâ3 ʉÑÒÑù⪠ƒáU ʈP(¶P)‰ÑÀêÁá¶Òáð щÊÁáÁúáÌ ƒâ3 ʉÑÒÑù⪠ƒáU ʈP)¶P*‰ÑÀêÁá¶Òáð щÊÁúÁááÌ ƒâ3 ʉÑÒÑù⪠ƒáU ʶH+ˆP*‰ÊÀéÁâ¶Éâð ʉÑÁâÁùâÌ ƒá3 ʉÑÒÑù⪠ƒáU ʈP+¶P,‰ÑÀêÁá¶Òáð щÊÁáÁúáÌ ƒâ3 ʉÑÒÑù⪠ƒáU ʈP,¶P-‰ÑÀêÁá¶Òáð щÊÁáÁúáÌ ƒâ3 ʉÑÒÑù⪠ƒáU ʈP-¶P.‰ÑÀêÁá¶Òáð щÊÁáÁúáÌ ƒâ3 ʉÑÒÑùƒáU⪠ʈP.¶P/‰ÑÀêÁá¶Òáð щÊÁáÁúáÌ ƒâ3 ʉÑÒÑù⪠ƒáU ʈP/H‹EødH+%( u ÉÃú(vêéõýÿÿè|^íÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉHÇ°[ éy8 è4^íÿ @ ó úUH‰åATI‰ôHƒìdH‹%( H‰Eè1ÀH…ÿt3H‰ú¾ L‰çè«` …Àt H‹EèdH+%( uL‰àL‹eøÉà € AÇ$N/A ë×èÉ]íÿf „ ó úUH‰åAWAVI‰ÖAUI‰õATI‰üSHƒìL‹¿([ ‹6dH‹%( H‰EÈ1ÀH‹ŸH\ I¿À èã Aƒ} ?wHHƒìL‰ñL‰êE1Éj I¼$ I‰ØL‰þèÎàÿÿZYH‹UÈdH+%( u&HeØ[A\A]A^A_]Ãf D 1É1ÒL‰îL‰çèyÏÿÿëËè]íÿfó úUH‰åAWAVM‰ÎAUI‰ÍATI‰üSH‰ÓHƒì(L‰E¸dH‹%( H‰EÈ1À€¿™[ t € „i I‹„$@\ €x …G €x# …m D‹xIƒý†/ 1ÒD‰ÿèåoíÿHƒøÿ„ º H‰ÞD‰ÿè7… Hƒø… A€|$ ·Suu·ÂL9è‡é fƒú†ß LhøHsD‰ÿL‰êèø„ L9è…à A€|$ ucM…öt ƒ;?† H‹E¸H‰1ÀH‹UÈdH+%( …Ú HƒÄ([A\A]A^A_]Ãf‹fÁ‰Ñȉ·CÁáfÁÀ·À ȉCégÿÿÿ @ I‹¼$([ èûÿ‹ HbÝw H‹ÊH…Ò„zÿÿÿ¶ðH‰ßÿÒémÿÿÿ „ I‹¼$([ L‰òH‰Þè ûÿ…À„Xÿÿÿ D ¸ÿÿÿÿéRÿÿÿf D H‹Ÿ [ H+·¨[ Hóé ÿÿÿf. „ H‹xH‰u°èvíÿH‹u°A‰Çé~þÿÿè"[íÿfó úUH‰åAWAVAUATSLœ$ ÿÿHì Hƒ $ L9ÜuïHƒì8H‰¸ÿþÿI‰ýI‰ôL‰…°ÿþÿdH‹%( H‰EÈ1ÀHH‰…¨ÿþÿ @ A€½™[ t A€} „s I‹…@\ €x …’ €x# …p D‹p1ÒL‰æD‰÷èÏmíÿHƒøÿ„m HÀÿþÿº D‰÷H‰Þèƒ Hƒø…L A€} ·…Æÿþÿt-‹•ÀÿþÿfÁÀ‰Áʉ•Àÿþÿ·•ÄÿþÿÁáfÁÂ·Ò Ê‰•Äÿþÿ·Ðfƒø† LzøHµÈÿþÿD‰÷L‰ú貂 L9ø…å A€} uvH‹°ÿþÿL‰âH‰ÞL‰ïH‹…¸ÿþÿÿÐ…Àu·SIÔƒ;Gt5L9¥¨ÿþÿ‡ðþÿÿH‹UÈdH+%( …Ÿ HÄ8 [A\A]A^A_]à LcL9¥¨ÿþÿ‡·þÿÿëÅ D I‹½([ èÄûÿ‹•ÀÿþÿH=Ûw H‹×H…Ò„dÿÿÿ¶ðH‰ßÿÒéWÿÿÿ D L‰ãI+¨[ I [ é<ÿÿÿfH‹xè÷síÿA‰Æéƒþÿÿ € ¸ÿÿÿÿéNÿÿÿèùXíÿf „ ó úUH‰åHƒìdH‹%( H‰Eø‹fÁGfÁGȉH‹EødH+%( uÉÃè±Xíÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɉòHÇ ¾ÿÿÿÿé,ÿÿèmXíÿff. „ fó úUHÇ H‰åSHƒìdH‹%( H‰Eè1Àè-ÿÿH‰ÃH‰Çè-R HƒûÀH‹UèdH+%( uH‹]øÉÃè Xíÿff. „ fó úUH‰åAWAVAUATI‰üSHì dH‹%( H‰EÈ1ÀH‡ H‰ÇH‰…Øþÿÿè,ÿÿH‰ÃH‰ÇèµQ H…Û„Û M‹„$@\ A€x …‰ A€x! t A‹@@…À…& H0ÿÿÿ1À¹ A€x# H‰ßóH«…o A‹@‰…0ÿÿÿI‹@óAoD$M‹¬$H\ H‰…8ÿÿÿH éÿÿH‰…PÿÿÿA¶@$ÈL‰ïfI~ÎfÆÀ)…@ÿÿÿˆ…XÿÿÿI„$°[ H‰…èþÿÿèOïÿÿM…ö„õ L½ ÿÿÿ¹ H’H L‰öL‰ÿèX H‹…HÿÿÿH‰EH…@ÿÿÿHƒøÿ„ H‰…hÿÿÿAÆ„$™[ HÇ…`ÿÿÿ HE¡H‰E¸HE¨I‰„$x\ L‰æH‰ßè2·ÿÿ…Àt1ëA @ ƒøtæ‹• { …Ò…Õ H‹•HÿÿÿH•@ÿÿÿH9U€ƒ½ L‰úL‰æH‰ßèïåÿÿ…ÀyÃA‰ÆI„$`\ I‰„$x\ è3 A€½4 „õ H‹½èþÿÿè‰8 L‰çèA. H‹]¨H…Ût „ H‰ßH‹H‹wè1^íÿH…ÛuìAÆ„$™[ H‹EÈdH+%( … HÄ D‰ð[A\A]A^A_]à HÇ…hÿÿÿÿÿÿÿéìþÿÿ „ A‰ÆI„$`\ I‰„$x\ E…ö…LÿÿÿH‹½èþÿÿ¾ èã4 A‰Æ…À…0ÿÿÿL‰îL‰çè-- A‰Æ…À…ÿÿÿH‹½Øþÿÿ1ÒH5²ÿÿè-_ÿÿA‰Æéýþÿÿ D L‰çè8²ÿÿéþþÿÿ I„$°[ L‰…èþÿÿH‰…ÐþÿÿI‹„$H\ H‰ÇH‰…Èþÿÿè3íÿÿ¿H èYgíÿL‹…èþÿÿH…ÀI‰Ç„$ AÆ„$0\ E1íL‰ÇÇ…àþÿÿH D º L‰þè‚ H‰ÁH…ÀŽ× E·wA¶T$D‰ó„Òt'A‹fÁÉÞD·óÈA‰A·GÁæfÁÀ·À ðA‰GAƒþ†Æ D;µàþÿÿ‡? Aƒþt'Iw·ÓI‹¼$@\ Hƒêè¡ H…ÀŽ6 A¶T$I‹„$H\ M‹´$([ H‰…èþÿÿ„Ò…C A‹7ƒþR‡ I¾À è{Ù Aƒ??‡Q H‹…èþÿÿ€¸0 „• H• ÿÿÿL‰þL‰÷HÇ… ÿÿÿÿÿÿÿè°ûÿPƒúvHH˜H…Àˆ$ ·ÛL‰çHÃIÝè àÿÿ…À…: ‹– { …À…£ I‹¼$@\ é±þÿÿf „ H‹• ÿÿÿH‹½ÐþÿÿL‰éL‰þL‹ èp- ƒøÂu“ H‹•èþÿÿL‰éL‰þL‰çLg è Þÿÿéoÿÿÿ € ·ÓL‰ÿH‰àþÿÿH‰ÖH‰•èþÿÿè´LíÿH‹•èþÿÿH‹àþÿÿH…À„; D‰µàþÿÿHpI‰Çéˆþÿÿf. „ L‰÷èûúÿA‹H NÔw H‰ÖH‹ÑH…Ò„žþÿÿ¶ðL‰ÿÿÒéŽþÿÿH Ï L‰êL‰þL‰çèËÄÿÿéÐþÿÿf D I‹œ$H\ L‰ÇL‰…èþÿÿL½ ÿÿÿH‰Ðþÿÿè‹‚ H‰ßI‰Åè€êÿÿ¹ L‰îL‰ÿH»C è™ L‹…èþÿÿA‹P@…ÒŽ I‹H8ƒêA½ HRHAHTÑ( @ Hƒ8AƒÝÿHƒÀH9ÐuïIcÅH<ÀHÁçL‰…èþÿÿèTx H‰…øþÿÿH‰ÃH…À„Ü I‹„$@\ L‹…èþÿÿ€x# …m ‹PI‰Ù¶p$L‹P¹ 1ÀH‰ßóAoD$L‰…èþÿÿóH«HDãÿÿ‰L‰ÏH‰C fÆÀCI‹A@ˆs(L‰æL‰SI‰A`IAI‰A8IAqIÇA0 I‰ˆ èϱÿÿA‰ÆI„$°[ H‰…àþÿÿE…ö…l L‹…èþÿÿA‹H@…ÉŽ3 ¸ D‰µÈþÿÿ1ÛL‰½ÀþÿÿA‰ÆM‰çM‰Ä I‹T$8H[HÂH‹PH…ÒtIcÎD‹XL‹L‰þI‹‡@\ L ɹ IÁáLøþÿÿD¶@$L‰Ï1ÀóH«H^âÿÿE‰L‰ÏI‰A IAqM‰QI‰QEˆA(I‰Q8IÇA0 I‰ˆ èü°ÿÿ…À… A‹L$@AƒÆHƒÃ9Ù_ÿÿÿD‰µèþÿÿM‰üD‹µÈþÿÿL‹½ÀþÿÿH 8{ ‹…Òu>IcÖH‹½øþÿÿH ÒHÁãH߀p …ÿ H‹WHWH9WP‚¡ ƒèþÿÿÆGpu¼H‹½àþÿÿ¾ è;/ A‰Æ…Àu H‹½Øþÿÿ1ÒH5„¬ÿÿèŸYÿÿA‰Æ @ è£ H‹…Ðþÿÿ€¸4 „ H‹½àþÿÿMcíOlí èë1 I„$`\ IÁåAÆ„$™[ I‰„$x\ E1ä H‹…øþÿÿJ‹\ xH…Ût € H‰ßH‹H‹wèqWíÿH…ÛuìIÄ M9åuÈH½øþÿÿè»u é,ùÿÿ € I‹xèÏiíÿM‹„$@\ é÷ÿÿ‹5à{ I‰Æ…í H U 1ÿ1Àè³ËþÿH‹½Ðþÿÿ¾ è2. A‰Æ…Àt> L‰ÿè KíÿH‹…Èþÿÿ€¸4 tH‹½Ðþÿÿè”/ L‰çè¼& é¤øÿÿL‰çè«ÿÿëÝH‹µÈþÿÿL‰çè>& A‰Æ…Àu¯H‹½Øþÿÿ1ÒH5'«ÿÿèBXÿÿA‰Æë• D HGxL‰úL‰æI‰„$x\ èÑÝÿÿ…ÀˆS ƒøH‹µøþÿÿH 0{ t*H Hxhÿÿ †äýÿÿHÇ@h AF™A÷ýA‰ÖéÌýÿÿH< L‰æ耮ÿÿ…À… H‹µøþÿÿH â{ 버ïþÿÿH‰…èþÿÿHò> ‹5¢{ 1ÿ1Àè…ÊþÿH‹èþÿÿA‰ÎéÞþÿÿH‰èþÿÿHã> ëÒL‰ç莪ÿÿéêýÿÿA‹7A‰ñE·G‹5\{ 1ÿL‰éHÌR 1ÀA¾êÿÿÿè/Êþÿé’þÿÿA‰ÆéŠþÿÿM‰üA‰ÆéýÿÿH‹xèþgíÿL‹øþÿÿL‹…èþÿÿ‰ÂI‹„$@\ ésûÿÿA¾ÿÿÿÿé#÷ÿÿ¿ A½ éûÿÿHa> 1ÿ1ÀèÆÉþÿé)þÿÿA¾ôÿÿÿéóöÿÿA‰Æé&ýÿÿÇ…èþÿÿ é˜üÿÿA‰Æéýÿÿè¢LíÿèíaíÿD‹0A÷Þé¿öÿÿ‹5 { H•R 1ÿH‰èþÿÿègÉþÿH‹èþÿÿA‰ÎéÀýÿÿ „ ó úUH‰ñH‰åHƒìH‹—([ dH‹%( H‰Eø1ÀH‹H9Âu ëH‹ H9Âtƒxuò¸ ë ‹5 { HkR 1ÿ1ÀèòÈþÿ1ÀH‹UødH+%( uÉÃèêKíÿf. „ ó úUH‰åAVI‰öAUI‰ý¿ ATSH‰ÓHƒìdH‹%( H‰EØ1Àè?r H…Àt`L‰÷I‰Äè+DíÿI‰$H‰ÇH…ÀtV¾] èÕQíÿH…ÀtÆ I‰\$L‰ïèà{ÿÿE1ÀH…ÀtL‰ H‹EØdH+%( uHƒÄD‰À[A\A]A^]ÃA¸ôÿÿÿëÙè9KíÿL‰çè‘GíÿA¸ôÿÿÿëÄf „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉHÇ é9*ÿÿèäJíÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉHÇ éÉ*ÿÿè¤Jíÿ @ ó úUH‰åAVI‰þAUI‰õ¾ ATS‰ÓHƒìdH‹%( H‰EØ1Àè<)þÿH ¾ L‰ï„ÀHìP H< HEÈ1Àè2IíÿI‹¾([ ¶ÓL‰îLcàHÇÀ èƾ LàH‹UØdH+%( u HƒÄ[A\A]A^]ÃèJíÿfó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉHÇ é™+ÿÿèÄIíÿ @ ó úUH‰åHƒìH‹—([ dH‹%( H‰Eø1ÀH‹H9Âuë$ @ H‹ H9Ât9puóH‹UødH+%( uÉÃf1ÀëéègIíÿ € ó úUH‰øH‰÷H‰åAWAVAUATSH‰ÓHƒìD‹`dH‹ˆ([ dH‹%( H‰UÈ1Òº A9ÔL‹DOâ1ÒL9Át!L‰Àë D H‹ H9Át;Puóö@(€„¦ ƒÂƒúuÒè“ I‰ÇH…À„° E1öA½ ë+ D D‰öL‰ÿè ‰ÁA9Ä~MH˜L‰êAƒÆHÁèHÓâH ÃL‰ÿè/ D9ðÍE1äL‰ÿèì H‹EÈdH+%( uNHƒÄD‰à[A\A]A^A_]Ë5güz 1ÿ1ÀA¼ÿÿÿÿHzO è=Åþÿë¹H,O ‹5Büz 1ÿ1ÀA¼ÿÿÿÿè Åþÿë£è(HíÿHû9 ëÛff. „ @ ó úUH‰åAUATSHƒìdH‹%( H‰EØ1ÀH…ÿtkI‰ôH…ötcI‰ý‰ÓH‰ñº ¾ H=¶9 è`íÿ¶ÓL‰æL‰ïè×PþÿH‹EØdH+%( uBHƒÄL‰áº ¾ [H=‡9 A\A]]éÕ_íÿ D H‹EØdH+%( u HƒÄ[A\A]]ÃèaGíÿó úUH‰åAWAVAUATSHƒìHH‰}¸·VHƒêdH‹%( H‰EÈH‹‡([ H‰ÑHÁéH‰E¨H‹FH‰E°H9Á‚f H‰ÃH@I‰÷HÁàH9ІX 1Û€=ìúz … IƒÇE1öHƒ}° A¼ …' éä @ H‹}¨èßÜúÿI‰ÅH…À„ó fAnGfAnWfbÂfÖ@ I‹GA‰E(‰ÂH…Û„‰ H‹‹KfnÀfnɉÆfbÁfAÖE,…À„¥ H‹}¸HÇ H‰} D9ðtk‰Eœèÿÿ‹uœH…ÀI‰Æ„Ž H‹E¸L‰÷‰uœ¶€8 AˆF èôÿÿH‰ÇH…À„h è@ H‹E¸‹uœH‹¸@\ è°x Æ‘{ ‹KI‰F8A‹WE‹u,H‹} D‰ö‰MœèkÿÿH‰ÇH…À„ ‹Mœ‰HèÄ? HƒÃIƒÇ ID$L9e°†Å I‰Ä€= ùz I‹7„ÒþÿÿH‹=ëÃz H‰ñHÒ7 1À¾ èmDíÿI‹O¾ 1ÀH‹=ÃÃz H»7 èODíÿI‹O¾ 1ÀH‹=¥Ãz H©7 è1DíÿI‹O1À¾ H‹=‡Ãz H—7 èDíÿH…Û„Ú H‹ H‹=hÃz H„7 1À¾ èíCíÿH‹K¾ 1ÀH‹=CÃz Hs7 èÏCíÿI‹7H‹}¨èóÚúÿI‰ÅH…À„ fAnGfAn_fbÃfÖ@ I‹GA‰E(‰Âéþÿÿ H¹«ªªªªªªªH‰ÐH÷áHÁêH9Ó‡÷ H‰ØHÁà€=røz H\„ýÿÿH‹M°H‹=·Âz H—6 1À¾ è<Cíÿé^ýÿÿ € H‹5‘Âz ¿ èÏTíÿI‹7H‹}¨èCÚúÿH…Àt^I‹WfAnGfAng‰P(fbÄfÖ@ 1ÛIƒÇ ID$L9e°‡@þÿÿ D 1ÀH‹UÈdH+%( ukHƒÄH[A\A]A^A_]à „ ¸þÿÿÿëÓf „ ¸ôÿÿÿëÃH‰ÂH5¥5 ¿ 1Àè“Yíÿ¸êÿÿÿë¦H‰ÑH5¤5 H‰Ú1À¿ èsYíÿ¸êÿÿÿë†ègCíÿ € ó úUH‰åAUATSH‰ûHƒìH‹¿` dH‹%( H‰EØ1ÀèÁŠúÿH‹»` I‰ÄèòúÿM…ätUL‰æH=øç I‰ÅèËRíÿ…Àt_L‰æH=è\ è¸Ríÿ…Àu,M…ít'º H5õ L‰ïèAíÿ…ÀuH‰ßèO „Àu; H‹EØdH+%( u9HƒÄ[A\A]]Ãf D HÑ H‰ƒh ëÐ „ Hy H‰ƒh ë¸è{Bíÿf. „ ó úUH‰åAUI‰ýATSHƒìH‹~HdH‹%( H‰EØ1ÀH…ÿt1H‰óH5å4 èGíÿH‰ÇH…ÀtHUÔH5Ô4 1ÀèÛ;íÿA‰Äƒøt#E1äH‹EØdH+%( u)HƒÄD‰à[A\A]]à ‹EÔA9E uÔH‹{èn:íÿI‰EëÈèÓAíÿ ó úUH‰åAWAVAUATSHƒìXdH‹%( H‰EÈ1Àƒ> t'H‹EÈdH+%( …q HeØ[A\A]A^A_]à D H‰ÓèÙúÿI‰ÆH…ÀtÉD‹k\E…ítÀL‹»° M…ÿt´H‹@H= À „ H= „ï H ó3 H= u‰Aƒý † Iƒ¾h „ D‰è1ÛH‰E¨ € H9]¨†> E· M‹L Lk I‹FM‹¦h fAÁÂIÉE·Òƒøð …Àˆü ƒø‡? H 𪠉ÀHcHÈ>ÿà @ A‚€ ‰E°LuB HÇE¸ M…ät:L‰çHU°¾ D‰UœH þÿÿL‰M èÙï L‹e¸L=B D‹UœL‹M M…äMEÄH‹= ¾z D‰Ñ1ÀHƒÃHH H5ªB è¼aýÿL‰çè„<íÿH9]¨r^L‰ëéÿÿÿf D AB@égÿÿÿ € AB éWÿÿÿ € A‚À éDÿÿÿ @ ‰ÂDЀæ÷ú „,ÿÿÿABÿé#ÿÿÿ H‹EÈdH+%( …Š H‹=þ½z HeØHö 1À[H5 B A\A]A^A_]éaýÿ D‰ÐéØþÿÿA‹~è D‹k\I‰†h L‹»° é@þÿÿ „ H 2 éþÿÿ @ M‹¦h M…ä„ç D‰î1ÉH‰uˆë0 D I·BfÁÀf:þï…9 ·ÀHDÁH9Æ‚( H‰ÁH9ÎwÐHƒ}ˆ „>ýÿÿHÇE D L‰}€L5FA D L‹m€LmA·]E·}H‹=½z fÁÃfAÁÇfA} þï…C ·ÃH‹ME·ÏL‰ö‰EœA‰ÀH®F 1Àè`ýÿA·ÇH‰E H…À„ ‰ØE1ÿ€ä÷f‰EšL‰èM‰ýI‰ÇD‰èfƒû‡# H=ˆ¨ ·ÓHc—Hú>ÿâ € A…€ ‰E°HÇE¸ M…䄬 HU°H ‘ûÿÿ¾ L‰çèdí L‹]¸O‹LïLÃ? M…ÛIÉMEÃH‹=+¼z L‰éL‰ö1ÀH F L‰]¨IƒÅèG_ýÿH‹}¨è:íÿL;m …TÿÿÿJí HEH‹]H9]ˆ‡ÂþÿÿéÞûÿÿ D AE HÇE¸ ‰E°M…ä…\ÿÿÿ „ O‹LïE1ÛL0? IÉéoÿÿÿf „ AE@éÿÿÿ € A…À éÿÿÿ @ EœAUÿf}š EÂéëþÿÿ H‹EÈdH+%( …Ò ‹5óðz HeØH\E 1ÿ[1ÀA\A]A^A_]éÁ¹þÿH‹EˆHÇE H)ÈHƒøD„ßýÿÿ‹5µðz 1ÿ1ÀHD 葹þÿH‹EÈdH+%( …k ‹5Œðz HeØH D 1ÿ[1ÀA\A]A^A_]éZ¹þÿf. „ ¸ éºþÿÿA·UI‹u(I‹E A·M fÁÂHÎH‰u¨E‹E A·u8M‹MHÈfÁÁM‹eI‹] D·ÙAÈM‹}0D·ê‰ÂA‰òƒâfAÁÂIÉIÌ€ú‰ÂfD‰U A‰ÂöƒâIÏH˃æÔƒÆL€ú‰ÂɃâƒá݃ÁC€úÒAƒâƒâÓƒÂMA€úEÒƒàAƒâÍ<ÀHƒìAQƒàÌEJSAPD@T1ÀASAUVL‰öQH‹MRH:C è ]ýÿ·E HƒÄ@I‰ØL‹M¨H‹=¿¹z L‰áL‰öPHYC 1ÀAWèà\ýÿXZé¢ùÿÿH=. èí D‹k\I‰†h I‰ÄL‹»° éóûÿÿè ;íÿf. „ @ ó úUH‰åAWAVAUATSHì dH‹%( H‰EÈHN. ƒ> fHnÈHN. fHnèHR. foáfHnÀHQ. flåfHnÐfHnØHK. )¥ÐþÿÿfHnðflØflÊflÆ)àþÿÿ)ðþÿÿ)… ÿÿÿu D‹J\H‰ÓE…Éu)H‹EÈdH+%( …Î HeØ[A\A]A^A_]à € èÛÑúÿH…ÀtÍ‹@;aðz fo… ÿÿÿfoðþÿÿfoàþÿÿfo¥ÐþÿÿtC;5ðz ušH‹›° D¶cD‰àƒà<„P H‹EÈdH+%( …N H—E ë5 D H‹›° D¶s D‰ðƒà<tBH‹EÈdH+%( … H8B ‹5–íz HeØ¿ 1À[A\A]A^A_]éh¶þÿ „ H.- E1ÀL‹cH - fHnøfHnÑD‰ð)…0ÿÿÿfl×fïÀƒàfD‰E¸ƒ=lïz HÇE° )•ÿÿÿ) ÿÿÿ)¥@ÿÿÿ)Pÿÿÿ)E)E „ E1ÿ„ÀtL‰àHÁè5ƒàL‹¼Å ÿÿÿL‰àHÁè3ƒàL‹”Åÿÿÿ€=øîz Lm…ƒ AƒæL S} tL‰àL ‚+ HÁè8¨H+ LDØL‰çL‰æL‰âHÁï9HÁî8L‰àM‰áHÁê7ƒçƒæE‰àƒâH } M…ÿLDùHÁè4ƒàM…ÒLDÑHƒìIÁé A·ÌAUAÁèE·ÉASÁáAÁàW¿ VH5*A RL‰âAWPL‰àHÁè2ARƒàPL‰àHÁè1ƒàPL‰àHÁè0ƒàP1ÀèùMíÿH‹S HƒÄ`1ÀH5·+ ¿ èÞMíÿöC …ý H‹S H‹EÈdH+%( …5 HeØ·ÊH57A 1À[¿ A\A]A^A_]é™Míÿ1É€=¼íz L‹sLmHÇE ÇE˜ f‰Mœ…5 L‰òH ‡¶ M‰ñM‰èHÁê H?* A·ö¿ âÿÿÿAƒäHDÁRL‰ñIÁéHÁéAƒáL‰òPL‰ðƒáHÁèÁáƒà ñH5È@ PL‰ðÁáHÁèƒàP1ÀèúLíÿHƒÄ öC@„– H‹SH‰×H‰ÖH‰ÑH‰ÐHÁï(I‰ÑHÁî'HÁé&HÁè%ƒçƒæIÁé ƒáƒàAöÁ „Æ AöÁLô) Lú) MDÂL Æ) AöÁLÉ) MDÓAƒáL t) L a) MDËWD·Ú¿ VH5[@ QD‰ÙP1ÀAPA‰ÐARAÁèèDLíÿHƒÄ0ƒ=uìz …( ƒ=dìz ‡ öC&!„ 1ÀL‹c$HÇE€ fïÀHÇ…fÿÿÿ f‰…nÿÿÿHÇE )…pÿÿÿ)Eƒ=ìz wL‰àLµfÿÿÿHÁè¨!uYM‰á¹ º 1ÀIÁéLµfÿÿÿ¾ AƒáLÂ) L‰÷èxQíÿE‰á¹ L‰ïAÁéº ¾ 1ÀL£) èQQíÿL‰àL½pÿÿÿHÁè©À …Š L‰àHƒìM‰áM‰àHÁè0D‰áIÁéL‰âPL‰àIÑèƒáHÁè H5À? ¿ ·ÀPL‰àHÁèAUƒàAWPL‰àHÁèAVƒàPL‰àHÁèƒàPL‰àHÁèƒàPL‰àHÁèƒàPL‰àHÁèƒàPL‰àHÁèƒàPL‰àHÁè ƒàPL‰àHÁèƒàPD‰àÀè¶ÀPL‰àHÁèƒàPL‰àHÁèƒàPL‰àHÁèƒàPL‰àHÁèƒàAƒáAƒàP1ÀèqJíÿ¶C&HÄ ¨…p ¨…L öC „ãùÿÿH‹S<H…Ò„ÖùÿÿH‹EÈdH+%( …¤ HeØH5¨( ¿ 1À[A\A]A^A_]é JíÿH‹S €=,êz ‰Ð…= H‰ÖI‰ÐH ;¸w ƒàƒæIÁèL‹ ñAƒàH nx <„Z 1ÀH51> ¿ è·Iíÿ1ÒfïÀL‹c$ƒ=âéz f‰•nÿÿÿHÇ…fÿÿÿ HÇE€ HÇE )…pÿÿÿ)E…©ýÿÿé‰ýÿÿƒ=Ÿéz ‡cúÿÿ„À„Æ L‰àE1ÒHÁè5ƒàL‹¼Å@ÿÿÿélúÿÿL‰àM‰á¾* L‰ïHÁè=IÁé;¹* Lí; ƒàAƒáº L‰• ÿÿÿPL‰àHÁè<ƒàP1Àè×Níÿ^L‹• ÿÿÿ_é'úÿÿL~w M‰ÂM‰ÁéjüÿÿH‹SH5³& ¿ 1ÀèÀHíÿéçúÿÿÀè‰ÑL Kw ¶ÀƒáÁà ȃø HcÈH5%·w L‹ ÎI‰Ð¾& H w IÁèAƒàH£Æƒ¦þÿÿö H n% H}% HDÈéŒþÿÿH‹S H5Z& ¿ 1Àè?HíÿéNûÿÿM‰ñL0& L‰ï1ÀIÁé¹ º ¾ AƒáèïMíÿé›úÿÿH‹S4H5p& ¿ 1ÀèóGíÿé˜ýÿÿH‹S,H5?& ¿ 1Àè×Gíÿ¶C&épýÿÿL‰áA¹ º 1ÀHÁéLù% ¾ L‰ÿƒáƒéAÓá¹ èxMíÿé;üÿÿE1ÿE1Òéµøÿÿèƒ1íÿ ó úUH‰åAWAVAUATSHƒì8H‹Ÿ` dH‹%( H‰EÈ1ÀH‰ßH‰]¨è©|úÿH‰ßA‰Äèþ|úÿE…ätyA\$ÿI‰ÇLe¾Lu¸L-¿% ëL‰ÿè(4íÿM|ƒërN1ÀL‰áL‰òL‰îL‰ÿè»*íÿƒøuÖA<$ibs_„ˆ H¸ibs_fetcI9$u¸A€|$hu°‹E¸‰ûæz ë¥ D H‹}¨Hc% H5 èYúÿH…ÀtÆÉæz ‹Ëæz E1À ¾æz uLH‹EÈdH+%( …™ HƒÄ8D‰À[A\A]A^A_]à € fA|$op…jÿÿÿ‹E¸‰yæz é$ÿÿÿ @ ‹væz …ÀtA¸ ë¢f D H‹}¨èïzúÿH Pæz HMæz H‰ÇH5É$ 1ÀèÀ)íÿƒøtÅ‹5ùãz H½$ ¿ 1ÀèÒ¬þÿëªèÛ/íÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uH‹vH‹ÉéX?íÿè“/íÿ ó úU¿ H‰åAVAUATSHƒìdH‹%( H‰EØ1ÀèäAíÿI‰ÄH…À„” L-a´w 1ÛL‰èI•p D Hƒ8ƒÛÿHƒÀH9ÐuðLcóL‰÷HÁçè¡AíÿI‰D$H‰ÇH…Àto1Ò1öI‹LÕ H…ÉtHcƃÆHÁàHøH‰H‰HƒÂHúÎ uÖH ÿÿÿº L‰öè’:íÿA‰\$ AÇD$Í H‹EØdH+%( u HƒÄL‰à[A\A]A^]ÃL‰çE1äèú*íÿëÔè“.íÿ ó úUH‰åATI‰üHƒÇHƒìdH‹%( H‰Eè1Àè U H‹EèdH+%( u L‰çL‹eøÉé«*íÿèF.íÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀþÍ HcöH#³w H‹ðH‹UødH+%( uÉÃèù-íÿf „ ó úUH‰åAWE1ÿAVAUI‰õATSHƒì(Lcw dH‹%( H‰EÈ1ÀH‹GH‰E¸f. „ M9þv.K >L‰ïHÑëI‰ÜIÁäLe¸I‹t$èL=íÿ…Àx8t>L{M9þwÒ¸ÿÿÿÿH‹UÈdH+%( u'HƒÄ([A\A]A^A_]Ãf. „ I‰Þë› A‹$ëÊè=-íÿff. „ fó úUH‰åAWAVAUATSHƒìL‹gdH‹%( H‰EÈ1À‹X;_ }NHcÃI‰ýI‰öI‰×HÁàIÄëf „ ƒÃIƒÄA9] ~#I‹|$L‰ö覃üÿ„ÀtâA‰ A‹$ëf „ ¸ÿÿÿÿH‹UÈdH+%( uHƒÄ[A\A]A^A_]Ãèˆ,íÿ „ ó úUH‰åAWAVAUATSHƒìH‹_dH‹%( H‰EÈ1ÀÇÿÿÿÿ‹G …À~;I‰üI‰õI‰ÖE1ÿë D AƒÇHƒÃE;|$ }H‹{L‰îèý‚üÿ„ÀtáE‰>‹ëf¸ÿÿÿÿH‹UÈdH+%( uHƒÄ[A\A]A^A_]Ãèè+íÿ „ UH ™+ H‰åAVI‰öAUI‰ýATSHƒìL‹&H‹_`dH‹%( H‰EØ1À‹GtH‰w`‹5™ßz L‰âD@1ÀD‰Gt¿ èÚ¯þÿIU(IN H…Û„é L9#wNH‹C H9Ât HXàL9`àwfH‹C H9ÂuíI‹E0fHnÂI‰M0fHnØflÃAF H‰M‰eëWHXàL9`àvnH‹C(H9ÂuíI‹E(fHnâfHnÀH‰HflÄAF I‰M(ë" @ H‹PfHnÀH‰HfHnÊflÁAF H‰ H‹EØdH+%( u`HƒÄ[A\A]A^]Ãf D H‹fHnÐfHnÂH‰JflÂAF H‰ë¿f „ I‹E(fHnêfHnÀH‰HflÅAF I‰M(M‰eë‘èf*íÿf D UH‰åAWAVAUATI‰üSHƒìx‰u€dH‹%( H‰EÈ1ÀHG(H‰Eˆƒþ„ù wWƒþ„Î ƒþ…õ H‹W`H‹O(H…ÒA”ÅH;Mˆ”ÀAÅDˆm‡„ D‹ +àz E…Û„8 E1Ûé` f. „ ƒ}€…¦ H‰WÆE‡ ‹E€E‹L$t¿ H :½w ‹5œÝz H‹ÁH ‘6 I‰ÀH‰…pÿÿÿ1ÀèØþÿI‹T$‹5uÝz 1ÀH [) ¿ èºþÿI‹D$`I‹\$HÇ…hÿÿÿ H…Àt H‹ H‰…hÿÿÿH…Û„X €}‡ … I‹D$(H‹LxàI‰ÆLjàH9Eˆ„ ID$8H‰…xÿÿÿë$ „ I‹E Mu Hƒè L;uˆ„Ú M‰ïI‰ÅHßz ‹ …À…é I; ‚º L‰þL‰çAÿT$hA‰Ã…À…ì I‹G(I‹w H‰FH‰0I‹D$8I‹fHnÀL‰p…xÿÿÿAG Aƒl$tA€¼$€ M‰t$8tH…ÿt·GI)D$ è¾$íÿI‹€}‡ IÇG I‰$„EÿÿÿH}¾ è7é é2ÿÿÿfA‹t$tH}1ÉHV5 è™é éáþÿÿ @ I‹D$(H;Eˆ„I H;hÿÿÿƒä €}‡ …ò I‹\$ƒ}€I‹D$H‰ÚuI‰D$H‰Â‹E€E1ÛA‰D$xE‹L$t¿ 1ÀD‰]ˆL‹…pÿÿÿ‹5ŸÛz H 5 èë«þÿI‹$¿ 1À‹5‚Ûz H y' èΫþÿD‹]ˆH‹EÈdH+%( …ñ HƒÄxD‰Ø[A\A]A^A_]à D ÆE‡IÇD$ÿÿÿÿHÇÂÿÿÿÿéyýÿÿ € ÆE‡ ëÞf. „ ÆE‡ I‹T$éTýÿÿfI‹D$0Hƒè €}‡ I‰D$`„ÿÿÿèé éÿÿÿf D H‹AàH‹H)ÂHÑêHÂH‰Wéýÿÿ € I‹T$éúþÿÿf D IÇD$` é¶þÿÿH‹ 3¥z º ¾ H=m& D‰]ˆèÙ>íÿD‹]ˆÇ»Üz éüþÿÿèq&íÿó úUHV H‰åSH‰óHƒìH‹N dH‹%( H‰Eè1ÀH‹F(H‰AH‰H‹G8HO8fHnÉL‹FfHnÀH‰PflÁF ƒot€¿€ H‰W8tM…Àu&HÇC H‹EèdH+%( u"H‹]øÉÃf „ A·@H)G L‰Çè/"íÿëÇèÈ%íÿ „ ó úUH‰åAWAVAUATSHƒì8dH‹%( H‰EÈ1ÀHBÿHƒøý‡~ I‰üI‰òI‰ÕI‰ÎM‰ÇH9‡Ž A€¼$€ I\$8…× M…Ò„a I‹D$8M‰ÓH9Ä H‹H‹PfHnÀHXàflÀH‰QH‰ L‰[H‰ÞL‰çL‰+è8ùÿÿL‰s1ÀL‰{H‹UÈdH+%( … HƒÄ8[A\A]A^A_]à @ H‰u¸¿ 1ÀI\$8‹5ÊØz H Í$ è©þÿE‹D$xI‹$1À‹5Øz H N2 ¿ èô¨þÿAƒD$|L‹U¸A€¼$€ „)ÿÿÿI‹D$I9D$ ƒƒ A·rL‰×L‰U¸èÊ_üÿL‹U¸H…ÀI‰Ã„Î A·BID$ I‹D$8H9Ã…úþÿÿfI‹L$XH…É„Â IcT$pH‰ÐHRHÁâƒÀA‰D$pH\=U …àþÿÿIÇD$X éÒþÿÿ @ A‹D$t…À„û 1Ò¾ L‰çL‰U¸èxùÿÿL‹U¸A€¼$€ … M…Ò„Ì I‹D$8H9ÄN H‹H‹PfHnÀHXàflÀH‰QH‰ L‰SH‰ÞL‰çL‰+èž÷ÿÿéaþÿÿf „ I‹L$ M‹L$L‰]°H H‰M¸L9ȃž ¿ L‰U L‰M¨è¼5íÿL‹M¨L‹U H…ÀH‹M¸L‹]°I‰D$X„l ‹5×z ¿ 1ÀL‰]¸HÆ0 A¸ èëŸþÿI‹D$HIT$HI‹\$XfHnÊL‹]¸ID$ fHnÀH‰XflÁI‰\$HHƒÃAÇD$p é‰ýÿÿ ‹5¢Öz L‰É¿ 1ÀH0 L‰U¸è€ŸþÿL‹U¸A‹T$t…Ò…”þÿÿé¦þÿÿAƒ|$t …ƒþÿÿM…Òtyf „ I‹L$XH…É„’ IcT$pH‰ÐHRHÁâƒÀA‰D$pH\=U …šþÿÿIÇD$X éŒþÿÿ @ I‹D$ I9D$v A·rL‰×L‰U¸è[]üÿH…Àuf D ¸ôÿÿÿéØüÿÿf D L‹U¸A·RI‰ÂIT$ éþÿÿf. „ I‹L$ I‹\$L‰U°H H‰M¸H9؃˜ ¿ è4íÿH‹M¸L‹U°H…ÀI‰D$X„ž ‹5pÕz I‰Ù¿ 1ÀH'/ A¸ L‰U¸èHžþÿI‹D$HIT$HI‹\$XfHnÒL‹U¸ID$ fHnÀH‰XflÂI‰\$HHƒÃAÇD$p é€ýÿÿ¸Âÿÿÿéøûÿÿ‹5øÔz H‰Ù¿ 1ÀH×. èÚþÿéõþÿÿèà íÿA€¼$€ „áþÿÿA·BL‰×H)ÁI‰L$ è íÿ¸ôÿÿÿé¤ûÿÿA€¼$€ „)þÿÿA·CL‰ßL‰U¸H)ÁI‰L$ èê íÿL‹U¸éõýÿÿó úUH‰åHƒìdH‹%( H‰Eø1À‹Gt…Àt H‹EødH+%( u"É1Òéçõÿÿ € H‹EødH+%( uÉ1ÀÃè( íÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1À‹Gt…Àt H‹EødH+%( u"ÉH‰ò¾ éõÿÿH‹EødH+%( uÉ1ÀÃèÈ íÿ „ ó úUHƒÇ(H‰åHƒìdH‹%( H‰EøH‹H9øtH‹@àH‹UødH+%( u ÉÃf D 1Àëåèw íÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀHG(H‰whfHnÐHG8H‰—ˆ fHnÈHGHflÒfHnÀflÉW(flÀO8GHfoÏÜ GH‹EødH+%( uÉÃèõ íÿ D ó úUH‰åAWAVAUATSHƒì(L‹HdH‹%( H‰EÈ1ÀHGHH‰E¸L9ø„ H‹GXI‰üH…ÀtwH‹H‹PfHnÀflÀH‰QH‰ €¿€ L‹wX tC‹Gp…Àt<ƒèI^(H@HÁàMlXf „ H‹;H…ÿt·GI)D$ èªíÿHƒÃ0L9ëuáL‰÷è™íÿM‹|$HM‹/L‰øL9}¸tx „ I‹WfHnÀflÀI‰UL‰*A€¼$€ At,I_(M· fH‹;H…ÿt·GI)D$ è:íÿHƒÃ0I9ÞuáL‰ÿM‰ïè&íÿI‹U L‰èL9m¸t I‰Õë” @ H‹EÈdH+%( uHƒÄ([A\A]A^A_]Ãè íÿff. „ fó úUH‰åATSH‰ûHƒìL‹ghdH‹%( H‰Eè1ÀèfþÿÿH{H‰Ù1ÀHƒçøHÇ Hǃˆ H)ùÁ ÁéóH«HC(HÇCÿÿÿÿfHnÐHC8L‰chfHnÈHCHflÒfHnÀflÉS(flÀK8CHH‹EèdH+%( u HƒÄ[A\]ÃèÌ íÿf. „ fUH‰åAWAVAUATSHƒìHH‰} H‰ÏH‰u¨H5 Ü H‰U˜dH‹%( H‰EÈ1ÀHÇE¸ HÇEÀ èU3íÿH…À„õ I‰ÄLmÀH]¸L5ˆ ë\ „ L‹}¸L‰öL‰ÿè!íÿH…Àt,L‰ÿ¾ èŸ/íÿº 1öH‰Çè@-íÿH‹M H‹U¨L‹}¸‰‰H5= L‰ÿèÑ íÿH…ÀuLL‰áº L‰îH‰ßè)-íÿHƒøÿu“L‰çè{ íÿH‹}¸è2íÿ1ÀH‹UÈdH+%( uOHƒÄH[A\A]A^A_]Ãf¾ L‰ÿè/íÿ1öº H‰ÇH‰Ãè±,íÿH‹M¨‰H‹E¸HƒÀH9ÃH‹E˜• 딃Èÿë¢èmíÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀHô ƒÿw ‰ÿH ¯w H‹øH‹UødH+%( uÉÃèíÿf D ó úUH‰åAUATSHƒìdH‹%( H‰EØ1ÀH…ÿt[L‹oH‰ûIÁåI}èkA I‰ÄH…ÀtHÇ@ÿÿÿÿHxHsL‰êèWíÿH‹EØdH+%( u5HƒÄL‰à[A\A]]Ãf. „ ¿ˆ èA I‰ÄH…ÀtÇIÇD$ÿÿÿÿë¼èníÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉéíÿè+íÿff. „ ó úUH‰åAUATSHì Hƒ $ Hì Hƒ $ HìH ºt fo·× ¾ dH‹%( H‰EØ1ÀH‰ûf‰•àßÿÿH½¨Þÿÿ‹ Hõ HÇ…¨Þÿÿ )…Ðßÿÿè‚*íÿƒøÿ„á LÐßÿÿHµ°ÞÿÿL‰ïèã/íÿ…Àˆ‹ H‹½¨ÞÿÿHµ@ßÿÿèÈ/íÿ…ÀxtH‹…HßÿÿH9…¸ÞÿÿtH‹…¨ÞÿÿÆC HÇ…¨Þÿÿ H‰CD‹ ¹ º 1ÀL¥ÐïÿÿLi ¾ L‰çèð4íÿL‰áHS HsH{è<üÿÿA‰Äë € A¼ÿÿÿÿH‹½¨Þÿÿè>íÿH‹EØdH+%( u HÄH! D‰à[A\A]]Ãf D A‰ÄëÕè®íÿff. „ ó úUH‰åATSHƒì dH‹%( H‰Eè1À…ÿt~fnωû¾ ¿ fpÁàfÖEØè)íÿI‰ÄH…ÀtWó~EØÇ@ L‰ç‰XfÖ 1ÀfA‰D$ èþÿÿƒøÿt H‹EèdH+%( u%HƒÄ L‰à[A\]à @ AÆD$ ëÙ „ E1äëÌèöíÿf D ó úUI‰øH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt&‹Wë „ ‰ÐðA±H9Ât ‰ÂBÿJƒøývçH‹EødH+%( uÉL‰ÀÃèŽíÿff. „ ó úUH‰åATHƒìdH‹%( H‰Eè1ÀH…ÿt)‹WI‰üë f D Jÿ9Êr‰ÐðA±L$9Ât ‰ÂƒúÿuåH‹EèdH+%( ulL‹eøÉÃ…ÉuçA‹D$…Àu&I|$èÀ= H‹EèdH+%( u@L‰çL‹eøÉéMíÿ‹/Íz …ÀuÐH‹ l•z º ¾ H=' è/íÿÇÍz ë§èµíÿ D ó úUH‰åATSHƒìdH‹%( H‰Eè1ÀH…ÿt}H‰û¾ ¿ è+'íÿI‰ÄH…ÀtcÇ@ H‹H‹{I‰$‹CA‰D$·C fA‰D$ H…ÿtèÕíÿI‰D$H…ÀtH‹EèdH+%( u!HƒÄL‰à[A\]ÃL‰çè˜þÿÿ „ E1äëÐèíÿf D ó úUH‰åHƒìdH‹%( H‰Eø1À¶G H‹UødH+%( uÉÃèËíÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀÆG H‹EødH+%( uÉÃè‹íÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø‹GH‹UødH+%( uÉÃèNíÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø‹GH‹UødH+%( uÉÃèíÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø‹H‹UødH+%( uÉÃèÏíÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1À¶G H‹UødH+%( uÉÃè‹íÿff. „ ó úUH‰åAVAUATSHì Hƒ $ Hƒì dH‹%( H‰EØ1ÀH…ötH‹È I‰üH‰óH‰H…ÿt€ u*H‹EØdH+%( …ñ HÄ [A\A]A^]à € foÐÑ ¸t LµÐïÿÿf‰…àïÿÿ)…Ðïÿÿè1$íÿI‰ÅH…Àt§L‰÷1ö1Àè=0íÿA‰Æ…ÀxVI‹|$1ö1Àè(0íÿfAnÆfnÈA‰ÄfbÁfÖ…Èïÿÿ…Àx<¾ ‰Çè íÿ…ÀxAó~…ÈïÿÿL‰kfÖéEÿÿÿ € L‰ïèÈíÿé1ÿÿÿ L‰ïè¸íÿD‰÷èPíÿéÿÿÿL‰ïè£íÿD‰÷è;íÿD‰çè3íÿéüþÿÿè)íÿf „ ó úUH‰åSHƒìdH‹%( H‰Eè1ÀH…ÿtTH‰û‹?ƒÿÿtJƒ{ÿtDHƒ{ t=¾ èîíÿH‹{H…ÿtèP.íÿ…ÀuLH{èz9 ‹;…ÿx è¸íÿÇÿÿÿÿ‹{…ÿyH‹EèdH+%( u\H‹]øÉÃf D è‹íÿÇCÿÿÿÿë×f‹¾Èz …ÀuªH‹=ÿz A¸J 1ÀH Ö H"õ ¾ ÇŽÈz è5íÿétÿÿÿè;íÿff. „ ó úUH‰åATI‰üH‰÷HuÐHƒì(dH‹%( H‰Eè1Àè„ýÿÿL‰ç1öè*íÿ‹}ÐI‰ÄƒÿÿtLƒ}ÔÿtFHƒ}Ø t?¾ èèíÿH‹}ØH…ÿtèJ-íÿ…ÀuFH}Øèt8 ‹}Ð…ÿx è±íÿÇEÐÿÿÿÿ‹}Ô…ÿyH‹EèdH+%( uTL‰àL‹eøÉà èƒíÿëÞ‹¾Çz …Àu°H‹=ÿz A¸J 1ÀH Ö H"ô ¾ ÇŽÇz è5íÿézÿÿÿè;íÿff. „ ó úUH‰åAUI‰õATHuÐI‰üH‰×Hƒì dH‹%( H‰Eè1ÀèüÿÿL‰çL‰îèT'íÿ‹}ÐA‰ÄƒÿÿtLƒ}ÔÿtFHƒ}Ø t?¾ èâíÿH‹}ØH…ÿtèD,íÿ…ÀuPH}Øèn7 ‹}Ð…ÿx è«íÿÇEÐÿÿÿÿ‹}Ô…ÿy H‹EèdH+%( u^HƒÄ D‰àA\A]]Ãè{íÿëÜf „ ‹®Æz …Àu¦H‹=ïŽz A¸J 1ÀH Æ Hó ¾ Ç~Æz è%íÿépÿÿÿè+íÿff. „ ó úUH œ H‰åHƒì dH‹%( H‰Eø1ÀHUïHuôÆEï H}ðÇEð ÇEô èóÿÿ¶EïƒðH‹UødH+%( uÉÃè¾íÿf. „ @ UH‰åAWI‰ÿAVAUL-$Æz ATM‰îSHƒìH‹ Æz dH‹%( H‰EÈ1ÀH…Ûuë> D I‹FIƒÆH…Àt,H‰ÃH‹søL‰ÿLcøè íÿ…À„ M‹6xÓIƒÆI‹H…ÀuÔ¿( èÁ5 I‰ÄH…ÀtEL‰ÿèíÿI‰$H…À„‘ I|$fïÀI‰\$L‰îAÇD$ AD$I‰>èx?üÿ „ H‹EÈdH+%( uMHƒÄL‰à[A\A]A^A_]à € ‹Së ‰Ðð±K9ÂtʼnÂJ…Òt …Éuèë¶f D M‹6IƒÆéEÿÿÿèíÿL‰çE1äèÔ íÿë’fó úUH‰åAVA‰ÖAUI‰ý¿0 ATSH‰óHƒìdH‹%( H‰EØ1ÀèÏ4 I‰ÄH…Àt3H‰XDˆp L5tÄz L‰÷èlN L‰ïèdþÿÿL‰÷H‰Ãè¹N I‰ $H…Ût H‹EØdH+%( u HƒÄL‰à[A\A]A^]ÃL‰çE1äè5 íÿëÓèÎ íÿff. „ ó úUH‰åAWI‰÷AVI‰þAUATL%óÃz S‰ËHƒì(H‰U¸L‹/L‰çdH‹%( H‰EÈ1ÀèÎM L‰ÿèÆýÿÿL‰çI‰ÇèN M…ÿ„¨ M…ít'A‹U ë € Jÿ9Êr‰ÐðA±M 9ÂtM‰ÂƒúÿuæH‹E¸M‰>I‰F1À„Ûu%H‹UÈdH+%( ucHƒÄ([A\A]A^A_]à € AÆF ëÔf „ …Éu¶L‰çè4M H5eÃz I}è?üÿL‰çè|M L‰ïè{3 L‰ïè íÿ넸ôÿÿÿëŽè® íÿff. „ ó úUH‰åAVAUI‰ýATHƒìL‹'dH‹%( H‰EØ1ÀM…ät'A‹T$ ë D Jÿ9Êr‰ÐðA±L$ 9Ât,‰ÂƒúÿuåH‹EØdH+%( uTHƒÄL‰ïA\A]A^]é‹íÿ …Éu×L5mÂz L‰÷èeL H5–Âz I|$è4>üÿL‰÷è¬L L‰çè«2 L‰çèLíÿëèå íÿ D ó úUH‰åHƒìdH‹%( H‰EøH‹H‹ H‹UødH+%( uÉÃè« íÿf. „ ó úUI‰øH‰åSH‰óHUçHƒìH‹~L‰ÆdH‹%( H‰Eè1ÀÆEç èÊF A¸ ‰…ÀuD¶EçH‹EèdH+%( u H‹]øD‰ÀÉÃè< íÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‰=žÁz H‹EødH+%( uÉÃèø íÿ „ ó úUH‰åAWAVAUATI‰üSHƒìdH‹%( H‰EÈ1ÀèZ I‹<$H…ÿt è–GÿÿIÇ$ Ml$8Mt$(L‰ïèìJ I‹|$(H‹ H‰øL9÷uë7f. „ H‰ÓH‹WfHnÀflÀH‰SH‰èðÿÿH‹H‰ØH‰ßL9óuÓL‰ïM´$€ I\$pèîJ L‰÷è†J I‹D$pH‹HxðLzðH9Ãu ë; € I‰ÏH‹OfHnÀflÀH‰JH‰GèXýÿÿI‹WIGL‰ÿHJðH9ØuÌL‰÷èŒJ I‹¼$Ð èOòÿÿI¼$Ø IÇ„$Ð è¦7ÿÿL‰ïèþH L‰÷èöH M‹¬$ø M…턈 I‹} H‹ I9ýt'f „ H‹GI‰ÞH‰CH‰èÍíÿH‰ßH‹M9õuâI‹}M}H‹ I9ÿt fH‹GI‰ÞH‰CH‰èíÿH‰ßH‹M9þuâI½ˆ èÝ/ I‹¼$ø èyíÿIÇ„$ø H‹–¿z H…Àt I‹¼$À ÿÐH‹EÈdH+%( uHƒÄL‰ç[A\A]A^A_]é2íÿèÍíÿff. „ fó úUfnÏfnÖfbÊH‰åAWAVfI~ÎAUA‰ý¿ ATS‰óHƒì8dH‹%( H‰EÈ1Àè/ I‰ÄH…À„î L‰pH‹-¼ Mt$pL} AÇD$ÿÿÿÿI|$8I‰D$ID$(AÆ„$ð fHnÀflÀAD$(fInÆflÀAD$pè(G I¼$€ èG º L‰ÿ1À¾ A‰Ù¹ L èÈ#íÿ1Ò1öL‰ÿèlùÿÿH…ÀtwI‹T$pfInÞHHD‰ïfHnÂH‰JflÃ@I‰L$pAÇD$ èïÿÿIÇ„$Ø I‰„$Ð AÇ„$à H‹EÈdH+%( u HƒÄ8L‰à[A\A]A^A_]ÃL‰çE1äèeüÿÿëÑèNíÿff. „ ó úUH‰åATSH‰ûH‰÷Hƒì‹sdH‹%( H‰Eè1À9s tTƒþÿtO‰òèøÖþÿI‰ÄH…Àt3H‹8èhCÿÿH‰A‹T$ ë f D Jÿ9Êr‰ÐðA±L$ 9ÂtD‰ÂƒúÿuåH‹ë „ è‹BÿÿH‰HƒøÀH‹UèdH+%( u!HƒÄ[A\]Ãf. „ …Éu¿L‰çè”ûÿÿëµè}íÿff. „ fó úUI‰øH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt&‹W ë „ ‰ÐðA±H 9Ât ‰ÂBÿJƒøývçH‹EødH+%( uÉL‰ÀÃèíÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt!‹W ë Jÿ9Êr‰Ðð±O 9Ât ‰ÂƒúÿuçH‹EødH+%( u!ÉÃf D …ÉuåH‹EødH+%( uÉéŸúÿÿèŠíÿf. „ ó úUH‰åAULo8ATSH‰ûL‰ïHƒÃ(HƒìdH‹%( H‰EØ1ÀèÝD L‹#1ÀL‰ïI9ÜLDàè)E H‹EØdH+%( uHƒÄL‰à[A\A]]Ãèíÿ € ó úULG8H‰åAWI‰×AVI‰öAUATSH‰ûL‰ÇLc(Hƒì(dH‹%( H‰EÈ1ÀL‰E¸è E L‹k(1ÀL‰ÿM9ìLDèèªéÿÿL‹E¸H…ÀtfH‹S(fInÌfHnÂH‰BflÁ H‰C(M…öt?M…ít:H‹ E1äL‰pL‰Çè(E H‹EÈdH+%( u&HƒÄ(D‰à[A\A]A^A_]à € E1äëËA¼ôÿÿÿëÃè>íÿff. „ ó úUHƒÇpH‰åHƒìH‹dH‹%( H‰Eø1ÀHBðH9úº HDÂH‹UødH+%( uÉÃèèíÿ „ ó úUHwpH‰åHƒìH‹WpdH‹%( H‰Eø1ÀH9ÖtXHBðE1Àë € H‹PHJðH9Öt#I‰ÀH‰È€x tçH‹UødH+%( u$ÉÃf D M…ÀtäHƒx uÝ‹w 9wIDÀëÑ1ÀëÍèWíÿ € ó úUH‰åAWL¿€ AVI‰ÖAUI‰õATA‰ÌSH‰ûL‰ÿHƒì(dH‹%( H‰EÈ1ÀèaC H‹CpHKpA¶ÔH9ÁHxð¸ HDø€{! uG‰ÑL‰îL‰òè"õÿÿA‰Ä…ÀuÆC!E1äL‰ÿè|C H‹EÈdH+%( ufHƒÄ(D‰à[A\A]A^A_]à L‰öL‰ïH‰M¸è)ôÿÿH…Àt5H‹SpH‹M¸HpfHnÂfHnÉH‰rflÁ@H‰spE„ätŽH‹;èq? ë„A¼ôÿÿÿëƒèRíÿfó úU¹@ º ¾@ LÓ H‰åAWAVAUATLe€SH‰ûHƒìpdH‹%( H‰EÈ1À‹G HÇ…pÿÿÿ PD‹O1ÀL‰çèÒ íÿH•xÿÿÿHµpÿÿÿL‰ç觨 ZY…À…Ê H‹•pÿÿÿA‰ÄH‹…xÿÿÿLspL«€ ÆDÿ L‰ïL‹½pÿÿÿèòA H‹CpI9ÆHxð¸ HDø€{! th1Ò1öL‰ÿè óÿÿH…ÀtwH‹SpfInÎHHfHnÂH‰JflÁ@H‰KpÆC!L‰ïèùA H‹EÈdH+%( uBHeØD‰à[A\A]A^A_]à „ 1É1ÒL‰þèTóÿÿ…Àt»A‰Äëº A¼ÿÿÿÿë·A¼ôÿÿÿë§èó íÿ ó úUH‰åAUL¯€ ATSH‰ûL‰ïHƒÃpHƒìdH‹%( H‰EØ1ÀèJ@ H‹;H9ßt2HƒïèÉôÿÿI‰ÄL‰ïèŽ@ H‹EØdH+%( uHƒÄL‰à[A\A]]ÃE1äëÕèv íÿf D ó úUH‰åAUATSHƒìD‹g$dH‹%( H‰EØ1ÀE…ät'H‹EØdH+%( u]HƒÄD‰à[A\A]]Ãf. „ L¯€ H‰ûL‰ïèž? H‹{pHCpH9Çt HƒïèôÿÿH‰ÇH…Àt èûíÿ‰C$A‰ÄL‰ïèÍ? ë”èÖÿìÿf D ó úUH‰åAVL·€ AUI‰õATSH‰ûL‰÷HƒìdH‹%( H‰EØ1Àè)? H‹{pHCpH9ÇtdHƒïè£óÿÿI‰ÄL‰÷èh? ‹K M‰à¾ H L‰ï1ÀèLþìÿH‹;L‰îLcàè~AÿÿLàH‹UØdH+%( uHƒÄ[A\A]A^]à € E1äë£è ÿìÿff. „ ó úU1ÒH‰åATI‰ôSH‰ûHƒìH‹?dH‹%( H‰Eè1ÀèB: …Àt H‹UèdH+%( u1HƒÄ[A\]Ãf D H‹EèdH+%( uH‹;HƒÄL‰æ[A\]é.Bÿÿè™þìÿf „ ó úUH‰åAWAVAUATI‰ôSH‰ûHƒì8‰M¬dH‹%( H‰EÈ1À€~! „™ L®€ I‰ÖL‰ïè×= I‹|$pID$pH9Ç„Ô HƒïèKòÿÿL‰ïI‰Çè> M…ÿ„Ý L«€ L‰ïèX> H‹CpHKpH9ÁHxð¸ HDø€{! …¶ L‰ò1ÉL‰þèðÿÿA‰Æ…À…ö ÆC!L‰ïèr> fA‹D$ ‹KE‹L$‰CD9É„ß H‹;I‹4$H9÷„ E1ö€}¬ u.H‹EÈdH+%( …L HeØD‰ð[A\A]A^A_]Ãf „ H‹EÈdH+%( … HeØ[A\A]A^A_]é:Aÿÿf. „ 1ÒL‰öL‰ÿH‰M è¯îÿÿH…À„É H‹SpH‹M HpL‰ïfHnÂfHnÉH‰rflÁ@H‰spÆC!è”= é ÿÿÿ € L‰ïè€= é=ÿÿÿ fïÀE1ö€=–°z )E°„"ÿÿÿH‹;HU°H5ñÿÿH‰}¸è¹;ÿÿD‹u°éÿÿÿHƒìD‹C ¿ E1öP‹5}°z Hz 1Àè[yþÿXZéÖþÿÿ @ L‰ïA¾ôÿÿÿèB< é¿þÿÿL‰ïA¾ôÿÿÿèï< é¬þÿÿA¾ôÿÿÿé¡þÿÿè*üìÿf. „ ó úUH‰åAWAVL}ÈI‰þAUI‰õATI‰ÔSH]ÄHƒìdH‹%( H‰EÈ1ÀÇEĶ3L‰áL‰êL‰÷è£fúÿIƒ|$ u HƒÃL9ûuÞH‹EÈdH+%( uHƒÄ[A\A]A^A_]ÃèŸûìÿff. „ @ ó úUH‰åHƒìD‹FdH‹%( H‰Eø1ÀD;F t+Aƒøÿt]H‹EødH+%( uRÉD‰ÂD‰ÆézÏþÿf. „ ‹V ë ‰Ðð±N 9Ât ‰ÂBÿJƒøývèH‰ðH‹UødH+%( u Éà @ 1Àëçèÿúìÿff. „ @ ó úUH‰åAWI‰ÿAVAUI‰õATI‰ÌSL‰ËHƒìhH‰•pÿÿÿD‰…xÿÿÿdH‹%( H‰EÈH‹†°X H…À„Ü 1öI9ÄLu€@’ÆL‰÷ƒÆ‰µ|ÿÿÿè¶ûøÿL‰ñL‰âL‰ÿ‹µ|ÿÿÿèBbúÿH…À„¹ H‹}L‹ M…ÿ„¨ Aƒ¿T ÿ„š è•ÿÿ…Àˆ H‹E€x4 t[H…ÛtA¶‡Ý ÐèƒàˆL‰÷è§ûøÿL‰âL‰îL‰ÿLc…xÿÿÿH‹pÿÿÿè[ üÿH‹UÈdH+%( uKHƒÄh[A\A]A^A_]à D L`L+ ëœ € H‰÷è€ÿÿI‹…°X éÿÿÿ @ L‰÷è8ûøÿ¸ÿÿÿÿë¦èœùìÿff. „ ó úUH‰åAWAVAUATSHƒìL‹§ø dH‹%( H‰EÈ1ÀM…ä„Ž I‰þI‹<$H‹ L9çt# D H‹GI‰ÝH‰CH‰è•õìÿH‰ßH‹M9ìuâI‹|$M|$H‹ L9ÿt& „ H‹GI‰ÝH‰CH‰è]õìÿH‰ßH‹M9ýuâI¼$ˆ èœ I‹¾ø è9õìÿIdžø H‹EÈdH+%( uHƒÄ[A\A]A^A_]Ãè«øìÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1À€.•ÀH‹UødH+%( uɶÀÃèeøìÿ D U¾ H‰åAWAVAUATSHìØ ‰½ þÿÿ1ÿdH‹%( H‰EÈ1ÀHÇ…þÿÿ èVË H‰… þÿÿI‰ÅH…À„Ü H=Ù² èñÿìÿI‰ÅH…À„/ H‹… þÿÿH‹ª » H‰ € L‰ïèÐÿìÿH…À„‡ LpHµ(þÿÿº L‰÷èÏíÿI‰ÄH‹…(þÿÿ€8 uÈM‰ñ¹ º 1ÀL½ÀþÿÿL?ø ¾ L‰ÿèVíÿD‹µ þÿÿAƒþÿt$Hµ0þÿÿL‰ÿèº íÿ…À…zÿÿÿD9µLþÿÿ…mÿÿÿL‰ÿE‰áLÐ 1À¹ º ¾ èíÿL‰ÿ1ÉHµþÿÿHoþÿÿèšóìÿA‰Ç…ÀŽ H‹½ þÿÿ‹GDø9Ã#f D Û9Ã~ú‰ÞèÊ H…À„Å H‰… þÿÿMcçE1ö D H‹…þÿÿº 1öJ‹<ðHƒÇèÅíÿH‹½ þÿÿ‰Â‹wDöIƒÆè7Ê M9ôuÈIÁäE1öH‹½þÿÿL÷IƒÆè$ M9ôuèH‹½þÿÿè¼òìÿH‹… þÿÿL‰ïDxèIþìÿH…À…yþÿÿL‰ïèxýìÿL‹ þÿÿH‹EÈdH+%( ujHÄØ L‰è[A\A]A^A_]Ã1Û H‹…þÿÿH<ØHƒÃè« A9ßçH‹½þÿÿèCòìÿH½ þÿÿèŽ L‰ïèýìÿL‹ þÿÿë•H‹½ þÿÿèòìÿë‡è³õìÿ UfïÀH‰åAWAVHµ°þÿÿAUATSHìh dH‹%( H‰EÈ1À)…°þÿÿHÇ…˜þÿÿ HÇ… þÿÿ Æ…°þÿÿèÉTüÿH‰…pþÿÿH…À„¼ L‹pM…ö„Š H…¨þÿÿ1ÛE1ÿH‰…ˆþÿÿH…ÀþÿÿH‰…€þÿÿH… þÿÿH‰…xþÿÿ D I‹~H‹µˆþÿÿº èíÿI‰À€ÿÿÿƒøý‡ H‹…¨þÿÿ¶ „Àt<,…k AøÿÿÿubL‰÷èš-üÿI‰ÆH…ÀuªH‹½pþÿÿèÆVüÿH‹…˜þÿÿH‰…pþÿÿH…ÀtÇ H‹EÈdH+%( …+ H‹…pþÿÿHÄh [A\A]A^A_]ÃL‹€þÿÿH ê º 1À¾ L‰ïèÞíÿH‹µxþÿÿL‰ï1ÉH‹ûÿÿè¶ðìÿA‰Å…ÀŽ» AÇH‹½˜þÿÿD‰þè?Ç H…ÀtvH‰…˜þÿÿAÝE1ä € H‹… þÿÿº 1öJ‹< HƒÇèõíÿH‹½˜þÿÿ‰ÞƒÃ‰ÂèlÇ H‹½ þÿÿLçIƒÄèf A9ÝuºH‹…˜þÿÿH‹½ þÿÿD‰xèóïìÿéÌþÿÿ1Û @ H‹… þÿÿH<ØHƒÃè+ A9ÝçH‹½ þÿÿèÃïìÿ H½˜þÿÿè éþÿÿèJóìÿf. „ ó úUA‰øH É º ¾ H‰åAVAUE1íATL¥ÐþÿÿSL‰çHì dH‹%( H‰EØ1ÀHÇ…Èþÿÿ èŠíÿHµÈþÿÿ1ÉL‰çH7úÿÿèbïìÿ…ÀŽ† ‰Æ1ÿA‰ÆèôÅ McæI‰ÅH…Àt?1ÛH‹…Èþÿÿº 1öH‹<ØHƒÇèµíÿ‰ÞL‰ïHƒÃ‰Âè/Æ I9ÜuÐE‰uAÇE IÁä1Ûf D H‹½ÈþÿÿHßHƒÃè I9ÜuèH‹½Èþÿÿè¤îìÿH‹EØdH+%( uHÄ L‰è[A\A]A^]Ãè òìÿff. „ fó úU¾ H‰åAUA‰ý1ÿATHƒìdH‹%( H‰Eè1ÀèÅ I‰ÄH…ÀtH‰ÇD‰ê1öèwÅ H‹®¤ I‰$H‹EèdH+%( u HƒÄL‰àA\A]]Ãè¡ñìÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u É¿ÿÿÿÿé ùÿÿèfñìÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉéÐøÿÿè+ñìÿff. „ ó úUH‰åAUATHƒìdH‹%( H‰Eè1Àƒÿÿu|A‰ôƒþÿu$ƒúÿt H‹EèdH+%( u}HƒÄ‰×A\A]]épøÿÿ¾ 1ÿèúà I‰ÅH…ÀtH‰ÇD‰â1öèYÄ H‹£ I‰E H‹EèdH+%( u2HƒÄL‰èA\A]]à „ H‹EèdH+%( uHƒÄA\A]]é#ýÿÿè^ðìÿff. „ ó úUfïÀH‰åAWAVAUATSHƒìHdH‹%( H‰EÈ1À)E°HÇE ÆE°H…ÿ„ Hu°èvOüÿH‰E˜H…À„º L‹pE1äH]¨M…ö„Š D I‹~º H‰Þèï íÿÿÿÿA‰Åƒúý‡¥ H‹U¨¶„Òt €ú,…‘ =ÿÿÿt3H‹} E|$D‰þèÇ H‰ÇH…ÀtqD‰æD‰êH‰E E‰üè!à H‹E D‰xL‰÷èG(üÿI‰ÆH…À…{ÿÿÿH‹}˜èrQüÿH‹E H‰E˜H…ÀtÇ H‹EÈdH+%( u3H‹E˜HƒÄH[A\A]A^A_]à D H} èÆ ë² D è¦Ã H‰E˜ë¾èøîìÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿu0H…öuƒúÿu^„Éu:H‹EødH+%( ubÉH‰÷éZþÿÿf. „ H‹EødH+%( u@ÉéÛøÿÿ H‹EødH+%( u(É¿ÿÿÿÿéöÿÿf D H‹EødH+%( uɉ×éñõÿÿèLîìÿff. „ ó úUL½ Hòî H‰åAWAVL5»2 AUI‰õ¾ ATSH‰ûHƒì‹OL‰ïdH‹%( H‰EÈ1ÀƒùMNÆèÚììÿLcà‹C…À~V1öH‰ßE1ÿèöà L‰ñL5Z A‰Àë @ D‰þH‰ßèØà H ³ A‰ÀL‰ò¾ L‰ï1Àè‰ììÿAƒÇH˜IÄD9{ÊH ¤ ¾ L‰ï1ÀèdììÿH˜LàH‹UÈdH+%( uHƒÄ[A\A]A^A_]ÃèLíìÿff. „ ó úUH‰åAWAVAUATSHƒì(dH‹%( H‰EÈ1À‹G…ÀŽé I‰ýL}¸L5Öí 1ÛëG € H‹}¸èOéìÿ‹5í z D‰á1ÿ1ÀHû èÆiþÿH‹E°H‰ÚHƒÃHÁâI‰DA9]Ž ‰ÞL‰ïèÑ HÇE° A‰Äƒøÿt^艅 E‰àL‰ò¾ H‰ÁL‰ÿ1ÀèaýìÿƒøÿtH‹}¸HUÀHu°èf‘ …À…kÿÿÿH‹U°H‹EÀÆ H‹}°èî)üÿH‹}¸è¥èìÿéjÿÿÿH=KV èÄäìÿé]ÿÿÿ € H‹EÈdH+%( uHƒÄ([A\A]A^A_]Ãèììÿ D ó úUH‰åAVAUI‰ýATSHƒì‹w1ÿdH‹%( H‰EØ1Àè¿ I‰ÆH…ÀtiI‹EE1äA‰FH…ÀtRf „ D‰ãD‰æL‰÷AƒÄH[HƒÃA‹TÅè;¿ H[¾ I|Å èžåìÿI‰ÀH‰Ø‰ÛHÁàM‰DI9]w·AÇ H‹EØdH+%( uHƒÄL‰ð[A\A]A^]Ãè<ëìÿff. „ ó úUH‰åHƒì‹WdH‹%( H‰Eø1À…Ò~.ƒêHGHÁâHT ë @ HƒÀH9Ðt90uó¸ ë @ 1ÀH‹UødH+%( uÉÃèÈêìÿ „ ó úUH‰åAVAUATSHƒìdH‹%( H‰EØ1À…öIÆ9G~hHcÞI‰üA‰õHƒÃHÁãH| è0 A‹D$DpÿE9õ} D)èIt I< PþHƒÂHÁâè¯åìÿE‰t$1ÀH‹UØdH+%( uHƒÄ[A\A]A^]øêÿÿÿëÝè êìÿUH‰ùH ¾ H‰åHƒìH‹=’hz dH‹%( H‰Eø1ÀèÞèìÿ¿ èôìÿ @ UH‰åATSH‰ûHƒìH‹(dH‹%( H‰Eè1ÀH…ÿtjH‹C HPÿH9Ss H‹EèdH+%( uvHƒÄ[A\]à @ L`J4å èOãìÿH‰C(H…ÀtTH‹S fïÀHÐ @@ @0L‰c ë© D ¾ ¿ èñùìÿH‰C(H…Àtfo ¡ Cé{ÿÿÿè"éìÿH={÷ èöþÿÿf D ó úUH‰åAUI‰ýATSH‰óHƒìH‹~(dH‹%( H‰EØ1ÀH…ÿ„õ H‹F H‹VHHÿH9ʃˆ H×H‹I9ÕtZH…Òt'H‹C@¶S0ˆH‹SH‹C(H‹K@HÐH‹H‰J‹K4‰J L‰(A‹E I‹U ‰C4I‹EH‰SH‰C@H‰ƒ° ¶ ÇCP ˆC0H‹EØdH+%( …™ HƒÄ[A\A]]à @ L`J4å èÿáìÿH‰C(H…ÀtuH‹S fïÀHÐ @@ @0H‹C(L‰c H…ÀuYM…ít—H‹CHÁàé\ÿÿÿ @ ¾ ¿ è‰øìÿH‰C(H…Àt fo˜Ÿ CM…í…+ÿÿÿéTÿÿÿè±çìÿH= ö è…ýÿÿH‹SHÐH‹éÔþÿÿ D ó úUH‰åAWAVI‰ÖAUI‰ý¿@ ATS‰óHƒì(dH‹%( H‰EÈ1ÀèÚùìÿH…À„ ‰X{I‰ÄHcÿèÀùìÿI‰D$H‰ÃH…À„Þ èzüìÿI‰\$AÇD$( ‹I‰ÇAÇD$8 H‹¯™ I‰D$ 1Àf‰I‹F(H…Àt I‹NL;$ÈtjH‹»ž M‰,$AÇD$4 I‰D$,1ÀM…ít L‰ï‰U¼èŸíÿ‰ÇèXùìÿ‹U¼…ÀŸÀ¶ÀA‰D$$A‰H‹EÈdH+%( uQHƒÄ(L‰à[A\A]A^A_]à @ I‹$AÇF4 I‰^@I‰ž° I‰FAÆF0 M‰,$AÇD$4 ë€H=âô è%üÿÿè@æìÿó úUH‰åAWAVAUI‰ýATSH‰óHƒìdH‹%( H‰EÈH‹F(H…À„; H‹VL‹$ÐM…ä„* èEûìÿD‹8I‰ÆAÇD$ I‹D$Æ I‹D$Æ@ I‹T$AÇD$( H‹C(I‰T$AÇD$8 H…À„< H‹KL9$È„ž M‰,$AÇD$4 L9$Èt H‹\ I‰T$,1ÒM…ítL‰ïèP íÿ‰Çè øìÿ1Ò…ÀH‹C(ŸÂA‰T$$H‹SE‰>H‹Ð‹B ‰C4H‹BH‹H‰C@H‰ƒ° H‰S¶ ˆC0H‹EÈdH+%( …» HƒÄ[A\A]A^A_]Ãf. „ A‹t$ H‰S@H‰“° ‰s4I‹4$H‰s¶ˆS0é<ÿÿÿf. „ H‰ßèèúÿÿH‹SH‹C(¾ @ H‹{L$ÐH‰ÚèýÿÿI‰$H‹C(H…À„víÿH‹SL‹$ÐèÝùìÿD‹8I‰ÆM…ä…þÿÿéUíÿf „ M‰,$AÇD$4 éÓþÿÿèYäìÿf „ ó úUfHnÇfHnÎI‰ÐflÁH‰åAWAVAUATSHƒìhD‹RHdH‹%( H‰EÈ1À‚À E…Òu~Hƒº€ ÇBH „+ E‹HLE…ÉuAÇ@L Iƒx „R Iƒx „7 I‹@(H…À„b I‹PH‹ÐH…À„Q ‹P A‰P4H‹PH‹ I‰P@I‰° I‰@¶Aˆ@0I‹ D‹x(H‰E¨Aÿ „ Aÿ „· E…ÿ…¶ M‹X@A¶P0D‰}œH {§ L%ÔP L-M³ M‰ÇL5² M‰ÙAˆI‹‡€ L ¯œ A‹WLL‰M°L@M‰‡ˆ M‰Â‰L‰øM‰ÏI‰ÁHcʉU¸Ir¿KA¶?Hõ± ¶<:øH˜E¿DD9E¸t'fA¿ K‰Êfù~A¶<>HcÉ¿KøH˜fA;DuÛH=4v I‰±ˆ I‰òIƒÇH¿ GHv¿K‰Nø‰M¸f=Æu‹U¸IBüIƒêI‰ˆ I¿DM ë IcM‰‘ˆ IƒïIƒêH‰ÂI¿DE A‰˜ …ÀtÚƒÂHcÒA¿TU 9Â~ÊH5s¼ L‰úM‰¹ ¿FH‹u°H)òI‰±° A‰Q8A¶AˆQ0AÆ M‰y@ƒø`tHcÐH5ôM D‹–E…À…¼ L‰}¸L‰þM‰Ïƒød‡% H=-L ‰ÀHc‡Hø>ÿàAÇ@L I‹PÇ@( I‹@(H‹ÐÇ@0 H‹EÈdH+%( …Q% HƒÄhD‰ø[A\A]A^A_]ÃAÇ@L ë·L‰ÇL‰E¸èt÷ÿÿL‹E¸¾ @ I‹PI‹@(I‹xH ÐL‰Âè£ùÿÿL‹E¸H‰I‹PI‹@(H‹ÐéjýÿÿA‹Q8…ÒŽ8ÿÿÿI‹‰° rÿHQHÖë @ HƒÂ€9 uI‹yI‹I(H‹ ùƒA,ÇA0 H‰ÑH9ÖuØéôþÿÿ¿ H‰U¸è=óìÿL‹E¸I‰€€ H…À…³üÿÿH=jï è}öÿÿ D H‹é^z I‰@é¹üÿÿH‹1_z I‰@éžüÿÿI‹—È I‹OI‰ñ‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0A¶W0éýÿÿD‹}œéþÿÿI‹‡È I‹OM‰øE‹w8I‹˜° ‹PL‹]¸L‰E¸H‰ß‰P I‹W(L‰]¨L‹,ÊA‹U0F$2‰PE‰e0AÇGL M‹¿À èsØìÿH‰ßI‰èèâìÿD‰âL‹E¸L‹]¨)ÂE…öA‰U0~ AVÿH‰ØHT€8 uAƒm,HƒÀH9ÂuíH‹u°A¶@0A¿ AˆI‰p@I‰°° AÇ@8 ¶Aˆ@0Æ I‰p@éÜýÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ éýÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ é^ýÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ é ýÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ éàüÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ é¡üÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ ébüÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ é#üÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ éäûÿÿI‹‡È I‹OL‹M¸I‹¿° ‹PL‰Mˆ‰P I‹W(H‰}¸H‹ÊA‹O8‹r0‰M˜H‰U ‰pΉr0AÇGL ‰uè1àìÿ‹u‹M˜H‹U H‹}¸)Æ…ÉL‹Mˆ‰r0~ ƒéH‰øHL€8 uƒj,HƒÀH9ÈuîA¶G0AˆL‹M°AÇG8 M‰O@M‰° A¶AˆG0AÆ A¶W0M‰O@é€ùÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ Ç éãúÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ Ç é¥úÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ Ç égúÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ Ç é)úÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ Ç éëùÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ Ç éùÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ Ç éoùÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ Ç é1ùÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ Ç éóøÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ Ç éµøÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ Ç éwøÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ Ç é9øÿÿI‹—È I‹OI‹¿° I‹ŸÀ ‹B‰B I‹G(H‹ È‹A0‰BAG8A¿ ‰A0èÒìÿHÇC H‰éê÷ÿÿI‹—È I‹OI‹¿° I‹ŸÀ ‹B‰B I‹G(H‹ È‹A0‰BAG8A¿ ‰A0èÊÑìÿHÇC H‰é›÷ÿÿI‹—È I‹OI‹¿° I‹ŸÀ ‹B‰B I‹G(H‹ È‹A0‰BAG8A¿ ‰A0è{ÑìÿHÇC H‰éL÷ÿÿI‹—È I‹OI‹¿° I‹ŸÀ ‹B‰B I‹G(H‹ È‹A0‰BAG8A¿ ‰A0è,ÑìÿHÇC H‰éýöÿÿI‹—È I‹OI‹¿° I‹ŸÀ ‹B‰B I‹G(H‹ È‹A0‰BAG8A¿ ‰A0èÝÐìÿHÇC H‰é®öÿÿI‹—È I‹OI‹¿° I‹ŸÀ ‹B‰B I‹G(H‹ È‹A0‰BAG8A¿ ‰A0èŽÐìÿHÇC H‰é_öÿÿI‹—È I‹OI‹¿° I‹ŸÀ ‹B‰B I‹G(H‹ È‹A0‰BAG8A¿ ‰A0è?ÐìÿHÇC H‰éöÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ Ç éÒõÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ Ç é”õÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ Ç éVõÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ Ç éõÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8A¿, ‰A0éçôÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8A¿, ‰A0é¶ôÿÿI‹—È I‹OM‰øM‹ ° I‹˜À ‹BL‰ç‰B I‹G(H‹ È‹A0‰BAG8‰A0H‹E¨€x@EÿAƒçûAÇ A€<$'„£ èuÎìÿH‰éNôÿÿI‹—È I‹OM‰øM‹ ° I‹˜À ‹BL‰ç‰B I‹G(H‹ È‹A0‰BAG8‰A0H‹E¨€x@EÿAƒçûAÇ A€<$'„V è ÎìÿH‰éæóÿÿI‹—È I‹OM‰øM‹ ° I‹˜À ‹BL‰ç‰B I‹G(H‹ È‹A0‰BAG8‰A0H‹E¨€x@EÿAƒçûAÇ A€<$'„ è¥ÍìÿH‰é~óÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0AÇGL A¿/ éEóÿÿI‹—È I‹OM‹¯° M‹§À ‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0èëéìÿ1öº L‰ïÇ H‰ÃèSãìÿ‹3…ö…ë I‰$A¿ éÛòÿÿI‹—È I‹OM‹¯° M‹§À ‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0èéìÿL‰ïº 1öÇ H‰Ãèéâìÿ‹;…ÿ… I‰$A¿ éqòÿÿL‹]¸A¶G0M‰øH‹]°AˆICÿHSH9Âw €8 uI‹pI‹H(H‹ ñƒi,HƒèH9E°uáH‹u°I‰P@A¿/ AÇ@8 I‰°° ¶FAˆ@0ÆF I‹HI‰P@I‹È ‹B‰B I‹@(H‹ È‹A0‰BA@8‰A0AÇ@L éÒñÿÿA¶G0H‹u°L‹]¸AˆHFI‰G@AÇG8 I‰·° ¶VAˆW0ÆF I‹—È I‰G@I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8A¿ ‰A0éjñÿÿA¶G0H‹u°L‹]¸AˆHFI‰G@AÇG8 I‰·° ¶VAˆW0ÆF I‹—È I‰G@I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8A¿ ‰A0éñÿÿI‹—È I‹OM‹§° I‹ŸÀ ‹BL‰ç‰B I‹G(H‹ È‹A0‰BAG8‰A0A€<$'„ç èÚÊìÿA¿ H‰éðÿÿI‹—È I‹OI‹¿° I‹ŸÀ ‹BHƒÇ‰B I‹G(H‹ È‹A0‰BAG8A¿ ‰A0è‰ÊìÿH‰ébðÿÿI‹—È I‹OM‹§° I‹ŸÀ ‹BL‰ç‰B I‹G(H‹ È‹A0‰BAG8‰A0A€<$'„ è:ÊìÿA¿ H‰é ðÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ Ç éÏïÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ éïÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ éQïÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ éïÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ éÓîÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ é”îÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ éUîÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ éîÿÿI‹—È I‹OI‰òI‹·° ‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0A¶G0¶>AˆI‹WI‹G(H‹ ÐL‹IMAM9Âs`HcAITA‹G4ƒÀH˜LÈI9Ás'¶HÿHƒèHƒêˆ M‹GI‹O(J‹ ÁL‹IL9ÈwÝMAH)ÂHcÂIÂHÆ‹AA‰G4‰A M9‚N AˆzÿMJÿ@€ÿ uI‹WI‹G(H‹Ðƒh,I‰·° A¶RÿM‰O@AˆW0AÇGL é‚ëÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ éäìÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ é¥ìÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ éfìÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ é'ìÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ éèëÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ é©ëÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ Ç ékëÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0AÇGL A¿, é2ëÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0AÇGL A¿/ éùêÿÿI‹—È I‹OM‹§° I‹ŸÀ ‹BL‰ç‰B I‹G(H‹ È‹A0‰BAG8‰A0A€<$'„× èÑÄìÿA¿ H‰é¤êÿÿI‹—È I‹OM‹§° I‹ŸÀ ‹BL‰ç‰B I‹G(H‹ È‹A0‰BAG8‰A0A€<$'„£ è|ÄìÿA¿ H‰éOêÿÿI‹—È I‹OM‹§° I‹ŸÀ ‹BL‰ç‰B I‹G(H‹ È‹A0‰BAG8‰A0A€<$'„ è'ÄìÿA¿ H‰éúéÿÿI‹—È I‹OM‹¯° M‹§À ‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0è àìÿº 1öL‰ïÇ H‰ÃèÚìÿ‹ …É… I‰$A¿ ééÿÿI‹—È I‹OM‹¯° M‹§À ‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0è6àìÿº 1öL‰ïÇ H‰ÃèžÙìÿ‹…Ò…6 I‰$A¿ é&éÿÿI‹—È I‹OM‹§° I‹ŸÀ ‹BL‰ç‰B I‹G(H‹ È‹A0‰BAG8‰A0A€<$'„s èþÂìÿA¿ H‰éÑèÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0AÇGL A¿ é˜èÿÿAÇGL A¶W0I‰ñéâæÿÿI‹WI‹G(AÇGL I‹·° L‹M¸H‹ ÐH‰÷L‰MH‰M H‰u¸èïÌìÿH‹M A‹W8H‹u¸L‹M)A0…ÒŽÛìÿÿƒêH‰ðHT€8 uƒi,HƒÀH9Âuîé¹ìÿÿH‹u¸H‰ðI+‡° ƒè‰E˜A¶G0ˆM‹GM‹W(O‹ ÂA‹A8…À„Å IcO4I‹G@I‹QH‰E I‹‡° H< H‰ÆH9} †] HL H9M ‡B H‹} H)ÇH‰ùA‹y4…ÿ…‘ Hƒù…½ A‹GLAÇGP I‰w@Pÿ‰ÐÁè ÐÑøƒÀaé'çÿÿI‹‡È I‹OIcw8I‹¿° ‹P‰P I‹W(H‹ Ê‹Q0‰Pò‰Q0I‹Oº èáìÿM‹O@A¶W0éyåÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8A¿= ‰A0ééæÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8A¿} ‰A0é¸æÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0AÇGL A¿{ éæÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8A¿: ‰A0éNæÿÿI‹—È I‹OI‹¿° I‹ŸÀ ‹B‰B I‹G(H‹ È‹A0‰BAG8A¿ ‰A0è.ÀìÿHÇC H‰éÿåÿÿI‹—È I‹OM‹§° I‹ŸÀ ‹BL‰ç‰B I‹G(H‹ È‹A0‰BAG8‰A0A€<$'„Ó è׿ìÿA¿ H‰éªåÿÿI‹—È I‹OM‹§° I‹ŸÀ ‹BL‰ç‰B I‹G(H‹ È‹A0‰BAG8‰A0A€<$'„9 è‚¿ìÿA¿ H‰éUåÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ éåÿÿI‹—È I‹OI‹¿° I‹ŸÀ ‹B‰B I‹G(H‹ È‹A0‰BAG8A¿ ‰A0èö¾ìÿHÇC H‰éÇäÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ Ç é‰äÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ Ç éKäÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ Ç é äÿÿI‹—È I‹OI‹¿° I‹ŸÀ ‹B‰B I‹G(H‹ È‹A0‰BAG8A¿ ‰A0èí½ìÿHÇC H‰é¾ãÿÿI‹—È I‹OM‹§° I‹ŸÀ ‹BL‰ç‰B I‹G(H‹ È‹A0‰BAG8‰A0A€<$'„³ è–½ìÿA¿ H‰éiãÿÿI‹—È I‹OM‹§° I‹ŸÀ ‹BL‰ç‰B I‹G(H‹ È‹A0‰BAG8‰A0A€<$'„× èA½ìÿA¿ H‰éãÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ éÕâÿÿI‹—È I‹OM‹§° I‹ŸÀ ‹BL‰ç‰B I‹G(H‹ È‹A0‰BAG8‰A0A€<$'„… è¼ìÿA¿ H‰é€âÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ éAâÿÿI‹—È I‹O‹B‰B I‹G(H‹ È‹A0‰BAG8‰A0I‹‡À A¿ HÇ éâÿÿqÿ‰u …öŽþ L@H‰×qþL)ÇHƒÿ†é ƒþ†à ƒþ†£ ‹} 1öÁïHÁçóo02HƒÆH9÷uîD‹M D‰ÎƒæðA‰òNJ<A9ñ„‘ )ñDIÿƒéƒùv J‹J‰D‰Èƒàø‰ÂÆIÐH×A9ÁtfA¶ ˆF9E ~XA¶@ˆGF9E ~HA¶@ˆGF9E ~8A¶@ˆGF9E ~(A¶@ˆGF9E ~A¶@ƒÆˆG9u ~A¶@ˆGM‹W(M‹GK‹ ƒy8„û ‹U ÷ÒQ…ÒŽQ ¸ 9ÂOЋA$‰E…À„n Hcu L‰ø1ÉI‰÷H‰ÆH‹~‰M€H‰u‰Uˆè ÅìÿH‹u‹M€L ¯{ ƒøÿ„ L‹FH‹~(ƒÁJ‹<ÇH‹WLúƒø H‰×‹Uˆ„¢ ˆIƒÇ9Êu§I‰÷A‰W4I‹OI‹G(ÇE H‹ ȉQ …Ò„U ‹E H‹yÐ;Aè A‰G4H˜Æ I‹G(I‹WH‹ÐIcG4H‹RÆD M‹GM‹W(K‹ÂH‹p‹EI‰·° ƒø„RøÿÿM‰ùƒø„ HcE˜I‰÷A‹QLH‰u IÇH‰EI‹€ M‰y@LPM‰‘ˆ ‰I9÷† HƒÀH‰u¸H‰E°H‹E¸¶ „À„, H5 ¶ ‰ÏHcò¿sÈH˜E¿DA9Ðu-éÅ D HcÉA¶ ‰ÏHcò¿sÈH˜E¿DD9„ A¿sú Ð@¶ÏëÔI‹GIcI A‰O4I‰AÇA8 é#÷ÿÿA¿ éôÞÿÿ1ɶ<@ˆ< H‰ÏHƒÁH9þuìéÛýÿÿèsÃìÿI|$A¿ HpþèoºìÿH‰é¸ÞÿÿèRÃìÿI|$HpþèTºìÿH‰éÞÿÿè7ÃìÿI|$Hpþè9ºìÿH‰é‚Þÿÿè ÃìÿI|$Hpþè ºìÿH‰égÞÿÿH=ÿÎ èÊÕÿÿH‰E¸I‰ÂHcE˜M‰ùA‹ILL<I‹€ M‰y@HPI‰‘ˆ ‰I9÷† HƒÀH‰E°A¶º „Àt H=§Ž ¶Hcù¿{ÐH˜E¿DA9Èt*A¿ {ù ~HcÒA¶Hcù¿{ÐH˜E¿DD9ÁuÖH=ÝR IƒÂ¿ GH‹E°I‰ˆ HƒÀ‰HøH‰E°M9×…{ÿÿÿHcÑ¿SƒÀH˜A¿<D9ÏtI¿S¿SƒÀH˜A¿<D9úuéH=ƒR ¿GI‹ˆ ú „È LPM‰‘ˆ ‰…Ò…š H‹E¸HcÊH‰E°é=ÜÿÿD‹M I‰ÀH‰×1öE1Òé“ûÿÿH=ŒÍ èwÔÿÿ € è›ÁìÿI|$A¿ Hpþè—¸ìÿH‰éàÜÿÿèzÁìÿI|$A¿ Hpþèv¸ìÿH‰é¿ÜÿÿèYÁìÿI|$A¿ HpþèU¸ìÿH‰éžÜÿÿIƒÇH‰u M‰y@H‹E H‰E°éÛÿÿ‹PüI‰ÂéBÿÿÿf „ è ÁìÿI|$A¿ Hpþè¸ìÿH‰éPÜÿÿèêÀìÿI|$A¿ Hpþèæ·ìÿH‰é/ÜÿÿèÉÀìÿI|$A¿ HpþèÅ·ìÿH‰éÜÿÿè¨ÀìÿI|$A¿ Hpþ褷ìÿH‰éíÛÿÿè‡ÀìÿI|$A¿ Hpþ胷ìÿH‰éÌÛÿÿH‰E¸M‰ùK‹ÂIcA4HBA‹QLI‰A@I‰ÇI‹€ LPM‰‘ˆ ‰I9÷†YþÿÿHƒÀH‰u°H‰E H‹E°¶ „À„€ H5Œ ¶ ‰ÏHcò¿sÈH˜E¿DD9Ât A¿sú ~ HcÉA¶ ‰ÏëÒ@¶ÏëÌH5MP HƒE°¿FH‹E H‹u°I‰ˆ HƒÀ‰PøH‰E I9÷uL‰øH+E¸M‚é¾ýÿÿ¹ ¿ ëè„¿ìÿI|$A¿ Hpþ耶ìÿH‰éÉÚÿÿèc¿ìÿI|$A¿ Hpþè_¶ìÿH‰é¨ÚÿÿH=ðË è Òÿÿè&¼ìÿf D H5©O HƒE¸¿FH‹E°H‹u¸I‰ˆ HƒÀ‰PøH‰E°I9÷…ÒúÿÿH‹EM‚é¿ýÿÿ¹ ¿ éÒúÿÿH‰u¸étþÿÿÑúH‰M€ÂHcò‰Uˆè…µìÿH‹M€‹UˆL 7u H‰AI‹OI‹G(H‹ ÈH‹yH…ÿtLBþ‰A‹E AG4éÌùÿÿAÇG4 ÇA ‹E …Àt0ÇA8 A‹W4ÇE éùÿÿÆ I‰÷‰Êé^ùÿÿH=ËÊ èÑÿÿI‹L‰þèêÔÿÿI‹OI‹G(ÇE A‹W4L t H‹ ÈéEùÿÿH‹~‰MI‰÷èÈìÿ…À…Å ‹UL vt éýøÿÿH‰pÿÿÿ‰U€è"ÐìÿH‹pÿÿÿH‰EˆÇ HcE€H‰E€HcE H‰…xÿÿÿë< @ I‹è¿ÇìÿL (t …ÀtuH‹Eˆƒ8u`Ç I‹è\ÈìÿI‹WI‹G(H‹ ÐM‹GH‹U€¾ H‹½xÿÿÿHyL‰ÁèÀÀìÿL Ùs …ÀA‰G4‰Ât—I‹wI‹O(H‹ ñ‰A éiøÿÿH=» èÿÏÿÿA‹W4é6øÿÿH=WÉ èêÏÿÿf. „ ó úUH‰åATHƒìdH‹%( H‰Eè1ÀH…ÿt^H‹F(I‰üH…Àt H‹VHÐH;8t%A‹D$ …Àu,H‹EèdH+%( uBL‰çL‹eøÉé ¶ìÿHÇ A‹D$ …ÀtÔI‹|$èæµìÿëÈ @ H‹EèdH+%( uL‹eøÉÃèf¹ìÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt?H‹GÇG Æ H‹GÆ@ H‹GH‹V(ÇG( H‰GÇG8 H…Òt H‹NH;<ÊtH‹EødH+%( u"ÉËW H‰F@H‰†° ‰V4H‹H‰V¶ ˆF0ëÏè˸ìÿff. „ ó úUH‰åAUATSHƒìdH‹%( H‰EØ1ÀH…ÿ„œ I‰üH‹~(H‰óH…ÿ„ H‹F H‹VHHÿH9ʃ— H×H‹H…Òt8H‹C@¶S0ˆH‹K(H‹SH‹{@HÑH‹0H‰~‹{4‰~ H…Ét HBH‰CHÁL‰ A‹D$ I‹$‰C4I‹D$H‰SH‰C@H‰ƒ° ¶ ÇCP ˆC0H‹EØdH+%( …‘ HƒÄ[A\A]]à D LhJ4í è—±ìÿH‰C(H…ÀtlH‹S fïÀHÐ @@ @0H‹C(L‰k H…ÀuPH‹CHÁàé^ÿÿÿf „ ¾ ¿ è!ÈìÿH‰C(H…Àtfo0o Cé,ÿÿÿèR·ìÿH=«Å è&ÍÿÿH‹SHÐH‹éÎþÿÿf D ó úUH‰åATSHƒìdH‹%( H‰EèH‹G(H…ÀtH‹WH‰ûHÐL‹ M…ätlHÇ A‹D$ …ÀuxL‰çè@³ìÿH‹S(H‹CHÇ H…ÀtHƒèH‰CH…Òt2H‹ÂH…Àt)‹P ‰S4H‹PH‹ H‰S@H‰“° H‰C¶ÇCP ˆC0H‹EèdH+%( u HƒÄ[A\]à @ I‹|$èƲìÿéyÿÿÿè\¶ìÿff. „ ó úUH‰åAVAUATSHƒìdH‹%( H‰EØ1ÀHƒþ† €|7þ I‰ýH‰ó… €|7ÿ …ø ¿@ I‰Öè{ÈìÿI‰ÄH…À„ö ƒëL‰hL‰÷L‰hfnËHÇ fpÁàHÇ@ Ç@( HÇ@4 fÖ@èÐËÿÿI‹F(H…À„› I‹VHÐH‹I9ÔtaH…Òt)I‹F@A¶V0ˆI‹VI‹F(I‹N@HÐH‹H‰JA‹N4‰J L‰ A‹D$ I‹$A‰F4I‹D$I‰VI‰F@I‰†° ¶ AÇFP AˆF0H‹EØdH+%( u%HƒÄL‰à[A\A]A^]à E1äëÙ I‹FHÁàë™èù´ìÿH=êÄ èÍÊÿÿff. „ fó úUH‰åAWAVAUI‰ÕATLcæSA\$LcóHƒì(H‰}¸L‰÷dH‹%( H‰EÈ1Àè"ÇìÿH…À„Á E…äL‹E¸I‰Ç~L‰âL‰ÆH‰Çè ®ìÿCÆD' CÆ' Iƒþv~¿@ èäÆìÿI‰ÄH…ÀtxƒëL‰xL‰îH‰ÇfnËL‰xHÇ fpÁàHÇ@ Ç@( HÇ@4 fÖ@è ËÿÿAÇD$ H‹EÈdH+%( u6HƒÄ(L‰à[A\A]A^A_]ÃH=ä´ èÄÉÿÿH=Õà è¸ÉÿÿH=ùà è¬Éÿÿèdzìÿ € ó úUH‰åAUI‰õATI‰üHƒìdH‹%( H‰Eè1À覶ìÿH‹UèdH+%( uHƒÄL‰êL‰ç‰ÆA\A]]é‘þÿÿèl³ìÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹H‹UødH+%( uÉÃè.³ìÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹G(H…Àt&H‹WH‹ÐH…Àt‹@,H‹UødH+%( u Éà D 1Àëæèϲìÿff. „ @ ó úUH‰åHƒìdH‹%( H‰EøH‹G(H…Àt&H‹WH‹ÐH…Àt‹@0H‹UødH+%( u Éà D 1Àëæèo²ìÿff. „ @ ó úUH‰åHƒìdH‹%( H‰EøH‹GH‹UødH+%( uÉÃè-²ìÿff. „ fó úUH‰åHƒìdH‹%( H‰EøH‹GH‹UødH+%( uÉÃèí±ìÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø‹G8H‹UødH+%( uÉÃè®±ìÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡° H‹UødH+%( uÉÃèj±ìÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‰>H‹EødH+%( uÉÃè,±ìÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹F(H…Àt!H‹VH‹ÐH…Àt‰x,H‹EødH+%( uÉÃH=.Á è±ÆÿÿèÌ°ìÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹F(H…Àt!H‹VH‹ÐH…Àt‰x0H‹EødH+%( uÉÃH=öÀ èQÆÿÿèl°ìÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‰~H‹EødH+%( uÉÃè+°ìÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‰~H‹EødH+%( uÉÃèë¯ìÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø‹G|H‹UødH+%( uÉÃ讯ìÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1À‰~|H‹EødH+%( uÉÃèl¯ìÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡À H‹UødH+%( uÉÃè*¯ìÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‰¾À H‹EødH+%( uÉÃèè®ìÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡È H‹UødH+%( uÉÃ誮ìÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‰¾È H‹EødH+%( uÉÃèh®ìÿ „ ó úUH‰åSHƒìdH‹%( H‰Eè1ÀH…ÿt7H‰û¾ ¿Ð èݾìÿH‰H…Àt41ÀH‹UèdH+%( u H‹]øÉÃf D èSÃìÿÇ ¸ ëÓèñìÿè<ÃìÿÇ ¸ ë¼ff. „ @ ó úUH‰åATSHƒìdH‹%( H‰Eè1ÀH…ötMI‰ü¿Ð H‰óè ÀìÿH‰H‰ÂH…ÀtIHp¹ 1ÀH‰÷óH«L‰"H‹UèdH+%( u!HƒÄ[A\]Ãf D è«ÂìÿÇ ¸ ëÐèIìÿè”ÂìÿÇ ¸ ë¹ € ó úUH‰åAUATI‰üHƒìH‹(dH‹%( H‰Eè1ÀH…ÿ„‘ I‹D$HÇL‹(M…ít.HÇ A‹E …ÀuaL‰ïè9©ìÿI‹|$(I‹D$HÇÇ H…ÿtRè ©ìÿI‹|$`è©ìÿI‹¼$€ è©ìÿL‰çèþ¨ìÿH‹EèdH+%( u#HƒÄ1ÀA\A]]à I‹}èרìÿë” D 1ÿëªèg¬ìÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé°¾ìÿè+¬ìÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉéÀ¥ìÿèë«ìÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé¨ìÿè««ìÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ Ãèj«ìÿf. „ UH‰åATI‰üSHƒìH‹?dH‹%( H‰Eè1ÀH‹ H‰øI9üuë0 H‰ÓH‹WfHnÀflÀH‰SH‰èÃúÿH‹H‰ØH‰ßL9ãuÓH‹EèdH+%( uHƒÄL‰ç[A\]éD§ìÿèߪìÿff. „ @ Uƒï H‰åAUATSHƒì(dH‹%( H‰EØ1Àƒÿ+wdHõ– HcºHÐ>ÿà H‹EØdH+%( …— H‹>HƒÄ([A\A]]éÓ¦ìÿ H‹EØdH+%( …o H‹>HƒÄ([A\A]]é›oûÿ H‹EØdH+%( …G HƒÄ([A\A]]Ãf. „ L‹.I‹} H‹ H‰øI9ýt6f D H‹WfHnÀI‰ÜflÀH‰SH‰èÙÁúÿH‰ßL‰àH‹M9åuÓ H‹EØdH+%( …× HƒÄ(L‰ï[A\A]]é¦ìÿ L‹.I‹} H‹ H‰øI9ýtÆf D H‹WfHnÀI‰ÜflÀH‰SH‰èiÁúÿH‰ßL‰àH‹M9åuÓë‘f „ L‹.I‹} H‹ H‰øI9ý„rÿÿÿf. „ H‹WfHnÀI‰ÜflÀH‰SH‰èÁúÿH‰ßL‰àH‹M9åuÓé6ÿÿÿf D L‹.I‹} H‹ H‰øI9ý„ÿÿÿfH‹WfHnÀI‰ÜflÀH‰SH‰èÁÀúÿH‰ßL‰àH‹M9åuÓéæþÿÿf D L‹.I‹} H‹ H‰øI9ý„ÊþÿÿfH‹WfHnÀI‰ÜflÀH‰SH‰èqÀúÿH‰ßL‰àH‹M9åuÓé–þÿÿf D L‹.I‹} H‹ H‰øI9ý„zþÿÿfH‹WfHnÀI‰ÜflÀH‰SH‰è!ÀúÿH‰ßL‰àH‹M9åuÓéFþÿÿf D L‹.I‹} H‹ H‰øI9ý„*þÿÿfH‹WfHnÀI‰ÜflÀH‰SH‰èÑ¿úÿH‰ßL‰àH‹M9åuÓéöýÿÿf D L‹.I‹} H‹ H‰øI9ý„ÚýÿÿfH‹WfHnÀI‰ÜflÀH‰SH‰è¿úÿH‰ßL‰àH‹M9åuÓé¦ýÿÿf D H‹>H‰uÈèÌ£ìÿH‹uÈH‹EØdH+%( …g H‹~éÊüÿÿ @ L‹.I‹} H‹ H‰øI9ý„ZýÿÿfH‹WfHnÀI‰ÜflÀH‰SH‰è¿úÿH‰ßL‰àH‹M9åuÓé&ýÿÿf D L‹.I‹} H‹ H‰øI9ý„ ýÿÿfH‹WfHnÀI‰ÜflÀH‰SH‰è±¾úÿH‰ßL‰àH‹M9åuÓéÖüÿÿf D L‹.I‹} H‹ H‰øI9ý„ºüÿÿfH‹WfHnÀI‰ÜflÀH‰SH‰èa¾úÿH‰ßL‰àH‹M9åuÓé†üÿÿf D L‹.I‹} H‹ H‰øI9ý„jüÿÿfH‹WfHnÀI‰ÜflÀH‰SH‰è¾úÿH‰ßL‰àH‹M9åuÓé6üÿÿf D L‹.I‹} H‹ H‰øI9ý„üÿÿfH‹WfHnÀI‰ÜflÀH‰SH‰èÁ½úÿH‰ßL‰àH‹M9åuÓéæûÿÿf D H‹EØdH+%( …· H‹>HƒÄ([A\A]]é“iûÿ L‹.I‹} H‹ H‰øI9ý„¢ûÿÿf. „ H‹WfHnÀI‰ÜflÀH‰SH‰èA½úÿH‰ßL‰àH‹M9åuÓéfûÿÿf D L‹.I‹} H‹ H‰øI9ý„JûÿÿfH‹WfHnÀI‰ÜflÀH‰SH‰èñ¼úÿH‰ßL‰àH‹M9åuÓéûÿÿèé¤ìÿf „ ó úUH‰åAWAVAUATSHì Hƒ $ Hì¨ fod“ E1ÿE‰øH‰½`åÿÿH€òÿÿL¥ æÿÿH‰µXåÿÿdH‹%( H‰EÈ1ÀH… ÿÿÿÆ… ÿÿÿ Ç…œåÿÿþÿÿÿI‰ÅÇ…påÿÿ H‰€åÿÿL‰¥ˆåÿÿH‰…xåÿÿH‰…¸åÿÿHÇ…åÿÿÈ )…ðåÿÿ)…€òÿÿMcøH/– F¾48D‰ñAƒþî„Å ƒ½œåÿÿþ„p ‹…œåÿÿ…ÀŽš = „Y ½œåÿÿ Ž§ AN¸ ù‰ ‡r HcÉH5È“ ¾9Â…\ HU” D¾D‰ÂD‰À÷ÚE…À~c‹µpåÿÿL‰éfoµàåÿÿÇ…œåÿÿþÿÿÿfo½ðåÿÿƒþAt$ƒÖÿ{IƒÄHƒÃ‰µpåÿÿév D HÑ” B¾8…Ò„ @ Hù‘ LcÚ‹s J¾ ¸ )ÈI‰ÎH˜HÁàLàL‹8H‹@H‰…°åÿÿ‹C…É„² ¹ L)ñHÁáHÙfn‹IfnáfnÈfnÞƒêfbÄfbËfoÐflÑ)• åÿÿƒú>wOH ª Hc‘HÈ>ÿàL‰håÿÿI‹ $I‰Ù1ÒA‹t$àH½ØåÿÿLCàè cûÿL‹håÿÿ…ÀA‰Ç… L‹½ØåÿÿL‰öL‰âH‰ØL‰éHÁæfo åÿÿfInÇL)ñH)òH)ð…°åÿÿBHXLbhHN‘ Hw“ ¾9B¾‰þƒè H˜¾úú‰ wHcÒH= ’ @:4„¾ H “ D¾D‰ÀˆAH‹µåÿÿLiH‹¸åÿÿHD1ÿI9Å‚. L‰èD‰…håÿÿH)ÈH‰… åÿÿHXHþ' o Hö¸' H9ÆHNÆH‰…åÿÿI‰ÆHÁàI| èè³ìÿI‰ÇH…À„< L‹¸åÿÿH‰ÚH‰ÇM‰ôH‰…°åÿÿHÁãL‰îèÙšìÿINH‹µˆåÿÿH‰ÚHƒáðM4L‰÷軚ìÿM‰áH‹µ€åÿÿH‰ÚIÁáMñL‰Ï蟚ìÿD‹…håÿÿI‰ÁH‹…xåÿÿI9Åt$L‰ïD‰…ˆåÿÿL‰¸åÿÿè3ìÿD‹…ˆåÿÿL‹¸åÿÿL‹ åÿÿH‹…åÿÿHƒëM$ LËMýIDÿI9Ń9 L‰€åÿÿL‰µˆåÿÿL‰½¸åÿÿAƒø)…SüÿÿH‹…¸åÿÿL‰¸åÿÿE1íH‰…°åÿÿƒ½œåÿÿþ„B é fHÙ‘ B¾8…Ò… ýÿÿHc…œåÿÿ¿ = w H²’ ¾<‹•påÿÿ…Ò„ ‹…ðåÿÿƒ½påÿÿ‰…°åÿÿ‹…ôåÿÿ‰… åÿÿu'‹…œåÿÿ…ÀŽ¡ HµàåÿÿèõÿÿÇ…œåÿÿþÿÿÿ Aƒþît"AƒÆAþ‰ wMcöH» B€<0„Ð L;¸åÿÿ„3 ‹‰…°åÿÿ‹C‰… åÿÿH B¶8ƒè <+whH5d ¶ÀHc†Hð>ÿà Ç…œåÿÿ 1Àéyûÿÿ € ‰ñfnÀéYüÿÿ D Hc…œåÿÿH²‘ ¾A éGûÿÿ D I‹<$èg›ìÿM¾}ÿIƒíIƒìHƒëHÿ F¾48é ÿÿÿ D I‹<$è'dûÿëÎ D I‹<$è'›ìÿI‹|$è ›ìÿë´ I‹$H‹8H‰…påÿÿL‹?H‰úH9ÇtNH‰håÿÿL‰ûL‹½påÿÿf D H‹OfHnÂI‰ÞflÀH‰KH‰èY¶úÿH‰ßL‰òH‹M9÷uÓ H‹håÿÿH‹½påÿÿ襚ìÿé9ÿÿÿI‹$H‹8H‰…påÿÿL‹?H‰úH9ÇtÖH‰håÿÿL‰ûL‹½påÿÿf D H‹OfHnÂI‰ÞflÀH‰KH‰èáµúÿH‰ßL‰òH‹M9÷uÓë‰I‹<$è×aûÿéËþÿÿfI‹$H‹8H‰…påÿÿL‹?H‰úH9Ç„bÿÿÿH‰håÿÿL‰ûL‹½påÿÿfH‹OfHnÂI‰ÞflÀH‰KH‰èqµúÿH‰ßL‰òH‹M9÷uÓéÿÿÿf D I‹$H‹8H‰…påÿÿL‹?H‰úH9Ç„úþÿÿH‰håÿÿL‰ûL‹½påÿÿf. „ H‹OfHnÂI‰ÞflÀH‰KH‰èµúÿH‰ßL‰òH‹M9÷uÓé¦þÿÿf D I‹$H‹8H‰…påÿÿL‹?H‰úH9Ç„ŠþÿÿH‰håÿÿL‰ûL‹½påÿÿf. „ H‹OfHnÂI‰ÞflÀH‰KH‰è‘´úÿH‰ßL‰òH‹M9÷uÓé6þÿÿf D I‹$H‹8H‰…påÿÿL‹?H‰úH9Ç„þÿÿH‰håÿÿL‰ûL‹½påÿÿf. „ H‹OfHnÂI‰ÞflÀH‰KH‰è!´úÿH‰ßL‰òH‹M9÷uÓéÆýÿÿf D I‹$H‹8H‰…påÿÿL‹?H‰úH9Ç„ªýÿÿH‰håÿÿL‰ûL‹½påÿÿf. „ H‹OfHnÂI‰ÞflÀH‰KH‰è±³úÿH‰ßL‰òH‹M9÷uÓéVýÿÿf D I‹$H‹8H‰…påÿÿL‹?H‰úH9Ç„:ýÿÿH‰håÿÿL‰ûL‹½påÿÿf. „ H‹OfHnÂI‰ÞflÀH‰KH‰èA³úÿH‰ßL‰òH‹M9÷uÓéæüÿÿf D I‹$H‹8H‰…påÿÿL‹?H‰úH9Ç„ÊüÿÿH‰håÿÿL‰ûL‹½påÿÿf. „ H‹OfHnÂI‰ÞflÀH‰KH‰èѲúÿH‰ßL‰òH‹M9÷uÓévüÿÿf D I‹$H‹8H‰…påÿÿL‹?H‰úH9Ç„ZüÿÿH‰håÿÿL‰ûL‹½påÿÿf. „ H‹OfHnÂI‰ÞflÀH‰KH‰èa²úÿH‰ßL‰òH‹M9÷uÓéüÿÿf D I‹$H‹8H‰…påÿÿL‹?H‰úH9Ç„êûÿÿH‰håÿÿL‰ûL‹½påÿÿf. „ H‹OfHnÂI‰ÞflÀH‰KH‰èñ±úÿH‰ßL‰òH‹M9÷uÓé–ûÿÿf D I‹$H‹8H‰…påÿÿL‹?H‰úH9Ç„zûÿÿH‰håÿÿL‰ûL‹½påÿÿf. „ H‹OfHnÂI‰ÞflÀH‰KH‰è±úÿH‰ßL‰òH‹M9÷uÓé&ûÿÿf D I‹$H‹8H‰…påÿÿL‹?H‰úH9Ç„ ûÿÿH‰håÿÿL‰ûL‹½påÿÿf. „ H‹OfHnÂI‰ÞflÀH‰KH‰è±úÿH‰ßL‰òH‹M9÷uÓé¶úÿÿf D I‹$H‹8H‰…påÿÿL‹?H‰úH9Ç„šúÿÿH‰håÿÿL‰ûL‹½påÿÿf. „ H‹OfHnÂI‰ÞflÀH‰KH‰è¡°úÿH‰ßL‰òH‹M9÷uÓéFúÿÿf D I‹$H‹8H‰…påÿÿL‹?H‰úH9Ç„*úÿÿH‰håÿÿL‰ûL‹½påÿÿf. „ H‹OfHnÂI‰ÞflÀH‰KH‰è1°úÿH‰ßL‰òH‹M9÷uÓéÖùÿÿf D ƒ½œåÿÿþ…ß÷ÿÿD‹•påÿÿE…Òt ‹…ðåÿÿ‰…°åÿÿ‹…ôåÿÿ‰… åÿÿé*øÿÿf‹µüåÿÿH‹½`åÿÿH*™ èW_ûÿëÆ D Hyˆ F¾0D‰ÀE…ÀŽøÿÿfoµàåÿÿHƒÃIƒÄfnøåÿÿfn½üåÿÿfn…°åÿÿL‰éÇ…påÿÿ A4$fnµ åÿÿfbÏfbÆflÁé‹õÿÿfƒ½œåÿÿþL‰°åÿÿA½ toHc…œåÿÿ= ‡à HÁ‰ ¾‰…œåÿÿ‹½œåÿÿHµàåÿÿèEìÿÿL‹½°åÿÿL‹µ¸åÿÿM9÷t'H ‹† I¾L‰æIƒîIƒì¾<èìÿÿM9þuãH‹µxåÿÿH9µ°åÿÿt H‹½°åÿÿè “ìÿH‹EÈdH+%( …F HeØD‰è[A\A]A^A_]Ãf. „ H‹•XåÿÿHµðåÿÿH½àåÿÿD‰µ°åÿÿè ²ÿÿ‹°åÿÿ‰…œåÿÿé^òÿÿf D Ç…œåÿÿ é"ÿÿÿf „ „ú Ç…œåÿÿÿÿÿÿécöÿÿ Hц D¾D‰Àé=ôÿÿM‹|$àI‹<$L‰håÿÿL‰þè @ûÿL‹håÿÿéŽóÿÿE1ÿé†óÿÿI‹T$àI‹ $1öI‰ÙH½ØåÿÿLCàL‰håÿÿèSVûÿL‹håÿÿ…ÀA‰Ç„HóÿÿI‹|$àL‰µ°åÿÿè ’ìÿéT M‹|$ðé,óÿÿÇ…œåÿÿ ‹…ðåÿÿ‰…°åÿÿ‹…ôåÿÿ‰… åÿÿéŸõÿÿI‹L$ð¿ L‰@åÿÿH‰È¶ñHÁ艵håÿÿ…À‰…HåÿÿA”Áƒø”ÀA ÁE¶ÉD‰Påÿÿ衧ìÿD‹Påÿÿ‹•HåÿÿfHnÀH…ÀH‰ÆI‰ÇL‹@åÿÿflÀ„ HchåÿÿH‹½`åÿÿE1À L‰PåÿÿèÅfûÿL‹Påÿÿ…À„dòÿÿL‰òM)õHÁâI)Ôƒøô„ H‹…¸åÿÿL‰¸åÿÿA½ H‰…°åÿÿé,ôÿÿHƒìL‰håÿÿI‰Ù1öj I‹$A¸ H½Øåÿÿ¹ è³Sûÿ_L‹håÿÿ…ÀA‰ÇAX„åñÿÿL‰µ°åÿÿI‹<$èžìÿL‹°åÿÿL‰ØM)ÝHÁàI)ÄAƒÿô…pÿÿÿ‹µüåÿÿH‹½`åÿÿHZ• è‡[ûÿH‹…¸åÿÿL‰¸åÿÿA½ H‰…°åÿÿéƒóÿÿ¿ L‰håÿÿèV¦ìÿL‹håÿÿfHnÀH…ÀI‰ÂI‰ÇflÀ„ß I‹T$ðM‹ $ E1ÀL‰HåÿÿH‹½`åÿÿ1ÉL‰ÖL‰•PåÿÿèùhûÿI‹<$‰…håÿÿèÊXûÿ‹…håÿÿL‹•PåÿÿL‹Håÿÿ…À„üðÿÿL‰µ°åÿÿL‰×è¯ìÿL‹°åÿÿL‰ØM)ÝHÁàI)ă½håÿÿô…~þÿÿé ÿÿÿf „ M‹|$ðI‹|$ÐL‰håÿÿL‰þè—<ûÿL‹håÿÿé™ðÿÿI‹L$п L‰@åÿÿH‰È¶ñHÁ艵håÿÿ…À‰…HåÿÿA”Áƒø”ÀA ÁE¶ÉD‰Påÿÿè5¥ìÿD‹Påÿÿ‹•HåÿÿfHnÀH…ÀL‹@åÿÿI‰ÇflÀ„´ M‹D$ðHchåÿÿ H‰ÆH‹½`åÿÿL‰HåÿÿH‰…PåÿÿèPdûÿI‹|$ð‰…håÿÿè WûÿD‹…håÿÿL‹•PåÿÿL‹HåÿÿE…À„ÐïÿÿL‰µ°åÿÿL‰×èÃæÿÿéÏþÿÿf D I‹t$ðH‹½`åÿÿ1ÒHÐåÿÿLCðL‰håÿÿècyûÿL‹håÿÿ…ÀA‰ÇˆÂ I‹|$ðL‰håÿÿè0ŽìÿL‹½ÐåÿÿL‹håÿÿé[ïÿÿ¿ L‰håÿÿHÇ…Ðåÿÿ è!¤ìÿL‹håÿÿfHnÀH…ÀH‰ÆflÀ„ I‹T$ðI‹ $E1ÀH‰…ÈåÿÿH‹½`åÿÿHCðI‰ÁL‰PåÿÿH‰…håÿÿènnûÿL‹Påÿÿ…À… I‹<$L‰håÿÿL‹½ÈåÿÿHÇ…Èåÿÿ èmVûÿH‹½ÈåÿÿèqìÿI‹|$ðègìÿH‹½Ðåÿÿè[ìÿL‹håÿÿéîÿÿI‹ $L‰PåÿÿH‰ÏH‰håÿÿèe‰ìÿI‰ÇH…À„ñ H‹håÿÿE1ÉI‰ØH‰ÂH½Øåÿÿ¾ è8QûÿL‹Påÿÿ…À„0îÿÿI‹<$‰… åÿÿL‰µ°åÿÿèãŒìÿL‰ÿèÛŒìÿL‹°åÿÿL‰â‹ åÿÿL‰ØHÁàH)ÂL‰èL)؃ùô„} H‹µ¸åÿÿI‰ÔH‰…¸åÿÿA½ H‰µ°åÿÿéËïÿÿ € H‹µ`åÿÿI‹<$L‰håÿÿè1:ûÿL‹håÿÿé£íÿÿHƒìA¶L$I‰ÙE1Àj H½ØåÿÿI‹$¾ L‰håÿÿéoûÿÿ¿ L‰håÿÿèF¢ìÿL‹håÿÿfHnÀH…ÀI‰ÂI‰ÇflÀ„Ï I‹L$ðI‹T$Ð E1ÀL‰HåÿÿM‹ $H‹½`åÿÿL‰ÖL‰•PåÿÿèædûÿI‹<$‰…håÿÿè·TûÿI‹|$ð轋ìÿ‹µhåÿÿL‹•PåÿÿL‹Håÿÿ…ö„ßìÿÿéÞûÿÿ @ ¿ L‰håÿÿ觡ìÿL‹håÿÿfHnÀH…ÀI‰ÂI‰ÇflÀ„0 I‹T$ÐM‹ $L‰HåÿÿM‹D$ð éJûÿÿ¿ L‰håÿÿèZ¡ìÿL‹håÿÿfHnÀH…ÀI‰ÂI‰ÇflÀ„ã I‹L$ðI‹T$°L‰HåÿÿM‹ $M‹D$Ð é ÿÿÿ¿ L‰håÿÿè¡ìÿL‹håÿÿfHnÀH…ÀI‰ÇflÀ„” I‹T$ðM‹$ H‰ÇH‹`åÿÿL‰HåÿÿH‰…PåÿÿHqè/aûÿI‹<$‰…håÿÿè€SûÿI‹|$ð膊ìÿ‹½håÿÿL‹PåÿÿL‹Håÿÿ…ÿ„¨ëÿÿL‰µ°åÿÿL‰ÏéÓûÿÿ M‹|$ðI‹4$1ÒL‰PåÿÿL‰ÿè^8ûÿI‹<$‰…håÿÿè/Šìÿ‹…håÿÿL‹Påÿÿ…À„XëÿÿH‹…`åÿÿL‰µ°åÿÿH=¾Ž L‹pè,†ìÿ‹s1ÉL‰÷H‰Âè FûÿL‰ÿè$âÿÿL‹°åÿÿL‰ØM)ÝHÁàI)ÄH‹…¸åÿÿH‰…°åÿÿL‰¸åÿÿA½ éììÿÿM‹|$ð1ÿL‰håÿÿL‰þèÊ6ûÿL‹håÿÿéÌêÿÿ¿ L‰håÿÿèŸìÿL‹håÿÿfHnÀH…ÀH‰ÆI‰ÇflÀt*A‹T$ðH‹½`åÿÿ L‰håÿÿè5ûÿL‹håÿÿ…À„vêÿÿM‰óL‰ØM)ÝHÁàI)Äé£øÿÿ M‹|$àI‹<$M…ÿ„M I‹GfInÇI‰fHnøflÇH‰8é+êÿÿH‹…`åÿÿHƒx …ï H‰ÆI‹$H‰F é êÿÿI‹t$ðI‹<$L‰håÿÿè:ûÿI‹|$ðA‰Ç詈ìÿE…ÿL‹håÿÿ…é M‹<$éÎéÿÿM‹<$H=_3 L‰håÿÿè©„ìÿI‰ÙI‰Ø¾ H‰ÂH½ØåÿÿL‰ùé|éÿÿHƒìI‹T$àI‹ $E1ÀSLKà1öH½ØåÿÿL‰håÿÿè"KûÿAYL‹håÿÿ…ÀA‰ÇAZ„SéÿÿL‰µ°åÿÿI‹|$àéh÷ÿÿ A‹t$àA‹$HKàI‰ØH½ØåÿÿL‰håÿÿèMûÿL‹håÿÿ…À„ éÿÿé«öÿÿM‹|$àI‹4$L‰PåÿÿL‰ÿèÈ8ûÿéuýÿÿHƒìL‰håÿÿI‰Ù1Òj A‹4$A¸ H½Øåÿÿ¹ èvJûÿYL‹håÿÿ…À^„¬èÿÿéJöÿÿ¿ L‰håÿÿèìÿI‹$L‹håÿÿH…ÀI‰Ç„þÿÿH‰ÇL‰PåÿÿH‰•håÿÿè2OûÿI‹GH‹•håÿÿfInÇL‹PåÿÿfHnøI‰WflÇH‰éAèÿÿ¿ L‰håÿÿèìÿL‹håÿÿfHnÀH…ÀI‰ÇflÀ„žýÿÿ L‰HåÿÿH‰…Påÿÿè°Ÿìÿ1öº Ç H‰…håÿÿI‹D$ðHxè™ìÿH‹håÿÿL‹•PåÿÿD‹E…ÛL‹Håÿÿ…ö I‹|$ðL‰•PåÿÿL‰HåÿÿH‰…håÿÿè^†ìÿM‹$E1ɺ H‹håÿÿH‹µPåÿÿH‹½`åÿÿèÈ[ûÿéJöÿÿ¿ L‰håÿÿèBœìÿL‹håÿÿfHnÀH…ÀI‰ÇflÀ„ÎüÿÿI‹L$ðM‹$ E1ÉL‰HåÿÿA‹T$ÐH‰ÆH‰…Påÿÿë›HƒìI‰Ù¹ ¾ j A¸ I‹$H½ØåÿÿL‰håÿÿéçôÿÿHƒìA‹t$àI‹ $E1ÀSH½ØåÿÿLKà1ÒL‰håÿÿéúýÿÿI‹$M‹|$àH‰…°åÿÿé®æÿÿH‹…`åÿÿ¿ L‰PåÿÿL‹@L‰…håÿÿèm›ìÿL‹…håÿÿL‹PåÿÿfHnÀH…ÀI‰ÇflÀ„òûÿÿ M…Àt‹CôA‰@HƒìI‹L$øM‹ $L‰ÿH‹…`åÿÿI‹T$ðL‰PåÿÿHpHCðPèú`ûÿI‹<$‰…håÿÿèËMûÿI‹|$ðèÑ„ìÿI‹|$øèÇ„ìÿ‹håÿÿXL‹PåÿÿZ…É„îåÿÿL‰µ°åÿÿL‰ÿéíôÿÿH‹…¸åÿÿL‰¸åÿÿA½ H‰…°åÿÿéùðÿÿI‹L$ð1ÀH½ÐåÿÿHÓ@ ¾ èá˜ìÿL‹Påÿÿ…Àˆ: E1ÿL‰8åÿÿÇ…Påÿÿ L‰HåÿÿM‰ýM‰÷L‹µ`åÿÿH‰@åÿÿL‰ãL‰ïèøW I‰ÅH…À„ã L‰îL‰÷M‹e è /ûÿ„ÀuÙº H5³ˆ L‰çèÅ…ìÿL‹Cð…Àu1L‰Çº H5”ˆ L‰…0åÿÿ袅ìÿL‹…0åÿÿA‰ÁID$E…ÉLEàH‹½ÐåÿÿL‰ÂL‰æèjE …Àt H‹SðI‹uH‹½ÐåÿÿèRE …À…ZÿÿÿL‰ïèò4 H‹ I‹U L‰÷L‹håÿÿH‹µÈåÿÿD¶Àèdûÿ…À…)ÿÿÿAÆFAL‰ïƒ…PåÿÿèW I‰ÅH…À… ÿÿÿD‹PåÿÿI‰ÜM‰þL‹HåÿÿH‹@åÿÿL‹8åÿÿE…É…_õÿÿL½ÈåÿÿL‰PåÿÿL‰ÿè? I‹t$ðI‹$L‰ùL‹…håÿÿH‹½`åÿÿèÙmûÿL‹Påÿÿ…À„õÿÿH‹…`åÿÿI‹L$ðL‰µ°åÿÿH½ØåÿÿHá– ¾ L‹p1Àè —ìÿL‹°åÿÿ…Ày HÇ…Øåÿÿ L‹½ØåÿÿH=3‡ L‰°åÿÿè‰~ìÿ‹sôL‰÷H‰ÂL‰ùèx>ûÿI‹<$è/KûÿH‹½Èåÿÿè3‚ìÿI‹|$ðè)‚ìÿH‹½Ðåÿÿè ‚ìÿé4øÿÿL‰µ°åÿÿI‹<$èøJûÿH‹½ÈåÿÿèüìÿI‹|$ðèòìÿH‹½ÐåÿÿèæìÿL‹°åÿÿé¥øÿÿL‰µ°åÿÿHÇ…Èåÿÿ ëµèa…ìÿL‰µ°åÿÿèUIûÿéÌ÷ÿÿI‹<$L‰µ°åÿÿèàÙÿÿL‹°åÿÿL‰ØM)ÝHÁàI)ÄéñÿÿM‰óé¢÷ÿÿH‹…`åÿÿI‹L$ðH½ØåÿÿHÝ• ¾ L‰µ åÿÿH‹@H‰…°åÿÿ1ÀèÇ•ìÿL‹ åÿÿ…Ày HÇ…Øåÿÿ L‹µØåÿÿH=† L‰ åÿÿèG}ìÿ‹sôH‹½°åÿÿH‰ÂL‰ñè2=ûÿI‹|$ðèø€ìÿL‹ åÿÿéUðÿÿI‹<$L‰µ°åÿÿèÌIûÿéóöÿÿ € ó úUH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( uH‰øH‰÷H‡… ‹p Éé°Kûÿè+„ìÿf. „ ó úUH‰åATI‰ôSH‰ûHƒìH‹vH‹?dH‹%( H‰Eè1Àè°“ìÿ…Àt H‹EèdH+%( u1HƒÄ1À[A\]ÃfH‹EèdH+%( uH‹{H‹CHƒÄL‰æ[A\]ÿà觃ìÿ € UH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ HƒìXL%à0 L=ß7 fInĉ•ŒßÿÿA‰ýLµÀßÿÿº L‰÷H ßÿÿdH‹%( H‰EÈ1ÀH‚- HÇ…°ßÿÿ fHnÈflÁ)… ßÿÿè¿¿ûÿM‰àL¥Àïÿÿ D L‰ñL‰ú¾ L‰ç1Àè{ D‰ï1ÒL‰æ1Àèlìÿ‰Ç…Àx?H5PB è |ìÿH‰ÇH…Àt+H‰…ßÿÿèD H‹½ßÿÿH‰…˜ßÿÿèC†ìÿL‹…˜ßÿÿM…Àu&L‹CHƒÃM…ÀuŠ€½Œßÿÿ tè\G H‰Çè@ I‰ÀH‹EÈdH+%( uHÄX L‰À[A\A]A^A_]ÃèH‚ìÿ „ UH‰åAUATSHì Hƒ $ HƒìdH‹%( H‰EØ1ÀI‰üH‰óèJ H…ÀteLÐïÿÿH‰Á¾ 1ÀHú L‰ïèx€ H˜H…Àt>L‹I‹ $¾ I| H)ÆH!ƒ 1ÀèO€ L‰ï1ö1Àè#žìÿ‰Çƒøÿt ÆCqè£ìÿH‹EØdH+%( uHÄ [A\A]]ÃèìÿUH‰åAUATSHì Hƒ $ HƒìdH‹%( H‰EØ1ÀI‰üH‰óèŠ H…ÀteLÐïÿÿH‰Á¾ 1ÀHYù L‰ïè¸ H˜H…Àt>L‹I‹ $¾ I| H)ÆHw‚ 1Àè L‰ï1ö1Àècìÿ‰Çƒøÿt èç~ìÿÆCpH‹EØdH+%( uHÄ [A\A]]ÃèÁ€ìÿUH‰åAUATSHì Hƒ $ HƒìdH‹%( H‰EØ1ÀI‰üH‰óèÊ H…À„‹ LÐïÿÿH‰Á¾ 1ÀH•ø L‰ïèô~ H˜H…ÀtdL‹I‹ $¾ I| H)ÆHÈ 1ÀèË~ L‰ï1ö1À蟜ìÿA‰Åƒøÿt.‰ÇHsHº è'ìÿD‰ïI‰ÄH…Àx<è~ìÿB€|#G t'BÆD#H H‹EØdH+%( u%HÄ [A\A]]à @ BÆD#G ë×èË}ìÿÆCH ëÌèÀìÿUH‰åAWAVI‰þAUATSH‰ó¾, Hƒì(dH‹%( H‰EÈ1ÀHÇEÀ èØ…ìÿL‰÷H…À„ èxìÿH‰E¸H‰ÇH…À„[ L}ÀL-l› L‰úL‰îèáìÿH‰ÇI‰ÄèV‚ìÿL‰æL‰÷H‰Âèx}ìÿ…Àté“ € L‰÷M‰ôè-‚ìÿHÃL‰úL‰î1ÿèìÿH‰ßL‰æI‰ÆèσìÿH‰ÃH…Àt[M…öuÊL‰çèúìÿL‰æH‰ßH‰ÂI‰Åè}ìÿ…Àu9LëA¼ ¶„Àt,<_”À¶ÀHÃë „ HƒÃ€; t?¾ƒè0ƒø vìE1äH‹}¸èðzìÿH‹EÈdH+%( …„ HƒÄ(D‰à[A\A]A^A_]à A¼ ëÇèkìÿL‰öH‰ßH‰ÂI‰ÄèŠ|ìÿ…Àu:J#A¼ ¶„Òt¥€ú_”¶ÒHÐë € HƒÀ€8 t¾ƒê0ƒú vìE1äétÿÿÿA¼ éiÿÿÿèô}ìÿ @ UH‰åAUATSHì Hƒ $ HƒìdH‹%( H‰EØ1ÀI‰üèý H…Àt=LÐïÿÿH‰Á¾ 1ÀHÌõ L‰ïè+| HcØH…ÛtL‰ç蛀ìÿHDH=ÿ v&1ÀH‹UØdH+%( uKHÄ [A\A]]à € ¾ 1ÀI| L‰áH)ÞL’' H®1 èÃ{ …Àt±L‰ïèG þÿ¶Àë¦è }ìÿff. „ fUH‰åAVAUATSHì Hƒ $ Hì dH‹%( H‰EØ1ÀI‰üH‰óè H…À„ LÐïÿÿH‰Á¾ 1ÀHàô L‰ïè?{ H˜H…À„Û I‹ $L‹¾ I| H)ÆH!~ 1Àè{ 1öL‰ï1Àèæ˜ìÿA‰Äƒøÿ„¡ HµÀîÿÿ‰Çè<‡ìÿ…Àˆƒ LPïÿÿº D‰çL‰îèM‰ìÿH…Àxg€¼Oïÿÿ „Š Æ„Pïÿÿ 1ö¿ èv‰ìÿH‰ÇèžtìÿI‰ÆH…Àt H5 Z ¿ èU‰ìÿ1öL‰ïèK˜ìÿòCh¿ L‰öè9‰ìÿL‰÷è1xìÿD‰çèÉyìÿH‹EØdH+%( u'HÄ [A\A]A^]Ãf. „ Æ„Oïÿÿ éqÿÿÿèŽ{ìÿff. „ UH‰åAUATSHì Hƒ $ Hƒì(dH‹%( H‰EØ1ÀI‰üLÐïÿÿè† H…Àt=LÐïÿÿH‰Á¾ 1ÀHUó L‰ïè´y HcØH…ÛtL‰çè$~ìÿHD H=ÿ vWH•ÈïÿÿHµÀïÿÿL‰ïèì …ÀxmH‹…ÈïÿÿH‹•ÀïÿÿÆDÿ H‹…ÀïÿÿH‹UØdH+%( uHHÄ( [A\A]]Ãf D ¾ I| L‰á1ÀH)ÞLí8 H/ èy ë‚f „ 1Àë©èwzìÿ € ó úUH‰åAWAVAUI‰ÕATSH‰ûHƒì(L‹bdH‹%( H‰EÈ1ÀA€|$s t A€|$t „Î M‹L$L‹sL‹;M…É„ù M…ötL‰öL‰ÏL‰M¸è%‰ìÿ…À… M‹L$L‹s(M…É„k M…ötL‰öL‰ÏL‰M¸è÷ˆìÿ…À…o M‹L$L‹s M…É„¼ M…ötL‰öL‰ÏL‰M¸èɈìÿ…À…é ¶C@Hƒ{ AˆD$ptII|$ è'>ûÿI‹EH‹s1ÒHx è´'ûÿ…Àt(H‹UÈdH+%( …[ HeØ[A\A]A^A_]Ãf D L‹s8M…ötz1ö¿ I‹]è†ìÿH‰Çè·qìÿI‰ÄH…À„ H5W ¿ èj†ìÿHuÀL‰÷è^•ìÿL‰æ¿ òChèL†ìÿL‰çèDuìÿI‹}H‹MÀ1ÀH˜ ¾ HƒÇHè…~ìÿ1ÀéNÿÿÿf D HƒìL‹M¸‹5®,z 1ÀAVHŸ‰ L‰ù¿ LEz è{õýÿI|$è8Ÿ L‰÷è qìÿI‰D$M‹eXZéÈþÿÿf „ HƒìL‹M¸‹5V,z 1ÀAVL‰ùLïy H=‰ ¿ è#õýÿI|$èàž L‰÷è±pìÿI‰D$M‹eYL‹;M‹L$L‹s ^M…É…DþÿÿM…ö„WþÿÿL‰÷è€pìÿI‰D$éEþÿÿf D HƒìL‹M¸‹5Ö+z 1ÀAVL‰ùL0 H½ˆ ¿ è£ôýÿI|$è`ž L‰÷è1pìÿI‰D$M‹e_L‹;M‹L$L‹s(AXM…É…•ýÿÿM…ö„¨ýÿÿL‰÷èÿoìÿI‰D$L‹;é“ýÿÿfL‹2L‰æL‰÷è’öÿÿL‰æL‰÷è7úÿÿL‰æL‰÷è¼õÿÿL‰æL‰÷èñôÿÿM‹eéúüÿÿ „ M…ö„ýÿÿL‰÷èŸoìÿI‰D$L‹;éýÿÿèývìÿ1ö¿ èQ„ìÿ¸ôÿÿÿéwýÿÿ € UH‰åAVAUATSHì Hƒ $ Hƒì dH‹%( H‰EØ1À€~" t(H‹EØdH+%( …$ HÄ [A\A]A^]à D L‹7H‰óèº H‰ÁH…ÀtÅLÐïÿÿHî ¾ 1ÀL‰ïèèt LcàM…ät L‰÷èXyìÿIDH=ÿ w‹¾ 1ÀK|% L‰ñL)æLg@ H‘* è¦t …À„^ÿÿÿL‰ïèyìÿL‰êI| ¸/ f‰HƒÇH‹sH)úH èÏ„ìÿH5Y5 L‰ïè°ŒìÿI‰ÄH…À„ÿÿÿH½ÈïÿÿèØv …Àu.H‹µÈïÿÿL‰çèEu H‹µÈïÿÿH‰ßè¦y H‹½ÈïÿÿèÚw ÆC"L‰çè yìÿéÉþÿÿètuìÿ @ UH‰åAWAVAUATSHƒìXH‰u H‰U¨D‰EœL‰MdH‹%( H‰EÈ1À€z0 t*1ÀH‹UÈdH+%( …0 HƒÄX[A\A]A^A_]Ãf D I‰ýH‰×I‰ÌH‰Óè4ûÿ…ÀuÁI‹E8Mu8L‹{H‰EˆI9Æ„Z H‰Ãë D H‹I9Þ„… H‹{L‰þ耄ìÿ…ÀuäH‰ÞL‰ïèÑýÿÿ·C fƒø„Š ‡¶ H‹} f…ÀHO8LoLEéH‹u¨‹F …À…° €~2 H‹{…ý H‹E¨L‹`è¼ûÿH‰Á…À„5 ƒù? ¸ HÓàHHÿL9ás Hƒ} …Q €}œ …º 1ö1ÀA¸ H‹KH£Ás ‰ñL‰âHƒÆHÓêH‰Ñƒát L‰Â‰ÁHÓâI U HƒÀHƒø@uÌéþÿÿL‹m Iƒí€fƒø„Kÿÿÿ¸êÿÿÿé“þÿÿƒøuñL‹FA€8?„¬ ‹5¶'z …ö H‹]H…ÛtÌH=IL è%lìÿ1ÉH‰ßH‰ÂH‹E¨‹p,è,ûÿ¸êÿÿÿé?þÿÿ € 1ÿ1ÀA¸ ë @ H÷ÑI!M H‰÷HƒÀHƒø@„þÿÿH‹s‰ÁH£ÆsæL‰ÂHwHÓâI£üH‰ÑsÉI U H‰÷ëÊ1ÉéÕþÿÿL‹m IƒÅ@é‚þÿÿA€x …IÿÿÿM‹4$M9ôt2 „ A‹V …ÒuI‹~H…ÿtH‹E¨H‹pè’‚ìÿ…ÀtuM‹6M9ôuÖ‹Ä&z …ÀŽãþÿÿH‹E¨H5ýƒ ¿ H‹P1Àèˆìÿ¸êÿÿÿé[ýÿÿH‹E¨H^t 1ÿH‹H1ÀèkïýÿéÌþÿÿf D èºûÿƒø‡µ H‹{éìýÿÿM‹fH‹{AÆF0éâýÿÿfïÀH£%z E1äH‰EÀL}°H ï )E°ëH‹EˆAƒÄH‹ H‰EˆI9Æ„› H‹EˆE…äH5aK L‰ÿHDóH‹P1Àè|Âûÿ…ÀyÄE1äëHTƒ H}°¾ 1À謂ìÿH‹U°…Àx3H‹E¨H‹}1É‹p,èB*ûÿéØýÿÿHƒ} H=\s „Æýÿÿè&jìÿH‰ÂëÍH={s ëíHè$z fïÀL}°H‰EÀ)E°1öL‰ÿèç¾ûÿI‰ÄL‰ÿèl¾ûÿH‹E¨M‹E L‰ÿHz‚ ¾ H‹H1Àè‚ìÿ…ÀyHÇE° L‰çèö9ûÿH‹}I‰ÀH…ÿt*H‹E¨H‹U°L‰Á‹p(è—)ûÿL‰çè_mìÿ¸êÿÿÿé½ûÿÿèðpìÿH‹M°‹5ê$z Hp 1À¿ èÃíýÿH‹}°è*mìÿëÁ „ UH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hƒì(dH‹%( H‰EÈ1ÀH‰ûI‰õ„Òt€l tpH‹CHHƒÃHL`ÐH9ÃuëU D I‹D$0L`ÐH9ÃtBI‹<$L‰îèfìÿ…ÀuâH‹EÈdH+%( …i HÄ( L‰à[A\A]A^A_]Ãf. „ E1äëÉ L¥ÀïÿÿH‰ñHr ¾ L‰çèzn L‰ïèòrìÿL‰âH5hÉ I<H…Àt' € ¶JH‰Èö„Ç ƒÀ HƒÂˆBH9úuàL‹;èÝ H‰ÁH…À„¤ LµÀßÿÿH¯ç 1À¾ L‰÷èn HcÐH…ÒH‰•¸ßÿÿtxL‰ÿèprìÿL‰çH‰…°ßÿÿèarìÿH‹°ßÿÿH‹•¸ßÿÿI‰ÀHD LÀH=ÿ w@¾ I<1ÀM‰àH)ÖL‰ùH‹# è m …Àt L‰÷è$ûýÿ„ÀtH‰ßè( é{þÿÿ L‰ïèøqìÿL‰âH5nÈ I<H…Àt% D ¶JH‰Èö„ç ƒè HƒÂˆBH9×uàL‹;èå H‰ÁH…À„$þÿÿLµÀßÿÿH·æ 1À¾ L‰÷èm HcÐH…ÒH‰•¸ßÿÿ„ôýÿÿL‰ÿètqìÿL‰çH‰…°ßÿÿèeqìÿH‹°ßÿÿH‹•¸ßÿÿI‰ÀHD LÀH=ÿ ‡¸ýÿÿ¾ I<1ÀM‰àH)ÖL‰ùH‹" è l …À„ýÿÿL‰÷è úýÿ„À„€ýÿÿéóþÿÿ HƒÂH9×…þÿÿé6þÿÿf D HƒÂH9×…ûþÿÿéÿÿÿèÁmìÿUH‰åAWE1ÿAVAUI‰õATM‰ÌSH‰ûHìˆ ‹EH‰U€1ÒH‰M˜L‰E‰…|ÿÿÿdH‹%( H‰EÈ1ÀHÇE¨ èüÿÿH…Àt(H‹EÈdH+%( …x HĈ D‰ø[A\A]A^A_]ÃM…ä„ I‹D$(E¶|$AH‰EˆI‹D$ H‰…pÿÿÿI‹D$8H‰E¨A¶D$@M‹d$0ˆ…{ÿÿÿ¿x 茓 fHnËfHnÐI‰ÆflÊ)PÿÿÿH…À„˜ H@ H‰ÇH‰…hÿÿÿè$1ûÿH‹ õ Eˆ~rH‹UH‹u˜AÆFH I‰Nh¶{ÿÿÿAÆFq H‹½hÿÿÿAˆNpèÌûÿA‰Ç…À…© L‰ïè eìÿI‰H‹E€H…À„q H‰ÇèñdìÿHƒ}ˆ I‰F„ò H‹}ˆèÙdìÿH‰EˆI‰FH‹…pÿÿÿH…ÀtH‰Çè½dìÿH‰…pÿÿÿH‹…pÿÿÿI‰FM…ät L‰çèždìÿI‰ÄL‹E¨M‰f@M…ÀL‰E˜t|1ö¿ èNyìÿH‰ÇèvdìÿL‹E˜H…ÀI‰Ä„¢ H5ÐI ¿ L‰E˜è!yìÿH‹}˜Hu¨èˆìÿL‰æ¿ òAFhèyìÿL‰çèùgìÿH‹M¨I~H1ÀHM ¾ è>qìÿ‹…|ÿÿÿƒø„ÿ ƒø„æ H‹{XAÆFsH…ÿt*fo¥PÿÿÿLE°L‰êH‰ÞH Ïðÿÿ)e°èÖì …À„æ ƒC`H‹CPIV0HƒÃHH‰SfHnÃfHnØflÃAF0H‰é—ýÿÿ € Hƒ}ˆ IÇF …“þÿÿH‹Eˆé—þÿÿ @ H‹M˜‹5Ò z A‰À1ÿHÖl 1Àè«çýÿL‰÷ègìÿéFýÿÿf D HÇ…pÿÿÿ E1ÿHÇEˆ Æ…{ÿÿÿ é„ýÿÿf D ƒChéMÿÿÿ € ƒCdé=ÿÿÿ € H‹}€èçbìÿH‰Eˆé þÿÿf D ƒCdéÿÿÿA¿ôÿÿÿéÌüÿÿ1ö¿ A¿ÿÿÿÿè‚wìÿL‰÷èÑ I~èÈ I~è¿ I~è¶ I~@è H‹½hÿÿÿèŠ.ûÿL‰÷èBfìÿéuüÿÿèØiìÿ „ UH‰åAWAVAUATSHì Hƒ $ Hƒì(dH‹%( H‰EÈ1ÀH‰ûèÙ H…À„Ç L¥ÀïÿÿH‰Á¾ 1ÀH¤á L‰çèh H˜H…À„œ H‹ ¾ I<H„k H)Æ1ÀèÛg ¾ L‰ç1À謅ìÿA‰Åƒøÿ„` ‰Çè pìÿI‰ÄH…À„¾ D L‰çèqìÿH…À„' €x.LpuA€~ tÞ€x.uA€~.u A€~ tÊfL‰÷èèkìÿI‰ÇHƒøvnI|ûH5Uj è~xìÿ…Àt¢IƒÿtSK|>úH5Lj ècxìÿ…Àt‡Iƒÿv8K|>øH5 j èHxìÿ…À„hÿÿÿIƒÿ tK|>÷H5Õi è)xìÿ…À„Iÿÿÿ1ÒL‰öD‰ï1ÀèârìÿA‰Çƒøÿ„Æ H5À' ‰ÇèxaìÿI‰ÀH…À„Ü Hƒì1É1ÒE1Éj L‰öH‰ßH‰…¸ïÿÿèMúÿÿZL‹…¸ïÿÿ…ÀYxXL‰Çè˜kìÿL‰çèðoìÿH…À…àþÿÿ € L‰çèoìÿD‰ïèÐeìÿÆClH‹EÈdH+%( uhHeØ[A\A]A^A_]Ãf D ‹5¦z L‰ñ¿ 1ÀHÊi è|äýÿL‹…¸ïÿÿëƒ ‹5~z L‰ñ¿ 1ÀH?c èTäýÿéGþÿÿD‰ïèWeìÿë‰èPgìÿD‰ÿèHeìÿé+þÿÿ ó úUH‰åAWI‰ÿAVAUATSH‰Ó1ÒHƒìHL‹'L‹odH‹%( H‰EÈ1ÀH‹GH‰ßHÇEÀ L‰æH‰E°è2öÿÿH…Àt-H‹EÈdH+%( …y HƒÄH1À[A\A]A^A_]Ãf „ I‹G(A¶OA¿x H‰E¸I‹G ˆMžH‰E¨I‹G8H‰EÀA¶G@ˆEŸI‹G0H‰E è I‰ÆH…Àt‘Lx L‰ÿèÒ*ûÿ¶EŸ¶Mž1ÒH‹5™ AÆFH L‰ÿAˆFpI‰vhL‰îAÆFq AˆNrè€ûÿ…À…H L‰çèÀ^ìÿI‰H‹E°H…À„ H‰Çè¨^ìÿHƒ}¸ I‰F„I H‹}¸è^ìÿH‰E¸I‰FH‹E¨H…Àt H‰Çèw^ìÿH‰E¨H‹E¨I‰FH‹E H…Àt H‰ÇèZ^ìÿH‰E H‹E L‹mÀI‰F@M…íts1ö¿ è sìÿH‰Çè1^ìÿI‰ÄH…À„ç H5C ¿ èärìÿHuÀL‰ïèØìÿL‰æ¿ òAFhèÅrìÿL‰çè½aìÿH‹MÀI~H1ÀH ¾ èkìÿH‹CPHKHIV0ƒCdfHnÁH‰SPfHnÈflÁAF0H‰é&þÿÿ Hƒ}¸ IÇF …ôþÿÿH‹E¸éøþÿÿ @ ‹5îz A‰À1ÿL‰éHïf 1ÀèÄáýÿL‰÷è,aìÿéÚýÿÿ € H‹}°èG]ìÿH‰E¸é²þÿÿ1ö¿ èrìÿL‰÷èQ‹ I~èH‹ I~è?‹ I~è6‹ I~@è-‹ L‰ÿè)ûÿL‰÷èÆ`ìÿétýÿÿè\dìÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1Àf‰w H‹H‰GH‹EødH+%( uÉÃèdìÿ @ ó úUH‰åAWAVAUI‰ý‰÷ATSHƒì(‰u´ˆU¿dH‹%( H‰EÈ1Àè¼jìÿH…À„g I‰ÄL‰çèÈkìÿH…À„ €x.LpuA€~ tÞ€x.uA€~.uA€~ tÊf. „ ¿( I]8èŠ I‰ÇH…À„Î L‰÷èþ[ìÿI‰GH…À„ý I‹E@fHnÀ}¿ M‰}@fHnÈflÁAL‰8„jÿÿÿ‹}´1ÒL‰ö1Àè»mìÿ‰Ç…Àˆ¨ H5›" ‰E¸èR\ìÿ‹}¸H…ÀH‰Ã„´ H}Àèd …Àu&H‹uÀH‰ßèŠb H‹uÀL‰ÿèîf H‹}Àè%e AÆG"H‰ßèhfìÿL‰çèÀjìÿH…À…øþÿÿ € E1íë A½ôÿÿÿL‰çèÚiìÿH‹EÈdH+%( u7HƒÄ(D‰è[A\A]A^A_]ÃèÄwìÿD‹(A÷ÝëÊA½êÿÿÿëÊL‰ÿA½ôÿÿÿè¶^ìÿë²èObìÿèJ`ìÿE1íë£ D ó úUH‰åAVI‰ö1öAUI‰ý¿ ATSH‰ÓHƒìdH‹%( H‰EØ1ÀèioìÿH‰Çè‘ZìÿI‰ÄH…ÀtWH5ó? ¿ èHoìÿL‰ïL‰öE1íè:~ìÿò¿ L‰æè)oìÿL‰çè!^ìÿH‹EØdH+%( uHƒÄD‰è[A\A]A^]ÃA½ôÿÿÿëÄè•aìÿ D ó úUH‰åAUI‰ýH=Çc ATHƒìdH‹%( H‰Eè1ÀèBnìÿH…Àt=H‰ÇèåYìÿI‰ÄH…Àt-€=Þz t=H‹EèdH+%( uSHƒÄL‰àA\A]]à „ L‰ïèØ‹ I‰ÄH…ÀtÌ€=¡z uË5z L‰á¿ 1ÀHFc èÛÝýÿÆ|z ëžèÝ`ìÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÿé>è è™`ìÿf „ ó úUº H‰åAVI‰öH‰þAULmATI‰üL‰ïHƒìXdH‹%( H‰EØ1Àèbìÿ…ÀuiHMÐE1Àº L‰öL‰ïE1äè·vìÿ…Àt+L‰ïèKdìÿH‹EØdH+%( uRHƒÄXD‰àA\A]A^]à D ‹EÐ…ÀuÎL‰÷è cìÿHcUÔH9ÂA”Äë¹ @ ‹5æz L‰á1ÿ1ÀH<Q E1äè¼ÜýÿëŸèÅ_ìÿ D ó úUH‰åATSHƒìdH‹%( H‰Eè1ÀHƒ tH‰ûH‹0H…ÿtH‹2I‰ÔèÄßÿÿ„Àu H‹EèdH+%( uFHeð1À[A\]Ãf D I‹t$H‹{èÂþÿÿ„ÀtÎHƒìH‹SH‹KI‰ÙjH‹3E1ÀL‰çèoñÿÿXZë«è&_ìÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉI‰øH«÷ÿÿH‰÷L‰ÁL‰ÆéíÞ èØ^ìÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ t&H‹EødH+%( u(ÉH‰þH=Ôþÿÿéê € H‹EødH+%( uÉÃèr^ìÿfó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃè?^ìÿff. „ @ ó úUH‰åATSH‰û¿À HƒìdH‹%( H‰Eè1À虄 I‰ÄH…À„” H= è}VìÿI‰$H…À„› AÆD$ AÇD$ è¬" IT$HIL$8fHnÁfHnÈfHnÒI‰T$PID$xflÈflÂI‰D$xI”$ˆ I‰„$€ AL$0AD$@H‹CH‰SI‰œ$ˆ I‰„$ H‰H‹EèdH+%( u HƒÄL‰à[A\]ÃèE]ìÿL‰çE1äèšYìÿëÓ „ ó úUH‰åAUATSHƒìdH‹%( H‰EØ1À€ …† HÏDy ÆG I‰üH9ÇtsH‹_8Lo8L9ëuëd @ H‹L9ëtXH‰ÞL‰çèíåÿÿD·K fAƒùváH‹EØdH+%( uLL‹CI‹ $1ÿ1À‹5¤z HƒÄH=n [A\A]]ézÙýÿf. „ H‹EØdH+%( u HƒÄ[A\A]]Ãèa\ìÿó úUH‰åHƒìdH‹%( H‰Eø1Àè@? E1ÀH…ÀtD¶@ H‹EødH+%( uÉD‰ÀÃè\ìÿf. „ ó úUH‰åAULo8ATSHƒìH‹_8dH‹%( H‰EØ1ÀI9Ýt,I‰ôëf D H‹I9ÝtH‹{L‰æè„kìÿ…ÀuèH‹SH…Òu'E1ÀH‹EØdH+%( …ú HƒÄL‰À[A\A]]à …Ò„À 1ÉH‰Ð¾ f…ÀuHÁè‰ñ„ÀuƒÁHÁè¨uƒÁHÁè¨uƒÁHÁèƒà¾ HƒøƒÑ E1ÀH‰ðHÓàI ÀAHcȃø@„tÿÿÿH‰ðHÓàH÷ØH!Єbÿÿÿ…ÀubHÁè ¿0 ¹ f…ÀuHÁè‰ù„ÀuƒÁHÁè¨uƒÁHÁè¨uƒÁHÁèƒàHƒøƒÑ ëŒ @ H‰Ð¾0 ¹ HÁè é4ÿÿÿf1É¿ ë£è¢Zìÿfó úUH‰åAWI‰×AVI‰þAUATI‰ô¾ SL‰çH‰ËHƒìdH‹%( H‰EÈ1ÀèãVúÿH…Àt^L‰þL‰÷I‰Åè@þÿÿH‰ÂI#Uu$H¼ÐHÇÁÿÿÿÿHEÊHÓãI3\$H!ÃI3\$I‰\$H‹EÈdH+%( u!HƒÄ[A\A]A^A_]à D L‰þL‰÷èåýÿÿë¬èîYìÿff. „ ó úUH‰åAVAULo8ATSHƒìH‹_8dH‹%( H‰EØ1ÀI9ÝtYI‰þI‰ôëf „ H‹I9Ýt@H‹{L‰æèLiìÿ…ÀuèH‰ÞL‰÷èâÿÿ·C H‹UØdH+%( uHƒÄ[A\A]A^]à D ¸ÿÿÿÿëØèLYìÿff. „ ó úUH‰åAWAVAUATSHƒì(H‹dH‹%( H‰EÈ1ÀH9ÚtDI‰ÿI‰öI‰ÔM‰ÁD¶éëfH‹L‹M¸I9Üt$E‰èL‰áH‰ÚL‰öL‰ÿL‰M¸èlãÿÿ…Àtظêÿÿÿë1ÀH‹UÈdH+%( uHƒÄ([A\A]A^A_]Ãè«Xìÿff. „ ó úUH‰åAWAVAUATSHƒì(H‹dH‹%( H‰EÈ1ÀHƒ( A•ÀH9ÚtKI‰ýI‰÷I‰ÔI‰ÎE¶Àëf „ H‹D‹E¼I9Üt$M‰ñL‰áH‰ÚL‰þL‰ïD‰E¼è¼âÿÿ…Àtظêÿÿÿë1ÀH‹UÈdH+%( uHƒÄ([A\A]A^A_]ÃèûWìÿff. „ ó úUH‰åAWAVAULm°ATfInýSflÿHì˜ H‰}L‹&H‰u€H‰U˜H‰hÿÿÿL‰…`ÿÿÿdH‹%( H‰EÈ1À1ÀÆ f‰BI‹$HÇ HÇB H‰Eˆ)½@ÿÿÿL9æ„“ HG8L}¨H‰…XÿÿÿL‰çèhûÿ…ÀuZA‹D$ …ÀukA€|$2 tIH‹EM‹t$H‹X8H‹…XÿÿÿH9ØtiL‰¥pÿÿÿI‰ÜH‰Ãë M‹$$L9ã„ I‹|$L‰öè¾fìÿ…ÀuâL‹eˆI‹$L9e€„b H‰Eˆë‚fƒøuáI‹|$H5¯1 èêeìÿ…ÀuÌM‹t$H‹}º L‰öèðåÿÿH‰ÃH…À„\ L‰ïèüûÿL‹s HC L9ð„ª H‰pÿÿÿL‰óI‰Æë& @ H‹E¨H‹M¸Æ@1H‰E¸L‰(H‰HH‰H‹I9ÞtnH‰ÞL‰ÿèÛûÿ…ÀtÏL‰ï‰E˜èÜûÿH=›X èÀNìÿA‹t$(H‹½`ÿÿÿ1ÉH‰ÂèªûÿD‹E˜H‹EÈdH+%( …z HĘ D‰À[A\A]A^A_]Ãf D H‹pÿÿÿfInÌH‹E°flÉ)pÿÿÿL9èt#I‹$H‹M¸L‰`foµ@ÿÿÿI‰$H‰H‰J)u°L‰ïè=ûÿH‹…hÿÿÿE‹t$(Æ €{s t6€{t u0H‹}H‰Þè¶ÔÿÿH‹}H‰ÞèZØÿÿH‹}H‰ÞèÞÓÿÿH‹}H‰ÞèÓÿÿH‹E˜Hƒ8 t €{H …x H‹E˜fïÒf.Pztfïíf.khŠƒ …} H‹U˜¶Cq€z t„À…p €{H t H‹u˜HSHH‰òChfïÛf.Ãzt H‹U˜òB„ÀtH‹E˜Æ@€{p tH‹E˜Æ@I‹D$I‹$L‰çfo¥pÿÿÿH‰BH‰A$$è˜ûÿL‹eˆI‹$L9e€…žýÿÿH‹E˜Hƒ8 ò@„ž fïÿf.ÇŠ uH‹E˜H‹ E1ÀH‰Pé6þÿÿ @ H‹]€{m …@ýÿÿH‹{XH…ÿ„3ýÿÿI‰ØH ãìÿÿL‰òH‰Þè¸Õ …À…ýÿÿH‰ß1ÒL‰öèCãÿÿH‰ÃH…À…SýÿÿéøüÿÿfL‹¥pÿÿÿé#ýÿÿE1ÀéÆýÿÿfïÀH‰ÐHj˜ H‰éSÿÿÿH=×e èJLìÿH‹½`ÿÿÿ1ÉD‰öH‰Âè6 ûÿA¸êÿÿÿé…ýÿÿH=Ôe ëÓH=óe ëÊè„Sìÿ @ ó úUH‰åAUATLg8SHƒìH‹_8dH‹%( H‰EØ1ÀL9ãt3I‰õëf D H‹L9ãt H‹{L‰îèôbìÿ…Àuè¸ ë f „ 1ÀH‹UØdH+%( u HƒÄ[A\A]]ÃèÿRìÿff. „ @ ó úUH5 H‰åAUA½ ATI‰üHƒìdH‹%( H‰Eè1Àè|bìÿ…ÀtH5€E L‰çèibìÿ…Àu%H‹EèdH+%( u&HƒÄD‰èA\A]]Ãf „ L‰çèˆÔÿÿ…ÀA•ÅëËèkRìÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1À¶G H‹UødH+%( uÉÃè+Rìÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1À€ ¸ uH‹UødH+%( uÉÃf „ è‹2 ƒø”ÀëÙèÎQìÿff. „ ó úUH‰åAUATHƒìdH‹%( H‰Eè1ÀH…ötdº I‰ýI‰ôèÌàÿÿI‰À¸ M…Àt H‹UèdH+%( u<HƒÄA\A]]Ãf D A€}m u!I‹}XH…ÿt1ÉL‰âL‰îèãÒ …À”Àë½ @ 1Àëµè/Qìÿff. „ @ ó úUH‰åATSH‰ûHƒìdH‹%( H‰Eè1Àè*çÿÿD‹chDc`€{m t,‹CdIÄ€{ IƒÜÿH‹EèdH+%( u+HƒÄL‰à[A\]à H‹{XH…ÿtÑH‰ÞèOÔ ‹SdI)ÔIÄë¾èŸPìÿff. „ @ ó úUfïÀH‰åAWAVL½@ûÿÿAUATSH‰ûHìØ H‰½ûÿÿH‰•(ûÿÿH‰ ûÿÿ@ˆµûÿÿ1ödH‹%( H‰EÈ1ÀH‰½`ûÿÿL‰ÿ…hûÿÿ…xûÿÿ…ˆûÿÿ…˜ûÿÿ…¨ûÿÿèkœûÿH‰ßè3æÿÿH‹{XH…ÿt €{m „À H‹•ûÿÿHÀûÿÿH‰ÎH`ûÿÿH‹BHHƒÂHH‰ûÿÿH‰•ûÿÿHXÐH9„ L‰½8ûÿÿI‰öë3f „ H‹…PûÿÿHÇ…Hûÿÿ Æ H‹C0HXÐH9…ûÿÿ„Ö H‹C@H…À„q Hƒ{ H‰… ûÿÿL{ HÇ…pûÿÿ „h H‹A¼ M‰õE1ÛH‰…hûÿÿ€{H òChHÇ…xûÿÿ u f.L ztQL‰æL‰ïLKHº LŠQ HÇÁÿÿÿÿ¸ L‰0ûÿÿL‰xûÿÿA¼ èµjìÿL‹0ûÿÿƒÀH˜LØM,I)ÄóoKH‹µ8ûÿÿL‰ÿL‰ûÿÿ)€ûÿÿèÍûÿHƒìº 1ÀÿµPûÿÿL‰æL‰ïL‹ ûÿÿHÇÁÿÿÿÿLW) èLjìÿH‹CH‹µûÿÿH‹½(ûÿÿH‰…˜ûÿÿH‹…PûÿÿH‰…¨ûÿÿ¶Crˆ…°ûÿÿH‹… ûÿÿÿÐZY…À… Hƒ½@ûÿÿ …zþÿÿH‹½8ûÿÿ1öèì›ûÿ…À„dþÿÿétþÿÿ € H‹…ûÿÿH‹ é€þÿÿf „ H‹…ûÿÿ€½ûÿÿ L‹ …y L‰çèÑPìÿA‰Áÿ3L6P ¹ 1ÀATº ¾ L‰÷èziìÿL‹c AXA‰ÅAYM9üuël „ M‹$$M9üt[Aƒ|$ uïI‹D$M‹L$1öAý ¾ D)îHcöHƒìIcýLÊO HÇÁÿÿÿÿPL÷º 1Àè iìÿM‹$$^AÅ_M9üu¥Aýÿ cIcÅÆ„Àûÿÿ/AEtRH˜Æ„Àûÿÿ H‹…ûÿÿL‰µhûÿÿ€x tH‹L‰µpûÿÿH‰…hûÿÿL‰÷A¼ èÕOìÿLXO, M)Üéƒýÿÿ D ÆE¿ ë²f. „ L‹½8ûÿÿH‹…ûÿÿ€x …ˆ 1ÀL‰ÿ‰…8ûÿÿ舙ûÿ‹…8ûÿÿH‹UÈdH+%( …Ö HeØ[A\A]A^A_]ÃL‰ç1öèf A‰ÁH‹…ûÿÿL‹ évþÿÿ @ H‰ÙHæäÿÿH‰Þè.Ì ÆCmé%üÿÿ D L‹½8ûÿÿé~ÿÿÿ @ L‹H‰ÃH½Àûÿÿ1À¹ º L”% ¾ H‰½hûÿÿè¯gìÿH‹fïÀÆ…°ûÿÿ H‹½(ûÿÿ)…pûÿÿHµ`ûÿÿH‰… ûÿÿH‹… ûÿÿ)…€ûÿÿ)…ûÿÿÿÐéÿÿÿè„Kìÿ @ ó úUfHnÆfHnÊ1öflÁH‰åHƒì dH‹%( H‰Eø1ÀHUàH‰MðH &Çÿÿ)EàèúÿÿH‹UødH+%( uÉÃè'Kìÿ € ó úUH‰åAUATI‰ôSH‰ûHƒìL‹/dH‹%( H‰EØ1ÀL‰ïè¯Zìÿ…Àt;€{ u%¶C „Àt2H5‹ L‰çèŽZìÿ…À”Àë € L‰îL‰çèõÊÿÿ„Àt̸ H‹UØdH+%( u HƒÄ[A\A]]ÃèŒJìÿff. „ ó úUH‰åATHƒìdH‹%( H‰Eè1À÷G ÿÿÿuE‹GƒøvRL‹'H5ÝL L‰çè Zìÿ…ÀtLH5 Š L‰çèíYìÿ…Àt9H5ïì L‰çèÚYìÿ…À”ÀH‹UèdH+%( u L‹eøÉÃHž= ¶ëÞ ¸ ëÔèäIìÿ @ ó úUH‰åAWAVAUATSHì Hƒ $ HƒìL‹7dH‹%( H‰EÈ1ÀI‰ôèâá H…ÀtNLÀïÿÿH‰Á¾ 1ÀH±Á L‰ïèH HcØH…Ût&L‰÷è€LìÿL‰çI‰ÇèuLìÿI‰ÀJD;LÀH=ÿ v*1ÀH‹UÈdH+%( u[HÄ [A\A]A^A_]à € ¾ 1ÀI| M‰àH)ÞL‰ñH‚ý è—G …Àt±L‰ïèÕýÿ„Àt¥H5q L‰ïèÈ_ìÿë–èáHìÿó úUH‰åAUI‰ÕATHìÐ H‰XÿÿÿL‰…`ÿÿÿL‰hÿÿÿ„Àt#)…pÿÿÿ)M€)U)] )e°)mÀ)uÐ)}àdH‹%( H‰…8ÿÿÿ1ÀHEÇ… ÿÿÿ H‰…(ÿÿÿH…@ÿÿÿÇ…$ÿÿÿ0 H‰…0ÿÿÿèjþÿÿI‰ÄH…Àt?L‰îH‰ÇH• ÿÿÿè PìÿL‰çA‰ÅèÅKìÿH‹…8ÿÿÿdH+%( uHÄÐ D‰èA\A]]ÃAƒÍÿëØèøGìÿ „ ó úUH‰åAWAVAUATSHì Hƒ $ HƒìL‹7dH‹%( H‰EÈ1ÀI‰ôèòß H…ÀtNLÀïÿÿH‰Á¾ 1ÀHÁ¿ L‰ïè F HcØH…Ût&L‰÷èJìÿL‰çI‰Çè…JìÿI‰ÀJD;LÀH=ÿ v*1ÀH‹UÈdH+%( uHHÄ [A\A]A^A_]à € ¾ 1ÀI| M‰àH)ÞL‰ñH’û è§E …Àt±L‰ïè+Óýÿë©èGìÿ @ ó úUH‰åAWAVAUATSHì Hƒ $ HìH dH‹%( H‰EÈ1À€n H‰ût,‹CpH‹UÈdH+%( …s HÄH [A\A]A^A_]à @ ÇGp L‹7èÆÞ H‰ÁH…Àt:LÀïÿÿHœ¾ ¾ 1ÀL‰ïèôD LcàM…ätL‰÷èdIìÿIDH=ÿ v¸ÿÿÿÿé|ÿÿÿ D ¾ 1ÀK|% L‰ñL)æL»H HŽú è£D …ÀtÈHµ°îÿÿL‰ïè`\ìÿ…Àˆ¨ L‰ïèàMìÿI‰ÄH…À„Ÿ H‰ÇèÌZìÿ‰…¬îÿÿf D L‰çèÈMìÿH…À„/ €x.LxuA€ tÞ€x.uA€.uA€ tÊf. „ ‹½¬îÿÿ1ÒL‰þ1ÀèPìÿA‰Æƒøÿt¦H5ð ‰Çè¨>ìÿI‰ÅH…À„& Lµ@ïÿÿH‰Â¾€ L‰÷è…NìÿH…À„Ü HCx¿ H‰… îÿÿè»k H…ÀH‰…˜îÿÿ„· L‰ÿèŸ=ìÿL‹…˜îÿÿI‰ H…À„“ L‰÷èHìÿL‰÷Hpÿè?ìÿL‹…˜îÿÿI‰@H…ÀtYH‹ƒ€ IPL‰ïó~… îÿÿH‰“€ fHnÈflÁA@H‰ƒCpèAHìÿL‰çè™LìÿH…À…ÑþÿÿL‰çèÈKìÿÆCné»ýÿÿL‰ÇL‰… îÿÿè'k L‹… îÿÿL‰ÇèÁ@ìÿL‰ïèøGìÿéƒþÿÿ ÆCn1Àé„ýÿÿ¸êÿÿÿézýÿÿè6DìÿD‰÷è.BìÿéYþÿÿf „ ó úUI‰ùLcÙH‰åAWAVAUM‰ÅATI‰ÔSH‰óHìˆ dH‹%( H‰EÈ1À€" …% H‹8Mq8Aº L9÷ué „ H‹?L9÷„ô D·G fAƒøwèH‹wAÆA!H…ötÚH‰ò…ö„ ¹ 1Àf…ÒuHÁê‰È„ÒuƒÀHÁêöÂuƒÀHÁêöÂuƒÀHÁêƒâMcÀHƒúK‹”Á˜ ƒÐ D ‰ÁM‰×IÓçHL úƒø?„) L‰ÐHÓàH÷ØH!ð„ …À… HÁè A¿0 ¹ f…ÀuHÁèD‰ù„ÀuƒÁHÁè¨uƒÁHÁè¨uƒÁHÁèƒàHƒø‰ÈƒÐ ë… D AÆA"A€y! tK‹„Ù˜ H÷ÐH!ØH‰…Xÿÿÿu=H‹EÈdH+%( …§ HeØ[A\A]A^A_]à HÁê ¹0 ¸ éÝþÿÿ D Lµ`ÿÿÿ¹d ¾@ H½XÿÿÿL‰òèà„ûÿM…äM‰éM‰ðHÏo ‹5.öy H³T LDàHƒì1ÿ1ÀSL‰áèþ¾ýÿXZéjÿÿÿ € K‰”Á˜ é3þÿÿ A¿ 1ÉéãþÿÿèÞAìÿff. „ ó úUH‰åAUATSHƒìdH‹%( H‰EØ1ÀH…ötgI‰Ô1ÒH‰óè>Jìÿ…ÀuVM…ätVL‰çèDìÿL‰æH‰ßH‰ÂI‰Åè¼?ìÿ…Àu4J4+¶„Òt.€ú_”¶ÒHÖë € HƒÆ€> t¾ƒê0ƒú vì¸ÿÿÿÿH‹UØdH+%( u HƒÄ[A\A]]Ãè Aìÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u òþô ÉÃèç@ìÿ € ó úUH‰åAUI‰õATI‰üHƒìdH‹%( H‰Eè1ÀèóØ H…Àt1H‰ÁH‹EèdH+%( u:HƒÄL‰îL‰ç1ÀA\H³¸ A]]é? fH‹EèdH+%( u HƒÄ1ÀA\A]]Ãè`@ìÿó úUH‰åATHì Hƒ $ HƒìdH‹%( H‰Eè1ÀèoØ H…ÀtDL¥àïÿÿH‰Á1À¾ L‰çH;¸ è> ¾ L‰ç1Àèn\ìÿH‹UèdH+%( u L‹eøÉøÿÿÿÿëäèÝ?ìÿff. „ fó úUH‰åAWAVI‰ÎAUI‰ÕATI‰üSH‰óHƒì(dH‹%( H‰EÈ1ÀèØ× H…ÀtGH‰ÁHµ· H‰ÞL‰ç1Àè> LcøM…ÿt(L‰ïèBìÿL‰÷H‰E¸èsBìÿH‹U¸I‰ÀIDLÀH9Ør'H‹EÈdH+%( uSHƒÄ(1À[A\A]A^A_]à € H‹EÈdH+%( u,HƒÄ(L)ûK<<M‰ðH‰ÞL‰é[1ÀA\Hoó A]A^A_]é}= èè>ìÿ „ ó úUH‰åAVAUATHì Hƒ $ HƒìdH‹%( H‰EØ1ÀLµÐïÿÿA‰üI‰ÐA‰ÍHó H‰ñL‰÷¾ è = D‰êL‰öD‰çèÞ6ìÿH‹UØdH+%( uHÄ A\A]A^]Ãè[>ìÿff. „ ó úUI‰ø‰÷1ÉH‰åHƒìI‹0dH‹%( H‰Eø1ÀèFÿÿÿ…Àx"‰ÇH‹EødH+%( u$ÉH5Šý éD7ìÿ @ H‹EødH+%( uÉ1ÀÃèè=ìÿ „ ó úUI‰ú‰÷H‰åAUI‰ÍATHìÐ L‰…`ÿÿÿL‰hÿÿÿ„Àt#)…pÿÿÿ)M€)U)] )e°)mÀ)uÐ)}àdH‹%( H‰…8ÿÿÿ1ÀI‹2HE1ÉH‰…(ÿÿÿH…@ÿÿÿÇ… ÿÿÿ Ç…$ÿÿÿ0 H‰…0ÿÿÿègþÿÿ‰Ç…ÀxYH5»ü èu6ìÿI‰ÄH…ÀtEL‰îH‰ÇH• ÿÿÿèëDìÿL‰çA‰Åè°@ìÿH‹…8ÿÿÿdH+%( u HÄÐ D‰èA\A]]Ãf D A½ÿÿÿÿëÐèÛ<ìÿff. „ ó úUH‰åAWAVA‰öAUI‰ÕATSH‰û¿À Hƒì8dH‹%( H‰EÈ1Àè-c I‰ÄH…À„h L‰ïè5ìÿI‰$H…À„@ LE´H Œcp D‰ö1ÀHëµ L‰çèyþÿÿA‰Çƒø… ID$8L‰î¹ D‰÷fHnÈID$HHq fHnÀID$xflÉflÀAL$8AD$HfHnÀflÀAD$xèýÿÿ‰Æ…Àx1ÒL‰çèÚ×ÿÿ…À…ª H5 ú L‰ïè“Kìÿº …Àt H5’. L‰ïˆU¯èxKìÿ¶U¯…À…¼ AˆT$ L‰îD‰úD‰÷èù·ÿÿD‰÷¹ L‰îI‰D$0‹E´Hïè A‰D$è•üÿÿ‰Ç…Àˆk èf9ìÿAÆD$ L‰ïèØ¿ÿÿI‰D$L}ÀH Êž D‰ö1ÀM‰øHÚ= L‰çÇEÀÿÿÿÿèJýÿÿ‹EÀI‹4$D‰÷1ÉH§¶ A‰D$$è-üÿÿ‰Ç…Àˆ; H5}ú è74ìÿHÇE¸ HÇEÀ I‰ÅH…À„ H}¸H‰Áº L‰þèLìÿH…Àˆî tH‹U¸HDÿ€8 uÆ L‰ïè@>ìÿH‹E¸I‰D$L‰çèÁ Iƒ|$ I‰D$XtL‰æH=¸ÚÿÿèóÅ H‹CfHnÃI”$ˆ L‰çH‰SfHnÐflÂA„$ˆ H‰èj ë € L‰çèç` L‰çE1äè…6ìÿH‹EÈdH+%( uUHƒÄ8L‰à[A\A]A^A_]à @ AÆD$ é¢þÿÿ D L‰ïèø»ÿÿ…ÀA•Ç•ÂE¶ÿé*þÿÿf D L‰ïèh=ìÿ1Àé%ÿÿÿè¼9ìÿff. „ ó úUH‰åAWL8AVI‰þAUATSHƒì(L‹o8fo ˆð dH‹%( H‰EÈ1ÀM‹e )]°M9ït: @ I‹EfoE°I}L‰ãI‰D$L‰ AE èý_ L‰ïM‰åè›5ìÿM‹$$I9ßuÊI‹VHfo%&ð I^HH‹LbÐ)e°LhÐH9Óttf D I‹T$8foM°L‰çH‰PH‰AL$0è _ I|$è–_ I|$èŒ_ I|$è‚_ I|$@èx_ I|$ èWýúÿL‰çM‰ìè 5ìÿI‹E0IT$0LhÐH9Úu’I‹Vxfo-Žï I^xH‹Lbð)m°LhðH9ÓtLf D I‹T$foU°L‰çH‰PH‰AT$è_ I|$èþ^ L‰çM‰ìèœ4ìÿI‹EIT$LhðH9ÚuºI‹~0èƒö L‰÷èÐ^ I~èÇ^ I~è¾^ H‹EÈdH+%( uHƒÄ(L‰÷[A\A]A^A_]éB4ìÿèÝ7ìÿff. „ fó úUH‰åAWAVAUATSHì¸ H‰µ(ÿÿÿdH‹%( H‰EÈ1ÀH…ÿ„Ä H‰ûèÁÍÿÿH‹{XH…ÿt €{m „î H‹CHHSHH‰•0ÿÿÿHpÐH‰µ8ÿÿÿH9„† L½@ÿÿÿ @ 1À¹ L‰ÿE1íóH«H‹…8ÿÿÿHƒ{( A•ÅL‹` Lp M9æuéŠ f D M‹$$M9æt_E1ÉE‰èL‰ñL‰âL‰þH‰ßèˆÁÿÿ…ÀtÜH‹…8ÿÿÿH‹@0HPÐH‰•8ÿÿÿH9…0ÿÿÿu…1ÀH‹UÈdH+%( uOHĸ [A\A]A^A_]ÃfH‹…HÿÿÿH9…(ÿÿÿu¬H‹…8ÿÿÿH‹ ëÁ1ÀëçH‰ÙHFÏÿÿH‰Þ莶 ÆCmé÷þÿÿèp6ìÿó úUH‰åAVAUI‰ýATSHƒìL‹wH‹~dH‹%( H‰EØ1ÀH‹M;uƒö K ¶I‰ôHÁãI] H‰H…ÿtèª.ìÿH‰ÇH‰{I‹|$H…ÿtè”.ìÿH‰ÇH‰{I‹|$H…ÿtè~.ìÿH‰ÇH‰{I‹|$ H…ÿtèh.ìÿH‰ÇH‰{ I‹|$(H…ÿtèR.ìÿH‰ÇH‰{(I‹|$0H…ÿtè<.ìÿH‰ÇH‰{0I‹|$8H…ÿtè&.ìÿH‰ÇH‰{8I‹|$@H…ÿtè.ìÿH‰ÇA¶D$PIƒÆH‰{@ˆCH1ÀM‰uH‹UØdH+%( u:HƒÄ[A\A]A^]Ãf. „ H‹‹5;éy I‰ø1ÀHÝ7 1ÿè²ýÿ¸ ë·è5ìÿ „ UH‰åAUL-£ y ATSH‰ûHƒìdH‹%( H‰EØ1ÀH‹ƒ y L9ètnL xÿÿÿë/ D I‹|$H…ÿt H‰Þè~Dìÿ…Àt$I‹„$ˆ L xÿÿÿL9èt6I‹<$H‰ÞèZDìÿ…ÀuÆH‹EØdH+%( uHƒÄL‰à[A\A]]Ãf „ H‹ù y L-ò y L xÿÿÿL9èu0ëD @ I‹|$H…ÿt H‰ÞèþCìÿ…Àt¤I‹„$ˆ L xÿÿÿL9ètI‹<$H‰ÞèÚCìÿ…ÀuÆé{ÿÿÿE1äérÿÿÿè4ìÿ ó úUH‰åATSHƒìdH‹%( H‰Eè1ÀHƒ •ÀHƒ~ •Â8Ðt.¶À¶Ò)ÐH‹UèdH+%( …H HƒÄ[A\]Ãf. „ I‰ôH‹v8H‰ûH‹8H…ö„¡ H…ÿHx HDøè6Cìÿ…Àu¬H‹I‹ $H…Ò„² €z „ˆ H…Ét€y „¨ H9Êt-I‹t$@H‹{@H…ö„² H…ÿHÄw HDøèßBìÿ…À…QÿÿÿH‹EèdH+%( …™ I‹t$H‹{HƒÄ[A\]é®Bìÿf D H5}w H…ÿ…]ÿÿÿéaÿÿÿ H…Ét;€y ¸ …öþÿÿénÿÿÿ € H…Ét”€y …]ÿÿÿ¸ÿÿÿÿéÑþÿÿ € ¸ éÀþÿÿf D H5w H…ÿ…LÿÿÿéTÿÿÿèf2ìÿf D UH‰åAWAVAUATS‰ûHƒì(dH‹%( H‰EÈ1ÀèÙñÿÿ…Àˆñ ‰ÇA‰Åè9ìÿI‰ÄH…À„# H¤y L5y H‰E¸„Û… L‰çèø9ìÿH…Àtk€x.LxuA€ tâ€x.u A€.„Q L‰ÿè¹üÿÿH…ÀuÄ€=bèy u»L‰ÿèÃÞÿÿ„À…K H=4y L‰úD‰îèÉôÿÿL‰çè‘9ìÿH…Àu™ @ L‰çèÀ8ìÿM96„O L%` 1ÿL‰öL‰âèñ H‹u¸1ÿL‰âèµ± M96tÆïçy „Û„Ñ H‹EÈdH+%( …Z HƒÄ([A\A]A^A_]Ãf D €x.tJL‰ÿèÞÿÿ„ÀtL‰ÿèîûÿÿH…ÀtIf „ L‰çèè8ìÿH…À„Wÿÿÿ€x.Lxu½A€ tÞ€x.u¶A€.u¯A€ tÊë¦ „ €=Nçy u·L‰ÿè¯Ýÿÿ„Àu[H=$y L‰úD‰îè¹óÿÿë— € A€ „uþÿÿéŸþÿÿÆçy é$ÿÿÿ @ €=ÿæy H=òy „¨þÿÿéGþÿÿ € €=ßæy H=Òy tœé;ÿÿÿ L‰÷èðÑÿÿH…À… þÿÿ‹5äy HêB 1ÿèó¬ýÿé‡þÿÿf D H‹EÈdH+%( uHƒÄ(D‰ï[A\A]A^A_]éÓ-ìÿèÎ/ìÿff. „ ó úUH‰åSHƒìdH‹%( H‰Eè1ÀH…ÿt?€ H‰ûuMH‹“ˆ H y H‚xÿÿÿH9ʺ HDÂH‹UèdH+%( u@H‹]øÉÀ=þåy H jy u1ÿèéüÿÿH‹“ˆ H Ûy H‚xÿÿÿH9ÊuºH 0y ëè!/ìÿó úUH‰åATSHƒìdH‹%( H‰Eè‹žåy …Àuj1ÒL%‘y ë# € H‹Šˆ H‘xÿÿÿL9átEƒÀ‰låy H…Òu߀=eåy u€=]åy u¿ èKüÿÿ‹Eåy I‹$L9ât Hêˆ ë¾ 1ÛL%'y ƒø/é… D H‹ƒˆ H˜xÿÿÿL9àtE‹s1ÿHÁæ èÇ ûÿ„Àt[H…ÛuÖ€=ìäy u€=ääy u ¿ èÒûÿÿI‹ $L9ãt Hëˆ ë»¸ ˆ¹äy H‹EèdH+%( uHƒÄ[A\]à D 1ÀëÙèï-ìÿff. „ @ ó úUH‰åAWAVAUI‰ýATSH‰óHƒìdH‹%( H‰EÈ1ÀèÁ0ìÿº H5Ë. L‰ïI‰ÇA‰Äè×+ìÿ…Àu3E…ÿ~.è9(ìÿH‹0IcÇëHƒètI¾LÿA‰ÆöDNuêA9Çt€ù_t(H‹EÈdH+%( u8HƒÄD‰à[A\A]A^A_]à € H…ÛtI| º 1öè"=ìÿH‰Efÿë¹è-ìÿ @ ó úUH‰åAVAUATSHƒì L‹®xÿÿÿHuÈL‹²xÿÿÿdH‹%( H‰EØ1ÀHqq HÇEÈ M…íHÇEÐ LDèM…öLDðL‰ïèÏþÿÿHuÐL‰÷HcØèÀþÿÿL‰öL‰ï9ÃHcÐA‰ÄHNÓèÉ*ìÿD9ãu…Àu…ÛtH‹EÐH9EÈr"—À¶ÀH‹UØdH+%( uHƒÄ [A\A]A^]øÿÿÿÿëÝèD,ìÿ @ ó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈ1ÀH…ÿ„³ L‹7H¥p D¶g H‰ûM…öLDð1öL‰÷èþÿÿA‰ÅE„ä…© H‹ƒˆ L=fy H kp L xÿÿÿL9ø„ I‹<$H…ÿHDû1öèÍýÿÿD9èu I‹4$IcÕL‰÷H…öHDóèÒ)ìÿ…À„Ê H‹EÈdH+%( …í HƒÄL‰à[A\A]A^A_]à D €=þáy …³ 1ÿL5æo E1íèâøÿÿH Sy H‹ƒˆ L=Íy L xÿÿÿL9øtTH ¶o I‹<$H…ÿHDû1öè(ýÿÿD9è…uÿÿÿI‹4$IcÕL‰÷H…öHDóè))ìÿ…À…WÿÿÿI‹„$ˆ L xÿÿÿL9øu³H Îy éÝþÿÿI‹„$ˆ L xÿÿÿL9ø…éþÿÿE1äéÿÿÿL55o E1íH §y éOÿÿÿè…*ìÿ D ó úUH‰åATL%y SHƒì H‹y fo[á dH‹%( H‰Eè1ÀH‹)UÐHºxÿÿÿH˜xÿÿÿL9ât>fH‹— foEÐH‰PH‰‡ˆ èaðÿÿH‰ßH‹ƒˆ H—ˆ H˜xÿÿÿL9âuÄH‹}y fo åà L%ny H‹Hºxÿÿÿ)]ÐH˜xÿÿÿL9ât@ @ H‹— foMÐH‰PH‰ˆ èñïÿÿH‰ßH‹ƒˆ H—ˆ H˜xÿÿÿL9âuÄÆ#ày Æày H‹EèdH+%( u HƒÄ [A\]ÃèY)ìÿf „ ó úUH‰åAVAUI‰ýATSHƒìdH‹%( H‰EØ1ÀèôÿÿI‰ÄH…Àt&H‹EØdH+%( …´ HƒÄL‰à[A\A]A^]à €=–ßy uÑL‰ïè÷Õÿÿ‰Ã„Àty€=€ßy uºèsèÿÿH=ly A‰ÆL‰êD‰öèîëÿÿD‰÷I‰Äè³&ìÿM…äu€=Lßy u„Ût €=@ßy u¶ûè0öÿÿH‹EØdH+%( u*HƒÄL‰ï[A\A]A^]é]óÿÿ D èèÿÿH=ìy A‰ÆëŽèR(ìÿfó úUH‰åAUATL%Ýy S‰ûHƒìH‹Ïy dH‹%( H‰EØ1ÀL9âtKH‚xÿÿÿëfH‹ˆ H‚xÿÿÿL9ât-;XuèH‹UØdH+%( …Ú HƒÄ[A\A]]Ãf. „ H‹Yy L-Ry H‚xÿÿÿL9êuaf D €=NÞy u_1ÿè@õÿÿH‹9y H‚xÿÿÿL9âuëK H‹ˆ H‚xÿÿÿL9ât5;Xuèésÿÿÿ H‹ˆ H‚xÿÿÿL9êt¥;XuèéSÿÿÿ 1ÀéIÿÿÿH‹Éy H‚xÿÿÿL9êuëã H‹ˆ H‚xÿÿÿL9êtÍ;Xuèéÿÿÿè'ìÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt0H‹—ˆ H ry H‚xÿÿÿH9ÊtVH‹UødH+%( uKÉà D €=NÝy u€=FÝy u ¿ è4ôÿÿH‹-y H&y H9ÐtH-ˆ ë³f „ 1Àë¦èg&ìÿ € ó úUH‰åAWL=ïy AVL5Öy AUI‰ýATE1äSHƒìdH‹%( H‰EÈ1À „ M…ä„· A€|$ … I‹„$ˆ L xÿÿÿL9ð„Ó I‹ $L‰îH‰ßè¤5ìÿ…ÀtXº H5ú& H‰ßè $ìÿ…ÀuH{L‰îè|5ìÿ…Àt0º H5w( H‰ßèä#ìÿ…Àu€H{L‰îèT5ìÿ…À…lÿÿÿ @ H‹EÈdH+%( u^HƒÄL‰à[A\A]A^A_]à € €=þÛy L%j y u1ÿèéòÿÿI‹„$ˆ L xÿÿÿL9ø…>ÿÿÿL%2 y éÿÿÿ D E1äë“è%ìÿf D ó úUH‰åSHƒìdH‹%( H‰Eè‹Ûy …Àud1ÒH ƒ y ë H‹Šˆ H‘xÿÿÿH9ÙtEƒÀ‰dÛy H…Òu߀=]Ûy u€=UÛy u¿ èCòÿÿ‹=Ûy H‹H9Út Hêˆ ë¿ @ H‹UèdH+%( uH‹]øÉÃèn$ìÿff. „ ó úUH‰úH‰åAWAVAUATI‰ôSH øÿÿHƒìhH‰}ˆH‰÷dH‹%( H‰EÈ1ÀÿR „ÀA‰ÅHYôÿÿHDØE1öE1ÿë D L‰ÿèàÒÿÿAÆL‰ÿÿÓI‰ÇH…ÀuèIcÆD‰uœH<€H‰EHÁçèlJ H‰E¨H…À„# H‰E°H‹EL5LíÿÿHÇEÀ H‰E¸ëf D HU°A¶õL‰ñL‰ÿèÓÿÿL‰ÿÿÓI‰ÇH…ÀuàH‹uH‹}¨ºP H tïÿÿè//ìÿ‹Eœ…ÀŽ‘ D‹uœAƒî„— D‰u˜E1íE1ÿL‰e€éÛ H=v H…ÉtH‰ÏH‰Mèè2ìÿH‹M…À…ô M‹\$@I‹v@H‰xÿÿÿL‰ßL‰]èÀ2ìÿL‹]H‹xÿÿÿ…À…Ê I|$AƒÇè–I H‹}¨HßHƒÇè†I H‹}¨HßHƒÇèvI H‹}¨HßHƒÇ èfI H‹}¨HßHƒÇ(èVI H‹}¨HßHƒÇ0èFI H‹}¨HßHƒÇ8è6I H]¨H{@è)I D;}˜˜ H‹E¨L‰ëN$(IƒÅPN4(I‹L$I‹vH…ö…ÿÿÿH5y H…É…ÿþÿÿéÿÿÿf D M‹\$@HƒìA¶T$HM‹T$8HÝ$ M‹L$M‹D$Aÿt$0L‰ÞH‹}€Aÿt$(Aÿt$ PH‹EˆRL‰ÒÿPL‹e¨HƒÄ0IÜéäþÿÿL‹e€E‰þD9}œŽì IcÆE‰÷L-‚$ M‰æH €L‹eˆHÁã H‹E¨HƒìL‰÷AƒÇHØL‹HL‹@H‹HH‹P8H‹p@ÿp0ÿp(ÿp ¶@HAUPAÿT$H‹}¨HßHƒÄ0HƒÇèH H‹}¨HßHƒÇèøG H‹}¨HßHƒÇèèG H‹}¨HßHƒÇ èØG H‹}¨HßHƒÇ(èÈG H‹}¨HßHƒÇ0è¸G H‹}¨HßHƒÇ8è¨G H‹}¨HßHƒÃPHƒÇ@è”G D9}œ3ÿÿÿH}¨èG H‹EÈdH+%( u)HeØ[A\A]A^A_]à @ ‹5¦Ôy H£3 1ÿè„ýÿëÈè ìÿff. „ fó úUH‰åAWAVI‰þAUI‰õATSHƒìdH‹%( H‰EÈ1ÀèAëÿÿI‰ÄH…Àt1H‹EÈdH+%( …Ú HƒÄL‰îL‰ç[A\A]A^A_]é]Îÿÿ D €=¶Öy uwL‰÷èÍÿÿ‰Ã„À„ €=œÖy u\èßÿÿH=ˆy A‰ÇL‰òD‰þè ãÿÿD‰ÿI‰ÄèÏ ìÿM…äu€=hÖy u„Ût €=\Öy u¶ûèLíÿÿL‰÷è”êÿÿI‰ÄH…À…OÿÿÿH‹EÈdH+%( u-HƒÄ1À[A\A]A^A_]à „ è ßÿÿH=ôy A‰ÇéwÿÿÿèW ìÿ € ó úUH‰åSHƒìdH‹%( H‰Eè‹ÐÕy …Àud1ÒH Ãy ë H‹Šˆ H‘xÿÿÿH9ÙtEƒÀ‰¤Õy H…Òu߀=Õy u€=•Õy u¿ èƒìÿÿ‹}Õy H‹H9Út Hêˆ ë¿ @ H‹UèdH+%( uH‹]øÉÃè® ìÿff. „ ó úUH5tïÿÿH=)Õy H‰åHƒìdH‹%( H‰Eø1Àè ìÿ¶Õy H‹UødH+%( uÉÃèU ìÿ D ó úUHäy H‰åAUATHƒìdH‹%( H‰EèH‹Åy H9Ðt0H‹UèdH+%( … H‹¸xÿÿÿHƒÄA\A]]éˆìÿ „ è‹ÝÿÿA‰Ä…Àˆ˜ ‰Çè¹$ìÿI‰ÅH…À„© D L‰ïèÀ%ìÿH…Àtk€x.L`uA€|$ tá€x.uA€|$.u A€|$ tË L‰çè˜Êÿÿ„Àt¼L‰çè ìÿL‰ïI‰Äè±$ìÿM…ät$H‹EèdH+%( uPHƒÄL‰àA\A]]ÃL‰ïèˆ$ìÿH‹EèdH+%( u,HƒÄH=\Û A\A]]é´ìÿD‰çè ìÿH‹EèdH+%( tÔè ìÿ „ ó úUH‰åSHƒìdH‹%( H‰EèH‹‡h H…ÀtH‹UèdH+%( u H‹]øÉà D H‰û‹èeôÿÿH‰ƒh ëÒè§ ìÿ € ó úUH‰åHƒìdH‹%( H‰Eø1À€=#Óy u€=Óy u ¿ è êÿÿH‹y H ûy H‚xÿÿÿH9ʺ HDÂH‹UødH+%( uÉÃè2 ìÿfUH‰ùH7 ¾ H‰åHƒìH‹=¢šy dH‹%( H‰Eø1Àèîìÿ¿ è&ìÿ @ UH‰åATSH‰ûHƒìH‹(dH‹%( H‰Eè1ÀH…ÿtjH‹C HPÿH9Ss H‹EèdH+%( uvHƒÄ[A\]à @ L`J4å è_ìÿH‰C(H…ÀtTH‹S fïÀHÐ @@ @0L‰c ë© D ¾ ¿ è,ìÿH‰C(H…ÀtfoÓ Cé{ÿÿÿè2ìÿH=‹) èöþÿÿf D ó úUH‰åAUI‰ýATSH‰óHƒìH‹~(dH‹%( H‰EØ1ÀH…ÿ„õ H‹F H‹VHHÿH9ʃˆ H×H‹I9ÕtZH…Òt'H‹C@¶S0ˆH‹SH‹C(H‹K@HÐH‹H‰J‹K4‰J L‰(A‹E I‹U ‰C4I‹EH‰SH‰C@H‰ƒ€ ¶ ÇCP ˆC0H‹EØdH+%( …™ HƒÄ[A\A]]à @ L`J4å èìÿH‰C(H…ÀtuH‹S fïÀHÐ @@ @0H‹C(L‰c H…ÀuYM…ít—H‹CHÁàé\ÿÿÿ @ ¾ ¿ è™*ìÿH‰C(H…Àt fo¨Ñ CM…í…+ÿÿÿéTÿÿÿèÁìÿH=( è…ýÿÿH‹SHÐH‹éÔþÿÿ D ó úUH‰åAWAVI‰ÖAUI‰ý¿@ ATS‰óHƒì(dH‹%( H‰EÈ1Àèê+ìÿH…À„ ‰X{I‰ÄHcÿèÐ+ìÿI‰D$H‰ÃH…À„Þ èŠ.ìÿI‰\$AÇD$( ‹I‰ÇAÇD$8 H‹¿Ë I‰D$ 1Àf‰I‹F(H…Àt I‹NL;$ÈtjH‹ËÐ M‰,$AÇD$4 I‰D$,1ÀM…ít L‰ï‰U¼è¯3ìÿ‰Çèh+ìÿ‹U¼…ÀŸÀ¶ÀA‰D$$A‰H‹EÈdH+%( uQHƒÄ(L‰à[A\A]A^A_]à @ I‹$AÇF4 I‰^@I‰ž€ I‰FAÆF0 M‰,$AÇD$4 ë€H=ò& è%üÿÿèPìÿó úUH‰åAWAVAUI‰ýATSH‰óHƒìdH‹%( H‰EÈH‹F(H…À„; H‹VL‹$ÐM…ä„* èU-ìÿD‹8I‰ÆAÇD$ I‹D$Æ I‹D$Æ@ I‹T$AÇD$( H‹C(I‰T$AÇD$8 H…À„< H‹KL9$È„ž M‰,$AÇD$4 L9$Èt H‹lÏ I‰T$,1ÒM…ítL‰ïè`2ìÿ‰Çè*ìÿ1Ò…ÀH‹C(ŸÂA‰T$$H‹SE‰>H‹Ð‹B ‰C4H‹BH‹H‰C@H‰ƒ€ H‰S¶ ˆC0H‹EÈdH+%( …» HƒÄ[A\A]A^A_]Ãf. „ A‹t$ H‰S@H‰“€ ‰s4I‹4$H‰s¶ˆS0é<ÿÿÿf. „ H‰ßèèúÿÿH‹SH‹C(¾ @ H‹{L$ÐH‰ÚèýÿÿI‰$H‹C(H…À„7ìÿH‹SL‹$Ðèí+ìÿD‹8I‰ÆM…ä…þÿÿéo7ìÿf „ M‰,$AÇD$4 éÓþÿÿèiìÿf „ ó úUH‰åAWAVAUI‰õATSHƒìhdH‹%( H‰EÈ1ÀH‰¾ ‹~H…ÿ„% L‹^@¶V0L‰èL M‰ÝL=; L5ô I‰ÃH J L% L‰m¸L ˜ AˆU A‹SLHcÊA¿J „ A¶u H=ô fAƒ<O ¶47tA‰ShM‰kpðH˜A¿<F9×t+ A¿ I‰Êfƒù~HcöA¶44HcÉA¿JðH˜fA;FuØH¿ CIƒÅA¿J‰Êfƒøu’A¿O…Àu IcChM‹kpA¿GH‹}¸L‰êL‰m¨L‰îH)úI‰»€ A‰S8A¶U AˆS0AÆE M‰k@ƒø ‡ï H=¾ ‰ÀHc‡Hø>ÿàÇFH ‹vL…öuAÇEL Iƒ} „Ï Iƒ} „Ú I‹E(H…ÀtmI‹UH‹ÐH…Àt`‹P L‹XH‹ A‰U4M‰]@M‰€ I‰EA¶AˆU0éwþÿÿI‹KIcs8º L‰]¸I‹»€ èÉ,ìÿL‹]¸L^ M‹k@A¶S0émþÿÿL‰ïèhøÿÿI‹UI‹E(¾ @ I‹}H ÐL‰êè›úÿÿI‹UH‰I‹E(H‹ÐégÿÿÿA¶S0I‰õé'þÿÿ1ÀH‹UÈdH+%( …ë HƒÄh[A\A]A^A_]ÃL‹m¨A¶C0AˆE IcChM‹kpA¿GézþÿÿM‹«€ M‹£ è)ìÿº 1öÇ H‰ÃL‰ïè¬#ìÿ‹ H‰Â¸ …Éu†I‰$¸ éxÿÿÿ¸ énÿÿÿ¸, édÿÿÿH‹}¨H‰øI+ƒ€ ƒè‰EŒA¶C0ˆI‹CI‹{(H‰E€H ÇH‰½xÿÿÿL‹A‹@8‰E˜…À„8 IcC4I‹PI‹{@M‹«€ H‰U HÂH‰}°L‰îH9׆® H‹} HDH9E°‡Œ H‹E°A‹P4L)èH‰E…Ò… Hƒø„ë L‰m°H‹…xÿÿÿH‹}€IcsLH‹øIcC4H‹}°HBH‰òI‰ÅI‰C@A¿wH‰}¸I9ý†>ýÿÿL‰m°I‰ýA¶E „À„ H=° ¶ ‰ÏfAƒ<w tA‰ShM‰kpA¿rÈH˜E¿FA9Ðu+éG fHcÉA¶ ‰ÏHcòA¿rÈH˜E¿FD9„! A¿qƒúÒ@¶ÏëÖ¸: éúýÿÿH‹»y Iƒ} I‰E…&ýÿÿH‹My I‰EI‹E(H…À…ýÿÿéýÿÿ¸- é½ýÿÿ‰Æƒî‰u°…öŽ IMH‰úƒèH)ÊHƒú†” ƒø†‹ ƒø†d Áî1À‰òHÁâóAoD HƒÀH9Ðuì‹u°H‰} ‰ðƒàðA‰ÀKL J9Æ„— ‹u)Æ~ÿƒîƒþv%K‹t L‹m K‰t ‰þA‰øƒæø‰÷ðHùHúD9Ætb¶1‹}°@ˆ2p9÷~R¶q@ˆrp9÷~C¶q@ˆrp9÷~4¶q@ˆrp9÷~%¶q@ˆrp9÷~¶qƒÀ@ˆr9Ç~¶AˆBI‹C(I‹SH ÐL‹A‹@8‰E˜ƒ}˜„è A‹@‰Á+M°ƒé…ɸ I‹S@M‰ÅëN…À~uÀA‰EƒÀHcðL‰]˜è@ ìÿL‹]˜H…ÀI‰EtCLcm I‹KJ(I‹C(I‰S@L‹,ÈA‹E‰Á+M°ƒé…É^I‹}H)úH‰U A‹U …ÒuŸIÇE H=Q# èäóÿÿ @ PIÐÁúÐé}ÿÿÿI‹SIc@ ÇE˜ A‰C4I‰AÇ@8 é©üÿÿM‰è¸ 9ÁNÁ‰EA‹@$‰E …À…ó L‰E€L‰xÿÿÿèþ$ìÿL‹E€I‰ÅÇ HcEL‰m€L‹xÿÿÿH‰E˜HcE°H‰EëK @ I‹}è— ìÿL` L …À„0 H‹E€ƒ8…Ù Ç I‹}è% ìÿI‹UI‹E(L‹ÐH‹U˜I‹M¾ H‹}IxèìÿL L Á …ÀA‰E4‰Ât‡I‹uI‹M(M‰ëL‹,ñA‰E é´ A‹CLAÇCP I‰s@Pÿ‰ÐÁè ÐÑøƒÀ éùÿÿLcm°1ÒL‰îM‰ÝI‹}‰U˜H‰u èŸìÿ‹U˜L• L N ƒøÿ„í I‹}I‹M(ƒÂH‹u H‹ ùH‹yH÷H‰ùƒø „J ˆHƒÆ9Uu¥M‰ëA‰S4I‹KI‹C(ÇE H ÈL‹)A‰U …Ò„ ‹E°I‹}ÐA;E A‰C4H˜Æ I‹C(I‹SH‹ÐIcC4H‹RÆD I‹CI‹{(H‰E€H‹ÇH‰½xÿÿÿH‹p‹E I‰³€ ƒø„èþÿÿH‰u°ƒø„ôúÿÿHcEŒA‹SLL,M‰k@I9õ†™ L‰m¸I‰õA¶E „À„ H=Æ ¶ ‰ÏHcòfAƒ<w tA‰shM‰kpA¿rÈH˜E¿FA9Ðu*ë8 „ HcÉA¶ ‰ÏHcòA¿rÈH˜E¿FD9ÂtA¿qƒúÖ@¶ÏëÚ¿CIƒÅ‰ÂL9m¸…rÿÿÿL‹m¸H‹E°H‰E¸é+÷ÿÿ¿CIƒÅHcÐL9m°t.HcðA¶E „À…cúÿÿ¹ ¿ éaúÿÿ¹ ¿ é<ÿÿÿL‹m°A¿Wéa÷ÿÿAÇC4 AÇ@ ‹E°…À„« L‹)A‹S4ÇE AÇE8 éMþÿÿÑúL‰]ÂHcò‰U˜èEìÿL‹]‹U˜LW I‰EL I‹KI‹C(H‹ ÈH‹yH…ÿ„‰ Bþ‰A‹E°AC4é þÿÿA‹U4M‰ëéÈýÿÿÆ M‰ëé¹ýÿÿH‹} ‰Â1ÀA¶L ˆ H‰ÁHƒÀH9Êuëé2ûÿÿI‹{L‰ÞL‰] è˜óÿÿL‹] LÍ ÇE L I‹KI‹C(A‹S4L‹,ÈéýÿÿH=C è~ïÿÿf D I‹}‰U˜L‰m è¸ìÿL‹] ‹U˜Lz …ÀL 1 „ýÿÿH=R è?ïÿÿH=x è3ïÿÿ HcEŒE‹CLL‰m°Ml M‰k@I9õ† H‰u¸H‰u¨H‹E¸¶ „À„ä H=T ¶‰ÖIcÈfAƒ<O t H‹E¸E‰ChI‰CpA¿JÐH˜A¿<FD9Çu$ë2fHcÒA¶‰ÖHcÏA¿JÐH˜E¿FD9ÇtA¿<IƒÿÖ@¶ÖëÚHƒE¸D¿CH‹E¸I9Å…oÿÿÿH‹u¨IcøA¿f…ÀtE‰ChM‰kpA¿zƒÂHcÒA¿ VA9ÈtI¿<yA¿zƒÂHcÒE¿VD9Çuæ¿S…Òtƒúu?H‹}°H‰}¸éêôÿÿº ¾ éÿÿÿH‰úL‰é‰÷1ÀE1ÀéÙøÿÿH=ß èêíÿÿè ìÿIƒÅH‰u°M‰k@éìüÿÿ @ ó úUH‰åATHƒìdH‹%( H‰Eè1ÀH…ÿt^H‹F(I‰üH…Àt H‹VHÐH;8t%A‹D$ …Àu,H‹EèdH+%( uBL‰çL‹eøÉé ìÿHÇ A‹D$ …ÀtÔI‹|$èæìÿëÈ @ H‹EèdH+%( uL‹eøÉÃèf ìÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt?H‹GÇG Æ H‹GÆ@ H‹GH‹V(ÇG( H‰GÇG8 H…Òt H‹NH;<ÊtH‹EødH+%( u"ÉËW H‰F@H‰†€ ‰V4H‹H‰V¶ ˆF0ëÏèËìÿff. „ ó úUH‰åAUATSHƒìdH‹%( H‰EØ1ÀH…ÿ„œ I‰üH‹~(H‰óH…ÿ„ H‹F H‹VHHÿH9ʃ— H×H‹H…Òt8H‹C@¶S0ˆH‹K(H‹SH‹{@HÑH‹0H‰~‹{4‰~ H…Ét HBH‰CHÁL‰ A‹D$ I‹$‰C4I‹D$H‰SH‰C@H‰ƒ€ ¶ ÇCP ˆC0H‹EØdH+%( …‘ HƒÄ[A\A]]à D LhJ4í è—ìÿH‰C(H…ÀtlH‹S fïÀHÐ @@ @0H‹C(L‰k H…ÀuPH‹CHÁàé^ÿÿÿf „ ¾ ¿ è!ìÿH‰C(H…Àtfo0¿ Cé,ÿÿÿèRìÿH=« èëÿÿH‹SHÐH‹éÎþÿÿf D ó úUH‰åATSHƒìdH‹%( H‰EèH‹G(H…ÀtH‹WH‰ûHÐL‹ M…ätlHÇ A‹D$ …ÀuxL‰çè@ìÿH‹S(H‹CHÇ H…ÀtHƒèH‰CH…Òt2H‹ÂH…Àt)‹P ‰S4H‹PH‹ H‰S@H‰“€ H‰C¶ÇCP ˆC0H‹EèdH+%( u HƒÄ[A\]à @ I‹|$èÆìÿéyÿÿÿè\ìÿff. „ ó úUH‰åAVAUATSHƒìdH‹%( H‰EØ1ÀHƒþ† €|7þ I‰ýH‰ó… €|7ÿ …ø ¿@ I‰Öè{ìÿI‰ÄH…À„ö ƒëL‰hL‰÷L‰hfnËHÇ fpÁàHÇ@ Ç@( HÇ@4 fÖ@èÀéÿÿI‹F(H…À„› I‹VHÐH‹I9ÔtaH…Òt)I‹F@A¶V0ˆI‹VI‹F(I‹N@HÐH‹H‰JA‹N4‰J L‰ A‹D$ I‹$A‰F4I‹D$I‰VI‰F@I‰†€ ¶ AÇFP AˆF0H‹EØdH+%( u%HƒÄL‰à[A\A]A^]à E1äëÙ I‹FHÁàë™èùìÿH=ê è½èÿÿff. „ fó úUH‰åAWAVAUI‰ÕATLcæSA\$LcóHƒì(H‰}¸L‰÷dH‹%( H‰EÈ1Àè"ìÿH…À„Á E…äL‹E¸I‰Ç~L‰âL‰ÆH‰Çè þëÿCÆD' CÆ' Iƒþv~¿@ èäìÿI‰ÄH…ÀtxƒëL‰xL‰îH‰ÇfnËL‰xHÇ fpÁàHÇ@ Ç@( HÇ@4 fÖ@èúèÿÿAÇD$ H‹EÈdH+%( u6HƒÄ(L‰à[A\A]A^A_]ÃH=ä è´çÿÿH=Õ è¨çÿÿH=ù èœçÿÿèÇìÿ € ó úUH‰åAUI‰õATI‰üHƒìdH‹%( H‰Eè1Àè¦ìÿH‹UèdH+%( uHƒÄL‰êL‰ç‰ÆA\A]]é‘þÿÿèlìÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹H‹UødH+%( uÉÃè.ìÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹G(H…Àt&H‹WH‹ÐH…Àt‹@,H‹UødH+%( u Éà D 1ÀëæèÏìÿff. „ @ ó úUH‰åHƒìdH‹%( H‰EøH‹G(H…Àt&H‹WH‹ÐH…Àt‹@0H‹UødH+%( u Éà D 1Àëæèoìÿff. „ @ ó úUH‰åHƒìdH‹%( H‰EøH‹GH‹UødH+%( uÉÃè-ìÿff. „ fó úUH‰åHƒìdH‹%( H‰EøH‹GH‹UødH+%( uÉÃèíìÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø‹G8H‹UødH+%( uÉÃè®ìÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡€ H‹UødH+%( uÉÃèjìÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‰>H‹EødH+%( uÉÃè,ìÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹F(H…Àt!H‹VH‹ÐH…Àt‰x,H‹EødH+%( uÉÃH=. è¡äÿÿèÌ ìÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹F(H…Àt!H‹VH‹ÐH…Àt‰x0H‹EødH+%( uÉÃH=ö èAäÿÿèl ìÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‰~H‹EødH+%( uÉÃè+ ìÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‰~H‹EødH+%( uÉÃèëÿëÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø‹G|H‹UødH+%( uÉÃè®ÿëÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1À‰~|H‹EødH+%( uÉÃèlÿëÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡ H‹UødH+%( uÉÃè*ÿëÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‰¾ H‹EødH+%( uÉÃèèþëÿ „ ó úUH‰åSHƒìdH‹%( H‰Eè1ÀH…ÿt7H‰û¾ ¿˜ è]ìÿH‰H…Àt41ÀH‹UèdH+%( u H‹]øÉÃf D èÓìÿÇ ¸ ëÓèqþëÿè¼ìÿÇ ¸ ë¼ff. „ @ ó úUH‰åATSHƒìdH‹%( H‰Eè1ÀH…ötMI‰ü¿˜ H‰óèìÿH‰H‰ÂH…ÀtIHp¹ 1ÀH‰÷óH«L‰"H‹UèdH+%( u!HƒÄ[A\]Ãf D è+ìÿÇ ¸ ëÐèÉýëÿèìÿÇ ¸ ë¹ € ó úUH‰åAUATI‰üHƒìH‹(dH‹%( H‰Eè1ÀH…ÿ„ I‹D$HÇL‹(M…ít.HÇ A‹E …ÀuQL‰ïè¹ùëÿI‹|$(I‹D$HÇÇ H…ÿtBèùëÿI‹|$`è“ùëÿL‰çè‹ùëÿH‹EèdH+%( u HƒÄ1ÀA\A]]ÃI‹}ègùëÿë¤ D 1ÿëºè÷üëÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé@ìÿè»üëÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉéPöëÿè{üëÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé øëÿè;üëÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ Ãèúûëÿf. „ ó úUA¹þÿÿÿA¸È H‰åAWL=Ãò AVAUE1íATL¥ÀøÿÿSHìh H‰½pøÿÿH‰µxøÿÿdH‹%( H‰EÈ1ÀH… ÿÿÿÆ… ÿÿÿ Ç…œøÿÿ I‰ÆH‰ÃL‰¥¨øÿÿH‰… øÿÿIcÍE¾,D‰êAƒýú„ Aƒùþ„à E…ÉŽz Aù „ý Aù Žp AU¸ ƒú wbHcÒH5Àñ ¾49ÆuPHÁñ D¾,D‰èE…íŽ ‹µœøÿÿH‹•°øÿÿH‰ÙA¹þÿÿÿƒþI‰T$ƒÖÿIƒÄ‰µœøÿÿéÉ „ H‰ñ ¾…À…¿ ƒ½œøÿÿ…‡ E…É÷ u| D A¼ L;µ øÿÿtL‰÷èÙöëÿH‹EÈdH+%( …O HÄh D‰à[A\A]A^A_]ÃHñ F¾,(D‰èE…í× „ L9ót›H¾CÿHƒëIƒìE¾,AƒýútãAƒÅAƒý wÙMcíH§ð B€<(uÈë¦f D ÷ØLcÐH=lð º ƒèJ¾ )ÊI‰ÍHcÒI‹ÔH‰•¸øÿÿƒøwRH(ð Hc‚HÐ>ÿàf D L‰…€øÿÿL‰â1öD‰ˆøÿÿL‰•øÿÿH‹½pøÿÿè2•ÿÿL‹•øÿÿD‹ˆøÿÿL‹…€øÿÿJí L‰àH‰ÙH)ÐH‹•¸øÿÿL)éL`H‰PHÛï Hð ¾9B¾‰þƒè H˜¾úƒú wHcÒH=Àï @:4„Æ HÍï D¾,D‰èˆAHYKDÿH9 L)óD‰øÿÿLcIø' Ÿ MÀ¸' I9ÀLOÀK|ÀL‰…ˆøÿÿè/ ìÿH…À„v L‰âL‰öH‰ÇIÁäè4òëÿL‹…ˆøÿÿH‹µ¨øÿÿL‰âH‰…ˆøÿÿMPL‰…€øÿÿIƒâøIÂL‰×èòëÿL;µ øÿÿH‹ˆøÿÿL‹…€øÿÿD‹øÿÿI‰Ât9L‰÷H‰€øÿÿL‰…ˆøÿÿH‰…¨øÿÿè„ôëÿH‹€øÿÿL‹…ˆøÿÿD‹øÿÿL‹•¨øÿÿHËJDÿOd"øH9ÃƒÍ L‰•¨øÿÿI‰ÎAƒý…lüÿÿE1äéLýÿÿf D 1ÀE1ÉéŸüÿÿf D HÉî IcÁ¾AT éüÿÿ „ A¹þÿÿÿé|ýÿÿ D H‹µxøÿÿH½°øÿÿL‰…€øÿÿH‰ˆøÿÿD‰øÿÿèáÿÿL‹…€øÿÿH‹ˆøÿÿ‹•øÿÿA‰Áéùûÿÿ @ Hùí D¾,D‰èé5þÿÿ @ I‹ $¸ HÇ…¸øÿÿ H‰ÊHÓàHÁêH „Õ¸øÿÿé˜ýÿÿ D L‰…€øÿÿA‹t$ðL‰âD‰ˆøÿÿL‰•øÿÿéPýÿÿf D I‹$I D$ðH‰…¸øÿÿéVýÿÿ I‹$H‰…¸øÿÿéCýÿÿI‹4$I‹L$ðHÇ…¸øÿÿ H…ötbH9ÎŒ!ýÿÿH•¸øÿÿ¿ fH‰ÈI‰ûIÓãHÁèHƒÁL ÂH9ñ~æéôüÿÿH‹•°øÿÿIƒÄH‰ÙÇ…œøÿÿ I‰$éAýÿÿA¹ é üÿÿH‰Îë¢A¼ é›ûÿÿI‰ÎA¼ é–ûÿÿèöëÿfó úUH‰åAWI‰ÿAVI‰ÎAUA‰õH5Z$p ATA‰ÔSL‰ÃHƒìdH‹%( H‰EÈ1Àè± ìÿH‰ò±y H…À„ H‰ÁL‰ðHºýÎa„wÌ«H‰ ò±y H÷âHÁêHiÒ áõH)ÓH‰â±y Hº½BzåÕ”¿ÖH‰ØH÷âHÁê9èÔw }‰àÔw AƒÄCD-fïÀfïÉò*ÀòA*ÌòXÁòYb© ò Š§ f/ÁƒX òH,ÀH‰\±y º' ¾ H=ƒ èf ìÿºI H‹ 2±y ¾ H=Ž èI ìÿL‹"±y 1À‹ ZÔw H‹= ±y H¼ ¾ èÂóëÿº/ H‹ î°y ¾ H=ê è ìÿº) H‹ Ñ°y ¾ H=ý èè ìÿºm H‹ ´°y ¾ H= èË ìÿºm H‹ —°y ¾ H=c è® ìÿºm H‹ z°y ¾ H=¶ è‘ ìÿºm H‹ ]°y ¾ H= èt ìÿºm H‹ @°y ¾ H=\ èW ìÿºm H‹ #°y ¾ H=¯ è: ìÿºm H‹ °y ¾ H= è ìÿºm H‹ é¯y ¾ H=U è ìÿºm H‹ ̯y ¾ H=¨ èã ìÿºm H‹ ¯¯y ¾ H=û èÆ ìÿºm H‹ ’¯y ¾ H=N è© ìÿºm H‹ u¯y ¾ H=¡ èŒ ìÿºm H‹ X¯y ¾ H=ô èo ìÿºm H‹ ;¯y ¾ H=G èR ìÿºR H‹ ¯y ¾ H=š è5 ìÿºR H‹ ¯y ¾ H=Õ è ìÿºR H‹ ä®y ¾ H= èû ìÿºR H‹ Ç®y ¾ H=K èÞ ìÿºR H‹ ª®y ¾ H=† èÁ ìÿºR H‹ ®y ¾ H=Á è¤ ìÿºR H‹ p®y ¾ H=ü è‡ ìÿºV H‹ S®y ¾ H=7 èj ìÿH‹EÈdH+%( uIH‹ ,®y HƒÄº ¾ [H=êô A\A]A^A_]é0 ìÿò\ÁòH,ÀH‰ ®y Hº=÷y ?é–üÿÿè½ñëÿH‹EÈdH+%( uìH‹=7py HƒÄL‰ù1À[Hwô A\¾ A]A^A_]ésðëÿ ó úUE‰ÂE‰ÈH‰åAWA‰ÿAVAUI‰ÍATI‰ÔSH‰óHƒìHò q¥ D‹MdH‹%( H‰EÈ1Àf/Øw$ò ˆ£ f/Øwò Ú¤ f/Øwò Ô¤ H‹ 5y H…É„´ L‹5My H‹>y fïíò*-ZÐw L)ðˆi fïäòH*ຠ¾ òe¨H=Ûó òm°ò]¸D‰MœD‰E D‰U¤è÷ìÿD‹MœD‹E 1À‹M¤H‹=»¬y ¾ H÷ èrïëÿfïÒM)ôò]¸òA*×òm°òe¨òY ‡¤ H‹¨¬y òYh¤ ˆŠ fïÉòI*ÌòYÍH‰Úò^ÌL)òˆM fïÀòH*ÂòYÅò^Äò\ÈfïÀò*|Ïw H)È fïäòH*ãH‹;¬y òYÄH)ˆ¾ fïäòH*âò^ÄL‰éH‹=÷«y Hh ¾ ¸ è©îëÿH‹EÈdH+%( … H‹ Ç«y HƒÄHº ¾ [H=§ò A\A]A^A_]éËìÿ H‰ÂƒàfïäHÑêH ÂòH*âòXäé‚þÿÿf. „ H‹EÈdH+%( …œ HƒÄH[A\A]A^A_]Ãf D H‰ÐƒâfïäHÑèH ÐòH*àòXäé-ÿÿÿf. „ H‰ÚƒãfïäHÑêH ÚòH*âòXäéèþÿÿfH‰ÑƒâfïÀHÑéH ÑòH*ÁòXÀéžþÿÿfL‰âAƒäfïÉHÑêL âòH*ÊòXÉé`þÿÿèœîëÿff. „ ó úUE‰ÂE‰ÈH‰åAWA‰ÿAVI‰ÖAUATI‰ÌSH‰óHƒìHò ¢ D‹MdH‹%( H‰EÈ1Àf/Øw$ò ˜ f/Øwò ê¡ f/Øwò ä¡ H‹ Eªy H…É„Ä L‹-]ªy H‹Nªy fïíò*-jÍw L)èˆy fïäòH*ຠ¾ òe¨H=ëð òm°ò]¸D‰MœD‰E D‰U¤èìÿD‹MœD‹E 1À‹M¤H‹=Ë©y ¾ H è‚ìëÿò]¸fïÒM)îòA*×òm°òe¨òY —¡ H‹¸©y òYx¡ òXˆ¡ ò\ÓˆŽ fïÉòI*ÎòYÍH‰Úò^ÌL)êˆQ fïÀòH*ÂòYÅò^Äò\ÈfïÀò*€Ìw H)È fïäòH*ãH‹?©y òYÄH)ˆ fïäòH*âò^ÄL‰áH‹=û¨y Hl ¾ ¸ èëëÿH‹EÈdH+%( … H‹ ˨y HƒÄHº ¾ [H=«ï A\A]A^A_]éÏìÿ € H‰ÂƒàfïäHÑêH ÂòH*âòXäérþÿÿf. „ H‹EÈdH+%( …œ HƒÄH[A\A]A^A_]Ãf D H‰ÐƒâfïäHÑèH ÐòH*àòXäé)ÿÿÿf. „ H‰ÚƒãfïäHÑêH ÚòH*âòXäéäþÿÿfH‰ÑƒâfïÀHÑéH ÑòH*ÁòXÀéšþÿÿfL‰òAƒæfïÉHÑêL òòH*ÊòXÉé\þÿÿèœëëÿff. „ ó úUE‰ÂE‰ÈH‰åAWA‰ÿAVI‰ÖAUATI‰ÌSH‰óHƒìHò Ÿ D‹MdH‹%( H‰EÈ1Àf/Øw$ò ˜ f/Øwò êž f/Øwò äž H‹ E§y H…É„Ä L‹-]§y H‹N§y fïíò*-jÊw L)èˆy fïäòH*ຠ¾ òe¨H=ëí òm°ò]¸D‰MœD‰E D‰U¤èìÿD‹MœD‹E 1À‹M¤H‹=˦y ¾ H è‚éëÿfïÀò]¸M)îòA*Çòm°òe¨òY‡ž ò —ž H‹°¦y òYÙòXÁf(Ðò\ÓˆŠ fïÉòI*ÎòYÍH‰Úò^ÌL)êˆM fïÀòH*ÂòYÅò^Äò\ÈfïÀò*|Éw H)È fïäòH*ãH‹;¦y òYÄH)ˆ¾ fïäòH*âò^ÄL‰áH‹=÷¥y Hh ¾ ¸ è©èëÿH‹EÈdH+%( … H‹ Ç¥y HƒÄHº ¾ [H=§ì A\A]A^A_]éËìÿ H‰ÂƒàfïäHÑêH ÂòH*âòXäérþÿÿf. „ H‹EÈdH+%( …œ HƒÄH[A\A]A^A_]Ãf D H‰ÐƒâfïäHÑèH ÐòH*àòXäé-ÿÿÿf. „ H‰ÚƒãfïäHÑêH ÚòH*âòXäéèþÿÿfH‰ÑƒâfïÀHÑéH ÑòH*ÁòXÀéžþÿÿfL‰òAƒæfïÉHÑêL òòH*ÊòXÉé`þÿÿèœèëÿff. „ ó úUA‰øH‰ÐH‰åHƒìH‹=Ÿ¤y dH‹%( H‰Uø1ÒH…ÿ„÷ H‹¨¤y L‹ ™¤y fïäò*%µÇw I)шŒ fïÛòI*ÙH)Öˆ fïÀòH*ÆòYÄò^ÃH‹uødH+4%( …Ô fïÒòA*ÐòY œ H)Јœ fïÉòH*ÈòY̾ ¸ Hn ò^Ëò ò› Éò\Èé¨æëÿ „ M‰ÊAƒáfïÛIÑêM ÊòI*ÚòXÛH)Ö‰cÿÿÿI‰ñƒæfïÀIÑéI ñòI*ÁòXÀéNÿÿÿ € H‹EødH+%( u'Éà € H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéOÿÿÿè-çëÿff. „ fó úUH‰åAWAVAUATSH‰ËHƒìH‹ )£y dH‹%( H‰EÈ1ÀH…É„¹ I‰ÔA‰ýA‰÷º H=íé ¾ M‰ÆèÿëÿH‰ØÆ¢y H=†¢y L)àH=ç vAH=?B † H…ÀˆŽ fïÀòH*ÀºP ¾ H ¨é ¸ ò^™ è ìÿH‹=‹¢y 1ÀL*¢y D‰ùH8 ¾ è6åëÿM…öt H‹=b¢y L‰ñ¾ 1ÀH]é èåëÿH‹=E¢y H…ÿ„¡ H‹]¢y H‹N¢y fïäò*%jÅw H)ˆQ fïÛòH*ÚI)Ĉ fïÀòI*ÄòYÄfïÒòA*ÕòYÙ™ ò^ÃH)ÃˆÔ fïÉòH*ËòY̾ ¸ H çè H/ ò^Ëò ³™ ò\ÈèjäëÿH‹=›¡y H‹EÈdH+%( … HƒÄH‰ùº ¾ [H=eè A\A]A^A_]é‰ýëÿf „ H‹EÈdH+%( …Î HƒÄ[A\A]A^A_]Ãf D H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀé]þÿÿf. „ H‰ØƒãfïÉHÑèH ØòH*ÈòXÉéÿÿÿfL‰âAƒäfïÀHÑêL âòH*ÂòXÀéËþÿÿH‰ÑƒâfïÛHÑéH ÑòH*ÙòXÛéšþÿÿffïÀºP ¾ òH*ÀH Šç ¸ ò^©– èôÿëÿéåýÿÿèJäëÿf. „ ó úUH‰åAWAVAUATSH‰ËHƒì(‰}¸H‹ F y dH‹%( H‰EÈ1ÀH…É„. H‹·šy M‰ÆI‰ØA‰õI‰ÔI)ÐL=Vž H…À…P H=òæ º ¾ L‰E°èüëÿL‹E°Æ‹Ÿy H=„Ÿy Iøç vBIø?B †Ž M…Àˆå fïÀòI*ÀºP ¾ H §æ ¸ ò^– è ÿëÿH‹=ŠŸy 1ÀL)Ÿy D‰éHW ¾ è5âëÿM…öt H‹=aŸy L‰ñ¾ 1ÀHP èâëÿH‹lŸy H‹]Ÿy fïÒfïäò*U¸òY— ò*%hÂw H)ˆw fïÛòH*ÚL‰âH)ˆ‡ fïÀòH*ÂH‰ÚòYÄò^ÃH)ˆ— fïÉòH*ÊòYÌL‰ù¾ H‹Ñ– H‹=žy H3 òU¸ò^ËfHnظ ò\ÈègáëÿH‹Àžy fïäH‹žy ò*%ÍÁw òU¸H)Âˆß fïÉòH*ÊI)Ĉ fïÀòI*ÄòYÄò^ÁH)Èk fïÛòH*ÛòYÜò^Ùò\ØAƒý ~òY X” f/ • ‡ò ò "– f(ãf/Ù‚ð f/ ”” ‡~ H‹EÈdH+%( …* H‹ Üy HƒÄ(º ¾ [H=¼ä A\A]A^A_]éàùëÿL9ÀHßä LBøéýÿÿ D H‰ÑƒâfïÛHÑéH ÑL‰âòH*ÙòXÛH)‰yþÿÿH‰ÑƒâfïÀHÑéH ÑH‰ÚòH*ÁòXÀòYÄò^ÃH)‰iþÿÿH‰ÐƒâfïÉHÑèH ÐòH*ÈòXÉéTþÿÿ „ H‹‘” ò )• fHnàò-<“ ¸d f(Ù f/ãƒòþÿÿòY݃èuíf(Üéàþÿÿ @ H‰ØƒãfïÛHÑèH ØòH*ØòXÛé€þÿÿf. „ L‰âAƒäfïÀHÑêL âòH*ÂòXÀé=þÿÿH‰ÑƒâfïÉHÑéH ÑòH*ÉòXÉé þÿÿfH‹=qœy AMò m” H†þ ¾ ¸ òXÊò\ X’ f(ÓèßëÿéDþÿÿffïÀºP ¾ ¸ òI*ÀH ã ò^9’ è„ûëÿévüÿÿ € H‹EÈdH+%( u8HƒÄ([A\A]A^A_]Ãf. „ L‰ÀAƒàfïÀHÑèL ÀòH*ÀòXÀéüÿÿèŒßëÿff. „ ó úUA‰ùH‰åAWAVAUATSHƒì8‰u¸H‹=†›y dH‹%( H‰EÈ1ÀH…ÿ„– I‰ÎH‰ÓI‰ÌM‰ÅI)ÖIþ€–˜ ‡Š H†â Æìšy L=åšy H‰E¨Iþç ‡$ H‹M›y H‹>›y fïÛò* Z¾w H)ˆ1 fïÉòH*ÊH‰ÚH)ˆü fïÀòH*ÂòYÃL‰âò^ÁH)ˆ¿ fïÒòH*ÒòYÓò^Ñò\Ðf/‘ ‡T ò ¼’ f(Êf/Ó‚R fïɾ ¸ òU°òA*ÉòY n’ H×ü è:ÝëÿIþç òU°Æšy vOIþ?B †( M…öˆ fïÀòI*ÆòU°H 6á ò^¢ ºP ¾ L‰ÿ¸ è‹ùëÿòU°‹M¸1À¾ òU°H‹=ø™y L™™y Hrü èÜëÿM…íòU°t'L‰é¾ 1ÀòU¸H‹=Å™y H á èÜëÿòU¸H‹Õ™y H‹Æ™y fïäò*%â¼w H)ˆ fïÛòH*ÚI)Ĉç fïÀòI*ÄòYÄò^ÃH)È fïÉòH*ËòYÌH‹M¨H‹=M™y Hîû ¾ ¸ òU¸ò^Ëò\Áò /‘ èêÛëÿòU¸f/ ‡· H‹EÈdH+%( … H‹ õ˜y HƒÄ8º ¾ [H=Õß A\A]A^A_]éùôëÿf „ Hà Æb˜y L=[˜y H‰E¨M…öˆ fïÀòI*ÆD‰M°H –ß ò^ L‰ÿºP ¾ ¸ èë÷ëÿH‹=l˜y D‹M°é7ýÿÿ H‹a ò a fHnÈf(Óò pŽ ¸d f/ʃýÿÿòYÓƒèuíf(Ñé~ýÿÿ @ H‰ÐƒâfïÒHÑèH ÐòH*ÐòXÒé,ýÿÿfH‰ÑƒâfïÀHÑéH ÑòH*ÁòXÀéïüÿÿfH‰ÑƒâfïÉHÑéH ÑòH*ÉòXÉéºüÿÿfH‰ØƒãfïÉHÑèH ØòH*ÈòXÉé>þÿÿfL‰âAƒäfïÀHÑêL âòH*ÂòXÀéþÿÿH‰ÑƒâfïÛHÑéH ÑòH*ÙòXÛéÒýÿÿfH‹=Q—y L‰ùf(ÂH+ú ¾ ¸ èüÙëÿé þÿÿ € fïÀH Þ òI*Æò^8 éáüÿÿ Iþ?B ‡LþÿÿfïÀD‰M°H èÝ òI*Æò^ éPþÿÿfH‹EÈdH+%( uZHƒÄ8[A\A]A^A_]ÃfL‰ðM‰ðfïÀHÑèAƒàL ÀòH*ÀòXÀéXüÿÿf D L‰ðL‰òfïÀHÑèƒâH ÐòH*ÀòXÀéÒýÿÿèBÚëÿfó úUH‰åAWAVAUATSHìx H‹ I–y dH‹%( H‰EÈ1ÀH…É„ H‰5:–y Lcï¾ H= Ý H‰,–y º è2òëÿH‹û•y H…À„ IcÕfïÒò%Û ‹ò¥hþÿÿD ò*ÐòYÔfïÉH‹é•y ò* ¹w H+â•y ˆ< fïÛòH*ØfïÀ¾ ¸ H‹=–•y òYÁH³ø L¥pþÿÿòYËò^Ãò^Ëò ˆ ò\Èè/ØëÿE‰èºP L‰çH ½Ü ¾ 1ÀèÁôëÿH‹:•y H…À„! IcÕfïÉ‹D ò*ÈòYhþÿÿfïÀfïíòX H‹(•y ò*H¸w òYÅH+ •y ˆW fïÒòH*Ðò^ÂL‰áH‹=Ø”y HAø ¾ ¸ L=˜ òXÈŒ è{×ëÿL‰þH=ª¿ ÆJ“y èUïëÿI‰ÄH…À„“ HÀþÿÿL5’¿ ë f „ L‰öH‰ßè5ÝëÿH…À…¬ L‰â¾ÿ H‰ßèláëÿH…Àu×L5ð’y L‰çè¸ÛëÿL‰þH=Î÷ èéîëÿI‰ÄH…ÀtLHÀþÿÿë& „ 1öº H‰ßè±æëÿ‰ÀH;”y ‡2 L‰â¾ÿ H‰ßèáëÿH…ÀuÍL‰çèUÛëÿH‹Î“y H…À„• B‹¨fïÉD ò*ÈòYhþÿÿfïÀfïÿòXhþÿÿH‹¾“y ò*Þ¶w òX –‹ ò\ ¦‹ òYÇH+£“y ˆ fïÒòH*Ðò^ÂL‰ñH‹=^“y H7÷ ¾ ¸ òXU‹ èÖëÿº H‹ 4“y ¾ H= Ú èKïëÿH‹EÈdH+%( … HÄx [A\A]A^A_]Ãf D CD-fïÒò=׊ ò*Ðò½hþÿÿòY×éþüÿÿf. „ H‰Ñ’y éÂþÿÿ @ L5Y‘y HµÍþÿÿºÿ L‰÷è%ûÿéPþÿÿH‰ÂƒàfïÒHÑêH ÂòH*ÒòXÒé”ýÿÿfH‰ÂƒàfïÛHÑêH ÂòH*ÚòXÛé¯üÿÿfH‰ÂƒàfïÒHÑêH ÂòH*ÒòXÒéÎþÿÿfCD-fïÉò*ÈòYhþÿÿéiþÿÿf D CD-fïÉò*ÈòYhþÿÿéßüÿÿL5Ÿy é²ýÿÿèÅÕëÿ D ó úUH‰åAWAVAUM‰ÅATSHƒì8‰M¼L‹Æ‘y dH‹%( H‰EÈ1ÀM…À„ H‹7Œy H‰ÑLc×H‰óI‰ÔM‰ÎH)ñH…À„´ L=¶Ø H9ȇ¤ H‹m‘y H…À„é B‹fïÉD ò*ÈòY D‰ H‹u‘y fïÀH‰Øò*†´w H)ÐˆÍ fïÒòH*ÐH‹E‘y òYÂH)ÐˆÝ fïÒòH*Ðò^ÂL‰Ç¾ H‰M°HXó ¸ è¶ÓëÿH‹M°Æ‹y H=„y Hùç vBHù?B †æ H…Ɉ5 fïÀòH*ÁºP ¾ H §× ¸ ò^‡ è ðëÿ‹M¼H‹=‡y 1ÀM‰èL #y Hœô ¾ è2ÓëÿM…öt H‹=^y L‰ñ¾ 1ÀHMò èÓëÿH‹iy H‹Zy fïÛò* v³w H)ˆý fïÒòH*ÒL‰âH)ÂˆÈ fïÀòH*ÂòYÃH‰Úò^ÂH)ˆ‹ fïÉòH*ÊòYËL‰ù¾ ¸ H‹=Òy Hsò ò^Êò\Áò Ó‡ è~ÒëÿH‹×y H‹Èy fïÛò* ä²w H)ˆ fïÒòH*ÒI)Ĉ٠fïÀòI*ÄòYÃò^ÂH)È— fïÉòH*ËòYËò^Êò\Áf/r‡ ‡, òL‡ f(Èf/‚* f/¾… ‡ H‹EÈdH+%( …£ H‹ y HƒÄ8º ¾ [H=æÕ A\A]A^A_]é ëëÿf. „ H‹5Y‰y L= H…ö„EýÿÿL‰ïD‰U¸H‰M¨L‰E°èU×ëÿLcU¸H‹M¨H…ÀHÌÕ L‹E°LEøH‹„Žy H…À…ýÿÿCDfïÉò*ÈòY ^† éýÿÿH‰ÆƒàfïÒHÑîH ÆH‹qŽy òH*ÖòXÒòYÂH)Љ#ýÿÿH‰ÂƒàfïÒHÑêH ÂòH*ÒòXÒéýÿÿ D H‹9† ò† fHnÈf(Âò(„ ¸d f/ȃ¸þÿÿòYƒèuíf(Áé¦þÿÿ @ H‰ØƒãfïÉHÑèH ØòH*ÈòXÉéTþÿÿf. „ L‰âAƒäfïÀHÑêL âòH*ÂòXÀéþÿÿH‰ÑƒâfïÒHÑéH ÑòH*ÑòXÒéàýÿÿfH‰ÐƒâfïÉHÑèH ÐòH*ÈòXÉé`ýÿÿfH‰ÑƒâfïÀHÑéH ÑòH*ÁòXÀé#ýÿÿfH‰ÑƒâfïÒHÑéH ÑòH*ÑòXÒéîüÿÿfH‹=y L‰é¾ HBñ ¸ è°ÏëÿéÃýÿÿ fïÀºP ¾ ¸ òH*ÁH ½Ó ò^á‚ è,ìëÿé üÿÿ € H‹EÈdH+%( u/HƒÄ8[A\A]A^A_]ÃfH‰ÈƒáfïÀHÑèH ÈòH*ÀòXÀé¶ûÿÿè=Ðëÿff. „ fó úUH‰åAWAVAUATA‰ÌSHì¨ H‹ 6Œy dH‹%( H‰EÈ1ÀH…É„ß HcßI‰öH=Ó I‰Õ¾ º L½@ÿÿÿè èëÿ¸ º€ L‰ÿA9ÄH PÓ ¾ DOà1ÀE‰àèFëëÿH‹¿‹y H…À„¦ HcÓfïÒò%Ÿƒ ‹D ò*ÐòYÔH‹Á‹y H‹²‹y fïíò*-ήw H)Јe fïÛòH*ØL‰ðH)Ј0 fïÀòH*ÀòYÅL‰èò^ÃH)Јó fïÉòH*ÈòYÍL‰ù¾ ¸ H‹=*‹y H³ï ò¥8ÿÿÿò^Ëò 'ƒ ò\ÈèÎÍëÿH‹'‹y H‹‹y fïÉò* 4®w ò¥8ÿÿÿH)ˆc fïÀòH*ÂI)ƈ1 fïíòI*îòYéò^èI)ň÷ fïÒòI*ÕòYÑò Ê€ ò^Ðò\ÕòYÓf/®‚ ‡ˆ ò ˆ‚ f(Âf/Ñ‚† f/ú€ ‡d H‹ UŠy º ¾ H=:Ñ ègæëÿH‹EÈdH+%( …š HĨ [A\A]A^A_]ÃfDfïÒò%ø ò*ÐòYÔé[þÿÿ H‹‚ ò ù fHnÀ¸d f(Ñ f/ƒdÿÿÿòYÓƒèuíf(ÐéRÿÿÿ @ L‰èAƒåfïÒHÑèL èòH*ÐòXÒéóþÿÿL‰òAƒæfïíHÑêL òòH*êòXíé¹þÿÿH‰ÑƒâfïÀHÑéH ÑòH*ÁòXÀéˆþÿÿfH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéøýÿÿfH‰ÁƒàfïÀHÑéH ÁòH*ÁòXÀé»ýÿÿfH‰ÁƒàfïÛHÑéH ÁòH*ÙòXÛé†ýÿÿfH‹éˆy H…ÀtD‹˜fïÀD ò*Àf(ÈòYÌòXÊD‰áf(ž H‹=¾ˆy Hí ¸ èuËëÿéLþÿÿDfïÀò*Àf(ÈòYÌë½èeÌëÿ D ó úUH‰åAVAUATI‰ÌSHƒì H‹ kˆy dH‹%( H‰EØ1ÀH…É„K Lc÷H‰óI‰Õ¾ º H=*Ï è\äëÿH‹=ˆy fïÀH…Àt0M…äˆã fïÀòI*ÄH…Àˆ± fïÉòH*Èò^ÁòY € H‹å‡y H…À„¼ B‹°fïÒò Ä D ò*ÐòYÑòXÐ} H‹á‡y fïäH‹Î‡y ò*%îªw òXÑòX¢ ò\ÐH)ˆõ fïÛòH*ÚI)ň“ fïÉH‰ÚòI*ÍòYÌò^ËH)ˆ¤ fïÀòH*ÂòYľ H‹=E‡y HNì L-ßy ¸ òUÈò^Ãf(ÚèèÉëÿ1À¹€ L‰ïóH«M‰àH |Î L‰ïº ¾ èoæëÿIüè òUȇ L;%ö†y „C ò H‹ñ†y fïÀò*ªw òXÊH)ÓˆX fïÒòH*ÓH‹À†y òYÂH)Ј fïÒòH*Ðò^ÂL‰éH‹=|†y HÅë ¾ ¸ è.ÉëÿH‹EØdH+%( …< H‹ L†y HƒÄ º ¾ [H=,Í A\A]A^]éRâëÿfCD6fïÒò ~ ò*ÐòYÑéBþÿÿfH‹EØdH+%( …Þ HƒÄ [A\A]A^]ÃL‰êAƒåfïÉHÑêL êòH*ÊH‰ÚòXÉòYÌò^ËH)‰\þÿÿH‰ÐƒâfïÀHÑèH ÐòH*ÀòXÀéGþÿÿ @ H‰ÑƒâfïÛHÑéH ÑòH*ÙòXÛéöýÿÿfH‰ÂƒàfïÒHÑêH ÂòH*ÒòXÒéÐþÿÿfH‰ØƒãfïÒHÑèH ØòH*ÐòXÒé“þÿÿfI”$ô ¾ L‰ïH¹Ï÷Sã¥›Ä HÁêH‰ÐH÷á1ÀH „Ì HÁêI‰Ðº èräëÿIü`ã òUȆþÿÿM…äxkfïÀòI*ÄH WÌ º ¾ L‰ï¸ òXé| òUÈò^${ è äëÿL;%¸„y òUÈ…½ýÿÿÇ3y Turb¸o f‰+y é¢ýÿÿfL‰àL‰âfïÀHÑèƒâH ÐòH*ÀòXÀë€fH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉé:üÿÿfL‰âL‰áfïÀHÑêƒáH ÊòH*ÂòXÀéüÿÿèêÇëÿf. „ ó úUH‰åAWA‰ÏAVAUATSHƒì8L‰M¸H‹ åƒy dH‹%( H‰EÈ1ÀH…É„ I‰ÖH‰ûº A‰ôH=©Ê ¾ M‰ÅèÓßëÿH r M…íH‹=šƒy I‰ÈHé ¾ MEÅM…öIEÎ1ÀèAÆëÿL‹M¸M…Ét H‹=iƒy L‰É¾ 1ÀHçÊ èÆëÿH‹=Lƒy E9ü« fïäò-'{ ò57{ òA*äE…ä…y E…ÿ…0 òYåf(ÜòXÞE…ä„’ H‹$ƒy fïÀò*8¦w H)Óˆß fïÉòH*ËH‹÷‚y òYÁH)ÐˆÒ fïÉòH*Èò^ÁH‹=¶‚y f(ËH‹é ¾ ¸ èdÅëÿë)fò-€z E…ÿ…O fïÛòA*ÜòYÝE…ä…) H‹EÈdH+%( …„ H‹ W‚y HƒÄ8º ¾ [H=7É A\A]A^A_]é[Þëÿ H‹EÈdH+%( …C HƒÄ8[A\A]A^A_]Ãf D H‰ØƒãfïÉHÑèH ØòH*ÈòXÉé ÿÿÿffïÛH‹‚y fïÒH‰ØòA*ßò*¥w òYÝH)Ј$ fïÀòH*ÀH‹Ìy òYÐH)Ј' fïÀòH*Àò^Ðf(˾ ¸ ò\ ¼y H ç òe¨òm°òu¸òM f(Âè ÄëÿM…öòu¸òm°òe¨„(þÿÿH‹ay H‰ØfïÀòM ò*m¤w H)ЈD fïÒòH*ÐH‹,y òYÂH)ÐˆÇ fïÒòH*Ðò^ÂL‰ñH‹=è€y Hñæ ¾ ¸ òe¨òm°òu¸è‹Ãëÿòu¸òm°òe¨é—ýÿÿ € f(Ìò5¤x fïÒH‰ØòYÍH‹²€y ò*Ê£w òXÎH)Ј½ fïÀòH*ÀH‹…€y òYÐH)Ј fïÀòH*Àò^о ¸ ò yx HÚå òe¨òXÙòm°òu¸òM f(ÂèÙÂëÿM…íòu¸H‹=€y òm°òe¨„ÑüÿÿH‹€y fïÀH‰ØòM ò* £w òX x H)ЈN fïÒòH*ÐH‹Öy òYÂH)ЈQ fïÒòH*Ðò^ÂL‰éH‹=’y H›å ¾ ¸ òe¨òm°òu¸è5Âëÿòe¨òm°H‹=\y òu¸é1üÿÿf. „ H‹iy fïÒH‰Øò*z¢w H)Ј1 fïÀòH*ÀH‹9y òYÐH)Јô fïÀòH*Àò^Ðf(˾ ¸ ò\ )w HŠä ò]¸f(ÂèœÁëÿM…íò]¸„ºûÿÿH‹ç~y fïÀH‰Øf(Ëò*ô¡w ò\ üv H)Ј fïÒòH*ÐH‹«~y òYÂH)Ј† fïÒòH*Ðò^ÂL‰éH‹=g~y HØä ¾ ¸ ò]¸èÁëÿò]¸é?ûÿÿf. „ fïÉò- v fïÒH‰ØòA*ÏH‹A~y ò*Y¡w òYÍòX v H)Ј$ fïÀòH*ÀH‹ ~y òYÐH)Ј§ fïÀòH*Àò^о ¸ ò v Haã òm¸òXÙòM°f(ÂèjÀëÿM…öòm¸H‹=“}y „ûÿÿH‹®}y fïÀH‰ØòM°ò*º w òX ºu H)Ј© fïÒòH*ÐH‹q}y òYÂH)Ј, fïÒòH*Ðò^ÂL‰ñH‹=-}y Hžã ¾ ¸ òm¸èÚ¿ëÿH‹= }y òm¸ézúÿÿf „ H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéúÿÿfH‰ÁƒàfïÒHÑéH ÁòH*ÑòXÒé§ûÿÿfH‰ÁƒàfïÒHÑéH ÁòH*ÑòXÒéBÿÿÿfH‰ÁƒàfïÒHÑéH ÁòH*ÑòXÒéèýÿÿfH‰ÁƒàfïÒHÑéH ÁòH*ÑòXÒéüÿÿfH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéëûÿÿfH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéDþÿÿfH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀé÷üÿÿfH‰ÁƒàfïÀHÑéH ÁòH*ÁòXÀéºüÿÿfH‰ÁƒàfïÀHÑéH ÁòH*ÁòXÀéÇýÿÿfH‰ÁƒàfïÀHÑéH ÁòH*ÁòXÀé.ûÿÿfH‰ÁƒàfïÀHÑéH ÁòH*ÁòXÀéÇùÿÿfH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéÄùÿÿfH‰ÂƒàfïÒHÑêH ÂòH*ÒòXÒéšûÿÿfH‰ÂƒàfïÒHÑêH ÂòH*ÒòXÒé$úÿÿfH‰ÂƒàfïÒHÑêH ÂòH*ÒòXÒé¿ýÿÿfH‰ÂƒàfïÒHÑêH ÂòH*ÒòXÒéeüÿÿè¾ëÿff. „ fó úUH‰åAVI‰ÎAUATSHƒì H‹ «zy dH‹%( H‰EØ1ÀH…É„ H‰ûA‰õA‰Ô¾ º H=jÁ èœÖëÿM…öt H‹=hzy L‰ñ¾ 1ÀHæÁ è½ëÿfïäfïÉfïÒH‰ØòA*åò&r H‹Wzy òA*ÌH‹=#zy ò*cw òYàòYÈH)Ј fïÀòH*ÀH‹zy òYÐH)Ј" fïÀòH*Àò^ÐE9å2 òX%×q f(ÙòeÈf(Ìf(¾ ¸ HUß èp¼ëÿH‹Éyy fïÀòeÈò*Øœw H)Óˆ? fïÉòH*ËH‹—yy òYÁH)Ј fïÉòH*ÈH‹=Zyy ¾ ¸ H)à ò^Áf(Ìè¼ëÿH‹EØdH+%( …ÿ H‹ "yy HƒÄ º ¾ [H=À A\A]A^]é(Õëÿ „ H‰ÁƒàfïÀHÑéH ÁH‹yy òH*ÁòXÀòYÐH)ЉÞþÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀò^ÐE9åŒÎþÿÿòX ¥p f(ÜòeÈéÍþÿÿ € H‹EØdH+%( uOHƒÄ [A\A]A^]à @ H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉééþÿÿfH‰ØƒãfïÉHÑèH ØòH*ÈòXÉé¬þÿÿèý»ëÿff. „ fó úUH‰åAUATSHƒì(H‹ xy dH‹%( H‰EØ1ÀH…É„Ø I‰ÔH‰ûº A‰õH=ľ ¾ èñÓëÿº% H‹ ½wy ¾ H=ÙÞ èÔÓëÿM…ät H‹= wy L‰á¾ 1ÀH ¿ èRºëÿH‹«wy fïÉfïÀH‰ØòA*ÍòY [o ò*«šw H)Јú fïÒòH*ÐH‹jwy òYÂH)Ј fïÒòH*Ðò^¾ ¸ H‹= wy L%hÞ òMÈL‰âèÓ¹ëÿH‹,wy fïÀòMÈò*;šw òX ón H)Óˆ fïÒòH*ÓH‹òvy òYÂH)ÐˆÕ fïÒòH*Ðò^ÂH‹=±vy L‰â¾ ¸ èg¹ëÿH‹EØdH+%( …â H‹ …vy HƒÄ(º ¾ [H=e½ A\A]]éÒëÿ D H‰ÁƒàfïÒHÑéH ÁH‹ivy òH*ÑòXÒòYÂH)ЉöþÿÿH‰ÂƒàfïÒHÑêH ÂòH*ÒòXÒéáþÿÿ D H‹EØdH+%( uWHƒÄ([A\A]]Ãf D H‰ÂƒàfïÒHÑêH ÂòH*ÒòXÒéÿÿÿf. „ H‰ØƒãfïÒHÑèH ØòH*ÐòXÒéÑþÿÿè}¹ëÿff. „ fó úUH‰åHƒìL‹…uy dH‹%( H‰Eø1ÀM…À„Õ H‰ÑH‹‹uy H‹EødH+%( …É fïÉfïÀò*ÏòY ,m ò*|˜w òX ,m H)ÖxGfïÒH‹<uy òH*ÖòYÂH)ÐxWfïÒòH*ÐÉHmØ ¾ L‰Ç¸ ò^Â鯷ëÿ € H‰ðƒæfïÒHÑèH ðòH*ÐH‹äty òXÒòYÂH)Ðy©H‰ÂƒàfïÒHÑêH ÂòH*ÒòXÒë— @ H‹EødH+%( uÉÃèZ¸ëÿf. „ ó úUH‰åAUATHƒìH‹ aty dH‹%( H‰Eè1ÀH…É„¡ º ¾ H=)» è[ÐëÿL-ÌÛ 1Éò "l H‹=ty L%À L‰ê¾ f(Á¸ L%ÜÛ è¿¶ëÿH‹ðk L‰âòõk ò=l H‹=Ösy ¾ H j» fHnȸ 胶ëÿH‹´k ¹d H‹=¨sy LZÿ L‰ê¾ fHnÈfHnÀ¸ èM¶ëÿH‹Žk L‰âòÛk H‹=lsy H » ¾ fHnÐH‹Tk fHnȸ è ¶ëÿH‹>k ¹È H‹=2sy L‰Â L‰ê¾ fHnÈfHnÀ¸ è×µëÿH‹k L‰âòmk H‹=öry H œº ¾ fHnÐH‹Þj fHnȸ è—µëÿH‹Èj ¹, H‹=¼ry Lü¾ L‰ê¾ fHnÈfHnÀ¸ èaµëÿH‹¢j L‰âòÿj H‹=€ry H +º ¾ fHnÐH‹hj fHnȸ è!µëÿH‹Rj ¹ L‰êH‹=Cry ¾ L ¹ fHnÈfHnÀ¸ èë´ëÿH‹,j L‰âò‘j H‹= ry H å ¾ fHnÐH‹òi fHnȸ è«´ëÿH‹EèdH+%( uEH‹ Íqy HƒÄº ¾ A\H=¬¸ A]]éÖÍëÿf D H‹EèdH+%( u HƒÄA\A]]Ãèbµëÿfó úUH‰åAUATHƒìH‹ qqy dH‹%( H‰Eè1ÀH…É„‘ º ¾ H=9¸ èkÍëÿL-ÜØ 1Éò 2i H‹=+qy Lio L‰ê¾ f(Á¸ L%ìØ èϳëÿH‹ i L‰âòi òMi H‹=æpy ¾ H ‘¸ fHnȸ 蓳ëÿH‹Äh ¹d H‹=¸py Ló L‰ê¾ fHnÈfHnÀ¸ è]³ëÿH‹žh L‰âòëh H‹=|py H ;¸ ¾ fHnÐH‹dh fHnȸ è ³ëÿH‹Nh ¹È H‹=Bpy L˜ò L‰ê¾ fHnÈfHnÀ¸ èç²ëÿH‹(h L‰âò}h H‹=py H ¾· ¾ fHnÐH‹îg fHnȸ 觲ëÿH‹Øg ¹^ H‹=Ìoy L.ò L‰ê¾ fHnÈfHnÀ¸ èq²ëÿH‹²g L‰âò h H‹=oy H T· ¾ fHnÐH‹xg fHnȸ è1²ëÿH‹bg ¹& H‹=Voy L'· L‰ê¾ fHnÈfHnÀ¸ èû±ëÿH‹<g L‰âò±g H‹=oy H ô¶ ¾ fHnÐH‹g fHnȸ è»±ëÿH‹ìf ¹Š H‹=àny L¶ L‰ê¾ fHnÈfHnÀ¸ è…±ëÿH‹Æf L‰âòCg H‹=¤ny H ‡¶ ¾ fHnÐH‹Œf fHnȸ èE±ëÿH‹vf ¹ L‰êH‹=gny ¾ L„µ fHnÈfHnÀ¸ è±ëÿH‹Pf L‰âòÕf H‹=.ny H !¶ ¾ fHnÐH‹f fHnȸ èÏ°ëÿH‹EèdH+%( uIH‹ ñmy HƒÄº ¾ A\H=д A]]éúÉëÿf. „ H‹EèdH+%( u HƒÄA\A]]Ã肱ëÿfó úUH‰åAUATSHƒì(dH‹%( H‰EØ1ÀHƒ=€my „• H‹ ›my H‹Œmy H9Óƒ~ I½!é"KgÇf(àI¼aÄ ó* H‰ØI¯ÅHÁÈL9àwxH‹ac A¸À fHnØH¸mœ.:BÎGŽH¹ ú‚K H¯ÃHÁÈ H9Èwò ýc A¸€ f/ÜsIHÀ–˜ H9ÓrH‹EØdH+%( … Heè[A\A]]à € H‹ae A¸Ü fHnØë† @ H‹Ély fïÒH‰Ùò*Úw H)Áˆ‰ fïÀòH*ÁòYÐH)ˆ™ fïÀòH*Âò^ÐHƒìH‹ cly ò e APE‰Á¾ ¸ H‹==ly H^Ô òeÈHÀ–˜ f(Âèé®ëÿH‹:ly XòeÈYH9Ó‚Âþÿÿé ÿÿÿ D H‰ÎƒáfïÀHÑîH ÎòH*ÆòXÀòYÐH)‰gÿÿÿH‰ÐƒâfïÀHÑèH ÐòH*ÀòXÀéRÿÿÿè¯ëÿff. „ @ ó úUH‰åHƒìH‹ •ky dH‹%( H‰Eø1ÀH…Ét-º ¾ H=x³ è“ÇëÿH‹=dky èײëÿHÇTky H‹EødH+%( uÉÃè¯ëÿf D ó úU¾ H‰åAWI‰ÿAVAUA½ ATSHƒìxH‰}€A‹_`dH‹%( H‰EÈ‹G HcX‰]¸‰}¨I‰þD9艅|ÿÿÿDNèèf¿ëÿHcû¾ H‰E H‰E˜èQ¿ëÿI‹ H‰E°H‰MI‹ H‰MˆH…À„´ H‹U˜H…Ò„§ HÇE˜ A¼ E…öŽ f. „ H‹E˜H‹}HÁàH èêq I‰ÆH…À„‡ E1ÿë0f. „ D‰þL‰÷è`u ‰ÁA9Å~^H˜L‰æAƒÇHÁèHÓæH 4ÃL‰÷è‡u A9Ç|ÍL‰÷èGl H‹]H‰ßèé°ëÿHƒE˜HDH‹]€H‰EH‹E˜9CX~pH‹U éeÿÿÿ D L‰÷è l º# H‹ ,,y ¾ H=@Ò A¼ÿÿÿÿèÕÅëÿH} è3Ô H}°è*Ô H‹EÈdH+%( …¼ HƒÄxD‰à[A\A]A^A_]Ë[`…ÛŽ HÇE˜ A¼ D H‹]˜H‹}ˆHÁãH]°èÊp I‰ÆH…À„gÿÿÿE1ÿë4f. „ D‰þL‰÷è@t ‰ÁA9ÅŽ:ÿÿÿH˜L‰âAƒÇHÁèHÓâH ÃL‰÷èct A9Ç|ÉL‰÷è#k H‹]ˆH‰ßèůëÿH‹M€HƒE˜HDH‰EˆH‹E˜9A`fÿÿÿMcõJ<µ è¿ëÿH‰E˜H‰›hy H…À„¨ ‹•|ÿÿÿ…Ò~H‰ÇAEÿ¾ÿ H… èOëÿ‹E¨E1ÿHÇ…hÿÿÿ …ÀŽ( H‹…hÿÿÿH‹} L‰öHÁàHÇH‰…pÿÿÿè•&úÿ‰…|ÿÿÿA9ÅŽà f D ‹U¸…ÒŽ¡ Hc…|ÿÿÿE1äH‰ÁHÁèHÁàƒá?H‰Eˆ‰M€ë @ IƒÄD9â~sH‹}°L‰ãH‹EˆHÁã‹M€HßHøH‹ H£ÈsÖL‰öè &úÿ‰ÂA9Å~7 € H‹u˜HcÂH†ƒ8ÿ„| H‹}°ƒÂL‰öHcÒHßè7(úÿ‰ÂA9ÅЋU¸IƒÄD9â‹•|ÿÿÿH‹½pÿÿÿL‰öH} ƒÂHcÒè(úÿ‰…|ÿÿÿA9Å&ÿÿÿHƒ…hÿÿÿH‹…hÿÿÿ9E¨ØþÿÿE1äéýÿÿf D D‰8H‹}°ƒÂAOHcÒL‰ö‰MHßè±'úÿD‹}‰ÂD9èŒBÿÿÿ‹U¸émÿÿÿH‹ S)y º ¾ H=ê® AƒÌÿèùÂëÿé ýÿÿ蟪ëÿf. „ D UH‰åAWAVAUATSHì Hƒ $ HƒìXH‰½˜ïÿÿdH‹%( H‰EÈ1Àè§Y I‰ÅH…À„Ö @ L‰ïè@²ëÿI‰ÄH…À„ì A€|$uäA€|$.I\$u€{ tÑf „ €;.„ï H‰ßèÁX I‰ÄH…Àt¯H‰Çèß±ëÿI‰ÇH…À„{ L‰ÿèرëÿH…À„_ €xué€x.LpuA€~ tØ „ €x.„® H‰ÆL‰çè[§úÿ…Àu·H½ÀïÿÿM‰ðL‰á¾ HèÑo H‰½ïÿÿè¨ H‹½ïÿÿ1ö1ÀèÒÅëÿ‰Ç…ÀˆxÿÿÿL… ïÿÿº ‰…ïÿÿL‰ÆL‰…ˆïÿÿèG¶ëÿ‹½ïÿÿL‹…ˆïÿÿH…ÀˆD L‰…ïÿÿè§ëÿH‹½ïÿÿ1öº èR¶ëÿH;…˜ïÿÿ…ÿÿÿL‰çè X L‰ÿè%°ëÿL‰ïè °ëÿ¿ ègÏ I‰ÄH…ÀtUH‰ÇL-A¿o 1ÀI‰Ø¹ L‰ê¾ 芹ëÿ…Àx(1ÀI|$M‰ð¹ L‰ê¾ èj¹ëÿ…ÀyFL‰çè5Ï L‰çèÖ¤ëÿE1äë1L‰ÿ訯ëÿL‰çèW L‰ïèX°ëÿI‰ÄH…À…þÿÿ @ L‰ï耯ëÿH‹EÈdH+%( u^HÄX L‰à[A\A]A^A_]à @ €{.…þÿÿ€{ „¼ýÿÿéøýÿÿ € A€~.…GþÿÿA€~ „þÿÿé7þÿÿèØ¥ëÿéóýÿÿèΧëÿff. „ UH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hƒì(º dH‹%( H‰EÈ1ÀI‰ÿ‹=Òcy I‰õHÇ…¸ßÿÿ 1ö赺ëÿ1öL‰ÿI‰Æ1ÀèÆÃëÿ…Àˆ A‰ÄM…í…’ HÀßÿÿ º H‰ÞD‰çè8´ëÿ…ÀDM…í…› E1íD‰çè¥ëÿH‹EÈdH+%( …é HÄ( D‰è[A\A]A^A_]à „ Lcø‹=/cy H‰ÞL½¸ßÿÿL‰ú襼ëÿL9øtˆA½ûÿÿÿë „ ‹=cy Hµ¸ßÿÿL‰êè{¼ëÿL9è„PÿÿÿA½ûÿÿÿéoÿÿÿ € ‹=Òby Hµ¸ßÿÿL‰ñL‰ê舼ëÿH…À‰Dÿÿÿ‹5]Zy H¯ª ¿ 1Àè6#ýÿë„ @ ‹5>Zy L‰ù¿ 1ÀHvª è#ýÿèo»ëÿD‹(A÷Ýéÿÿÿè¦ëÿff. „ @ UH‰åAWAVAUI‰ýATSH‰óHì¸ dH‹%( H‰EÈ1ÀÇ…$ÿÿÿ è¸ëÿI‰ÄH…À„g @ L‰çè°ëÿH…À„· €xué€x.LpuA€~ tØ€x.„ H…ÛtÉI‰ßë @ M‹M…ÿt·I‹wL‰÷è#µëÿ…Àuç1ÀH½(ÿÿÿM‰ðL‰éHí© ¾ è ¶ëÿ…Àˆ H‹½(ÿÿÿHµ0ÿÿÿè„»ëÿH‹½(ÿÿÿA‰Çèu¡ëÿE…ÿˆTÿÿÿL‰çƒ…$ÿÿÿèý¬ëÿH…À…Mÿÿÿ @ ‹=Bay Hµ$ÿÿÿº 蹺ëÿHƒøts‹5ÑXy HW© ¿ 1ÀA¿ûÿÿÿè¤!ýÿL‰çèì«ëÿH‹EÈdH+%( …Œ Hĸ D‰ø[A\A]A^A_]à @ A€~.…ïþÿÿA€~ „²þÿÿéßþÿÿ D L‰ç訸ëÿ „ L‰çèH¬ëÿH…À„Ç €xué€x.LpuA€~ tØ „ €x.„¦ H…ÛtÁI‰ßë @ M‹M…ÿt¯I‹wL‰÷è³³ëÿ…Àuç1ÀH½(ÿÿÿM‰ðL‰éH}¨ ¾ 说ëÿ…Àˆ¯ H‹½(ÿÿÿHµ0ÿÿÿèºëÿ…ÀxH‹½(ÿÿÿ¾ èßûÿÿA‰Ç…ÀuoH‹½(ÿÿÿèìŸëÿL‰çè„«ëÿH…À…<ÿÿÿ E1ÿé¼þÿÿA€~.…OÿÿÿA€~ „ ÿÿÿé?ÿÿÿ‹5SWy L‰é¿ 1ÀHµ§ è) ýÿ脸ëÿD‹8A÷ßé}þÿÿH‹½(ÿÿÿè}ŸëÿédþÿÿA¿ôÿÿÿéYþÿÿè£ëÿ „ ó úUH‰åAUATHƒìdH‹%( H‰Eè1ÀèLøÿÿHÇEà I‰ÄH…ÀtVL‹@H‹H}à1ÀHÒU ¾ 莳ëÿ…ÀxZf. „ M‰åM‹d$I}èFÉ L‰ïè>É L‰ïèßžëÿM…äuÚL‹eàH‹EèdH+%( u!HƒÄL‰àA\A]]Ãf. „ HÇEà ë¦èA¢ëÿó úUH‰åHƒìdH‹%( H‰EøH‹H9Çuë D H‹ H9øtƒxuò¸ ë 1ÀH‹UødH+%( uÉÃèè¡ëÿ „ ó úUH‰åAWAVAUATSH‰ûHì ‰µÐþÿÿL‹7‰•ÔþÿÿdH‹%( H‰EÈ1ÀH… ÿÿÿ‰5ò]y H‰…ÀþÿÿI‰ÄH…øþÿÿÇ…èþÿÿ H‰…ÈþÿÿL9÷…£ é f. „ ¿ èêÇ ¾: L‰ÿI‰ÅH‰…øþÿÿè§ëÿM…í„n H…À„e H‰ÆL‰ÿH‰…ØþÿÿL)þè8›ëÿH‹ØþÿÿI‰E HyH‰…àþÿÿè™ëÿI‰EH…À„Í H‹µàþÿÿH…ö„½ M‰l$M‰ìM‹6L9ó„ Aƒ~uíM‹¾ ƒ…èþÿÿM…ÿ…NÿÿÿI‹~èöÿÿI‰D$I‰ÅH…Àu½‹5–Ty HcÅ ¿ 1Àèo ýÿH‹ÿÿÿH…Ût) I‰ÜH‹[I|$èÇ L‰çèÇ L‰ç诜ëÿH…ÛuÚ1ÀH‹UÈdH+%( …3 HÄ [A\A]A^A_]ÃL‰ïèÒÆ H‹…øþÿÿHxèÂÆ H‹½Èþÿÿè¶Æ L‹øþÿÿM‰l$M…í…ÿÿÿI‹¾ ¾: è)¦ëÿH…À„"ÿÿÿé3ÿÿÿ L‰ïè œëÿIÇD$ ëË D ‹èþÿÿ…É„XÿÿÿH‹ÿÿÿH…Û„Hÿÿÿ¿@ è²ëÿH‰…øþÿÿH…À„.ÿÿÿ‹•ÔþÿÿHÇ ‹=½[y ˆP„Ò…Â ºin Le°¸ ÆE²Df‰U·L‰æº f‰E°ÇE³tracÆE¹gèµëÿHƒø …ÿ ‹=p[y º H5Ò£ èç´ëÿHƒø…Þ ‹=O[y º L‰æÆE° èÆ´ëÿHƒø…½ ‹=.[y º L‰æÆE°è¥´ëÿHƒø…œ ‹= [y º H51qy è„´ëÿHƒø…{ L-¨ L‰ïèMM I‰ÄH…À„ú L½ ÿÿÿH‰ÇL‰þèÍ´ëÿ…Àˆ ‹=·Zy º L‰îè2´ëÿH%£ Hƒø „R ‹5?Ry ¿ 1ÀA½ûÿÿÿèýÿL‰çèQM €½Ôþÿÿ „ D‹%eZy L‹µøþÿÿº 1öD‰çèG±ëÿD‰çI‰èì›ëÿ‹…Ðþÿÿ‰8Zy E…í…× € I‰ÜH‹[I|$èvÄ L‰çènÄ L‰çèšëÿH…ÛuÚH‹…øþÿÿéVýÿÿf D fop[ Hx @ ÆG è?šëÿ…À„c H‹…øþÿÿ¾ Hx 1Àèйëÿ‰Ç…Àˆ ‰¨Yy éñýÿÿ‹=Yy º H‹µÀþÿÿHÇ… ÿÿÿ è ³ëÿL‰çHƒø„» èºK €½Ôþÿÿ …> f. „ H½øþÿÿè«Ã é ÿÿÿ¾ L‰çè"õÿÿ…ÀˆÞ L‰çL-Ø èûK L‰ïè…K I‰ÄH…À„ L‰þH‰Çè ³ëÿ…ÀˆV ‹=öXy º L‰îèq²ëÿH}¡ Hƒø …?þÿÿ¾ L‰çè³ôÿÿHÜÁ …Àˆ#þÿÿL‰çèŒK H=[ èK I‰ÄH…À„ý H‰ÇH‰Þè9öÿÿL‰çA‰ÅèÑJ E…í…þÿÿH=K Ç…ôþÿÿ èDJ H‰…àþÿÿH…À„Ê H‰Çèç£ëÿI‰ÄH…À„ L‰çèà£ëÿH…À„í €xué€x.HPu€z tÙ€x.u €z.u€z tÇH5 [ H‰×H‰•èþÿÿèY«ëÿ…ÀtH‹•èþÿÿI‰Þëf „ M‹vH‹•èþÿÿM…ötˆI‹6H‰×H‰•èþÿÿè «ëÿ…ÀuÚƒ…ôþÿÿéfÿÿÿ‹5LOy L‰á¿ 1ÀH A½ûÿÿÿè ýÿL‰çèTJ éþüÿÿA½ÿÿÿÿéóüÿÿ‹5Oy H¸Ÿ ¿ èíýÿH‹½øþÿÿèQ—ëÿ1Àé¢úÿÿ‹=<Wy Hµôþÿÿº è³°ëÿHƒøt8‹5ËNy HQŸ ¿ 1Àè¤ýÿL‰çèì¡ëÿH‹½àþÿÿèCI A½ûÿÿÿétüÿÿL‰çèÝ®ëÿ D L‰ç耢ëÿH…À„å €xué€x.L@uA€x tØ€x.uA€x.uA€x tÄH5Y L‰ÇL‰…èþÿÿèö©ëÿ…ÀtªH‰ØþÿÿL‹µèþÿÿ @ H‹3L‰÷èÕ©ëÿ…Àt!H‹[H…ÛuèH‹ØþÿÿétÿÿÿH ¿ é¯ûÿÿH‹àþÿÿH‹½ÀþÿÿM‰ð1ÀHLN ¾ L‰µèþÿÿH‹Øþÿÿ螪ëÿL‹…èþÿÿ…Àˆ H‹½ ÿÿÿL‰þL‰…èþÿÿèù¯ëÿ…ÀxEH‹½èþÿÿ虜ëÿH‹µèþÿÿ‹=ÔUy LpL‰òèP¯ëÿI9Æ…T H‹½ ÿÿÿH‰ÞèXóÿÿ…Àˆ= H‹½ ÿÿÿ褕ëÿé·þÿÿH‹…øþÿÿ‹56My ¿ Hs HH 1Àè ýÿH‹½øþÿÿèo•ëÿéÀøÿÿ‹5My HE¾ ¿ 1ÀA½ôÿÿÿèÛýÿ1ÿèH é¾úÿÿè*®ëÿ‹5ØLy ¿ H‹àþÿÿ‹ H6 ÷ØA‰Å1Àè£ýÿH‹½àþÿÿèJG E…í…}úÿÿH‹µÀþÿÿº ‹=äTy HÇ… ÿÿÿ è\®ëÿHƒø…ÒýÿÿH=‘ è›F I‰ÄH…À„ L‰þH‰Ç诮ëÿ…Àx{L‰ç¾ è~ðÿÿL‰çA‰ÅèÖF E…í… úÿÿH=X èSF I‰ÄH…À„ L‰þH‰Çèg®ëÿ…Àˆ´úÿÿ¾ L‰çè2ðÿÿL‰çA‰ÅèŠF €½Ôþÿÿ „úùÿÿéÁùÿÿ D ‹="Ty º H‹µÀþÿÿÇ… ÿÿÿ èëÿL‰çHƒø…ýüÿÿè@F énÿÿÿA½ôÿÿÿL‰çèÊžëÿéÒþÿÿH~¼ ‹5|Ky ¿ 1ÀA½ôÿÿÿèVýÿé@ùÿÿèÿE €½Ôþÿÿ „ùÿÿE1íé3ùÿÿHм ëÀHç¼ ë·‹53Ky H5œ ¿ A½ôÿÿÿèýÿéòøÿÿH‹½ ÿÿÿèg“ëÿéNüÿÿèý–ëÿ‹5ûJy 1À¿ HÁ¼ èÔýÿ€½Ôþÿÿ „×ùÿÿA½ôÿÿÿé¸øÿÿA½ûÿÿÿéøÿÿó úUH‰åAVAUE1íATI‰üHƒìdH‹%( H‰EØ1À€ u+L‰çèë’ëÿH‹EØdH+%( u/HƒÄD‰èA\A]A^]à D Lw 1öL‰÷èšîÿÿL‰÷A‰Åè”ëÿëºèH–ëÿ „ ó úUA‰ø1ÒH‰÷D‰ÆH‰åAVAUATHƒìdH‹%( H‰EØ1Àè/ôÿÿH…ÀtUE1í€x I‰Äu.L‰çèV’ëÿH‹EØdH+%( u:HƒÄD‰èA\A]A^]à „ Lp 1öL‰÷èîÿÿL‰÷A‰Åèç“ëÿë·A½ôÿÿÿë·è¨•ëÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèm•ëÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃè/•ëÿff. „ @ ó úUº´ ¾ H=» H‰åHƒìH‹ Œy dH‹%( H‰Eø1Àè8ëÿH‹EødH+%( uɸÿÿÿÿÃèÍ”ëÿff. „ fó úUº´ ¾ H=¢º H‰åHƒìH‹ ,y dH‹%( H‰Eø1ÀèجëÿH‹EødH+%( uɸÿÿÿÿÃèm”ëÿff. „ fó úUº¼ ¾ H=úº H‰åHƒìH‹ Ìy dH‹%( H‰Eø1Àèx¬ëÿH‹EødH+%( uɸÿÿÿÿÃè ”ëÿff. „ fó úUº¼ ¾ H=šº H‰åHƒìH‹ ly dH‹%( H‰Eø1Àè¬ëÿH‹EødH+%( uɸÿÿÿÿÃè“ëÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèm“ëÿff. „ fó úUfHnÒH‰øfHnÆfHnÉfInØflÂflËH‰åHƒìH‹’° dH‹<%( H‰}ø1ÿHÇ H‰PH‹‘0 H…ÒtH‹H‰L‰H0@H H‹EødH+%( uÉÃèà’ëÿó úUH‰åATHƒìdH‹%( H‰Eè1ÀHƒ=Oy tYL%‚‘x H=ï— L‰æè£Óîÿ…Àt_‹5Fy 1ÿ1ÀHþ¹ èyýÿH‹EèdH+%( ubL‹eøH=ÏNy Éé ¹ f „ ¿@ èÖ¤ëÿH‰¯Ny H…Àt«ë „ L‰æH=ÇÕ è1Óîÿ…ÀuŽH‹EèdH+%( uL‹eøÉÃè’ëÿ ó úUH‰åATHƒìdH‹%( H‰Eè1ÀHƒ=KNy tYL%’zx H=&— L‰æèÓÒîÿ…Àt_‹5ÍEy 1ÿ1ÀHn¹ è©ýÿH‹EèdH+%( ubL‹eøH=ÿMy ÉéP¸ f „ ¿@ è¤ëÿH‰ßMy H…Àt«ë „ L‰æH=é èaÒîÿ…ÀuŽH‹EèdH+%( uL‹eøÉÃèC‘ëÿ UH‰åAWAVAUATSHì Hƒ $ Hƒì8dH‹%( H‰EÈ1ÀH‰ûI‰õèË? L‹=‚My HÇ…¨ïÿÿ H…À„¦ LµÀïÿÿH‰ÁI‰ÄM‰èH{• ¾ L‰÷1ÀèX L‰çèð? H•°ïÿÿHµ¸ïÿÿL‰÷è¥5 …Àt&H˜H‹UÈdH+%( uZHÄ8 [A\A]A^A_]à H‹°ïÿÿH‹•¸ïÿÿI‰ØL‰ÿHµ¨ïÿÿ耣ëÿH‹½¸ïÿÿè´ŒëÿH‹…¨ïÿÿë§ è“¥ëÿ‹ ÷ØH˜ë—è6ëÿf D ó úUH‰åATI‰üSHƒìdH‹%( H‰Eè1À芥ëÿH‰Ã¸ÿÿÿÿH…Ût H‰ßèe—ëÿfHnÃfHnÈ1ÀflÁA$H‹UèdH+%( u HƒÄ[A\]ÃèÃëÿ ó úUH‰åAVI‰þAUI‰õATHƒìdH‹%( H‰EØ1À€=Ly uRè ¥ëÿI‰ÄH…ÀtsH‰Çèë–ëÿfInľ L‰çfHnÈflÁ)ÞKy è9”ëÿ1öL‰çè?–ëÿ1öL‰çèÅ–ëÿÆ®Ky H‹EØdH+%( u?H‹=¨Ky HƒÄL‰òL‰îA\A]A^]é‚šëÿfH‹EØdH+%( uHƒÄ¸ÿÿÿÿA\A]A^]ÃèëŽëÿff. „ ó úUH‰åSH‰ûHƒìH‹H‹3dH‹%( H‰Eè1ÀèµëÿH‹EèdH+%( u H‹;H‹]øÉéy§ëÿ蔎ëÿ @ ó úUH‰åAVI‰öAUI‰ýATHƒìdH‹%( H‰EØ1À€=ÒJy uRèÛ£ëÿI‰ÄH…ÀtsH‰Ç軕ëÿfInľ L‰çfHnÈflÁ)®Jy è “ëÿ1öL‰çè•ëÿ1öL‰çè••ëÿÆ~Jy H‹EØdH+%( uAHƒÄL‰öL‰ïA\A]A^]é©üÿÿf „ H‹EØdH+%( uHƒÄHÇÀôÿÿÿA\A]A^]Ãè¹ëÿf „ ó úUH‰åAUA‰ýATHƒìdH‹%( H‰Eè1À€=÷Iy uRè £ëÿI‰ÄH…ÀtpH‰Çèà”ëÿfInľ L‰çfHnÈflÁ)ÓIy è.’ëÿ1öL‰çè4”ëÿ1öL‰ç躔ëÿÆ£Iy H‹EèdH+%( u<H‹=Iy HƒÄD‰îA\A]]é ¦ëÿ @ H‹EèdH+%( uHƒÄHÇÀôÿÿÿA\A]]ÃèãŒëÿ ó úUH‰åAUATSH‰ûHƒìD‹%eIy L‹/dH‹%( H‰EØ1ÀE…ätFHc5KIy D‰âHsL‰ï踉ëÿºÿÿÿÿ…ÀIÐA‰ÔH‹EØdH+%( uLHƒÄD‰à[A\A]]Ãf D L‰ïèšëÿH‰ÇH…ÀtÍH5¡‘ è\ëÿH…Àt¼Hcp(D‹`,‰5ÝHy D‰%ÒHy ë‰è+Œëÿff. „ ó úUH‰åAUATSH‰ûHƒìD‹%Hy L‹/dH‹%( H‰EØ1ÀE…ätFHc5ƒHy D‰âHsL‰ïèøˆëÿºÿÿÿÿ…ÀIÐA‰ÔH‹EØdH+%( uLHƒÄD‰à[A\A]]Ãf D L‰ïèP™ëÿH‰ÇH…ÀtÍH5½“ èœëÿH…Àt¼Hcp(D‹`,‰5Hy D‰% Hy ë‰èk‹ëÿff. „ ó úUH‰åAUATSH‰ûHƒìD‹%ÕGy L‹/dH‹%( H‰EØ1ÀE…ätFHc5»Gy D‰âHsL‰ïè8ˆëÿºÿÿÿÿ…ÀIÐA‰ÔH‹EØdH+%( uLHƒÄD‰à[A\A]]Ãf D L‰ïè˜ëÿH‰ÇH…ÀtÍH53 èÜŽëÿH…Àt¼Hcp(D‹`,‰5MGy D‰%BGy ë‰è«Šëÿff. „ ó úUH‰åATI‰ÔHƒìdH‹%( H‰Eè1Àèk–ëÿH‰Ç1ÀH…ÿtHUàL‰æèe˜ëÿH‹EàH‹UèdH+%( uL‹eøÉÃèGŠëÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u H‹?Éé-‡ëÿèŠëÿ „ ó úUfïÀH‰åAVAULuM‰ÅATL¥pÿÿÿSH‰ûL‰çHƒìpdH‹%( H‰EØ1À)E°)E )E)EÀ‰u¸‰M¬H‰U°è7¥ëÿH‹;1ÀL‰òL›É H V. L‰æèiƒëÿL‰çL‰î辆ëÿL‰ç覙ëÿH‹EØdH+%( u HƒÄp[A\A]A^]ÃèU‰ëÿ D ó úUfïÀH‰åAVAULuATL¥pÿÿÿSH‰ûL‰çHƒìpL‹-yy dH‹%( H‰EØ1À)E°)E )E)EÀ‰u¸‰M¬H‰U°èƒ¤ëÿH‹;1ÀL‰òLçÈ H ¢- L‰æ赂ëÿL‰çL‰îè †ëÿL‰çèò˜ëÿH‹EØdH+%( u HƒÄp[A\A]A^]Ã衈ëÿó úUH‰åAWAVAULm¸ATL‰êSH‰ûH‰÷H5ø> Hƒì8dH‹%( H‰EÈ1ÀHÇE¸ HÇEÀ èãˆëÿH…À„ I‰ÆHEÀH‰E¨ëS D 1öº èü–ëÿI‰ÄH‹EÀHx謀ëÿ1ÿL‰êH5> I‰Ç蘈ëÿH‰ßL‰âL‰þI‰Æè“ëÿL‰ÿèO„ëÿM…öt/H‹U¨L‰÷H5ÜK ègˆëÿH‰ÇH…Àu—‹5Í;y Hª¯ 1Àè«ýÿH‹EÈdH+%( uHƒÄ8[A\A]A^A_]Ã蘇ëÿ „ ó úUH‰åAWAVAULm¨ATL%ò= L‰êSHƒìHH‰}˜H‰÷L‰ædH‹%( H‰EÈ1ÀHÇE¨ èׇëÿH…ÀtZH‰ÇH]°L}¤L5§Œ ëf D 1ÿL‰êL‰æ談ëÿH‰ÇH…Àt+1ÀH‰ÙL‰úL‰öèÀëÿƒøuÖ‹U¤H‹}˜H‰ÞèïšëÿëÅ D H‹EÈdH+%( uHƒÄH[A\A]A^A_]Ãèņëÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH æE é)ƒëÿ脆ëÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉéð‚ëÿèK†ëÿff. „ ó úUH‰åATI‰üHƒìdH‹%( H‰Eè1À¾ƒè0ƒø †Y H‰þH=†‹ è•ëÿ…À„* L‰æH=׋ è«•ëÿ…À„ L‰æH=c‹ 蔕ëÿ…À„8 L‰æH=[‹ è}•ëÿ…À„( L‰æH=S‹ èf•ëÿ…À„ L‰æH=J‹ èO•ëÿ…À„ L‰æH=D‹ è8•ëÿ…À„ø L‰æH==‹ è!•ëÿ…À„è L‰æH=4‹ è •ëÿ…À„§ L‰æH=-‹ èó”ëÿ…À„Á L‰æH="‹ èÜ”ëÿ…À„± L‰æH= ‹ èÅ”ëÿA‰À1ÀE…À„› H‹UèdH+%( … L‹eøÉø f „ H˜H×v HÁàH‹DëÅ @ H‹EèdH+%( uTL‹eø1Ò1öÉék“ëÿ¸ ëĸ 뽸 붸 미 머 롸 뚸 듸 댸 ë…èP„ëÿUH‰åAWI‰ÿAVAUATA‰ôSHƒì(‰u¼D‹-ç@y dH‹%( H‰EÈ1À…öué× € M÷A)ÜthIcÔL‰þD‰ïè ‘ëÿH‰Ã…ÀŽ €=@y LcðtÓL‰òL‰þ¿ è³™ëÿ…À~9Ãt»‹5É7y Hበ¿ 1Àè¢ ýÿA¸ÿÿÿÿë@f. „ ‹E¼…À~YHcE¼H>@y H‹UÈdH+%( uEHƒÄ([A\A]A^A_]ÃA¸ÿÿÿÿ‹M¼‹5e7y ¿ 1ÀH[« è> ýÿ¸ÿÿÿÿë¹ € D‹E¼ëÐè5ƒëÿ D UH‰åAVAUATSHì Hƒ $ Hì Hƒ $ Hƒì A¼ dH‹%( H‰EØ1ÀLµÏßÿÿLÐßÿÿë @ ¶…ÏßÿÿD‰âCˆ&IƒÄ„À„¦ ‹=x?y º L‰öèÃëÿH‰ÃH…Àx;ty€=J?y tÀº L‰ö¿ èn˜ëÿ…À~H˜H9Øt£H»ˆ ëf. „ H k ‹5g6y ¿ 1ÀèGÿüÿE1ÀH‹EØdH+%( uRHÄ L‰À[A\A]A^]ÃfH`ˆ ë¾ € LcâL%Æ>y L‰ç莔ëÿI‰ÀH…Àt²L‰âL‰îH‰Çè˜{ëÿI‰ÀëŸèîëÿff. „ ó úUH‰åAWAVAUATSLœ$ ÿÿHì Hƒ $ L9ÜuïHƒìXdH‹%( H‰EÈ1ÀI‰õ‰=R>y ¸ LµÀŸÿÿ¾ f‰…½ŸÿÿL‰÷Æ…¿ŸÿÿDˆ>y è ýÿÿ…Àx)·…½Ÿÿÿf9…ÀŸÿÿtIH¬‡ ‹5P5y ¿ 1Àè0þüÿIÇÆÿÿÿÿH‹EÈdH+%( …h HÄX` L‰ð[A\A]A^A_]ö…¿Ÿÿÿ8…Ÿÿÿu¨¾ L‰÷è¤üÿÿ…Àx°½ÀŸÿÿtract H © ë‰ f½ÄŸÿÿinu逽ƟÿÿguàèýÿÿH‰…˜ŸÿÿH…À„oÿÿÿ¾ L‰÷èRüÿÿ…Àˆ6 L‰ï¶ÀŸÿÿè[ðÿÿ…À…û M‹e ¾ L‰çèR…ëÿ¾óL‰çèW‡ëÿ1öL‰çè݇ëÿ¾ L‰÷è üÿÿ…Àˆ˜ Lµ°Ÿÿÿ¾ ¶ÀŸÿÿL‰÷èÝûÿÿ…Àxyº L‰öL‰çè9}ëÿA‰Ç…Àtb¾óL‰çèç}ëÿD‰þL‰çè |ëÿH…À¿ÿÿ¾ H‰ÇH‰…¨Ÿÿÿè‘ûÿÿ…Àx-H¸header_pH9…À¿ÿÿtj‹5È3y HJ† ¿ 1Àè¡üüÿIÇÆÿÿÿÿM…ätL‰ïè¼ðÿÿH‹½˜Ÿÿÿèð{ëÿéRþÿÿ ‹5†3y Hï… ¿ 1ÀIÇÆÿÿÿÿèXüüÿëÊf D ½È¿ÿÿage uŠ¾ L‰÷1Ûèõúÿÿ…Àxº L‰öL‰çèQ|ëÿH‰ÃH‰ß覑ëÿI‰ÇH…À„jÿÿÿ‰ÞH‰ÇèÀúÿÿ…Àˆ$ L‰çèÀ•ëÿH‰ÚL‰þL‰ç‰Áèà™ëÿ…À„è L‰ÿè@{ëÿH‹½¨Ÿÿÿ¾ èúÿÿ…ÀˆÿÿÿH¸header_eH9…À¿ÿÿt$‹5²2y HM… ¿ 1Àè‹ûüÿéæþÿÿf D ½È¿ÿÿventuЀ½Ì¿ÿÿ uǾ L‰÷è úÿÿ…ÀxKº L‰öL‰çèz{ëÿA‰Ç…Àt4H…ÀßÿÿH‰…¨Ÿÿÿ D º H‹½¨ŸÿÿA9׉ÓAN߉ÞèÔùÿÿA)ßuß¾ L‰÷èÂùÿÿ…Àˆ* º L‰öL‰çè{ëÿ‰… Ÿÿÿ…ÀŽ Ç…¨Ÿÿÿ ëKH‰ÚL‰þL‰çè÷ÿÿ…Àˆª L‰ÿ‰…¤Ÿÿÿè zëÿ‹…¤Ÿÿÿ…À…þýÿÿƒ…¨Ÿÿÿ‹…¨Ÿÿÿ9… Ÿÿÿ„µ ¾ L‰÷1Ûè6ùÿÿ…Àxº L‰öL‰çè’zëÿH‰ÃH‰ßèçëÿI‰ÇH…À„À ‰ÞH‰Çèùÿÿ…À‰iÿÿÿ‹5G1y Hüƒ ¿ 1Àè úüÿL‰ÿèˆyëÿésýÿÿ ‹5 1y Hïƒ ¿ 1Àè÷ùüÿëÕ D L‰çèH‰ëÿL‰ç‰ÆèÎzëÿéþÿÿf „ ¾ L‰÷èƒøÿÿ…Àˆƒ º L‰öL‰çèÛyëÿ‰…ˆŸÿÿ…ÀŽe Ç…ŒŸÿÿ ènùÿÿH‰…ŸÿÿH…À„Þüÿÿ¾ L‰÷è1øÿÿ…Àˆ º L‰öL‰çè‰yëÿ‰… Ÿÿÿ…ÀŽë Ç…¨Ÿÿÿ ëU € H‹ŸÿÿH‰ÚL‰þL‰çè³õÿÿ…Àˆ› L‰ÿ‰…¤Ÿÿÿè}xëÿ‹…¤Ÿÿÿ…Àumƒ…¨Ÿÿÿ‹…¨Ÿÿÿ9… Ÿÿÿ„Š ¾ L‰÷1Ûè›÷ÿÿ…Àxº L‰öL‰çè÷xëÿH‰ÃH‰ßèLŽëÿI‰ÇH…À„ ‰ÞH‰Çèf÷ÿÿ…À‰fÿÿÿL‰ÿèxëÿH‹½Ÿÿÿèúwëÿéåûÿÿ D ‹5Ž/y H{‚ ¿ 1ÀègøüÿëÇ D H‹½ŸÿÿèÄwëÿƒ…ŒŸÿÿ‹…ŒŸÿÿ9…ˆŸÿÿ…¨þÿÿ ¾ L‰÷èëöÿÿ…Àx0º L‰öL‰çèGxëÿ…Àt ‰Ã‹=Ó7y º H‰Þè^ŽëÿH ·7y ¾ L‰÷èªöÿÿ…Àxgº L‰öL‰çèxëÿ‰…¨ŸÿÿH‰Ã…ÀtJxèQëÿI‰ÇH…À„ûÿÿ‹µ¨ŸÿÿH‰Çègöÿÿ‹•¨Ÿÿÿ…Àˆyýÿÿ‰ÛL‰çL‰þAÆ è÷ñÿÿL‰ÿèïvëÿH‹½˜Ÿÿÿ1öèá–ëÿf/Y/ s$Æ7y L‹57y éÈúÿÿH‹½˜Ÿÿÿè¸vëÿéùÿÿ¾ L‰÷èöõÿÿ…Àx˺ L‰öL‰çèRwëÿI‰ÇH…Àt³Hxè¡ŒëÿI‰ÆH…Àt~D‰þH‰Çè¾õÿÿ…Àˆ‰ H˜L‰çD‰úL‰öAÆ èaòÿÿL‰÷èIvëÿémÿÿÿ‹5â-y Hd€ ¿ 1Àè»öüÿL‰ÿè#vëÿéúÿÿè¹yëÿ‹5·-y Hfv ¿ 1Àèöüÿéõýÿÿ‹5™-y HHv ¿ 1ÀèröüÿéÍùÿÿ‹5{-y Hƒ€ ¿ 1ÀèTöüÿL‰÷è¼uëÿé§ùÿÿ € ó úUH‰åHƒìH‹— dH‹%( H‰EøH‹† ‹@ +B H‹UødH+%( uÉH˜Ãè yëÿff. „ ó úUH‰åHƒì¶–ø dH‹%( H‰Eø1À¶‡ø 1ƒâu(¶–ø ÐèƒàÐêƒâH)ÐH‹UødH+%( uÉà ¶–ø ƒàƒâH)ÐëÚè‘xëÿó úUH‰åHƒìH‹–˜ dH‹%( H‰EøH‹‡˜ H‹@H+BH‹UødH+%( uÉÃèKxëÿff. „ ó úUH‰åHƒìH‹–˜ dH‹%( H‰EøH‹‡˜ H‹@XH+BXH‹UødH+%( uÉÃèûwëÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø‹†Ì +‡Ì H‹UødH+%( uÉH˜Ãè³wëÿ ó úUH‰åHƒìdH‹%( H‰EøH‹‡ H+† uH‹‡¨ H+†¨ H‹UødH+%( uÉÃècwëÿ ó úUH‰åHƒìdH‹%( H‰EøH‹†° H+‡° H‹UødH+%( uÉÃè#wëÿ ó úUH‰åHƒìdH‹%( H‰Eø‹†È +‡È H‹UødH+%( uÉH˜Ãèãvëÿ ó úUH‰åHƒìdH‹%( H‰Eø¸ÿÿÿÿƒþu‹1À…Òx 1À9—È •ÀH‹UødH+%( uÉÃè”vëÿ @ ó úUH‰åHƒìdH‹%( H‰EøH‹† H+‡ H‹UødH+%( uÉÃèSvëÿ ó úUH‰åHƒìH‹—˜ dH‹%( H‰Eø1ÀH‹†˜ H…Òt2H…Àt=¶’€ 2€ ‰Ð¨•À¶ÀH‹UødH+%( u Éà D H÷ØHÀëâ „ ¸ ëÓèÔuëÿ @ ó úUH‰åHƒìH‹–˜ dH‹%( H‰EøH‹‡˜ H…Àt4H…Òt?‹€€ ‹’€ ÁèÁê·À·Ò)ÐH˜H‹UødH+%( uÉÃfH÷ÚHÀëå „ ¸ ëÖèTuëÿ @ ó úU1ÒH‰åHƒìdH‹%( H‰EøH‹‡° H…ÀtH‹PXH‹Ž° 1ÀH…ÉtH‹AXH)ÐH‹UødH+%( uÉÃèútëÿf. „ ó úU1ÒH‰åHƒìdH‹%( H‰EøH‹‡° H…ÀtH‹PH‹Ž° 1ÀH…ÉtH‹AH)ÐH‹UødH+%( uÉÃèštëÿf. „ ó úUº H‰åHƒìdH‹%( H‰EøH‹‡° H…Àt ¶ƒ ƒâH‹Ž° ¸ H…Ét ¶ƒ ƒà)ÐH˜H‹UødH+%( uÉÃè'tëÿ € ó úUº H‰åHƒìdH‹%( H‰EøH‹‡° H…ÀtH‹€ HÁêƒâH‹Ž° ¸ H…ÉtH‹€ HÁèƒà)ÐH˜H‹UødH+%( uÉÃè¯sëÿff. „ @ ó úUº H‰åHƒìdH‹%( H‰EøH‹‡° H…Àt‹€ Áêâÿ? H‹Ž° ¸ H…Ét‹€ Áè%ÿ? )ÐH˜H‹UødH+%( uÉÃè.sëÿff. „ ó úUº H‰åHƒìdH‹%( H‰EøH‹‡° H…Àt ¶‚ Àê¶ÒH‹Ž° ¸ H…Ét ¶‚ Àè¶À)ÐH˜H‹UødH+%( uÉÃè±rëÿó úUH‰åHƒìdH‹%( H‰EøH‹‡Ø H+†Ø H‹UødH+%( uÉÃèsrëÿ ó úUH‰åHƒìdH‹%( H‰EøH‹‡à H+†à H‹UødH+%( uÉÃè3rëÿ ó úUH‰åHƒìdH‹%( H‰EøH‹‡è H+†è H‹UødH+%( uÉÃèóqëÿ ó úUº H‰åHƒìdH‹%( H‰EøH‹‡° H…Àt ¶… ƒâH‹Ž° ¸ H…Ét ¶… ƒà)ÐH˜H‹UødH+%( uÉÃè‡qëÿ € ó úU1ÒH‰åHƒìdH‹%( H‰EøH‹‡° H…ÀtH‹PpH‹Ž° 1ÀH…ÉtH‹ApH)ÐH‹UødH+%( uÉÃè*qëÿf. „ ó úU1ÒH‰åHƒìdH‹%( H‰EøH‹‡° H…ÀtH‹PxH‹Ž° 1ÀH…ÉtH‹AxH)ÐH‹UødH+%( uÉÃèÊpëÿf. „ ó úUH‰åHƒìdH‹%( H‰EøH‹†Ð H+‡Ð H‹UødH+%( uÉÃèƒpëÿ ó úUH‰åHƒìH‹–˜ dH‹%( H‰EøH‹‡˜ H…Àt,H…Òt/¶€€ 2‚€ ÀèƒàH‹UødH+%( uÉà H÷ÚHÀëä¸ ëÝèpëÿ @ ó úUH‰åHƒìH‹–˜ dH‹%( H‰EøH‹‡˜ H…Àt,H…Òt/¶€€ 2‚€ ÀèƒàH‹UødH+%( uÉà H÷ÚHÀëä¸ ëÝè¤oëÿ @ ó úUH‰åHƒìdH‹%( H‰EøH‹‡À H+†À H‹UødH+%( uÉÃècoëÿ ó úUH‰åHƒìH‹–ˆ dH‹%( H‰EøH‹‡ˆ H…ÒtDH‹J H+J1ÒH…ÀtH‹P H+P1ÀH9ÊHÇÂÿÿÿÿ•ÀHOÂH‹UødH+%( uÉÃf „ 1ÉH…ÀuÄëÝèânëÿfó úUH‰åHƒìH‹–€ dH‹%( H‰EøH‹‡€ H…Òt<H‹JH+ 1ÒH…ÀtH‹PH+1ÀH9ÊHÇÂÿÿÿÿ•ÀHOÂH‹UødH+%( uÉà 1ÉH…ÀuËëãèjnëÿf. „ ó úUH‰åHƒìH‹—¸ H‹¿€ dH‹%( H‰Eø1ÀH‹Ž€ H‹†¸ H…ÿt€4 t6H…Ét€y4 tH)ÐH‹UødH+%( u"Éà € HH+AëÜ € HH+WëÁèÚmëÿf. „ ó úUH‰øH‰÷H‰ÖH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( uH‹€ H‹@ÉÿàèŠmëÿf. „ ó úUI‰øH‰÷H‰ÖH‰åHƒìI‹ dH‹%( H‰Eø1ÀH‹BH…Àt H‹UødH+%( uÉÿàf. „ H‹BëÞè%mëÿ D ó úUI‰øH‰÷H‰ÖH‰åHƒìI‹ dH‹%( H‰Eø1ÀH‹BH…Àt H‹UødH+%( uÉÿàf. „ H‹BëÞèÅlëÿ D ó úUE1ÀH‰åHƒìdH‹%( H‰EøH H9GtH‹EødH+%( u"ÉD‰Àà H9FuãH‹† H9‡ A”ÀëÏèalëÿó úUE1ÀH‰åHƒìdH‹%( H‰EøHÍ H9G0tH‹EødH+%( u"ÉD‰Àà H9F0uãH‹†˜ H9‡˜ A”ÀëÏèlëÿUH‰åAUSH‰óHìà H‰XÿÿÿL‰…`ÿÿÿL‰hÿÿÿ„Àt#)…pÿÿÿ)M€)U)] )e°)mÀ)uÐ)}àdH‹%( H‰…8ÿÿÿ1ÀHEI‰ÐL ÿÿÿH‰…(ÿÿÿHÇÁÿÿÿÿº H‰ÞH…@ÿÿÿH‰½ÿÿÿÇ… ÿÿÿ Ç…$ÿÿÿ0 H‰…0ÿÿÿè iëÿA‰ÅH‹Qx E…í~ H…ÀH‹½ÿÿÿu>CÿA9ÝDMèH‹…8ÿÿÿdH+%( u4HÄà D‰è[A]]Ãf „ Æ .H‹NQx ¾0è>qëÿH‰ÇH…Àuæë°èßjëÿff. „ @ ó úUH‰åAVI‰þAUI‰ÕATI‰ôS‰ËHƒìH‹¿ dH‹%( H‰EØ1Àè§iþÿº L‰îL‰ç9ÓCÓA‰ÐH¯ AƒèH…ÀHDÂI‹– HƒìE‰Á‹J PHŠq 1ÀèRþÿÿH‹UØdH+%( u Heà[A\A]A^]Ãè1jëÿó úUH‰øH‰÷H‰ÖH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( uL‹€€ H•Ê 1ÀÉéçýÿÿèâiëÿfó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u)H‹‡˜ I‰òA‰ÈH‰ÖL‰×HÑp L‹ˆˆ 1ÀÉéýÿÿèˆiëÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u)H‹‡˜ I‰òA‰ÈH‰ÖL‰×Hqp L‹ˆ 1ÀÉé-ýÿÿè(iëÿ „ ó úUH‰øH‰÷H‰ÖH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( uL‹€ˆ H…É 1ÀÉé×üÿÿèÒhëÿfó úUH‰åHƒìdH‹%( H‰EøH‹‡ LH-H…ÀHÞo LDÈH‹EødH+%( uÉH‰÷A‰ÈH‰Ö1ÀH±o éwüÿÿèrhëÿfó úUH‰øH‰÷H‰ÖH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( uD‹ˆÌ A‰ÈHpo 1ÀÉé$üÿÿè hëÿff. „ @ ó úUH‰øH‰÷H‰ÖH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( u H‹ˆ L‹€¨ 1ÀHo ÉéÀûÿÿè»gëÿff. „ ó úUH‰øH‰÷H‰ÖH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( uD‹ˆÈ DAýH¯n 1ÀÉécûÿÿè^gëÿff. „ ó úUI‰øH‰÷H‰ÖH‰åHƒìdH‹%( H‰EøI‹€˜ H…ÀtZ¶€€ ¨t7L @¯ L‰ ‰Px H‹EødH+%( u;ÉA‰ÈH$n 1Àéèúÿÿ „ ¨tL ¤¦ L‰ NPx ëà @ L‹ APx ë¶èºfëÿf. „ ó úUH‰øH‰÷H‰ÖH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( uL‹€Ø HÃm 1ÀÉégúÿÿèbfëÿfó úUH‰øH‰÷H‰ÖH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( uD‹@hL¯€Ø 1ÀHlm Ééúÿÿè fëÿff. „ fó úUH‰øH‰÷H‰ÖH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( uL‹€à Hm 1ÀÉé·ùÿÿè²eëÿfó úUH‰øH‰÷H‰ÖH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( uD‹@hL¯€à 1ÀHÃl Éébùÿÿè]eëÿff. „ fó úUH‰øH‰÷H‰ÖH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( uL‹€è Hjl 1ÀÉéùÿÿèeëÿfó úUH‰øH‰÷H‰ÖH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( uD‹@hL¯€è 1ÀHl Éé²øÿÿèdëÿff. „ fó úUH‰åAWI‰×Hìk AVAUA‰ÍATI‰ôL‰þSHƒì¾ dH‹%( H‰EÈH‹‡° L‰çH‹Xp1ÀèOøÿÿL‰þ¹ H÷k LcðI‰Ø1ÀL)öK<4è,øÿÿL‰þL¾¨ Hl] HcØ1ÀLóE‰îL‰ñH)ÞI< H)Ùèþ÷ÿÿH˜HØI9ÆsCÆ4 H‹EÈdH+%( uHƒÄD‰è[A\A]A^A_]ÃèÉcëÿf „ ó úUI‰ñH‰ÖH‰åHƒìL‹ Mx dH‹%( H‰EøH‹‡˜ H…Àtö€€ t5L ‘ L‰ïLx H‹EødH+%( u(ÉH±\ L‰Ï1ÀéV÷ÿÿf D L`4 L‰ºLx ëÉè;cëÿff. „ ó úUI‰ñH‰ÖH‰åHƒìL‹‡Lx dH‹%( H‰EøH‹‡˜ H…Àtö€€ t5LÉH L‰WLx H‹EødH+%( u(ÉH!\ L‰Ï1ÀéÆöÿÿf D LÐ3 L‰"Lx ëÉè«bëÿff. „ ó úUI‰ñH‰ÖH‰åHƒìdH‹%( H‰EøH‹‡ˆ H…Àt-H‹UødH+%( uFL‹@ L+@HM 1ÀÉL‰ÏéLöÿÿ @ H‹EødH+%( uÉL44 L‰Ï1ÀH¥ é öÿÿèbëÿff. „ ó úUI‰ñH‰ÖH‰åHƒìdH‹%( H‰EøH‹‡€ H…ÀtHƒx u.H‹EødH+%( uGÉLÊ3 L‰Ï1ÀH; é¶õÿÿf D H‹UødH+%( uL‹@L+ HJL 1ÀÉL‰Ïéˆõÿÿèƒaëÿ ó úUI‰ñH‰ÖH‰åHƒìL‹‡¸ dH‹%( H‰Eø1ÀH‹‡€ H…Àt€x4 t&H‹EødH+%( u ÉH•h L‰Ï1Àé%õÿÿ D L L+@ëÑèaëÿfó úUH‰øH‰÷H‰ÖH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( uH‹€ H Z L‹@81ÀÉéÃôÿÿè¾`ëÿff. „ ó úUH‰åAVI‰ÖAUI‰õATA‰ÌHƒìH‹¿˜ dH‹%( H‰EØ1ÀèšTþÿI‰ÁH‹EØdH+%( u%HƒÄE‰àD‰áL‰öA\L‰ïH„g A]1ÀA^]éCôÿÿè>`ëÿff. „ ó úUH‰åATSH‰óHƒìH‹¿˜ dH‹%( H‰Eè1Àè#TþÿH‹»˜ I‰ÄèTþÿL‰æH‰Çè©oëÿH‹UèdH+%( u HƒÄH˜[A\]ÃèÊ_ëÿf. „ ó úUI‰ðH‰åHƒìH‹·ˆ I‹¸ˆ dH‹%( H‰Eø1ÀH…öt/H…ÿt:HƒÇ-HƒÆ-è=oëÿH˜H‹UødH+%( u#ÉÃf. „ H÷ßHÀëÝ „ ¸ ëÎèD_ëÿ @ ó úUI‰ðH‰åHƒìH‹· I‹¸ dH‹%( H‰Eø1ÀH…öt/H…ÿt*HƒÇ-HƒÆ-è½nëÿH˜H‹UødH+%( u ÉÃf. „ 1ÀH ÷tÞHƒþHÀHƒÈëÑèÇ^ëÿ € ó úUH‰åSHƒìH‹Ÿ˜ dH‹%( H‰Eè1ÀHƒ»ˆ tH‹EèdH+%( u&H‹]øÉÃf D H‹SH‹s H‹{觉ýÿH‰ƒˆ ëËèY^ëÿf „ ó úUH‰åAUATI‰ôSH‰ûHƒìL‹¯˜ dH‹%( H‰EØ1ÀIƒ½ˆ tIM‹¬$˜ I‹½ˆ H…ÿtUH‹ƒ˜ H‹°ˆ è²mëÿH˜H‹UØdH+%( uZHƒÄ[A\A]]Ãf D I‹UI‹u I‹}èÿˆýÿI‰…ˆ ëf D I‹}I‹UI‹u è߈ýÿI‰…ˆ I‹„$˜ H‹¸ˆ ë‚è‚]ëÿfó úUH‰åSHƒìH‹Ÿ˜ dH‹%( H‰Eè1ÀHƒ» tH‹EèdH+%( u&H‹]øÉÃf D H‹SPH‹s`H‹{HègˆýÿH‰ƒ ëËè]ëÿf „ ó úUH‰åAUATI‰ôSH‰ûHƒìL‹¯˜ dH‹%( H‰EØ1ÀIƒ½ tIM‹¬$˜ I‹½ H…ÿtUH‹ƒ˜ H‹° èrlëÿH˜H‹UØdH+%( uZHƒÄ[A\A]]Ãf D I‹UPI‹u`I‹}H过ýÿI‰… ëf D I‹}HI‹UPI‹u`蟇ýÿI‰… I‹„$˜ H‹¸ ë‚èB\ëÿfó úUH‰åATI‰ôSH‰ûHƒìH‹·€ dH‹%( H‰Eè1ÀH…öt0I‹¼$€ H…ÿt[è¾këÿH˜H‹UèdH+%( uyHƒÄ[A\]à @ H‹·¸ H‹—ˆ H‹¿€ è‡ýÿH‰ƒ€ I‹¼$€ H‰ÆH…ÿu¬ € I‹´$¸ I‹¼$€ I‹”$ˆ èˆýÿI‰„$€ H‰ÇH‹³€ éqÿÿÿèo[ëÿff. „ @ ó úUH‰åAVA‰ÎAUI‰ÕATI‰ôSHƒìPdH‹%( H‰EØH‹‡ˆ H…À„7 ·2Ax H)ÐH‹@ H…À„Ð H‹fïÀH…Òt,H‹HH…ÉˆÇ fïÀòH*ÁH…Òˆ× fïÉòH*Êò^Á‹PfïÉ…ÒueH]¹@ º ¾@ L!b H‰ß¸ è†vëÿ1ÀI‰ØD‰ñHèS L‰îL‰çèŒîÿÿH‹UØdH+%( …¿ HƒÄP[A\A]A^]à @ ‹@fïÉfïÒòH*ÒòH*ÈòY ‹ ò^ÊéuÿÿÿffïÀf(Èéfÿÿÿ H‰ÎƒáfïÀHÑîH ÎòH*ÆòXÀH…Ò‰)ÿÿÿH‰ÑƒâfïÉHÑéH ÑòH*ÉòXÉéÿÿÿH‹EØdH+%( u'HƒÄPL‰îL‰ç1À[LeC HS A\A]A^]éºíÿÿèµYëÿ D ó úUL <C L a H‰åAVA‰Î¹@ AUI‰Õº ATI‰ô¾@ SH]H‰ßHƒìXdH‹%( H‰EØ1ÀAQè:uëÿ1ÀI‰ØD‰ñHœR L‰îL‰çè@íÿÿH‹UØdH+%( u Heà[A\A]A^]Ãè Yëÿff. „ @ UH‰åAUATSHƒìL‹§€ dH‹%( H‰EØ1ÀM…ätkH‹Ÿ¸ L‹¯ˆ L‰çH‰Þè‡ýÿHƒìI‹|$ 1ÉSL‰êH‰ÆA¹ A¸ èÜ I‰ÄL9%bUx XZt!¾: L‰çèá^ëÿH…ÀtA€<$ u5L‰çèÝTëÿL%y H‹EØdH+%( u HeèL‰à[A\A]]Ãf „ Æ ëÕèFXëÿf D ó úUH‰åATI‰ôSH‰ûHƒìH‹·ˆ dH‹%( H‰Eè1ÀH…öt0I‹¼$ˆ H…ÿtCè¾gëÿH˜H‹UèdH+%( uIHƒÄ[A\]à @ èËþÿÿH‰ƒˆ I‹¼$ˆ H‰ÆH…ÿuÁ @ L‰çè¨þÿÿI‰„$ˆ H‰ÇH‹³ˆ ë¡èŸWëÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉéÀSëÿè[Wëÿff. „ ó úUH ã„ H‰åAUI‰õATI‰ÔHƒìH‹·° dH‹%( H‰Eè1ÀH…öu0H‹EèdH+%( uGHƒÄL‰æL‰ï1ÀA\H¹û A]]éìêÿÿ @ H‹GxH‹@HH‹¸HX èdE H Ð( H…Àt°H‹H ëªè½Vëÿff. „ fó úUH‰åAVA‰ÎAUI‰Õº ATI‰ôSH]°H‰ÞHƒì0H‹¿ dH‹%( H‰EØ1À€={<x tAèTl H· 1ÀI‰ØD‰ñL‰îL‰çèJêÿÿH‹UØdH+%( uHƒÄ0[A\A]A^]Ãf D èƒk ë½è Vëÿff. „ UfïÀH‰åAUATL¥pÿÿÿSH‰ûHƒìxL‹¯¨ dH‹%( H‰EØ1À‹‡Ð )E )E°‰E¬H‹‡È L‰ç)EH‰E°)EÀèCqëÿ€=Ù;x tRI‹Àþÿÿ‹“Ð L‰çH‹³È èžUëÿ‹…|ÿÿÿH‹½pÿÿÿpèIOëÿH‹UØdH+%( u:HƒÄx[A\A]]à € I‹…ÀþÿÿHUL‰æLF• H ú H‹81ÀèOëÿë¢è+Uëÿff. „ ó úUH‰åAVAUATSHƒìdH‹%( H‰EØH‹‡° H…À„0 L‹®° I‰ôM…í„í ¶Žð H‰û8ð ‡ ‚Ñ L‹pHI‹UHL‰ñH Ñ„„ M…ö„ä H…Ò„« M‹n H‹r L‰ïè›ûÿ…À…» €»ð tBAöF0u;Iƒ½¸ u1Iƒ½À u'Iƒ½È u I‹„$ H‹“ ‹@9B~|L @ H‹ƒ° M‹¬$° H‹X`èÀHøÿ€=éy H˜H HEÂH÷ØH!ÃI#E`H9Ør@—À¶Àë „ ¸ H‹UØdH+%( u%HƒÄ[A\A]A^]à € H˜ëÙ @ HÇÀÿÿÿÿëÌè²Sëÿfó úUH‰åAVA‰ÎAUI‰ÕATI‰ô¾ SH]ÎHƒì H‹—° H‰ßdH‹%( H‰EØ1ÀèH 1ÀI‰ØD‰ñHÞio L‰îL‰çèSçÿÿH‹UØdH+%( u HƒÄ [A\A]A^]Ãè2Sëÿfó úUH‰åAVA‰ÎAUI‰ÕATI‰ô¾@ SH]HƒìPH‹—° H‰ßdH‹%( H‰EØ1ÀèA 1ÀI‰ØD‰ñH/L L‰îL‰çèÓæÿÿH‹UØdH+%( u HƒÄP[A\A]A^]Ãè²Rëÿfó úUH‰åAVA‰ÎAUI‰ÕATI‰ô¾@ SH]HƒìPH‹—° H‰ßdH‹%( H‰EØ1Àè½B 1ÀI‰ØD‰ñH¯K L‰îL‰çèSæÿÿH‹UØdH+%( u HƒÄP[A\A]A^]Ãè2Rëÿfó úUH‰åAVA‰ÎAUI‰ÕATI‰ô¾@ SH]HƒìPH‹—° H‰ßdH‹%( H‰EØ1ÀèíD 1ÀI‰ØD‰ñH/K L‰îL‰çèÓåÿÿH‹UØdH+%( u HƒÄP[A\A]A^]Ãè²Qëÿfó úUH‰åAVA‰ÎAUI‰ÕATI‰ô¾ SH]ÀHƒì H‹—° H‰ßdH‹%( H‰EØ1ÀèMG 1ÀI‰ØD‰ñHÞgo L‰îL‰çèSåÿÿH‹UØdH+%( u HƒÄ [A\A]A^]Ãè2Qëÿfó úUH‰åAVA‰ÎAUI‰ÕATI‰ôHu°Hƒì8dH‹%( H‰EØ1ÀH‹‡° H‹xxèÂòýÿD‰ñL‰îL‰çI‰ÀH0J 1ÀèØäÿÿH‹UØdH+%( u HƒÄ8A\A]A^]Ãè¸Pëÿ „ ó úUH‰åAVA‰ÎAUI‰ÕATI‰ôHu°Hƒì8H‹¿Ð dH‹%( H‰EØ1ÀèFòýÿD‰ñL‰îL‰çI‰ÀH´I 1Àè\äÿÿH‹UØdH+%( u HƒÄ8A\A]A^]Ãè<Pëÿff. „ ó úUH‰åAVA‰ÎAUI‰ÕATI‰ôSHPÿÿÿHì L‹‡À H‰ßdH‹%( H‰EØ1ÀÆ…Pÿÿÿ AöÀ…0 AöÀ…A AöÀ…K AöÀ…` AöÀudAöÀ …r AöÀ@u|AöÀ€…— M…À…© HãH 1ÀI‰ØD‰ñL‰îL‰çèãÿÿH‹UØdH+%( …g HÄ [A\A]A^]à @ ¹Y ÇRETRHƒÇf‰OþÆ AöÀ tŠé÷ € ºE ÆG HƒÇ H¸CAP-WRITH‰Göf‰WþAöÀ€tH¸CAP-READHƒÇ H‰G÷¸ f‰GÿAöÀ „Æ H¸ ÿÿÿÿI…À„:ÿÿÿIÁè H PV HÇÂÿÿÿÿ1À¾ èUjëÿéÿÿÿÇ…PÿÿÿEL H½SÿÿÿAöÀ„¿þÿÿÇTX HƒÇAöÀ„µþÿÿA¹ ÇSYNCHƒÇfD‰OÿAöÀ„ þÿÿ¾C ÇASYNHƒÇf‰wþÆ é…þÿÿ € ÇCON HƒÇÆ AöÀ@„}þÿÿéôþÿÿ @ H¸NEITHER ÆG HƒÇH‰Gøé ÿÿÿè Nëÿó úUH‰åATI‰ôSH‰ûHƒìHc€ dH‹%( H‰Eè1ÀH…Ét8H‹EèdH+%( uAI‹t$L‹ I‰È1ÀI‹<$HƒÄHÚT [A\]é,L @ H‹‡ H‰×¶p8è ·Èë°è{Mëÿff. „ ó úUH‰åAUI‰ÕATI‰ôSH‰ûHƒìHc€ dH‹%( H‰EØ1ÀH…Ét;H‹EØdH+%( uHH‹ƒ I‹T$L‰ïI‹4$H‹@ HƒÄ[A\A]]ÿàf „ H‹‡ H‹º¨ ¶p8èi¬ ·Èë©èßLëÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø‹‡€ …ÀtH‹UødH+%( u Éà @ H‹‡ H‰×¶p8è¬ ·ÀëÓè{Lëÿff. „ ó úUH‰åAUI‰ÕATI‰ôSHƒìL‹‡˜ dH‹%( H‰EØ1ÀAö@8u<A‹x(A‹P,I‹µÈ HþI¼$È èdëÿH˜H‹UØdH+%( u<HƒÄ[A\A]]ÃH‹¶È HUÐH‰ûL‰ÇèêYëÿH‹UзúÁê9“ s¤‰“ ëœèËKëÿff. „ ó úUH‰åAWAVAUATSHƒì(dH‹%( H‰EÈH'ÿÿÿH9G0t)H‹EÈdH+%( …õ HƒÄ([A\A]A^A_]à € €¿¤ L‹¯˜ H‰ûuÄL‹¦à M…ä„… M‹}L‰ÿèINëÿI‰Åë @ …ÀtAMf¾ L‰çèkQëÿL‰êL‰þL‰çI‰ÆèJIëÿM…öuÕL‰ç‰E¸è Nëÿ‹U¸M4…Ò…ZÿÿÿKD,I)Æ‹ƒ I9ƆCÿÿÿD‰³ é7ÿÿÿ „ H‰÷H‰u¸è¤ôÿÿH‹u¸M‹}I‰ÄH‰†à L‰ÿèªMëÿI‰ÅM…ä„ýþÿÿéaÿÿÿè„Jëÿ @ ó úUH‰åAWAVAUI‰õATI‰ÔSH‰ûHƒìHLc¿€ dH‹%( H‰EÈ1ÀM…ÿ„› €»¤ uiM‹´$à M…öt%H‹ƒ˜ H‹@H‰ÇH‰E è&MëÿH‰E¨é½ D L‰çèðóÿÿI‰„$à I‰ÆH‹ƒ˜ H‹@H‰ÇH‰E èîLëÿH‰E¨M…ö… Lu°L‰÷èUeëÿH‹“˜ I‹´$È L‰÷è~LëÿL‹u°I‹} I‹u1ÀM‰ñM‰øL‰ùH Q èH L‰÷A‰ÄèàEëÿH‹EÈdH+%( … HƒÄHD‰à[A\A]A^A_]à …ÀtHMq¾ L‰÷è“OëÿH‹U¨H‹u L‰÷H‰E˜èoGëÿL‹M˜M…ÉuÎL‰÷‰E è+Lëÿ‹U …Ò…?ÿÿÿM H‹E¨L‰ÎI|H)þèCëÿI‰ÆH…À…BÿÿÿH‹EÈdH+%( uwI‹uI‹} HƒÄHM‰ø[L‰ùA\1ÀA]L öy HCP A^A_]é<G @ ‹O|…Éu3L‹·˜ I‹~è¡Këÿ‹‹ A‹V,9ÁLÈAöF8DDÐ9ÑLʉK|Lcùé#þÿÿèaHëÿó úUH‰åHƒìdH‹%( H‰Eø¸ÿÿÿÿƒþu1ÀH…Òt 1ÀH9— •ÀH‹UødH+%( uÉÃèHëÿ @ ó úUI‰ðH‰ÖH‰åHƒìdH‹%( H‰Eø1À¶‡ø ¨tdÐèH nO ƒà¨u|„Àu(H‹EødH+%( …† ÉHZO L‰Ç1Àé«Ûÿÿ H‹EødH+%( ubÉH/O L‰Ç1Àé‡Ûÿÿ € H‹EødH+%( u:ÉHŒ L‰Ç1Àé_Ûÿÿ € H‹EødH+%( uÉHØN L‰Ç1Àé7Ûÿÿè2Gëÿfó úUI‰òH‰ÖH‰åHƒìdH‹%( H‰EøH‹‡˜ H…ÀtUH‹@HL ¤ H…ÀtH‹@ H…Àt‹êúx …Ò~RL‹ˆ H‹EødH+%( uEÉA‰ÈHöM L‰×1Àé·Úÿÿ € H‹EødH+%( uL 9t ëÌ „ L‹ˆ ë¬è‚Fëÿfó úUH‰åHƒìdH‹%( H‰Eø¸ÿÿÿÿƒþu-1ÀH…Òt&H‹¿ˆ ¸ H…ÿtHƒÇ-H‰Öè KëÿH…À”À¶ÀH‹UødH+%( uÉÃèFëÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø¸ÿÿÿÿƒþu=1ÀH…Òt6H‹˜ ¸ H…Ét%H‹yH…ÿt HƒÇ-H‰ÖèJëÿH…À”À¶À € H‹UødH+%( uÉÃèšEëÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø¸ÿÿÿÿƒþu=1ÀH…Òt6H‹˜ ¸ H…Ét%H‹yPH…ÿt HƒÇ-H‰ÖèJëÿH…À”À¶À € H‹UødH+%( uÉÃèEëÿf. „ ó úUI‰ñH‰ÖH‰åHƒìdH‹%( H‰EøH‹‡˜ H…ÀteD‹€€ A÷Àðÿ t-H‹EødH+%( unÉAÁèHfL L‰ÏE·À1Àé¬Øÿÿ @ H‹EødH+%( uAÉL). L‰Ï1ÀHÖ= é€ØÿÿH‹EødH+%( uÉLr L‰Ï1ÀH¥ éèB èSDëÿ ó úUH‰åATSHƒìH‹—¨ dH‹%( H‰Eè1Àƒº ýÿÿu)L‹‡à H‰ûI‰ôM…ÀtPI‹¼$à H…ÿt#L‰Æè»SëÿH˜H‹UèdH+%( u;HƒÄ[A\]ÃL‰çèÈíÿÿI‰„$à H‰ÇL‹ƒà ëÁ @ è«íÿÿH‰ƒà I‰ÀëŸèªCëÿf. „ ó úUH‰åSHƒìdH‹%( H‰Eè1ÀHƒ¿€ tH‹EèdH+%( u1H‹]øÉà D H‹—ˆ H‹·¸ H‰ûH‹¿€ èƒnýÿH‰ƒ€ ëÀè5Cëÿ D ó úUH‰åHƒìdH‹%( H‰UøHõÿÿH9WtH‹EødH+%( u0ÉÃf „ H‹‡ H‹@0H…ÀtÖH‹UødH+%( uÉH‰÷ÿàèÆBëÿf D ó úUI‰òH‰ÖH‰åHƒìL‹¸ D¾Ÿ dH‹%( H‰EøH‹‡ˆ H…Àt6H‹UødH+%( uOL+HL@-D‰ÙL‰×ÉH!J 1ÀéZÖÿÿf. „ H‹EødH+%( uÉDAüHçI D‰ÙL‰×1Àé(Öÿÿè#Bëÿ ó úUH‰åHƒìdH‹%( H‰Eø¸ÿÿÿÿ…öu*1ÀH…Òt#H‹˜ ¸ H…ÉtH‹IHH…Ét 1ÀH9Q •ÀH‹UødH+%( uÉÃè¾Aëÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø¸ÿÿÿÿ…öu*1ÀH…Òt#H‹˜ ¸ H…ÉtH‹IH…Ét 1ÀH9Q •ÀH‹UødH+%( uÉÃèNAëÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø¸ÿÿÿÿ…öu!1ÀH…ÒtH‹€ ¸ H…Ét 1ÀH9Q •ÀH‹UødH+%( uÉÃèç@ëÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé=ëÿè«@ëÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉéÐ<ëÿèk@ëÿff. „ ó úUH‰åATI‰ôH‰ÖHƒì8dH‹%( H‰EèH‹‡¨ ƒ¸ ýÿÿu7L‹‡à M…Àt[H‹EèdH+%( uvL‰çL‹eøH¬ 1ÀÉéþÓÿÿf D H‹EèdH+%( uKL‰çL‹eøLzm 1ÀÉHw é\> @ ‰MÌH‰}ØH‰UÐè¨éÿÿH‹}Ø‹MÌH‹uÐI‰ÀH‰‡à é{ÿÿÿè™?ëÿf „ ó úUH‰åAWI‰×AVA‰ÎAUATI‰ôSHƒì8dH‹%( H‰EÈH‹‡˜ H…À„u H‹p H‹H‹Kóx ¾X(H‰u¸L‹hH‰M°…Ò~sH…É„ H‹Q H…Ò„ H‰×H‰U¨èQÇúÿH‹U¨D¾È‹‚Ä …À„[ H‹E¸I‰Àö‚Ü „Ø H‹}°€4 …Ê HI‰ÀL+Gé» f. „ L‰çL‰þE1À‰ÙHF 1ÀL‰E¨è£ÒÿÿL‹E¨HcØLÃM…í„( Hƒ}° „ A¶E*L‰þME-I< H)Þƒà<„/ E‰óHÝTo 1ÀL‰ÙH)ÙèPÒÿÿH˜HÃAöE+…° ‰ØH‹UÈdH+%( …J HƒÄ8[A\A]A^A_]à @ I‰ðA¹! L‰þL‰ç¹ 1ÀHÊE èöÑÿÿL‰þLcÀL)ÆK<é-ÿÿÿ @ H‹EÈdH+%( …ì HƒÄ8L‰þL‰çA‰È[L Wk A\1ÀA]HàD A^A_]é¡ÑÿÿL‹E¸ë‹f. „ L‰þI< H 1ÀH)ÞèxÑÿÿH˜HÃé.ÿÿÿf D L‹E¸L‰þI< ¹ H)ÞHE 1ÀèGÑÿÿH˜HÃéýþÿÿ D L‰Á1ÀHñá è'ÑÿÿLcÀI‹EM4H‹]°€{4 uHH+CH‹M¸L‰þK<4HÀD L)öH)Á1ÀèìÐÿÿHcØLóé¡þÿÿèÜ<ëÿff. „ ó úUH‰åAWAVA‰ÎAUI‰ÕATI‰ôSHƒì(dH‹%( H‰EÈH‹‡˜ H…À„µ H‹pHH‹X`HæC ¾ L‹xPL‰ç1ÀH‰u¸L‰îèjÐÿÿLcÐM…ÿ„Æ Hƒ}¸ „» A¶G*L‰îMG-K<L)Öƒà<„ý L‰ñH«Ro 1ÀL‰U¸L)Ñè ÐÿÿL‹U¸LcðMÖI+_…© D‰ðH‹UÈdH+%( … HƒÄ([A\A]A^A_]à @ H‹EÈdH+%( …Ü HƒÄ(E‰ðD‰ñL‰î[L‰çL Ti A\HáB A]1ÀA^A_]éžÏÿÿf D L‰îK<I‰Ø¹ L)ÖH6C 1ÀL‰U¸ètÏÿÿL‹U¸LcðMÖé\ÿÿÿ D L‰îK<4H‰ÙL)öHC 1ÀèEÏÿÿH˜IÆé2ÿÿÿ L‰Á1ÀHñß L‰U°è#ÏÿÿH‹M¸L‹U°LcÀI‹G€y4 O4uHH+AH)ÃL‰îK<4H‰ÙL)öëžèì:ëÿff. „ ó úUH‰åATSH‰óHƒìH‹¿˜ dH‹%( H‰Eè1ÀèÓ.þÿH‹»˜ I‰ÄèÄ.þÿL‰æH‰ÇèYJëÿH‹UèdH+%( u HƒÄH˜[A\]Ãèz:ëÿf. „ ó úUH‰åATSH‰óHƒìH‹¿˜ dH‹%( H‰Eè1Àèc.þÿH‹»˜ I‰ÄèT.þÿL‰æH‰ÇèéIëÿH‹UèdH+%( u HƒÄH˜[A\]Ãè :ëÿf. „ ó úUH‰åATI‰ôSH‰ûHƒìH‹·ˆ dH‹%( H‰Eè1ÀH…öt0I‹¼$ˆ H…ÿtCè~IëÿH˜H‹UèdH+%( uIHƒÄ[A\]à @ è‹àÿÿH‰ƒˆ I‹¼$ˆ H‰ÆH…ÿuÁ @ L‰çèhàÿÿI‰„$ˆ H‰ÇH‹³ˆ ë¡è_9ëÿff. „ @ ó úUH‰åSHƒìdH‹%( H‰Eè1ÀHƒ¿ tH‹EèdH+%( uEH‹]øÉà D H‰ûèhã÷ÿH…ÀtH‰ƒ ëÐf. „ HY(x ǃô H‰ƒ ë¬èÑ8ëÿó úUH‰åATI‰ôSH‰ûHƒìH‹·ˆ I‹¼$ˆ dH‹%( H‰Eè1ÀH…ötHH…ÿtSHƒÇ-HƒÆ-èFHëÿH˜H…ÀuH‹ƒ¸ I+„$¸ H‹UèdH+%( u(HƒÄ[A\]à „ H…ÿtÌHÇÀÿÿÿÿëÒf¸ ëÉè48ëÿ @ ó úUH‰åHƒìH‹—¸ H‹¿€ dH‹%( H‰Eø1ÀH‹Ž€ H‹†¸ H…ÿt€4 t6H…Ét€y4 tH)ÐH‹UødH+%( u"Éà € HH+AëÜ € HH+WëÁèª7ëÿf. „ ó úUI‰òL ; H‰ÖH‰åHƒìdH‹%( H‰EøH‹‡€ H…ÀtH‹@ H…Àt‹cëx …Ò~+L‹ˆ H‹EødH+%( u ÉA‰ÈHo> L‰×1Àé0ËÿÿL‹ˆ ëÓè"7ëÿfó úUH‰åATI‰ôSH‰ûHƒìH‹·€ dH‹%( H‰Eè1ÀH…öt0I‹¼$€ H…ÿt[èžFëÿH˜H‹UèdH+%( uyHƒÄ[A\]à @ H‹·¸ H‹—ˆ H‹¿€ èæaýÿH‰ƒ€ I‹¼$€ H‰ÆH…ÿu¬ € I‹´$¸ I‹¼$€ I‹”$ˆ è«aýÿI‰„$€ H‰ÇH‹³€ éqÿÿÿèO6ëÿff. „ @ ó úUI‰òL Û H‰ÖH‰åHƒìdH‹%( H‰EøH‹‡° H…Àt#H‹@HH…ÀtH‹@ H…Àt‹úéx …Ò~2L‹ˆ H‹EødH+%( u%ÉA‰ÈH= L‰×1ÀéÇÉÿÿ € L‹ˆ ëÌè²5ëÿfó úUH‰åAVAUATI‰üSH‰óHƒìL‹¯ L‹¶ dH‹%( H‰EØ1ÀM…ítMM…ötpI‹v8I‹}8è#EëÿH˜H…ÀuA‹„$ô +ƒô H˜H‹UØdH+%( …– HƒÄ[A\A]A^]à @ èƒß÷ÿI‰ÅH…Àt;I‰„$ M…öužL‹³ ë D H‰ßèXß÷ÿI‰ÆH…Àt0H‰ƒ étÿÿÿ @ L-I$x AÇ„$ô M‰¬$ ë° L5)$x ǃô L‰³ é3ÿÿÿèž4ëÿff. „ ó úUI‰òH‰ÖH‰åHƒìdH‹%( H‰EøH‹‡˜ H…ÀtUH‹@L H…ÀtH‹@ H…Àt‹Jèx …Ò~RL‹ˆ H‹EødH+%( uEÉA‰ÈHV; L‰×1ÀéÈÿÿ € H‹EødH+%( uL ™a ëÌ „ L‹ˆ ë¬èâ3ëÿfó úUH‰åAVAUATSH‰óHƒìL‹¯ L‹¶ dH‹%( H‰EØ1ÀM…ít8M…ötcI‹v8I‹}8èVCëÿH˜H‹UØdH+%( …ž HƒÄ[A\A]A^]à @ I‰üèÈÝ÷ÿI‰ÅH…Àt@I‰„$ M…öu°L‹³ ë¢f. „ H‰ßè˜Ý÷ÿI‰ÆH…Àt0H‰ƒ ë„ € L-‰"x AÇ„$ô M‰¬$ ë« L5i"x ǃô L‰³ é@ÿÿÿèÞ2ëÿff. „ UH‰åAUA‰ÕATI‰ôSH‰û¿˜ HƒìdH‹%( H‰EØ1Àè!EëÿH…À„ý H‰ÆH‹CH ŠäÿÿL‰çfHnÁH‰† H‹ HÇF H‰H–åÿÿfHnÐHêäÿÿÆFx H‰F(H{ÄÿÿflÂH‰F0H¼ÄÿÿH‰F8HÅÿÿH‰F@HfÅÿÿH‰FHH‹ÚÿÿH‰FPHàîÿÿH‰FHFXfHnÈHFhFD‰®ˆ fHnÀflÉHÇF| flÀNXFhèÒi H‹CHƒx t AÇD$$ ÇC 1ÀH‹UØdH+%( u&HƒÄ[A\A]]Ë5™åx HÜ 1ÿ1Àèu®üÿƒÈÿëËè{1ëÿff. „ ó úUH‰åAVAUATSH‰óHƒìL‹¯ L‹¶ dH‹%( H‰EØ1ÀM…ít8M…ötcI‹v8I‹}8èæ@ëÿH˜H‹UØdH+%( …ž HƒÄ[A\A]A^]à @ I‰üèXÛ÷ÿI‰ÅH…Àt@I‰„$ M…öu°L‹³ ë¢f. „ H‰ßè(Û÷ÿI‰ÆH…Àt0H‰ƒ ë„ € L- x AÇ„$ô M‰¬$ ë« L5ù x ǃô L‰³ é@ÿÿÿèn0ëÿff. „ ó úUH‰åATSHƒìdH‹%( H‰E苇€ …ÀtH‹UèdH+%( uMHƒÄ[A\]Ãf‹G|H‰û…ÀuÜL‹§˜ I‹|$è3ëÿ‹“ A‹L$,9ÂMÂAöD$8T DÊ9ÈLÁ‰C|ë¤èÙ/ëÿf „ ó úUH‰åAUATI‰ôSH‰ûHƒìL‹¯˜ dH‹%( H‰EØ1ÀIƒ½ˆ tIM‹¬$˜ I‹½ˆ H…ÿtUH‹ƒ˜ H‹°ˆ è2?ëÿH˜H‹UØdH+%( uZHƒÄ[A\A]]Ãf D I‹UI‹u I‹}èZýÿI‰…ˆ ëf D I‹}I‹UI‹u è_ZýÿI‰…ˆ I‹„$˜ H‹¸ˆ ë‚è/ëÿfó úUH‰åAUATI‰ôSH‰ûHƒìL‹¯˜ dH‹%( H‰EØ1ÀIƒ½ tIM‹¬$˜ I‹½ H…ÿtUH‹ƒ˜ H‹° èb>ëÿH˜H‹UØdH+%( uZHƒÄ[A\A]]Ãf D I‹UPI‹u`I‹}Hè¯YýÿI‰… ëf D I‹}HI‹UPI‹u`èYýÿI‰… I‹„$˜ H‹¸ ë‚è2.ëÿfó úUH‰åAUATI‰ôSHƒì(L‹¯˜ Hc€ dH‹%( H‰EØ1ÀM‹MH…Ét6H‹EØdH+%( uiI‹t$I‹<$HƒÄ(I‰È[H\5 A\1ÀA]]éS, ‹O|H‰û…Éu3L‰ÏL‰MÈèº0ëÿ‹‹ A‹U,L‹MÈ9ÁLÈAöE8DDÐ9ÑLʉK|HcÉëˆèy-ëÿf „ ó úUH‰åHƒìH‹—€ dH‹%( H‰Eø1ÀH‹†€ H…ÀtzH‹@ H…Ò„ H‹R H‰ÁH ÑH…ÀtCH…Òt>‹ áx H‹¸ H‹² …ÉHN² HN¸ è¶<ëÿH˜H‹UødH+%( uEÉÃ1ÀH…ÉtèHƒúHÀHƒÈëÛ € H…Òu 1ÀëË € 1ÀHƒz •Àë¸ @ H÷ØHÀë¬è›,ëÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡° H…À„§ H‹–° H‹@HH…ÒtoH‹RHH…À„œ H‹@ H…ÒtbH‹R H‰ÁH ÑH…Àt[H…ÒtV‹ +àx H‹¸ H‹² …ÉHN² HN¸ èÂ;ëÿH˜H‹UødH+%( u]Éà € H…Àt:H‹@ H÷ØHÀë×1ÀH…ÉtÐHƒúHÀHƒÈëà H‹–° 1ÀH…Òt²H‹RHH…Òu 1Àë¥ D 1ÀHƒz •Àë”è+ëÿff. „ @ ó úUH‰åAVAUATSHƒìdH‹%( H‰EØ1ÀHƒ¿ˆ t$H‹EØdH+%( …¦ Heà[A\A]A^]à @ L‹§€ H‰ûM…ätlL‹¯¸ L‹·ˆ L‰çL‰îèHYýÿHƒìI‹|$ 1ÉAUL‰òH‰ÆA¹ A¸ èß I‰ÄL;%š'x XZt!¾: L‰çè1ëÿH…ÀtA€<$ u L‰çè'ëÿL%>èx L‰£ˆ éNÿÿÿfÆ ëíè–*ëÿf D ó úUH‰åAVAUATI‰ôSH‰ûHƒìL‹¯ˆ dH‹%( H‰EØ1ÀM…í„h H‹‡¨ H‹€H ‹p0…ö… I‹„$€ H‹“€ H…À„ H‹@ H…Ò„ò H‹R H‰ÁH ÑH…À„÷ H…Ò„î ‹ üÝx H‹¸ H‹² …ÉHN² HN¸ è“9ëÿH˜H…ÀuM‹´$ˆ M…í„K M…ö„B M9õtQAöE+u AöF+„ë I}-Iv-èN9ëÿ…À…6 I‹UI‹FI;V wI9E sH9Ð…± I‹F I+E H…ÀuH‹ƒ¸ I+„$¸ H‹UØdH+%( … HƒÄ[A\A]A^]à D M‹´$ˆ ¸ M…ö…`ÿÿÿëÃH…É„;ÿÿÿHƒúHÀHƒÈëf. „ Hƒ¾ˆ „¢ H‹‡¨ H‹€H ‹@0…À„ŠþÿÿHÇÀÿÿÿÿépÿÿÿ D H)ÐécÿÿÿI‹UI‹FH9Є6ÿÿÿëå D H…Ò„ÃþÿÿHƒz ¸ …2ÿÿÿé®þÿÿf. „ M î„ ÿÿÿIƒýHÀHƒÈé ÿÿÿ € H˜éèþÿÿf „ H‹†¸ H+‡¸ éÌþÿÿ D H…À…VÿÿÿéNþÿÿè(ëÿ D ó úUH‰åHƒìdH‹%( H‰EøH‹†¸ H+‡¸ uaH‹–€ H‹€ H…ÒttH‹R H…É„ H‹I H‰ÖH ÎH…ÒtCH…Ét>‹±Ûx H‹º H‹± …ÀHN± HNº èH7ëÿH˜H‹UødH+%( u7ÉÃH…ötêHƒùHÀHƒÈëÝ H…ÉtÕ1ÀHƒy •ÀëÉ € H÷ÚHÀëºè;'ëÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹†¸ H+‡¸ uaH‹–€ H‹€ H…ÒttH‹R H…É„ H‹I H‰ÖH ÎH…ÒtCH…Ét>‹ÑÚx H‹º H‹± …ÀHN± HNº èh6ëÿH˜H‹UødH+%( u7ÉÃH…ötêHƒùHÀHƒÈëÝ H…ÉtÕ1ÀHƒy •ÀëÉ € H÷ÚHÀëºè[&ëÿff. „ ó úUH‰åATSHƒìH‹˜ H‹–˜ dH‹%( H‰Eè1ÀH…É„Ë H…Ò„º H‹YPL‹bPH…Ût]M…䄤 L9ã„à öC+u]AöD$+uUH‹SI‹L$H9Ñ„“ H‰ÈH)Ð D H‹UèdH+%( …Œ HƒÄ[A\]à @ HÇÀÿÿÿÿM…äuÔH‹BXH+AXëÊfH{-It$-èB5ëÿ…Àu H‹SI‹L$I;T$ w’1ÀH;K wŠëœ @ H˜ë” @ ¸ ë‰H÷ÚHÀé}ÿÿÿ D I‹D$ H+C éjÿÿÿf1Àéaÿÿÿè$%ëÿ @ ó úUH‰åATSHƒìH‹˜ H‹–˜ dH‹%( H‰Eè1ÀH…É„Ë H…Ò„º H‹YL‹bH…Ût]M…䄤 L9ã„à öC+u]AöD$+uUH‹SI‹L$H9Ñ„“ H‰ÈH)Ð D H‹UèdH+%( …Œ HƒÄ[A\]à @ HÇÀÿÿÿÿM…äuÔH‹BH+AëÊfH{-It$-è4ëÿ…Àu H‹SI‹L$I;T$ w’1ÀH;K wŠëœ @ H˜ë” @ ¸ ë‰H÷ÚHÀé}ÿÿÿ D I‹D$ H+C éjÿÿÿf1Àéaÿÿÿèô#ëÿ @ ó úUH‰åAWAVA‰ÎAUI‰ÕATI‰ôSHƒì(dH‹%( H‰EÈH‹‡˜ H…À„µ H‹pH‹X H+ ¾ L‹xL‰ç1ÀH‰u¸L‰î芷ÿÿLcÐM…ÿ„Æ Hƒ}¸ „» A¶G*L‰îMG-K<L)Öƒà<„ý L‰ñHË9o 1ÀL‰U¸L)Ñè=·ÿÿL‹U¸LcðMÖI+_…© D‰ðH‹UÈdH+%( … HƒÄ([A\A]A^A_]à @ H‹EÈdH+%( …Ü HƒÄ(E‰ðD‰ñL‰î[L‰çL tP A\H* A]1ÀA^A_]龶ÿÿf D L‰îK<I‰Ø¹ L)ÖHV* 1ÀL‰U¸è”¶ÿÿL‹U¸LcðMÖé\ÿÿÿ D L‰îK<4H‰ÙL)öH3* 1Àèe¶ÿÿH˜IÆé2ÿÿÿ L‰Á1ÀHÇ L‰U°èC¶ÿÿH‹M¸L‹U°LcÀI‹G€y4 O4uHH+AH)ÃL‰îK<4H‰ÙL)öëžè "ëÿff. „ ó úUH‰åHƒìH‹—˜ dH‹%( H‰Eø1ÀH‹†˜ H…Ò„– H…À„• H‹HHH‹BHH…Àt`H‹@ H…ÉtwH‹Q H‰ÁH ÑH…ÀtQH…ÒtL‹ ™Õx H‹¸ H‹² …ÉHN² HN¸ è01ëÿH˜H‹UødH+%( uKÉà D H…Éu31Àëá1ÀH…ÉtÚHƒúHÀHƒÈëÍ H÷ØHÀë¸ ë»f „ 1ÀHƒy •Àë¦è!ëÿff. „ @ ó úUH‰åHƒìH‹—˜ dH‹%( H‰Eø1ÀH‹†˜ H…Ò„– H…À„• H‹HH‹BH…Àt`H‹@ H…ÉtwH‹Q H‰ÁH ÑH…ÀtQH…ÒtL‹ ™Ôx H‹¸ H‹² …ÉHN² HN¸ è00ëÿH˜H‹UødH+%( uKÉà D H…Éu31Àëá1ÀH…ÉtÚHƒúHÀHƒÈëÍ H÷ØHÀë¸ ë»f „ 1ÀHƒy •Àë¦è ëÿff. „ @ ó úUH‰åATSHƒìL‹§˜ H‹ž˜ dH‹%( H‰Eè1ÀM…ä„» H…Û„’ I‹D$H‹SH…ÀttH‹@ H…Ò„§ H‹R H‰ÁH ÑH…ÀtoH…Òtj‹ ‘Óx H‹¸ H‹² …ÉHN² HN¸ è(/ëÿH˜H…Àu H‹CI+D$H‹UèdH+%( uWHƒÄ[A\]ÃH…ÒtÚHƒz tÓ @ ¸ ëÑH…ÉtÃHƒúHÀHƒÈë¿ € H÷ÛHÀë° „ H…ÀtšHÇÀÿÿÿÿëšèí ëÿff. „ fó úUH‰åATSHƒìL‹§˜ H‹ž˜ dH‹%( H‰Eè1ÀM…ä„» H…Û„’ I‹D$HH‹SHH…ÀttH‹@ H…Ò„§ H‹R H‰ÁH ÑH…ÀtoH…Òtj‹ qÒx H‹¸ H‹² …ÉHN² HN¸ è.ëÿH˜H…Àu H‹CXI+D$XH‹UèdH+%( uWHƒÄ[A\]ÃH…ÒtÚHƒz tÓ @ ¸ ëÑH…ÉtÃHƒúHÀHƒÈë¿ € H÷ÛHÀë° „ H…ÀtšHÇÀÿÿÿÿëšèÍ ëÿff. „ fó úUH‰åATSH‰óHƒìL‹§ˆ dH‹%( H‰Eè1ÀM…ä„O H‹‡¨ H‹€H ‹p0…ö… H‹ƒ€ H‹—€ H…À„w H‹@ H…Ò„ê H‹R H‰ÁH ÑH…À„æ H…Ò„Ý ‹ 4Ñx H‹¸ H‹² …ÉHN² HN¸ èË,ëÿH˜H…ÀutH‹›ˆ M…ä„4 H…Û„+ I9Ü„R AöD$+u öC+„Ð I|$-Hs-è‚,ëÿ…À… I‹T$H‹KH;S w 1ÀI9L$ sH9Ñ„‰ H‰ÈH)Ð H‹UèdH+%( …# HƒÄ[A\]à @ H‹›ˆ ¸ H…Û…pÿÿÿëÉH…É„LÿÿÿHƒúHÀHƒÈë³ Hƒ¾ˆ „² H‹‡¨ H‹€H ‹@0…À„£þÿÿHÇÀÿÿÿÿë€H‹C I+D$ érÿÿÿfI‹T$H‹KH9ÑtâéTÿÿÿ D H…Ò„ÛþÿÿHƒz ¸ …?ÿÿÿéÆþÿÿf. „ 1ÀL ã„%ÿÿÿIƒüHÀHƒÈéÿÿÿ D H˜é ÿÿÿf „ 1Àéùþÿÿf „ H‹†¸ H+‡¸ éÝþÿÿ D H…À…FÿÿÿéVþÿÿèUëÿ D UH‰åAWAVAUATA‰ÌHJSHƒìH‹ZdH‹%( H‰EÈ1ÀH9Ùt(I‰÷I‰þD‰Æ € ‹C0D9àC4D9à0H‹H9ÙuèH‹EÈdH+%( …þ HƒÄ[A\A]A^A_]Ãf D H‹C(H…Àt6E„ÀHÔë L‰þI‰ÀH L_ L‰÷HDÊHj[o 1Àè+ 1öH˜I)ÇIÆL‹kHSL9êtŒI9Õt‡ € A‹E0A9Ä| AE4A9Ä|M‹m L9êuåé`ÿÿÿM‹E(M…Àtb@„öHá^ L‰þL‰÷H Oë HùZo HEÈ1Àè¶ E1ÀH˜I)ÇIÆH‹EÈdH+%( u%HƒÄD‰áL‰êL‰þ[L‰÷A\A]A^A_]éþÿÿD¶ÆëÌèâëÿfó úUH‰åAWAVAUATSHì Hƒ $ Hƒì8L‹— I‹Z(dH‹%( H‰EÈ1ÀI‰×IR(Æ…Àïÿÿ I‰ýI‰öH9Út|D‹§ô D ‹C0A9Ä| C4A9ÄŒŒ H‹H9ÚuäLÀïÿÿÆE¿ I‹J81ÀE‰àH$! L‰þL‰÷è>ÿÿH‹UÈdH+%( …L HÄ8 [A\A]A^A_]Ãf „ Æ…Èïÿÿ D‹§ô H¸no fieldLÀïÿÿH‰…Àïÿÿë‹ „ L‹C(M…À„ LÀïÿÿH a] ¾ 1ÀL‰ÏH|Yo L‰•°ïÿÿL‰¸ïÿÿè1 ¾ E1Û1ÉL‹¸ïÿÿH˜L‹•°ïÿÿH)ÆI<HSH‹[H9Út#H9Ót f D ‹C0A9Ä|C4A9Ä|0H‹H9ÚuèE‹¥ô éçþÿÿA» ¾ ¹ LÀïÿÿL‰Ïë¨L‹C(M…Àtg„ÉH-é H «\ L‰ ïÿÿHDÈHÅXo 1ÀL‰•¨ïÿÿH‰µ°ïÿÿH‰½¸ïÿÿèq H‹µ°ïÿÿE1Û1ÉH‹½¸ïÿÿH˜L‹ ïÿÿL‹•¨ïÿÿH)ÆHÇHSH‹[H9Ú„Wÿÿÿ € ‹C0A9Ä|C4A9Ä| H‹H9Úuèé3ÿÿÿL‹C(M…Àte„ÉH \ H è L‰ ïÿÿHEÈH Xo 1ÀL‰•¨ïÿÿH‰µ°ïÿÿH‰½¸ïÿÿèÌ H‹µ°ïÿÿE1ÛH‹½¸ïÿÿH˜L‹ ïÿÿL‹•¨ïÿÿH)ÆHÇD‰áE‰ØH‰ÚL‰°ïÿÿL‰•¸ïÿÿè©ûÿÿE‹¥ô L‹•¸ïÿÿL‹°ïÿÿé‚ýÿÿèÚëÿf. „ ó úUH‰åAWAVAUATI‰ÔSH‰óHƒì(‰M´‹°Êx D¾— L‹¿¸ L‹·€ L‹¯ˆ dH‹%( H‰EÈ1À…ÒŽ8 M…ötSI‹V H…ÒtJH‰×D‰U°H‰U¸èšžúÿH‹U¸D‹U°M‰øD¾È‹‚Ä …Àt*ö‚Ü t!A€~4 uMM+Fë „ M‰øA¹! L‰æH‰ß¹ 1ÀHÒ D‰U¸èú©ÿÿL‰æD‹U¸LcÀL)ÆJ<D‰ÑH? 1ÀL‰E¸èÔ©ÿÿL‹E¸LcÈMÁM…í„‘ M…ö„ˆ A¶E*L‰æME-J< L)΃à<„š ‹M´H,o 1ÀL‰M¸L)Éè‚©ÿÿL‹M¸H˜N4AöE+…Õ D‰ðH‹UÈdH+%( …á HƒÄ([A\A]A^A_]à „ H‰÷E1ÀL‰æéIÿÿÿfL‰æJ< M‰ø¹ L)ÎHÎ 1ÀL‰M¸è ©ÿÿL‹M¸H˜N4ë“L‰Á1ÀH¹¹ L‰M¸èë¨ÿÿL‹M¸LcÀI‹EMÈA€~4 uII+FL‰ùL‰æJ<L‰E¸H)ÁL)ÆH{ 1Àè¨ÿÿL‹E¸LcÈO4é0ÿÿÿ D L‰æJ<3H(ç 1ÀL)ö耨ÿÿH˜IÆé ÿÿÿèqëÿó úUH‰åAWAVAUATSHƒì(‰M´dH‹%( H‰EÈH‹‡° H…À„+5ëÿI‰Ô‹6Èx L‹xXH‰óD¾— L‹pHL‹hP…Ò~gM…ö„ I‹V H…Ò„ H‰×D‰U°H‰U¸è1œúÿH‹U¸D‹U°M‰øD¾È‹‚Ä …À„Ý ö‚Ü „Ð A€~4 …Å MM+Fé¹ H‰÷E1ÀL‰æD‰ÑHý 1ÀL‰E¸è’§ÿÿL‹E¸LcÈMÁM…í„¿ M…ö„¶ A¶E*L‰æME-J< L)΃à<„Ð ‹M´HÎ)o 1ÀL‰M¸L)Éè@§ÿÿL‹M¸H˜N4AöE+… D‰ðH‹UÈdH+%( … HƒÄ([A\A]A^A_]Ãf D M‰øA¹! L‰æH‰ß¹ 1ÀH² D‰U¸èÚ¦ÿÿL‰æD‹U¸LcÀL)ÆJ<é ÿÿÿ @ L‰æJ< M‰ø¹ L)ÎH^ 1ÀL‰M¸èœ¦ÿÿL‹M¸H˜N4ébÿÿÿ D L‰Á1ÀHA· L‰M¸ès¦ÿÿL‹M¸LcÀI‹EMÈA€~4 uII+FL‰ùL‰æJ<L‰E¸H)ÁL)ÆH 1Àè5¦ÿÿL‹E¸LcÈO4éúþÿÿ D L‰æJ<3H°ä 1ÀL)öè¦ÿÿH˜IÆéÓþÿÿèùëÿf „ ó úUH‰åAWAVAUATSHƒì(‰M´dH‹%( H‰EÈH‹‡° H…À„µ2ëÿI‰Ô‹¶Åx L‹xH‰óD¾— L‹pL‹h…Ò~gM…ö„ I‹V H…Ò„ H‰×D‰U°H‰U¸è±™úÿH‹U¸D‹U°M‰øD¾È‹‚Ä …À„Ý ö‚Ü „Ð A€~4 …Å MM+Fé¹ H‰÷E1ÀL‰æD‰ÑH} 1ÀL‰E¸è¥ÿÿL‹E¸LcÈMÁM…í„¿ M…ö„¶ A¶E*L‰æME-J< L)΃à<„Ð ‹M´HN'o 1ÀL‰M¸L)ÉèÀ¤ÿÿL‹M¸H˜N4AöE+… D‰ðH‹UÈdH+%( … HƒÄ([A\A]A^A_]Ãf D M‰øA¹! L‰æH‰ß¹ 1ÀH2 D‰U¸èZ¤ÿÿL‰æD‹U¸LcÀL)ÆJ<é ÿÿÿ @ L‰æJ< M‰ø¹ L)ÎHÞ 1ÀL‰M¸è ¤ÿÿL‹M¸H˜N4ébÿÿÿ D L‰Á1ÀHÁ´ L‰M¸èó£ÿÿL‹M¸LcÀI‹EMÈA€~4 uII+FL‰ùL‰æJ<L‰E¸H)ÁL)ÆHƒ 1Àèµ£ÿÿL‹E¸LcÈO4éúþÿÿ D L‰æJ<3H0â 1ÀL)ö舣ÿÿH˜IÆéÓþÿÿèyëÿf „ ó úUH‰åAWAVAUATSHƒì8‰M´L‹¿° dH‹%( H‰EÈ1À¶‡ ˆE¸M…ÿ„30ëÿM‹wHHÇE I‰ôI‰ÕM…ötI‹F H‰E H‰}¨I‹_`è£øÿ€=ÌËx H‹}¨H˜H HEÁH÷ØH!À¿ð „; M…ö„b AöF,„ ¾E¸‰E¨‹¾Âx M‹P…ÀŽ~ I‹V H…Ò„a H‰×H‰U¸èÕ–úÿH‹U¸I‰ØD¾È‹²Ä …ötö‚Ü … L‰îL‰ç¹ 1ÀH+ èW¢ÿÿL‰îLcÀL)ÆK<‹M¨H 1ÀL‰E¸è5¢ÿÿL‹E¸LcÈMÁM…ÿ„Ü M…ö„Ó A¶G*L‰îMG-K< L)΃à<„ë ‹M´Hq$o 1ÀL‰M¸L)Éèã¡ÿÿL‹M¸HcØLËAöG+…® ‰ØH‹UÈdH+%( …» HƒÄ8[A\A]A^A_]Ãf. „ M…ö…Ðþÿÿ‹•Áx M‹P…Ò~'ÇE¨X I‰ØA¹! éÿÿÿ @ ‹ nÁx M‹P…ÉÙ¹X L‰îL‰ç1ÀH® èI¡ÿÿLcÈL‰îK< I‰Ø¹ L)ÎHä 1ÀL‰M¸è"¡ÿÿL‹M¸HcØLËéEÿÿÿ L‰Á1ÀHɱ L‰M¸èû ÿÿL‹M¸LcÀI‹GMÈA€~4 uI+FIH)ÃL‰îK<1ÀH‰ÙL)ÆH L‰E¸è½ ÿÿL‹E¸HcØLÃéàþÿÿf D AöF0„ÖýÿÿH‹E ÇE¨s Hƒ¸¸ …ÄýÿÿHƒ¸À …¶ýÿÿHƒ¸È …¨ýÿÿéœýÿÿ A€~4 …åýÿÿMM+FéÙýÿÿf „ I‰ØA¹! éÂýÿÿfL‰çL‰îE1ÀéØýÿÿfL‰îI< H°Þ 1ÀH)Þè ÿÿH˜HÃé0þÿÿèù ëÿf „ ó úUH‰åAWI‰×AVA‰ÎAUATI‰ôSHƒì8dH‹%( H‰EÈH‹‡˜ H…À„u H‹p`H‹HH‹«¿x ¾XhH‰u¸L‹hPH‰M°…Ò~sH…É„ H‹Q H…Ò„ H‰×H‰U¨è±“úÿH‹U¨D¾È‹‚Ä …À„[ H‹E¸I‰Àö‚Ü „Ø H‹}°€4 …Ê HI‰ÀL+Gé» f. „ L‰çL‰þE1À‰ÙHn 1ÀL‰E¨èŸÿÿL‹E¨HcØLÃM…í„( Hƒ}° „ A¶E*L‰þME-I< H)Þƒà<„/ E‰óH=!o 1ÀL‰ÙH)Ùè°žÿÿH˜HÃAöE+…° ‰ØH‹UÈdH+%( …J HƒÄ8[A\A]A^A_]à @ I‰ðA¹! L‰þL‰ç¹ 1ÀH* èVžÿÿL‰þLcÀL)ÆK<é-ÿÿÿ @ H‹EÈdH+%( …ì HƒÄ8L‰þL‰çA‰È[L ·7 A\1ÀA]H@ A^A_]éžÿÿL‹E¸ë‹f. „ L‰þI< H€Ü 1ÀH)ÞèØÿÿH˜HÃé.ÿÿÿf D L‹E¸L‰þI< ¹ H)ÞHe 1Àè§ÿÿH˜HÃéýþÿÿ D L‰Á1ÀHQ® è‡ÿÿLcÀI‹EM4H‹]°€{4 uHH+CH‹M¸L‰þK<4H L)öH)Á1ÀèLÿÿHcØLóé¡þÿÿè< ëÿff. „ ó úUH‰åATI‰ôSH‰ûHƒìdH‹%( H‰Eè1ÀH…ÿtoH…ötjH9÷„© öG+tCH{-It$-è¥ëÿ…À…… H‹SI‹L$I;T$ w1ÀH9K s?H9ÑtXH‰ÈH)Ðë2 „ öF+u·H‹WH‹NH9Ñt5ëÛ 1ÀI Üt HƒûHÀHƒÈH‹UèdH+%( u+HƒÄ[A\]Ãf D I‹D$ H+C ë× D H˜ëÎ @ 1ÀëÆèGëÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uH‹—ˆ H‹·¸ H‹¿€ Éé;3ýÿèöëÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ Ãèºëÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè}ëÿff. „ fó úUH‰åHƒìdH‹%( H‰Uø1ÒH‹UødH+%( uÉH‰øÃè<ëÿff. „ UH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ HƒìxL-ðòw E1ÿM‰îH‰½°ßÿÿH‰÷H‰óH‰•ßÿÿH¯Øÿÿ‰¬ßÿÿfHnÒdH‹%( H‰EÈH`ÖÿÿfHnØflÓ)•€ßÿÿè» ëÿI‰ÄI‹6H…ö„t L‰âH‰ßH‰µ¸ßÿÿèªëÿ…À…Z H‹µ¸ßÿÿH=[ D‰ûè,ëÿ…À„ô H[MdÅ M‹<$M…ÿt[L‰þH=5 èëÿL‰þ…À„( H=& èìëÿ…ÀH[„è I‹tÅ H= èÏëÿ…ÀuH[M‹|ÅI‹?èZG I‰H[H<ÿw I‹DÅH9Є¾ H'x H9Єæ HWx H9Єn Hþw H9ЄΠH÷x H9Єf Hgx H9Ð„Æ Hwôw H9Ð„É f D H[I|Å ‹G…À…Ä H‹EÈdH+%( … ‹•¬ßÿÿH‹µ°ßÿÿHÄx [A\A]A^A_]é^Òÿÿf D AƒÇIƒÆAƒÿ …nþÿÿH‹5 lx L‰âH‰ßè$ëÿ…À„S H‹5 lx L‰âH‰ßè ëÿ…À„ H‹5lx L‰âH‰ßèðëÿ…À„ø H‹5lx L‰âH‰ßèÖëÿ…À„ H‹5lx L‰âH‰ßè¼ëÿ…À„ö H‹5lx L‰âH‰ßè¢ëÿ…À„æ H‹5lx L‰âH‰ßèˆëÿ…À„7 H‹5lx L‰âH‰ßènëÿ…À…0 ¸ é• @ M|Å M‹gI‹<$è†E I‹7I‰$H…ö…ûýÿÿéþÿÿM‹|$I‹?ècE I‹4$I‰H…ö…»ýÿÿé÷ýÿÿf D H‹°ßÿÿƒ=®Àx ÇA, …UþÿÿH ¤ÿÿH‰HéEþÿÿH‹½°ßÿÿè ëÿƒ½pßÿÿ …ö @ E1íH‹EÈdH+%( …D HÄx D‰è[A\A]A^A_]à D H[M‹|ÅI‹?è¿D I‰éóüÿÿ € H‹…°ßÿÿÇ@0 éÅýÿÿ D H‹…°ßÿÿÇ@8 éýÿÿ D L=iÀx H‹5ªÿw º L‰ÿèµëÿ…À…s H‹…°ßÿÿÇ@( érýÿÿf. „ H‹…°ßÿÿÇ@4 éUýÿÿ D H‹…°ßÿÿÇ@< é=ýÿÿÆåèw é1ýÿÿ1ÀH@H¬ix H ÐD‹kE…í…ëþÿÿH‹{¾ èÝ=úÿH‰ÆH…À„« H@XH‹½°ßÿÿfHnÈHFhfHnÀH±ÁÿÿflÉH‰FP‹…¬ßÿÿflÀNX‰†ˆ FhÇC è%: éƒþÿÿ¸ éoÿÿÿL=¿ìw E1íL‰ùH‹1H…ö„‚ L‰âH‰ßH‰¸ßÿÿè ëÿH‹¸ßÿÿ…Àueƒ=¾x …Ÿ D‰èH Ùøw H@I‹T×H9Ê„ü H €øw H9Ê„ì H@I<ÇD‹oE…í…òýÿÿ‹•¬ßÿÿH‹µ°ßÿÿè°ÎÿÿéÞýÿÿAƒÅHƒÁAƒý …`ÿÿÿH‹5òêw H…ö„: L‰âH‰ßènëÿA‰À1ÀE…À…! ƒ= ¾x …ÿ ‰ÃL=ºêw Hsów H[I‹DÇH9ЄРHõw H9ÐuH‹…°ßÿÿÇ@, H[E‹lÇE…í…EýÿÿHkÃI<éFÿÿÿ „ ¸ é þÿÿA½ÿÿÿÿé ýÿÿH‹°ßÿÿÇA, éÿÿÿ¸ é÷ýÿÿ¸ éíýÿÿ¸ éãýÿÿ¹ L‰þ‰ÇA½êÿÿÿHÀßÿÿH‰Úè«ëÿH‹ üüw 1ÿ1À‹5^´x I‰ØHýî è;}üÿé©üÿÿèA ëÿèÜô÷ÿ…À…=ÿÿÿA½êÿÿÿéŒüÿÿ¸ éxýÿÿH‹5Àéw H…öt L‰âH‰ßè(ëÿA‰À¸ E…À„·þÿÿH‹5°éw H…öt L‰âH‰ßè ëÿA‰À¸ E…À„þÿÿH‹5 éw H…öt L‰âH‰ßèØëÿA‰À¸ E…À„gþÿÿH‹5éw H…öt L‰âH‰ßè°ëÿA‰À¸ E…À„?þÿÿH‹5€éw H…öt L‰âH‰ßèˆëÿA‰À¸ E…À„þÿÿH‹5péw H…öt L‰âH‰ßè`ëÿA‰À¸ E…À„ïýÿÿH‹5`éw H…öt L‰âH‰ßè8ëÿA‰À¸ E…À„ÇýÿÿH‹5Péw H…öt L‰âH‰ßèëÿA‰À¸ E…À„ŸýÿÿH‹5@éw H…öt L‰âH‰ßèèëÿA‰À¸ E…À„wýÿÿH‹50éw H…öt L‰âH‰ßèÀëÿA‰À¸ E…À„Oýÿÿ¶µäw Hƒ½ßÿÿ ˆ…¸ßÿÿ„Æ H‰ßèüöêÿH‰…°ßÿÿH‰ÃH…À„« ¾. H‰ÇèœëÿI‰ÅH…À„e Æ LpI‰Ý¾/ L‰÷èyëÿH…Àt%Æ LxH5P¥ L‰ÿèÎ ëÿ…À…7 Æ…¸ßÿÿH5 L‰÷è° ëÿ…À„Š M…í„< A€} %„Æ ¾: L‰ïE1ÿèëÿH‰ÃH‹…ßÿÿL‹ ë L‰ÇL‰îL‰…pßÿÿèƒôøÿL‹…pßÿÿ„ÀuRM‹ L9…ßÿÿtIH…ÛuÒM‹ˆ L‰îL‰…`ßÿÿL‰ÏL‰pßÿÿè7ëÿL‹pßÿÿL‹…`ßÿÿH…Àt¼M…ÿ…R M‰Çë®M‰ÇM…ÿ„d Aƒ… H5ô2 L‰÷èà ëÿ…À…‹ I‹‡0 L5Š²ÿÿH “°ÿÿL%œÿÿL‹h(éÒ ¿¨ )…ßÿÿèbëÿfo…ßÿÿH…ÀH‰Æ„¢ € fo¥€ßÿÿH=ˆ x Ç€ I‹EL‰v(H‰HÜ°ÿÿH‰FH±»ÿÿH‰FPHFXfHnÈHFhHÇF fHnÀ‹…¬ßÿÿH‰^0flÉH‰^8flÀ‰†ˆ ¶…¸ßÿÿH‰^@L‰fHÆFx HÇF| ˆ†¤ fNXFhè%4 M‹m fInÇfIníflÅM…í…ÿÿÿH‹½°ßÿÿè^øêÿéYøÿÿ‹5÷¯x L‰é¿ 1ÀM‹‡ HK$ èÆxüÿ‹5Ô¯x L‰é¿ 1ÀHð èªxüÿH‹½°ßÿÿèøêÿA½ýÿÿÿéøÿÿH‹…ßÿÿL=%¯ÿÿÇ…pßÿÿýÿÿÿL%$ÿÿL‹(ëM‹m L9ßÿÿ„±÷ÿÿAƒ}uèI‹½0 L‰öèHëÿfInÅfHnðH‰ÃflÆ)…`ßÿÿH…Àt¼¿¨ è± ëÿfo…`ßÿÿH…ÀH‰Æ„ñ € fo½€ßÿÿH=×x Ç€ H‹CHÇF H‰Hg°ÿÿH‰F(H ¯ÿÿH‰FHñ¹ÿÿH‰FPHFXfHnÈHFhL‰~0fHnÀ‹…¬ßÿÿL‰~8flÉL‰~@flÀ‰†ˆ ¶…¸ßÿÿL‰fHÆFx HÇF| ˆ†¤ ~NXFhèm2 Ç…pßÿÿ éßþÿÿH‹…ßÿÿL=®ÿÿL-ÙÿÿL‹0ëM‹6L9µßÿÿ„*þÿÿAƒ~uéI‹†0 H ¿ÿÿL‹`(é® € fo¥€ßÿÿH=Ðx Ç€ I‹D$HÇF H‰H_¯ÿÿH‰F(Hô¸ÿÿH‰FPHFXfHnÈHFhL‰~fHnÀ‹…¬ßÿÿL‰n0flÉL‰n8flÀ‰†ˆ ¶…¸ßÿÿL‰n@H‰^HÆFx HÇF| ˆ†¤ fNXFhèl1 M‹$$fInÆfInìflÅM…ä„ ÿÿÿ¿¨ )…pßÿÿèÀ ëÿfo…pßÿÿH…ÀH‰Æ…ÿÿÿ‹5*x H¦£ ¿ 1ÀèvüÿéTýÿÿ1öI}1Òè! ëÿH‹ßÿÿ‰Æ;AýÿÿL‹9ëM‹?ƒî…ööé˜ûÿÿL‹µ°ßÿÿé™úÿÿ‹5ͬx L‰ù¿ 1ÀH¿ è£uüÿéôüÿÿ‹5¬¬x L‰é¿ 1ÀHß è‚uüÿéÓüÿÿI‹¿0 L‰öènëÿfInÇfHnðH‰ÃflÆH…À„è ¿¨ )…ßÿÿèÓ ëÿfo…ßÿÿH…ÀH‰Æ„ÿÿÿ€ fo½€ßÿÿH=ùx Ç€ H‹CHÇF H‰H‰ÿÿH‰F(H>¬ÿÿH‰FHƒ«ÿÿH‰F0H‰F8H‰F@H€‹ÿÿH‰FHHõ¶ÿÿH‰FPHFXfHnÈHFhÆFx fHnÀ‹…¬ßÿÿflÉ~HÇF| flÀ‰†ˆ ¶…¸ßÿÿNXˆ†¤ Fhè/ érûÿÿ‹5z«x L‰éM‰ð1ÀH ¿ A½ýÿÿÿèGtüÿéµóÿÿfó úUH‰åATSHƒìdH‹%( H‰EèH-©ÿÿH9Gt H‹EèdH+%( uKHƒÄ[A\]à € H‰ûH‹?I‰ôè úêÿH‹UèdH+%( u ·ÐH‹ƒ L‰ç¶p8HƒÄ[A\]éÍV èÈöêÿ „ ó úUH‰åHƒìdH‹%( H‰EøH ¨ÿÿH9G”ÀH‹UødH+%( uÉÃèƒöêÿ ó úUHt¨ÿÿH‰åHƒìdH‹%( H‰Eø1ÀH9WuH!îw H9‡ ”ÀH‹UødH+%( uÉÃè1öêÿó úUH$¨ÿÿH‰åHƒìdH‹%( H‰Eø1ÀH9WuHÑðw H9‡ ”ÀH‹UødH+%( uÉÃèáõêÿó úUHÔ§ÿÿH‰åHƒìdH‹%( H‰Eø1ÀH9WuHAïw H9‡ ”ÀH‹UødH+%( uÉÃè‘õêÿó úUH„§ÿÿH‰åHƒìdH‹%( H‰Eø1ÀH9WuH±ñw H9‡ ”ÀH‹UødH+%( uÉÃèAõêÿó úUH4§ÿÿH‰åHƒìdH‹%( H‰Eø1ÀH9WuHáðw H9‡ ”ÀH‹UødH+%( uÉÃèñôêÿó úUHä¦ÿÿH‰åHƒìdH‹%( H‰Eø1ÀH9WuHQðw H9‡ ”ÀH‹UødH+%( uÉÃè¡ôêÿó úUH”¦ÿÿH‰åHƒìdH‹%( H‰Eø1ÀH9WuHÁïw H9‡ ”ÀH‹UødH+%( uÉÃèQôêÿó úUH‰åAWAVAUI‰ÕATSHƒì(‰u¼H‹—è dH‹%( H‰EÈ1ÀH‹H9„“ I‰þHX¨A¼ÿÿÿÿL=ÿ¥ÿÿë D H‹CXHX¨H9ÂtGL9{uíH‹ƒ H‹@(H…ÀtÝ‹u¼L‰êL‰÷ÿÐ…Àx1ÒE…äAIÔ ÐA‰ÄH‹CXI‹–è HX¨H9Âu¹H‹EÈdH+%( u HƒÄ(D‰à[A\A]A^A_]à A¼ÿÿÿÿëÔèsóêÿ ó úUHîp H‰åHƒìdH‹%( H‰Eø1ÀH9· ”ÀH‹UødH+%( uÉÃè.óêÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH¦ÿÿH9G0”ÀH‹UødH+%( uÉÃèãòêÿ ó úUH‰åHƒìdH‹%( H‰EøHÀ¤ÿÿH9GtZHC¦ÿÿH9G0t=¾ è.úÿHHXHphfHnÉfHnÆflÉflÀHX@hH‹UødH+%( u Éþ¨ èÆ-úÿëÁ @ ¾˜ è¶-úÿë±èOòêÿff. „ @ ó úU‰ÿHH‰åATSHƒìdH‹%( H‰Eè1ÀH%Yx H ÐD‹cE…ät(E1äH‹EèdH+%( …… HƒÄD‰à[A\]Ãf D H‹{¾ è2-úÿH‰ÆH…ÀtRH@XH=ÿw džˆ fHnÈHFhfHnÀflÉHü°ÿÿflÀH‰FPNXFhÇC è ) évÿÿÿ A¼ÿÿÿÿéhÿÿÿèhñêÿ „ ó úUH‰åAWA‰ÏAVI‰ÖAUI‰ýH=7ù ATI‰ôHƒìdH‹%( H‰EØ1Àèå ëÿ…ÀtAL‰æH=ù èÒ ëÿ…Àt^H‹EØdH+%( u]HƒÄD‰ùL‰òL‰æL‰ïA\A]A^A_]é±éÿÿL‰çè¨2 …Àu³H‹EØdH+%( u#HƒÄ1ÀA\A]A^A_]à D L‰çèx2 …Àu–ëÎèðêÿff. „ fó úUH Tþw H‰åHƒìH‹Fþw dH‹%( H‰Eø1ÀH9Êt8HB¨LW¢ÿÿë D H‹PXHB¨H9ÊtL9@uíH‹ ¶R89úuÞ@ˆpxH‹EødH+%( uÉÃèðêÿ @ ó úUH‰åAWAVAUATL%Éýw SHƒìdH‹%( H‰EÈ1ÀH‹®ýw L9à„¦ I‰ÿHX¨L-Ç¡ÿÿL ðç ëf D H‹CXHX¨L9àtLL9kuíH‹ƒ ¶@8<„B <„ò „À„¢ E1öƒ=L¬x „’ fDˆsxH‹CXHX¨L9àu´I‹$HH¨L9àt#H‰Èë D H‹PXHB¨L9âtDL9huí€xx uçH‹EÈdH+%( … HƒÄ[A\A]A^A_]à D H‹AXÆAx HH¨L9àtÈL9itéH‹AXHH¨L9àuíë³fH‹=¹Õw E1öH…ÿ„]ÿÿÿƒ…SÿÿÿA¾ M…ÿ„Dÿÿÿ1öè QúÿH ¦ß L‹@éŽ D H‹=iÕw E1öH…ÿ„ÿÿÿƒ… ÿÿÿA¾ M…ÿ„üþÿÿ1öèÕPúÿL›‘ L‹@L‰ÑëF D H‹=Õw E1öH…ÿ„Íþÿÿƒ…ÃþÿÿA¾ M…ÿ„´þÿÿ1öèPúÿL ^p L‹@L‰ÙHnö ¾ L‰ÿ1ÀèéìêÿDˆsxL æ é}þÿÿf „ ƒè< w¶ÀIcLÈ>ÿà @ E1öDˆsxéPþÿÿH‹=µÔw E1öH…ÿ„9þÿÿƒ…/þÿÿA¾ M…ÿ„ þÿÿ1öèùOúÿH ö L‹@éjÿÿÿf „ H‹=aÔw E1öH…ÿ„íýÿÿƒ…ãýÿÿA¾ M…ÿ„Ôýÿÿ1öèOúÿH Æõ L‹@é ÿÿÿ D H‹=Ôw E1öH…ÿ„¥ýÿÿƒ…›ýÿÿA¾ M…ÿ„Œýÿÿ1öèeOúÿH wõ L‹@éÖþÿÿ D H‹=ÁÓw E1öH…ÿ„]ýÿÿƒ…SýÿÿA¾ M…ÿ„Dýÿÿ1öè OúÿH &õ L‹@éŽþÿÿ D H‹=‘Ów E1öH…ÿ„ýÿÿƒ… ýÿÿA¾ M…ÿ„üüÿÿ1öèÕNúÿH ×ô L‹@éFþÿÿ D H‹=AÓw E1öH…ÿ„Íüÿÿƒ…ÃüÿÿA¾ M…ÿ„´üÿÿ1öèNúÿH †ô L‹@éþýÿÿèìêÿ „ ó úUHôÿÿfHnÒH‰åAWAVL5Ñ×w AUATI‰ôS1ÛHƒì8H‰}¸H‰÷dH‹%( H‰EÈHèžÿÿfHnØflÓ)U è¶îêÿI‰ÇI‹6H…öt[L‰úL‰çè°ÿêÿA‰Å…ÀuIH[H n×w H Á‹S…Ò„ß H‹EÈdH+%( …L HƒÄ8D‰è[A\A]A^A_]Ãf. „ ƒÃIƒÆƒû u‘H‹5=Rx L‰úL‰çèBÿêÿA‰À1ÀE…À…\ H@HRx H ÐD‹kE…í…À H‹{¾ èJ&úÿH‰ÆH…À„® H@XH‹}¸Ç†ˆ fHnÈHFhfHnÀflÉHªÿÿflÀH‰FPNXFhÇC è7" é#ÿÿÿf¿˜ èýêÿH‰ÆH…À„z H‹Cfoe H‰† H‹ fH‰HéœÿÿÆFx H‹}¸H‰F(Hv|ÿÿH‰F0H»|ÿÿH‰F8H}ÿÿH‰F@He}ÿÿH‰FHHŠ’ÿÿH‰FPHߦÿÿH‰FHFXfHnÈHFhHÇF fHnÀHÇF| flÉdžˆ flÀNXFhèj! ÇC éOþÿÿf D H‹5ÙPx L‰úL‰çèÆýêÿA‰À¸ E…À„þÿÿH‹5ÎPx L‰úL‰çè£ýêÿA‰À¸ E…À„^þÿÿH‹5ÃPx L‰úL‰çè€ýêÿA‰À¸ E…À„;þÿÿH‹5¸Px L‰úL‰çè]ýêÿA‰À¸ E…À„þÿÿH‹5Px L‰úL‰çè:ýêÿA‰À¸ E…À„õýÿÿH‹5¢Px L‰úL‰çèýêÿA‰À¸ E…À„ÒýÿÿH‹5—Px L‰úL‰çE1öH Ów èêüêÿA‰À¸ E…À„¥ýÿÿH‹3H…ö„ˆ L‰úL‰çèÂüêÿA‰Å…Àuvƒ=h¥x …ƒ KvH 3Ów H Á‹C…À…ýÿÿ¿˜ èêúêÿH‰ÆH…À„^ H‹Cfom H‰† H‹ nH‰éßýÿÿ € E1íéÁüÿÿA½ÿÿÿÿé¶üÿÿAƒÆHƒÃAƒþ …ZÿÿÿH‹5œÑw H…ötnL‰úL‰çè üêÿA‰À1ÀE…ÀuYƒ=¿¤x …Ú HkÀH jÑw HÃD‹kE…íu–¿˜ èDúêÿH‰ÆH…À„¸ H‹Cfou H‰† H‹ vH‰é9ýÿÿH‹5:Ñw H…ötL‰úL‰çè¢ûêÿA‰À¸ E…ÀtƒH‹5.Ñw H…öt L‰úL‰çè~ûêÿA‰À¸ E…À„[ÿÿÿH‹5 Ñw H…öt L‰úL‰çèVûêÿA‰À¸ E…À„3ÿÿÿH‹5Ñw H…öt L‰úL‰çè.ûêÿA‰À¸ E…À„ ÿÿÿH‹5þÐw H…öt L‰úL‰çèûêÿA‰À¸ E…À„ãþÿÿH‹5îÐw H…öt L‰úL‰çèÞúêÿA‰À¸ E…À„»þÿÿH‹5ÞÐw H…öt L‰úL‰çè¶úêÿA‰À¸ E…À„“þÿÿH‹5ÎÐw H…öt L‰úL‰çèŽúêÿA‰À¸ E…À„kþÿÿH‹5¾Ðw H…öt L‰úL‰çèfúêÿA‰À¸ E…À„CþÿÿH‹5®Ðw H…ötHL‰úL‰çè>úêÿ…Àu9¸ é þÿÿè æêÿA½êÿÿÿé‘úÿÿ‹5þ™x 1ÿ1ÀAƒÍÿHr èÖbüÿérúÿÿA½ýÿÿÿégúÿÿf D ó úUH‰åHƒìdH‹%( H‰EøH°Ñw Hè f „ Ç HƒÀH9ÐuñǧLx ǵLx ÇÃLx ÇÑLx ÇßLx ÇíLx ÇûLx Ç Mx Ç÷Ïw ÇÐw ÇÐw Ç!Ðw Ç/Ðw Ç=Ðw ÇKÐw ÇYÐw ÇgÐw ÇuÐw ǃÐw Ç‘Ðw ÇŸÐw ÇUÎw ÇcÎw ÇqÎw ÇÎw ÇÎw Ç›Îw Ç©Îw Ç·Îw ÇÅÎw ÇÓÎw ÇáÎw H‹EødH+%( uÉÃè;äêÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt€?+•ÀH‹UødH+%( uÉÃèôãêÿ @ ó úUH‰åAWAVAUATSHƒìxH‰½hÿÿÿH‹=¡x dH‹%( H‰EÈ1ÀH…ÿ„ €?+„ä è7ÜêÿH‰…`ÿÿÿH…À„f H‹À x H…À„ €8+„ L‹½`ÿÿÿE1ä1ÛE1íD‰¥tÿÿÿÇ…xÿÿÿ M‰üëGf „ €ûD‰èƒÐ ‰…xÿÿÿA¶<{„ <}¸ DØAÆ A€<$ Mwu+D‹xÿÿÿM‰ôH5àë L‰çè“êêÿI‰ÇH…Àu«A€<$ ttM‰æL‰æH=Üê è¢òêÿ…À„R L‰æH=Ëê è‹òêÿ…À„c H‹•hÿÿÿD‰éL‰æH=ðw èzÛÿÿ‰…tÿÿÿƒøê„Ù ƒ½tÿÿÿý„# M…ÿ…iÿÿÿ D D‹¥tÿÿÿH‹½`ÿÿÿèÍÞêÿE…äˆt HýÛ H9îÞw t-H‹•hÿÿÿL-ðw ¹ÿÿÿÿH5Ë¥ L‰ïèÛÿÿA‰Ä…Àˆ7 H Îw Hè f „ Ç HƒÀH9ÐuñÇIx Ç%Ix Ç3Ix ÇAIx ÇOIx Ç]Ix ÇkIx ÇyIx ÇgÌw ÇuÌw ǃÌw Ç‘Ìw ÇŸÌw ÇÌw Ç»Ìw ÇÉÌw Ç×Ìw ÇåÌw ÇóÌw ÇÍw ÇÍw ÇÅÊw ÇÓÊw ÇáÊw ÇïÊw ÇýÊw Ç Ëw ÇËw Ç'Ëw Ç5Ëw ÇCËw ÇQËw ƒ=Žx tèã H‹ Üx H…Û„c H‰ßè+ÙêÿH‰…xÿÿÿH…À„y €;+HxHEø€? „ H]ˆL5qó H‰ÚL‰öèñàêÿI‰ÇH…À„ L- îw ë& @ ƒøý„ H‰ÚL‰ö1ÿèÂàêÿI‰ÇH…À„ L‰þL‰ïèôÿÿA‰ÄƒøêuËH=< L‰þ1Àè‚£ H‹½xÿÿÿèVÜêÿf D H‹EÈdH+%( …ê HƒÄxD‰à[A\A]A^A_]à € „h H‹GÜw H‹hÿÿÿLGH‰EHÙ H‰E˜H†Ø H‰E HSØ H‰E¨H8Ø H‰E°H%Ø H‰E¸H…Ét&H‹H‰ÊH9Áuë € H‹ H9„= ƒxtî‹œx H‹LÅ1ÀH}ˆ¾ HŠ¸ èðêÿ…Àˆß H‹}ˆH‰=Iœx H…ÿ…\ûÿÿH‹1œx H…Àt €8+…üÿÿH‹|Ûw Hƒ½hÿÿÿ H‰EHIØ H‰E˜H¾× H‰E H‹× H‰E¨Hp× H‰E°H]× H‰E¸t)H‹•hÿÿÿH‹H9Âuëf D H‹ H9„ ƒxtî‹L›x H‹|ÅéÂúÿÿf D ƒ=5›x „ÝúÿÿL%ç H‹½`ÿÿÿL‰æèãêÿH…À„a €=TÄw „±úÿÿL%ëæ H‹½`ÿÿÿL‰æèéâêÿH…À…’úÿÿL‹…`ÿÿÿH}ˆL‰áH\· ¾ èÑîêÿ…ÀyHÇEˆ H‹½`ÿÿÿè9ÚêÿH‹EˆH‰…`ÿÿÿHƒ½`ÿÿÿ …BúÿÿHÑ ‹5·‘x 1ÿ1ÀA¼ôÿÿÿè”Züÿé¯ýÿÿ € » écúÿÿf D L‰çèP …À…žúÿÿÇ…tÿÿÿ éÛúÿÿf „ L‰çè( …À…úÿÿëÖH‹½xÿÿÿè¢ÙêÿfL- ëw L‰ïè L‰ïè H‹µhÿÿÿL‰ïèú Áø A‰Äé ýÿÿ€=5Ãw H %å HªÕ ÇÄ™x HDÈé¬ýÿÿH=Óå 1ÀA¼êÿÿÿèS H‹½xÿÿÿè'ÙêÿéÒüÿÿM‰çD‹¥tÿÿÿèSÑ÷ÿ…Àu"L‰ÿè·ßêÿH5ÒÁ L‰ÿH‰Âèµðêÿ…À„ L‰þH=]å 1ÀèüŸ H‹½`ÿÿÿèÐØêÿé{üÿÿM‰çH=Ó 1ÀD‹¥tÿÿÿL‰þèП H‹½`ÿÿÿè¤ØêÿéOüÿÿL‰þH=€¾ 1À讟 H‹½xÿÿÿè‚Øêÿé-üÿÿH‹½xÿÿÿèqØêÿE…ä‰Ïþÿÿéüÿÿ€=)Âw H=ä HžÔ Ǹ˜x HDøé/øÿÿH‹`ÿÿÿH}ˆL‰áH'µ ¾ I‰Øè™ìêÿ…ÀxRH‹½`ÿÿÿH‹]ˆèØêÿ€=½Áw H‰`ÿÿÿ„ÃýÿÿH…Û…YýÿÿéÃýÿÿ H=Á èôž H‹½`ÿÿÿèÈ×êÿésûÿÿH‰ßè»×êÿé–ýÿÿH=ñã 1ÀA¼êÿÿÿèž éMûÿÿHþ éxýÿÿ‹5/x H 1ÿA¼ôÿÿÿèXüÿé"ûÿÿ‹5x H½ 1ÿA¼ôÿÿÿèèWüÿéûÿÿèîÚêÿff. „ ó úUfïÀH‰åHƒìdH‹%( H‰Eø1ÀHºÆw §èw HÇØ—x Hè HÇΗx f D Ç HƒÀH9ÐuñÇ—Ax Ç¥Ax dzAx ÇÁAx ÇÏAx ÇÝAx ÇëAx ÇùAx ÇçÄw ÇõÄw ÇÅw ÇÅw Ç Åw Ç-Åw Ç;Åw ÇIÅw ÇWÅw ÇeÅw ÇsÅw ÇÅw ÇÅw ÇEÃw ÇSÃw ÇaÃw ÇoÃw Ç}Ãw Ç‹Ãw Ç™Ãw ǧÃw ǵÃw ÇÃÃw ÇÑÃw H‹EødH+%( u ÉH=úæw é è Ùêÿó úUH‰åAWAVL}°L5@x AUL-dë ATI‰üSHƒì(dH‹%( H‰EÈ1ÀèòÛêÿ¾, L‰ÿXè2%úÿL‰çèÚÛêÿL‰æL‰ÿH‰Âè (úÿë6f. „ L‰âL‰îL‰ÿ1Àè0)úÿL‰çè¨Ûêÿ\IƒÆHY@x I9Æt,M‹&M…ätèƒûJ~Ǻ H5xá L‰ÿ» è¾'úÿë¬ @ L5AÄw L-®ê ë4 „ L‰âL‰îL‰ÿ1ÀèÀ(úÿL‰çè8Ûêÿ\IƒÆHñÆw L9ðt,M‹&M…ätèƒûJ~Ǻ H5á L‰ÿ» èN'úÿë¬ @ L5‘Âw L->ê ë4 „ L‰âL‰îL‰ÿ1ÀèP(úÿL‰çèÈÚêÿ\IƒÆH‘Ãw I9Æt,M‹&M…ätèƒûJ~Ǻ H5˜à L‰ÿ» èÞ&úÿë¬ @ L5Áw L-Îé ë4 „ L‰âL‰îL‰ÿ1Àèà'úÿL‰çèXÚêÿ\IƒÆHÑÁw L9ðt,M‹&M…ätèƒûJ~Ǻ H5(à L‰ÿ» èn&úÿë¬ @ 1öL‰ÿè~$úÿL‰ÿI‰Äè$úÿH‹EÈdH+%( uHƒÄ(L‰à[A\A]A^A_]ÃèÍÖêÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèÖêÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé°ÒêÿèKÖêÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉHÇ( éü èÖêÿ @ ó úUH‰åSH‰ûHƒÇ0HƒìdH‹%( H‰Eè1Àèü ‹HÇC 9CœÀ¶À÷ØH‹UèdH+%( uH‹]øÉÃè©Õêÿf „ ó úUH‰åSH‰ûHƒÇ0HƒìdH‹%( H‰Eè1Àè/ü HÇC H‹EèdH+%( uH‹]ø1ÀÉÃèTÕêÿ @ UH‰åAWAVA‰öAUI‰ýATSHƒìH‹Ÿø dH‹%( H‰EÈ1ÀH…Û„ê ¶1»w öض(»w fEÿfAç öØHÿç ÿI‰ÄH…À„ €=ÿºw ¹E H‰ÇL‰îóH¥fD‰¸ …$ I‹|$xè*ýÿI‹Œ$€ I‰D$xH…Ét ‹Q(ë ‰Ðð±q(9Ât ‰ÂBÿrƒøývèIƒ¼$˜ I‰Œ$€ „í ¿˜ èçæêÿI‰„$˜ H‰ÁH…À„£ I‹…˜ óo óoPH‹qQóoX Y óo`0a0óoh@i@óopPqPóox`y`óoHpIpóo€ ‘€ H‹€ H‰ H…öt ‹V(ë ‰Ðð±~(9Ât ‰ÂBÿzƒøývèI‹¼$˜ H‰qH‹OHH…Ét#‹Q(ëf D ‰Ðð±q(9Ât ‰ÂBÿrƒøývèH‰OHI‹¼$° H…ÿtkH‹OI‰øH…Ét+‹Q(ëf D ‰Ðð±q(9Ât ‰ÂBÿrƒøývèM‹„$° H‰OI‹HHH…Ét#‹Q(ëf D ‰Ðð±q(9Ât ‰ÂBÿrƒøývèI‰HHfAƒ¼$ tj€=¹w taI„$8 fïÀIÇ„$0 I‰„$8 I‰„$@ I„$H I‰„$H I‰„$P IÇ„$ˆ IÇ„$( A„$¨ I‹¼$È H…ÿt A‹´$Ð èÜ úÿI‰„$È H…À„h I‹¼$€ H…ÿt H;=Ïw tèàÊêÿI‰„$€ H…À„/ Hc=h¹w …ÿt¾ èÚâêÿI‰„$Ø H…À„ü ID$0I‹¼$ fHnÀflÀAD$0èˆËýÿfïÀ€=¸w I‰„$ A„$ A„$ „ H‹EÈdH+%( …, HƒÄL‰à[A\A]A^A_]à „ ¿0 èäêÿI‰D$pH…À„ì óAo\$@óAod$P`óAol$`h E„ö…›üÿÿfïÀAD$@AD$PAD$`é€üÿÿ @ AÆ„$ éeÿÿÿfH ÉÍw H‰Ÿø éüÿÿI¼$€ èÇ÷ I¼$È èº÷ I‹¼$˜ H…ÿt#èáíúÿI‹„$˜ Hx@èÐíúÿI¼$˜ èŠ÷ I‹¼$° H…ÿtè±íúÿI‹„$° Hx@è íúÿI|$xè–íúÿI|$pèS÷ L‰çE1äÿSéÁþÿÿè‰Ðêÿf „ ó úUH‰åSH‰ûHƒìdH‹%( H‰EèH‹GH‹ H…ÿtO¶— ƒ€0 „Òt4H‹sè«(üÿHÇC0 HÇC H‹UèdH+%( u H‹]øÉÃf D ƒ€4 ëøêÿÿÿëÅèûÏêÿff. „ ó úUH‰åHƒìL‹G dH‹%( H‰Eø1ÀM…ÀtLH‹GH‹wHÇG A¶ ƒ€0 „ÒtH‹EødH+%( u-ÉL‰Çé(üÿƒ€4 ëÞ € H‹EødH+%( uÉ1ÀÃèhÏêÿ „ ó úUH‰åSH‰ûHƒìH‹dH‹%( H‰Eè1ÀèØÒüÿH…ÀtH‰C01ÀH‹UèdH+%( u H‹]øÉøôÿÿÿëäè Ïêÿff. „ ó úUH‰åAUATSHƒìL‹o0dH‹%( H‰EØ1ÀM…턳 LcgD9'"H‹UØdH+%( …ž HƒÄ[A\A]]à @ H‹~H‰óè| ýÿKäIDMdÅ I‹|$@èõ ýÿH‹{H‰CèxíüÿI‹L$HH…Ét&‹Q(ëf „ ‰Ðð±q(9Ât ‰ÂBÿrƒøývèfHnÁAD$PCI‹D$XH‰C(¸ é\ÿÿÿf D 1ÀéOÿÿÿèÎêÿ @ ó úUH‰åATSH‰ûHƒìL‹gdH‹%( H‰Eè1ÀL‰çèCÓüÿH…Àt2I‹”$À ÇC H‹H‰C01À‰H‹UèdH+%( uHƒÄ[A\]øôÿÿÿëáè Íêÿó úUH‰åSH‰ûHƒìdH‹%( H‰Eè1ÀèÜ6üÿH…ÀtGH‹PHÇ@ H‰P H‹ H<Å è×ßêÿH…Àt"ÇC H‰C01ÀH‹UèdH+%( u H‹]øÉøôÿÿÿëäè$Íêÿ @ ó úUH‰åATI‰ôSH‰ûHƒìdH‹%( H‰Eè1ÀèW6üÿH…Àt:H‹H9Ht1H‹p H…öt(H‹EèdH+%( u3¶SHƒÄL‰ç[A\]é}&üÿ D H‹EèdH+%( u HƒÄ1À[A\]Ãè™Ìêÿf „ UH‰åAWAVAUATSHƒìL‹¯¨ dH‹%( H‰EÈ1ÀI‹…H H‹PHƒÀH9ÐtmI‰üI‰öHZ˜M‰ïë7f D L‰òL‰æH‰ßÿS@H…ÀuII‹…H HƒÀH‹ShHZ˜H9Ðt/M‹¼$¨ €{x uåH‰ßèáØÿÿ„Àt½L‰þH‰ßè‚Øÿÿ„Àu®ë½ @ 1ÀH‹UÈdH+%( uHƒÄ[A\A]A^A_]ÃèÃËêÿ UH‰åAUATI‰ôSH‰ûHƒìH‹¾ dH‹%( H‰EØ1Àè"Ëýÿf;ƒà vf‰ƒà ƒÀf‰ƒÞ I‹„$€ H…ÀtH‹x è"vúÿf;ƒÜ ‡Í I‹„$ H…Àt·@(f;ƒæ ‡7 M‹¬$˜ M…í„ó I‹E·“ö H…À„" ·H(‹5 x A…öAf9Ðvf‰ƒö I‹EH‹x è¥uúÿf;ƒú vf‰ƒú M‹¬$˜ I‹EP·“ø H…À„© ·H(D‹²~x AE…ÒAf9Ðvf‰ƒø I‹EHH‹x èJuúÿf;ƒü vf‰ƒü M‹¬$˜ I‹½ˆ H…ÿtèqÍêÿf;ƒ vf‰ƒ I‹½ H…ÿtèPÍêÿf;ƒ ‡» I‹„$° ·‹ H…À„£ H‹PPH…Ò„† ·R(rf9Îvf‰³ ƒÂf;“ vf‰“ H‹P·‹ H…Ò„, ·R(ƒÂf9Êvf‰“ H‹@HH…À„ì H‹x èktúÿf;ƒ v f‰ƒ fƒ» wA½ fD‰« fƒ» wA» fD‰› fƒ»ä w ¿ f‰»ä fƒ»â w ¾ f‰³â fƒ»è w ¹ f‰‹è fƒ»ê w º f‰“ê fƒ» w ¸ f‰ƒ fƒ» w ¸ f‰ƒ fƒ» w ¸ f‰ƒ fƒ» &w ¸' f‰ƒ fƒ»þ w ¸ f‰ƒþ fƒ» wA½ fD‰« fƒ»( wA» fD‰›( fƒ»* wAº fD‰“* fƒ», wA¹ fD‰‹, fƒ». wA¸ fD‰ƒ. fƒ»0 w ¿ f‰»0 fƒ»6 w ¾ f‰³6 €=®w ·ƒÚ „’ fƒøw¹ f‰‹Ú „ fƒ» w ¸ f‰ƒ I‹¼$€ H…ÿt+è¸ÊêÿH‹=qÂw I‰Åè©ÊêÿI9ÅAGÅf9ƒì sf‰ƒì I‹¼$ˆ H…ÿtè€Êêÿf;ƒî vf‰ƒî Iƒ¼$À … I‹¼$à H…ÿtèOÊêÿf;ƒ vf‰ƒ I‹´$° H…ö… H‹EØdH+%( …T HƒÄ[A\A]]Ãf‰ƒæ é½ûÿÿ @ fƒú† fƒ»2 †° fƒ»ú ‡ýûÿÿHƒ=rw …ïûÿÿHƒ= w …áûÿÿHƒ=vw …ÓûÿÿA» fD‰›ú éÀûÿÿ D fƒù†ž fƒ» ‡ˆüÿÿ¹ f‰‹ éwüÿÿ € fƒø ‡~þÿÿº f‰“Ú émþÿÿ D èC¾ÿÿf;ƒ †Õþÿÿf‰ƒ éÉþÿÿf. „ I‹D$xH‹@HH‹¸HX è‹´ º H…Àt H‹x èøÈêÿ‰Âf9“ä ƒ»þÿÿf‰“ä é¯þÿÿ D fƒ» ‡"üÿÿHƒ=b¬w …üÿÿHƒ=ü«w …üÿÿHƒ=f¬w …øûÿÿ¸ f‰ƒ éçûÿÿ € fƒù† fƒ» † fƒ» ‡êûÿÿHƒ=ú«w …ÜûÿÿHƒ=”«w …ÎûÿÿHƒ=þ«w …ÀûÿÿA¸ fD‰ƒ éûÿÿ D fƒú† fƒ»4 †è fƒ»ü ‡xúÿÿHƒ=’«w …júÿÿHƒ=,«w …\úÿÿHƒ=–«w …Núÿÿ¿ f‰»ü é=úÿÿ € fƒù‡Ýúÿÿº f‰“ éÌúÿÿ D f‰ƒÜ é'ùÿÿ @ f‰ƒ é9úÿÿ @ Aº fƒ» fD‰“ ‡ìþÿÿA¹ fƒ» fD‰‹ ‡ÈúÿÿéÙþÿÿ ¸ f‰ƒ2 é?ýÿÿ € A¸ fD‰ƒ4 éÿÿÿ D A¹ fD‰‹ø éßþÿÿ D ¾ f‰³ éQýÿÿ € ¸ f‰ƒö éÑüÿÿè²Ãêÿfó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè}Ãêÿff. „ fUH‰åAWAVAUATSHƒì8H‰u¨H‰U°dH‹%( H‰EÈ1ÀH…ÉtxH‰ûI‰Ï D M‹g0IG0I9Ä„— Mt$ÐM9þuë[ M‹F0MpÐM9þtKI9ž¨ uêA€¿ u I‹ I– L‰öH‰ßèoÿÿÿ…ÀxL‰ÿè³ûùÿI‰ÇH…Àu“1Àë € ¸ÿÿÿÿH‹UÈdH+%( …† HƒÄ8[A\A]A^A_]Ãf „ H‹E°L‹0M…ö„" ÆE¸ @ I‹†è H‹PHƒÀLj˜H9Ðu$éË I‹†è I‹UhHƒÀLj˜H9„¬ L‰úL‰öL‰ïAÿU8H…ÀtÒIVxÆE¸ IVH‹H…ÀtI‰Æë—¾ L‰ÿH‰U è®ìÿÿH…À„5ÿÿÿH‹U fïÒ€}¸ L‰0PI‰ÆH‰…¤ H‹u°H‰ÇH‰E¸èVòùÿH‹E¸fïÀ€¸ Æ€ H‰˜¨ @@@P@`uHƒCPHƒCHH‹E¨IN0fHnÁI‰†ð I‹F8M‰f8fHnÈflÁA$L‰ é\þÿÿ¾ L‰ÿèìÿÿH…À„ˆþÿÿH‹M°fïÛHÇ XH‰H‹M°I‰ÆH‰AéLÿÿÿè Áêÿff. „ fUH‰åAVAUATSHƒìdH‹%( H‰EØ1ÀH…ÿ„™ I‰üI‰õ M‹u M…ötm € I‹„$è H‹PHƒÀHZ˜H9Ðu é‚ fI‹„$è H‹ShHƒÀHZ˜H9ÂtgL‰âL‰öH‰ßÿS8H…ÀtÖI‹FI‹Vy H…Òt H‰ÐI‰ÆëŸH…ÀuöL‰çèBùùÿI‰ÄH…À…vÿÿÿf D H‹EØdH+%( udHƒÄ[A\A]A^]à @ I‹D$8IL$0IV0I‹¼$ fHnÁI‰T$8I¶ fHnÈflÁAF0H‰èãþÿÿL‰çèËøùÿI‰ÄH…À…ÿþÿÿëèØ¿êÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè¿êÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè]¿êÿff. „ fó úUH—p H‰ÑH‰åSH‰ûHÇx HƒìdH‹%( H‰Eè1ÀHLJX HƒçøH)ùÁh ÁéóH«H‰“ H»ø óoƒ€ ƒp è€B H©Ìw ǃ´ ÿÿÿÿH‰ƒ¸ HƒÀ H‰ƒÀ H‰ƒÈ H‹EèdH+%( uH‹]ø1ÀÉÃè—¾êÿ € UfïÀH‰åAWAVAUATI‰üSH‰óHƒì8L‹?dH‹%( H‰EÈ1ÀHF)E°H‰E¨M…ÿ„F I‰þA½ ë H‹ALqH…Àt3I‰ÇIwèH‰ßè”ñÿÿI‹H…ÀÜH‹ALqH…À„ã E1íëÓf D H‹E¨fïÀL‰{C H‰AE„ít H‹E¨I‰D$H‹}¨L‰æèbîùÿ÷ƒ ÿ ÿubL‹£ HE°L» H‰E¨M…ät;L‰çMl$èè~öùÿI‰ÆL;£ tRL‰þL‰çè·ïùÿH‹}¨L‰îèëþÿÿM…ötM‰ôëÆfoM°‹ H‹EÈdH+%( uaHƒÄ8[A\A]A^A_]Ãf D L‰çèöùÿH‰ƒ ë € H‹E¨fïÀL‰{C H‰Aé1ÿÿÿ € HÇF F H‰é ÿÿÿèï¼êÿff. „ @ UH‰åATI‰üSH‰óHƒìdH‹%( H‰EèH‹GpH…ÀtH‹–€ H…ÒtH;B t€‹ I‹D$hH…ÀtH;ƒ t€‹ I‹´$€ H…ötH‹»ˆ H…ÿtMHƒÇ-è4ÁêÿH…Àt?A‹„$D …Àx;ƒÈ uH‹EèdH+%( u%HƒÄ[A\]à €‹ @ëÜ € €‹ ë¸è¼êÿfUH‰åAWAVAUI‰õATSHƒì8H‰}¨L‹w H‰U ‰M¼M‹&dH‹%( H‰EÈH‹F@ÆE»H‰E°M…ä„m „ I‹œ$¨ H‹ƒH H‹PHƒÀLz˜H9Ðu2ëvf D L‰êL‰æL‰ÿAÿW0H…Àu6H‹ƒH I‹WhHƒÀLz˜H9ÂtFL‰ÿèFÈÿÿ„ÀtÊH‰ÞL‰ÿèçÇÿÿ„Àu»ëËI‹LrxÆE» LrI‹H…À„Ø I‰Äékÿÿÿ €}¼ tBAƒD$hH‹M°IL$@fAƒ¼$ t'€= ¡w t A¶”$ I‹„$¨ HHX„ÒuHH`€=ø w tI‹D$pH‹M°ƒ@(HI‹½° èûÑúÿI‹½¸ IÇ…° è¤q÷ÿI‹½À IÇ…¸ H…ÿt*‹W(ë „ Jÿ9Êr‰Ðð±O(9„Z ‰ÂƒúÿuãIÇ…À H‹E¨H‹€H ‹@,…À„i I‹¼$€ M‹…€ L9Ç„Q I‹„$ˆ H…Àt H‹pL‰ÇèÑÛüÿI‹¼$€ I‰„$ˆ èüØüÿI‹€ H…Ét ‹Q(ë ‰Ðð±q(9Ât ‰ÂBÿrƒøývè€}¼ I‰Œ$€ ¶ßŸw „ò H‹E ¶@2<„M ‡' <„t <…£ H‹E°ID$P„Ò…I H‹EÈdH+%( …w HƒÄ8L‰à[A\A]A^A_]ÃD‹}¼L‰ïA¶÷èûãÿÿH‰ÃH…À„A E„ÿt1fƒ¸ t'€=GŸw t ¶ H‹€¨ H‹M°HHX„ÒuHH`H‹E¨fïÀHƒ@H€}» L‰#H‹p CI‰ tH‰^H‰ßI‰Üèiéùÿ€}¼ ¶ížw …ÿÿÿ„Ò„@ÿÿÿH‹E I‹T$p¶@2<tz<v<t`<… ÿÿÿH‹E°HB éÿÿÿ<… ÿÿÿH‹E°HBéýþÿÿ<…õþÿÿH‹E°ID$`„Ò„äþÿÿI‹T$pë¾H‹E°ID$X„Ò„ÌþÿÿI‹T$pH‹E°HBéºþÿÿI‹T$pH‹E°HBé¨þÿÿH‹E°ID$H„Ò„—þÿÿI‹T$p놅Ʌ¥ýÿÿèc´êÿé›ýÿÿE1äévþÿÿèñ·êÿ„Ò„iþÿÿI‹T$pé0ÿÿÿff. „ @ UfInàfHnÚfHnéfHn×flÝflÔH‰åAWAVL½ ýÿÿAUI‰ýATI‰ôSHìx ‹EH‹>L‰pýÿÿH‹]L‹u ‰…œýÿÿdH‹%( H‰EÈ1ÀH‰•xýÿÿ)•`ýÿÿ)€ýÿÿèϱýÿóAo$¹E L‰ÿóAot$H‰…ýÿÿ1ÀóH«foÈH‹C0fH~ÇÇ…þÿÿ fÆÎþÿÿfoÎfÆÈH‰…àýÿÿ(þÿÿ迲ýÿL‹…ýÿÿfo€ýÿÿfïÀH‰…8þÿÿH‹•xýÿÿM…Àfo•`ýÿÿL‹pýÿÿtóAo@x)…@þÿÿH‹C@óo{8H…Òó~ƒ€ H‹ Zw )0ÿÿÿH‰…`þÿÿ·ƒš AD$()…PþÿÿóA~D$4fpÀáfÖ…hþÿÿóoCxflÇ)…pþÿÿfHnÀ·ƒœ fHnàA¶D$2flĈ…þÿÿH‹ƒ` )…€þÿÿH‰…˜þÿÿA¶D$0ˆ…¢þÿÿ”À""œw ÁàA D$1ˆ…£þÿÿI‹D$ H‰… ÿÿÿH‹CH…Ét 1ÒH÷ñH¯ÁH‰…@ÿÿÿL‰âL‰þL‰ïH‹ƒ° ¶œýÿÿHÇ…Xÿÿÿ L‰`ÿÿÿH‰…hÿÿÿ‹C\L‰u˜‰…pÿÿÿ•HÿÿÿèuùÿÿA€½@ I‰ÄuPH…Àt fƒ¸ tAÆ…@ D‹-Šœw E…íu>H‹EÈdH+%( …— HÄx L‰à[A\A]A^A_]à D H…ÀtÎD‹-Lœw E…ítÂA‹”$Ô A9ÕRD‰è1Ò÷ØA÷õA‰Ö D èsÎêÿA9Æwö1ÒA÷õfnCXfnk H‹CHcÒfbÅHÁâI”$Ø H‰fÖBéfÿÿÿ BA‰„$Ô ëÂ覴êÿf D ó úUE1ÉE1À1ÉH‰åAWAVAUATSH‰ûHƒì L‹L‹odH‹%( H‰EÈ1ÀL‹w0H‹W(j jI½p AWèüÿÿHƒÄ H…À„| I‰ÄH‰C HcCL‰þL‰çP‰SM‰$Æè’ üÿè} üÿH…ÀtH‹PHÇ@ H‰P A¶”$ 1ÀAƒ…0 „Òt!H‹UÈdH+%( u#HeØ[A\A]A^A_]à Aƒ…4 ëÕ¸ôÿÿÿëÎ躳êÿf. „ ó úUH‰åATSH‰ûHƒìL‹gL‹C0dH‹%( H‰Eè1ÀHcC€{ H‹KI¼$p L ÀH‰ÂJHMÀtI‹BH…ÀtnI‹BPH…ÀteA‹€ HÇA0 ‰ÐÁèâðÿ º ·ÀHDÂHƒìH‹S(E1ÉE1ÀH‰A8j jQL‰Ñè;ûÿÿHƒÄ H…ÀtM¶ˆ ‹SAƒ„$0 „Ét+ƒÂH‰C 1À‰SH‹UèdH+%( u"Heð[A\]à € Aƒ„$4 ëʸôÿÿÿëÏ該êÿf „ ó úU¹E H‰åAWI‰ÿAVI‰öAUL ýÿÿATSHì¨ óoL‹gH‰½hýÿÿóoVH‹_H‰µ8ýÿÿfoÈfÆÊdH‹%( H‰EÈ1ÀH‹G0L‰ï)•PýÿÿL‰¥HýÿÿH‰…`ýÿÿ1ÀóH«þÿÿfH~ÇfoÊfÆÈ(þÿÿèÍýÿH‰…8þÿÿI‹F(H‰…XþÿÿA‹F4‰…lþÿÿI‹F H‰… ÿÿÿI‹G(H‰…0ÿÿÿHƒp H‰…@ýÿÿH‰…HÿÿÿI‹„$° H‰…hÿÿÿA‹D$\‰…pÿÿÿè÷üÿH‹•HÿÿÿH‹’H ‹J,‰PýÿÿH…À„1 óo E1ö)¥pýÿÿóoh)€ýÿÿH‹P H‰•ýÿÿH‹H H‹PH)•pýÿÿH‰xýÿÿH‹IPHƒÂH‰PH‰H H‹…hýÿÿ‹P…ÒŽß f. „ H‹…`ýÿÿN‹$ð‹…Pýÿÿ…Àt,I‹¼$ˆ H‹µ(þÿÿH‰øH ð…P H‹…XþÿÿI9„$¸ uI‹œ$¨ H‹ƒH H‹PHƒÀLz˜H9Ðu=é f. „ L‰êL‰æL‰ÿAÿW0H…Àu>H‹ƒH I‹WhHƒÀLz˜H9Â„Ê L‰ÿèJ½ÿÿ„ÀtÆH‰ÞL‰ÿèë¼ÿÿ„Àu·ëÇ D H‹…hýÿÿIƒÆD9p+ÿÿÿHƒìH‹P(E1ÉE1Àj H‹µ8ýÿÿ1Éj H‹½@ýÿÿÿµHýÿÿè>øÿÿHƒÄ H…À„» H‹hýÿÿE1äfƒ¸ HcSH‰C J‰KH‹`ýÿÿH‰Ñub @ H‹EÈdH+%( …‚ HeØD‰à[A\A]A^A_]à H‹…hýÿÿE1äHÇ@ ëÄ @ è[¦ÿÿH…À…2ÿÿÿH‹…`ýÿÿN‹$ðé£þÿÿ€=‰•w t™H‹HýÿÿHµpýÿÿH¸( H‹Q0è üÿévÿÿÿA¼ôÿÿÿékÿÿÿè6¯êÿf D ó úUE1ÉE1À1ÉH‰åSH‰ûHƒì H‹W(dH‹%( H‰Eè1ÀH‹Gj jÿsH¸p è ÷ÿÿHƒÄ H…ÀtH‰C 1ÀH‹UèdH+%( u H‹]øÉøôÿÿÿëäè¾®êÿff. „ ó úUH‰åSH‰ûHƒìL‹G0H‹WdH‹%( H‰Eè1ÀH‹GM…ÀtYH¸p H‹B8¹ L‹S(H…ÀHDÁHƒìE1É1ÉH‰B0j jRL‰Òè{öÿÿHƒÄ H…Àt"H‰C 1ÀH‹UèdH+%( uH‹]øÉøêÿÿÿëä¸ôÿÿÿëÝè®êÿ @ UfïÀH‰åAWAVAUATSHƒìHH‰}°H‰u¨L‰E˜DˆM§dH‹%( H‰EÈ1ÀH‹BH‰E¸H…À„< I‰ÎH‹]¸H‰ßL{è•æùÿM‹.H‰E¸M…í„e A¼ ë D I‰ÅIuèH‰ßèùàÿÿIuH…ÀIuE1äH‹H…ÀuÙfïÀL‰kC L‰>E„ä…, L‰öL‰ÿèÞÝùÿH‹ƒè H‹HHƒÀLa˜H9Èt5f D I‹L$H…É„Â L‰çH‰ÞÿÑH‹ƒè I‹L$hHƒÀLa˜H9ÈuÑHƒ}¨ tH‹}¨¾ èìm H‹E°Hƒ@H€» „¶ €» „ €}§ t,ƒ=ø‹v „6 H‹U˜H³( H» H Í‹v ÿç‹v Hƒ}¸ …ÇþÿÿH‹EÈdH+%( …î HƒÄH[A\A]A^A_]Ãf. „ I‹L$hLa˜H9È… ÿÿÿéHÿÿÿf „ fïÀHÇC C M‰>M‰~éËþÿÿ @ Hƒ@PHƒ»¸ H‰Â…4ÿÿÿH‹ƒˆ ·ŠØ H…À„ ·p(‹=í_x F…ÿFf9Èv H‹U°f‰‚Ø H‹}°H‰Þèàÿÿ€» …íþÿÿf D D¶M§L‹E˜H‹ H“ H‹u¨H‹}°è|ýÿÿéðþÿÿ € €=˜‘w uGH‹C@ò³Šv ò^£] H…ÀxUfïÉòH*ÈòYÁò ‘] f/Ás#òH,ÀH‰E˜éþÿÿ D H‹CpH‹ ë´ € ò\ÁòH,ÀHºø?H‰E˜éSþÿÿH‰ÁƒàfïÉHÑéH ÁòH*ÉòXÉë™fƒùwH‹E°¹ f‰ˆØ H‹E°fƒ¸Ü ‡÷þÿÿHƒ=n‘w …éþÿÿHƒ=‘w …ÛþÿÿHƒ=r‘w …Íþÿÿº f‰Ü é¼þÿÿ膪êÿf D UA‰ÑH‰åAWAVAUATSH‰ûHƒìXH‰uˆH‰M L‰EˆU¾dH‹%( H‰EÈH‹GX€=jw tH‹G`ò|‰v ò^l\ H…Àˆ fïÉòH*ÈòYÁf/V\ ƒe òH,ÀH‰E€H»à ‰ØfïÀHÇƒØ HƒçøCH)øƒ° ˆ@ 1ÀHǃ8 ÁéóH«€=äw …ã H‹ƒH ‹x$HC8…ÿ„ H‹@HS(fïÀH‰U˜H‰E°C(H…À„“ L%R·w fL‹u°L‰÷M‰õèAâùÿHƒ} H‰E°tH‹uH‹E L‰÷ÿÐ…À…P €}¾ t,ƒ=pˆv H‹U€„Ú Iµ( I½ H Eˆv ÿ_ˆv L‹{(IEH‰E¨M…ÿ„= L‹u˜ÆE¿L‰øM‰÷ @ HpèL‰ïI‰ÆèIÜÿÿI‹7H…ÀŽ H‹FL~H…ÀuØH‹E¨fïÀ€}¿ M‰uAE H‰FtH‹E¨H‰C0H‹u˜H‹}¨è ÙùÿH‹i¶w Lp˜L9àt"I‹FH…À„Ó L‰÷L‰îÿÐI‹FhLp˜L9àuÞH‹CHI‹U@H‹‹° HƒÀHÑA€½ …º H“¸ fHnÁHƒCPfHnÒIƒ½¸ H‰CHflƒ° „ H‹EˆH…Àt ¾ H‰Çèñh Hƒ}° …vþÿÿH‹EÈdH+%( …€ HƒÄX[A\A]A^A_]à @ H‹FL~H…ÀtCÆE¿ éÂþÿÿf. „ I‹FhLp˜L9à…ÿÿÿé,ÿÿÿf. „ H‰CHH‰‹° éiÿÿÿH‹E¨fïÀM‰uAE H‰Fé¹þÿÿf D €=hw …» I‹E@ò†v ò^oY H…Àˆ; fïÉòH*ÈòYÁf/YY ƒ òH,Ðé×ýÿÿI‹…ˆ ·“Ø H…Àtz·H(‹5çZx A…öAf9Ðvf‰ƒØ L‰îH‰ßèÛÿÿé¶þÿÿfïÀIÇE AE H‰C(éþýÿÿò\ãX òH,ÀHºø?H‰E€é‰üÿÿI‹EpH‹ é=ÿÿÿH‹C éÙüÿÿfƒú† fƒ»Ü w’Hƒ=w uˆHƒ=¥Œw …zÿÿÿHƒ=w …lÿÿÿ¸ f‰ƒÜ é[ÿÿÿ „ H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéèûÿÿò\BX òH,ÐHºú?éÁüÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉé°þÿÿL‹E€H‹uˆHK(HS8E¶ÉH‰ßè¡÷ÿÿfïÀH‹C0ƒ° fH…À„±ýÿÿI‰ÄH‰ÇèlÞùÿI‹T$(H“° A€¼$ë uÕH“¸ H…ÀuÒé~ýÿÿº f‰“Ø éêþÿÿèN¥êÿff. „ U‰ÑAºþÿÿÿI‰ùAÓÂH‰åHƒì¶– dH‹%( H‰Eø1ÀD!Ò€=8‹w ˆ– „² H‹†ð H…À„¢ E1À1ÿf „ óoVPóo^@óo@PóoH@fÔÂfÔËH@@PH‹V`HP`‹VhPh¶ D ADЈ ¶ ADЈ ‰úfE f‰ ‰úfE f‰ H‹€ð H…À…sÿÿÿ¶– „ÒtH‹EødH+%( …ä Éà ‹FhƆ Ɔ dž AÄ H‹F@IƒAPI¸ Hƒ¾¸ u¬H‹†ˆ A·‘Ø H…Àt@·H(‹=ÚWx A…ÿAf9ÐvfA‰Ø H‹EødH+%( u_ÉL‰Ïéç×ÿÿ € fƒúv:fAƒ¹Ü wÐHƒ=7Šw uÆHƒ=Õ‰w u¼Hƒ=CŠw u²fAÇÜ ë¦ D ¸ fA‰Ø ë·èL£êÿff. „ UfïÀH‰åAWAVAUATSH‰ûHÇà Hƒì8dH‹%( H‰EÈ1À)E°‰ØHÇGø HÇGX ÇGä HLJpÿÿÿ HÇGØ Hƒçø)øˆ@ 1ÀÁéóH«L‹c0M…ä„ A¿ ‰ñA‰õI‰ÖAÓçD‰}¨ @ M|$èL‰òD‰îL‰ÿèE®ÿÿ…Àˆý ƒø„d D‰êL‰þH‰ßè6ýÿÿL‰çèNÛùÿI‰ÄH…Àtë¼ @ Iè7ÛùÿI‰ÄH…Àu§M‹¿ð M…ÿuãH‹C0fïÀƒ° H…À„{ I‰ÄH‰Çè ÛùÿI‹T$(H“° A€¼$ë uH“¸ H…ÀuÒL‹c0M…ä„@ HE°L{(H‰E¨ë%fL‰þL‰çèÔùÿH‹}¨L‰îè9ãÿÿM…ö„ M‰ôL‰çMl$èèÚùÿI‰ÆL;c0uÇL‰çèÚùÿH‰C0ë¹f „ fïÀ¶E¨A„$ë A€¼$é AD$(AD$8AD$H… M‹¤$ M…ät é¥þÿÿ D Iè ÚùÿI‰ÄH…À…‹þÿÿM‹¿ð M…ÿußéßþÿÿf¶E¨A„$ë L‰çèìÙùÿI‰ÄH…Àt!éWþÿÿ € IèÏÙùÿI‰ÄH…À…;þÿÿM‹¿ð M…ÿußéþÿÿfL‰çè¨ÙùÿI‰ÄéiÿÿÿHǃ° D foM°K(H‹EÈdH+%( uHƒÄ8[A\A]A^A_]Ãè„ êÿ @ ó úU‰öH‰åHƒìdH‹%( H‰Eø1À·„wØ H‹UødH+%( uÉÃèE êÿ D ó úU‰öH‰åHƒìdH‹%( H‰Eø1Àf‰”wØ H‹EødH+%( uÉÃè êÿ D ó úU‰öH‰åHƒìdH‹%( H‰Eø1Àf9”wØ sHNh¸ f‰TOH‹UødH+%( uÉÃ赟êÿ D ó úUH‰øHÇà H‰åHƒìdH‹%( H‰Uø1ÒHÇGø HÇGX Hƒçø)øˆ@ 1ÀÁéóH«H‹EødH+%( uÉÃèQŸêÿó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ¾¸ tH‹EødH+%( …¨ ÉÃf D H‹†ˆ ·—Ø H…ÀtE·H(D‹öRx AE…À~*f9Ðvf‰‡Ø H‹EødH+%( u_Éé Óÿÿf „ AëÑ fƒúw º f‰—Ø fƒ¿Ü w¾Hƒ=D…w u´Hƒ=â„w uªHƒ=P…w u ¸ f‰‡Ü ë’èkžêÿff. „ ó úUH‰åAVI‰þHÇà AUATSHƒìL‹§PÿÿÿdH‹%( H‰EØ1ÀHÇGø D‰ðHÇGX Hƒçø)øˆ@ 1ÀÁéóH«M…ä„ …öŽ• Dn» ë"f. „ L‰çè¸ÖùÿI‰ÄH…ÀtpƒÃD9ëthA€¼$ë uÝIƒ¼$ uÒI‹D$pA·–Ø H…Àt\·H(‹5šQx A…öAf9ÐvfA‰†Ø It$èL‰÷è²ÑÿÿL‰çèJÖùÿI‰ÄH…Àu’fH‹EØdH+%( u[HƒÄ[A\A]A^]Ãfƒúw º fA‰–Ø fAƒ¾Ü w§Hƒ=΃w uHƒ=lƒw u“Hƒ=Úƒw u‰¸ fA‰†Ü éwÿÿÿèñœêÿó úUH‰åATSHƒìH‹0dH‹%( H‰Eè1ÀH…ÿt'A‰ô1Û…öuë>f D HƒÃL9ãt/èŠÕùÿH‰ÇH…Àuê1ÀH‹UèdH+%( uHƒÄ[A\]à „ HGèëÚèuœêÿ D ó úUH‰åHƒìdH‹%( H‰Eø1À¶Ej PÿuèväÿÿH‹UødH+%( uÉÃè0œêÿó úUI‰òH‰ÖH‰ÊL‰ÁM‰ÈH‰åSHƒìL‹ML‹]dH‹ %( H‰]è1Û‹E H‹]èdH+ %( u¶ÀL‰U H‹]ø‰EL‰]ÉéäÿÿèΛêÿff. „ ó úUI‰ù¹E I‰ðH‰åHì0 óoFdH‹%( H‰Eø1ÀH½ÐýÿÿóH«H‹FH‰UˆL‰ÏL‰ÂHµÐýÿÿL‰xÿÿÿH‰…Xþÿÿ…HþÿÿèIßÿÿH‹UødH+%( uÉÃèC›êÿ ó úUH‰åAWI‰÷AVE1öAUA‰ÕATI‰üSH‰ËHƒì(dH‹%( H‰EÈ1ÀH…öt1L‹vM…öt(A‹V(ëf „ ‰ÐðA±N(9Ât ‰ÂBÿJƒøývçI‹L$H‰M¸è)üÿI‹|$E‰éM‰øH‹M¸H‰ÆIT$(èòûÿA‰Å…À…¸ I‹D$8L‰þL‰çÿA‰Å…À…’ I‹D$8L‰þL‰çÿPA‰Å…Àu}Iƒ|$ t%I‹D$@H…ÀtH‰Ùº L‰þL‰çÿÐA‰Å…ÀuT @ I‹D$8L‰þL‰çÿP…ÀtvI‹D$8L‰þL‰çÿPA‰Å…Àu)Iƒ|$ tÑI‹D$@H…ÀtÇH‰Ù1ÒL‰þL‰çÿÐA‰Å…Àt³ I‹D$8L‰þL‰çÿP L‰÷èâ¸üÿH‹EÈdH+%( u&HƒÄ(D‰è[A\A]A^A_]ÃI‹D$8L‰þL‰çÿP A‰ÅëÃ訙êÿ „ ó úUH‰åAVAUATSHƒìL‹§¨ dH‹%( H‰EØ1ÀI‹„$H H‹PHƒÀH9ÂtbI‰ýI‰öHZ˜ë0f D L‰òL‰îH‰ßÿS0H…ÀuAI‹„$H H‹ShHƒÀHZ˜H9Ât&H‰ßèþ¥ÿÿ„ÀtÊL‰æH‰ß蟥ÿÿ„Àu»ëÊf „ 1ÀH‹UØdH+%( u HƒÄ[A\A]A^]Ãèݘêÿff. „ fó úUH‰åAVAUATSHƒìL‹§¨ dH‹%( H‰EØ1ÀI‹„$H H‹PHƒÀH9ÂtbI‰ýI‰öHZ˜ë0f D L‰òL‰îH‰ßÿS8H…ÀuAI‹„$H H‹ShHƒÀHZ˜H9Ât&H‰ßè.¥ÿÿ„ÀtÊL‰æH‰ßèϤÿÿ„Àu»ëÊf „ 1ÀH‹UØdH+%( u HƒÄ[A\A]A^]Ãè ˜êÿff. „ fó úUH‰åATI‰üSHƒìH‹Ÿø H‹¿ dH‹%( H‰Eè1ÀèÌ‘ýÿI|$xIÇ„$ 覴úÿI‹¼$˜ H…ÿtKè”´úÿI‹„$˜ Hx@胴úÿI‹„$˜ H¸ˆ èßO I‹„$˜ H¸ èËO I¼$˜ è¾ I‹¼$° H…ÿt/è<´úÿI‹„$° Hx@è+´úÿI‹¼$° èn®úÿIÇ„$° I‹¼$¸ H…ÿtèN÷ÿIÇ„$¸ I‹¼$À H…ÿt8‹W(ƒúÿt$ € Jÿ9Êr‰Ðð±O(9„¢ ‰ÂƒúÿuãIÇ„$À I¼$Ø èi½ I|$pè_½ I¼$€ èûN I‹„$ˆ H…Àt€8 uII¼$( èlüûÿI¼$à è&½ I¼$È è½ H‹EèdH+%( u5H‹CHƒÄL‰ç[A\]ÿàfI¼$ˆ èê¼ ë¨…É…]ÿÿÿ胒êÿéSÿÿÿè–êÿf „ UH‰åAUATI‰ôSH‰ûHƒì(dH‹%( H‰EØH‹†ð H…ÀtlH° L¨ L;ftxL‰çèøÇùÿI|$I;}„ L‰îèáÇùÿHƒkHA€¼$ uHƒkPH‹EØdH+%( ukHƒÄ(L‰ç[A\A]]é{ýÿÿ H‹‡H Hw8‹@$…ÀuH‹w Lk(L;fuˆL‰çH‰uÈè,ÎùÿH‹uÈH‰Féoÿÿÿ € H‰}ÈèÎùÿH‹}ÈI‰Eéiÿÿÿè •êÿff. „ fUH‰åAVAUATSHƒìL‹f@dH‹%( H‰EØ1À¸ M…ä„ã Jå ‹VhI‰ýH‰óL)àHÁèH‰F@Õ )ÐÁè€=Ðzw ‰Fht+H‹VpH‹ HÍ H)È‹J(HÁèH‰Í )ÈÁè‰B(H»( èÅúûÿ€»ñ H‹C@u H‰ÂL)âI•° €» uI•¸ €» u?L‹£ M…ät3L‰çMt$èè ÍùÿL‰öL‰ïI‰Äè ÿÿÿ„Àt L‰öL‰ïèüýÿÿM…äuÑH‹C@H…À”ÀH‹UØdH+%( u HƒÄ[A\A]A^]ÃèÜ“êÿff. „ ó úUH‰åAWAVAUL¯p ATSH‰ûHƒìL‹§ dH‹%( H‰EÈ1ÀM…ät_f D L‰çMt$èècÌùÿL‰öL‰ïI‰ÄèeýÿÿM…äuàH‹ƒp H…Àt9 @ L‹£x L‰çè1ÌùÿL‰çL‰îH‰ƒx èoÅùÿL‰çè7ûÿÿH‹ƒp H…ÀuËH‹ƒ€ L«€ H…Àt= „ L‹£ˆ L‰çèáËùÿL‰îL‰çH‰ƒˆ è ÅùÿL‰çèçúÿÿH‹ƒ€ H…ÀuËH‹ƒ¨ L«¨ H…Àt= „ L‹£° L‰çè‘ËùÿL‰îL‰çH‰ƒ° èÏÄùÿL‰çè—úÿÿH‹ƒ¨ H…ÀuËL‹«À HÃÀ M‹u L9ëtt @ I‹UMeH‹Hz¨Lx¨I9Ôtx „ H‹W`H‰PH‰è ŽêÿL‰ÿI‹GXHWXLx¨L9âuÜI‹U I‹EL‰ïM‰õH‰BH‰èrŽêÿI‹I9Þt I‰Æë• D H‹EÈdH+%( uHƒÄ[A\A]A^A_]ÃfL‰òë³èÖ‘êÿf D ó úUH‰åAWAVAUATSHƒì(H‹_0dH‹%( H‰EÈ1ÀHG(H‰E¸H…Û„ƒ I‰ýëfIƒmPL‰÷èƒùÿÿM…ätjL‰ãH‰ßLsèèOÊùÿI‰ÄH‹ƒØ H…ÀtpH° L¸ L;vt|L‰÷ètÃùÿI;_„š L‰þH‰ßè_ÃùÿIƒmH€»ë t‘L‰÷èùÿÿM…äu–H‹EÈdH+%( uvHƒÄ([A\A]A^A_]Ãf D I‹…H Iu8‹@$…ÀuI‹u L‹}¸L;vu„L‰÷H‰u°è¤ÉùÿH‹u°L‰÷H‰FèäÂùÿI;_…pÿÿÿf. „ H‰ßèxÉùÿI‰GéUÿÿÿèŠêÿf. „ ó úUH‰åAWAVAUATSHƒìH@ˆu·H‹_0ˆU¶dH‹%( H‰EÈ1ÀHG(H‰E¨H…Û„X I‰üé‘ „ A€¿ê .t €}¶ „¨ I‹…Ø H° Lˆ H…À„¦ I}èH;~„à L‰M¸èÂùÿL‹M¸M;y„Ù L‰ÎL‰ÿèþÁùÿIƒl$HA€½ë uIƒl$PL‰÷è°÷ÿÿH…Û„¿ H‰ßLsèI‰ßI‰ÝèuÈùÿ€}· H‰Ã…Xÿÿÿ€}¶ tA€¿ê .…XÿÿÿL‰öL‰çèYúÿÿ„À…Eÿÿÿë¯ € I‹„$H It$8‹@$…ÀuI‹t$ L‹M¨I}èH;~…=ÿÿÿL‰M˜H‰u H‰}¸èüÇùÿH‹u L‹M˜H‹}¸H‰Féÿÿÿ € L‰ÿèØÇùÿL‹M¸I‰Aéÿÿÿ H‹EÈdH+%( uHƒÄH[A\A]A^A_]ÃèÅŽêÿ D ó úUH‰ÐH‰åATA‰ÌSHƒìH‹HXdH‹%( H‰UèH‹—¨ H9ŠH tH‰óH‰ÇÿPA9Ä| H‹EèdH+%( uUHƒÄD‰à[A\]ÃH‹;H‹sIcÔD)à‰ÁH×H)ÖH‰;H‰sH‹EèdH+%( u HƒÄL;— Ht‡ 1À[A\]騌 èŽêÿ ó úUH‰åAUATL§ˆ SH‰ûL‰çHƒìdH‹%( H‰EØ1Àè^ L‹k HSL‰çIEH9ÐHGÃH‰C è¯ H‹EØdH+%( uHƒÄL‰è[A\A]]Ãèêÿff. „ fó úUH‰åAWAVAUATSHƒìhH‰}H‰µxÿÿÿdH‹%( H‰EÈH‹‡H ‹P$…Òu$1ÀH‹UÈdH+%( …× HƒÄh[A\A]A^A_]ÃHÇGH L§ˆ H‰ûL‰çè— L‹s HSL‰çIFL‰uˆH9ÐHGÃH‰C èä M‹nM…ít–HC8M‰îH‰E€HCx ‹ ‰E¸…À…wÿÿÿL‰÷è¤ÅùÿH‰E H‹EˆL;p„ H‹uˆL‰÷èÖ¾ùÿ¶Írw L‹m€„ÀˆE¾H‹EL‰m¨…º H‹X8ÆE¿H…Û„ € L‹£¨ I‹„$H H‹PHƒÀLz˜H9Âu3ë~f D L‰òH‰ÞL‰ÿAÿW8H…Àu6I‹„$H I‹WhHƒÀLz˜H9ÂtML‰ÿèõ˜ÿÿ„ÀtÉL‰æL‰ÿè–˜ÿÿ„ÀuºëÊI‹U LjxÆE¿ LjI‹E H…À„Ö H‰Ãéiÿÿÿf „ óAoFPóAoN@óocPóok@fÔÄfÔÍK@CPI‹F`HC`A‹FhCh€=³qw t:I‹VpH‹CpóoBóoxóo fÔÇóo8@fÔÏH‹J ‹R(HH P( fAƒ¾ t €=dqw …@ L‰÷è8óÿÿH‹…xÿÿÿH…Àt ¾ H‰Çè L Hƒ} „¿ýÿÿL‹u é+þÿÿH‹EfïÀHƒ@H€}¿ I‰ AFM‰u …* H‹u€L‰÷èl»ùÿH‹}L‰öèðÍÿÿë–L‹¸P HP H‰E˜I9Ç„tÿÿÿHÇE° @ A‹GP…À„ç A€T …Ü H‹E¨H‹H…Û„Õ ¶E¾Mg I‰ÝˆE¿I‹G HX˜I9ÄuëT @ H‹ChHX˜I9ÄtCL‰òL‰îH‰ßÿS8H…ÀtâIUxÆE¿ IUH‹H…À„þ I‰ÅI‹G HX˜I9ÄuÅ „ óAoFPóAoN@L‰ëóAoUPóAo]@fÔÂfÔËAM@AEPI‹F`IE`A‹FhAEhHƒ H‰]°H‰E¨‹E¸ˆƒñ ƒÀ‰E¸M‹?L;}˜… ÿÿÿHƒ}° „]þÿÿH‹E°fƒ¸ Æ€ „Dþÿÿ€=›ow „7þÿÿèÒòûÿI‰ÄH…À„ H‰ÇèNôûÿH‹u°I–( L‰çHÆ( èäàûÿ…À‰üýÿÿL‰÷è4ñÿÿ¸ÿÿÿÿé×ûÿÿH‰•pÿÿÿL‰ë¾ L‰÷èóÿÿI‰ÄH…ÀtÏH‹EIOfHnÁHƒ@HE°Hƒ=Åow A„$è „± I‹GLh¨H9Á„« D L‰ïè0“ÿÿ„À„p I‹Œ$ð Aö„$ u-Hƒ}° H‹E°t"f. „ € ýH‹€ð H…Àuí D Hƒ=@ow „Š I‹´$è H‹Lh¨H9Æ„½ H‰]°L‰ëI‰Íë f D H‹CXHX¨I9„$è „Ž H‰ßè2“ÿÿ„ÀtÞI‹„$ð H‹]°L‰éH‰E°Aö„$ uM…ít€¡ þH‹‰ð H…ÉuíHƒ=Ànw tiI‹Œ$è H‹Lh¨H9Áu ég D I‹EXLh¨I9„$è „L L‰ïè“ÿÿ„ÀtÞAö„$ u Hƒ}° H‹E°t€ ÷H‹€ð H…ÀuíI‹¼$¨ L‰æè…ÊÿÿI‹G IO H‰M°Lh˜H9Át[L‰ïèÈÿÿ„À„² Idžà L‰ïèýÿÿ„À„Å Idž€ L‰ïè2‘ÿÿ„ÀtVIdžˆ I‹EhLh˜H9E°u¥H‹…pÿÿÿfïö€}¿ I‰ $At$L‰ tH‹E¨L‰`H‹u¨L‰çL‰ãèP·ùÿéèüÿÿ IÇ„$ˆ I‹EhLh˜H9E°t©L‰ïèÿÿ„À…NÿÿÿL‰ïèf“ÿÿ„À…>ÿÿÿIÇ„$à L‰ïè:ÿÿ„À…=ÿÿÿfIÇ„$€ é5ÿÿÿ € L‰ïè ‘ÿÿ„À…€ýÿÿI‹EXLh¨I9„$è …ZýÿÿA¶„$ Hƒ}° „J H‹M°¶‘ I‹Œ$ð ƒâ ÐHƒ=¾lw Aˆ„$ …výÿÿH‰M°éïýÿÿfïÀHƒ@HIÇ AFL‰p8H‹EL‰p@éÉúÿÿL‰÷艾ùÿH‹MˆH‰AéêøÿÿH‹]°L‰éA¶„$ H…É„î ¶‘ ƒâ ÐAˆ„$ I‹„$ð H‰E°évýÿÿA¶„$ Hƒ}° „Ñ H‹M°¶‘ ƒâ ÐAˆ„$ é¸ýÿÿHƒ=5lw …AüÿÿHƒ=/lw …3üÿÿH‹M°éüÿÿ „ è[îûÿI‰ÄH…À„¯ùÿÿH‰Çè×ïûÿI–( H³( L‰çèqÜûÿ…À‰‰ùÿÿéˆûÿÿƒÈI‹Œ$ð Aˆ„$ é4üÿÿ¶E¾ˆE¿H‹E¨H‰…pÿÿÿéuûÿÿƒÈAˆ„$ I‹„$ð H‰E°é‘üÿÿƒÈAˆ„$ éôüÿÿèd„êÿ¸ÿÿÿÿé÷ÿÿf. „ ó úUfïÀH‰åHƒìdH‹%( H‰Eø1ÀGH‡° H‹EødH+%( uÉÃè„êÿó úUH‰åHƒìdH‹%( H‰EøH‹F@€¾ u HƒGPH‡¸ HƒGHH‡° H‹EødH+%( uÉÃ較êÿff. „ ó úUI‰ÑI‰ÈH‰åHƒì¶µiw dH‹%( H‰Eø1ÀH…ÿt„Òu/H‹EødH+%( uL Šiw HÇp L‰ÉɶÒé×Øÿÿ € ¶tiw „Àu öG( uÀH‹— HÁêƒâë° € ‰Âë¥è ƒêÿff. „ @ ó úUH‰åHƒì¶iw dH‹%( H‰Eø1ÀH…ÿt„Òu-H‹EødH+%( uJ ðhw HÇp E1À1ÉɶÒé;Øÿÿ ¶Ühw „Àu öG( uÂH‹— HÁêƒâë² € ‰Âë§è‡‚êÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u¶mhw E1À1ÉÉéÄ×ÿÿè?‚êÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uH‰Ñ¶hw E1ÀÉés×ÿÿèîêÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‰ø€¿é u Hx耿 uH‹UødH+%( u"Éà D HÇ è ºùÿ€¸é HxètÈëÏèxêÿ „ ó úUH‰åATLgèHƒìdH‹%( H‰Eè1À€¿é u8ƒþt3€¿õ uƒþu%H‹‡ H…Àu# € M‹¤$ð M…ätI|$èé¹ùÿH…ÀtäI‰ÄH‹EèdH+%( u L‰àL‹eøÉÃèä€êÿ @ ó úUH‰åSH‰ûHƒìdH‹%( H‰Eè1Àè ºùÿH…Àu'H‹ƒØ HPH…ÀHEÂH‹UèdH+%( u7H‹]øÉÀ¸é uâHx耿 tÕHÇ èî¸ùÿ€¸é HxètÞëºèZ€êÿf. „ ó úUH‰åATHƒì(D¶§ óEÜdH‹%( H‰Eè1ÀE„ä…½ H‹¿ HGèH…ÿu é‰ „ èÛ¸ùÿH‰ÇH@èH…ÿtp€¸ uæH‹ˆ¨ €= fw H‹‘¸ HD‘° H…Ò„¸ €=Øew u_H‹@@H…ÀxbfïÀòH*ÀòYÝ1 H…ÒxrfïÉòH*Êò^ÁòZÀ/EÜA“ÄH‹EèdH+%( uqD‰àL‹eøÉà € E1äëÜ H‹@pH‹ H…ÀyžH‰ÁƒàfïÀHÑéH ÁòH*ÁòXÀòYk1 H…ÒyŽH‰ÐƒâfïÉHÑèH ÐòH*ÈòXÉéyÿÿÿfïÀéxÿÿÿèú~êÿf. „ ó úUH‰åAUI‰ýATHƒìdH‹%( H‰Eè1À€=õdw t-H‹EèdH+%( …Ï H‹WhHƒÄ¾ A\A]]é[Ûÿÿ HÇ‡Ø H¿à D‰èHÇGX ÇGä HLJpÿÿÿ HÇGØ Hƒçø)øˆ@ 1ÀÁéóH«M‹e0M…äu= @ H‹EèdH+%( uNHƒÄA\A]]à € A€Œ$ë L‰çèï¶ùÿI‰ÄH…ÀtÇI‹EhH…ÀtI;D$xu×It$èº L‰ïè¥ØÿÿëÌèÞ}êÿff. „ ó úUH‰åAUI‰ýATHƒìdH‹%( H‰Eè1À€=Õcw t-H‹EèdH+%( …Õ H‹WpHƒÄ1öA\A]]é>Úÿÿf D HÇ‡Ø H¿à D‰èHÇGX ÇGä HLJpÿÿÿ HÇGØ Hƒçø)øˆ@ 1ÀÁéóH«M‹e0M…äuM @ H‹EèdH+%( uTHƒÄA\A]]à € I‹T$hH…ÒtH;B t"A€Œ$ë L‰ç迵ùÿI‰ÄH…Àt·I‹EpH…ÀuÎIt$è1ÒL‰ïè×ÿÿëÖè¸|êÿ „ ó úUH‰åAUI‰ýATHƒìdH‹%( H‰Eè1À€=µbw t5H‹EèdH+%( …ë H‹—€ HƒÄ¾ A\A]]éÙÿÿ „ HÇ‡Ø H¿à D‰èHÇGX ÇGä HLJpÿÿÿ HÇGØ Hƒçø)øˆ@ 1ÀÁéóH«M‹e0M…äuT @ H‹EèdH+%( ubHƒÄA\A]]à € HƒÇ-蟀êÿH…Àt8It$èº L‰ïèxÖÿÿL‰çè´ùÿI‰ÄH…Àt°I‹µ€ H…ötÒI‹|$pH…ÿuºA€Œ$ë ëÏè‚{êÿfó úUH‰åAUI‰ýATHƒìdH‹%( H‰Eè1À€=…aw t5H‹EèdH+%( …Ü HƒÄH—D ¾ A\A]]éè×ÿÿ „ HÇ‡Ø H¿à D‰èHÇGX ÇGä HLJpÿÿÿ HÇGØ Hƒçø)øˆ@ 1ÀÁéóH«M‹e0M…äuG @ H‹EèdH+%( uSHƒÄA\A]]à € A;„$° t$A€Œ$ë @L‰çèm³ùÿI‰ÄH…Àt½A‹…D …ÀyÒIt$èº L‰ïè(ÕÿÿëÑèazêÿó úU‰öH‰åHƒìdH‹%( H‰Eø1ÀƒG0ƒD·0H‹EødH+%( uÉÃè$zêÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1Àƒ‡À H‹EødH+%( uÉÃèèyêÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1Àƒ‡À @„öuƒ‡Ä H‹EødH+%( uÉÃèœyêÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1À·È H‹EødH+%( uÉÃèYyêÿf „ ó úUH‰øH‰åAWI‰÷AVAUATSHƒìdH‹%( H‰UÈ1Ò€=M_w …V H‹—H ‹R$…Ò…ª H‹G L‹pM…ö„à I‹‡H ‹@$…À„ M‹o8M…í„ € M‹¥¨ I‹„$H H‹PHƒÀHZ˜H9Ðu6ë^f D L‰òL‰îH‰ßÿS8H…À…£ I‹„$H H‹ShHƒÀHZ˜H9Ât*H‰ßèR…ÿÿ„ÀtÆL‰æH‰ßèó„ÿÿ„Àu·ëÊHƒÀ8éQÿÿÿ @ I‹F8IN0IU0fHnÁI‰V8fHnÈflÁAE0H‰L‰÷è±ùÿI‰ÆH…À… ÿÿÿH‹EÈdH+%( unHƒÄ[A\A]A^A_]à „ I‹EI‹UyH…Òt·H‰ÐI‰ÅéÿÿÿH…Àuóë¥I‹G L‹(éãþÿÿH‹UÈdH+%( uH‹@HƒÄHv8[A\A]A^A_]鉶ÿÿè”wêÿ @ ó úUH‰åAWAVAUATSHƒì8H‰}¨dH‹%( H‰EÈ1À€=]w …\ H‹†H ‹P$…Ò…ä H‹v L‹nM…íu éÔ € L‰ïè°ùÿI‰ÅH…À„¹ IE0H‰E°I;E0uÞH‹M¨H‹H ‹@$…À„µ HA8H‰E I‰ÆM‹&ÆE¿M…䄦 D I‹œ$¨ H‹ƒH H‹PHƒÀLz˜H9Âu6é L‰êL‰æL‰ÿAÿW8H…ÀuFH‹ƒH I‹WhHƒÀLz˜H9„â L‰ÿèZƒÿÿ„ÀtÆH‰ÞL‰ÿèû‚ÿÿ„Àu·ëÇHƒÆ8éÿÿÿ @ I‹LrxÆE¿ LrI‹H…ÀtI‰Äé_ÿÿÿ¾ L‰ïèÚ ÿÿH‰ÃH…À„ fïÀ€=2\w @@@P@`H‹E¨H‰ƒ¨ …ã fïÒ€}¿ L‰#SI‰ tH‹E H‰XH‹u H‰ßè^¦ùÿ€» „Ž H‹C@H‹M¨I‰ÜHƒAHH° ƃ I‹D$8It$0H‹M°L‰ïfHnÆfHnÈI‰L$8flÁAE0H‰èO®ùÿI‰ÅH…À…Gþÿÿ1ÀH‹UÈdH+%( uHƒÄ8[A\A]A^A_]ÃH‹A H‰E I‰ÆéFþÿÿH‹M¨H‹C@HƒAPH¸ é]ÿÿÿ¸ÿÿÿÿë²H‹Cp @@ é ÿÿÿH‹EÈdH+%( u H‹N@HƒÄ8HW81ö[A\A]A^A_]éc±ÿÿèÎtêÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡H ‹@$…ÀtYHƒÇ8H‹H…ÿt1 @ HG0H‹W0fHnÀH‹G8flÀH‰BH‰G0èCùÿH‰ÇH…ÀuÓH‹EødH+%( uÉ1Àà „ H‹ ë¥è5têÿ D ó úUH‰åAWAVAUATM‰ÄSH‰ûH‰×Hƒì(dH‹%( H‰EÈH‹‚À €¿ž HPuHPH…ÛtHƒ; u"H‹EÈdH+%( …Í HƒÄ([A\A]A^A_]Ã÷Bðÿ tÕ‰M¼èyüÿI‰ÅH…ÀtÅH‹A‰ÖAƒîxiIcÆ‹M¼HÀHP„É…½ M|Å 1öM…ä„ D A‹—€ L‰ÿAƒîÁê·Òè×òöÿA‹‡€ Iw@Iï˜ Áè·ÀI$AƒþÿuÅH‹E1ä1ÀH…Òt3 „ HÀHPMtÅ I~@èúúÿL‰÷èòúÿAD$I‰ÄH;rÕH‹EÈdH+%( …à HƒÄ(L‰ï[A\A]A^A_]é,oêÿ @ M|Å M…ä„‚ f. „ A‹—€ L‰ÿ1öAƒîIï˜ Áê·ÒèòöÿA‹‡ Áè·ÀI$AƒþÿuÇé=ÿÿÿfA‹—€ L‰æL‰ÿAƒîMg@Iï˜ Áê·ÒèÉñöÿAƒþÿuÓé ÿÿÿf D MdÅ A‹”$€ L‰ç1öAƒîIì˜ Áê·ÒèñöÿAƒþÿu×éÍþÿÿèýqêÿff. „ fó úUH‰åAWAVAUATSHƒìL‹?dH‹%( H‰EÈ1ÀL9ÿ„¨ I‰ýH‰óL59~ E1ä„Òu$é € E‹‡8 E…Àu~M‹?M9ý„¨ A‹—0 …Òu A‹‡8 …ÀtÞL‰ÿèÚgøÿL‰ò¾ H‰ßH‰Á1ÀèEpêÿE‹‡0 H˜IÄE…Àt¤H í< HÇ} H‰ß1À¾ èpêÿE‹‡8 H˜IÄE…Àt‚H Ù< H™} H‰ß1À¾ èéoêÿM‹?H˜IÄM9ý…`ÿÿÿ „ H‹EÈdH+%( …½ HƒÄL‰à[A\A]A^A_]à H {< H;} H‰ß1À¾ è‹oêÿM‹?H˜IÄM9ýt®L‰ÿèöføÿL‰ò¾ H‰ßH‰Á1ÀèaoêÿE‹‡0 H˜IÄE…Àu E‹‡8 E…ÀuœM‹?M9ýu¾égÿÿÿ € H é; HÃ| H‰ß1À¾ èoêÿH˜IÄë¼ @ E1äé0ÿÿÿè pêÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡¸ €=Vw HD‡° H‹UødH+%( uÉÃè»oêÿff. „ ó úUH‰åAWI‰ÿAVAUI‰õATI‰ÔSHì¸ ‰0ýÿÿHýÿÿ‹ŸÀ L‹·° dH‹%( H‰EÈH‹GpH‰(ýÿÿH‰…@ýÿÿH‹GhH‰…Hýÿÿ‹‡D H‰Ï‰…<ýÿÿè§eøÿfïÀ1Ò€=RUw )…€ýÿÿI‰ÁH¸callgrapH‹(ýÿÿ)…ýÿÿ)… ýÿÿ)…°ýÿÿfoâ, H‰…pýÿÿÇ…xýÿÿh, f‰•|ýÿÿ)…`ýÿÿtA‹ŸÄ M‹·¸ €=áTw t I9hþÿÿ„ €=ÑTw tdL‰ÏH5Õ4 L‰(ýÿÿè^sêÿL‹(ýÿÿH…ÀtB€½0ýÿÿ …- Hµ_ýÿÿH‰ßL‰0ýÿÿè?p L‹0ýÿÿL…€ýÿÿH‰ÁH…`ýÿÿë@ D €½0ýÿÿ …« Hµ_ýÿÿH‰ßL‰0ýÿÿèýo L‹0ýÿÿL…€ýÿÿH‰ÁHw AVAƒ¿pþÿÿL‰æL‰ïPH‰² HΗ APD¾…_ýÿÿAQL \ LNÈ1ÀèXl M‹OxHƒÄ A‰ÆM…Ét)HcøL‰æ1ÀHÇÁÿÿÿÿH)þLCz Lïº èr‰êÿAÆH‹HýÿÿH…ÛtFI‹‡H ¶S!‹@8…À„ D‹C H þ± „Ò…Š IcþL‰æHûy 1ÀH)þLïèÐk AÆH‹…@ýÿÿH…Àt$IcþH‹ˆ 1ÀL‰æH)þHäy Lïè k AÆ‹<ýÿÿ…Éx IcþL‰æHÌy 1ÀH)þLïèyk AÆH‹EÈdH+%( …! HeØD‰ð[A\A]A^A_]ÃH U± „Ò…Ñ IcþL‰æHcy 1ÀH)þLïè'k AÆéRÿÿÿ € L…€ýÿÿI‹°ýÿÿH`y 1ÀL‰Ç¾@ L‰(ýÿÿL‰…0ýÿÿèæj Hµ_ýÿÿH‰ßè'n L‹…0ýÿÿL‹(ýÿÿH‰ÁH@u é%þÿÿf. „ Aƒ¿pþÿÿŽeýÿÿLÀýÿÿº H‰ÏH‰ ýÿÿL‰ÎL‰(ýÿÿè døÿI‹‡ýÿÿL‹(ýÿÿH…À„)ýÿÿ€=÷Qw I‹—€þÿÿH‹ ýÿÿuhë. D H9ˆØ …þüÿÿ‹°0 L° H‹ HóH…À„âüÿÿH9ÂuÒéØüÿÿ D H9ˆØ …Æüÿÿ‹°4 L°( H‹ HóH…À„ªüÿÿH9ÂuÒé üÿÿ D L…€ýÿÿI‹°ýÿÿH x 1ÀL‰Ç¾@ L‰(ýÿÿL‰…0ýÿÿè¦i Hµ_ýÿÿH‰ßèçl L‹…0ýÿÿL‹(ýÿÿH‰ÁH…`ýÿÿéåüÿÿf. „ H‰ßèèiýÿH‰Áé þÿÿH‰ßD‰…0ýÿÿèÑiýÿD‹…0ýÿÿH‰ÁéXýÿÿèjêÿff. „ fó úUH‰åATI‰ôH5w L‰çHƒìdH‹%( H‰Eè1Àè1zêÿ…Àu ÆŽPw H‹UèdH+%( uFL‹eøÉÃH5= L‰çèzêÿ…Àu Æ^Pw ë΋52 x L‰á¿ 1ÀHw èçûÿ¸ÿÿÿÿë«è jêÿff. „ ó úUH‰åATI‰ôH5w HƒìdH‹%( H‰Eè1Àè”yêÿA‰À1ÀE…ÀtH‹UèdH+%( ueL‹eøÉà D H5žv L‰çèayêÿ…Àt H5Š L‰çèNyêÿ…ÀuÆ«Ow ë·Æ¡Ow ë‹5u x L‰á¿ 1ÀH^v èKæûÿƒÈÿëŒèQiêÿó úUH‰åATI‰ôSH‰ûHƒÇH‰ÙHƒìdH‹%( H‰Eè1ÀHLJX HƒçøH)ùÁh ÁéóH«H‰[ H»ˆ óoK èì HƒP fInÄǃD ÿÿÿÿfHnÐH‰ƒX flƒH H‹EèdH+%( u HƒÄ1À[A\]Ãè£hêÿ ó úUHÄÔÿÿ¿Ø H58©ÿÿH‰åATHƒìdH‹%( H‰Eè1Àè;KøÿA‰Ä…Àu H‹EèdH+%( u,D‰àL‹eøÉà @ H‹ Ñæw º( ¾ H=X’ è{€êÿëÅè$hêÿ @ ó úUfHnÏflÉH‰åHƒìdH‹%( H‰Eø1ÀHGfHnÀflÀGH‹EødH+%( uÉÃèÒgêÿfUH‰åAWAVAUATSHì Hƒ $ HìÈ E1ÿ‰µ ïÿÿLµ0ïÿÿI‰üH‰•(ïÿÿL‰ödH‹%( H‰EÈ1Àèqêÿ…Àusö…Iïÿÿ@„Ž L‰çA‰ÇèSoêÿI‰ÅH…À„à L‰ïèOoêÿH…À„f E…ÿ…] €x.LxucA€ u\L‰ïè$oêÿH…ÀuâL‰ïèWnêÿL‰çèjêÿA‰Ç @ H‹EÈdH+%( …‰ HÄÈ D‰ø[A\A]A^A_]ÃL‰çèeêÿA‰ÇëË A€?.uA€.u A€ t @ H‹…(ïÿÿH…Àt8H‹0H…ö„ø HXëf. „ H‹3HƒÃH…ö„Ø L‰ÿèX½ùÿ„ÀtäH½ÀïÿÿM‰øL‰á1ÀHÔ ¾ H‰½ ïÿÿèÝd H‹½ ïÿÿL‰öè>pêÿH‹½ ïÿÿ…ÀA‰Çˆ— ‹…Hïÿÿ% ð = @ ub‹… ïÿÿ…À„àþÿÿ‹… ïÿÿH‹•(ïÿÿpÿè'þÿÿL‰ïA‰ÇèìmêÿH…À…þÿÿ L‰ïèmêÿE…ÿˆÇþÿÿL‰çèGiêÿA‰Çé·þÿÿ € èãcêÿA‰ÇéTþÿÿ A¿þÿÿÿL‰ïèÚlêÿéþÿÿ‹5“x H‰ùHxD 1À¿ èiâûÿëÕA¿ÿÿÿÿédþÿÿègeêÿ € UH‰åATHì Hƒ $ Hƒì@H ü º L fHnÁ¹ dH‹%( H‰EèH+D VL¥àïÿÿI‰ù¾ L‰çHÇ…Øïÿÿ fHnÈH¤0 H‰…ÐïÿÿflÁ1À)…Àïÿÿ趀êÿH•Àïÿÿ1öL‰çèõüÿÿH‹UèdH+%( uL‹eøÉÃè«dêÿff. „ ó úUI‰ðH5S} fHnÆH‰åATSLeØIXHƒì dH‹%( H‰Eè1ÀHŠq HÇEà fHnÈflÁ)EÐë D I‹4$IƒÄH…öt H‰ßè»ùÿ„ÀtçH‹UèdH+%( u HƒÄ [A\]Ãèdêÿfó úUH‰åHƒìdH‹%( H‰Eø1ÀÆnCv H‹EødH+%( uÉÃèØcêÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀÆ.Cv H‹EødH+%( uÉÃè˜cêÿ „ ó úUH=¼p H‰åATLeäL‰æHƒìdH‹%( H‰Eè1Àèú …Àu ‹Eä‰ÏBv L‰æH=¡ èÞ …Àu ‹E䉯Bv ‹Bv H‹UèdH+%( uL‹eøÉÃècêÿ € ó úUH‰åATHƒìD¶%£ x dH‹%( H‰Eè1ÀE„ät&D¶%† x H‹EèdH+%( u<D‰àL‹eøÉÃf D HuäH= p èJ …Àx΋EäÆK x …ÀAŸÄDˆ%= x ëµèŽbêÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1À€=ÒAv u€O*€=é x u€O*ÇGˆ H‹EødH+%( uÉÃè.bêÿff. „ ó úUH‰åAVAUATSHì dH‹%( H‰EØ1À€?/…Ì L@ÿÿÿA‰öI‰üL‰îè=xêÿL‰ç…À„— fHƒÇ€?/t÷ € ¾/ èhêÿH‰ÃH…ÀtdÆ L‰îL‰çè xêÿ…Àu H{Æ/€?/uÐHƒÇ€?/t÷ëÅ D D‰öL‰çèÅ`êÿ…ÀtÕÆ/¸ÿÿÿÿH‹UØdH+%( u;HÄ [A\A]A^]ÃL‰îL‰çèŸwêÿ…Àu1ÀëÎD‰öL‰çè|`êÿ÷ØÀ뽸ÿÿÿÿë¶èaêÿf. „ ó úUH #o fHnÁH‰åAWAVAUI‰ýATSHƒìXó~œöt dH‹%( H‰EÈHöm HÇE fHnØH$n fHnàflÓflÄ)U€)Eè’hêÿH…À„º 1ö1ÿI‰Äèý¿ùÿI‰ÆH…À„Î L‰çèyhêÿH…ÀtTfoM€HÇEÀ HXL}¸H5y )M°ëfI‹7IƒÇH…ötÃH‰ßè ·ùÿ„ÀtèL‰÷H‰Þèý½ùÿL‰çè%hêÿH…Àu¬L‰çèXgêÿM‹fM…ät( € I‹t$L‰ïè›úÿÿ…ÀuL‰çèϘùÿI‰ÄH…ÀußL‰÷èÿÁùÿHU1öL‰ïèøÿÿH‹UÈdH+%( u$HƒÄX[A\A]A^A_]ÃèþtêÿL‰çÇ èàfêÿë¿è™_êÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u É1Ò¾ÿÿÿé‰÷ÿÿèT_êÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1À€~.•ÀH‹UødH+%( uÉÃè_êÿ „ ó úUH‰åAWI‰÷AVI‰þAUATSHƒìdH‹%( H‰EÈ1ÀèÑfêÿH…À„¨ 1ö1ÿI‰Äè<¾ùÿI‰ÅH…À„˜ M…ÿtwL‰çè³fêÿH‰ÃH…Àt)H‰ÆL‰÷AÿׄÀtãHsL‰ïèb¼ùÿL‰çèŠfêÿH‰ÃH…Àu×L‰çèºeêÿH‹EÈdH+%( uPHƒÄL‰è[A\A]A^A_]Ãf „ HpL‰ïè¼ùÿL‰çè<fêÿH…Àuçë³ D E1íë± èssêÿÇ ë™è^êÿf D ó úUH‰åHƒìdH‹%( H‰Eø¸ HÁït @ HƒÀHÁïuöH‹UødH+%( uÉÃèÈ]êÿ „ ó úUH=#k H‰åHƒìdH‹%( H‰Eø1ÀHuôè/ …À¸ÿÿÿDEôH‹UødH+%( uÉÃèt]êÿ @ ó úUH‰åS‰û¿ HƒìdH‹%( H‰Eè1Àèh „Àt$¸ H‹UèdH+%( u@H‹]øÉÃf. „ ¿& è6 „ÀuÎHuäH=vj èœ …À¸ÿÿÿDEä9ÃÀë±èë\êÿff. „ ó úUH‰åAWE1ÿAVI‰ÖAUI‰õ¾ ATL%Ej SH‰ûL‰çHìÈ dH‹%( H‰EÈ1Àè)Wêÿ…À„Ñ H½@þÿÿèuUêÿA‰Ä…À…Z M…ít M…ö…Œ H…ÛtWE„ÿuRLÂþÿÿ1ÀH0þÿÿH•,þÿÿL…8þÿÿL‰ïH5Üi èõUêÿƒø… ‹…,þÿÿ‹•0þÿÿÁàÁâÐ…8þÿÿ‰H‹EÈdH+%( … HÄÈ D‰à[A\A]A^A_]à „ HµÂþÿÿL‰òL‰ïèWêÿCÆD5ÿ éWÿÿÿ HÇ…0þÿÿ HÇ…8þÿÿ H…Û„É L‰çH5 èrrêÿI‰ÄH…À„ º Hµ0þÿÿH½8þÿÿH‰Áè«lêÿL‰çH‰…þÿÿèü^êÿH‹•þÿÿH…ÒŽ¼ L‹¥8þÿÿ¾ L‰çè¨nêÿH…À„ß HxH(þÿÿ1ÀH•$þÿÿL…,þÿÿH5¯h èÈTêÿA‰Äƒøu8‹…$þÿÿ‹•(þÿÿH‹½8þÿÿÁàÁâÐ…,þÿÿ‰è8WêÿA¿ é<þÿÿ D H‹8þÿÿ‹5¿x HÔ… 1À¿ è˜×ûÿH‹½8þÿÿèüVêÿE…äA”ÇéÿýÿÿèÛoêÿ‹8è$hêÿ‹5‚x ¿ H*… H‰Á1ÀèX×ûÿH‹½8þÿÿè¼VêÿéÆýÿÿ € ‹5Nx L‰á¿ H+… è&×ûÿH‹½8þÿÿèŠVêÿé”ýÿÿ D A¼ÿÿÿÿéþÿÿ‹5x L‰é¿ 1ÀH^… A¼ÿÿÿÿèãÖûÿéÞýÿÿèéYêÿè4oêÿ‹8è}gêÿ‹5Û x ¿ HS„ H‰Á1Àè±Öûÿé+ýÿÿff. „ ó úUH‰åAUI‰ýATHƒì dH‹%( H‰Eè1ÀHÇ H=+g H‰uØHuÐHÇEÐ èÛ¸ùÿH…ÀtvI‰Ä‹@…Àu,E1íL‰çèq»ùÿH‹EèdH+%( u_HƒÄ D‰èA\A]]à D è«rêÿA‹L$L‰çH™H÷ù‰Ö臻ùÿHÄf ¾ L‰ïH‹H1ÀèÝiêÿ…ÀyA½ôÿÿÿë˜è;nêÿD‹(A÷Ýë’èÞXêÿff. „ ó úUHcÖH‰þH‰åATI‰üH=rf HƒìdH‹%( H‰Eè1ÀèŽXêÿ…À~"H˜AÆ H‹EèdH+%( u L‰àL‹eøÉà AÇ$perfAÆD$ ëÕècXêÿ ó úUH‰åAUATSH‰ûHƒìdH‹%( H‰EØ1À€ toL‹/L%øe M…ítH5– L‰ïèÙgêÿ…À…¡ L‰çèédêÿ‹5 x ¿ HÒe H‰Á1ÀèÝÔûÿ€{ u?H‹EØdH+%( u}HƒÄ[A\A]]à D L%Œe º H5Qœ L‰çèm^êÿëš H‹EØdH+%( u>‹5— x HƒÄHƒ 1ÿ[1ÀA\A]]éiÔûÿf „ º L‰îL‰çè ^êÿéJÿÿÿèVWêÿf D ó úUH‰åAUATSHì Hƒ $ HƒìHHe dH‹%( H‰EØ1ÀL¥°ïÿÿ‰ùH‰óL‰ç¾ LÐïÿÿHÇ…¨ïÿÿ è‚U ºÿ L‰îL‰çèÒVêÿ…À~VH˜Æ„Ðïÿÿ fƒ½Ðïÿÿ/tBH5l8 L‰ïè‹[êÿH…Àu.H½¨ïÿÿI‰ØL‰é¾ H èxgêÿ…Àx H‹…¨ïÿÿë 1ÀH‹UØdH+%( uHÄH [A\A]]ÃèdVêÿ @ ó úUH‰åAWI‰ÏAVAUI‰õH‰ÖATM‰ÄSHƒì(H‰}¸M‹u L‰ódH‹%( H‰EÈ1ÀM…öu4» Hƒù?w)HA?1ÒH÷ñH¯ÁH‰ÃH9Þr1ÀH…Û˜ÀHÛH…À…Œ H9Þsç1ÀI9Þt[L‰þH‰ßè…fêÿH‰E°H…ÀtlM…öuwM…ät,I9Þs'L‰÷I¯ÿH}°fL‰úL‰æIƒÆèAOêÿH‰ÇLÿL9óuæH‹E¸H‹M°H‰1ÀI‰] H‹UÈdH+%( uAHƒÄ([A\A]A^A_]à € ¸ôÿÿÿëÔf „ H‰ÇL‰òH‹E¸I¯×H‹0èÚNêÿénÿÿÿè0UêÿUH‰åAUATHì Hƒ $ HƒìLé€ ¹ dH‹%( H‰Eè1ÀVLàïÿÿA‰ùI‰Ô¾ º L‰ïè½pêÿL‰æL‰ïè}ý H‹UèdH+%( u HeðA\A]]Ãè´Têÿ @ UH‰åATSHUØH‰óHuàHƒì dH‹%( H‰Eè1Àèù …À…– H‹UàA‰ÄH‹EØÆ H‹}àH‹EØë D ¶4VÔ€úvTH‰ÁHƒèH‰EØuçHÇH‰ÚH5¼· 1ÀèóMêÿ…À~?ƒH‹}àèƒPêÿH‹EèdH+%( u4HƒÄ D‰à[A\]à „ H‰MØH‰Èë° € A¼ÿÿÿÿë¼A¼ÿÿÿÿë½èÛSêÿff. „ UH‰åATSHì Hƒ $ HƒìdH‹%( H‰Eè1ÀÇhx ÇZx èÎë H…À„ˆ H‰ÃI‰ÁL¥àïÿÿ1ÀLr ¹ º L‰ç¾ è;oêÿ=ÿ H5x L‰çè‘þÿÿ…Àu=I‰Ù¹ º L‰çL#a ¾ èünêÿ=ÿ UH5Òx L‰çèVþÿÿ…Àt f‹ Âx ‹5øx 1ÿ1ÀH1 èÔÏûÿH‹EèdH+%( u2HÄ [A\]Ãf „ ‹5¾x ¹ 1ÿ1ÀHÊ~ è•Ïûÿë£èžRêÿff. „ ó úUH‰åHƒì‹NdH‹%( H‰Eø‹G9Èu ‹G‹N9Èt)ÈH‹UødH+%( u0ÉËG ‹N 9Èuã‹G‹N9ÈuÙ‹G‹N9ÈuÏ‹G‹N9ÈuÅ‹+ëÁè Rêÿff. „ fUH‰åATHì Hƒ $ HƒìdH‹%( H‰Eè1ÀÇ¡x èê H…ÀtGL¥àïÿÿI‰Á¹ 1ÀL7~ º ¾ L‰çèmêÿ=ÿ NH5_x L‰çèçüÿÿ…Àt ‹ Jx ‹5ˆx 1ÿ1ÀH~ èdÎûÿH‹EèdH+%( u*L‹eøÉà € ‹5Vx ¹ 1ÿ1ÀHb} è-Îûÿë«è6Qêÿf D ó úUH‰åHƒì·VdH‹%( H‰Eø1Àfƒ~tJ…ÿG?IÇE1ÀÁø9Ð|H‹EødH+%( uPÉD‰Àà @ º ‰ùH˜HÓâH#TÆ A•ÀëÑf „ …ÿG IÇE1ÀÁø9Ð}¶º ‰ùH˜Óâ#T†A•Àë¡è”Pêÿ @ ó úUH‰åAVAUI‰ýATSHƒìdH‹%( H‰EØ1À·fƒøtRfƒø„h f…À„‡ ‹5Mx ·ÈH} 1ÿ1Àè&ÍûÿE1äH‹EØdH+%( …– HƒÄL‰à[A\A]A^]÷_…Û„X E1äE1öë @ K‹|å èž—ùÿIƒÄAÆD9ãŽv fAƒ}uÞC‹|¥ëÜ € D·wD‰÷èŸ I‰ÄH…À„yÿÿÿE…ötA·ÖHx¾ÿ HÁâè”PêÿA·UH‰Ð…Ò„QÿÿÿHƒÀIuI „IDE H9ÎIt$“ÁH9Æ“ÀÁ„n Bÿƒø†b ‰ÑfvöfïÛ1ÀÁéfvíHÁá € óAoLfoûfoÁfoáfiËfuÆfaãfuÃfeøfoÐfa×fiÇfÛâfÛÈfßÕfßÅfëÔfëÁATDADDHƒÀH9Èu ‰Ðƒàø÷ ÿÿ„Œþÿÿ‰Ç¹ÿÿÿÿA·t}fƒþÿDñA‰t¼p9ÖƒhþÿÿA·|ufƒÿÿDùA‰|´p9ò†KþÿÿA·|ufƒÿÿDùA‰|´p9Öƒ.þÿÿA·|ufƒÿÿDùA‰|´p9ÖƒþÿÿA·|ufƒÿÿDùA‰|´p9ÖƒôýÿÿA·|ufƒÿÿDùƒÀA‰|´9Ѓ×ýÿÿA·TEfƒúÿDÑA‰T„éÀýÿÿ ·W·G)жW\‰ßè» I‰ÄH…À„•ýÿÿ…Û~HcÓHx¾ÿ HÁâè²Nêÿ1öA€} tAÇD$ÿÿÿÿ¾ A·EA·Uf9‚UýÿÿJ)Æ 0A‰D”ƒÀ9Áuñé9ýÿÿ @ D‰÷èD I‰ÄH…À„!ýÿÿE…ö~IcÖHx¾ÿ HÁâè:NêÿE·]1ÿE1ÒE1ÀA¹ E‰ÞAÁãëf D IƒÂDßD9ÓŽÕüÿÿfAƒþ„õ K‹tÕ H…ötÛH‰ð…ö…ð HÁè º0 ¹ f…ÀuHÁè‰Ñ„ÀuƒÁHÁè¨uƒÁHÁè¨uƒÁHÁèƒàHƒøƒÑ AƒÀIcÐ D A‰ÐA‰D”AHcȃø@„fÿÿÿL‰ÈHÓàH÷ØH!ð„Tÿÿÿ…ÀuPHÁè A¸0 ¹ f…ÀuHÁèD‰Á„ÀuƒÁHÁè¨uƒÁHÁè¨uƒÁHÁèƒàHƒøƒÑ HƒÂë„ @ A¸ 1Éëµf D C‹t•éÿÿÿf D º 1Ééÿÿÿ1Àf. „ A·LEfƒùÿtA‰L„HƒÀ9ÂwçéûÿÿAÇD„ÿÿÿÿHƒÀ9ÂwÑéyûÿÿH‹EØdH+%( uHƒÄ1ÿ[A\A]A^]én è…Kêÿ D ó úUH‰åATS‰ûHƒìdH‹%( H‰Eè1Àè? I‰ÄH…Àt…Û~HcÓHx¾ÿ HÁâè:LêÿH‹EèdH+%( u HƒÄL‰à[A\]ÃèKêÿf. „ ó úUHcÿH‰åSH‰ûHÁçHƒÇHƒìdH‹%( H‰Eè1Àèa]êÿH…Àt2‰X…Û~%KÿHPfvÀHÁáHL(HƒÂ BðH9ÑuðÇ H‹UèdH+%( uH‹]øÉÃèJêÿó úUH5ŸX H‰åHƒìdH‹%( H‰Eø1ÀHUôè5õÿÿ…ÀDEôH‹UødH+%( uÉÃèIJêÿf „ ó úUH‰åATI‰ü‰÷HUäH5AX HƒìdH‹%( H‰Eè1ÀèÞôÿÿH‹ IÇD$ ÿÿÿÿIÇD$ÿÿÿÿ…ÀDEäI‰$A‰D$AÇD$ ÿÿÿÿH‹EèdH+%( u L‰àL‹eøÉÃèÀIêÿó úUH‰åAWAVAUI‰ýATSHƒìXH‰u˜H‰U‰M„dH‹%( H‰EÈ1Àè HcøH‰ûHÁçHƒÇèö[êÿI‰ÄH…À„U ‰X…Û~+SÿH@fvÀHÁâIT( € HƒÀ @ðH9ÐuðH‹Éû 1öL‰ïL} 1ÛI‰$èh L‰ïA‰ÆL‰øE‰÷I‰Æèž 9ØŽÕ D‰þH‹UH‹E˜L‰÷ÿÐA‹t$…ö~w‹E¸D‹}¼NÿHÁá‹U ‹}¤D‹E¨D‹M¬‰EŒIL (D‰}ˆD‹U°ID$D‹]´ë HƒÀ H9Èt7;uó;xuîD;@uèD;H uâD;PuÜD;XuÖD‹}ŒD;xuÌD‹}ˆD;x uÂë$HcÆfoM foU°ƒÆHÁàLàHPA‰t$ƒÃL‰ï‰ÞèŠ L‰ïA‰ÇèÉ 9Ø,ÿÿÿA‹\$L‰ïè´ 9Ãu'€}„ uCH‹EÈdH+%( uQHƒÄXL‰à[A\A]A^A_]ÃIct$L‰çHÁæHƒÆè¯AêÿH…ÀLEà€}„ t½Ict$I|$º H ,õÿÿèwSêÿë è°Gêÿó úUH5ÓU H‰åHƒìdH‹%( H‰Eø1ÀHUôèUòÿÿ…ÀDEôH‹UødH+%( uÉÃèiGêÿf „ ó úUH‰åAVAULuÔA‰õH5uU ATL‰òI‰üD‰ïSHƒìdH‹%( H‰EØ1ÀèòñÿÿL‰òH53U D‰ï…À‰ÃD]Ô1ÀƒûÿDØèÐñÿÿºÿÿÿÿfvÀ…ÀDEÔAD$ƒøÿA‰D$DÚH‹Ù A‰\$ I‰$H‹EØdH+%( uHƒÄL‰à[A\A]A^]Ãè¬Fêÿff. „ ó úUH5ÊT H‰åHƒìdH‹%( H‰Eø1ÀHUôèEñÿÿ…ÀDEôH‹UødH+%( uÉÃèYFêÿf „ ó úUH‰åAWAVL}ÄA‰öH5lT AUL‰úATI‰üD‰÷SHƒìdH‹%( H‰EÈ1ÀèàðÿÿL‰úH55T D‰÷…ÀA‰ÅDDmÄèÄðÿÿL‰úH5T D‰÷…À‰ÃD]Ä1ÀƒûÿDØè¢ðÿÿºÿÿÿÿAÇD$ ÿÿÿÿ…ÀDEăøÿA‰D$DÚDDêH‹¨ A‰\$ I‰$I‰T$E‰l$H‹EÈdH+%( uHƒÄL‰à[A\A]A^A_]ÃèoEêÿff. „ @ ó úUH‰åAWAVL} I‰ÖAUA‰õL‰úH5tS ATI‰üD‰ïSHƒì8dH‹%( H‰EÈ1ÀèíïÿÿL‰òD‰îL‰ÿ…À‰ÃD] è§ýÿÿ‹u°‹M´‹E¸‹U¼A‰óD‹U¬D‹M¨A!ËfoE D‹E¤D!Ø!Ðf~ÇD!ÐD!ÈD!À!øƒøÿt[ƒÿÿt:A‰t$A‰L$A‰\$E‰l$ A$H‹EÈdH+%( uIHƒÄ8L‰à[A\A]A^A_]ÃD!ÚD!ÒD!ÊD!Â!Úƒúÿu³f „ ¾ÿÿÿÿ¹ÿÿÿÿ»ÿÿÿÿA½ÿÿÿÿfvÀëèPDêÿó úUH‰åATI‰üHƒìdH‹%( H‰EèH‹ãx H…ÀtFHcö‹°AÇ$ÿÿÿÿA‰D$IÇD$ÿÿÿÿIÇD$ÿÿÿÿIÇD$ÿÿÿÿH‹EèdH+%( u'L‰àL‹eøÉË5Þ÷w HR ¿ è¹Àûÿ¸ÿÿÿÿë¢è½Cêÿff. „ fó úUfvÀH‰åHƒìdH‹%( H‰Uø1Òfo† GH‹UødH+%( uÉH‰øÃèiCêÿf „ ó úUH‰åHƒìdH‹%( H‰Eø‹x …ÀtH‹UødH+%( uÉà @ èñÿÿ‹Ý x ëÞèCêÿf D ó úUH‰åHƒìdH‹%( H‰Eø1À‹· x …Àt‹ x H‹UødH+%( u Éà @ èûîÿÿëÞèÄBêÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1À‹c x …Àt‹Y x H‹UødH+%( u Éà @ è«îÿÿëÞètBêÿ @ ó úUH‰åHƒìdH‹%( H‰EøH‹ x H…ÀtHcÿ‹¸H‹UødH+%( u$Éà @ ‹5.öw HaP ¿ è ¿ûÿ¸ÿÿÿÿëÍè Bêÿff. „ fó úUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hƒì8dH‹%( H‰EÈ1ÀèïíÿÿèªïÿÿHc {ÿw ¾ H‰ßèVRêÿH‰Wÿw H…À„ø …Û~H‰ÇH ¾ÿ è}BêÿèµÙ I‰ÁH…À„d HÀïÿÿ1À¹ º L¼O ¾ H‰ßè%]êÿ=ÿ z H‰ßL5Z' L=ªO èIêÿI‰ÄH…À„ „ L‰çèIêÿH…À„ï €xuéLhH•¼ßÿÿ1ÀL‰öL‰ïè¡:êÿ…À~ÍHƒìH½Àßÿÿ1ÀI‰ÙAU¹ º L0õ ¾ H‰½¨ßÿÿè‰\êÿZH‹½¨ßÿÿ=ÿ Yµ è€HêÿI‰ÅH…À„tÿÿÿ @ L‰ïèxHêÿH…ÀtB€x uíHxH•¸ßÿÿ1ÀL‰þè:êÿ…À~Ô‹•¸ßÿÿH‹ÿýw L‰ï‹¼ßÿÿ‰ è6HêÿH…Àu¾L‰ïèiGêÿL‰çè!HêÿH…À…ÿÿÿ „ L‰çèHGêÿ1ÀH‹UÈdH+%( u~HeØ[A\A]A^A_]à „ ‹5Þów ¹ 1ÿ1ÀHêk èµ¼ûÿé°þÿÿ‹5¾ów ¹ 1ÿ1ÀHÊk 蕼ûÿ¸ÿÿÿÿ똋5œów H Q9 1ÿ1ÀHÝM èq¼ûÿƒÈÿésÿÿÿèt?êÿ @ ó úUH‰åAWA¿ AVE1öAUA½ÿÿÿÿATI‰üS1ÛHƒì8H‰u¸H‰U°dH‹%( H‰EÈ1Àë f D ‰ÞL‰çèi Aƒýÿ…< A‰ÝƒÃL‰çè› 9ØŒÞ L‰çè‹ 9ØuÊAƒýÿ„@ D‰îL‰çè( sÿA9õtuL‰çè D‰îL‰ç‰E¬è ‹U¬E„ÿH‹u°H Jƒ L ·Z LEÉRH‹M¸L)öPLM J<1º 1ÀA‰ÝE1ÿHÇÁÿÿÿÿèVZêÿH˜IÆXZéYÿÿÿf. „ D‰îL‰çè E„ÿH ç‚ L TZ LEÉH‹u°H‹M¸HƒìPL½[ L)öJ<1ë” H‹M¸‹5òw 1ÀHœL ¿ èóºûÿH‹EÈdH+%( …¤ HeØL‰ð[A\A]A^A_]Ãf D ‰E¨‰ØD‰îL‰çD)è‰E¬è ‹U¨)Â9U¬„£þÿÿéÒþÿÿ € ‰ÞL‰çA‰Ýèæ E„ÿH -‚ L šY LEÉHƒìH‹M¸H‹u°PL[ º 1ÀL)öJ<1HÇÁÿÿÿÿè8YêÿY^H˜IÆé;þÿÿèG=êÿ € ó úUº H‰åAUATLàûÿÿI‰ôL‰îHì dH‹%( H‰Eè1Àè—ýÿÿ1ÀL‰é¾ HáW L‰çèÞ;êÿH‹UèdH+%( uHÄ H˜A\A]]ÃèË<êÿff. „ ó úUH‰åAWI‰÷AVAUATSH‰ûHƒì8H‰u¸H‰U°dH‹%( H‰EÈ1Àè H‰ßpÿèÉ E1ÀM…ÿ„ …ÀxL‰E¨A‰ÅIøE1öA¿ ÁÿƒÇHcÿèàb L‹E¨H…ÀI‰Äu3éû D‰öH‰ßèx …ÀP‰ÁIЃáD‰øAƒÆÓàÁúHcÒAH‰ßèš D9ðÈAUE…íH‹u¸AIÕƒâüy é· € …Òt>ƒêÆF,HƒÆƒúüt:‰ÐÁøH˜A¶‰ÁƒàÀéöÂEÁx0HW< ‰øGÁˆö t¾ƒêHƒÆƒúüuÆI‰ðL+E¸Æ L‰çL‰E¨èÜ7êÿH‹E¸H‹]°L‹E¨ÆDÿ H‹EÈdH+%( u1HƒÄ8L‰À[A\A]A^A_]Ãf. „ H‹E¸Æ ëÌ € E1Àë è&;êÿf D ó úUH‰åHƒìdH‹%( H‰EøH‹°øw H…ÀtH‹UødH+%( uÉÃf. „ èzú H‰„øw ë×èÍ:êÿff. „ fó úUH‰åHƒì‹dH‹%( H‰Eø1À9tH‹UødH+%( uCÉÃf D ‹V9Wuá‹V9WuÙ‹V 9W uÑ‹V9WuÉ‹N9OuÁ‹N9Ou¹‹F 9G ”Àë®èH:êÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1Àƒ?ÿtH‹UødH+%( u6Éà € ƒÿuâƒÿu܃ ÿuÖƒÿuЃÿuʃÿuă ÿ”Àë»èÖ9êÿf D ó úUfvÀH‰åHƒìdH‹%( H‰Uø1ÒGH‹UødH+%( uÉH‰øÃè‘9êÿó úUH‰åAUI‰ýATSHƒìdH‹%( H‰EØ1ÀèXöÿÿº ¿ ƒÀ9ÐL‰ÃàøD`?ÁûAÁüAƒäøMcäL‰æèçIêÿI‰E H…ÀtDH‰ÂHcó1ÿèa:êÿL‰æ¿ èÄIêÿI‰EH…Àt+AÆE 1ÀH‹UØdH+%( uHƒÄ[A\A]]ÃÈÿëáèà8êÿL‰ïè_ ƒÈÿëÏ ó úUH‰åAUATLcæSH‰ûHƒìdH‹%( H‰EØ1Àè•õÿÿº ƒÀ9ÐLÂÁøAƒüÿt Å D9â#H‹EØdH+%( uKHƒÄ[A\A]]Ãf „ D‰áH‹SIÁìÆCIÁäA½ Hcð1ÿIÓåN ,"I÷ÕèCêÿLcM!,$ë¦è$8êÿ @ ó úUH‰åATHƒìdH‹%( H‰Eè1ÀH…ÿt>I‰üèæôÿÿA€|$ uFI|$è›^ H‹EèdH+%( uML‰çL‹eøÉé^ „ H‹EèdH+%( u)L‹eøÉà º ƒÀ9ÐLÂI‹$1ÿÁøHcðèZBêÿëšèƒ7êÿ UH‰åATHì Hƒ $ Hì¨ dH‹%( H‰Eè1ÀH½Pîÿÿè<0êÿA‰À1ÀE…Àx½Tïÿÿx86_t&½Tïÿÿs390tb1ÀH‹UèdH+%( u^L‹eøÉà f½Xïÿÿ64uÏè=Ï L¥àïÿÿE1ÀHßc H‰Á¾ L‰ç1Àèm5 1öL‰çèc1êÿƒøÿ•Àë£ €½Xïÿÿxtº1Àë“è¶6êÿf D UH‰åAWAVAUATSHì Hƒ $ HƒìHH‰½ ïÿÿ‰óL¥Àïÿÿ‰µ˜ïÿÿdH‹%( H‰EÈ1ÀHÇ…°ïÿÿ HÇ…¸ïÿÿ èÎ ¾ L‰çA‰ØH‰ÁHfc 1ÀèÇ4 1öL‰çè½0êÿƒøÿ„| H5žõ L‰çèõLêÿI‰ÆH…À„Á H½°ïÿÿHµ¸ïÿÿH‰Áº è.GêÿL‰÷H‰Ãèƒ9êÿH…ÛŽ’ H‹°ïÿÿ¾ H‰ßè<êÿH…Àt Æ H‹°ïÿÿH‹… ïÿÿ‹L‹p‰•¨ïÿÿL‰µïÿÿ…Ò„£ E1ÿëAƒÇIƒÆD9½¨ïÿÿ„C I‹6H‰ßè0EêÿA‰Å…ÀuÙH‹… ïÿÿHƒx „Þ èÍ D‹…˜ïÿÿ¾ L‰çH‰ÁH)b 1ÀèÂ3 H5¬ô L‰çèLêÿI‰ÆH…À„ž H½°ïÿÿHµ¸ïÿÿH‰Áº è<FêÿL‰÷H‰Ãè‘8êÿH…Û~sH‹°ïÿÿ¾ H‰ßè(;êÿH…Àt Æ H‹°ïÿÿH‹… ïÿÿ‹HL‹x‰¨ïÿÿL‰½ïÿÿ…É„© E1öëAƒÆIƒÇD9µ¨ïÿÿ„C I‹7H‰ßè@DêÿA‰Å…ÀuÙè±Ì D‹…˜ïÿÿL‰ç¾ H‰ÁHóa 1Àèä2 1öL‰çèÚ.êÿƒøÿ„É H5»ó L‰çèKêÿH‰…¨ïÿÿH‰ÁH…À„ž Hµ¸ïÿÿH½°ïÿÿº èGEêÿH…À~uH‹°ïÿÿ¾ H‰ßè>:êÿH…Àt Æ H‹°ïÿÿH‹… ïÿÿD‹`H‹@ H‰…˜ïÿÿE…ä„à I‰ÆE1ÿë „ AƒÇIƒÆE9ü„· I‹6H‰ßèTCêÿA‰Å…ÀuÝH‹½¨ïÿÿè!7êÿH‹½°ïÿÿèÕ/êÿH‹EÈdH+%( … HÄH D‰è[A\A]A^A_]à D A½ÿÿÿÿéÔýÿÿ D ‹…¨ïÿÿH‹ïÿÿH‰ÂHÁH‰…ïÿÿDrH‰H‹… ïÿÿE1íHÇ…°ïÿÿ D‰0HÇ…¸ïÿÿ é…ýÿÿf D H‹•˜ïÿÿD‰àAƒÄHÂH‰…˜ïÿÿH‰H‹… ïÿÿE1íHÇ…°ïÿÿ D‰`é!ÿÿÿf D èàÊ D‹…˜ïÿÿ¾ L‰çH‰ÁHê_ 1Àè1 éZüÿÿf D è°Ê D‹…˜ïÿÿ¾ L‰çH‰ÁH*` 1Àèã0 é þÿÿf D ‹…¨ïÿÿH‹ïÿÿH‰ÂHÁH‰…ïÿÿDrH‰H‹… ïÿÿE1íHÇ…°ïÿÿ D‰pHÇ…¸ïÿÿ é„ýÿÿA¾ L‰øëÉH‹…ïÿÿA¾ éÇþÿÿA¼ éÿÿÿèÐ1êÿó úUH‰åATSHƒìdH‹%( H‰Eè1ÀH…ÿ„¡ ‹I‰ü…Ét!1Ûf D I‹D$‰ÚƒÃH<Ðè<X A; $rçA‹T$…Òt 1Û @ I‹D$‰ÚƒÃH<ÐèX A;\$ræA‹D$…Àt 1Û I‹D$ ‰ÚƒÃH<ÐèìW A;\$ræH‹EèdH+%( u/HƒÄL‰ç[A\]éo-êÿ € H‹EèdH+%( u HƒÄ[A\]Ãèë0êÿff. „ ó úUH‰åAUATSHƒìdH‹%( H‰EØ‹G…ÀtbH‹_ ƒèLlÃë D ¾- L‰çèë6êÿH…Àu HƒÃL9ëtL‹#¾, L‰çèÍ6êÿH…Àtи H‹UØdH+%( uHƒÄ[A\A]]Ã1ÀëâèP0êÿó úUH‰åAWAVAUA½ ATSHƒì(H‰}°dH‹%( H‰EÈ1ÀH…ö„ H‰ûH‰÷è½ó I‰Ç‹C…À„Ä ÇE¸ H‹U°‹E¸A½ 1ÛH‹R H‹<ÂèŒó 1öH‰ÇI‰Äè÷ A‰Æë è\ø ˆE¿ƒÃL‰çE1í‰Þèûö A‰ÆL‰çè:÷ 9Ø~ID‰öL‰ÿE„íuÎè*ø :E¿tÌL‰çèæí L‰ÿèÞí H‹EÈdH+%( uAHƒÄ(D‰è[A\A]A^A_]à L‰çè²í H‹U°ƒE¸‹E¸9B‡CÿÿÿL‰ÿA½ èí ë°è'/êÿ € ó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈ1Àèw÷ÿÿ‰Ãè0ìÿÿA‰Çè‡î H…À„¡ D‰þI‰ÆL,õ „Û…± HÁæ¿ HƒÆ(èg?êÿI‰ÄH…À„Ž ID$(I‰D$LèI‰D$ E…ÿ„À A½ÿÿÿÿ1Û „ ‰ÞL‰÷è÷ „Àt‰ÞL‰çè¸÷ÿÿA‰Å…Àˆ ƒÃA9ßuÕL‰÷è¯ì E…í…| H‹EÈdH+%( …$ HƒÄL‰à[A\A]A^A_]à € Hv¿ H4Å( è²>êÿI‰ÄH…À„Ù IT$(J*fHnÂfHnÈLèflÁAD$é3ÿÿÿL‰÷è*ì A‹$1Û…Àt f D I‹D$‰ÚƒÃH<Ðè\T A; $rçA‹L$…Ét 1Û @ I‹D$‰ÚƒÃH<Ðè4T A;\$ræA‹T$…Òt 1Û I‹D$ ‰ÚƒÃH<Ðè T A;\$ræL‰çE1äè£)êÿéúþÿÿ‹5<áw ¿ 1ÀE1äHïÑ èªûÿéÙþÿÿL‰÷E1äètë éÉþÿÿè-êÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹°êw H…ÀtH‹UødH+%( u6ÉÃf. „ è›ýÿÿH‰„êw H…ÀuÔ‹5àw HC; 1ÿè‹©ûÿèÖ8êÿè‘,êÿó úUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hì¨ dH‹%( H‰EÈ1ÀL¥ÀßÿÿHÇ…xßÿÿ HÇ…€ßÿÿ èlÄ Hå: ¾ L‰çH‰Á1Àè¦* H5ë L‰çèçBêÿH‰…8ßÿÿH…À„í H‰ÁHµ€ßÿÿº H½xßÿÿè =êÿH…ÀŽ® L‹¥xßÿÿ¾ L‰çè2êÿH…Àt Æ L‹¥xßÿÿL‰çèWï H‰…PßÿÿH‰ÇH…À„p è%ó ‰Ç‰½DßÿÿH‰ûHÁçHƒÇè R H‰…HßÿÿH…À„ ‰…Û„ Ç…dßÿÿ HXH…ÀïÿÿH‰…Xßÿÿf‹µdßÿÿH‹½Pßÿÿèyò HÇ…ˆßÿÿ HÇ…ßÿÿ A‰Æ‰C‰…`ßÿÿèDà E‰ð¾ L‹µXßÿÿH‰ÁHþX 1ÀL‰÷èt) H5^ê L‰÷èµAêÿI‰ÄH…À„] H…˜ßÿÿLµßÿÿH‰…hßÿÿLˆßÿÿ D L‰áº L‰öL‰ïèÕ;êÿH…ÀŽ… L‹½ˆßÿÿ¾: L‰ÿèÈ0êÿH…ÀtËH‹hßÿÿ1ÀL‰ÿH• ßÿÿH549 è$êÿƒø…Ë H¸MemTotalH9… ßÿÿ„d H¸MemFree:H9… ßÿÿ„- Hƒ{ „jÿÿÿHƒ{ „_ÿÿÿL‰çèŸ-êÿè7 L‹½Xßÿÿ¾ D‹…`ßÿÿH‰ÁHX 1ÀL‰ÿèc( H5Mé L‰ÿè¤@êÿI‰ÄH…À„L H‰Áº L‰öL‰ïèå:êÿH…ÀŽ L‹ˆßÿÿ¾ L‰ïèØ/êÿH…À„Ï Æ H‹…ˆßÿÿL‰çHƒÃ H‰Càè-êÿƒ…dßÿÿ‹…dßÿÿ;…Dßÿÿ… þÿÿ @ H‹½xßÿÿèœ%êÿH‹½8ßÿÿèÐ,êÿH‹½Pßÿÿè†ç H‹EÈdH+%( … H‹…HßÿÿHĨ [A\A]A^A_]à „ €½¨ßÿÿ …ÆþÿÿH‹…˜ßÿÿH‰Cé¶þÿÿ fƒ½¨ßÿÿ:…ŽþÿÿH‹…˜ßÿÿH‰Cé~þÿÿfL‰+L‰çHƒÃ èA,êÿƒ…dßÿÿ‹…dßÿÿ9…Dßÿÿ…Hýÿÿé;ÿÿÿ H‹½ˆßÿÿèÔ$êÿL‰çè ,êÿH‹…Hßÿÿ1Û‹I‰Ä…Òt‰ØƒÃHÁàI|èþN A; $rçH‹½Hßÿÿè•$êÿHÇ…Hßÿÿ éÝþÿÿHÇ…Hßÿÿ HÇ…Pßÿÿ éÂþÿÿHÇ…Hßÿÿ éÖþÿÿèõ'êÿ D ó úUH‰åATI‰üSHƒìdH‹%( H‰Eè1À‹…Àt"1Û € ‰ØƒÃHÁàI|èdN A9 $wçH‹EèdH+%( uHƒÄL‰ç[A\]éè#êÿèƒ'êÿ ó úUH‰åAWAVAUATSHƒì8dH‹%( H‰EÈ1ÀèþÿƒøŽ[ Hcø‰ÃHÁçHƒÇèÐM I‰ÅH…À„= ‰E1äHXL=sÑ ÇE¬ éˆ @ I‹<$HÇE¸ HÇEÀ è‡ êÿH‰H…À„· L‰þL‰çè ÝýÿI‰ÆH…À„… HuÀH}¸H‰Áº èÿ7êÿH…À~cH‹}¸¾ èü,êÿH…ÀtÆ L‰÷HƒÃè8*êÿƒE¬H‹E¸H‰CøL‰çè„ÿýÿI‰ÄH…À…hÿÿÿH‹EÈdH+%( u~HƒÄ8L‰è[A\A]A^A_]ÃL‰÷èï)êÿLcu¬IÁæK|5èôL H‹}¸è”"êÿA‹E E1ä…Àt.f „ D‰ãAƒÄHÁãI| èÂL I| è¸L E;e rÛL‰ïèS"êÿE1íésÿÿÿèæ%êÿf D ó úUH‰åAUI‰ýATE1äSHƒìdH‹%( H‰EØ1À‹…Àt) @ D‰ãAƒÄHÁãI| èRL I| èHL E9e wÛH‹EØdH+%( uHƒÄL‰ï[A\A]]éÊ!êÿèe%êÿ D UH‰åAVAUATHì Hƒ $ Hì Hƒ $ Hƒì(Hì‡ ¾ dH‹%( H‰EØ1ÀLµÐïÿÿI‰üL‰÷è\× …ÀuyLÀßÿÿM‰àL‰ñ¾ HfÙ L‰ïèx# 1öL‰ï1ÀèLAêÿA‰Äƒøÿt$H‹EØdH+%( u=HÄ( D‰àA\A]A^]à H‹=9£w L‰é¾ 1ÀH3 èƒ#êÿë½A¼ÿÿÿÿë´èƒ$êÿ UH‰åAWAVAUATSHì Hƒ $ HƒìxdH‹%( H‰EÈ1ÀI‰ýL¥ÀïÿÿèU'êÿH÷† ¾ L‰çLèH‰…xïÿÿèvÖ …À…a L‰çè''êÿ1ɺ L‰çH5f ‰…lïÿÿI‰ÆèÈ-êÿ…Àˆ2 L¥€ïÿÿë € H‹‰ w Æ@H…Û„Ã Lk¾, L‰ïè *êÿH‹µxïÿÿH…ÀH‰ÃHEðI9õtÅL)îL‰ïèº êÿH‰…pïÿÿH‰ÆH…À„É º L‰çè*%êÿ…À…œ L‹= w L- w M9ït9 € Kt7€>/u€~HƒÞÿE1À1É1ÒL‰çè·9êÿ…ÀuSAÆGM‹?M9ïuÎL‰çè>'êÿH‹½pïÿÿèr êÿH…Û…=ÿÿÿH‹EÈdH+%( uH‹…lïÿÿHÄx [A\A]A^A_]ÃfM‹?M9ïu€ë°H‹½pïÿÿè* êÿÇ…lïÿÿÿÿÿÿëµÇ…lïÿÿÿÿÿÿë©è"êÿff. „ fó úUH‰åAVE1öAUATSHƒìdH‹%( H‰EØ1Àƒút&H‹EØdH+%( uhHƒÄD‰ð[A\A]A^]à € I‰üèX%êÿHxI‰Åè¼4êÿH‰ÃH…Àt:Æ@ HxIUL‰æèÀêÿH‹Ñ w H  w H‰ à w H‰ H‰CH‰ë‰èú!êÿAƒÎÿé{ÿÿÿó úUH‰åAVAUATSHì Hƒ $ Hì Hƒ $ Hƒì@Hw„ ¾ dH‹%( H‰EØ1ÀLÐïÿÿH‰ûL‰ïèçÓ …À… L‹C L‰é¾ A‰ÄLµÀßÿÿHéÕ 1ÀL‰÷èù E1ÀL‰ö¿œÿÿÿH¬ßÿÿH•°ßÿÿÇ…°ßÿÿ èQ/êÿ…ÀHÇÀÿÿÿÿHI…¸ßÿÿH‰CH‹EØdH+%( u%HÄ@ D‰à[A\A]A^]Ãf. „ A¼ÿÿÿÿëÌèó êÿ ó úUH‰åATHì Hƒ $ Hì˜ ¾ dH‹%( H‰Eè1ÀL¥àïÿÿH‰úL‰çèüÒ …Àt!¸ÿÿÿÿH‹UèdH+%( u2L‹eøÉà € Hµ`ïÿÿL‰çèé7êÿ…ÀxÌ1ÀH½`ïÿÿprgc”Àë¿è^ êÿff. „ ó úUH‰åAUI‰ý¿0 ATS‰óHƒìdH‹%( H‰EØ1ÀèµF I‰ÄH…Àt&Ç@, L‰ïèšêÿI‰D$ H…ÀtL„Ûu,AÇD$(ÿÿÿÿH‹EØdH+%( u=HƒÄL‰à[A\A]]Ãf D L‰ïèhúÿÿA‰D$(ƒøÿuËI|$ èkF L‰çE1äè êÿë´è¢ êÿfó úUH‰åAVI‰öAUATSHƒìH‹ dH‹%( H‰EØ1ÀH9ßt(I‰ýL‹£X M…ätI‹|$ L‰öè/êÿ…ÀtsH‹I9ÝuÛ¿0 èÕE I‰ÄH…Àt1AÇD$, L‰÷è¸êÿI‰D$ H…ÀttL‰÷è¶ùÿÿA‰D$(ƒøÿtX @ H‹EØdH+%( u\HƒÄL‰à[A\A]A^]Ãf „ A‹T$,ëf „ ‰ÐðA±L$,9Ât»‰ÂBÿJƒøývæë¬I|$ èaE L‰çE1äèÿêÿë•è˜ êÿ „ ó úUH‰åATHƒìdH‹%( H‰Eè1ÀH…ÿt)‹W,I‰üë f D Jÿ9Êr‰ÐðA±L$,9Ât ‰ÂƒúÿuåH‹EèdH+%( u>L‹eøÉÃ…ÉuçA‹|$(…ÿxè êÿI|$ èËD H‹EèdH+%( u L‰çL‹eøÉéXêÿèó êÿ ó úUI‰øH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt&‹W,ë „ ‰ÐðA±H,9Ât ‰ÂBÿJƒøývçH‹EødH+%( uÉL‰ÀÃèŽ êÿff. „ ó úUH‰åHƒìH‹dH‹%( H‰Eø1ÀH9Ïu ëL H‹ H9ÏtAHƒ¹X uîH…öt#‹V,ë @ ‰ÐðD±F,9Ât‰ÂBÿDBƒøývæH‰±X H‹ H9Ïu¿H‹EødH+%( uÉÃèù êÿf „ ó úUH‰åAWAVAUATI‰ôSHƒì(dH‹%( H‰EÈH‹GH‰÷L‹(èÌ êÿLàH‰E°M;m u#é” f. „ I9Ä…_ ƒlÚw Mf¾, L‰çèÏ"êÿI‰ÆH…Àu×L;e°„ƒ H‹u°L)æL‰çè~êÿI‰ÇH…À„• I‹] I9Ýt2f „ L‹£X M…ätI‹|$ L‰þèç+êÿ…À„ï H‹I9Ýu׿0 è¡B I‰ÄH…À„< AÇD$, L‰ÿè€êÿI‰D$ H…À„F L‰ÿèzöÿÿA‰D$(ƒøÿ„& I‹E I9Å„Ï ‹5•Ùw º Në € H‹ ƒÂI9Å„© ‰Ó9ÊuëL‰ X L‰ÿ‰M¼èáêÿ‹M¼‰ TÙw M…ö…ßþÿÿƒû„õ 1À @ H‹UÈdH+%( …^ HƒÄ([A\A]A^A_]Ãf D L‰öéÇþÿÿA‹T$,ë f „ ‰ÐðA±L$,9„Cÿÿÿ‰ÂBÿJƒøývâI‹E I9Å…6ÿÿÿ D A‹T$,ë f „ Jÿ9Êr‰ÐðA±L$,9Ât‰ÂƒúÿuåL‰ÿè êÿ¸ÿÿÿÿéSÿÿÿ…ÉuêA‹|$(…ÿy$I|$ èSA L‰çèôêÿL‰ÿèìêÿ¸ÿÿÿÿé"ÿÿÿè}êÿI|$ è*A ëÕI‹} I9ý„þþÿÿE1À1Éë D H‹X H‹?AƒÀI9ý„ÛþÿÿE…ÀtäH‰X ‹Q,ë ‰Ðð±q,9ÂtÔ‰ÂBÿrƒøývèëÅH‹ Ÿ˜w º" ¾ H=^H èI2êÿ¸ÿÿÿÿéþÿÿèêêÿ‹À×w X‰ ·×w égþÿÿf D ó úUH‰åAWAVAUATSHì¨ ˆ?ÿÿÿ‹OH‰½XÿÿÿH‰µHÿÿÿH‰•`ÿÿÿdH‹%( H‰EÈ1À…É„ò è^÷ÿH‰EˆH‰ÃèR÷ÿI‰ÆH…Û„ H…À„¤ H‹XÿÿÿH‹}ˆH‰ÞèJ’÷ÿH‹½`ÿÿÿÇC H…ÿ„8 óog óoóoW)E)U )¥pÿÿÿ)e°è= HEH‰…PÿÿÿH‹HÿÿÿH5( H‰ßè| êÿH…À„K H‰ßH ‰w èTôÿÿ…Àˆ H‹5uw H‰µpÿÿÿH9Þt>H˜H‰hÿÿÿH‰…@ÿÿÿH‹…pÿÿÿ€x uDH‹…pÿÿÿH‹ H‰…pÿÿÿH;…hÿÿÿuÙH‹hÿÿÿH‹…XÿÿÿH; „ Æ<Öw E1äé© @ H‹µ@ÿÿÿL|0A€?/u A€Iƒßÿ¿0 èÇ> H‰ÃH…À„g Ç@, L‰ÿè¨êÿH‰C H…À„Î €½?ÿÿÿ …Á ÇC(ÿÿÿÿH‹EˆE1ÿL‹(L9è„ @ L‰ïèH,øÿI‰ÄH…À„ L‹€X M…Àt.A‹P,ë#f. „ Jÿ9Êr‰ÐðA±H,9Â„É ‰Âƒúÿuâ‹S,ë D ‰Ðð±K,9Ât ‰ÂBÿJƒøývèI‰œ$X M9Ø „[ L‰þL‰çè eøÿL‰æL‰÷è…÷ÿM‹m L9mˆ…Wÿÿÿ‹S,ëfJÿ9Êr‰Ðð±K,9„7 ‰ÂƒúÿuãƒèÔw Hƒ½`ÿÿÿ t H‹PÿÿÿH‹•`ÿÿÿH‰ÞL‰÷è)qúÿ…Àx%H‹½XÿÿÿL‰öèÖ÷ÿAÇF é-þÿÿf „ H‹hÿÿÿA¼ÿÿÿÿH‹}ˆèJÂ÷ÿL‰÷èBÂ÷ÿH‹½Pÿÿÿè H‹=?w H9ßt%f. „ H‹H‹GH‰BH‰èÍêÿH‹;H9ßuåH‹EÈdH+%( …$ HĨ D‰à[A\A]A^A_]ÃL‰ÿèÕðÿÿ‰C(ƒøÿ…2þÿÿI‰ÜH‹hÿÿÿI|$ èÌ< L‰çèmêÿéOÿÿÿ „ L‰æL‰çèEdøÿL‰æL‰÷è*Ž÷ÿM‹m L9mˆ„¥þÿÿM‰çéôýÿÿ @ …É…6þÿÿA‹x(…ÿx L‰E€è·êÿL‹E€Ix L‰E€è]< H‹}€èýêÿéþÿÿH‰ßI‰ßèêÿM‰üL‰u€HØH ,w I‰Æf „ ¾, L‰çè³êÿL‰öH…ÀI‰ÅHEðI9ô„õ L)æL‰çèbêÿI‰ÇH…À„" L‹#I9Üuë4 @ M‹$$I9Üt'I|$L‰þèÒ$êÿ…ÀuæL‰ÿèfêÿM…ítoMeë‹ L‰ÿè êÿHxH‰…pÿÿÿè`'êÿI‰ÄH…À„« H‹•pÿÿÿÆ@ HxL‰þHƒÂèYêÿH‹jw I‰ $L‰ÿL‰%\w I‰D$L‰ è÷êÿM…íu‘H‹;w L‹u€H‰…pÿÿÿH9Ø„üûÿÿ € Æ@H‹ H9Øuô1Àé¤ûÿÿ D H‹H9Øt€x/u €x „:ÿÿÿH‹ H9Øuè¿ è®&êÿH…À„ º/ Æ@ f‰PH‹Éw H‰H‰¿w H‰PH‰éõþÿÿHEH‰ÇH‰…Pÿÿÿè éáúÿÿ…É…Èüÿÿ‹{(…ÿxèÏêÿH{ è}: H‰ßè êÿé¦üÿÿº H‹ =’w ¾ H= A¼ôÿÿÿèæ+êÿé,ýÿÿº" H‹ ’w ¾ H=ÙA A¼êÿÿÿè¾+êÿéýÿÿH‹HÿÿÿH‹=ë‘w Hn" 1À¾ A¼ÿÿÿÿè2êÿéŠüÿÿI‰ÜH‹hÿÿÿéýÿÿè)êÿL‰ÿL‹u€AƒÌÿèyêÿéaüÿÿL‹u€éRüÿÿff. „ ó úUH‰åAWI‰÷AVL·` AUATSH‰ûL‰÷Hƒì(H‰U¸dH‹%( H‰EÈ1ÀèS L‹£˜ H³˜ M…äu!ëRf D IT$I\$HGÚH‹H…ÀtBI‰ÄI‹D$I9ÇuÝL‰÷è-S H‹EÈdH+%( uyHƒÄ(L‰à[A\A]A^A_]ÃH‰óf „ ¿0 H‰u°èÂ$êÿI‰ÅH…ÀtZH‹}¸èÁ êÿH‹u°H…ÀI‰E t4H‹Ç fïÀM‰e L‰ïM‰}M‰ìI‰E(AEL‰+èŠBùÿépÿÿÿèðêÿL‰ïE1äèEêÿé[ÿÿÿE1äéSÿÿÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹H…Àu ë% D HHHƒÀH9ÖHGÁH‹ H…Àt H‹PH9ÖuàH‹UødH+%( uÉÃèrêÿfó úUH‰åAUL¯` ATI‰üL‰ïSH‰óHƒìdH‹%( H‰EØ1ÀèËP M‹¤$˜ M…äu ë' @ IT$IƒÄH9ÃLGâM‹$$M…ät I‹D$H9ÃuÝL‰ïèíP H‹EØdH+%( uHƒÄL‰à[A\A]]ÃèÛêÿff. „ ó úUH‰åAVAUL¯` ATI‰üL‰ïSIœ$˜ HƒìdH‹%( H‰EØ1ÀèäP @ I‹„$˜ H…ÀtlH‰ßè›HùÿH‰ÞI‰ÆH‰ÇèBùÿM…ötØA‹V,ëf‰ÂƒúÿtÉJÿ9Êr‰ÐðA±N,9Âuæ…Éu²A‹~(…ÿxè5êÿI~ èã6 L‰÷è„ êÿI‹„$˜ H…Àu”H‹EØdH+%( uHƒÄL‰ï[A\A]A^]é¤P èïêÿff. „ @ ó úUH‰åAWAVAUATSHì Hƒ $ HƒìhHqr ¾ H‰½ïÿÿLµÀïÿÿL‰÷dH‹%( H‰EÈ1ÀèÝÁ …Àt*H‹EÈdH+%( …Ï HÄh [A\A]A^A_]à D L‰÷èhêÿ1ɺ L‰÷H5§ìÿÿH‰…ˆïÿÿè êÿ…ÀxL‹-à w H Ù w I9ÝtšH…¬ïÿÿH‰…€ïÿÿH…°ïÿÿH‰…xïÿÿ „ H‹…ˆïÿÿIuH‹€ïÿÿ¿œÿÿÿH‹•xïÿÿIÇÄÿÿÿÿL HU;n A€9 Ç…°ïÿÿ LDÈE1ÀL‰˜ïÿÿè¿ êÿL‹˜ïÿÿ…ÀH‹…ïÿÿLI¥¸ïÿÿL‹8M…ÿu ëe D IWMwLBòI‹H…ÀtTI‰ÇI‹GL9àuàM‹m I9Ý…[ÿÿÿM‹m I9Ý„ÄþÿÿL‰ï H‹H‹GH‰BH‰è• êÿH‹;H9ßuåéžþÿÿI‰Æ D ¿0 L‰pïÿÿè êÿH…ÀH‰…˜ïÿÿt›H‹½pïÿÿè‡êÿL‹…˜ïÿÿI‰@ H…ÀtDH‹È fïÀM‰`L‰ÇM‰8H‹µïÿÿI‰@(A@M‰èJ>ùÿM‹m I9Ý…þÿÿéMÿÿÿè£ êÿL‰Çèû êÿé.ÿÿÿf D ó úUH‰åHƒìH‹H‹OdH‹%( H‰Eø1ÀH…Ò„} H‰WHƒ H‹G tFHÇG H…É„í €, HÇG … H…Àt€/ HÇG tÆG/ ¸ðØÿÿéî fH…É„¯ HÇG ¸ñØÿÿ€, H‰ÑtSÆG, ëM H‹WH…Ò…zÿÿÿH…Ét6H‹WH…Ò„Á €, HÇG „‡ ÆG, 1Ò¸òØÿÿëaf. „ 1ÀHƒ tUHƒ „ž HÇG …À…ü H…ÉtHÇG €/ ¸öØÿÿt@ÆG/ ë:f D €, tzÆG, ¸óØÿÿHƒ us€/ t€, „¢ …ÀºõØÿÿÆG/ DÂH‹UødH+%( … Éà € €, H‹w t&ÆG, ¸ôØÿÿH…ötÌHÇG €/ t¾éyÿÿÿ D 1ÀHƒ t¶w/H…Ò„è HÇG …À…¢ H…ÉteHÇG @„öt]ÆG/ ¸÷ØÿÿénÿÿÿfHƒ …Sÿÿÿé\ÿÿÿH…Éu{€/ „MÿÿÿÆG/ …À…Aÿÿÿ¸ùØÿÿé7ÿÿÿ ¸ðØÿÿéTþÿÿf D @„öu£¸÷Øÿÿéÿÿÿf „ 1Ò¸òØÿÿéÛþÿÿ @ ÆG, 1ɸðØÿÿéÇþÿÿH…Étéÿÿÿf D HÇG éxÿÿÿèî êÿ¶w/H…É„fÿÿÿ1ÉéÿÿÿH…É„VÿÿÿHÇG …À…Ùþÿÿ¸øØÿÿ@„ö„þÿÿÆG/ é†þÿÿf. „ ó úUH‰åAWAVAUATSHìX L‹gdH‹%( H‰EÈ1ÀÇG(ÿÿÿÿM…ätBL½€ûÿÿLµÀûÿÿH‰û¹ LûÿÿM‰øL‰òL‰çL‰îè{%êÿH‹…€ûÿÿH…Àt/‹@‰C(1ÀH‹UÈdH+%( ufHÄX [A\A]A^A_]Ãf D º L‰çHµˆûÿÿè êÿH‹•ˆûÿÿH‰Ç¸úØÿÿ€: u±M‰ø¹ L‰òL‰îèuêÿH‹…€ûÿÿH…ÀuŠ¸ûØÿÿë‹è êÿff. „ fó úUI‰ù‰÷I‰ÒH‰ÎH‰åHƒìdH‹%( H‰Eø1À…ÿyv‡' ƒø wzH˜H2Ÿt Ç' H‹ ƒÿv+H® L‰×1Àèêÿ1ÀH‹UødH+%( uGÉà € M‹II‰Èº L‰×HÇÁÿÿÿÿ1Àèë$êÿ1ÀëÇ € H‰ÊL‰Öè²À 1À뱸ÿÿÿÿëªèåêÿ D UH‰åAWAVA¾ AUI‰õATI‰üSH‰ûHƒì(‰U¼L‹?dH‹%( H‰EÈ1ÀM…ÿuë; @ H‹H‹CHƒÃH…Àt'I‰ÇL‰îL‰ÿAÿT$…ÀÞtXH‹E1öH‹CHƒÃH…ÀuÙ€}¼ tcL‰îL‰çAÿT$ I‰ÅH…ÀtPfïÀL‰8@H‰E„ötI‰D$L‰æL‰ïM‰ïèº8ùÿAƒD$H‹EÈdH+%( uHƒÄ(L‰ø[A\A]A^A_]à E1ÿë×èöêÿf D ó úUH‰åAWI‰÷AVAUATI‰üSHƒìL‹7dH‹%( H‰EÈ1ÀM…ö„¡ H‰ûA½ ë € H‹H‹CHƒÃH…Àt+I‰ÆL‰þL‰÷AÿT$…ÀÞ„ H‹E1íH‹CHƒÃH…ÀuÕL‰çL‰þAÿT$ H‰ÇH…ÀtqfïÀL‰0@H‰E„íuOL‰æèÏ7ùÿAƒD$1ÀH‹UÈdH+%( uFHƒÄ[A\A]A^A_]ÃÿW H‰ÇH…Àt%fïÀHÇ GI‰<$ I‰|$몸ïÿÿÿ벸ôÿÿÿë«èÝêÿff. „ fó úUH‰åAUI‰õATI‰üHƒìdH‹%( H‰Eè1ÀH;wt=L‰æL‰ïèÊ8ùÿAƒl$H‹EèdH+%( u,I‹D$(HƒÄL‰îL‰çA\A]]ÿà € H‰÷è@?ùÿI‰D$ë´èTêÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1Òé>ýÿÿèêÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ɺ éûüÿÿèÖêÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿtÇG fïÀH‹EødH+%( uÉÃèŒêÿff. „ ó úUH‰åAUATSHƒìL‹gdH‹%( H‰EØ1ÀM…ätGH‰ûë"fH‰ÞL‰çèu7ùÿƒkL‰æH‰ßÿS(M…ít#M‰ìL‰çè>ùÿI‰ÅL9cuÏL‰çè÷=ùÿH‰CëÁH‹EØdH+%( u HƒÄ[A\A]]Ãèñêÿó úUH‰åAUATSHƒìdH‹%( H‰EØ1ÀH…ÿ„‡ L‹oI‰üM…íu_ H‹EØdH+%( … HƒÄL‰ç[A\A]]éó êÿ L‰ïèh=ùÿI‰D$ L‰æL‰ïè¥6ùÿAƒl$L‰îL‰çAÿT$(H…Ût§I‰ÝL‰ïè4=ùÿH‰ÃM9l$uÊë¸ „ H‹EØdH+%( u HƒÄ[A\A]]Ãè!êÿó úUH‰åSHƒìH‹dH‹%( H‰Eè1ÀH…ÿt ^ÿ…öu ëfƒërèÆ<ùÿH‰ÇH…Àuî1ÿH‹EèdH+%( u H‹]øH‰øÉÃè¿êÿf. „ D ó úUH‰åHƒìdH‹%( H‰Eø1À¸ H9wwÀH‹UødH+%( uÉÃèrêÿfó úU¿( H‰åSH‰óHƒìdH‹%( H‰Eè1ÀèÇêÿH…Àt H‰XHÇ@ H‹UèdH+%( uH‹]øÉÃè êÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰÷é=ÿéÿèØêÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé°úÿÿè›êÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉéûÿÿè[êÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿtH‹EødH+%( u ÉéËûÿÿ H‹EødH+%( uÉ1ÀÃè êÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿtH‹EødH+%( u Éé»ûÿÿ H‹EødH+%( uÉ1ÀÃè°êÿó úUH‰åAUI‰ý¿0 ATSHƒìdH‹%( H‰EØ1ÀèêÿI‰ÄH…À„ H‰ÇèŸûÿÿHøýÿÿH ±ýÿÿfHnÈfHnÁH@þÿÿflÁI‰D$(AD$M…ítRH]Ðë f D L‰çè8ùÿÿ…Àu/H‹EЀ8 Lht-H‰Þº L‰ïè'êÿH‰ÆH‹Eж <,tÉ„ÀtÅL‰çE1äèúûÿÿH‹EØdH+%( uHƒÄL‰à[A\A]]ÃèÈ êÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿtH‹EødH+%( uÉé›ûÿÿ H‹EødH+%( uÉÃèr êÿfó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé üÿÿè; êÿf. „ ó úUH‰åSHƒìH‹ dH‹%( H‰Eè1ÀH…ÿtKH‹— €:/t H‹UèdH+%( u4H‹]øÉÃf. „ H‰óH‹6è…¶ùÿ…À‰C•À¶ÀëÉ „ 1Àë½è·ÿéÿ € ó úUH‰åATSHƒìL‹§@X dH‹%( H‰Eè1ÀM…ätvA€<$ H‰ûu<A€|$0 uFA€|$` uPH‹EèdH+%( ueHƒÄH»@X [A\]é & f „ I|$èfýéÿA€|$0 tºI|$2èTýéÿA€|$` t°I|$bèBýéÿë¤H‹EèdH+%( u HƒÄ[A\]Ãèóþéÿ ó úUH‰åAWAVAUL¯hX ATI‰ôSH‰ûL‰ïHìØ dH‹%( H‰EÈ1Àè? H‹ƒ@X H‰…ÿÿÿH…À„í H…0ÿÿÿI‹<$L=[þÿÿH‰0ÿÿÿH‰ÂL‰þÇ…8ÿÿÿ H‰…ÿÿÿèˆ=üÿ‹…8ÿÿÿH‹PX H‰ÿÿÿƒø„+ ƒøufH‰Ïº H5ò èb¾ùÿI‰ÆM…ötif. „ L‰÷è°ùÿL‰ïèÀ> H‹EÈdH+%( …ò HÄØ L‰ð[A\A]A^A_]à „ HäØ H‰Ïº H‰Æèù½ùÿI‰ÆM…öu¡HÅØ H‰… ÿÿÿH‹•ÿÿÿI‹<$L‰þH‰0ÿÿÿÇ…8ÿÿÿ è¯<üÿH‹µ ÿÿÿº H‹½ÿÿÿ觽ùÿI‰ÆH…À…KÿÿÿH‹…ÿÿÿI‰ÄIƒÄ€8 …ô €x …*ÿÿÿH5ļ H=` èêÿI‰ÄH…À„% H@ÿÿÿL=c D L‰â¾€ H‰ßèHêÿH…À„ç H‹ÿÿÿ1ÀL‰þH‰ßH•(ÿÿÿL…$ÿÿÿÇ…$ÿÿÿÿÿÿÿè“öéÿƒøu¶Hc½$ÿÿÿ…ÿx«H‹µ ÿÿÿHߺ èïúéÿ…Àu“L‰çèC êÿH‹½(ÿÿÿH‹0ÿÿÿH)ûH‰Þèê7ùÿI‰ÇH…À„^þÿÿH‹…ÿÿÿL`L‰çè+ùéÿ‰Ç…Àx%H‰ÚL‰þ‰…ÿÿÿè4êÿ‹½ÿÿÿH9ÄŠè@úéÿL‰ÿè˜øéÿH‹…ÿÿÿº f‰éþÿÿ @ H‰Ïº H5Þ è<¼ùÿI‰ÆH…À…àýÿÿH× H‹½ÿÿÿº H‰ÆH‰… ÿÿÿè¼ùÿI‰ÆH…À„ þÿÿH‰ÞH‰Çèw²ùÿƒø„žýÿÿéþÿÿf „ ¾ H=Ô‘t èÿ6ùÿH‰ƒ@X I‰ÆH…À„lýÿÿH‰…ÿÿÿéãüÿÿè{ùéÿL‰ÿèÓ÷éÿH‹…ÿÿÿ¹ f‰ @ H‹½ ÿÿÿèä©ùÿI‰ÆH…À„(ýÿÿH‹½ÿÿÿH‰ÆèIºùÿL‰÷1ÒL‰æèü£ùÿL‰÷è”ùÿéÿüÿÿ € L‰çè°þéÿéëüÿÿèûéÿH‹ yw º ¾ H=" è9êÿéÄüÿÿ @ ó úUH5ßÕ H‰åAUA½ ATHƒìL‹§ dH‹%( H‰Eè1ÀL‰çèe êÿ…ÀtH5L L‰çèR êÿ…Àu H‹EèdH+%( u&HƒÄD‰èA\A]]ÃfH5$ L‰çè! êÿ…ÀA”ÅëËèTúéÿ @ ó úUH‰åAVA‰öAUA‰ý¿ ATHƒìdH‹%( H‰EØ1Àè³ I‰ÄH…Àt4º( D‰öD‰ïèë H…ÀtLI‰D$º D‰öD‰ïèÑ H…Àt(I‰D$H‹EØdH+%( u+HƒÄL‰àA\A]A^]à D I‹|$èt! L‰çE1äè öéÿëÆè¤ùéÿ @ ó úUH‰åATHƒìdH‹%( H‰Eè1ÀH…ÿt6I‰üH‹è0! I‹|$è&! H‹EèdH+%( u&L‰çL‹eøÉé¬õéÿ @ H‹EèdH+%( uL‹eøÉÃè.ùéÿff. „ ó úUH‰åSH‰ûHƒìH‹dH‹%( H‰Eè1Àèo H‹EèdH+%( uH‹{H‹]øÉéR èÖøéÿf D ó úUH‰åSHƒìH‹Ÿ¸ dH‹%( H‰Eè1ÀH‹{è H‹EèdH+%( uH‹{H‹]øÉéþ è‚øéÿfó úUH‰åAWA¿ôÿÿÿAVAUATSH‰ûHƒìdH‹%( H‰EÈ1Àèã H‹»¨ I‰Äè?Î L‰çA‰ÆèÉ¿ ¿ A‰Åè» I‰ÄH…Àt7º( D‰öD‰ïèó H…ÀtTI‰D$º D‰öD‰ïèÙ H…Àt0I‰D$E1ÿL‰£¸ H‹EÈdH+%( u)HƒÄD‰ø[A\A]A^A_]ÃI‹|$èt L‰çE1äè ôéÿëÁè¤÷éÿ @ ó úUH‰åATSH‰ûHƒìL‹§¸ dH‹%( H‰Eè1ÀM…ät I‹|$è' I‹|$è L‰çè·óéÿHǃ¸ H‹EèdH+%( u HƒÄ[A\]Ãè/÷éÿf. „ D ó úUH‰åHƒìdH‹%( H‰Eø1À‹H‹UødH+%( uÉÃèíöéÿff. „ fó úUH‰åHƒìdH‹%( H‰EøH‹H9”ÀH‹UødH+%( uÉÃè¨öéÿ „ ó úUH‰åHƒìòĨ òXdH‹%( H‰Eø1ÀòH…öx`fïÀòH*Æògf(Øò\Üf(Ëò^ÊòXÌò\ÁòOòYÃòXGòGH9wsH‰wH9w vH‰w H‹EødH+%( u"ÉÃfH‰ðH‰òfïÀHÑèƒâH ÐòH*ÀòXÀë‹èíõéÿff. „ fó úUH‰åHƒìòGdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃèªõéÿf. „ ó úUfïÒH‰åHƒìòò¬¨ dH‹%( H‰Eø1Àf/Áv H‹EødH+%( u9Éf(ÂÃf. „ f(Ùò\ |§ òGò^Ãò^Áf.Ðwf(ÐòQÒë¸è"õéÿH‹EødH+%( uìÉé úéÿff. „ fó úUfïÛH‰åHƒìdH‹%( H‰Eø1Àf.ËzfïÒuH‹EødH+%( uÉf(ÂÃòYø¦ f(Ðò^ÑëÙè©ôéÿf „ ó úUH‰åAWAVAUATSHƒìH‹ dH‹%( H‰EÈ1ÀH9ßt:I‰üA‰õLcö L‹»Ð M…ÿtE‰o(¾0 L‰÷èûêÿI‰G0H…Àt(H‹I9ÜuÒ1ÀH‹UÈdH+%( uHƒÄ[A\A]A^A_]øÿÿÿÿëÛèôéÿff. „ ó úUH‰åAWAVA‰ÖAUE1íATI‰ôSHƒì(dH‹%( H‰EÈ1ÀH…ÿtH‹‡ H…ÀtD‹hI‹ $I9Ü„ IcÅH‰E¸ë{ „ D‰h(H‹}¸¾0 è>êÿI‰G0H‰ÇH…À„ fo &© IÇG fïÒAA_IcG(1öH@HÁâèNôéÿH‰ßèÆúÿÿ…ÀˆÞ E„öuYH‹I9Ü„Ž ¿@ è· I‰ÇH…À„· H‰ƒÐ E…í…gÿÿÿfo ¯¨ H‹x0fïÀHÇ@ HH…ÿt•ë€H‰ßèÝ H‰Çèeº H‹»¨ A‰ÇèÁÈ D‰ÿ‰ÆègøÿÿH…ÀtRH‰ƒÀ H‹I9Ü…rÿÿÿ1ÀH‹UÈdH+%( …• HƒÄ([A\A]A^A_]ÃHǃРL‰ÿèÈîéÿ „ I‹ $I9ÜtX € L‹«Ð M…ítI}0èò I}8èé H»Ð èÝ H‰ßè~úÿÿH‹»À èrøÿÿHǃÀ H‹I9Üu¯¸ÿÿÿÿéXÿÿÿèðñéÿó úUH‰åAUI‰ýATSHƒìH‹ dH‹%( H‰EØ1ÀH9ßtX D L‹£Ð M…ätI|$0èa I|$8èW H»Ð èK H‰ßèìùÿÿH‹»À èà÷ÿÿHǃÀ H‹I9ÝuH‹EØdH+%( u HƒÄ[A\A]]ÃèNñéÿff. „ ó úUH‰åATI‰üSHƒìH‹ dH‹%( H‰Eè1ÀH9ßtU € H‹ƒÐ fo ±¦ fïÀH‹x0HÇ@ HH…ÿtHc@(1öH@HÁâèÒñéÿH‰ßèú÷ÿÿH‹I9Üu²H‹EèdH+%( u HƒÄ[A\]Ãè¥ðéÿ D ó úUH‰åATI‰üSHƒìH‹ dH‹%( H‰Eè1ÀH9ßt2 € H‹ƒÐ H‹x0H…ÿt8Hc@(1öH@HÁâèMñéÿH‹I9ÜuÕH‹EèdH+%( uHƒÄ[A\]à D H‹I9Üu°ëÙèðéÿf „ ó úUH‰åATI‰üSHƒìH‹ dH‹%( H‰Eè1ÀH9ßt € H‹»À H…ÿt,è¯öÿÿH‹L9ãuçH‹EèdH+%( uHƒÄ[A\]à € H‹I9ÜuÀë×è™ïéÿf „ ó úUH‰åAWAVAUATSHƒìL‹?dH‹%( H‰EÈ1ÀL9ÿ„ù I‰ü D I‹¿¨ èLÅ …ÀŽÑ HcØE1öf D E1í D L‰ÿèßÙ H‰Ç赶 D9莗 I‹‡À H‹@L9hv~L;p sxH‹HH‹I¯ÎI¯ÕHT(H4I‹‡¸ H‹@L9h†áêÿIML;p ƒÓêÿH‹PL¯(óoI¯ÖHÐLèI‰Í@(óoNHP(H8H‹F H‰B é^ÿÿÿf D 1öëœ @ IƒÆI9Þ…;ÿÿÿM‹?M9ü…ÿÿÿH‹EÈdH+%( uHƒÄ[A\A]A^A_]ÃèDîéÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1Àƒ?u]H‹H9ÆtUò X H¿ €ë @ òH,ÈH‹ H‰ H9Æt-H‹ˆÐ òAH‹Q0f/ÁrÚò\ÁH‹ òH,ÈH‰ H1:H9ÆuÓH‹EødH+%( uÉÃèíéÿff. „ fó úUH‰åAWI‰÷AVAUI‰ýATSHìˆ dH‹%( H‰EÈH‹†Ð €¾u H‰…Xÿÿÿ…J I‹¿¨ èNà L‰ÿ‰Ãèû× H‰ÇèÑ´ ‰…dÿÿÿ…ÛŽE HcÃM‰ìM‰þHÇ…xÿÿÿ H‰…Pÿÿÿ‹…xÿÿÿ‹µdÿÿÿ‰E€…öŽñ H‹…xÿÿÿE1ÿH@HÁàH‰…hÿÿÿHc…dÿÿÿH‰…pÿÿÿéù H‹E˜Hƒx0 „Ù I‹¾˜ D‰îèý³ HM L‰æ‰ÂH‰MH‰ÏAÿ”$ H‹E˜D‹@(E…ÀŽ¡ H‰]ˆH‹]E1íI‹”$ L‰èH‰ßHÁàHt袱ÿÿ„À„ H‹M˜KDm A‹¾ HÁàH‹]ˆHA0ƒ@(…ÿu.I‹–¸ €:ÿt"Aƒ<$„¯ Hƒ{ tHƒ{ … D €x, uHÇ@ fïÀÆ@, € IƒÇL9½pÿÿÿ„Ì I‹†¸ E‰ýH‹XL9{†G H‹…xÿÿÿH9C †6 H¯CH‰ÂH‹I¯ÇHD(HÃI‹†Ð L‰÷H‰E˜I‹†ø H‰Eè0Ö D‰îH‰ÇH‰Eˆèµ² A€¾u ‰E„„É H‹}ˆè³ „À…¸ Hƒ} D‹E„„ Hƒ{ „ž Hƒ{ „“ D‰ÇD‰Eˆè‡ ÿÿ‰E„…Àˆ* ‹}ˆèT£ÿÿ…À‰Eˆˆ ¿ èoýéÿI‰ÃH…À„ ‹UˆHcE„L‰ÞL‰]ˆH‹}HÁâ H ÂI‰1Òè°þ L‹]ˆ„À… H‹}E1ÉE1À1ɺ L‰Þè[û …À…± A€¾t „ï A¶t$1ÒH‰ßèˆÖ Aƒ<$…—ýÿÿH‹H…Òu A€|$( …kþÿÿH‹M˜H‹…hÿÿÿIƒÇHA0H‹KHHHfHnÂfHnéƒ@(flÅ H‹SHPL9½pÿÿÿ…4þÿÿHƒ…xÿÿÿH‹…xÿÿÿH9…Pÿÿÿ…ÜüÿÿM‰åM‰÷Aƒ} „þ 1ÀH‹UÈdH+%( … HeØ[A\A]A^A_]Ãf. „ L‰ßH –§w èæéÿA€¾t …ÿÿÿ‹U€H‰ÙD‰îL‰÷èâøÿéûþÿÿ D 1ÛéÚýÿÿ€x, …~ýÿÿóoóo0fÔÆ H‹SHPébýÿÿf. „ H‹E˜IƒÅD9h(°üÿÿéAýÿÿf „ 1ÒH57òÿÿH=ðñÿÿD‰Eˆè‡ø H‰EH= ðÿÿ‡ I‰†ø D‹Eˆé®ýÿÿ € H‹Xÿÿÿò › H‹Q0òXH‹òH…Àˆ¶ fïÀòH*ÀH‹Xÿÿÿf(Øòaò\Üf(Ëò^ÊòXÌò\ÁòIòYÃòXAòAH;AvH‰AH‹XÿÿÿH;A sH‰A ‹ \œw …ÉŽrþÿÿL‹rL‰ÿL‹bH‹èÞ÷ÿHƒìI‹}0M‰áAVH‰ÁHø I‰Ø¾ 1ÀèçéÿXZé2þÿÿH‰÷èˆ4øÿé©úÿÿH‰ÁH‰ÆfïÀHÑéƒæH ñòH*ÁòXÀé2ÿÿÿ‹5à›w HÝ 1ÿ1Àè¼dûÿ¸ÿÿÿÿéæýÿÿè½çéÿff. „ fó úUH‰åAWAVAUATSHƒì(H‰}¸dH‹%( H‰EÈ1À‹…À„¾ L‹6I‰ôëf D H‹E¸€x …â M‹6M9ô„– A€¾ò uêA€¾y tÒI‹žð M‹>L9ûuéÑ f D M‹?L9ût¾L‰ÿèˆÝ÷ÿL‰÷I‰Åè}Ý÷ÿL‰îH‰ÇèÂöéÿ…ÀuÖòA†H fA.‡H zÂuÀI‹‡X I9†X u°I‹·P I‹¾P è…öéÿ…Àu™Aƒ~A‹G… I‹VH…Ò…¦ ¹ ƒø…oÿÿÿIƒ–Â8Ñ…_ÿÿÿI‹· I‹¾ è4öéÿ…À„DÿÿÿI‹ŽÐ I‹—Ð H‹A0H…Àtu‹I(;J(…ô …É~9ƒéH‹R0H IHÁáHt0óo óo HƒÂ0fÔÁ H‹JàHHHƒÀ0H9ÆuÜAƇò é×þÿÿHƒú”Á1Òƒø„Vÿÿÿ8Ñ…½þÿÿéYÿÿÿHƒz0 …€ÿÿÿAƇò é þÿÿ „ H‹EÈdH+%( uwHƒÄ([A\A]A^A_]Ãf1Ƀø…ÿÿÿIƒ–Âéùþÿÿ „ L‰÷è¸2øÿ„À„þÿÿI‹žð M‹>L9û…=þÿÿI‰Þéöýÿÿ‹5S™w Hp 1ÿ1Àè/bûÿé.ÿÿÿè5åéÿ D ó úUH‰åAWAVAUATSHìØ H‰µÿÿÿdH‹%( H‰EÈ1À‹…À…¸ L‹6L9ö„¬ HE L`ÿÿÿH‰…0ÿÿÿf. „ A€¾v „r I‹†Ð I‹¾˜ 1öH‰…ÿÿÿèñ« HÇ…ÿÿÿ Ç…$ÿÿÿ A‰ÄHE€H‰…8ÿÿÿ I‹¾˜ è ¬ 9…$ÿÿÿ H‹…ÿÿÿH‹ÿÿÿH‹@0€|- …Æ D‰æ1ÒL‰ïE1ÿèëÿÿI‹†Ð 1ö1Ûóo½`ÿÿÿI‹¾˜ H‰…Pÿÿÿ)}€óo½pÿÿÿ)}èP« fïÿHÇ…(ÿÿÿ )½@ÿÿÿA‰Äé˜ € H‹…Pÿÿÿ1ÒD‰æL‰ïH‹@0H‰…Xÿÿÿèqÿÿóo`ÿÿÿóo•pÿÿÿH‹µ0ÿÿÿH‹½8ÿÿÿ)M )U°èÖ¨ÿÿ„Àt+L‹¥XÿÿÿMüI‹L$H(ÿÿÿóAo$fÔ…@ÿÿÿ)…@ÿÿÿI‹¾˜ ƒÃIƒÇ0‰Þèª A‰ÄI‹¾˜ èت 9ÃŒ[ÿÿÿI‹¾˜ 1öE1ÿE1äèrª ‰Æë} H‹…Pÿÿÿ1ÒL‰ïH‹X0軜ÿÿóo`ÿÿÿóo¥pÿÿÿH‹µ0ÿÿÿH‹½8ÿÿÿ)] )e°è ¨ÿÿ„Àt H‹…(ÿÿÿLûfoµ@ÿÿÿÆC-H‰C3I‹¾˜ AƒÄIƒÇ0D‰æèó© ‰ÆI‹¾˜ ‰µXÿÿÿè)ª ‹µXÿÿÿA9ÄŒeÿÿÿƒ…$ÿÿÿ‹…$ÿÿÿI‹¾˜ ‰Æ赩 Hƒ…ÿÿÿ0A‰ÄéÚýÿÿf. „ M‹6L9µÿÿÿ…pýÿÿH‹EÈdH+%( uHÄØ [A\A]A^A_]Ãèâéÿf. „ ó úUH‰åAVAUATI‰ôSHƒì óoFH‹^(dH‹%( H‰EØ1ÀH‹vH‹¿([ )EÀè^x÷ÿH…À„¿ E‹t$H‰ÇI‰ÅèlÌ H‰ÇD‰öè©© ƒøÿ„¸ I‹•¸ IcL$H˜H‹RH;BsQH;J sKH¯JfoMÀH¯HD(HÂ1ÀH‰Z AÆ…é H‹UØdH+%( … HƒÄ [A\A]A^]à @ L‰ïè ×÷ÿA‹L$1ÿE‹D$‹5"•w I‰ÁHœ 1Àèý]ûÿ¸êÿÿÿ몋5•w HQ 1ÿ1Àèà]ûÿ¸êÿÿÿëL‰ïèQ×÷ÿA‹L$‹5Ú”w 1ÿI‰ÀHbñ 1Àè³]ûÿ¸êÿÿÿé]ÿÿÿè´àéÿ @ ó úUHl H‰åAUATI‰ô¾ SH‰ûHƒìH‹OD‹OdH‹%( H‰EØ1ÀD‹GL‰çèZßéÿH‹KL‹K(L‰çL‹C Lcè¾ 1ÀH: è5ßéÿH˜LèH‹UØdH+%( u HƒÄ[A\A]]Ãè!àéÿó úUH‰øL'à H‰÷¾ H‰åHƒìH‹HdH‹%( H‰Uø1ÒHƒxH™ð H›ð LEÀ1ÀèÁÞéÿH‹UødH+%( uÉH˜Ãè¹ßéÿf „ ó úUI‰ø¹. H‰åAUATH½`þÿÿI‰ôL‰ÆSHìˆ dH‹%( H‰EØ1ÀóH«H½`þÿÿè 3÷ÿ¾ L‰ç1ÀHÕ• èCÞéÿ‹`þÿÿ¾ L‰çHcØHð 1Àè$Þéÿ¶hþÿÿ¾ L‰çLcèHð 1ÀèÞéÿIݾ L‰ç‹˜þÿÿHcØHõï 1ÀLëèßÝéÿH˜HØH‹UØdH+%( uHĈ [A\A]]ÃèÈÞéÿ „ ó úUH‰åAVI‰ÖAUA‰ÍATI‰üSH‰óHƒìdH‹%( H‰EØ1Àè ,øÿº ƒ¸à ¸ HNÂI‰D$01À€{ uI„$( I9„$( ”ÀIÇD$ A¶D$8ƒàý Ѐ{ AˆD$8t IÇD$( €{ tA¶D$8ƒàÏƒÈ AˆD$8€{ tA¶D$8ƒàσÈAˆD$8A¶F,M;¤$Ø „| „Àt8A€~/ t8H‹EØdH+%( …ª I‹´$¨ HƒÄL‰ç[A\A]A^]é’øÿfIƒ~ tÈL‰çèXÈ H‰ÆH‹EØdH+%( ukHƒÄD‰êL‰ç[A\A]A^]éÈøÿ „ A€L$8Iƒ~ …sÿÿÿIƒ> …iÿÿÿIƒ~ …^ÿÿÿ„À…ZÿÿÿIƒ~ u’A‹F4…À…NÿÿÿA€L$9éCÿÿÿè Ýéÿf. „ D ó úUH‰åAWfI~ÇAVAUI‰ýH=ƒ›w ATSH‰óHƒìL‹aL‹1dH‹%( H‰EÈ1ÀèîæÿÿfïÉf.Áz$u"H‹EÈdH+%( u`f(ÁL¶í 1Éë6 @ H‹EÈdH+%( u>òYƒH fInÏL‹í H ’í ò^Èf(ÁHƒÄL‰öL‰ïL‰à[1ÒA\A]A^A_]ÿàèNÜéÿff. „ UH‰åAWAVAUI‰ÕATSH‰ûHƒì(H‰u°H‹?dH‹%( H‰EÈ1ÀH…ÿ„ˆ HcÁE1äL4@IÁæéŒ € ƒø„/ ‡á ƒø…Å ò À H=Yšw òM¸A¿ èÙåÿÿòM¸H‹;òYÁòE¸èóÒ÷ÿH‰Çè+ÔéÿH‰ÆH…À„t òE¸L‰ïD‰úHƒÃAƒÄèç0 H‹;H…ÿ„ó ‹‡h …À…mÿÿÿH‹‡Ð L‰ñHH0„Ñ H‹R E1ÿ€¿é fHnÂt„H‹H…Àˆ… fïÀòH*ÀòE¸è¢)øÿH‹;òE¸A‰ÇéUÿÿÿfƒøuH‹ÌŽ H=E™w fHnÈéÿÿÿƒø…Ç ‹5ØŽw Hïë 1ÿ1Àè´Wûÿèÿæéÿ € H‹‰Ž H=Ú˜w fHnÈé×þÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéfÿÿÿE1ä € H‹E°H…Àt(H‰Ãë f. „ H‰ÞL‰ïHƒÃè¡0 …Àu-Hƒ; uçH‹EÈdH+%( uHHƒÄ(D‰à[A\A]A^A_]Ãf D A‰ÄëÔA¼ôÿÿÿëÌè~Ð÷ÿ‹5 Žw H<ë 1ÿH‰Á1ÀèåVûÿè0æéÿèëÙéÿff. „ UH‰åSH‰ûHƒìdH‹%( H‰Eè‹Gƒøu'Hƒv1ÀH‹UèdH+%( …9 H‹]øÉà D …À…L èëºýÿ„À… Hƒ{ ”¸ „Òu¼‹C…À…# èºýÿ„À…ê Hƒ{”¸ „Òu“‹C…À…ú 虺ýÿ„À…Ñ Hƒ{”¸ „Ò…fÿÿÿ‹C…À…Í èlºýÿ„À…´ Hƒ{”¸ „Ò…9ÿÿÿ‹C…À… è?ºýÿ„À…— Hƒ{”¸ „Ò… ÿÿÿ‹C…Àuwèºýÿ„À…~ Hƒ{”¸ „Ò…ãþÿÿ‹C…ÀuNèí¹ýÿ„À…e Hƒ{”¸ „Ò…ºþÿÿ‹C…Àu%èĹýÿ„À…L Hƒ{”¸ „Ò…‘þÿÿ‹Cƒø…ƒþÿÿè–¹ýÿ„À¸ …) Hƒ{ „hþÿÿƒ{…\þÿÿèo¹ýÿ„À… Hƒ{”¸ „Ò…<þÿÿƒ{…0þÿÿèC¹ýÿ„À…û Hƒ{”¸ „Ò…þÿÿƒ{…þÿÿè¹ýÿ„À…ß Hƒ{”¸ „Ò…äýÿÿƒ{…Øýÿÿèë¸ýÿ„À…¿ Hƒ{”¸ „Ò…¸ýÿÿƒ{…¬ýÿÿ迸ýÿ„À¸ …š H{ „Žýÿÿƒ{…‚ýÿÿ蕸ýÿ„À…‡ H{ ”¸ „Ò…_ýÿÿƒ{…Sýÿÿèf¸ýÿ„À…g H{ ”¸ „Ò…0ýÿÿƒ{…$ýÿÿè7¸ýÿ„À…G H{ ”¸ „Ò…ýÿÿƒ{…õüÿÿè¸ýÿ„À…' H{ ”¸ „Ò„ÐüÿÿéÍüÿÿ ‹K…É”Âéøüÿÿ ƒ{”Âéýÿÿ @ ƒ{”Âé+ýÿÿ @ ƒ{”ÂéHýÿÿ @ ƒ{”Âéeýÿÿ @ ƒ{”Âé~ýÿÿ @ ƒ{”Âé—ýÿÿ @ ƒ{”Âé°ýÿÿ @ ‹S…Ò…×ýÿÿé:üÿÿƒ{”Âéåýÿÿ @ ƒ{”Âéþÿÿ @ ƒ{”Âé þÿÿƒ{”Âé=þÿÿ{ …gþÿÿéðûÿÿ{ ”Âéuþÿÿ{ ”Âé•þÿÿ{ ”Âéµþÿÿ{ ”ÂéÕþÿÿèeÕéÿ D UH‰åAWA‰×AVAUATSHƒìH‹ð dH‹%( H‰EÈ1À¶G8H‹A‰ÆAÀîAƒæEöD‰òƒÊ¨DEòD‰òƒÊ¨@DEòD‰òƒÊöG:DEòD‰òƒÊ„ÀDHòH9Ù„Æ I‰ýLcæAƒÿu é5 D H;ƒØ t!H‹H9Ë„› I9ÝtïI‹…Ø ƒ¸à Ö¶S8‰ÐÀèƒàÀ‰ÆƒÎöÂEƉƃÎöÂ@EƉƃÎöC:EƉƃ΄ÒHÆA9Æu H‹ƒX I9…X uH‰ßèoúÿÿD9øuH‹ƒh I9…h „¶ I‹ð H‹H9Ë…hÿÿÿ fïÀH‹EÈdH+%( …L HƒÄ[A\A]A^A_]Ãf. „ H;ƒØ u?¶S8‰ÐÀèƒàÀ‰ÆƒÎöÂEƉƃÎöÂ@EƉƃÎöC:EƉƃ΄ÒHÆD9ðt`H‹H9Ùt€I9ÝtóI‹…Ø ƒ¸à ›ë¢f „ H‹“Ð KdHÁàHB0H‹ H…ÀxcfïÀòH*ÀòYƒH é3ÿÿÿ € H‹ƒX I9…X uH‰ßèPùÿÿƒøubH‹“Ð KdHÁàHB0H‹ H…Àx)fïÀòH*ÀéæþÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀë‹H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéþÿÿI‹ð éÿÿÿè¸Òéÿ „ ó úUH‰åATI‰üH‰÷S‰Öº H‰ËHƒì òEØdH‹%( H‰Eè1ÀèýÿÿòMØfïÒº f.ÊšÀE„Àtlf.šÀE„Àt^ò^ÈHtž òY {„ f/ +‡ f(ÁvuH‹EèdH+%( …– H‹CH‹3HƒÄ L‰ç[LWã H bã A\]ÿà „ H‹EèdH+%( u]H‹CH‹3HƒÄ L‰ç[f(ÂA\1ÉLã 1Ò]ÿàf D f/ è… H°‘ ‡vÿÿÿf/ Ó„ Hsê H) HFÐéWÿÿÿèÑéÿff. „ @ ó úUH‰åAWI‰÷AVA‰Öº AUD‰öATI‰üL‰ÿSH‰ËHƒì8òE°L‹)dH‹%( H‰EÈH‹AH‰E¨èÂûÿÿº D‰öL‰ÿòE èûÿÿº D‰öL‰ÿòE¸è˜ûÿÿò]¸òM fïÒò_Øf.Êò]¸Š§ …¡ f(ÂL3â 1É1ÒH‹E¨L‰îL‰çÿÐòe¸fïÒº f.âšÀE„À„† òm°f.êšÀE„ÀtsL‰îL‰çÿSH‹EÈdH+%( uyòE¸H‹E¨ò^E°HƒÄ8[L‰îL‰ç1ÒA\LÊá H ¼á A]A^A_]ÿà € òE°L‘á H ™á ò^ÁéPÿÿÿ @ H‹EÈdH+%( uHƒÄ8[A\A]A^A_]ÃèíÏéÿff. „ fó úUH‰åATI‰üH‰÷S‰Öº H‰ËHƒì òEØdH‹%( H‰Eè1ÀèHúÿÿòMØfïÒº f.ÊšÀE„Àt<f.šÀE„Àt.H‹EèdH+%( uQò^ÈH‹CLÙ H uà f(Áë# H‹EèdH+%( u#H‹Cf(ÂL« 1ÉH‹3HƒÄ L‰ç1Ò[A\]ÿàèÏéÿf „ ó úUH‰åATI‰üH‰÷S‰Öº H‰ËHƒì òEØdH‹%( H‰Eè1ÀèxùÿÿòMØfïÒº f.ÊšÀE„Àtlf.šÀE„Àt^ò^ÈHÔš òY Û€ f/ ‹ƒ f(ÁvuH‹EèdH+%( …– H‹CH‹3HƒÄ L‰ç[Lÿß H Âß A\]ÿà „ H‹EèdH+%( u]H‹CH‹3HƒÄ L‰ç[f(ÂA\1ÉL¾ß 1Ò]ÿàf D f/ H‚ HŽ ‡vÿÿÿf/ 3 HÓæ H‰ HFÐéWÿÿÿèßÍéÿff. „ @ ó úUH‰åATI‰üH‰÷S‰Öº H‰ËHƒì òEØdH‹%( H‰Eè1Àè8øÿÿòMØfïÒº f.ÊšÀE„Àtlf.šÀE„Àt^ò^ÈH”™ òY › f/ S‚ f(ÁvuH‹EèdH+%( …– H‹CH‹3HƒÄ L‰ç[LÚÞ H ‚Þ A\]ÿà „ H‹EèdH+%( u]H‹CH‹3HƒÄ L‰ç[f(ÂA\1ÉL™Þ 1Ò]ÿàf D f/ è€ HÐŒ ‡vÿÿÿf/ ó€ H“å HI HFÐéWÿÿÿèŸÌéÿff. „ @ ó úUH‰åATI‰üH‰÷S‰Öº H‰ËHƒì òEØdH‹%( H‰Eè1ÀèøöÿÿòMØfïÒº f.ÊšÀE„Àtlf.šÀE„Àt^ò^ÈHT˜ òY [~ f/ f(ÁvuH‹EèdH+%( …– H‹CH‹3HƒÄ L‰ç[L¯Ý H BÝ A\]ÿà „ H‹EèdH+%( u]H‹CH‹3HƒÄ L‰ç[f(ÂA\1ÉLnÝ 1Ò]ÿàf D f/ È H‹ ‡vÿÿÿf/ ³~ HSä H HFÐéWÿÿÿè_Ëéÿff. „ @ ó úUH‰åATI‰üH‰÷S‰Öº H‰ËHƒì òEØdH‹%( H‰Eè1Àè¸õÿÿòMØfïÒº f.ÊšÀE„Àtlf.šÀE„Àt^ò^ÈH— òY } f/ Ë f(ÁvuH‹EèdH+%( …– H‹CH‹3HƒÄ L‰ç[LˆÜ H Ü A\]ÿà „ H‹EèdH+%( u]H‹CH‹3HƒÄ L‰ç[f(ÂA\1ÉLGÜ 1Ò]ÿàf D f/ ˆ~ HPŠ ‡vÿÿÿf/ s} Hã HÉ HFÐéWÿÿÿè Êéÿff. „ @ ó úUH‰åATI‰üH‰÷S‰Öº H‰ËHƒì òEØdH‹%( H‰Eè1ÀèxôÿÿòMØfïÒº f.ÊšÀE„Àtlf.šÀE„Àt^ò^ÈHÔ• òY Û{ f/ ‹~ f(ÁvuH‹EèdH+%( …– H‹CH‹3HƒÄ L‰ç[LbÛ H ÂÚ A\]ÿà „ H‹EèdH+%( u]H‹CH‹3HƒÄ L‰ç[f(ÂA\1ÉL!Û 1Ò]ÿàf D f/ H} H‰ ‡vÿÿÿf/ 3| HÓá H‰ HFÐéWÿÿÿèßÈéÿff. „ @ ó úUH‰åATI‰üH‰÷S‰Öº H‰ËHƒì òEØdH‹%( H‰Eè1Àè8óÿÿòMØfïÒº f.ÊšÀE„Àtlf.šÀE„Àt^ò^ÈH”” òY ›z f/ [} f(ÁvuH‹EèdH+%( …– H‹CH‹3HƒÄ L‰ç[L<Ú H ‚Ù A\]ÿà „ H‹EèdH+%( u]H‹CH‹3HƒÄ L‰ç[f(ÂA\1ÉLûÙ 1Ò]ÿàf D f/ Ð| HЇ ‡vÿÿÿf/ ³| H“à HI HFÐéWÿÿÿèŸÇéÿff. „ @ ó úUH‰åATI‰üH‰÷S‰Öº H‰ËHƒì òEØdH‹%( H‰Eè1ÀèøñÿÿòMØfïÒº f.ÊšÀE„Àtlf.šÀE„Àt^ò^ÈHT“ òY [y f/ | f(ÁvuH‹EèdH+%( …– H‹CH‹3HƒÄ L‰ç[LÙ H BØ A\]ÿà „ H‹EèdH+%( u]H‹CH‹3HƒÄ L‰ç[f(ÂA\1ÉLÏØ 1Ò]ÿàf D f/ Èz H† ‡vÿÿÿf/ ³y HSß H HFÐéWÿÿÿè_Æéÿff. „ @ ó úUH‰åATI‰üH‰÷S‰Öº H‰ËHƒì òEØdH‹%( H‰Eè1Àè¸ðÿÿòMØfïÒº f.ÊšÀE„Àtlf.šÀE„Àt^ò^ÈH’ òY x f/ Ëz f(ÁvuH‹EèdH+%( …– H‹CH‹3HƒÄ L‰ç[Là× H × A\]ÿà „ H‹EèdH+%( u]H‹CH‹3HƒÄ L‰ç[f(ÂA\1ÉLŸ× 1Ò]ÿàf D f/ ˆy HP… ‡vÿÿÿf/ sx HÞ HÉ HFÐéWÿÿÿè Åéÿff. „ @ ó úUfïÀH‰åHƒìdH‹%( H‰Eø1À)zƒw Hǃw )xƒw )ƒw ) ƒw )ƒw ) ƒw )%ƒw H‹EødH+%( uÉÃèŸÄéÿff. „ @ ó úUH‰åAUA‰õATSH‰ûHƒìdH‹%( H‰EØ1ÀHÇEÐ èM òex H…Àt;H‹s@H‹{8D‰éH‰ÂI‰Äèúçÿÿ…ÀxH‹SH}ÐL‰æè&! …Àu*L‰çèJ òEÐH‹EØdH+%( uHƒÄ[A\A]]à HÇEÐ ëÌèéÃéÿf „ ó úUH‰åAWI‰ÿAVAUM‰ÅATSHìø ‰•üþÿÿ1ÒH‹}H‰µ(ÿÿÿH‰ÿÿÿL‰XÿÿÿdH‹%( H‰EÈI‹H‰…èþÿÿè%úÿH‰…àþÿÿH…À„Å M…í„Ì H‹…àþÿÿHƒÀ(H‰…ÿÿÿL9è„¡ HÇ…ðþÿÿ Æ…ûþÿÿ ëG D H…ÛHD0ÿÿÿH‹µ8ÿÿÿfïÀI‰Ø1ÉH‹…@ÿÿÿ1ÒL‰ÿÿÐL‰÷è7 M‹m L;ÿÿÿ„F A€ uOH‹…àþÿÿ¶X „Ût@H‹…ðþÿÿI‹u0H…ÀHDÆH‰ÇH‰…ðþÿÿèÒéÿ…À…w €½ûþÿÿ „ f. „ H‹ÿÿÿ‹P‰…À~H‹…XÿÿÿH‹µèþÿÿL‰ÿÿPA‹EHI‹]M‹e8‰…PÿÿÿI‹E(H‰…ÿÿÿH‹…(ÿÿÿH‹€ H‰…0ÿÿÿI‹E@H‰…HÿÿÿI‹E H‰… ÿÿÿI‹EH‰… ÿÿÿH‹…XÿÿÿH‹pH‹ H‰µ@ÿÿÿH‰…8ÿÿÿèö I‰ÆH…À„óþÿÿI‹ H…ÿt è|ºéÿI‰F‹…Pÿÿÿ‹üþÿÿL‰òL‰çH‹µHÿÿÿA‰FA¶G(AˆFè}åÿÿ…Àˆ¦þÿÿH˜M‹$ÄM…ät"H‹…Xÿÿÿ€x …aþÿÿH . é`þÿÿ D H‹• ÿÿÿH½`ÿÿÿL‰öèr …ÀuÄH‹• ÿÿÿH…ÒtrH½pÿÿÿL‰öèS …Àu_ò…pÿÿÿf.ÀzQf(ÈfT Õv L%_ f. †t w4f.Éz.f/ ~t s$f.´v z L%3 tL%+ f. „ H‹½ÿÿÿH…ÿt H…Û…£ ò…`ÿÿÿH…Û„: I‰ØH .Ó H‹µ8ÿÿÿH‹…@ÿÿÿL‰âL‰ÿÿÐé–ýÿÿ D èK¡ýÿH‹=Tw A‰ÄH…ÿt\H‹µðþÿÿè@Ðéÿ…ÀuLAƒü~%H‹…(ÿÿÿH‹= w L‹ L‰æèÐéÿ…À…ß H‹…XÿÿÿH‹µèþÿÿ1ÒL‰ÿÿPˆûþÿÿéýÿÿAƒü¦ LU€H‹ðþÿÿHÙd 1ÀL‰×¾@ L‰•Pÿÿÿ莾 L‹•PÿÿÿH‹…XÿÿÿH‹µèþÿÿL‰ÒL‰ÿÿPH‹…ðþÿÿˆûþÿÿH‰Œ~w H‹…(ÿÿÿH‹€ H‰o~w éýÿÿf1ÀH‹UÈdH+%( …c HÄø [A\A]A^A_]Ãf „ H‹…(ÿÿÿL‹ LU€H‹ðþÿÿM‰à1ÀL‰×HÊØ ¾@ L‰•Pÿÿÿè×½ L‹•PÿÿÿéDÿÿÿ H•hÿÿÿHµxÿÿÿèå\ýÿ…Àxò…`ÿÿÿòY…hÿÿÿò…`ÿÿÿH‹½ ÿÿÿ¾? èHÅéÿH‹xÿÿÿLU€H…ÀtwD‹PÿÿÿL‰×I‰Ø1ÀH)Ñ ¾@ L‰•PÿÿÿèQ½ L‹•Pÿÿÿò…`ÿÿÿM‰ÐH Ñ éãýÿÿ L‹h(é+ûÿÿ € H‹…XÿÿÿH €x HE0ÿÿÿé§ýÿÿL‰×I‰ØHÅÐ 1À¾@ L‰•Pÿÿÿèá¼ L‹•PÿÿÿëŽ „ L‰èéŠþÿÿè3¾éÿ ó úUH‰åAWA‰×AVI‰öAUM‰ÅATI‰üSH‰ËHƒìHdH‹%( H‰EÈH‹A€ ÇE¸ H‰E¨H‹H‰E tkH‰Êè[ HƒìHM¸D‰úI‰ÙAUE1ÀL‰öL‰çèÝùÿÿ‹M¸XZ…Éu|H‹EÈdH+%( …Ç H‹u H‹E¨HeØL‰ç[fïÀA\E1ÀA]1ÉA^1ÒA_]ÿà H‰÷òE˜è‹ãÿÿH4Tt òM˜‰ÀH‹ÂH…ÀtDH‰Ùf(ÁD‰úL‰öL‰çÿÐébÿÿÿ D H‹EÈdH+%( uOHeØ[A\A]A^A_]Ãf. „ º D‰þL‰÷òM˜è›çÿÿf.›r òM˜f(ÐzuÇE¸ éÿþÿÿèÕ¼éÿ D òY €o 1öH}·ÆE· HÇE¾/secf‰uÆf(Áò^Âè¾ D¾M·H}¾A€ù t/¹ º 1ÀH‰}˜LóÎ ¾ òEèPØéÿòEH‹}˜I‰øH‹u H‹E¨1ÒH oÍ L‰çÿÐénþÿÿf „ ó úUI‰øH‰åHƒìdH‹%( H‰Eø1À¶‡ö „ÀtH…Ò”ÀH…É”ÂÐtH‹UødH+%( u ÉÃf D H‰÷1ÒL‰ÆèƒúÿH…À”ÀëÔèÖ»éÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀÆFH‹EødH+%( uÉÃè›»éÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃè_»éÿff. „ @ ó úUH¿Í H‰åAUATM‰ÄSH‰ûHƒìL‹.¾ dH‹%( H‰EØ1À¸ L‰ïèþ¹éÿ1ÀL‰á¾ HÍ L‰ïèå¹éÿ€{ t H‹EØdH+%( u6HƒÄ[A\A]]à D H‹EØdH+%( uHƒÄL‰î¿} [A\A]]éJËéÿ襺éÿ D ó úUH‰åAVAUATSH‰ûHƒìPL‹.dH‹%( H‰EØ1ÀM…À„¿ H…É„¶ Luº ¾@ M‰ÄL‰÷I‰È¸ ¹@ è ÖéÿL‰÷èx÷øÿI‰Æ¶ PЀú v<.…² L‰ð € ¶PHƒÀJЀù vð€ú.tëÆ L‰çè8÷øÿHƒìH‹KXM‰ðPH²‰ ¾ L‰ïI‰É1ÀèøéÿXZH‹EØdH+%( uZHeà[A\A]A^]à D H‹KXH‹EØdH+%( u5HeàL‰ïI‰È¾ [HNúm A\1ÀA]A^]éh¸éÿ „ L‰ðéeÿÿÿèc¹éÿ UH‰åATA‰ôSH‰ûHƒìdH‹%( H‰Eè1Àè;Äÿÿ€{ t%E„ä…¤ H‹EèdH+%( … HƒÄ[A\]À{ tBE„ätÙH‹EèdH+%( …› H‹KXH‹{0HƒÄH›Ë [¾ A\¸ ]é¼·éÿ @ f.hn º šÀE„Àt…A€ü„{ÿÿÿH‹EèdH+%( uAH‹{0HRË ë H‹EèdH+%( u"H‹{0HË HƒÄ¾ ¸ [A\]éG·éÿèR¸éÿfó úUH‰åSHƒìdH‹%( H‰Eè1ÀH…Òt_H‰ûH‹0I‰Ð1ÀHÇ¢ ¹ ¾ èý¶éÿH‹UèdH+%( u[H‹{0H‹]ø¹1 L†ü É)ÁH`n ¾ 1ÀéĶéÿ @ H‹EèdH+%( u H‹H‹]øº1 ¾ ÉH=Èç éóÏéÿèž·éÿff. „ ó úUH‰åAVI‰þAUATM‰ÄSH‰óHì L‹n@dH‹%( H‰EØ1À€ tHI‹…ð H‹€¸ H‹€Ø I9…Ø t*H‹EØdH+%( … Heà[A\A]A^]Ãf. „ H‹CHI9…X uÉM…ätÄH5ª% L‰çè¿»éÿH…Àu°H5ñÇ L‰çè«»éÿH…Àuœº H5ŸÉ L‰çèµéÿ…Àt^A€~ …yÿÿÿA€~ H‹;t)M‹FXL‰áHc÷m 1À¾ èµéÿéPÿÿÿf. „ A‹NDM‰àHœ® 1À¾ èVµéÿé'ÿÿÿL‰ïLÐûÿÿèÁ¬÷ÿHƒìº L‰ïATI‰ÁL§ùm 1À¹ ¾ M‰ìèÒéÿXZé`ÿÿÿè¶éÿf „ UfïÀH‰åAUI‰õATI‰üS‰ÓHdþÿÿHì˜ H‹w0dH‹%( H‰EØ1ÀHE€Eˆ€ H‰…PÿÿÿH0úÿÿ…hÿÿÿfHnÈE˜E¨E¸fHnÂflÁHÇEÈ H‰u€Æ…pÿÿÿ…Xÿÿÿ…‡ € t)‹O8…É…E A€|$ „ L‰çè* ëh „ ¿ èæÅéÿ„ÛuJA‹$Hç¯ ‹ ‹ sw …Òu Iƒ¼$` tƒÁI‹|$0L¬ù H‰k 1À¾ èí³éÿ D A€|$ uŽIƒ¼$` I‹] t$H‹ƒX H‰EÈë @ H9›¨ t € H‹I9Ýt8A€|$ uA‹$…ÀuØHPÿÿÿ1ÒfïÀH‰ÞM„$ L‰çH‰]ÀèTöÿÿëÂfA€|$ t H‹EØdH+%( u^HĘ [A\A]]à I‹t$0¿ èéÄéÿëÏA‹$H Lt I‹t$0H‹<Ð莵éÿé1ÿÿÿH‰ñº ¾ H=ñÆ è`Ìéÿéþÿÿè´éÿf D UH‰øH‰åAWAVAUI‰õATA‰ÔSHìÈ óoEóoM ‹ L‹w0… ÿÿÿ‹(ÿÿÿD‹$ÿÿÿ0ÿÿÿ‹µ4ÿÿÿD‹½ ÿÿÿdH‹%( H‰UÈ1Ò€ D‹8ÿÿÿ‰µÿÿÿD‹…,ÿÿÿD‹•<ÿÿÿ‹µ0ÿÿÿ…Ñ € t#H‹WXƒû‡” ‰ßH E Hc<»Hß>ÿç ¶ƒûwuHL ‰ØHc‚HÐ>ÿà @ L@ÿÿÿA‰ÉLÂÆ ¹€ º L‰ï1À¾€ èÞÎéÿHƒìHcÛA¹ M‰èATH• ¾ L‰÷‹ ˜H¦Æ 1Àè¼±éÿXZH‹EÈdH+%( …u HeØ[A\A]A^A_]à „ ¶WƒûwÍH=Ȭ HcŸHø>ÿàf D H‹EÈdH+%( …+ H‰UI‰ÐE‰áD‰ÙH·Å HeØL‰÷¾ 1À[A\A]A^A_]é,±éÿ @ A€½v u @„ÿ„u E…ÒˆRÿÿÿH‹EÈdH+%( …Ç E‰Ð¹ HºÅ HeØL‰÷¾ 1À[A\A]A^A_]éÍ°éÿ D HƒìL@ÿÿÿA‰ÉAPLdÅ L‰ï¹€ º 1À¾€ èˆÍéÿ_AXé¢þÿÿ‹…ÿÿÿHƒìA‰Éº L@ÿÿÿ¹€ PL‰ï1ÀV¾€ APLÿÄ èHÍéÿHƒÄ éaþÿÿ € AQL@ÿÿÿA‰ÉAPLÉÄ ë€I‹½¨ D‰þèT‡ I‹½¨ D‰þ‰Ãèø„ I‰ÀH‹EÈdH+%( …È ‰]HeØL‰÷A¹ [¹ A\¾ A]HÄ A^1ÀA_]éȯéÿ „ L@ÿÿÿE‰ÙLnÄ é£ýÿÿf. „ A€½v t €x „± E…ÒˆÉýÿÿH‹EÈdH+%( …> HeØI‰ÐL‰÷D‰Ñ[Háà A\¾ A]1ÀA^A_]éF¯éÿf D H‹EÈdH+%( …û H‰UI‰ÐE‰áH€Ã éÎýÿÿ € H‹EÈdH+%( …Ë H‰UI‰ÑL‰÷¾ D‰eHeØH5à 1À[A\A]A^A_]éήéÿf D H‹EÈdH+%( …ƒ ‹…ÿÿÿH‰U(A‰ñL‰÷D‰e ¾ H‰UHР‰EHeØ1À[A\A]A^A_]éy®éÿf „ H‹EÈdH+%( …+ H‰U L‰÷¾ 1ÀD‰eH‰UHeØHi [A\A]A^A_]é-®éÿ D I‹½¨ D‰þH‰•ÿÿÿèE… I‹½¨ D‰þ‰Ãèé‚ H‹•ÿÿÿH‰ÁH‹EÈdH+%( …² HeØI‰ÑA‰ØL‰÷[H] A\¾ A]1ÀA^A_]éºéÿf. „ A€½v u„Ò„Q E…ÒˆÛûÿÿH‹EÈdH+%( …P HeØL‰÷D‰Ñ¾ [HtÁ A\1ÀA]A^A_]é[éÿ H‹EÈdH+%( … E‰àHCß éLüÿÿf D H‹EÈdH+%( …ë E‰áHëÞ HeØL‰÷¾ 1À[A\A]A^A_]éö¬éÿf D H‹EÈdH+%( …« ‹…ÿÿÿD‰eA‰ñL‰÷HfÞ ¾ ‰EHeØ1À[A\A]A^A_]马éÿf „ H‹EÈdH+%( …[ E‰àD‰ÙH¸Þ é‘ûÿÿ H‹EÈdH+%( …3 D‰eHeØL‰÷¾ [HµÝ A\1ÀA]A^A_]é=¬éÿ D I‹½¨ D‰þè\ƒ I‹½¨ D‰þ‰Ãè H‰ÁH‹EÈdH+%( …Ð HeØA‰ØL‰÷¾ [HÀ A\1ÀA]A^A_]éÛ«éÿH‹EÈdH+%( …– H‰UHeØL‰÷¾ [H(À A\1ÀA]A^A_]é «éÿAQH@ÿÿÿA‰É1ÀAP¹€ º H‰ßL?À ¾€ èbÈéÿ¹ I‰ØL‰÷¾ H¤¤ 1ÀèT«éÿY^é“ùÿÿH‹EÈdH+%( u H)¿ é þÿÿè=¬éÿff. „ fó úUº H‰åATI‰üH=ô¿ SH‰óHƒìH‹¾ dH‹%( H‰Eè1ÀèCÄéÿH‹{H…ÿtH‹3èBéÿ‹S H‹s@ÿs8L‰çÿs0ÿs(ÿs èÇ÷ÿÿHƒÄ H‹EèdH+%( u Heð[A\]Ã覫éÿf D UH‰øH‰×H‰åHƒìdH‹%( H‰Uø1Ò€x t „É… H‹EødH+%( …Ð ÉÀx tr„ÉtáL‹P0H‹HXò†] H9þt#H¶1ÒH€HÁàH÷÷H…Àˆ fïÀòH*ÀH‹EødH+%( …y ÉI‰ðI‰É¾ Hؾ L‰×¸ éÛ©éÿ H9þ„jÿÿÿ€ù„aÿÿÿH‹UødH+%( …1 H…öˆ fïÀòH*ÆòYé\ H…ÿˆÐ fïÉòH*Ïò^ÁH‹x0¾ Ho¾ ɸ éh©éÿ „ L‹@0ò¤\ H9þt H¶1ÒH€HÁàH÷÷H…ÀxYfïÀòH*ÀH‹EødH+%( …› ÉH‰ñHzÛ ¾ L‰Ç¸ é ©éÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéÔþÿÿfH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀë• D H‰ùƒçfïÉHÑéH ùòH*ÉòXÉéÿÿÿfH‰ñƒæfïÀHÑéH ñòH*ÁòXÀéáþÿÿè©éÿff. „ fó úUH‰åAUI‰ý¿ ATSH‰óHƒìH‹6dH‹%( H‰EØ1Àèí¹éÿH‹{H…ÿtH‹3蜪éÿ‹S H‹s@ÿs8L‰ïÿs0ÿs(ÿs è!õÿÿ‹CHƒÄ …À~ E1ä I‹}XH‹3AƒÄè`ªéÿD9cêH‹EØdH+%( u Heè[A\A]]ÃèÛ¨éÿff. „ ó úUH‰åAVAUI‰ýATSH‰óHƒìdH‹%( H‰EØ‹FH…Ò„¶ I‰ÖE1ä…À~ @ I‹}XH‹3AƒÄèà©éÿD9cêI‹u0L‰÷èΩéÿH‹3¿ è¹éÿH‹{H…ÿtH‹3è°©éÿ‹S H‹s@ÿs8L‰ïÿs0ÿs(ÿs è5ôÿÿ‹CHƒÄ …À~ E1ä € I‹}XH‹3AƒÄèp©éÿD;c|êH‹EØdH+%( u8Heà[A\A]A^]Ãf D E1äƒø~ÖI‹}XH‹3AƒÄè0©éÿ‹CƒèA9Ä|åë¹è¾§éÿff. „ ó úUH‰åAWAVAUATSHƒì(òE¸L‹>dH‹%( H‰EÈ1À¶FÆF M…À„3 I‰ÍH…É„' I‰ÖM‰Ä„Àu}HM» ¾ L‰ÿ1Àè7¦éÿòE¸L‰ê‰ÃM…ö„Ô L‰öL‰ÿ¸ è´ÈùÿÃH‹EÈdH+%( … ¹% M‰àHP )ÙHeØL‰ÿ¾ 1À[A\A]A^A_]éÑ¥éÿH‰}°H‰ó¿ L‰þèl·éÿH‹{L‹M°H…ÿt H‹3è¨éÿL‹M°‹S H‹s@ÿs8L‰Ïÿs0ÿs(ÿs L‰M°è”òÿÿL‹M°HƒÄ A‹…ÀtuH‹ º1 ¾ H=‘Ö è¼¾éÿé ÿÿÿ € ¾ L‰ÿ¸ è>¥éÿÃé%ÿÿÿ € H‹EÈdH+%( u?LÆê ¹& HoŸ éÿÿÿf „ H‹ º ¾ H=E° èG¾éÿémÿÿÿèí¥éÿff. „ fó úUH‰åAWAVAUATSHìh ò…xûÿÿdH‹%( H‰EÈ1ÀM…Àt I‰üH‰óL‰ÇI‰ÎH5L M‰ÇèaªéÿH…Àt,H‹EÈdH+%( …& HeØ[A\A]A^A_]Ãf. „ H5g¶ L‰ÿè!ªéÿH…ÀuÀº H5¸ L‰ÿL‹+èu£éÿ…À„ M…öH¿é ò…xûÿÿL½€ûÿÿLDð¹@ º L‰ÿ¾@ ¸ M‰ðèÑÀéÿL‰ÿè)âøÿH‰Á¶ PЀú H‰Êv<.u @ ¶rHƒÂ~Ð@€ÿ vï@€þ.téÆ M‹D$X¾ L‰ïHjåm 1Àè‹£éÿÆC éÿÿÿfH‹{@è÷š÷ÿHƒìº H½ÀûÿÿAWI‰ÁLÙçm 1À¹ ¾ è:ÀéÿXZé&ÿÿÿèN¤éÿff. „ ó úUH‰åAWAVAUATSHì8 ò…¸÷ÿÿdH‹%( H‰EÈ1ÀM…Àt#I‰þH‰óL‰ÇI‰ÕH5¬ I‰ÌM‰Ç辨éÿH…Àt)H‹EÈdH+%( …A HeØ[A\A]A^A_]à € H5Ç´ L‰ÿè¨éÿH…ÀuÃH‹º L‰ÿE‹vDH5k¶ H‰…°÷ÿÿèÊ¡éÿ…À„¢ L‰ÿ芦éÿD‰ñPH9ÁDBòM…ítxL‰ïèp¦éÿM…äEtHíç LDàL…Àûÿÿò…¸÷ÿÿL‰áL‰êL‰Ç¾ ¸ L‰…¸÷ÿÿèÿÂùÿD‰ñ¾ 1ÀL‹…¸÷ÿÿH‹½°÷ÿÿH*› èë¡éÿÆC é ÿÿÿfL-…ç M…äMDåë“H‹{@èG™÷ÿHƒìH½À÷ÿÿº AWI‰ÁL)æm 1À¹ ¾ H‰½¨÷ÿÿ胾éÿXL‹½¨÷ÿÿZéÿÿÿè¢éÿó úUH‰åAWAVAUATSHìh ò…xûÿÿL‹&dH‹%( H‰EÈ1ÀM…Àt H‰óL‰ÇH5ÿ I‰ÎM‰Åè§éÿH…Àt,H‹EÈdH+%( …\ HeØ[A\A]A^A_]Ãf. „ H5³ L‰ïèѦéÿH…ÀuÀº H5Å´ L‰ïè( éÿ…À„Ð M…öHræ ò…xûÿÿL½€ûÿÿLD𺠹@ L‰ÿ¾@ ¸ M‰ð脽éÿL‰ÿèÜÞøÿI‰Á¶ PЀú L‰Êv <.u € ¶JHƒÂqÐ@€þ vï€ù.têÆ A€} „ ÿÿÿA€9 „ÿÿÿ€{ M‰è¾ L‰çHA´ H Ñå HDÈH%µ 1Àè éÿÆC éÞþÿÿf. „ H‹{@L½Àûÿÿèp—÷ÿHƒìº L‰ÿAUI‰ÁLVäm 1À¹ ¾ M‰ýè´¼éÿXZéíþÿÿèÈ éÿ „ UH‰åAVI‰öAUI‰ÕATA‰ÌSH‰ûHƒì0dH‹%( H‰EØ1À€ …< I‹}H…ÿt H‹s0èÚ¡éÿM‹6IcÌHƒì H‰ßH‰ÈI‹–Ð HÁàL‰öHƒ óo@óoHHIHÁàHB0‹P()E°L$$)MÀè&ìÿÿI‹EHHƒÄ H…À„Ý ‹ë]w …ÒtS€{ L‹@ H‹{0…ð €{ tkH‹EØdH+%( … H‹KXHeàH™àm 1À[¾ A\A]A^]éžéÿ D Hƒ»` u£H‹EØdH+%( …Ú Heà[A\A]A^]Ãf D H‹EØdH+%( …´ He๠¾ 1À[H˜ A\A]A^]éAžéÿH‹w0¿{ èâ¯éÿé±þÿÿ D ‹ ]w I‹†X …ÉtWH…À…ÿÿÿ€{ H‹{0L«ã „ÿÿÿH‹EØdH+%( u9HeàL‰ÁHõ² 1À[¾ A\A]A^]éÈéÿ „ Hƒ»` uŸéÿÿÿ輞éÿff. „ ó úUH‰åATSHƒìdH‹%( H‰Eè1ÀH…ÒtgI‰üH‹0H‰óH‰Ñ¾ H² è_éÿH‹ º H==² ¾ 覶éÿH‹{H…ÿtH‹3襟éÿ‹S H‹s@ÿs8L‰çÿs0ÿs(ÿs è*êÿÿHƒÄ H‹EèdH+%( u Heð[A\]Ãè žéÿf „ UH‰åAWI‰ÿAVI‰öAUATSHì˜ H‰•pÿÿÿH‹^@H‰xÿÿÿD‰…lÿÿÿò…Xÿÿÿò`ÿÿÿdH‹%( H‰EÈ1À€ ¶G„ˆ „ÀH‰ÖL-ôâÿÿH÷ÿÿL%ôÿÿLEêHëáÿÿLEâHƒ»X º ƒÚÿA‰VH…ö„¢ H…É„™ H‹“¸ fInÅfInìLiôÿÿflÅ€:ÿ„t L‰E¸L‰u ÆEÀ E¨„À…Ô €»ö A¼ „Š €»ö „´ Aÿv8A‹V L‰ÿE1äAÿv0I‡ Lm€I‹v@Aÿv(Aÿv H‰…Xÿÿÿè¿èÿÿHƒÄ HE AƒLÇE€ H‰…Pÿÿÿt#fH‹»Ð èô¦ÿÿò`ÿÿÿ¾ L‰ÿè ãÿÿH‹•xÿÿÿH‹µpÿÿÿ¹ L‰ÿèÄðÿÿHƒìM‰àL‰éÿµXÿÿÿ‹•lÿÿÿH‰ÞL‰ÿL‹Pÿÿÿè\ØÿÿI‰ÄXZM…ä„ A€ I‹ÇE€ „ H=ï¯ º ¾ èS´éÿI‹~H…ÿtI‹6èRéÿA‹V I‹v@Aÿv8L‰ÿAÿv0Aÿv(Aÿv èÒçÿÿHƒÄ AƒL…#ÿÿÿé?ÿÿÿf D Láòÿÿ„À…Y €»é …ì L‰m¨L‰e°L‰E¸L‰u ÆEÀ D¶£ö E„ä…> óAoF A‹V H‰ÞL‰ÿóAoN0Hƒì $L$)E€)MèGçÿÿHƒÄ A€ …€ òƒH òÈP ò%O M‹O0f(ȶƒé f(ØfTÊf.áv3òH,ÐfïÉò%*M fUÐòH*Êf(ÙòÂØfTÜò\Ëf(ÙfVÚA€ …E „ÀLí® Hô® LDÀA€ „f f.Ãz Hþ® tHí® E„ä„× ò…XÿÿÿL‰Ï¹ ¾ ¸ L‰PÿÿÿèQ™éÿL‹PÿÿÿL‹ƒP M…Àt(A‹O@L‰ÏHy’ 1À¾ L‰Pÿÿÿè ™éÿL‹PÿÿÿH‰ßL‰Pÿÿÿè‡÷ÿ¹ ¾ H‹½PÿÿÿI‰ÀHM“ 1Àèå˜éÿ‹ ËWw H‹ƒX …Éu Iƒ¿` tALoÞ H…ÀtL‹@ A€ I‹0…Û A€ „° I‹OXHmÚm ¾ 1À艘éÿAƒLt!H‹»Ð èæ£ÿÿò`ÿÿÿ¾ L‰ÿèàÿÿH‹•xÿÿÿH‹µpÿÿÿ¹ L‰ÿè¶íÿÿE„ä„ A€ „Aüÿÿf‹•lÿÿÿHM H‰ÞL‰ÿò…XÿÿÿM‡ èìÚÿÿA€ u=AƒLt H‹»Ð èb£ÿÿò`ÿÿÿ1öL‰ÿèßÿÿH‹•xÿÿÿH‹µpÿÿÿ1ÉL‰ÿè8íÿÿH‹EÈdH+%( …Î HeØ[A\A]A^A_]Ãf D H‹“ð L‰…PÿÿÿH‰•HÿÿÿèFyýÿL‹…Pÿÿÿƒø„¦ H‹•HÿÿÿH‹H9Âué’ fH‹ H9„„ €¸æ tëA¶L‰m¨L‰e°L‰E¸L‰u ÆEÀ @„ÿ„±üÿÿfïÀLÊÜ 1É1ÒL‰öL‰ÿAÿÕé ÿÿÿ @ € tbL[ùÿÿL%ÔëÿÿL-Üÿÿ„À…å Hƒ½xÿÿÿ „>üÿÿHƒ½pÿÿÿ „0üÿÿH‹“¸ fInÅfInôflÆ€:ÿ…úÿÿé üÿÿf D LYßÿÿL%ÒÛÿÿL-ëïÿÿ„Àt¢L-PóÿÿHƒ½xÿÿÿ t6Hƒ½pÿÿÿ t,HåÛÿÿfInÅfHnúH‹“¸ flÇ€:ÿ…+úÿÿ € H‹EÈdH+%( …F HeØLÎÛ L‰ö1Ò[L‰ÿA\L‰èfïÀA]L‰ÁA^A_]ÿà @ L-yôÿÿétÿÿÿ @ ¿ H‰Î蓧éÿI‹~H…ÿ…ìúÿÿéïúÿÿƒ»à AÇGP A¶ŽpþÿÿH‹³ð H‹H9Æ„]þÿÿ‹Këf D 9Ñ…à H‹ H9Æ„>þÿÿ‹Pƒútìƒùu߉Ñëã f.ÃM‹GXz HŪ tHµª „ÀH Žª H•ª HDÈE„ä„É ò…XÿÿÿL‰ÁL‰Ï¾ ¸ L‰…HÿÿÿL‰Pÿÿÿè•éÿL‹PÿÿÿL‹…HÿÿÿH‹‹P H…Ét$L‰ÏHÂÖm ¾ 1ÀL‰Pÿÿÿè×”éÿL‹PÿÿÿH‰ßL‰PÿÿÿèAŒ÷ÿH‹µPÿÿÿH‰Çè"—éÿéÈûÿÿ D €»é H Û© Hâ© M‹G0HDÈE„ä„r ò…XÿÿÿL‰Ç¾ ¸ Hê© L‰…PÿÿÿèZ”éÿL‹…PÿÿÿH‹‹P H…Ét$L‰ÇHó© ¾ 1ÀL‰…Pÿÿÿè*”éÿL‹…PÿÿÿH‰ßL‰…Pÿÿÿ蔋÷ÿH‹½Pÿÿÿ¾ HÇ© H‰Á1Àè÷“éÿé ûÿÿf¹ HDŽ ¾ 1ÀèØ“éÿéJûÿÿ L‰ÁHߨ ¾ 1À躓éÿé,ûÿÿ D AÇGT é]üÿÿ L‰Ï¹ ¾ 1ÀHÄŒ L‰Pÿÿÿè~“éÿL‹Pÿÿÿé(úÿÿfL‰ÏH>Õm ¾ 1ÀL‰…HÿÿÿL‰PÿÿÿèL“éÿL‹…HÿÿÿL‹Pÿÿÿé9þÿÿf „ f.Ãz H ¨ „ùÿÿH{V é‘ùÿÿL‰ÇH£¨ ¾ 1ÀL‰…Pÿÿÿèó’éÿL‹…Pÿÿÿé”þÿÿèò“éÿfUH‰åAWAVAUATSH‰ó‰ÖHì˜ ‰•pÿÿÿH‹“Ð dH‹%( H‰EÈH‹G0H‰…hÿÿÿHcÆL4@HÁàH‡ óoHIÁæLr0€»ò )M€óo@I‹H‰…xÿÿÿ¶G)Eˆ…wÿÿÿA‹F(I ‰A H‰Y@A0t&H‹EÈdH+%( … HĘ [A\A]A^A_]ÃI‰Ì‹I‰ý…É„ H‰ßèXà÷ÿ„À…è I‹M‹~Iµ H‰ßM‹vL‰úH‰…`ÿÿÿL‰ñè©Öÿÿ„ÀuHƒ½`ÿÿÿ „Ï H‹…xÿÿÿH…ÀˆW fïÉ€½wÿÿÿ òH*È…g A€} …f I‹|$H…ÿ„h H‹µhÿÿÿòxÿÿÿèä“éÿòxÿÿÿH‹…`ÿÿÿH…Àˆ\ fïÀòH*ÀD‹…pÿÿÿL‰æL‰ïL‰ùòYƒH L‰òèCôÿÿH‹µhÿÿÿ¿ èÒ¢éÿé×þÿÿ D A€} … ÿÿÿ€»è … ÿÿÿ€»} …óþÿÿL‹» M…ÿ„ãþÿÿL‰ÿèû”éÿH‰ßH‰…`ÿÿÿèLˆ÷ÿH‹•`ÿÿÿL‰þH‰Çè éÿ…À„²þÿÿH‹» ¾/ è˜éÿI‰ÀH…À„ H‹‹ 1ÀH} HYÒm ¾ èg¢éÿ…À ƃè écþÿÿ H‰ÁHÑèfïɃáH È€½wÿÿÿ òH*ÈòXÉ„™þÿÿH‹…`ÿÿÿH…Àˆz fïÀòH*ÀD‹…pÿÿÿL‰ùL‰òL‰æòYƒH L‰ïèóÿÿé¶ýÿÿ @ Aƒ} „ ‹“h …Ò…™ýÿÿH‹ƒh H…À„þÿÿ€x „þýÿÿH‹x01öèX 1ÉL‰½Xÿÿÿ‰ÂHE L‰µPÿÿÿA‰ÎL‰¥HÿÿÿI‰ÇA‰Ôë fH‹ƒh AƒÆD‰öH‹x0èÔW A‰ÄH‹ƒh H‹x0è X A9ÆýÿÿL‰îL‰ÿD‰âAÿ• H}€L‰þè‘Uÿÿ„ÀtL‹½XÿÿÿL‹µPÿÿÿL‹¥Hÿÿÿé\ýÿÿ A€} „©ýÿÿA€} „žýÿÿA€} …“ýÿÿA‹E8…À…‡ýÿÿM‹EXH‹½hÿÿÿ1ÀH ^– H°Ðm ¾ òxÿÿÿèÆŽéÿòxÿÿÿéMýÿÿf „ H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéqþÿÿfH‰ßèØÜ÷ÿ„À„° H‹‹ L‹ƒ H} 1ÀH[j ¾ èK éÿ…À„äýÿÿH‹» è·‹éÿH‹E H‰ƒ éÈýÿÿ € H‹µhÿÿÿ¿{ òxÿÿÿèÇŸéÿòxÿÿÿétüÿÿf. „ H‰ÁHÑèfïÀƒáH ÈòH*ÀòXÀéüÿÿfA€}( „èýÿÿéŠûÿÿH‹‹ L‹ƒ H} 1ÀHŒ£ ¾ 蛟éÿéKÿÿÿ豎éÿó úUH‰åAVAUATSHƒìdH‹%( H‰EØH‹‡ H…Àt4‹@…À~-I‰üI‰õI‰Ö1Ûf‰ÚL‰ñL‰îL‰çèpúÿÿI‹„$ ƒÃ;X|àH‹EØdH+%( u HƒÄ[A\A]A^]Ãè/Žéÿff. „ @ ó úUfïÀH‰åAWAVI‰ÖAUI‰ÍATI‰üSH‰óHìh D‰… þÿÿH‹V0L‰¨þÿÿdH‹%( H‰EÈ1À¶F€~ …øþÿÿHÇ…8ÿÿÿ ˆ…ˆþÿÿ‹F8H‰•ðþÿÿÆ…ùþÿÿ…ÿÿÿ…ÿÿÿ…(ÿÿÿ„{ H‹H‰—¸ …À…r H‹=Ê w è’éÿ€{ u;‹)Lw …Àuy€{ tM€{ uWƒÀ‰Lw ƒ;‡ï ‹H’‡ Hc‚HÐ>ÿàH=FY èТéÿ‹âKw …Àt¹€{ t,€{ u €{ „Î €{ tº L‰æH‰ßèÚÖÿÿ‹¬Kw ƒøuŽÇKw ë‹€½ˆþÿÿ …H M‹<$M9ütmL‰¥˜þÿÿf D A€¿v H‹ƒ …ë H…Àt8‹x…ÿ~1E1äLðþÿÿ D D‰âL‰éL‰þH‰ßèøÿÿH‹ƒ AƒÄD;`|ÞM‹?L9½˜þÿÿu¢fH‹{`èg–ÿÿ‹s8L‹{0…ö…ö I½ ÿÿ L#kM‰ì…ß €{ „ù ƒ{Lò^Ã> ò…¨þÿÿ„÷ H‹{`A¾ èN–ÿÿò^ž> f/> ò…ˆþÿÿ† €{ …‡ E‰ðD‰ñH¹½ L‰ÿòˆþÿÿ¾ ò…¨þÿÿ¸ L%TÏ è€Šéÿò¨þÿÿò…ˆþÿÿè{–ÿÿ€{ „} º L‰ù¾ L‰ç謣éÿ‹SP…Ò…s ‹CT…À…J L‹{0L‰ÿèzéÿH‹EÈdH+%( …¥ HeØ[A\A]A^A_]à „ …À„ýÿÿH½@ÿÿÿ€{ M‹EH‰½ ÿÿÿI‹M …² €{ „à L‹KXH»Ÿ ¾@ 1ÀèW‰ éIýÿÿfHƒ»` H‹ƒ „® H…À„RþÿÿHƒ» „DþÿÿI‹ $H‰¨þÿÿI9Ì„0þÿÿLµðþÿÿf „ H‹¨þÿÿH‹‘X H9•8ÿÿÿ„® D‹hH‰•8ÿÿÿE…펚 E1ÿf D €{ Æ…ùþÿÿtD‰ùL‰òL‰æH‰ßèZéÿÿM‹,$M9ìt H‹…8ÿÿÿI9…X „l M‹m M9ìuã€{ t1€{ L‹k0t€½ùþÿÿ … L‰î¿} èišéÿL‰î¿ è\šéÿH‹ƒ AƒÇD;xŒoÿÿÿH‹¨þÿÿH‹ H‰¨þÿÿI9Ì… ÿÿÿé8ýÿÿ€{ …Ø Hƒ»` „¬ M‹<$M9ü„á H‹•8ÿÿÿI‹‡X H9Âtv¶KH…ÒtD„É„Ã €{ L‹k0t€½ùþÿÿ …3 L‰î¿} 踙éÿL‰î¿ è«™éÿI‹‡X ¶KH‰…8ÿÿÿÆ…ùþÿÿ„ÉtLµðþÿÿ1ÉL‰æH‰ßL‰òèèÿÿH‹ƒ H…Àt=D‹PE…Ò~4E1íLµðþÿÿ „ D‰êL‰ñL‰þH‰ßè¯ôÿÿH‹ƒ AƒÅD;h|ÞM‹?M9ü…"ÿÿÿHƒ½8ÿÿÿ „$üÿÿ€{ ¶C L‹c0„üÿÿ„Àt€½ùþÿÿ …± L‰æ¿} èä˜éÿL‰æ¿ èטéÿéâûÿÿ‹K8L‹{0…É„½ ‹ƒø ‡¤ H ‘‚ HcHÊ>ÿâH…@ÿÿÿH‰… ÿÿÿé{úÿÿ€{ „yüÿÿf.Š= º šÀE„À„^üÿÿH‹{0¾ ¸ Hš 襆éÿé?üÿÿè›éÿfW³E ò;= ò ‹; f(ÈfTÊf.Ùv3òH,ÀfïÉf(Øò=¨9 fUÐòH*ÈòÂÙfTßòXËfVÊf(ÁòL,ðAƒÆ€{ „yûÿÿò…¨þÿÿH}€D‰ñH ¾@ ¸ 誅 €}€ …Ø ¸ H•ÿÿÿ @ ‰ÁHƒÀ€< tô‰„þÿÿLƒË H¸¸ L‰ÿ1À¾ èÁ…éÿ‹KL…ÉŽø H‰ þÿÿM‰å @ H‹… þÿÿH‹€ J‹èH…Àˆy fïÀòH*ÀHšœ E‰ðD‰ñL‰ÿò^49 f(Èò\¨þÿÿ¾ ¸ ò…˜þÿÿòþÿÿèA…éÿòþÿÿòY 8 ò…˜þÿÿò^Èò,ÑHcÂÁú HiÀgfffHÁø!)ÐA‰ÄA÷ÜDHà1ÛAƒÄf D L‰þ¿# ƒÃ蘖éÿD9ãuëL‰þ¿ IƒÅè‚–éÿH‹… þÿÿD9hLÿÿÿH‰Ã‹„þÿÿ¾ L‰ÿ1ÀLSÊ H¨› 蛄éÿéàùÿÿH@ÿÿÿL‰êH‰ÞL‰çLðþÿÿLØöÿÿè£ß é.ùÿÿI‹|$1öè½L Ç…þÿÿ A‰ÅH…°þÿÿH‰…˜þÿÿ € I‹|$èÛL 9…þÿÿêøÿÿM‹4$D¶½ˆþÿÿM9ô„* L‰¥ þÿÿM‰ôëqf „ L½ðþÿÿIcÀH@HÁàIF0H‹HH‹PH‹ H…Àˆ~ fïÀòH*ÀòAY„$H H‹7 L‰þH‰ßE1ÿfHnÈè¹æÿÿM‹$$L9¥ þÿÿ„h L‰çM‹´$Ð èOo D‰îH‰ÇèŒL …À‰…¨þÿÿxÊH‹½˜þÿÿ1ÒD‰îL‰¥0ÿÿÿè ?ÿÿóo¥°þÿÿE„ÿóoÀþÿÿD‹…¨þÿÿ)¥ÿÿÿ) ÿÿÿ„-ÿÿÿ€{ Æ…ùþÿÿL½ðþÿÿ„ ÿÿÿH‹µ þÿÿD‰ÁL‰úH‰ßD‰…¨þÿÿèIãÿÿD‹…¨þÿÿéôþÿÿH…À„¤÷ÿÿHƒ» „–÷ÿÿD‹XE…ÛŽ‰÷ÿÿE1íLµðþÿÿ€{ Æ…ùþÿÿtD‰éL‰òL‰æH‰ßèñâÿÿM‹<$M9üt! „ L‰þL‰ñD‰êH‰ßèŸïÿÿM‹?M9üuç€{ t1€{ L‹{0t€½ùþÿÿ …' L‰þ¿} èý“éÿL‰þ¿ èð“éÿH‹ƒ AƒÅD;hŒlÿÿÿéæöÿÿHþ— ¾@ 1Àè³ é¥õÿÿH‡t Hƒì¹ ÿ4ÂH´} Lóù D‹ ‚Hò— ¾ L‰ÿ1ÀèÓéÿXZ€{ …ÝõÿÿHƒìD‹K@L‰ÿ¹ H - L£@ ¾ PHØ— 1Àè•éÿA^‹eAw A_é²õÿÿf D L‰îL‰ñD‰úH‰ßèîÿÿM‹m M9ì…bøÿÿézøÿÿ D H‰ÆƒàfïÀHÑîH ÆòH*ÆòXÀémýÿÿf. „ L‹¥ þÿÿE„ÿu9€{ ¶C L‹k0t+„Àt€½ùþÿÿ … L‰î¿} 訒éÿL‰î¿ è›’éÿƒ…þÿÿ‹…þÿÿI‹|$‰Æè-I A‰ÅéŠüÿÿf. „ L‰éº ¾ H=L— èšéÿéÜ÷ÿÿf¶Kˆ„þÿÿH‹K0H‰xþÿÿH…À„4õÿÿHƒ» „&õÿÿ€{ ‹x…Ä èb6ÿÿH‰…¨þÿÿH…À„ H‹“ H…ðþÿÿ1ö1ÉH‰…ˆþÿÿL¥ÐþÿÿD‹BE…ÀŽ H‰ þÿÿA‰ÎL‰½þÿÿA‰÷IcÆL‰çHÁà‹t$1Òè»:ÿÿE…ÿ„’ H‹¨þÿÿAGÿHÁàHYLl(ë „ HƒÃ L9ëtgL‰æH‰ßè Fÿÿ„ÀtèH‹… þÿÿAƒÆH‹ D;r|L‹½þÿÿH‰ÃH‹½¨þÿÿèú|éÿ€½„þÿÿ „/ôÿÿH‹µxþÿÿ¿ è ‘éÿéôÿÿ € H‹ˆþÿÿH‹µþÿÿD‰òH‹½ þÿÿècìÿÿfo½ÐþÿÿIcÇAƒÇHÁàH…¨þÿÿxfoàþÿÿXé\ÿÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀérùÿÿH§• ¾ L‰ÿ¸ èÝ~éÿ€{ L%¡Ã „kôÿÿfïÀfïÒL‰ùº òH*Cpò ^2 L%và ¾ òH*ShL‰çò^ÁòXÐfïÀòH*ƒ€ ò• þÿÿò^ÁfïÉòH*KxòXÈò¨þÿÿè½—éÿò• þÿÿL‰ÿH • ¾ ¸ f(Âè8~éÿò¨þÿÿ¾ L‰ÿH • ¸ f(Áè~éÿéóÿÿL‰þ¿ ò…¨þÿÿè©éÿò…¨þÿÿéåòÿÿL‰ùºV ¾ H=°± è3—éÿé˜óÿÿèÉÿÿ„À„€óÿÿL‰ùºœ ¾ H=å° è—éÿébóÿÿ…ÿŽMòÿÿE1äLðþÿÿD‰âL‰éL‰þH‰ßèŸêÿÿH‹ƒ AƒÄD;`|ÞéòÿÿH‰…8ÿÿÿÆ…ùþÿÿéõÿÿL‰þ¿ èùŽéÿL‰ùº ¾ H=ͯ è–éÿI‹N H…É„ Hi“ ¾ L‰ÿ1Àè }éÿL‰þ¿' è°Žéÿ‹KLƒù~H†“ ¾ L‰ÿ1Àèâ|éÿL‰ùº ¾ H=öU è)–éÿ€{ …û ‹‘<w éàðÿÿ€{ Æ…ùþÿÿtH•ðþÿÿ1ÉL‰æH‰ßèãÜÿÿM‹<$M9ü„"õÿÿH‹ƒ Lµðþÿÿ „ H…ÀtBD‹HE…É~,E1í € D‰êL‰ñL‰þH‰ßègéÿÿH‹ƒ AƒÅD;h|ÞM‹?M9üu¾éÅôÿÿI‹I9Ä„¹ôÿÿ D H‹ I9Äuøé§ôÿÿH’ ¾@ 1Àè˜{ éŠïÿÿL‰éº ¾ H=’ è:•éÿéÐúÿÿHƒìA¹ L‰ÿ¹ Hÿ L»ó ¾ PHõ HÊ‘ jP1Àè—{éÿHƒÄ é½ùÿÿHƒìHÁ: A¹ ¹ PLvó Hˆ‘ é‚ùÿÿ€{ …‰ùÿÿ¹ ¾ L‰ÿ1ÀLJó Ht‘ è8{éÿébùÿÿL‰ùº ¾ H=¿‘ èz”éÿé»øÿÿA€~, …Ä I‹NH…É„‹ Hc‘ ¾ L‰ÿ1ÀèçzéÿéÕýÿÿL‰éº ¾ H=n‘ è)”éÿé¯òÿÿ1ÒL‰æH‰ßè·ÅÿÿéóýÿÿH‹xþÿÿº. ¾ H=R èõ“éÿéBïÿÿL‰áº ¾ H= ‘ èדéÿé1óÿÿM‹FI‹M…ÀtSH…ÉtZHÒ ¾ L‰ÿ1ÀèKzéÿé9ýÿÿL‰ùº ¾ H=’ è“éÿéýÿÿÇ…„þÿÿ ‹„þÿÿé5ôÿÿH…ÉuIƒ~ t L‰ÁH„ L‰ÿ1À¾ èîyéÿéÜüÿÿHƒ½¨þÿÿ trH‹…¨þÿÿHb ¾ L‰ÿH‹1Àè¿yéÿƒ½ þÿÿŽ¥üÿÿA¾ H H‹…¨þÿÿ¾ L‰ÿJ‹ ð1ÀIƒÆè‡yéÿD9µ þÿÿHíŒ Òéeüÿÿè}zéÿH ÌG Hð L‰ÿ1À¾ èPyéÿé>üÿÿf. „ ó úUH fHnÁH‰åAWAVAUATSHƒìHdH‹%( H‰EÈH… HÇE¸ fHnÈHÁ flÁH‰E°)E è•9 H…À„ I‰Ä1öH‰Çè+A L‰çLe ‰Eœè38 ë € L‰÷IƒÄè\%÷ÿIƒ<$ „á M‹,$踴 H‰Ãè€ðöÿI‰ÆH…À„Ä L‰îH‰Çèé0øÿ…Àu½I‹D‹=ÿXu H‰ELh‹Mœ¿* I‰ÙD‰úA¸ÿÿÿÿL‰î1ÀèÅvéÿ‰Ç…Ày'Aƒÿÿu蔎éÿƒ8 …sÿÿÿǵXu E1ÿë¹ @ è#wéÿH‹E‹MœI‰Ù‹—Xu ¿* A¸ÿÿÿÿL‰îHH( 1Àèfvéÿ‰Ç…Ày@è;Žéÿƒ8…ÿÿÿL‰÷èz$÷ÿf. „ 1ÀH‹UÈdH+%( u#HƒÄH[A\A]A^A_]Ãè«véÿL‰÷èC$÷ÿ¸ ëÎè—xéÿ € ó úUH J fHnÁH‰åAWAVAUATSHƒìHdH‹%( H‰EÈHÅŽ HÇE¸ fHnÈH flÁH‰E°)E èÕ7 H…À„ I‰Ä1öH‰Çèk? L‰çLe ‰Eœès6 ë € L‰÷IƒÄèœ#÷ÿIƒ<$ „Ù M‹,$èø² H‰ÃèÀîöÿI‰ÆH…À„¼ L‰îH‰Çè)/øÿ…Àu½I‹D‹=?Wu H‰ELh‹Mœ¿* I‰ÙD‰úA¸ÿÿÿÿL‰î1Àèuéÿ‰Ç…Ày'AƒÿÿuèÔŒéÿƒ8 …sÿÿÿÇõVu E1ÿë¹ @ ècuéÿH‹EI‰ÙL‰î¿* A¸ÿÿÿÿ€H;‹Mœ1À‹ÃVu èªtéÿ‰Ç…ÀyDèŒéÿƒ8… ÿÿÿL‰÷è¾"÷ÿf D 1ÀH‹UÈdH+%( u+HƒÄH[A\A]A^A_]à „ èëtéÿL‰÷èƒ"÷ÿ¸ ëÆè×véÿ € ó úUH Š fHnÁH‰åAWAVAUATSHƒìHdH‹%( H‰EÈH HÇE¸ fHnÈHA flÁH‰E°)E è6 H…À„ I‰Ä1öH‰Çè«= L‰çLe ‰Eœè³4 ë € L‰÷IƒÄèÜ!÷ÿIƒ<$ „Ù M‹,$è8± H‰Ãè íöÿI‰ÆH…À„¼ L‰îH‰Çèi-øÿ…Àu½I‹D‹=Uu H‰ELh‹Mœ¿* I‰ÙD‰úA¸ÿÿÿÿL‰î1ÀèEséÿ‰Ç…Ày'Aƒÿÿuè‹éÿƒ8 …sÿÿÿÇ5Uu E1ÿë¹ @ è£séÿH‹EI‰ÙL‰î¿* A¸ÿÿÿÿ€H;‹Mœ1À‹Uu èêréÿ‰Ç…ÀyDè¿Šéÿƒ8… ÿÿÿL‰÷èþ ÷ÿf D 1ÀH‹UÈdH+%( u+HƒÄH[A\A]A^A_]à „ è+séÿL‰÷èà ÷ÿ¸ ëÆèuéÿ € ó úUH Ê fHnÁH‰åAWAVAUATSHƒìHdH‹%( H‰EÈHE‹ HÇE¸ fHnÈH flÁH‰E°)E èU4 H…À„ I‰Ä1öH‰Çèë; L‰çLe ‰Eœèó2 ë € L‰÷IƒÄè ÷ÿIƒ<$ „Ù M‹,$èx¯ H‰Ãè@ëöÿI‰ÆH…À„¼ L‰îH‰Çè©+øÿ…Àu½I‹D‹=¿Su H‰ELh‹Mœ¿* I‰ÙD‰úA¸ÿÿÿÿL‰î1Àè…qéÿ‰Ç…Ày'AƒÿÿuèT‰éÿƒ8 …sÿÿÿÇuSu E1ÿë¹ @ èãqéÿH‹EI‰ÙL‰î¿* A¸ÿÿÿÿ€H<‹Mœ1À‹CSu è*qéÿ‰Ç…ÀyDèÿˆéÿƒ8… ÿÿÿL‰÷è> ÷ÿf D 1ÀH‹UÈdH+%( u+HƒÄH[A\A]A^A_]à „ èkqéÿL‰÷è ÷ÿ¸ ëÆèWséÿ € ó úU¹ H‰åAVAULPÿÿÿATL‰ïHì˜ dH‹%( H‰EØ1ÀóH«Æ…xÿÿÿ Ç…Pÿÿÿ è£2 H…ÀtO1öH‰ÇI‰Äè=: L‰çA‰ÆèI1 ¿* E1ÉD‰ñA¸ÿÿÿÿºÿÿÿÿL‰î1Àè7péÿ‰Ç…Àxè¼péÿ¸ ë D 1ÀH‹UØdH+%( uHĘ A\A]A^]Ãè‹réÿff. „ ó úU¹ E1ÉA¸ÿÿÿÿºÿÿÿÿH‰åHì dH‹%( H‰Eø1ÀH½pÿÿÿHµpÿÿÿóH«¿* ÆE˜ Ç…tÿÿÿˆ ÇEà èoéÿ…Àx#‰Çèpéÿ¸ H‹UødH+%( uÉÃf D èC‡éÿƒ8•ÀëÜèæqéÿf D ó úUH š fHnÁH‰åAWAVAUATSHƒìHdH‹%( H‰EÈHˆ HÇE¸ fHnÈHQ flÁH‰E°)E è%1 H…À„ I‰Ä1öH‰Çè»8 L‰çLe ‰EœèÃ/ ë € L‰÷IƒÄèì ÷ÿIƒ<$ „Ù M‹,$èH¬ H‰ÃèèöÿI‰ÆH…À„¼ L‰îH‰Çèy(øÿ…Àu½I‹D‹=Pu H‰ELh‹Mœ¿* I‰ÙD‰úA¸ÿÿÿÿL‰î1ÀèUnéÿ‰Ç…Ày'Aƒÿÿuè$†éÿƒ8 …sÿÿÿÇEPu E1ÿë¹ @ è³néÿH‹EI‰ÙL‰î¿* A¸ÿÿÿÿ€H<‹Mœ1À‹Pu èúméÿ‰Ç…ÀyDèÏ…éÿƒ8… ÿÿÿL‰÷è ÷ÿf D 1ÀH‹UÈdH+%( u+HƒÄH[A\A]A^A_]à „ è;néÿL‰÷èÓ÷ÿ¸ ëÆè'péÿ € ó úUH Ú fHnÁH‰åAWAVAUATSHƒìHdH‹%( H‰EÈHU† HÇE¸ fHnÈH‘ flÁH‰E°)E èe/ H…À„ I‰Ä1öH‰Çèû6 L‰çLe ‰Eœè. ë € L‰÷IƒÄè,÷ÿIƒ<$ „Ù M‹,$航 H‰ÃèPæöÿI‰ÆH…À„¼ L‰îH‰Çè¹&øÿ…Àu½I‹D‹=ÏNu H‰ELh‹Mœ¿* I‰ÙD‰úA¸ÿÿÿÿL‰î1Àè•léÿ‰Ç…Ày'Aƒÿÿuèd„éÿƒ8 …sÿÿÿÇ…Nu E1ÿë¹ @ èóléÿH‹EI‰ÙL‰î¿* A¸ÿÿÿÿ€H<‹Mœ1À‹SNu è:léÿ‰Ç…ÀyDè„éÿƒ8… ÿÿÿL‰÷èN÷ÿf D 1ÀH‹UÈdH+%( u+HƒÄH[A\A]A^A_]à „ è{léÿL‰÷è÷ÿ¸ ëÆègnéÿ € ó úUH‰åAWI‰÷AVAUATI‰üSH‰ÓHƒì8H‰u°H‹dH‹%( H‰EÈ1À¶Fb1öˆE¯èh5 …ÀyAÆGBèõÿÿM‹4$A‰ÅM9ô„5 € H‹u°H‰ÚL‰÷èùk÷ÿA€¾î t E„í…v M‹6M9ôuÖM‹,$M9ì„÷ A¿ L‰ïè@»÷ÿH‰E¸‹€p …À„Ç L‰ïè&»÷ÿH‰ÇH‰Ãè+ýÿ„À„S M‹4$M9ôuë0 „ M‹6M9ôt L‰÷èðº÷ÿH9ÃuëL‰÷èãº÷ÿI9ÆtÞL‰ó L9ëtlI‹… I½ 1öH9Ç„à f. „ ‹HD‰úH‹ ÓâHcÒH ÖH9ÇuêH‰ð% ƒæu A€e9ûIÇE H…À„ª H‹M¸H‹C(H A(I‰E(M‹m M9ì…ÿÿÿH‹E°€xR u ¶@N„À„© è_òÿÿI‹ $I9ÜtD¶èfH‰ßD‰îèeW÷ÿH‹I9ÜuíH‹EÈdH+%( …½ HƒÄ8L‰ç[A\A]A^A_]éäãöÿ @ A€N;M‹6M9ô…Wþÿÿé|þÿÿA€e9ûIÇE A€e;÷éLÿÿÿ H‰ßèا „À…þÿÿH‰ßèø± „À…þÿÿéÃþÿÿAƒ|$~3I‹ $I9Ü„iÿÿÿH‹K(H‰ÚH‹I9Ô„8ÿÿÿH;J(…%ÿÿÿëè € €}¯ „9ÿÿÿI‹ $éÿÿÿè¸kéÿ „ ó úUH‰åAUATSH‰ûHƒìD‹otdH‹%( H‰EØ1ÀH‹‡˜ Aƒýÿ„È Hƒøÿ… AƒýÿtD‰khH‹ƒ H…À…” ‹Ch…À„ H‰ƒ HuÔH=W/ èÌ A‰Ä…ÀuBD‹Sh‹MÔAƒýÿ„Š A9Êv,€{a ‹5 w …Ë A‰ÉE‰ÐH(Ÿ 1ÿ1Àèßçúÿ‹EÔ‰ChE1äH‹EØdH+%( …´ HƒÄD‰à[A\A]]à D ÇCh érÿÿÿ @ Hƒøÿ„8ÿÿÿH‰‡ é=ÿÿÿf. „ A9Êv¢‹5‰ w A‰È1ÿD‰ÑHæŸ 1Àè_çúÿ‹EÔ‰Ché~ÿÿÿH} ‹5[ w 1ÿ1ÀA¼ÿÿÿÿè8çúÿé]ÿÿÿH” ëÝH³ 1ÿ1ÀA¼ÿÿÿÿèçúÿé9ÿÿÿèjéÿf. „ ó úUH‰åAWAVE1öAUI‰õATSH‰ûHƒìdH‹%( H‰EÈ1Àè¾àöÿH…À„– L‰îH‰ÇI‰Äè'!øÿA‰Å…ÀuvM‹t$H…ÛtH‹{èn1 „À„Å è?) I‰ÇH…Àt 1öH‰ÇèÙ0 A‰ÅL‰ÿèå' 莤 IƒÆ¿* D‰éI‰ÁA¸ÿÿÿÿºÿÿÿÿ1ÀL‰öèÊféÿ‰Ç…ÀydèŸ~éÿƒ8 t2E1öL‰çèß÷ÿH‹EÈdH+%( ucHƒÄD‰ð[A\A]A^A_]Ãf D è#¤ ¿* D‰é1ÒI‰ÁA¸ÿÿÿÿL‰ö1Àèfféÿ‰Ç…Àx¦èëféÿA¾ ëœ H‹{1öè 0 A‰ÅéJÿÿÿèÈhéÿ „ ó úUH‰åATSHƒìH‹_dH‹%( H‰Eè1ÀH…ö„” I‰ôH5úh L‰çè£wéÿ…Àt/º 1öL‰çèyéÿ‰Ct1ÀH‹UèdH+%( ubHƒÄ[A\]à HuäH=e, èÚ …Àu ‹Mä‹57 w 1ÿ1ÀHPž èåúÿ‹Eä뮋5 w Hù 1ÿ1Àèøäúÿ¸ÿÿÿÿë–¸êÿÿÿëèõgéÿ D UH‰åAWI‰ÿAVI‰öAUM‰ÅATI‰ÌSH‰ÓHƒì(D‰M°dH‹%( H‰EÈ1ÀH…ÉHE LDàH…ÿtL‰â1öèÐ H…ÀI‰ÇLEàH…Û„M Hs-L‰çèAwéÿ…Àt.¶S*H‹{H‹s ‰ÑÀêƒá¶ÒH)þM‰àè›KùÿH‰ÃH…Àt€H+L‰ÿè§céÿM…í„ €=&w „© D‹E°1ÀH}ÀL‰éH–} ¾ èówéÿ…ÀˆÛ ó~EÀfHnË¿ flÈ)M°èƒ H…À„¿ foM°IvHHƒ='Fu teI‹VfHnÖfHnÂH‰JflÂ@1ÀI‰NH‹UÈdH+%( …} HƒÄ([A\A]A^A_]à L‰ï¾/ èëyéÿHPH…ÀLEêé:ÿÿÿ I‹VfHnÆI‰NfHnÚflÃ@1ÀH‰ ëš € 1É1Ò1ö1ÿéÐþÿÿ fïÀé!ÿÿÿ¸ÿÿÿÿépÿÿÿèféÿ „ UH‰åAWI‰ÿAVAUATSHì H‹E‰µäþÿÿH‰•èþÿÿH‰…ÿÿÿH‹EH‰ÐþÿÿD‰…ØþÿÿL‰ðþÿÿH‰…øþÿÿDˆ…ãþÿÿdH‹%( H‰EÈ1ÀHÇ…0ÿÿÿ Ç…,ÿÿÿ M…ÉtL‰Ïè@Œ H‹…ÿÿÿH…ÀtH‰Çè,Œ H‹…øþÿÿH…ÀtÇ H‹½0ÿÿÿE1öE1ä1Ûè¯aéÿM‹oH…8ÿÿÿH‰… ÿÿÿL‰ðM‰îI‰Åë7fLrM‰w¾A‰Ð…Òˆ* û€ tbHcÃÃDˆ„@ÿÿÿƒú „ A€$ … L‰òM;wu·A‹W A‹…Ò…¨ A‹WI‹wA‹?èØqéÿH…ÀŽö I‹WHÐI‰Gë‚fI€ L‰ç‰•ÿÿÿH‰Þˆ•ÿÿÿèb^éÿH…À„r fo½@ÿÿÿfoM€I‰ÄfoPÿÿÿfoµ`ÿÿÿfo]foU B<(fo¥pÿÿÿfoE°Bl(D¶…ÿÿÿ‹•ÿÿÿBt( Bd(0BL(@B\(PBT(`BD(p1ÀI‰Ý» Dˆ„@ÿÿÿƒú …ÿþÿÿf. „ M‰îLcëL‰çK\5 Hsè©]éÿH…À„¹ L¥@ÿÿÿJ<0L‰êH‰…ÿÿÿL‰æA¾ÿÿÿÿèM]éÿL‹ÿÿÿAÆ L‰0ÿÿÿH…ÛÉ L‰Ïèé_éÿH‹…ðþÿÿH…ÀtH‰Çè,Š H‹…ÿÿÿH…ÀtH‰ÇèŠ H‹UÈdH+%( …{ HÄ D‰ð[A\A]A^A_]Ãf „ H‹½ ÿÿÿ¾ ‰…8ÿÿÿÇ…<ÿÿÿ ècéÿH˜H…ÀuèSxéÿM‰îÇ n AÆG$éÿÿÿŽ! ö…>ÿÿÿ…þÿÿè(xéÿM‰îÇ ëÓ D L‹…èþÿÿ‹5¿w 1ÀH ’] H™ ¿ è‘ßúÿƒ½äþÿÿ„T ƒ½äþÿÿ…é €½Øþÿÿ…j Hƒ½Ðþÿÿ …\ L‹0ÿÿÿL‰Ï1ÛE1öè¸^éÿI‹WH…8ÿÿÿL‰¥ ÿÿÿHÇ…ÿÿÿ I‰ÜH‰…ØþÿÿH‰ÓëB @ HYI‰_D¾)E‰éE…íˆ Aþ€ „› IcÆAƒÆDˆŒ@ÿÿÿAƒý „j A€$ …_ H‰ÙI;_u®A‹W A‹…Ò…W A‹WI‹wA‹?èÇnéÿH…ÀŽz I‹OHÈI‰GévÿÿÿL‹0ÿÿÿ€½Øþÿÿ …%ÿÿÿL‹…èþÿÿ‹5w 1ÀH T\ Hõ— ¿ èSÞúÿH‹ðþÿÿH…ÛtH‹½0ÿÿÿèëžøÿH‰ÇèÓYéÿH‰H…0ÿÿÿ1ÛE1öH‰ÇH‰…Ðþÿÿè܇ H‹½0ÿÿÿèy]éÿI‹WH…8ÿÿÿL‰¥ ÿÿÿHÇ…ÿÿÿ H‰…ØþÿÿI‰Ôë:LaM‰gD¾)E‰éE…íˆ( Aþ€ toIcÆAƒÆDˆŒ@ÿÿÿAƒý „ A€$ …û L‰áM9gu²A‹W A‹…Ò…Û A‹WI‹wA‹?è“méÿH…ÀŽ* I‹OHÈI‰Gézÿÿÿf. „ L³€ H‹½ÿÿÿDˆÿÿÿL‰öèZéÿH…À„D fo½@ÿÿÿfoPÿÿÿH‰…ÿÿÿfoµ`ÿÿÿfo¥pÿÿÿ<foMfo}€lfom D¶ÿÿÿt fou°d0|@LPl`tp1ÀL‰óA¾ DˆŒ@ÿÿÿAƒý …ýþÿÿ L‹¥ ÿÿÿIcÖH‹½ÿÿÿL,H‰•ÿÿÿIuè[YéÿH…À„Œ H‹•ÿÿÿH<L‰æH‰…ÿÿÿA¾ÿÿÿÿèYéÿL‹ÿÿÿCÆ) L‰0ÿÿÿM…펵ûÿÿ‹5Dw L‹…èþÿÿ¿ 1ÀH Z HÌ• èÜúÿH‹½øþÿÿ¾ L‹¥0ÿÿÿH…,ÿÿÿH…ÿHEÇL‰çH‰…øþÿÿè?eéÿH…ÀtÆ H5_u L‰çè˜néÿ…À„¤ ¾: L‰çèeéÿH…À„u Æ Hx1Ò1öèªnéÿH‹½øþÿÿ‰H‹ÿÿÿH…ÛtH‹½0ÿÿÿèWéÿH‰H‹½ÐþÿÿA¾ è+… éûÿÿ € M´$€ H‹½ÿÿÿDˆÿÿÿL‰öèXéÿH…À„K fo¥@ÿÿÿfoPÿÿÿH‰…ÿÿÿfo½`ÿÿÿfoM€B$ fomfo¥pÿÿÿB\ fou fo]°B| D¶ÿÿÿBd 0BL @Bl PBt `B\ pM‰ô1ÀA¾ éÃûÿÿ € H‹½Øþÿÿ¾ ‰…8ÿÿÿÇ…<ÿÿÿ è^éÿH˜H…À…Ü è×réÿL‹¥ ÿÿÿÇ n AÆG$éÇýÿÿH‹½Øþÿÿ¾ ‰…8ÿÿÿÇ…<ÿÿÿ èÏ]éÿH˜H…À…Ó èréÿL‰ãL‹¥ ÿÿÿÇ n AÆG$f. „ IcÖH‹½ÿÿÿL,H‰•ÿÿÿIuèÒVéÿH…À„ H‹•ÿÿÿH<L‰æH‰…ÿÿÿA¾ÿÿÿÿèyVéÿL‹ÿÿÿCÆ) L‰0ÿÿÿM…íŽ,ùÿÿé.ûÿÿ „ ŽZ ö…>ÿÿÿ… üÿÿèèqéÿL‹¥ ÿÿÿÇ é ÿÿÿf D L‰ãL‹¥ ÿÿÿéQÿÿÿŽ7 ö…>ÿÿÿ…—úÿÿè©qéÿL‰ãL‹¥ ÿÿÿÇ éÿÿÿ @ L‹0ÿÿÿHƒû…˜úÿÿA€9,…ŽúÿÿH½0ÿÿÿE1öèÍ‚ é°øÿÿHƒû„ö Hƒû„ý HCýL‹0ÿÿÿHKþHƒø†¾ H‰ÊfïäfïöL‰ÈHƒâðfoÌfïífDo à fDoç fo=ÿ LÊ @ óo@óoXfDoÝHƒÀfAtÀfAtÙfoÐftÞfÛÇftÖfDoÐfÛÚfoÖfdÐfD`ÒfhÂfEeÚfAoÒfAaÓfEiÓfþÊfoÕfeÐfAþÊfDoÐfDaÒfiÂfoÖfdÓfAþÊfDoÕfþÈfoÃf`ÂfhÚfDeÐfDoØfEaÚfAiÂfAúãfoÔfoãfúÐfoÅfeÃfaàfiØfúÔfoâfúãH9Â…ÿÿÿfoÄH‰ÏfsØHƒçðfþàHGfoÄfoÔfsØfþÐfoÁfsØf~ÒfþÈfoÁfsØfþÈf~ÎH9Ïu é‰ D €ù •Á¶ÉÊHƒÀH9ÃvpA¶ €ù0uâƒÆëè‹5Cw H‘ ¿ 1Àè ×úÿƒ½äþÿÿ…~ûÿÿL‹0ÿÿÿE1öéöÿÿL‹0ÿÿÿA€90„» €½ãþÿÿ t5L‹0ÿÿÿA¾ÿÿÿÿéSöÿÿ…Ò…Eøÿÿ…ö”À"…Øþÿÿˆ…ãþÿÿëÊM‰îéÇöÿÿH½0ÿÿÿH8ÿÿÿèe€ I‹GA¶O$ë HBI‰G¾ƒú „’ …ÒŽŠ „Éu~H‰ÂI9Gu×A‹W A‹…Òu'A‹WI‹wA‹?èoféÿH…À~PI‹WA¶O$HÐI‰G륾 H‰ß‰…8ÿÿÿÇ…<ÿÿÿ è«YéÿH˜H…À„‚ ~ö…>ÿÿÿu¦è`néÿÇ AÆG$E1öéœõÿÿH8ÿÿÿë HPI‰W¾ …À~àƒø tÛA¶O$H‰Ð„ÉuÏI9GuÚA‹W A‹…Òu2A‹WI‹wA‹?èÃeéÿH‰ÂH…À~¡I‹GHÂI‰WëªèéméÿÇ n 뇾 H‰ß‰…8ÿÿÿÇ…<ÿÿÿ èôXéÿH˜H…ÀtÏŽ]ÿÿÿö…>ÿÿÿu›éDÿÿÿf „ L‹¥ ÿÿÿéÊúÿÿA€yx…:þÿÿéöÿÿL‰ãL‹¥ ÿÿÿéöúÿÿ¸ 1Ò1öéÃýÿÿL‰çA¾ÿÿÿÿèiTéÿE1ÉHÇ…0ÿÿÿ éeôÿÿH‹½ÿÿÿAƒÎÿèFTéÿE1ÉHÇ…0ÿÿÿ éBôÿÿèÎWéÿff. „ UfïÀH‰åAWI‰÷AVM‰ÆAUL@þÿÿATfInÍSflÉH‰ûHìx H‹EH‰•ýÿÿH‰€ýÿÿM‹ ° H‰…˜ýÿÿH‹ED‰xýÿÿH‰…ˆýÿÿdH‹%( H‰EÈ1À) ýÿÿHÇ…Àýÿÿ HÇ…Èýÿÿ Ç…¼ýÿÿ HÇ…ðýÿÿ )…Ðýÿÿ)…àýÿÿM…ä„ €=Òw tTD‹Åw E…Ò…Ô H‹½ÀýÿÿE1ÿè=SéÿH‹½Èýÿÿè1SéÿH‹EÈdH+%( … HeØD‰ø[A\A]A^A_]à @ A‹|$ º H57m èrléÿHƒøu L…ÀþÿÿA‹|$º€ L‰ÆL‰…hýÿÿ‰½pýÿÿèvcéÿL‹…hýÿÿH…ÀŽ¤ I ¾…Àþÿÿ‰…hýÿÿƒø,„, ƒ½hýÿÿ0„‡ €=Z<v „j ‹5 w H%Ž ¿ 1ÀèùÒúÿéÿÿÿ @ H5}l è”ò „À„ ÿÿÿH‹ ¥<v Hâ ¿8 H‰þÿÿHÇ…0þÿÿ H…ÉH‰pýÿÿHEÁH‰… þÿÿH H‰…þÿÿHó+ H‰…þÿÿH ' H‰… þÿÿHl H‰…(þÿÿè | I‰ÄH…À„š H‹* A€L$(L‰çAÇD$ÿÿÿÿI‰D$H… þÿÿI‰$蛿 IÇ$ …À… M‰¦° éþÿÿ € M‰ùL§k L‰ï1À¹€ º ¾€ D‰•pýÿÿèÎpéÿA‹|$ º L‰îè¼jéÿD‹•pýÿÿHƒø…ë A‹D$L‰ùD‰ÖH‰Úfo• ýÿÿL‰èýÿÿLÐýÿÿLÀýÿÿ‰…Ðýÿÿ‹ 4u A¸ L‰ïD‰•hýÿÿ‰…ðýÿÿH…¼ýÿÿPH‰… ýÿÿH…ÈýÿÿPÇ…Ôýÿÿ€ L‰`ýÿÿH‰…pýÿÿ•Øýÿÿè3îÿÿAZA[A‰Çƒøÿ„s …ÀD‹•hýÿÿ„¤ E1ÿHƒ½ýÿÿ t*H‹½ÈýÿÿD‰•hýÿÿA¿ èŽLéÿH‹µýÿÿD‹•hýÿÿH‰H‹€ýÿÿH…Ét‹…¼ýÿÿ‰Hƒ½˜ýÿÿ t €½xýÿÿ …- D‰½ýÿÿL‹½pýÿÿL‰µˆýÿÿL‹µ`ýÿÿL‰¥˜ýÿÿE‰Ô @ ÿµ ýÿÿD‰æL‰ïM‰ñAWE1À¹ H‰Úègíÿÿ^_ƒøtØL‹¥˜ýÿÿD‹½ýÿÿL‹µˆýÿÿD¶ôýÿÿH‹½Àýÿÿè§OéÿH‹½Èýÿÿè›OéÿE„í„aüÿÿIdž° A‹|$ƒÿÿt/¾ èsdéÿL‰çè;à A‹|$ AÇD$ÿÿÿÿèøPéÿA‹|$èîPéÿL‰çèFOéÿéüÿÿ€= 9v …çûÿÿ‹5Ñw I‰Ø1ÿ1ÀH ×M HèŠ è£ÏúÿéÂûÿÿf D ‹5¦w H[Š ¿ 1ÀL‰…`ýÿÿH‰hýÿÿÇLw ÆIw è`ÏúÿH‹hýÿÿL‹…`ýÿÿA¹ L‰¥hýÿÿH…ÁþÿÿE‰ÌH‰`ýÿÿ‹pýÿÿL‰pýÿÿM‰ÅëfH‰ðH9ÈtH¾Hp…Ò~ ƒú uèAƒìuâ¾ ¿ L‹¥hýÿÿH‹`ýÿÿL‹pýÿÿèþSéÿéíúÿÿf „ º€ L‰î‰ßèá^éÿH…À~ºIL L‰èëšfE1ÿ€=è7v D¶ôýÿÿ…Uþÿÿ‹5¦w I‰Ø1ÿ1ÀH ¬L H݉ èxÎúÿé0þÿÿ j E1ÉA¸ ¹ j H‰ÚD‰ÖL‰ïèPëÿÿAXAYƒøÿ„ã …À„ðýÿÿ€=v7v …ãýÿÿ‹5<w I‰Ø1ÿ1ÀH BL HÉ èÎúÿD¶ôýÿÿé¾ýÿÿ‹5w H£ˆ ¿ 1ÀL‰…`ýÿÿH‰hýÿÿÇ´w Ʊw èÈÍúÿH‹hýÿÿL‹…`ýÿÿA¹ écþÿÿ € E1öH‰ˆýÿÿE1äE1íH•ÁþÿÿL‰óM‰Çë?f „ D¾0HPE‰òE…öˆL Aý€ tKIcÅAƒÅDˆ”@ÿÿÿAƒþ „* H‰ÐH9Ñu‹½pýÿÿº€ L‰þèO]éÿH…ÀŽ I L‰øë D L«€ L‰çH‰•ýÿÿL‰îH‰˜ýÿÿDˆµ ýÿÿèÑIéÿH…À„k fo@ÿÿÿfo}€I‰Äfo¥Pÿÿÿfo`ÿÿÿ foµpÿÿÿfo]dfoe H‹•ýÿÿl fom°H‹˜ýÿÿt0D¶• ýÿÿ|@\Pd`lpL‰ë1ÀA½ éÿÿÿ @ €=›5v D¶ôýÿÿ…üÿÿ‹5Yw I‰Ø1ÿ1ÀH _J H¸‡ è+Ìúÿéãûÿÿf D I‰ÞH‹ˆýÿÿMcíL‰çO<.IwèãHéÿH…À„„ J<0Hµ@ÿÿÿL‰êH‰… ýÿÿèHéÿL‹ ýÿÿCÆ9 ‹5âw I‰Ø1ÿ1ÀH ÐI H±† L‰ ýÿÿèËúÿL‹… ýÿÿ1ÿ1À‹hýÿÿ‹5ªw H2e èŠËúÿésøÿÿH‹µ˜ýÿÿD‹¼ýÿÿL‰÷D‰•ýÿÿL‹…ÈýÿÿH‹ÀýÿÿH‹•ˆýÿÿèsæÿÿ1öD‹•ýÿÿ…À…s L‰¥xýÿÿI‰ôD‰½€ýÿÿL‹½`ýÿÿL‰µýÿÿE‰Öë f D IƒÄÿµ ýÿÿH‰ÚM‰ùE1Àÿµpýÿÿ¹ D‰öL‰ïèïçÿÿZYƒøuPIüÿ wÇD‹¼ýÿÿL‹…ÈýÿÿH‹ÀýÿÿH‹•ˆýÿÿH‹µ˜ýÿÿH‹½ýÿÿèÐåÿÿ…À…Ë Ç…€ýÿÿ ë„ @ L‹¥xýÿÿD‹½€ýÿÿL‹µýÿÿé3úÿÿH‹pýÿÿA‰Á1ÿI‰Ø‹5}w Hš„ 1Àè[ÊúÿA‹|$ƒÿÿt/¾ è·^éÿL‰çè½ A‹|$ AÇD$ÿÿÿÿè<KéÿA‹|$è2KéÿL‰çèŠIéÿ€=U3v Idž° …&öÿÿ‹5w I‰Ø1ÿ1ÀH H Hg„ èâÉúÿéöÿÿL‹¥xýÿÿL‹µýÿÿD¶ôýÿÿE1ÿé|ùÿÿ‹5Í w Hƒ 1ÿ1Àè©Éúÿëè²Léÿ€=Ý2v …ƒöÿÿÇ…hýÿÿÿÿÿÿE1äE1öE1íégýÿÿH‹ˆýÿÿL‰çèÞHéÿE1Éé’ýÿÿf D ó úUH‰åATSHƒìL‹§° dH‹%( H‰Eè1ÀM…ät H‰ûA‹|$ƒÿÿu1L‰çè‘HéÿHǃ° H‹EèdH+%( u@HƒÄ[A\]Ãf D ¾ è^]éÿL‰çè&¼ A‹|$ AÇD$ÿÿÿÿèãIéÿA‹|$èÙIéÿëžèÒKéÿfó úUH‰åAWI‰ÿAVI‰öAUA‰ÍATE‰ÄSH‰ÓHƒìHH‹EH‰E¨dH‹%( H‰EÈ1ÀHÇE¸ ÇE´ ö‡Ü „ H‹¿¸ H…ÿ„ù €?[D‰M „ä º H5óa H‰}˜è‡Iéÿ…À„Ç SD‹M HM´HU¸j H‹}˜M‰øL‰öE¶Éè]óÿÿZY…À„› L‹M¸D‹E´M…É„ò €=Ç w L‰Éu(L‰Ï¾/ D‰E˜L‰M èQ^éÿL‹M D‹E˜HHH…ÀIDÉ1ÀH}À¾ L‰M H1a è“[éÿL‹M …Àˆ— H‹EÀL‰ÏH‰EÀè÷FéÿH‹EÀH…ÀtALJÀ éÕ f D A‹‡À …Àt}ƒÀA‰‡À ƒø{vnM‹‡° A€§Ü ÷M…ÀtZA‹xƒÿÿt=¾ L‰E è“[éÿH‹} èZº L‹E AÇ@ÿÿÿÿA‹x èHéÿL‹E A‹xèHéÿL‹E L‰Çè\FéÿILJ° E„ätkH…Û„² E„íHK-L‹E¨H}ÀHhŽ HFƒ HDÈL+C1À¾ è‘Zéÿ…Àx2H‹EÀH‹UÈdH+%( … HeØ[A\A]A^A_]à € H…ÛuH‹4Fv ëÉfI‹¿ éûýÿÿ @ E„ítàH‹EÈdH+%( uC·s(HeØH{-[A\A]A^A_]éQCéÿI‹ H}ÀM‰ðHÉ_ éYÿÿÿf D 1ÀéfþÿÿèIéÿ @ ó úUH‰åAVAUATSH‰ûHƒìdH‹%( H‰EØ1ÀHÇEÐ ö‡Ü tjL‹¯¸ I‰öI‰ÔM…í„Ä A€} [tMº H5D_ L‰ïèÙFéÿ…Àt5j HUÐL‰áA¹ j I‰ØL‰öL‰ïè¶ðÿÿZY…ÀtǃÀ H‹EÐëJ‹ƒÀ …Àt>ƒÀ‰ƒÀ ƒø{v0L‹£° €£Ü ÷M…ät A‹|$ƒÿÿuKL‰çèƒDéÿHǃ° 1ÀH‹UØdH+%( uXHeà[A\A]A^]Ãf. „ L‹¯ é0ÿÿÿ @ ¾ è6YéÿL‰çèþ· A‹|$ AÇD$ÿÿÿÿè»EéÿA‹|$è±Eéÿë„èªGéÿf. „ ó úUH‰åSH‰ûHƒìH‹?dH‹%( H‰Eè1ÀH…ÿtH;=2Dv tèËCéÿHÇ H‹EèdH+%( uH‹]øÉÃèJGéÿf. „ ó úUH‰åAWI‰ÿAVI‰öAUA‰ÍATE‰ÄSH‰ÓHƒìHL‰M¨dH‹%( H‰EÈ1ÀHÇE¸ ÇE´ ö‡Ü „õ H‹¿¸ H…ÿ„í €?[„Ü º H5k] H‰} èÿDéÿ…À„¿ SH‹} HM´HU¸j E1ÉM‰øL‰öèÚîÿÿZY…À„˜ L‹M¸D‹E´M…É„ï €=Dw L‰Éu(L‰Ï¾/ D‰EœL‰M èÎYéÿL‹M D‹EœHHH…ÀIDÉ1ÀH}À¾ L‰M H®\ èWéÿL‹M …Àˆ” H‹EÀL‰ÏH‰EÀètBéÿH‹EÀH…ÀtALJÀ éÒ A‹‡À …Àt}ƒÀA‰‡À ƒø{vnM‹‡° A€§Ü ÷M…ÀtZA‹xƒÿÿt=¾ L‰E èWéÿH‹} èÚµ L‹E AÇ@ÿÿÿÿA‹x è•CéÿL‹E A‹xèˆCéÿL‹E L‰ÇèÜAéÿILJ° E„ätkH…Û„² E„íHK-L‹E¨H}ÀHè‰ HÆ~ HDÈL+C1À¾ èVéÿ…Àx2H‹EÀH‹UÈdH+%( … HeØ[A\A]A^A_]à € H…ÛuH‹´Av ëÉfI‹¿ éþÿÿ @ E„ítàH‹EÈdH+%( uC·s(HeØH{-[A\A]A^A_]éÑ>éÿI‹ H}ÀM‰ðHI[ éYÿÿÿf D 1Àéiþÿÿè„Déÿ @ ó úUH‰åAUI‰ÕATI‰ü¿( SH‰óHƒìdH‹%( H‰EØ1Àèáj H…À„œ I‹$H‰L@L‰hH…Òth¿ ë f „ H‰ÊHrH;ZðrHr1ÿH‹H…ÉuåfïÀH‰P@L‰@„ÿu=H‹EØdH+%( u_HƒÄL‰æL‰Ç[A\A]]é]tøÿ D fïÀHÇ@ @M‰$M‰D$ë¼ D H‹EØdH+%( uHƒÄH=^| [A\A]]éãCéÿè~Céÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹ @ H…ÀtH9pðv H‹@H…ÀuñH‹UødH+%( uÉà sH‹@ëÐH‹@øëÞèCéÿ D ó úUH‰åAVAUATSHƒì L‹gdH‹%( H‰EØ1ÀM…ät}H‰ûLmÐë< @ H‰Þè uøÿL‹uÐI‹~H…ÿtH;=|?v tè?éÿIÇF L‰ïè\i M…ät8ID$ðL‰çH‰EÐèo{øÿI‰ÄH‹EÐHxH;{u¦H‰}ÈèU{øÿH‹}ÈH‰Cë“ H‹EØdH+%( u HƒÄ [A\A]A^]ÃèGBéÿ € ó úUH‰åAWI‰×AVI‰öAUATSH‰ûHƒìL‹¯¸ dH‹%( H‰EÈ1ÀM…í„“ A€} [„˜ º H5X L‰ïè$@éÿ…À„| ¿0 èfh I‰ÄH…ÀtrH@M‰4$1ÒA¹ fHnÀI‰Ø1ÉL‰öflÀL‰ïAD$AWATè×éÿÿXZH‹EÈdH+%( u<HeØL‰à[A\A]A^A_]à @ L‹¯ éaÿÿÿ @ E1äëÆ H=Iz è¬AéÿëµèEAéÿ D ó úUH‰åAVAUI‰ýATSH_HƒìdH‹%( H‰EØH‹GH‹L`ðLrðH9Ãu$ë{ L‰çM‰ôèU=éÿI‹VIFHJðH9Øt\I‰ÎI‹L$fHnÀflÀH‰JH‰I‹|$AD$H…ÿtH;=u=v tè=éÿIÇD$ I‹<$H…ÿtœöG+t–èñ%ùÿë € H‹EØdH+%( uHƒÄL‰ï[A\A]A^]éÅ<éÿè`@éÿó úUI‰úH‰åHƒìL‹dH‹%( H‰Eø1ÀH‹H~H…ÀtSA¹ ë H‰ÐHHL;@èrHHE1ÉH‹H…ÒuäfïÀH‰FF H‰9E„Éu+H‹EødH+%( u"ÉL‰ÖéppøÿfïÀHÇF F I‰:I‰zëÏèÂ?éÿfó úUH‰åHƒìdH‹%( H‰EøH‹ @ H…ÀtH9pèv H‹@H…ÀuñH‹UødH+%( uÉà sH‹@ëÐHƒèëÞèe?éÿ D ó úUH‰åAVAUI‰ýATSHƒìH‹_dH‹%( H‰EØ1ÀH…Ûuë@L‰çL‰îèUqøÿL‰÷èÝýÿÿH…Ût(H‰ßLsèI‰ÜèéwøÿH‰ÃM;euÐL‰çèØwøÿI‰EëÂfH‹EØdH+%( u HƒÄ[A\A]A^]ÃèÏ>éÿf. „ D ó úUH‰åAWAVAUATI‰üSHìØ ‰µ ÿÿÿH‰•ÿÿÿdH‹%( H‰EÈ1Àè4Êúÿ‰ÁH‹ýv ƒá?L‹,ÈH‰ÿÿÿM…íuéà M‹m M…턳 I‹u L‰çèNéÿ…ÀuãI‹MI‹UIEH‰QH‰ H‹ù:v H ò:v H‰ë:v H‰B‹… ÿÿÿI‰UA‹U8ƒèI‰M9Ѓ I‹U(L‹$ÂM…ät$I‹U@IU0¾ L‰çL)âè¥AéÿH‹ÿÿÿL)à‰H‹EÈdH+%( …• HÄØ L‰à[A\A]A^A_]ËŠüv L5c:v éˆ f D H‹ Y:v H‹H‹CfHnÃLkðflÀH‰BH‰H‹CðH‹SøH‰H…ÀtH‰Pfo Gô H‹s0H‹{ H)50üv KðèEéÿH{èÝc H{èÔc L‰ïèu9éÿ‹ÿûv ƒè‰öûv ƒø@ H=îûv ~ M96…cÿÿÿ1öL‰ç1ÀèOYéÿA‰Æ…Àˆ Hµ0ÿÿÿ‰Çè¦Géÿ…Àˆî ¿H è4OéÿI‰ÅH…À„Î L‰çè05éÿI‰E H…À„4 ‹ w E1ÉE‰ð1ÿH‹•`ÿÿÿH‰ÈI‰U@÷ØHT ÿ¹ H!ÂH‰ÖH‰• ÿÿÿº è4HéÿD‰÷I‰E0èH:éÿM‹}0Iƒÿÿ„¶ I‹E@H‰… ÿÿÿ…À„ HcØL‰ÿE1äLûI9ßré HxAƒÄH9ûvH‰Ú¾ H)úèÃ?éÿH…ÀuÞAƒÄE‰e8Icü¾ è‰LéÿH‰…(ÿÿÿI‰E(H…À„“ L‰8A¾ ë'f. „ E9ô~ILxH‹…(ÿÿÿN‰<ðIƒÆL9ûv1H‰Ú¾ L‰ÿD‰µ ÿÿÿL)úèI?éÿH…ÀuÄH‹(ÿÿÿIcÆHÇÁ A‹U8H‹ '8v IEH‰ 8v H‰AHQúv I‰MH 8v I‰MH‹ÿÿÿH‹ÈI‰E H…ÀtL‰hH‹ÿÿÿH úv ƒõùv L‰,ÈHÈI‰EH‹… ÿÿÿHãùv ‹… ÿÿÿƒè9ЂàüÿÿE1äé ýÿÿf‹5Îîv L‰á¿ 1ÀHoQ E1äè¡·úÿéãüÿÿ @ AÇE8 ¾ 1ÿèDKéÿI‰E(H…ÀtY1Òé&ÿÿÿ‹5‚îv L‰á¿ 1ÀH?Q èX·úÿI} èa L‰ïE1äè´6éÿé†üÿÿAÇE8 ¾ 1ÿèëJéÿI‰E(H…Àu§H‹µ ÿÿÿL‰ÿèsBéÿë¹è :éÿf. „ fó úUH‰åHƒìdH‹%( H‰Eø1À¾Gƒè0ƒø –ÀH‹UødH+%( uɶÀÃèÏ9éÿff. „ @ UA‰øI‰ñH P ¾ H‰åATSL¥`ÿÿÿH‰Óº€ L‰çHì dH‹%( H‰Eè1ÀèUéÿHµÐþÿÿL‰çèËOéÿ…Àu fo…ÐþÿÿH‹EèdH+%( u HÄ [A\]Ãè<9éÿff. „ UH‰åAWAVAUATSH‰ûHƒìhdH‹%( H‰EÈ1À„Ò…í H‹G(óoO0LHHU€H¾PX L‰þH‰E€Mˆè}úøÿI‰ÄH…Àt ö€Ü …ø ‹{Lµpÿÿÿè üÿL‰öH‰ÇI‰Åè+$üÿL‰ÿHu è¯ê L‰÷…ÀŽT èo%üÿL‰ïè!üÿ‹E°foU 1ÒfK @‰C<H‹E¸ÆC) ˆC(f‰S*S,M…ätAö„$Ü „Ê D L‰çè°êøÿH‹EÈdH+%( … HƒÄh[A\A]A^A_]Ãf D Hu H=ÿ E1äèõë …À„ €{H/u¯‹5õëv HKH¿ 1ÀHÿp èÊ´úÿë „ óo€è ‹€ø 1ÉóAoœ$ø fK @‰C<)]°H‹E¸ÆC) ˆC(f‰K*)E C,Aö„$Ü …;ÿÿÿHu L‰çègêøÿé*ÿÿÿf‹E°foe ÆC) E1äfK @‰C<H‹E¸c,ˆC(1Àf‰C*éúþÿÿfè$üÿL‰ïè³ üÿ€{H/…áþÿÿé-ÿÿÿè 7éÿff. „ @ UH‰åATI‰ôSH‰ûHƒìH‹?dH‹%( H‰Eè1Àè}þ H‹;1ö‰Cè&þ 1öH‹;ƒøÿ@”Ɖsèþ H‹;‰C ès HcS‹s‰Á+K ‰C‰×ƒÁ)÷9ù„† H˜H|HƒÀ HÁèHÁàHPH9×r2…öu.Hx ÇC H‰øHƒàøJ< H‰{ H‹EèdH+%( t*èP6éÿHƒÇÇC HƒçøLçH‰{ H‹EèdH+%( uÖHƒÄ[A\]é²\ f D I|$ÇC H‰{ H‹EèdH+%( u¤HƒÄ[A\]é€\ ff. „ UH‰åAVAUATSH‰ûHƒìD‹gdH‹%( H‰EØ1ÀAƒüt5Aƒü„û E…䄪 H‹EØdH+%( … HƒÄ[A\A]A^]ÃfHcGH‹W(¹ E1ö¾ H‹?A¼ HƒÀ f‰r1öHÁèf‰ f‰Bè“ü A‰Åë6 E…íAU H‹C(D‰éAIÕD‰æH‹;AƒÆÓæÁúHcÒ tD‰öè[ü A‰ÅH‹;èšü A9Æ|ÀéYÿÿÿ H‹W(‹C1ÿf‰:f‰B…ÀŽ>ÿÿÿH‹;D‰æè ü H‹K(IcÔAƒÄf‰DQD;c|ßéÿÿÿf. „ H‹G(º f‰‹WˆP‹W f‰P‹Wf‰Pééþÿÿè†4éÿf D UH‰åAWAVAUATSHì Hƒ $ HƒìHH‰ ïÿÿI‰ÖA‰÷L¥ÀïÿÿL‰…˜ïÿÿL‰°ïÿÿdH‹%( H‰UÈ1ÒÇÿÿÿÿAÇ ÿÿÿÿ…ÿ„ý HƒìA‰ùº L‰çVLK ¹ 1À¾ èÕOéÿXZ1öL‰ç1ÀèWPéÿA‰Å…Àˆì ‰Çºÿ L‰æèÝ@éÿD‰ïH‰ÃèÂ1éÿH…ÛŽï L‰çH5ÖJ Æ„ Àïÿÿ èr8éÿL‰çH5Æ3 H…ÀH‰…¨ïÿÿHEøèU8éÿL‰çH5¨J H…ÀI‰ÅHEøè<8éÿH5˜J H…ÀH‰ÃLEàL‰çè#8éÿÆ…¿ïÿÿ H‹•¨ïÿÿH…À„ H…Ò„Û Hzèjpøÿ¾ H‰ÇI‰Äèj9éÿH…ÀtÆ L‰çè6éÿ¹ H9ÈHGÁƒø‚ I‹ $MFL‰âIƒàøI‰‰ÁI‹t øI‰tøL‰ñL)ÁH)ÊÁƒáøƒùrƒáø1ö‰÷ƒÆL‹ :M‰ 89ÎrïAÆ M…í„ I}º 1öè°CéÿH‹ ïÿÿ‰H…Û„Ö H{º 1öèŽCéÿH‹˜ïÿÿ‰€½¿ïÿÿ H‹…°ïÿÿ„™ Æ 1ÀH‹UÈdH+%( …’ HeØ[A\A]A^A_]Ãf. „ A‰ñLb2 L‰ç1À¹ º ¾ èÝMéÿéþÿÿ „ ¨…à …À„2ÿÿÿA¶ $Aˆ¨„"ÿÿÿ‰ÁA·T þfA‰Tþéÿÿÿ D Æ 1Àébÿÿÿf D ‹5¦åv D‰ù¿ 1ÀHQk è|®úÿé"ÿÿÿ € ‹5~åv D‰ù¿ 1ÀHk èT®úÿéØþÿÿ € ‹5Våv D‰ù¿ 1ÀH±j è,®úÿéŽþÿÿ € H5dH L‰çèñ5éÿH‹•¨ïÿÿH…À•…¿ïÿÿéÏýÿÿ A‹ $A‰‰ÁA‹T üA‰TüéBþÿÿ‹5îäv L‰á¿ 1ÀHîG èÄúÿ¸ÿÿÿÿé~þÿÿ‹5Èäv D‰ù1ÿ1ÀHöi è¡úÿ¸ÿÿÿÿé[þÿÿè¢0éÿfó úUI‰øI‰Ê¹ I‰ÑH‰åHìp fo»î dH‹%( H‰Eø1ÀH½úÿÿH•úÿÿóH«H‹”î L‰ÉL‰ÇHÇ… úÿÿÿÿÿÿH‰…˜úÿÿ¶FÇ…èúÿÿÿÿÿÿƒà…¸úÿÿˆ…&ûÿÿAÿÒH‹UødH+%( uÉÃè0éÿ D UH‰åAWI‰ÏAVM‰ÎAUATI‰ÔSH‰óHƒìhH‰}€H‰×H‰xÿÿÿL‰…pÿÿÿdH‹%( H‰EÈ1ÀèÊ2éÿH‰EL)øLhAöÅtK< D IƒÅBÆD(ÿ AöÅuðfïÀE1ÀHM¬L‰æA·F HU°¿œÿÿÿÇ BD(ÇE° f‰Cèf=éÿ…Àˆg H‹E¸H{L‰êH‰CH‹…xÿÿÿI4èo*éÿA·V 1öH‰ÇLïè 0éÿH‹}€L‰òH‰ÞH‹pÿÿÿègþÿÿ…Àˆ= L‰çèç6éÿI‰ÅH…À„K ÇEŒ @ L‰ïèØ6éÿH…À„¿ €xué€x.LxuA€ tØ€x.uA€.u A€ tÄ @ L‰çè¨1éÿL‰ÿH‰E˜èœ1éÿH‹U˜HDH=ÿ w›H‹EA€|ÿ/t ¸/ fA‰L‰þL‰çèª8éÿH‹}€M‰ñL‰âL‹…pÿÿÿH‹xÿÿÿH‰Þè:þÿÿ‰EŒ…Àx#H‹EL‰ïAÆ è"6éÿH…À…Jÿÿÿf „ L‰ïèH5éÿH‹EÈdH+%( ue‹EŒHƒÄh[A\A]A^A_]ÃL‰áHÐ ‹5Ûáv ¿ 1À軪úÿÇEŒÿÿÿÿ뺋5Àáv HùD ¿ 1À虪úÿÇEŒÿÿÿÿë˜L‰áHöD ë·è-éÿff. „ @ ó úUH‰åAWAVAUI‰ýATSH‰óHƒìL‹fdH‹%( H‰EÈ1ÀèIûÿ„Àt)1ÀH‹UÈdH+%( …‰ HƒÄ[A\A]A^A_]à D L‰ïèÈIûÿ„ÀuËL‰ïè Jûÿ„Àu¿L‰ïè Kûÿ„Àu³L‰ïètJûÿ„Àu§M‹u H‹SA·¾( ·R ƒÇ‰øçøÿ ƒàø€=úv „¡ ƒÀHAÇ$ M|$H1öfA‰D$Lÿè¡-éÿH‹KI‹UL‰ÿI‹¶ ·A fAD$I‹E H)ÂfHnÀ‹AfHnÊA‰D$A·†( flÁAD$HPèñ%éÿH‹s1ÒL‰çèóÿÿH‹KH‹SL‰æH‹;èûÿÿ÷ØÀéàþÿÿ € ƒÀ(AÇ$ M|$(1öfA‰D$Lÿè -éÿH‹KI‹UL‰ÿI‹¶ ·A fAD$I‹E H)ÂfHnÀ‹AfHnÒA‰D$A·†( flÂAD$HPèP%éÿéhÿÿÿè¦+éÿf D ó úUfïÀI‰ËH‰åAWI‰ÿAVAUM‰ÅATI‰ôSHƒìH‰U¬dH‹%( H‰EÈ1ÀÇEÄÿÿÿÿFM…À„â E‹pAƒþÿ„œ D‰uÀL‰] E…öˆÓ E‰t$I|$AÇ$ H‰}˜è(.éÿH‹}˜A·U 1öHXHƒãøHßèý+éÿA·E L‰êL‰æH‹M L‰ÿDfA‰D$‹E¬A‰D$ è4úÿÿ…ÀupH‹EÈdH+%( uiHƒÄHD‰ð[A\A]A^A_]à € H‰M ‰Ö1ÿHMÀIT$LM¿LEÄè öÿÿL‹] …Àu"D‹uÀé9ÿÿÿf „ D‹4% é ÿÿÿ A¾ÿÿÿÿëˆèS*éÿ ó úUfnÁfnÊfbÁH‰åAWAVAUATSHƒì8H‰}¸L‰E°L‰M¨dH‹%( H‰EÈ1ÀfÖE H…ÿ„Æ €¿2 u%H‹UÈdH+%( …± HƒÄ8[A\A]A^A_]à ‰ÓA·Q I‰÷1öL‰ÿMwE1íHˆ è¶*éÿó~E IÇG 1ÒfAÖGHÁâD‰ïM$è0üÿL‰â‰ßH‰ÆèÃïÿÿAUI‰ÕI;WrÖH‹U¨AÇ L‰þH‹M°H‹}¸·B f‰E¨fˆ fA‰Gèªøÿÿ÷ØÀéDÿÿÿ1Àé<ÿÿÿè4)éÿ @ ó úUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hì ‹ †u ¶EH‰½øÙÿÿfnÉfnÒI‰õ‰•ÚÿÿfbÊL‰…ðÙÿÿL‰0Úÿÿˆ…:ÚÿÿdH‹%( H‰EÈ1ÀfÖ Úÿÿè³Ã Ç… Úÿÿ H‰…èÙÿÿH…ÀtH‰Çèœ+éÿ‰… ÚÿÿH‹…0ÚÿÿH…Àt D‹`E…ä„ ‹…ÚÿÿLµÀßÿÿ¹ LÒ? º ¾ L‰÷PPH‹…0ÚÿÿL‹H(1ÀèDéÿ1Ò1öL‰÷1Àè•DéÿZY‰…<Úÿÿ…ÀˆÃ HiÃ@B ¿ L‰óM‰ôAÇE M‰÷H‰… ÚÿÿH…@ÚÿÿH‰ÆH‰…Úÿÿèk)éÿIuHÆ…;Úÿÿ Hi…@Úÿÿ Êš;H…HÚÿÿH‰µ(ÚÿÿH‰…ÚÿÿIEIH‰…ØÙÿÿH)ðH‰…àÙÿÿ €½;Úÿÿ …% AÆEH H‰ØA¾ IÇE ë I‹UHcÉHÁâH ÊI‰UH‰ØE1öI9Ü„ HX¾ …Àx¹HЃù vÌPŸƒú‡( I‹UƒèWH˜HÁâH Âë¼AÆEH ƒø u‰D¶µ9ÚÿÿH‹µÚÿÿ¿ è‹(éÿHi…@Úÿÿ Êš;H…HÚÿÿH+…ÚÿÿH;… Úÿÿ‡E H‹…0ÚÿÿA‹U@IÇE8 ƒxÿ•À¶ÀD@fA‰EöÂu €½:Úÿÿ „ÿÿÿƒâ„üþÿÿ€Ì fA‰EA€}H „4 ‹… Úÿÿ…Àt H‹µèÙÿÿH‹½(ÚÿÿHcÐè $éÿ…À„@ H‹½(Úÿÿè\)éÿH‹µ0ÚÿÿI‹UHxHƒÀI)UHƒàøPHH)øH½(ÚÿÿfA‰U·V 1öHÂè'éÿH‹µ0Úÿÿ·F fAEH‹… Úÿÿ€=& v I‰E… 1À¹ H½PÚÿÿfoä óH«H‹ ä L‰îHÇ…`ÚÿÿÿÿÿÿH‹0ÚÿÿH‹½øÙÿÿÇ…¨ÚÿÿÿÿÿÿH•PÚÿÿH‰…XÚÿÿA¶E…xÚÿÿƒàˆ…æÚÿÿH‹…ðÙÿÿÿÐ…À…… E„ö„ÎýÿÿE1䋽<ÚÿÿèX#éÿH‹EÈdH+%( …î HeØD‰à[A\A]A^A_]à ‹½<Úÿÿº L‰þè-2éÿH…À~²M$L‰øé½ýÿÿ @ P¿ƒúwI‹Uƒè7H˜HÁâH Âé‰ýÿÿ ƒø-•ÀDð…NýÿÿIÇE H‰ØA¾ ë f D I‹EHcÒHÁàH ÐI‰EE1öH‰ØI9Üt3HX¾ …Àˆ ýÿÿPЃú vÌPŸƒúw<I‹UƒèWH˜HÁâH ÐëÀf‹½<Úÿÿº L‰þèm1éÿH…ÀŽîþÿÿM$L‰øë¨ P¿ƒúwI‹Uƒè7H˜HÁâH Ðéyÿÿÿƒø •ÀDð…‘üÿÿAÇE@ L9ã„ ¾HCƒúrt ƒú-t H‰ÃégüÿÿAƒM@L9à„à HX¾ ƒøw„z ƒø-…@üÿÿL9ã„v ¾HCƒúx„› ƒú-u³L9à„Õ HP¾ ƒøs„» ƒøp…± ¸ A‰EDL9℧ €: HZ…áûÿÿIÇE H‰ØA¾ ëI‹E HcÒHÁàH ÐI‰E E1öH‰ØL9ã„“ HX¾ …ÀˆžûÿÿPЃú vÈPŸƒú‡š I‹U ƒèWH˜HÁâH Ð븋½<Úÿÿº L‰þè 0éÿI‰ÄH…ÀŽ~ýÿÿMüL‰ûéÎþÿÿ¸ éIÿÿÿ‹½<Úÿÿº L‰þèÌ/éÿI‰ÄH…ÀŽJýÿÿMüL‰øéÿÿÿ‹½<Úÿÿº L‰þè¢/éÿI‰ÄH…ÀŽ ýÿÿMüL‰øéCÿÿÿP¿ƒú‡Ç I‹U ƒè7H˜HÁâH ÐéÿÿÿAƒM@L9ã…Šþÿÿ‹½<Úÿÿº L‰þèI/éÿI‰ÄH…ÀŽÇüÿÿL‰ûMü¾HCƒúx…eþÿÿAƒM@L9à…eþÿÿé5ÿÿÿ‹½<Úÿÿº L‰þè/éÿI‰ÄH…ÀŽüÿÿMüL‰øéöýÿÿH‰ÓéGúÿÿ‹½<Úÿÿº L‰þèÏ.éÿI‰ÄH…ÀŽMüÿÿMüL‰úé/þÿÿƒø •ÀDð…úÿÿ1ÉA¸ H‰ØI‰ÎH‰ÙD‰Ãë IÁæHcÒI ÖH‰È1ÛI9Ìt)HH¾ …Àx[PЃú vÙPŸƒúw5ƒèWIÁæH˜I ÆëÍ‹½<Úÿÿº L‰þè@.éÿI‰ÄH…ÀŽ¾ûÿÿMüL‰øë°P¿ƒúwƒè7IÁæH˜I ÆëH‰Ëésùÿÿƒø:A‰ØH‰Ë•ÀDÀ…^ùÿÿ1ÉA¸ E‰u(H‰ØI‰ÎH‰ÙD‰ÃëIÁæHcÒI ÖH‰È1ÛL9át)HH¾ …ÀxªPЃú vÙPŸƒúw3ƒèWIÁæH˜I ÆëÍ‹½<Úÿÿº L‰þè-éÿH…ÀŽûÿÿM$L‰øë²P¿ƒúw:ƒè7IÁæH˜I Æë’èR éÿ‹5PÔv L‰ñ¿ 1ÀHP7 A¼ÿÿÿÿè úÿéÓúÿÿƒø A‰ØH‰Ë•ÀDÀ…‹øÿÿE‰u,1ÀÆ…9Úÿÿë/HXH¾ H‰Â…Àˆ HЃù wAI‹E0Æ…9Úÿÿ H€HDBÐI‰E0H‰ØI9ÜuÅ‹½<Úÿÿº L‰þèÉ,éÿH…À~gM$L‰ø뤀½9Úÿÿ u\ƒø tézøÿÿ „ HX¾ ƒø uLH‰ØI9Üu싽<Úÿÿº L‰þèy,éÿH…ÀŽúùÿÿM$L‰øëÇAÆEH éÂ÷ÿÿÆ…;ÚÿÿAÆEH é¤÷ÿÿ @ …Àˆ¥÷ÿÿ„^ ƒø „U H½àÙÿÿÿ D L‹µØÙÿÿë<HX¾ …Àˆm÷ÿÿ„ ƒø „ IVH‰ÑH+(ÚÿÿHùÿ ï I‰ÖAˆFÿH‰ØI9Üu¸‹½<Úÿÿº L‰þè¼+éÿH…ÀŽ=ùÿÿM$L‰øë“f. „ H‹…0Úÿÿ‹5‡Òv 1ÿA¾ D‹ÚÿÿHUX H‹H(1ÀE‰ÈèO›úÿfAM A€}H …Í÷ÿÿ‹i A‰EH·b fA‰EL¶X AˆENé§÷ÿÿ1ÒL‰ïèíäÿÿé/øÿÿ‹4 AMD A‰EH·% fA‰EL¶ AˆENé’÷ÿÿA¼ÿÿÿÿé|øÿÿL‰ñD¶µ9ÚÿÿÆ éÀöÿÿD¶µ9ÚÿÿH‹(Úÿÿëçff. „ UI‰úH‰åAWAVAUI‰ÍL‰ÉATE‰ÄSD‰âHìH ‹E H‹}H‰µ˜ùÿÿL‹EL‰ ùÿÿL‰Ö‰…¸ùÿÿ‹E(H‰½ÀùÿÿL‰…°ùÿÿ‰…”ùÿÿdH‹%( H‰EÈ1Àè ñÿÿfAnÔfnÀ‰…¼ùÿÿfbƒøÿ„ Hƒ½Àùÿÿ tfÖ…ÈùÿÿH‹…Àùÿÿ€¸2 uzD;¥¼ùÿÿuI€½¸ùÿÿ t@¶…”ùÿÿHƒì‹¼ùÿÿD‰âL‹°ùÿÿL‹… ùÿÿH‹µ˜ùÿÿH‹½ÀùÿÿPèŠóÿÿZY÷ØÀëf1ÀH‹UÈdH+%( … HeØ[A\A]A^A_]à @ H‹…°ùÿÿL‰ï1öE1öH@ÿÿÿL½Ðùÿÿ·P Hˆ è[ éÿIEE1Ûó~…ÈùÿÿH‰…¨ùÿÿIÇE L‰ÈùÿÿfAÖEE‰åI‰ÜL‰Û € D‰÷è¸ üÿ¾ L‰çE‰èI‰ÁH ñ2 1Àº€ è—7éÿL‰þL‰çèL2éÿ…ÀuH‹…¨ùÿÿfoÐùÿÿHÁã H‹…ÈùÿÿA^I‰ÞH;XrH‹µ°ùÿÿE‰ìI‰Å¹ Ç L‰ÿfoÚÙ H•Ðùÿÿ·F f‰…Èùÿÿfˆ fA‰E1ÀóH«H‹³Ù H‰ñL‰îH‹½Àùÿÿ…øùÿÿH‰…ØùÿÿA¶EHÇ…àùÿÿÿÿÿÿÇ…(úÿÿÿÿÿÿƒàˆ…fúÿÿH‹… ùÿÿÿÐ…À„"þÿÿ¸ÿÿÿÿélþÿÿèéÿ D UH‰åAWAVAUATSHì Hƒ $ Hì¨ H‹EL‹e H‰…xéÿÿH‹EI‰ÿH‰€éÿÿ‹M0H‰…éÿÿ‹E(H‰µHéÿÿD‰… éÿÿ‰…¨éÿÿ‰¤éÿÿˆ…WéÿÿˆVéÿÿdH‹%( H‰EÈ1ÀE…É„È H‰ÓM…ätE‹L$E…É„¶ ‹… éÿÿHƒìLÀïÿÿLð1 ¹ º ¾ L‰ïPM‹L$(1Àè6éÿ1ÉH"àÿÿL‰ïHµÀéÿÿè³éÿZY…Àˆ] „K HÇ…¨éÿÿ H˜I‰ÝHÁàH‰…péÿÿH…ÈéÿÿH‰…héÿÿH…·éÿÿH‰…Xéÿÿ @ H‹¨éÿÿH‹…Àéÿÿº Æ…·éÿÿ H‹µhéÿÿH‹<HƒÇèÊ*éÿH‰…˜éÿÿH‰ÁH‹…Èéÿÿ€8 …ƒ fïÀ‰ˆéÿÿAAGA‹D$Ç…¼éÿÿÿÿÿÿ‰…¤éÿÿƒøÿ„ï ‰…¸éÿÿ…ÀˆD A‰GMwAÇ L‰÷èJ éÿA·T$ 1öHXHƒãøI< è!éÿA·T$ H‹µ˜éÿÿL‰ïfn¤éÿÿD‹µ¼éÿÿ\A‰w fnæHƒÂ fA‰_1öfbÜfH~ÛèÝéÿ‹…¤éÿÿ¹ H‹µ˜éÿÿH½Ðéÿÿfo-üÖ A¸ AÇE 9ðfnÀfnÖfE‰EDEðA·D$ L‹•xéÿÿL‰îƒÀ fAnÎLµÐéÿÿfA‰E1ÀfbÑfbÁóH«H‹£Ö L‰áL‰òflÂH‹½éÿÿHÇ…àéÿÿÿÿÿÿH‰…ØéÿÿÇ…(êÿÿÿÿÿÿAEøéÿÿAÿÒ…À…. Hƒ½éÿÿ „„ H‹…éÿÿ€¸2 „p A·T$ H‹½€éÿÿ1öHˆ èâéÿH‹…€éÿÿE1ÒE1ÛL‰@éÿÿE‰ÕH‰XHƒÀH@ïÿÿHÇ@ø H‰…`éÿÿL‰¥8éÿÿM‰Ü D‰ïè8üûÿD‹…ˆéÿÿH‰ß¾ I‰ÁH m. 1Àº€ è3éÿL‰öH‰ßèÈ-éÿ…À…Ð H‹…`éÿÿM‰ãfoµÐéÿÿEeIÁãM‰åB4H‹…€éÿÿL9`w‘L‹¥8éÿÿH‰ÆÇ L‰÷¹ fo=QÕ LµÐéÿÿL‹@éÿÿA·D$ L‰òfˆ f‰F1ÀóH«H‹&Õ H‹½éÿÿL‰áHÇ…àéÿÿÿÿÿÿH‰…Øéÿÿ·FÇ…(êÿÿÿÿÿÿf‰…ˆéÿÿ¶…ˆéÿÿ½øéÿÿƒàˆ…fêÿÿH‹…xéÿÿÿÐ…À…œ 1À¹ L‰÷L‰þóH«H‹¶Ô fo=®Ô HÇ…àéÿÿÿÿÿÿÇ…(êÿÿÿÿÿÿH‹½éÿÿH•ÐéÿÿL‰áH‰…ØéÿÿA¶G½øéÿÿƒàˆ…fêÿÿH‹…xéÿÿÿÐ…Àu.‹˜éÿÿ9 éÿÿ„å Hƒ…¨éÿÿH‹…¨éÿÿH;…péÿÿ…üÿÿL‹¥péÿÿ1Û „ H‹½ÀéÿÿHßHƒÃè„< I9ÜuèH‹½Àéÿÿè éÿH‹EÈdH+%( … HeØ[A\A]A^A_]Ãf. „ H‹…€éÿÿEeM‰åL;`‚ØýÿÿéBþÿÿ ‹µˆéÿÿL‹XéÿÿIWH¸éÿÿ‹½ éÿÿL…¼éÿÿèÆàÿÿ…À…1ÿÿÿ‹…¸éÿÿ‰…¤éÿÿéÔûÿÿ D €½·éÿÿ„ÿÿÿ€½Wéÿÿ „ÿÿÿ¶…VéÿÿHƒìH‹µHéÿÿM‰áH‹½éÿÿL‹…xéÿÿ‹¤éÿÿ‹• éÿÿPè©ëÿÿ^_…À„ÂþÿÿéÙþÿÿf. „ H‹éÿÿE‰ÆH‹xéÿÿH‰þM‰àD‰òH‰ßèþèÿÿfAnöfnÀ‰…˜éÿÿ‰…¸éÿÿfbƃøÿ„ÀþÿÿH…ÛtfÖ…ˆéÿÿH‹…éÿÿ€¸2 uo‹µ˜éÿÿ9µ éÿÿ…‘þÿÿ€½¨éÿÿ „„þÿÿH‹EÈdH+%( …˜ ¶…¤éÿÿL‹…xéÿÿ‰ñM‰á‹• éÿÿH‹µHéÿÿ‰EH‹½éÿÿHeØ[A\A]A^A_]éÀêÿÿH‹€éÿÿA·T$ 1öE1ÿLÀïÿÿLµÐéÿÿH‰ßHˆ èÁéÿHÇC ó~…ˆéÿÿHƒÀH‰…ˆéÿÿfÖC1Û € D‰ÿè0øûÿD‹… éÿÿL‰ï¾ I‰ÁH e* 1Àº€ è /éÿL‰öL‰ïèÀ)éÿ…ÀuH‹…ˆéÿÿfo½ÐéÿÿHÁã<H‹…€éÿÿA_I‰ßH;Xr™A·D$ H‹µ€éÿÿ¹ L‰÷foTÑ H•Ðéÿÿfˆ Ç f‰F1ÀóH«H‹3Ñ H‹½éÿÿL‰áHÇ…àéÿÿÿÿÿÿH‰…Øéÿÿ·FÇ…(êÿÿÿÿÿÿf‰…ˆéÿÿ¶…ˆéÿÿ…øéÿÿƒàˆ…fêÿÿH‹…xéÿÿÿÐ…À„;þÿÿéÙüÿÿèéÿUH‰åAWAVAUATSHƒìXD·j H‰}¨H‰u Hc]H‰U˜Me D‹uL‰MˆL‰çˆM—DˆE–dH‹%( H‰EÈ1ÀèÀ$éÿH…À„' I½H I‰Çè¨$éÿH‰E¸H…À„" L‰çè“$éÿH‰E°H…À„ I½ˆ èz$éÿI‰ÅH…À„é B39ÃŒ H‹uˆAFÿLuÀHØL$ÞH\Æf. „ I‹<$¾Gƒè0ƒø wQHƒÇº L‰öè¿"éÿH‹UÀ€: u7¶U–HƒìH‹u¸A‰ÀA¹ L‰éL‰ÿR¶U—RH‹U°ÿu˜ÿu¨ÿu èSöÿÿHƒÄ0IƒÄI9Üu–L‰ïE1íè« éÿH‹}°è¢ éÿH‹}¸è™ éÿL‰ÿè‘ éÿH‹EÈdH+%( uHeØD‰è[A\A]A^A_]ÃAƒÍÿëÙèéÿAƒÍÿë´AƒÍÿë·AƒÍÿëº ó úUH‰åHƒì¶OH‹WdH‹%( H‰Eø1À‹G(H‹wL‹O D¶GP‹G,H‹?Pè þÿÿH‹EødH+%( uÉ1ÀÃè˜éÿ „ UH‰åAWAVAUATSHì Hƒ $ HƒìHE1ÛH‰µïÿÿAˆËI‰×D‰ÃD‰¨ïÿÿD‰ÚI‰ýA‰ÌM‹O(ˆÞ¹ ¾ LµÀïÿÿA‰ÓL Ë º dH‹%( H‰EÈ1ÀL‰÷D‰˜ïÿÿèì+éÿHµ¸ïÿÿ1ÉL‰÷HéÕÿÿè„ éÿ‰…¤ïÿÿ…Àˆƒ ‹…¨ïÿÿD‹˜ïÿÿL‹•ïÿÿƒøÿ„é ƒøŽ° ‹•¤ïÿÿ‰Ã¾ D‰ïÿÿL‰•˜ïÿÿ9ÂNÚLcãL‰çèE éÿI‰ÆH…À„1 ¾0 L‰çè, éÿH‰…¨ïÿÿH‰ÆI‰ÃH…À„ ‹…¤ïÿÿ™÷ûA‰Ô…Û„Ò H‰ñ‰ÞH‹½¸ïÿÿL‹•˜ïÿÿH4vHÁæLÞD‹ïÿÿ D L‰)HƒÁ0L‰QØL‰yàfD‰YèH‰yðH9ñuã1ÿ1öE1É…Òt^rÿL‹•¨ïÿÿxH4vHÁæIJ(MD2X1öfnîfnÇHƒÁ0þfbÅfÖAÐL9ÁuäLcÊH‹¨ïÿÿK4IHÁæ‹|1ü|1ø9ÓŽ/ A‰ØO$IL~(L‹¨ïÿÿA)ÐIÁäE‰ÃMT5 IL$(MËO [IÁáM9ÏAÁHƒÆ,H9ñ@ÆD΄ž Apÿƒþ †‘ D‰ÆfAnz(fnòLéÁîfo.Ä fpæ fn÷ƒîfpß fpþ fo5 Ä L vfoëH±À IÁáfsÕ fþÔIñë € HÆÀ foʉfþÖfú̉A0foÁfsÑ ‰A`fôÃfô͉ fpÉfpÀfbÁfþÇfpÈUf~Af~I4foÈfjÈfpÀÿf~Idf~” H‰ñL9Îu‹D‰Æƒæü A9ðtfLcÁL‹¨ïÿÿO@IÁàMØA‰@(A¯r(þA‰p,q9ó~;LcÆ)ÖƒÁO@IÁàO A‰A(A¯r(þA‰q,9Ë~Kt0)щF(A¯J(ù‰N,L‹½¨ïÿÿE1íM‰ôëAƒÅIƒÄIƒÇ0D9뎻 1öL‰ùHßûÿÿL‰çè&éÿ…ÀtÓA¼ÿÿÿÿE1ÿf. „ K‹<þ1öIƒÇè‘ éÿD9ûìH‹½¨ïÿÿèðéÿL‰÷èèéÿLc¤ïÿÿ1ÛL‰èIÁå…Àt @ H‹½¸ïÿÿHßHƒÃè3 I9ÝuèH‹½¸ïÿÿè¬éÿH‹EÈdH+%( …ê HeØD‰à[A\A]A^A_]à € A‰Äé[ÿÿÿ „ ‹…¤ïÿÿA¶ÌL‰úL‰ÖL‹¸ïÿÿD¶ÃL‰ïPj èZùÿÿA‰ÄXZéXÿÿÿ¿T L‰•¨ïÿÿèÿéÿD‹˜ïÿÿL‹•¨ïÿÿéóûÿÿ @ H‹•¨ïÿÿJL",1Òf. „ ‰AüA‹r(HƒÁ0¯òƒÂþ‰qÐA9Ðuåéþÿÿ…Ò…xüÿÿé×þÿÿE1ä…Û…iþÿÿéÇþÿÿA¼ÿÿÿÿé ÿÿÿAƒÌÿéÇþÿÿèJ éÿAƒÌÿé±þÿÿó úUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ HƒìhdH‹%( H‰EÈ1ÀH…ÿ„« €¿3 I‰üu/H‹UÈdH+%( …¶ HÄh [A\A]A^A_]Ãf. „ L½ÀïÿÿI‰öH‰Ó¾ H`m L‰ÿèî¼ …ÀxRL‰ÿè£ éÿ¹ º H57m I‰ÅH)ÁI<èƒéÿI‰ÙM‰ðL‰éHµpßÿÿL‰úL‰çèXÚÿÿÁø éaÿÿÿ1ÀéZÿÿÿ‹5G¾v H”D ¿ 1Àè ‡úÿ¸ÿÿÿÿé7ÿÿÿè! éÿó úUH‰åATSH‰ÓHƒì0L‹¢ X dH‹%( H‰Eè1À€=$ðu H‰UÐHÀ·R H‰}ÀHƒààHÇEØ H¼H H‰uÈèY0 H‰EØH…ÀtK1Òƒ{ÿH5/ÜÿÿL‰ç•ÂTRf‰PHUÀè¸HûÿH‹}ØA‰ÄèìéÿH‹EèdH+%( u+HƒÄ0D‰à[A\]Ë5o½v HÜC ¿ A¼ÿÿÿÿèD†úÿëÆèM éÿff. „ fó úUH‰åAWI‰÷AVAUATSD‰ËHƒìXD·i H‰}˜H‰UH‰MˆMu D‰E¤L‰÷dH‹%( H‰EÈ1ÀèuéÿH…À„£ I½H I‰Äè]éÿH‰E¸H…À„ L‰÷èHéÿH‰E°H…À„f I½ˆ è/éÿH‰E¨H…À„G ¶ÃA‹WE1íM‰þ‰E ¶E¤‰E¤…Òé" fAƒÅE9nŽ D‰îL‰÷èŠÞ L‹MH‹M¨L‰çA‰À‹E H‹U°H‹u¸P‹E¤Pÿuˆÿu˜èŽêÿÿHƒÄ A‰Ç…À… A‹\$D‰îL‰÷èBÞ 9Ãt›A‹F…À~% A‹\$D‰þL‰÷è#Þ 9ÄxÿÿÿAƒÇE9~Þ‹E L‹ML‰çH‹M¨H‹U°P‹E¤H‹u¸PE‹D$ÿuˆÿu˜èêÿÿHƒÄ …À„7ÿÿÿ € A½ÿÿÿÿH‹}¨èéÿH‹}°èøéÿH‹}¸èïéÿL‰çèçéÿH‹EÈdH+%( u5HeØD‰è[A\A]A^A_]Ãf D E1íë±AƒÍÿë´AƒÍÿë·AƒÍÿëºAƒÍÿë¼è>éÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…Òt ‹B…ÀuH‹EødH+%( u&É1ÀÃf D H‹EødH+%( u ɶÉE¶ÀéDöÿÿèÏéÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèéÿff. „ fó úUH‰åAWAVAUATSHƒì(H‰}¸H‹š¨X dH‹%( H‰EÈ1À€=}ìu MäIƒäàIÄH H…Û„ã H‰ßI‰÷I‰Õè•6ûÿHƒ8 I‰Æ„È A·} LçèŸ, I‰ÄH…À„“ 1ÀAƒ}ÿM‹M0•À€= ìu D@fA‰D$I‹H‹ …Ô Hƒìº I|$(HÇÁÿÿÿÿPLFm ¾ 1Àè‹!éÿA·U AÇ$ H˜HƒÀHƒàøD(H‹SfA‰D$I‹H‹@I‰D$ H‹H)ÂfHnÀA‹EfHnÒflÂA‰D$AD$XZH‹}¸L‰ùL‰êL‰æè£ÔÿÿL‰ç‰Ãè™éÿ…Ûˆé H‹EÈdH+%( …ö H‹}¸HeØL‰êL‰þ[A\A]A^A_]éáD HƒìHÇÁÿÿÿÿI|$Hº PL«Em ¾ 1Àè· éÿA·U L‰îL‰çH˜AÇ$ HƒÀHƒàøDHH‹SfA‰D$I‹H‹@I‰D$ H‹H)ÂfHnÀA‹EfHnʺ A‰D$flÁAD$èCËÿÿY^éÿÿÿ‹5j¸v H×> ¿ 1ÀèCúÿ »ÿÿÿÿ H‹EÈdH+%( uHe؉Ø[A\A]A^A_]Ãè#éÿ ó úUH‰åAWAVI‰öAUATSHƒì8H‰}¸H‰U°H‰M¨dH‹%( H‰EÈ‹F@ Å Hcûèn* H…À„Ð IcVÇ I I‰Äf‰XH‰P…Ò~JI\$E1íD‰îL‰÷è}× D‰îL‰÷I‰ÇH…ÀtoèµÙ H‰ßº L‰þH˜AƒÅHƒÃH‰Càè´þèÿE9n¾H‹}¸H‹M¨1ÒL‰æH‹E°ÿÐL‰çA‰Åè°ÿèÿH‹EÈdH+%( uHHƒÄ8D‰è[A\A]A^A_]à € èFÙ fïÀAƒÅHƒÃH˜CèH‰CàE;nŒSÿÿÿë“A½ôÿÿÿë©èôéÿ @ ó úUfïÀH‰åAWI‰ÏAVI‰þAUI‰ÕATSH]H‰ßHƒìHdH‹%( H‰EÈ1ÀH‰u¾ HÇE¸ E˜E¨èŠËÿÿH…ÀteI‰ÄH@H‰ßH‰E¸H‹E°AÇ$J fA‰D$èÌÿÿL‰÷L‰ù1ÒL‰æAÿÕL‰çA‰Åè·þèÿH‹EÈdH+%( u HƒÄHD‰è[A\A]A^A_]Ãf D A½ôÿÿÿëÑè#éÿ ó úUH‰åAWI‰ÿ¿P AVI‰ÎAUI‰ÕATSH‰óHƒìdH‹%( H‰EÈ1Àèz( H…À„— I‰ÄÇ K ¸P 1ÒfA‰D$‹L‰ÿL‰ñfoÀ L‰æIÇD$ I‰D$‹C8AD$I‰D$(¶CIÇD$0 I‰D$8‹CIÇD$@ I‰D$HAÿÕL‰çA‰ÅèÇýèÿH‹EÈdH+%( uHƒÄD‰è[A\A]A^A_]ÃA½ôÿÿÿë×è9éÿf „ ó úUfnÆfnÊ1ÒfbÁH‰åHƒì@óAodH‹%( H‰EøH¸L 0 HuÀH‰MÈH‹MfÖEÐUØH‰EÀI‹@H‰EèAÿÑH‹UødH+%( uÉÃèÀ éÿó úUfHnÂfHnÎI‰ÉflÁ1ÒL‰ÁH‰åHƒì dH‹%( H‰EøH¸M HuàEèH‰EàAÿÑH‹UødH+%( uÉÃèb éÿfó úUH‰åAUI‰ýATSH‰óHƒìdH‹%( H‰EØH‰ð% HƒøMäIƒäøIƒÄHƒøHÀHƒàøHƒÀ@öÆLDà@öÆID$LEà@öÆID$LEà@öÆID$LEà@öÆ@ID$LEàöÇID$LEà@öÆ€ID$LEàöÇID$LEàƒætEID$IƒÄöÂLDàöÂID$LEàH‰Ðƒàƒâ„e HƒøHÀHƒàøHƒÀH¯‡8 IÄöà tI‹…¸ H‹ MdÄöÇt A‹E\MdöÇtI‹…À H‹ H@MdÄöÇtIƒÄIƒ½Ð …â öÇ tI‹… IƒÄJT H…ÀLEâID$÷à @ LEàöÇ€ID$LEà÷à ID$LEà÷à tIƒÄIƒ½ð unID$÷à LEà÷à ID$LEà÷à @ ID$LEà÷à € ID$LEà÷à t I‹…P MdH‹EØdH+%( uTHƒÄL‰à[A\A]]ÃI‹½ø èôEøÿM$Äé}ÿÿÿ I‹½Ø èÜEøÿM$Äé ÿÿÿ IT$IƒÄH…ÀLDâé þÿÿèþèÿf D ó úUH‰åHƒìdH‹%( H‰EøH‹G8H‰H‹EødH+%( uÉÃèÊýèÿf. „ ó úUH‰ÐH‰åAWAVAUI‰ÍATI‰ôSH_HƒìdH‹%( H‰UÈ1Ò÷Æ t H‹Q H_H‰WAöÄt I‹U HƒÃH‰SøAöÄtI‹UHƒÃH‰SøI‰ÖAöÄt I‹UHƒÃH‰SøAöÄt I‹UHƒÃH‰SøAöÄ@t I‹U HƒÃH‰SøA÷Ä t I‹U(HƒÃH‰SøAöÄ€t E‹uXHƒÃL‰søA÷Ä t I‹U0HƒÃH‰SøAöÄtdI‹•8 H‰ÁƒáH‰¨… HƒÃ¨tI‹µ0 HƒÃH‰søM‹@ ƒàH…É… L‰ H…À„Æ I‹…H HƒÃH‰Cø € AöÄ …~ A÷Ä …1 A÷Ä …Ô A÷Ä t@I‹…Ð LsH…À„g H‰I‹½Ø èØCøÿI‹µà L‰÷H Å H‰ÚLóè«õèÿA÷Ä tM‹µ HƒÃL‰søM…ö…2 A÷Ä @ … A÷Ä € t I‹E`HƒÃH‰CøA÷Ä t I‹E@HƒÃH‰CøA÷Ä t@I‹…ð LsH…À„¶ H‰I‹½ø è7CøÿI‹µ L‰÷H Å H‰ÚLóè õèÿA÷Ä t I‹EhHƒÃH‰CøA÷Ä tI‹…€ HƒÃH‰CøA÷Ä @ t I‹EpHƒÃH‰CøA÷Ä € t I‹ExHƒÃH‰CøA÷Ä ubH‹EÈdH+%( …ä HƒÄ1À[A\A]A^A_]Ãf D HÇ L‰óégÿÿÿHÇ L‰óé¶þÿÿI‹µ( HƒÃH‰søéìýÿÿ @ I‹•P I‹µX H{H‰è.ôèÿéÿÿÿf „ I‹µÀ H‰ßH‹H@L4Å L‰òLóèüóèÿéþÿÿ € H‰ÞL‰âL‰ïHƒÃè.; é\þÿÿf „ A‹U\HƒÃH¸ ÿÿÿÿI‹µ° I!ÆI ÖL‰süH‰ßè¥óèÿA‹E\HÃé˜ýÿÿf „ I‹µ¸ H‰ßH‹L<Å L‰úLûèpóèÿé]ýÿÿ HƒÃéGýÿÿ € I‹µ H‰ßL‰òèFóèÿJ3L‰0HXé¬ýÿÿf D HƒøHöHƒæøHƒÆ…ÒŽýÿÿ1ÿA‰ðI)ÙJ HKH‹HƒáøH‰J‹DøJ‰DøH‰ØH)ÈH)ÂðƒàøI‰Òƒørƒàø1ÒA‰ÓƒÂO‹<N‰<9ÂrîHóƒÇA;½8 |¨é›üÿÿèùèÿff. „ ó úUH‰ùH‰åHƒìdH‹%( H‰Eø1ÀH‰ø@öÆt H‹BH‰HG@öÆt H‹zHƒÀH‰xø@öÆ@t H‹z HƒÀH‰xø÷Æ t H‹z(HƒÀH‰xø@öÆ€t ‹zXHƒÀH‰xø÷Æ t H‹R HƒÀH‰Pø)ÈH‹UødH+%( uÉÃèYøèÿf „ ó úUH‰åAWAVAUATSHƒìhH‰}˜L‹"H‰uH‰MˆL‰…pÿÿÿdH‹%( H‰EÈ1ÀL9â„ý 1ÉL‰Ç „ H9Çw A‹´$Ð HñM‹$$HƒÀL9âuãH‰M€H‰Ë1ÀH…É„ ‹5Ï«v Hj ¿ èªtúÿ¸T H9ÃHFÃH<@H‰E¸H‰ÃHÁçHƒÇè* I‰ÇH…À„” I‰ÝAÇE IÁåI‰_IEM‹,$H‰E°M9å„Z ‰ØÆE¯ E1öL‰ëÁàL‰e M‰ýM‰÷f‰E¬HÇ…xÿÿÿ H‹½xÿÿÿH9½pÿÿÿ†‡ Hƒ…xÿÿÿH‹H;] uÛH‹E€1ÉM‰ïH‰ÂÁàHÁâHƒÂ€}¯ DÁÐH‹MˆH‹}˜1ÒfA‰GH‹E€L‰þI‰GH‹EÿÐéœ L‰çè(óèÿ¸þÿÿÿH‹UÈdH+%( …Ä HƒÄh[A\A]A^A_]˃Р…À„kÿÿÿE1äM‰þE‰çM‰ìf D L9u¸w?1À€}¯ fEE¬fE°1ÒH‹MˆL‰æfA‰D$H‹}˜H‹EÿÐ…À… H‹}¸H)}€E1öÆE¯ H‹“È D‰øM‰õH‹} IÁåH‹4ÂK‰t,è8ŒöÿH…À„?ÿÿÿHcH$Hcx IvH‰òfHnÉfHnÇHcH(HÁâflÁCD,I‰L‹P,…ÒtXHc@0HcÊIÁæAƒÇfHnÁMæfHnÐH‹E°flÂAI‰öD9»Ð † ÆE¯H9u¸‡Vÿÿÿ·E¬éÿÿÿ „ Hc@0L‰òfïÀAƒÇHÁâI‰öfHnØH‹E°LâflÃD9»Ð ‡ÉþÿÿI‰÷M‰åéþÿÿf D M‰çL‰ÿ‰E¸èŠñèÿ‹E¸é_þÿÿfÆE¯I‰÷M‰åéêýÿÿ1ÀéFþÿÿH‹U€1ÀHÁâHƒÂéþýÿÿ¸ôÿÿÿé)þÿÿèçôèÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉE1Àé]üÿÿè¨ôèÿ „ ó úUH‰åAWI‰ÿAVI‰ÎAUM‰ÅATI‰ôSH‰ÓHƒì(‹ED‰M¼‰E¸‹E‰E´dH‹%( H‰EÈ1Àè8äûÿ„À„Ð Hƒ{ tAH‹EÈdH+%( … D¶M¸D¶E¼L‰ùL‰êHƒÄ(L‰öL‰ç[A\A]A^A_]éÍêÿÿ D Hƒ; u¹Hƒ{ u²€{, tEM…ÿtA‹G…ÀtAH‹EÈdH+%( uP¶M¼D‹M´L‰úL‰îD¶E¸HƒÄ(L‰ç[A\A]A^A_]é ãÿÿ1ÀHƒ{ u²H‹UÈdH+%( uHƒÄ([A\A]A^A_]Ãè„óèÿ @ ‹5~§v H+. 1ÿè\púÿ‹5j§v 1ÿ1ÀHK. èFpúÿ‹5T§v 1ÿ1ÀHm. è0púÿ‹5>§v 1ÿ1ÀH. èpúÿ¸ÿÿÿÿéyÿÿÿó úUH‰åAWI‰ÿAVI‰ÖAUD¶éATE¶àSH‰óHƒì(D‰M¼dH‹%( H‰EÈ1ÀèÂâûÿ„À„Ú Hƒ{ tCH‹EÈdH+%( …· HIZöÿHƒÄ(E‰á1ÿ[E‰èA\L‰ùA]L‰öA^A_]éXéÿÿ „ Hƒ; u·Hƒ{ u°€{, tMM…ÿtA‹G…ÀtIH‹EÈdH+%( uXD‹M¼H5æYöÿE‰à1ÿHƒÄ(D‰éL‰ú[A\A]A^A_]é¨áÿÿ „ 1ÀHƒ{ uªH‹UÈdH+%( uHƒÄ([A\A]A^A_]Ãèòèÿ @ ‹5þ¥v H«, 1ÿèÜnúÿ‹5ê¥v 1ÿ1ÀHË, èÆnúÿ‹5Ô¥v 1ÿ1ÀHí, è°núÿ‹5¾¥v 1ÿ1ÀH- èšnúÿ¸ÿÿÿÿéyÿÿÿó úUH‰åAWAVAUI‰ýATSH‰óHƒì(H‰U¸H‹¾P dH‹%( H‰EÈ1ÀèvôèÿH‹“È Lx0IƒçøL‹2HPL‰ÿH‰U°èØ I‰Ä¸ôÿÿÿM…ätOfE‰|$H‹U°I|$AÇ$N H‹³P IÇD$ M‰t$è¶-øÿ1É1ÒL‰æL‰ïH‹E¸ÿÐL‰ç‰E¸èKíèÿ‹E¸H‹UÈdH+%( uHƒÄ([A\A]A^A_]ÃèÅðèÿ D ó úUH‰åAWA¿ôÿÿÿAVAUI‰ý¿0 ATSH‰óHƒì(H‰U¸dH‹%( H‰EÈH‹†È L‹0è H…ÀtLòƒH I‰ÄL‰ï1ÉÇ N ¸0 1ÒL‰æfA‰D$H‹E¸IÇD$ M‰t$òAD$ÿÐL‰çA‰Çè‰ìèÿH‹EÈdH+%( uHƒÄ(D‰ø[A\A]A^A_]Ãèðèÿ ó úUH‰åAWAVAUI‰ýH‰÷ATSH‰óHƒì(H‰U¸dH‹%( H‰EÈ1Àè:æöÿH‰ÇèÒòèÿH‹“È Lx0IƒçøL‹2HPL‰ÿH‰U°è4 I‰Ä¸ôÿÿÿM…ätOfE‰|$H‹U°I|$AÇ$N H‹³ IÇD$ M‰t$è,øÿ1É1ÒL‰æL‰ïH‹E¸ÿÐL‰ç‰E¸è§ëèÿ‹E¸H‹UÈdH+%( uHƒÄ([A\A]A^A_]Ãè!ïèÿó úUfïÀH‰åAWAVL}I‰þAUL‰ÿI‰ÕATSH‰óHƒìHdH‹%( H‰EÈ1ÀH‹† ¾ E˜HÇE¸ H‰EE¨è³·ÿÿH…ÀtvI‰ÄH@L‰ÿH‰E¸H‹E°AÇ$N fA‰D$H‹ƒÈ IÇD$ H‹ I‰D$衸ÿÿL‰÷1É1ÒL‰æAÿÕL‰çA‰ÅèÉêèÿH‹EÈdH+%( uHƒÄHD‰è[A\A]A^A_]ÃA½ôÿÿÿë×è;îèÿff. „ ó úUH‰åAWAVAUATSHƒì8H‰}°H‹ H‰u¸H‰U¨dH‹%( H‰EÈ1ÀH9Þ„2 @ ‹“Ð L‹»È L,Õ Mµ L‰÷è` I‰ÄH…À„ óoCL‰êL‰þ@óoK HóoS0P(óo[@X8óocP`Hóok`hXóospphóo»€ xxH‹ƒ I‰„$ˆ A‹D$ I|èñæèÿAÇ$@ fE‰t$I÷Æ ÿÿtJL‰çA¾ùÿÿÿèŒéèÿ‹5*¡v H·( ¿ 1ÀèjúÿH‹EÈdH+%( uOHƒÄ8D‰ð[A\A]A^A_]ÃfH‹}°1É1ÒH‹E¨L‰æÿÐL‰çA‰Æè4éèÿE…öu£H‹H9]¸…ÒþÿÿE1öëªA¾ôÿÿÿë‰è°ìèÿó úUH‰åAWAVAUATSHƒìhH‰uˆL‹6ˆM‡dH‹%( H‰EÈ1ÀL9ö„© I‰üI‰Õé· f D I‹† H…À„Š L}fïÀH‰E¾ L‰ÿHÇE¸ E˜E¨è µÿÿH‰ÃH…À„X H@L‰ÿH‰E¸H‹E°ÇN f‰CI‹†È HÇC H‹ H‰Cè¶ÿÿ1É1ÒL‰çH‰ÞAÿÕH‰ßA‰Çè7èèÿE…ÿˆ €}‡ …T M‹6L9uˆ„ç A€¾é téI‹¾P H…ÿ„¡ €? „˜ èŸîèÿI‹–È LxH‹HP0HƒâøH‰×H‰•xÿÿÿèþ H‹•xÿÿÿH…ÀI‰Á„ fA‰QI‹¶P IyL‰úAÇN IÇA I‰YL‰xÿÿÿèÕ'øÿ1É1ÒL‰çH‹µxÿÿÿAÿÕH‹½xÿÿÿA‰ÇèeçèÿE…ÿˆÊ ò , fA.ŽH z„{þÿÿI‹†È ¿0 L‹8èc H‰ÃH…À„Ó òA†H 1É1ÒL‰çÇ N ¸0 H‰ÞL‰{f‰CHÇC òCAÿÕH‰ßA‰ÇèâæèÿE…ÿ‰þÿÿéŠ @ L‰êL‰öL‰çèbúÿÿA‰Ç…À‰“þÿÿ‹5Užv H‚& 1ÿ1Àè1gúÿë' € A¿ôÿÿÿ‹50žv Hå% 1ÿ1Àè gúÿ @ H‹EÈdH+%( u\HƒÄhD‰ø[A\A]A^A_]à € A¿ôÿÿÿ‹5èv HÅ% 1ÿ1ÀèÄfúÿëºfE1ÿë³A¿ôÿÿÿ‹5Ãv HÈ% 1ÿ1ÀèŸfúÿë•è¨éèÿ „ ó úU‰ÒH‰åAWAVI‰ÎAUL,Õ ATM½ SH‰óHƒì(H‰}¸L‰ÿL‰E°dH‹%( H‰EÈ1Àèé H…À„È óoI‰ÄL‰êL‰öA½ùÿÿÿ@óoKHóoS P(óo[0X8óoc@`HóokPhXóos`phóo{pxxH‹ƒ€ I‰„$ˆ A‹D$ I|èxâèÿAÇ$@ fE‰|$I÷Ç ÿÿuH‹}¸H‹E°1É1ÒL‰æÿÐA‰ÅL‰çèåèÿH‹EÈdH+%( uHƒÄ(D‰è[A\A]A^A_]ÃA½ôÿÿÿë×èwèèÿ € ó úUH‰åAWAVAUATSHì Hƒ $ Hì˜ dH‹%( H‰EÈ1ÀI‰ÿH‰×º A‰õI‰ÎèGFýÿH…À„¾ Hµ€ïÿÿI‰Ä¹ 1ÀH‰÷óH«¸ L‰ÿÇ…€ïÿÿB I‹$f‰…†ïÿÿHZHƒãøI‰Ø‰ˆïÿÿI)Ð1ÒL‰…HïÿÿAÿÖL‰çèQýÿH‹Hïÿÿ1Ò1öfïÀH½Pïÿÿ)…Pïÿÿ)…`ïÿÿD‰Xïÿÿ)…pïÿÿè[æùÿ…Àu'‰ØH‹UÈdH+%( u HĘ [A\A]A^A_]à @ ¸ÿÿÿÿëÔèTçèÿ @ ó úUH‰åAWAVAUATSHì Hƒ $ HƒìhdH‹%( H‰EÈ1Àö†Ü „Ð M‰ÅL…€ïÿÿ1ÀI‰ÿI‰ÎL‰Ç¹ ‰ÓóH«¸ I‰ô¹< H‹– D·Ž( H½ŒïÿÿH¶è L‰…pïÿÿH9ÂL‰xïÿÿHGÐfË €·Ûˆ• ïÿÿè²ìèÿA‹EL‹xïÿÿH½¤ïÿÿI‹´$ ¹$ Ç…€ïÿÿC ‰…ˆïÿÿIA@L‰ÊHƒàÀƒÀ$Áà É„ïÿÿèeìèÿL‰é1ÒL‰ÿH‹µpïÿÿAÿÖH‹UÈdH+%( uHÄh [A\A]A^A_]Ãè æèÿff. „ fó úUH‰åAWI‰ÿAVI‰öAUI‰ÕATSH‰ËD‰ÁHƒìXdH‹%( H‰EÈ1ÀE„Àt H‰ÚL‰îL‰÷D‰EŒè–÷ÿÿ‹MŒ…ÀA‰Äˆx ¶ÉH‰ÚL‰îL‰÷è÷øÿÿI‹u(1ÉH‰ÚL‰÷èváÿÿA‰Ä…Àˆ1 I‹ELefïÀ¾ L‰çHÇE¸ H‰EE˜E¨èN®ÿÿI‰ÅH…À„ò H@L‰çH‰E¸H‹E°AÇE J fA‰EèQ¯ÿÿ1É1ÒL‰÷L‰îÿÓL‰ïA‰ÄèzáèÿE…䈷 ¿P è› I‰ÅH…À„Ó Ç K ¸P 1É1ÒfA‰EA‹L‰÷L‰îfo&£ IÇE I‰EA‹G8AEI‰E(A¶GIÇE0 I‰E8A‹GIÇE@ I‰EHÿÓL‰ïA‰ÄèïàèÿE…äxjE1äH‹EÈdH+%( usHƒÄXD‰à[A\A]A^A_]Ãf D A¼ôÿÿÿ‹5X˜v Ht 1ÿ1Àè4aúÿë»f‹5>˜v Hðû 1ÿ1Àèaúÿë¡A¼ôÿÿÿf‹5 ˜v Hìû 1ÿ1Àèú`úÿé~ÿÿÿè äèÿó úUfïÀH‰åAWAVI‰ÖAUATI‰ôSHƒìXH‰}ˆH‰M€dH‹%( H‰EÈ1À‹L¶v )E)E H˜G H÷Ø)E°H!ÃH‰ßè#öèÿH‰E H…À„\ L‰eIƒÄ Hƒë¾ L‰çH‰]°èù]÷ÿ‰Ã=ÿ Ü L}ëZf D H‹E 1ÉH‹}ˆHÇ@ H‹U¨L‰hH‹u f‰P1ÒÇ P H‹E€ÿÐ…À…Á S¾ L‰çHcÒèå_÷ÿ‰Ã=ÿ |LcëH ’_s KD HÁ€x! tCHÇE¨ L‰öL‰ÿÿ…Àu Hƒ}¨tÿÿÿ‹5Ò–v H½ú ¿ 1Àè«_úÿë‘f „ ‹5®–v ‰Ù¿ 1ÀHú è…_úÿéhÿÿÿH‹u ¸ H‹}ˆ1É1Òf‰FH‹E€HÇF ÇP ÿÐH‹} ‰Eˆè»Þèÿ‹EˆH‹UÈdH+%( uHƒÄX[A\A]A^A_]øôÿÿÿëÛè.âèÿff. „ ó úUH‰åAWI‰÷AVI‰ÎAUI‰ýATSHƒì(H‰U¸H‹ž([ H‰ÊH‰ÞdH‹%( H‰EÈ1ÀèóÿÿA‰Ä…ÀxvL‰þL‰ñH‰ÚL‰ïèÅýÿÿA‰Ç…Àx~H‰ßAÄès?ýÿ„Àt(H‹E¸€x# … ‹pH‰ÚL‰ñL‰ïè ùÿÿ‰ÃAÄ…À~wH‹EÈdH+%( …‚ HƒÄ(D‰à[A\A]A^A_]Ãf‹5^•v Hù 1ÿ1Àè:^úÿëÁ „ ‹5>•v 1ÿ1ÀE‰üH¼ è^úÿëž D H‹xè÷ûèÿ‰Æérÿÿÿ‹5•v 1ÿ1ÀA‰ÜH¬ èç]úÿékÿÿÿèíàèÿff. „ fó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈ1ÀH…ÿ„ H‰}ÀE1äLmÀH ±ü L5ঠf. „ H‰ÞL‰ïèEõèÿI‰ÇH…À„œ L‰öL‰ÿèŽïèÿ…À„† H5bª L‰ÿèwïèÿ…ÀtsH5$ó L‰ÿèdïèÿ…À„„ H5hä L‰ÿèMïèÿ…Àu AƒÌë“ H5— L‰ÿè1ïèÿ…Àu AƒÌétÿÿÿ @ H5\ª L‰ÿèïèÿ…Àu=AƒÌéTÿÿÿ @ E1äH‹EÈdH+%( u&HƒÄD‰à[A\A]A^A_]à @ A¼ ëÓA¼ÿÿÿÿëËè£ßèÿ UH‰åATSHì Hƒ $ Hì dH‹%( H‰Eè1Àƒ(tH‰ûH‹?HµPïÿÿè¿õèÿ…Àt+1ÀH‹UèdH+%( …Ñ HÄ [A\]Ãf. „ Hƒ½€ïÿÿ tËL¥àïÿÿL‹ ¹ L·ú L‰çº ¾ èÞúèÿL‰çèæ}þÿ…ÀuGH‹;L‰æèGùèÿ…ÀtŠè.ôèÿH‹‹8ètìèÿ‹5Ò’v M‰á1ÿH‰ÁI‰ØH¬ 1Àè¥[úÿ¸ÿÿÿÿéRÿÿÿH ±ö ƒøþtèêóèÿ‹8è3ìèÿH‰Á‹5Ž’v M‰à1ÿ1ÀHL èg[úÿëÀèpÞèÿUH‰åAUATSH‰ûHì( ¶w$H‹dH‹%( H‰EØ1ÀöèÏíèÿ…Àˆ— HµÀþÿÿ‰ÇA‰Äèéèÿ…Àxr€{" t<H‹…ðþÿÿH…À„ö H‰CH‹EØdH+%( …ü HÄ( D‰à[A\A]]à @ D‹ÜþÿÿE…ít¸è/ÝèÿA9Åt®H‹K‹5Ä‘v 1ÿ1ÀHÅ è ZúÿD‰çA¼ÿÿÿÿè¢Ûèÿë˜èëòèÿHµPÿÿÿº€ D‹ D‰çèA• H‹K1ÿ‹5|‘v I‰ÀHŽõ 1ÀèWZúÿAƒüt!‹5_‘v 1ÿ1ÀA÷ÜHÊ“ è8Zúÿé;ÿÿÿ H‹{H5XÚ èðìèÿ…ÀuË‹5*‘v HUõ 1ÿèZúÿëµH‹K‹5‘v HU 1ÿèîYúÿéIÿÿÿèôÜèÿ @ UH‰åATSH‰ûHì dH‹%( H‰Eè1Àƒ(tBH‹º€ ¾B 1Àè%ùèÿA‰Ä…ÀxFD‰c1ÀH‹UèdH+%( uhHÄ [A\]à D èþÿÿA‰ÄE…äyÍH{è) ¸ÿÿÿÿëà è³ñèÿHµ`ÿÿÿº€ ‹8è ” H‹K‹5Jv 1ÿI‰ÀHŒô 1Àè#Yúÿë±è,Üèÿff. „ ó úUH‰åAUATSHƒìL‹o8dH‹%( H‰EØ‹G@ƒèx?HcЉÀHRH@HÁâHÁàMdèI\ I)Ä @ ‹{èÈÙèÿH‰ßHƒëès L9ãuçH‹EØdH+%( uHƒÄL‰ï[A\A]]éö×èÿè‘Ûèÿó úUH‰åAWAVAUATSHƒì(H‰}°‰u¼dH‹%( H‰EÈ1À€! ÇEÄ „> HcÆH<@I‰ÆHÁçèÕ I‰ÅH…À„W H‰ÃE1ÿLeÄE…ö~yH‹E°E‰ø¾ H‰ßH†ó H‹1Àèæëèÿ…Ày%é D èCðèÿI‰Æ‹ ƒøu\L‰çèÑøÿ„ÀtMH‹;1Àº€ ¾B è9÷èÿ…ÀxÍÇEÄ AƒÇHƒÃ‰CðD9}¼u‡H‹E°‹M¼E1äHÇ@0 L‰h8‰H@ë[fA‹÷ØA‰ÄAGÿE…ÿt@HcЉÀHRH@HÁâHÁàMtèI\ I)Æ D ‹{èPØèÿH‰ßHƒëèû L9óuçL‰ïè—ÖèÿH‹EÈdH+%( uRHƒÄ(D‰à[A\A]A^A_]ÃH‹=ŸXv A¸+ H lò Hļ ¾ A¼êÿÿÿèÛØèÿë²A¼ôÿÿÿéVÿÿÿA¼ôÿÿÿëŸèÑÙèÿó úUH‰åAWAVAUATSHì Hƒ $ Hì¸ E1ädH‹%( H‰EÈH‹G0H…À„ˆ €! H‰û„å Hƒø… H‹;è`áèÿI‰ÅH…À„\ Ç…,ïÿÿ E1ÿ € L‰ïèHáèÿH…À„ HƒìLp¹ 1ÀAVL‹ L¥Àïÿÿº LŽ ¾ L‰çèëôèÿHµ0ïÿÿL‰çè\ïèÿZY…Àu¦‹…Hïÿÿ% ð = € u”º H5‚m L‰÷è×èÿ…À…xÿÿÿ‹…,ïÿÿL‰ÿƒÀ‰…(ïÿÿH˜H@HÁâH‰ÖH‰• ïÿÿèmÒèÿI‰ÆH…À„X H‹• ïÿÿL‰çL|èè ÑèÿI‰H‰ÇH…À„Œ 1ö1ÀèÕôèÿA‰Ä…Àˆ~ A‰GH‹…`ïÿÿL‰ïI‰G‹…(ïÿÿM‰÷‰…,ïÿÿè4àèÿH…À…ìþÿÿ L‰ïè`ßèÿM…ÿ„ ‹…,ïÿÿL‰{8E1ä‰C@H‹EÈdH+%( …÷ HeØD‰à[A\A]A^A_]ÃA¼ôÿÿÿL‰ïèßèÿHc…,ïÿÿMnèH@I Æ‹{è¸ÕèÿH‰ßHƒëècþ L9ëuçL‰÷èÿÓèÿë–H‹=&Vv A¸g 1ÀH ñï HIº ¾ A¼êÿÿÿè`ÖèÿédÿÿÿH‹=ôUv A¸k 1ÀH ¿ï Hº ¾ A¼ÿÿÿÿè.Öèÿé2ÿÿÿL‰ïM‰þA¼ôÿÿÿèhÞèÿƒ,ïÿÿ‹…,ïÿÿƒøÿ„kÿÿÿé9ÿÿÿ D A¼êÿÿÿéöþÿÿèøÖèÿ „ ó úUH‰åAVAUATSHì dH‹%( H‰EØ1À€! t}‹G@I‰þ1ÛL@ÿÿÿ…Àë`H‹…pÿÿÿHƒÃI‰D$A9^@~JI‹V8H[L‰îL$ÂA‹|$èaáèÿ…Àt͸ÿÿÿÿH‹UØdH+%( uOHÄ [A\A]A^]Ãf „ 1ÀëÔ @ H‹=ÑTv A¸¥ 1ÀH œî Hô¸ ¾ èÕèÿ¸êÿÿÿë¢èÖèÿ D ó úUH‰åAUE1íATI‰üHì dH‹%( H‰Eè1ÀH‹ƒ(A•ÅH…À„Œ €8-„£ AÆD$ AÆD$# L‰çèöÿÿ…À…÷ Aƒ|$(„³ A¶D$!I‹ $„À„ñ 1ÀI|$¾ Hÿí èYæèÿ…Àˆ¹ A‹T$(…ÒuI‹<$¾À èªÔèÿ…Àˆš L‰çèZøÿÿA‰Å…ÀthA‹D$(…Àu_I‹<$è!tþÿëT € €x …SÿÿÿA€|$# „² Aƒ|$(Hmm H5” D‰ïHEðè2ÎèÿI‰D$H…À„< AÆD$ E1íH‹EèdH+%( … HÄ D‰èA\A]]à „ AÆD$! I‹ $f D H‰Ïè(ÍèÿI‰D$H…À„û H‹EèdH+%( …Ê HÄ L‰çA\A]]és÷ÿÿ E‰l$E1íAÆD$ érÿÿÿ D HµPÿÿÿD‰ïèßèÿ…Àu‹…hÿÿÿ% ð = „ÿÿÿI‹$AÆD$ AÆD$# H…À…GþÿÿH"Ñ I‰$é7þÿÿf D I‹<$HµPÿÿÿè@êèÿ…À…(ÿÿÿ‹…hÿÿÿ% ð = @ ”ÀAˆD$!é þÿÿ A½ÿÿÿÿéÒþÿÿè¨ÓèÿE‰l$E1íAÆD$# AÆD$ é´þÿÿA½ôÿÿÿé©þÿÿ @ ó úUH‰åAVAUATI‰üSHƒìdH‹%( H‰EØ1À€! umI|$èú A€|$# t3H‹EØdH+%( …ž I‹|$HƒÄ[A\A]A^]éºÖèÿf. „ H‹EØdH+%( uoA‹|$HƒÄ[A\A]A^]éëÐèÿ ‹G@L‹w8ƒèx=HcЉÀHRH@HÁâHÁàMlèI I)Å ‹{è°ÐèÿH‰ßHƒëè[ù L9ëuçL‰÷è÷Îèÿé=ÿÿÿèÒèÿff. „ fó úUH‰åATI‰ÔSH‰ûH‰÷HƒìdH‹%( H‰Eè1À€{# tKH‹Kº L‰æè²ØèÿHƒøu L‰àH‹UèdH+%( uEHƒÄ[A\]ÃH‹{è'ËèÿƒøHÀëÖ € H‹EèdH+%( uD‹CHƒÄ[A\D‰Ç]é¡ú èàÑèÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ‹Éé û è¨Ñèÿ „ ó úUH‰øH‰÷H‰åATI‰ÔHƒìdH‹%( H‰Uè1Ò€x# t<H‹Hº L‰æè³éèÿHƒøHÇÀÿÿÿÿIDÄH‹UèdH+%( u0L‹eøÉà € H‹UèdH+%( uD‹@L‰âL‹eøÉD‰Çé‡ú èÑèÿó úUH‰åAVAUATSHƒìdH‹%( H‰EØ1Àƒ(„$ M‰ÄA‰ÎH‹H‰ûI‰ÕI‰ðHž™ L‰ç¾ èžáèÿ…Àˆæ I‹4$H‹;è ëèÿ…Àu6D‹cE„ötSH‹EØdH+%( …Õ HƒÄD‰à[A\A]A^]Ãf. „ M‹$H‹ Hëè 1ÿ‹5^„v 1ÀèCMúÿD‹cE„öuD‰çèBÎèÿH‰ßè*úÿÿA‰Ä…Àx–‹{1ÒL‰îèvãèÿHƒøÿtD‹cézÿÿÿ € è[åèÿ‹8A‰üè¡ÝèÿL‰é¿ A÷Ü‹5ôƒv I‰ÀHŠè 1ÀèÏLúÿé=ÿÿÿf. „ A¼ôÿÿÿé(ÿÿÿ D A¼êÿÿÿéÿÿÿè°Ïèÿó úUH‰åHƒìL‹GdH‹%( H‰Eø1ÀHƒ0 t.‹W@…Ò~'H‹O8ƒêHRHAHTÑ( € L HƒÀH9ÐuôH‹EødH+%( uÉL‰ÀÃèCÏèÿ ó úUH‰åATSHƒìdH‹%( H‰Eè1À€! t\I‰ôH‰ÓL‹LËç HÇÁÿÿÿÿº H‰ÞL‰çèÕêèÿ…Àx1H˜H9Øs*H‹EèdH+%( u8HƒÄL‰ç¾À [A\]éÎèÿf D H‹EèdH+%( uHƒÄ¸ÿÿÿÿ[A\]ÃèžÎèÿff. „ ó úUH‰åAUE1íATSHƒìdH‹%( H‰EØ1ÀèXÖèÿH…Àt:I‰ÄH ç L‰çèQÖèÿH…ÀtDHxº H‰Þè{Ìèÿ…ÀtÞA½ L‰çèiÕèÿH‹EØdH+%( uHƒÄD‰è[A\A]]à @ E1íëÒèþÍèÿff. „ ó úUH‰åHì° dH‹%( H‰Eø1À€! tlH‹L…Xÿÿÿ1ÀH…æ ¾ L‰ÇèŒÞèÿ…ÀxHH‹½XÿÿÿHµ`ÿÿÿèõãèÿA‰ÀH‹…XÿÿÿE…ÀuH‹UødH+%( uÉà D H‰ÇèÈÉèÿ „ 1ÀëÖèWÍèÿ € ó úUH‰åHì° dH‹%( H‰Eø1À€! tlH‹LXÿÿÿA‰ð1ÀHøå ¾ L‰ÏèéÝèÿ…ÀxEH‹½XÿÿÿHµ`ÿÿÿèRãèÿA‰ÀH‹…XÿÿÿE…ÀuH‹UødH+%( uÉÃfH‰Çè(Éèÿ „ 1ÀëÙè·Ìèÿ € ó úUH5%Œ H‰åAUATHƒìdH‹%( H‰Eè1ÀèeãèÿH…ÀtRH}àH‰Áº I‰Ä¾ E1íèÔÒèÿHƒøv H‹}àèUÞùÿA‰ÅL‰çèêÏèÿH‹EèdH+%( uHƒÄD‰èA\A]]ÃE1íëßè$Ìèÿ @ ó úU1ÒH‰åHƒìD‹FH+~dH‹%( H‰Eø1ÀH‰ø·I÷ðH‰ÇH‰Ð1ÒHÓàHÓçI÷ðHøH‹UødH+%( uÉÃèÈËèÿ „ ó úUH‰òH‰åHƒìdH‹%( H‰Eø1À€~! t H+~H#~H~· HÇÀÿÿÿÿ‹rHÓàH÷ÐH!øHÓïH¯ÆH¯þHzHÓèHøH‹UødH+%( uÉÃèOËèÿff. „ @ ó úUH‰øH‰åHƒì‹O¿' dH‹%( H‰Uø1Òë „ ƒïto®è‹P4óo@@óoHP‰V·P2flÁf‰H‹PXFH‰V¶P(ÀêƒâˆV ¶P(ÀêƒâˆV!®è‰Ê‹H9Êu«öÁu¦€~ Àƒà¡H‹UødH+%( u"ÉË5š~v H ¿ 1ÀèsGúÿ¸êÿÿÿëÏèwÊèÿ € ó úUH‰åAWAVAUATSHì Hƒ $ Hìˆ H‰•xïÿÿL•€ïÿÿI‰øI‰ËL‰×¹ dH‹%( H‰EÈ1ÀóH«H¸O 8 H‰…€ïÿÿM…À„ I‰ñA‹@¾' ëf D ƒî„ ®èA¶X(E‹h4E·`2I‹H@‰ÚÀëM‹xPM‹pXÀêƒãƒâ®è‰ÇA‹@9øu¿¨u»H‰XïÿÿL‰`ïÿÿL‰hïÿÿL‰•pïÿÿ„Ò„Ÿ ‹5…}v H" ¿ 1Àè^FúÿH‹Xïÿÿ1ÒfAnÍfInÄL‰½ ïÿÿH‹µpïÿÿflÁH‰˜ïÿÿH‹½`ïÿÿL‰µ¨ïÿÿH‹hïÿÿÆ…°ïÿÿH‹…xïÿÿˆ±ïÿÿ…ˆïÿÿÿÐH‹UÈdH+%( u=HĈ [A\A]A^A_]à € 1ÀëÔ‹5â|v HO ¿ 1Àè»Eúÿ¸êÿÿÿë´è¿Èèÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè}Èèÿff. „ fó úUH`á H‰åAVAUI‰õ¾ ATSH‰ûHƒìH‹OL‰ïdH‹%( H‰EØ1Àè ÇèÿH‹K¾ L‰ïLcàH1á 1ÀèÇèÿH‹K¾ L‰ïLcðH.á 1ÀèæÆèÿMæLcàMôfƒ{ w&H‹EØdH+%( …š HƒÄL‰à[A\A]A^]à H‹K H á L‰ï1À¾ è–ÆèÿH‹K(¾ L‰ïA‰ÆHõà 1ÀèyÆèÿIcÖ¶K0L‰ïH˜¾ HÂ1ÀIÔHéà èTÆèÿ¶K1¾ L‰ïLcðHæà 1Àè7ÆèÿMæLcàMôéSÿÿÿè4Çèÿ @ U¹ H‰åAWAVL½°þÿÿAUL‰ÿATS»ÿÿÿÿHì8 dH‹%( H‰EÈ1ÀóH«Æ…Øþÿÿ Ç…°þÿÿ è°Æèÿ1Ò…ÀIÐA‰Õè!ÜèÿI‰Æ¿* A¹ D‰é‰ÚA¸ÿÿÿÿL‰þ1Àè ÄèÿE‹&‰Ç…À‰á …Û„Ù 1ÛAƒü tûÿÿÿÿAƒü‡Ú HÇÀÿß¾ÿL£à‚É E1ÉD‰é¿* 1ÀA¸ÿÿÿÿ‰ÚL‰þèÄÃèÿA‹I‰Ä‰ÇAÁì ƒûÿ”ÀD àt]1Ûƒù tŃù@•Æƒù •Â@„Öt „Àt‹*‡v …Ò„» ¸ÿÿÿÿë 1ÀH‹UÈdH+%( …ì HÄ8 [A\A]A^A_]Ã…ÿˆÖ ‰¬þÿÿèÍÃèÿ‹¬þÿÿD‰àëŒf…ÿˆ,ÿÿÿè³Ãèÿ¸ ë¦ @ ‹¶†v …À…)ÿÿÿHµ@ÿÿÿº€ D‰çèC} H‹=Dv D‰áHM I‰À¾ 1ÀèVÄèÿÇp†v éæþÿÿ‰ÏHµ@ÿÿÿº€ ‰¬þÿÿèû| ‹¬þÿÿ¾ H‹=¼Cv I‰ÀHR 1Àè Äèÿ¸ÿÿÿÿÇ †v éÿÿÿèÅèÿD‰àéÄþÿÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1À€=æ…v H‹W¤t tH‹UødH+%( u5Éà @ è{ýÿÿ…À~H‹0¤t Ʊ…v ëÒ € HǤt 1Àëáè|Äèÿf. „ fó úU¿h H‰åHƒìdH‹%( H‰Eø1Àèßê H…Àt+HP(Æ@ fïÀH‰P(HPHHÇ@@ H‰PHH‰PP @H‹UødH+%( uÉÃèÄèÿ D ó úUH‰åAUI‰ýATLgHSHƒìH‹WHdH‹%( H‰EØ1ÀH‹Hº ¸ÿÿH˜ ¸ÿÿI9Ôt7 € H‹—H H‰PH‰èÀèÿH‰ßH‹ƒ H H— H H˜ ¸ÿÿL9âuÐH‹EØdH+%( uHƒÄL‰ï[A\A]]éÇ¿èÿèbÃèÿfó úUfHnÒfHnÆflÂH‰åAWI‰ÿAVI‰ÎAUI‰ÕATSHƒì8dH‹%( H‰EÈ1ÀL9Á“ÂM…íLEðH…ö„I H‹^@LF@H…Ûuë(LcwLcI‹$H…Àt H‰ÃL9kàuäL9sèuÞL{Øë{M‰Ä D I‹GXI;G`ƒ’ I‹PH ¸ÿÿHp¶ÀHÀI‰wX1öHÁàM…íLEöL<L‰ÆH|(fïÀAˆW M‰wIÇG IÇG@ I‰_(AG0I‰<$èíò÷ÿH‹EÈdH+%( …G HƒÄ8L‰ø[A\A]A^A_]à „ ¿H L‰E°ˆU¿)E è¯è H‰ÁH…À„ H° H I‹GPIWHL‹E°fHnÊI‰wPfoE fHnضU¿flˉ H H‰0I‹GXIG` éÿÿÿH‹GXH;G`s\H‹OPHé H Hp¶ÀHÀI‰wX1öHÁàM…íLEöL<HD(IÇ M‰oM‰wIÇG AˆW I‰G(IÇG@ éÿÿÿ¿H ˆU¿èçç H‰ÁH…Àt@H° H I‹GPIWHfHnÂI‰wP¶U¿fHnàflÄ H H‰0I‹GXIG` éZÿÿÿE1ÿé¦þÿÿèþÀèÿf. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1öéþ¼èÿè¹Àèÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé0Áèÿè{Àèÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1À€=Οt t H‹EødH+%( u"É1ÀÃf „ H‹EødH+%( uÉéÆèÿèÀèÿf D ó úUH‰åHƒìdH‹%( H‰Eø1À€=nŸt t H‹EødH+%( u"É1ÀÃf „ H‹EødH+%( uÉé Ñèÿ趿èÿf D ó úUH‰åHƒìdH‹%( H‰Eø1À€=Ÿt t H‹EødH+%( u"É1ÀÃf „ H‹EødH+%( uÉéË×èÿèV¿èÿf D ó úUH‰åHƒìdH‹%( H‰Eø1À€=®žt t H‹EødH+%( u"É1ÀÃf „ H‹EødH+%( uÉéKÐèÿèö¾èÿf D UH‰ðfïÀI‰ËfInÐfInëH‰åHƒìpL‹VHdH‹ %( H‰Mø1ÉH‹EèfHnÇFPH4ÒH‹x(H4ñ)EH‹N8H+~ V0ó~^fHnçH‰M H‹H H‹@0H+NflÝH+F(fHnÉ€~@ fHnÀflÌF]¨M¸EÈUØt[¸ ¹ ¿ ÇEð E„Ét‰}ð‰È€~B t‰EðHƒî1ÀH}H…ÒHDðI‹RAÿRH‹UødH+%( uÉà „ ¸ ¹ ¿ ëªèÚ½èÿf. „ UH‰åAWA‰ÏAVA‰öAUE‰ÅATSH‰ûHƒì8H‰U¸L‹§È dH‹%( H‰EÈ1ÀM…ätLD‹G A‹T$X1öE…ÀtN…Ò„$ Iƒ<$ „i H‹EÈdH+%( …6 HƒÄ8L‰à[A\A]A^A_]à @ ‹G …À…µ ¾ 1Ò‹{…ÿuE…öj…Òt@„öt¥A¸ D‰Ç¾x ‰U¬D‰E°è·ÍèÿD‹E°‹U¬H…ÀH‰Á„Ä M…ä„„ ‰ÐH‰ÏL‰æD‰E°H‰ÂHÁâH)ÂHÁâèl¶èÿD‹E°H‰ÁéY H¹ ÿÿL‰ðIcþHÁà H…È„ ¿ ¹ I¸ ÿL…ÀuHÁà‰ùH¿ ðH…øuƒéHÁàH¿ ÀH…ø„Û H÷ÐHÁè?)Á¸ ƒÁHÓàA‰À9‚!ÿÿÿ@„ö…ÿÿÿE9t$X†¬þÿÿMcÎL‰ÈHÁàL)ÈM$ÄIƒ<$ …›þÿÿ @ E„ÿ…/ E…í…ö H‹H…À„Ê H‹XHH…Û„½ H‹»HX èaöÿI‰ÅH‹ƒ°X H…À„N I‰D$8H5Õ L‰ïèjËèÿ…Àu AÇD$\ H‹E¸I‰D$Hé þÿÿ € ¾x ¿ è)ÌèÿH‰ÁH…À„= A¸ D‰AXL‰çH‰M°è··èÿH‹M°‹s H‰‹È I‰Ì…ö…Âýÿÿ‹S…Òu E…öûþÿÿI‰Ìéªýÿÿf D H¸ €I‰D$8H‹E¸I‰D$Hé’ýÿÿ D‰èH@H<Å è€á I‰D$`H…À„® E‰l$héÞþÿÿ @ I‹D$L¸ K<ÿHÁçè7ÍèÿH…À„~ I‰$M‰|$é¡þÿÿH‰ø¹ ¿ HÁà0éñýÿÿf. „ ƒéHÁàéþÿÿ @ H‰ßè(ÈúÿH‹ƒ°X éžþÿÿ @ ¾x ¿ ‰U°èöÊèÿH‰ÁH…Àt‹U°A¸ éEýÿÿE1äé·üÿÿè#ºèÿ UH‰åAVAULpÿÿÿATI‰üSH‰óHƒìpdH‹%( H‰EØ1ÀHƒ~H …Ï é% D HƒèH‹fïÀH‹{(H4ÀEÈfInÄH‹KHH4òCPH‰CH‹V8H+~ )…pÿÿÿfHnßH‹~0ó~VH‰U€H‹S H+VS@fHnÊH‹S0H+V(H‰}À€~@fHnÂflËÿFHÇE¸ ƒÇ€~@UˆÒM˜ƒÂ€~B E¨‰UÐt‰}ÐH‹QHƒîH…Àu1öL‰ïÿQA‰Æ…Àu3H‹CH…À….ÿÿÿE1öH‹EØdH+%( u]HƒÄpD‰ð[A\A]A^]à @ ‹5ælv H‹Ò 1ÿ1ÀèÂ5úÿHÇC ë½ „ H‹F`HÇF ÇFl H…ÀtšHÇ ë‘蚸èÿf. „ UH‰åAVAULµpÿÿÿI‰õATI‰üSH‰ËHƒÄ€H‰•hÿÿÿdH‹%( H‰EØ1ÀI‹EH…À„þ I‹U H ÀH‹LÊð€y „ç HƒèfïÀI‹}(I‹MHH4ÀEÈfInÄfHnÛH4òAEPI‰EH‹V8H+~ )…pÿÿÿ^0fHnçó~VH‰U€I‹U H+V•hÿÿÿfHnÊI‹U0H+V(€~@fHnÂflÌÿFUˆƒÇ€~@M˜ÒE¨ƒÂ€~B ]¸‰UÐt‰}ÐH‹QH…Àt?HƒîL‰÷ÿQ…À„ÿÿÿ D H‹UØdH+%( u+Hƒì€[A\A]A^]à @ 1ÀëÜ @ 1öL‰÷ÿQ…À„ÝþÿÿëÆè1·èÿó úUH‰åAWAVE1öAUATSHìˆ H‰½XÿÿÿL‹¯È dH‹%( H‰EÈ1ÀM…í„S A‹EX…À„G E1äH`ÿÿÿf „ D‰âH‰ÐHÁàH)ÐM|Å IƒH „[ I‹GH…À„ù HƒèfïÀI‹W@M‹GHI‰GH<ÀE¸fHnÚI‹W ó~…XÿÿÿAGP)…`ÿÿÿI‹7H4þH‹~8H+VfHnÊI‹W0H+V(H‰½pÿÿÿI‹(fHnÂH+~ €~@FfHnçH‹~0ó~VHÇE¨ flÌE˜H‰}°ÿflӃǀ~@•xÿÿÿÒMˆƒÂ€~B ‰UÀt‰}ÀI‹PH…ÀtnHƒîH‰ßAÿP…À„ÿÿÿ‹5Éiv A‰ÆHkÏ 1ÿ1Àè¢2úÿIÇG AƒÄE9eX‡ÌþÿÿH‹EÈdH+%( uWHĈ D‰ð[A\A]A^A_]à „ 1öH‰ßAÿP…À„¯þÿÿë’ D I‹G`IÇG AÇGl H…Àt•HÇ ëŒè1µèÿó úUfHnÁH‰åAWE‰ÏAVAUATM‰ÄSfInÌflÁHƒìXL‹MD‹UdH‹%( H‰EÈ1ÀD‹E D‹](H…ÿ„‡ A‰Õ‹W H‹ŸÈ I‰Î…Ò…' ‹G…À… 1À…öIÆH…Ût 9CXvH˜H‰ÂHÁâH)ÂH ÓHƒ; …ú A¶Ê1ÒD‰]ŒL‰M D‰U¨D‰E°)Eè¡öÿÿD‹E°D‹U¨H…ÀfoEL‹M H‰ÃD‹]Œ„‘ L‰HDˆXpE…À„Ç € ‹Cl‹KhD‰ïH‹s`…ÀDÁ@ÀïÁçƒè‰ClH@D‰èÁè HÁâƒàDHòÁà CpHÇB øƒà ˆB H‹H9ÈsjHƒÀHƒ{H H‰tc @ E1äH‹EÈdH+%( … HƒÄXD‰à[A\A]A^A_]à „ H…Û„ÿÿÿH‹CL9Èt H…À…¥ L‰KE…À…@ÿÿÿHƒ{H u¡E„ÒtœAöÅ…² A÷Å „ H‹CHÀH Õ¸ÿÿÿH‰ÂëH‹3HƒêH‹4HƒéHI9ô„( H…ÒuãH…À„JÿÿÿH‹ HÀHTÑùë @ H‰CHƒêHH…À„'ÿÿÿHƒè€: uæéÿÿÿf „ H‰ÞD‰E D‰UL‰M¨)E°è¨øÿÿD‹E D‹UL‹M¨foE°é-ÿÿÿfM…ä„×þÿÿE·ÿM÷M9ü„ÇþÿÿAÁí H‹SH‹;E1äAƒåH;S„‡ HÒHƒÂHÇDˆhAH‰SL‰8é’þÿÿ € A¼êÿÿÿé€þÿÿ D Aƒå„nþÿÿM…ö„eþÿÿH‹CHÀHÕ¸ÿÿÿë H‹ HƒèH‹ HƒêHI9ÌtDH…Àuçé2þÿÿfH‰SH‰ÐéÑþÿÿL² K4öHÁæè°«èÿH‰ÇH…Àt?H‰H‹SL‰séMÿÿÿH‰Céïýÿÿ‹5½ev 1ÿ1ÀA¼ôÿÿÿHð è“.úÿéÑýÿÿè™±èÿ‹5—ev H ð 1ÀA¼ôÿÿÿèo.úÿH‹;1Òéúþÿÿ D ó úUH‰åATSHƒìdH‹%( H‰Eè1ÀH…ÿt\I‰Ô‹W H‹ŸÈ …Òu4‹G…Àu-1À…öHðH…Ût89sXv3HcöH‰ðHÁàH)ðH ÃHƒ; u ë H…ÛtH‹CL9àt H…Àu%L‰cH‹EèdH+%( u HƒÄ[A\]Ãf „ H‰Þè¨öÿÿëÑèÁ°èÿó úUH‰åAWAVAUATSHìˆ H‰½XÿÿÿL‹·È dH‹%( H‰EÈ1ÀM…ö„‹ A‹FX…À„e E1íL¥`ÿÿÿL=Ê D D‰êH‰ÐHÁàH)ÐI ÆHƒ{H „” @ H‹CH…À„õ HƒèfïÀH‹S@L‹CHH‰CH<ÀE¸fHnÚH‹S ó~…XÿÿÿCP)…`ÿÿÿH‹3H4þH‹~8H+VfHnÊH‹S0H+V(H‰½pÿÿÿH‹{(fHnÂH+~ €~@FfHnçH‹~0ó~VHÇE¨ flÌE˜H‰}°ÿflӃǀ~@•xÿÿÿÒMˆƒÂ€~B ‰UÀt‰}ÀI‹PH…À„› HƒîL‰çAÿP…À„ÿÿÿ‹5Vcv L‰ú1ÿ1Àè6,úÿHÇC H‰ßAƒÅèéÕ H{`èàÕ E9nX‡¿þÿÿH‹…XÿÿÿL‹°È L‰÷èi«èÿH‹…XÿÿÿHÇ€È H‹EÈdH+%( u`HĈ [A\A]A^A_]Ãf D 1öL‰çAÿP…À„þÿÿébÿÿÿf. „ H‹C`HÇC ÇCl H…À„VÿÿÿHÇ éJÿÿÿ胮èÿ ó úUI‰ÓH‰åAUATSH‰ËHƒìdH‹%( H‰UØ1ÒH…ÿ„) ‹W L‹§È …Ò„× M9ÈfInÈMÒ1ÒIâ€þÿÿIƒÂ€fInÂflÁHƒû†… ACM…ä„÷ Hƒû„í M‹D$¹ º LkÿKÀH4ŸÿÿÿëG I‹$H‹<0L9ÏHÀH%€þÿÿHƒÀ€L9ÐtI9Õv'I‰DÓHƒÂI‰|ÓHƒÂHƒÁHƒîHH9ÓvI‰ÂI9Ès·I‰H‹EØdH+%( …‘ HƒÄ[A\A]]Ãf D ‹G…À… ÿÿÿ1À…öHðM…ät)A9t$Xv"HcöH‰ðHÁàH)ðM$ÄIƒ<$ …ïþÿÿf D 1ÒM9Èr!HƒûvŒIÇC€ÿÿÿM‰Cº évÿÿÿ D Hƒû†gÿÿÿIÇC þÿÿM‰CëÙèã¬èÿ ó úUI‰ÒH‰åAWAVAUATSH‰ËHƒìdH‹%( H‰UÈ1ÒH…ÿ„] ‹W L‹§È …Ò„ M9ÈÀƒÀM9ÈMö1ÒIæ€þÿÿIƒÆ€Hƒû†» M…ä„5 M‹l$M…í„i I‹ $KTí HTѸ¹ H‹2I9ñw I9ðu„ÀuHƒÁHƒêHL9évâf D L‰èM‰ÃL{ÿ1ÒH)ÈH4ÀHÁæë € I‰ÃI9Í‚ä I‹$H‹<0L9ÏHÀH%€þÿÿHƒÀ€L9ØtI9×v I‰DÒHƒÂI‰|ÒHƒÂHƒÁHƒîHH9Ów³I‰H‹EÈdH+%( …¹ HƒÄ[A\A]A^A_]Ãf D ‹G…À…êþÿÿ1À…öHðM…ät)A9t$Xv"HcöH‰ðHÁàH)ðM$ÄIƒ<$ …»þÿÿf D 1ÒM9ÈrAIÇÆ€ÿÿÿHƒûv @ fInÆfInȺ flÁABé`ÿÿÿ H…ÒtÛéSÿÿÿf D IÇÆ þÿÿHƒûwÃé;ÿÿÿ¹ éÄþÿÿèçªèÿ € ó úUH‰åAVAUATI‰ÔSHƒìdH‹%( H‰EØ1ÀH…ÿ„ ‹W H‹ŸÈ …Òut‹G…Àum1À…öHðH…Û„í 9sX†ä HcöH‰ðHÁàH)ðH ÃHƒ; „É L‹k`IÇ$ I‹E H…Àu> @ H‹EØdH+%( …ª HƒÄ[A\A]A^]ÃIÇ$ H…ÛtÓL‹k`I‹E H…ÀtÆ9ÁI|$GȉÈI‰$‹Ch+Cl9ÈGÁ‰ÀL4@‹ClIÁæH@L‰òItÅè}£èÿ‹ChI9E r„‹ClK|4IuH@HÁâH‹EØdH+%( u HƒÄ[A\A]A^]é@£èÿIÇ$ éCÿÿÿ莩èÿff. „ ó úUH‰øH‰åAWAVAUATSHƒì8H‰U¸dH‹%( H‰UÈ1ÒH…ÿ„ Hcþ‰Î‹H H‹È …ÉuI‹@…ÀuB1À…ÿHHøH…Ò„á 9zX†Ø H‰øHÁàH)øHÂHƒ: „À H‹E¸HÇ ë H‹E¸HÇ H…Ò„I H‹Z`H‹H‰]¨H‰E°H…À„1 ‹Bl…ö@•ÇH@LtËBhH‰E H@LdÃH‹E¸M9æA’ÅHPA!ýM9ȃ E„í„N M‰ð1É1Àë/ D I‹xH…ÿ•ÁI9ù@—Ç@ ùuIƒÀ9ð@’ÇM9Äv3@„ÿt.„ÉtÒóAo ƒÀHƒÂIƒÀBèI‹HøH‰Jø9ðD‰é@’ÇM9ÄwÍL‹} L9}°rtL‹E¨IƒÀM9ÆA—ÂA úu-ë^ „ I‹xI9ù—ÁH…ÿ@•Ç@ ùuIƒÀM9Æv79ðs3„ÉtÙóAoƒÀHƒÂRèI‹HH‰JøD‰ÑëÒ @ L‹} L9}°ƒÊ H‹u¸H‰H‹EÈdH+%( …Y HƒÄ8[A\A]A^A_]ÃE1Ò1É1ÀE„ít¼L‰ñE1ÒE1ÿ1Àf „ E„ÒuM…ÿtVL;ArPM;wK óo ƒÀE‰êHƒÂJèH‹yH‰zø9ðHYI‰ÏA’ÃD‰ßI9܆]ÿÿÿE„Û„TÿÿÿH‰Ùë§ € L; w³H‹yI9ùA—ÂH…ÿ@•ÇA út¶ëšfL‹]¨IƒÃM9Þ—Ã@ ûuSé ÿÿÿ „ H…Ét M;CrL;v;M; w6I‹KI9ÉA—ÂH…É•ÁA Êu I{L‰ÙI9þ†Ûþÿÿ9ðƒÓþÿÿI‰ûE„ÒtµóAoƒÀA‰ÚHƒÂZèI‹KH‰Jøëà „ H‹E¸HÇ éþÿÿ1É1Àéþÿÿè"¦èÿfó úUH‰åAUI‰ý¿ ATSH‰óHƒìdH‹%( H‰EØ1Àè„Ì I‰ÄH…ÀtèsáÿÿI‰$H…Àt*M‰l$I‰\$H‹EØdH+%( u HƒÄL‰à[A\A]]à L‰çE1äè¢èÿëÓ螥èÿff. „ ó úUH‰åATHƒìdH‹%( H‰Eè1ÀH…ÿt.I‰üH‹?ècáÿÿH‹EèdH+%( u)L‰çL‹eøÉ駡èÿ € H‹EèdH+%( uL‹eøÉÃè&¥èÿf D ó úUI‰óH‰åAWM‰ÏAVAUI‰ýATSH‰ÓHìè L‹uHcrXH‰HÿÿÿL‰…PÿÿÿdH‹%( H‰EÈ1ÀH…ÿ„? D‹W L‹§È E…Ò…" D‹OE…É… 1À…öHIÆM…ä„ A9D$X† H‰ÂHÁâH)ÂM$ÔIƒ<$ „é Iƒ|$H „Ü E‹T$\I‹D$PAƒú„ I9ÃtA‹E A9E„u M‹\$M…Û„' I‹D$ I‹T$(I‹t$0H‹KHSHHƒÀD‹‹ˆ fHnÀfHnâflÄAD$ H‹CPI‰L$@HðI‰D$0AöÁ„¶ I‹D$HH‹8H‹H…À„’ H‹KD‰•8ÿÿÿD‰@ÿÿÿH…É„w D·«” IÅL9é„c H‹…PÿÿÿI‹4$M‹D$8H‹PKÛHÆH‹pðè àÿÿfInÅI‰ÆCH…À„a I‹T$I;T$D‹@ÿÿÿD‹•8ÿÿÿ„« I‹$óA~L$(HJAÁé HÒfIn×HÐAƒáI‰L$AT$ AL$0L‰p8Æ@@ DˆHAÆ@B HÇ@0 PH Aƒú…© H‹…PÿÿÿH‹@H…À„• H‹HÿÿÿH;C…„ H‹PÿÿÿH‹@H9C(„o AÇD$\ E1öéa f D M…ä…þÿÿE1À¹ L‰òL‰ïL‰@ÿÿÿè¥äÿÿL‹@ÿÿÿH…ÀI‰Ä„Z D‹P\L‰XPAƒú… þÿÿL‰ØAÇD$\ Aº éáýÿÿf „ AöÁ„ H‹CH‰…@ÿÿÿH…À„ L‹ M…É„Æ Aƒú…\ Iƒû†R M‹$H‰ÇKÛLÅ KD¸H;8… €xB „À ISÿH‰ÖH…Ò…` H‹…HÿÿÿH‹@H‰…8ÿÿÿH‹…PÿÿÿfInéM‹T$8H‹@H‰… ÿÿÿI‹D$HL‹H‹CH‰…PÿÿÿH‹…@ÿÿÿfHnðµPÿÿÿPÿÿÿ)µÿÿÿ) ÿÿÿM9ʇM I9†D H‹•PÿÿÿL‰ùL‰æL‰ïL‰•ðþÿÿL‰øþÿÿL‰0ÿÿÿè‚èÿÿA‰Æ…À…Ê I‹D$L‹0ÿÿÿL‹øþÿÿL‹•ðþÿÿH…À„• I‹ $HÀHÑH‹HÿÿÿH‹ZðH‹QH9S„ H‹@ÿÿÿM‰ÐH‰ÞL‰ßH‹• ÿÿÿL‰øþÿÿL‰•0ÿÿÿL‰Hÿÿÿè.ÝÿÿI‰ÆH…À„z I‹D$I;D$I‹<$L‹HÿÿÿL‹•0ÿÿÿL‹øþÿÿ„ HPHÀfInÏL‰öHÇ» M‰ÐL‰ÉóA~D$(I‰T$L‰ßAL$ foµÿÿÿH‹•8ÿÿÿAD$0L‰p8f‰X@Æ@B HÇ@0 0H@ èŒÜÿÿI‰ÆH…À„Ø I‹T$I‹<$I;T$„N óA~D$(HÒfInÏfoµ ÿÿÿHÇAL$ Aº AD$0L‰p8fD‰P@Æ@B HÇ@0 0H@ I‰T$H‹EÈdH+%( … H‹PÿÿÿE1ÉM‰øé˜ @ AƒáP…Ž f D E1öH‹EÈdH+%( …Ö HÄè D‰ð[A\A]A^A_]à D I‹D$HL‹H‹8M…Û…ì L‹[M…Û„¸úÿÿH‹…PÿÿÿH‹PM‹D$8L‰ÙH‰þL‰@ÿÿÿD‰•8ÿÿÿèfÛÿÿH‹KL‹@ÿÿÿI‰ÆfInÃfHnñflÆH…À„™ I‹D$I;D$I‹<$D‹•8ÿÿÿ„n LXHÀI‹T$(I‹t$0H<ÇI‹D$ M‰\$A¸ fInÇfHnøL‰w8flÇfHnþfD‰G@GfHnÂflÇÆGB HÇG0 G éûùÿÿ € A÷Á … E1öA÷Á …“ Aƒá„´þÿÿH‹…PÿÿÿH‹HÿÿÿH‹PH9Q„•þÿÿH…Ò„ŒþÿÿH‹JH9H(…þÿÿI‹<$KÛH‹KM‹D$8HÇH‹pðI‹D$HH‹8è8ÚÿÿL‹sI‰ÅH…À„€ I‹D$I‹T$I‹<$H9Ð„Ä HPHÀ1öI‰T$I‹T$ HÇL‰pE1öH‰PI‹T$(HÇ H‰P I‹T$0L‰xH‰P(L‰h8f‰p@HÇ@0 Æ@BéÛýÿÿ „ H‹…HÿÿÿH‹Pé þÿÿM…Û„·ýÿÿM‹ $KÛE1öIÁ€xù „¡ýÿÿISÿI‰T$H‹EÈdH+%( …n E1ÉM‰øHÄè L‰æL‰ï[A\A]A^A_]é°ÝÿÿH‹…HÿÿÿH‹@H‰…8ÿÿÿM…Û„àúÿÿM‹$Iƒû„G KÛH‹½@ÿÿÿIDÀ¸H;8„úÿÿISÿH‰ÖKÛH‹½@ÿÿÿI„ÀpÿÿÿH;8…» €xB …± H…`ÿÿÿH‰8ÿÿÿI‰öH‰@ÿÿÿH‰ÃéÔ fïÀI‰T$M‹D$HHÒE¸fInÅfInßAD$P)…`ÿÿÿI‹$H4ÐH‹F8ó~V^0H‰…pÿÿÿI‹D$ •@ÿÿÿH+FfHnÈI‹D$(H+F fHnèI‹D$0H+F(€~@fHnÀflÍÒF•xÿÿÿƒÂ€~@MˆÀE˜ƒÀ€~B ]¨‰EÀt‰UÀHƒîI‹PH‰ßAÿP…À… M‹\$ISÿM9Þ‚$ÿÿÿH‹@ÿÿÿH‹8ÿÿÿI‰T$E1ÉM‰øL‰æL‰ïè ÜÿÿA‰ÆE…ö„Äûÿÿ @ E…öˆºûÿÿH‹…HÿÿÿL‹ H‹@H‰…8ÿÿÿH‹CH‰…@ÿÿÿé-ùÿÿfL‰æL‰ïL‰8ÿÿÿD‰•@ÿÿÿè—àÿÿA‰Æ…À…oûÿÿL‹8ÿÿÿD‹•@ÿÿÿM‰\$PéOöÿÿ @ A‹T$XL‰æL‰ïL‰8ÿÿÿ‰•@ÿÿÿèSàÿÿL‰çè"Á I|$`èÁ I|$L‰á1ÀHƒçøIÇ$ IÇD$p H)ùƒÁxÁéóH«‹•@ÿÿÿ‹sXL‹8ÿÿÿA‰T$Xé÷ÿÿ @ H )… ÿÿÿH4ÒH‰•@ÿÿÿHÁæèÆ“èÿH‰ÇH…À„â H‹•@ÿÿÿH‹KI‰$fo… ÿÿÿI‹D$I‰T$D‹•8ÿÿÿé7ûÿÿ D H‹EÈdH+%( …Q H‹SL‰ùL‰æL‰ïHÄè [A\A]A^A_]éòàÿÿfHƒèHHƒî….ýÿÿé¶÷ÿÿ D M…Û„"úÿÿI‹$Iƒûu L;x„úÿÿKÛM‹D$81ÉH‹tÐðI‹D$H1ÒH‹8èÌÕÿÿI‰Å·ƒ” HfHnÀCM…í„ I‹T$I‹<$I;T$„ óA~L$(HBfIn×E1öI‰D$HÒAT$ A¸ HÇAL$0H L‰h8fD‰@@Æ@B HÇ@0 PéeùÿÿfHš I‹<$D‰•8ÿÿÿH4ÛD‰@ÿÿÿHÁæ)… ÿÿÿèC’èÿH…À„b I‹T$I‰$I‰\$fo… ÿÿÿD‹•8ÿÿÿD‹@ÿÿÿéúôÿÿH‹8ÿÿÿA‰Æé1ýÿÿI‹P8H9B„Š H‹½@ÿÿÿI;8…möÿÿA€xB …[öÿÿISÿéØüÿÿf D I‹D$H…À„õ M‹4$HÀIÖH‹Zð€{ t M9ʇW H‹•8ÿÿÿéööÿÿH‹@8I‹T$HL‰HÿÿÿH‹XH‹…PÿÿÿL‹:L‹hH…Û„N H{-º H5R± L‰… ÿÿÿL‰•8ÿÿÿ豕èÿL‹•8ÿÿÿL‹… ÿÿÿ…ÀL‹HÿÿÿA‰Æ„Q L9ë… IƒëE1öM‰\$éú÷ÿÿHš )…PÿÿÿH4ÛHÁæèìèÿH‰ÇH…À„ I‰$I‹T$I‰\$fo…PÿÿÿéüýÿÿH‹•8ÿÿÿL‰ÛI9S…"öÿÿH‹@ÿÿÿM‰ÐL‰ÞL‰ßH‹• ÿÿÿèeÓÿÿI‰ÅH…À„± I‹D$I‹<$I;D$„" óA~D$(HPHÀE1öHÇfInÏI‰T$foµÿÿÿAL$ AD$0L‰h8A½ fD‰h@Æ@B HÇ@0 0H@ é ÷ÿÿK‹t¨H‹@ÿÿÿL‰êL‰ÿM‹D$8èÊÒÿÿH…Àt I‹T$M‹<$E1öHÒI×H‰BðéËöÿÿA¾ôÿÿÿéÀöÿÿHƒø„ú H‹@ÿÿÿM‰ÐH‰ÞL‰ßH‹• ÿÿÿèwÒÿÿI‰ÆH…ÀtÇI‹D$I‹<$I;D$„ HPHÀH‹PÿÿÿI‰T$I‹T$ HÇHÇ H‰PI‹T$(H‰XH‰P I‹T$0A¼ L‰p8E1öL‰xH‰P(fD‰`@HÇ@0 Æ@BéöÿÿH˜ L‰• ÿÿÿH4ÛL‰@ÿÿÿHÁæL‰HÿÿÿèýŽèÿH‰ÇH…À„ÿÿÿI‰$L‹• ÿÿÿI‰\$I‹D$L‹@ÿÿÿL‹Hÿÿÿé ôÿÿH‹PÿÿÿE1ÉM‰ø1ÒIÇD$ L‰æL‰ïL‰•8ÿÿÿL‰HÿÿÿèØÕÿÿA‰Æ…À…€õÿÿIƒ|$ L‹HÿÿÿL‹•8ÿÿÿ…°þÿÿé½ýÿÿf D E1ÉM‰ø1ÒL‰æIÇD$ L‰ïèŒÕÿÿA‰ÆégùÿÿH‹•PÿÿÿL‰ùL‰æL‰ïL‰•ðþÿÿL‰øþÿÿL‰0ÿÿÿèºÛÿÿA‰Æ…À…õÿÿI‹D$H‹HÿÿÿL‹0ÿÿÿL‹øþÿÿH…ÀH‹SL‹•ðþÿÿ„#ýÿÿHkÈHI $H‹Yðé7óÿÿICÿI‰D$HÀLÅ K‹D¨H‹@H…À„“ýÿÿI9Å…ŠýÿÿH‹…PÿÿÿI‹]H9X(„uýÿÿIƒëM‰\$épôÿÿHš HkóHèmèÿH‰ÇH…À„‰ýÿÿI‰$I‹D$I‰\$é öÿÿHš HkóHè>èÿH‰ÇH…À„ZýÿÿI‰$I‹T$I‰\$éƒóÿÿH‹@ÿÿÿM‰ÐL‰ÞL‰ßH‹• ÿÿÿèÓÏÿÿI‰ÅH…À„ ýÿÿI‹D$I‹<$I9D$„Ä I‹D$H‹PÿÿÿHPHkÀHI‰T$I‹T$ HøH‰PI‹T$(HÇ H‰P I‹T$0H‰XL‰xH‰P(L‰h8fÇ@@ Æ@B HÇ@0 éuóÿÿL¨ IkõHèrŒèÿH‰ÇH…À„ŽüÿÿI‰$I‹D$M‰l$éÈüÿÿH˜ HkóHèCŒèÿH‰ÇH…À„_üÿÿI‰$I‹D$I‰\$é¯ûÿÿèO’èÿH˜ HkóHèŒèÿH‰ÇH…À„+üÿÿI‰$I‰\$éÿÿÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt@‹O H‹‡È …Éu:‹W…Òu31Ò…öHòH…Àt 9pXvHcöH‰òHÁâH)òHÐHƒ8 u 1Àë @ H…ÀtóH‹@H‹UødH+%( uÉÃ虑èÿf „ ó úUH‰åAWAVAUATSHƒì8H‰}°‰u¬‰M¨dH‹%( H‰EÈ1À…ÉŽò ‰ÈI‰ÕH‰ÑIÇÇÿÿÿÿƒèHtÂ1ÀH‹I9×LGúH9ÐHBÂHƒÁH9ÎuæL)øHÇE¸ HÁàH‰ÁHƒøv"Hº“$I’$I’$H‰ÈH÷âH)ÑHÑéH HÁëH‰]¸E1ä1ÛL5¥5 L‰èA‰ÝL‰ãI‰Ä @ I‹Ü1Ò‹u¬H ð(s IcýH}°HƒÃL)øD)îHÁàHcöH÷u¸L‰òH‹ Á1Àè& AÅ9]¨¾D‰ëH‹EÈdH+%( uHƒÄ8‰Ø[A\A]A^A_]à 1ÛëÙè_èÿf. „ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè èÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸÿÿÿÿÃèÚèÿf. „ ó úU1ÿHzÎ H‰åHƒì‹5¹Cv dH‹%( H‰Eø1Àè‘ úÿH‹EødH+%( uɸÿÿÿÿÃè†èÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃèOèÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃèèÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃèÏŽèÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃèŽèÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃèOŽèÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃèŽèÿf. „ D UH‰åAWAVAUI‰ý¿ ATA‰ÌSH‰Ó‰òH5ৠHì( dH‹%( H‰EÈ1ÀèÁ£èÿI‹ExH…Àˆô fïÀòH*ÀH‹CH…Àˆ¶ fïÉòH*Èò^ÁL‰ïHÀýÿÿòY¿? ò…¸üÿÿèûùÿò…¸üÿÿ¾ H‰ßH‰ÁHl§ ¸ èÞ‹ E„ä„Í L%l§ H‰Ù¿ 1ÀL5ÉÑ L‰æL=\§ L‰òè£èÿL‰æL‰ò¿ H b§ 1Àè£èÿM‹eIELÀüÿÿH‰…¸üÿÿI9ÄtF € L‰ç1ɺ L‰îèèùÿL‰ñL‰ú¾ I‰ÀH‰ß1ÀèF‹ H‰ßè^¢èÿM‹$$L;¥¸üÿÿuÁH‹EÈdH+%( …ì HÄ( [A\A]A^A_]à @ L%¤¦ H‰ÚMu1ÀL‰æ¿ è[¢èÿL‰æ¿ 1ÀH£¦ èE¢èÿM‹eM9æt›LÀüÿÿL=l¦ f D L‰ç1ɺ L‰îèVçùÿL‰ú¾ H‰ßH‰Á1Àè‘Š H‰ßè©¡èÿM‹$$M9æuÈéJÿÿÿ H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉé5þÿÿf. „ H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀé÷ýÿÿè‹èÿff. „ fUH‰åAWI‰ÿ¿ AVM‰ÆAUI‰õH5´¥ ATSH‰ËHì8 dH‹%( H‰EÈ1ÀèP¡èÿI‹GxH…Àˆë fïÀòH*ÀH‹CH…Àˆû fïÉòH*Èò^ÁL‰ÿHÀûÿÿL%#¥ òYG= ò…¸ùÿÿèŠøùÿL‰â¾ H‰ßò…¸ùÿÿH‰Á¸ èj‰ I‹ExH…ÀˆÝ fïÀòH*ÀI‹FH…Àˆ§ fïÉòH*Èò^ÁL‰ïLµÀýÿÿòYØ< ò…¸ùÿÿèøùÿL‰âL‰÷¾ ò…¸ùÿÿH‰Á¸ èûˆ L‰ñH‰Ú¿ L5‡¤ 1ÀL‰öèO èÿL‰ö¿ 1ÀH —¤ H¤ è2 èÿM‹wIGM‹eH‰…¸ùÿÿI9Æ„– IEH‰…¨ùÿÿI9Ä„‚ H…ÀúÿÿL½ÀùÿÿH‰…°ùÿÿë L;¥¨ùÿÿt_L‰÷1ɺ L‰þè åùÿL‰ç1ɺ H‹µ°ùÿÿI‰ÅèôäùÿL‰é¾ H‰ßI‰ÀHØ£ 1Àè(ˆ H‰ßè@ŸèÿM‹$$M‹6L;µ¸ùÿÿu˜H‹EÈdH+%( …› HÄ8 [A\A]A^A_]à H‰ÂƒàfïÀHÑêH ÂH‹CòH*ÂòXÀH…À‰þÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéðýÿÿ @ H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéDþÿÿfH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéþÿÿè͈èÿff. „ fó úUH‰åAVAUI‰ýATSHƒìL‹7dH‹%( H‰EØ‹G…À~$ƒèL‰óHÁàMd @ H‰ßHƒÃ è+¯ L9ãuïL‰÷èÇ„èÿH‹EØdH+%( uHƒÄL‰ï[A\A]A^]餄èÿè?ˆèÿff. „ @ ó úUH‰åAWAVAUA‰õATSHƒìHH‰}¸‹_¿ dH‹%( H‰EÈ1À‰]´è‰® I‰ÇH…À„n Hcû¾ 茘èÿI‰ÄH…À„¨ …Û~Q‹]´H‰E McõL‰e¨HÁãHL‰ãH‰E˜I‰Ä¾ L‰÷èO˜èÿH‰H…À„ƒ D‰kHƒÃ ÇCðÿÿÿÿL9ãuÓL‹e¨‹E´M‰'A‰GH‹E¸H‹H9Ø„æ L«p 1öL‰ïèÐþÿL‹³ M…ö„œ I¾ð èT¿÷ÿH‰ÇH…Àtt @ A‹D$ M‹$L_ÀA;D$ŒÐ I‹L‹BxƒøŽ° IJE1ɺ @ H‹1H‹vxL9ÆsI‰ðLcʃÂHƒÁ9ÐuãL;G8sIÁáO‰ è ¿÷ÿH‰ÇH…ÀuL‰÷è¿÷ÿI‰ÆH…À…dÿÿÿL‰ïIƒÄ èˆóùÿI‰D$ø‹ƒè H‹A‰D$ðH9]¸…ÿÿÿH‹EÈdH+%( uQHƒÄHL‰ø[A\A]A^A_]Ãf. „ E1Ééuÿÿÿ „ HcЃÀHÁâM‰ A‰D$ écÿÿÿL‰ÿE1ÿè}‚èÿë è†èÿf D L‹e¨H‹] H‰ßHƒÃ 賬 H;]˜uîL‰çE1ÿèK‚èÿékÿÿÿf D ó úUH‰åHƒì‹WdH‹%( H‰EøH‹…Ò~=ƒêHÁâHT ë € HƒÀ H9Ðt 9puòH‹UødH+%( uÉÃf „ 1Àëâèw…èÿ € ó úUH‰åAWAVAUATSHƒì(H‰}¸‹W dH‹%( H‰EÈ1À…ÒŽŒ I‰öE1í € H‹E¸M‰ìIÁäL A‹F …À~iE1ÿë D IƒÇE9~ ~FL‰ûI‹<$HÁãI H‹3èñùÿ„ÀtÜH‹AMI‰D$I‹$H‰CH‹E¸‹@ 9È~ IƒÅë— € H‹E¸AM‹@ 9ÈäH‹EÈdH+%( uHƒÄ([A\A]A^A_]Ã莄èÿff. „ ó úUH‰åAVE1öAUI‰ýH=Ûž ATE1äSH‰óHƒìdH‹%( H‰EØ1Àèö™èÿA‹M …É(ëF @ H‹8AƒÆL‰éI‰ØD‰òIƒÄèøÿÿA‹M D9á~ I‹U L‰àHÁàHÐH‹pH…öuÇIƒÄD9áäH=ß E1äE1öè”™èÿA‹M …É~ I‹U L‰àHÁàHÐHƒx t_IƒÄD9áæH=Ï E1äE1íè\™èÿ‹S …Ò~ H‹ L‰àHÁàHÈHƒx tQIƒÄD9âæH‹EØdH+%( ubHƒÄ[A\A]A^]à @ H‹8AƒÆ1ÉL‰êD‰öIƒÄèPõÿÿA‹M D9ágÿÿÿëƒH‹8AƒÅH‰Ú¹ D‰îIƒÄè%õÿÿ‹S D9âtÿÿÿëèƒèÿfUI‰ðA¹ H‰ÖH‰åHƒìdH‹%( H‰Eø1ÀH‹¶€ú+t"€ú-t}€ú th1ÀH‹UødH+%( …½ ÉÃLPHƒÀL‰¶HÿQŸ€úv'f „ €ù …‡ H‰¶I‰ÂHƒÀQŸ€úwâƒéaD‰ÈÓàA IBëHƒÀH‰éwÿÿÿ @ LPHƒÀL‰¶HÿQŸ€úv#f „ €ù u+H‰¶I‰ÂHƒÀQŸ€úwæƒéaD‰ÈÓà IBëªf D ¸ÿÿÿÿé0ÿÿÿè‚èÿUH‰åAVAUI‰õATI‰üSHƒìH‹ dH‹%( H‰EØ1ÀÇÿÿÿÿH5ÝŠ H‰ßèÔˆèÿE1ÀHØI‰$€8#u$LpM‰4$¶Pƒâ߀úGu1HƒÀI‰$AÇE H‹EØdH+%( ubHƒÄD‰À[A\A]A^]Ãfè»–èÿHuÐ1ÒL‰÷Ç H‰ÃèT‘èÿD‹E…Àu H‹UÐI9$tH=ÿÿÿwI‰$A‰E ëŸA÷Øëš A¸êÿÿÿëèèÿff. „ UH‰åAWI‰÷AVL5Š AUL‰öI‰ÍATSH‰ûHƒì(H‰U¸L‹'L‰çdH‹%( H‰EÈ1ÀèÞ‡èÿIÄL‰#A¾$ƒè0ƒø wcM…ÿt6è–èÿHuÀ1ÒL‰çÇ I‰ÅèjèÿI‰A‹E …ÀuH‹UÀH9tH‰ë¸êÿÿÿH‹UÈdH+%( u`HƒÄ([A\A]A^A_]à D L‰çL‰öè]‡èÿL‰îIÄH‹E¸L‰#L‰çL‰ è5èÿH…Àt°IÄ1ÀL‰#A€<$ t¦AÆ$ Hƒë›f D ÷Øë‘è€èÿ € UH‰åSHì Hƒ $ Hƒì(dH‹%( H‰Eè1ÀH‰ûH‹HH…ÿ„” Hµàïÿÿº èË“èÿL Û¶ H…Àto€{ L‹C8H½ØïÿÿH‹Ku:HƒìH.š ¾ P1ÀèbèÿZY…Àx<H‹…ØïÿÿH‹UèdH+%( u=H‹]øÉÃP¾ Hß™ 1ÀAQL‹K@è&èÿ^_…ÀyÄ1ÀëÇ @ HÍà I‰Áézÿÿÿè$èÿ @ UH‰åAVAULµpúÿÿI‰ÕATI‰üL‰òSH‰óHìp H‹¿([ dH‹%( H‰EØ1Àèp2öÿ…Àu$Hƒ}À t H‹MÈ1ÒL‰öL‰çI‹„$0[ H)ÙLéÿPH‹UØdH+%( uHÄp [A\A]A^]Ãè”~èÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1À€y tƒ>Gt:1À€9 tƒ> tH‹UødH+%( uUÉà D H‹EødH+%( u?Ééÿÿÿ ·Nfƒù/v%H‹EødH+%( u H‹‡0[ HÑH‰ò1öH‹@Éÿà¸êÿÿÿëœèõ}èÿ D ó úUH‰åATI‰ü¾úSH‰ËHƒìdH‹%( H‰Eè1Àè2ö „Àt1A€|$ tHI‹T$‹5Pv HƒëHÿH ËHDH)ÐI;D$vI‰D$H‹EèdH+%( u HƒÄ1À[A\]à D AÆD$ H‰ÚI‰\$ëè[}èÿff. „ UH‰åAWAVAUATSHì Hƒ $ Hìˆ L‹`H‰•hïÿÿI‰þL‰ËI‰ôH‰`ïÿÿE‰ÅdH‹%( H‰EÈH‹‡€ 1ÿH‰…xïÿÿèàÇöÿH‰Ç舾õÿI‹FhL‹ˆ L‰pïÿÿE„ítAA‹¶ˆ M…ät5I‹D$0H…Àt+IV`LxïÿÿL‰ùL‰çL…pïÿÿÿÐ…À…ƒ L‹pïÿÿfL‹…xïÿÿ1ÀM9È„Ö L‰ÈHƒìA‹Žˆ ‹5n0v L)ÀH » ¿ P1ÀèCùùÿI‹Vp^H‹pïÿÿ_H…Ò…½ M‹FxH‰È1ÒH‹½xïÿÿI÷ðH‰øH‰Ö1ÒI÷ðH‰ðH9ÖwIFxH)ÐH9؆· E„í„® E1ÉM…ät'H‰µXïÿÿL‰çAÿT$@H‹pïÿÿH‹½xïÿÿH‹µXïÿÿI‰ÁH9Ëv H9ù† H)ÙfHnÉH9ó†H M‹^xI‰ØI)ðIóI)ÛMûA‹L$P…ÉtL‰À1ÒH÷ñI)ÐH)ÓH‰ÚHC¹ ƒâH)ÐH…ÒH•€ïÿÿHEØH‰×1ÀHƒìóH«¸0 VL‰Ùf‰…†ïÿÿfHnÃL‰öI‹†ˆ flÁL‰˜ïÿÿH‹½hïÿÿM‰ùH‰… ïÿÿA‹† Ç…€ïÿÿG ‰…¨ïÿÿH‹…`ïÿÿ…ˆïÿÿÿÐZY…À…Ø H‹…pïÿÿI‰†€ E„íu.I‹Vhðƒ„$|ÿÿÿ H‰‚( I‹D$HH…ÀtA‹¶ˆ L‰çÿÐ…Àx¸ H‹UÈdH+%( …‰ HeØ[A\A]A^A_]Ãf D H‹½xïÿÿH‰ÖH!ÎH!úéLþÿÿ H)ÞI‰ØM 7E1ÿ1öé·þÿÿ @ H‰ÃéJþÿÿ „ Iƒ~p …tþÿÿI‹~x1ÒH‰øH÷ØH÷÷HÚH)ÑfHnÉé]þÿÿ¸ÿÿÿÿédÿÿÿèzèÿ € UH‰åAWL=¡l AVL5u AUI‰ýH‰÷ATI‰ôS1ÛHƒì8dH‹%( H‰EÈ1ÀH‰u¸¶ÆE¯ @ „À„è PàLW€úYw<¶ÒIc–Lò>ÿâ € AÆE IU`Iu\H}¸L‰U¸èföÿÿ…À„› f D ‹5f-v L‰á1ÿ1ÀHĸ è?öùÿ¸êÿÿÿH‹UÈdH+%( …k HƒÄ8[A\A]A^A_]à „ L‰U¸<y„\ AÆE¶G<,t< …˜ HW ¶H‰×HR< tò<,tîH‰}¸¾Ð» ƒê0ƒú ‡ÿÿÿHuÀº è‡èÿH‹uÀI‰E0I‰Â¶€ú t€ú,u HF @ ¶H‰ÆHƒÀ€ú tñ€ú,tìH~H‰}¸„Ò„— ƒêi€ú ‡ÿÿÿH ýt ¶ÒHc‘HÈ>ÿà @ L‰U¸<L„„ AÆEAÇE,@ ¶G< t<,…À HW ¶H‰×HR< tò<,tîH‰}¸¾Ðƒê0ƒú ‡Kþÿÿº HuÀèõ‡èÿH‹}ÀPÿH‰}¸úÿ ‡vþÿÿA‰E,¶„À… þÿÿ € „Ût€}¯ uAÇE8 IÇE0 † 1Àé]þÿÿ € L‰U¸<G„¼ AÆEAÇE( ¶G< t<,… HW ¶H‰×HR< tò<,tîH‰}¸¾Ðƒê0ƒú ‡“ýÿÿº HuÀè=‡èÿH‹}ÀPÿH‰}¸úÿ ‡¾ýÿÿA‰E(¶ébýÿÿf. „ A¶L‰×éLýÿÿ @ AÆE IUhIudH}¸L‰U¸èÖóÿÿ…À…výÿÿAöEd…+ H‹}¸¶éýÿÿ € AÆEAÆE¶GL‰×L‰U¸éîüÿÿf D AÆE¶GL‰×L‰U¸éÓüÿÿ AÆE¶GL‰×L‰U¸é»üÿÿ AÆE ¶GL‰×L‰U¸é£üÿÿ AÆE¶GL‰×L‰U¸é‹üÿÿ AÆE¶GL‰×L‰U¸ésüÿÿ AÆE¶GL‰×L‰U¸é[üÿÿ AÆE¶GL‰×L‰U¸éCüÿÿ AÆE¶GL‰×L‰U¸é+üÿÿ AÆE ¶GL‰×L‰U¸éüÿÿ AÆE¶GL‰×L‰U¸éûûÿÿ AÆE¶GL‰×L‰U¸éãûÿÿ AÆE¶GL‰×L‰U¸éËûÿÿ L‰×HuÀº L‰U èk…èÿH‹}ÀL‹U I‰E@I9ú„îûÿÿH‰}¸¶é’ûÿÿf. „ AÆEAÆE¶GL‰×L‰U¸énûÿÿf D AƒEl¶GL‰×L‰U¸éSûÿÿ AÆE¶GL‰×L‰U¸é;ûÿÿ AÆE ¶GL‰×L‰U¸é#ûÿÿ AÆEé?ýÿÿf D AÆEéwüÿÿf D AÆEéŸûÿÿf D HU´H=I 1ÀL‰þÇE´ èlõÿ‹E´º @ H‹}¸…ÀDÂA‰Ep¶é·úÿÿL‰×éUüÿÿL‰×é}ûÿÿL‰×éýüÿÿMiÒè MiÒè M‰U0H~€~sH‰}¸…ËúÿÿAÇE8 » ¶FÆE¯éaúÿÿAÇE8 » ¶FÆE¯éGúÿÿAÇE8 » ¶FÆE¯é-úÿÿ€}¯ …-üÿÿAÇE8 1Àé‚úÿÿèÇsèÿ € UH‰åAWAVAUATSHƒìdH‹%( H‰EÈ1ÀH9¶Ø uGI‰ÖH‹I‰ýH‰óH‰ÐH9×t3 H9ÃtSI9ÆtH‹ I9Åuîf D H9Ó„ I9Öt H‹I9ÕuêfH‹EÈdH+%( …Ü HƒÄ[A\A]A^A_]Ãf D I9Þt»L‹#M9åuë±f „ M‹$$M9åt*L‰çèÀöÿH9ÃtL‰çè‚ÀöÿI9ÄuAƒ¼$à ’M9æuÍI‹U ë€ € I9Þ„wÿÿÿL‹#A¿ M9åu édÿÿÿ @ M9æ„WÿÿÿM‹$$M9å„JÿÿÿH‰ÞL‰çè_Àöÿ„ÀuÛH‰ÞL‰çèÐÀöÿ‹“à B…ÒANljƒà M9æu¿éÿÿÿè\rèÿff. „ UH‰åAWAVI‰öAUE‰ÅATI‰ÌSH‰ÓHƒì(H‰}°dH‹%( H‰EÈ1ÀHÇ HÇ è=^øÿÇE¼ I‰ÇH…Àu;éy f „ I‹WH)ÂI‰$E…í~9H…Ò…a L‰ÿè^øÿI‰ÇH…À„C H‹H…À„ç Iƒ<$ tÀE…í1 Iw-L‰÷è›OøÿA‰Â…Àu½E…í„S ‹5‰%v 1ÿL‰ñ1ÀH² D‰U¼1ÛL%3Œ èUîùÿH‹}°èŒ]øÿD‹U¼H…ÀI‰Ç„L @ Mo-L‰÷D‰U¼L‰îè5OøÿD‹U¼…À… A¶G*A¹g ƒàð<t <EÉAƒáõAƒÁwHƒìM‹GAƒÂL‰âAU‹5÷$v D‰Ñ1ÿ1ÀD‰U¼» èÎíùÿXD‹U¼Zé· Iw-L‰÷èÄNøÿ…À…åþÿÿE…íugA¶G*ƒàð<…ÐþÿÿI‹WL‰ÿH‰I‹G H)ÐI‰$è=]øÿI‰ÇH…À…¾þÿÿHƒ; „¯ 1ÀH‹UÈdH+%( … HeØ[A\A]A^A_]Ãf~§ƒE¼‹E¼A9Å…gþÿÿë• @ A¶G*ƒàð<…Qþÿÿé˜þÿÿ „ÛuwL‰ÿD‰U¼èÀ\øÿD‹U¼H…ÀI‰Ç…¸þÿÿ‹5þ#v L‰ñ1ÿ1ÀH„¯ è×ìùÿHÀ¯ ‹5Þ#v 1ÿ1ÀèÁìùÿ¸êÿÿÿéSÿÿÿ‹5Å#v E…í?L‰ñu\H ° 1ÿ1Àè—ìùÿë>‹5£#v L‰é1ÿ1ÀHkŠ D‰U¼1ÛèvìùÿD‹U¼éaÿÿÿM‰ðD‰éHˆ¯ 1ÿ1ÀèWìùÿHЯ é{ÿÿÿHCŠ 1ÿ1Àè;ìùÿëâèDoèÿ @ UH‰åAWI‰ÿH‰ÏAVI‰ö¾x AUM‰ÅATS‰ÓHƒì(dH‹%( H‰EÈ1Àèhª÷ÿH…À„K A€¾™[ I‰Ä…® I‹†@\ €x … A‹O9˃´ M‹H›IÁ€x u I‹T$ Æ@H‰PI‹WfHnÀE1öHJI‰OI‰T$`H‹PL‰`¸ fHnÊflÁA$L‰"fA‰G M…ítM‰e H‹EÈdH+%( …² HƒÄ(D‰ð[A\A]A^A_]Ãf „ A‹OH‹@0I+†¨[ I† [ I‰D$(9Ë‚LÿÿÿC…É„ A‰Î9Ás EötD9ðwö9ÁCÁD9ð‡1 Aþfff‡{ D‰ò¾( ‰M°H‰×H‰U¸è|~èÿI‰ÁH…À„X E…öH‹U¸‹M°t2H’L‰ÈIÑf „ fHnÀHÇ@ HƒÀ(flÀ@ØH9Ðuâ…ÉtdI‹ƒéL‰ÈH4‰HJ(Lñë € HƒÁ(H‹2H9ÖtL‹@H‹zL‰FI‰0H‰H‰xH‹rHƒÀ(H‰pè¶rH‹R @ˆpðH‰PøH‰ÊI9ÊuºE‰wM‰é@þÿÿf D A¾ ƒø ‡ñþÿÿ¾( ¿ ‰M¸è—}èÿI‰ÁH…Àtw‹M¸º é ÿÿÿf€x# I‹T$…é D‹@D‰E¸H…҈ H‰×H‰U°è$èÿI‰ÆH…À„ª H‹U°‹}¸H‰ÆèE• H‹U°H9Â…† M‰t$(AÆD$Héýÿÿ @ A¾ôÿÿÿIƒ|$( t8I‹|$8H…ÿt.I‹t$@è–tèÿIÇD$8 IÇD$@ IÇD$( IÇD$p A€|$H uL‰çèrhèÿéŸýÿÿ D AÆD$H I|$(诒 ëÜL‰÷èNhèÿIÇD$( A¾ôÿÿÿë» D H‹xH‰U¸è«†èÿH‹U¸A‰ÀéÿÿÿA¾êÿÿÿéRÿÿÿA¾ôÿÿÿé;ýÿÿè¤kèÿ @ ULzX fïÀH‰åAWI‰÷AVLM I‰þAUATA‰ÌSH‰ÓHƒìHdH‹%( H‰EÈ1ÀHÇ …ÉL‰ÎHÇ H H‰} L‰ÇE¸L‰M˜”EÁŸE‰M¸E¨èä L‹M˜…Àˆ¬ €}à …ô €}À t<H‹E¨E1íI‰H‹E°H‰H‹EÈdH+%( …- HƒÄHD‰è[A\A]A^A_]Ãf D ‹5Î v 1ÿ1ÀHÆ… èªçùÿE…äe‹5³ v L‰ñuzHóª 1ÿ1ÀèŠçùÿH« ‹5‘ v 1ÿ1ÀA½êÿÿÿènçùÿé~ÿÿÿf „ ‹5n v A‰ÅH « 1ÿ1ÀèGçùÿéWÿÿÿf‹5N v M‰ðD‰á1ÿHSª 1Àè$çùÿë˜fH… 1ÿ1Àèçùÿë„‹5 v L‰ñ1ÿ1ÀHêª L‰M˜èñæùÿLÜV H‹u˜H? L‰ÇÇE¼ è½â ‹5Þ v L‰ñ1ÿHf© 1Àè·æùÿH © é(ÿÿÿè¶ièÿf D ó úUH‰åAWD¾úAVAUA‰ÕATI‰ôSH‰ûD‰ÿHƒì(H‰M¸dH‹%( H‰EÈ1Àèáá „ÀtOL‹3L‰÷ètlèÿL‰öL‰çH‰E°èyèÿ…Àua€{! „§ E¶íHÌ Bö(…á €{" … € €{$ uRH‹EÈdH+%( …¼ HeØ1À[A\A]A^A_]Ãf D H‹U°L‰öL‰çè!gèÿ…Àu½H‹E°A€< u²é|ÿÿÿ D ÆC$ ‹5 v L‰á1ÿHŒƒ 1Àè›åùÿëf „ €{" tJ‹C ‹KƒÀ‰C 9È…fÿÿÿHƒìƒÁL‹E¸E‰ùAT‹5t v 1ÿ1À‰K H+ƒ èMåùÿXZÆC$é8ÿÿÿf‹K ëÅèFhèÿf D ó úUH‰åAWAVI‰ÎAUI‰õATA‰ÔSH‰ûHƒì(dH‹%( H‰EÈ1À€ „ž H‹GH…Àu H‰ÈH+GH‰G€{" t,H…À•À¶ÀH‹UÈdH+%( …_ HƒÄ([A\A]A^A_]ÃA¾üè%à „ÀtCL‹;L‰ÿè¸jèÿL‰þL‰ïI‰ÆèZwèÿ…À„ª L‰òL‰þL‰ïèÄeèÿ…ÀuC€|5 „Œ @ 1Àë‰ @ ¾úèÎß „ÀtìL‹;L‰ÿèajèÿL‰þL‰ïH‰E¸èwèÿ…Àt&H‹U¸L‰þL‰ïèoeèÿ…Àu»H‹E¸A€| u¯ € €{! uZ€{" t‹C ƒÀ‰C ;CuŽÆC 1ÀL‰sé ÿÿÿ € €{! uR€{" t‹C ƒÀ‰C ;C…ZÿÿÿÆC#¸ éÙþÿÿ @ E¶äH=À Bö u¨€{" u”1Àé¶þÿÿf „ E¶äHÀ Bö u´€{" uœ1ÀéŽþÿÿèlfèÿff. „ ó úUA‰ÈH‰åAUI‰ÕATI‰ôSH‰ûHƒì(dH‹%( H‰EØ1ÀHƒ? …¢ I‹t$I‹D$ L‰kóA~$HÇC H‰C(fHnÎA‹D$(flÁ‰C0CH…ötA€|$$ u(HÇ 1ÀH‹UØdH+%( … HƒÄ([A\A]]ÃM‹L$A‹T$¹ 1ÿfInÁflÁA…0 èyqèÿH‰HƒøÿtI1Àë @ ‹ž&v …À…Pÿÿÿ‰MÌH‹ äu º ¾ H=}€ èª}èÿD‹EÌÇh&v é ÿÿÿ‹5Ev Hu€ ¿ 1Àè âùÿHÇ ƒÈÿé@ÿÿÿèeèÿf. „ ó úUH‰åSH‰ûHƒìH‹?dH‹%( H‰Eè1ÀH…ÿtH‹sè0mèÿHÇ H‹EèdH+%( uH‹]øÉÃè¿dèÿff. „ @ ó úUH‰øH‰åHƒìdH‹<%( H‰}ø1ÿ…ÒtnD‹7v ‰ÒH‰pL¯Â1ÒL‰@M…Àt IPÿ1öI…ÐHEÖ€ùH‰ÒƒâƒÂ‰PH‹EødH+%( u>‹5Cv L‰Á¿ 1ÀÉH éáùÿ „ HÇ@ H‹EødH+%( uÉÃèdèÿfó úUH‰åAVI‰ÖAUA‰ÍATI‰ôSH‰ûHƒìH‹~dH‹%( H‰EØ1ÀèŠ+ A¶–õ ˆS$„Òt2D‰k „ÀuJI‹|$ D‰îèð* I‹|$(‰C(H…ÿtP1öè´9 ‰C f D H‹EØdH+%( u:HƒÄ[A\A]A^]à @ ÇC(ÿÿÿÿI‹|$(D‰îèw9 ‰C ëÇ € ÇC ÿÿÿÿë·è:cèÿf. „ ó úU¾( H‰åSH‰ûHƒìdH‹%( H‰Eè1ÀÇG ¿ è«sèÿH…ÀtJH‰ÂHˆ @ fHnÂHÇB HƒÂ(flÀBØH9ÊuâE1ÀH‰H‹EèdH+%( uH‹]øD‰ÀÉÃA¸ôÿÿÿëÝèŸbèÿff. „ @ ó úUI‰ËI‰ù¹ H‰åHƒÄ€óoBdH‹%( H‰Eø1ÀLU€L‰×óH«H‹BH‹J$L‰]°ÇE˜ÿÿÿÿH‰E‹B(H‰MœH‹Ž8[ )EÐH‹IHƒøÿt1H…Ét,HcøHÁïH ùH‹ H£Ár1ÀH‹UødH+%( uÉà D ‹R L‰ÑL‰ÏèªòÿÿëÚèãaèÿ UH‰åAVAUATSLœ$ ÿÿHì Hƒ $ L9ÜuïHƒì E1ÉI‰ôI‰ÖI‰ýH‰ËH•ÐÿþÿL…ÈÿþÿL‰öL‰çdH‹%( H‰EØ1À¹ èlûÿ…Àu H‹•Èÿþÿƒ:Gt$H‹UØdH+%( uDHÄ [A\A]A^]à D ·Jfƒù/v H9ÙuLñE1ÀL‰æL‰ïè˜þÿÿëºf D ¸êÿÿÿëèaèÿ @ ó úUH‰åAVAUI‰ýATSHƒì‹OdH‹%( H‰EØ1À…É„¿ H‹E1öf. „ D‰òH ’HÁãHL‹"L9ℇ D I‹$I‹D$fInÄflÀH‰BH‰Iƒ|$( A$t8I‹|$8H…ÿt.I‹t$@èÆhèÿIÇD$8 IÇD$@ IÇD$( IÇD$p A€|$H uZL‰çè¢\èÿI‹E HL‹"L9âu‚A‹MAƒÆA9΂QÿÿÿL‰ïèІ AÇE H‹EØdH+%( u@HƒÄ[A\A]A^]à D AÆD$H I|$(è—† L‰çè8\èÿI‹E HL‹"I9Ô…ÿÿÿëè½_èÿff. „ fó úUH‰åAVI‰þAUATI‰ÔS‰óHƒìH‹?dH‹%( H‰EØ1ÀA9v w8ƒþ †“ A½ f D EíD9ësøD‰îHÁæè$YèÿH‰ÇH…Àt{I‰E‰n A‹NAA‰F…Éuë/ @ óo …Ét ‰ÈHÿHÁàÑéHø‰ÊHÁâHúL;brØH‰Ç‰ 1ÀL‰gH‹UØdH+%( u$HƒÄ[A\A]A^]þ A½ éxÿÿÿ¸ôÿÿÿëÍèÅ^èÿ D ó úUH‰åSH‰ûHƒìdH‹%( H‰Eè1ÀèS… HÇC H‹EèdH+%( uH‹]øÉÃèz^èÿf. „ ó úUH‰åHƒìD‹OdH‹%( H‰Eø1ÀE…É„Ú EQÿD‰WH‹?Aƒù„ê Aƒù„ó ¾ A¸ ë) @ óo H‰ÊD‰À4 DFE9ÁvGƒÆA9ñ†› D‰Á‰ò‰ÀHÁáHÁâHúHÁàHùL‹ZHøL9Yrµóo‰ð4 DFE9Áw¹IÁâJH‹rD‹…Àuë. óo…Àt ‰ÂBÿHÁâÑèHú‰ÁHÁáHùH;qrØH‰×D‰H‰wH‹EødH+%( u4Éà D IÁàóBo ëÛD‰ÐHÁàHøH‹pD‹ ëÁH‰úA¸ ë×è&]èÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt H‹EødH+%( u$H‹GÉÿàf. „ H‹EødH+%( uÉ1ÀÃèÈ\èÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿtH‹EødH+%( u3H‹GÉÿà‹5ˆv 1ÿ1ÀH èdÙùÿH‹EødH+%( uɸêÿÿÿÃèY\èÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt H‹EødH+%( u"H‹GÉÿàf. „ H‹EødH+%( uÉÃèú[èÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt H‹G H…ÀtH‹UødH+%( uÉÿà D H‹EødH+%( uÉ1ÀÃè˜[èÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1À@€þt'H…ÿt"H‹G(H…ÀtH‹UødH+%( u Éÿà € H‹EødH+%( uÉ1ÀÃè0[èÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt H‹G0H…ÀtL‹UødL+%( uÉÿà D H‹EødH+%( uÉ1ÀÃèØZèÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt H‰w`H‹EødH+%( u H‹Éÿà € H‹EødH+%( uÉ1ÀÃèxZèÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt H‹EødH+%( u$H‹G@Éÿàf. „ H‹EødH+%( uÉ1ÀÃèZèÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…Òt0€:euÆFTHƒÂH…ÿt6H‹G8H…Àt-H‹MødH+ %( u;Éÿà 1ÀH‹UødH+%( u$Éà D ‹5¦ v HÛš 1ÿ1Àè‚Öùÿ¸êÿÿÿëÍè†Yèÿf D ó úUH‰åATSHƒì H‹_`dH‹%( H‰Eè1ÀH…Û„ H‹GXH…À„ L‹#L9ã„„ ‹@ë € M‹$$L9ãtoA9D$uð1ÀA€¼$ë u`H‹{‰uÜèÈ ‹uÜ„ÀueH‹{ èB I‹¼$˜ ‰Æèç ‰Æ¸êÿÿÿƒþÿt)H‹EèdH+%( uQHƒÄ L‰ç[A\]é@A D ¸êÿÿÿH‹UèdH+%( u(HƒÄ [A\]ÃH‹EèdH+%( uHƒÄ L‰ç[A\]é/A èwXèÿ € ó úUH‰åAWAVI‰ÖAUATSH‰óHƒì(H‰}°H‰M¸dH‹%( H‰EÈ1ÀH…É„u H…ÿ„. 1ÒH‰ÏHuÀè hèÿH‰ÁH‹EÀH‰Ê€8 •ÀHÁê •ÂÐ…Ý H…É„Ö H‹H9Ó„j A‰ÍH9’Ø „Ú L‹"„À„ I‰ÔE‰¬$€ M‹$$L9ãtM9¤$Ø uåL‰çèIûûÿI‹$H9Óu¹L‹;L9û„ E1äE1íë @ A¼ M‹?L9ûtZL‰ÿèûûÿ¾ L‰ÿ„ÀMEïèßSöÿH…ÀtØ‹@M…íA•Ä…ÀA‰‡€ •ÀA Ät·L‰úL‰îH‰ßèqãÿÿM‹?L9ûu¯f „ Hƒ}¸ D‰à”ƒð ÂA‰Ô…Ÿ Hƒ}° „ L‹+L9ëu:ërfAÿ ð ‡ó E…ÿtHE„ä„- L‰ï¾ è˜?öÿM‹m AÆFUL9ët:E‹½€ M9Ø uºL‰ïèBúûÿA‰ÄE…ÿ…6 L‰ï¾ èY@öÿM‹m L9ëuÆA€~U „¡ èðãþÿ„À„à 1ÀH‹UÈdH+%( …‹ HƒÄ([A\A]A^A_]à @ I9Ü„—þÿÿM9¤$Ø …€þÿÿésþÿÿ @ H‹M°‹ITH…É…þÿÿ¹ éþÿÿf D I‰ÔéGþÿÿ „ ‹5î v A¸ ð 1ÿ1ÀD‰ùHΗ èÁÒùÿ¸êÿÿÿéaÿÿÿ € L‹>L9þ… þÿÿéGÿÿÿ € HÉ— ‹5Ÿ v 1ÿ1Àè‚Òùÿ¸êÿÿÿé"ÿÿÿ‹5† v H[˜ 1ÿèdÒùÿ¸êÿÿÿéÿÿÿf. „ ‹5^ v „ÀtHß– 1ÿ1Àè6Òùÿ¸êÿÿÿéÖþÿÿHý– 1ÿ1Àè Òùÿ¸êÿÿÿé¼þÿÿH‹M¸‹5 v 1ÿ1ÀHu– èøÑùÿ¸êÿÿÿé˜þÿÿ‹5üv H_p 1ÀèÚÑùÿ¸êÿÿÿézþÿÿHGp é3ÿÿÿHE— é'ÿÿÿèÃTèÿ ó úUH‰åAUATSHƒìH‹ dH‹%( H‰EØ1ÀH9ßtCI‰ýE1äfH‰ßè(øûÿ¾ H‰ß„ÀLEãèõPöÿH…Àt8M…ät3H‰ÚL‰æL‰ïèàÿÿH‹L9ëuÅH‹EØdH+%( uHƒÄ[A\A]]à H‹I9Ýu ëÙè)Tèÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀÇ H‹EødH+%( uÉ1ÀÃèçSèÿ € ó úUH‰åAUI‰ýATSHƒìH‹?dH‹%( H‰EØ1ÀH‹ I9ýt fH‹GI‰ÜH‰CH‰èýOèÿH‰ßH‹M9ìuâH‹EØdH+%( u HƒÄ[A\A]]ÃèsSèÿ ó úUH‰åAVI‰öAUI‰ÕATSH‰ûHƒì dH‹%( H‰EØ1ÀH;?„¬ L‹gfHnÇI‹T$fInÔflÂHúÿ wLHƒÂH‰ÐA·NfInÅHÁâfHnÉflÁADI‰D$1ÀH‹UØdH+%( … HƒÄ [A\A]A^]ÿ )EÀèBeèÿH…ÀtqfoEÀH‰Cº HÇ@ I‰$I‰Ä¸ é~ÿÿÿ ¿ èeèÿI‰ÄH…Àt2HÇ@ H‹CfHnÃ1ÒL‰cfHnØflÃA$L‰ é5ÿÿÿèLRèÿ¸ôÿÿÿéQÿÿÿfó úUH‰åAWAVAUA‰ýATSHƒìHH‰u˜dH‹%( H‰EÈ1ÀH‹HÇE¨ H9Æt1Ò HPH‹ H;E˜uóH‰U¨Hu¨º D‰ïèP{ Hƒøt0è#gèÿ‹ ÷ØH‹UÈdH+%( …” HƒÄH[A\A]A^A_]à D H‹E˜Lu°L‹ L9àtb „ E1ÿIƒ|$ I\$uë>f D IƒÇHƒÃM;|$s)óoº L‰öD‰ï)E°èÃz HƒøtÓè–fèÿ‹ …ÀuM‹$$L;e˜u¦1Àé`ÿÿÿ÷ØéYÿÿÿè#Qèÿ ó úUH‰åAWA‰ÏAVI‰öHu¨AUA‰ýATL¢@[ SH‰Óº HƒìHdH‹%( H‰EÈ1Àè—y Hƒø…‘ H‹E¨E„ÿH‰ÂHÊHEÂH‰ÂHÁâHƒÂL9ò‡l HPÿH‰U¨H…À„3 Lu°E„ÿt|é– D ¿ èþbèÿI‰ÇH…À„2 HÇ@ fInÄ1ÒH‹ƒH[ L‰»H[ fHnèflÅAL‰8HƒÂH‰ÐfoM°HÁâALI‰GH‹E¨HPÿH‰U¨H…À„® º L‰öD‰ïèÂx Hƒø…¼ L;£@[ „gÿÿÿL‹»H[ fInÄI‹WfInßflÃHúÿ vˆ¿ )Eè?bèÿH…À„v foEHÇ@ º H‰ƒH[ I‰I‰Ç¸ éLÿÿÿf. „ ¿ èöaèÿI‰ÇH…À„* HÇ@ fInÄ1ÒH‹ƒH[ L‰»H[ fHnðflÆAL‰8HƒÂH‰ÖH‹E°H‹M¸HÁâHÈHÉfHnÀfHnÑflÂADH‹E¨I‰wHPÿH‰U¨H…À„ º L‰öD‰ïè£w Hƒø… L;£@[ „PÿÿÿL‹»H[ fInÄI‹WfInçflÄHúÿ †mÿÿÿ¿ )Eè aèÿH…ÀtWfoE¾ º HÇ@ H‰ƒH[ I‰I‰Çé5ÿÿÿ 1ÀH‹UÈdH+%( u HƒÄH[A\A]A^A_]à „ ¸ÿÿÿÿëÓè4Nèÿ @ ó úUH‰åAWAVAUATSHƒì(dH‹%( H‰EÈH‹†8[ H…Àtr€x ulL‹¦@[ H†@[ I‰ýH‰óH‰E¸I9ÄtOE1öIƒ|$ M|$t, € I‹OI‹H‰ÞL‰ïèÖëÿÿ…Àu$IƒÆIƒÇM9t$wÛM‹$$L;e¸uºf „ 1ÀH‹UÈdH+%( uHƒÄ([A\A]A^A_]ÃèkMèÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…öt H‹1ÒH9øHDÂH‹UødH+%( uÉà H‹H9øHDÆëàèMèÿff. „ @ ó úUH‰åSHƒìH‹v dH‹%( H‰Eè1ÀH…ötCH‰ûH‹º([ èìâõÿH…Àt/‹@ 9Cv'H€H‹HÐH‹UèdH+%( uH‹]øÉà € 1ÀëàèLèÿff. „ @ ó úUI‰É¹ H‰åAVAULµ`ÿÿÿI‰ýATL‰÷I‰ôHìˆ H‹r dH‹%( H‰EØ1ÀóH«H‹‚P L‰MÇ…xÿÿÿÿÿÿÿH‰…pÿÿÿL‰E¸H…ö„” I‹¼$([ è'âõÿH…À„… ‹P(D‹H ‹@$‰•|ÿÿÿI‹”$8[ ‰E€H‹RHƒøÿt:H…Òt5HcÈHÁéHÊH‹H£Âr!1ÀH‹UØdH+%( u>HĈ A\A]A^]ÃE1ÀL‰ñD‰ÊL‰æL‰ïèLÜÿÿëËf. „ ¸êÿÿÿ뺸þÿÿÿë³èmKèÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1À@ˆðˆÔH‹—8[ f‰Eö1ÀH…Òt€z tH‹UødH+%( uJÉà € H‹—@\ €z uÛH‹‡0[ H…Àt!Hƒx tH‹WH‹wLEöH MÌÿÿè¸ïúÿ뮸êÿÿÿë§èÊJèÿf. „ ó úUH‰åAVAUATSHƒìL‹g(dH‹%( H‰EØ1À€úÒƒâþƒÂM…ät"H‹EØdH+%( u[HƒÄL‰à[A\A]A^]à ‹ê v L‹O0H‰ûA‰ðL‹w¹ 1ÿDhÿM!ÍMîM)éL‰öèVèÿHƒøÿt¨N$(H‰C8L‰s@L‰c(ë–èJèÿff. „ ó úUH‰åSHƒìdH‹%( H‰Eè1ÀHƒ( t5H‰ûH‹8H…ÿt)H‹s@è(RèÿHÇC8 HÇC@ HÇC( HÇCp H‹EèdH+%( uH‹]øÉÃèžIèÿff. „ ó úUH‰åSH‰ûHƒìdH‹%( H‰Eè1ÀHƒ( t2H‹8H…ÿt)H‹s@è¨QèÿHÇC8 HÇC@ HÇC( HÇCp €{H uH‹EèdH+%( u*H‹]øÉà D ÆCH H{(èÂo HÇCp HÇC ëÇèôHèÿ @ ó úUH‰åATI‰üHƒìdH‹%( H‰Eè1ÀHƒ( t7H‹8H…ÿt.I‹t$@èQèÿIÇD$8 IÇD$@ IÇD$( IÇD$p A€|$H u"H‹EèdH+%( u%L‰çL‹eøÉéÎDèÿf D AÆD$H I|$(èo ëÌèQHèÿó úUA‰ÊfnÆfnêfAnÊfAnàfbź@ fbÌH‰åAUflÁATSH‰ûHƒÇH‰ÙLk0Hƒì(D‹e(fn]0dH‹%( H‰EØ1ÀfAnÔfbÓfÖUÈHÇGø HÇGh HƒçøH)ùƒÁxÁéóH«CL‰ïÇH ó~EH‹uD‰KÇC E C èG„÷ÿE…ät2H‹EÈÇC H‰Cp¸x f‰CH‹EØdH+%( uHƒÄ([A\A]]ÃL‰ïèhJèÿƒÀ8ƒàøëÒèKGèÿff. „ ó úUA‰ÊfnÚfAnÐfAnÊfnƺ@ fbÊfbÃH‰åATflÁSH‰ûHƒÇH‰ÙLc0HƒìdH‹%( H‰Eè1ÀHÇGø HÇGh HƒçøH)ùƒÁxÁéóH«CL‰çD‰Kó~EH‹uÇH ÇC E C èPƒ÷ÿL‰çè¨IèÿƒÀ8ƒàøf‰CH‹EèdH+%( u HƒÄ[A\]ÃèqFèÿó úUH‰åAWI‰×Hl‰ AVI‰öAUI‰ý¿ ATSH‰ËHƒì(‹5Aúu dH‹%( H‰EÈ1ÀèÃùÿI‹·([ M…ít}L‰ïAÿUHxH‰E¸èl H‹M¸H…ÀI‰ÄtoÇ F AL‰ïL‰âfA‰D$L‰þAÿUA‰Å…Àu1É1ÒL‰æL‰÷ÿÓA‰ÅL‰çè#BèÿH‹EÈdH+%( u_HƒÄ(D‰è[A\A]A^A_]Ãf¿ è*l I‰ÄH…ÀuA½ôÿÿÿëø AÇ$F ‹5wùu 1ÿfA‰D$Hl† 1ÀA½êÿÿÿèGÂùÿëŠèPEèÿó úUH‰åAWAVAUI‰ýATI‰ôSHƒì(‹^dH‹%( H‰EÈ1À€=ùu uƒû‡ HÒA HcšHÐ>ÿàH‹=QÃu ‰Ù¾ Hv` èÖCèÿëÊ @ L‰îL‰çèUä ‰E¼f‹E¼…ÀuZM‹¥([ I‹ $I9ÜtJf „ I‹…0[ H…À„Ø H‹@8H…Àt H‰ÞL‰ïÿÐM‹¥([ „Àt H9›Ø „Ï H‹L9ãu¿H‹EÈdH+%( …J ‹E¼HƒÄ([A\A]A^A_]Ãf. „ L‰îL‰çèw ‰E¼é]ÿÿÿ D L‰îL‰çè}Ÿ ‰E¼éEÿÿÿ D L‰îL‰çè… ‰E¼é-ÿÿÿ D L‰îL‰çèmÉ ‰E¼éÿÿÿ D L‰îL‰çèÅþ ‰E¼éýþÿÿ D H‹L9à„Mÿÿÿ @ H‹ I9Äuøé<ÿÿÿ M‹4$M9æ„$ÿÿÿE1ÿ „ H‰ÞL‰÷èU‘öÿI9Þt<uM…ÿL‰÷MDþL‰þ躑öÿM‹6M9æuÒM…ÿt?I¿ èj H‹ƒ I‰‡ ‹ƒà Hǃ ƒèA‰‡à ǃà M‹¥([ é›þÿÿè CèÿÇE¼êÿÿÿé’þÿÿó úUH‰åATI‰üSH‰óHƒìdH‹%( H‰Eè1À€=Òöu ucI‹„$8[ H…Àt€x t H‹CH‹UèdH+%( …… Heð[A\]ÃI‹„$0[ H…Àtcƒ;Gu^I‹”$H\ H‰ÞL‰çÿPH˜H…Ày¶ë¸ @ ‹F(HƒìH‹NH–… H‹=¯Àu P‹F$P‹F PL‹N1ÀL‹F¾ è*AèÿHƒÄ é^ÿÿÿHÇÀêÿÿÿéhÿÿÿè Bèÿff. „ @ ó úUº H‰åHƒìdH‹%( H‰Eø1ÀÆGf‰WÇGÇGÆG@„öt9ÆGº ‰G8H‹Îö H‰W0H‰G(HÇG@ H‹EødH+%( u Éà D ¸ º † f‰G¸ ë»è~Aèÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀÆ…Òu H…öt9H‹EødH+%( …‡ Éé0ÇÿÿÆG H‹EødH+%( unÉ1ÀÃf „ º € ÆGf‰WÇGÇGÆGt'ÆGº 1À‰G8H‹æõ H‰W0H‰G(HÇG@ 똸 º † f‰G¸ ëÏèª@èÿf. „ ó úUH‰åHƒìH‹dH‹%( H‰Eø1ÀÆ…Òu"H…öt5H‹EødH+%( …‡ Éé\Æÿÿ @ ÆG H‹EødH+%( ujÉ1Àú € ÆGf‰WÇGÇGÆGt+ÆGº 1À‰G8H‹õ H‰W0H‰G(HÇG@ ë @ ¸ º † f‰G¸ ëËèÖ?èÿf D ó úUH Z[ H‰åAWAVLw0AUI‰õATSH‰ûHƒìD‹GL‹(dH‹%( H‰EÈ1ÀAƒø IcÀHó×r H‹ ÂH[ H…ÉHDÈH [ ¾ L‰ï1ÀèK>èÿA‰Ä‹C …Àt M…ÿ…¸ H[ ¾ L‰ï1Àè">èÿAÄ‹C …Àu`Ls(‹C Hƒì‹K¾ AVD‹KHˆ‚ L‰ïPD‹C1Àÿs èæ=èÿAÄIcÄH‹UÈdH+%( …– HeØ[A\A]A^A_]Ãf D ƒøtŸ‹Kp…Ét˜D‹CtH~Z L‰ï1À¾ è’=èÿAÄévÿÿÿf. „ L‰ù¾ L‰ïHºSZ› /¸D HÁé H‰ÈH÷âH‰ÑHZ HÁé HiÁ Êš;I)Ç1ÀM‰øè?=èÿAÄéÿÿÿèB>èÿfó úUH‰åHƒìdH‹%( H‰Eø1À‹FƒøwH‹—([ ƒ„‚P H‹EødH+%( uÉÃèø=èÿ „ ó úUH‰åSH‰ûHƒì‹· dH‹%( H‰Eè1À…ötHVY H=žY èô ‹³” …öt*H‹EèdH+%( u0H‹]øHƒY H=nY 1ÀÉéÁ H‹EèdH+%( uH‹]øÉÃèf=èÿf D ó úUH‰åAVAUATSHƒìdH‹%( H‰EØH‹‡8[ H…À„Å €x …» D‹FL‹v(H‰óLn0L‹%h»u H ŸX Aƒø IcÀHiÕr H‹ ÂH„X H…ÉHDÈH‚X ¾ L‰ç1ÀèÁ;èÿ‹C …Àt M…ö…± L‰áº ¾ H=rX èøTèÿ‹C …ÀuaLk(‹C Hƒì‹K¾ AUH€ L‰çPD‹K1Àÿs D‹Cè_;èÿHƒÄ H‹EØdH+%( …Ž Heà1À[A\A]A^]Ãf „ ƒøtž‹Kp…Ét—D‹CtHöW L‰ç1À¾ è ;èÿéxÿÿÿ D L‰ñ¾ L‰çHºSZ› /¸D HÁé H‰ÈH÷âHÁê Hi ʚ;H‰ÑHW I)Æ1ÀM‰ðè¿:èÿé"ÿÿÿèÅ;èÿ D ó úH¾ ÿÿÿÿUH‰åHƒìH‹WdH‹%( H‰Eø1À € H‹Š L‹‚ H‹‚ H1ÈH…ðuãH‹EødH+%( uÉL‰ÀÃèZ;èÿf. „ ó úUH‰åHƒìH‹WdH‹%( H‰Eø1ÀH¸ ÿÿÿÿH…Æu*ðƒ„$|ÿÿÿ H‰²( 1ÀH‹UødH+%( uÉà € ¸ÿÿÿÿëáèì:èÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉE1ÉE1ÀéZ½ÿÿè¥:èÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉM‰ÁA¸ é½ÿÿèb:èÿfó úUH‰åAUATA‰ü¿0 S‰ÓHƒì(H‰uÀdH‹%( H‰EØ1ÀèÁ` I‰ÅH…Àt[D‰á¿ ¾ HÓçfHnÇEÀ)EÀè³JèÿfoEÀH…ÀtQD‰áI‰E HºÃõ(\Âõ(HÓãE‰e(HÁëAEH‰ØH÷âHÁêI‰UH‹EØdH+%( uHƒÄ(L‰è[A\A]]Ãè¨9èÿL‰ïE1íèý5èÿëÑff. „ ó úUH‰åAUATSHƒìdH‹%( H‰EØ1ÀH…ÿ„ H‹WI‰ý1ÛH…Òtnf „ I‹E H‹<ØH…ÿtOL‹'H‹WL‰"M…ät, @ I‰T$è†5èÿI‹$I‹T$L‰çH‰H…ÀtI‰ÄëÝ D I‰ü D L‰çèX5èÿI‹UHƒÃH9Ór›IÇE L‰ïè’_ H‹EØdH+%( u,HƒÄL‰ï[A\A]]é5èÿH‹EØdH+%( u HƒÄ[A\A]]Ãè›8èÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u H‹ÉéÜJèÿèW8èÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰÷é}4èÿè8èÿ „ ó úUH‰åAWAVI‰ÖAUI‰ýATS‰óHƒìH‹OdH‹%( H‰EÈ1ÀH…Éu[H‹A‰^iÛG†Èa¹ A+M(ÓëHØH‹I‰H…ÒtL‰rL‰0I‰FH‹EÈdH+%( …¬ HƒÄ1À[A\A]A^A_]à D H‹G HPH‹H‰W H9Ñs”H‹WH…ÒtlE1ÿJ‹<øH…ÿtWL‹'H‹WL‰"M…ät0 „ I‰T$è–3èÿI‹$I‹T$L‰çH‰H…ÀtI‰ÄëÝ D I‰ü D L‰çèh3èÿI‹UI‹E IƒÇI9×r—IÇE éÿÿÿèå6èÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿtNiÆG†ÈaH‹¹ +O(ÓèH‹<ÂH…ÿu ë0fH…ÿt)H‰øH‹?;puðH‹PH‰:H…ÿtH‰Wfoxí H‰Ç H‹EødH+%( uÉé½2èÿèX6èÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt>iÆG†ÈaH‹¹ +O(ÓèH‹ÂH…Àu ëfH‹ H…Àt9puóH‹UødH+%( uÉÃ1Àëëèé5èÿf „ ó úUfHnÇflÀH‰åHƒìdH‹%( H‰Eø1ÀÇG H‹EødH+%( uÉÃèœ5èÿff. „ ó úUH‰åAVAUATSHƒìL‹'dH‹%( H‰EØ1ÀI‹ $L9çtII‰ý € I‹D$fInÄI|$PI‰ÞflÀH‰CH‰A$Aƒmèã[ L‰çI‰Üè1èÿH‹M9õuÁH‹EØdH+%( u HƒÄ[A\A]A^]Ãèø4èÿ „ ó úUH‰åAWAVAUL-ì= ATI‰ôSH‰ûHƒì(dH‹%( H‰EÈ1À€> „± f D ¿X è:[ I‰ÇH…Àt fHnÀflÀ L‰çè-èÿI‰GPI‰ÆH…À„l L‰îH‰Çè;èÿIÆA¾ƒè0ƒø †T L‰÷L‰îèa;èÿL‰îIÆM‰wL‰÷è?AèÿH…À„. Lð€8 H‰EÀtÆ HƒÀM‹wH‰EÀH5°ð L‰÷èÌCèÿ…À… º fA‰WLuÀIW L‰éIw8L‰÷èÓ²ÿÿ…À„+ MgP‰E¸L‰çè€Z IÇG( fïÀ‹E¸IÇGH AGL‰ç‰E¸èYZ L‰ÿèú/èÿL‹#‹E¸L9ãM‹,$„„ € I‹T$fInĉE¸M‰îflÀI|$PI‰UL‰*A$ƒkè Z L‰çM‰ìè§/èÿL9óM‹m ‹E¸u»é3 f D IƒÆL‰îL‰÷è1:èÿIÆA¾ƒè0ƒø ‡® f D ¸êÿÿÿé&ÿÿÿf D H5j) L‰÷è©Bèÿ…Àu AÆGéáþÿÿ H5ÛN L‰÷è‰Bèÿ…À…á AÆG é½þÿÿ € Iƒ tIw0L‰÷è°ÿÿ…À…½þÿÿH‹UÀL‰îH‰×H‰U¸è’9èÿH‹U¸H€:/„ H‰×L‰îH‰U¸ès9èÿH‹U¸L gN L4A€>@L‰uÀ„ÿÿÿL‰÷L‰ÎèK9èÿfHnÃIÆH‹CM+wPL‰{MôfHnÈflÁAL‰8ƒCA€<$ …Uýÿÿ1ÀH‹UÈdH+%( …ð HƒÄ([A\A]A^A_]ÃH5ÞM L‰÷è‘Aèÿ…À…Áþÿÿ¸ IƒÆfA‰GM‰wé¸ýÿÿfHƒÂIw@L‰éL‰÷H‰UÀIW(è…°ÿÿ…À…µýÿÿIƒ( tIw4L‰÷èz¯ÿÿ…À…šýÿÿAÆGH‹UÀéòþÿÿ @ L‰÷L‰îèe8èÿL ]M IÆL‰ÎM‰wHL‰÷è<>èÿH…À„+þÿÿIÆL 8M A€> L‰uÀ„ÕþÿÿAÆ IƒÆéÈþÿÿMgP¸ôÿÿÿéSýÿÿèû0èÿff. „ ó úUH‰åAWAVAUATSHì˜ H‰½PÿÿÿL‹?dH‹%( H‰EÈ1ÀHE€fHnÐI‰ÄflÒ)•@ÿÿÿL9ÿ„? € M‹·8 L‰ÿL‰µ`ÿÿÿè‚üÿÇE H‰ÇH…À„ÿ HE Hæ“ H‰…hÿÿÿH‰Á1ÀH5€ èlçûÿ‹] M…ö„Ð …Û„È fo@ÿÿÿL‰öL‰çÇE ILJ8 )M€è ûÿÿA‰Æ…À…ô ‹M9ËŒe H‹]€L9ã…ß éK € L‹kHM…í„ç L‰ïèá÷ÿI‰ÆH…À„? H‰ÇèPúÿ…Àˆ I‹~ è¦á÷ÿL‰÷I‰Åè›NúÿM…í„ H‹s H…ö„U €>*…œ €~ …’ 1öL‰ïèHÔ÷ÿ…À…û I‹…` HÇC8 L‰ïH‰C@èµá÷ÿ D H‰ßè8¯ÿÿH‰ÆH…À„Ì L‰ÿèD?öÿA‰Æ…À…¹ H‹L9ã„à H‹{ H…ÿ… ÿÿÿHƒ{( t¹L‹kHM…í…ÿÿÿ€= u … H…ÿ„~ €?*…¥ € …› H‹µhÿÿÿfïÀHÁ°ÿÿH=Œ HÇEÀ )E )E°èr§ A‰Æ…Àˆx €}À „½ óo]¨H‰ß[8èo®ÿÿH‰ÆH…À…7ÿÿÿ L‹m€A¾ôÿÿÿI‹] M9å…Q f „ H‹`ÿÿÿ‹57âu 1ÿ1ÀH€s H‰Ùè«ùÿ‹5 âu 1ÿ1ÀHs èúªùÿ‹5âu 1ÿ1ÀHñs èäªùÿH‰ßèL*èÿéŠ € L•xÿÿÿD‹C0H‹hÿÿÿL‰ïL‰ÒL‰•Xÿÿÿèl»ÿÿA‰Æ…À…™ H‹…xÿÿÿ€{ H‹s(H‰C8„l Hƒ{@ …a H…öL‹•Xÿÿÿ„ D D‹C4H‹hÿÿÿL‰ÒL‰ïè»ÿÿA‰Æ…À…? L‹…xÿÿÿH‹E H‹S8LÀH9Ѓü L‹K H‹K(‹52áu M…É„í Hƒì1ÿ1ÀRHMq è ªùÿL‹m€XZI‹] M9儨 A¾êÿÿÿD‰µhÿÿÿI‰Þ D I‹UfInÅI}PL‰óflÀI‰VL‰2AE ƒmèvS L‰ïM‰õè)èÿM‹6L9ãuÄD‹µhÿÿÿE…ö…\þÿÿH‹½`ÿÿÿèð(èÿI‹8 ‹5‡àu 1ÀHŒH ¿ è`©ùÿM‹?L9½Pÿÿÿ…ÈûÿÿE1öH‹EÈdH+%( …3 HeØD‰ð[A\A]A^A_]à „ H‹s(H…ötWL•xÿÿÿé£þÿÿ L‰ïè€Þ÷ÿL‹m€I‹] M9å„¿ýÿÿ € D‰µhÿÿÿI‰Þéÿÿÿf „ H‹E H‰C@ „ L‰ïè8Þ÷ÿéƒüÿÿ‹5Áßu 1ÿ1ÀHrl è¨ùÿE…ö„düÿÿë’f‹5žßu L‰é1ÿ1ÀH|p èw¨ùÿéÓûÿÿfH‹KHH=p ‹5sßu 1ÿ1ÀèV¨ùÿL‹m€I‹] M9å…XþÿÿA¾êÿÿÿé ýÿÿf. „ H)ÐL‰ïH‰C@è¡Ý÷ÿéìûÿÿ @ L•xÿÿÿ‹K0H‹•hÿÿÿL‰ÖL‰•Xÿÿÿèh¿ÿÿA‰Æ…À…íþÿÿH‹…xÿÿÿ€{ H‹{(L‹•XÿÿÿH‰C8t Hƒ{@ „ö H…ÿ„ûÿÿ‹K4H‹•hÿÿÿL‰Öè¿ÿÿA‰Æ…À… þÿÿH‹M L‹…xÿÿÿH‹S8JH9Ѓ‹ L‹K H‹K(‹5ŠÞu M…ÉtIHƒì1ÿ1ÀA¾êÿÿÿRH£n èV§ùÿY^éOþÿÿ € H‹{(L•xÿÿÿH…ÿ…wÿÿÿéÿúÿÿ € I‰Ñ1ÿH”n 1Àè§ùÿL‹m€I‹] M9å…ýÿÿA¾êÿÿÿéÉûÿÿH)ÐH‰C@H…É…¹úÿÿH‹K(H…Ét*H‰n éoþÿÿ @ H…ÿ… ÿÿÿH‹E H‰C@H…À…†úÿÿH‹K ëЋ5¾Ýu H£m 1ÿ1À蚦ùÿL‹m€I‹] M9å…œüÿÿé?þÿÿ‹5’Ýu A‰Ø1ÿ1ÀH0m èk¦ùÿL‹m€I‹] M9å…müÿÿéþÿÿH‹KH‹5_Ýu 1ÿ1ÀHhn è;¦ùÿL‰ïè³Û÷ÿL‹m€I‹] M9å…5üÿÿéØýÿÿL‹m€I‹] M9å…$ýÿÿé{üÿÿè)èÿ‹5Ýu HÅi 1ÿ1Àèì¥ùÿéçüÿÿ € ó úUH‰åHƒìdH‹%( H‰EøH‹‡0[ H…ÀtL‹EødL+%( u H‹ Éÿàf D H‹EødH+%( uÉ1ÀÃè˜(èÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡0[ H…Àt3H‹@H…Àt*H‹—8[ H…Òt €z uH‹UødH+%( uÉÿàf D H‹EødH+%( uÉÃè"(èÿfó úUH‰åHƒìdH‹%( H‰EøH‹‡0[ H…ÀtH‹UødH+%( u H‹@ Éÿà D H‹EødH+%( uÉ1ÀÃèÈ'èÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡0[ H…ÀtH‹UødH+%( u H‹@(Éÿà D H‹EødH+%( uÉÃèj'èÿf. „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡0[ H…ÀtH‹UødH+%( u H‹@0Éÿà D H‹EødH+%( uÉÃè 'èÿf. „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡0[ H…ÀtH‹@8H…ÀtH‹UødH+%( uÉÿàH‹EødH+%( uÉ1ÀÃè¨&èÿ „ ó úU‰ÿH‰åHƒìdH‹%( H‰Eø1ÀH ¿r H‹øH‹UødH+%( uÉÃèb&èÿfó úUH‰åHƒìdH‹%( H‰Eø‹ƒø"wHºœån H£Âs Ç H‹EødH+%( u ÉÃf „ ƒø uჸ ƒÐ ‰ëÑèö%èÿf D ó úUI‰ÉfïÀH‰åHƒìE‹dH‹ %( H‰Mø1ÉH…ö„æ ¶H‰ø‰ÏAƒø„ý Aƒø„ƒ @öÇ…¹ …É„ ƒù„0 @„ÿˆ’ < öÁ@… < öÁ …Ê <Í öÁ…û ‰ÏÁçöÁ…ù ‰ÏÁçöÁ… Áá1ÿÇ HÁá9A¸ ‰z¿ H‰J¹ H9렃 €< …« AHAƒø„ø LcÁL9Ɔä B€< …Ù DAƒùtxMcÐL9ÖvpB€< uiDAƒùt`McÐL9ÖvXB€< uQDAƒùtHMcÐL9Öv@B€< u9DAƒùt0McÐL9Öv(B€< u!ƒù…x Hƒþ„& €xA¸ AƒÐ ƒÿ"wH¸œån H£øƒ÷ AÇ H‹EødH+%( … ÉD‰ÀÃA‰ÈAƒàA€ø…lþÿÿHƒþ†, Ç ¶A¸ H‹@Àé¶ÉH‰B‰Jë« @öÇ…® A‰øAƒà A€ø wqL² E¶ÀOc‚MÐ>Aÿà A‰ÈAƒàA€ø…üýÿÿHƒþ†¼ Ç ¶¿ A¸ Àé¶É‰J‹H‰J¹ H9·\þÿÿé ÿÿÿ € A¸þÿÿÿéÿÿÿ D ƒÿ …ÿÿÿƒz¸ ƒÐ A‰éóþÿÿ ‰ÏÁïƒáA‰øH~ÿ„ê H…ÿ„1 D¶PL‰ÑHÁááà L ÁAƒâ„× Hƒÿ„ D¶PM‰ÐIÁà Aà ð L ÁAƒâ„ Hƒÿ„Þ D¶PM‰ÐIÁàAà øL ÁAƒâ„ã Hƒÿ„´ D¶PM‰ÐIÑèAƒàIÁàL ÁAƒâ„ Hƒÿ„Š D¶PM‰ÐIÑèAƒàIÁà!L ÁAƒâ„Ë Hƒÿ„` D¶PM‰ÐIÑèAƒàIÁà(L ÁAƒâ„– Hƒÿ„6 D¶@L‰ÆHÑîƒæHÁæ/H ñAƒà„Ž Hƒÿ„ D¶@L‰ÆHÑîƒæHÁæ6H ñAƒà„p Hƒÿ„ä ¶p A¸þÿÿÿH‰ðHÑèHÁà=H Áƒæ…eýÿÿA¸ Ç H‰JéPýÿÿ „ Ç ¿ ¹ A¸ H9·Yüÿÿé$ýÿÿ @ Hƒþ„u ¶H‰Ïƒç @€ÿt`€ùƒ‡ €ùa‡_ €ù#„ †ž €ùC„ €ùS…d Hƒþ †) Ç" ¶HA¸ H‹@ƒá?‰JH‰Bé üÿÿÀé‰Ïƒç‰z¾xÁï ƒÇ‰:ƒá„ €ù…^ýÿÿHƒþ †Ó H‹@A¸ H‰BéZüÿÿ‰ù¿ é[ûÿÿÁé‰Jƒù‡&ýÿÿH=ß Hc Hù>ÿáHƒþ†Š ‹H¿ A¸ ‰J·HÇ f‰J @ IcÈéËüÿÿ@€ÿY„© @€ÿ™„M @€ÿ…ÂüÿÿHƒþ†7 Ç Hp‹@A¸ ‰B·Ff‰B ¶FˆBé®ûÿÿÁé‰Jƒù‡üÿÿH=T Hc Hù>ÿáHƒþ†ã ‹H¿ A¸ ‰J·HÇ f‰J éXÿÿÿÁé‰Jƒù‡1üÿÿH=" Hc Hù>ÿáHƒþ†• ‹H¿ A¸ ‰J·HÇ f‰J é ÿÿÿÁé‰Jƒù‡ãûÿÿH=ð Hc Hù>ÿáHƒþ†G ‹HA¸ ‰J·HÇ f‰J f D IcÈ‹:H9Άšúÿÿ€< „êùÿÿé‹úÿÿ Hƒþ†ý ‹xA¸ Ç H‰zëÁHƒþ†Þ ·HA¸ Ç H‰Jë¡Hƒþ†¾ H‹@A¸ Ç H‰BéFúÿÿHƒþ†› H‹@A¸ Ç H‰Bé úÿÿHƒþ†x ·H¿ Ç A¸ H‰JéóýÿÿHƒþ†P ·H¿ Ç A¸ H‰JéËýÿÿHƒþ†( ‹xA¸ Ç H‰z¿ é¤ýÿÿHƒþ† H‹@A¸ Ç H‰Bé‚ùÿÿHƒþ†Þ ‹xA¸ Ç H‰z¿ éZýÿÿHƒþ†· ·H¿ Ç A¸ H‰Jé2ýÿÿHƒþ† ‹xA¸ Ç H‰z¿ é ýÿÿHƒþvlH‹@A¸ Ç H‰BéíøÿÿÇ ¿ A¸ éÖüÿÿÇ ¿ A¸ éÀüÿÿÇ ¿ A¸ éªüÿÿÇ A¸ éÙýÿÿA¸ÿÿÿÿé–øÿÿƒéb€ù!‡jùÿÿH=“ ¶ÉHc Hù>ÿáÇ ¿ ¹ A¸ é‚÷ÿÿHƒþv´€x…+ùÿÿ€x‚…!ùÿÿ€x…ùÿÿ€x‚… ùÿÿ€x…ùÿÿ€x‚…ùøÿÿ€x…ïøÿÿ€x ‚…åøÿÿ€x …Ûøÿÿ€x ‚…Ñøÿÿ€x …Çøÿÿ€x ‚…½øÿÿ€x…³øÿÿ€x‚…©øÿÿÇ A¸ é±÷ÿÿHƒþ† ÿÿÿÇ ·HA¸ H‰J¶H¶xÁáá ù¿ ‰J¹ éCúÿÿHƒþ„ÊþÿÿÇ ¶HA¸ Àé¶É‰J¶Hƒá H‰JHƒþ„6øÿÿ€x … A¸ ¿ ¹ Hƒþ‡möÿÿéùöÿÿ @ Ç ¿ ¹ A¸ éÃùÿÿ D €ùȇG €ù¡†¾÷ÿÿƒÁ^€ù&‡²÷ÿÿH=c ¶ÉHc Hù>ÿáHƒþ†þÿÿH¿ A¸ H‰:‹H¿ ‰J¶HˆJ ¹ é¬õÿÿHƒþ„Úýÿÿ€xˆ…Q÷ÿÿHƒþ †ÆýÿÿH‹@Ç A¸ H‰BéNöÿÿHƒþ †£ýÿÿÇ éÅùÿÿÇ ¿ ¹ A¸ éEõÿÿHƒþ†sýÿÿH‹0¹/ ë fƒé„Ì H‰ðH46H…ÀyëHÀ‰JA¸ Ç H‰BéÑõÿÿHƒþ†-ýÿÿÇ ‹H¿ A¸ ‰J¶HˆJ ¹ étøÿÿf D €ùâ„ €ùó…nöÿÿÇ ¿ ¹ A¸ éšôÿÿ €ù3…GöÿÿÇ ¿ ¹ A¸ ésôÿÿ @ €ù„+ €ù"u2Hƒþ†üÿÿÇ ·H¿ A¸ f‰J¹ éØõÿÿ D €ù…ßõÿÿHƒþ†Tüÿÿ·HÇ ¿ A¸ H‰J¹ é ÷ÿÿf. „ A‰Èé ôÿÿA¸ é•ôÿÿ¿ é±óÿÿ‰ù¿ é¥óÿÿHƒþ„ôûÿÿ¶HÀé„Á €ù…_õÿÿÇ ¶Hƒá€ù„Iõÿÿ¶É¿ A¸ H‰J¹ étóÿÿHƒþ„¢ûÿÿÇ ¶H¿ A¸ H‰J¹ éîöÿÿ‰ù¿ éóÿÿ‰ù¿ éóÿÿA¸ éÝóÿÿ‰ù¿ é÷òÿÿL‰BA¸ Ç éùÿÿA¸ Ç H‰JéÿøÿÿÇ ¶H‰J¶Hƒá€ù„Z €ù„4 „É…yôÿÿ¿ HÇB ¹ A¸ é£òÿÿA¸ ëžA¸ ë–Hƒþ†Áúÿÿ‹HA¸ H‰J¹ éròÿÿA¸ éjÿÿÿA¸ é_ÿÿÿA¸ éTÿÿÿA¸ éÀõÿÿA¸ éµõÿÿHƒþ†iúÿÿ¾xA¸ Áï ƒÇ ‰:¶Hƒá ‰J¶HH‰J¹ éòÿÿÇ ¿ ¹ A¸ éèñÿÿHÇEð Hƒþ†úÿÿÇ ‹HA¸ ·@‰Mðf‰EôH‹EðH‰BéòÿÿÇ ¿ ¹ A¸ é;õÿÿ¿ HÇB ¹ A¸ éwñÿÿ¿ HÇB@ ¹ A¸ éZñÿÿH‰ðé8üÿÿè^èÿ¿ A¸ éûñÿÿff. „ ó úUH Ä®r H‰åAWI‰×AVAUATSH‰ûH‰÷Hƒì(L‹sdH‹%( H‰EÈ1À‹L‹ Áƒø"‡ H5î H‰ÂHc†Hð>ÿà D HƒìL2 AV HÇÁÿÿÿÿº L‰þ1Àèš1èÿZYH‹UÈdH+%( …Ø HeØ[A\A]A^A_]Ãf D H‹EÈdH+%( …° HeØL‰þL‰É1À[H.º A\A]A^A_]éèÿ D‹CE…À…kÿÿÿH‹EÈdH+%( …k L[1 HeØL‰þHÇÁÿÿÿÿ1À[º A\A]A^A_]éí0èÿ D H‹EÈdH+%( …( L¶1 ë» @ H‹EÈdH+%( … LŽ1 ë› @ ‹CHƒìL‚[ AVP1Àƒú!”ÀPHÇÁÿÿÿÿº L‰þ1Àèx0èÿHƒÄ é×þÿÿ € M‰òD‰ðL ä0 IÑêƒàLà0 AƒâPARé’þÿÿfD‰ðM‰òL L] ƒàIÑêLÎ0 PARénþÿÿf D HƒìL Ç0 L×0 AVéOþÿÿ € L‰ðL Þ0 LgZ HÁèƒàPL‰ðHÁè ƒàPL‰ðHÁèƒàPAVé4ÿÿÿfL‰ðHƒìL Ak HÁè LÿY ƒàPA¶ÆPAVé ÿÿÿ € ‹CAVL õ/ Lø/ ÁèƒàPéÁýÿÿ‹CL 4 L¼/ PAVé§ýÿÿ € 1ÀL / L‰þH‰}¸L˜u HÇÁÿÿÿÿº è(/èÿ…ÀˆˆýÿÿH‹}¸D‹KH˜M‰ýI)ÅL$E…É~L1É D ‰M¸Hñø M…öxH:[ L‰îL‰ç1Àè½èÿ‹M¸…Àˆ:ýÿÿD‹KH˜ƒÁMöIÄI)ÅA9É»º 1ÀL‰îL‰çL0 HÇÁÿÿÿÿè›.èÿB8D)ê…ÀIÂéòüÿÿf. „ ‹CAVL Œ/ L‰/ Pé·üÿÿ € ‹CAVL Š/ L‡/ Pé—üÿÿ € ‹sH*¯ H¿î AVL / L / …öHDÂPécüÿÿ L‰ðL û. L§X HÁèƒàPD‰ðƒàPL‰ðHÁèƒàPAVéPýÿÿf D HƒìL ‡. Lˆ. AVéüÿÿ‹CL / PAVéýûÿÿèÈèÿ „ UH‰åATSHƒìL‹_`dH‹%( H‰UèH‹WhHrI9ó‚£ €:H‰ø…J HJI9Ë‚= €z …3 HJI9Ë‚& €zx… HJI9Ë‚ €ze… LRM9Ú‡ø €zn…î IrÇ@H L‰PhL9Þ‡# E¶"H 8g E1ÀA¶ÔE‰á‹ “1Òƒáyÿƒÿ vRém f „ HcÖƒùu€pP @ IƒÂ€@L‰PhM9Ú„Ë A¶ E‰ÈH‰Î‹ ‹ƒáyÿƒÿ ‡á A‰ñ…Òt/D8tÃút%D8Ht¸ƒútD8HtƒútD8Ht¢ƒú„¨ Dˆ rƒù …yÿÿÿ€xS ¶PQ„| ƒò ˆPQHcÖémÿÿÿ€:u@HJI9Ër7€z u1HJI9Ër(€zku"HJI9Ër€zvuLRM9Ór €zm„ÍþÿÿI‰ÒéÝþÿÿ¸ÃÿÿÿH‹UèdH+%( …¦ HƒÄ[A\]ÃòˆPQHcÖéñþÿÿE‰ÁE„Ét¶HD8Ét „É…B DˆH¶xSIr@„ÿt;I9ór¢E¶"A¶ÔE‰á‹ “ƒáƒù u AƒáD‰`HVÆ@ H‰pht}Æ@PI‰òH‰ÖÆ@ L9Þ‡_ÿÿÿA¶‹“ƒâJóƒùwEIrL9Þ‡@ÿÿÿE·A¶J@„ÿu A‰ÉAÀéA€ùu fD‰@ƒútVƒút%ƒáÆ@ˆHH‰phÆ@Æ@1ÀéþþÿÿI‰òH‰Öë…IJL9Ù‡äþÿÿA¶RÆ@H‰HhˆP@„ÿtÇ„ÒyÃÆ@Pë½IRI9Ó‚¸þÿÿA¶RIJˆPL9Ù‡£þÿÿA¶RÆ@H‰HhˆP@„ÿt†ë½¶xS@„ÿ…îþÿÿÆ@ éÿÿÿD:uˆƒú„®þÿÿD:HuˆHƒú„œþÿÿD:H…’þÿÿˆHéŠþÿÿè-èÿff. „ fó úU@¶ÿH‰åHƒìdH‹%( H‰Eø1ÀH*d ‹¸H‹UødH+%( uÉÃèá èÿó úU@¶ÿH‰åHƒìdH‹%( H‰Eø1ÀHêc ‹¸‰Ðƒàƒâ º EÂH‹UødH+%( uÉÃè‘ èÿó úUÁêH 1¯r ƒâH‰åHƒìdH‹%( H‰Eø1ÀH‰ÐHÁàH‹H…Àt@@¶ÿ‹¸© t…öuH‹UødH+%( u#Éà D HcöH–H‹ÁH…Àt‹¸ëÕ 1ÀëÎè èÿff. „ @ ó úU‰ÐA‰ñH5Ÿªr H‰åHƒìdH‹%( H‰Uø‰Â%?øÿÿÁêƒâ I‰ÐIÁàJ‹ H…ÉtÁïƒç‹ ¹÷Á tE…Éu ÈH‹UødH+%( u Éà D IcÉH‘H‹ÖH…ÒtÚ‹ ºëÓèv èÿf D ó úUH‰åHƒìdH‹%( H‰Eø1À@€þ wG€úwB@¶öH ï¥r H‰ðHÁàH‹H…Àt'@¶ÿ‹¸©À u„Òu H‹UødH+%( u#Éà @ 1Àëç @ ¶ÒH²H‹ÁH…Àt苸ëÎèæ èÿf D ó úUI‰øHƒÇA‰ÉL‰ÁfHnÆH‰åHƒìdH‹%( H‰Eø1ÀHÇGø HƒçøH)ùƒÁpÁéóH«¸ I‰ph9ÂAÆ@POÐHcÒHòE…ÉA•@SAƒùfHnÊÀflÁƒàüA@XƒÀAˆ@QH‹EødH+%( uÉÃèF èÿf D ó úUH‰åHƒìdH‹%( H‰Eø1À€ tH‹EødH+%( u É1Àà @ H‹EødH+%( uÉé3ùÿÿèî èÿff. „ ó úUH‰åAWAVAUATSHƒì(dH‹%( H‰EÈ1À€ …â € H‰û„ý H‹KhL‹k`HAL9è‡@ D¶!€{ H‰ChÆC Dˆc„6 ‹S…Ò… H”` F‹$ D‰cLAöÄ0„– ¸ H ö«r ë? @ ¶C„À…Ä AÁìAƒäIÁäJ‹!H…À„S F‹$°D‰cLAöÄ0„ A¶ÇL‹ChIxI9ý‚¤ E¶0DxH‰{hDˆ{ Dˆt€{ „E ‹C…ÀtŽ€{„Ô ¶Cƒà¶ÀD‰çÁïƒçI‰øIÁàN‹M…À„Õ G‹$°A÷Ä „uÿÿÿ…À„mÿÿÿH˜H¸H‹ÁH…À…VÿÿÿÇCL â 0 A‰Ôé§ @ ¶K¶C€ù„g ‰ÂƒàH=ë¢r ƒâ €ùEжC¶òƒâ ƒàHÁâH‹H…Ò„l F‹,¢A÷ÅÀ „ã D‰kLA÷Å t€{ „\ €ù…; AåÀ „. ÆC 1ÀH‹UÈdH+%( …> HƒÄ([A\A]A^A_]Ãf D èãöÿÿ…À„öýÿÿëÉf „ H‰ß‰U¼èÅöÿÿ‹U¼H +ªr é¡þÿÿf D H5™^ ‹†¨ …*þÿÿƒàéœþÿÿf D ¸Ãÿÿÿévÿÿÿf D H‰ßèxöÿÿ‹S…Ò„ÂýÿÿéÐþÿÿ „ „À„ÿÿÿƒàH°Hº¡r H‹ÐH…ÀtYF‹, éõþÿÿ „ ¶Cƒàé'þÿÿ @ ƒàHZ ¾ é¸þÿÿ @ ÇCL éæþÿÿAä 0 E…ä„Öþÿÿ @ ÇCL ¸êÿÿÿéÇþÿÿ € H‰ßèÈõÿÿ¶Ké“þÿÿèzèÿD‰âéþÿÿfó úUH‰åAUATSHƒìdH‹%( H‰EØ1À€$ uQ€ H‰û„} D‹cLA÷Ä @ t+H‹ShHBH;C`‡– D¶*H‰ChÆC%D‰k A÷ÄÀ ue€{S u'ÆC$1ÀH‹UØdH+%( …¯ HƒÄ[A\A]]à Aä € tÐÆCPëÊf „ èÛûÿÿ…Àu¾D‹cLA÷Ä @ …vÿÿÿëŸ @ ¶C„À„ ‹S…Ò…é ¶K„ÉuqD‰áH5'¤r Áéƒá HÁáH‹ H…É„ AÁýAƒåB‹4©Aä?øÿÿA ôD‰cL„À„Þ …Ò„1ÿÿÿA÷Ä …$ÿÿÿÇCL ¸êÿÿÿé ÿÿÿ „ H59\ ‹ ŽöÁ u€ƒáD‰çL¤£r Áïƒç H‰þHÁæI‹40H…ö„Š AÁýAƒåB‹4®÷Æ „nÿÿÿ…É„fÿÿÿHcÉH ¹I‹ ÈH…ÉtZB‹4©éMÿÿÿ€{tZ¶Kƒá¶Éëf D ¸Ãÿÿÿé…þÿÿf D H‰ßè°óÿÿ¶CéÓþÿÿ € H‰ßè˜óÿÿ‹SéÿÿÿAä?øÿÿéúþÿÿ @ ¶Kƒáë¤è2èÿfó úUH‰åAUATHƒì dH‹%( H‰Eè1À€S t €$ t=¶G%„Àt¶W ¸ ƒâÇ€út1ÀH‹UèdH+%( …é HƒÄ A\A]]à D € „æ D‹gLA÷Ä @ tIH‹WhHBH;G`w·D¶*H‰Gh¸ ÆG%D‰o A÷ÄÀ u%Aä € tÆGPÆG$énÿÿÿ € ¶G%ëÝf¶W„Ò„ ‹O…É…‹ ¶G„À… D‰àH5ã¡r Áèƒà HÁàH‹H…À„ AÁýAƒåB‹4¨D‰à%?øÿÿ ðA‰Ä‰GL„Ò„À …ÉtD‰à% „ý ¸ éWÿÿÿ @ H‰}ØèïøÿÿH‹}Ø…À„ÿÿÿéÒþÿÿ€„º ¶Gƒà¶ÀD‰æLP¡r ÁîA‰ñAƒá L‰ÎHÁæI‹40H…öt}AÁýAƒåB‹4®÷Æ „^ÿÿÿ…À„VÿÿÿH˜JˆI‹ÀH…ÀtNB‹4¨é>ÿÿÿH‰}Øè…ñÿÿH‹}ضWéäþÿÿH‰}ØèoñÿÿH‹}Ø‹Oé+ÿÿÿH5LY ‹†¨ …Ôþÿÿƒàé_ÿÿÿAä?øÿÿD‰àé÷þÿÿ¶GƒàéAÿÿÿèéèÿÇGL éóýÿÿff. „ fó úUH‰åAUATHƒì dH‹%( H‰Eè1À€, u9€$ tU¶G%„Àt%€Q¶G t‰ÂÀê€útƒà<„ž f D ÆG,1ÀH‹UèdH+%( …( HƒÄ A\A]]à D € „ D‹gLA÷Ä @ tQH‹WhHBH;G`‡ D¶*H‰Gh¸ ÆG%D‰o A÷ÄÀ uQ€S t Aä € tÆGPÆG$éLÿÿÿ D ¶G%ëÙfH‹GhHPH;W`‡¾ ¶ H‰WhÆG-‰G(éCÿÿÿ ¶G„À„, ‹W…Ò…› ¶O„É…+ D‰áH5;Ÿr Áéƒá HÁáH‹ H…É„% AÁýAƒåB‹4©Aä?øÿÿA ôD‰gL„À„½ …Òt A÷Ä „ ¸ é.ÿÿÿ € H‰}ØèGöÿÿH‹}Ø…À„Õþÿÿé¤þÿÿf D ¸Ãÿÿÿé”þÿÿ€„¹ ¶Oƒá¶ÉD‰æL˜žr ÁîA‰ñAƒá L‰ÎHÁæI‹40H…ötAÁýAƒåB‹4®÷Æ „Nÿÿÿ…É„FÿÿÿHcÉJ ‰I‹ ÈH…ÉtOB‹4©é-ÿÿÿH‰}ØèÌîÿÿH‹}Ø‹Wé.ÿÿÿH‰}Øè·îÿÿH‹}ضGé¾þÿÿH5“V ‹ ŽöÁ …Âþÿÿƒáé]ÿÿÿAä?øÿÿéåþÿÿ¶OƒáéBÿÿÿè2 èÿÇGL ¸êÿÿÿé¯ýÿÿó úUH‰åHƒì dH‹%( H‰Eø1À€4 u}€, „ ¶G%„Àte‹W ‹O(‰ÐÀè<tV<„Ö ƒâ<@”Æ„À”À€Q„æ €ú”„Âu @„ö„ H‹WhHBH;G`‡9 ‹H‰GhÆG5‰W0 @ ÆG41ÀH‹UødH+%( … Éà D €$ „Þ ¶G%„ÀtF€Q¶W t<‰ÑÀé€ùt2ƒâ€úu*H‹WhHJH;O`‡È ¶H‰OhÆG-‰W(f. „ ÆG,éÿÿÿ € H‹GhHPH;W`‡Ž ¾ H‰WhÆG5‰G0éSÿÿÿ €ú”„Âu @„ö„=ÿÿÿH‹GhHPH;W`wW¿ H‰WhÆG5‰G0é ÿÿÿ @ ƒá€ù… ÿÿÿ„À…áþÿÿéÿþÿÿ € H‰}èè÷ÿÿH‹}è…À„ ÿÿÿéäþÿÿf D ¸ÃÿÿÿéÔþÿÿèQþçÿó úUH‰åSHƒìdH‹%( H‰Eè1À€< …€ €4 H‰û„ ‹SL÷ u"öÆ8t]‰ÐH ”ý Áè ƒàHcHÈ>ÿà @ ¶SQ€ú„3 €ú„R ¸Ãÿÿÿ€úu&H‹ChHPH;S`wR¿ H‰ShÆC=‰C8ÆCDÆC<1ÀH‹UèdH+%( …Ý H‹]øÉÃèkýÿÿ…ÀuÝ‹SL÷ „fÿÿÿéƒÿÿÿ ¸Ãÿÿÿë¿f „ ¶KPAü¨ûtU¸Ãÿÿÿ€ùu¡H‹ChHHH;K`wÍ¿ H‰KhÆC=‰C8â „sÿÿÿH‹ChHPH;S`w¥¾ H‰ShÆCE‰C@éRÿÿÿfH‹KhHAH;C`w‚‹ H‰ChÆC=‰K8ë´ H‹ChHHH;K`‡^ÿÿÿ¾ H‰KhÆC=‰C8ëf D ¶KP€ù„Í €ù„‚ ¸Ãÿÿÿ€ù…êþÿÿH‹ChHHH;K`‡ÿÿÿ¿ H‰KhÆC=‰C8ÆCDÆC<é8ÿÿÿ € H‹ChH‹K`HpH9·Ûþÿÿ‹8H‰shHpÆC=‰{8H9ñ‚Áþÿÿ‹@H‰shÆCE‰C@éïþÿÿf D ¶CP<„Æ <…”þÿÿH‹{hH‹s`HOH9ñ‡þÿÿ‹?‰{8HyH‰KhˆC=H9þ‚fþÿÿ·H‰{hÆC<‰C@¸ f‰CDé‹þÿÿf. „ H‹ShHBH;C`‡.þÿÿ‹H‰ChÆC=‰S8éØýÿÿ @ H‹ChH‹S`HHH9чþÿÿ‹0H‰KhHHÆC=‰s8H9Ê‚éýÿÿ‹@H‰KhÆCE‰C@é’ýÿÿH‹{hH‹s`HOH9ñ‡Áýÿÿ¿?é<ÿÿÿf „ H‹ChH‹K`HpH9·›ýÿÿ‹8H‰shHpÆC=‰{8H9ñ‚ýÿÿ‹@H‰shÆCE‰C@éjþÿÿH‹KhHAH;C`‡\ýÿÿ‹ H‰ChÆC=‰K8éFþÿÿèµúçÿ D ó úUH‰åSHƒìdH‹%( H‰Eè1À€R u€< H‰ût%H‹ChH+CXˆCR1ÀH‹UèdH+%( uH‹]øÉà è üÿÿ…ÀtÒëÝèPúçÿó úUfHnÆH‰åATI‰ôSH‰ûHƒìdH‹%( H‰Eè¸ 9ÂOÐHcÒHòfHnÊflÁƒùÿ„§ HÇ H‰ÎH‰ÙHƒçø1ÀH)ùƒÁpÁéƒþóH«L‰ch”ÀˆCS… CXÆCPH‰ßˆCQènûÿÿ…ÀuH‹ShL)â€{ ˆSRu"¸êÿÿÿH‹UèdH+%( uhHƒÄ[A\]à D €{$ tØ€{, tÒ€{4 tÌ€{< ºêÿÿÿDÂëà „ HÇ HH‰Ù1ÀHƒçøH)ùƒÁpÁéóH«H‰sh¸ CXéaÿÿÿè)ùçÿf „ ó úUH‰åAWAVL½PÿÿÿI‰öAUATI‰üL‰ÿSH‰Ë¹ fInÄHì˜ dH‹%( H‰EÈ1ÀL‰e¸óH«¸ L‰ÿÆE 9ÆNÆH˜Là…Ò•E£ƒúfHnÈÀflÁƒàüE¨ƒÀˆE¡èIúÿÿ…ÀuuL‹m¸M)倽lÿÿÿ Dˆm¢D‰êu.¸ÿÿÿÿH‹UÈdH+%( … HĘ [A\A]A^A_]à @ €½tÿÿÿ tÉ€½|ÿÿÿ tÀ€}„ tº€}Œ t´E¶íM9îsë© € x 1ÒE1퀽Tÿÿÿ ÇC ÆC „± ‹…`ÿÿÿ¶Ê…ÀuT¶…hÿÿÿ<„å <ovApv<H=…÷ @¶öHc·Hø>ÿඅpÿÿÿÀè‰Æƒæ¨…˜ ¨… „ HÇ ‰K €úw)HCD‰éAƒýsTAƒå…Ê …Éu~1Àéöþÿÿ € óAo$1ÀSéÞþÿÿ € L‰ÿˆ•Oÿÿÿè‚åÿÿ¶•Oÿÿÿé5ÿÿÿf D I‹$H{ L‰æHƒçøH‰SK‹T,øJ‰T(øH)øAL H)Æ1ÀÁéóH¥é‚þÿÿ A¶$ˆSöÁ„qÿÿÿA·T þf‰Tþ1Àé\þÿÿ D <5„ ƒÀ€<‡ ÿÿÿ¸ ¾ fn]ˆfnÁ‰3‰CfbÃfÖC éÿÿÿ € ¸ ‰ÇC ‰K éäþÿÿf. „ ¸ ëÞf „ ¸ ëÎf „ ¸ ¾ 둸 ¾ ë…¸ 릸 ¾ éoÿÿÿ¸ ë ƒî¸ @€þ†{ÿÿÿéaþÿÿ¶…iÿÿÿ<4te‡ ÿÿÿ<t[<t'<…?þÿÿ¶…pÿÿÿ<ÃwN<Á†,þÿÿ¸ é7ÿÿÿf¸ é+ÿÿÿf D A‹$‰SA‹T ü‰Tü1Àé ýÿÿf „ ¸ éûþÿÿ<Ê…Þýÿÿ¶…Sÿÿÿ<òt<ó…Ëýÿÿ¸ éÖþÿÿ¸ éÌþÿÿèRõçÿfó úU¹ H‰åAUATL`ÿÿÿI‰ôSH‰ûL‰ïfHnÃHìˆ dH‹%( H‰EØ1ÀH‰]ÈóH«¸ L‰ïÆE°9ÆNÆH˜HØ…Ò•E³ƒúfHnÈÀflÁƒàüE¸ƒÀˆE±è€öÿÿ…Àu<H‹EÈH)Ø€½|ÿÿÿ ˆE²t€}„ t€}Œ … f „ A¸ÿÿÿÿëc „ xdÿÿÿ „Ñ D‹…pÿÿÿE…À…± ¶…xÿÿÿ<ÁvVH>º HÓâH¹? H…ÊulH¹ Àà H…Êu]<ÿ„½ H‹EØdH+%( …( HĈ D‰À[A\A]]ÄÀx<<ow(<u϶…yÿÿÿ<t‡› <„» E1À<A”Àë«A¸ ë£ „ E1À<šA”Àë D E1Àéƒÿÿÿ „ L‰ïèèáÿÿé"ÿÿÿ €}” „öþÿÿ€}œ „ìþÿÿ¶ÀI9ăòþÿÿéÛþÿÿ ¶E€E1ÀÀèƒàƒè<A–Àé(ÿÿÿ D <5vƒÀ€E1À<A–Àéÿÿÿ E1À<4A“Àéýþÿÿf¶E€<ÃwE1À<ÁA—Àéåþÿÿ<Ê…Ýþÿÿ¶…cÿÿÿE1ÀƒÀ<A–ÀéÅþÿÿèõòçÿ D ó úUH‰åAWL=g AVM‰ÆAUA‰ÍATI‰üSH‰ÓD‰êH‰ÞHì˜ ¶O H½PÿÿÿdH‹%( H‰EÈ1ÀèPøÿÿ…Àˆ– ¶U¢‰ÐD9ê‡ M…ötA‰M|$¹: AÇD$insnfA‰OAÆG …Ò~^D¶ðA½ú A¼ J3L5,’ H‰…Hÿÿÿf D D¶ IcüIcõM‰ðLÿHÇÁÿÿÿÿ1ÀHƒÃº èñ èÿAÄE)åH;HÿÿÿuÊH‹EÈdH+%( uHĘ L‰ø[A\A]A^A_]ÃèÙñçÿf „ ó úU‰ÿH‰åHƒìdH‹%( H‰Eø1ÀHœît H‹øH‹UødH+%( uÉÃè’ñçÿfó úUH‰ùH‰÷H‰ÖH‰åHƒìdH‹%( H‰Eø‹AƒøvfƒèE1ÀƒøwE‹QLí5 H¡úk ‹ …ÒRº INÀLà PH ît L‹ ÈHÇÁÿÿÿÿ1Àèû èÿA‰ÀXZH‹EødH+%( u2ÉD‰ÀÃfH‹EødH+%( u ‹HØít H‹ ÐH¢• 1ÀÉé•öçÿèÐðçÿó úUƒïH‰åHƒìdH‹%( H‰Eø1Àƒÿ w H–ò ‹¸H‹UødH+%( uÉÃèðçÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1Àè H‹EødH+%( uÉ1ÀÃèHðçÿ „ ó úUH‰åAWAVI‰þAUI‰ÕATSHƒìH‹?dH‹%( H‰EÈ1ÀH…ÿtAH‰ÓH…Òt9I‹FI‹VI‰÷ H)ÐL‰þH9ØHGÃH×H‰ÂI‰Äè}éçÿI‹VLâI‰VL)ãu%H‹EÈdH+%( u6HƒÄL‰è[A\A]A^A_]à @ I‹FH9ÂrIÇF 1ÒAÆFI‹>Mçëèƒïçÿ UH‰åATSHƒì0H‹ Æmu dH‹%( H‰Eè1À€=è°u … H‰ Û±u H…Û„Ø €=·°u u!1ÀH‹UèdH+%( …Ë Heð[A\]à fïÀ‹=†°u HÇþÿÿHÇEÐ )EÀL%D°u H‰EÈHiþÿÿH‰=:°u );°u H‰EØèRèÿÿuØL‰çH5 Å ÿuÐÿuÈÿuÀH‰°u H‰ °u èI èÿHƒÄ H…ÀtLH‰)±u é[ÿÿÿ @ H5l l H=°u è]èÿH‰ÃH‰ ±u H…Û…(ÿÿÿÆ“¯u ¸ÿÿÿÿé"ÿÿÿèTîçÿL‰çè HÇÑ°u ëÕff. „ @ ó úUH‰åHƒìdH‹%( H‰EøH‹ °u H‹UødH+%( uÉÃèúíçÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀÆþ®u @ˆ=C¯u ‰59¯u H‹EødH+%( uÉÃè«íçÿff. „ ó úUH‰åHƒìH‹= °u dH‹%( H‰Eø1ÀH…ÿtè´òçÿÆ®u H‹EødH+%( uÉÃèWíçÿ € ó úUH‰þºû H=Ì®u H‰åHƒìdH‹%( H‰Eø1ÀèaèçÿH‰ÇH‹EødH+%( uɺ H5Ö é=úçÿèøìçÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ= ®u „€ H‹=P¯u èûñçÿº H‹ ®u ¾ H=| èîèÿ€=ÿu H‹ ®u u^H‹5çu H‹=Ðu º èÆèÿº H‹ Úu ¾ H=Q è©èÿƺu Hǧu H‹EødH+%( …¡ ÉÃfH‹‰u H‹=ru H‹5su HÇH)Æuë1H…öt+¶HƒîHƒÇ< uìº èBèÿH‹ [u éXÿÿÿf D 1öº è$èÿH‹5-u H‹ 6u H‹=u H…öué5ÿÿÿ D H…ö„'ÿÿÿ¶HƒîHƒÇ< uèéÿÿÿèŽëçÿff. „ ó úUH‰åAWAVAUATSHì dH‹%( H‰EÈ1À€=‚¬u „ä I‰ÿH‹=Òu A‰ôI‰ÕH‰ËH…ÿ„ð 1ÀL‰é¾ H0 è êçÿE…äŽé AD$ÿL-£¹ Lt¶ H‹=†u L‰ê1À¾ HƒÃèÓéçÿI9ÞuÞAƒü+H õ H‹ Yu º ¾ H‰ßAƒÄèèÿAƒüuÝH‹56u ¿ L¥Àþÿÿè5ûçÿº L‰æL‰ÿèEÔÿÿL‰á¾ 1ÀH‹=u HX èXéçÿH‹EÈdH+%( u9HÄ [A\A]A^A_]à € è»úÿÿ…ÀuÏH‹=À¬u éûþÿÿ E1äéHÿÿÿèêçÿff. „ ó úUH‰åAWAVAUATSHƒìHH‰uLcw dH‹%( H‰EÈ1À€= «u „. H‹5`¬u I‰ýM‰÷H…ö„a ¸ A¼ I9ÆIFÆH‰E˜‰Ãë € H‹5)¬u ¿ è/úçÿAƒìuéH‹MH‹=¬u 1ÀH† ¾ è[èçÿE…ÿ„ H‹E˜MuL%ñ· ƒèM| A¶H‹=Í«u L‰â1À¾ IƒÆèèçÿM9÷u݃}˜t0L%fó „ º ¾ L‰çƒÃH‹ ‰«u èDèÿƒûußH‹5x«u ¿ Le èzùçÿº L‰æL‰ïè:÷ÿÿ…À~>H‹=O«u L‰á¾ 1ÀH™ è™ççÿH‹EÈdH+%( uYHƒÄH[A\A]A^A_]à H‹ «u º ¾ H=‹ è» èÿëÀf „ èÛøÿÿ…Àu®H‹5àªu éŠþÿÿ 1Ûé"ÿÿÿè<èçÿff. „ ó úUH‰åAUATSHƒì8dH‹%( H‰EØ1À€=9©u „Ç I‰ôH‹5‰ªu I‰ýH…ö„í » ë f D H‹5iªu ¿ èoøçÿƒëuêL‰á¾ 1À» H‹=Dªu H¾ L%ôñ è‘æçÿH‹ )ªu º ¾ L‰çè×ÿçÿƒëuâH‹5 ªu ¿ Le°è øçÿº L‰æL‰ïèÍõÿÿ…À~9H‹=â©u L‰á¾ 1ÀH, è,æçÿH‹EØdH+%( uCHƒÄ8[A\A]]ÃfH‹ ©©u º ¾ H=# èSÿçÿëÅè{÷ÿÿH‹5„©u …À„ÿþÿÿë®èåæçÿ D ó úUH‰åATI‰üHìØ H‰µHÿÿÿH‰•PÿÿÿH‰XÿÿÿL‰…`ÿÿÿL‰hÿÿÿ„Àt#)…pÿÿÿ)M€)U)] )e°)mÀ)uÐ)}àdH‹%( H‰…8ÿÿÿ1À€=™§u tMH‹=ð¨u H…ÿt[HEH ÿÿÿL‰â¾ H‰…(ÿÿÿH…@ÿÿÿÇ… ÿÿÿ Ç…$ÿÿÿ0 H‰…0ÿÿÿèJùçÿH‹…8ÿÿÿdH+%( uL‹eøÉÃfè{öÿÿ…ÀuÝH‹=€¨u ë“èéåçÿf „ UH‰åHƒìH‹O(dH‹%( H‰Eø1Àƒw?‹GHå? Hc‚HÐ>ÿà óoWÆA2Q1ÀH‹UødH+%( u]Éà „ ¸ ëàf „ óoO1ÀÆA1 ëÇÆA01Àë¿ „ óoG1ÀÆA3A ë¦ € ÆA4¸ ë”è(åçÿ „ UfïÀH‰åAUA‰õATSH‰ûHƒì8dH‹%( H‰EØ1À€=#¦u HÇEРLJH )E°)EÀugH‹s(H}°ÿA‰Ä…Àu5H‹E°H‰ƒ H‹E¸H‰ƒ H…À„¦ H‹uÈ€}ÀH‰³x u6E„íu1H‹EØdH+%( …¡ HƒÄ8D‰à[A\A]]ÃH=– è„ýÿÿë‹fH‹EÐA¼½ÿÿÿ€=¥u HǃP ǃ Hǃ` ƃ$ H‰³p H‰Cxƃ/ tƒH=[ 1Àè&ýÿÿépÿÿÿ€=*¥u A¼Ãÿÿÿ„]ÿÿÿH=' èýÿÿéLÿÿÿèØãçÿ „ UH‰åSH‰ûHƒìH‹— H‹0 dH‹%( H‰EèH‹‡¨ Ƈ% HÊ€¿# H‰— tHÀ ƃ H…À„¶ €»x uH‹‹T …É„Ÿ H…ÒˆÑ fïÀòH*ÂòYƒh H…Ày6H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉë$H…Òx{fïÀòH*ÂòYƒp H…ÀxÊfïÉòH*ÈòXÁò 8• f/ÁƒÎ òL,ÀH‹“` ¶¤u L9Âvn„À…Æ Hǃ0 H‹EèdH+%( …É H‹]øÉÃfH‰ÑƒâfïÀHÑéH ÑòH*ÁòXÀépÿÿÿfH‰ÑƒâfïÀHÑéH ÑòH*ÁòXÀéÿÿÿfL‰ƒ` Hǃ0 „ÀtH‹EèdH+%( u\H‹]øL‰ÂH5– 1ÀÉH=ž é>ûÿÿf D ò\ÁòL,ÀIºø?é$ÿÿÿ D L‰Æ1ÀH=ä( èûÿÿL‹ƒ` ¶£u ë†èÚáçÿf. „ UH‰åAUATHìà H‰µHÿÿÿH‰•PÿÿÿH‰XÿÿÿL‰…`ÿÿÿL‰hÿÿÿ„Àt#)…pÿÿÿ)M€)U)] )e°)mÀ)uÐ)}àdH‹%( H‰…8ÿÿÿ1ÀL¥0ýÿÿHEI‰øH‰… ýÿÿLýÿÿ¹ L‰çH…@ÿÿÿº ¾ Ç…ýÿÿ H‰…(ýÿÿL-ü Ç… ýÿÿ0 èÙÞçÿ1ÀL‰áL‰êH‹=Š_u ¾ èàßçÿ€=¢u u'H‹…8ÿÿÿdH+%( u$HÄà A\A]]à „ L‰æL‰ï1ÀèÓùÿÿëÊè¬àçÿff. „ UH‰åAUATSH‰ûHƒìH‹O0dH‹%( H‰EØ1ÀHLJ¸ ‰Êƒâþfƒ¿ ‰W0„‹ ‰ÐD¶— 1ÿD‹‹ €Ì f‰» ‹»L Lƒ˜ ‰C0H‹ƒP fnÇfnÐfbÂE„Òu€»# „[ Ê ‰S0ƒ‹´ ‰»ø D‰‹ L‰ƒ ǃ ‰ƒü ¸ D¶« E„ít/¶“4 1ÀK0 @ Šƒ3 ƃ ˆ“3 ˆÔf‰C6D‰èA‰õ¶“ú „Òt0‹C0‹³ ƃú ‰ÇƒÈ‰³ ƒÏ@öƉ³´ EljC0‰Ð¶“û „Òt"ƒK0H‹ƒ ƒ‹´ ƃû H‰ƒ€ ‰Ð¶“ü „ÒtƒK0H‹ƒ ƃü H‰ƒˆ ‰Ð¶“ý „ÒtƒK0 H‹ƒ ƃý H‰ƒ ‰Ð€»þ D¶£ÿ ¶“ù „Ž ‹C0ƒ‹´ ƃþ ƒÈ@‰C0E„ätb€Ìƃÿ ‰C0„ÒuUf „ H‹ƒP HÇCH A¼ H‰C@E„í…î H‹EØdH+%( …Õ HƒÄHD‰à[A\A]]à D „Òt´Æƒù ë« E„ät‹C0ƃÿ €Ì‰C0„ÒuÛë D „ÒtTƃù „À…uÿÿÿ€»# uD€») … ‹C0 ‰C0H‹ƒP A‰Ôƃ# HÇC@ H‰CHéTÿÿÿf„À…(ÿÿÿ‰K0éBÿÿÿD‰‹ ¸ L‰ƒ ǃ fÖƒø é´ýÿÿf D €»! HÇE¨ „ó D¶£# E„ä„â €») …Õ H;ƒH …È €»" uƃ" ‹ƒ ƒø„Å ƒø… H‹“0 H“` €»ø H‹‹¨ H‹³¸ „¦ H!ÑH9Îr H‹»° H‰øH9ÎwH9H)ÐHƒøuS1ÉL‹K(Hu¨H}°H“P A¸ ÿS…Àu1‹E´H‹“P …Àt|€=Äu tH5Ã# H= û 1Àèõÿÿ D E‰ìéþÿÿǃ ¸ éuþÿÿH‹ƒˆ H+ƒ éxÿÿÿHƒÂH!ÑH9΃RÿÿÿH‰‹¸ H‹»° ƃø éGÿÿÿó~E¨óo‹˜ óo›0 ‹‹ flÀfÔÈfÔÃfH~Àƒ0 ‹˜ ƒùt=ƒùu!H‹‹¸ Hƒ` H#ƒ¨ H9Èv+H‰ƒ¸ HcE¼ƒK0HÐH‰ƒP é5ýÿÿHǃ ëÜH‹° H‰‹¸ ëÌèÛçÿUH‰åAUATL§( SH‰ûHƒìdH‹%( H‰EØ‹‡( ‰‡P HcƒH H‹» H‹³ Hƒ@ HÇH)ÆH‰» H‰³ u;H‹»p H…ÿ„Î H‹³x H‰» Hǃp H‰³ Hǃx ‹ƒ H‹ L‰â‰ƒ èØ´ÿÿfnÈfpÁà…ÀŽŸ fÖƒH €=Ø›u u6ƒ»( „IÿÿÿE1íH‹EØdH+%( …æ HƒÄD‰è[A\A]]à D H‹‹ H‹“@ ‰ÆL‰çèØîÿÿƒ»( „ûþÿÿE1íë°f D H‰ßèõÿÿA‰Å…Àu›H‹³ H‹» é;ÿÿÿf D H‹ùŒ €=:›u ǃ A½¶ÿÿÿƃ$ H‰ƒH „PÿÿÿH‹‹ H‹“@ ¾ L‰çèKîÿÿ‹ƒ …À„'ÿÿÿ€=æšu „ÿÿÿH=>ø 1ÀèÂòÿÿéÿÿÿè˜Ùçÿ „ UH‰åAWAVAUI‰ýATSHƒì(dH‹%( H‰EÈ1À€=–šu …Š M‹¥ L= ø M…ät_M‹µ ¹ L‰úL‰æL‰÷è3óçÿH…À…Ä » MæfI9ÜrL‰÷H‰ÚL‰þH)ßèšñçÿ…Àt^HƒëuàM¥@ IÇ… M‹µp M…ö„ M‹¥x M‰µ IÇ…p M‰¥ IÇ…x éhÿÿÿf D I‹p M¥@ ‰ÚIÇ… H…É„÷ M‹¥x I‰ IÇ…p M‰¥ IÇ…x A¾ A)ÖMcöM9æ‡òþÿÿI4 L‰òH‰ÏH‰M¸èÁðçÿ…À…×þÿÿH‹M¸fo}– M)ôI…€ M‰¥x A¼ LñI)@ I‰p I‰… IÇ… A…€ é‰þÿÿH=wö èêðÿÿéeþÿÿ1öL‰ïè›òÿÿ…Àu M‹¥ é^þÿÿH‹UÈdH+%( ueHƒÄ([A\A]A^A_]Ã1öL‰ï‰]¸è`òÿÿ…ÀuÑI‹ M‹¥ ‹U¸é ÿÿÿL)ðA‰…H H‹EÈdH+%( uHƒÄ(L‰ï[A\A]A^A_]é·ûÿÿè2×çÿfUH‰åHƒìD‹—à ‹·, dH‹%( H‰EøH‹‡0 D‹‡ì E…Ò„· €¿# ¶—% …» „ÒuƇ A!ÀA‰Á‹ð D)ÀH‰‡Ð ‰ðH‹·h AÓéE¶ÉH)Æ‹‡ä D‰Ø …À„ A¯ÀH)Æ€=¼—u H‰· HLJ˜ Ƈ$ Ƈ& t*H‹EødH+%( …u ÉD‰ÁD‰Ê1ÀH=¯ ébïÿÿfH‹EødH+%( …K Éà €¿( „» „Ò…;ÿÿÿH‹—` H‹Ø Ƈ H9ʆ ÿÿÿH)ʈì fïÀòH*ÂH‹—Ð òY‡ð H…Òˆ« fïÉòH*ÊòXÁò þ‡ f/ÁsxòH,ÐH;—À †ÆþÿÿH‰—À éºþÿÿfD‰ÑD‰À1ÒD‹—Ü H÷ñI¯ÂH)ÆH‰Ð1ÒI¯ÂH÷ñH)ÆéÐþÿÿ „Ò…€þÿÿó~‡À ‡` ‡Ð éeþÿÿ D ò\ÁòH,ÐHºú?ézÿÿÿ D H‰ÑƒâfïÉHÑéH ÑòH*ÉòXÉé@ÿÿÿfH‰ÑƒâfïÀHÑéH ÑòH*ÁòXÀéÿþÿÿèÝÔçÿff. „ fUH‰þH‰åHƒìL‹H‹(dH‹%( H‰Eø1À‹Fƒø ‡ …À„8 ƒø ‡/ H/ Hc‚HÐ>ÿàE1À€0 „Æ A‹‰ð L‹F‹W ƒùŽü €1 „ò Aº ¸ ÆG1 A)ÊD‰ÑÓà‰Á÷ÙD!Á ʉW A9І¶ A‹‰ð D‰À)ÐA‹‘ä ÓàHGD‰G H‰GH‹O…Ò…É E‹‘à E…Òt&1ÒE‹™Ü I÷òI‰ÀH‰Ð1ÒI¯ÃM¯ÃI÷òIÈJ H9O(w^ƒ~$ „w H‰O( E1ÀH‹EødH+%( …¬ ÉD‰Àà D Pöƒúw%Hº ìtð E1ÀH£Ârȃø„ü ƒø „ã A¸ ë® €2 uïH¹ ÿH‹G(H!ÁH NH9Èv H¸ HÁfHnÁƒ~$ flÀ„Ø G E1Àé_ÿÿÿ @ €2 uŸE‹‘à E1ÀE…Ò„BÿÿÿH‹VA‹‰ð ‹v ‰ÐÓêA#ì H‹O âÿ ‰W A‹‘ä H)ñ…Ò…— 1ÒA‹±Ü I÷òH¯ÆH)ÁH‰Ð1ÒH¯ÆI÷òH)ÁH‰O¹ E1ÀHÇG f‰O0éËþÿÿ „ )¶҉W A‹‰ð A€ )ÐD9ƒ4þÿÿé*þÿÿf „ ‹WH‹…Òu A‹‘T …Ò„ òAh ‰WòG8H…À„ªþÿÿI+‰` ˆ fïÀòH*ÁH…ÀˆV fïÉòH*Èò^ÁòO8¶“u f/Ávf(Ðò^Ñf/W… ‡£ AÆx òAp „À„=þÿÿH‹vH= ¸ è«êÿÿA¸ éÓýÿÿH‹FHéÇýÿÿ @ H‹F‹W9Ât…Ò…úýÿÿ‰GfïɉÀE1ÀòA` òH*Èò^ÁòG8éˆýÿÿ D H¯ÐHÑé]ýÿÿ @ ¯ÐH)Ñé€þÿÿ D H…À„¤ýÿÿI+‰` ˆÆ fïÀòH*ÁH…Àˆ– fïÉòH*Èò^Á€=’u AÆx òAp „ZýÿÿH‹vH= ¸ èÈéÿÿA¸ éðüÿÿ D H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉé•þÿÿf. „ H‰ÊƒáfïÀHÑêH ÊòH*ÂòXÀé[þÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéUÿÿÿH‰ÊƒáfïÀHÑêH ÊòH*ÂòXÀé%ÿÿÿ„À„«üÿÿH‹vH=› ¸ èéÿÿA¸ éAüÿÿèéÏçÿf „ UH‰åAWAVI‰ÖAUI‰õATSH‰ûHƒì(dH‹%( H‰EÈ1À€¿" HÇEÀ uƇ" ‹ƒ ƒø„À E1ÿƒøuXH‹“0 H“` €»ø H‹ƒ¨ H‹‹¸ „¯ H!ÐA¿ H9Èw!H‹³° I‰÷H9ÈrHðH)ÐI‰Çf „ H“P M‰øL‰ñL‰ïL‹K(HuÀÿSóo‹˜ óo“0 A‰ÄH‹EÀfHnÀflÀfÔÈfÔÂfH~ƒ0 ‹˜ E…ät]€=þu ǃ\ ǃ …4 Aƒüþ¸¬ÿÿÿA¼½ÿÿÿDEàH‹EÈdH+%( …9 HƒÄ(D‰à[A\A]A^A_]à @ M…ö… MGÿL9À‡R E‹}A‹E E…ÿ„ ƒø„ð ƒø„ï E‹u Aƒÿ„1 A‹E ǃ\ ‰ƒ¸ D‰³¼ óAo]›À öƒ „[ÿÿÿƒ‹´ éOÿÿÿL9³P …tÿÿÿE‹u A‹E A¼õÿÿÿë¦ L‹ƒˆ L+ƒ M‰ÇéŠþÿÿf. „ HƒÂH!ÐH9ȆOþÿÿH‰ƒ¸ H‹³° ƃø éDþÿÿf D H‹“P H5 H=óë 1Àè„æÿÿé«þÿÿ € E‹u AƒÿuA‹U…ÒtJH‹³ø IcÆHƒP H‰ÁH…ö„q Hc“ Bú „[ ‰ƒ H‰LÖéÈþÿÿ A‹UD‹£\ DòHcÒAD$‰ƒ\ H‹ƒP HÂfHnÀfHnâH‰“P flÄC@E…ä„X Aƒü„. D;£X H;“@ „t ƒ«d …' ‹ƒ` H‰“@ A¼ ƒÀfnÀfpÀàfÖƒ` A‹E é4þÿÿ € H‹‹P IcU ÇC0 A¼ HÇCH I‰ÖHÊH‰K@H‰“P éíýÿÿf. „ ‹ƒ ƒøt=ƒøu(H‹ƒ¸ H“` H#“¨ H9†" H‰“¸ ƒK0émýÿÿ € Hǃ ëã H‹ƒ H…À„% Hǃ H‰01ÒH‰ÆH‰ƒø ¸ éqþÿÿ @ H‹a~ H‰“@ H‰ƒ` A‹E é?ýÿÿfA‹E A¼ é.ýÿÿ‹ƒ H‹»ø …ÀtGƒè‰ƒ H˜H‹DÇH‰ƒˆ éäüÿÿ €=IŒu ujǃ A‹E A¼ØÿÿÿéÑüÿÿf D H…ÿt.H‹Hƒ» H‰ƒø tPè:ÇçÿH‹»ø E‹}¸ÿ H…ÿu‰1Àë’Hƒ° H‰ƒ¸ éÕþÿÿH5qé H='é 1Àè¸ãÿÿE‹u éxÿÿÿH‰» H‰Çë´¿ H‰u°H‰M¸èñÜçÿH‹M¸H‹u°H…À…ÃþÿÿA¼ôÿÿÿé$üÿÿèPÊçÿU1ÒH‰åAUATHu°SH‰ûHƒìHdH‹%( H‰EØ1ÀèFúÿÿƒø„ý A‰Ä…À…Î H‹ƒX ¶‹3 1Òˆƒ2 ¶ƒ4 ˆÊ€£2 ˆÆ8ÁtK0 @ f‰S6ˆƒ3 ‹E´ƒø„É ƒø…è HcEÀLcm¼H‹“P IÅH‹CIÕfInÅflÀ)E H…À„˜ ƒ» …‹ H‹s(L‰ïÿÐfoE „À„n K0 ƃ# ƃø ǃ L‰«P C@H‹EØdH+%( …ž HƒÄHD‰à[A\A]]à H‹CH…Àt ƒ» tNE1äëÅf „ ƒ» ‹ƒ, H‹“P „¦ ǃ H‰S@…ÀutHÇCH E1äëƒ € öC0t¬H‹s(H‹{HÿЄÀtžH‹ƒX K0 ǃ\ ˆƒ2 ƃ# €£2 ƃø ǃ é\ÿÿÿf. „ H‹ƒH H‰CHH‰ƒP éÿÿÿf „ H‰S@1Òƃ# ƃø ǃ …ÀtH‹“H H‰“P K0 H‰SHé¼þÿÿH‹“P €="‰u u6ǃ A¼þÿÿÿé—þÿÿ €=‰u u,ǃ A¼ÚÿÿÿévþÿÿH5ƒ H=4æ 1ÀèÅàÿÿë³H=€æ 1ÀèµàÿÿëÄèŽÇçÿff. „ UH‰åAVI‰þAUL-Ræ ATLe°SHƒì0H‹ŸH dH‹%( H‰EØ1Àë Adž H‰ÚL‰æL‰÷èO÷ÿÿƒø„ä ƒøõ„ …Àu Aö†8 u7AƆú …Àu_‹E´¶)ˆu ƒøt8ƒø„³ „ÒtŸL‰ï1Àèýßÿÿë“ ‹E´ƒøtPAƆú ¶ñ‡u ƒøuÈ„Ò…¥ Adž ¸þÿÿÿH‹UØdH+%( … HƒÄ0[A\A]A^]à @ HcU¼I–P H9Óu Aƒ¾ L‰÷Adž @•Æ•Ã@¶öèªåÿÿ„ÀtX„ÛtT1Àëšf D „Ò„|ÿÿÿI‹–P H5Z H=£ä 1Àè4ßÿÿé[ÿÿÿI‹–P H5 H=‚ä 1Àèßÿÿé:ÿÿÿ¸õÿÿÿé@ÿÿÿèßÅçÿff. „ @ ó úU¹ Hyä H‰åAWAVAUATSH‰ûHƒìHL‹L‹'H‰u˜L‰çL‰þdH‹%( H‰EÈ1Àè‡ßçÿI‰Æ1ÀM…ötKL‰ðÇE¬ L)àI)Çt7Lm¬Le°ë‹U°ƒútHƒút H˜IÆI)ÇtL‰éL‰âL‰þL‰÷èHŸÿÿ…ÀÔ1ÀH‹UÈdH+%( …ª HƒÄH[A\A]A^A_]ÃH¸ ÿH‹SI‰ÔI!ÄL e¸L9âwCH¹ € L‰æLàH)ÖH9ÎLGà€=†u uHH‹M˜¸ L9!vH‹CH‰A1Àë„f D H¸ € H‰ÑL)áH9ÁvÂH¸ IÄë³ @ L‰æH=Þ 1Àè—Ýÿÿë¥èpÄçÿUH‰åAWAVAUATSH‰ûHì¨ ‹—ð L‹§0 dH‹%( H‰EÈ1À‹·Ø ƒú~ €¿& …E D‰à)ðD9æˆ CÁ‰Ñ‹“ä H‹³ ÓàHƒ˜ H‰ƒ˜ …Ò„M H¯ÐHÖH‹“` H9ò†z €=ÿ„u … €»% …„ €»# ƃ ttH‹ƒØ H9ÐshH‰ÑH)Áˆ fïÀòH*ÁH‹ƒÐ òYƒð H…Àˆ+ fïÉòH*ÈòXÁò ¦u f/Áƒô òH,ÀH;ƒÀ vH‰ƒÀ € ƒ»P D‰£Ø Hǃ0 „ €=B„u …Ä H‹EÈdH+%( …Ï HĨ [A\A]A^A_]à € ¹ ¸ Ƈ& )ÑÓà‰Á÷ÙD!á ñA9̇! )Á¶ñ‰·Ø é„þÿÿf „ ‹»à …ÿ„¬þÿÿ1ÒD‹ƒÜ H÷÷H‰ÁH‰Ð1ÒI¯ÀI¯ÈH÷÷H‹“` HñH4H9ò‡†þÿÿH‰³` H‰òé„þÿÿ D H‹EÈdH+%( … HĨ H5à H=›à 1À[A\A]A^A_]é/Ûÿÿ € H‹ƒh HM€óo“ H‰“¨ H‰xÿÿÿH‹‹@ H‰E 1ÀŠƒ$ Š£& D‰eŒL‹³ L‹» Hǃ f‰E°‹ƒ ƃx ‰…LÿÿÿHcƒH HÇE€ HÁÇEˆ IÆH‰U¨ÆE²HÇE¸ H‰Pÿÿÿ‰…pÿÿÿÇ…tÿÿÿ H‰hÿÿÿ)UI)Ç„*þÿÿH…PÿÿÿLLÿÿÿH‰…8ÿÿÿL¥XÿÿÿëG D ƒ½Xÿÿÿ‰…pÿÿÿt"H‹½8ÿÿÿè5ìÿÿ…Àu8‹…Xÿÿÿ‰…tÿÿÿ‹…pÿÿÿH˜H…hÿÿÿIÆI)ÇtL‰éL‰âL‰þL‰÷èÝšÿÿ…À©H‹“` é¤ýÿÿ D H=A 1ÀèÊÙÿÿH‹“` éÕüÿÿf D D‰à‰Ø )Èétüÿÿ „ H‰ÈƒáfïÀHÑèH ÈòH*ÀòXÀé×üÿÿfò\ÁòH,ÀHºø?éþüÿÿ D H‰ÁƒàfïÉHÑéH ÁòH*ÉòXÉéÀüÿÿè%Àçÿ D UH‰åATSH‰ûHƒì dH‹%( H‰Eè1ÀH‹‡p Ƈ$ H…À„œ H¹ ÿH‰ÂH!ÊH —0 H9Їœ H‰ÖHÑH)ÆH¸ € H9ÆHGÑHǃp fHnÂHǃ0 flÀƒ` ƒ»P „ï €=¨€u … H‹EèdH+%( …; HƒÄ [A\]Ãf D H‹—` H…Òt¸I¸ ÿI!ÐL ‡0 L‰‡h L9Âv%H‰Ñ‹‡è L)ÁH9Áƒ €=8€u …r I‰Ð€», L‰ÂtDL9ƒx v L‰ÂL9ƒ¸ v/L‰ÂH‹ƒÈ ¨u!HƒÈH=ïÝ H‰UØH‰ƒÈ 1ÀèãÜÿÿH‹U؃»P H‰“` Hǃ0 …ÿÿÿ€=¹u H‰“¨ Hǃ ƃx „øþÿÿH‹EèdH+%( …3 HƒÄ H5µÜ H=ÀÜ 1À[A\]éZ×ÿÿf. „ H¹ € H)ÐH9ȆhþÿÿH¸ HÂéVþÿÿ „ H‹‡x ¶ "u I¼ MÄH…ÀtL9àv+„Éuo€», L‰£h L‰â„ÿÿÿM‰àéÅþÿÿ „ „Éud€», …Äþÿÿéëþÿÿf. „ L‰ÂH5^ H=úÛ 1Àè˜ÖÿÿH‹“` éjþÿÿ @ L‰ÂH5YÜ H=ÒÛ 1ÀèpÖÿÿétÿÿÿ L‰ÂH5NÜ H=²Û 1ÀèPÖÿÿH‹“` éxÿÿÿè ½çÿff. „ @ UH‰åAWAVL5 AUATL§( SH‰ûHƒìdH‹%( H‰EÈ1ÀƇ( ‹‡( L« ‰ƒP D HcƒH H‹» H‹³ Hƒ@ HÇH)ÆH‰» H‰³ u;H‹»p H…ÿ„¾ H‹³x H‰» Hǃp H‰³ Hǃx ‹ƒ L‰éL‰â‰ƒ èL–ÿÿfnØfpÃà…ÀŽ“ fÖƒH €=L}u u*‹ƒ( ƒø„Kÿÿÿƒø"‡7ÿÿÿ‰ÂIc–Lò>ÿâf D H‹‹ H‹“@ ‰ÆL‰çèXÐÿÿ‹ƒ( ƒø„ ÿÿÿë¼ € H‰ßè˜ÖÿÿA‰Ç…ÀuGH‹³ H‹» éKÿÿÿf D H‹yn €=º|u ǃ A¿¶ÿÿÿƃ$ H‰ƒH u2ƃ( H‹EÈdH+%( …d HƒÄD‰ø[A\A]A^A_]Ãf D H‹“@ H‹‹ ¾ L‰çèÏÿÿ‹“ …Òt©€=<|u t H=˜Ù 1Àè Ôÿÿëf. „ €=|u ƃ$ A¿õÿÿÿ„lÿÿÿH=Ú 1ÀèèÓÿÿéYÿÿÿ€=ì{u …= ¶ƒX A¿µÿÿÿǃ Hǃ0 ƒàǃ ˆƒ1 ˆƒ2 H‹ƒP ƃ# H‰C@¶ƒ4 HǃP ˆƒ3 H‹âl ǃ H‰ƒù 1Àf‰ƒ éÁþÿÿH‹“0 H‰“X ƒâˆ“1 ˆ“2 é7ýÿÿH‹‹0 H‰‹( ¶Ñ;“T „ýÿÿfïÒò‹` H‹‹` ‰“T ò*Ò€»# Hǃ f(ÁH‰‹¨ ò^Âòƒh fïÀòH*Âò^Áòƒð „¹üÿÿ€»% …¬üÿÿó~ƒÀ fHnáflăРéüÿÿH‰ßè‰Õÿÿ‹ƒ( é|üÿÿ‹‹, ƃ# …É„güÿÿH‹“H ƒù‡9 H=Z Hc Hù>ÿျ$ tH‰ßè—ôÿÿ‹ƒ( ƒ» …"üÿÿƒK0éüÿÿ‹“0 ƒâ‰“ éüÿÿ‹“, H‹‹0 Áꉋ| ƒâˆ“3 ˆ“4 ˆS6ˆS7éÕûÿÿH‰ßèoáÿÿ‹ƒ( éÂûÿÿH‰ßèløÿÿ‹ƒ( é¯ûÿÿE1ÿéýÿÿH=Í× 1Àè‹Ñÿÿé°ýÿÿH‹“0 H‰“H ƃ' H‰“h ésûÿÿH¹ ÿÿH!ÊH “0 ëÐH‹“0 Hºâ/sÂH¹ ÿÿH Êë³H¹ ÿÿÿÿH!ÊH “0 ëf1ÒH “0 ë‘1Òëèç·çÿ € UH‰åAWAVL5% AUATL§( SH‰ûHƒìdH‹%( H‰EÈ1ÀƇ( ‹‡( L« ‰ƒP D HcƒH H‹» H‹³ Hƒ@ HÇH)ÆH‰» H‰³ u;H‹»p H…ÿ„¾ H‹³x H‰» Hǃp H‰³ Hǃx ‹ƒ L‰éL‰â‰ƒ è ‘ÿÿfnØfpÃà…ÀŽ“ fÖƒH €= xu u*‹ƒ( ƒø„Kÿÿÿƒø"‡7ÿÿÿ‰ÂIc–Lò>ÿâf D H‹‹ H‹“@ ‰ÆL‰çè(Ëÿÿ‹ƒ( ƒø„ ÿÿÿë¼ € H‰ßèhÑÿÿA‰Ç…ÀuKH‹³ H‹» éKÿÿÿf D H‹Ii €=Šwu ǃ A¿¶ÿÿÿƃ$ H‰ƒH …¦ ƃ( H‹EÈdH+%( …h HƒÄD‰ø[A\A]A^A_]Ãƃø €=)wu A¿þÿÿÿt»H=+Õ 1ÀèÏÿÿë«Æƒ# ƃø ǃ €=òvu ƃ$ …ƒ Hƒ»P tdǃ A¿þÿÿÿé`ÿÿÿf D H‹“@ H‹‹ ¾ L‰çèõÉÿÿ‹“ …Ò„1ÿÿÿ€=vu „$ÿÿÿH=èÓ 1ÀèlÎÿÿéÿÿÿǃ A¿þÿÿÿéüþÿÿH=lÔ 1ÀèDÎÿÿéjÿÿÿH‰ßè÷ôÿÿ‹ƒ( éjýÿÿH‰ßèÔÝÿÿ‹ƒ( éWýÿÿ€="vu …% ¶ƒX A¿µÿÿÿǃ Hǃ0 ƒàǃ ˆƒ1 ˆƒ2 H‹ƒP ƃ# H‰C@¶ƒ4 HǃP ˆƒ3 H‹g ǃ H‰ƒù 1Àf‰ƒ é+þÿÿ€=Šuu …z ǃ A¿Úÿÿÿé þÿÿ‹“, H‹‹0 Áꉋ| ƒâˆ“3 ˆ“4 ˆS6ˆS7émüÿÿ‹“0 ƒâ‰“ éYüÿÿ€»$ „LüÿÿH‰ßèvïÿÿ‹ƒ( é9üÿÿ‹‹, ƃ# …É„$üÿÿƒù”ƒù@”Æ@òu €»' „üÿÿH‹³P H‹“H ƒù‡¯ H=i Hc Hù>ÿáH‰ßè§Ïÿÿ‹ƒ( éÊûÿÿH‹“0 H‰“X ƒâˆ“1 ˆ“2 é¨ûÿÿH‹‹0 H‰‹( ¶Ñ;“T „‹ûÿÿfïÒò‹` H‹‹` ‰“T ò*Ò€»# Hǃ f(ÁH‰‹¨ ò^Âòƒh fïÀòH*Âò^Áòƒð „*ûÿÿ€»% … ûÿÿó~ƒÀ fHnáflăРé ûÿÿE1ÿédüÿÿH‹“0 fHnÂƃ' flÀH‰“h ƒH H…ö„Êúÿÿ€=•su „½úÿÿ1ÀH5ÉÑ H=ÊÐ èjËÿÿ‹ƒ( éúÿÿH¹ ÿÿH!ÊH “0 ë–H‹“0 Hºâ/sˆH¹ ÿÿH ÊévÿÿÿH¹ ÿÿÿÿH!ÊH “0 é]ÿÿÿf1ÒH “0 éNÿÿÿ1ÒéGÿÿÿH=·Ð 1ÀèìÊÿÿésýÿÿH=Ñ 1ÀèÙÊÿÿéÈüÿÿ诱çÿff. „ @ UH‰åAWAVAUATSH‰ûHìˆ dH‹%( H‰EÈ1À€¿+ …õ Le é @ …À…( ƒ} „. ‹E¤ƒø„¢ ƒø…9 ‹ƒ< H‹‹@ H‹³P Pÿ¸ ƒú‰“< ƒØÿ‰ƒ HcE¬H…Ɉ^ HðöC0… ƃ H‰ƒP …Ò„ H €»+ H‰ƒ@ u_1ÒL‰æH‰ßèÚàÿÿA‰Àƒø…Nÿÿÿ¶E¨E1Àˆƒ+ H‹EÈdH+%( …D HĈ D‰À[A\A]A^A_]Ë—< H‹‡@ ¹@ ƃ+ )ÑHÓè€=€qu ‰`ÿÿÿH‰…hÿÿÿ…ú ‹ƒ fnƒH H‰pÿÿÿfn“P H‹“@ ‰…\ÿÿÿH…`ÿÿÿL‹³ H‰E˜HcƒH fbÂL‹» fÖEHÂIÆH‰UˆI)ÇtdL\ÿÿÿL¥xÿÿÿë( H¿àûõÿ H£×ƒd ‰U”H˜HEˆIÆI)Çt,L‰éL‰âL‰þL‰÷袉ÿÿ…À~‹•xÿÿÿ‰EƒútÏH‹u˜ƒú"v¯D‹…`ÿÿÿE…À…ù H‹ƒP ÇC0 HÇCH H‰C@H‹…hÿÿÿH‰ƒ€ éšþÿÿf. „ ƃ+ é„þÿÿ @ €» H‹“P „= H‹‹ˆ fHnÂfHnÙflÃH…É„? H‹ƒ@ H…À‰í ‹»< H‰‹P C@Wÿƒú‰“< º ƒÚÿHÀ‰“ H‰ƒ@ éþÿÿ @ H‰ßèÓÿÿA‰À…À…íýÿÿƒ»( …c ‹“, …Ò„U H‹ƒH ƒú‡ H W Hc‘HÊ>ÿâƒú…ÐþÿÿD‹L‹U€¹@ D‹|ÿÿÿH‹~E9ÈENÈD)ÉIÓêD‰ÉHÓçI úE)ÈL‰VD‰…VþÿÿéŽþÿÿ D €=)ou …à ǃ A¸Úÿÿÿé>ýÿÿf D H‹ƒ` A¸õÿÿÿH‰ƒ€ H‹ƒ0 H‰ƒ8 H‹ƒÀ H‰C`éýÿÿf D E°fHnÆHÉH˜H‰‹@ HðfHnàH‰ƒP flÄC@éÐüÿÿHÉÇC0 H‰‹@ H‰s@HÇCH H‰ƒP é§üÿÿó~ƒ0 € H‹ƒX ¶‹3 1Òƃ' ó~‹P ˆƒ2 ¶ƒ4 ˆÊflÈflÀ€£2 K@ˆÆƒH 8Á„FüÿÿK0 @ f‰S6ˆƒ3 é0üÿÿHº ÿÿH!ÐH ƒ0 fHnÀézÿÿÿó~ƒ0 fH~ÀHºà/ƒbÿÿÿH¸ ÿÿfH~ÇH ÇfHnÇéFÿÿÿHº ÿÿÿÿH!ÐH ƒ0 fHnÀé(ÿÿÿf1ÀH ƒ0 fHnÀéÿÿÿfïÀé ÿÿÿH=ºË 1ÀèUÅÿÿéóûÿÿH= Ë 1ÀèBÅÿÿé*þÿÿ€=Fmu … ǃ A¸þÿÿÿǃH éQûÿÿ€=mu … ǃ A¸þÿÿÿé/ûÿÿ€=ølu tâH5·õ H=@Ê 1ÀèÑÄÿÿëË€=Ølu tÂH5Çõ H= Ê 1Àè±Äÿÿë«H‹“P H5ö H=Ê 1Àè“Äÿÿé^ÿÿÿA¸˜ÿÿÿéÃúÿÿH5´õ H=ÝÉ 1ÀènÄÿÿéeÿÿÿèD«çÿ @ UH‰åAWAVAUATSH‰ûHƒìdH‹%( H‰EÈ‹‡´ ‰ÂƒÊö‡ tLJ ƒàþƒÈ‰Â‰“´ ‹ƒ( L£( L« L5𠉃P fHcƒH H‹» H‹³ Hƒ@ HÇH)ÆH‰» H‰³ u;H‹»p H…ÿ„¾ H‹³x H‰» Hǃp H‰³ Hǃx ‹ƒ L‰éL‰â‰ƒ è\„ÿÿfnØfpÃà…ÀŽ“ fÖƒH €=\ku u*‹ƒ( ƒø„Kÿÿÿƒø"‡ý ‰ÂIc–Lò>ÿâf D H‹‹ H‹“@ ‰ÆL‰çèh¾ÿÿ‹ƒ( ƒø„ ÿÿÿë¼ € H‰ßè¨ÄÿÿA‰Ç…ÀuGH‹³ H‹» éKÿÿÿf D H‹‰\ €=Êju ǃ A¿¶ÿÿÿƃ$ H‰ƒH u*H‹EÈdH+%( …Ü HƒÄD‰ø[A\A]A^A_]à D H‹“@ H‹‹ ¾ L‰çèµ½ÿÿ‹“ …Òt±€=Tju t¨H=°Ç 1Àè4Âÿÿë˜f€=9ju …ô ǃ A¿þÿÿÿǃH éjÿÿÿH‹ƒP ‹“, H‰C@1À…Ò„ H‹ƒH ƒú‡' H V Hc‘HÊ>ÿâ€=Ñiu ƃ# …˜ ‹“, HÇC@ 1À…Ò„§ H‹ƒH ƒú‡Ì H % Hc‘HÊ>ÿâ‹“, H‹‹0 Áꉋ| ƒâˆ“4 é_ýÿÿ€»$ tH‰ßè¶ãÿÿ‹ƒ( ƒ» …;ýÿÿƒK0é2ýÿÿH‹‹0 H‰‹( ¶Ñ;“T „ýÿÿfïÒò‹` H‹‹` ‰“T ò*Ò€»# Hǃ f(ÁH‰‹¨ ò^Âòƒh fïÀòH*Âò^Áòƒð „´üÿÿ€»% …§üÿÿó~ƒÀ fHnáflăРéŠüÿÿH‹“0 H‰“X éwüÿÿ€=xhu … ¶ƒX A¿µÿÿÿǃ Hǃ0 ƒàǃ ˆƒ1 ˆƒ2 H‹ƒP ƃ# H‰C@¶ƒ4 HǃP ˆƒ3 H‹nY ǃ H‰ƒù 1Àf‰ƒ é=ýÿÿH‹ƒP ‹“, H‰C@1À…Ò„- H‹ƒH ƒú‡ó H a Hc‘HÊ>ÿâH‰ßè£Âÿÿ‹ƒ( éûÿÿH‹ƒ0 fHnÀƃ' flÀƒH H‰CHH‹ƒX E1ÿK0 ˆƒ2 ƃ# €£2 ƃø é›üÿÿ€=>gu …& ǃ A¿ÚÿÿÿéyüÿÿH‹ƒ0 fHnÀƃ' flÀƒH K0 €»% H‰CHuó~ƒÀ ƒ` ƒÐ ¶ƒX E1ÿƒàˆƒ1 ˆƒ2 éüÿÿH‹ƒ0 fHnÀƃ' flÀƒH H‰CHH‹ƒX 1ÒE1ÿ¶‹3 ˆƒ2 ¶ƒ4 ˆÊ€£2 ˆÆ8Á„¾ûÿÿK0 @ f‰S6ˆƒ3 é¨ûÿÿH=vÄ 1Àè4¾ÿÿéÍýÿÿH=¡Ä 1Àè!¾ÿÿéùûÿÿH‹³P H=¥Ä 1Àè¾ÿÿéNüÿÿH=¿Ã 1Àèô½ÿÿéÇþÿÿHº ÿÿH!ÐH ƒ0 éÊþÿÿH‹ƒ0 Hºà/ƒ¸þÿÿHº ÿÿH Ðé¦þÿÿHº ÿÿÿÿH!ÐH ƒ0 éþÿÿf1ÀH ƒ0 é~þÿÿHº ÿÿH!ÐH ƒ0 éðýÿÿH‹ƒ0 Hºà/ƒÞýÿÿHº ÿÿH ÐéÌýÿÿHº ÿÿÿÿH!ÐH ƒ0 é³ýÿÿf1ÀH ƒ0 é¤ýÿÿHº ÿÿH!ÐH ƒ0 éfþÿÿH‹ƒ0 Hºà/ƒTþÿÿHº ÿÿH ÐéBþÿÿHº ÿÿÿÿH!ÐH ƒ0 é)þÿÿf1ÀH ƒ0 éþÿÿ1Àéýÿÿ1Àé þÿÿ1Àé*ýÿÿ膣çÿf D UH‰åAWAVAUI‰ýATA¼ SH [ HìØ H‹—@ dH‹%( H‰EÈ‹‡( Æ… ÿÿÿ A‰…P Mµ( ë A‹…( ƒø…ã I‹•@ Ic…H I‹½ I‹µ HÂHÇH)ÆI‰•@ I‰½ I‰µ u;I‹½p H…ÿ„, I‹µx I‰½ IÇ…p I‰µ IÇ…x A‹… I L‰òA‰… è”|ÿÿfnØfpÃà…ÀŽû fAÖ…H €=“cu „5ÿÿÿI‹ I‹•@ ‰ÆL‰÷èŶÿÿA‹…( ƒø„ ÿÿÿI¾ àÿ Iƒ½è tA€½ tAƒü tAÆ… A‰ÄH ƒÿ A€½) …Ù ƒø"‡o ‰ÂHc“HÚ>ÿâA€½# AÆ… óAo¥( A¥H „' D I‹•@ éiþÿÿ @ L‰ïèx¼ÿÿA‰Ç…ÀuMI‹µ I‹½ éÝþÿÿf D H‹YT €=šbu AÇ… A¿¶ÿÿÿAÆ…$ I‰…H …ä H‹EÈdH+%( …© HÄØ D‰ø[A\A]A^A_]à @ A€½* t A€½( tƒø‡ ÿÿÿ‰ÂHc‘HÊ>ÿâƒø…Ð I‹…@ AÆ…' L‰ïIÇ…h I‰…¨ IÇ…H è¢ãÿÿA‰Çƒøõ„Þ …À…ZÿÿÿI‹…h AÇE0 H…ÀtAÇE0 I‰…P I‰E@IÇEH é&ÿÿÿf. „ I‹ I‹•@ ¾ L‰÷èÅ´ÿÿA‹… …À„òþÿÿ€=_au „åþÿÿH=·¾ 1Àè;¹ÿÿéÒþÿÿL‰ïè~ÆÿÿA‰Ç…À…¿þÿÿA‹…( H yý éìþÿÿA¶•X A‹, AÆ…# ƒâ…É…f Aˆ•1 Aˆ•2 I‹•@ éyüÿÿA¶X A‹•, ƒá…Ò„S I‹…H ƒú‡‚ H5Cý Hc–Hò>ÿâ€=¢`u … AÇ… A¿ÚÿÿÿéþÿÿIc I‹•@ ƒù?Æ qA‹½, HÁáA‰µ I‹µ0 L鉹˜ H‰± éÓûÿÿL‰ïè6»ÿÿA‹…( I‹•@ é¸ûÿÿóAo( L‰ïAH èZÃÿÿA‰Ç…À…‹ýÿÿA‹…( H Eü ƒø „ €=á_u „€üÿÿI‹•@ 1ÀH5®¾ H= ½ 请ÿÿA‹…( éXüÿÿE‹µ, E…ö„ÃüÿÿóAoµ( L‰ïAÇ… Aµ8 è¯ìÿÿA‰Çƒøõ…ÿüÿÿA‹…( I‹•@ éõúÿÿA‹•, …Ò„6 I‹…H ƒú‡ H æû Hc‘HÊ>ÿâL‰ïèØÝÿÿA‹…( I‹•@ éªúÿÿA€½$ tL‰ïècÙÿÿAƒ½ u†A€½" „xÿÿÿIƒ½` AÆ…" „bÿÿÿI‹…P AÇE0 E1ÿIÇEH I‰E@é>üÿÿfA‹•, …Ò„Ï I‹…H ƒú‡b H Rû Hc‘HÊ>ÿâA‹…, I‹•0 L‰ïÁèA‰•| ƒàAˆ…4 è¦ÁÿÿA‰Ç…À…×ûÿÿA‹…( H ‘ú ƒø …ÙúÿÿIƒ½è AÆ… „ã é‚ A‹•, …Ò… ¶ ^u I‹•@ ˆ ÿÿÿ„É„ƒùÿÿ1ÀH5™¼ H=6» èɵÿÿÆ… ÿÿÿ A‹…( I‹•@ éTùÿÿL‰ïèÁÿÿA‰Ç…À…8ûÿÿA‹…( H òù ƒø „© €=Ž]u „-úÿÿI‹•@ 1ÀH5>¼ H=ɺ è\µÿÿA‹…( éúÿÿL‰ïèøÄÿÿA‹…( I‹•@ éÚøÿÿI‹µ0 A¶•# ‰÷„Ò„ç A€½( …Ù L‰ïH‰µÿÿÿˆ•ÿÿÿèYÀÿÿA‰Ç…À…ŠúÿÿA‹…( ¶•ÿÿÿH =ù H‹µÿÿÿƒø „I €=Ò\u …¬ A‹•0 ƒâA‰• é[ùÿÿI‹•@ fïÀA€½! IÇ…h HÇ…@ÿÿÿ I‰•¨ )…0ÿÿÿ…- I‹½ø AÆ…' IÇ…H IÇ…h H…ÿt0 € H‹Iƒ½ I‰…ø „€ è[—çÿI‹½ø H…ÿu×AÇ… L‰ïèÌÝÿÿA‰Ç…À… AÇE0 I‹…h éBúÿÿI‹0 I‰( ¶ÑA;•T „ˆ fïÒ‰ÖòA` I‹` ò*ÒA€½# A‰•T f(ÁI‰¨ IÇ… ò^ÂòA…h fïÀòH*Æò^ÁòA…ð t$A€½% uóA~…À fHnùflÇA…Ð A9•X „ZøÿÿAÇE0 E1ÿé¶øÿÿf. „ E1ÛAÆ…ø I‹•@ AÇ… fE‰# é‹öÿÿI‹•0 I‰•X I‹•@ éqöÿÿ€=ÕZu …¥ A¶…X 1ÛAÇ… A¿µÿÿÿIÇ…0 ƒàAÇ… Aˆ…1 Aˆ…2 I‹…P AÆ…# I‰E@A¶…4 IÇ…P Aˆ…3 H‹ÁK AÇ… I‰…ù fA‰ éÆ÷ÿÿI‹…P AÇE0 E1ÿIÇEH I‰E@I‹…0 I‰…€ é•÷ÿÿI‹…0 L‰ïI‰… èC½ÿÿA‰Ç…À…t÷ÿÿA‹…( H .ö ƒø „„ €=ÊYu „iöÿÿI‹•@ 1ÀH5\ã H=· 蘱ÿÿA‹…( éAöÿÿI‹…P AÇE0@ E1ÿIÇEH I‰E@é÷ÿÿL‰ïèÁ¼ÿÿA‰Ç…À…òöÿÿA‹…( H ¬õ ƒø „¦ €=HYu „çõÿÿI‹•@ 1ÀH5ã H=ƒ¶ è±ÿÿA‹…( é¿õÿÿI‹•0 AÆ…ü I‰• I‹•@ éôÿÿA€½ü I‹•0 „û I‰• I‹•@ AÆ…ý é]ôÿÿI‹…P AÇE0€ E1ÿIÇEH I‰E@I‹…0 I‰…˜ é#öÿÿA‹µ …ö„Ê H‹iL fïÀI‹0 ÇEÀ )EH‰UH‹˜I ‰Î)E )E€A‰ ÇE„ H‰U ÇE¨ )E°ƒù‡N ‰Ê‹T•€ƒêA‰• ƒù„ …Òˆ8 HcÒA‹”•Ð …Ò„ õÿÿ€=õWu „õÿÿ1ÀH=öá èѯÿÿA‹…( I‹•@ écóÿÿf D A‹• E‹µ, …Òˆµ Aƒþ ‡« D‰ñA¿ AÓçHcÊLI4C‹T A…×t €=„Wu …» A ×E‰¼Ð HÁáIT I‹0 I‰LÕ I‹•@ éçòÿÿI‹…P AÇE0 E1ÿIÇEH I‰E@é»ôÿÿA€½% AÆ…# AÆ…ù uóA~…À A…` A…Ð A¶•X ƒâAˆ•1 Aˆ•2 A‹•, …Ò…ñ €=ÍVu I‹•@ „Uòÿÿ1ÀH5Uµ H=´ è›®ÿÿA‹…( I‹•@ é-òÿÿA¶•* A¼ ˆ• ÿÿÿ„Ò…>ôÿÿ@ˆµ ÿÿÿA‹•, …Ò„ I‹…H ƒú‡% H 3ó Hc‘HÊ>ÿâI‹…0 Hºà/s Hº ÿÿH ÐI‰…H AÆ…' AÇ… H‹EÈdH+%( uIHÄØ L‰ï[A\A]A^A_]éhÊÿÿI‹…0 I‰…H AÆ…' AÇ… H‹EÈdH+%( t·èƒ”çÿ I‰½ H…À„ùÿÿH‰ÇéPùÿÿI‹…H ƒù‡w H5ò Hc ŽHñ>ÿáAˆ1 I‹•@ Aˆ2 éòðÿÿI‹•@ ¸ éáðÿÿA‹… M‹½ L‰PÿÿÿfAn…H I‹µ fAn½P ‰…,ÿÿÿH…0ÿÿÿH‰…xÿÿÿIc…H fbÇfÖ…pÿÿÿHÂIÇH‰•hÿÿÿH)Æ„” H…,ÿÿÿH‰…ÿÿÿH…XÿÿÿH‰… ÿÿÿ D H‹ÿÿÿH‹• ÿÿÿL‰ÿH‰µÿÿÿèƒmÿÿ…À~R‹Xÿÿÿ‰…pÿÿÿH‹µÿÿÿƒù„“ L‹xÿÿÿƒù"w*ƒù ‡N ƒù ‡• ƒù‡Ü u A‹y…ÿtAÆA €½@ÿÿÿ „Ç÷ÿÿfoµ0ÿÿÿI‹…H Aµ( Aƒ½, ‡Ÿ A‹•, H )ñ Hc‘HÊ>ÿâI‹…H ƒú‡ˆ H $ñ Hc‘HÊ>ÿâAÇ… ÿÿÿÿ€=ÐSu „êðÿÿ1ÀH=±Ý 謫ÿÿA‹…( I‹•@ é>ïÿÿIƒ½è AÆ…þ t\Aƒü Æ… ÿÿÿ•ÂA"• „CðÿÿA¶µ) AÆ… @„ö…Ëüÿÿˆ• ÿÿÿA¼ ¸ é5ðÿÿIƒ½è AÆ…û u¤Æ… ÿÿÿ¸ éûïÿÿH=N± 1Àè «ÿÿéHøÿÿA‹, …ÉA•…ð éêúÿÿƒøõ…„ðÿÿA‹…( é‘ïÿÿIƒ½è AÆ…ÿ tŸé>ÿÿÿIƒ½è AÆ… tˆé'ÿÿÿfïÀAÆ…ð IÇ…à AÇ…è A…Ð éúÿÿI‹…0 Aˆ2 A¶3 fHnÀ1ÒI‰E@A¶…4 flÀˆÊAÆ…' AÇE0 ˆÆIÇEH A…H 8ÁtAÇE0@ fA‰U6Aˆ…3 E1ÿéªïÿÿHº ÿÿH!ÐI …0 ë€I‹…0 Hºà/ƒnÿÿÿHº ÿÿH Ðé\ÿÿÿHº ÿÿÿÿH!ÐI …0 éCÿÿÿf1ÀI …0 é4ÿÿÿI‹…0 fHnÀAÆ…' fAƒ½ü flÀA¶•! A…H „ I‰E@¾ L‰ïE1ÿAÇE0 IÇEH 葯ÿÿéèîÿÿHº ÿÿH!ÐI …0 ë‘f1ÀI …0 ë…I‹…0 Hºà/ƒsÿÿÿHº ÿÿH ÐéaÿÿÿHº ÿÿÿÿH!ÐI …0 éHÿÿÿ€=öPu „îÿÿA‹• D‰öH=Û 1ÀèȨÿÿé`ñÿÿH¹ ÿÿÿÿH!ÈI …0 fHnÀI‰EHE1ÿflÀAM0 AÆ…' IÇE@ Aˆ•2 A…H éîÿÿf1ÀI …0 ë¸I‹…0 ë¯H¹ ÿÿH!ÈI …0 ë™I‹…0 Hºà/s‹H¹ ÿÿH Èéyÿÿÿ1Àé©ýÿÿ1ÀéuþÿÿHº ÿÿH!ÐI …0 é0úÿÿ1ÀéKÿÿÿI‹…0 Hºà/ƒúÿÿHº ÿÿH ÐéúÿÿHº ÿÿÿÿH!ÐI …0 éìùÿÿf1ÀI …0 éÝùÿÿHº ÿÿÿÿH!ÐI …0 é{ùÿÿf1ÀI …0 élùÿÿI‹…0 é`ùÿÿHº ÿÿH!ÐI …0 éGùÿÿI‹…0 A€½! I‰…H AÆ…' „ A€½# „ A€½ü …³ €½ ÿÿÿ …¦ AÇ… L‰ïèaÆÿÿA‰Çƒøõ…‘ìÿÿH‹EÈdH+%( …:ùÿÿHÄØ L‰ï[A\A]A^A_]éiâÿÿf „ Hº ÿÿH!ÐI …0 éMÿÿÿI‹…0 Hºà/ƒ;ÿÿÿHº ÿÿH Ðé)ÿÿÿHº ÿÿÿÿH!ÐI …0 éÿÿÿf1ÀI …0 éÿÿÿ1ÀéúþÿÿI‹…0 I‰…H AÆ…' AÇ… I9…P tL‰ïè‚ÅÿÿA‰Çƒøõ…²ëÿÿI‹½ø AÇ… IÇ…H IÇ…h AÆ…' H…ÿt)H‹Iƒ½ I‰…ø „à è‰çÿI‹½ø H…ÿu×AÇ… L‰ïèuÏÿÿA‰Ç…À„©ñÿÿAÇ… A¿þÿÿÿé ëÿÿHº ÿÿH!ÐI …0 é ÿÿÿI‹…0 Hºà/ƒ ÿÿÿHº ÿÿH ÐéúþÿÿHº ÿÿÿÿH!ÐI …0 éáþÿÿf1ÀI …0 éÒþÿÿ1ÀéG÷ÿÿ1Àé÷öÿÿº HÓâL…ò„ƒ A‹Q…Ò„¶øÿÿƒêA‰Q„©øÿÿ‰tÿÿÿH˜H…hÿÿÿIÇH)Æ…øÿÿé‰øÿÿf D ƒù …zøÿÿE‹QE…Ò…møÿÿA€y …bøÿÿD‹…\ÿÿÿE…À„Røÿÿóo•XÿÿÿAÆAAë–÷ 0 „Ÿ A‹Q…Ò„~ÿÿÿélÿÿÿ„Ò„âúÿÿA€½# …Ôúÿÿ€½ ÿÿÿ …Çúÿÿ1öL‰ïèrªÿÿAƒM0L‰ïèÅßÿÿA‰Ç…À…¶éÿÿIƒ}H „ùùÿÿAÇ… E1ÿé˜éÿÿH=¹© 1Àèî£ÿÿé]ëÿÿI‰½ H…À„!þÿÿH‰Çéðýÿÿƒù…‹÷ÿÿA€y „€÷ÿÿAÇA éÊþÿÿI‰…P ¶µ ÿÿÿL‰ïèÚ©ÿÿˆ… ÿÿÿ„À„)ìÿÿéqùÿÿ € ‰÷AÆ…ú ƒçƒæA‰½ tIƒ½è „5øÿÿAƒü „&èÿÿA€½ „èÿÿA€½) AÆ… „Þ÷ÿÿA€½* A¼ …éèÿÿéôÿÿfI‹•@ 1ÀH5Ô H=a¨ èô¢ÿÿA‹…( é,îÿÿIƒ½è „» Aƒü @•ÆA"µ @ˆµ ÿÿÿ…ª ˆ• ÿÿÿéŠçÿÿA‹• 1ÀD‰öH=Õ H‰ÿÿÿL‰ÿÿÿè¢ÿÿL‹ÿÿÿA‹…( H‹ÿÿÿC‹T é óÿÿAÇ… L‰ïè»ÁÿÿA‰Çƒøõ…ëçÿÿÆ… ÿÿÿ A‹…( I‹•@ éÚåÿÿƒçI‹•@ A‰½ éÄåÿÿˆ• ÿÿÿéðöÿÿA¶•) AÆ… „Ò„¯öÿÿA¶½* A¼ @ˆ½ ÿÿÿ@„ÿ…°çÿÿˆ• ÿÿÿénóÿÿA¶µ3 A¶…4 1É@ˆñˆÅ@8ÆtAM0 @ fA‰M6Aˆ…3 I‹…H ƒú‡° H ðæ Hc‘HÊ>ÿâI‹…0 fHnÀAM0 A€½) flÀAÆ…' IÇE@ I‰EHA…H …1ýÿÿé%÷ÿÿºÿÿ HÁâ0H!ÐI …0 ë«I‹…0 Hºà/sºÿÿ HÁâ0H ÐëºÿÿÿÿHÁâ H!ÐI …0 éwÿÿÿf1ÀI …0 éhÿÿÿ1Àéaÿÿÿ @ I‹…P AÇE0 E1ÿIÇEH I‰E@I‰•˜ éJæÿÿ¾ L‰ïE1ÿèÞ¦ÿÿé5æÿÿ€=¢Hu A¿Úÿÿÿ„"æÿÿH5§ H=ॠ1Àèq ÿÿéæÿÿ1Àéúÿÿ D ó úUH‰åATSHƒìdH‹%( H‰Eè1ÀHƒ? „è Hƒ H‰û„Ú ¿˜ è” I‰ÄH…À„Ä óoCóo º † @H‹C ó~C8‹KT‹sPI‰D$ H‹C(flÀI‰D$(·C0fA‰„$ ‹Ch…ÀA•„$) ƒøA—„$* ·C2A„$° fïÀfA‰„$, ‹ClòH*Á…ÀDÂH‹S@A‰„$X ‹CdI‰”$à A‰„$8 H‹CHA‰Œ$\ H‰ÑHÁéI‰„$ˆ ƒáƒâA‰´$ òA„$` HEÑI‰”$è ƒþ„™ ‹KX¸ ‹s`ÓàA‰Œ$ð ƒèA‰„$ì ‹C\A‰„$Ü …ÀuJAÇ„$à €=÷Fu AÇ„$è …• H‹EèdH+%( …^ HƒÄL‰à[A\]Ãf D A‰´$à …öt¶1Ò÷ö…Òu®A‰„$ä ë¤fHƒø„ 1É @ HÑèƒÁHƒøuôHÓàH‰ÂH÷ÚI‰”$¨ I‰„$° é-ÿÿÿf D E1äésÿÿÿ „ 1À‰ÎH=a¥ è0žÿÿ€=9Fu „NÿÿÿA‹´$Ü 1ÀH=²Ð è žÿÿ€=Fu „+ÿÿÿA‹´$à 1ÀH=¯Ð èêÿÿ€=óEu „ÿÿÿA‹´$ä 1ÀH=¥ èÇÿÿ€=ÐEu „åþÿÿA‹´$è 1ÀH= ¥ è¤ÿÿA€¼$) „Àþÿÿ€=žEu „³þÿÿH=aÐ 1Àèzÿÿé þÿÿ D HÇÂÿÿÿÿéùþÿÿè?„çÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‰·° H‹EødH+%( uÉÃèøƒçÿ „ ó úUH‰åAUL¯ø ATI‰üHƒìH‹¿ø dH‹%( H‰Eè1ÀH…ÿt+ Iƒ¼$ H‹I‰„$ø tZèýçÿI‹¼$ø H…ÿuØAÇ„$ L‰ïè3ª I¼$ è&ª H‹EèdH+%( u-HƒÄL‰çA\A]]é¯çÿ € I‰¼$ H…Àt«H‰Çé{ÿÿÿè.ƒçÿff. „ ó úUHcÇH‰÷H5¨£ H‰åHƒìdH‹ %( H‰Mø1ÉHÿƒù w H %r H‹4Áè¿öÿH‹EødH+%( uÉ1ÀÃèÈ‚çÿ „ ó úUH‰åAWL=§â AVAUI‰ýATL%sá SH 7á Hìè dH‹%( H‰EÈ1ÀAƒ½ AÇE0 AÇ…´ ‡ A‹… HcƒHØ>ÿàAÆ…' fïÀA…H A¶…4 1ÿA€½! AÇ… IÇ…ù Aˆ…3 fA‰½ „3 €='Cu …¤ I¾ ÿÿ € L‰ïèX¦ÿÿ…Àu0Aƒ½( wêA‹…( Ic„Là>ÿàL‰ïè1ºÿÿƒøõuL‰ïè$Þÿÿƒø½„ÿÿÿ…À„R A‹}0I‹µ0 ‰ùH‰òá ƒøÄÀ" ƒøÄ„" ƒøµ„r" ƒø¶W" º ƒø˜„ 1Òƒø¬•Â• é € L‰ïèضÿÿë‚f D L‰ïèxÏÿÿƒøõ…kÿÿÿé^ÿÿÿI‹½ø fïÀAÆ…# AÆ…ø AÆ…' IÇ…h A…H H…ÿt0 € H‹Iƒ½ I‰…ø „° è }çÿI‹½ø H…ÿu×AÇ… L‰ïèü¦ÿÿ…À…àþÿÿA€½, „. Iƒ½` AÆ…( u IÇ…` AÇE0 ¸ AÇ… éV fïÀA€½( )…pÿÿÿ)E€)E)E )E°…€ A‹•( M¥( D A‰•P f „ Ic…H I‹½ I‹µ I…@ HÇH)ÆI‰½ I‰µ u;I‹½p H…ÿ„> I‹µx I‰½ IÇ…p I‰µ IÇ…x A‹… I L‰âA‰… èvYÿÿfnØfpÃà…ÀŽ fAÖ…H €=u@u …Ÿ A‹…( ‰Âƒø„=ÿÿÿƒø ‡$ÿÿÿH AÞ ‰ÁHc ‹HÙ>ÿáI‹…P AÇE0 AÇ… IÇEH I‰E@¸þÿÿÿAÇE8 A‹•T A9•X „ A‹M0A‰•X …É„} €ÍA‰•° A‰M0I‹( I‰ ƒø‡ä A€½% uAƒ´ A‹M0I‹…8 A¶µ1 A¶½2 óA~È á HÀ…É„ë I‹h H…É„Û I‰€ Aˆu4Aˆ}5Aˆ½1 I‰Mh…ÒtA‹µ\ …öt H¯Æ‰Ö1ÒH÷öóA~…˜ HÁflÁIE0I‰MpAEPH‹UÈdH+%( …î HÄè [A\A]A^A_]ÃL‰ïè=¶ÿÿƒøõ…üÿÿL‰ïèlÒÿÿéüÿÿI‹…H I9…P tL‰ïè¶ÿÿƒøõ…âûÿÿI‹½ø AÇ… IÇ…H IÇ…h AÆ…' H…ÿt*H‹Iƒ½ I‰…ø „X è“yçÿI‹½ø H…ÿu×AÇ… L‰ïèÀÿÿ…À…£ I‹…h AÇE0 IÇEH I‰E@A‹… ƒèAÇE8 A‹•T A;•X …þÿÿé+þÿÿf D A€½( „²üÿÿAÆ…# é¥üÿÿ D I‹•@ I‹ ‰ÆL‰çè‘ÿÿA‹…( ‰Âƒø„†üÿÿéDýÿÿL‰ïèH—ÿÿ…À…˜ I‹µ I‹½ éÊüÿÿ D H‹)/ €=j=u AÇ… AÆ…$ I‰…H unA‹M0I‹µ0 º á éÕ I‰½ H…À„QûÿÿH‰Çé ûÿÿ „ I‰½ H…À„©þÿÿH‰Çéxþÿÿƒø½…$úÿÿA‹•( é³ûÿÿ I‹•@ I‹ ¾ L‰çèÿÿA‹• …Ò„hÿÿÿ€=¯<u „[ÿÿÿH=š 1Àè‹”ÿÿéHÿÿÿf D I‹€ é ýÿÿ1É€={<u …• AÇ… I‹µ0 º I‹…P A‰U8H‰òI‰E@H6I‹µ` I‰•8 óA~À A‹•T I‰µ€ A¶µX fAÖM`fAÖÈ ƒæAˆµ2 ‰÷éxüÿÿAÇ… ¸þÿÿÿAÇE0 éÈûÿÿI‹…` A€½ I‰…€ I‹…0 I‰…8 I‹…À I‰E`„çûÿÿAƒ´ I‰…È AÆ… éËûÿÿAÇ… éMúÿÿH=ïš 1Àè_“ÿÿéIøÿÿI‹µP IÇEH I‰u@ékûÿÿ€=K;u …Ä I‹…P 1öA‹}01ÒAÇ… I‰E@A¶…4 IÇ…0 Aˆ…3 H‹n, AÇ… IÇ…P AÆ…# AÇ… fA‰µ I‰…ù 1À‰ùAÇE8 á éoþÿÿA‹•, AÆ…# …Ò„« ƒú”Àƒú”ÁÈuA€½' „ I‹…H ƒú‡ H ßØ Hc‘HÊ>ÿâA‹•, AÆ…ø AÆ…# …Ò„ú ƒú”Àƒú”ÁÈuA€½' „Ü I‹…H ƒú‡² H Ø Hc‘HÊ>ÿâI‹…@ I‹½ø IÇ…h IÇ…H I‰…¨ AÆ…' H…ÿt, H‹Iƒ½ I‰…ø „£ èÛtçÿI‹½ø H…ÿu×AÇ… L‰ïè|Àÿÿ…À…°öÿÿI‹…h I‹•P AÇE0 IÇEH I‰E@H…Ò„è A€½) IÇE@ ÀI‰UHƒàøƒÀA€½) ɃáøƒÁ €=&9u A‰ „ùÿÿ1ÀH5S— H=T– èôÿÿA‹… ƒèéÞúÿÿI‹•0 I‰•( ¶ÂA;…T „ÇõÿÿfïÒI‹•` òA` A‰…T ò*ÐA€½# IÇ… f(ÁI‰•¨ ò^ÂòA…h fïÀòH*Àò^ÁòA…ð „aõÿÿA€½% …SõÿÿóA~…À fHnâflÄA…Ð é4õÿÿL‰ïèÜŸÿÿé'õÿÿA‹…, I‹•0 ÁèA‰•| ƒàAˆ…3 Aˆ…4 AˆE6AˆE7éñôÿÿA‹…0 ƒàA‰… éÛôÿÿA€½$ „ÍôÿÿL‰ïè5²ÿÿéÀôÿÿA€½% AÆ…# uóA~…À A…` A…Ð A‹•, …Ò„* ƒú”Àƒú”ÁÈuA€½' „ I‹…H ƒú‡ H Ö Hc‘HÊ>ÿâL‰ïèÿµÿÿé:ôÿÿA‹•, …Ò„F ƒú”Àƒú”ÁÈuA€½' „( I‹…H ƒú‡« Ic—Lú>ÿâL‰ïèû‘ÿÿéæóÿÿ1ÉAÆ…ø AÇ… fA‰# éÄóÿÿI‹…0 I‰…X ƒàAˆ…1 Aˆ…2 é óÿÿ€=©6u … AÇ… A‹}0I‹µ0 ‰ùº á é úÿÿ AÆ…' L‰ïAÇ… èM½ÿÿ…À…óÿÿI‹…h Iƒ½P AÇE0 IÇEH I‰E@„» A€½) „ÿ AÇ… ¸ éóõÿÿA¶# A‹• AÆ…( fAn…H I‹@ Ç…8ÿÿÿ ˆ ÿÿÿH8ÿÿÿfAnµP ‰•4ÿÿÿIc•H H‰hÿÿÿM‹µ fbÆI‹ HÑÆ…<ÿÿÿ L‰@ÿÿÿIÖH‰XÿÿÿfÖ…`ÿÿÿH)Ó„¸ H…4ÿÿÿL‰¥(ÿÿÿL½HÿÿÿM‰ôI‰ÞH‰ÃfH‰ÙL‰úL‰öL‰çè Nÿÿ…ÀŽ ‹•Hÿÿÿ‰…`ÿÿÿƒú„í rûH‹hÿÿÿƒæû„Ï ƒú „Æ ƒú L‹¥(ÿÿÿ”A¶…<ÿÿÿAˆ…# 8… ÿÿÿt €=Û4u …? „À…Þ÷ÿÿA‹…( AÆ…0 ‰Âé‡óÿÿI‹…0 I‰…X étóÿÿ1ÀAÆ…0 fA‰…# é]óÿÿI‹0 I‰( ¶ÁA;…T „?óÿÿfïÒI‹` òA` A‰…T ò*ÐA€½# IÇ… f(ÁI‰¨ ò^ÂòA…h fïÀòH*Àò^ÁòA…ð „ÙòÿÿA€½% …ËòÿÿóA~…À fHnáflÄA…Ð é¬òÿÿAÆ…( ÆE¤ é›òÿÿfïÀA‹ óAo½È H•pÿÿÿ)E M‹µ fAn•P )E°I‹ )…pÿÿÿ)E€)EóAo…˜ ‰8ÿÿÿI‹@ fÆÇH‰•hÿÿÿIc•H E¨fAn…H HÑL‰@ÿÿÿIÖfbÂH‰XÿÿÿfÖ…`ÿÿÿH)Ó„ H…8ÿÿÿH•@ÿÿÿL‰ÿÿÿI‰ÝL‰¥ÿÿÿL½HÿÿÿH‰ÃM‰ôH‰• ÿÿÿëNf D D‹µHÿÿÿ‰…`ÿÿÿAƒþt#H‹½ ÿÿÿ‰…(ÿÿÿ賋ÿÿ‹•(ÿÿÿ…Àu0D‰µdÿÿÿHcÂH…XÿÿÿIÄI)ÅtL‰úH‰ÙL‰îL‰çèoKÿÿ‰Â…À¡¶E L‹ÿÿÿL‹¥ÿÿÿ¶U¤„Àt„Ò„‰ A‹…( Aˆ•( ‰Âé"ñÿÿI‹…0 H»ÿÿÿÿÿ H9Ø„ñÿÿI‰…À éüðÿÿL‰ïè$ÿÿA‹•( éèðÿÿAƒ½ …ÚðÿÿAƒ½, …ÌðÿÿI‹µÀ M‹µ0 H¸ÿÿÿÿÿ I‹}(H9Ƹ HDðAÿU A€½# H‰Á„& Aö…X „ÂôÿÿH…À„J L‹A L‰óI‹…` Hºÿÿÿÿÿÿÿ L)ÃH‰ÆH!ÓHº ÿH!ÖH óH9؆ñ Hº € H)ØH9Ðv H¸ HÀ=H1u …¨ I;x s I;¸ s$I‹…È ¨uHƒÈH= I‰…È 1Àè ŽÿÿA€½- I‰0 …ôÿÿI‹… H‰Xéøóÿÿ € I‹…0 A‰… éïÿÿA€½$ „ïÿÿL‰ïè«ÿÿA‹•( é{ïÿÿL‰ïèC˜ÿÿA‹•( égïÿÿA€½( „Œ €}£ „´ €}¢ „l H‹uˆH¸ÿÿÿÿÿ I‹}(H9Ƹ HDðAÿU I‰ÆI‹…` H…ÀuI‹…x Hº ÿH‰ÃH!ÓI 0 H9؆õ Hº € H)ØH9Їå I‹… H‰…ÿÿÿH…À„s L‹]°L‹E¨H‹E˜‹U”E‰ÙMÁH‰…ÿÿÿD)ȉ•ÿÿÿH¿ÀI H‰… ÿÿÿA‹…ä H‰• ÿÿÿ…À„î H¯Â‹•ÿÿÿH•ÿÿÿHЀ=‹/u H‰…(ÿÿÿ… ¶U¡I‰ØL+…(ÿÿÿ„Ò„ú D¶½xÿÿÿAƒç„ M…ö„9 I‹F I‹vH…ö„ß H…À„l A€~( uA"•( …f E1ÿM‹0 L‰ÊH)ÂH¸ÿÿÿÿÿÿÿ H!ÐA€½- I‰…0 „¯ €=æ.u …} Eˆ½. L‰ïèÿÿA¶…# AÆ…/ A‹•( Aˆ…0 é~íÿÿAÆ…# AÆ…0 éiíÿÿAÇ… A‹}0I‹µ0 ‰ùº á éòÿÿA‹… ƒèéKðÿÿfïÀAÆ…' A…H é9ëÿÿf „ ƒ)t‰•dÿÿÿH˜H…XÿÿÿIÄI)Æ…ÐøÿÿL‹¥(ÿÿÿ¶…<ÿÿÿé ùÿÿI‰½ H…À„^ôÿÿH‰Çé-ôÿÿI‹•P H…Ò„Õêÿÿé‡ôÿÿH=‹ 1ÀèÂ…ÿÿA‹M0á éNñÿÿA‹• )E óAo¥È H…pÿÿÿ)E°I‹ fAnP )…pÿÿÿM‹½ )E€)EóAo…˜ ‰•8ÿÿÿI‹•@ fÆÄH‰…hÿÿÿIc…H E¨fAn…H HÂL‰@ÿÿÿHÃfbÅH‰•XÿÿÿfÖ…`ÿÿÿI)Ç„ H…@ÿÿÿL‰ÿÿÿL¥8ÿÿÿI‰ÝH‰… ÿÿÿLµHÿÿÿL‰ûëI @ ‹•Hÿÿÿ‰…`ÿÿÿƒú‰•(ÿÿÿt H‹½ ÿÿÿè½…ÿÿ‹•(ÿÿÿ…Àu0‰•dÿÿÿIcÇH…XÿÿÿIÅH)ÃtL‰áL‰òH‰ÞL‰ïèzEÿÿA‰Ç…À£¶U L‹ÿÿÿ¶E¤„Òt„À„þ Aˆ…( é)ëÿÿI‹•P H…Ò„LéÿÿAM0 éöòÿÿ € I‹•P H…Ò„(éÿÿAM0 éÒòÿÿ H‰ÞHÚH)ÆH¸ € H9ÆHGÚéüÿÿI‹µÀ éŒûÿÿfïÀA‹• óAoÈ H…pÿÿÿ)E°I‹½ fAnµP )E M‹µ )…pÿÿÿ)E€)EóAo…˜ ‰•8ÿÿÿI‹•@ fÆÅH‰…hÿÿÿIc…H E¨fAn…H HÂÇE¸ HÇfbÆL‰@ÿÿÿH‰•XÿÿÿfÖ…`ÿÿÿI)ÆtoL‰¥(ÿÿÿH8ÿÿÿI‰üL½HÿÿÿH‰ÙL‰úL‰öL‰çè Dÿÿ…ÀŽ„ ‹•Hÿÿÿ‰…`ÿÿÿƒút^H‹hÿÿÿƒú tFƒú tAL‹¥(ÿÿÿƒúuóo½HÿÿÿÆA3y A€½# „LúÿÿI‹…X ÆE¡H‰…xÿÿÿé5úÿÿƒiHt‰•dÿÿÿH˜H…XÿÿÿIÄI)Æ…cÿÿÿL‹¥(ÿÿÿë±H=Aˆ 1Àèv‚ÿÿéÞóÿÿH=¥ˆ 1Àèc‚ÿÿé)ïÿÿE¶½( E„ÿ…M H;(ÿÿÿrI;¸ r I;x ‚‰ M…ö…èúÿÿI‹…È ¨u'HƒÈH=Ê L‰… ÿÿÿI‰…È 1Àè ‡ÿÿL‹… ÿÿÿI‹µ0 Hºÿÿÿÿÿÿÿ H‰ðH)ØH…(ÿÿÿH!ÐA€½- I‰…0 „ç €=Æ)u …¶ E1ÿéØúÿÿA‹µà 1À…ö„úÿÿH‰Ð1ÒE‹•Ü H÷öH‰ÇH‰Ð1ÒI¯ÂI¯úH÷öHøéÛùÿÿA€½( „ €}¡ …½ AÆ…. I;x s I;¸ ƒnúÿÿM…öt I‹V H…Ò…6 H=¶´ 1Àè'†ÿÿéIúÿÿH¸ HÃé ùÿÿM…À„.úÿÿM…ö„ I‹F L‰ÇH¾ÿÿÿÿÿÿÿ H1ÇH…÷„@ H;(ÿÿÿ‚3 I;¸ A“ÇI;x @’ÆA ÷„lùÿÿAÆ…. éÏùÿÿö…xÿÿÿtRM…öt I‹V H…Ò…C H=æ³ 1Àè…ÿÿé¡ùÿÿH=ˆ èn…ÿÿ¶E¤éíûÿÿH=^³ èY…ÿÿéåþÿÿI‰¸ AÆ…. égùÿÿI‹•0 fHnÂAÆ…' flÀA…H é-úÿÿL!ðI …0 H‰ÂëÓI‹•0 H¸ € H…Ât½L òë¸Hº ÿÿÿÿH!ÐI …0 H‰ÂëŸf1ÀI …0 H‰ÂëI‹•0 fHnÂAÆ…' flÀA…H écûÿÿHº ÿÿÿÿH!ÐI …0 H‰ÂfHnÂAÆ…' flÀA…H é ûÿÿf1ÀI …0 H‰ÂëÓI‹•0 ëÊL!ðI …0 H‰Âë»I‹•0 H¸ € H…Ât¥L òë L!ðI …0 H‰ÂéYÿÿÿI‹•0 H¸ € H…„?ÿÿÿL òé7ÿÿÿHº ÿÿÿÿH!ÐI …0 H‰Âéÿÿÿf1ÀI …0 H‰Âé ÿÿÿH=‹† 1À轃ÿÿéß÷ÿÿ€½ ÿÿÿ AÆ…# „Ýñÿÿ€=œ&u „Ðñÿÿ1ÀH=6† èx~ÿÿA¶…# é¦ñÿÿL=ôÅ 1ÀL‰ÊL‰…ðþÿÿL‰þH=<† L‰øþÿÿèB~ÿÿ€=K&u L‹øþÿÿL‹…ðþÿÿ„¹öÿÿ1ÀD‰ÚL‰þL‰…øþÿÿH=† è ~ÿÿ€=&u „‘öÿÿH‹•øþÿÿ1ÀL‰þH=† èç}ÿÿ€=ð%u „löÿÿH‹• ÿÿÿ1ÀL‰þH=ò… èÂ}ÿÿ€=Ë%u „Göÿÿ‹•ÿÿÿ1ÀL‰þH=Þ… èž}ÿÿ€=§%u „#öÿÿH‹• ÿÿÿ1ÀL‰þH=Æ… èy}ÿÿ€=‚%u „þõÿÿH‹•ÿÿÿ1ÀL‰þH=¹… èT}ÿÿ€=]%u „Ùõÿÿ‹•ÿÿÿ1ÀL‰þH=²… è0}ÿÿ€=9%u „µõÿÿA‹…ä …À„ H‹• ÿÿÿH¯Ð1ÀL‰þH=Å° èø|ÿÿ€=%u „}õÿÿH‹•(ÿÿÿL‰þH=c… 1ÀèÓ|ÿÿé`õÿÿH=f„ 1ÀèÐÿÿ¶U¤é`òÿÿA€½( ti„ÒteA€½. A¶•/ „ã A€½0 „Õ „Òt4L9À„× M‰F 1ÀH=3… AˆV(L‰ÂL‰… ÿÿÿèhÿÿI‹F L‹… ÿÿÿH…À…Ÿ A€~) …FúÿÿI‹vH=.° 1ÀL‰… ÿÿÿè0ÿÿAÆF)L‹… ÿÿÿé úÿÿAÇ… ¸þÿÿÿéôãÿÿI‹•0 H= ¯ 1ÀH¹ÿÿÿÿÿ èÛ{ÿÿé&úÿÿI‹ A‹½0 HA‰yA·4 f‰HA¶•6 ˆPéèùÿÿ1ÒA€~( DDúé‰ôÿÿA‹½à 1Ò…ÿ„{þÿÿH‹… ÿÿÿ1ÒE‹…Ü H÷÷H‰ÁH‰Ð1ÒI¯ÀH÷÷H‰ÊI¯ÐHÂéJþÿÿI‹NI‹•0 L‰Î1ÀM‹F H=h® è3{ÿÿé^ôÿÿI‹µ A‹½0 HF‰~A·µ4 f‰pA¶•6 ˆPé ôÿÿ1ÀéŽöÿÿ1ÒéŸðÿÿI‹µ0 H‰ðH)ÐHºÿÿÿÿÿÿÿ H!ÐA€½- I‰…0 „; €=É"u „êóÿÿI‹NI‹•0 H=Ñ 1ÀM‹F è–zÿÿéÈóÿÿE1ÿéPóÿÿM;µx s M;µ¸ ƒ”åÿÿH…É…ÒðÿÿI‹…È ¨uHƒÈH=ƒ I‰…È 1ÀèVÿÿI‹` é>ñÿÿI‹µ0 H‰ðH)ÐHºÿÿÿÿÿÿÿ H!ÐA€½- I‰…0 „Ð €="u „ÁùÿÿI‹NI‹•0 H= 1ÀM‹F èáyÿÿéŸùÿÿH;(ÿÿÿ‚ª÷ÿÿI;¸ ‚÷ÿÿI;x ƒ÷ÿÿé ùÿÿ„Ò„[ýÿÿ1Òé ýÿÿA8V(„JýÿÿI‰F AˆV(é=ýÿÿH‹IH‰ÚL‰ö1ÀH=§¬ èryÿÿé;ðÿÿH‰ÞHÚH)ÆH¸ € H9ÆHGÚéðÿÿH=ç 1ÀèP~ÿÿéÑþÿÿI‹½ E‹…0 HGD‰GA·½4 f‰xA¶•6 ˆPéþþÿÿèä_çÿ1ÀH=› L‰… ÿÿÿèÿ}ÿÿI‹µ0 Hºÿÿÿÿÿÿÿ L‹… ÿÿÿH‰ðH)ØH…(ÿÿÿH!ÐA€½- I‰…0 tc€=¿ u „øÿÿI‹•0 H=Ë« 1ÀH¹ÿÿÿÿÿ èŠxÿÿéà÷ÿÿI‹½ E‹…0 HGD‰GA·½4 f‰xA¶•6 ˆPé“ýÿÿI‹ A‹½0 HA‰yA·4 f‰HA¶•6 ˆPélÿÿÿº ¸ DÐéÂãÿÿH6éKåÿÿƒÀ(ƒø&w!Hì¾ Hc‚HÐ>ÿàf D º éãÿÿº é†ãÿÿº é|ãÿÿº érãÿÿº éhãÿÿf D ó úUH‰åAWI‰ÿAVI‰ÖH1} AUI‰ÍL‰÷¹ ATE‰ÄSH‰óL‰îHƒìx¶EL‰M€ˆE—dH‹%( H‰EÈ1Àè;xçÿH‰E˜H…À„Æ ¹ HÜ| H‰ÞL‰ÿèxçÿH‰…pÿÿÿH‰ÁH…ÀttH‹E˜L‰îL)ðH)ÆH‰ÈL)øH‰µxÿÿÿH)ÃE„ä…ò H9Þƒ I‰õH‰ÈH…Ût:f D HsÿHx¹ I‰ÄHk| è¬wçÿH…ÀtH‰ÂL)âH)ÓI9ÝsAH…ÛuÌH‹EÈdH+%( …æ H‹E˜HƒÄx[A\A]A^A_]Ãf D K.H‰E˜ëÊf D L‹m˜I‰ÄH‰ÙL‰êH‰ÞL‰çè@wçÿH…À…Ÿ H…Ût2HsÿI|$¹ H×{ èwçÿH…ÀtH‰ÂL)âI‰ÄH)Óë´ D L‰m˜écÿÿÿ € Hƒû†RÿÿÿLCñI‰ÌI¾‚‚‚‚L‰Âë¹ H‰ÂL)â…Ét@H…Ò„$ÿÿÿ¾ L‰çèkçÿH…À„ÿÿÿL9puÌx ‚‚uÃfx ‚u»1É€x‚u³ë¶H‰ÇH‰ØÇE¬ I‰ÐH)ÐL}¬Lu°H‰…hÿÿÿtHH‰]ˆI‰ÅM‰ÄH‰ûë!f D ‹U°ƒú„N ƒút H˜HÃI)ÅtL‰ùL‰òL‰îH‰ßè,6ÿÿ…ÀÐM‰àIƒø†wþÿÿL‹pÿÿÿIPñL‰ÃI¼‚‚‚‚ë ¹ H‰ÂL)ê…É„¥ H…Ò„@þÿÿ¾ L‰ïè7jçÿH…À„*þÿÿL9`uÈx ‚‚u¿fx ‚u·1É€x‚u¯ë² D H‹E€HSùÆ L‰èHÐLâ¶8 …¾ HHH‰M˜¶H8J…ÐýÿÿHx¶HH‰}˜8J…»ýÿÿHx¶HH‰}˜8J…¦ýÿÿHx¶HH‰}˜8J…‘ýÿÿHxH‰}˜¶J8H…|ýÿÿHxH‰}˜¶J8H…gýÿÿHƒÀH‰E˜éZýÿÿH‹E¸H‹]ˆL‰hÿÿÿH‰EˆH‰`ÿÿÿH‹xÿÿÿ D ÇE¬ H…Û„$ýÿÿL‹e˜I‰Ýë € ‹U°ƒút`ƒút#H˜IÄI)ÅtL‰ùL‰òL‰îL‰çè4ÿÿ…ÀÔ @ H‹E˜Hsÿ¹ H y Hxè[tçÿH…ÀtFH‰ÂH+U˜H‰E˜H)Óé{ÿÿÿ H‹E¸H;EˆtVv4H¹ÿÿÿÿÿÿ H+EˆH9Èw©€}— u£é‚üÿÿf D H]˜H‰xÿÿÿélüÿÿH‹UˆH)ÂH¸ÿÿÿÿÿÿ H9†nÿÿÿëà @ L;hÿÿÿ‚[ÿÿÿH‹E€H‰ßH‹`ÿÿÿÆ H‹…hÿÿÿHD8ùH‹½pÿÿÿL)èHE˜HT ù¶:@88…Ü Hx¶HH‰}˜8J…îûÿÿHx¶HH‰}˜8J…ÙûÿÿHx¶JH‰}˜8H…ÄûÿÿHx¶JH‰}˜8H„ þÿÿéªûÿÿf D I‰ØL}¬Lu°H‰ÃL‰ÀÇE¬ M‰ÄH)ÐH‰…hÿÿÿI‰Åu-éuûÿÿf „ ‹U°ƒútFƒú„[ûÿÿH˜HÃI)Å„MûÿÿL‰ùL‰òL‰îH‰ßèà2ÿÿ…ÀÌé3ûÿÿL‹m˜I‰ÌéjûÿÿH‰E˜é ûÿÿH‹E¸L‰hÿÿÿL‰ãH‰EˆéÀýÿÿè–Xçÿf D ó úUH‰åAWI‰ÿAVAUATSHƒìhH‰µxÿÿÿdH‹%( H‰EÈ1À€=‹u HÇE¨ H‰u …¡ I‹(HU H5j’ÿÿAÿW…Àˆ Hƒ}¨ …÷ I‹Ÿ H…Û„ƒ M‹¯ ¹ Hºv H‰ßL‰îèõqçÿH‰EˆH…Àt\H)ØI)ÅL‰m€L‰èÇEœ H…ÀtCL‹uˆI‰ÅLeœH]°ë f‹U°ƒú„Ì ƒút H˜IÆI)ÅtL‰áH‰ÚL‰îL‰÷è¤1ÿÿ…ÀÐ1ÀH‹UÈdH+%( …æ HƒÄh[A\A]A^A_]à @ I‰‡ I‹‡x ILJp I‰‡ ILJx H‹E¨I9‡x „ ÿÿÿI‹‡ I‡@ I‹‡p ILJ H…ÀuŸ¾ L‰ÿèÚqÿÿ…Àt¹ƒø½…_ÿÿÿë® I‹‡x H¾ ÿH!ÆH u¸H9ð†× H¹ € H)ðH‰òH¿ HþH9ÈHFòH9µxÿÿÿ†ÿÿÿ€=¿u …É H‹]€L‹uˆILJP ¹ I‹‡ I‡@ ALJ H u H)ØHsÿM‰· I~I‰‡@ I‰Ÿ ILJ` AƇ$ èpçÿH…À„€þÿÿH‰ÂH‰EˆL)òH)ÓH‰]€H‰Øéþÿÿ € H¹ € H‰òH)ÂH¸ ÿHðH9ÊHGðé$ÿÿÿ € H=)£ 1ÀèÒnÿÿé$ÿÿÿ D H=é¢ 1ÀèºnÿÿéLýÿÿèUçÿó úUH‰åHƒì‹NdH‹%( H‰EøH‹‡0[ 9ˆ¬ ”ÀH‹UødH+%( uÉÃèNUçÿff. „ ó úUH‰åAWAVAUATSHƒìL‹¿0[ dH‹%( H‰EÈ1ÀA‹OHMo@…É„³ I‹W@E1öf D D‰ðH €HÁãL‹d M…ä„¿ I‹|$hAƒÆèÑNúÿI‹|$xIÇD$h è¾NúÿI‹¼$€ IÇD$x è¨NúÿI‹|$ IÇ„$€ è¢ÐÿÿI|$@è?{ I|$8è5{ I|$0è+{ L‰çèÌPçÿI‹W@A‹OHHÇD A9΂ZÿÿÿèfÿÿH‹EÈdH+%( u-HƒÄL‰ï[A\A]A^A_]éóþÿ „ AƒÆA9΂ÿÿÿë¿è Tçÿff. „ ó úUH‰åAVAUATSH‰ûHƒìL‹¯0[ dH‹%( H‰EØ1ÀI}XM¥ð èõþÿH‰ßè|þÿÿL‰çHǃ0[ èÉ‹öÿH…Àt*H‰ÃI‰ÞH‰ßèuŒöÿL‰÷L‰æH‰Ãè·…öÿL‰÷èßOçÿH…ÛuÚI‹½ˆ ènMúÿI½° èÒ ÿÿI½Ø è z I½¨ èz I½È èõy I½à èéy H‹EØdH+%( uHƒÄL‰ï[A\A]A^]éoOçÿè Sçÿf. „ U¹ Hs fHnÊH—% fHnÒH‰åAWA‰÷AVAUI‰ýATL¥PÿÿÿSL‰çHì¸ dH‹%( H‰EÈH+ fHnØH) fHnà1ÀflËóH«I‹ExflÔ¿( )0ÿÿÿH‹€HX )• ÿÿÿH‰…Hÿÿÿè÷x I‰ÆH…À„w A€½ … A€½ … A€½ …õ ¿ è£dçÿI‰F@H…À„ I‹EpM‰.E‰~H‹([ H‹2H9ò„l A‹¬ H‰ðë @ H‹ H9„, 9Huïö@8 uéH‹B foµ ÿÿÿAƆ˜ fo½0ÿÿÿM‹…ˆ AÇFXÿÿÿÿI‰FPAÇF`ÿÿÿÿL‰µxÿÿÿ)µPÿÿÿ½hÿÿÿM…À„Ý f „ A‹¬ H‰ðë @ H‹ H9Є 9HuïL‰ÇH#xtæ1Àé € A‹… º` 9ÐHBÂH@H<Å è©w I‰F8H…À…ÛþÿÿI~@è¶w I~8èw I~0è¤w L‰÷E1öèBMçÿfH‹EÈdH+%( …ž Hĸ L‰ð[A\A]A^A_]à „ H‹! foµ ÿÿÿAƆ˜ fo½0ÿÿÿM‹…ˆ AÇFXÿÿÿÿI‰FPAÇF`ÿÿÿÿL‰µxÿÿÿ)µPÿÿÿ½hÿÿÿM…À…èþÿÿÆE€H‰ðë € H‹ H9Ðt 9HuóH‹xç HƒÿuãE1Àë f D A¸ DˆEH‰ð9HtH‹ H9Ðuó1ÀëfH‹@H‰EI‹½p A‹… ‰E¤1ÀH…ÿt@@öÇ…3 H‰ø1ÉHÑèƒÁ¨töH9òt E‹¬ H‰ðD9H„U H‹ H9Âuî1À fnÀA‹…| A¶ fAnx A‹l ‰E°1ÀAŠ… fbʼnM¸ˆÜfÖE¨f‰E‚I‹…È H‰EˆA‹…˜ ‰E¼E„Àt5H9òt0A‹…¬ ë € H‹6H9òt9FuóöF €tí…É„ D A‹…À …À~HN/ H‰…`ÿÿÿH¸ ÿÿ I#… tEI‹…0 H…Àt!A‹•8 ƒú„ ƒú„Ô …Ò„¼ H‹E˜H…ÀuÇE HÇE˜ H‹…HÿÿÿH‹x0H…ÿtº H5 q è¾Lçÿ…ÀuƒM´L‰çè.ÇÿÿI‰F H…À…ýÿÿéTýÿÿ @ H#xHÓïH‰øé©þÿÿf „ ¸ ˆE€éßýÿÿ A‹…( ƒÀH<Å èt I‰F0H…À…ÃûÿÿéÿüÿÿÇE¸ éëþÿÿÇE H‰E˜éLÿÿÿA‹½Ô 1ÒA·Ð ÇE H÷÷H‰ÆH‰Ð1ÒHÓàHÓæH÷÷HðH‰E˜é ÿÿÿÇE H‰E˜éÿÿÿ1ÉéÖýÿÿÆE€A‹¬ é8ýÿÿH‹ý foµ ÿÿÿAƆ˜ A¸ fo½0ÿÿÿAÇFXÿÿÿÿI‰FP1ÀAÇF`ÿÿÿÿL‰µxÿÿÿÆE€ÆE)µPÿÿÿ½hÿÿÿé3ýÿÿè*Mçÿf. „ UI‰ÊH‰åAWAVI‰ÖAUL¯° ATSHƒìHH‰u H‹Ÿ° dH‹%( H‰EÈ1ÀI9Ý„? H pà M…ÒH‰ÈIEÂH‰E˜„L ÆE· E1ÿE1äL‰m¸Dˆ}¨I‰ßL‰Ó @ E¶oI‹wHE„íEEåH…ö„‚ H‰ßèG\çÿ…ÀuvM‹O8M9ñwmI‹G@I L9ñv`€=– u t:E„íHdh H‹M˜H‹u Lç H=Dš LDÂHƒìL‰òP1ÀèQeÿÿE¶oXZ¶E¨E„íº DˆE¨¶E·AEňE·M‹?L;}¸…XÿÿÿD¶}¨I‰Ú¶U·‰ÐƒðE„ÿu„Òuf€= u u-E‰çH‹EÈdH+%( …< HeØD‰ø[A\A]A^A_]à D M…ÒH>ß H‹u L‰òLDÐH=Ü™ 1ÀL‰Ñèªdÿÿë« „ A!Äëž 1ÀL‰U¨E1ÿE1äH=e™ A» I‰ÒA‰Æë € H‹I9Ý„ ¶C„ÀDEàHƒ{H uãL‹K8M9ÊrÚH‹s@NM9ÐvÍ€=F u tI„ÀL§ L‰ÒL‰U¸Hg LDÀHƒì1ÀVH‹u è dÿÿ¶CYA» L‹U¸^H=Ò˜ H cÞ H‹„ÀEDûDEðI9Ý…qÿÿÿDˆu·M‰ÖL‹U¨éþÿÿ D E1ä€=Æ u „³þÿÿéÛþÿÿè†Jçÿf D ó úUH‰ñfHnÆH‰åAWAVAUATSHƒì(dH‹%( H‰EÈH‹L‹°è fInÎL ñflÁ„² L‹ ð L¸ð M…äu ëI D IT$I\$HBÚH‹H…Àt:I‰ÄI‹D$H9ÆuÝH‹EÈdH+%( ukHƒÄ(L‰à[A\A]A^A_]ÃL‰ûf „ ¿0 )E°èVp I‰ÅH…Àt2foE°M…öL‰ L‰þ•@(H‰ÇM‰ì@fïÀ@H‰è zöÿë @ E1äë†è~Içÿff. „ UH‰åAUATSH‰ûHƒì‹wPdH‹%( H‰EØH‹L‹hp1ÀIÅ …öIÆA‰ÄH‹GpH…Àt E1ÀD9`tVHÇCp H‹»€ èCúÿ€=?/t Hǃ€ uND‰æL‰ïè“ùÿI‰ÄH…ÀtcH‰Çè³ ùÿH‰ƒ€ H…ÀtOL‰cpE1ÀH‹EØdH+%( uAHƒÄD‰À[A\A]]à H‹{xè§BúÿHÇCx D‰æL‰ïèÔùÿH‰Cxëf D A¸ÿÿÿÿë°è{Hçÿff. „ UH‰åATSH‰ûHƒìH‹W(L‹'dH‹%( H‰Eè1À1À‹Š„ f‰‡Ä öÁ„„ LJÀ ‹öÄt ‹À öÄt ‹À A€¼$œ t/¶JöÄ@„ ¶B„Àu ‹À 8Èt ‹À @ fH‹EèdH+%( …ì HƒÄ[A\]à @ öÁt3Hƒz „ €z „¶ €z …¬ LJÀ # éSÿÿÿ D Hƒz uqLJÀ ¸ ƒát €Ì‰ƒÀ ‹‚Œ f‰ƒÄ óo‚ ƒ é ÿÿÿ „É…Xÿÿÿ‹À éIÿÿÿf „ LJÀ ! é×þÿÿ‹ºˆ è%VÿÿH‹S(‰ƒÀ ‹Š„ ë ǃÀ c é§þÿÿèÌFçÿff. „ UH‰åAWAVAUI‰ýATI‰ôSHƒìH‹^ dH‹%( H‰EÈ1Àƒ~ÿtX‹‡¨ …ÀuNH‹ChH…Àtn‹PAƒ|$ÿ‰SPu‹@‰CXA€½ uH‹EÈdH+%( …¤ HƒÄ[A\A]A^A_]à D ‹sXI‹}xèLQùÿ‰CTƒøÿ„X H‹{hè@úÿHÇCh ‹STƒúÿtžI‹}x¾ÿÿÿÿè)ùÿH‰ChH…À…oÿÿÿA€½ tƒfH‹D‹cPH‹xpE…äŽmÿÿÿHÇ D‰æèùÿI‰ÅH…À„RÿÿÿH;CptPHÇCp H‹{xèš?úÿHÇCx H‹»€ è†?úÿ1Ò1öL‰ïHǃ€ èŸùÿH‰ƒ€ H…À„£ L‰kpH‹ChH…À„’ D‹xE…ÿˆ… L‰ïD‰þèVPùÿH‹{xA‰ÆH…ÿt;G t)è ?úÿHÇCx L‰ïD‰ò¾ÿÿÿÿè8ùÿH‰CxH‰ÇH…Àt@‹GfAnÎfAn×fAnÄfbÊfnØfbÃflÁƒˆ éoþÿÿf D ÇCPÿÿÿÿéœþÿÿfo$ ƒˆ éIþÿÿè£Dçÿ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uH‹¿@ 1ÒÉé§æùÿèbDçÿfUH‰åAWAVAUATSHì Hƒ $ HìØ ‹ED‹—d D‹] ‰…,ïÿÿA‰ÏI‰üH‹M‰óA‰ÖdH‹%( H‰EÈ1ÀD‰Ð% @ ‰… ïÿÿ‹‡` …À„ ƒþ„ ƒþ… E1íöÄ…Î Hu€º@ ¿ D‰ïÿÿH‰ïÿÿL0ïÿÿL‰ïÿÿD‰…(ïÿÿD‰•ïÿÿH‰µ ïÿÿèpÀÿÿH‹ïÿÿHƒìH‹µ ïÿÿL‹ïÿÿD‹ïÿÿE‰øL‰ï‹…,ïÿÿº ASPQD‰ñV¾ AQD‹(ïÿÿèôúþÿHƒÄ0€=iu t‹… ïÿÿD‹•ïÿÿ…À„ fI‹|$pL‰î1ÒèQåùÿA‰Å…À…& H‹EÈdH+%( …0 HeØD‰è[A\A]A^A_]ÃE1íöÄ@uÒHu€º@ ‰ßD‰•(ïÿÿD‰ïÿÿL0ïÿÿH‰ïÿÿL‰ïÿÿD‰…ïÿÿH‰µ ïÿÿèw¿ÿÿH‹ïÿÿHƒìH‹µ ïÿÿL‹ïÿÿE‰ø‰ÚL‰ïD‹ïÿÿ‹…,ïÿÿASPQD‰ñV¾ AQD‹ïÿÿèþùþÿHƒÄ0€=su D‹•(ïÿÿu"Aƒâ„ÿÿÿƒû„ÿÿÿè2Uÿÿéýþÿÿ D ‹• ïÿÿ…ÒuÔD‰•,ïÿÿèÒSÿÿD‹•,ïÿÿH…ÀH‰Æt¹L‰ïèÿÿD‹•,ïÿÿë¨f‹5Þõt ‰ÁHY 1ÿ1À踾øÿé½þÿÿè¾Açÿff. „ ó úUH‰åAVAUI‰õATI‰üHƒì(H‹·0[ dH‹%( H‰EØ1ÀLv@H…ÒuYI‹}E1ÀHGÿHƒøýv(H‹EØdH+%( uaHƒÄ(L‰êL‰æL‰÷A\A]A^]éÀôþÿHÆÐ H‰MÈèuþÿH‹MÈI‰Àë¿ € H‹EØdH+%( uHƒÄ(H‰þE1ÀL‰÷A\A]A^]éhÞþÿèó@çÿ ó úUH‰åAUI‰õH5lc ATI‰üSH‰ÓHƒìdH‹%( H‰EØ1Àè{Pçÿ…Àt7H5Uc L‰çèhPçÿ…ÀtDH‹EØdH+%( uIHƒÄ1À[A\A]]à „ L‰îL‰çèuKôÿ…À•ƒ™ ë³f. „ H»˜ L‰êL‰æèÎIôÿë¨èG@çÿ € ó úUH‰åATI‰ôH5äb SH‰ÓHƒìdH‹%( H‰Eè1ÀèÐOçÿ…Àt H‹EèdH+%( u*HƒÄ1À[A\]Ãf1Ò1öL‰çèQçÿHPÿHúþÿÿwˉëÇèÎ?çÿff. „ UH‰ñH}Ž H‰åAWAVI‰öAUATSH B Hìx H‰½þÿÿH‹=â½t H‰µˆþÿÿH‰ÞdH‹%( H‰EÈ1ÀÇ…¬þÿÿ èò`÷ÿM…ö„ H…¬þÿÿL5é HÇ…€þÿÿ H‰…pþÿÿH…°þÿÿL=yI H‰…xþÿÿH…ÀþÿÿH‰…hþÿÿf D L‹þÿÿH‹pþÿÿH‹µˆþÿÿH‹•xþÿÿL‰ïèüÿÿ¿. …À‰Â‰…œþÿÿ¸ OÂA‰Ä‰…˜þÿÿèWXçÿH‹€þÿÿH‰Þ1ÀH‹= ½t H|a è8`÷ÿAD$ÿMdf D A¶M L‰òH‰Þ1ÀH‹=ܼt IƒÅè `÷ÿM9ìuÞƒ½œþÿÿ+D‹¥˜þÿÿf D H‹=±¼t L‰úH‰Þ1ÀAƒÄèØ_÷ÿAƒüuâ‹…œþÿÿ…ÀŽ„ L‹hþÿÿH‹½xþÿÿº L‰îèÙ'ÿÿ…À~H‹=f¼t L‰éH‰Þ1ÀH‚ž èŠ_÷ÿHc…˜þÿÿH…€þÿÿH…þÿÿH)…ˆþÿÿ…ÈþÿÿH‹EÈdH+%( u3HÄx [A\A]A^A_]à € H‹=¼t Hz` H‰Þ1Àè(_÷ÿëœè‘=çÿó úU¿ H‰åSH‰óHƒìdH‹%( H‰Eè1Àè÷VçÿH‹EèdH+%( uH‹³P H‹»X H‹]øÉé€ýÿÿè;=çÿff. „ U¹ fHnÂI‰óflÀH‰åAWAVL½`úÿÿAUATSH‰ûHì¨ L‹+L‹g(L‰ÿdH‹%( H‰EÈ1ÀL‹S@L‹v(óH«I‹…@ H…ÀtII‹• E1ÀHJI‰ H9Ðv/H‹EÈdH+%( … HĨ D‰À[A\A]A^A_]à € ¸ AÇ A€½ fA‰BH‹CPH‰…húÿÿ…¾ ‹CXóo“ )…€úÿÿ‰…¸úÿÿ·ƒÄ •ÿúÿÿf‰…ôúÿÿAöC9u I‹C H‰…úÿÿA¶Œ$¤ öÁ„- I‹„$À H‰…`úÿÿH…À…< A€|$ …ñ Iƒ½° ÒfÂ@Iƒ½° ÀƒÀfA‰Rˆ…öúÿÿAöÆtTƒá…‹ A€½ uAH‹»¨ H…ÿt5IµÐ L‰PøÿÿL‰•XøÿÿèÃoþÿL‹PøÿÿL‹•XøÿÿH‰…púÿÿf D AöÆ tA€½ … A÷Æ „F A‹„$¸ E‹„$ ‰…XøÿÿD À„' ¸ I‹KpA¶”$À Hµ`øÿÿH‰µ`ýÿÿMœ$À A¹ H)ÐH‰Pøÿÿº H‰…PýÿÿH‹…XýÿÿL‰¥@øÿÿH‰…HøÿÿHø› L‰•8øÿÿHx`L‹•HøÿÿH‰HøÿÿH‰Ë @ ‹ƒéx1E‰ÌAÓäE…Ät&A‰ÔL…ãt M âHcÉHƒÆL‰•XýÿÿI‹ ËH‰Nø D HƒÀÒH9øu½H‹…PøÿÿL‰×L‹¥@øÿÿL‹•8øÿÿH‹HøÿÿHÁè #…XøÿÿI”$À H‰ÁHÁá H ùH‰Xýÿÿ…Àt € ¨t H‹ HƒÆH‰NøHƒÂÑèuéA÷Æ t?A‹”$¬ L‹K8…Ò…Ì Iƒ¼$° …½ A€½ … IÇ L‰ ûÿÿAöÆtAö„$¨ …D A÷Æ @ „G A¶”$¨ ö„= I‹Œ$Ð H‰ÈHÁè „ ·Àf‰úúÿÿH‰…˜úÿÿH…À… ƒât!I‹„$Ø ‰ÂH‰•˜úÿÿA÷Æ … A€½ tB1ÒL‰öL‰ÿL‰•Xøÿÿè²8þÿ1ÒL‰ùL‰öL‹•XøÿÿfA‰BL‰×è6;þÿL‹•Xøÿÿ…ÀA‰À…-üÿÿI‹}pL‰úL‰ÖèÛùÿA‰À…À„üÿÿ‹5Èìt ‰…Xøÿÿ‰Á1ÿH³‡ 1À蜵øÿD‹…XøÿÿééûÿÿIƒ|$ „ A€|$ „ fn‹ˆ fn›” H‹ƒŒ fbËH‰…húÿÿfÖìúÿÿéûûÿÿf „ A÷Æ „ÿÿÿAö„$¨ „ÿÿÿI‹„$Ø HÁè ¶ÐAö„$ t$¨t I‹„$Ð ¨tH¹ ÿ HÁàH!ÈH ÂH‰• úÿÿéºþÿÿf. „ Aö„$ „™ I‹„$È H‰…`úÿÿH…À„ÄûÿÿA€|$ …Ý I;…° Ò÷ÒfÂ@I;…° À÷ЃÀé½ûÿÿf. „ Iƒ|$ „ûÿÿA€|$ „ ûÿÿéÛþÿÿ I‹„$À H‰…xúÿÿé¨ýÿÿ @ H‹…˜úÿÿéÝýÿÿ @ I‹D$é)ûÿÿf D I‹¼$Ð éyûÿÿ I„$À IÇ MAH‰…XøÿÿIœ$¬ Mœ$À ‹L‰ß…Àtr D ‰ÂƒâƒúuZH‹IƒÀI‰PèH‹WI‰PðH‹OH‰ÊH‰ÎH÷ÒHÁî?HÁê?Ò òH‰ÎHÁî>ƒæÁæ òH‰Î·ÉHÁî=ÁáƒæÁæ ò ÊI‰PøIƒHƒÇÁèu“HƒÃIà L9Xøÿÿ…mÿÿÿé–üÿÿf D H‹S0‹sXL‰PøÿÿA‹( H‹{hL‰•XøÿÿM‹° L‹…`úÿÿè‡þÿH‹C0L‹PøÿÿL‹•XøÿÿH‰…ûÿÿé«úÿÿ € º@ ¸ é úÿÿf „ H‰˜úÿÿH‰ÈérüÿÿH™HÁø?fÂ@ƒÀéðùÿÿA‹ ‹sXL‰ÊL‰•XøÿÿH‹{hèÀŠþÿL‹K8L‹•XøÿÿéÐûÿÿè‹5çÿff. „ ó úUH‰åAWAVL} AUATSH‰ûHƒìhH‹L‹gH‰U€H‰uˆL‹wdH‹%( H‰EÈ1À‹GH€H‹A@L,Ð fïÀL‰æL‰ïHÇEÀ )E )E°è±çþÿI‰ÄH…À„U H‹P(L‹H…Ò„Å A‹ƒ % ÿÿ tA€|$It M…ö…æ I‹L$pH…É„Ð I‹t$hI‹T$XH‰M H‰u¨H‰U¸M…öt}…À…D ÆE°H…ö„~ L;stL;stL‰÷èôêþÿH‹u€H‹EˆL‰ÿM‰æÿÐ…À„<ÿÿÿL9stL9stL‰÷‰EˆèÅêþÿ‹EˆH‹UÈdH+%( …Ù HeØ[A\A]A^A_]ÃI‹D$`ÆE° HƒÀH‰EÀH…öu–L;c„àþÿÿL;c„ÖþÿÿL‰çènêþÿéÉþÿÿf „ HƒìI‹vI‹~(LMŸA¶ƒ I‹L$ÆEŸ E¶ƒ” L‰xÿÿÿPè*ÕÿÿH‰ÁXZH…É„ L‹xÿÿÿA€» …¿ I‹t$It$(I‰L$pH)ÎI‰t$ht €}Ÿ tAÆD$II‹D$XH‰M H‰u¨H‰E¸A€|$I …°þÿÿI‹D$`ÆE° HƒÀH‰EÀH…ö…£þÿÿé ÿÿÿf D I‹CpH‹€@\ €x# u7‹p1ÒL‰çèRèþÿI‰D$(H‰ÂH…ÀteL‹éþÿÿ D I‹t$H‰Ñé(þÿÿ H‹xè¿Mçÿ‰Æë¿ I‹|$(H‰Ê1öH‰xÿÿÿH)úè¿3çÿH‹xÿÿÿé ÿÿÿ 1ÀM…ö„Sþÿÿé4þÿÿH‹CM9ætI9Ät L;ctL‰çèôèþÿM…öt ¸ôÿÿÿé þÿÿM…öt¸ôÿÿÿé þÿÿèa2çÿ¸ôÿÿÿéþÿÿ € ó úUH‰åAWAVAUE1íATSHƒìH‹Ÿ0[ dH‹%( H‰EÈ1À€»• uaH‹‡@\ I‰üI‰÷€x# u~D‹p€x ulº 1öD‰÷è=EçÿH‰ÁHƒøÿ„À H{@LEÀL‰úL‰æè=ÏþÿA‰Å…Àu€=¼åt uU D H‹EÈdH+%( …• HƒÄD‰è[A\A]A^A_]à 1Éë¬ @ H‹xè_LçÿA‰ÆI‹„$@\ émÿÿÿ € H‹}À1ÒD‰öèšæþÿH…ÀtH‹EÀH=a L‹pL‹`(èíFçÿL‰çL‰öèrñÿÿH‹}Àèçþÿélÿÿÿ @ èkFçÿD‹(A÷ÝéXÿÿÿè 1çÿff. „ UH‰åAUI‰ÕATI‰üSHƒìH‹¿8 dH‹%( H‰EØ1ÀH…ÿt*H‹EØdH+%( …Õ HƒÄD‰î[A\A]]é]úþÿ D L‰çèPÖöÿHc 1ót H‰Ã…ÉtrH‰Ø¿ H™H÷ùH=ç ~¿ H= ½À¿ ƒð )ÇºÈ ¾P èôõþÿI‰„$8 H‰ÇH…À…nÿÿÿH‹EØdH+%( uGHƒÄ1À[A\A]]à @ H5±òt H=ÒïÿÿèFôÿHc žòt …É…lÿÿÿÇŒòt @ ¹@ éXÿÿÿèå/çÿ D UH‰åAVI‰ÖAUI‰ýATI‰ÌSH‰óHƒìdH‹%( H‰EØ1À¸ Ç f‰BH‹FPH‰AH‹€¸ tCH‹F(Hƒx „ €x „ H‹ƒŒ I‰D$fnƒˆ fn“” fbÂfAÖ„$Œ ‹CXA‰D$X·ƒÄ fA‰„$” óo‹ AŒ$Ÿ A€½ „ H‹S(L‹BH‹BM‰$I‰D$M…À…à €z …¡ H‹ H;° Ò÷ÒƒÂH;° À÷ЃÀAˆ„$– ‹ƒÀ A€½ IÇD$0 A‰„$ˆ fA‰V…ð A€½ …² H‹EØdH+%( … HƒÄ[A\A]A^]ÃfHƒx „ÿÿÿ€x „ ÿÿÿéÜþÿÿf D H™HÁø?ƒÂƒÀémÿÿÿ € €z …¶ H‹L;€° Ò÷ÒƒÂL;€° À÷ЃÀé8ÿÿÿf. „ H‹»¨ IµÐ è-bþÿI‰D$éÊþÿÿ A‹ H‹S8‹sXH‹{hèé‚þÿH‹C8I‰„$À é&ÿÿÿ „ A‹…( H‹S0‹sXH‹{hM‹° HèþÿH‹C0I‰„$¸ éÞþÿÿf D L‰ÂL‰ÀHÁú?HÁø?ƒÂƒÀéþÿÿèZ-çÿf. „ ó úUH‰åAWAVAUI‰ýATSH‰óHƒì(H‹vL‹sdH‹%( H‰EÈ1À€{I „– éÜ € A‹‡ % ÿÿ tA€|$It M…ö…á I‹t$pH…ö„{ I‹L$hI‹T$XI‰u I‰MI‰UM…ö„C º …À…( €{J AˆUtÆCIH…É…¸ L‰çè ãþÿ€{I H‹sL‹s…K ‹CH‹ H€H‹A@H<ÐèßþÿI‰ÄH…À„ H‹P(L‹;H‰CH…Ò…?ÿÿÿI‹GpH‹€@\ €x# …â ‹p1ÒL‰çèeáþÿI‰D$(H‰ÂH…À„I L‹;éÿÿÿ @ HƒìI‹vI‹~(LMÇA¶‡ E¶‡” ÆEÇ I‹L$PèIÍÿÿI‰ÀXZM…À„ A€¿ …µ I‹L$IL$(M‰D$pL)ÁI‰L$ht €}Ç tAÆD$II‹D$XM‰E I‰MI‰EA¶T$I„Ò…ÊþÿÿI‹D$`1ÒHƒÀI‰E é¶þÿÿ D I‹L$H‰Öé}þÿÿ H‹xè'Fçÿ‰ÆéÿÿÿM…ötL‰÷è£áþÿIÇE 1ÀH‹UÈdH+%( uVHeØ[A\A]A^A_]à I‹|$(L‰Â1öL‰E¸H)úèò+çÿL‹E¸é,ÿÿÿf „ M…ötL‰÷èCáþÿL‰c1À뢸ôÿÿÿë›è¿*çÿff. „ @ UH‰åATSHƒìdH‹%( H‰Eè1À…öˆß H‰û‹H…ÿ„Ñ I‰Ê9÷OÿL‹C@GÎA‰Ñ‰ÈH€IÀ;p„û 1À…ÉtlAÿH€IÀ1Àëf D ƒÀHƒê(9Á„Á ;ruìL‹b ¸ M…ättA€|$L tlA‹D$\ƒøt<zƒèƒøwJE‰L$`1ÀAÇD$\ ëFƒÀ9Çv:‰ÂH’IÐ;ruêë¬ „ A€|$H tqAÇD$\ € AÇD$`ÿÿÿÿ¸ H‹UèdH+%( u{HƒÄ[A\]ÃfƒøuÓ€=´êt tÊH=«x 1Àè”Bÿÿëºf9Ïwƒë»f. „ L‹` é/ÿÿÿH³Ð L‰×è(]þÿA‹t$H{XI‰„$¨ H‰ÂèÉþÿ…ÀuAÆD$HéXÿÿÿè)çÿff. „ ó úUH‰åAWI‰×AVI‰ÎAUATI‰üSL‰ËHìè H‰µÿÿÿH‰PÿÿÿL‰…@ÿÿÿdH‹%( H‰EÈI‹H‹@xH‰…HÿÿÿH…`ÿÿÿH‰ÇH‰… ÿÿÿèÖ)óÿAÇ$ I‹AÇD$ M…öt H;•Pÿÿÿ„˜ H‹K(H‹€y …_ H‹[hH‰ÿÿÿH9° ‡· Hƒ½ÿÿÿ „\ Ç…ÿÿÿ Æ…3ÿÿÿH] HÇ…(ÿÿÿ H‹ ÿÿÿ‹µÿÿÿH‹½ÿÿÿèàôÿH…À„, H‹½pÿÿÿL‹w M…ö„ô Aƒ¾T ÿ„- I‹€4 H‰…øþÿÿH‰…ÿÿÿuHGH+H‰…ÿÿÿHƒ½Pÿÿÿ uR€½3ÿÿÿ tIH‹•ÿÿÿH‹µHÿÿÿL‰÷è—öÿÿH…Àt H‹@ÿÿÿH‹PH…É„F H9у= I‹H‹½pÿÿÿH‰…øþÿÿè¯GùÿA¶†Ý L‰µ8ÿÿÿL‹ÿÿÿL‹µ(ÿÿÿÐèƒà‰…4ÿÿÿëj D A‹T$IƒÆ…Ò…Í H‹…@ÿÿÿH…Àt L9ð†ú IcD$ I‹H‹½PÿÿÿHÂH…ÿI‰@•ÆH9ú”Á@„Î…W H‹pÿÿÿH;QƒÎ IÅH‹µHÿÿÿH‹½8ÿÿÿH‰ÙL‰êA¸ è ÍöÿH‰ÆH…ÀŽ@ ‹•4ÿÿÿL‰áH‰ßèo-ÿÿ…À…7 €=°çt „JÿÿÿI‹7L‰ç‰…(ÿÿÿIƒÆèU<ÿÿA‹T$‹…(ÿÿÿ…Ò„3ÿÿÿAƒ|$A‰Á‰ÐL‰µ(ÿÿÿ”ƒøL‹µ8ÿÿÿ”À‰Ó Ã…Ù H‹…ÿÿÿH‹(ÿÿÿ€½3ÿÿÿ H‰„+ H‹•pÿÿÿHƒ½Pÿÿÿ H‹z t1H‹•ÿÿÿH‹µHÿÿÿD‰PÿÿÿèÙôÿÿH…À…® H‹•pÿÿÿD‹PÿÿÿH‹Z I‹ó~…(ÿÿÿH+…øþÿÿfHnÈL‹³8 flÁ)…PÿÿÿM…ö„_ L‰÷D‰HÿÿÿèíìþÿI‰ÅH…ÀtSfo•Pÿÿÿ‹µÿÿÿL‰êL‰÷PI‹$I‰E(A¶D$AˆE0I‹D$ I‰E4óAo\$A]<è!íþÿD‹Hÿÿÿ…À…× E1ÉéÐ f. „ ¶€ H…Òˆ „Àu|€=) t „_ A½ H‰ßèqÛÿÿ…À…I H‹CpH‰…HÿÿÿH‹CxH‰…ÿÿÿH…À„ A¶ÅI‹‰…ÿÿÿéiüÿÿ „ H…Û„½ Ç…ÿÿÿ éIüÿÿ „ A½ H‹CpH‰…HÿÿÿH…Àt ‹CP9ƒˆ t‘€=ˆåt …ò fA¹êÿÿÿH‹½ ÿÿÿD‰PÿÿÿèÇ%óÿD‹PÿÿÿH‹EÈdH+%( …Y HÄè D‰È[A\A]A^A_]à „ A½ „À…xÿÿÿéÿÿÿ D HÇ…(ÿÿÿ H‹…ÿÿÿH‹(ÿÿÿH‹½ ÿÿÿH‰èP%óÿE1Éë‹ 1öL‰÷è.Èöÿ„À…× H‹½pÿÿÿéµûÿÿf. „ €=¹ät „3ÿÿÿH=bF 1Àè•<ÿÿA¹êÿÿÿé ÿÿÿf. „ €=‰ät L‹µ8ÿÿÿ„üþÿÿ1ÀL‰îH=s è[<ÿÿ€=dät „Þþÿÿèù4ÿÿL‰÷H‰Æè~ØöÿA¹êÿÿÿéÉþÿÿ L‰µ(ÿÿÿé'ÿÿÿ @ L‰µ(ÿÿÿÆ…3ÿÿÿ éÄúÿÿH‹€ˆ H‰…ÿÿÿé‘úÿÿ€=ät „}þÿÿH=ÝE 1Àèß;ÿÿA¹êÿÿÿéjþÿÿA€ýtC€=×ãt „QþÿÿH=™E 1Àè³;ÿÿA¹êÿÿÿé>þÿÿL‰µ(ÿÿÿAÇD$ AÇ$ éŽþÿÿH‹ƒ€ I‹Ç…ÿÿÿ H‰…ÿÿÿé úÿÿL‰îL‰÷D‰PÿÿÿèééþÿD‹PÿÿÿéãýÿÿH‹µHÿÿÿH‰ßD‰@ÿÿÿèÇÇöÿHc ¨ät D‹@ÿÿÿI‰Å…Éu;H5“ät H=´áÿÿD‰Hÿÿÿèˆ8ôÿHc yät D‹Hÿÿÿ…ÉuÇdät @ ¹@ L‰è¿ H™H÷ùH=ç ~¿ H= ½À¿ ƒð )ÇºÈ ¾P D‰Hÿÿÿè"çþÿD‹HÿÿÿH…ÀH‰ƒ8 I‰Æ…ÜûÿÿéAüÿÿ H=±p 1Àèr:ÿÿéýüÿÿIcT$ H‹µHÿÿÿHM°L‰÷A¸ D‰@ÿÿÿLêè…ÇöÿD‹@ÿÿÿHƒøtc¶ Aât „Û…® Aˆ\$éÙúÿÿ€=(ât … H‹½ ÿÿÿèv"óÿA¹êÿÿÿé‘üÿÿHƒ½pÿÿÿ uÒ€=úát tÖI‹7H=np 1Àè×9ÿÿëÃH¸twrite H3E¸Hº perf,pH3U°H Ð…xÿÿÿD¶-¸át E„í„vÿÿÿH=xp 1ÀD‰@ÿÿÿD‰ëè‡9ÿÿD‹@ÿÿÿéRÿÿÿH=|p 1ÀD‰@ÿÿÿ1Ûèd9ÿÿD‹@ÿÿÿé/ÿÿÿH‹ÿÿÿH‰H‹P IH‹P(€=Lát I‰$¶P0AˆT$H‹P4I‰T$ óo`<Ad$„ÓúÿÿI‹7L‰çèº7ÿÿéÃúÿÿI‹7H=co 1Àèô8ÿÿéÝþÿÿA¹þÿÿÿézûÿÿè¿ çÿff. „ @ ó úUH‰åAWAVAUATI‰üSH‰óHƒìhdH‹%( H‰EÈH‹F(D¶PE„Ò„6 H…ÿ‰% L‹6I‹ž° IÆ° L9ó„ E1ÛL‰âE1ÿE1íH ز H=9m E‰Üë @ H‹L9ó„š ¶C„ÀDEèHƒ{H uãL‹K8L9ÊrÚH‹s@M1L9ÂsÍ€=&àt tT„ÀL‡Û Hî: Dˆ•wÿÿÿLDÀHƒì1ÀH‰•xÿÿÿVH‰Öèã7ÿÿZ¶CH=·l D¶•wÿÿÿH‹•xÿÿÿYH 8² H‹„ÀEDúDEàL9ó…fÿÿÿE‰ãI‰ÔD‰ØƒðE„ÿ…± E„Û… €=•ßt tH ô± L‰âL‰æ1ÀH=•l èh7ÿÿE‰ïë H‹>L;§° ƒ L‹vhM…ö„Û Lm€L‰ïèG óÿL‰éL‰â¾ L‰÷èÔ…ôÿH…À„³ H‹EH‹H H…É„¢ €x4 L‰âtAH‹;H‹‰ L‰æè¯ÐÿÿL‰ïA‰ÇèT óÿH‹EÈdH+%( uuHeØD‰ø[A\A]A^A_]à HPH+ë¶ € H‹EÈdH+%( uAHeØL‰âL‰æ1É[A\A]A^A_]éFÐÿÿf D A!ÅE‰ïë” „ E1íéÜþÿÿE1ÿé|ÿÿÿè; çÿff. „ U¹ H‰åAWAVLµ`úÿÿAUATSH‰ûHìx L‹/L‹@L‰÷dH‹%( H‰EÈ1ÀóH«I‹…@ H…ÀtEI‹• E1äHJI‰ H9Ðv+H‹EÈdH+%( …¶ HÄx D‰à[A\A]A^A_]à L‰ñL‰úH‰ÞL‰ïè¯ìÿÿH‹A€½ M‹¥È ó~€Ð flÀ)…€úÿÿu8I‹}pL‰òL‰þ虾ùÿA‰Ä…Àt‡‹5PÐt ‰ÁHCk 1ÿ1Àè*™øÿéjÿÿÿ D L‰æ1ÒL‰÷èÃþÿL‰æL‰ñ1ÒfA‰GL‰ÿèN þÿA‰Ä…ÀtŸé7ÿÿÿèýçÿff. „ fU¹ H‰åAWAVLµ`úÿÿAUATSH‰ûHìˆ L‹/L‹@L‰÷dH‹%( H‰EÈ1ÀóH«I‹…@ H…ÀtEI‹• E1äHJI‰ H9Ðv+H‹EÈdH+%( …ö HĈ D‰à[A\A]A^A_]à L‰ñL‰úH‰ÞL‰ïèoëÿÿH‹A€½ Ç…èúÿÿ Ç…Túÿÿ M‹¥ø ó~€( H‹C(Ç…¼úÿÿ H‹@xflÀ)…€úÿÿH‰…XúÿÿH…TúÿÿH‰…ûÿÿu=I‹}pL‰òL‰þè ½ùÿA‰Ä…À„Hÿÿÿ‹5ÑÎt ‰ÁHÄi 1ÿ1Àè«—øÿé+ÿÿÿf D L‰æ1ÒL‰÷èCþÿL‰æL‰ñ1ÒfA‰GL‰ÿèÎ þÿA‰Ä…Àtšé÷þÿÿè}çÿff. „ fU¹ H‰åAWAVLµ`úÿÿAUATSH‰ûHìˆ L‹/L‹@L‰÷dH‹%( H‰EÈ1ÀóH«I‹…@ H…ÀtEI‹• E1äHJI‰ H9Ðv+H‹EÈdH+%( … HĈ D‰à[A\A]A^A_]à L‰ñL‰úH‰ÞL‰ïèïéÿÿHƒ½`úÿÿ „Á H‹A€½ Ç…Túÿÿ Ç…¼úÿÿ M‹¥ø ó~€ H‹C(H‹@`flÀ)…€úÿÿH‰…XúÿÿH…TúÿÿH‰…ûÿÿt-L‰æ1ÒL‰÷èüþÿL‰æL‰ñ1ÒfA‰GL‰ÿè‡þÿA‰Ä…À…1ÿÿÿI‹}pL‰òL‰þèm»ùÿA‰Ä…À„ÿÿÿ‹5 Ít ‰ÁHh 1ÿ1Àèú•øÿéúþÿÿ D Ç…èúÿÿ é0ÿÿÿèìçÿff. „ U¹ H‰åAWAVLµ`úÿÿAUATSH‰ûHìˆ L‹/L‹@L‰÷dH‹%( H‰EÈ1ÀóH«I‹…@ H…ÀtEI‹• E1äHJI‰ H9Ðv+H‹EÈdH+%( … HĈ D‰à[A\A]A^A_]à L‰ñL‰úH‰ÞL‰ïè_èÿÿHƒ½`úÿÿ „Á H‹A€½ Ç…Túÿÿ M‹¥ø ó~€ H‹C(H‹@XflÀÇ…¼úÿÿ )…€úÿÿH‰…XúÿÿH…TúÿÿH‰…ûÿÿt-L‰æ1ÒL‰÷èlþÿL‰æL‰ñ1ÒfA‰GL‰ÿè÷þÿA‰Ä…À…1ÿÿÿI‹}pL‰òL‰þèݹùÿA‰Ä…À„ÿÿÿ‹5Ët ‰ÁHƒf 1ÿ1Àèj”øÿéúþÿÿ D Ç…èúÿÿ é0ÿÿÿè\çÿff. „ U¹ H‰åAWAVLµ`úÿÿAUATSH‰ûHìˆ L‹/L‹@L‰÷dH‹%( H‰EÈ1ÀóH«I‹…@ H…ÀtEI‹• E1äHJI‰ H9Ðv+H‹EÈdH+%( … HĈ D‰à[A\A]A^A_]à L‰ñL‰úH‰ÞL‰ïèÏæÿÿHƒ½`úÿÿ „Á H‹A€½ Ç…Túÿÿ Ç…¼úÿÿ M‹¥ø ó~€ H‹C(H‹@hflÀ)…€úÿÿH‰…XúÿÿH…TúÿÿH‰…ûÿÿt-L‰æ1ÒL‰÷èÜþÿL‰æL‰ñ1ÒfA‰GL‰ÿègþÿA‰Ä…À…1ÿÿÿI‹}pL‰òL‰þèM¸ùÿA‰Ä…À„ÿÿÿ‹5 Êt ‰ÁHód 1ÿ1ÀèÚ’øÿéúþÿÿ D Ç…èúÿÿ é0ÿÿÿèÌçÿff. „ U¹ H‰åAWAVAUL`úÿÿATSH‰ûHìˆ L‹'L‹@L‰ïdH‹%( H‰EÈ1ÀóH«I‹„$@ H…ÀtDI‹”$ E1öHJI‰Œ$ H9Ðv(H‹EÈdH+%( … HĈ D‰ð[A\A]A^A_]ÃL‰éL‰úH‰ÞL‰çè?åÿÿHƒ½`úÿÿ „É H‹M‹´$ø Ç…\úÿÿ Ç…¼úÿÿ ó~€ H‹C(‹€„ flÀ)…€úÿÿÁèƒàA€¼$ ˆ…\úÿÿH…\úÿÿH‰…ûÿÿt-L‰ö1ÒL‰ïèCþÿL‰öL‰é1ÒfA‰GL‰ÿèÎþÿA‰Æ…À…+ÿÿÿI‹|$pL‰êL‰þ賶ùÿA‰Æ…À„ÿÿÿ‹5fÈt ‰ÁHYc 1ÿ1Àè@‘øÿéóþÿÿ Ç…èúÿÿ é(ÿÿÿè4çÿ @ U¹ H‰åAWAVAUL`úÿÿATSH‰ûHìˆ L‹'L‹@L‰ïdH‹%( H‰EÈ1ÀóH«I‹„$@ H…ÀtDI‹”$ E1öHJI‰Œ$ H9Ðv(H‹EÈdH+%( … HĈ D‰ð[A\A]A^A_]ÃL‰éL‰úH‰ÞL‰çè¯ãÿÿHƒ½`úÿÿ „Ñ H‹H‹S(Ç…Túÿÿ M‹´$à ó~€è ‹‚„ ÁèflÀƒà)…€úÿÿA€¼$ ˆ…TúÿÿH‹BPÇ…¼úÿÿ H‰…XúÿÿH…TúÿÿH‰…ûÿÿt-L‰ö1ÒL‰ïè¨þÿL‰öL‰é1ÒfA‰GL‰ÿè3þÿA‰Æ…À… ÿÿÿI‹|$pL‰êL‰þèµùÿA‰Æ…À„ÿÿÿ‹5ËÆt ‰ÁH¾a 1ÿ1Àè¥øÿéèþÿÿÇ…èúÿÿ é ÿÿÿèœçÿff. „ UH‰åAWAVE1öAUATSHƒì(D‹n`dH‹%( H‰EÈ1ÀAƒýÿ„Š €=ˆÓt I‰üH‰ó…ô ‹sXI‹|$xD‰éºÿÿÿÿè· ùÿA‰Æ‹CH€I‹D$@L<ÐAƒÿM‹o tiA‹„$¨ …Àu]I‹EhH…À„€ ‹PAƒÿA‰UPu‹@A‰EXA€¼$ …” ÇC`ÿÿÿÿH‹EÈdH+%( …Ö HƒÄ(D‰ð[A\A]A^A_]ÃA‹uXI‹|$xè ùÿA‰ETƒøÿuAÇEPÿÿÿÿI‹}hèˆ úÿIÇEh A‹UTƒúÿtŒI‹|$x¾ÿÿÿÿè˜åøÿI‰EhH…À…[ÿÿÿA€¼$ „pÿÿÿ @ I‹E E‹ePH‹xpE…äŽWÿÿÿHÇ D‰æèÚøÿI‰ÇH…À„<ÿÿÿI;EptPIÇEp I‹}xè úÿIÇEx I‹½€ èí úÿ1Ò1öL‰ÿIÇ…€ èåøÿI‰…€ H…À„Å M‰}pI‹EhH…À„´ ‹H…Ɉ© ‰ÎL‰ÿ‰M¼è½ùÿI‹}x‹M¼‰ÂH…ÿte;G uJ‹GfnÊfnÑfAnÄfbÊfnØfbÃflÁA…ˆ éþÿÿ D ‹vXD‰êH=…3 èf)ÿÿéõýÿÿ‰E¸è8 úÿIÇEx ‹U¸‹M¼L‰ÿ¾ÿÿÿÿ‰M¸‰U¼èGäøÿ‹U¼‹M¸H…ÀI‰ExH‰Ç…wÿÿÿfoiÎ A…ˆ éþÿÿèççÿ € U¹ H‰åAWAVAUL`úÿÿATSH‰ûHìˆ L‹'L‹@L‰ïdH‹%( H‰EÈ1ÀóH«I‹„$@ H…ÀtI‹´$ E1öHVH9Їõ H‹C(L‰éL‰úH‰ÞL‰ç‹€€ ‰ƒ è{ßÿÿHƒ½`úÿÿ u Ç…èúÿÿ H‹M‹´$ø Ç…\úÿÿ Ç…¼úÿÿ ó~€ H‹C(·PpA‹„$ flÀ)…€úÿÿÁà жÒA¯”$” fnÀA€¼$ H…TúÿÿH‰…ûÿÿfnÊfbÁfÖ…Túÿÿt)L‰ö1ÒL‰ïèZþÿL‰öL‰é1ÒfA‰GL‰ÿèåþÿA‰Æ…ÀuI‹|$pL‰êL‰þèΰùÿA‰Æ…Àu'H‹EÈdH+%( u2HĈ D‰ð[A\A]A^A_]à ‹5^Ât ‰ÁHQ] 1ÿ1Àè8‹øÿë¿èAçÿU¹ H‰åAWAVAUL`úÿÿATSH‰ûHìˆ L‹'L‹@L‰ïdH‹%( H‰EÈ1ÀóH«I‹„$@ H…ÀtDI‹”$ E1öHJI‰Œ$ H9Ðv(H‹EÈdH+%( …E HĈ D‰ð[A\A]A^A_]ÃL‰éL‰úH‰ÞL‰çè¿ÝÿÿHƒ½`úÿÿ „ñ H‹H‹S(Ç…Túÿÿ ó~€X ¶BflÀƒàˆ…Túÿÿ)…€úÿÿö„Ç ƒÈˆ…TúÿÿH‹BH‰…Xúÿÿ‹ƒÀ M‹´$P Ç…¼úÿÿ A€¼$ ‰…èúÿÿH…TúÿÿH‰…ûÿÿt-L‰ö1ÒL‰ïèŸ þÿL‰öL‰é1ÒfA‰GL‰ÿè*þÿA‰Æ…À…ÿÿÿI‹|$pL‰êL‰þè¯ùÿA‰Æ…À„ìþÿÿ‹5ÂÀt ‰ÁHµ[ 1ÿ1À蜉øÿéÏþÿÿ € Ç…èúÿÿ é ÿÿÿHÇ…xúÿÿ é=ÿÿÿè{ çÿff. „ U¹ H‰åAWAVLµ`úÿÿAUATSH‰ûHìx L‹/L‹@L‰÷dH‹%( H‰EÈ1ÀóH«I‹…@ H…ÀtEI‹• E1äHJI‰ H9Ðv+H‹EÈdH+%( …M HÄx D‰à[A\A]A^A_]à L‰úL‰ñH‰ÞL‰ïèïÛÿÿH‹ó~€ˆ A‹…l …ÀH‹C(flÀ)…€úÿÿH‹P ¸ „½ €{M H‰…úÿÿ…Ç H‹…°úÿÿH…Àt$H‹ƒÐ H+ƒà óo‹Ð H‰…¨úÿÿ‹à A€½ H‰“È M‹¥€ t-L‰æ1ÒL‰÷è× þÿL‰æL‰ñ1ÒfA‰GL‰ÿèb þÿA‰Ä…À… ÿÿÿI‹}pL‰òL‰þèHùÿA‰Ä…À„òþÿÿ‹5û¾t ‰ÁHîY 1ÿ1ÀèÕ‡øÿéÕþÿÿH‰ÐH+ƒÈ €{M H‰…úÿÿ„9ÿÿÿH‹ƒØ H+ƒè H‰…°úÿÿé&ÿÿÿè¦ çÿf D U¹ H‰åAWAVAUL`úÿÿATSH‰ûHìˆ L‹'L‹w@L‰ïdH‹%( H‰EÈ1ÀóH«I‹„$@ H…ÀtDI‹”$ E1ÿHJI‰Œ$ H9Ðv(H‹EÈdH+%( …t HĈ D‰ø[A\A]A^A_]ÃL‰éL‰òH‰ÞL‰çè ÚÿÿHƒ½`úÿÿ „1 H‹S(H‹ó~€H ‹‚„ ‹ŠÈ ‹ºÐ ÁèflÀÁàƒá f‰½Vöÿÿ È)…€úÿÿˆ…Töÿÿ‹‚Ì ˆ…Uöÿÿ…ÿ~>OÿH‹’Ø H…XöÿÿHÁáH´ höÿÿ‹ HÇ HƒÀHƒÂˆHðH‹JøH‰HøH9ÆußÁçH…TöÿÿM‹¼$@ Ç H‰…ûÿÿA€¼$ ‰½¼úÿÿt-L‰þ1ÒL‰ïèÂþÿL‰þL‰é1ÒfA‰FL‰÷èM þÿA‰Ç…À…ÊþÿÿI‹|$pL‰êL‰öè2«ùÿA‰Ç…À„¯þÿÿ‹5å¼t ‰ÁHØW 1ÿ1Àè¿…øÿé’þÿÿf. „ Ç…èúÿÿ éÀþÿÿè¬çÿff. „ U¹ H‰åAWAVAUL`úÿÿATSH‰ûHìx L‹7L‹@L‰ïdH‹%( H‰EÈ1À€{M óH«t;H‹ƒØ H+ƒø I‰Ät(I‹†@ H…ÀtLI‹– HJI‰Ž H9Ðv5 D E1äH‹EÈdH+%( …ø HÄx D‰à[A\A]A^A_]à D L‰éL‰úH‰ÞL‰÷èÿ×ÿÿH‹fInÌóo“Ð L‰¥úÿÿó~€ H‹ƒÐ H+ƒð A€¾ “ð flÀM‹¦˜ )…€úÿÿfHnÀflÁ…¨úÿÿu?I‹~pL‰êL‰þè°©ùÿA‰Ä…À„Hÿÿÿ‹5c»t ‰ÁHVV 1ÿ1Àè=„øÿé+ÿÿÿ „ L‰æ1ÒL‰ïèÓþÿL‰æL‰é1ÒfA‰GL‰ÿè^ þÿA‰Ä…Àt˜éõþÿÿè çÿff. „ fU¹ H‰åAWAVAUL`úÿÿATSH‰ûHì¨ L‹'L‹@L‰ïdH‹%( H‰EÈ1ÀóH«A‹„$¬ …Àt#ƒÀ t&I‹„$@ H…ÀtHI‹”$ HJI‰Œ$ H9Ðv/E1öH‹EÈdH+%( … HĨ D‰ð[A\A]A^A_]à @ ¸ AÇ A€¼$ fA‰GH‹CPH‰…húÿÿ…Å ‹CXóo“ L‰æ‰…¸úÿÿ·ƒÄ •ÿúÿÿA€¼$ f‰…ôúÿÿ„U H‹S(óoBH‹JØH‰`úÿÿfÖxúÿÿfH~ØH…É… €z …¾ H;†° Ò÷ÒƒÂH;†° À÷ЃÀó~Ž¸ ˆ…öúÿÿA€¼$ ‹ƒÀ HÇ…úÿÿ flɉ…èúÿÿfA‰W)€úÿÿtBƒ=/Ât u9H…0úÿÿfo ¾ HÇ…Púÿÿ H‰… ûÿÿ)0úÿÿ)…@úÿÿf. „ €{M …. H‹…°úÿÿH…Àt$H‹ƒÐ H+ƒ óo£Ð H‰…¨úÿÿ£ A€¼$ M‹´$° t-L‰ö1ÒL‰ïèfþÿL‰öL‰é1ÒfA‰GL‰ÿèñþÿA‰Æ…À…"þÿÿI‹|$pL‰êL‰þèÖ¦ùÿA‰Æ…À„þÿÿ‹5‰¸t ‰ÁH|S 1ÿ1Àècøÿéêýÿÿf D H‹C(Hƒx t=€x t7fnƒˆ fn«” H‹ƒŒ fbÅH‰…húÿÿfÖ…ìúÿÿéûýÿÿ „ Hƒx „èýÿÿ€x „Þýÿÿë²f „ H™HÁø?ƒÂƒÀéMþÿÿ € H‹ƒØ H+ƒ H‰…°úÿÿé¿þÿÿf D €z uJH;Ž° Ò÷ÒƒÂH;Ž° À÷ЃÀéÿýÿÿH‹»¨ I´$Ð èÌ7þÿH‹3H‰…púÿÿéˆýÿÿ D H‰ÊHÁù?HÁú?AƒÂéÀýÿÿè]çÿff. „ fUH‰åAWAVAUATSH‰ûHƒì8H‰u¸L‹'dH‹%( H‰EÈ1ÀIƒ¼$° u-M‹l$xM‰æI‹…°X H…À„£ A€¾“ I‰†° …Ž ¶Ät „À… HÇE¨ L‹3€»™ L‹k(„û A¶† ƃ™ óA~E „À„¾ AE0ƒÐ €=Çès ˆCMt fAƒ} …ú A€¾1 A‹E t öÄ…s A€¾ töÄ …è öÄ@…ÿ A€¾ð t]öÄ… H‹C(‹‹ 9ˆ€ tH‰ßèBòÿÿA‰Ç…À… A‹E ¨ðt'¨…¿ ¨ …Ö ¨@… ¨€…÷ € ¨t A€¾x …Æ A€¾ …Ù A‹E A€¾À t¨… A€¾Ø t¨… ¨„Ð A€¾š I‹UH‹sXH‹{h„w A¶†™ D‹›À M‹EI‹MPA‹†¤ D·‹Ä PA¶†› PRD‰ÚèLþÿHƒÄ A€¾¨ t5A¶EA8EtI‹MH…Ét I‹UH…Ò…> H‰ßèúÿÿA‰ÇE…ÿ…ò €{L t4H‹I‹EH;‚¸ „ H…À„× ‹S\…Ò…ä ÇC\ D H‹{ èÿ}ÿÿD‹xI‰ÅE…ÿ„ï Aƒÿ„å €{L tI‹„$° I9Eƒµ I‹}@L‹3A€¼$ H‰»¨ „œýÿÿ1ÀA€¾ D‹{PD‹CT„` A€¾ t A€} …à ¿ÿÿÿÿ1ÉHƒìM‹M‹SXA‹uWL‰÷QD‰ùPè¿»ÿÿHƒÄ A‰Ç…À„9ýÿÿH‹EÈdH+%( …_ HeØD‰ø[A\A]A^A_]à A‹…„ AE(ƒÐ Áèƒàé0ýÿÿf. „ H‰C(H‰ßƃ™ è=·ÿÿA€¼$– t2I‹EI‹”$° H…ÀtH9Ðr I‹EH…ÀtH9‡„ f. „ €{L t ƒ{\„8 I‹U8H‹ƒ¨ H9Âv H‰“¨ H‰ÐL‹«° M…í…¾ A€¼$ …PüÿÿH‹M¸H‹ƒ¨ H;‚<üÿÿH‰éûþÿÿ è“Mþÿé½ýÿÿf D H‹C(H‹ H‰ÆH‰M°ö€¤ tH‹€È H…À…a H‹E°€¸0 „x H‹E°H‹°8 H‰ßH‹†È H‹èsÁÿÿA‰Ç…À…ˆþÿÿA‹E é$üÿÿ € H‰ßèµÿÿéùûÿÿ €»¸ t8L9è‚L L‹3‹“¼ ƃ¸ HÁâI–È L‹jL‰«° M…í„ÿÿÿL9è†øþÿÿ‹‹¼ L‹3QA;–Ð ‚õ ƃ™ A¿ ÇC\ éìýÿÿ @ I¶Ð D‰E°è(2þÿD‹E°é‡ýÿÿ € D‹s`ÆCL Aƒþÿ„9ýÿÿ€=ï¾t …1 ‹sXI‹|$xD‰ñºÿÿÿÿè$ ùÿ‹CL‰çH€I‹D$@H4Ðè̶ÿÿÇC`ÿÿÿÿéóüÿÿ‹‹ˆ ‹»” D‹»Œ D‹ƒ é%ýÿÿA‹†¨ ƒàýƒø…_úÿÿA€¾ …QúÿÿI‹FpH‹([ H‹H9„:úÿÿA‹Ž¬ ë € H‹ H9„ úÿÿ9Huïö@8 uéA€¾‘ …úÿÿA€¾ …÷ùÿÿIdžÀ I‹FxL‹¸¨X M…ÿ„‚ L‰ÿè ùÿ…ÀuvI‹ èáèöÿI‰ÅH…ÀteL‰e°I‰ÄA¶D$*ƒàð<u=I|$-H5 èD çÿ…Àu(A€4 I‹D$I‹u H‰ÑI+OHÈH9Ðr I;G‚‰ L‰çè éöÿI‰ÄH…Àu¦L‹e°Idž¸ ¶b½t éFùÿÿ D L‹3I‹†¸ I9E…´üÿÿ‹ƒÀ %é ƒø… üÿÿƒ{`ÿ…–üÿÿ€= ½t …9 I‹E@H‰ƒ¨ é“üÿÿf „ ‹“À âé ƒú…Óúÿÿ‹C\ƒø~+ƒøu*H‰ÞL‰÷èéÿÿA‰Ç…À…ˆûÿÿÇC\ éÄúÿÿ @ …ÀyÖÇC\ A¿ ébûÿÿfH‰ßèÈðÿÿA‰Ç…À…MûÿÿA‹E öÄ@„ùÿÿH‰ßèíÿÿA‰Ç…À…-ûÿÿA‹E éåøÿÿ @ H‰ßè8ßÿÿA‰Ç…À„áøÿÿéûÿÿ „ H‰ßè˜îÿÿA‰Ç…À…íúÿÿA€¾ „'ùÿÿH‰ßèGòÿÿA‰Ç…À„ùÿÿéÇúÿÿ € ‹KP‹SXH=K 1À‹sD‹CTèÕÿÿéÑ÷ÿÿH‰ßèxÝÿÿA‰Ç…À…úÿÿA‹E éâøÿÿ @ H‰ßèXæÿÿA‰Ç…À…múÿÿA‹E éÔøÿÿ @ …À„Ó º 1Éf…ÀuHÁè‰Ñ„ÀuƒÁHÁè¨uƒÁHÁè¨uƒÁHÁèƒàL‰e I‰÷I‰ÜHƒøƒÑ ‰Ë € HcÃHÁàLàH‹°( H…ö„® H‹0 L‰ç迼ÿÿ…À…‡ ƒÃHc˃û@„X º HÓâH÷ÚI#—È „@ » …ÒuHÁê »0 ¸ f…Ò…0 HÁê„ÒuƒÃHÁêöÂuƒÃHÁêöÂuƒÃHÁêƒâHƒúƒÓ éRÿÿÿf. „ L‰ïèùÿI‹…°X éIöÿÿ @ H‰ßè`àÿÿA‰Ç…À…%ùÿÿA‹E ¨ „*÷ÿÿH‰ßè±ÞÿÿA‰Ç…À…ùÿÿA‹E é÷ÿÿ D ÇC\ é4øÿÿ @ H‰ßè áÿÿA‰Ç…À…ÕøÿÿA‹E éôöÿÿ @ IÇE H‰ßH‰U H‰M°èÀñÿÿA‰Ç…À…¥øÿÿH‹U IÇE H‰ßI‰UèñÿÿH‹M°A‰ÇI‰Mé‚÷ÿÿ D ‹sXD‰òH=µ 1Àè”ÿÿé¶úÿÿ € H‰ßè âÿÿA‰Ç…À…EøÿÿA‹E éUöÿÿ @ ‹5F¬t H³H 1ÿ1Àè"uøÿH‹H‰E°éfùÿÿf D ‰“¼ HÁâI–È L‹*ƃ¸ L‰«° éŠùÿÿf „ ƒú… ÷ÿÿI;†À …÷ÿÿöƒÀ …5üÿÿé ÷ÿÿ „ A¿ é¥÷ÿÿ D I‹U@I‹u8H=O 1Àèºÿÿé¬ûÿÿHÁè º0 ¹ é!ýÿÿfL‰ãA‹E L‹e éõÿÿ‰ÃéÍýÿÿf „ A‰ÇéH÷ÿÿ „ H‹E°‰ÙL‰ãL‹e €¸0 tH‹évøÿÿ‹50«t HÍG 1ÿ1Àè tøÿëàƃ™ L9m¨ƒÓ÷ÿÿ€{L uH‹{ L‰îègžÿÿ…Àu“L‰m¨é´÷ÿÿH‹;H‰ÞèOäÿÿÇC\ L‹«° ëÌL‹e°H‰E°H…À„zúÿÿAƒ¾¨ H H L‰e¨HDÂM‰ìI‰ÝH‰ÃI|$-H‰ÞèJçÿ…Àu(A€4 I‹D$I‹u H‰ÑI+OHÈH9Ðr I;G‚Å L‰çèãöÿI‰ÄH…Àu·L‹e¨L‰ëH‹E°€=l·t I‰†¸ uRA¶†˜ „À…DóÿÿA‹NHAƆ— …É„0óÿÿI‹v@ƒéH ‰HV HtÎHH‹ H…ÉtÆALHƒÂ(H9ÖuëéúòÿÿI‹–À H‹u°1ÀH=^ èèÿÿA€¾˜ ¶é¶t …ÌòÿÿA‹NHAƆ— …Éu”é·òÿÿè™õæÿI‰†À L‹e¨L‰ëé?ÿÿÿf D UH‰åAWAVAUATSHƒì(‹O`dH‹%( H‰EÈ1À…É„ I‰ÿH‰óël D MwXL‰M¸L‰÷èÈ–þÿA‹G`L‹M¸…ÀtI‹GXH‹@HƒÀH‰EÀH9ØvH‰]ÀL‰ÎL‰ÿèH®ÿÿHuÀL‰ïè¬ñÿÿ…Àˆ´ tjAÆEH A‹W`…Ò„™ I‹GXH‹PH9Úƒˆ ‹ €=÷µt H €I‰ÄI‹G@L ÈM‹i „fÿÿÿH‰ÙD‰æH=E 1ÀL‰M¸è¶ ÿÿL‹M¸éEÿÿÿ D H‹UÀD‰æL‰÷èÉ”þÿA‰Á…Ày…fH‹EÈdH+%( u9HƒÄ(D‰È[A\A]A^A_]à € E1ÉëÓ H‹UÀD‰æL‰÷‰E¸è~”þÿD‹M¸ë¸è#ôæÿ ó úUH‰åAWE1ÿAVAUATSHì˜ dH‹%( H‰EÈ1À€=ì§t …Q €¹0 H‹Ÿ0[ „V H‹zI‰öI‰ÔHGÿHƒøý†Í €» …@ HÇ…xÿÿÿ A‹ƒø „f ƒø „@ Hƒ»€ t ƒø „‹ ƒø „4 ƒø„+ Pòƒú†_ ƒø…F H‹CxL}€E·nL‰ÿH‰…HÿÿÿH‹ƒˆ H‰…hÿÿÿA·Ff‰…`ÿÿÿI‹FH‰…pÿÿÿèEôòÿfAƒ~ H‹…pÿÿÿ„à Nl(ÿ‹µ`ÿÿÿH- H‰XÿÿÿH‰…pÿÿÿH‹hÿÿÿƒæL‰¥PÿÿÿM‰ìA‰õH‹EH…À„7 L9 ‡. L9`†$ H‹H H…ÉtbH‹¹8 H…ÿtV€x4 L‰âuHPH+‰ÖH‰`ÿÿÿ‰•hÿÿÿè#¼þÿH…Àt-H‹P Hcp4D‹hÿÿÿH‹`ÿÿÿLâHòI;V‡” ‹P,…ÒuIƒìL;¥pÿÿÿ…dÿÿÿH‹XÿÿÿL‹¥PÿÿÿL‰ÿèªóòÿf. „ E1ÿ€=6³t tlI‹L$H‹»P ‹³X öƒd uöƒh uH…ö…˜ A‹T$XL‹…xÿÿÿH= D 1ÀA‹6èÛ ÿÿè†ÿÿ€=ß²t H‰ÂuH…Àt 1öL‰÷èÛTôÿ H‹EÈdH+%( …¼ HeØD‰ø[A\A]A^A_]à HÇ…xÿÿÿ €{L …“ €»‘ „¾ Iƒ¼$P … A‹ƒø …šýÿÿ€» tIƒ¼$¸ „« €» „ Iƒ¼$À „/ A‹é^ýÿÿ € H³Ð èÄ$þÿH‰…xÿÿÿH…À„ýÿÿ€{L …. €» …bÿÿÿHƒ»È „¯ H‹µxÿÿÿH‰ßè ûÿÿA‰Ç…À…ýþÿÿéQÿÿÿA‹ƒø…âüÿÿI‹t$‹KHHÇE€ E‹nH‰µpÿÿÿ…É„ÑüÿÿE1ÿAƒýÿ„# HE€L‰µhÿÿÿI‰ÞL‰¥`ÿÿÿH‰ÃE‰ìf „ D‰øH4€I‹F@H4ðL‹n M…ít+E;eTu%H‹…pÿÿÿL‰÷I‰… è<©ÿÿH‰ÞL‰ïè¡ìÿÿA‹NHAƒÇA9Ïr´L‰óL‹¥`ÿÿÿL‹µhÿÿÿéþÿÿf D ‹KHÆCL …É„^þÿÿE1íL‰¥pÿÿÿI‰ÜD‰ëf „ ‰ØH€I‹D$@L,ÐM‹} M;m „ M…ÿ„Ê A€H …ï A€L t Aƒ\„Ý A€¼$ …Î €=w°t …¡ A€¿¸ I‹ t I‹·° H…ötéÒ fƒú„7 I‹ èNlÿÿ‹P…ÒuçH‹P8H…Òtç€='°t I‰—¨ I‰Å…ƒ A€¿¸ M‰o(AƇ™ t!I‹‡° H…ÀtI;‡¨ v AƇ™ @ L‰ÿè8¦ÿÿI‹—¨ I|$X‰ÞèåŽþÿ…À…J AÆGH „ A‹L$HƒÃ9Ë‚ÐþÿÿL‰ãL‹¥pÿÿÿ€» …þüÿÿHƒ½xÿÿÿ …Žýÿÿéýÿÿf D €»“ ¶b¯t „ üÿÿ„À… A‹N A‹VA‹t$XH‹{xèŽùøÿA‰Çé§ f D Hƒ»€ „âûÿÿH‹CpI‹t$ H‹¸([ èm„ôÿH;ƒ€ …€ H—ã L‰æH‰Çè>/õÿ€=ç®t E‹L$XA‰Å…ç €»— I‹L$t'D‰ÎD‰êH‰ßD‰pÿÿÿèÖÂÿÿD‹pÿÿÿ…ÀA‰ÇŽ H‹{xD‰éºÿÿÿÿD‰ÎèàøøÿA‰Çéù „ AöF„5ûÿÿ€» „(ûÿÿHƒìA‹L$E1ÉH‰ßA‹„$ A‹T$X¾ PA‹„$Œ PE‹D$ Aÿt$螨ÿÿHƒÄ A‰Ç…À…WûÿÿA‹éWùÿÿ € €= ®t „Sþÿÿ‰ÞH=ª 1ÀèãÿÿA‹L$Hé>þÿÿf „ ‰ÞL‰ç覙ÿÿI‰ÇH…À„¹ I‰E A‹EƒøÿtA‰GXA€¼$‘ A‹EALJ ÿÿÿÿA‰GTtA€¼$’ uA€¼$ tAÆGJA¶„$— A‹´$Ð AˆGL…ö„¹üÿÿI‹”$È H‹ALJ¼ I‰‡° H…À„ AƇ¸ é†üÿÿA·VA‰ÐƒâƒêfAà €ú†Û ƒ»¨ E‹l$X„™ fE…À…·ùÿÿE‹L$E‹D$ Aƒøÿ„à €»— I‹L$t1D‰ÂD‰îH‰ßD‰hÿÿÿD‰…pÿÿÿèÙÀÿÿD‹…pÿÿÿD‹hÿÿÿ…ÀA‰Ç~H‹{xD‰ÁD‰ÊD‰îèâöøÿA‰ÇE…ÿ…Iùÿÿf D A‹éé÷ÿÿ „ H‹SpH{@L‰æM‹~è,žþÿI‹t$ I‰ÅH‹CpH‹¸([ è4‚ôÿM…í„ I‹U H…Ò„ü H…À„ó Iƒÿ@‡é L‰ùHÁáHÊH‰‚( I‹D$ H‰‚0 A‹ég÷ÿÿf D H‹SpH{@L‰æHÇE€ è¨þÿH…À„ä L‹x M…ÿ„SùÿÿI‹T$óA~D$AÆGI €=ª«t I‰— ‹PfpÈåf~ÁI‹fA~ÈL‹hxA‰WXfAÖGP…; I‹hèBäùÿA‹WTIÇGh ƒúÿtA‹wPL‰ïƒþÿ„Ò è¬½øÿI‰GhHu€L‰ÿè¼æÿÿA‹éböÿÿ @ L‹½xÿÿÿ‹SHL‰»È …Ò„8ùÿÿE1í @ H‹K@D‰èH€HÁH‹@ H…ÀtH‹x H…ÿt L‰þè‡eÿÿ‹SHAƒÅA9ÕrËé÷øÿÿf D 1À‰ÞH=Y è°ÿÿ€=¹ªt „BúÿÿA‹OPA‹WX‰Þ1ÀE‹GTH=¼9 è‡ÿÿé!úÿÿfH‹BAƇ¸ I‰‡° éÎùÿÿ „ H…ɸ HEÁH‰Âè,ú „À…Œ÷ÿÿ€=Mªt „\÷ÿÿI‹L$é5÷ÿÿ D H‹CpA‹´$Œ D‰…pÿÿÿH¸ èÙ±øÿ€»— ƃ ƃ˜ D‹…pÿÿÿI‰Å…T fE…À…jýÿÿM…í„ A‹L$ A‹T$L‰ïA‹´$ èôøÿA‰Çé0ýÿÿ € L‰ùL‰âD‰îH‰ßèGPôÿH…Àt H‹Eé½õÿÿM9f‡/öÿÿéöÿÿf. „ è»ÿÿ…À„,ùÿÿA‰Çé£öÿÿ fE…À„Î ƒø…u E‹NE‹F é[üÿÿ „ I‹|$H³Ð èßþÿA‹N A‹VH=x9 A‹t$XM‹D$I‰Á1Àèü ÿÿé³ùÿÿ € A‹T$ A‹t$H‹{xèM»øÿ‹‹ M‹$H‹“à A‹t$XH‰ÇI‰ÅL‹‹° è>þÿH‹ƒà L‰ïI‰„$À è~áùÿézöÿÿf „ A‹T$ A‹t$H‹{xèíºøÿH‹“Ø A‹t$XH‰Ç‹ƒ( L‹‹° M‹$HèU:þÿH‹ƒØ €» I‰„$¸ „öÿÿéöÿÿ @ A‹wH==8 1Àè ÿÿé®üÿÿf „ €=¨t „0ûÿÿH=Ì8 1ÀD‰…hÿÿÿD‰pÿÿÿèçÿþÿD‹…hÿÿÿD‹pÿÿÿéûÿÿH‹¹8 H…ÿ„¬ D‰ÎH‰hÿÿÿ赯þÿH‹hÿÿÿ€=·§t „@ôÿÿH‹± L‰âH=ˆ8 1Àè‰ÿþÿé#ôÿÿ‰ÞH=V 1Àètÿþÿéh÷ÿÿèzºøÿI‰GhH…À„%üÿÿ‹@A‰GPéüÿÿHE€H‹S@H‰…hÿÿÿfD‰øH€H4ÂL‹n M…ít<H‹…pÿÿÿH‰ßAƒÇI‰… è2ŸÿÿH‹µhÿÿÿL‰ïè“âÿÿ‹KHD9ù†˜ôÿÿH‹S@ë±AƒÇA9Ïr§éƒôÿÿI‹|$H³Ð D‰pÿÿÿèŠþÿI‹L$D‰ê‹µpÿÿÿI‰ÀH=ê6 1Àè«þþÿD‹pÿÿÿéÖ÷ÿÿ‹5}™t Hz6 1ÿA¿êÿÿÿèUbøÿéÈóÿÿ€»— E‹D$E‹|$ …ƒ E…íx~‹sH…ötwNÿA9õH‹{@AB͉ÈH€HÇD;h„W 1À…É„ Qÿ1ÀHkÒ(HúëƒÀHƒê(9Á„ D;juëH‹B H…Àt €xL t‹p\Ç@`ÿÿÿÿVýƒúwÇ@\ H‹{xD‰îD‰…pÿÿÿèÓïøÿD‹…pÿÿÿA9Ç„SùÿÿH‹{xD‰ùD‰ÂD‰îèðøÿA‰Çé*ùÿÿƒÀ9Æv¼‰ÂH’H×D;juéë‚‹KHƃ— …É„šûÿÿH‹S@L‰¥pÿÿÿE1ÿE‰Ä D D‰øH€H‹t H…öt'ÆFL H‰ßAƒÇè—Ñÿÿ‹KHA9ÏsH‹S@ëÑf „ AƒÇA9Ïr¿E‰àL‹¥pÿÿÿé4ûÿÿH‹µHÿÿÿH‰ÏD‰`ÿÿÿH‰hÿÿÿ苉öÿH‹hÿÿÿD‹`ÿÿÿH‰Â‹\¦t …ÀuIH5Q¦t H=r£ÿÿH‰•@ÿÿÿèFúóÿ‹8¦t H‹hÿÿÿD‹`ÿÿÿH‹•@ÿÿÿ…Àu Ǧt @ ‹¦t HcðH‰Ð¿ H™H÷þH=ç ~¿ H= ½À¿ ƒð )ÇºÈ ¾P D‰`ÿÿÿH‰hÿÿÿèȨþÿH‹hÿÿÿD‹`ÿÿÿH…ÀH‰ÇH‰8 „yüÿÿé^üÿÿH ‹5ù–t 1ÿ1ÀA¿êÿÿÿèÖ_øÿéÔðÿÿA¿ôÿÿÿé>ñÿÿ9ƇLþÿÿéþÿÿèÄâæÿH‹@ éÑýÿÿA¿êÿÿÿéñÿÿHi4 ë¬A¿êÿÿÿéðÿÿ‹KHÆCL …É…Ôòÿÿé¾ñÿÿ „ ó úUH‰åAWAVAUATSHƒì(dH‹%( H‰EÈ1À€=R–t us€¾0 „Þ L‹§0[ A€|$L …ã A€¼$ upH‹EÈdH+%( …Á HƒÄ(L‰çHÇÆÿÿÿÿ[A\A]A^A_]éxìÿÿ „ ƒÃ9ËrQf „ 1ÀH‹UÈdH+%( …w HƒÄ([A\A]A^A_]à @ A‹L$HHÇEÀ …ÉtÇI‹D$@1ÛLuÀ @ ‰ÚH’H4ÐL‹n M…ít•IÇ… þÿÿÿL‰çƒÃ诚ÿÿL‰öL‰ïèÞÿÿA‹L$H9˃wÿÿÿI‹D$@ë¸A‹L$HAÆD$L …É„ ÿÿÿE1ÿL-÷ D‰øH€I‹D$@H ÐL‹s H;„ M…ö„B A€~H …ï A€~L t Aƒ~\„Ý A€¼$ …Î €=¢t …± A€¾¸ I‹~ t I‹¶° H…öté fƒø„· I‹~ èÞ]ÿÿH‰Á‹@…ÀuäH‹Q8H…Òtä€=´¡t I‰–¨ …ñ A€¾¸ I‰N(AƆ™ t!I‹†° H…ÀtI;†¨ v AƆ™ @ L‰÷èÈ—ÿÿI‹–¨ I|$XD‰þèt€þÿ…À…‰ AÆFH € A‹L$HAƒÇA9Ï‚ÎþÿÿéÆýÿÿf „ €=¡t t×D‰þH=½ 1ÀèöøþÿA‹L$HëÄ € D‰þL‰ç轌ÿÿI‰ÆH…À„S H‰C ‹CƒøÿtA‰FXA€¼$‘ ‹CAdž ÿÿÿÿA‰FTtA€¼$’ „µ A¶„$— AˆFLA‹„$Ð …À„NþÿÿI‹”$È H‹Adž¼ I‰†° H…ÀtVAƆ¸ é þÿÿf „ 1ÀD‰þL‰ïè3øþÿ€=< t „5þÿÿA‹NPA‹VXD‰þ1ÀE‹FTH=>/ è øþÿéþÿÿ @ H‹BAƆ¸ I‰†° é¾ýÿÿ „ A€¼$ „<ÿÿÿAÆFJé2ÿÿÿ € è †ÿÿ…À„ìýÿÿ…ÀˆüÿÿéSüÿÿD‰þH=w 1ÀH‰M¸è‘÷þÿH‹M¸éñýÿÿ¸êÿÿÿé€üÿÿ¸ôÿÿÿévüÿÿèOÞæÿff. „ @ UH‰åAWAVAUATSHì L‹¦([ H‰µØýÿÿI‹ $dH‹%( H‰EÈ1ÀI9Ü„Ê ‹‡¬ I‰ýë € H‹I9Ü„¬ 9Cuï‹“Ð …ÒtåL½ðýÿÿ1À¹ A€½ L‰ÿóH«Ç…ôýÿÿˆ L‹K(…% AáÏ IÉ A€½“ L‰þÿÿu A€áL‰þÿÿH‹C0‹S8H‰…þÿÿ‹…þÿÿâp %ÿãÿ Љ…þÿÿH‹ƒÈ L‹¸ M² Êš;M…öLDðA€½ …Á A€½ t IƒÉ L‰þÿÿA€½ tIÉ H8þÿÿ L‰þÿÿA€½ „ð Aƒ½8 I‹…0 HÇ…øýÿÿ u(A‹½Ô 1ÒA·Ð H÷÷H‰ÆH‰Ð1ÒHÓàHÓæH÷÷HðL · ‹5–t M‰ðH‰… þÿÿL‰ÙHî. ¿ 1ÀL‰µèýÿÿè[Yøÿ1À¹) L‰þL€þÿÿL³—ÿÿº L‰ÏóH«H‹…ØýÿÿL‰ÏHèýÿÿH‰EÀèŽòýÿL ¦¶ …ÀA‰Á…L L‹þÿÿfInÎAÆ…x IƒÆfInÁflÁA…€ A€½ „Ì Aƒ½8 I‹…0 HÇ…øýÿÿ „] L àZ ‹5¼t M‰ðH‰… þÿÿL‰ÙH. ¿ 1ÀL‰µèýÿÿèXøÿ1À¹) L‰þL€þÿÿLÙ–ÿÿº L‰ÏóH«H‹…ØýÿÿL‰ÏHèýÿÿH‰EÀè´ñýÿL oZ …ÀA‰Á…r L‹þÿÿfInÖAÆ… IƒÆfInÁflÂA…˜ IáÿþÿÿA€½ HÇ… þÿÿ L‰þÿÿ…â IÉ A€½ Ç…ðýÿÿ €L‰þÿÿ…š A€½ …d A€½ …T E1ÉH‹EÈdH+%( …Z HÄ D‰È[A\A]A^A_]à D AáË IÉ éÖüÿÿ D L ”ì IƒÉM‰ð1Àfo ” ‹5NŽt L‰ÙH°, ¿ L‰þÿÿ…øýÿÿL‰µèýÿÿèWøÿ1À¹) L‰þL€þÿÿLi•ÿÿº L‰ÏóH«H‹…ØýÿÿL‰ÏHèýÿÿH‰EÀèDðýÿL ì …ÀA‰Át>f D D‰ØýÿÿM‰Ø‹5Ät H ‰: 1ÿ1ÀHV, è™VøÿD‹Øýÿÿéðþÿÿ D ó~…þÿÿL‹þÿÿfInÞAÆ…¨ IƒÆflÃIƒá÷L‰þÿÿA…° é3üÿÿöC€… A€½œ „”þÿÿ‹5Bt M‰ð¿ 1ÀL‹þÿÿH ‡ý H+ HÇ…øýÿÿ H‰ÙL‰µèýÿÿèõUøÿ1À¹) L‰þL€þÿÿLM”ÿÿº L‰ÏóH«H‹…ØýÿÿL‰ÏHèýÿÿH‰EÀè(ïýÿA‰Á…À… ó~…þÿÿfInöflÆA…P M‹,$M9ì„çýÿÿ € I‹…È H…Àt L90„ M‹m M9ìuâé½ýÿÿ D A‹½Ô 1ÒA·Ð H÷÷H‰ÆH‰Ð1ÒHÓàHÓæH÷÷Hðévüÿÿ ‹56Œt H+ ¿ 1ÀèUøÿéjýÿÿf. „ ‹5Œt M‰ð¿ 1ÀL *ü Hb* HÇ…øýÿÿ L‰ÙL‰µèýÿÿèÈTøÿ1À¹) L‰þL€þÿÿL “ÿÿº L‰ÏóH«H‹…ØýÿÿL‰ÏHèýÿÿH‰EÀèûíýÿL Åû …ÀA‰Á…¹ýÿÿL‹þÿÿfInæI‹$AÆ…À fInÁflÄA…È I9Ôt H‹‚È H…Àt L;0„ë H‹I9ÔuãIƒÆé@üÿÿ‹50‹t M‰ð¿ 1ÀL ù H„) HÇ…øýÿÿ L‰ÙL‰µèýÿÿèêSøÿ1À¹) L‰þL€þÿÿLB’ÿÿº L‰ÏóH«H‹…ØýÿÿL‰ÏHèýÿÿH‰EÀè íýÿL +ù …ÀA‰Á…Ûüÿÿó~…þÿÿfInîI‹$AÆ…Ø flÅA…à I9Ôt H‹‚È H…Àt L;0„u H‹I9ÔuãIƒÆéŽûÿÿ‹5XŠt M‰ð¿ 1ÀL‹þÿÿAÆ…ð L rú H( L‰ÙL‰µèýÿÿM‰ø HÇ…øýÿÿ èüRøÿ1À¹) L‰þH½€þÿÿLT‘ÿÿº I‰úH‰½ÐýÿÿóH«H‹…ØýÿÿL‰×H‰EÀH…èýÿÿH‰ÁH‰…Èýÿÿè ìýÿL õù …ÀA‰Á…ÜûÿÿI‹$M‰µ I9Ôt! @ H‹‚È H…Àt L;0„é H‹I9ÔuãM^L²ù 1ÀL‹þÿÿ‹5e‰t M‰ØL‰ÑHÄ' ¿ L‰èýÿÿL‰ÀýÿÿHÇ…øýÿÿ è!Røÿ1À¹) L‰þH‹½ÐýÿÿLyÿÿº óH«H‹…ØýÿÿH‹ÈýÿÿH‹½ÐýÿÿH‰EÀèSëýÿL‹ÀýÿÿL'ù …ÀA‰ÁuOI‹$M‰( I9Ôt#f D H‹‚È H…Àt L;„f H‹I9ÔuãA€½ M^töCuM‰ÞéÑùÿÿD‰ØýÿÿM‰Ðéºúÿÿ‹5~ˆt M‰Ø¿ 1ÀL¯ø L‹þÿÿHË& L‰èýÿÿL‰ÑL‰ÀýÿÿHÇ…øýÿÿ è*Qøÿ1À¹) L‰þH‹½ÐýÿÿL‚ÿÿº óH«H‹…ØýÿÿH‹ÈýÿÿH‹½ÐýÿÿH‰EÀè\êýÿL‹ÀýÿÿL4ø …ÀA‰Á…TÿÿÿI‹$M‰ I9Ôt H‹‚È H…Àt L;„» H‹I9ÔuãM^Lô÷ 1ÀL‹þÿÿ‹5‡t M‰ØL‰ÑHü% ¿ L‰èýÿÿL‰ÀýÿÿHÇ…øýÿÿ èYPøÿ1À¹) L‰þH‹½ÐýÿÿL±Žÿÿº óH«H‹…ØýÿÿH‹ÈýÿÿH‹½ÐýÿÿH‰EÀè‹éýÿL‹ÀýÿÿLi÷ …ÀA‰Á…ƒþÿÿI‹$M‰ I9Ôt H‹‚È H…Àt L;„Æ H‹I9ÔuãMVL +÷ 1ÀL‹þÿÿ‹5φt M‰ÐL‰ÙH.% ¿ L‰•èýÿÿL‰•ÀýÿÿHÇ…øýÿÿ è‹Oøÿ1À¹) L‰þH‹½ÐýÿÿLãÿÿº óH«H‹…ØýÿÿH‹ÈýÿÿH‹½ÐýÿÿH‰EÀè½èýÿL‹•ÀýÿÿL ö …ÀA‰Á…tøÿÿI‹$M‰• I9Ôt H‹‚È H…Àt L;„E H‹I9ÔuãMVL dö 1ÀL‹þÿÿ‹5†t M‰ÐL‰ÙH`$ ¿ L‰•èýÿÿL‰•ÀýÿÿHÇ…øýÿÿ è½Nøÿ1À¹) L‰þH‹½ÐýÿÿLÿÿº óH«H‹…ØýÿÿH‹ÈýÿÿH‹½ÐýÿÿH‰EÀèïçýÿL‹•ÀýÿÿL Ùõ …ÀA‰Á…¦÷ÿÿI‹$M‰• I9Ôt H‹‚È H…Àt L;„Ä H‹I9ÔuãIƒÆé‚öÿÿ‹5>…t M‰ð¿ 1ÀL‹þÿÿH õ H‹# HÇ…øýÿÿ H‰ÙL‰µèýÿÿèñMøÿ1À¹) L‰þL€þÿÿLIŒÿÿº L‰ÏóH«H‹…ØýÿÿL‰ÏHèýÿÿH‰EÀè$çýÿA‰Á…À… ó~…þÿÿfInþI‹$flÇA…@ I9Ôt$ € H‹‚È H…Àt L;0„È H‹I9ÔuãIƒÆA€½ …÷ÿÿé¬õÿÿ @ Hƒº t(Hº H‰•Ðýÿÿèòö L‹þÿÿH‹•ÐýÿÿL Wô L‰ßH‰•ÈýÿÿL‰Ðýÿÿè ÈæÿH‹•ÈýÿÿL‹ÐýÿÿH‰‚ é»øÿÿHƒº t!Hº H‰•Ðýÿÿèö H‹•ÐýÿÿL @ò L‰ßH‰•ÐýÿÿèLÈæÿH‹•ÐýÿÿH‰‚ éFùÿÿD‰ØýÿÿI‰ØéÔõÿÿHƒº t!Hº H‰•Àýÿÿè4ö H‹•ÀýÿÿL ó L‰ßH‰•ÀýÿÿèðÇæÿH‹•ÀýÿÿH‰‚ éÒùÿÿHƒº t!Hº H‰•Àýÿÿèçõ H‹•ÀýÿÿLdó L‰×H‰•Àýÿÿè£ÇæÿH‹•ÀýÿÿH‰‚ éUúÿÿHƒº t!Hº H‰•Àýÿÿèšõ H‹•ÀýÿÿLó L‰×H‰•ÀýÿÿèVÇæÿH‹•ÀýÿÿH‰‚ é ûÿÿHƒº tHº H‰•ÐýÿÿèMõ H‹•ÐýÿÿH‰ßH‰•ÐýÿÿèÇæÿH‹•ÐýÿÿH‰‚ éúýÿÿIƒ½ tI½ D‰Øýÿÿèõ D‹ØýÿÿH‰ßD‰ØýÿÿèÊÆæÿD‹ØýÿÿI‰… ézóÿÿHƒº t!Hº H‰•ÀýÿÿèÁô H‹•ÀýÿÿLHò L‰×H‰•Àýÿÿè}ÆæÿH‹•ÀýÿÿH‰‚ éõúÿÿHƒº t!Hº H‰•Àýÿÿètô H‹•ÀýÿÿL ò L‰ßH‰•Àýÿÿè0ÆæÿH‹•ÀýÿÿH‰‚ évûÿÿHƒº t!Hº H‰•Ðýÿÿè'ô H‹•ÐýÿÿL ºñ L‰ßH‰•ÐýÿÿèãÅæÿH‹•ÐýÿÿH‰‚ é÷ûÿÿè;Íæÿff. „ ó úUH‰åAWAVAUATSHƒìhH‰u°dH‹%( H‰EÈ1ÀfƒW†þ I‰ý¿ø H‰óèó I‰ÄH…À„ô HÇ€ð H€° H‰ÇH‰E¸èã–þÿL‰æH=É‹ÿÿèTãóÿA‰Ç…ÀtUH‹}¸è—þÿI¼$¨ èNó I¼$È èAó L‰çèâÈæÿH‹EÈdH+%( … HƒÄhD‰ø[A\A]A^A_]à D ID$@H‰ÇH‰E¨èiþÿA‰Ç…Àu“H‹›8[ €; „0 óoA”$ óo[Aœ$ óoc A¤$ óok0A¬$0 óos@A´$@ óo{PA¼$P óoS`A”$` H‹CpI‰„$p Aö„$e @„œ H‹]°L59nq M}Hƒ fHnÃI^PfHnÈflÁAD$pA‹EIƒ}0 A‰D$hI‹EA‰„$¬ I‹EfA‰„$Ð I‹E A‰„$Ô I‹E(A•„$ø I‰„$Ø I‹E8I‰„$` I‹E@I‰„$ˆ I‹EHA‰„$¨ 1ÀIƒ}P •ÀIƒ}X •Â€=þ~t ˆÔfA‰„$’ t/ @ I‹H…ÒtI‹H‹=6It ¾ 1ÀèÂÉæÿIƒÆIƒÇL9óuÕA·Ef=‡ ‡¾ M½˜ Mt M9÷s Iƒ? •À€=”~t Aˆ„$œ …J I‹D$pI‹¼$` H‹([ H‹ H…ÿ„) E¶”$ø E„Ò„§ A€¼$ …˜ H9Ñ„0 E‰ÓH‰Èë € H‹ H9Є& ö@(„Ÿ A‹´$¬ 9puÝI‰øL#@„… E1ÛëË fAnEpfAnexóAo]`I‹•€ fbÄ€=Ñ}t I‰”$€ Aœ$h fAÖ„$x tHL5@lq M}`I^( „ I‹VPH…ÒtI‹H‹=åGt ¾ 1ÀèqÈæÿIƒÆIƒÇL9óuÔA·Ef= †¯þÿÿI‹ˆ €=T}t A‰Œ$ „± H‹=šGt H¢í ¾ 1ÀM½˜ èÈæÿE·uL‰ðMîf=— †iþÿÿ€= }t I‹ „† H‹=PGt 1ÀH‰ÙHní ¾ èÒÇæÿH…ÛtxHƒÃH â) Hhí I‰ÝIƒåøL‰ëLûL9ó‡ü L‰îL‰ÿè öÿI‰„$¨ H…À„) H‹u°€~ …l B€|(ÿ …¸ H‹}¸L‰þ胓þÿA‰Ç…À… I‰ß€=[|t I‹„$¨ „¦ýÿÿH…ÀLâ H‹=—Ft H óì LEÀHöì ¾ 1ÀèÇæÿérýÿÿ @ H=¼@ è¼ÚþÿéSüÿÿ € ¶sI¼$ èß…þÿ€{ u €{ uAÆ„$ A» fE‰œ$ ¶CAˆ„$ é÷ûÿÿf. „ A‹´$Ô AÆ„$ …ö„¿ H9Ñ„™ A‹´$¬ E1ÒA» H‰ÈE1Àë D H‹ H9Ðt(9puóI‰øL#@„O H‹ A¸ H9Ðuà „ Eˆ„$” H9Ñt!H‰Èö@*tD‹€€ E…À… H‹ H9Ðuâ1ÀA€¼$ Aˆ„$‘ Eˆ”$– „) E„Û…Ë H‹E°H‹€8[ HƒxP …r H9Ñ„¹ A‹„$¬ ë € H‹ H9Ñ„œ 9AuïH‹qI#´$h táM‹¬$ M…í„À èÓÛæÿLuÀH‰ÃI„$ð H‰EÇ L‰ïL‰mÀèžöÿH‰EÀ€8 H‰Ç„† 1ÒL‰öèÕæÿ‹H‰E …Ò…† H‹}ÀèmöÿH‰EÀ€8:„¸ H‹u I‰ÅI‰´$è ëŸE‹Œ$Ô AÆ„$ E…É„ A€¼$ AÆ„$” AÆ„$‘ AÆ„$– …® ¿ÿÉš;¾ÿÉš;èù¼ùÿI‰„$ˆ H‰ÇH…À„5 1É1ÒH5— èEÂùÿA‰Ç…À„¨ I¼$Ø è4ì I‹¼$ˆ èp¿ùÿIÇ„$ˆ è¿×þÿH‹}¨èFdþÿH‹E°HÇ€0[ é•øÿÿfE‹”$Ô AÆ„$ E…Òu AÇ„$Ô E1ÒA» E1ÀéÍýÿÿ D ¸ éîýÿÿEˆœ$ E„Û„pýÿÿA‹„$Ô …À…Oýÿÿ D AÇ„$Ô é0ýÿÿH Ð% HÑ ‹5·xt 1ÿ1ÀA¿êÿÿÿè”Aøÿé;ÿÿÿ € D·ðM½˜ Mîf=— †ÖùÿÿI‹ H…Û…“ûÿÿéÁùÿÿ Hx1ÒL‰öH‰}Àè&Óæÿ‹fHnÀE …Ò…“ H…À„B M‹¼$ð M…ÿu(é! „ IwIWHBÖH‹ H…É„ I‰ÏI‹OH9ÈuÜH‹}Àè3öÿH‰EÀ€8,t‚I‰ÅérýÿÿI‹t$xI‹¼$ˆ è¼ùÿA‰Ç…À… Hn‘ÿÿH —ÏÿÿfHnðfHnÃH†ÿÿflÆH ëÿÿfHnøA$fHnÃHEnÿÿH þàÿÿflÇfHnðHÞmÿÿ€=dwt AD$fHnÃfHnøH PoÿÿflÆH‹E°AD$ fHnÃflÇAD$0L‰ 0[ …¤öÿÿA‹„$¨ ƒø„¯ ƒø„R A€¼$ … A‹´$Ô …ö„ A·Œ$Ð ¸ Êš;1ÒH÷öH‰ÇH‰Ð1ÒHÓàHÓçH÷öL,8A‹„$ …Àu%I•€ðúH¹ýÎa„wÌ«H‰ÐH÷áHÁêA‰”$ ‰Ð€=½ƒt …? ‰Á1ÒL‰èH÷ñHºÏ÷Sã¥›Ä HÁèH÷âHÁêA‰”$” H‹E°H‹€8[ ‹XXL‹hP…Û„] M…í„T A€¼$ …E Hcû¾ èÑÒæÿI‰„$È H…À„ €=9ƒt A‰œ$Ð … …ÛŽ ‰ØL‰m˜Iœ$Ð H‰…xÿÿÿHÇE L‰eD‰½tÿÿÿë;M‰>E1ÿM…í…Ö €=ã‚t M‰~… HƒE H‹E HƒE˜H;…xÿÿÿ„š H‹E E1ÿ‰E€HÁàI‰ÆH‹EL°È H‹E˜L‹ L‹hM…ät™H‰ÞL‰çè7õýÿI‰ÇëfIƒïH‰ÞL‰ÿèõýÿI9Ävì @ IƒÇH‰ÞL‰ÿèiõýÿI9ÄwìéVÿÿÿH‰ÇD‰îètNõÿI‹„$¨ é|øÿÿH‹U ¿0 H‰U˜)E€è‚ç H‰ÇH…ÀtNfoE€H‹U˜fïíL‰8Hƒ} hH‹u@•@(H‰èIñõÿé¸üÿÿ @ ÷Ú…Ò„6úÿÿA‰×xéÔúÿÿ @ A¿ôÿÿÿ‹5tt HÍ 1ÿ1Àèl=øÿéûÿÿ € A¿ôÿÿÿéûÿÿ D HÙ ‹5Wtt 1ÿ1ÀA¿êÿÿÿè4=øÿéÛúÿÿH‹=>t ¶È¾ 1ÀHûä è¿æÿé”õÿÿHV ë» @ H ë®E1Àé¿øÿÿA¿êÿÿÿéróÿÿL‹eD‹½tÿÿÿA€¼$ t AŒ$¬ " A€¼$ t AŒ$¬ fAƒ¼$ t €=Æ¥s „Ú A€¼$ …9 I‹„$ Hº ÿÿ H…ÐtfAn´$, fpÆàfAÖ„$ A€¼$ „¯ I‹D$pH‹([ H‹H9Ât ö@)…A Hˆ H‹ H9ÂuãA‹„$ H@H<Å èžå I‰„$à H…À„ö I‹D$pH‹([ H‹H9Â„Ö A‹Œ$¬ ë € H‹ H9„¹ 9Huïö@8 uéA„$¤ I‹„$ Hºÿÿÿÿÿ H‹u°L‰çH…ÐA•„$š A÷„$ ÿÿÿ A•„$› è.àÿÿ…À…¤ A€¼$ „q I‹D$pH‹([ H‹H9ÂuéX f D H‹ H9„F €x; yîHƒ¸È täA€¼$0 … ¿ I‰„$8 fA‰¼$0 ë½H‹ H9Â…©þÿÿéÁþÿÿH‰ÞL‰ïè¹ñýÿI‰Çë @ IƒÇH‰ÞL‰ÿèòýÿI9Åsì @ IƒïH‰ÞL‰ÿèéñýÿI9ÅrìéåûÿÿD‹}€1ÀL‰éL‰âH=l D‰þè¤Öþÿ€=~t „ÎûÿÿI‹NI‹D‰þ1ÀH=t èÖþÿé±ûÿÿI‹D$pH‹([ H‹H9Âtö@( …< Hƒˆ H‹ H9ÐuæA‹„$( ƒÀH<Å è¨ã I‰„$Ø H…À…pýÿÿA¿ôÿÿÿén÷ÿÿA¿êÿÿÿé[üÿÿA¿ôÿÿÿé`ðÿÿA‹¼$d A‹´$p Áïƒçè×ÎþÿéÅùÿÿA‰Çé0÷ÿÿH‹E°H‹([ H‹H9Ât € ö@;…ŠùÿÿH‹ H9ÂuîH — H˜ ‹5~pt 1ÿ1ÀA¿êÿÿÿè[9øÿéÜöÿÿH‹E°H‹˜([ L‹sL9ó„Y L-Ò˜ ë M‹vL9ó„C L‰÷è ²ôÿL‰îH‰ÇèåËæÿ…ÀuÜM‰´$€ M…ö…ùÿÿH H ë€H‹ H9Â…®þÿÿéÃþÿÿAÆ„$0 H‹E°H‹€@\ €x …; A€¼$‘ uiH‹]°Hƒ@[ H9ƒ@[ tUH‹}¨H‰Þèvmþÿ…À…ÜþÿÿA€|$M t AÆ„$• A€¼$ „üîÿÿ‹5|ot ¿ 1ÀE1ÿHW èR8øÿéÛîÿÿH‹}°º ¾ èêoþÿë¢1ÀL‰îH=*à èWÔþÿ€=`|t tA‹´$ H= à 1Àè8ÔþÿA‹„$ é„øÿÿAƒ„$¤ I‹„$ éPüÿÿIÇ„$€ éÔþÿÿ‰ÚH5Ë H=ñß 1ÀèíÓþÿéÍøÿÿH=ñ™r ÆØ s èå øÿ…À‰ ûÿÿÆÄ s fAÇ„$ éûÿÿ‹5”nt HÉ 1ÿ1Àèp7øÿéªþÿÿAÆ„$ é€õÿÿèhºæÿ „ ó úUH‰åHƒì‹NdH‹%( H‰EøH‹‡0[ 9ˆ„ ”ÀH‹UødH+%( uÉÃè ºæÿff. „ ó úUH‰åAVAUATSHƒìL‹·0[ dH‹%( H‰EØ1ÀA‹NHMn@…Ét?I‹V@E1ä @ D‰àH €HÁãH‹| H…ÿtKè¶æÿI‹V@A‹NHAƒÄHÇD A9ÌrÌH‹EØdH+%( u(HƒÄL‰ï[A\A]A^]éiXþÿf „ AƒÄA9Ìr—ëÉè`¹æÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uH‹¿@ 1ÒÉég[ùÿè"¹æÿfUH‰åAUATHì Hƒ $ HƒìXº ‹NXD‹N D‹FdH‹%( H‰Eè1ÀH7Û ÿvI‰üPL ïÿÿ¾ j L‰ïè…qþÿI‹|$pHƒÄ 1ÒL‰îèòZùÿA‰Ä…Àu#H‹EèdH+%( u.HeðD‰àA\A]]à € ‹5†lt ‰ÁH1 1ÿ1Àè`5øÿëÃèi¸æÿf „ UH‰åAWAVAUATSHì Hƒ $ HìØ ¹ L‹'dH‹%( H‰EÈ1ÀL½êÿÿH‰ûI‰öL‰ÿóH«I‹„$ø H…Àt I‹”$P E1íHJI‰Œ$P H9Ѓü I‹L$xM‹.L‰æH‹‘°X L‰êÿÿH…Ò„G I9ÕóoSDóA~FHÇ…@êÿÿ Ç…€ïÿÿ À÷Е¯êÿÿƒÀI9ÕÒf‰…„ïÿÿ¸ ÷Òf‰…†ïÿÿƒÂA€¼$º ˆ•¦êÿÿH‹S H‰•êÿÿH‹–@ fHnÊH‰•8êÿÿ‹S$flÁ‰•hêÿÿ‹ST…(êÿÿ‰•˜êÿÿ‹S<f‰•¤êÿÿucLµ€ïÿÿI‹|$pL‰úL‰öèLYùÿA‰Å…Àt‹5kt ‰ÁHæ 1ÿ1ÀèÝ3øÿH‹EÈdH+%( … HÄØ D‰è[A\A]A^A_]à D I‹„$H I‹´$8 L‰ù1ÒLµ€ïÿÿL‰÷f‰…†ïÿÿèÕ¸ýÿA‰Å…À„nÿÿÿë› „ H‰ÏH‰êÿÿè1ÄøÿH‹êÿÿH‹3H‹‘°X é”þÿÿèV¶æÿf D UH‰åAWAVAUATSHìø dH‹%( H‰EÈH‹†([ H‹H9Є¤ ‹„ H‰ûI‰ôëf D H‹H9Є„ 9JuР…ötåE1öLðýÿÿ¹ L‰ðL‰ïóH«Ç…ôýÿÿˆ L‹B(‹J8AàK áp L‰ÀH H‰…þÿÿH‹B0H‰…þÿÿ‹…þÿÿ%ÿãÿ È€»½ ‰…þÿÿu0E1äH‹EÈdH+%( …5 HÄø D‰à[A\A]A^A_]à D H‹‚È ‹5Git Hd ¿ foÿn L‹8¸ …øýÿÿIÇ Êš;LDøIÈ 1ÀL‰…þÿÿL‰ùèí1øÿL‰ð¹) L‰îL€þÿÿL„ûÿÿº L‰½èýÿÿL‰ÏóH«HèýÿÿL‰ÏL‰eÀè ËýÿA‰Ä…ÀuaH‹½þÿÿfInÏƃ0 fHnÇflÁƒ8 èЗôÿH˜HƒÀH‰ƒH éÿÿÿf D ‹5vht ¿ 1ÀE1äHù èL1øÿéÚþÿÿ‹5Uht H Ú 1ÿ1ÀH§ è*1øÿé¸þÿÿè0´æÿUH‰åAWLXAVI‰þAUE1íATSHƒì‹OHdH‹%( H‰EÈ1À…Éu7é¢ f. „ A€¾€ u€{ u Hƒ{ „¥ A‹NHAƒÅA9ÍspD‰èH€I‹F@L$ÐI‹\$ M;$$tÝH…Ûu¹¿X è3Ú H‰ÃH…À„› L‰0D‰hÇ@ ÿÿÿÿÇ@$ÿÿÿÿI‰D$ A‹D$ƒøÿu‹C$‰C$A‹D$‰C élÿÿÿ @ 1ÀH‹UÈdH+%( uVHƒÄ[A\A]A^A_]à „ 1öL‰çèÆeþÿH‰CH…À„DÿÿÿH‹PXD‰îL‰ÿèZSþÿ…Àu°ÆCé(ÿÿÿ D ¸ôÿÿÿë›èì²æÿff. „ UH‰åATSHì Hƒ $ HƒìXdH‹%( H‰Eè1ÀHÞÔ j H‰ûPL¥ ïÿÿA‰É‰ñAP¾ A‰ÐL‰çº èJkþÿH‹{pHƒÄ 1ÒL‰æè¸Tùÿ…Àu H‹EèdH+%( u'Heð[A\]à @ ‹5Vft ‰ÁH 1ÿ1Àè0/øÿëÊè9²æÿf „ UA¸ H‰åAWAVAUATSHƒìxH‰udH‹%( H‰EÈ1À€ …ú ‹w H‹H‰ûL‹g‹W H‹xxƒþÿ„ èj…øÿI‰Æ‹CH‹ M‰åH€H‹A@HÐH‰EˆM…ä„Õ A€}I A¸êÿÿÿ…’ M‹}(L‹M…ÿ„d A¶€ „À…¬ A€¸È „æ I‹EpE‹¸4 H‰ÂH…À„· I‹MhA€¸0 „ H‰ÈHƒù†û HM¯L‰u€I‰ÔI‰ÆL‰xÿÿÿI‰ÕH‰hÿÿÿëX € H…Àt:ÇCT H‹;ÇC< €¿Ê ucE…ÿtD‰ø#CTtL‰æH‰ßèøÿÿ…À…A IƒÄKD5 L)àHƒøvwI‹ $I‹D$H…Ét¡H‹;H…À… €¿Ê ÇCT ÇC< tH‹…xÿÿÿM‹D$‹ST‹s$j H‹@`H‹}€j jD·K<H‰E˜HƒÀPI‹ $è/ûýÿHƒÄ é]ÿÿÿf D L‹u€L‹xÿÿÿE1ÀL‰ïD‰E˜è¦fþÿH‹}ˆL‰îèÊbþÿD‹E˜H…ÀH‰CteH‹@XH‹UH‰L‰÷D‰E˜èªùÿD‹E˜H‹EÈdH+%( …6 HeØD‰À[A\A]A^A_]à D è„øÿI‰ÆH…À„ðýÿÿ‹@‰C éåýÿÿ @ H‹€¸€ ušÆCL‰÷D‰E˜èœ©ùÿD‹E˜ë”f D A€¸Ê „ þÿÿM…ö„þÿÿM…ät$A€¸€ u„À„ìýÿÿA€}I …áýÿÿ € I‹E`‹s$L‰÷HPèÍýýÿL‹é¿ýÿÿ D I‹@pH‹€@\ €x# …? ‹p1ÒL‰ïèNdþÿI‰E(I‰ÇH…À„2 L‹A¶€ „À„gýÿÿA¶EI„À…Zýÿÿf D I‹EH;Eˆ„E L‹HI‹UH‹p(1ÀL‰ÉH‰U˜H)ÑL9ÊHCÈI9Ɇ¾ L‰u€I‰öL‰¥xÿÿÿM‰ÌH‰hÿÿÿH‰ËL‰pÿÿÿL‰…`ÿÿÿë € HƒÃI9܆_ M‰åI< L‰þI)ÝL‰êèÞÆæÿ…ÀuÚL‰êL‹u€L‹¥xÿÿÿL‹pÿÿÿH‹hÿÿÿLúL‹…`ÿÿÿH‹u˜I‰Up¸ LþH)ÖI‰uhé„üÿÿ „ H‹x‹S ¾ÿÿÿÿH‰pÿÿÿH‰}˜è‚øÿH…À„» L]°H‹u˜H‰ÇH‹pÿÿÿL‹hÿÿÿA¸ L‰ÚH‰E˜L‰pÿÿÿè¹²ùÿL‹U˜…À~yH‹½pÿÿÿ¶U¯HK0Hcðèj´þÿH‹}˜…Àu]è}§ùÿ‹{0襼þÿI‹4$‰CTH‹H‹HxH‰ÇH‹‘°X H…Ò„Ü H9ÖƒIüÿÿI‹L$H9Êw ƒ{TtÇCTc H‰Çé*üÿÿ @ L‰×è §ùÿH‹;ÇCT ÇC< €¿Ã „ üÿÿ‹K ‹S ‹s$M‹$èúÿÿH‹;éæûÿÿ „ 1öH‰Çèv_þÿI‰ÅH…À…ûÿÿH‹A¸ €¸€ …¢üÿÿéýÿÿ € I‹MI‹U(é@ûÿÿ L‹u€L‹xÿÿÿA‰ÀéCüÿÿ¸ é÷úÿÿ H‰ÏH‰µpÿÿÿH‰M˜è%ºøÿH‹M˜H‹µpÿÿÿH;±°X ƒŒ H‹I‹L$H‹pxH‹–°X H…Ò…ëþÿÿH‰÷H‰pÿÿÿH‰u˜èÞ¹øÿH‹u˜H‹H‹pÿÿÿH‹–°X é¾þÿÿL‹u€L‹¥xÿÿÿL‹pÿÿÿH‹hÿÿÿL‹…`ÿÿÿL‰úé¸ýÿÿH‹xè³Ææÿ‰Æé´üÿÿA¸ôÿÿÿé¯ûÿÿH‹;é·úÿÿè´«æÿ @ UH‰åAWAVAUATSHƒì(H‰u¸‹O`dH‹%( H‰EÈ1ÀHÇEÀ …É„¡ I‰ýLXëAÆF A‹E`HÇEÀ …À„ I‹EXH‹M¸H9Hwq‹ I‹U@L‰ÿH‰ÃH€HÂL‹p è¼LþÿHuÀL‰÷èðøÿÿA‰Ä…ÀxIu§H‹UÀ‰ÞL‰ÿèYKþÿA‰Ä…Ày—fH‹EÈdH+%( u1HƒÄ(D‰à[A\A]A^A_]à € E1äëÓ H‹UÀ‰ÞL‰ÿèKþÿëÀ軪æÿff. „ ó úUH‰åAWAVAUATSHƒì(L‹·0[ dH‹%( H‰EÈ1À€={^t uF€¹0 „V H‹zH‰óI‰Ô1öHGÿHƒøývIA€~L uXL‰÷èšþÿÿ…Àu‹ƒø„£ ƒø t^1ÀH‹UÈdH+%( …( HƒÄ([A\A]A^A_]ÃfI¶ˆ èäÝýÿA€~L H‰Æt¨AÆFL L‰÷H‰u¸è¹õÿÿH‹u¸…Àtë« € öCtœA€¾Ã t’H‹EÈdH+%( …¼ HƒÄ(L‰æL‰÷[A\A]A^A_]é|ðÿÿ @ A‹VH‹K…Ò„SÿÿÿI‹v@ƒêH’HF HTÖH D L‹8M…ÿtA;O tHƒÀ(H9Âué1Àé ÿÿÿfHÇEÀ LmÀëfu L‰îL‰ÿè÷ÿÿ…Àyïéöþÿÿf. „ ‹éÞþÿÿ‹5]t HÜÿ 1ÿ1Àèó%øÿ¸êÿÿÿéÅþÿÿèô¨æÿ @ ó úUH‰åHƒì dH‹%( H‰Eø1À€=Ë\t u<H‹¿0[ €¿€ u,€¾0 tR€L u5H‹EødH+%( uDÉHÇÆÿÿÿÿéáüÿÿ1ÀH‹UødH+%( u%Éà D ÆGL H‰}èè;ôÿÿH‹}è…Ày¶ëÓ¸êÿÿÿëÌèU¨æÿ D ó úUH‰åAWAVAUE1íATSHƒìHH‹Ÿ0[ dH‹%( H‰EÈ1À€»€ …ý €»‚ …ð H‹‡@\ I‰üI‰ö€x# … D‹x€x …ó º 1öD‰ÿè$»æÿH‰ÁHƒøÿ„' H{@LEÀL‰òL‰æè$EþÿA‰Å…À…‘ €=Ÿ[t „„ H‹}À1ÒD‰þèÎ\þÿH…À„m H‹EÀH=‘x H ì© L= v L5³± L‹`H‹@(L‰e¸H‰E¨è ½æÿL‰áH‰Þ1ÀH‹=™%t H2þ èÅÈöÿHÇE M…ä„ D‰mœH‹U¸¸ ¿. H9ÂHFÂI‰ÄH‰E°èÀæÿH‹M H‰Þ1ÀH‹=G%t H·É èsÈöÿH‹E¨I‰ÅIÄf „ A¶M L‰úH‰Þ1ÀH‹=%t IƒÅèCÈöÿM9ìuÞHƒ}¸L‹m°w! H‹=ñ$t L‰òH‰Þ1ÀIƒÅèÈöÿIƒýuâHƒ}¸H‹=Î$t †° H‹E¨H }î H‰ÞL §M H Í ö@L‹@LEÉH‹1ÀèÎÇöÿH‹U°HU H)U¸L‰e¨…ÿÿÿD‹mœH‹}Àè \þÿ H‹EÈdH+%( uzHƒÄHD‰è[A\A]A^A_]à € 1Éé"þÿÿf „ H‹xè·ÀæÿA‰ÇI‹„$@\ éÚýÿÿ € H‘Ì H‰Þ1Àè?Çöÿélÿÿÿf. „ èëºæÿ‹ ÷ØA‰Åéwÿÿÿ芥æÿf. „ ó úUH‰åAWAVAUATI‰üSHƒì(L‹¯0[ dH‹%( H‰EÈ1ÀI}Xè‰FþÿM‹´$0[ A‹NHIF@H‰E¸…ÉtEI‹V@E1ÿf. „ D‰øH €HÁãH‹| H…ÿt[èf¡æÿI‹V@A‹NHAƒÇHÇD A9ÏrÌH‹}¸èÓCþÿIÇ„$0[ H‹EÈdH+%( u#HƒÄ(L‰ï[A\A]A^A_]é¡æÿfAƒÇA9Ïr‡ë¹è ¤æÿó úUH‰åAWAVAUATSHƒì(dH‹%( H‰EÈ1Àfƒ7†Ú I‰ÿ¿X H‰óèõÊ I‰ÄH…À„É H@@H‰ÇH‰E¸èAþÿA‰Å…Àt.L‰çè– æÿH‹EÈdH+%( …¢ HƒÄ(D‰è[A\A]A^A_]ÃHƒ fHnÃHMùÿÿfHnÈH ûÿÿL5Gq flÁAD$pA‹GfHnÂIƒ0 HKþÿÿA‰D$hI‹GA‰„$„ I‹GfA‰„$ˆ I‹G A‰„$Œ I‹G(A•„$° Iƒ8 I‰„$ H0ûÿÿA•„$ fHnÐH[éÿÿIƒÇflÂfHnØH÷èÿÿAÆ„$€ A$fHnÁfHnà€=5Wt flÃAD$ fHnÂflÄAD$0L‰£0[ t@f D I‹I‹¾ 1ÀH‹=T!t IƒÆIƒÇèß¡æÿHHFq I9ÆuÓ€=ÙVt … þÿÿH‹ƒ8[ €8 „ óo(A¬$¸ óopA´$È óox A¼$Ø óoh0A¬$è óop@A´$ø óoxPA¼$ óoh`A¬$ H‹@pI‰„$( A€¼$Æ t AŒ$4 " A€¼$Ç t AŒ$4 H‰ÞL‰çèÐëÿÿA‰Æ…Àt!H‹}¸E‰õèý@þÿHǃ0[ é¿ýÿÿ D H‹}¸H‰Þè¼SþÿA‰Æ…ÀuÌA€|$M „£ýÿÿAÆ„$‚ E1íé’ýÿÿ „ ¶pI¼$¸ èŸ_þÿH‹ƒ8[ ¶@Aˆ„$Ê é>ÿÿÿA½êÿÿÿéVýÿÿA½ôÿÿÿéKýÿÿè|¡æÿf. „ fó úUH‰åHƒì‹NdH‹%( H‰EøH‹‡0[ 9ˆø ”ÀH‹UødH+%( uÉÃè.¡æÿff. „ ó úUH‰åAWAVAUATSHƒìL‹¿0[ dH‹%( H‰EÈ1ÀA‹OHMw@…ÉtgI‹W@E1ífD‰èH €HÁãL‹d M…ätsI‹|$PAƒÅ轚ùÿI‹|$8IÇD$P èú8 I|$ èWÇ L‰çèøœæÿI‹W@A‹OHHÇD A9Ír¢H‹EÈdH+%( u*HƒÄL‰÷[A\A]A^A_]éM?þÿ D AƒÅA9Í‚kÿÿÿëÇèD æÿ @ UH‰åAUI‰ýATI‰ôSHƒìH‹^ H‹¿ð dH‹%( H‰EØ1À‹s4è+«øÿƒøÿuFA‹D$‰C0H‹CPH…ÀtI‹PAƒ|$ÿ‰S,t H‹EØdH+%( uPHƒÄ[A\A]]à D ‹@‰C4ëÙ‰C0H‹{Pè´™ùÿHÇCP ‹S0ƒúÿt½I‹½ð ¾ÿÿÿÿèÃsøÿH‰CPH…Àt£ë“胟æÿ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uH‹¿@ 1ÒÉé‡AùÿèBŸæÿfUH‰åAWAVAUATSHƒì8‹wHdH‹%( H‰EÈ1ÀÆGL …ö„ÿ HGXI‰ýLe°1ÛH‰E¨ëf D ƒÃ9óƒÛ ‰ØH€I‹E@L4ÐM96tâIƒ~ uÛfïÀ¿` )E°èUÅ I‰ÇH…À„Ö ¿ è+±æÿI‰G H…À„® H‹_R M‰/L‰çA‰_I‰G,H² AÇG4ÿÿÿÿIÇGX H‰E°L‰}¸èE6 I‰G8H‰ÇH…ÀtiA‹FM‰~ ƒøÿtA‰G4A€( u A€½0 t ë D I‹8yZèµ6 …ÀuñA‹uHƒÃ9ó‚%ÿÿÿ1ÀH‹UÈdH+%( uSHƒÄ8[A\A]A^A_]ÃfI èžÄ L‰ÿè?šæÿ¸ôÿÿÿëÈ „ H‹W0H‹}¨‰ÞI‰WHè >þÿ…Àu©AÆG(A‹uHë‘è©æÿf „ U¹ E1ÀH‰åAWAVLµ`úÿÿAUI‰ÕATSH‰ûHìˆ L‹'H‹W8H‰µXúÿÿL‹ L‰÷dH‹%( H‰EÈ1ÀóH«H‹CXI‹Œ$H HƒÀH‰CXH9Ès/H‹EÈdH+%( …ß HĈ D‰À[A\A]A^A_]à € HÇCX A€¼$0 „y H‹B I;„$ fHnÙA¸ ó~•XúÿÿÉ÷ÑH‰…`úÿÿƒÁI;„$ flÓÀ1ö÷ЃÀˆ…öúÿÿH‹C,H‰…húÿÿ‹C4‰…¸úÿÿ‹B‰Çç ÿ t% = A”À‹zó~J8fInÅB@‰øXúÿÿÁèƒàA‰ÁAƒÉç AEÁÀD ÀA€|$j @ˆÆ¸ H‰uÀfA‰G‹B AÇ fA‰OH‰…˜úÿÿ)…Àúÿÿxúÿÿ•ˆúÿÿt5M‹¬$8 1ÒL‰÷L‰îè…›ýÿL‰ñ1ÒL‰îfA‰GL‰ÿèžýÿA‰À…À…ŽþÿÿI‹¼$è L‰òL‰þèò=ùÿA‰À…À„pþÿÿ‹5¥Ot ‰…Xúÿÿ‰Á1ÿH°ò 1ÀèyøÿD‹…XúÿÿéFþÿÿ D H‹z0I´$ H‰•Púÿÿè ÏýÿI‹Œ$H H‹•PúÿÿH‰…púÿÿéTþÿÿè@›æÿUH‰ñH…ò H‰åAWAVI‰öAUATSH ˜ HìX H‰½ þÿÿH‹=bt H‰µ˜þÿÿH‰ÞdH‹%( H‰EÈ1Àè|¼öÿM…ö„I H…°þÿÿL5si HÇ…þÿÿ H‰…ˆþÿÿH…ÀþÿÿL=¥ H‰…€þÿÿf D L‹ þÿÿH‹µ˜þÿÿH‹•ˆþÿÿL‰ïè«$ ¿. …À‰Â‰…¬þÿÿ¸ OÂA‰Ä‰…¨þÿÿèö³æÿH‹þÿÿH‰Þ1ÀH‹=«t H½ è×»öÿAD$ÿMd D A¶M L‰òH‰Þ1ÀH‹=|t IƒÅè«»öÿM9ìuÞƒ½¬þÿÿ+D‹¥¨þÿÿf D H‹=Qt L‰úH‰Þ1ÀAƒÄèx»öÿAƒüuâ‹…¬þÿÿ…À~hH‹µ€þÿÿH‹½ˆþÿÿº è( …ÀtlHc…¨þÿÿH…þÿÿH… þÿÿH)…˜þÿÿ…òþÿÿH‹EÈdH+%( u]HÄX [A\A]A^A_]Ãf „ H‹=Át H:¼ H‰Þ1Àèèºöÿëšf D H‹€þÿÿH‹=št H¾ù H‰Þèúöÿérÿÿÿè)™æÿf „ ó úUH‰åAWAVAUE1íATSHƒìH‹Ÿ0[ dH‹%( H‰EÈ1À€»1 uaH‹‡@\ I‰üI‰÷€x# u~D‹p€x ulº 1öD‰÷è ¬æÿH‰ÁHƒøÿ„À H{@LEÀL‰úL‰æè 6þÿA‰Å…Àu€=ŒLt uU D H‹EÈdH+%( …• HƒÄD‰è[A\A]A^A_]à 1Éë¬ @ H‹xè/³æÿA‰ÆI‹„$@\ émÿÿÿ € H‹}À1ÒD‰öèjMþÿH…ÀtH‹EÀH=1i L‹pL‹`(è½æÿL‰çL‰öèÂüÿÿH‹}ÀèéMþÿélÿÿÿ @ è;æÿD‹(A÷ÝéXÿÿÿèÛ—æÿff. „ ó úUH‰åAVI‰öAUATSH‰ûHƒìdH‹%( H‰EØ1Àë#f D I‹T$H‰H‰SH…Ò…Ã L‰çèóMþÿA‹FI‹I‹vM‹nH€H‹A@H<ÐèJþÿI‰ÄH…Àt[I‰FH‹@(H…Àu®I‹H‹€è H‹€@\ €x# u'‹p1ÒL‰çèjLþÿI‰D$(H…Àu€¸ôÿÿÿë0f „ H‹xèç±æÿ‰ÆëÏ M…ítL‰ïècMþÿHÇC 1ÀH‹UØdH+%( u'HƒÄ[A\A]A^]à D M…ítL‰ïè+MþÿM‰f1ÀëÊè®–æÿff. „ ó úUH‰åAWAVAUI‰ýATSHƒì(dH‹%( H‰EÈH‹‡0[ HxXH‰E¸è§7þÿM‹µ0[ A‹vHIF@H‰E°…ötrI‹N@E1ÿf „ D‰úH ’HÁãL‹d M…䄇 I‹|$PAƒÇèùÿI‹|$8IÇD$P èV. I|$ è³¼ L‰çèT’æÿI‹N@A‹vHHÇD A9÷ržH‹}°èÅ4þÿIÇ…0[ H‹EÈdH+%( u*H‹}¸HƒÄ([A\A]A^A_]é’æÿ @ AƒÇA9÷‚Sÿÿÿë³èŒ•æÿff. „ U¹ I‰ðH‰åAWAVL½`úÿÿAUATSH‰ûHìˆ L‹'L‹o8dH‹%( H‰EÈ1ÀL‹w L‰ÿóH«A€¼$0 „[ I‹E I;„$ ¿ HÇ…úÿÿ Ò÷ÒH‰…`úÿÿƒÂI;„$ À1É÷ЃÀˆ…öúÿÿH‹C,H‰…húÿÿ‹C4‰…¸úÿÿA‹E‰Ææ þ t% = @”ÇA‹uóA~E(fInȉðflÁÁèƒàA‰ÁAƒÉæ AEÁÀ øA€|$j ˆÁ¸ H‰MÀfA‰FA‹E AÇ fA‰VL‰…ˆúÿÿH‰…˜úÿÿ…xúÿÿt1M‹¬$8 1ÒL‰ÿL‰îèÒ“ýÿL‰îL‰ù1ÒfA‰FL‰÷è]–ýÿA‰Å…ÀuI‹¼$è L‰úL‰öèC6ùÿA‰Å…Àu\H‹EÈdH+%( ugHĈ D‰è[A\A]A^A_]à „ I‹}0H‰µXúÿÿI´$ èøÇýÿL‹…XúÿÿH‰…púÿÿézþÿÿ D ‹5žGt ‰ÁH±ê 1ÿ1ÀèxøÿëŠè“æÿU¹ I‰ðH‰åAWAVL½`úÿÿAUATSH‰ûHìˆ L‹/L‹g8dH‹%( H‰EÈ1ÀL‹w L‰ÿóH«A€½0 „l I‹D$ I;… HÇ…úÿÿ A¹ É÷ÑH‰…`úÿÿƒÁI;… À1ö÷ЃÀˆ…öúÿÿH‹C,H‰…húÿÿ‹C4‰…¸úÿÿA‹D$‰Çç ÿ t% = A”ÁA‹|$óA~D$8fInȉøflÁÁèƒàA‰ÂAƒÊç AEÂÀD ÈA€}j @ˆÆ¸ H‰uÀfA‰FA‹D$ AÇ fA‰N…xúÿÿfHnÂAD$@L‰…ˆúÿÿH‰…˜úÿÿ)…Àúÿÿt0M‹¥8 1ÒL‰ÿL‰æ轑ýÿL‰æL‰ù1ÒfA‰FL‰÷èH”ýÿA‰Ä…ÀuI‹½è L‰úL‰öè/4ùÿA‰Ä…ÀuhH‹EÈdH+%( uvHĈ D‰à[A\A]A^A_]à @ I‹|$0H‰µXúÿÿIµ H‰•PúÿÿèáÅýÿH‹•PúÿÿL‹…XúÿÿH‰…púÿÿé[þÿÿ € ‹5~Et ‰ÁH‘è 1ÿ1ÀèXøÿé{ÿÿÿè^‘æÿff. „ UH‰åAWAVAUI‰ýATSHƒì(H‰u¸H‹ I‰ÞdH‹%( H‰EÈ1ÀHƒ» u L‹£ð I‹„$°X H…À„L H‰ƒ M‹}8¶ƒ0 € „ÀusI‹OHHƒùÿtiA‹u4I‹¾ð ºÿÿÿÿèEœøÿ…Àt)H‹UÈdH+%( …# HƒÄ([A\A]A^A_]à € A‹EL‰÷H€I‹F@H4Ðè@ðÿÿƃ° M‹}8M‹u I‹¾ ºÀÐAHNò ‰þçðÿÿæ ð ë f D ‹…ÒtbHƒÀ 9pø–Á9ú”„Ñtç9pürâA‹O÷Á „ê A‹Gá º ‰Æ…è fAƒPwsA·OPH=Ÿñ Hc Hù>ÿá D A‹G© …a º © „1 A‹G¨ „V Hâ øÿ¨„f HÊ€ ¹D ¨€tHÁáHâ øÿH ʨ0t ¨ H¸ÿÿÿþÿÿÿ„‚ H!¸ H ÂI‰ÔA€¾@ tA‹G¨…Î ¨…ì A€¾A tA‹G¨…ø ¨… A€¾B tA‹G¨ …" ¨…@ A€¾C t AöG@…M A€¾D t AöG€…X A€¾E t M…ä…m A€¾F …ß I‹}8èF' …À„ù M‹}8¶ƒ0 x%I‹O0I‹UHH9ÑvI‰MHH‰Ê„Àu H‹}¸H9†ç M‹u é‹ýÿÿ A‹Gº ¨ …ªþÿÿ¹ ¨„¸þÿÿHâ øÿ¨„ HÊ€ ¹ é˜þÿÿfá „” A‹wº H¸ ÿáÿÿÿH!ÐHº H ‰ðérþÿÿf. „ H!¸ ˆH ÂéyþÿÿI‹¶˜ L‰âL‰ïè.ðÿÿ…À…ýÿÿI‹}8èM& …À…ÿÿÿ‹5³At H å ¿ 1ÀèŒ øÿ¸ éÑüÿÿfE1äé$þÿÿ „ I‹¶P L‰âL‰ïèîùÿÿ…À…¥üÿÿA‹G¨„þÿÿI‹¶X L‰âL‰ïèÈùÿÿ…À„úýÿÿézüÿÿ I‹¶` L‰âL‰ïè¦ùÿÿ…À…]üÿÿA‹G¨„êýÿÿI‹¶h L‰âL‰ïè€ùÿÿ…À„Ðýÿÿé2üÿÿ I‹¶p L‰âL‰ïè^ùÿÿ…À…üÿÿA‹G¨„ÀýÿÿI‹¶x L‰âL‰ïè8ùÿÿ…À„¦ýÿÿéêûÿÿ I‹¶€ L‰ïè÷ÿÿ…À„œýÿÿéËûÿÿ @ I‹¶ˆ L‰âL‰ïèöøÿÿ…À„Žýÿÿé¨ûÿÿf „ I‹¶ L‰âL‰ïèÎøÿÿ…À„yýÿÿé€ûÿÿHÊ@ ¹B é•üÿÿHÊ@ ¹ é„üÿÿHºB † é‡üÿÿHºB éxüÿÿHºB éiüÿÿHºB „ éZüÿÿHºB éKüÿÿHº€ ¶ é<üÿÿHºB é-üÿÿL‰çèm™øÿI‹„$°X M‹u H‰ƒ é›úÿÿH‰1ÀéÊúÿÿ膋æÿf D UH‰åAWAVAUATSHƒì(‹O`dH‹%( H‰EÈ1À…É„ H‰ûI‰õLXë4f „ HuÀL‰çèäùÿÿ…Àˆ“ „Æ ‹S`AÆD$( …Ò„Ý H‹CXL9hƒÏ ‹ L‰ÿH€I‰ÆH‹C@H4ÐH‰u¸L‹f èv,þÿ‹C`H‹u¸…ÀtH‹CXH‹@HƒÀH‰EÀL9èvL‰mÀ€»° …uÿÿÿH‰ßèmêÿÿHuÀL‰çèQùÿÿ…À‰mÿÿÿH‹UÀD‰öL‰ÿ‰E¸è×*þÿD‹E¸H‹EÈdH+%( uAHƒÄ(D‰À[A\A]A^A_]ÃfH‹UÀD‰öL‰ÿè¡*þÿA‰À…ÀxÇ‹S`…Ò…*ÿÿÿ € E1Àë°è.Šæÿff. „ ó úUH‰åAWAVAUATSHƒì(H‹Ÿ0[ dH‹%( H‰EÈ1À€=ë=t u.€¹0 „5 H‹zI‰ôI‰ÕHGÿHƒøý†Ç €»0 u.1ÀH‹UÈdH+%( …@ HƒÄ([A\A]A^A_]Ãf. „ €{L …> Aƒ<$uÁI‹E‹KHHÇEÀ E‹t$H‰E¸…Ét¥E1äAƒþÿ„F L}ÀfD‰àH€H‹C@H4ÐL‹n M…ít$E;u0u H‹E¸H‰ßI‰E@èâèÿÿL‰þL‰ïèÇ÷ÿÿ‹KHAƒÄA9Ìr»éHÿÿÿf D H³ èÔ¼ýÿI‰ÆH…À„!ÿÿÿ€{L …™ €»0 …KÿÿÿL‰öH‰ßèFýÿÿ…À…ÿÿÿ€»° …óþÿÿA‹$ƒèƒø‡ãþÿÿAöD$ „×þÿÿA‹L$ E‹t$E‹eXƒùÿ„ô H‹EÈdH+%( … H‹»ð HƒÄ(D‰òD‰æ[A\A]A^A_]éË“øÿ E1öH‰ßèýèÿÿ…À…yþÿÿ€»0 …¢þÿÿM…ö„aþÿÿéIÿÿÿf. „ H‹S@LmÀ „ D‰àH€H4ÂL‹~ M…ÿt4H‹E¸H‰ßAƒÄI‰G@è˜çÿÿL‰îL‰ÿè}öÿÿ‹KHD9á†þÿÿH‹S@ë» AƒÄD9áw¯éìýÿÿ‹5¨;t HEß 1ÿ1Àè„øÿ¸êÿÿÿéÎýÿÿ‹5ˆ;t 1ÿ1À‰M¸HfÙ èaøÿ‹M¸éëþÿÿèd‡æÿ @ ó úUH‰åAVAUATSHƒìL‹§0[ dH‹%( H‰EØ1À€=-;t uI€¾0 „ A€|$L …í A€¼$0 uRHÇÆÿÿÿÿL‰çè{ûÿÿA‰Å…ÀuA€¼$° „• E1íH‹EØdH+%( …Ê HƒÄD‰è[A\A]A^]à € A‹T$HHÇEÐ …ÒtÂI‹L$@1ÛLuÐ @ ‰ØH€H4ÁL‹n M…ítMIÇE@þÿÿÿL‰çƒÃè2æÿÿL‰öL‰ïèõÿÿA‹T$H9Ú†uÿÿÿI‹L$@ë» H=Þ 1Àè‚J é[ÿÿÿ D ƒÃ9Ór™éGÿÿÿ @ L‰çèàæÿÿA‰Å…À‰ ÿÿÿé.ÿÿÿA½êÿÿÿé#ÿÿÿè †æÿUH‰åAWAVAUATSHì H‹ž([ dH‹%( H‰EÈ1ÀH‹H9Ó„ê ‹‡ø I‰üI‰öë @ H‹H9Ó„Ì 9BuïL½ðýÿÿ1À¹ A€¼$0 L‰ÿóH«Ç…ôýÿÿˆ H‹B(…~ %Ï H Á I‰„$8 ‹J8H‰…þÿÿH‹B0áp H‰…þÿÿ‹…þÿÿ%ÿãÿ ȉ…þÿÿH‹‚È L‹(¸ IÅ Êš;LDèA€|$~ …w A€|$ …à A€¼$€ …ä A€|$m …~ A€¼$ …ÿ A€¼$‚ …à A€|$k „¾ A‹„$ …À…Û I‹„$˜ Hƒø‡B L€þÿÿH‰… þÿÿL‰þ¹) I‰„$H L‰Ï1ÀLòäÿÿóH«º AÆ„$F HèýÿÿL‰ÏL‰èýÿÿHÇ…øýÿÿ L‰uÀ蜚ýÿA‰À…ÀuqM‰¬$˜ L‹#L9ãt% D I‹„$È H…Àt L;(„œ M‹$$L9ãuáE1Àë7 %Ë H Á é}þÿÿ „ ‹5Þ7t HËÜ ¿ 1Àè· øÿE1ÀH‹EÈdH+%( …$ HÄ D‰À[A\A]A^A_]à @ 1À¹) º L‰þL€þÿÿL•èýÿÿAÆ„$@ L‰ÏLèãÿÿL‰èýÿÿóH«L‰ÑL‰ÏL‰uÀL‰•ÐýÿÿL‰Øýÿÿè¡™ýÿA‰À…À…rÿÿÿH‹M‰¬$P L‹ØýÿÿL‹•ÐýÿÿH9Ót% „ H‹‚È H…Àt L;(„Ä H‹H9Óuã1ÀL‰Ï¹) º óH«M]L‰ÑL‰þLPãÿÿL‰ÏL‰uÀL‰èýÿÿL‰Øýÿÿè™ýÿA‰À…À…çþÿÿL‹ØýÿÿH‹M‰œ$X H9Ót! @ H‹‚È H…Àt L;„Ê H‹H9ÓuãIƒÅé[ýÿÿ1À¹) º L‰þL€þÿÿLÍâÿÿAÆ„$C L‰ÏL‰èýÿÿóH«HèýÿÿL‰ÏL‰uÀ脘ýÿA‰À…À…UþÿÿH‹M‰¬$€ H9Ót&f „ H‹‚È H…Àt L;(„„ H‹H9ÓuãIƒÅéòüÿÿ1À¹) º L‰þL€þÿÿL=âÿÿAÆ„$D L‰ÏL‰èýÿÿóH«HèýÿÿL‰ÏL‰uÀèô—ýÿA‰À…À…ÅýÿÿH‹M‰¬$ˆ H9Ót&f „ H‹‚È H…Àt L;(„£ H‹H9ÓuãIƒÅéqüÿÿf. „ 1À¹) º L‰þL€þÿÿL•èýÿÿAÆ„$A L‰ÏLáÿÿL‰èýÿÿóH«L‰ÑL‰ÏL‰uÀL‰•ÐýÿÿL‰ØýÿÿèI—ýÿA‰À…À…ýÿÿH‹M‰¬$` L‹ØýÿÿL‹•ÐýÿÿH9Ót H‹‚È H…Àt L;(„ö H‹H9Óuã1ÀL‰Ï¹) º óH«M]L‰ÑL‰þL áÿÿL‰ÏL‰uÀL‰èýÿÿL‰ØýÿÿèÆ–ýÿA‰À…À…—üÿÿL‹ØýÿÿH‹M‰œ$h H9Ót! @ H‹‚È H…Àt L;„ H‹H9ÓuãIƒÅéûÿÿf. „ 1À¹) º L‰þL€þÿÿL•èýÿÿAÆ„$B L‰ÏL`àÿÿL‰èýÿÿóH«L‰ÑL‰ÏL‰uÀL‰•ÐýÿÿL‰Øýÿÿè–ýÿA‰À…À…êûÿÿH‹M‰¬$p L‹ØýÿÿL‹•ÐýÿÿH9Ót H‹‚È H…Àt L;(„H H‹H9Óuã1ÀL‰Ï¹) º óH«M]L‰ÑL‰þLÐßÿÿL‰ÏL‰uÀL‰èýÿÿL‰Øýÿÿè–•ýÿA‰À…À…gûÿÿL‹ØýÿÿH‹M‰œ$x H9Ót! @ H‹‚È H…Àt L;„$ H‹H9ÓuãIƒÅéöùÿÿ1À¹) º L‰þL€þÿÿLMßÿÿAÆ„$E L‰ÏL‰èýÿÿóH«HèýÿÿL‰ÏL‰uÀè•ýÿA‰À…À…ÕúÿÿH‹M‰¬$ H9Ót&f „ H‹‚È H…Àt L;(„J H‹H9ÓuãIƒÅéùÿÿ‹5X2t HÕÖ 1ÿ1Àè4û÷ÿI‹„$˜ é›ùÿÿHƒº t6Hº L‰ÈýÿÿL‰•ÐýÿÿH‰•Øýÿÿèä L‹ÈýÿÿL‹•ÐýÿÿH‹•ØýÿÿH=r¥ L‰ÈýÿÿL‰•ÐýÿÿH‰•ØýÿÿèfvæÿH‹•ØýÿÿL‹•ÐýÿÿL‹ÈýÿÿH‰‚ éÂúÿÿHƒº t6Hº L‰ÈýÿÿL‰•ÐýÿÿH‰•ØýÿÿèA¤ L‹ÈýÿÿL‹•ÐýÿÿH‹•ØýÿÿH=¥ L‰ÈýÿÿL‰•ÐýÿÿH‰•ØýÿÿèäuæÿH‹•ØýÿÿL‹•ÐýÿÿL‹ÈýÿÿH‰‚ éüÿÿHƒº t6Hº L‰ÈýÿÿL‰•ÐýÿÿH‰•Øýÿÿè¿£ L‹ÈýÿÿL‹•ÐýÿÿH‹•ØýÿÿH=–¤ L‰ÈýÿÿL‰•ÐýÿÿH‰•ØýÿÿèbuæÿH‹•ØýÿÿL‹•ÐýÿÿL‹ÈýÿÿH‰‚ é>ýÿÿHƒº tHº H‰•ØýÿÿèK£ H‹•ØýÿÿH=¤ H‰•Øýÿÿè uæÿH‹•ØýÿÿH‰‚ éôùÿÿHƒº tHº H‰•Øýÿÿè£ H‹•ØýÿÿH=ú£ H‰•ØýÿÿèÀtæÿH‹•ØýÿÿH‰‚ é:úÿÿHƒº tHº H‰•Øýÿÿè·¢ H‹•ØýÿÿH=‘£ H‰•ØýÿÿèvtæÿH‹•ØýÿÿH‰‚ é°ûÿÿ‹5Ñ/t HþÓ 1ÿ1Àèø÷ÿé¸÷ÿÿHƒº tHº H‰•ØýÿÿèR¢ H‹•ØýÿÿH=W£ H‰•ØýÿÿètæÿH‹•ØýÿÿH‰‚ éúÿÿIƒ¼$ tI¼$ D‰…Øýÿÿè¢ D‹…ØýÿÿH=ÀU D‰…ØýÿÿèÅsæÿD‹…ØýÿÿI‰„$ é]÷ÿÿHƒº tHº H‰•Øýÿÿ軡 H‹•ØýÿÿH=2. H‰•ØýÿÿèzsæÿH‹•ØýÿÿH‰‚ étüÿÿHƒº tHº H‰•Øýÿÿèq¡ H‹•ØýÿÿH=_¢ H‰•Øýÿÿè0sæÿH‹•ØýÿÿH‰‚ éšûÿÿèˆzæÿ „ ó úUH‰åAWAVI‰þAUATSH‰óHƒì(dH‹%( H‰EÈH‹†([ H‹¸` èÅóÿ1öº H‰ÇèV‹æÿfAƒ~ H‰E¸†Â ¿¸ è° I‰ÄH…À„· Lh@L‰ïèÔþÿA‰Ç…À…Ç Hƒ fHnú fHnÈflÁA„$è A‹FH‹‹([ M‹NA‰„$à H‹E¸E‰Œ$ø I‰„$ H‹H9Át1öö@(H‹ EÖH9ÁuñAˆ”$0 H‹ƒh[ fƒ»f[ fA‰„$ H‹ƒp[ A‰„$ H‹ƒx[ I‰„$ v1óo«€[ A¬$ €»[ A•„$( €»‘[ A•„$) HùßÿÿH òîÿÿfHnÁfHnÐH ¡ñÿÿflÂHÖ×ÿÿHOâÿÿA$fHnØfHnÁHi×ÿÿflÃfHnà€=Æ,t AD$ fHnÂflÄAD$0L‰£0[ …§ H‹ƒ8[ H…Àt €8 … I|$h1öèv6þÿH‰ÞL‰çè{òÿÿA‰Æ…Àu,H‰ÞL‰ïè9*þÿA‰Æ…ÀuA€|$M t0AÆ„$1 E1ÿë" @ L‰ïE‰÷è-þÿHǃ0[ L‰çèŠtæÿH‹EÈdH+%( …É HƒÄ(D‰ø[A\A]A^A_]à D H‹=Qös 1ÀL‰ÉHÓž ¾ èÓvæÿ€=Ù+t u°é.ÿÿÿ D óo0At$hóoxA|$xóop A´$ˆ óox0A¼$˜ óoh@A¬$¨ óopPA´$¸ óox`A¼$È H‹@pI‰„$Ø éÞþÿÿA¿êÿÿÿé/ÿÿÿA¿ôÿÿÿé$ÿÿÿèIwæÿf „ UH‰åAUI‰ÕATI‰ôSH‰ûHìØ L‰…PÿÿÿL‰Xÿÿÿ„Àt&)…`ÿÿÿ)pÿÿÿ)U€)])e )m°)uÀ)}ÐdH‹%( H‰…(ÿÿÿ‹…ÀuyHEI‹u I‹<$I‰ÈH‰…ÿÿÿLÿÿÿH…0ÿÿÿHÇÁÿÿÿÿº H‰… ÿÿÿÇ…ÿÿÿ Ç…ÿÿÿ0 èYtæÿ…ÀxI‹U HcÈI‹4$H9Ñr5ÆDÿ ‹…Òu ‰ „ H‹•(ÿÿÿdH+%( u HÄØ [A\A]]ÃHÎH)ÊI‰4$I‰U ëÐè+væÿff. „ ó úU‰ÿH‰åHƒìdH‹%( H‰Eø1ÀH¬q H‹øH‹UødH+%( uÉÃèâuæÿfó úUfïÀH‰åHƒìdH‹%( H‰Eø1ÀH…ö„à ¶‰Á…À„Ø ƒø„ ƒøq„† ƒàÏ<B„[ <C„à ‰Èƒàü<d„Æ <H„î < „ö ƒáø€ù°„ê €ù˜…™ Ç ¶H‰ùAº A¸ ƒàˆB¶ ¸ HÁéƒáÓàA‰ÁMÁL9΂! Iøƒù„o ƒø‡f …É„f ƒù…5 A·H‰JDЃ:uUHcÐë „ Ç ¸ º H9Öv3HHcÉë ƒÀƒø„d LAH‰ÊH9ÎvL‰Á€< tß € H‹UødH+%( …¹ Éà Hƒþ„® ¶G„À„â ƒàø<°„X <˜… Ç ¶Aº A¸ ¶OÁàƒáƒà ÈHOéäþÿÿf. „ Ç ¶A¸ HÁéƒáAÓàEHL‰ÈL9΂õ ƒù„ Aƒøw0…É„ð ƒùu·OH‰Jé6ÿÿÿf D ¸þÿÿÿé&ÿÿÿf D ƒùuëH‹OëÖ D ƒùuÛI‹é¢þÿÿ Ç éõþÿÿ D ƒá¸ ƒÁÓàHcÈH9ÎrqÇ Pÿ!ú)Ð…ÀŽÆþÿÿƒø…hþÿÿ D ¸ é®þÿÿf D Ç ¶¸ A‰ÃHÁéƒáAÓãDˆZ¶HÁéƒáÓàDHA‰ÀL‰ÈL9΃ ÿÿÿ¸ÿÿÿÿé`þÿÿ „ ¶Oéÿÿÿ € ‹Oéÿÿÿ „ Ç é«þÿÿ D Ç ¶ƒàˆBé’þÿÿ @ A‹é§ýÿÿA¶éžýÿÿ € Ç ëÎ „ Ç ¶I‰ø¸ A¹ ƒáˆJA¶A¸ HÁéƒáAÓàE‰ÂMÊL9Ö‚>ÿÿÿIùƒùtaAƒøw …Ét\ƒù…]þÿÿA· H‰JDÀé#ýÿÿƒù…DþÿÿI‹ ëæÇ ¶LGA¹ Å ¶Gƒáƒà Á¸ éqÿÿÿA‹ ë±A¶ ë«è·qæÿ € ó úUH‰ÐL Qq H‰ñH‰åAWAVAUATSH‰ûHƒìXH‰u˜D¶GH‰UL‹gdH‹%( H‰UÈ1Ò‹H‰u¨H‰E°ÇE M‹,уú w:H5jÓ Hc–Hò>ÿâHU°Hu˜M‰è1ÀH} H í èãùÿÿ‹E …Àt7D¶CHƒìHUHu¨M‰áAPH 7Ž H} M‰è1ÀÇE èªùÿÿ‹E ZYH‹UÈdH+%( …Ÿ HeØ[A\A]A^A_]à HU°Hu˜M‰áM‰èH} H ³™ 1Àè`ùÿÿ‹E éxÿÿÿ „ L}¸Lu¤H‰M¸E·ÌHUÀH‰EÀL‰þ1ÀLä™ H Ë™ L‰÷H‰UˆÇE¤ èùÿÿ¶CH‹Uˆ<„ <„ê „À„R ‹E¤‰E éÿÿÿ € HƒìAƒÀHu˜M‰áAPH} HU°1ÀLN™ H O™ è²øÿÿ^‹E _éÈþÿÿ „ H‰M¸H‰EÀÇE¤ A€ø„· A€ø„ý E„À…˜þÿÿL‰àHUÀL}¸%‰ Lu¤Hƒø„& H )˜ L‰þL‰÷1ÀH‰Uˆè>øÿÿAöÄH‹UˆL‰þHP— L=— L‰÷LDÀH » 1Àèøÿÿ‹E¤éÿÿÿ „ H‰M¸H‰EÀÇE¤ A€ø„‡ ‡! A€ø…! HUÀHu¸M‰à1ÀH}¤H (˜ èº÷ÿÿ‹E¤éÃþÿÿfL}¸Lu¤H‰M¸HUÀH‰EÀL‰þ1ÀH ª™ L‰÷H‰UˆÇE¤ è}÷ÿÿAöÄH‹Uˆ…' AöÄ…õ AöÄ…Ã AöÄ…‘ AöÄ…_ AöÄ …- AöÄ@…û AöÄ€…É A÷Ä …l A÷Ä …7 A÷Ä … A÷Ä …Í A÷Ä …` A÷Ä „éýÿÿH š– L‰þL‰÷1ÀèÇöÿÿéÐýÿÿfA€ø…ÚüÿÿL‰àHUÀHu¸McÀHÁè?H}¤I¹ÿÿÿÿÿÿÿ PL‰àM!áH Ü– HÁè=ƒàPH)q N‹À1ÀènöÿÿAZ‹E¤A[ésýÿÿfH == L‰þL‰÷1ÀH‰UˆèHöÿÿH‹Uˆéÿÿÿ € H ¨• L‰þL‰÷1ÀH‰Uˆè öÿÿH‹Uˆéäþÿÿ € H t• L‰þL‰÷1ÀH‰UˆèøõÿÿH‹Uˆé²þÿÿ € H @• L‰þL‰÷1ÀH‰UˆèÐõÿÿH‹Uˆé€þÿÿ € H • L‰þL‰÷1ÀH‰Uˆè¨õÿÿH‹UˆéNþÿÿ € H Ø” L‰þL‰÷1ÀH‰Uˆè€õÿÿH‹Uˆé þÿÿ € H §” L‰þL‰÷1ÀH‰UˆèXõÿÿH‹Uˆéêýÿÿ € H p” L‰þL‰÷1Àè4õÿÿH‹Uˆé¼ýÿÿ H Ê” L‰þL‰÷1ÀH‰UˆèõÿÿH‹Uˆéþÿÿ € H “” L‰þL‰÷1ÀH‰UˆèèôÿÿH‹UˆéÝýÿÿ € H _” L‰þL‰÷1ÀH‰UˆèÀôÿÿH‹Uˆé¨ýÿÿ € H +” L‰þL‰÷1ÀH‰Uˆè˜ôÿÿH‹Uˆésýÿÿ € H 5” L‰þL‰÷1ÀH‰UˆèpôÿÿH‹Uˆéýÿÿ € L‰àHUÀHu¸M‰áHÁè8IÁé?H}¤I¸ÿÿÿÿÿÿÿ ƒàM!àH ¢” PL‰àHÁè>ƒàP1Àè ôÿÿAX‹E¤AYé!ûÿÿH À” L‰þL‰÷1Àèüóÿÿéûÿÿ € H š” L‰þL‰÷1ÀèÜóÿÿéåúÿÿ € AöÄHæ H ÊÉ HDÈL}¸Lu¤1ÀHUÀL‰þL‰÷H‰UˆèóÿÿL‰àH‹Uˆ%â Hƒø„¿ L‰à%þ Hƒø0w.H úÌ HcHÈ>ÿàH z“ L‰þL‰÷1ÀH‰UˆèOóÿÿH‹UˆL‰àƒà Hƒø…IúÿÿL‰áA¸ 1ÀL‰þHÁéL‰÷H‰UˆƒáAÓàH õ’ èóÿÿAöÄH‹Uˆ…ò AöÄ€„úÿÿH .“ éãþÿÿH “ ëƒH “ éwÿÿÿH ô’ ékÿÿÿH Ñ’ é_ÿÿÿH ´’ éSÿÿÿH ±’ éGÿÿÿ € H F“ L‰þL‰÷èŽòÿÿé—ùÿÿf „ L}¸Lu¤1ÀHUÀH à L‰þL‰÷H‰Uˆè\òÿÿAöÄH‹Uˆ…Æ L‰à%þ Hƒø…JùÿÿH |’ é'þÿÿH ÿ‘ L‰þL‰÷1ÀH‰UˆèòÿÿL‰áH‹Uˆ1ÀHÁéA¸ L‰þL‰÷ƒáAÓàH Ò‘ èíñÿÿAöÄH‹UˆuxAöÄ„çøÿÿH ¿8 éÄýÿÿ D AöÄ…‘ AöÄujAöÄ„'þÿÿH Ÿ‘ L‰þL‰÷1ÀH‰Uˆè–ñÿÿH‹Uˆéþÿÿ D H ‘ L‰þL‰÷1ÀètñÿÿH‹Uˆé ÿÿÿH N‘ L‰þL‰÷1ÀèWñÿÿH‹UˆékÿÿÿH 9‘ L‰þL‰÷1ÀH‰Uˆè6ñÿÿH‹UˆéuÿÿÿH ‘ L‰þL‰÷1ÀèñÿÿH‹UˆéRÿÿÿH ö7 L‰þL‰÷1ÀèüðÿÿH‹Uˆéñýÿÿè.hæÿf. „ @ ó úUH‰åSHƒìdH‹%( H‰Eè1ÀHƒ? t>H‰û¿x è…Ž H…ÀtH‹H‰H‹SH‰PH‹UèdH+%( uH‹]øÉÃf „ 1ÀëÞè·gæÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉéàcæÿè{gæÿff. „ ó úUfïÀH‰åAWL=›… AVI‰þAUL-z… ATSHƒì8H‹w`dH‹%( H‰EÈ1ÀG@HÇGP HÇGHÿÿÿÿGG G0Le I^hëZf „ H‹E H‹u¨I‰FXI‰v`H…ö„— ‰ð…ö~jI‹~XH‰Úèõðÿÿ…ÀŽÅ I‹v`H˜IFXH)ÆA‹FhI‰v`ƒø… H…öuÉ‹5¨t fïÀ1ÀL‰ê¿ )E )E°èyã÷ÿI‹vL‰çAÿ…À‰wÿÿÿH‹UÈdH+%( …ß HƒÄ8[A\A]A^A_]à D ‹5Nt L‰ú¿ 1Àè+ã÷ÿI‹v`éKÿÿÿfA¶^lI‹Vp‰Ùƒø ‡È H=!É Hc‡Hø>ÿà IƒFX¸¶ÿÿÿIƒn`é}ÿÿÿfA‰VPé×þÿÿöÂtAƒNöÂtAƒNö tAƒN öÂtAƒNöÆtAƒNöÆtAƒNöÆtAN€ ö€tAƒN@÷ tAN ÷ „hþÿÿAN é[þÿÿ€ù„( €ù„ „É„Ö ‹5Rt Hߎ 1ÿ1Àè.â÷ÿ¸ÿÿÿÿé½þÿÿI‰V0¸ é¯þÿÿ…Û… þÿÿA‰V éþÿÿ€ùv]ƒû„ü I¼ÿÿÿÿÿÿÿ I!Ôƒû„_ ‹5‡'t I‰ÔH£ÎH‰ðƒ …Û…„ M‰f I‹v`é³ýÿÿI‰VHéªýÿÿ¸ é<þÿÿI¼ÿÿÿÿÿÿÿ I!ÔH…ÒyÆH‰ÐHÁè=ƒàHƒèHƒøw²H¸ ÿI Äë£A‹F≠‰ÁƒÈÉ HƒúDÁA‰FéFýÿÿAƒNé<ýÿÿƒûuiM‰f(I‹v`é*ýÿÿA‹F‰Á É öÂEÁƒâ ‰ÁÉ HƒúDÁA‰FéøüÿÿI¼ÿÿÿÿÿÿÿ I!ÔL‰àHÁè0%ð H=ð tIM‰f8éÎüÿÿƒût\ƒûtEI‹v`é»üÿÿº ‹5Çt 1ÿHÓâ‰Ù ÐHÓ¼ ‰I&t 1Àè–à÷ÿéÆþÿÿH¸ ÿI Äë¨M‰f@I‹v`érüÿÿè€cæÿI‹v`ëf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè=cæÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèýbæÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃè¿bæÿff. „ @ ó úUH‰åHƒì‹NdH‹%( H‰EøH‹‡0[ 9HX”ÀH‹UødH+%( uÉÃèqbæÿó úUH‰åHƒìL‹‡0[ dH‹%( H‰Eø1ÀHLJ0[ H‹EødH+%( u ÉL‰Çé‹^æÿè&bæÿf D ó úUH‰åAWAVAUATI‰üSH‰óHƒìdH‹%( H‰EÈH‹‡@\ €x# …/ D‹xH‹[LcëL‰ïèTtæÿI‰ÆH…Àt|I‹„$@\ €x tNL‰êL‰öD‰ÿèlŠ 9ÃuT€=¢t ucL‰÷èû]æÿ1ÀH‹UÈdH+%( …þ HƒÄ[A\A]A^A_]à € 1öº D‰ÿè±tæÿHƒøÿu L‰÷è°]æÿè›væÿ‹ ÷Øë¬ D H=P2 L=«c èÝvæÿA‹1ÒL‰þH‹=vßs % øÿÿ= øÿÿHEÄ ”‹I‰ÕHUº ÷Ø!Ã1ÀHcÛH‰Ùè|‚öÿH…Û„@ÿÿÿE1äD‰êD‰æL‰÷è‚ …Àt.H˜IÄH)Ãuäé ÿÿÿ € H‹xè{æÿA‰ÇéÄþÿÿ € H‹=ñÞs Hjƒ L‰þè‚öÿë¨èƒ`æÿ ó úUH‰åATSHƒìdH‹%( H‰Eè1Àfƒ†÷ H‰û¿` I‰ôèÛ† H…À„æ I”$ fInÄH5ºüÿÿfHnÊH=®ýÿÿflÁ@H‹SfHnÆH‹KH Óüÿÿ‰P@HÙýÿÿfHnÒHýüÿÿ‰HXflÂfHnÚH*ýÿÿ fHnÃfHnâflÃ@ fHnÇflÄ@0I‰„$0[ E1ä€=£t u$H‹EèdH+%( uEHƒÄD‰à[A\]Ãf „ H‹=ÑÝs HX† ¾ 1ÀèV^æÿëÀ @ A¼êÿÿÿë´A¼ôÿÿÿë¬èK_æÿf. „ UH‰åAWAVI‰ÖAUI‰ý¿. ATL%›a S‰óHƒìdH‹%( H‰EÈ1Àè—xæÿH‹=XÝs ‰Ù1ÀHÄ L‰æè}€öÿHcÃI\ M|L-Àþ ¶ H‹='Ýs L‰êL‰æ1ÀHƒÃèN€öÿL9ûuà» L-ûh D H‹=ùÜs 1ÀL‰êL‰æè$€öÿƒëuçH‹EÈdH+%( u)H‹=ÑÜs HƒÄL‰ñ1À[L‰æHç¾ A\A]A^A_]éçöÿèR^æÿfó úUH‰åAWAVAUI‰ýATA‰ôSHƒì(dH‹%( H‰EÈ1Àƒú„¥ HcÞL5Œ` L< ¿. A‹‰E´èwæÿD‰áL‰ö1ÀH‹=HÜs H¸€ ètöÿID H ¿ý H‰E¸A¶H‹=!Üs H‰Ú1ÀL‰öIƒÇèHöÿL9}¸uÞ» L=ôg f D H‹=ñÛs 1ÀL‰úL‰öè öÿƒëuç‹M´HƒìH‹=ÑÛs L Žg Hë¶ L‰ö‰ÈÁèPH˜5 P‰ÈÁè %ÿ PH-‡ P‰ÈÁè ƒàPHòp P‰ÈÁè ƒàPHøž P‰ÈÁèƒàPH‡ P‰ÈÀè¶ÀPHó† P‰ÈƒáÁèA‰ÈH φ ƒà P1Àèv~öÿHƒÄpAt$L‰ïH† èŽýÿÿAt$HŠ† L‰ïèzýÿÿAt$ H† L‰ïèfýÿÿ¸ H‹UÈdH+%( …“ HeØ[A\A]A^A_]à € vH† è)ýÿÿAt$H† L‰ïèýÿÿAt$ H† L‰ïèýÿÿAt$Hý… L‰ïèíüÿÿAt$Hô… L‰ïèÙüÿÿAt$ HJ4 L‰ïèÅüÿÿ¸ éZÿÿÿèö[æÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃè¿[æÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè}[æÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1Àƒ~u H~ Ð ”ÀH‹UødH+%( uÉÃè.[æÿff. „ UH‰åAVAUATSHì Hƒ $ HìÀ ¹ L‹VD‹ZL‹NfAnÊfpÁàdH‹%( H‰EØ1ÀL êÿÿI‰øH‰ÓL‰ïL¥ïÿÿóH«¹ L‰çL‰ êÿÿóH«¶N¶FHÇ…Pêÿÿ D‰xêÿÿfÖ…(êÿÿ‰ÊA‰ÆƒâAƒæ€ú„Í €útHƒ~ u fƒ~ÿ„þ A€þöƒÆA€þÿƒÇA€þÒƒÂÀèƒáASƒàV‹55t ARARQH e½ P1Àˆ•¶êÿÿº f‰½”ïÿÿ¿ f‰•–ïÿÿHµ³ Ç…ïÿÿ èÞÖ÷ÿH‹HƒÄ0L‰êL‰æH‹xhèüøÿA‰À¸ E…ÀuKH‹UØdH+%( u|Heà[A\A]A^]à € A€þöƒÆA€þÿƒÇE„öA¾ AEÖéAÿÿÿ @ ‹5~ t Hk³ 1ÿ1ÀèZÖ÷ÿ1Àë›f D A€þöƒÆA€þÿƒÇA€þÒƒÂéýþÿÿè;Yæÿff. „ ó úUH‰åATI‰ôH5ƒ SH‰ÓHì dH‹%( H‰Eè1Àè½hæÿA‰À1ÀE…Àt#H‹UèdH+%( …€ HÄ [A\]à @ L‰çèXQæÿH‰ƒˆ H‰ÇH…Àt^HµPÿÿÿè oæÿƒøÿt‹•hÿÿÿ¸ â ð ú @ tœ‹5 t L‰á1ÿ1ÀHó² èfÕ÷ÿH»ˆ è! ¸ émÿÿÿè[Xæÿ‹5Y t L‰áHs² 1Àè4Õ÷ÿ¸ éGÿÿÿf. „ UH‰åAUATHì Hƒ $ Hì¨ fo dH‹%( H‰Eè1ÀHE APA‰ÉP1ÉLPïÿÿI‰üj A‰ÐL‰ïº )E fo_ f‰M܉ñ¾ )E°fïÀ)EÀHÇEÐ ÇEØ ÆEÞ è`þÿI‹|$hHƒÄ 1ÒL‰îèÍùøÿA‰Ä…Àu&H‹EèdH+%( u1HeðD‰àA\A]]Ãf. „ ‹5^ t ‰ÁH² 1ÿ1Àè8Ô÷ÿëÀèAWæÿó úUH‰åAWAVE1öAUATSH‰ûHƒì(H‰}°L‹¯0[ I}XdH‹%( H‰EÈ1ÀèBøýÿH‹›0[ HC@H‰E¸‹CH…Àti @ D‰ðH‹{@L<€IÁçLÿL‹g M…ät7I‹|$ H…ÿtè^ZæÿIÇD$ I‹|$(H…ÿtèFZæÿIÇD$( H‹{@LÿHƒÇ AƒÆè@} D;sHr›H‹}¸èjõýÿH‹E°I½ˆ HÇ€0[ è} H‹EÈdH+%( uHƒÄ(L‰ï[A\A]A^A_]éšRæÿè5Væÿ D ó úUH‰åAWAVI‰öAUATI‰üSHì H‹Ÿ0[ dH‹%( H‰EÈ1ÀH‹‡@\ €x# …“ D‹h€»‚ uPI‹„$@\ €x upº 1öD‰ïèiæÿH‰ÁHƒøÿ„œ L‰æH{@L…ÿÿÿL‰òèóýÿA‰Ä…Àu €= t uNE1äH‹EÈdH+%( …Z HeØD‰à[A\A]A^A_]Ãf D 1Éë¨ @ H‹xè/pæÿA‰Åé`ÿÿÿ € H‹½ÿÿÿ1ÒD‰îèo þÿH…ÀtœH‹…ÿÿÿH=3& L=ŽW L‹pH‹@(L‰µøþÿÿH‰…ðþÿÿèªjæÿL‰ñ1ÀL‰þH‹=CÓs Hä¯ èovöÿAæÿ D·ƒ€ M‰õ…Ç H‹ðþÿÿf; …µ ·ƒÄ ·“Æ ‹‹Ä fÁÀfÁÂ…É…¯ fAø ‡) fAø ‡L fAø2wxfAø0‡) ·ÒD·Èf D HƒìH‹øþÿÿ1ÿ1ÀR‹5Ft Hc¯ è&Ñ÷ÿXZ @ H‹½ÿÿÿè þÿé”þÿÿ € èciæÿ‹ ÷ØA‰Äé|þÿÿ € E1É1Òë¡Aˆÿôÿÿfƒùw‡ºJ ¸ ·øD·ð·Ê‰Ö·ÀÁæ·ÚD‰¥ÿÿÿÈ ÷H‰àþÿÿM‰ôH˜‰½ÜþÿÿH‰…èþÿÿH‹…àþÿÿLàH‰… ÿÿÿH‹…ðþÿÿJ (L9øþÿÿ† H‹· Ç…"ÿÿÿ HÈH‰ÆI‰ÀH‰ÂHÁî(IÁè H‰Çf‰…&ÿÿÿA‰òHÁæAà æ ð HÁê!AƒâHÁï L ÆI‰ÀA‰ÓIÁè HÁâ A‰þAƒãAà â `HÁç Dˆ• ÿÿÿL ÆI‰ÀfÁÁAƒæIÁèf‰ ÿÿÿAà I ðH‰ÆHÑîL ÂL‹Cæ €H òIÈfInÐH¾ H!÷H¾ÿÿüÿÿÿH#µ ÿÿÿH úH‹{H òH‹sHÏH‰• ÿÿÿHÎfHnÆH‰½8ÿÿÿflÂ…(ÿÿÿfƒù…‡ ¾•#ÿÿÿ·ÀE¶ÛAPE¶öWH‹=£Ðs A¸ ‰ÑÁú AVA‰Éƒâ)VL‰þAƒáƒÂ PA€ùA‰ÉASEÒAƒáRH¬ AƒâÐAƒÂPA€ùEɃáARAƒáÉAƒÁW€ùÉAQD‹ ÿÿÿ1Àƒá̃ÁTAƒáQL‰éèesöÿJ‹#¶UƒKL% E· HƒÄPHÈHÁè ƒâÁàfAÁÀ ЈEƒfAø €†ä ¾EƒH‹=éÏs E·ÀL‰þHà Áø ƒà)DH 1ÀèsöÿH‹… ÿÿÿIÅHøÀ L‰êâÿ H)ÐH9…èþÿÿ†ºýÿÿIÅ H‹…ðþÿÿfïÉHÇE° Iå ðÿÿ)M€MUÀ)M LÐóo@óoóo` óoh0‹…Üþÿÿ)@ÿÿÿ)pÿÿÿH‹•pÿÿÿ‰…DÿÿÿH‹…@ÿÿÿHÊI‰ÑH‹•xÿÿÿ)EHÈH‰ÆH‰ÁIÁé?HÁî>HÁé?HÊDˆM°ƒæH‰U¸ö)…Pÿÿÿ ÎH‰Á)¥`ÿÿÿHÁé=ƒáÁá ΉÁfÁÀÁéD·ØÁà@ˆu€fÁÁ·ù ø‰E„H‹…HÿÿÿHÈH‰Eˆfƒù …¿ ‰ñ‰÷N‹D ƒá€ùIÈɃçƒá̃ÁT@€ÿÿƒæƒçß@€þöHƒìRƒæÚH©¬ AQDOAH‹=\Îs APDFFL‰þP1ÀASj QL‰Ñè{qöÿHƒÄ@é9üÿÿf‹5Þt L‰é1ÿ1ÀH<« D‹¥ÿÿÿè°Ì÷ÿé‹ûÿÿ ‹5¶t H»« 1ÿ1ÀD‹¥ÿÿÿè‹Ì÷ÿéfûÿÿf D ‹5Žt L‰Ñ1ÿ1ÀHä« D‹¥ÿÿÿè`Ì÷ÿé;ûÿÿ D‹¥ÿÿÿé,ûÿÿAˆlôÿÿfƒù‡æúÿÿºp ¸ éZûÿÿº@ ¸ éKûÿÿºU ¸ é<ûÿÿèOæÿf „ ó úUH‰åAWAVAUATSHƒìXL‹§0[ dH‹%( H‰EÈ1ÀH‹B€=×t H‰E˜… €¹0 „á ‹H‰Óƒø „ ƒø u öF…' Hƒ}˜ „Ë A€|$L … ID$XH‰EE‹\$`E…Û„¨ I‹D$XL‹u˜L;p†• ‹ M‹L$@H‹}‰E°H€IÁH‹X èÖïýÿE‹T$`L‰u¨E…ÒtI‹D$XH‹@HƒÀL9ðIGÆH‰E¨H‹L‹sH‹P@‹CM…ö„ù Iƒ~( uzH‹H‹@hH‹€@\ €x# …ª ‹pL‰÷1Òè þÿI‰F(H‰ÇH…À„Ü I‹vH‹K I‰FpI‰vhH‰ðH…Ét5º èûeæÿHƒøt ‹5£t HP« 1ÿ1ÀèÊ÷ÿ € I‹vhI‹FHƒìM‹N`D‹CH Í° V‹5jt H7« ¿ P1ÀAÿvPè>Ê÷ÿH‹SH‹HƒÄ L‹JhL‹zp·€€ L‰Éáÿ …e fA? …Y E‹‡Ä A··Ä A·¿Æ E…À„ fÁÆfÁÇf‰u¸f‰}¶I‹‡ð I‹·ø HÈH…À‰ÿ I‹‡Ñ HÎHÈH)ðH‰Æ%ÿ HÁî H‰÷HÁçH)÷L,¾H‰ÆHÁæH)ÆH°HÁè IÅ„º L;m¨‡ M…É„M ·U¸·E¶L‰e€L‰þL‰uˆM‰üI‰ÞI‰ÏÐL‰ËH˜H‰E L‰òL‰ÿè%ñÿÿ„ÀtE·M¶·E¸HÈIǸÀ L‰ùáÿ H)ÈH9E ‡¨ L9û†7 K4<L‰òL‰ÿèàðÿÿ„Àu»L‰óA¿÷ÿÿÿL‹uˆH‹CHÇ@h HÇ@p é# f D E1ÿH‹EÈdH+%( …[ HeØD‰ø[A\A]A^A_]à „ D‹r\E…ö„íüÿÿH‹¿([ è'ãóÿH…Àt²Hx À u¨A€¼$ƒ tD‹CXE9D$Hv’M‹l$@D‰ÀH€IDÅ L‹h M…í„tÿÿÿI‹M(E1ÿH…É„s ‹C\H‹»° º püèmcæÿHƒø„Fÿÿÿ‹5ÿs 1ÿ1ÀA¿ HT¨ èçÇ÷ÿé%ÿÿÿff= ‡N f= ‡ f=2‡j f=0‡˜ „ A¿ÿÿÿÿIÇÅÿÿÿÿI‹I‹FfInÆL‰÷HÇC flÀH‰BH‰Aè˜þÿ‹u°H‹}L‰êèÉêýÿé§þÿÿ @ IÇ Iç ðÿÿL9û† K4<H‹†ð H‹Žø HÈH…À‰û H‹†Ñ HÉHÈH)ÈH‰Á%ÿ HÁé H‰ÏHÁçH)ÏL,¹H‰ÁHÁáH)ÁHˆHÁè IÅ„¶ L;m¨†œýÿÿI‹FL‹e€LxpL)xhëjf. „ H‹J0‹5Êýs 1ÿ1ÀHÓ§ IÇÅÿÿÿÿèŸÆ÷ÿH‹CHÇ@h HÇ@p I‹I‹FfInÆL‰÷HÇC flÀH‰BH‰Aè€ þÿ‹u°H‹}L‰êè±éýÿ…À‰Óúÿÿf „ A‰Çé{ýÿÿ „ L‰óL‹e€L‹uˆIÇÅÿÿÿÿH‹SHÇBh HÇBp ézÿÿÿ D H€1öH<Âè¡ûýÿH‰CI‰ÆH…À„kúÿÿH‹x(H‹K H…ÿ„ð H‹pH‰xpH‰phH…É„Ë º èaæÿHƒø„®úÿÿ‹5µüs Hb¦ 1ÿ1Àè‘Å÷ÿé“úÿÿ @ f-” fƒø‡ÊýÿÿAºp A» fD‰U¶fD‰]¸é†ûÿÿ € f- fƒø‡šýÿÿA½J ¸ fD‰m¶f‰E¸éXûÿÿH‹xècæÿ‰ÆéIúÿÿ¸@ ¾ f‰E¶f‰u¸é0ûÿÿf „ A‹L$HAÆD$L …É„nùÿÿL‹}˜E1öH r ë/ D I|$XL‰úD‰öè(èýÿ…À…€þÿÿA‹L$HAƒÆA9΃/ùÿÿD‰ðH€I‹D$@L,ÐI‹E M;m tÙH…Àu·¿0 è)n I‰ÁH…À„_ A€¼$ƒ L‰ D‰pÇ@ÿÿÿÿtUI‹Œ$ˆ H‰E¸H}ÀH…É„ E‰ðH‰Ú¾ 1Àè%XæÿL‹M¸…À™ I‹A H…À„ H‹}ÀL‰M¸èCæÿL‹M¸A‹EM‰M ƒøÿ„"ÿÿÿA‰AéÿÿÿH‰ðéxùÿÿ „ H…É„åøÿÿH‹péþÿÿf D L‰óL‹e€L‹uˆH‹Séšýÿÿ @ ¿U A¸ f‰}¶fD‰E¸é¾ùÿÿ € H‹}ÀH5ýtj L‰M¸èl]æÿL‹M¸I‰A éJÿÿÿH‹EÈdH+%( … ‹J ‹sXL‰çL‹E˜‹RHeØ[A\A]A^A_]éîÿÿD‰ñHUp ¾ 1ÀèWæÿL‹M¸ééþÿÿA¿ôÿÿÿéRúÿÿH‹MÀ‹5ús 1ÿL‰M¸Hˆ£ èóÂ÷ÿL‹M¸AÆ„$ƒ éÅþÿÿL‹m¨A¿ôÿÿÿéZûÿÿ‹5àùs 1ÿ1ÀA¿êÿÿÿH»¢ è¶Â÷ÿéôùÿÿI‹Œ$ˆ H}ÀH…ÉtVH¬o ¾ 1Àè}VæÿA‰ÇE…ÿ~H‹}ÀH5òsj èe\æÿI‰E(Iƒ}( t;H‹}ÀèÑAæÿI‹M(H…É„—ùÿÿé+úÿÿèZEæÿD‰ÁHVo ¾ 1Àè$VæÿA‰Çë¥H‹MÀ‹59ùs 1ÿ1ÀHJ¢ A¿ èÂ÷ÿë£ff. „ fó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈ1Àfƒ†A I‰ý¿ H‰óèek I‰ÄH…À„0 H‹ƒ8[ H…À„• €8 „Œ Hº ÿÿ ÿÿÿH#t]‹5›øs 1ÿ1ÀA¾êÿÿÿHÖ¢ èqÁ÷ÿI¼$ˆ è+k L‰çèÌ@æÿH‹EÈdH+%( …Ï HƒÄD‰ð[A\A]A^A_]à € Hºÿ ÿÿ ÿÿH#Pu“Hºÿÿÿÿÿ H#Puƒ¶@ Aˆ„$ƒ „À…4 M|$@L‰ÿèÏàýÿA‰Æ…À…sÿÿÿHƒ fHnÃHUÄÇEÄ fHnÈH5ôm flÁAD$hA‹EAÇD$| A‰D$xH‹ƒ([ H‹€` H‹x01Àè\=æÿH …ôÿÿA‰À1ÀfHnÁAƒøfDEÄH ËçÿÿfA‰„$€ H;íÿÿfHnÐHoçÿÿflÂfHnØHßçÿÿA$fHnÁH þëÿÿfHnàflÀ=+÷s AD$ fHnÁflÄAD$0L‰£0[ … þÿÿH‰ÞL‰ÿèÑôýÿA‰Å…Àu:A€|$M „‚þÿÿAÆ„$‚ E1öéqþÿÿ D L‰æH=žéÿÿèiYóÿé¸þÿÿ @ L‰ÿE‰îè¥áýÿHǃ0[ é$þÿÿ D A¾êÿÿÿé)þÿÿA¾ôÿÿÿé þÿÿè…Bæÿ D ó úUH‰åAWAVAUATA¼êÿÿÿSHƒìHdH‹%( H‰EÈ1Àfƒv:H‹GH‰ûH‰E°Hƒø‡ €=0ös uA‹5/ös 1ÿ1ÀA¼ÿÿÿÿH¡ è¿÷ÿH‹EÈdH+%( …. HƒÄHD‰à[A\A]A^A_]ÃL‹oHGL5ñæp H‰E¨I‰ÇMfD‰m¸fI‹I‹¾ 1ÀH‹=Às IƒÆIƒÇèŸ@æÿM9æuÚE…íŽpÿÿÿÇE¼ 1ÀL‹m¨H‰] ‰Ãf D HcE¼Hƒ}° M‹LÅ LÅ „< K‹DH‰E¨D`H¸00000000I9Á„l H¸@@@@@@@@I9Á„9 H¸PPPPPPPPI9Á…0 E…äŽ× ‹E¨‰]˜D‰e”p¸ 9ÆNÆH‹u E1ÿL‰ûN4‹u¼M‰ôA‰ÆƒÆA‰÷f „ Héäp I‹Lܾ H‹= ¿s H‹Ø1Àè?æÿKA HƒÃA9Þ}ÍD‹e”‹]˜A9Ì~MH‹u H˜L5dŸ ‰]˜L|ÆL‰ûM‰÷E‰æA‰ÌL‹H‹=ξs D‰áL‰ú¾ 1ÀAƒÄHƒÃèL?æÿE9æu׋]˜‹E¼H‹u¨D0‰E¼ƒÃ9]¸…²þÿÿéþÿÿ D H¸00000000H‹=w¾s I9ÁtH¸@@@@@@@@I9Á…ö L‰ÉHEj 1ÀL‰M˜¾ L‰E¨L5oäp èÒ>æÿL‹E¨¾ 1ÀH‹=(¾s H-j Mf8K‹Lè«>æÿH‹E L‹E¨L‹M˜N| H¸00000000I9Át; I‹I‹¾ 1ÀH‹=ܽs IƒÆIƒÇèg>æÿM9ôuÚƒE¼ é#ÿÿÿf „ L5)äp Mf I‹VI‹¾ 1ÀH‹=˜½s IƒÆIƒÇè#>æÿM9æuÙƒE¼éßþÿÿ D ‹5 ós H‰Á1ÿH† 1Àè÷»÷ÿ‹5ós 1ÿ1À¹ H i èÜ»÷ÿéÒüÿÿ € E…䎑þÿÿ‹E¨L‰m˜L5™ãp ‰]”p¸ D‰e9ÆNÆ‹u¼E1ÿLE L‰ûM‰ÄƒÆA‰ÅA‰÷ @ I‹LÜI‹Þ¾ 1ÀH‹=Ù¼s èl=æÿKA HƒÃA9Ý}ÔD‹eL‹m˜‹]”A9ÌŽþÿÿH‹u H˜L5 ‰]˜L<ÆL‰ûM‰÷E‰æA‰Ì „ L‹CH‹=}¼s D‰á1ÀL‰ú¾ AƒÄHƒÃèû<æÿE9æuÖéªýÿÿE…䎱ýÿÿ‹E¨‹}¼LZâp ‰]”H‹] L‰m˜p¸ DOD‰e9ÆMcÉNÆE1ÿM)ÂM‰ÍE‰üM‰×A‰Æ D J‹LëK‹Tïø1ÀAƒÄH‹=ñ»s ¾ è<æÿIcÅIƒÅE9ô~ÓE‰çD‹eL‹m˜‹]”E9ü~LH‹} ‰]˜L52œ LLÇL‰Ëf. „ L‹H‹=ž»s D‰ùL‰ò¾ 1ÀAƒÇHƒÃè <æÿE9üu׋]˜‹E¼H‹}¨D8‰E¼éËüÿÿL‰ÉH¯› ¾ 1Àèë;æÿéÅúÿÿH‹=G»s L‰É¾ 1ÀH†› èÉ;æÿé£úÿÿèÏ<æÿf. „ D UH‰åAWAVAUATI‰ôSHƒì(dH‹%( H‰EÈ1Àè(5æÿH‰E¸H…À„É I‰ÆL-¡cj ¾, L‰÷èÃBæÿH‰ÃH…ÀtÆ L=‘áp L‰îë @ I‹wIƒÇH…öt+L‰÷ècKæÿ…ÀuçIcWI $I‰$H…ÛtYLsë¨ „ ‹5 ðs L‰ñ1ÿ1ÀHÄ› è÷¸÷ÿ¸ÿÿÿÿH‹}¸‰E´èV8æÿ‹E´H‹UÈdH+%( u'HƒÄ([A\A]A^A_]ÃH÷ÂøÿÿÿuÊIÇ$ ëÀƒÈÿëÊè¸;æÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿtH‹EødH+%( u Éé»þÿÿHÇ H‹EødH+%( uÉ1ÀÃè\;æÿff. „ ó úUH‰åHƒìdH‹ %( H‰Mø1É…ÒuQH‰øH‰÷H‹pHƒ> uEH…ÿt H‹EødH+%( uNÉéGþÿÿ € HÇ 1ÀH‹UødH+%( u)ÉÃf D 1Àëå‹5Úîs H·š 1ÿ1À趷÷ÿ¸ÿÿÿÿëÈèº:æÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀM…ÀtAÇ H‹EødH+%( u ÉHh Ãèl:æÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè-:æÿf. „ UH‰åAWAVAUATSHƒì8H‰}°H‰u¨‰M¤dH‹%( H‰EÈ1À…Ò…î Hƒ? …õ €}¤ …ü è´t H‰ÃH‹E¨H…À„ü H‰ÇèL2æÿH‰E¨I‰ÇH…À„¾ H‹ýp H‰E¸¾, L‰ÿèã?æÿI‰ÄH…ÀtÆ A€??u A€ „í Hƒ}¸ t6H‹u¸L5Õüp D M‹nL…ëtL‰ÿèoHæÿ…À„§ I‹vIƒÆH…öuÚ€}¤ H‰e L‰þH|e H=F™ HDÐ1ÀèSý ¸ÿÿÿÿH‹}¨‰E¸èb5æÿ‹E¸H‹UÈdH+%( … HƒÄ8[A\A]A^A_]Ãè¸r H‰ÃH‹E¨H…À…ÿÿÿH‹U°1ÀHƒ: u®H‰H‹}¨‰E¸è 5æÿ‹E¸ë© „ H‹M°L )M…ät†M|$éêþÿÿH‹ ·s º ¾ H=Ùd L%Ûûp L-£š è¯PæÿHƒ}¸ uë>f D I‹D$IƒÄH‰E¸H…Àt&H‰ØI#D$täH‹M¸H‹=¹¶s L‰ê1À¾ è 7æÿëÈH‹5¡¶s ¿ è§HæÿH‹}¨¸ÿÿÿÿ‰E¸èV4æÿ‹E¸éïþÿÿ¸ÿÿÿÿéåþÿÿèß7æÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u H‹1ÉÉézýÿÿè•7æÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uH‹¹ Éé7ýÿÿèR7æÿfó úUH‰åAWAVAUATSH‰óHƒì(dH‹%( H‰EÈ1Àè´/æÿH‰E¸H…À„P L- S H‰ÇL‰îèÅ6æÿH‰ÇH…À„¢ f „ è{/æÿI‰ÆH…À„ ¾= H‰ÇE1äè =æÿH…ÀtÆ L`H‹3H…ö„§ I‰ßëfI‹wIƒÇH…ö„ L‰÷èWFæÿ…ÀuãM…ätnº 1öL‰çèŸGæÿI‰ÁI‹GD‰L‰÷èÍ2æÿ1ÿL‰îè#6æÿH‰ÇH…À…gÿÿÿH‹}¸è®2æÿ1ÀH‹UÈdH+%( …Ž HƒÄ([A\A]A^A_]Ãf. „ I‹GÇ ëŸ @ ‹5ês 1ÿL‰ñ1ÀHyb èç²÷ÿL‰÷èO2æÿH‹}¸èF2æÿ¸ÿÿÿÿë“‹5Ýés H: 1ÿ1Àè¹²÷ÿëØ‹5Åés Hü9 1ÿ裲÷ÿƒÈÿé_ÿÿÿè¦5æÿf D ó úUH‰åSH‰ûH=$b HƒìdH‹%( H‰Eè1ÀèUBæÿH…ÀtHH‰Çº 1öèFæÿH=÷a f‰è2BæÿH‰ÇH…Àt"1öº è^Fæÿfƒ; f‰Ct f…Àu% € 1ÀH‰Ú¾T ¿ è´/æÿ…Àt Ç P H‹EèdH+%( uH‹]øÉà D fƒ; tÚfƒ{ tÓë×èÜ4æÿff. „ ó úUH‰þH‰åSH‰û1ÿHƒìXdH‹%( H‰Eè1Àè‡<æÿH‹C0óo1öóoKóoS 1ÿHU H‰EЋC8)E ‰EØ1Àƒe¬õ)M°)UÀf‰E¶èè:æÿH‹EèdH+%( uH‹]øÉÃèN4æÿf. „ @ ó úUH‰åHƒìH‹?H‹6dH‹%( H‰Eø1ÀH‹H‹9Ðt)ÐH‹UødH+%( u!ÉÃfH‹EødH+%( uÉHƒÆHƒÇé£CæÿèÞ3æÿff. „ ó úUH‰åAUI‰õH5a` ATI‰üHƒìdH‹%( H‰Eè1Àè_Cæÿ…ÀtH‹EèdH+%( u6HƒÄ1ÀA\A]]ÃH‹EèdH+%( uHƒÄL‰êL‰æH= ös A\A]]éÖ<óÿèQ3æÿó úUfïÀ1öH‰åAWAVLu°AULmATI‰üH=XÿÿÿSHƒìXdH‹%( H‰EÈ1À)E)E°HÇE HÇEÀ è—IóÿL‰òH=•I L‰îèo H‹}¸H‹U‰øE˜H9Ðv1HtR0H‹} HÑîH9ÆHBðH‰uHÁæèƒ,æÿH…À„ H‰E H‹}¸H…ÿtDL‹E˜H‹E 1ÉL‹]ÀIPJÀ € I‹4ˉÑI‰ÁI‰ÒD)ÁHƒÂHƒÀH‰pøH9ùràL‰U˜I‰1H}ÀèY H éd H‹u˜º H‹} HÇE¸ èï=æÿL‰ïèwk Hƒ}˜ „l H‹} E1ÿ1Û H‹4ß1ÒL‰ç¹ A¹ A¸ HƒÆè±ôÿH‹} H‹u˜H˜H‹ßA_I‰ßH‰H9órÀH ‰ýÿÿº è=æÿH‹M H‹u˜L‹9M‹Hƒþ†? D‰À» º ë „ SH‰ÓH9òs H‹ÑH9tìƒû”À‹ôs …Ò„ „À„ HÇ L‰ïIƒÇè=j L‰÷è5j M‰øL‰á¾ H‹=ïs H ’ 1Àè0æÿ‹¿ós …À~AfïÀH‹= ¯s ¾ Hd’ ó*À¸ óZÀò^'å èÚ/æÿ1ökós d1ÿèZ1æÿH‹EÈdH+%( … HƒÄXL‰ø[A\A]A^A_]à D H‹=9¯s 1ÀL‰áHE‘ ¾ èƒ/æÿHƒ}˜ … L‰ïèpi L‰÷èhi ¿ èŽ:æÿf D ¸ » éãþÿÿH‹=â®s 1ÀL‰áL‰EˆHê ¾ è(/æÿHƒ}˜ t©L‹EˆAƒøwŸƒûvgH‹=«®s H â\ HÈ\ 1À¾ èñ.æÿL$Ý L=ÜJ 1ÛH‹E H‹=u®s L‰ú¾ H‹ 1ÀHƒÃHƒÁèº.æÿI9ÜuÕé8ÿÿÿè»/æÿH‹=D®s 1ÀH a\ H_\ ¾ èŠ.æÿ…Ûu•é ÿÿÿH‹ ®s º< ¾ H=á èÄGæÿéçþÿÿH‹=øs H \ H\ 1À¾ è>.æÿéÁþÿÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…öt<€ Ç t$‹G$‰H‹G(H‹UødH+%( u ÉÃf. „ €! uÖ€" uÐ1ÀëÕèÛ.æÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1À€ t H‹G@HƒÀH‹UødH+%( u ÉÃf D 1Àëåè‡.æÿ € UH‰åAUATSHì Hƒ $ Hƒì¾/ dH‹%( H‰EØ1ÀI‰üè›4æÿH…Àt&L‰çèÎ&æÿH‹UØdH+%( …« Heè[A\A]]þ L‰çè£(æÿ…Àt_èJ] I‰ÅH…Àt¼HƒìHÐïÿÿI‰Á¹ ATº LŒç 1À¾ H‰ßè²IæÿL‰ïè**æÿ¾ H‰ßèM(æÿZY…ÀLDãéjÿÿÿHÐïÿÿM‰á¹ º LpZ ¾ H‰ßI‰ÜèeIæÿé:ÿÿÿè{-æÿff. „ ó úUH‰åATHƒìdH‹%( H‰Eè1Àƒ>Wv>L‹fPM…ät5HÇFP L‰çèÅ.òÿH‹EèdH+%( u+L‰çL‹eøÉéy)æÿf „ H‹EèdH+%( uL‹eøÉÃèö,æÿf D ó úUH‰åAUATSHƒìdH‹%( H‰EØ1ÀH…ö„‡ € Ç I‰üH‰ótuH‹8Hƒ? ·‡” u4·‡” f…ÀtX‰H‡Ÿ H‹UØdH+%( …~ HƒÄ[A\A]]Ãf…ÀuÓM‹l$PI‹u H…öt%H‹H…ÀtH‹PHH…Òt è·:éÿI‹|$8ëœ1Àë @ M‹D$HH‰úL‰îL‰Çèšóÿ…ÀxáI‹u I‹|$8H‹H…À„hÿÿÿH‹PHH…Òu·éZÿÿÿèù+æÿf „ ó úUH‰åAUATSHƒìdH‹%( H‰EØ1À€ ÇEÔ …‡ H‰óH…ötL‹oPIƒ} t\I‹}E1äH…ÿt$L‹g M…ätI‹u(èÎYøÿL‰çHUÔH‰ÆèâüÿI‰Ä‹EÔ‰H‹EØdH+%( u5HƒÄL‰à[A\A]]Ãf. „ H‹W8H‹HL‰îè0™óÿ…Ày @ E1äë¼è.+æÿff. „ ó úUH‰åAWAVAUATSHƒìxH‰•xÿÿÿdH‹%( H‰EÈ1À€ „ƒ L‹wPH‰ûI‰ôA‰ÍIƒ> „T I‹FH…Àt;L; r6L9`v0L‹{HI‹‡°X H…À„Ì H‹S8I9Ä“ÁH‹H9ЖÀ8Á„9 L}€L‰ÿè´+òÿH‹C8I‹>L‰ùL‰âA¾ÿÿÿÿ¶°– èu”óÿH‹MH…Ét6€y4 H‹sHL‰ât_H‹AK|% A‰ÀE)àH9ÇH‹y H‹xÿÿÿMBÅè‰ÐõÿA‰ÆL‰ÿè®+òÿH‹EÈdH+%( …ù HƒÄxD‰ð[A\A]A^A_]Ãf „ HQH+ë˜ € L‰ÿè˜7øÿH‹C8M;§°X L‹{H“ÁH‹I‹‡°X H…À…ÿÿÿL‰ÿH‰•hÿÿÿˆwÿÿÿè^7øÿI‹‡°X H‹•hÿÿÿ¶wÿÿÿéåþÿÿ @ H‹W8H‹HL‰öè`—óÿ…À‰”þÿÿA¾ÿÿÿÿé?ÿÿÿ D I‹FH‹sHL‰â€x4 uHPH+H‹HK|% A‰ÈE)àH9ÏH‹x H‹xÿÿÿMBÅèzÏõÿA‰Æéôþÿÿè )æÿff. „ fó úUH‰åAVAUATSHƒìL‹ghdH‹%( H‰EØ1À€ „€ E‹4$E…öt'H‹EØdH+%( …ì HƒÄL‰à[A\A]A^]à @ L‹oPH‹W8H‰ûH‹HIƒ} „& I‹uI‹UAÇ$X H…ö„ €=s H‹F …ä HˆÔ I‰L$(¶ˆÝ Hè ÐéƒáAˆL$1‹HA‰L$4I‹M(I‰D$8H…Ò„ óoBHB-I‰D$ÈfH~ÇAD$fH~ÈH9Ȇµ A‰ÎA)þ¶B*E‰t$ÀèfïÀAˆD$0AÆD$@ AD$HH‹C8H‹[HI‰L$L‹0H‹ƒ°X H…À„Ž I9ÆH¨÷ A“D$2I‹} H…ÿtè &ùÿI‰D$HA¶E1AˆD$@éµþÿÿ @ H‹ˆ H…É…ÿÿÿéÿÿÿ L‰îèH•óÿ…À‰ÊþÿÿE1äéþÿÿ „ H…ö„HÿÿÿA‰ÎD+6A)þé:ÿÿÿf „ H‰ßèØ4øÿH‹ƒ°X é^ÿÿÿ @ IÇD$ fïÀ1ÀAÇD$ AD$éÿÿÿ D IÇD$( 1É1ÀAÆD$1 é’þÿÿèÃ&æÿ ó úUH‰åAWAVAUATSHì¨ dH‹%( H‰EÈ1À€ …Ç H‰ÓH…Ò„» L‹oPI‰üI‰öM‹} M…ÿ„| L0ÿÿÿL‰ïè'òÿI‹D$8L‰éL‰òL‰ÿ¶°– ès“óÿH‹µ@ÿÿÿÇ…pÿÿÿX H‹HÿÿÿH…ö„ò €=4 s H‹F … HÔ H‰U˜¶Ý Hè ÐêƒâˆU¡‹P‰U¤H‹•XÿÿÿH‰E¨H…É„ HA-óoIH‹yH‰…xÿÿÿH‹A MˆH9І" ‰Ð)ø‰…tÿÿÿ¶A*ÀèM‹d$HˆE fïÀH‰U€I‹„$°X ÆE° E¸H…À„ I9Æ‹¹X Hµpÿÿÿ“E¢H9ÈH‰ÂHGÁ‰Áƒøsr¨…’ …É…* ‰ƒúW† ¾@ L‰ïèŠ`õÿH‰CP1ÀH‹UÈdH+%( …n HĨ [A\A]A^A_]à € H‹ H…Ò…ÞþÿÿéÒþÿÿ H‹pÿÿÿH{HƒçøH‰ H‹LøH‰LøH‰ÙH)ùH)ÎÁÁéóH¥‰ƒúW‡qÿÿÿL‰ïè0&òÿ1Àéuÿÿÿf „ 1ÀH…ö„×þÿÿ‰Ð+)øéÌþÿÿf. „ L‰çè(2øÿI‹„$°X éãþÿÿ Ç…tÿÿÿ fïÀ1ÀHÇ…xÿÿÿ Eˆé“þÿÿ @ HÇE˜ 1À1ÒÆE¡ é-þÿÿ ¶…pÿÿÿˆöÁ„Äþÿÿ·Dþf‰D þéµþÿÿ € H‹W8H‹HL‰îèБóÿ…ÀxM‹} M…ÿ…cýÿÿ € ¸ÿÿÿÿéšþÿÿf D ‹…pÿÿÿ‰‹Dü‰D üéaþÿÿèž#æÿff. „ ó úUH‰åAWAVAUATSHƒìL‹gpL‹oXdH‹%( H‰EÈ1À€ „: H‹G`H‰û€¸‘ „& E‹4$E…ö…í Iƒ} H‹W8„b I‹uI‹MAÇ$X H…ö„‘ €=# s H‹F …è HÔ I‰T$(¶Ý Hè ÐêƒâAˆT$1‹PA‰T$4I‹U(I‰D$8H…É„ óoAHA-I‰D$ÈfH~ÇAD$fH~ÈH9І™ A‰ÖA)þ¶A*E‰t$ÀèfïÀAˆD$0AÆD$@ AD$HH‹C8H‹[HI‰T$L‹hH‹ƒ°X H…ÀtuI9ÅA“D$2H‹EÈdH+%( … HƒÄL‰à[A\A]A^A_]à € E1äëÏ H‹ H…Ò…ÿÿÿéÿÿÿ H…ö„dÿÿÿA‰ÖD+6A)þéVÿÿÿf „ H‰ßè˜/øÿH‹ƒ°X éwÿÿÿ @ L‹PI‹?H…ÿt\L‰îè4”óÿé…þÿÿ € IÇD$ fïÀ1ÀAÇD$ AD$éþþÿÿ D IÇD$( 1Ò1ÀAÆD$1 éŽþÿÿ „ H‹{HL‰þèDóÿ…Àˆ,ÿÿÿI‹?H…ÿ„ ÿÿÿH‹S8é{ÿÿÿè2!æÿfó úUH‰åAVI‰þ¿ AUA‰õ¾ ATSH‰ÓHƒìdH‹%( H‰EØ1Àè¦1æÿI‰ÄH…À„ñ L‰÷èbòÿÿI‰$H‰ÇH…À„ E‰l$$¾ I‰\$(èŽ1æÿI‰D$H‰ÇH…À„Ó H5 è æÿI‹|$H5ŽM I‰D$xèû æÿI‹|$H5…M I‰„$ˆ èâ æÿI‹|$H5p< I‰„$ èÉ æÿI‹|$H5fM I‰„$€ è° æÿI‰„$˜ H…Àt:H‹¼Æp HxH5±Æp HƒçøH‰H‹›Êp H‰ø H)øH)Æ Áè‰ÁóH¥H‹EØdH+%( u=HƒÄL‰à[A\A]A^]ÃI‹ $‹5ÔÓs H©L 1À貜÷ÿL‰çèqF L‰çE1äè æÿë´è¨ æÿ „ ó úUH‰åSHƒìdH‹%( H‰Eè1ÀH…ÿt'H‹GxH‰wH‰ûH…ÀtÆG!H‰ÞHÿÐÆC! ë @ 1ÀH‹UèdH+%( uH‹]øÉÃè< æÿff. „ ó úUH‰åATHƒìdH‹%( H‰Eè1ÀH…ÿtVH‹‡€ I‰üH…ÀtÆG"L‰æH‹ÿÐAÆD$" I‹|$èÒ5æÿL‰çè‘E H‹EèdH+%( u(L‰çL‹eøÉé æÿf D H‹EèdH+%( uL‹eøÉÃèž æÿff. „ ó úUH‰ÐfHnÆfInÐfHnÈflÁH‰åAVAULµ ÿÿÿATI‰ÌSH‰ûHì D‹mdH‹%( H‰UØ1ÒG0fHnÁH•@þÿÿflÂfHnÚH• þÿÿÇ… ÿÿÿÐ G@fInÁEH‰WpGPfInÆÇ…@þÿÿ flÃG`H‹óo`óoh óop0Ç… þÿÿ H‰•ÿÿÿH‹Póox@¥ÿÿÿH‰•ÿÿÿ‹š (ÿÿÿ‰•ÿÿÿµ8ÿÿÿ½HÿÿÿH‹PPóoH`óoPpH‰•Xÿÿÿ‹PXhÿÿÿ‰•`ÿÿÿ‹ˆ •xÿÿÿ‰•dÿÿÿH‹€ H‰Uˆ¶– ˆU·˜ f‰U’‹P\‰U”H‹° H‰U˜H‹Œ H‰UÈH‹À H…Ò„¿ H‹ €¸ž H‰M uHƒÂH‹€¸ H‰U¨1ÒH…ÀtH‹HƒÀH‰E¸1ÀH‰U°AöD$(upL‰çˆE‘è5ôÿÆC H‹{H‰ÚH‰EÀL‰öE„ít>ÿ“ ÆC H‹UØdH+%( uRHÄ [A\A]A^]à D HƒÂé|ÿÿÿ € ÿ“ˆ ëÀ „ I|$èfŽóÿë„ @ HÇE éHÿÿÿè> æÿff. „ ó úUH‰åAUATSHì Hƒ $ Hƒì0L‚Ð dH‹%( H‰EØ1ÀVL¥ÐïÿÿI‰ù¾ L‰çI‰ÕH‰Ëº ¹ èµ7æÿ¾ L‰çè˜,æÿZYH…À„ H5¯H H‰ÇI‰ÄèæÿH…ÀtnH5ÊH L‰çèæÿH…Àt.H½ÈïÿÿÿÐH‰ÇH…Àt è æÿI‰E H‹½ÈïÿÿH…ÿtè÷æÿH‰L‰çèL2æÿ¸ H‹UØdH+%( u,Heè[A\A]]à D H57H L‰çè™æÿH…À…zÿÿÿ1ÀëÅèæÿ € UH‰åAWAVAUATSHƒìHH‰} dH‹%( H‰EÈ1Àè×"æÿH…À„L I‰ÄL=(Ô L-i_ D L‰çèÀ"æÿH‰ÃH…À„´ LsL‰÷è¸ æÿ€{HÇE° HÇE¸ tÊHƒøvÄItýL‰ÿè?*æÿ…Àu³H‹} HM°HU¸L‰öè7þÿÿ„Àt›H‹E¸L‰ò¿ H5ë H…ÀH‰ÁH‰E˜IDÍ1Àè;0æÿH‹E°‹5Îs H‰E¨…ÒNH‹}¨è€æÿH‹}˜èwæÿL‰çè"æÿH‰ÃH…À…Oÿÿÿ H‹EÈdH+%( u}HƒÄHL‰ç[A\A]A^A_]é!æÿH‰EÀLuÀH IÐ ë f. „ L‰êH5ôF ¿ 1Àèª/æÿH‰ÞL‰÷è_.æÿH‰ÁH…Àu×éiÿÿÿH‹EÈdH+%( uHƒÄH[A\A]A^A_]Ãèoæÿff. „ @ ó úUH‰åAUATHì Hƒ $ HƒìH=ƒF dH‹%( H‰Eè1ÀèÙ.æÿH=9ê è þÿÿèXH H…Àt=I‰ÁI‰ÄLàïÿÿ1ÀL`F ¹ º L‰ï¾ èÆ4æÿL‰ïèÎýÿÿL‰çè6æÿ1ÿèï"æÿf. „ D UH‰åAUATSHì Hƒ $ Hì dH‹%( H‰EØ1ÀH`ïÿÿH‰ñI‰ü¾d H‰ßLÐïÿÿè I‰ØL‰á¾ HÒE L‰ï1Àèè HµÐîÿÿL‰ïè©.æÿ…À”ÀH‹UØdH+%( uHÄ [A\A]]Ãè"æÿfó úUH‰åHƒìdH‹%( H‰Eø1Àƒÿ(HcÇHÁàH‰ÇH_s HøH‹UødH+%( u Éà 1ÀëèèÏæÿff. „ @ ó úUH‰åS‰ûHƒìdH‹%( H‰Eè1Àè ] H…Àt…Ût H‹@H‹UèdH+%( uMH‹]øÉà €=!Ús tH8Ús ëÖf D H‹PH %Ús ‹ ëöq 1À¾d H‰ßÆîÙs èÉ H‰Øë¤è/æÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèíæÿff. „ fó úUH‰åAWAVAUATSH‰ûHƒì8H‰}¨dH‹%( H‰EÈ1ÀHÇEÀ è¸æÿL`L‰çè )æÿH‰E°H…À„é H‰ÞL‰âH‰ÃH‰Çè æÿLmÀL5ƒ2 H‰ßL‰êL‰öèõæÿH‰ÃH…À„„ ÆE¿ D E1ÿD‰ÿèµ[ H‹xI‰ÄH…ÿtH‰ÞèæÿH…Àt AÆ$ÆE¿AƒÇAƒÿuÌL‰êL‰ö1ÿèœæÿH‰ÃH…Àu´H‹}°è[æÿ€}¿ t)1ÀH‹UÈdH+%( u9HƒÄ8[A\A]A^A_]ÃH‹}°è,æÿH‹M¨‹5ÆÉs 1ÿ1ÀH?w 袒÷ÿ¸ÿÿÿÿë¸è¦æÿ¸ôÿÿÿë¬ff. „ @ ó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈ1Àèâ H…À„™ H‰ÃE1íE1öD‰ïE1äèºZ Hƒx I‰Çu"ë0f D I‹WI‹4$H‰ßèhüÿÿA GAˆGuFL‰çèVåùÿI‰ÄH…ÀuÖAƒÅAƒýu¯E„öt:1ÀH‹UÈdH+%( u0HƒÄ[A\A]A^A_]à € AƒÅA‰ÆAƒý…rÿÿÿëÁ¸þÿÿÿëÁè¹æÿf „ ó úUH‰åAWE1ÿAVL5%B AUATL%+Y SHƒìdH‹%( H‰EÈ1ÀD‰ÿL-ïA èÜY L‹@€x H‰ÃMDìM…À„¤ ‹5RÈs …öRL‰àE1ɹ AUH‹=Æ’s L‰òAƒÇP¾ 1ÀèæÿXZAƒÿuŸH‹EÈdH+%( ukHeØ[A\A]A^A_]à @ 1öD‰ÿèNZ L‹CM…Àu M‰àE1É1Éëœ ‹ ÖÇs A¹ º …ɹ DNÊéxÿÿÿ € L‰àM‰àE1É1Ééaÿÿÿè›æÿff. „ ó úUH‰åAWAVAUATE1äSH‰óHƒìXH‰}¸H‰uH‰U˜H‰MˆdH‹%( H‰EÈ1ÀèÌ« ÇE¤ ‹H‰E°D‰çè¬X €8 I‰Åt=èC ƒøuzA€} „& H‹u¸HcÃH Å D‰çƒÃH‰ ÆLlÆ1öè[Y I‰E AƒÄAƒüu©H‹E‰H‹Eˆ‹]¤‰1ÀH‹UÈdH+%( …^ HƒÄX[A\A]A^A_]Ãf. „ A€} „ã E1öfL‰÷èØâùÿI‰ÆH…Àt™I‹6D‰çèåX I‹UI‹6H‹}°I‰Çè²ùÿÿ„ÀtÎHcÃH‹u¸H=UÄ KHÅ H‰U¨H‰<ÆM…ÿtHL‰ÿèÐ æÿH…ÀtoH‹U¨H‹M¸L‰÷ƒÃH‹u˜H‰DHcU¤H‰ÖB‰E¤èQâùÿI‰ÆH…À…uÿÿÿé ÿÿÿ‰ËéYÿÿÿ1öD‰çèOX ‹5íÅs Hºs 1ÿH‰Á1ÀèÆŽ÷ÿ¸ÿÿÿÿéðþÿÿ¸ÿÿÿÿéæþÿÿè8ª E1öL=‹s H‰ÃL‰÷èèáùÿI‰ÆH…ÀtÔI‹UI‹6H‰ßèÑøÿÿ„ÀuÝI‹6D‰çèâW ‹5€Ås L‰ú1ÿH‰Á1Àè]Ž÷ÿë»èfæÿf D ó úUH‰åAWAVAUATSH‰ûHƒì8dH‹%( H‰EÈ1ÀHFÿÆ H‰E¸H…Ò„ H‹Š€ HÁéH‰ÈƒàH‰E°H‰ÈƒàƒáyH‰E¨I‰Ï„: E1äE1öL-ý¼p ë# K‹Tå 1Àèl H˜IÆIƒÄIÑït>Iƒüw8AöÇtëH‹u¸H‰ßM…ötÎèÁæÿH‹u¸IƒÆHØJ<3Ç or L)öÆ@ ë« €; „Ÿ Hƒ}° u0Hƒ}¨ uND‰ðH‹UÈdH+%( …© HƒÄ8[A\A]A^A_]à @ H‹u¸J<31ÀHW· L)öèÇ H˜IÆHƒ}¨ t²H‹u¸J<3Hg· 1ÀL)öè¢ H˜IÆë’ HÇE¨ A¿ HÇE° éóþÿÿ D H‹u¸M‰÷L)öHv= H‰ß1Àè] LcÀO48é:ÿÿÿH‹u¸ëÜèµæÿ D ó úUH‰åAWAVAUI‰ýATSHƒì(dH‹%( H‰EÈ1ÀHFÿÇEà ÆEÇ H‰E°Æ H…Ò„Ò ‹‚€ ¶š„ H‰ñH‹²€ ¶’… ÁèÐë‰ÇÀêƒãfçÿ?ƒâ¨…G ¨…g Cƒà< †¹ ·ßf…ÿtyƒãøttE1äE1öL=ºp 1Àë0 H‹u°K‹çK|5 1ÀL)öèq H˜IÆ‹E¼IƒÄÑût1Iƒü w+öÃtíH‰M¼…ÀtÄL‰ïIƒÆèÀæÿLèÇ or Æ@ ë©…À…è L‰ïè æÿAÇD N/A ¸ H‹UÈdH+%( …j HƒÄ([A\A]A^A_]ÃHºæ%‚Õ HÁî(E1äL‹M°L‰ïƒæ8…ç ¶ËHD¹p ƒãH‹ØH…Ò„ L‰Î1Àèª H˜IÄH‹u°HMÃK|% 1ÀHc L)æè‡ Dàémÿÿÿ € ¸hi ÆEÅtf‰EÃCƒà< †mÿÿÿ·ßé´þÿÿ D ÇEÃmissëÜ € H‹u°HMÃK|5 1ÀHþ L)öè" Dðéÿÿÿf. „ HÁî(LIøI}H¸Remote ƒæ8I‰E A¼ „ÿÿÿƒâ H ¸p L‰ÎH‹ ÐH~o 1ÀèÈ L‹M°H˜IÄM)áK|% éäþÿÿfHÑE L‰Î1ÀèŸ H˜IÄéðþÿÿè æÿó úUH‰åAWAVI‰þAUATSHƒì8H‰U°dH‹%( H‰EÈ1ÀHFÿÆ H‰E¸H…Ò„A ¶‚‚ ‰ÃˆE¯Àë¶ÛH…Û„– E1äE1íL=)·p ë& € K‹ï1Àè H˜IÄIƒÅHÑët?Iƒýw9öÃtìH‹u¸L‰÷M…ätÐèkæÿH‹u¸IƒÄLðK<&Ç or L)æÆ@ ë D H‹E°H…Àta¶€„ Àè¶ØH…ÛtO¨t#L‰÷M…ä… H‹u¸H˜9 1Àè‹ H˜IÄHÑët#L‰÷M…ä…¥ H‹u¸H¸ó 1Àèc H˜IÄA€> t(D‰àH‹UÈdH+%( …à HƒÄ8[A\A]A^A_]ÃE1äH‹u¸H49 L‰÷1ÀL)æè H˜IÄë¹» éÐþÿÿf D è{æÿH‹u¸IƒÄLðK<&Ç or L)æÆ@ éAÿÿÿf. „ èKæÿH‹u¸IƒÄLðK<&Ç or L)æÆ@ é9ÿÿÿf. „ ¶‚„ Àè¶ØH…Û„Wÿÿÿ¨t H‹u¸E1äéáþÿÿHÑëI‰Ü„ÿÿÿH‹u¸E1äéñþÿÿèÍ æÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÒtP¶‚ƒ ¨uE¨t!H‹EødH+%( uPÉH8 1Àé H‹EødH+%( u/ÉH«p 1Àéâ fH‹EødH+%( uÉHØ7 1Àé è- æÿff. „ fó úUHƒîH‰åAUSHƒì dH‹%( H‰Eè1ÀÆ H…Òt>¶’… ‰Óƒãt0öÂu+1ÀE1íƒâuiƒãuDH‹UèdH+%( uHƒÄ [A]]à @ H‹EèdH+%( ucHƒÄ H<7 1À[A]]é# L)îLïH,7 1Àè Dèë£ € H 7 H‰uÐH‰}Øèì ƒãH‹uÐH‹}ØLcè„tÿÿÿë¶èA æÿó úUH‰åAWAVI‰ÖHÙ6 AUI‰ýATI‰ôSHƒìdH‹%( H‰EÈ1Àè— L‰æ‰ÃH˜H)ÆI| M…ö„/ A¶†€ ¨… ¨u+¨…‹ ¨…› ¨„ HŠ 1ÀèE ë Hò- 1Àè2 ÃL‰æHW6 1ÀHcûH)þLïè L‰òL‰æÃHcûLïèÃøÿÿL‰æH06 Ã1ÀHcûH)þLïèç L‰æL‰òÃHcûH)þLïèAûÿÿL‰æH6 Ã1ÀHcûH)þLïèµ L‰æL‰òÃHcûH)þLïè¯öÿÿL‰æHØ5 Ã1ÀHcûH)þLïèƒ L‰æÃHcûH)þLïM…ö„¬ A¶†ƒ ¨…´ ¨„ì HW5 1ÀèF ÃL‰æHƒ5 1ÀHcûIƒìH)þLïè& ÃHcÃIÅI)ÄAÆE A¶–… A‰ÖAƒæ„ öÂuz1ÀE1ÿƒâ…ö Aƒæ…Ä ØH‹UÈdH+%( …: HƒÄ[A\A]A^A_]ÃHÈ4 1Àè² L‰æHñ4 IƒìÃ1ÀHcûH)þLïè’ ÃHcÃIÅI)ÄAÆE H‰4 L‰æL‰ï1Àèn ëˆ @ H#m 1ÀèZ éÿÿÿ D HX4 1ÀèB é þÿÿ D Hól 1Àè* éóýÿÿ D L‰æK|= H*4 1ÀL)þè Døéÿÿÿ € H4 L‰æL‰ïèæ Lcøéðþÿÿf D Hõ3 1ÀèÊ é“ýÿÿ D Hã3 1Àè² é{ýÿÿ D H°3 1Àèš éOþÿÿè æÿó úUH‰øH‰òH‰åSHƒì¶¾€ H‹^XdH‹ %( H‰Mè1É‹Ž€ D¶†‚ D¶Ž„ D¶žƒ ƒç ¶¶… ÁéD·’„ AÀèƒ fáÿ?AÀéƒæAƒãtƒ@@öÆtƒ@pƒætƒ@t@öÇ„æ ƒ@ H…Û„w ‰ÏfAâ 8fç öÁ„C öÅ tƒ@,öÅtƒ@0öÁtƒ@<öÁtƒ@@öÁ tƒ@DAöÁtƒ@Xƒ@`öÁ@t AöÀ„Ù ƒ@Lƒ@TAöÁtƒ@Xƒ@`öÅ@•ÆfAƒú A”ÃD ÞöÁ€„7 ƒ@hAöÀ„ñ ‹X(D[D‰X(@„ö„¥ ƒ@lAƒÃD‰X(f…ÿ„í ƒ@dƒátLƒ@4ëFƒç„£ ƒ@H…Û„Æ öÁtöÅ tƒ@ öÁ…㠉΃æ fƒþ „ç ƒátƒ@ HƒzH „~ Hƒz „s 1ÀH‹UèdH+%( …z H‹]øÉÃf. „ f…ÿtXAöÀ…aÿÿÿAƒà„— ó~ Ƕ ó~@PfþÁfÖ@Pé@ÿÿÿ @ ‹X$D[D‰X$@„ö„Ä ƒ@lAƒÃD‰X$f…ÿu²fAƒú … ÿÿÿë›f D @„ö„Ç ƒ@lAöÀtmD‹X(éÓþÿÿ @ ‰Îƒ@ƒæ fƒþ …ÿÿÿƒ@éÿÿÿ @ Aƒá„ºþÿÿó~@\ƒ@dó~ ¶ fþÁfÖ@\é›þÿÿ € ƒ@Hé&þÿÿ € D‹X$éWÿÿÿ € f…ÿ„kþÿÿébþÿÿff…ÿ…öþÿÿéVþÿÿƒ@8¸ÿÿÿÿé±þÿÿƒ@|¸ÿÿÿÿé£þÿÿf D f…ÿ…¼þÿÿé&þÿÿƒ@x¸ÿÿÿÿéþÿÿƒ@¸ÿÿÿÿésþÿÿè‘æÿó úUH‰åHƒìóo~óoF óoN0óoV@óowóoo dH‹%( H‰Eø1Àóog0óo_@fþ÷fþèóo~PóoF`fþáfþÚóoO`óoWPóDofþ×fþÈóo~póoGpfþÇóo>wo fAþøg0?_@WPO`GpH‹EødH+%( uÉÃèÐæÿó úUI‰ÐI‰Éº HÇÁÿÿÿÿH‰åSH‰óHƒìdH‹%( H‰Eè1ÀèjÿåÿSÿHcÈH9ÙMÂH‹UèdH+%( uH‹]øÉÃètæÿ @ ó úUH‰åSH‰óHìØ H‰XÿÿÿL‰…`ÿÿÿL‰hÿÿÿ„Àt#)…pÿÿÿ)M€)U)] )e°)mÀ)uÐ)}àdH‹%( H‰…8ÿÿÿ1ÀHEI‰ÐHÇÁÿÿÿÿH‰…(ÿÿÿº H‰ÞH…@ÿÿÿL ÿÿÿH‰…0ÿÿÿÇ… ÿÿÿ Ç…$ÿÿÿ0 è”þåÿSÿHcÈH9ÙMÂH‹•8ÿÿÿdH+%( uH‹]øÉÃè› æÿff. „ ó úUH‰åAWAVAUI‰ýATSH‰óHìØ H‰8ÿÿÿL‰…@ÿÿÿL‰Hÿÿÿ„Àt))…Pÿÿÿ)`ÿÿÿ)•pÿÿÿ)]€)e)m )u°)}ÀdH‹%( H‰…ÿÿÿ1ÀHEI‰ÐL‰ïH‰…ÿÿÿL ÿÿÿº H‰ÞH… ÿÿÿHÇÁÿÿÿÿÇ… ÿÿÿ Ç…ÿÿÿ0 H‰…ÿÿÿè ýåÿHcøI‰üH9ûEDsÿE‰ôIcþA9Þ|>H9ßEMæH‹…ÿÿÿdH+%( udHÄØ D‰à[A\A]A^A_]à „ Dsÿ9ß}ÉE‰÷¸ ¾ E)çD‰úHƒÂA9ÜHMÐLïèR æÿ1ÀA9ÜDMøGd<IcüAÆD= ëƒè4ÿåÿ @ ó úUH‰åAUATI‰ôSHƒì¾6dH‹%( H‰EØ1À@„ötEI‰ýëA¾t$IƒÄ@„öt1L‰ïè9æÿH‰ÃH…ÀtáHuк L‰ïèÐæÿH9]Ðu IcT$H÷âqHÇÀÿÿÿÿH‹UØdH+%( u HƒÄ[A\A]]Ãèšþåÿf. „ ó úUH‰åHƒìò Ì° dH‹%( H‰Eø1Àf/Áw7Æ f/Ávò^ÁÆMf/Ávò^ÁÆGH‹EødH+%( uÉÃf „ ò^ÁÆKëÃè"þåÿfó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿˆ| fïÀòH*Çò ;° f/ÁwEÆ f/Ávò^ÁÆMf/Ávò^ÁÆGò ° f/Ás*òH,ÀH‹UødH+%( uDÉà @ ò^ÁÆKëµ € ò\ÁòH,ÀHºø?ëËH‰øƒçfïÀHÑèH øòH*ÀòXÀéoÿÿÿè]ýåÿff. „ fó úUH‰ÑA¸B H‰åHƒìdH‹%( H‰Eø1ÀÇEôBKMGHúÿ v/H‰ÐHÁè Húÿÿ vTH‰ÐHÁèHúÿÿÿv4HÁé ¸ D¾DôH‹EødH+%( u0ÉHç 1Àé_ûÿÿ € H‰Á¸ ëËf D H‰Á¸ ë»è©üåÿf „ UH‰åAWI‰ÿAVI‰ÎAUI‰õ¾/ ATI‰ÔSHƒì8dH‹%( H‰EÈ1ÀèºæÿH…À„ Æ ¾% L‰ÿH‰ÃèžæÿH…À„ý Æ HuÀL‰ÿH‰u°è’æÿL‰ÿòE¸è5ÿåÿIÇL9}À…Ð H‹u°º H{òU¸ò^>® òU¸è æÿH‹UÀ€: …Ÿ òU¸fïÛf/ÚƒŒ PÿfïÀfïÉò*Âò*ÈL‰ðL)àòYÂòYÊf/؇a òÙ f/‡O f/Ù‡E f/ʇ; M…äˆ fïöòI*ôòu¸H…ÀˆË fïÒòH*ÐòYÂòM¨òU°èg æÿòXE¸òU°f/} òM¨sfòH,ØòYÊI‰] f(Áè8 æÿòXE¸f/S sYòH,ÀH9Ãs I9ÆtHƒèI‰E1ÀH‹UÈdH+%( …Ÿ HƒÄ8[A\A]A^A_]Ãf D ò\ òH,ØHºû?ë‹ @ ò\ð¬ òH,ÀHºø?ë˜ @ H‰ÂƒàfïÒHÑêH ÂòH*ÒòXÒé ÿÿÿf. „ L‰âAƒäfïÒHÑêL âòH*ÒòXÒòU¸éàþÿÿ @ ¸ÿÿÿÿéNÿÿÿè9úåÿf „ ó úUº H‰åAWAVAULm°ATI‰ôL‰îSHƒì(dH‹%( H‰EÈ1ÀèÈæÿH‹u°H‰Ã¶€ú.t„Ò…ê 1À€ú.t:HiÛ Êš;HÃ1ÀI‰ $H‹UÈdH+%( …ü HƒÄ([A\A]A^A_]à „ LvL‰÷L‰u°è üåÿHƒø ‡ L}¾º L‰öL‰ÿè²ôåÿL‰ÿÆEÇ èvüåÿHƒø tLH¾00000000º )ÂH˜Løƒúr]‰ÑH‰0H‰tøHHHƒáøH)ȃâøƒúrƒâø1À‰ÇƒÀH‰499Ðróº L‰îL‰ÿèÔæÿH‹U°€: „ ÿÿÿ¸ÿÿÿÿé#ÿÿÿ D öÂu…ÒtËÆ 0öÂtù00 f‰Lþë·Ç 0000ÇDü0000ë§è¶øåÿf D ó úUH‰åAVAUATSHƒìdH‹%( H‰EØ1ÀH…ö„å E1ä€> H‰ûH‰÷u'H‹EØdH+%( …\ HƒÄD‰à[A\A]A^]à @ èÛðåÿI‰ÄH…À„< ¾, H‰Çè‚þåÿI‰ÅH…À„¶ Æ fïÀA€<$ Lp…Ý A€} uvL‰çè^ôåÿH‹CH‹ H…ÀuBE1ä‹5í«s H' ¿ 1ÀèÆt÷ÿH‹K¿ 1À‹5É«s Hõ& è©t÷ÿé=ÿÿÿ @ H9Ès¹A¼êÿÿÿé)ÿÿÿE1äé!ÿÿÿ „ L‰÷HsèTýÿÿL‰ç…ÀubèØóåÿéuÿÿÿ fïÀA€<$ „XÿÿÿH‰ÞL‰çè#ýÿÿ…À„EÿÿÿL‰çA¼ÿÿÿÿèóåÿH‹ éFÿÿÿ D H‰ÞL‰çèõüÿÿ…À„ÿÿÿëÐèvóåÿA¼ÿÿÿÿH‹ éÿÿÿè÷åÿA¼ôÿÿÿéþÿÿ „ ó úUH‰åAWI‰ÿAVAUATI‰ÔHcÖSHÁâHƒìx‰u¼1öH‰M°L‰E dH‹%( H‰EÈ1Àè÷åÿ¾/ L‰çèðüåÿH…À… ¾- L‰çèÚüåÿH…À…¹ ¾% L‰çèÄüåÿI‰ÅH…À„@ L‰çèpùåÿHcØIT ÿI9Õ…' ƒÀHcøèÄæÿI‰ÅH…À„# H‰ÚL‰æH‰ÇLëèÇïåÿ¸/1 L‰ïL‰þH‹M H‹U°f‰ÆC èhùÿÿL‰ïA‰Æ…À¸ DDðèRòåÿfH‹EÈdH+%( …Ó HƒÄxD‰ð[A\A]A^A_]à L‰çèPîåÿH‰…hÿÿÿI‰ÄH…À„˜ H‰ÇèµøåÿH˜LàH‰E€I9ăv ‹U¼…ÒŽø H‹E H+E°ÇE¨ H‰…xÿÿÿƒàH‰…pÿÿÿëwf D Æ A€<$ …Ž M‹‹5M©s D‰ñ1ÀH‚$ ¿ è#r÷ÿM‹GD‰ñ1À‹5(©s Hw$ ¿ èr÷ÿD‹u¨LcL;e€ƒQ ƒE¨IƒÇD9u¼Ž_ ‹E¨¾, L‰çDpÿè+ûåÿH‰ÃH…À…oÿÿÿA€<$ „T L‰çèLíåÿI‰ÄH…À„ ¾- H‰ÇèóúåÿI‰ÅH…ÀtÆ IƒÅ¾% L‰çè×úåÿH…À„æ Æ LEÀL‰çL‰ÆL‰EèÈæÿL‰çòE˜èk÷åÿLàH9EÀ…¶ ¾% L‰ïòU˜ò^y¦ òU˜èúåÿH…À„Ž Æ H‹uL‰ïèwæÿL‰ïòEè÷åÿLèH9EÀ…e L‰çòMò^ -¦ òMèCðåÿfïäf/e˜‡D ò¦ òm˜f/è‡- ò]f/㇠f/؇ H‹E°H…Àˆg fïöòH*ðòuˆH‹…xÿÿÿH…Àˆ) fïÉòH*ÈòE˜òM˜òYÁè}æÿòXEˆòM˜f/“¥ ƒÕ òL,àòEM‰'òYÁèOæÿòXEˆf/j¥ ƒŒ òH,ÀH9E tyI9ÄstHƒèI‰G‹5§s D‰ñM‰à1ÀH4" ¿ èÕo÷ÿM‹GD‰ñ1À‹5Ú¦s H)" ¿ èµo÷ÿD‹u¨H…Û…©ýÿÿ „ H‹½hÿÿÿèïåÿé¯üÿÿ € I‰GëŽfò\Ф òH,ÀHºø?ébÿÿÿf „ ò\°¤ òL,àIºü?éÿÿÿf „ HÑèfïÉH …pÿÿÿòH*ÈòXÉéÄþÿÿ @ H‰ÁHÑèfïÀƒáH ÈòH*ÀòXÀòEˆé„þÿÿ D L‰çèêåÿH‰E˜H…À„Þ H‰ÇH‰ÃE1öèõôåÿLcàIÜL‰e¨I9܆% ‹M¼I‰ÜE1öL‰ûL=! …É| é§ fÆ H‹M H‰ÞL‰çH‹U°èúôÿÿ…Àˆ‡ L‹‹5¥s D‰ñL‰ú¿ 1ÀMeècn÷ÿL‹CD‰ñ1À‹5h¥s H· ¿ AƒÆè?n÷ÿL9e¨†˜ HƒÃD9u¼t0¾, L‰çè~÷åÿI‰ÅH…À…rÿÿÿH‹M H‹U°H‰ÞL‰çèoôÿÿ…ÀyH‹}˜A¾ÿÿÿÿè\íåÿéûÿÿ € L‹‹5ë¤s D‰ñ1ÀH ¿ èÁm÷ÿL‹CD‰ñ1À‹5Ƥs H ¿ AƒÆèm÷ÿH‹}˜èíåÿé¯úÿÿ € L‰çèðìåÿH‹½hÿÿÿA¾ÿÿÿÿèÞìåÿé‰úÿÿf „ M‹‹5k¤s D‰ñ1ÀH ¿ èAm÷ÿM‹GD‰ñ1À‹5F¤s H• ¿ è!m÷ÿD‹u¨éxýÿÿA¾ÿÿÿÿé-úÿÿE1öéeýÿÿA¾ôÿÿÿéúÿÿèðåÿ D ó úUH‰åAUI‰õATSHƒì(dH‹%( H‰EØ1ÀH…ÿt`H‰}È» èÚòåÿH‹}ÈL$ë¾, èöåÿH…Àt HxƒÃI9üwåHcûA‰] H‹EØdH+%( u#HƒÄ(¾ [A\A]]é+ æÿ ¿ » ëÊègïåÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ötH;7r+H‹WH…Ò•ÀH9Ö—Â!ÐH‹UødH+%( uÉà „ ¸ ëàèïåÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…Ò”À…ö”Á ÈH…ÿ”ÁÈt1ÀH‹UødH+%( u^Éà ƒþt;…ö~+NÿHÁáHt H9wH‹OH…ÉtÆH9ÑsÁHƒÇH9÷uä¸ ë± D H;rïH‹OH…É•ÀH9Ê—Â!Ðë“èZîåÿf. „ ó úUH‰åAWAVAUI‰ýATS» HƒìXH‰u˜¾% H‰U°H‰M¨L‰E D‰M¼dH‹%( H‰EÈ1ÀèVôåÿL‰ïH…ÀI‰ÆA•ÇèñåÿL‰ïMd ë f. „ ¾, è&ôåÿH…Àt HxƒÃL9çråHcû¾ èhþåÿI‰ÄH…À„¿ E„ÿ…ó €}¼ …é A¶E L‰êE1ÿ„À„à f D <,”ÀHƒÂ¶ÀAǶ„ÀuêE…ÿ„ž L‰ïèéååÿH‰EI‰ÂH…À„† D‰øƒè‰E¸„ ‰]„1ÀM‰åL5»F D‰}€A‰ÇL‰eˆM‰Ô¾, L‰çè`óåÿHxèG*õÿH‰Ãë f¶ÐHKAö … <,„ H‰Ë¶„ÀuÜL‰æL‰ïè!ôÿÿ…Àˆ+ AƒÇIƒÅD;}¸„6 I‰Üë•fH‹E˜H‹€([ H‹ˆp H…ÉuHƒ¸x „~ M…ö„éþÿÿL‹€x L‰ê‰ÞL‰çè~õÿÿ‰Â…Òˆ¡ €}¼ tC…Òt?H‹E˜JÿHÁáH‹€([ IL ó~ˆp L‰àflÉ @ óo HƒÀfÔÁ@ðH9ÈuëH‹E¨‰H‹E ‰H‹E°L‰ 1ÀH‹UÈdH+%( … HƒÄX[A\A]A^A_]à @ Æ H‰Ëéùþÿÿ D L‹eˆH‹}è#èåÿ‹5ÁŸs HW– 1ÿ1Àèh÷ÿL‰çèèåÿ¸êÿÿÿ똋]„L‹eˆ‰ÂH‹}‰U¸èéçåÿ‹U¸éÿÿÿL‹eˆIcÿI‰ØD‹}€HÁçL‰Æ‹]„Lçè±òÿÿ‰Â…ÀxÆAWþID$HÁâITf „ H‹pH90ƒgÿÿÿHƒÀH9ÐuêD‰úëL‰ÖL‰çèjòÿÿ‰Â…ÀAI×éxÿÿÿ‹5 Ÿs H M 1ÿ1Àèçg÷ÿéEÿÿÿèíêåÿ¸ôÿÿÿéÝþÿÿ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉE1Éé]üÿÿè¨êåÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u[ÉI‰øH‰÷H‰ÖHºSZ› /¸D L‰ÁHÁé H‰ÈH÷âH‰ÑHºÏ÷Sã¥›Ä HÁé HiÁ Êš;I)ÀIÁèL‰ÀH÷â1ÀI‰ÐH IÁèé«èÿÿèêåÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u@ÉI‰øH‰÷H‰ÖHºSZ› /¸D L‰ÁHÁé H‰ÈH÷âH‰ÑH1 HÁé HiÁ Êš;I)À1Àé6èÿÿè¡éåÿó úUH‰åAWAVL½PÿÿÿI‰ö1öAUI‰ýL‰ÿATSHìˆ dH‹%( H‰EÈ1Àè’îåÿ…À…Š H`ÿÿÿL‰ÿA‰ÄH‰Þè•äåÿH…ÀtpL} H‰Ù¾ H L‰ÿèûåÿH…ÀtPD‹…XÿÿÿL‰ùL‰öL‰ï¸Y·ÑH‘ L¯À1ÀIÁè-è…çÿÿH‹EÈdH+%( u HĈ D‰à[A\A]A^A_]ÃA¼ÿÿÿÿëÓèÃèåÿ UH‰åAWI‰ÿAVAUATSHƒìdH‹%( H‰EÈ1À¶„À„ A‰ôH‰ûL-L I‰þë<?tlˆHƒÃL‰ðLp¶@„Àt*<\uãA¶FHSˆ„À„ IFH‰ÓLp¶@„ÀuÖÆ H‹EÈdH+%( …´ HƒÄL‰ø[A\A]A^A_]à D 1ÀH}ÀD‰áL‰ê¾ èÚøåÿ…ÀyÆ0HƒÃétÿÿÿf. „ H‹}À„ HwH‰ÙPÿH)ñHƒù† ƒú† ƒú†* ‰Á1ÒÁéHÁáfóoHƒÂH9Êuî‰Â‰ÆƒâðA‰ÐJ 9Є¸ A‰ÁA)ÑAqÿƒþv#J‹4J‰4E‰ÈAƒàøD‰ÆDÂHñ‰ÆE9Á„† HcòDB¶47@ˆ1‰ÆA9À}qMcÀDJF¶DˆAD9È~\McÉDBF¶ DˆID9À~GMcÀDJF¶DˆAD9È~2McÉDBF¶ DˆID9À~ McÀƒÂF¶DˆA9Ð~ HcÒ¶ˆAHóèãåÿé=þÿÿ H‰Óékþÿÿ‰Æ1À @ ¶ˆHƒÀH9ðuðHóëÎH‰ûéFþÿÿA‰ÁH‰Ù1ÒE1Àé ÿÿÿènæåÿff. „ UH‰ùH@ ¾ H‰åHƒìH‹=Òds dH‹%( H‰Eø1Àè ååÿ¿ èDðåÿ @ UH‰åATSH‰ûHƒìH‹(dH‹%( H‰Eè1ÀH…ÿtjH‹C HPÿH9Ss H‹EèdH+%( uvHƒÄ[A\]à @ L`J4å èßåÿH‰C(H…ÀtTH‹S fïÀHÐ @@ @0L‰c ë© D ¾ ¿ è1öåÿH‰C(H…Àtfo@ Cé{ÿÿÿèbååÿH=»ó èöþÿÿf D ó úUH‰åAUI‰ýATSH‰óHƒìH‹~(dH‹%( H‰EØ1ÀH…ÿ„õ H‹F H‹VHHÿH9ʃˆ H×H‹I9ÕtZH…Òt'H‹C@¶S0ˆH‹SH‹C(H‹K@HÐH‹H‰J‹K4‰J L‰(A‹E I‹U ‰C4I‹EH‰SH‰C@H‰ƒ€ ¶ ÇCP ˆC0H‹EØdH+%( …™ HƒÄ[A\A]]à @ L`J4å è?ÞåÿH‰C(H…ÀtuH‹S fïÀHÐ @@ @0H‹C(L‰c H…ÀuYM…ít—H‹CHÁàé\ÿÿÿ @ ¾ ¿ èÉôåÿH‰C(H…Àt foØ› CM…í…+ÿÿÿéTÿÿÿèñãåÿH=Jò è…ýÿÿH‹SHÐH‹éÔþÿÿ D ó úUH‰åAWAVI‰ÖAUI‰ý¿@ ATS‰óHƒì(dH‹%( H‰EÈ1ÀèöåÿH…À„ ‰X{I‰ÄHcÿè öåÿI‰D$H‰ÃH…À„Þ èºøåÿI‰\$AÇD$( ‹I‰ÇAÇD$8 H‹ï• I‰D$ 1Àf‰I‹F(H…Àt I‹NL;$ÈtjH‹ûš M‰,$AÇD$4 I‰D$,1ÀM…ít L‰ï‰U¼èßýåÿ‰Çè˜õåÿ‹U¼…ÀŸÀ¶ÀA‰D$$A‰H‹EÈdH+%( uQHƒÄ(L‰à[A\A]A^A_]à @ I‹$AÇF4 I‰^@I‰ž€ I‰FAÆF0 M‰,$AÇD$4 ë€H="ñ è%üÿÿè€âåÿó úUH‰åAWAVAUI‰ýATSH‰óHƒìdH‹%( H‰EÈH‹F(H…À„; H‹VL‹$ÐM…ä„* è…÷åÿD‹8I‰ÆAÇD$ I‹D$Æ I‹D$Æ@ I‹T$AÇD$( H‹C(I‰T$AÇD$8 H…À„< H‹KL9$È„ž M‰,$AÇD$4 L9$Èt H‹œ™ I‰T$,1ÒM…ítL‰ïèüåÿ‰ÇèIôåÿ1Ò…ÀH‹C(ŸÂA‰T$$H‹SE‰>H‹Ð‹B ‰C4H‹BH‹H‰C@H‰ƒ€ H‰S¶ ˆC0H‹EÈdH+%( …» HƒÄ[A\A]A^A_]Ãf. „ A‹t$ H‰S@H‰“€ ‰s4I‹4$H‰s¶ˆS0é<ÿÿÿf. „ H‰ßèèúÿÿH‹SH‹C(¾ @ H‹{L$ÐH‰ÚèýÿÿI‰$H‹C(H…À„öæÿH‹SL‹$Ðè öåÿD‹8I‰ÆM…ä…þÿÿéÕæÿf „ M‰,$AÇD$4 éÓþÿÿè™àåÿf „ ó úUH‰åAWAVI‰öAUATSHƒìxdH‹%( H‰EÈ1ÀH‰¾ ‹vH…ö„4 M‹^@A¶V0I‹L ÔH L%ÍI M‰ØLÃJ H <D H‰E¨L-F L=jI AˆA‹FLL ÜG L‰E°‰E¸L‰ðM‰ÆI‰ÀHcU¸A¿ Q A¶6fAƒ<R A¶44t ‹E¸M‰ppA‰@hñHcÉ¿<K9}¸t.f D A¿S‰ÐfƒúZ~HcöA¶47HcÒA¿ QñHcÉf;KuØI¿TM IƒÆA¿ Q‰U¸fù¸ uA¿R…Àu Ic@hM‹ppA¿BH‹}°L‰òL‰u¸H)úI‰¸€ L‰÷A‰P8A¶AˆP0AÆ M‰p@ƒø ‡I H5½B Hc†Hð>ÿàA‹NLAÇFH …ÉuAÇFL Iƒ~ „ Iƒ~ „Œ I‹F(H…Àt7I‹VH‹ÐH…Àt*‹P L‹XH‹ A‰V4M‰^@M‰ž€ I‰FA¶AˆV0égþÿÿL‰÷èøÿÿI‹VI‹F(¾ @ I‹~H ÐL‰òèÀúÿÿI‹VH‰I‹F(H‹Ðë H‹(]s Iƒ~ I‰F…tÿÿÿH‹º\s I‰FI‹F(H…À…eÿÿÿëšI‹HIcp8M‰Æº I‹¸€ èƒöåÿM‹F@A¶V0L³H L ¬F éýýÿÿ¸/ fH‹UÈdH+%( … HƒÄx[A\A]A^A_]ø* ë׸+ ëи- ëɸ> ë¸< 뻸& ë´¸^ ë¸, 릸) 럸( 똸% ë‘H‹}¸H‰øI+€€ ƒè‰EŒA¶@0ˆI‹@I‹x(H‰…xÿÿÿH ÇH‰½pÿÿÿH‹‹B8‰E…À„» Ic@4I‹x@L‹rI‹°€ H‰} L‰u˜H‰÷IÆL9u † L‹u˜IDH9E ‡Œ H‹E H)ðƒz4 H‰E€…Ž Hƒø…ö A‹@LAÇ@P I‰x@Pÿ‰ÐÁè ÐÑøƒÀ éýÿÿA¶P0M‰ÆI‰øé°üÿÿL‹u¸A¶@0AˆM‹ppIcPhé2ýÿÿ1Àéšþÿÿ¸| éþÿÿH‹E¨I‹¸€ I‹˜ D‹`èÕåÿH‰ÇD‰æèºóÿÿH‰H‰ÇH…À„S D‰æè£óÿÿH‰¸ éFþÿÿM‹¨€ M‹ è“ñåÿ1öÇ H‰ÃL‰ïèøåÿ‹¸ …Ò…þÿÿòA$¸ éþÿÿ¸ é÷ýÿÿ¸ éíýÿÿ¸ éãýÿÿ¸ éÙýÿÿ¸ éÏýÿÿ¸ éÅýÿÿ¸ é»ýÿÿ¸ é±ýÿÿI‹¸€ H‹u¨I‹˜ è ; ¸ f.Àò‹‡ýÿÿH‹}¨€ „q H‹=º H‰;éjýÿÿ‰Çƒï‰} …ÿŽ L‰òHNƒèH)ÊHƒú†¤ ƒø†› ƒø†} Áï1À‰úHÁâóo H‹}˜ HƒÀH9Ðuê‹M I‰þ‰Èƒàð‰ÇH‰}H>Iþ9Á„ ‹M€)Áyÿƒé‰}€ƒùv*H‹}H‹ >H‹}˜H‹uH‰ 7‹}€‰ùƒáø‰ÎÈHòIö9ùtc¶ ‹} AˆH9Ï~S¶JAˆNH9Ï~D¶JAˆNH9Ï~5¶JAˆNH9Ï~&¶JAˆNH9Ï~¶JƒÀAˆN9Ç~¶BAˆFI‹PI‹@(H ÐH‹‹B8‰Eƒ}„m ‹B‰Æ+u ƒî…ö³ I‹H@I‰ÖëN…À~qÀA‰FƒÀHcðL‰EèÜÓåÿL‹EH…ÀI‰FtCLcu˜I‹PJ 0I‹@(I‰H@L‹4ÐA‹F‰Æ+u ƒî…öYI‹~A‹V H)ùH‰M˜…ÒuŸIÇF H=íì èPóÿÿHIÈÁùÈéÿÿÿI‹pHcB ÇE A‰@4H‰2ÇB8 é'üÿÿL‰ò¸ 9ÆNƉE‹B$‰E˜…À„R Lcu 1ÒI‹x‰U€L‰E˜è:ÜåÿL‹E˜‹U€LÌC ƒøÿL ÂA L û@ „ I‹pI‹H(ƒÂH‹ ñH‹yL÷H‰ùƒø „7 ˆIƒÆ9UužA‰P4I‹HI‹@(ÇE˜ H ÈL‹1A‰V …Òu2ëAÇ@4 ÇB ‹E …À„J L‹1A‹P4ÇE˜ AÇF8 ‹E I‹~ÐA;F+ A‰@4H˜Æ I‹@(I‹PH‹ÐIc@4H‹RÆD I‹@I‹H(H‰…xÿÿÿH‹ÁH‹x‹E˜I‰¸€ ƒø„Fûÿÿƒø„g HcEŒH‰}°L4A‹@LM‰p@‰E I9þ†› H‰}¸L‰u˜H‹E¸¶ „À„ A¶ ‰ÏHcu fAƒ<r t H‹E¸A‰phI‰@pA¿qÈH˜¿C;U u#ë1HcÉA¶ ‰ÏHcòA¿qÈH˜D¿4CD9òtA¿sƒúZÖ@¶ÏëÚA¿DE HƒE¸‰E H‹E¸H9E˜…qÿÿÿL‹u˜‹E ‰E¸éy÷ÿÿ¹ ¿ éiÿÿÿÑúL‰E€ÂHcò‰Uè#ÑåÿL‹E€‹ULÕA I‰FL Ê? L ? I‹HI‹@(H‹ ÈH‹yH…ÿ„• Bþ‰A‹E A@4éwþÿÿH‹pÿÿÿH‹…xÿÿÿH‰u°H‹ÁIc@4HBI‰@@I‰ÆA‹@L‰E¸I9ö†£ H‰u L‰u˜H‹E ¶ „À„• A¶ ‰ÏHcu¸fAƒ<r t H‹E A‰phI‰@pA¿qÈH˜¿C;U¸u+ë9f „ HcÉA¶ ‰ÏHcòA¿qÈH˜D¿4CD9òtA¿sƒúZÖ@¶ÏëÚA¿DE HƒE ‰E¸H‹E H9E˜…iÿÿÿL‹u˜HcU¸é¨öÿÿ¹ ¿ écÿÿÿ¸ éþ÷ÿÿH‰•hÿÿÿL‰…pÿÿÿèKëåÿH‹•hÿÿÿI‰ÆÇ HcEL‰µxÿÿÿL‹µpÿÿÿH‰EHcE H‰E€ëT I‹~èßâåÿLH@ L A> …ÀL x= „ H‹…xÿÿÿƒ8…¤ Ç I‹~ècãåÿI‹VI‹F(H‹ÐH‹}€I‹N¾ HzH‹UèÍÛåÿLæ? L ß= …ÀA‰F4‰ÂL = „rÿÿÿI‹vI‹N(M‰ðL‹4ñA‰F é~üÿÿI‹x‰UL‰E˜è2âåÿL‹E˜‹UL”? …ÀL ‹= L Ä< „öûÿÿH=ÅÕ è‚îÿÿfA‹V4M‰ðéàûÿÿH‰þéËýÿÿÆ éÌûÿÿ‰}€H‰ò1ÀHÇE éÂùÿÿ1Ò¶ H‹}˜ˆ H‰ÑHƒÂH9Èuéé1úÿÿH=šã è%îÿÿH=ä èîÿÿf „ I‹xL‰ÆL‰E˜èàñÿÿL‹E˜Lå> ÇE˜ L ×< L < I‹HI‹@(A‹P4L‹4Èé‡ûÿÿHcEŒL4A‹@LM‰p@‰E¸I9ö†¯ H‰u°H‰u˜L‰u H‰uH‹E°¶ „À„ö A¶‰ÖHcM¸fAƒ<J t H‹E°A‰HhI‰@pA¿IÐH˜¿<C;}¸u'ë5 D HcÒA¶‰ÖHcÏA¿IÐH˜D¿4CD9÷tA¿<KƒÿZÖ@¶ÖëÚA¿DE HƒE°‰E¸H‹E°H9E …mÿÿÿH‹}˜L‹u H‹uHcU¸fAƒ<R tA‰PhM‰ppA¿QƒÀH˜¿ C9M¸t'H‰U°HcM¸I¿ KA¿I‰M¸ƒÀH˜¿C9U¸uåH‹U°A¿DE ƒøZt…Àu)H‰u°é{óÿÿº ¾ éÿÿÿH=¤â èìÿÿèÚÒåÿIƒÆH‰}°‰E M‰p@éFûÿÿf D ó úUH‰åATHƒìdH‹%( H‰Eè1ÀH…ÿt^H‹F(I‰üH…Àt H‹VHÐH;8t%A‹D$ …Àu,H‹EèdH+%( uBL‰çL‹eøÉéÀÎåÿHÇ A‹D$ …ÀtÔI‹|$è¦ÎåÿëÈ @ H‹EèdH+%( uL‹eøÉÃè&Òåÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH…ÿt?H‹GÇG Æ H‹GÆ@ H‹GH‹V(ÇG( H‰GÇG8 H…Òt H‹NH;<ÊtH‹EødH+%( u"ÉËW H‰F@H‰†€ ‰V4H‹H‰V¶ ˆF0ëÏè‹Ñåÿff. „ ó úUH‰åAUATSHƒìdH‹%( H‰EØ1ÀH…ÿ„œ I‰üH‹~(H‰óH…ÿ„ H‹F H‹VHHÿH9ʃ— H×H‹H…Òt8H‹C@¶S0ˆH‹K(H‹SH‹{@HÑH‹0H‰~‹{4‰~ H…Ét HBH‰CHÁL‰ A‹D$ I‹$‰C4I‹D$H‰SH‰C@H‰ƒ€ ¶ ÇCP ˆC0H‹EØdH+%( …‘ HƒÄ[A\A]]à D LhJ4í èWÊåÿH‰C(H…ÀtlH‹S fïÀHÐ @@ @0H‹C(L‰k H…ÀuPH‹CHÁàé^ÿÿÿf „ ¾ ¿ èáàåÿH‰C(H…Àtfoð‡ Cé,ÿÿÿèÐåÿH=kÞ è¦éÿÿH‹SHÐH‹éÎþÿÿf D ó úUH‰åATSHƒìdH‹%( H‰EèH‹G(H…ÀtH‹WH‰ûHÐL‹ M…ätlHÇ A‹D$ …ÀuxL‰çè ÌåÿH‹S(H‹CHÇ H…ÀtHƒèH‰CH…Òt2H‹ÂH…Àt)‹P ‰S4H‹PH‹ H‰S@H‰“€ H‰C¶ÇCP ˆC0H‹EèdH+%( u HƒÄ[A\]à @ I‹|$è†Ëåÿéyÿÿÿè Ïåÿff. „ ó úUH‰åAVAUATSHƒìdH‹%( H‰EØ1ÀHƒþ† €|7þ I‰ýH‰ó… €|7ÿ …ø ¿@ I‰Öè;áåÿI‰ÄH…À„ö ƒëL‰hL‰÷L‰hfnËHÇ fpÁàHÇ@ Ç@( HÇ@4 fÖ@èPèÿÿI‹F(H…À„› I‹VHÐH‹I9ÔtaH…Òt)I‹F@A¶V0ˆI‹VI‹F(I‹N@HÐH‹H‰JA‹N4‰J L‰ A‹D$ I‹$A‰F4I‹D$I‰VI‰F@I‰†€ ¶ AÇFP AˆF0H‹EØdH+%( u%HƒÄL‰à[A\A]A^]à E1äëÙ I‹FHÁàë™è¹ÍåÿH=ªÝ èMçÿÿff. „ fó úUH‰åAWAVAUI‰ÕATLcæSA\$LcóHƒì(H‰}¸L‰÷dH‹%( H‰EÈ1ÀèâßåÿH…À„Á E…äL‹E¸I‰Ç~L‰âL‰ÆH‰ÇèßÆåÿCÆD' CÆ' Iƒþv~¿@ è¤ßåÿI‰ÄH…ÀtxƒëL‰xL‰îH‰ÇfnËL‰xHÇ fpÁàHÇ@ Ç@( HÇ@4 fÖ@èŠçÿÿAÇD$ H‹EÈdH+%( u6HƒÄ(L‰à[A\A]A^A_]ÃH=¤Í èDæÿÿH=•Ü è8æÿÿH=¹Ü è,æÿÿè‡Ìåÿ € ó úUH‰åAUI‰õATI‰üHƒìdH‹%( H‰Eè1ÀèfÏåÿH‹UèdH+%( uHƒÄL‰êL‰ç‰ÆA\A]]é‘þÿÿè,Ìåÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹H‹UødH+%( uÉÃèîËåÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹G(H…Àt&H‹WH‹ÐH…Àt‹@,H‹UødH+%( u Éà D 1ÀëæèËåÿff. „ @ ó úUH‰åHƒìdH‹%( H‰EøH‹G(H…Àt&H‹WH‹ÐH…Àt‹@0H‹UødH+%( u Éà D 1Àëæè/Ëåÿff. „ @ ó úUH‰åHƒìdH‹%( H‰EøH‹GH‹UødH+%( uÉÃèíÊåÿff. „ fó úUH‰åHƒìdH‹%( H‰EøH‹GH‹UødH+%( uÉÃèÊåÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø‹G8H‹UødH+%( uÉÃènÊåÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡€ H‹UødH+%( uÉÃè*Êåÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‰>H‹EødH+%( uÉÃèìÉåÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹F(H…Àt!H‹VH‹ÐH…Àt‰x,H‹EødH+%( uÉÃH=îÙ è1ãÿÿèŒÉåÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹F(H…Àt!H‹VH‹ÐH…Àt‰x0H‹EødH+%( uÉÃH=¶Ù èÑâÿÿè,Éåÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‰~H‹EødH+%( uÉÃèëÈåÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‰~H‹EødH+%( uÉÃè«Èåÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø‹G|H‹UødH+%( uÉÃènÈåÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1À‰~|H‹EødH+%( uÉÃè,Èåÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹‡ H‹UødH+%( uÉÃèêÇåÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‰¾ H‹EødH+%( uÉÃè¨Çåÿ „ ó úUH‰åSHƒìdH‹%( H‰Eè1ÀH…ÿt7H‰û¾ ¿˜ è ØåÿH‰H…Àt41ÀH‹UèdH+%( u H‹]øÉÃf D è“ÜåÿÇ ¸ ëÓè1Çåÿè|ÜåÿÇ ¸ ë¼ff. „ @ ó úUH‰åATSHƒìdH‹%( H‰Eè1ÀH…ötMI‰ü¿˜ H‰óè]ÙåÿH‰H‰ÂH…ÀtIHp¹ 1ÀH‰÷óH«L‰"H‹UèdH+%( u!HƒÄ[A\]Ãf D èëÛåÿÇ ¸ ëÐè‰ÆåÿèÔÛåÿÇ ¸ ë¹ € ó úUH‰åAUATI‰üHƒìH‹(dH‹%( H‰Eè1ÀH…ÿ„ I‹D$HÇL‹(M…ít.HÇ A‹E …ÀuQL‰ïèyÂåÿI‹|$(I‹D$HÇÇ H…ÿtBè]ÂåÿI‹|$`èSÂåÿL‰çèKÂåÿH‹EèdH+%( u HƒÄ1ÀA\A]]ÃI‹}è'Âåÿë¤ D 1ÿëºè·Ååÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé Øåÿè{Ååÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé¿åÿè;Ååÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé`ÁåÿèûÄåÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ ÃèºÄåÿf. „ UH‰åAUATI‰ôHƒì dH‹%( H‰Eè1À„ÒuVHUàA‰Íèâ òŠx …À„‚ L‰çòEØE1íèÂÀåÿòEØH‹EèdH+%( …Œ HƒÄ L‰èA\A]]à D èS I‰ÅH…ÀtL‰æH‰ÇèP …ÀtD‹5xs L‰á1ÿ1ÀHœó èó@÷ÿL‰çè[Àåÿòx ë”H‹}àE„ít è# ékÿÿÿ D òàw énÿÿÿ è£" éLÿÿÿè¹Ãåÿf „ ó úUE1ÛE‰ØH‰åAWAVL½€òÿÿAUATSH 2 HìÈ H‰½òÿÿH‰µ òÿÿH‰(òÿÿˆ•kòÿÿdH‹%( H‰EÈ1ÀH… ÿÿÿÆ… ÿÿÿ Ç…Hòÿÿ I‰ÄI‰ÆL‰½XòÿÿH‰…PòÿÿHÇ…`òÿÿÈ Ç…lòÿÿþÿÿÿMcØF¿[E‰ÅAƒøé„´ ƒ½lòÿÿþ„· ‹…lòÿÿ…ÀŽ9 = „_ = Ž; Eh¸ AýÀ ‡¥ McíH#/ B¾*9Â…Ž Hï/ F¾(D‰ÀD‰Â÷ØE…À~U‹…HòÿÿfoµpòÿÿL‰ñÇ…lòÿÿþÿÿÿƒøAwƒÐÿIƒÇ‰…Hòÿÿéö „ Hy0 B¾…À„Ä @ Hñ- LcÈJ¾ º )ÊI‰ÍHcÒHÁâLúL‹òBƒøw8HQ- ‰ÀHc‚HÐ>ÿàI‹àI‹7L‰@òÿÿè’ òêu L‹@òÿÿI‰ÀL‰êL‰øL‰ñHÁâL)éH)ÐHË/ L‰@Lxò@H‚- ¾9B¾‰þƒè H˜¾úúÀ wHcÒH=ë- @:4„q H{/ D¾D‰ÂH‹µ`òÿÿLqˆQID4ÿI9Æ‚ L‰ðD‰…8òÿÿL)àH‰…@òÿÿLhHþ' B Hö¸' H9ÆHNÆH‰ÆHÁàH|H‰µ`òÿÿèzÓåÿH…À„ L‰êL‰æH‰ÇM‰ï耺åÿH‹µ`òÿÿIÁçH‰ÁL‰úLnH‹µXòÿÿH‰0òÿÿL‰èHƒàðL,L‰ïèJºåÿL;¥PòÿÿH‹0òÿÿD‹…8òÿÿt$L‰çH‰8òÿÿD‰…XòÿÿèݼåÿH‹8òÿÿD‹…XòÿÿL‹µ@òÿÿH‹…`òÿÿO|=ðIÎHDÿI9ƃ^ L‰XòÿÿI‰ÌAƒø… ýÿÿE1í½lòÿÿ ‡[ é) € HA. B¾…À…Ìýÿÿ‹…lòÿÿ= ‡ Hc…lòÿÿ‹HòÿÿH/ ¶…É„3 ƒ½Hòÿÿuz‹•lòÿÿ…Ò…Ý A½ éè Ç…lòÿÿ 1ÀéÕüÿÿ € Hc…lòÿÿHº. ¾E, é³üÿÿ D ƒ½lòÿÿþ…gÿÿÿ‹…Hòÿÿ…À„½ ƒø…ä @ L-Y+ ë! € <„à M¾^ÿIƒîIƒïF¿[Aƒøét"AƒÀAøÀ wMcÀHy+ B€< „¶ M9æ„í C¶D < t<!u§I‹?è_ ë¥ D ‹Hòÿÿ…Ét.ƒù…uÿÿÿ…ÀM „ûþÿÿÇ…lòÿÿÿÿÿÿéXÿÿÿ „ ‹5žrs H Uî HwÙ 1À¿ D‰…@òÿÿL‰Hòÿÿèb;÷ÿL‹HòÿÿD‹…@òÿÿéÿÿÿ € I‹?è°ºåÿéÿÿÿ H‘+ B¾ ‰Â…ÀŽ4ÿÿÿfo½pòÿÿIƒÇL‰ñA‰ÀÇ…Hòÿÿ A?é«üÿÿ D ½lòÿÿ A½ w{Hc…lòÿÿH- ¶<„L ƒè <w H‹½pòÿÿèI M9ætIH Í) ë ƒè <wI‹?è) IƒîIƒïM9æt!I¾¶<uØI‹?IƒîIƒïèà¹åÿM9æußL;¥PòÿÿtL‰çèʹåÿH‹EÈdH+%( … HÄÈ D‰è[A\A]A^A_]ÃfH‹µ(òÿÿH½pòÿÿD‰…8òÿÿL‰@òÿÿèÜÿÿD‹…8òÿÿL‹@òÿÿ‰…lòÿÿéúÿÿf D HI* D¾D‰ÂéŠûÿÿòAE1Àéûÿÿ<„] ƒè <w`H‹½pòÿÿD‰…@òÿÿL‰Hòÿÿè6 L‹HòÿÿÇ…lòÿÿþÿÿÿD‹…@òÿÿéIýÿÿf „ H‹½pòÿÿèä¸åÿé¶þÿÿÇ…lòÿÿ é ýÿÿÇ…lòÿÿþÿÿÿéýÿÿM‹Gð¶µkòÿÿL‰0òÿÿH‹½ òÿÿL‰ÂL‰…8òÿÿè H‹½8òÿÿò…@òÿÿè…¸åÿò…@òÿÿL‹0òÿÿE1Àé>úÿÿ¶•kòÿÿI‹wð¹ L‰@òÿÿH‹½ òÿÿè;÷ÿÿL‹@òÿÿI‰Àé úÿÿòA_f(ÓfTjq f."o w f.Òzf/o sfïÉf.Ùz„„ €½kòÿÿ òAGèt(ò én f(àfT% q f.Ì‚~ùÿÿf.Ê‚tùÿÿò^ÃE1Àéùÿÿ€½kòÿÿ òAGèt6ó~ æp òžn f(ÈfTËf.Ñ‚7ùÿÿòAOfTËf.Ñ‚#ùÿÿf.ÀŠË òAOf.ÉŠ» òYÁE1Àé"ùÿÿ€½kòÿÿ òAGèt6ó~ {p ò3n f(ÈfTËf.Ñ‚ÌøÿÿòAOfTËf.Ñ‚¸øÿÿf.ÀŠ` òAOf.ÉŠP ò\ÁE1Àé·øÿÿ€½kòÿÿ òAGèt6ó~ p òÈm f(ÈfTËf.Ñ‚aøÿÿòAOfTËf.Ñ‚Møÿÿf.ÀŠõ òAOf.ÉŠå òXÁE1ÀéLøÿÿ€½kòÿÿ òAGèt6ó~ ¥o ò]m f(ÈfTËf.Ñ‚ö÷ÿÿòAOfTËf.Ñ‚â÷ÿÿf.ÀŠŠ òAOf.ÉŠz f/ÁwqfïÀE1ÀéÛ÷ÿÿ€½kòÿÿ òAGèt6ó~ 4o òìl f(ÈfTËf.Ñ‚…÷ÿÿòAOfTËf.Ñ‚q÷ÿÿf.ÀŠ òAOf.ÉŠ f/Èvòvk E1Àéf÷ÿÿòAgèó~Èn ò€l f(ÌfTÈf.Ñ‚÷ÿÿòA_fTÃf.Ђ÷ÿÿf.ʇò f.ÉŠè ò-Fl f/ÍƒÖ fïÉ1Ò¸ f.á›ÂEÐf.Àz f.†ÿ 1À9Ð…_ÿÿÿf(ÁE1ÀéÉöÿÿf „ òAGèó~"n ò%Úk òA_f(ÈfTÊfTÓf.რf.âM‹Gà‚ f.ÒŠvöÿÿf.žk ‡höÿÿf/˜k ƒZöÿÿfïÉf.ÙŠLöÿÿ…FöÿÿL‰8òÿÿL‰Çò@òÿÿè ò@òÿÿL‹8òÿÿE1Àf(ÁéöÿÿòAGM‹fWãu éþõÿÿòA_øf(ÓfT\m f.k w f.Òzf/ k sfïÉf.Ùz„Ê €½kòÿÿ òAGØ„üÿÿò ×j f(àfT% m f.Ìr f.ʃòûÿÿI‹wðI‹ÐL‰@òÿÿè÷ òOk L‹@òÿÿI‰Àé`õÿÿòAGèf(ÐfT¾l f.Òz$f.pj wf/nj sfïÉf.Áz„Œ ò Lj òAGÈf.ʃ© €½kòÿÿ „œ fA.GL‰@òÿÿò…8òÿÿŠ … I‹Àè% I‹àè I‹?è L‹@òÿÿò…8òÿÿE1Àéôÿÿ€½kòÿÿ …% H‹…òÿÿH…À„ôÿÿòAOòéôÿÿòAGèó~ãk ò%›i òA_f(ÈfTÊfTÓf.áƒk f.âM‹Gà‚Q f.ii w f.Òzf/ai sfïÉf.Ùz„ôÿÿL‰ÇL‰@òÿÿèX òh L‹@òÿÿE1ÀéñóÿÿòAWf(ÂfTOk f.i w f.Àzf/ÿh sfïÉf.Ñz„ €½kòÿÿ òAOèt(ò Îh f(áfT%k f.Ü‚cóÿÿf.Ø‚YóÿÿòH,ÁfïÀE1ÀòH,ÊH™H÷ùòH*Âé^óÿÿ¶•kòÿÿI‹71ÉL‰@òÿÿH‹½ òÿÿè_ðÿÿL‹@òÿÿI‰Àé0óÿÿ€½kòÿÿ …˜ýÿÿòAGØòAOøE1Àò_Áé óÿÿ€½kòÿÿ …sýÿÿòAGØòAOøE1Àò]ÁéæòÿÿM‹GðòAGøé×òÿÿM‹Gð¶µkòÿÿL‰0òÿÿH‹½ òÿÿL‰ÂL‰…8òÿÿèŸ éAøÿÿH‹½pòÿÿD‰…@òÿÿL‰HòÿÿèÀ°åÿL‹HòÿÿÇ…lòÿÿþÿÿÿD‹…@òÿÿéóôÿÿòKh E1ÀécòÿÿM‹GÀI‹àL‰0òÿÿò…8òÿÿL‰…@òÿÿè I‹?èˆ L‹…@òÿÿò…8òÿÿL‹0òÿÿé òÿÿI‰ÌA½ é«óÿÿ‹5Ýgs H ¡ã H¶Î 1À¿ A½ è©0÷ÿé€óÿÿf.â‚ f.Ìw@f.Éz:ò%þf f/Ìs,fïɺ f.Á›ÀEÂf.қ„Ðtf.Êf †Ã ò”e é¤ùÿÿf.ârqf.Éz$f.Ìw f/ ¥f sfïÉf.Áz f(Á„tùÿÿf.ÒòSe Šbùÿÿf.mf ‡Tùÿÿf/gf ƒFùÿÿfïÉf.Ùz‹f(Á„2ùÿÿé|ÿÿÿf. 8f wf.Ézyf/ 0f sofïÉf.ÁzeucL‰8òÿÿI‹?ò@òÿÿéŸúÿÿf. ûe w f.Ézf/ óe s fïÉf.Ázt&I‹?L‰@òÿÿèî òžd L‹@òÿÿE1Àé‡ðÿÿM‹f(Ãé{ðÿÿH‹… òÿÿI‹?L‰0òÿÿL‰…@òÿÿH‹0ò…8òÿÿèÓ H‹ òÿÿL‹0òÿÿò…8òÿÿL‹…@òÿÿH‰éŽûÿÿf.ÀŠ=øÿÿf.‡3øÿÿf/Je ƒ%øÿÿ1ÒfïÉ1Àf.Ù¹ ›ÀEÁéùÿÿI‹7L‰ÇL‰@òÿÿè^ ò¶e L‹@òÿÿI‰ÀéÇïÿÿI‹àI‹7è; I‹ÀH‰Æè/ ò‡e L‹@òÿÿI‰Àé˜ïÿÿòAGM‹L‰0òÿÿI‹ÀL‰…@òÿÿò…8òÿÿèÀ I‹àè· L‹…@òÿÿò…8òÿÿL‹0òÿÿéLïÿÿ‹5es 1ÀH½à ¿ L‰@òÿÿèì-÷ÿ€½kòÿÿ L‹@òÿÿ„¥üÿÿI‹àè_ òçd L‹@òÿÿE1ÀéøîÿÿL‰8òÿÿI‹Ðò@òÿÿé¬øÿÿf/Ńù÷ÿÿéËþÿÿf/Ôƒ3ýÿÿ1Àf.ÙfïÀº šÀEÂò*ÀéÆöÿÿ‹5wds ¿ 1ÀM)îHà èM-÷ÿL‰èA½ HÁàI)ÇéðÿÿèC°åÿ ó úUE1ÀH‰åHƒìdH‹%( H‰Eø1ÀH¾„Àt$f. „ L‰ÂHƒÇHÁâL)ÂLH¾„ÀuæH‹EødH+%( uÉL‰ÀÃèݯåÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1Àèp¿åÿ…À”ÀH‹UødH+%( uÉÃ蕯åÿ D UH‰åATHì Hƒ $ HƒìdH‹%( H‰Eè1Àè£G €=”rs t-¶Šrs ò†a „ÀufïÀH‹EèdH+%( uOL‹eøÉÃL¥àïÿÿI‰Á¹ 1ÀLøÞ º ¾ L‰çèæÊåÿ1öL‰ç茩åÿÆ*rs …À”Àˆ rs ë’èã®åÿ ó úU1ÒH5ÿÿÿH=‹þÿÿH‰åHƒìdH‹%( H‰Eø1Àè0¾ 1ÒH=ðÿÿHCÂH‹UødH+%( uÉÃ莮åÿff. „ ó úUH‰åAUATSHƒìdH‹%( H‰EØ1ÀH…ÿtkH‹G I‰ýE1äH…Àt; @ I‹UJ‹ âH…Ût! H‰ßèçÔ H{èÞÔ H‹[H…ÛuæI‹E IƒÄI9ÄrÉH‹EØdH+%( u,HƒÄL‰ï[A\A]]éP¾ H‹EØdH+%( u HƒÄ[A\A]]ÃèÑåÿó úU1Ò¹ H‰åATLMØLEàHƒì(dH‹%( H‰Eè1ÀHÇEØ HÇEà èO¾ H‹}àA‰Äèã©åÿH‹}ØèÚ©åÿH‹EèdH+%( u D‰àL‹eøÉÃè]åÿff. „ fó úUH‰åAWAVI‰öAUATSHƒì8H‰u¨dH‹%( H‰EÈ1ÀHÇE¸ HÇEÀ H…ÿ„ I‰ÿI‰üH…ö„® 蘽 L‰÷H‰Ãè½ H9Âä H‹E¨HÇE Lu¸H‹@ H…À„¹ H‹M¨H‹u H‹QH‹ òH…Û„Ž LmÀë „ H‹[H…ÛtoH‹SH‹3M‰ñM‰è¹ L‰ÿè=½ H‹}ÀA‰ÄèѨåÿH‹}¸èȨåÿE…ätÃL‰ÿE1ä踼 H‹}¨è¯¼ H‹EÈdH+%( uUHƒÄ8L‰à[A\A]A^A_]Ãf D H‹E¨H‹@ HƒE H‹M H9Á‚GÿÿÿH‹}¨M‰üèb¼ ë±L‰e¨M‰÷éÿÿÿ @ I‰ôëœèæ«åÿf D ó úU1Ò¹ H‰åATLMØLEàHƒì(H‹?dH‹%( H‰Eè1ÀHÇEØ HÇEà è\¼ H‹}àA‰Äèð§åÿH‹}Øèç§åÿH‹EèdH+%( u D‰àL‹eøÉÃèj«åÿf. „ ó úUH‰åAVI‰öAUI‰ý¿ ATSfH~ÃHƒì dH‹%( H‰EØ1ÀHÇEÈ HÇEР虽åÿH…ÀtvH‰I‹} LMÈLEÐÇ@ H‰ÂL‰öI‰ÄÇ@ ¹ 褻 A‰Å…Àu5H‹}Ðè4§åÿH‹}Èè+§åÿH‹EØdH+%( u&HƒÄ D‰è[A\A]A^]à @ L‰çè §åÿëÁA½ôÿÿÿëË葪åÿó úUH‰åAWfI~ÇAVI‰öAUI‰ý¿ ATS‰ÓHƒì(dH‹%( H‰EÈ1ÀHÇE¸ HÇEÀ èżåÿH…ÀtzL‰8I‹} LM¸LEÀ‰X¹ H‰ÂL‰öÇ@ I‰ÄèÔº A‰Å…Àu=H‹}Àèd¦åÿH‹}¸è[¦åÿH‹EÈdH+%( u.HƒÄ(D‰è[A\A]A^A_]Ãf. „ L‰çè(¦åÿë¹A½ôÿÿÿëÃ蹩åÿf „ ó úUH‰åAVAUI‰ý¿ ATSH‰óHƒì dH‹%( H‰EØ1ÀHÇEÈ HÇEÐ èÐ H…À„¯ L‹3I‰ÄL‰÷èç¡åÿH‰ÆH…À„ fInÆI‹} LMÈL‰âCLEй AÇD$ AD$èÚ¹ A‰Å…ÀuSL‹CH‹ HÙ 1À‹5]s ¿ èã%÷ÿH‹}ÐèJ¥åÿH‹}ÈèA¥åÿH‹EØdH+%( u4HƒÄ D‰è[A\A]A^]ÃfL‰çè¥åÿë£A½ôÿÿÿëÍL‰çA½ôÿÿÿè ¥åÿë½è™¨åÿf „ ó úUH‰åHƒìH‹?dH‹%( H‰Eø1Àè]¼ ¶ÀƒèH‹UødH+%( uÉÃèQ¨åÿó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈH‹H‹P H…ÒtNI‰üI‰÷LmÀE1öH‹HJ‹ ñH…Ût+ „ H‹3I‹<$L‰êèá» „Àt%H‹[H…ÛuäI‹H‹P IƒÆI9Ör¿¸ € H‹UÈdH+%( uHƒÄ[A\A]A^A_]Ã襧åÿ D ó úUH‰åAVAUI‰ýATI‰ôSH‰ÓHƒìH‹?dH‹%( H‰EØ1Àè]» „À„Å H‹H…Û„¹ ‹CƒøtAƒø„x E1í…À„E H‹EØdH+%( …™ HƒÄD‰è[A\A]A^]Ãf. „ L‹C‹5 [s L‰á1ÀHª ¿ èà#÷ÿ‹5îZs L‰á1ÀH× ¿ èÄ#÷ÿL‹s¿ 1ÀÇC ‹5ÀZs H × L‰ñè#÷ÿHuÐI}èßÿÿ…Àt,L‰áHüÖ f‹5ŽZs ¿ 1ÀA½ÿÿÿÿèh#÷ÿé6ÿÿÿ H‹uÐL‰÷èäÙÿÿH‹MÐ1ÒL‰îH‰ßI‰Æè âÿÿH‹uÐL‰÷A‰Åè!ÔÿÿH‹uÐL‰÷èuÓÿÿH‹}Ðè¼ßÿÿE…íu‹ò‹5!Zs L‰áHã ¿ ¸ èô"÷ÿéÂþÿÿ € ò‹5òYs L‰áH Ö ¿ ¸ èÅ"÷ÿé“þÿÿL‹CòL‰á¿ ‹5¾Ys H£ ¸ E1íè–"÷ÿédþÿÿL‰áHÕ éÿÿÿ茥åÿff. „ ó úUH‰åHƒì H‹?dH‹%( H‰Eø1ÀHMèHUðHÇEè HÇEð èå¹ H‹}ð蜡åÿH‹}èè“¡åÿH‹EødH+%( uÉÃè ¥åÿff. „ fó úU¿ H‰åATHƒìdH‹%( H‰Eè1Àèi·åÿI‰ÄH…Àt91ÒH5õÿÿH=‘ôÿÿèL´ I‰$H= ðÿÿw0IÇD$ AÇD$ AÆD$ H‹EèdH+%( uL‰àL‹eøÉÃL‰çE1äèå åÿëÛè~¤åÿff. „ ó úUH‰åAUI‰ýATSHƒìH‹?dH‹%( H‰EØ1ÀH‹G H…ÀtDE1äf D H‹WJ‹ âH…Ût% H‰ßè×Ê H{èÎÊ H‹[H…ÛuæI‹} H‹G IƒÄI9ÄrÅH‹EØdH+%( uHƒÄ[A\A]]鿳 èÚ£åÿf. „ ó úUH‰åAUATSHƒìdH‹%( H‰EØ1ÀH…ÿ„€ I‰ýHèRÊ I‹} H‹G H…ÀtAE1ä H‹WJ‹ âH…Ût% H‰ßè'Ê H{è Ê H‹[H…ÛuæI‹} H‹G IƒÄI9ÄrÅ訳 H‹EØdH+%( u,HƒÄL‰ï[A\A]]釟åÿH‹EØdH+%( u HƒÄ[A\A]]Ãè£åÿ „ ó úUH‰ÑH‰åAVI‰þ¿ AUI‰ÕH5Ó ATI‰ôHƒì‹5ÔVs dH‹%( H‰EØ1Àè¬ ÷ÿHuÐI|$èžÛÿÿA‰À¸ÿÿÿÿE…ÀuIH‹uÐL‰ïèÖÿÿH‹MÐ1ÒL‰æL‰÷I‰ÅèÑÞÿÿH‹uÐL‰ïA‰ÄèRÐÿÿH‹uÐL‰ïè¦ÏÿÿH‹}ÐèíÛÿÿA÷ÜÀH‹UØdH+%( u HƒÄA\A]A^]Ãè8¢åÿ „ ó úUH‰ùH‰åAWAVL}ÀI‰þ¿ AUI‰õATSH‰ÓHYÒ Hƒì(‹5ýUs dH‹%( H‰EÈ1ÀèÕ ÷ÿH{L‰þèÉÚÿÿA‰Ä…ÀuFH‹uÀL‰÷èFÕÿÿH‹MÀº 1ÿH‰ÞI‰Æè ÞÿÿH‹uÀL‰÷A‰ÄèÏÿÿH‹uÀL‰÷èÕÎÿÿH‹}Àè ÛÿÿM…ít4H‹;HM¸L‰úL‰îHÇE¸ HÇEÀ è¶ H‹}Àè¼åÿH‹}¸è³åÿH‹EÈdH+%( uHƒÄ(D‰à[A\A]A^A_]Ãè-¡åÿff. „ fó úUH‰åHƒìòdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃèë åÿff. „ ó úUfïÀH‰åHƒìdH‹%( H‰Eø1Àò*GH‹EødH+%( uÉÃè¦ åÿf D ó úUH‰åATI‰üSH‰óH‰þH=gN Hƒì dH‹%( H‰Eè1Àè-°åÿ…À„õ L‰æH=TN è°åÿ…À„N L‰æH=™N è_¯åÿ…À„g L‰æH=«Ð èH¯åÿ…À„ L‰æH=œÐ èѯåÿ…À„I L‰æH=FN 躯åÿ…À„R L‰æH=N 裯åÿ…À„S L‰æH=èM 茯åÿ…À„T L‰æH=KÐ èu¯åÿ…À„m L‰æH=;Ð è^¯åÿ…À„F ‹5”Ss L‰á1ÿ1ÀH$Ð èm ÷ÿò…S ë è«\ûÿfïÀò*À‹5aSs L‰á¿ H Ð ¸ òEØè/ ÷ÿòEØH‹EèdH+%( …ñ HƒÄ [A\]Ãf D ècçôÿ„Àt_ò?Q ë¢ D èÛcûÿòS H‰ÇH…Àtˆè{f fïÀò*Àévÿÿÿf „ è{Í écÿÿÿf D ¶{ H‹3è”çôÿ„Àu¡fïÀéDÿÿÿ € è›qûÿfïÀ‹ òH*Àé(ÿÿÿ èƒqûÿfïÀ‹@òH*ÀéÿÿÿfèkqûÿfïÀ‹@òH*Àé÷þÿÿf. „ è»îÿÿéãþÿÿf D è]ùÿéÓþÿÿè1žåÿó úUH‰åAUATI‰Ô1ÒS‰óL‰æHƒì(H‹?dH‹%( H‰EØ1Àèî± ò.P „ÀufïÀ„Ûu"H‹EØdH+%( …Ü HƒÄ([A\A]]à @ è£óÿI‰ÅH…À„¯ ¾@ L‰çèú£åÿH…Àt}L‰çè-–åÿI‰ÄH…À„› ¾@ H‰ÇèÔ£åÿ¾@ L‰çÆ /èä°åÿL‰æL‰ïÆ /èÆTôÿò–O …ÀtfïÀL‰çòEÈè©™åÿòEÈL‰ïòEÈè×HóÿòEÈéCÿÿÿ D L‰æL‰ïè}TôÿòMO …ÀtÍfïÀëÇ òQ éÿÿÿèöœåÿòþP ë¨ff. „ ó úUH‰åAUI‰ÕATHƒì dH‹%( H‰Eè1Àè€ùÿH‰Çè!;ùÿò¹P H…Àt,H‰ÆL‰ïI‰ÄèÖÇ òÆN …Àu2L‰çòEØèݘåÿòEØH‹EèdH+%( uHƒÄ A\A]]à € fïÀëÈèMœåÿf. „ ó úUH‰øH‰åHƒìdH‹<%( H‰}ø1ÿ¶~A‰øAƒàðH…ÒtFE„ÀtAA€øðtg@ÀïƒçHƒDøA€øuH9ÊsoHƒ€È € H1ÊH÷ àÿt Hƒ€à H‹EødH+%( uGÉà H÷ ðÿÿtãHƒ€Ø ëÙ D ¶v@ÀîƒæHƒ„ðˆ ëªf. „ Hƒ€Ð ë–èq›åÿó úUH 2Ì H5AÌ fHnÁHGÌ H NÌ H‰åHƒìPdH‹%( H‰EøHÌ fHnÈHÌ flÁfHnÐHÌ )E°fHnÆfHnØH Ì flÂfHnà1À)EÀfHnÂflÃ)EÐfHnÁflÄ)EàƒÿwHcÿH‹Dý°H‹UødH+%( uÉÃ貚åÿfó úUH CÈ HcÇE1ÀfHnÁH5¤Ë H 3ð H=Ë H‰åHì dH‹%( H‰UøHhà fHnÊHbà flÁfHnÒHÁq )…pÿÿÿfHnÆfHnÚH5fË flÂH.ä )E€fHnÁfHnâH2Ë flÃfHnêH ,Ë )EfHnÆH%Ë H5ÌŸ flÄfHnòHË )E fHnÇfHnúH=Uq flÅHWÞ )E°fHnÁfHnÊflÆ)EÀfHnÆflÇ)EÐfHnÇflÁ)EàƒøwL‹„ÅpÿÿÿH‹EødH+%( uÉL‰ÀÃèe™åÿ D ó úUHãp fHnÊH‰åHì ¶WdH‹%( H‰EøHÉÝ ‰ÑfHnÐflÊáð „þ €ùð„ H Àê)MàH5—Æ fHnØfHnÆHïÁ flÃH5îÉ fHnà)…pÿÿÿfHnÆH;p H5eî flÄfHnèH´â )E€fHnÆH5ÑÉ fHnðflÅHÉ H °É )EfHnÆfHnøH5ŠÉ flÆH™É H=@ž )E fHnÆfHnØH‚É flÇfHnà)E°fHnÁflÃ)EÀfHnÇflÄ)EЃâH‹„ÕpÿÿÿH‹UødH+%( …¢ Éà HÒÈ H5ÀÈ ¶WfHnèfHnÆHÌÈ flÅfHnðÀêH5®È )…pÿÿÿfHnÆH´È ƒâflÆH ŸÈ fHnø)E€fHnÁHŸÈ H5‘È flÇfHnè1À)EfHnÆflÅ)E €ú†EÿÿÿéKÿÿÿè^—åÿff. „ ó úUHãÄ fHnâHJÈ fHnêHÔì H‰åAWfHnòHOÈ AVfHnúH&È AUATSHì( óoFóoN(dH‹%( H‰EÈHå¿ fHnÐHß¿ fHnØHBn flâfHnÐHÂà flë)¥ðþÿÿfHnØflòHÀÇ ) ÿÿÿfHnÐfHnâH»Ç )µÿÿÿH¤Ç flûflâóoVXfHnØfHnêH”Ç )¥ÐþÿÿH/œ flëfHnà)½ÀþÿÿfHnòHÎÚ óo^hHµm )àþÿÿfHnúfHnèflôflý)µ ÿÿÿóov)½0ÿÿÿóo~8fÔÆfÔÏfÔÁóoNHfÔÊfÔÁóoNxfÔËfÔÁfoÈfsÙfÔÁfI~ÄM…äu(H‹EÈdH+%( …m HÄ( [A\A]A^A_]à L5ÈÆ I‰ÿH‰ùI‰õº ¾ L‰÷è¾åÿL‰ùº ¾ H=œÆ è¥åÿL‰ùº L‰÷¾ èåÿI‹…È H…À…¸ I‹…Ð H…À… I‹…Ø H…À…E I‹…à H…À…’ L‰à1ÛL5UÆ ƒàH‰…¸þÿÿë „ HƒÃHû€ „Ñ I‹D H…Àtåfo•ðþÿÿfo ÿÿÿfo¥ÿÿÿfoÀþÿÿ)•@ÿÿÿfoµÐþÿÿfo½àþÿÿ)Pÿÿÿfo• ÿÿÿfo0ÿÿÿ)¥`ÿÿÿ)pÿÿÿ)u€)})U )]°H‹Œ @ÿÿÿˆK fïÀòH*ÀòYzF M…äˆ[ fïÉòI*Ìò^ÁL‰ò¾ L‰ÿ¸ HƒÃèû’åÿHû€ …/ÿÿÿI‹…ˆ H…À…$ I‹… H…À…Á I‹…˜ H…À…_ I‹… H…À…ý I‹…¨ H…À…› I‹…° H…À…9 I‹…¸ H…À…× I‹…À H…À„ÆýÿÿH‹UÈdH+%( …3 H…ÀˆÑ fïÀòH*ÀòY‘E M…䈘 fïÉòI*Ìò^ÁL‰ÿHÄ( ¾ [H /Ä A\¸ A]HuÄ A^A_]éú‘åÿf. „ H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀòY E M…䉥þÿÿL‰àfïÉHÑèH …¸þÿÿòH*ÈòXÉéþÿÿˆã fïÀòH*ÀòYàD M…䈨 fïÉòI*Ìò^ÁH ‡Ã ¾ L‰ÿHÕà ¸ èZ‘åÿé×þÿÿˆ fïÀòH*ÀòYŽD M…äˆÒ fïÉòI*Ìò^ÁH .à ¾ L‰ÿHƒÃ ¸ è‘åÿéuþÿÿˆ fïÀòH*ÀòY<D M…äˆÅ fïÉòI*Ìò^ÁH Õ ¾ L‰ÿH1à ¸ è¶åÿéþÿÿˆ¨ fïÀòH*ÀòYêC M…äˆm fïÉòI*Ìò^ÁH | ¾ L‰ÿHß ¸ èdåÿé±ýÿÿˆ fïÀòH*ÀòY˜C M…äˆâ fïÉòI*Ìò^ÁH  ¾ L‰ÿH ¸ èåÿéOýÿÿˆ‚ fïÀòH*ÀòYFC M…äˆG fïÉòI*Ìò^ÁH ÂÁ ¾ L‰ÿH; ¸ èÀåÿéíüÿÿˆ: fïÀòH*ÀòYôB M…äˆÿ fïÉòI*Ìò^ÁH  ¾ L‰ÿHéÁ ¸ ènåÿI‹…à H…À„nûÿÿˆ fïÀòH*ÀòY—B M…äˆ× fïÉòI*Ìò^ÁH »Á ¾ L‰ÿHŒÁ ¸ èåÿé ûÿÿˆB fïÀòH*ÀòYEB M…äˆ fïÉòI*Ìò^ÁH WÁ ¾ L‰ÿH:Á ¸ è¿Žåÿéªúÿÿˆ» fïÀòH*ÀòYóA M…䈀 fïÉòI*Ìò^ÁH dÀ ¾ L‰ÿHèÀ ¸ èmŽåÿéŠûÿÿˆ¨ fïÀòH*ÀòY¡A M…äxqfïÉòI*Ìò^ÁH À ¾ L‰ÿHšÀ ¸ è ŽåÿéúùÿÿL‰àL‰âfïÉHÑèƒâH ÐòH*ÈòXÉéhÿÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀé0ÿÿÿL‰àL‰âfïÉHÑèƒâH ÐòH*ÈòXÉéwÿÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéCÿÿÿL‰àL‰âfïÉHÑèƒâH ÐòH*ÈòXÉééýÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀé±ýÿÿL‰àL‰âfïÉHÑèƒâH ÐòH*ÈòXÉéýÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéÎüÿÿL‰àL‰âfïÉHÑèƒâH ÐòH*ÈòXÉé#üÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéëûÿÿL‰àL‰âfïÉHÑèƒâH ÐòH*ÈòXÉé@ûÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéûÿÿL‰àAƒäfïÉHÑèL àòH*ÈòXÉéRúÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéúÿÿL‰àL‰âfïÉHÑèƒâH ÐòH*ÈòXÉéûÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéÞúÿÿL‰àL‰âfïÉHÑèƒâH ÐòH*ÈòXÉé{ûÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéCûÿÿL‰àL‰âfïÉHÑèƒâH ÐòH*ÈòXÉéáüÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀé©üÿÿL‰àL‰âfïÉHÑèƒâH ÐòH*ÈòXÉé¡ûÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéiûÿÿL‰àL‰âfïÉHÑèƒâH ÐòH*ÈòXÉéüÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéÙûÿÿè3Œåÿ ó úUH‰åAWAVAUATE1äSHìh ‰•<ÿÿÿHÖ¼ fHnÒH༠fHnêHæ¼ dH‹%( H‰EÈHµ¼ fHnòHÔ¼ fHnúHc¹ fHnÊHʼ fHnÂHTá fHnØH¼ fHnàH‘¼ flÓflì)•€þÿÿ)pþÿÿfHnèH}¼ flõ)µ þÿÿfHnðH]´ flþ)½þÿÿfHnøHL´ fHnØH¯b flÏflÃfHnàfHnÚ)ÐþÿÿH Õ flÜHA¼ )…ðþÿÿfHnâfHnÀH¼ óoO8H ¼ fHnÒH¼ ) ÿÿÿfHnèHý» flàóoGflÕfHnðfHnê)¥ÿÿÿflîóogHÔ» Hv )Àþÿÿóoo(fHnøfHnòfl÷fÔÄH Ï )•àþÿÿfÔÍ)µ°þÿÿóowXHáa fÔÁóoOHfHnØfHnúflûóoŸ˜ fÔÎ)½ ÿÿÿóohfÔÁóoOxfÔÏfÔÁóoˆ óo—¸ óo§¨ fÔËfÔÔfÔÊfoÑfsÚfÔÊfH~ÊfoÈfsÙfÔÁfH~ÀH„q Hƒ¿È H‰ûI‰õ… E1ÒHƒ¿Ð tBH‰÷‹µ<ÿÿÿAº H ¸h L5KÊi HcöLèº L‰ò1ÀD‰•8ÿÿÿèø‡ÿÿD‹•8ÿÿÿAÄE1ÿë f „ IƒÇIƒÿtöJƒ|û „³ foÐþÿÿfo¥ðþÿÿIcüH1’ ‹µ<ÿÿÿfo ÿÿÿLïH 6h )@ÿÿÿfoµÿÿÿfo½àþÿÿH²Éi )¥Pÿÿÿfo•ÀþÿÿD)æE…Òfo°þÿÿHEÈ1Àfo¥ ÿÿÿ)`ÿÿÿHcöEr)µpÿÿÿ)}€)U)] )e°N‹„ý@ÿÿÿè ‡ÿÿE‰òAÄIƒÿ…-ÿÿÿL‰ ÿÿÿE1öI‰ÝL=1Éi f „ Kƒ¼5ˆ „ƒ ‹µ<ÿÿÿfo€þÿÿIcüHJ‘ foµpþÿÿfo½ þÿÿH Pg L‰úfo…þÿÿD)æAZH½ ÿÿÿE…Ò)@ÿÿÿHcöHEÈ)µPÿÿÿ1À)½`ÿÿÿ)…pÿÿÿN‹„5@ÿÿÿèd†ÿÿA‰ÚAÄIƒÆIƒþ@…`ÿÿÿL‰ëL‹ ÿÿÿHƒ»Ø „è ‹µ<ÿÿÿIcüL=© H ¿f LïL5OÈi Lø¸ D)æE…ÒL‰òIEÏHcö1Àèù…ÿÿAÄHƒ»à …ï „ H‹EÈdH+%( …ê HÄh D‰à[A\A]A^A_]à „ Hcµ<ÿÿÿL5ÚÇi 1ÀLa¸ H 0f L‰òL‰ïI‰÷è„…ÿÿHƒ»Ð Aº A‰Ä„ýÿÿD‰þHcøAº )ÆLïH Ö é=ýÿÿHƒ»à „bÿÿÿ‹<ÿÿÿIcÄH ³ L5cÇi I| H½e D)ãE…ÒHDÈHcóLü· L‰ò1Àè…ÿÿAÄéÿÿÿ‹<ÿÿÿIcÄL‰ùI| D)ãëÎèN†åÿff. „ ó úUH Ó³ H5Ç· fHnÁH‰åHƒì0dH‹%( H‰EøH—· fHnÈHŸ· flÁfHnÐ1À)EÐfHnÆflÂ)EàƒÿwHcÿH‹DýÐH‹UødH+%( uÉÃèÂ…åÿfó úUfïÀH‰åAWAVAUATSH‰ûHƒì8H‰u¸dH‹%( H‰EÈH‰ðH‹¶è H‰u°L‹¨ð HÇG ‹Ph…ÒŽE H‰}¨E1ÿLfE1öD‰ûI‰Ç @ I‹|$A‹4$ƒÃIƒÄè;ÆôÿAÆA9_hâMcöH‹]¨K<vHÁç貫 I‰ÆH…À„ H‹E¸‹@h…ÀŽç L‹M°ƒèH‰]¸E1äH@IDÁI‰Çf „ M‹QM…Ò„“ M‹Y1É1Òë?f „ I<It fHnÁAƒÄfHnÎH‰_(L@0H‰?flÁGHƒÂH‰ñI9ÒtZH‰ÐIt HÁèIÃH‹8IcÄH@HÁàH£×I‰ÀsÍI‹E…ät›I|ÐH9O uH9_(uŠHƒÂH‰w H‰ñI9Òu°f. „ IƒÁM9Ï…CÿÿÿL‰ÆL‰÷H‹]¸èä}åÿI‰ÅH…À„ E…ä„‹ AD$ÿM‰ïL%@ç H@HÁàMt0 I‹O(M‹O L‰â¿ M‹G‹5Ê7s 1Àè¯ ÷ÿH‹H…ÀtgI‹wëH‰ÐHHH;psHHH‹H…ÒuçfïÀI‰L‰ÿH‰ÞAGL‰9IƒÇ0è ´ôÿM9÷u”L‰k1ÀH‹UÈdH+%( unHƒÄ8[A\A]A^A_]ÃH‰Ù1Àë²f „ IcÄIƒÁL@IÁàM9Ï…Hþÿÿé ÿÿÿ1ÿéùýÿÿ1öL‰÷èâ|åÿI‰ÅH…Àu–ƒ=;Fs t"E1íëˆ @ ¸ôÿÿÿëƒèì‚åÿE…ätÝM‰õéàþÿÿH‹ hs º3 ¾ E1íH=Üå è›åÿÇíEs é<ÿÿÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉHƒÇé3© èw‚åÿ € ó úUH‰åHƒìdH‹%( H‰EøH‹H…Àuë) D HƒÀH‹ H…ÀtH9pwîH9p wHƒÀH‹ H…Àuè¸ÿÿÿÿë D ‹@(H‹UødH+%( uÉÃèÿåÿf. „ D ó úUH‰åAWAVAUATSHƒì(L‹dH‹%( H‰EÈ1À…Ò…Ð I‰õH…ö„f A€¿¹ …x AƇ¹ 1ÀL‰ïI—¼ H5 å èF{åÿƒø„ý H5ý¡ º MuL‰ïè…•åÿH ®-p H5³ …ÀMEõë € H‹sHƒÃH…öt{L‰÷èSåÿA‰Ä…Àuä‹{Hu°ILJÀ A‰¿¼ è®”åÿ…ÀurHiE° Êš;HE¸I‰‡À ë D AƇ¹ E1äH‹EÈdH+%( …¯ HƒÄ(D‰à[A\A]A^A_]ÃAƇ¹ L‰îH=fä 1ÀA¼ÿÿÿÿèáD ëº € ‹5–4s Hä 1ÿ1Àèrýöÿë›ILJÀ A‹¿¼ Hu°è”åÿ…ÀuHiE° Êš;HE¸I‰‡À E1äéaÿÿÿ‹5D4s H±ã 1ÿ1Àè ýöÿëàA¼ÿÿÿÿé>ÿÿÿè €åÿff. „ ó úUL´± H‰åHƒìdH‹%( H‰EøH9,p ë € L‹@HƒÀM…Àt#9xuîH‹EødH+%( uÉL‰ÀÃf. „ Lc± ëÙè¢åÿfó úUH‰åAWAVAUATSHƒìhH‰u€L‹>dH‹%( H‰EÈ1ÀH‹FHÇE¸ L9ø„C HÇ E1öH‰ûI‰ÔHE¸HÇE L‰ùH‰…xÿÿÿHEÀH‰EˆL‰ð € H‹9HƒE H‰AH‰M¸H‰}˜HÇ H…ÿ„ H‹} H‰ø¨„g HqHÑèƒçH‰u¨tH‰ÊfH‹RHÑèHr¨uñH‰u¨H…À„O H‹E¨L‹mˆL‹8I‹GH‰EI‰Æf D L‰úL‰öH‰ßAÿÔ…À~"M‰} I‹M‰ýH…Àt)I‰ÇL‰öH‰ßL‰úAÿÔ…ÀÞM‰u I‹M‰õH…Àt7I‰ÆëºfM‰7H‹MH‹EÀH‹QH‹M¨H‰PH‰H‹E¸H‹M˜éÿÿÿf „ M‰>ëÎM‰îH‹E€I‰L‰pH‹EÈdH+%( … HƒÄh[A\A]A^A_]ÃH‰E¸I‰ÆH‹@I‰ÏH‰E¨H…À„… HEÀH‰E „ L‹m @ L‰úL‰öH‰ßAÿÔ…À~"M‰} I‹M‰ýH…Àt)I‰ÇL‰öH‰ßL‰úAÿÔ…ÀÞM‰u I‹M‰õH…Àt'I‰ÆëºfM‰7L‹u¨L‹}ÀI‹FL‰u¸H…ÀtH‰E¨ë’fM‰>ëÞL‰u¨L‹u€L‹m¨ € L‰úL‰îH‰ßAÿÔ…À~%M‰>I‹M‰wH…Àt.M‰þI‰ÇL‰îH‰ßL‰úAÿÔ…ÀÛM‰.I‹E M‰uH…ÀtlM‰îI‰Åë³L‰m¨L‹m¨M‰/M‹u M‰}M…ö„´þÿÿA¿ ë € I‹M‰nH…À„˜þÿÿM‰õI‰ÆA€ÇuäL‰òL‰öH‰ßAÿÔI‹M‰nH…ÀuÜéoþÿÿL‰}¨M‰ïë—H‹½xÿÿÿH‹E H‰}¨éýÿÿèu|åÿH‰Èé+þÿÿf. „ ó úUH‰åAUI‰ýATL¥\ÿÿÿL‰çHì dH‹%( H‰Eè1ÀèÌ‘åÿ…Àt3‰ÇHµ`ÿÿÿº€ èÒ3 ‹50s H Øì 1ÿI‰ÀHç 1ÀèåøöÿL‰ïL‰æèŠ~åÿ‰Ç…Àt1Hµ`ÿÿÿº€ è3 ‹5Ñ/s H –ì 1ÿI‰ÀH¥ 1Àè£øöÿL‰çèkzåÿ‰Ç…Àt1Hµ`ÿÿÿº€ èQ3 ‹5’/s H Wì 1ÿI‰ÀHf 1ÀèdøöÿH‹EèdH+%( u HÄ A\A]]ÃèS{åÿ ó úUH‰åAUI‰ýATL¥\ÿÿÿL‰çHì dH‹%( H‰Eè1Àè¼åÿ…Àt3‰ÇHµ`ÿÿÿº€ èÂ2 ‹5/s H Èë 1ÿI‰ÀH׬ 1ÀèÕ÷öÿL‰ç¾ èØsåÿ‰Ç…Àt1Hµ`ÿÿÿº€ è~2 ‹5¿.s H „ë 1ÿI‰ÀH“¬ 1Àè‘÷öÿL‰ïL‰æè6}åÿ‰Ç…Àt1Hµ`ÿÿÿº€ è<2 ‹5}.s H Bë 1ÿI‰ÀHQ¬ 1ÀèO÷öÿL‰çèyåÿ‰Ç…Àt1Hµ`ÿÿÿº€ èý1 ‹5>.s H ë 1ÿI‰ÀH¬ 1Àè÷öÿH‹EèdH+%( u HÄ A\A]]Ãèÿyåÿff. „ @ ó úUH‰åHì dH‹%( H‰Eø1Àèýsåÿ…Àt3‰ÇHµpÿÿÿº€ ès1 ‹5´-s H iê 1ÿI‰ÀHˆ« 1Àè†ööÿH‹EødH+%( uÉÃè€yåÿó úUH‰åHì dH‹%( H‰Eø1ÀèÍxåÿ…Àt3‰ÇHµpÿÿÿº€ è1 ‹5D-s H éé 1ÿI‰ÀH« 1ÀèööÿH‹EødH+%( uÉÃèyåÿó úUH‰åHì dH‹%( H‰Eø1Àè}wåÿ…Àt3‰ÇHµpÿÿÿº€ è“0 ‹5Ô,s H ié 1ÿI‰ÀH¨ª 1Àè¦õöÿH‹EødH+%( uÉÃè xåÿó úUH‰åATA¼ Hì˜ dH‹%( H‰Eè1Àè}åÿ…Àt;‰ÇE1äƒøt1Hµ`ÿÿÿº€ è0 ‹5T,s H Ùè 1ÿI‰ÀH(ª 1Àè&õöÿH‹EèdH+%( u D‰àL‹eøÉÃèxåÿf „ ó úUH‰åAUI‰ýATL¥\ÿÿÿL‰çHì dH‹%( H‰Eè1Àèü‡åÿ…Àt3‰ÇHµ`ÿÿÿº€ è‚/ ‹5Ã+s H 8è 1ÿI‰ÀH—© 1Àè•ôöÿL‰ïL‰æè*{åÿ‰Ç…Àt1Hµ`ÿÿÿº€ è@/ ‹5+s H öç 1ÿI‰ÀHU© 1ÀèSôöÿL‰çè;‡åÿ‰Ç…Àt1Hµ`ÿÿÿº€ è/ ‹5B+s H ·ç 1ÿI‰ÀH© 1ÀèôöÿH‹EèdH+%( u HÄ A\A]]Ãèwåÿ ó úUH‰åAUI‰ýATL¥\ÿÿÿL‰çHì dH‹%( H‰Eè1Àèì†åÿ…Àt3‰ÇHµ`ÿÿÿº€ èr. ‹5³*s H (ç 1ÿI‰ÀH‡¨ 1Àè…óöÿL‰ç¾ è˜åÿ‰Ç…Àt1Hµ`ÿÿÿº€ è.. ‹5o*s H äæ 1ÿI‰ÀHC¨ 1ÀèAóöÿL‰ïL‰æèÖyåÿ‰Ç…Àt1Hµ`ÿÿÿº€ èì- ‹5-*s H ¢æ 1ÿI‰ÀH¨ 1ÀèÿòöÿL‰çèç…åÿ‰Ç…Àt1Hµ`ÿÿÿº€ è- ‹5î)s H cæ 1ÿI‰ÀH§ 1ÀèÀòöÿH‹EèdH+%( u HÄ A\A]]Ãè¯uåÿff. „ @ ó úUH‰åHì dH‹%( H‰Eø1Àèuåÿ…Àt3‰ÇHµpÿÿÿº€ è#- ‹5d)s H Éå 1ÿI‰ÀH8§ 1Àè6òöÿH‹EødH+%( uÉÃè0uåÿó úUH‰åHì dH‹%( H‰Eø1ÀèM{åÿ…Àt3‰ÇHµpÿÿÿº€ è³, ‹5ô(s H Iå 1ÿI‰ÀHȦ 1ÀèÆñöÿH‹EødH+%( uÉÃèÀtåÿó úUH‰åHì dH‹%( H‰Eø1ÀèÍåÿ…Àt3‰ÇHµpÿÿÿº€ èC, ‹5„(s H Éä 1ÿI‰ÀHX¦ 1ÀèVñöÿH‹EødH+%( uÉÃèPtåÿó úUH‰åHì dH‹%( H‰Eø1ÀèÝ…åÿ…Àt3‰ÇHµpÿÿÿº€ èÓ+ ‹5(s H Iä 1ÿI‰ÀHè¥ 1ÀèæðöÿH‹EødH+%( uÉÃèàsåÿó úUH‰åAVAUATSHƒì dH‹%( H‰EØ1ÀHƒÿ†Œ 1ɸ D ƒÁI‰ÅIÓåI9ýrò¸ ÓàH˜H€H<Å ‰MÌèý…åÿI‰ÆH…Àt*‹MÌL`1Û‰f. „ L‰çHƒÃIƒÄ(èðöÿÿI9ÝuëH‹EØdH+%( u#HƒÄ L‰ð[A\A]A^]à @ ¿0 1ÉA½ ë”èsåÿ @ ó úUH‰åAVA¾ AUI‰ýATLgS1ÛHƒìdH‹%( H‰EØ1À € L‰çHƒÃIƒÄ(èØøÿÿA‹M L‰ðHÓàH9ØwáH‹EØdH+%( uHƒÄL‰ï[A\A]A^]éönåÿè‘råÿó úUH‰åAWAVAUI‰ýATSH‰óHƒìdH‹%( H‰EÈ1Àè A‰Ä…ÀˆÉ M…í„ L‰ïè ‰Ç辄åÿI‰ÇH…À„9 L‰ïèšž L‰ïƒøwº` H£Â‚Û è ‰Ç臄åÿI‰ÅM…í„÷ 1öë € A€} …} L‰þL‰úD‰çèg£ …Àu3L‰êL‰þD‰çE‹7è …ÀtÎD‰ñH»£ H‰ß1À¾ è•påÿë¾ L‰ïE1äèõmåÿL‰ÿèímåÿH‹EÈdH+%( uuHƒÄD‰à[A\A]A^A_]à @ A¸ D‰ñ¾ H‰ßHK£ è;påÿéaÿÿÿf D E1äë® èCŸ ¿S A‰ÅèVxåÿAƒíAƒÍA}H¯ø葃åÿI‰ÅéÿÿÿèqåÿA¼ôÿÿÿédÿÿÿA¼ôÿÿÿéaÿÿÿf. „ @ ó úUºÿÿÿÿH‰åHƒìdH‹%( H‰EøH‹H9—À¶ÀBÂH‹UødH+%( uÉÃèpåÿff. „ fó úUH‰åHƒìdH‹%( H‰EøH‹G H…ÀtH9ÐvH‰W H‹EødH+%( uÉ1ÀÃèMpåÿff. „ fUH‰åAWAVAUATSHì Hƒ $ HƒìXH‹EL‹u L‹}8H‰… ïÿÿI‰ü‹E0H‰óH‹}‹u(H‰•ïÿÿI‰ÍL‰…°ïÿÿL‰¨ïÿÿH‹H‰½¸ïÿÿ‰µŒïÿÿ‰…˜ïÿÿdH‹%( H‰EÈ1À@„ötH‹BI+EIEH‰BA·´$* L‰÷H± èVåÿA‰Â…À„ H5š¡ L‰÷è<åÿA‰Â…À… A€? „œ A‹´$Ä …ö„w €½˜ïÿÿ …s H‹¨ïÿÿI‹EAÆ H…Ét H‹H…ÒtH‹JH…Ét HBH)Èf D I‹U fHnÀHÂHƒ½°ïÿÿ fHnÊflÁI‹EÆC4 H‰C„ ‹S(ë‰Ðð±K(9Ât ‰ÂBÿJƒøývèL‹½°ïÿÿH‰ÞD‰•¨ïÿÿL‰ÿè/÷ÿH‰ÞL‰ÿè´¬÷ÿH‰ßA‰Åè™÷ÿE‰êE…í„õ D H‹EÈdH+%( … HeØD‰Ð[A\A]A^A_]à E1ÒHƒ½¨ïÿÿ tËHƒì¹ º 1ÀAVM‹Œ$ L½ÀïÿÿLó®i ¾ L‰ÿD‰•ˆïÿÿè÷‰åÿH‹½°ïÿÿL‰þèø¶÷ÿZD‹•ˆïÿÿH…ÀYtJH‹@ H‹¸ïÿÿH‰é_ÿÿÿ € €½˜ïÿÿ t I‹EAÆ H‰CH‹… ïÿÿH‰H‹…¸ïÿÿL‰ é*ÿÿÿfH‹…ïÿÿ€½˜ïÿÿ L‹@… L‰ÿL‰…˜ïÿÿè õÿL‹…˜ïÿÿH…ÀI‰Æ„– A‹„$Ä L‰ÇL‰öA‰†Ä I‹„$ I‰† A·„$( fA‰†( A‹„$Ô A¶”$Ü A‰†Ô A¶†Ü ƒâƒàþ ÐAˆ†Ü èˆ÷ÿL‰÷H‰Ãèr õÿH…Û„ A‹†Ä …À…ò €½Œïÿÿ tqH‹¨ïÿÿI‹EH‹H…ÒtH‹JH…ÉtHBH)ÈI‹U fHnÀHÂfHnÒflÂI‹EH‰Cë0 @ D‹•¨ïÿÿéÁþÿÿ @ H‹IEIÀéáþÿÿf „ ÆC4A‹„$Ð L‹½°ïÿÿH‰ÞA‰†Ð L‰ÿè[ª÷ÿ…À‰…°ïÿÿuaI‹HL‰öHÇPX è¾+õÿH‰ßè&‹÷ÿH‹… ïÿÿAÆ†ß D‹•°ïÿÿH‰H‹…¸ïÿÿL‰0évýÿÿf D H‰ßè`œ÷ÿH‹°ïÿÿH‰HéöþÿÿAºÿÿÿÿéMýÿÿèÐkåÿUH‰åAUI‰õATA‰ÔSH‰ûHƒìdH‹%( H‰EØ1À‰W„ÉtlH‰÷è\håÿ‰ƒøÿt=‰Ç1Ò¾ èG†åÿH‰CH‰ÇH…ÀtbD‰æè#zåÿH…ÀtLfïÀ1ÀCC C0C@H‹UØdH+%( uFHƒÄ[A\A]]Ãf D º ¾Á L‰ï1À蔇åÿë†H‹{è9…åÿ‹;èiåÿL‰ïè:iåÿ¸ÿÿÿÿë«èþjåÿff. „ UH‰åAWAVA‰þAUA‰ÕATM‰ÄSH‰ËHƒì(H‰u¸‹=Q=s dH‹%( H‰EÈ1Àè5}åÿH…À„¼ 1ÒH‰ÞD‰ïI‰Çèì}åÿH9Øt7A¼ÿÿÿÿL‰ÿèéfåÿH‹EÈdH+%( … HƒÄ(D‰à[A\A]A^A_]à @ H‹]¸1ÒD‰÷H‰ÞèŸ}åÿH9Øu³M…äu"ëF H‰ÂL‰þD‰ïè€åÿH9Øu–H…Àx‘I)Üt&‹¥<s L‰þD‰÷L9âIGÔèwåÿH‰ÃH…Àˆhÿÿÿu½E1äédÿÿÿèðiåÿAƒÌÿé^ÿÿÿ € ó úUH‰åAVI‰öAUATI‰ÌSH‰û¾úHƒìdH‹%( H‰EØ1Àèâ „Àt.¾[ L‰÷èìoåÿH…ÀtGH‹C(H…ÀtL9àvL‰c(L9c0‚Ó E1íH‹EØdH+%( …ð HƒÄD‰è[A\A]A^]à D H‹CHƒèL9àrL‰cH‹CI9ÄwH…ÀuL‰cH5cJ L‰÷èÞxåÿA‰Å…ÀtH5°T L‰÷èÈxåÿA‰Å…ÀtqH5ûI L‰÷è²xåÿA‰Å…À…lÿÿÿ¿ èq H…ÀtXH‹SXHHL‰ HƒÃPH‰KfHnÃfHnÊflÁ@H‰ é3ÿÿÿ L‰c0é$ÿÿÿ € L‰#éÿÿÿL‰céÿÿÿ € A½ÿÿÿÿéýþÿÿèphåÿó úUH‰åAVAULmÀATI‰ôSH‰ÓHƒì ‹7H‹zdH‹%( H‰EØ1À€z L‰êtUè ƒåÿL‹uÀ€{ A‹4$L‰êH‹{tKèæ‚åÿH‹EÀL9ðºÿÿÿÿ’À¶ÀGÂH‹UØdH+%( u-HƒÄ [A\A]A^]à D è›qåÿL‹uÀë© D è‹qåÿH‹EÀë³èÀgåÿUH‰åAVAUI‰ýATSH‰óHì dH‹%( H‰EØ1Àè„kåÿƒø…C HuL‰ïè¯tåÿH…À„ú ·uÎL‰ïE1äL5™ èÐqåÿ1öH‰Çè&wåÿH…À„- D L‰æL‰ïèýhåÿI‰ÄH…À„ HµPÿÿÿL‰çèrgåÿ·u΋•PÿÿÿL‰ïè°våÿH‰ÆH…ÀtÀL‰÷èÀvåÿ…Àu´1öL‰çèâ~åÿH…À„¡ H‹H‹xH×H9úré D HH9ús‹2‹BNƒÀƒáüƒàüƒzHL uÛƒþuÖz GNU uͺ H9ÐHGƒøƒZ ¨…Þ …Àt¶ˆº HÃE1ÀH)ƒúƒ| öÂ…Æ …ÒtÆ ë f D ¸ÿÿÿÿH‹UØdH+%( …Ù HÄ [A\A]A^]÷uÎL‰ïè„påÿ1öH‰ÇèÚuåÿH…Àt]E1äL5F˜ L‰æL‰ïègåÿI‰ÄH…Àt=HµPÿÿÿL‰çè&fåÿ·u΋•PÿÿÿL‰ïèduåÿH‰ÆH…ÀtÄL‰÷ètuåÿ…Àu¸é¯þÿÿ ·uÎL‰ïè påÿ1öH‰ÇèbuåÿH…À„AÿÿÿE1äL5Ñ— L‰æL‰ïè4gåÿI‰ÄH…À„ ÿÿÿHµPÿÿÿL‰çè©eåÿ·u΋•PÿÿÿL‰ïèçtåÿH‰ÆH…ÀtÀL‰÷è÷tåÿ…Àu´é2þÿÿH‹LCIƒàøH‰H‹TøH‰TøH‰ÚL)ÂH)уâøƒú‚ˆþÿÿƒâø1ö‰÷ƒÆL‹ 9M‰ 89ÖrïémþÿÿHs‰ÑHÇ HÇD ø HƒæøH)óÚƒâøƒú‚vþÿÿƒâø1ɉσÁL‰>9Ñróé_þÿÿ‹‰‹Tü‰Tüéþÿÿ‰ÒÇ ÇDü é9þÿÿ‹5zs H ßÕ H„– 1ÿèQáöÿ¸ÿÿÿÿéþÿÿèRdåÿfó úUH‰åAWI‰ÏAVE1öAUA½ ATI‰ÔSH‰ûHƒì(H‰u¸·v>L‰E°dH‹%( H‰EÈ1Àèynåÿ1öH‰ÇèÏsåÿH…ÀuAëR „ L‰æL‰÷è5dåÿH‹E¸A‹$H‰ß·p>èqsåÿH‰ÆH…Àt L‰ÿèsåÿ…Àt=IƒÅL‰öH‰ßèneåÿI‰ÆH…Àu¶E1öH‹EÈdH+%( u"HƒÄ(L‰ð[A\A]A^A_]ÃfH‹E°H…ÀtÔL‰(ëÏèmcåÿff. „ fó úUH‰åAWAVAUATE1äSH‰ó1öHì˜ dH‹%( H‰EÈ1Àèœåÿ…Àˆ¶ 1Ò¾ ‰ÇA‰ÆèÓ}åÿI‰ÅH…À„‘ Hu€H‰Çè+påÿH…Àtx·u¾L‰ïE1äL½@ÿÿÿèPmåÿ1öH‰Çè¦råÿH…À„ D L‰æL‰ïè}dåÿI‰ÄH…ÀtuL‰þL‰çèúbåÿ·u¾‹•@ÿÿÿL‰ïè8råÿH‰ÆH…ÀtÈH‰ßèHråÿ…Àu¼A¼ L‰ïè–|åÿD‰÷èn`åÿH‹EÈdH+%( u,HĘ D‰à[A\A]A^A_]Ãf. „ L‰ïE1äèU|åÿë½è.båÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèíaåÿff. „ fó úUfïÀH‰åAWAVE1öAUL-T” ATSHì8 H‹^·N*H‰½øùÿÿH‰µèùÿÿD·fVH‰ßL‰ædH‹%( H‰EÈ1Àf‰úÿÿ)…pûÿÿ)…€ûÿÿ)…ûÿÿ)… ûÿÿHÇ…°ûÿÿ èÇkåÿ1öH‰Çè qåÿH…À„ @ L‰öH‰ßèõbåÿI‰ÆH…À„ù HµpúÿÿL‰÷èjaåÿ‹•púÿÿL‰æH‰ßè©påÿH‰ÆH…ÀtÁL‰ïè¹påÿ…ÀuµH‹µˆúÿÿH‹½øùÿÿA‰ÇèŸLõÿH…ÀtH‹•ˆúÿÿH9Ps H;P ‚³ ·…úÿÿfƒø+„[ †™ f=· t f=…” HÇ…ðùÿÿ HÇ… úÿÿ H‹µ úÿÿ¹ º H‹½ˆúÿÿLô’ èŸDõÿH‰…ØùÿÿH…À…_ H½xûÿÿèú† ‹5As H‹…øùÿÿH ÏÑ H(Ä ¿ L‹€ 1ÀèÝöÿéã fƒø„ HÇ…ðùÿÿ HÇ… úÿÿ fƒø(„cÿÿÿHÇ… úÿÿ0 fƒø„NÿÿÿH‹…¨úÿÿH‰… úÿÿHƒ½ úÿÿ … H‹…øùÿÿ‹5¬s ¿ H|à H‹ˆ 1Àè~Üöÿë_HÇ… úÿÿ0 fƒø„± H‹…(ûÿÿH‰… úÿÿHƒ½ úÿÿ …Ê H‹…øùÿÿ‹5Rs ¿ H"à H‹ˆ 1Àè$Üöÿ @ E1ÿH‹EÈdH+%( …B HÄ8 D‰ø[A\A]A^A_]Ãfƒø>…*ÿÿÿH‹…¨úÿÿH‰… úÿÿHƒèH©÷ÿÿÿ„ÿÿÿH‹… úÿÿHÇ…ðùÿÿ H‰… úÿÿHƒøtHÇ…ðùÿÿ HÇ… úÿÿ H‹µ úÿÿ¹ º H‹½ˆúÿÿL‘ èÄBõÿH‰…ØùÿÿH…À„%þÿÿL‹µøùÿÿH‰ÆIFXH‰ÇH‰…Ðùÿÿè÷Eõÿ·…úÿÿfƒø>”…çùÿÿfƒø¶çùÿÿ”ÀȈ…Àùÿÿ„É fïÀL‰æH‰ßE1íL‰µ0úÿÿL5f …8úÿÿ…Húÿÿ…Xúÿÿèdhåÿ1öH‰ÇèºmåÿH…À„j L‰îH‰ßè•_åÿI‰ÅH…À„R Hµ°úÿÿL‰ïè ^åÿ‹•°úÿÿL‰æH‰ßèImåÿH‰ÆH…ÀtÁL‰÷èYmåÿ…ÀuµHƒ½èúÿÿ „ fƒ½úÿÿ>„@ E1íH…ÀûÿÿHƒ½Ðúÿÿ H‰…Èùÿÿ„× H‰°ùÿÿL‹µÐùÿÿL‰¥¨ùÿÿH‹ÈùÿÿD‰½¸ùÿÿës D MéL˜ H‰ß1À¹ º ¾ èíxåÿH‹½ÈúÿÿH‹µèúÿÿI‰Ø¹ º Lïè*AõÿH‰ÆH…À„? L‰÷èvDõÿLèúÿÿL;Ðúÿÿƒ* L‹…HúÿÿL‹ÈúÿÿM…À„{ÿÿÿH‹½8úÿÿH‹7Lî‹94 ”À¶ÀÁàHcȶ€úòu ƒÀHcȶ€úÿ…>ÿÿÿ€|%…3ÿÿÿPHcÒ‹D…À„ ÿÿÿH‹O1öLÉH‰Ï‹@úÿÿLïHÇf D H9ñ†÷þÿÿH1HÑèH‰ÂHÁâLÂH;:‚ † HpH9ñw×éÉþÿÿf „ H‰ÆH‹…øùÿÿHƒÀXH‰ÇH‰…ÐùÿÿèsCõÿ·…úÿÿfƒø>”…çùÿÿfƒø¶çùÿÿ”À Ȉ…ÀùÿÿH‹…ˆúÿÿÆ…ÈùÿÿH‰…úÿÿL‰æH‰ßL-Ž E1öèñeåÿ1öH‰ÇèGkåÿH…À„n f D L‰öH‰ßè ]åÿI‰ÆH…À„Q Hµ0ûÿÿL‰÷è’[åÿ‹•0ûÿÿL‰æH‰ßèÑjåÿH‰ÆH…ÀtÁL‰ïèájåÿ…Àuµ‹…4ûÿÿƒøt ƒø …Ùûÿÿ‹…Xûÿÿ…À„ËûÿÿH‹èùÿÿH; „5 H;° …‹úÿÿL‹©¨ D‹¡à M…í„“ûÿÿ1öL‰÷è©råÿH‰…ˆûÿÿH…À„Zúÿÿ1öL‰ïèråÿH‰…èùÿÿH…À„@úÿÿH‰ßD‰æèôdåÿH‰ÇH…À„)úÿÿ1öèaråÿH‰…¸ùÿÿH…À„úÿÿHƒx „úÿÿH‹…Pûÿÿ1ÒH÷µhûÿÿƒ½4ûÿÿ”…€ûÿÿ€½Èùÿÿ ‰…pûÿÿA‰Ät%‰ÀH¯…ðùÿÿH;…úÿÿ„N H‹ úÿÿHúÿÿ€½Àùÿÿ …v H…Àûÿÿ1ÉH‰…ÈùÿÿH…0úÿÿH‰…ØùÿÿH…¨ûÿÿH‰…°ùÿÿE…ä„ D‰½àùÿÿL‹µúÿÿI‰ÍéT H‹•°ùÿÿè]cåÿ‹µ´ûÿÿH‹•ØùÿÿH‹½èùÿÿètoåÿH‹…¸ùÿÿ‹0úÿÿ¶–?r H¶?r I‰ÏH‹øùÿÿ‹±Ä …öD„À„Ý ‹ G s 1öL‰ÿ…É@ŸÆ‰òèÑ I‰ÄH…À„Ì H‰Çè ! L‰¥úÿÿ„À…ó A€<$ M‰áLj‹ u%H‹… ûÿÿ€½çùÿÿ H‰…Àùÿÿ…Ô M‰ñLJ‹ H‹½Èùÿÿ¹ º 1À¾ è›tåÿH‹½úÿÿèUåÿL‹½ðùÿÿ¹ L‰÷L‹…Èùÿÿº L‰þèÌ<õÿH‰ÆH…À„Ï H‹½ÐùÿÿMþIƒÅè @õÿD‹¥ úÿÿAƒÄD9pûÿÿ†° H‹…xûÿÿD‰ úÿÿD‰îH…ÀtB‹4¨€½€ûÿÿ H‹½ˆûÿÿ„~þÿÿH•ûÿÿèëråÿ‹µœûÿÿéyþÿÿH‰P éG÷ÿÿ € L‰æH‰ßèebåÿ1öH‰Çè»gåÿH…À„²øÿÿE1öL-mŠ L‰öH‰ßèYåÿI‰ÆH…À„‘øÿÿHµ0ûÿÿL‰÷èXåÿ‹•0ûÿÿL‰æH‰ßèAgåÿH‰ÆH…ÀtÁL‰ïèQgåÿ…Àuµéküÿÿ „ H‰ÁéHûÿÿ‹rL…0ûÿÿH‹½PúÿÿL‰ÂèOmåÿH‹•0úÿÿH‹…Xúÿÿ‹0ûÿÿ‹’Ä H¶b=r I‰Ì…Ò¶U=r D„À„¡ ‹=" s 1ö…ÿL‰ç@ŸÆ‰òè¬ I‰ÇH…À„ H‰Çèè M‰ú„À…f H‰ß1ÀM‰ù¹ LD‰ º ¾ L‰•Èùÿÿè£råÿE¶'H‹½ÈùÿÿèSåÿE„ä…ùÿÿL‹Èúÿÿénùÿÿf D H‹°ùÿÿL‹¥¨ùÿÿD‹½¸ùÿÿH½Húÿÿè.} L‰æH‰ßèÜ`åÿ1öH‰Çè2fåÿH…À„®úÿÿE1íL5ш € L‰îH‰ßèýWåÿI‰ÅH…À„†úÿÿHµðúÿÿL‰ïèrVåÿ‹•ðúÿÿL‰æH‰ßè±eåÿH‰ÆH…ÀtÁL‰÷èÁeåÿ…Àuµ·…úÿÿfƒø+wxfƒø„œ HÇ…ðùÿÿ HÇ… úÿÿ fƒø(…:öÿÿH‹ØùÿÿH‹…úÿÿÆ…Èùÿÿ HAH‰A H‹…ûÿÿH‰…úÿÿé úÿÿH‹… úÿÿH‰…ðùÿÿéÛöÿÿM‰çE1Òé‹þÿÿf=· tf=uHÇ…ðùÿÿ HÇ… úÿÿ ëŽfƒø>…ÓõÿÿH‹…(ûÿÿH‰… úÿÿHƒèH©÷ÿÿÿ„ÃõÿÿH‹… ûÿÿHÇ…ðùÿÿ H‰… úÿÿHƒø„CÿÿÿHÇ…ðùÿÿ HÇ… úÿÿ é(ÿÿÿf D L‰çèð I‰ÇI‰ÂH…À…äýÿÿ¾ L‰çM‰çè H…ÀI‰ÂLEøéÅýÿÿL‹©ø D‹¡0 éÓùÿÿH½HúÿÿD‹½¸ùÿÿèC{ é8ôÿÿL‰ÿL‰½Èùÿÿè(# L‹•ÈùÿÿéýÿÿHÇ…úÿÿ M‰üéKûÿÿL‰ÿèa H‰…úÿÿI‰ÄH…À…0ûÿÿL‰ÿ¾ è H…ÀH‰…úÿÿLEøM‰üé ûÿÿL‰çèÃ" é ûÿÿ€½€ûÿÿ „ ûÿÿƒ½˜ûÿÿ%…ûÿÿHµúÿÿH‰ßèUmåÿ…À…ûúÿÿE1ÿHƒ½úÿÿ L¥°úÿÿ„ãúÿÿL‰µ¨ùÿÿM‰þM‰ïL‹ÀùÿÿëT € ƒ½°úÿÿu7H‹…ØúÿÿH‹•ÐúÿÿH9ÐHBÂH…Àt H‹•ÀúÿÿI9ÕrHÐI9Å‚U D IƒÆL;µúÿÿsL‰âD‰öH‰ßè oåÿH…Àu L‹µ¨ùÿÿM‰ýéWúÿÿ1öL‰ïè kåÿL‰æH‰ßH‰…8úÿÿè]åÿ1öH‰ÇèãbåÿH…À„‘õÿÿE1íL5a… L‰îH‰ßèµTåÿI‰ÅH…À„põÿÿHµðúÿÿL‰ïè*Såÿ‹•ðúÿÿL‰æH‰ßèibåÿH‰ÆH…ÀtÁL‰÷èybåÿ…Àuµ‹…ûÿÿ…À„.õÿÿH‹(ûÿÿH…É„ õÿÿH‹…ûÿÿ1ÒL‰ï1öH÷ñ‰…@úÿÿèkjåÿ‹µûÿÿH‰ßH‰…`úÿÿèÖ\åÿI‰ÅH…À„áôÿÿHµ0ûÿÿH‰Çè›RåÿH…À„ÉôÿÿD‹…XûÿÿE…À„¹ôÿÿ1öL‰ïèjåÿ‹µXûÿÿH‰ßH‰…Púÿÿèƒ\åÿ1öH‰ÇèùiåÿHƒ½8úÿÿ H‰…Xúÿÿ„{ôÿÿH…À„rôÿÿHƒ½Púÿÿ „dôÿÿHƒ½`úÿÿ „VôÿÿD‹…@úÿÿ¾ L‰ÇL‰…ÈùÿÿM‰ÅèabåÿH‰…HúÿÿH‰ÇH…À„%ôÿÿE…íL‹…Èùÿÿ„ 1ÉE1íH•úÿÿA‰ÎH‹½`úÿÿD‰öH‰•Èùÿÿè9låÿ‹ úÿÿH‹•ÈùÿÿH…É„± H‹½HúÿÿD‰èAƒÆAƒÅHÁàHø‰HH‹úÿÿH‰D9µ@úÿÿw¥E‰èé• @ L‹¥ÀùÿÿH‹½øùÿÿM‰ýL‹µ¨ùÿÿI)ÔL¥¸úÿÿL‰æè®<õÿI‰ÁH…À„ øÿÿM;a…ö÷ÿÿA¶A*ƒà< t AöA+„ß÷ÿÿIƒÁ-L!ƒ éÙ÷ÿÿD‹½àùÿÿéVðÿÿH½xûÿÿE‰çèMw édñÿÿH‹… úÿÿH‰…ðùÿÿé¸úÿÿE‰å¾ L‰ïè aåÿH‰…xûÿÿH‰ÇH…À„ ðÿÿE…ätnAD$ÿƒø†á D‰àfo= fo E H‰úÁèHÁàHøfoÐHƒÂfþÁRðH9ÐuëD‰àƒàüAöÄt ‰Â‰—PA9Ôv‰ÑƒÀ‰A9Äv‰Â‰—L…pûÿÿH jçÿÿº L‰îèXåÿD‹¥pûÿÿéÍõÿÿH‹µØùÿÿH‹½øùÿÿè:õÿD‹¥pûÿÿé¡õÿÿAƒÆD;µ@úÿÿ‚þÿÿH‹½HúÿÿE‰èH Þÿÿº L‰ÆD‰@úÿÿè,[åÿéîñÿÿ1ÀéYÿÿÿÆ…çùÿÿ é©óÿÿ¹ º ¾€ H‹½ˆúÿÿLÇ èr3õÿH‰…ØùÿÿH…À„ÓîÿÿH‹…øùÿÿH‹µØùÿÿHƒÀXH‰ÇH‰…Ðùÿÿè¡6õÿÆ…Àùÿÿ HÇ…ðùÿÿ HÇ… úÿÿ€ Æ…çùÿÿ é-óÿÿèÓNåÿ ó úUH‰åAUI‰ÕATHƒì¶Ý4r dH‹%( H‰Eè1À¶Æ4r ·Ä E„À„‡ ‹s 1öL‰ï…À@ŸÆ‰òè I‰ÄH…Àt/H‰ÇèW „ÀucH‹EèdH+%( u^HƒÄL‰àA\A]]à € L‰ïèH I‰ÄH…ÀuÍH‹EèdH+%( u+HƒÄL‰ï¾ A\A]]é[ E1äë L‰çè¨ ë“èñMåÿó úUH‰åAWAVAUATSHì Hƒ $ Hƒì8fïÀdH‹%( H‰EÈ1À)…°ïÿÿH…ÿ„W I‰üH‰óH½°ïÿÿ1ÒL‰æèåêôÿ…À…- ‹¸ïÿÿ…É… 1öL‰ç1ÀèãiåÿA‰Å…Àˆø 1Ò¾ ‰ÇèhåÿI‰ÆH…À„® H‰ÞH‰ÇèƒåÿÿA‰Ç…À~H˜H‰CL‰÷èNgåÿD‰ïè&Kåÿ‹…¸ïÿÿ…ÀulH‹EÈdH+%( …ì HÄ8 D‰ø[A\A]A^A_]à @ LÀïÿÿL‰çº Ç…¬ïÿÿ L…¬ïÿÿL‰îèˆÚôÿ‰Ç…Àxxè½JåÿM‰ìé6ÿÿÿ D L‰çèØJåÿëŠf D ‹5ž s M‰à¿ 1ÀH ¾ H% A¿ÿÿÿÿègÉöÿéDÿÿÿfA¿ÿÿÿÿé?ÿÿÿ D A¿ÿÿÿÿé9ÿÿÿA¿òÿÿÿé.ÿÿÿ‹¬ïÿÿM‰à¿ 1À‹58 s HU° A¿ÿÿÿÿèÉöÿéÿÿÿèLåÿ „ ó úUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hƒì8H‰µ ßÿÿ1öI‰þdH‹%( H‰EÈ1Àè3håÿ…Àˆ A‰ÄL´ßÿÿHÀßÿÿë! „ ¹ H‰ÞD‰çè gåÿI9Ç…_ º L‰îD‰çè‡XåÿHƒø …E D‹´ßÿÿ‹¸ßÿÿAAƒàü‰ÂAƒàüƒ½¼ßÿÿA‰ÇuAƒùtOALcøL‰ú= ~ŽHƒì‹5(ÿr M‰ð1ÀQHg¯ H `¼ ¿ A¿ èðÇöÿXZº éTÿÿÿ @ ¹ H‰ÞD‰çH‰•¨ßÿÿèIfåÿH‹•¨ßÿÿH9Â…¡ ½ÀßÿÿGNU uu¸ H‹µ ßÿÿD‰çI9ÇIFÇH‰ÂH‰…¨ßÿÿè¨WåÿL‹…¨ßÿÿI9À…ÿÿÿH‹ ßÿÿ¸ 1öL)ÀJƒøsu¨…· …ÀtÆ H‹… ßÿÿE1íL‰@ë- € ¹ L‰úH‰ÞD‰çè¥eåÿI9Ç„¥þÿÿ @ A½ÿÿÿÿD‰çèHåÿH‹EÈdH+%( uqHeØD‰è[A\A]A^A_]ÉÁHÇ HÇD ø HJHƒáøH)ÊЃàøƒø‚oÿÿÿƒàø1҉׃ÂH‰499ÂróéXÿÿÿA½ÿÿÿÿ땉ÀÇ ÇDü é;ÿÿÿè•Iåÿ D ó úUH‰åAWAVAUATSH‰ûHì¨ H‰µ8ÿÿÿ1öH‰•0ÿÿÿdH‹%( H‰EÈ1ÀèÁeåÿ…Àˆy 1Ò¾ ‰ÇA‰ÅèøcåÿI‰ÄH…À„ H‰ÇèMåÿƒøt?A¾ÿÿÿÿL‰çè1cåÿD‰ïè GåÿH‹EÈdH+%( …1 HĨ D‰ð[A\A]A^A_]ÃHu€L‰çèVåÿH…À„Û ·u¾L‰çè/Såÿ1öH‰Çè…XåÿH…Àt‘E1ÿH g{ f D L‰þL‰çèUJåÿI‰ÇH…À„jÿÿÿHµ@ÿÿÿL‰ÿèÊHåÿ·u¾‹•@ÿÿÿL‰çèXåÿH‰ÆH…ÀtÀH‰ßèXåÿA‰Æ…Àu±1öL‰ÿè7`åÿH…À„ ÿÿÿH‹•0ÿÿÿH‹0H‹½8ÿÿÿèhCåÿé ÿÿÿ ‹5 ür I‰Ø¿ 1ÀH 9¹ H¥z A¾ÿÿÿÿèçÄöÿéáþÿÿf‹5îûr H ¹ Høy 1ÿèÅÄöÿé±þÿÿA¾ÿÿÿÿé¼þÿÿèÀGåÿó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ¿ø ¸ tH‹UødH+%( uÉà D HƒX •ÀëàèqGåÿó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ¿¨ •ÀH‹UødH+%( uÉÃè4Gåÿ @ ó úUH‰åSH‰ûHƒìdH‹%( H‰Eè1ÀèÃm H‹{è#aåÿH‹EèdH+%( u ‹{H‹]øÉéçDåÿèâFåÿfó úUH‰åHƒìPdH‹%( H‰Eø1À·E ƒèfƒø–ÀH‹UødH+%( uÉÃè¡Fåÿó úUH‰åAWI‰×AVI‰þH‰÷AUATSH‰óHì¨ H‰•Hÿÿÿ‰DÿÿÿdH‹%( H‰EÈ1ÀèÛÓôÿ„À„ L‰þH‰ßèèàôÿA‰Å…Àˆä ‹ƒÐ ‰…Dÿÿÿ1Ò¾ D‰ïèâ`åÿI‰ÄH…À„Ç L½pÿÿÿH‰ÇL‰þè4SåÿH…À„â ¶uÿÿÿÇƒÌ €ùt€ù…¼ ÇƒÌ öƒÜ t €=Ú+r „Ü L‰çèÔKåÿI–¸ L‰þL‰çIdž° ƒøM†° H [x A”†I è.áÿÿ1öL‰çAƒ¾¼ HEÆI– L‰þIdž M† H "x I‰†¨ èîàÿÿ1öIVhMF`Aƒ¾ IÇF` H ýw L‰çHEÆL‰þI‰†ø è·àÿÿ1öAƒ~lHEÆI‰FX‹“Ä ¸ …Òt·E€ƒèfƒø–ÀAˆ†H H‹½HÿÿÿèX=åÿI‰H…À„× ‹…DÿÿÿfoM€M‰ffoUfo…pÿÿÿE‰nfo] A‰F 1ÀAFAN(AV8A^HH‹UÈdH+%( …‘ HĨ [A\A]A^A_]à „ H‹½Hÿÿÿ1ö1Àè°`åÿA‰Å…À‰þÿÿè€Yåÿ‹ ‰ƒØ ¸ÿÿÿÿ뤋5 ør H³¨ 1ÿ1ÀèúÀöÿÇƒØ ðØÿÿL‰çè^åÿD‰ïèðAåÿ¸ÿÿÿÿéiÿÿÿf D Hu°L‰çH‰µ8ÿÿÿè Üÿÿ…ÀŽÙ H‹µ8ÿÿÿL…PÿÿÿHcÐL‰ÇL‰…8ÿÿÿèU7òÿH‹µ8ÿÿÿH‰ßèÖöôÿ„À…ÒýÿÿL‹…Hÿÿÿ‹5…÷r H ’´ H;¨ ¿ èYÀöÿ¸óØÿÿ‰ƒØ éYÿÿÿ¸ÿÿÿÿéÒþÿÿL‹…Hÿÿÿ‹5F÷r 1ÀH Q´ HÕu ¿ èÀöÿÇƒØ ñØÿÿé!ÿÿÿÇƒØ ñØÿÿ‹5 ÷r H ´ Hu ¿ èá¿öÿéìþÿÿ¸òØÿÿëè0Xåÿ‹ éuÿÿÿèÔBåÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃèŸBåÿff. „ @ UH‰åAWAVAUATSD‰ËHì¨ H‰½€þÿÿH‰µ@þÿÿH‰•xþÿÿH‰¸þÿÿD‰…lþÿÿdH‹%( H‰EÈ1À‹‡Ä …À… H‹…@þÿÿÆ…Çþÿÿ HÇ…Pþÿÿ H‰…ÈþÿÿH‹…€þÿÿHÇ…8þÿÿ H‰…ÐþÿÿH‹…xþÿÿ·H*L‹hf‰jþÿÿ·HVf‰°þÿÿ…Û…ç óo°¸ óoÈ óo Ø L‹°¨ )µ ÿÿÿóo°è )•ÿÿÿ)¥ ÿÿÿ)µ þÿÿ)µ0ÿÿÿH‹…¸þÿÿE1ÿL%’s H‹X·pVH‰ßèÜKåÿ1öH‰Çè2QåÿH…À„‹ f „ L‰þH‰ßèCåÿI‰ÇH…ÀtoHµ@ÿÿÿL‰ÿè~AåÿH‹…¸þÿÿ‹•@ÿÿÿH‰ß·pVèµPåÿH‰ÆH…Àt½L‰çèÅPåÿ…Àu±óo•XÿÿÿfoPÿÿÿfo…PÿÿÿH‹…€þÿÿfûÊfÔÂfÆȈ H‹…¸þÿÿH‹@XH‰…HþÿÿH…Àt1öH‰Çè}PåÿH‰…Hþÿÿ1öL‰÷èŒXåÿH‰…˜þÿÿH…À„, ‹µ(ÿÿÿL‰ïèîJåÿH‰ÇH…À„ 1öè[XåÿH‰…þÿÿH…À„û H‹…¸þÿÿH‹x·pVè·JåÿH‰ÇH…À„Û 1öè$XåÿH‰…0þÿÿH…À„Ä ·µ°þÿÿL‰ïè…JåÿH‰ÇH…À„© 1öèòWåÿH‰…`þÿÿH…À„’ H‹… ÿÿÿ1ÒfïÀHÇ…ðþÿÿ )…àþÿÿH÷µ8ÿÿÿHƒ½Pþÿÿ ‰…ŒþÿÿH‰Ã„t H‹…PþÿÿHàþÿÿH‰°þÿÿH‹ H…ÀtHƒ8 tHƒx „æ € L‹µ€þÿÿL‰÷è‘Dûÿ„ÀtH‹@þÿÿH‹I+† H‰AH‹…¸þÿÿÇ…Xþÿÿ ¶€H „Àu,H‹PþÿÿÇ…Xþÿÿ H…ÉtH‹H…ÒtH‹JH…É… H‹€þÿÿƒà‰Â¶Ü ˆ… þÿÿƒàþ ÐˆÜ ‹Ä …À„Ž Æ…ÇþÿÿH‹•°þÿÿH‹½˜þÿÿ1öè²Tåÿ…Û„Ð ·…jþÿÿÇ…pþÿÿ fƒø(”Âf=· ”ÀE1ä ˆ•‹þÿÿë]f D …Òt,·æþÿÿfƒûñt f…Ût¶…åþÿÿƒàƒè<‡ D AƒÄH‹•°þÿÿH‹½˜þÿÿD‰æè.TåÿD9¥Œþÿÿ„9 H‹…þÿÿ‹•àþÿÿH‹¶…äþÿÿ‰Æƒæt‹ƒà<…ø …Òt¬·æþÿÿf…Ût Ç…tþÿÿ H€½‹þÿÿ H‰… þÿÿt €8$„ H‹¸þÿÿE1öHƒyX t ·ÃH;A`„“ fƒûñ„QÿÿÿH‹…xþÿÿ·óH‹xèHåÿH‰ÇH…À„* L ÿÿÿL‰îèË=åÿö…ÿÿÿ„ÿÿÿƒ½ÿÿÿH‹…`þÿÿ„J ‹• ÿÿÿH‹D‹½tþÿÿHÓE…ÿtH5Ro H‰ßèBåÿH…À„ª fƒ½jþÿÿ(„, H‹…€þÿÿ‹€Ä …À…o E„ö…F H‹xþÿÿ€»H „ H‹…¸þÿÿHµØþÿÿL‹µèþÿÿH‹XH‰ßè9Våÿ…ÀueE1ÿHƒ½Øþÿÿ Lm€uAëRfƒ}€u*H‹E¨H‹U H9ÐHBÂH…ÀtL‹MM9Îr LÈI9Æ‚@ IƒÇL;½ØþÿÿsL‰êD‰þH‰ßè%XåÿH…Àu°L‹èþÿÿL‹… þÿÿ1ÀH I ‹5Gðr H$¡ ¿ è"¹öÿHƒì¿ 1ÀÿµÿÿÿL‹ÿÿÿH H<¡ L‹…èþÿÿ‹5ðr èê¸öÿH‹…ÿÿÿAYH…èþÿÿAZH+…ÿÿÿH‰…èþÿÿH‹…€þÿÿ‹€Ä …lþÿÿ¶ç!r ¶ß!r E„À„Ž D‹«ïr 1öH‹½ þÿÿE…À@ŸÆ‰òè0û H‰ÃH…À„Ä H‰ÇI‰Ýèi „À… ¶•äþÿÿH‹½èþÿÿI‰ØH‹µðþÿÿ‰ÑÀêƒá¶Òè‰ õÿL‰ïI‰Æèž7åÿM…ö„Õ H‹µ°þÿÿL‰÷èVøÿÿH‹…€þÿÿ1ÒL‰ö‹¸Ä H‹…Ðþÿÿ…ÿHxX•Âè¯!õÿƒ…pþÿÿé›üÿÿ óo 8 óo˜ óo¨ óo¸( L‹°ø ) ÿÿÿ)ÿÿÿ)½ ÿÿÿ)¥ þÿÿ)¥0ÿÿÿéùÿÿH…àþÿÿH‹½˜þÿÿ1öE1äH‰ÂH‰…°þÿÿèoPåÿ…Û„÷úÿÿH‹…Pþÿÿ‹½àþÿÿL‹(H‹…þÿÿI‹u H8èJåÿ…À…r H‹•èþÿÿI‹EH‹@þÿÿH)ÐI‰UH‰Aéªúÿÿf. „ H‹xþÿÿH‹…èþÿÿ+AxH‹HþÿÿH‹H‹ H‹…€þÿÿƒ¸Ì u H‰ØHÈH‰ÃH‹¸þÿÿH‰ØE1íL}€H‰èþÿÿ» L‹qD‰¥\þÿÿM‰ìM‰ýM‰÷I‰Æë'fL‰îL‰çèõ9åÿH‹EI9Ær HE I9Æ‚¿ HƒÃL‰æL‰ÿè@;åÿI‰ÄH…ÀuÈD‹¥\þÿÿ»ÿÿÿÿf‰æþÿÿA¾ é§ûÿÿf. „ ¾pH=*l I‰Æè?åÿH…À„cûÿÿA¶F„À„Ïúÿÿ<.…NûÿÿéÂúÿÿf. „ …Ò„°úÿÿ@€þ„úúÿÿé¡úÿÿf „ ¶…äþÿÿƒà<…ÂûÿÿH‹…èþÿÿ¨„³ûÿÿHƒèH‰…èþÿÿé£ûÿÿ € H‹¸þÿÿ€¹H …ºûÿÿéÒüÿÿ € D‹lþÿÿH…ÇþÿÿL‹PþÿÿL‰éL‹…8þÿÿH‹•°þÿÿP1ÀE…ÛH‹µ@þÿÿ•ÀP‹…XþÿÿPH…ÈþÿÿSH‹€þÿÿPH…ÐþÿÿPH‰ßèúÇÿÿHƒÄ0…À…Î ‹ƒÄ éVüÿÿ H‹ þÿÿE1íé üÿÿH‹…¸þÿÿ·µæþÿÿH‹xèiBåÿH‰ÇH…À„ L‰îè58åÿH‹…0þÿÿéúÿÿf „ D‹¥\þÿÿéXþÿÿ @ H‹½ þÿÿèÄ÷ H‰ÃI‰ÅH…À…4üÿÿH‹ þÿÿ¾ H‰ßèáý H…ÀI‰ÅHEØéüÿÿfH5˜E H‰ßèA<åÿH…À…>úÿÿé ùÿÿ H‰ßè éâûÿÿ Ç…tþÿÿ éSùÿÿHƒìÿuˆ1ÀL‹…èþÿÿ‹5/ër H $¨ ¿ Hœ è´öÿH‹EˆZH…èþÿÿYH+Eé ûÿÿ D ‹µpþÿÿ…ö…¼ Ç…pþÿÿ H‹EÈdH+%( … ‹…pþÿÿHeØ[A\A]A^A_]ÃH‰÷I‰öè g÷ÿH‰…PþÿÿH…À„dôÿÿL‰÷èug÷ÿH‹€þÿÿL‰µÈþÿÿH‰…8þÿÿH‰ÐþÿÿÆ…Çþÿÿ H…À…iôÿÿf „ Ç…pþÿÿÿÿÿÿéqÿÿÿÇ…Xþÿÿ éj÷ÿÿH…àþÿÿH‰…°þÿÿé®öÿÿL‹¥€þÿÿ1öIƒÄXL‰çè™õÿL‰çè1õÿHƒ½Pþÿÿ „#ÿÿÿH‹½8þÿÿèç÷ÿéÿÿÿH9J•Á•À¶É‰XþÿÿéÊöÿÿAƒÄH‹•°þÿÿH‹½˜þÿÿD‰æè°KåÿD9¥Œþÿÿ…<ûÿÿé.öÿÿè©5åÿf „ ó úUH‰åAWAVI‰öAUI‰ýATI‰ÔSD‰ÃHƒì(dH‹%( H‰EÈ‹B ¶’I ƒâÒ‰‡Ð ¶‡Ý ƒàý Ј‡Ý fAƒ|$(”‡à I‹„$¨ E…ÀtH…À„ HXH‰M¸èêõÿH‹M¸Iƒ¼$¨ tsE1ÉA‰ØL‰âL‰öL‰ïH‰M¸ècòÿÿ…Àx2H‹M¸A‰ÇIƒ¼$ø t A¹ A‰ØL‰âL‰öL‰ïè6òÿÿAÇ…ÀAIÇH‹UÈdH+%( u+HƒÄ([A\A]A^A_]à € A‹•Ä ¸ÿÿÿÿ…ÒuËE1ÿë›è~4åÿff. „ ó úUH‰åAWM‰ÇAVI‰ÎAUATS‰ó¾ HƒìhH‰•xÿÿÿ1ÒdH‹%( H‰EÈ1ÀèñNåÿH…À„@ I‰ÄM…ÿtH‰Çè8:åÿƒøA”HuˆL‰çèuMåÿA‰Ç…ÀuwHƒ}ˆ tvE1í„ÛH]…Ú ëLf D ƒ}u6öE”t0H‹u¸H‹E°H9ÆHGðH…öt H‹U˜H‹} L‰ñH‹…xÿÿÿÿÐ…À…´ IƒÅL;mˆsH‰ÚD‰îL‰çèLOåÿH…Àu§A¿ÿÿÿÿL‰çè™MåÿH‹EÈdH+%( …‰ HƒÄhD‰ø[A\A]A^A_]à @ ƒ}u2öE”t,H‹u¸H‹E°H9ÆHGðH…ötH‹U˜H‹} L‰ñH‹…xÿÿÿÿÐ…Àu(IƒÅL;mˆsH‰ÚD‰îL‰çèÀNåÿH…Àu«A¿ÿÿÿÿéoÿÿÿA‰ÇégÿÿÿA¿ÿÿÿÿédÿÿÿèØ2åÿ „ ó úU1Ò¾ H‰åAUATHƒìPdH‹%( H‰Eè1ÀèeMåÿH…À„| H‰ÇI‰Äè6åÿA‰Åƒøt)E1íL‰çèžLåÿH‹EèdH+%( uTHƒÄPD‰èA\A]]ÃfL‰çèx8åÿƒøt#Hu L‰çèw?åÿH…Àt¹fƒ}²>¸ DEèë¬fA½ ë¢ „ E1íëè2åÿf D ó úUH‰åAWAVAUATSLœ$ ÀÿÿHì Hƒ $ L9ÜuïHìØ fïÀLæ HCæ H‰µH¾ÿÿH‰ù¾ H ¿ÿÿL½¿ÿÿLÀßÿÿLµÀïÿÿdH‹%( H‰EÈ1À)…À¾ÿÿ)…оÿÿ)…à¾ÿÿ)…ð¾ÿÿfHnÃflÀH‰½0¾ÿÿL‰ï)… ¿ÿÿfInÇflÀL‰¾ÿÿ)…¿ÿÿèÑ/ÿÿ¾ L‰÷1ÀH‹H¾ÿÿHŸå L4 è/ÿÿº L‰öL‰ïèQòÿ…À…/ H‹0¾ÿÿL¬ü ¾ L‰ïH^å ès/ÿÿ¾ L‰÷1ÀH‹H¾ÿÿHAå Lyü èO/ÿÿº L‰öL‰ïè/Qòÿ…À„ß ¾ L‰÷1ÀA¼ÿÿÿÿH‹H¾ÿÿL› Høä è /ÿÿL‰÷è¥.åÿH‹• ¿ÿÿH‹HzàLhàH9Ót*f D H‹W(H‰PH‰è¨,åÿL‰ïI‹E HW LhàH9ÚuÜH‹•¿ÿÿH‹HzøHXøI9×t) D H‹WH‰PH‰èh,åÿH‰ßH‹CHWHXøL9úuÜH‹EÈdH+%( …F HÄØA D‰à[A\A]A^A_]à @ H‹0¾ÿÿLÀ¿ÿÿ¾ H˜b L‰ïè6.ÿÿH‹H¾ÿÿ¾ 1ÀH½ÀÏÿÿHtb H‰½¾ÿÿè.ÿÿL‰ï1ö1ÀèâKåÿ‰… ¿ÿÿ‰Çƒøÿ„¸ 1Ò¾ èJåÿH‰…(¿ÿÿH‰ÇH…À„Ž è]5åÿ‰…$¿ÿÿ…À„o H‹½(¿ÿÿHµ0¿ÿÿèL<åÿH…À„S H‹…(¿ÿÿL‹0¾ÿÿ¾ L‰÷Hö H‰…8¾ÿÿL‰é1Àèu-ÿÿH5À L‰÷èö!õÿ„À… L¥À¾ÿÿHàÄÿÿL‰÷L‰æè’§ …Àˆí ¾ L‰÷1ÀL‰éHæâ è$-ÿÿH5 L‰÷è¥!õÿ„À…½ Hæ½ÿÿL‰æL‰÷è› õÿ…Àˆ£ ‹5å s H‹À¾ÿÿ~ÿI‰øI÷ÐH…É…Ô H‹Ð¾ÿÿL!ÁH‹…ȾÿÿH‰À¾ÿÿH…À„# HƒèH øHƒÀH‰…ȾÿÿL‹è¾ÿÿH‹•à¾ÿÿM…Ét LRÿM9ÑIFÑI!ÐH‹•ð¾ÿÿL‰…à¾ÿÿH…Òu}H…ÉtH…ÀtM…À„• f. „ H‹½(¿ÿÿèÔGåÿ‹½ ¿ÿÿè©+åÿH‹H¾ÿÿL‰÷1ÀLKù Hâ ¾ è,ÿÿL‰÷è+åÿéÑüÿÿ „ L!Áé.ÿÿÿ „ HƒêH úHT2H‰•ð¾ÿÿH…ÉtˆH…ÀtƒM…Àt H…Ò„uÿÿÿH‹½8¾ÿÿHµx¾ÿÿè’Fåÿ…À…ZÿÿÿE1äH…€¾ÿÿHƒ½x¾ÿÿ H‰…(¾ÿÿ„á H‰`¾ÿÿL‰½h¾ÿÿL‰µ ¾ÿÿf D H‹•(¾ÿÿH‹½8¾ÿÿD‰æèŠHåÿH…À„Y ƒ½€¾ÿÿ…t ö…„¾ÿÿ„g L‹…¨¾ÿÿH‹… ¾ÿÿI9ÀIFÀI‰ÆH…À„F H‹…ˆ¾ÿÿH‹¾ÿÿL‹À¾ÿÿH‹È¾ÿÿH‰…@¾ÿÿM< L9뇄 M9ïvL‰þH‰ÏfInÝL)îL)ïI9ÏH‰ðHGÇ¿8 fHnèflÝ)P¾ÿÿè°R H…À„« H‹@¾ÿÿfoP¾ÿÿH‹µ`¾ÿÿJ)HH XH)ÚH‰H‹•¿ÿÿH‰¿ÿÿH‰p H‰P(H‰ L‹à¾ÿÿH‹ð¾ÿÿL9ë‡ M9ïv|H‰ÏL‰øfInåL)ïL)èI9ÏHGÇ¿8 fHnðflæ)¥P¾ÿÿèR H…À„ H‹@¾ÿÿfo¥P¾ÿÿH‹µ`¾ÿÿJ)HH `H)ÚH‰H‹•¿ÿÿH‰¿ÿÿH‰p H‰P(H‰ H‹…¿ÿÿLhøH9…h¾ÿÿ„â L‰¥¾ÿÿM‰üI‰ßëU H‹½@¾ÿÿfoP¾ÿÿH‹`¾ÿÿL)ÿHH Hx H‰H‹•¿ÿÿH‰½¿ÿÿH‰H H‰P(H‰:I‹ELhøH9…h¾ÿÿtv‹@ýr I‹] PÿH÷ÒH!ÓI9ßw×I9ÜvÒI< L‰àfHnËH)ØI9ü¿8 IGÆfHnÐflÊ)P¾ÿÿèQ H…À…XÿÿÿH‹`¾ÿÿL‹½h¾ÿÿL‹µ ¾ÿÿéŽüÿÿf D L‹¥¾ÿÿIƒÄL;¥x¾ÿÿ‚OýÿÿH‹`¾ÿÿL‹½h¾ÿÿL‹µ ¾ÿÿH‹ ¿ÿÿL‹…À¾ÿÿHAàM…À„4 H‰ÂH9Ù„› H‹JH‹rH|1ÿI9øw I9ȃ{ H‹J HQàH9ËuØH‹ø¾ÿÿH‰ÂE1ÀHƒÁë D H‹r HyHVàH9ótH‰ùHƒz0 uåL‰BLBëÛ H‰ø¾ÿÿH‹H0H…É„ H‹H+HQH‰PH‹P HBàH9ÓuØ‹•$¿ÿÿH‹µ¾ÿÿH½p¿ÿÿ1Éèm½ÿÿA‰Ä…À…rûÿÿ¹@ º@ H‹…@¿ÿÿ¾ L‹ø¾ÿÿfo½0¿ÿÿHÇ…˜¿ÿÿ H‰…¿ÿÿ‹…`¿ÿÿH‹½x¿ÿÿHÇ…¨¿ÿÿ ‰…°¿ÿÿ1Àƒ½$¿ÿÿf‰…º¿ÿÿ¸4 HDÈDи8 fD‰¸¿ÿÿDÆ)½€¿ÿÿHµ€¿ÿÿH‰ ¿ÿÿÇ…¼¿ÿÿ f‰•´¿ÿÿf‰…¶¿ÿÿèO;åÿ…À„Æ H‹½x¿ÿÿL‰îè¨*åÿH…À„® ¹ º ¾ H‹½x¿ÿÿè¤*åÿ¹ ¾ H‹•ø¾ÿÿH‹½x¿ÿÿI‰Åè„*åÿ‹¦úr IDÿJÿH ÈLhH‹… ¿ÿÿHHàH9Ã„É H…€¾ÿÿL‰½h¾ÿÿ1öL‰µP¾ÿÿI‰ÇI‰ÎD‰¥`¾ÿÿë D ‹Rúr D‰æI‹FI‹~DfH‹ ÔÜ LèfHnÿH‹½x¿ÿÿfHnÀI‹FH‰€¾ÿÿHÇ…˜¾ÿÿ flÇH‰… ¾ÿÿH‰…¨¾ÿÿ‰ÐL‰úH‰…°¾ÿÿ…ˆ¾ÿÿè€.åÿ…À„ª I‹F LpàH9Ã…wÿÿÿD‹¥`¾ÿÿL‹½h¾ÿÿL‹µP¾ÿÿH‹½x¿ÿÿ¾ èñ;åÿH…ÀxkI9Å|fH‹… ¿ÿÿLHàH9ÄU D‰¥h¾ÿÿI‰ÜL‰Ëë @ H‹C HXàI9Ä„' Hƒ{0 H‹CuäL‹C‹•p¿ÿÿJ (H‹3‹½ ¿ÿÿèÈ»ÿÿ…ÀtÄL‰ãH‹½x¿ÿÿèÅ@åÿ‹½p¿ÿÿèš$åÿH‹½¾ÿÿè¾$åÿH‹½(¿ÿÿè¢@åÿ‹½ ¿ÿÿèw$åÿéÉøÿÿfH‹P HBàH9Ó…ßüÿÿéýÿÿL‹ H‰ÁLÎH‹9L‹AIøL9ÆrH9ÑA•ÀI9ù@žÇA„øuH‹y HOàH9ûuÑéTüÿÿ @ H‹y H‰Q0HOàH9ûu·é:üÿÿfH‹…ؾÿÿH…À„ß÷ÿÿHƒè‰òH øHDH‰…ȾÿÿéÅ÷ÿÿA¼ÿÿÿÿé×õÿÿH9Ù„jüÿÿéõûÿÿ D L‰ãD‹¥h¾ÿÿL‹¾ÿÿH‹0¾ÿÿ1ÀL© HÚ ¾ L‰ïè$ÿÿ¾ L‰÷1ÀH‹H¾ÿÿL} HÚÙ èï#ÿÿ1öL‰ï1ÀèÃAåÿ‰…h¾ÿÿ…Àˆ”þÿÿ1öL‰÷1Àè©AåÿA‰Å…Àˆô ‹°÷r H‰×H‰•P¾ÿÿè™7åÿH‹½P¾ÿÿH‰…@¾ÿÿè†7åÿI‰ÀH‹…@¾ÿÿH…À„ M…À„” D‰¥8¾ÿÿH‹•P¾ÿÿM‰ÄH‰P¾ÿÿH‰ÃL‰µ0¾ÿÿD‹µh¾ÿÿL‰½`¾ÿÿë7„’ H‰ÂL‰æD‰ïè`M I‰ÀIcÇI9Àu+L‰úL‰æH‰ßè=åÿ…Àu‹ ÷r H‰ÞD‰÷è†1åÿI‰ÇH…Ày¶H‹P¾ÿÿL‹½`¾ÿÿM‰àL‹µ0¾ÿÿL‰Çè® åÿH‹½@¾ÿÿè¢ åÿD‰ïè:"åÿ‹½h¾ÿÿè/"åÿéyýÿÿf. „ M‰àH‹P¾ÿÿD‹¥8¾ÿÿL‰ÇL‹½`¾ÿÿè` åÿH‹½@¾ÿÿèT åÿD‰ïèì!åÿ‹½h¾ÿÿèá!åÿH‹½x¿ÿÿèõ=åÿ‹½p¿ÿÿèÊ!åÿH‹½(¿ÿÿèÞ=åÿ‹½ ¿ÿÿè³!åÿé9óÿÿL‹½h¾ÿÿL‹µP¾ÿÿéêüÿÿè–#åÿf D ó úU1öH‰åAVAUATSH‰ûHìð H‹?D‹-óõr dH‹%( H‰EØ1ÀèÇ?åÿ‰…0ÿÿÿA‰Äƒøÿ„¯ ‰Ç1Ò¾ è÷=åÿH‰…8ÿÿÿH‰ÇH…À„0 è?)åÿ‰…4ÿÿÿ…À„ H‹½8ÿÿÿHµ@ÿÿÿè.0åÿH…À„õ foá Ls ¸XX ‹•4ÿÿÿH}€¹ L‰öA¼ÿÿÿÿC AÇFXXXXfA‰FAÆF èá¶ÿÿ…Àt=H‹½8ÿÿÿèÁ<åÿ‹½0ÿÿÿè– åÿH‹EØdH+%( …¥ HÄð D‰à[A\A]A^]ÃH‹…Pÿÿÿ¹@ º@ ƒ½4ÿÿÿ¾ fo@ÿÿÿH‹}ˆHÇE¨ H‰E ‹…pÿÿÿHÇE¸ ‰EÀH‹»Ô )MH‰Eȸ4 HDÈDи8 DÆHuH‰M°f‰UÄf‰EÆèÂ4åÿ…À„„ H‹}ˆ¾ è $åÿH…ÀtqH‹CfInÅH‹}ˆ1öH‹áÖ CHÇ…ÿÿÿ H‰…ÿÿÿH‰…ÿÿÿ‹&ôr H‰•ðþÿÿH•ðþÿÿH‰… ÿÿÿ…øþÿÿè(åÿ…ÀtH‹}ˆ¾ è;6åÿL9èv&H‹}ˆè};åÿ‹}€A¼ÿÿÿÿèO åÿL‰÷èw åÿé•þÿÿf‹½0ÿÿÿH‹sL‰éL‹C‹U€è7¶ÿÿH‹}ˆA‰Ä…Àuºè7;åÿ‹}€è åÿé]þÿÿf. „ H‹½8ÿÿÿè;åÿ‹½0ÿÿÿA¼ÿÿÿÿèã åÿéHþÿÿèÙ åÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉHƒÇ éÌ åÿè— åÿ € ó úUH‰åAWAVAUATSHì H‰½ØýÿÿH‰÷1ödH‹%( H‰EÈ1ÀèÈ<åÿ‰…èýÿÿ…ÀˆÔ 1Ò¾ ‰Çèü:åÿÇ…ìýÿÿ÷ÿÿÿI‰ÅH…À„ž Hµ@ÿÿÿH‰ÇèG-åÿH…À„‰ HµþÿÿL‰ïè,åÿ…À…r ·µ~ÿÿÿL‰ïE1öH ÖR èN*åÿ1öH‰Çè¤/åÿH…À„³ L‰öL‰ïè}!åÿI‰ÆH…À„™ Hµ þÿÿL‰÷èò åÿ·µ~ÿÿÿ‹• þÿÿL‰ïè-/åÿH‰ÆH…Àt½H‰ßè=/åÿ…Àu±ƒ½¤þÿÿ‰…ìýÿÿ…N L‹¥¨þÿÿAƒä…= 1öL‰÷è;7åÿI‰ÇH…(þÿÿH‰… þÿÿH… þÿÿH‰…þÿÿH…4þÿÿH‰…øýÿÿf D L‹… þÿÿH‹þÿÿL‰æL‰ÿH‹•øýÿÿè0åÿI‰ÄH…À„Ä ƒ½4þÿÿuËI‹ H‹… þÿÿH¹stapsdt H9 u±ƒ½<þÿÿ…, H… ÿÿÿ¹ º L‰ïH‰…@þÿÿH‹‚Ñ ¾ H(þÿÿD‹µ8þÿÿH‰…HþÿÿèÛ åÿ¾H ¿ HÇ…Xþÿÿ H‰ÂH‰…PþÿÿH‹=Ñ H‰•€þÿÿH‰•àýÿÿHÇ…`þÿÿ H‰pþÿÿH‰…xþÿÿHÇ…ˆþÿÿ HÇ…þÿÿ èÃ.åÿH‹•àýÿÿH…ÀH‰…ðýÿÿ„< H‰ÇH@8HƒÂfHnÀH‰…àýÿÿflÀG8I9Ö‚5 1öL‰ïèZ3åÿH•pþÿÿHµ@þÿÿL‰ï¾Hè`åÿH…À„Þ H‹½Pþÿÿ1öL‰òH+•PþÿÿHßH‰½ÐýÿÿèU!åÿH‹½ÐýÿÿH…À„Ï H‰…ÐýÿÿèùåÿH‹ðýÿÿH‹•ÐýÿÿH…ÀH‰A„ô HzH‰½ÐýÿÿèÎåÿH‹ðýÿÿH‹½ÐýÿÿH…ÀH‰„ Ló1öH‰ÚH)úèä åÿH…Àt_H)ÃHƒû~V¶P€ú:tM„ÒtIHxè€åÿH‹ðýÿÿH‰AH…Àu?H‹ðýÿÿH‰ßèˆC H{èC H‰ßè åÿÇ…ìýÿÿôÿÿÿé! H‹…ðýÿÿHÇ@ L‰ïè¹"åÿH‹ðýÿÿHS ƒø„5 H‹…0ÿÿÿfo• ÿÿÿH‰ÙS H‰B1ÀˆAHu€L‰ïèŠ)åÿH…À„… ·u¾L‰ïE1öè²&åÿ1öH‰Çè,åÿH…Àt{ L‰öL‰ïèå åÿI‰ÆH…ÀteHµàþÿÿL‰÷è^ åÿ·u¾‹•àþÿÿL‰ïèœ+åÿH‰ÆH…ÀtÄH= O è¨+åÿ…Àu´H‹…øþÿÿH…Àt H‹ðýÿÿ€{ „ê C +C$‰C f D ·u¾L‰ïE1öH çN è&åÿ1öH‰Çèh+åÿH…À„ € L‰öL‰ïè= åÿI‰ÆH…ÀtuHµàþÿÿL‰÷è¶åÿ·u¾‹•àþÿÿL‰ïèô*åÿH‰ÆH…ÀtÄH‰ßè+åÿ…Àu¸H‹…øþÿÿH‹•ðþÿÿH…Àt-H‹ðýÿÿ€{ „ ‹K(…É„ )ÐȉC(f. „ H‹ØýÿÿH‹àýÿÿH‹CfHnÃH‰KH‹ðýÿÿfHnÈflÁC8H‰é±ûÿÿ¿ÿÿÿÿèO-åÿ‹5½Îr H³M 1ÿH‰Á1Àè–—öÿH‹½ðýÿÿèúåÿÇ…ìýÿÿêÿÿÿL‰ïè¨4åÿ‹½èýÿÿè}åÿH‹EÈdH+%( … ‹…ìýÿÿHÄ [A\A]A^A_]ÃfH‹… ÿÿÿH‰ÙH‰C ‹…(ÿÿÿ‰B¸ éÆýÿÿ € H‹…ØýÿÿH; uŒ @ Ç…ìýÿÿþÿÿÿéyÿÿÿf „ H‹ðýÿÿH‹K0H…É„ìþÿÿH)ÐHÈH‰C0éÝþÿÿHC H+C(H‰C éþÿÿ‹5ÊÍr H ŸŠ ¿ HÈL èž–öÿH‹ðýÿÿH{èU@ H‰ßèM@ H{èD@ H‰ßèååÿÇ…ìýÿÿ÷ÿÿÿéæþÿÿÇ…ìýÿÿ÷ÿÿÿéêþÿÿèbåÿH‰Ëé‰üÿÿH‰Ïè²åÿÇ…ìýÿÿôÿÿÿé³þÿÿ ó úUH‰åAVAUATSHƒìdH‹%( H‰EØH‹H‹H9Ç„‘ H‰ûL`ÈLjÈE1öëI‰ÍI‹L$@fHnÀI|$AƒÆflÀH‰JH‰AD$8è‹? L‰çèƒ? I|$èy? L‰çM‰ìèåÿI‹U8IE8HJÈH9Øu¦H‹EØdH+%( u HƒÄD‰ð[A\A]A^]à € E1öëÕèvåÿf D ó úUH‰åHƒìdH‹%( H‰EøH‹H9Çt7HPÈE1À „ H‹B8AƒÀHPÈH9ÇuïH‹EødH+%( u ÉD‰Àà E1Àëäèåÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u É¿ é3åÿèÆåÿf D UH‰åAWAVAUATSHì Hƒ $ HƒìhH‰½xïÿÿI‰ÖdH‹%( H‰EÈ1ÀH…öt*H‰÷I‰õèšòÿ„À…ª H5;º L‰ïè#'åÿ…À…3 HïÿÿH=ÒCi A¿ H‰ÞL- º èxêñÿA‰ÄE…äˆ? H‰ßèDòÿ„À„¤ L‰òE1ÀD‰ùL‰îH‰ßèø÷ñÿI‰ÆM…ö„‡ M‰ñ¹ º 1ÀLÀïÿÿLDJ ¾ L‰ïè²2åÿº¤ L‰ï1À¾B è.3åÿA‰Ä…Àˆ L‰÷è åÿH‹…xïÿÿD‰ H‹EÈdH+%( …@ HeØD‰à[A\A]A^A_]à @ HƒìL‰òE1ÉE1Àj D‰ùL‰îH‰ßè{òÿA‰ÄXZE…ä‰1ÿÿÿ‹5KÊr L‰é¿ 1ÀH | è!“öÿëŽ € L½€ïÿÿL‰÷HïÿÿL‰þèøÿH‰ÞL‰ïèDêñÿL‰ÿE1ÿA‰ÄèÖøÿE…ä‰Áþÿÿ‹5ëÉr L‰é¿ 1ÀH–{ èÁ’öÿé+ÿÿÿ @ L¥ïÿÿº) L‰îL‰çèaRôÿ1Ò1öL‰çè…ëñÿI‰Æé˜þÿÿ D ‹5–Ér ‰ÁM‰è¿ HðH 1Àèj’öÿéÂþÿÿ‹5sÉr L‰é¿ 1ÀH¦H A¼ôÿÿÿèC’öÿéþÿÿèIåÿf „ UH‰åAWAVAUATSHì Hƒ $ Hƒì8dH‹%( H‰EÈ1ÀI‰þ‹?è*0åÿ…Àˆâ H5|Ô ‰ÇA‰Äè1åÿI‰ÅH…À„% E1ÿE1äHÀïÿÿ „ L‰ïèØ åÿ…ÀutL‰ê¾þ H‰ßèô åÿH…Àt_¾ H‰ßèòåÿH…ÀtÆ ¶…Àïÿÿƒè#¨ýtlM…ä„s I‹¼$ H‰ÞèCrôÿA‰Çƒøôu›‹5iÈr Hnz 1ÿ1ÀèE‘öÿ D L‰ïèèåÿH‹EÈdH+%( …p HÄ8 D‰ø[A\A]A^A_]ÿ˜ èª: H‰…¸ïÿÿI‰ÄH…À„Ó fHnÀ1ö1ÿflÀ è^sôÿI‰„$ L‹¥¸ïÿÿIƒ¼$ „€ €½Àïÿÿ%uAÆD$L½ÁïÿÿL‰ÿèB åÿMD$I‰„$ˆ H…À„— L‰ÆL‰ÿL‰…¨ïÿÿèŠU L‹…¨ïÿÿ…ÀA‰Çˆy I‹FINM‰ffHnÁfHnÈflÁA$L‰ éþÿÿH½¸ïÿÿèû9 L‹¥¸ïÿÿM…ä…dÿÿÿ @ A¿ôÿÿÿéÕþÿÿ D èk(åÿD‹8A÷ßéÈþÿÿA¿êÿÿÿéµþÿÿA¿ôÿÿÿI‹¼$ L‰…¨ïÿÿè uôÿH‹½¨ïÿÿè_l I¼$ˆ è‰9 L‰çè*åÿéuþÿÿèÀåÿD‰çA¿êÿÿÿè²åÿéeþÿÿff. „ fó úUH‰åAUATSHì Hƒ $ HƒìdH‹%( H‰EØ1ÀI‰ü‰óLÐïÿÿè>À M‰à¾ L‰ïH‰ÁHÄÆ 1Àè‡B …Ày#H‹UØdH+%( uuHÄ [A\A]]Ãf D ‹5 Ær D¶ÃL‰é1ÀH—E ¿ èðŽöÿ1Ò„Ût €=3Õr t!1öL‰ï1ÀèU.åÿ…Àyžè,'åÿ‹ ÷Øë“f D ¾ L‰ï1Àè1.åÿëÚèºåÿf. „ UH‰åAWL=sr AVAUATS‰ûHƒì(D¶-ÊÔr dH‹%( H‰EÈ1ÀHÇE¸ HÇEÀ E„ít2HÁãE¶l H‹EÈdH+%( …‡ HƒÄ(D‰è[A\A]A^A_]à 1öH=ÑD èŠþÿÿA‰Æ…ÀxÃH5Ð ‰ÇèU åÿI‰ÄH…À„6 LuÀLm¸L‰áº L‰öL‰ïè-"åÿH…ÀŽô €=µr „Ç €=¸r „š €=»r tq€=Âr tH€=Ér t'€=Ðr u¦H‹5¿r H‹}¸èvgôÿˆ¸r ëŽf D H‹5‘r H‹}¸èXgôÿˆŠr ëÁH‹5ir H‹}¸è@gôÿˆbr ë „ H‹59r H‹}¸è gôÿˆ2r étÿÿÿ D H‹5 r H‹}¸è gôÿˆr éKÿÿÿ D I‹7H‹}¸èäfôÿˆÖ r é"ÿÿÿf „ L‰çÆ"Ór èåÿH‹}¸è8 åÿéiþÿÿD‰÷èË åÿéfþÿÿèÁåÿó úU1öH‰åAUA‰ýATS‰ûHì˜ dH‹%( H‰EØ1ÀAƒå@•Æƒçt9H=+C èÝüÿÿA‰ÄE…äx9H‹EØdH+%( …S HĘ D‰à[A\A]]ÃH=C è¤üÿÿA‰ÄE…äyǃãAƒüóuCE…íH"¢ H ˆp ‹5 Ãr HDÈLIu Hju LDÀHŸu 1ÿ1Àèæ‹öÿé|ÿÿÿ„Ûu\L-³B H ºB Aƒüþ…Ê èë¨ „Àu è•© „À„– 蔼 ‹5·Âr I‰Ù1ÿH‰ÁM‰èHÑu 1À芋öÿé ÿÿÿ D AƒüþtJD‰çHµPÿÿÿº€ A½u ÷ßè+Æ H‰ÃèA¼ ‹5dÂr I‰Ù1ÿH‰ÁE‰èH¶u 1Àè7‹öÿéÍþÿÿfL-âA H éA éYÿÿÿ D ‹5&Âr Hãt 1ÿè‹öÿéšþÿÿè åÿD‰çHµPÿÿÿº€ A½k ÷ßè«Å H‰Ãé{ÿÿÿf D ó úUH‰åAVAUATSHì dH‹%( H‰EØ1ÀH…ÿ„ I‰öH…ö„¶ ƒâH‰ûH=gA A•ÄA‰ÕE¶äD‰æèæúÿÿD‰æH=%A ‰èÕúÿÿA‰‹;A‰Ä1ÀD…çx&H‹UØdH+%( …¡ HÄ [A\A]A^]à D9çuKƒÿóuFE…íH% H ‹n ‹5#Ár HDÈLLs Hms LDÀH¢s 1ÿ1Àèé‰öÿ‹ë D ƒÿþucAƒüþ„ ƒÿþuTL%£@ L-ª@ èå¦ „Àu è§ „À„ë 莺 ‹5±Àr M‰é1ÿH‰ÁM‰àHËs 1À脉öÿ‹é'ÿÿÿ D AƒüþuL%$@ L-+@ ë¤fLPÿÿÿ÷ߺ€ L‰îèÄ I‰Æè-º ‹5PÀr M‰ð1ÿH‰ÁHt 1Àè&‰öÿD‰çº€ L‰î÷ßèáà I‰Äè÷¹ ‹5Àr M‰à1ÿH‰ÁH÷s 1Àèðˆöÿ‹é“þÿÿf „ ¸êÿÿÿé€þÿÿf D L%Ì? L-bs éÿþÿÿ‹5Ë¿r Hˆr 1ÿ詈öÿ‹éLþÿÿè åÿff. „ fó úUH‰åAVAUATSHì Hƒ $ HƒìdH‹%( H‰EØ1À…ÿˆÕ A‰ü1ö1ÿèÎjôÿI‰ÆH…À„½ D‰çèj&åÿA‰Å…Àˆ¢ H5¹Ê ‰ÇèqåÿI‰ÄH…À„º LÐïÿÿëC @ L‰â¾þ L‰ïèHåÿH‰ÃH…Àt3H‰ÇèåÿƒèH˜HÀ; uÆ L‰îL‰÷èhôÿ…ÀxL‰çèáåÿ…ÀtµL‰çèeåÿë1 ‹5¾¾r ‰Á1À¿ H¯> 蕇öÿL‰çè=åÿL‰÷èµlôÿE1öH‹EØdH+%( uHÄ L‰ð[A\A]A^]Ãèk åÿD‰ïècåÿëÄUA‰ø¹ H‰åAWAVAUA‰õATSHàþÿÿH‰ßHì dH‹%( H‰EÈ1ÀóH«D‰Çè}þÿÿH‰…ÐþÿÿH…À„m 1ö1ÿI‰ÇèqiôÿM‹gI‰ÆE„í…‘ M…ätR @ I‹|$H‰ÞèëY …Àˆ H‹µàþÿÿL‰÷è”gôÿH‰ßA‰ÅèÙf Aƒýït E…íˆê L‰çè‚BôÿI‰ÄH…Àu²H‹½Ðþÿÿè®kôÿH‹EÈdH+%( …ã HÄ L‰ð[A\A]A^A_]Ãf D L-s¼ M…äu-ë¸fH‰ß‰…Üþÿÿèbf ‹…ÜþÿÿƒøïuwL‰çèBôÿI‰ÄH…ÀtI‹|$H‰Þè*Y …ÀxVL½@ÿÿÿL‹…àþÿÿ1ÀL‰êH‹èþÿÿ¾€ L‰ÿè/9 …Àx›L‰þL‰÷è°fôÿH‰ß‰…Üþÿÿèòe ‹…Üþÿÿƒøït…ÀyŒ H‹½ÐþÿÿèÔjôÿL‰÷E1öèÉjôÿéÿÿÿ @ E1öé ÿÿÿè“åÿ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1öéþýÿÿèYåÿf „ ó úUH‰åAUA‰ýH‰÷ATHì dH‹%( H‰Eè1Àès_ H…À„¾ ‹5¼r H‰ÁI‰ÄH&< 1À¿ èë„öÿ€=4Ër t2E1íL‰çèGåÿH‹EèdH+%( …œ HÄ D‰èA\A]]à @ L‰çèÈ åÿD‰ïL‰æH‰ÂèŠ åÿL‰çI‰Åè¯ åÿH˜I9Å}¦èã åÿHµ`ÿÿÿº€ ‹8A‰ýè:¿ ‹5{»r 1ÿA÷ÝH‰ÁHš; 1ÀèQ„öÿémÿÿÿ‹5Z»r Hgo ¿ 1ÀA½êÿÿÿè-„öÿéQÿÿÿè3åÿ ó úUH‰åAWAVAUATSHƒì(dH‹%( H‰EÈ1ÀH…Ò„Û H‰ó¾ I‰Öè“üÿÿH‰E¸H…À„Æ L‹`A½þÿÿÿM…ätj € M‹|$¾: L‰ÿè åÿH…ÀtHpH‰ßèÝ…ôÿ„ÀuM‹|$L‰þH‰ßèÉ…ôÿ„ÀtI‹t$L‰÷èXdôÿA‰Åƒøôt@E1íL‰çèU?ôÿI‰ÄH…ÀuH‹}¸è„hôÿH‹EÈdH+%( u=HƒÄ(D‰è[A\A]A^A_]à ‹5>ºr HCl 1ÿ1Àèƒöÿë»A½êÿÿÿë¼A½þÿÿÿë´èåÿ ó úUH‰åAWAVAUATSHì¨ ‰½8ÿÿÿL‹ndH‹%( H‰EÈ1ÀM…í„~ L¥@ÿÿÿH : LµBÿÿÿëp € ¾: L‰÷èû åÿ‹5©¹r H…À„ Æ /L‰áH®9 1À¿ E1ÿèp‚öÿL‰çèˆåÿ‹½8ÿÿÿL‰æH‰ÂèGåÿ…Àˆ‡ L‰ïè7>ôÿI‰ÅH…ÀtKI‹MH‰Ú¾€ L‰ç1Àèy5 A‰Ç…À‰vÿÿÿ‰Ç÷ߺ€ L‰æèÚ¼ ‹5¹r Hb9 1ÿH‰Á1ÀèôöÿH‹EÈdH+%( …¡ HĨ D‰ø[A\A]A^A_]à @ è#åÿº€ L‰æD‹D‰×E‰×D‰•<ÿÿÿès¼ ‹5´¸r 1ÿA÷ßH‰ÁHó8 1ÀèŠöÿD‹•<ÿÿÿE…ÒŽ+ÿÿÿë„ „ I‹M¿ H¸l A¿¡ÿÿÿèUöÿ¿_ é1ÿÿÿ E1ÿéLÿÿÿèKåÿff. „ ó úUH‰åAVA‰þ1ÿAUATI‰ô1öHƒìdH‹%( H‰EØ1Àè€côÿH…ÀtLL‰æH‰ÂD‰÷I‰ÅèÊüÿÿA‰Ä…ÀxL‰îD‰÷èØýÿÿA‰ÄL‰ïèýeôÿH‹EØdH+%( uHƒÄD‰àA\A]A^]ÃA¼ôÿÿÿëÚè²åÿfó úUH‰åAVAUATSHƒìdH‹%( H‰EØH‹‡ Hc@9'ãp ŒŽ H€H‰ûI‰öH<PHÁçèö) I‰H‰ÆH…ÀttH‹ƒ L‹`M…ätW1ÛE1íëI‹6I‹|$HÞAƒÅè<S …ÀxL‰çHƒÃXèü;ôÿI‰ÄH…ÀuÔH‹EØdH+%( u*HƒÄD‰è[A\A]A^]à D E1íë×A½ùÿÿÿëÏA½ôÿÿÿëÇèÖåÿf D ó úUH‰åAULoATSHƒìL‹gdH‹%( H‰EØ1ÀI‹ $L‰àM9ìuëaf. „ H‰ÓI‹T$fHnÀflÀH‰SH‰I‹¼$ A$è†dôÿI|$èÜ[ I¼$ˆ è) L‰çI‰Üè¤þäÿH‹H‰ØL9ëu©H‹EØdH+%( u HƒÄ[A\A]]Ãèåÿf. „ ó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈ1ÀH…ÿ„³ L‹gLwI‰ÿI‹ $L‰àM9ôt[ @ I‹T$fHnÀI‰ÝflÀH‰SH‰I‹¼$ A$è¾côÿI|$è[ I¼$ˆ è>( L‰çI‰ÜèÜýäÿH‹L‰èM9õu©A‹?…ÿ*H‹EÈdH+%( uIHƒÄL‰ÿ[A\A]A^A_]é¥ýäÿ D è;ÿäÿëÏf „ H‹EÈdH+%( uHƒÄ[A\A]A^A_]Ãè åÿff. „ fó úUH‰åAWI‰÷AVAUI‰ý¿ ATSHƒìdH‹%( H‰EÈ1Àè`' I‰ÄH…Àt9LpÇ êÿÿÿL‰úL‰îfInÆH‰ÇflÀ@èßèÿÿ…Àx;L‰çèSëÿÿ…ÀˆË H‹EÈdH+%( …Ø HƒÄL‰à[A\A]A^A_]Ãf D ‹5^´r ‰Á¿ 1ÀH¸4 è5}öÿM‹l$I‹] L‰èM9îtW @ I‹UfHnÀI‰ßflÀH‰SH‰I‹½ AE è(bôÿI}èY I½ˆ èª& L‰ïI‰ÝèHüäÿH‹L‰øM9þuA‹<$…ÿ~èÐýäÿL‰çE1äè%üäÿé5ÿÿÿ‹5¾³r ‰Á¿ 1ÀH.4 è•|öÿé[ÿÿÿè›ÿäÿff. „ ó úUH‰åAWAVAUI‰ýH‰÷ATSH‰óHƒì(dH‹%( H‰EÈ1Àè>U H…À„ M‹eIƒÅI‰ÆM9ì„ D¶{Dëgf. „ I‹|$H…ÿtFH‹3H9÷tH…öt9èÔåÿ…Àu0H‹sH…ö„— I‹|$ H9þ„‰ H…ÿtè«åÿ…Àt{ € M‹$$M9ì„“ E„ÿužL‹M…ÀtFH‹sI‹|$ H9þtL‰E¸H…ÿt/H…öt*èeåÿL‹E¸…Àu I‹|$I9øt'H…ÿtL‰ÆèFåÿ…ÀtfI‹¼$ˆ L‰öè0åÿ…ÀuŒL‰÷èÄúäÿH‹EÈdH+%( u"HƒÄ(L‰à[A\A]A^A_]à E1äëÏ E1äëÏè.þäÿff. „ ó úUH‰åAVAULoATSHƒìL‹gdH‹%( H‰EØ1ÀM9ì„} H‰óI‰Öë$ D H…ÿtM…öt L‰öèŽ åÿ…Àt3M‹$$M9ìtQI‹|$ H9ßtH…ÛtèH…ÿtãH‰Þèe åÿ…Àu×I‹|$L9÷u·H‹EØdH+%( u HƒÄL‰à[A\A]A^]à „ E1äëÔèfýäÿf D ó úUH‰åAWAVAUATSHƒì(H‰}°dH‹%( H‰EÈ1ÀH…ÿ„¯ I‰ôH…ö„£ H‰ÓH…Ò„— A‰Î…ÉŽŒ èwýÿÿI‰ÅH…ÀtEH‹H‹@fInÅflÀH‰BH‰I‹½ AE è÷^ôÿI}èNV I½ˆ èy# L‰ïèùäÿ¿˜ èD# H‰EÀI‰ÅH…À„ fHnÀ1ö1ÿflÀ èû[ôÿI‰… L‹mÀIƒ½ „÷ L‰çèJR I‰…ˆ L‹mÀIƒ½ˆ „ I}L‰æèÕV …Àˆ L‹}ÀM…ÿ„0 A¼ôÿÿÿE1í € Hƒ{ t<H‰ßèaS H…À„F I‹¿ H‰ÆH‰E¸èÅYôÿL‹E¸ƒøôA‰Ä„ L‰Çè=øäÿAƒÅHƒÃXE9î°H‹M°‹5ʯr ¿ E1äHm0 H‹AL‰yHƒÁfHnÁD‰ñfHnÈflÁAL‰81Àè|xöÿë)f. „ ‹5~¯r H 0 ¿ 1ÀA¼êÿÿÿèQxöÿH‹EÈdH+%( …á HƒÄ(D‰à[A\A]A^A_]ÃL‹mÀM…ít3I‹½ èG]ôÿI}èžT I½ˆ èÉ! L‰ïèj÷äÿf. „ ‹5þ®r H/ ¿ 1ÀA¼ôÿÿÿèÑwöÿé{ÿÿÿ @ ‹5Ö®r HÛ` 1ÿ1Àè²wöÿ‹5À®r HO/ ¿ 1Àè™wöÿI‹¿ è½\ôÿIèT I¿ˆ è?! L‰ÿèàöäÿéÿÿÿH}Àè)! é0þÿÿèhúäÿ „ ó úUH‰åAWAVAUATSHìø H‰½ ÿÿÿH½PÿÿÿH‰µèþÿÿfHnÇflÀdH‹%( H‰EÈ1ÀH‰½øþÿÿ)…PÿÿÿèxÙÿÿA‰Ä…Àˆk H‹…PÿÿÿHHÈH‰(ÿÿÿH9…øþÿÿ„@ Lm€f. „ ¹@ º L‰ï1ÀH‹(ÿÿÿLœ. ¾@ L‹Kè…åÿA‰Ä…Àˆü H‹… ÿÿÿL‹#L‹pHXL9óu-éÎ f D H…ÿtM…ät L‰æè& åÿ…Àt/M‹6I9Þ„¦ I‹~ L9ïtH…ÿtæL‰îè åÿ…ÀuÚI‹~I9üu»L¥`ÿÿÿ¾ L‰çèEôÿ…Àˆ, H‹…(ÿÿÿ€x „¶ D‹H H‰ÃL‹…èþÿÿH‹ 1ÀL‰êH5â- L‰çèqIôÿ€{ „w ‹S(H…Òt…ÀˆÔ H5Ë- L‰ç1ÀèFIôÿ…Àˆ» H‹…(ÿÿÿH‹xH…ÿ„{ Hµ<ÿÿÿè®$ôÿH‰… ÿÿÿH…À„‹ D‹½<ÿÿÿ1ÛH…@ÿÿÿÇ…ÿÿÿ E…ÿŽ0 L‰¥ÿÿÿE‰üI‰ÇL‰µðþÿÿL‰àþÿÿé™ Æ º 1öL‰÷L`èB åÿHƒÀHƒø‡¢ Hý¤o L‹ÂHµHÿÿÿL‰çL‰…ÿÿÿè. …Àˆ» ƒ…ÿÿÿ…ÀL‹¥HÿÿÿL‹…ÿÿÿ„Þ L‰÷è&ôäÿL‰çè ôäÿH‹½@ÿÿÿèôäÿD‹¥<ÿÿÿA9ÜŽb H‹• ÿÿÿHcÃH5¥, DsH Å L‹,ÂH‰ÿÿÿL‰ïèBüäÿH…Àt E9æŒÌ L‰éH œ L‰ÿ1À¾ D‰óè(åÿ…Àˆß H‹½@ÿÿÿèÄïäÿHÇ…Hÿÿÿ I‰ÆH…À„Ú ¾@ H‰Çè`ýäÿH…À…ÏþÿÿM‰ôL™; éïþÿÿ „ ‹•ÿÿÿH‹½ÿÿÿL‰á1ÀH5, èbGôÿL‰÷A‰Äè'óäÿH‹½HÿÿÿèóäÿE…ä‰ôþÿÿL‹µðþÿÿL‹¥ÿÿÿé” € H‹… ÿÿÿ¾ L‰ÿƒÃH‹ÿÿÿHæ9i L‹DL‰é1ÀèIåÿ…À‰!ÿÿÿL‹¥ÿÿÿH‹½ ÿÿÿL‹µðþÿÿè÷!ôÿL‰çA¼ôÿÿÿèICôÿM¾ˆ ëRM‰÷L‹¥ÿÿÿL‹µðþÿÿL‰ÿèwòäÿH‹½HÿÿÿèkòäÿH‹½@ÿÿÿè_òäÿH‹½ ÿÿÿè£!ôÿL‰çèûBôÿM¾ˆ A¼ôÿÿÿI‹I‹FfInÆflÀH‰BH‰I‹¾ Aè×WôÿI~è.O L‰ÿè] L‰÷èþñäÿH‹½øþÿÿèRÜÿÿH‹EÈdH+%( …h HÄø D‰à[A\A]A^A_]Ãf. „ H‹•(ÿÿÿH‹R0é|üÿÿL‹H H‰ÃéEüÿÿ @ L‹µðþÿÿL‹àþÿÿL‹¥ÿÿÿH‹½ ÿÿÿèÏ ôÿ1öL‰çè•BôÿL‰çI‰ÇèBôÿM…ÿ„ÿÿÿI‹¾ L‰þèÂRôÿL‰ÿA‰ÄèGñäÿAƒüô„0 H‹…(ÿÿÿH‹@8HHÈH‰(ÿÿÿH9…øþÿÿ…êúÿÿéÿÿÿ D ¿˜ è: H‰…`ÿÿÿI‰ÄH…À„Û fInÄ1ö1ÿflÀA$èìSôÿL‹µ`ÿÿÿI‰„$ Iƒ¾ „… H‹…(ÿÿÿAÆFL‰é¾ M¾ˆ H-) L‹ L‰ÿ1ÀM‰Áè åÿA‰Ä…ÀˆDþÿÿH‹…(ÿÿÿH‹8è£ìäÿL‰ïI‰Fè—ìäÿH‹• ÿÿÿfHnÃI‰F H‹BL‰rfHnÈflÁAL‰0é§úÿÿH½`ÿÿÿè… L‹µ`ÿÿÿM…ö…_ÿÿÿf D A¼ôÿÿÿéþÿÿ‹5«§r H°Y 1ÿ1Àè‡pöÿéôýÿÿ‹5§r ‰Á¿ 1ÀHI( ègpöÿéàýÿÿ‹5p§r ¿ 1ÀM‰÷HÓ[ L‹µðþÿÿL‹¥ÿÿÿè8pöÿé$ýÿÿ‹5A§r HO( ¿ 1ÀL‹µðþÿÿL‹¥ÿÿÿè pöÿé ýÿÿèóäÿfó úU1Ò1öH‰åAWAVAUATSH‰ûHìø H‰½øþÿÿ‹?dH‹%( H‰EÈ1Àè$åÿA‰Á…Àˆ© ‹;1öèÀûäÿA‰Á…Àˆ• H‰ØH‹[HƒÀH‰…àþÿÿH9Ø„z H…0ÿÿÿL5 © H‰…èþÿÿ D H‹…øþÿÿH‹µèþÿÿL-Ž² €{ D‹ H£› LEèD‰çè1ýäÿ…Àˆù ‹5G¦r L‰é¿ 1ÀL‹ƒˆ Hb' èoöÿH‹»ˆ L‰ ÿÿÿL ÿÿÿHÇ…ÿÿÿ H‰½ÿÿÿè õäÿº L‰îD‰çH‰…ÿÿÿL‰µ ÿÿÿHÇ…(ÿÿÿ è åÿ‹ÿÿÿA‰ÁQ9ÐŽÍ H‹ƒ L‹xM…ÿtY D I‹H‰½ ÿÿÿè¨ôäÿº L‰îD‰çH‰…ÿÿÿL‰µÿÿÿHÇ…ÿÿÿ èŸÿäÿA‰Á9…ÿÿÿ}tL‰ÿè<*ôÿI‰ÇH…Àu¬‹5R¥r 1É¿ 1ÀHŠ& è)nöÿH‹H;àþÿÿ…©þÿÿE1Éf D H‹EÈdH+%( …ê HÄø D‰È[A\A]A^A_]à „ E…ÉD‰ôþÿÿH‹µ`ÿÿÿD‰ç~:èÕùäÿ…À‰¯ ‹5ˤr ¹þÿÿÿH& 1À¿ èŸmöÿA¹þÿÿÿë‡ € è›ùäÿD‹ôþÿÿ…ÀxË5Ž¤r D‰É¿ 1ÀHÅ% D‰ôþÿÿè]möÿD‹ôþÿÿE…É„$ÿÿÿé8ÿÿÿ „ ‹5N¤r ‰…øþÿÿ‰Á1ÀH…% ¿ è möÿD‹øþÿÿéÿÿÿè ðäÿ‹5 ¤r ƒÉÿ¿ 1ÀHS% èòlöÿAƒÉÿéÙþÿÿf „ ó úUH‰åAWAVAULoATSHì¨ L‹gdH‹%( H‰EÈ1ÀI‹ $M9å„û I‰öL‰àë @ H‹H‰ØI9Ý„à I‰ÜH‰ÓfHnÀI‹D$I‹´$ˆ flÀ)…0ÿÿÿH…Àt6HƒìM‹L$ º L½@ÿÿÿP¾€ Li¢ L‰ÿ¹€ 1Àè åÿXL‰þZL‰÷ècnôÿ„Àt‡I‹Œ$ˆ ‹5%£r 1ÿ1ÀHw$ èlöÿI‹$I‹D$fo0ÿÿÿH‰BH‰I‹¼$ A $èQôÿI|$è]H I¼$ˆ è‡ L‰çè(ëäÿH‹H‰ØI9Ý… ÿÿÿH‹EÈdH+%( uHeØ1À[A\A]A^A_]Ãè”îäÿ @ ó úUH‰åAWAVAUATSHì¸ H‰½(ÿÿÿdH‹%( H‰EÈ1Àènôÿ‹5[¢r ¿ HÆ# H‰ÁI‰Ä1Àè.köÿL‰çè–êäÿ¿ è¼ÉñÿH‰…0ÿÿÿH…À„á L‹pH…@ÿÿÿH‰… ÿÿÿM…ö„v I‹~1öèõìÿÿH‰…8ÿÿÿH‰ÃH…À„C L‹xL`M9ü„² I‹~è8ÄñÿI‹N¿ H5O# H‰ÂI‰Å1Àè«åÿL‰ïèêäÿH‹[I9Ü„Ù L‹½(ÿÿÿL‹ ÿÿÿ „ H‹CH‹³ˆ H…Àt.HƒìL‹K º L‰ïP¾€ Lm 1À¹€ è' åÿXL‰îZL‰ÿèjlôÿ„À…Ú H‹I9ÜuªH‹…8ÿÿÿL‹xM‹/L‰úM9ütW @ I‹GfHnÂL‰ëflÀI‰EL‰(I‹¿ Aè OôÿIè`F I¿ˆ è‹ L‰ÿM‰ïè)éäÿM‹m H‰ÚI9ÜuH‹…8ÿÿÿ‹8…ÿ~è«êäÿH‹½8ÿÿÿèÿèäÿL‰÷èw%ôÿI‰ÆH…À…‹þÿÿH‹½0ÿÿÿèŸNôÿ1ÀH‹UÈdH+%( uZHeØ[A\A]A^A_]à € H‹»ˆ èüåÿH‹I9Ü…Àþÿÿéÿÿÿè†åÿ‹54 r ¿ HM ‹1Àè iöÿ¸êÿÿÿë—èìäÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1Àƒÿw ¸ ƒÿt H‹UødH+%( u&Éà D 1Àëæ @ H‹EødH+%( uÉ1ÿéñÙÿÿèœëäÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u É¿ é«ÙÿÿèVëäÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u É¿ ékÙÿÿèëäÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u É¿ é+ÙÿÿèÖêäÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u É¿ éëØÿÿè–êäÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u É¿ é«ØÿÿèVêäÿf D U¾@ H‰åAUATLeÀSH‰ûL‰çHƒì(dH‹%( H‰EØ1Àè€6ôÿ…Àˆ( L‹kM…ítXL‰ïèíäÿL‰îL‰çH‰ÂèY9ôÿ…Àˆá H‹S H…Ò…ü ‹S…Ò…Ñ €{ t º H5ø L‰çè 9ôÿ…À…§ L‹+M…ítKL‰ïè·ìäÿƒø ~ H˜¾/ MlâL‰ïèÞïäÿHPH…ÀLEê1ÀL‰êL‰çH5?Ä èÿ9ôÿ…Àu[Hƒ{ t41öL‰çèÚ6ôÿI‰ÅL‰çè_6ôÿH‹EØdH+%( unHƒÄ(L‰è[A\A]]Ãf‹S…ÒtÅH5Äë L‰çèª9ôÿ…Àt²f D E1íë´ H5£ë L‰ç1Àè‡9ôÿé3ÿÿÿfE1íëœ H5d" L‰ç1Àèg9ôÿéÿÿÿèÍèäÿff. „ fU1öH‰åAVE1öAUATHì˜ dH‹%( H‰EØ1Àèåÿ…Àˆ– 1Ò¾ ‰ÇA‰Äè=åÿI‰ÅH…ÀtuLuH‰ÇL‰öè–õäÿH…À„ L‰ïH•PÿÿÿE1ÀL‰öH èñƒÿÿH‰ÇH…Àti1öè" åÿH…Àt]H‹8H…ÿtU€}”º ¸ HEÂHÇè›àäÿL‰ïI‰Æè åÿD‰çèøåäÿH‹EØdH+%( u.HĘ L‰ðA\A]A^]à € L‰ïE1öèååÿD‰çè½åäÿëÃè¶çäÿf D UH‰åATHƒì(dH‹%( H‰Eè1ÀH‰}ÐHÇEØ H…ÿtf¾/ I‰üèÉíäÿH…ÀuDH‹Åªr HUÐH5‚ H‹¸ X èv&÷ÿL‹EØH‹EèdH+%( u^L‹eøL‰ÀÉÃf. „ L‰çèx˜ôÿI‰ÀëÑ H‹qªr L‹€¨X M…Àt»A‹P(ë € ‰ÐðA±H(9Ât¢‰ÂBÿJƒøývçë“èàæäÿó úUH‰åAVAUATI‰ôSH‰ûHƒìL‹6dH‹%( H‰EØH‹G L‰ö·* H‹¸ I‰ÕƒêHƒÇHcÒèÐääÿ…Àu,C€|.þ t,H‹UØdH+%( uIHƒÄ[A\A]A^]à „ 1ÀëØ @ ‹S(ë ‰Ðð±K(9Ât ‰ÂBÿJƒøývèI‰\$¸ ë¨è'æäÿ € UH‰åAVAUL@ÿÿÿATI‰üH‰×SH‰óL‰îHì dH‹%( H‰EØ1ÀègÑ÷ÿL‰ç1ö1ÀèKåÿL‰ïA‰Äè°Ò÷ÿE…䈟 1Ò¾ D‰çA¾êÿÿÿèr åÿI‰ÅH…ÀtQLuH‰ÇL‰öèËòäÿH…Àt~E1ÀH•PÿÿÿL‰öL‰ïH • è*ÿÿH…Àt]H‹…`ÿÿÿH+…hÿÿÿE1öH‰L‰ïèyÿäÿD‰çèQãäÿH‹EØdH+%( u2HÄ D‰ð[A\A]A^]à € èsúäÿD‹0A÷ÞëÊ A¾þÿÿÿë¯è åäÿff. „ UH‰åAWAVAUI‰õATI‰üS‰ÓHì¨ dH‹%( H‰EÈ1ÀH…ÿ„| ¾/ èëäÿH…Àt]Lµ0ÿÿÿL‰ïL‰öè+Ð÷ÿL‰çè#ý I‰ÅH…Àu €û…º L‰÷èjÑ÷ÿH‹EÈdH+%( …¼ HĨ L‰è[A\A]A^A_]ÃfL½@ÿÿÿ¾€ M‰á¹€ L‰ÿL ù º è åÿH‹‰§r L‰þH‹¸ X è-÷ÿH…À„8 H‹@ Lµ0ÿÿÿL‰ïL‰öL‹ è|Ï÷ÿL‰çètü I‰Å€û„VÿÿÿH…À…Mÿÿÿ € ‹5Ö—r 1ÿ1ÀL‰áH$M è¯`öÿH5 † L‰çèP;ôÿ…Àu<‹5ª—r H§L 1ÿ1Àè†`öÿ‹5”—r 1ÿ1ÀE1íH²L èm`öÿéæþÿÿ „ ‹5n—r HÑ 1ÿ1ÀèJ`öÿë „ H‹5¡¦r L‹¾¨X M‹w Aö†Ü „€ H‹iÉq AÇ†Ø H…Òty1ÉL‰þL‰÷è,Ýôÿ…ÀxxM‹¦ Lµ0ÿÿÿL‰ïL‰öèoÎ÷ÿL‰çègû I‰Å€û„IþÿÿH…À…@þÿÿ‹5Жr L‰á1ÿ1ÀH L è©_öÿéÿÿÿ @ L‰÷訖ôÿésÿÿÿ L‰þL‰÷è%Þôÿë‡ A‹–Ø L½@ÿÿÿ…ÒuF÷غ€ L‰þ‰Çè*š H…Àte„ÛuY‹5b–r M…ät;L‰áHçJ 1ÿ1Àè6_öÿE1íé´ýÿÿf D L‰þº€ L‰÷èšôÿ‹5&–r „ÛuL‰ùHìJ 1ÿ1Àèû^öÿE1íéyýÿÿH¸(unknown¹) H‰…@ÿÿÿf‰Hÿÿÿéyÿÿÿ‹5ß•r L‰á¿ 1ÀH èµ^öÿ¸þÿÿÿé=ÿÿÿè¶áäÿf D UH‰åAUI‰ýATSH‰óHƒìdH‹%( H‰EØH‹á¤r L‹ ¨X M…ätlA‹T$(ëf D ‰ÐðA±L$(9Ât ‰ÂBÿJƒøývæI; $w0‹5N•r L‰é1ÿ1ÀH¼ è'^öÿL‰çè/ ÷ÿ¸ ëF „ I;\$wÉL‰çè ÷ÿH‹:ßq H3ßq H9Ðtf D H;XrH;Xr,H‹ H9Ðuì1ÀH‹UØdH+%( u3HƒÄ[A\A]]à „ ‹5¾”r L‰é1ÿ1ÀH4J è—]öÿ¸ ë¾è›àäÿff. „ UH‰åAWAVA‰ÖAUATI‰üSH‰óHƒì(‰M¼dH‹%( H‰EÈH‹·£r L‹¨¨X L‰ïè ÷ÿ…ÀxLL‰ïè´÷ÿH…Àt?L‹8L‰mÀM…ÿt3I‹7L‰çèèïäÿ…Àu$Iƒ} I‹OI‹WtE„öHDÊH‰ ëQf „ H‹Q£r HUÀL‰æH‹¸ X èÆ ÷ÿH…ÀtVH‹UÀH‹@€z4 uHH+BE„öuH+B€}¼ u-H‰1ÀH‹UÈdH+%( u%HƒÄ([A\A]A^A_]Ãf. „ H+ëθþÿÿÿëÌèßäÿff. „ @ UH‰åAWL=(„ AVAUI‰ýATL%ï# SHÀþÿÿHì¨ ‰µ4þÿÿdH‹%( H‰EÈ1À„ÒHŸá H½ LDàH\é HEÂE1öH‰…8þÿÿf D L‰ê¾ H‰ßè0èäÿH…À„· M…ötZH‹=3]r L‰æ1ÀH‰ÙL‰úè[ õÿ¾ H‰ßèåäÿH…Àt¹¸ H‹UÈdH+%( …¼ HĨ [A\A]A^A_]à € ‹4þÿÿH‹•8þÿÿL‰æ1ÀH‹=Ç\r èúÿôÿL‰æ1ÀH‰ÙH‹=³\r L‰úèãÿôÿ¾ H‰ßè–ääÿH…ÀuˆL‹µ8þÿÿé5ÿÿÿ D L‰ïèHëäÿ…À„lÿÿÿèkóäÿHµ@þÿÿº€ ‹8èÅ• ‹5’r HŸ 1ÿH‰Á1ÀèßZöÿ¸ÿÿÿÿé1ÿÿÿèàÝäÿUH‰åAWAVAUATSHƒì8H‰}°H‰U¸dH‹%( H‰EÈ1ÀHƒ~ „Í Hƒ> I‰õ…À H‰ÏD‰ËE„É… èÜõÿÿI‰ÄH…À„h I‹uHUÀL‰çèÀ ÷ÿI‰ÇH…À„¤ I‹uHx-º è’ÅôÿA‰Æ…À…‡ M‹G„Û„ A¶G*ƒà< „# M…Àtf‹5$‘r I‹M1ÀL‰E¨H_G ¿ èõYöÿH‹U¸H‹u¨H‹}°è´ …À~ H‹]¸I‹E HC A‹ECA¶EˆCë A‰Æ…Àuf „ A¾þÿÿÿL‰çè²ûöÿH‹EÈdH+%( …Ê HƒÄ8D‰ð[A\A]A^A_]à D M‰ÇèÐôÿI‰ÄH…Àt`L‹p M…ö„ëþÿÿL‰÷èãbÿÿI‹¾° è×Ä÷ÿL‰ÿè_Ä÷ÿL‰÷I‰†° è0cÿÿé»þÿÿ A€|$4 u M$M+D$M+D$éòþÿÿ D A¾êÿÿÿé[ÿÿÿ D I‹M‹5r 1ÿ1ÀH£E L‰E¨èÚXöÿL‹E¨é¶þÿÿA¾¡ÿÿÿé#ÿÿÿèÐÛäÿUfïÀH‰åAWAVI‰þAUI‰õ1öATL‰ïS‰Ó1ÒHìX dH‹%( H‰EÈ1ÀÆ…8þÿÿ HÇ…0þÿÿ )…þÿÿ)… þÿÿèuöÿÿH…À„™ L‰öH‰ÇI‰Äè΢ fïÀ…ÀA‰Â„ I‹t$ H…öt1Lðýÿÿº D‰•ŒýÿÿL‰ïèÚÎñÿHµþÿÿL‰ïè«ñÿD‹•ŒýÿÿL‰çD‰•Œýÿÿèµô D‹•ŒýÿÿABƒàý„) E…Òˆ M‹f I‹V(IN HµþÿÿL‰çè¦ A‰ÂM9f tL‰ç‰…Œýÿÿè×äÿD‹•ŒýÿÿD‰•ŒýÿÿE…Òˆ¢ èJ I‹ND‹•ŒýÿÿH…É„T M‹F E‹N¾ 1ÀH‹=ÈXr E+NH: èPÙäÿD‹•ŒýÿÿI‹~ H5Ï™ D‰•Œýÿÿè"ñäÿI‰ÄH…À„ Aƒ~D‹•ŒýÿÿA½ HÀþÿÿŽ· € AƒÅë f. „ ¾ H‰ßèCàäÿH…Àu~L‰â¾ H‰ßè ãäÿH…ÀuÙL‰çèñæäÿ…À…Y ‹5Çr H|D 1ÿè¥VöÿAºÿÿÿÿL‰çD‰•Œýÿÿè@ÝäÿD‹•ŒýÿÿH‹EÈdH+%( …" HÄX D‰Ð[A\A]A^A_]ÃE9nVÿÿÿAº I‹F0H‹XH…Û„Œ McýL;{s6f D D‰î1ÒA+vL‰çè¿ùÿÿA‰Â…À„0 ˆoÿÿÿAƒÅIƒÇL9{wÐD‰îº A+vL‰çèŒùÿÿE}A‰Â…À„ù ˆ8ÿÿÿH‰ß‰…ŒýÿÿE‰ýè¶ôÿD‹•ŒýÿÿH…ÀH‰Ã…tÿÿÿA‹F=ÿÿÿu7AEA‰Fë-f D D‰î1ÒA+vL‰çè'ùÿÿA]A‰Â…ÀŽÙþÿÿA‹FA‰ÝA9Å~ÔéÈþÿÿ € è»íäÿHµ@þÿÿº€ ‹8è ‹5VŒr Hï 1ÿH‰Á1Àè/UöÿAºÿÿÿÿé…þÿÿA‹FA‹VD¶ËL‰çóAoL½ýÿÿ)… ýÿÿ‰Á‰• ýÿÿL‰þ)Ñ=ÿÿÿH•Àýÿÿ)…°ýÿÿDEÑE1ÀL‰é)ýÿÿ)…ÀýÿÿD‰•Œýÿÿ)…Ðýÿÿ)…àýÿÿèàùÿÿ…ÀuYfo•Àýÿÿ‹…ÐýÿÿA~ÿÿÿA‰FAtD‹•ŒýÿÿDÐA‰FL‰ÿè=þ H½˜ýÿÿè1þ H½¨ýÿÿè%þ L‰öL‰çèÓž A‰Âé üÿÿD‰•ŒýÿÿH ‹5K‹r 1ÿ1Àè.TöÿD‹•Œýÿÿé™ýÿÿI‹N E‹F¾ 1ÀH‹=tUr Hö D‰•ŒýÿÿèùÕäÿD‹•Œýÿÿé¤üÿÿHŽA 맋5òŠr H§A 1ÿ1ÀèÎSöÿAºÿÿÿÿé$ýÿÿAºþÿÿÿé/ýÿÿ‹5ÆŠr H+A 1ÿ1Àè¢SöÿAºþÿÿÿéýÿÿèòëäÿHµÀþÿÿº€ ‹8H‰ÃèIŽ I‹N ‹5†Šr 1ÿI‰ÀH` 1Àè_SöÿD‹A÷ÚéËüÿÿè_Öäÿff. „ @ UH‰åAUATI‰üSH‰óH5:š HƒìH‹?dH‹%( H‰EØ1Àè¯/ôÿH…À„ Æ €{D I‰ÅI‹<$tVè!0ôÿH‰CH…À„B I}I‰<$è0ôÿH‰H…À„) E1À€{D tzH‹EØdH+%( … HƒÄD‰À[A\A]]öH 6/ öu €ú_…· ¶GHW„Àt… ¶ðö1u¾ðƒî0ƒþ v<_…Œ ¶BHƒÂ„ÀuØéUÿÿÿ ¶0H Þ. ö1u@€þ_uZHP¶@„Àt*f D ¶ðö1u¾ðƒî0ƒþ v<_u0¶BHƒÂ„ÀuÜE1Àé2ÿÿÿ @ HÇC I‹<$éÿÿÿ € H‰ßè—û H{èŽû I‹ $1ÿ1À‹5͈r Hª? èQöÿA¸êÿÿÿéàþÿÿA¸ôÿÿÿéÕþÿÿè¢ÔäÿfUH‰åAWAVAUI‰õATI‰üS‰ÓHƒì(L‹7dH‹%( H‰EÈ1ÀM…ö„á M‹>M…ÿ„ I‹H…É„T H‹9H…ÿ„x RH‰M¸èœÿÿÿH‹M¸…À‰ÃˆÆ €y H‹Q„` H‰ÑH5 L‰ï1ÀH è•$ôÿ…Àˆ• …Ûx2A€ I‹W„ü H‰ÑH5ä L‰ï1ÀHÕ è_$ôÿ…Àxc…Ûy ‰Øë[ ƒÃA€~ I‹V„Ž H‰ÑH5¨ L‰ï1ÀH™ è#$ôÿ…Àx'…ÛxÄA€|$ I‹T$u>H5‚ L‰ï1Àèý#ôÿ…ÀIÃH‹UÈdH+%( …« HƒÄ([A\A]A^A_]Ãf D H‰ÑH5: L‰ï1ÀH+ èµ#ôÿë¶ H5$ L‰ï1ÀèŸ#ôÿéwÿÿÿf. „ ƒÃA€ I‹W…ÿÿÿH5ò L‰ï1Àèm#ôÿé ÿÿÿ „ ƒÃéšþÿÿ „ H5Ä L‰ï1Àè?#ôÿé¥þÿÿè¥Òäÿ D UH‰åAWAVI‰þAUI‰õATSHƒì(H‹H‹_dH‹%( H‰EÈ1ÀH…Ò„: H5t L‰ïèë"ôÿA‰ÄE…ä…‚ M‹~A€?@„ñ H…Û„˜ L‹;M…ÿ„\ I‹H…É„Ø H‹9H…ÿ„? º L‰îH‰M¸ècýÿÿH‹M¸…ÀA‰Äx+€y H‹Q…õ H5î L‰ï1Àèi"ôÿ…À‰ A‰ÄH‹EÈdH+%( …ð HƒÄ(D‰à[A\A]A^A_]à „ L‰ÿè¨ÔäÿL‰þL‰ïH‰Âèê ôÿ…Àu¶A\$ÿE…äuëbf. „ ƒërS¾) L‰ïèî ôÿA‰Ä…Àtçëˆ D I‹FH…À„ÿÿÿH‹H…Û…ÿþÿÿé° f¾ L‰ïè³ ôÿA‰ÄéÃþÿÿ I‹VE1äH…Ò„;ÿÿÿH‹EÈdH+%( …+ HƒÄ(L‰ïH55 1À[A\A]A^A_]éf!ôÿf D A¼ €{ H‹St`H‰ÑH5º L‰ï1ÀH« è5!ôÿ…ÀˆÍþÿÿM‹~A€?@…ïþÿÿI‹FH…À„âþÿÿH‹HL‰úH5Š L‰ï1Àèú ôÿéÛþÿÿ D H5d L‰ï1Àèß ôÿë¨ D A¼ A€ I‹Wt/H‰ÑH51 L‰ï1ÀH" è¬ ôÿ…À‰Jÿÿÿé?þÿÿ € H5 L‰ï1Àè‡ ôÿëÙH‰ÑH5ï L‰ï1ÀHà èj ôÿéüýÿÿA¼ éÒýÿÿèÅÏäÿ D ó úUH‰åSH‰óHìØ H‰XÿÿÿL‰…`ÿÿÿL‰hÿÿÿ„Àt#)…pÿÿÿ)M€)U)] )e°)mÀ)uÐ)}àdH‹%( H‰…8ÿÿÿ1ÀHEI‰ÐL ÿÿÿH‰…(ÿÿÿHÇÁÿÿÿÿº H‰ÞH…@ÿÿÿÇ… ÿÿÿ Ç…$ÿÿÿ0 H‰…0ÿÿÿèäÌäÿ9Ø} H‹•8ÿÿÿdH+%( uH‹]øÉà „ ¸ùÿÿÿëÙèäÎäÿ @ UH‰åAWAVA‰ÎAUATI‰üH‰÷SH‰ÓHƒì(D‰E¼dH‹%( H‰EÈ1À1À€>.”ÀHÇè0ÇäÿH…À„ð H5¶ H‰ÇI‰ÅèÖäÿH…ÀtI9ÅtÆ E„öH L‰éL‰çL~ H"i ¾@ LDÀ1ÀèŠþÿÿA‰Ç…Àˆ— L‰æH‰ßèd-ôÿH…À„Ó €}¼ A¾ uT‹5 ‚r L‰á1ÿ1ÀHC9 A¿ïÿÿÿèðJöÿL‰ïèXÊäÿërf D L‰æH‰ßè-ôÿH…À„„ AƒÆAþ „û E‰ðL‰éHà L‰ç¾@ 1ÀèïýÿÿA‰Ç…Ày¸‹5¦r ¿ D‰ù1ÀHº è|JöÿL‰ïèäÉäÿH‹EÈdH+%( …Õ HƒÄ(D‰ø[A\A]A^A_]à € L‰ïè°ÉäÿA¶$H5Ô& öu€ú_u=A¶D$IT$„Àuë¤ „ ¶BHƒÂ„Àt¶Èöuë¾Èƒé0ƒù và<_tÜ‹5ú€r L‰á1ÿ1ÀHÐ8 A¿êÿÿÿèÍIöÿéTÿÿÿ „ ‹5΀r 1ÿ1ÀA¿ÞÿÿÿHÑ8 è¤IöÿL‰ïè Éäÿé#ÿÿÿA¿ôÿÿÿéÿÿÿè—Ìäÿ € UH‰åAWAVAUATSHì Hƒ $ Hƒì8dH‹%( H‰EÈ1Àèf H…À„þ HÀïÿÿH‰Á¾ 1ÀH~ H‰ßèvüÿÿA‰Ä…Àˆ* H5¥‹ H‰ßèüâäÿI‰ÆH…À„È E1äL-6Êq éß ¿( èŠò I‰ÇH…À„ H‰@IOIWH‰ßH‹ Êq L‰=Êq H5 M‰/I‰GL‰81ÀL‰¨ïÿÿènÅäÿƒø…E H‰ß¾ èèÑäÿH=” H…Àt0HxH‰…°ïÿÿH‰½¸ïÿÿè…ÎäÿH‹•°ïÿÿH‹½¸ïÿÿH€: uÆ èçÃäÿI‰G I‰ÁH…À„… I‹OM‹G¿ 1À‹56r HŒ AƒÄèHöÿL‰ò¾ H‰ßèRÔäÿH…À… ÿÿÿL‰÷è¡ÎäÿH‹EÈdH+%( …¡ HÄ8 D‰à[A\A]A^A_]Ãf „ HùÈq H‰…¨ïÿÿA¼ôÿÿÿL‹-åÈq L;¨ïÿÿt£ @ I‹EI‹U fInÅI} flÀH‰BH‰AE è9ñ L‰ïèÚÆäÿH‹…¨ïÿÿL‹(I9ÅuÃé]ÿÿÿf D A¼êÿÿÿëœA¼¡ÿÿÿéLÿÿÿèHÊäÿè“ßäÿD‹ A÷Üé7ÿÿÿ „ ó úUH‰åATS‰û1ÿHƒìdH‹%( H‰Eè1ÀÆ"°q è‚ÙôÿA‰Ä…Àˆ— Hƒ=Gr u„Ût)E1äH‹EèdH+%( …§ HƒÄD‰à[A\]à € H‹ ù¯q H…Ét‹5²}r H@ ¿ 1Àè‹Föÿèö»öÿH‰çŒr H…Àu¤‹5ˆ}r H' ¿ A¼ÿÿÿÿè]FöÿèxÞôÿë f D ‹5^}r HÐ ¿ 1Àè7Föÿ‹5E}r H 1ÿ1Àè!FöÿéFÿÿÿè'Éäÿ € ó úUH‰åHƒìH‹=eŒr dH‹%( H‰Eø1ÀèIöÿHÇFŒr H‹EødH+%( uÉééÝôÿèÔÈäÿ @ ó úUH‰åAVAUATI‰üHƒì(dH‹%( H‰EØ1À„ÒtpI‰õèðyôÿI‰ÄH…Àt8L‹p M…öt/L‰÷èOÿÿI‹¾° èû°÷ÿL‰ï胰÷ÿL‰÷I‰†° èTOÿÿ @ H‹EØdH+%( …° HƒÄ(L‰àA\A]A^]Ãf D H‰}ÀHÇEÈ H…ÿtG¾/ èmÎäÿH…Àu(H‹i‹r HUÀH5&áÿÿH‹¸ X è÷ÿL‹eÈë” @ L‰çè8yôÿI‰Äëƒ H‹1‹r L‹ ¨X M…ä„iÿÿÿA‹T$(ëf‰ÐðA±L$(9„Oÿÿÿ‰ÂBÿJƒøývâé=ÿÿÿè˜Çäÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃè_Çäÿff. „ @ ó úUH‰åAWI‰×AVI‰öAUI‰ý1ÿATS‰ËHƒì8dH‹%( H‰EÈ1ÀÆ3q è“Öôÿ…Àˆû Hƒ=[Šr u„ÛtuLE°L‰ÿL‰ÆL‰E¨èj²÷ÿ¶ÓL‰öL‰ïè ëÿÿH‹}¨A‰Äè°³÷ÿH‹=!Šr èöÿHÇŠr èÄÛôÿH‹EÈdH+%( …È HƒÄ8D‰à[A\A]A^A_]à € H‹ Á¬q H…Ét‹5zzr Hþ ¿ 1ÀèSCöÿ辸öÿH‰¯‰r H…À…Qÿÿÿ‹5Lzr Hëý ¿ A¼ÿÿÿÿè!Cöÿè<Ûôÿ‹5*zr 1ÿ1ÀHâý èCöÿé]ÿÿÿ‹5zr A‰Ä¿ 1ÀHvý èäBöÿ‹5òyr 1ÿ1ÀHªý èÎBöÿé%ÿÿÿèÔÅäÿ @ ó úUH‰åAWA‰÷AVI‰ÖAUATSH‰ûHìˆ ‰µPÿÿÿ¶EdH‹%( H‰EÈ1Àèaûÿÿ‰…pÿÿÿ…Àˆ H‹shH‹{H1ÒètàÿÿH‰…XÿÿÿH…À„š è E…ÿŽ¯ Ç…Tÿÿÿ HCH‰…`ÿÿÿH‹½`ÿÿÿHÇEˆ LgðèØÚÿÿH‰…hÿÿÿH…À„] ‹5yr H‰Á¿ 1ÀHæü LmˆèèAöÿH‹½XÿÿÿL‰êL‰æè–ž ‰…pÿÿÿ…À„8 ‹…pÿÿÿ…ÀŽß H‹hÿÿÿ¾ 1ÀE1íH‹= Cr H«ü è–Ãäÿf D L‰ëH‹=îBr Hªü 1ÀHÁãH]ˆ¾ H‹KL‹CècÃäÿH{è!ë H‹C8H…ÀtQL‹xE1äM…ÿt7 D I‹¾ è’ÊäÿL‰÷HpèfCôÿ„À…Þ L‰ÿèýóÿI‰ÇH…ÀuÎH‹{8è5&ôÿE…äu H‹ aBr º ¾ H= ü èCÜäÿIƒÅD9pÿÿÿBÿÿÿH‹}ˆè9Àäÿ‹•Tÿÿÿ9•PÿÿÿŸÃH‹½hÿÿÿè ÀäÿHƒ…`ÿÿÿpƒ…Tÿÿÿ„Û…gþÿÿH‹½XÿÿÿèKÝ H‹=ì†r è߉öÿHÇ܆r èØôÿH‹EÈdH+%( …À ‹…pÿÿÿHĈ [A\A]A^A_]à @ I‹O¾ 1ÀAƒÄH‹=’Ar H Þ è ÂäÿL‰ÿèüóÿI‰ÇH…À…ÊþÿÿH‹{8è1%ôÿéÿÿÿH‹…`ÿÿÿfo}8fo} xfo}°x ‹…pÿÿÿ‹5ãvr ƒÀƒàý…Ø H‹hÿÿÿH / 1ÿ1ÀH‰Ùè©?öÿH‰ßè¿äÿÇ…pÿÿÿþÿÿÿéûþÿÿfH‹…`ÿÿÿfïÀH‹½XÿÿÿH]H‰Þóoh óo@ H‰ÂóoXH‹H8 D¶H5L‹@X@)M)] )pÿÿÿ)m°èfäÿÿ‰…pÿÿÿ…Àˆ,ÿÿÿ…hýÿÿH‹½XÿÿÿL‰êL‰æèЛ H‰ß‰…pÿÿÿèÉè H}˜èÀè H}¨è·è é#ýÿÿHø 1ÿ1ÀèÛ>öÿ‹…pÿÿÿ‹•Tÿÿÿ9•Pÿÿÿ÷ПÃÁè !Ãé þÿÿÇ…pÿÿÿþÿÿÿé þÿÿÇ…pÿÿÿêÿÿÿéþÿÿè§Áäÿ € ó úUH‰åSH‰ûHƒÇHƒìdH‹%( H‰Eè1Àè/è H‰ßè'è H{ è è H{(èè H‹EèdH+%( uH‹{0H‹]øÉéÀúÿè<Áäÿff. „ ó úUfïÀH‰åSH‰ûHƒìdH‹%( H‰Eè1ÀHÇG0 GG 1ÿèC¿úÿH‰C0HƒøÀƒàôH‹UèdH+%( uH‹]øÉÃèÌÀäÿff. „ ó úUH‰åAWAVAUATSH‰óHƒì(dH‹%( H‰EÈ1Àè$¹äÿH…À„o I‰ÄH‹©u ¾: L‰çH‰CèÀÆäÿH…À„? Æ LpL}ÀL‰uÀè£ÕäÿL‰þ1ÒL‰÷Ç I‰Åè]Ñäÿ‰CA‹u ‰Á…ö…. H‹UÀI9Ö„! ¶ƒè+¨ýuULrL‰þL‰uÀ¶L‰÷1ÒˆE¿èÑäÿ‰CA‹U A‰À…Ò…¹ L;uÀ„¯ €}¿+‹KuDDÿD‰Cëf. „ D‹C‹5ºsr Hø ¿ 1Àè“<öÿ‹C9CG H‹MÀHl, €9 …“ ¾@ L‰çèÆÅäÿH…ÀtYÆ Hxèõ·äÿH‰H…À„M L‰cE1íH‹EÈdH+%( …. HƒÄ(D‰è[A\A]A^A_]à D HÇEÀ ë›f D ¾/ L‰çè[ÅäÿH…Àt>L‰#E1íë¬H 8÷ H`+ ‹5îrr 1ÿ1ÀA½êÿÿÿèË;öÿL‰çè3»äÿé|ÿÿÿf D ¾. L‰çè ÅäÿH…Àu°A¶$H5: öu€ú_u?A¶D$IT$„Àué2ÿÿÿ ¶BHƒÂ„À„ ÿÿÿ¶Èöuç¾Èƒé0ƒù vÜ<_tØL‰áHf+ éaÿÿÿ‹5Nrr 1ÿ1ÀA½êÿÿÿHÙ* è$;öÿéTÿÿÿH tö H‘* é,ÿÿÿA½ôÿÿÿé¿þÿÿè ¾äÿA½ôÿÿÿé&ÿÿÿó úUH‰åAWAVAUATSHƒìhH‰u Hu´dH‹%( H‰EÈ1ÀèïéóÿH‰E€H…À„, ‹M´ù L‹ L‰e¸M…䄹 A€<$%„è º H5ö L‰çèÄ»äÿ…Àu0¾: L‰çèÃÃäÿH…Àt ¾= L‰çè±ÃäÿH…À„¨ „ H5×õ L‰çèÑôÿH‰ÃH‹E D¶xDE„ÿ„¬ H…ÛtK€;@… LcL‰çèòœñÿH‰EÀH‰ÇH…À„] èm“ñÿL‹u H‹}ÀI‰FHèL¹äÿI‹FHH…À„' Æ H‹u H}¸èæÿÿA‰Ä…À„t E…äˆ× H‹E Hƒ8 „} ‹E´H‹] ƒè‰C@H˜H<€HÁçè%ã H‰CPI‰ÇH…À„É H‹E ‹@@…ÀŽŽ HÇE˜ f. „ H‹U˜L‰û‹5Wpr ¿ H’HÁàH‰…xÿÿÿHÃH‹E€H‰]L‹|ÐHäô 1ÀL‰ùè9öÿ¾= L‰ÿèaÂäÿH‰EÀH…Àt>L)øL‰ÿH‰Æè¶äÿH‰H‰ÁH…À„3 ‹5éor H°ô ¿ 1ÀèÂ8öÿH‹EÀLx¾@ L‰ÿè ÂäÿH‰EÀH…Àt I9ÇtHxH5’™ è_Ëäÿ…À„g ¾: L‰ÿèÚÁäÿH‰EÀH…Àt=Æ H‹EÀHxè´äÿH‰ÁH‹EH‰HH…É„¥ ‹5[or H8ô ¿ 1Àè48öÿL-.ô L‰ÿH à L‰îè»ÂäÿH‰EÀA¶H‰Êö •Á€ú_”ÂшM¯„ˆ H…À„ L)øL‰ÿH‰ÆèµäÿH‹]I‰ÄH‰CH…À„% ‹5Ûnr H‰Á¿ 1ÀHÅ’ HƒÃè7öÿ D ¿ èBá H‰I‰ÆH…À„ç H‹MÀ¶<[„ <.„ø €y>…¦ ¶E¯LyAˆFL‰îL‰ÿè÷ÁäÿH‰EÀH…À„3 L)øL‰ÿH‰Æèl´äÿI‰FH‰ÁH…À„„ A€?[E¶FH!ó ¿ ‹5%nr LEà1Àè7öÿHƒ}À H‹…PÿÿÿL‹3éÙ H)+ ‹5÷mr 1ÿ1ÀèÚ6öÿA¼êÿÿÿH‹}€è‹åóÿH‹EÈdH+%( …¥ HeØD‰à[A\A]A^A_]Ãf D H‹E Æ@DA€<$%…MüÿÿIƒÄL‰e¸é@üÿÿLy1Àéÿÿÿ D Ly1ÒHuÀH‰MˆL‰ÿèŠÊäÿH‹UÀI‰FL‹3AÆF€:]…õ I9×H‹Mˆ„è HBH‰EÀ€z …ò HÇEÀ I‰ÏL‰ÿ诱äÿI‰FH‰ÁH…À„W A€?[E¶FHýñ ¿ ‹5ølr LEà1ÀèÙ5öÿH‹EHƒ8 „K H‹E H ] L‹xPH‹…xÿÿÿI‹D¶öu€ú_uH‹E €x$ …¡þÿÿH‹] HƒE˜H‹E˜9C@+üÿÿE1äéŸþÿÿ L‰ÿè±äÿH‰ÁH‹EH‰HH…É„¬ ‹5blr HBÓ ¿ 1Àè;5öÿénÿÿÿf D I‰ÏéÞýÿÿ „ èÍÿÿ„À„2 H‹EÀHóð ¿ Æ H‹E‹5 lr Æ@ 1Àèë4öÿé_üÿÿf D A€ý@…6 H‹E Hƒx …) L‰÷èïôÿH‹U H‰BH…À…% f D A¼ôÿÿÿéÉýÿÿ D ‹5¦kr ƒé1ÿ1ÀHÜ$ A¼Þÿÿÿèy4öÿé ýÿÿ @ H…Ût €;=„9 H5 ð L‰çèóôÿH…À„ê H ïï L‰çH‰ÞèØôÿH…À„ D¶(Æ LpA€<$ … HÇEÀ 1ÀE„ÿ„ H‹U H‰BM…ö„ L‰u¸A€ý;„þ H‰ÞL‰÷è|ôÿH…Àt{D¶ LxÆ A€ý:tvàþÿÿA€ý%„F A€ý+… 1ÒHuÀL‰÷è®ÆäÿH‹U H‰B0H‹EÀ€8 …÷ M…ÿ„ L‰}¸A€ü;„Œ M‰þH‰ÞE‰åL‰÷èôÿH…Àu…E‰ìE1ÿA€ý:uŠ1ÒHuÀL‰÷èRÆäÿH‹U ‰B H‹EÀ€8 t©H$ é=üÿÿf D H‹HH…É„vùÿÿD‹@ E…À„iùÿÿHƒx( …^ùÿÿHƒx0 …SùÿÿH‰ÇH«î 1À¾ èÊÆäÿ…À‰5ùÿÿé%þÿÿ D L‰ùHÎ& ‹5Ìir 1ÿ1Àè¯2öÿéÐûÿÿf. „ ‹5®ir A¸U 1ÿ1ÀH ;î HB$ A¼¡ÿÿÿèw2öÿéžûÿÿfH5«ë L‰÷è1Åäÿ…À…— H‹E Æ@$éÃþÿÿH%& éWûÿÿH‹E HÙí ¾ H‹Hx1ÀèÆäÿ…À‰oøÿÿèuÊäÿD‹ A÷ÜéVøÿÿL‰çè2ôÿH‰EÀH…À„MýÿÿE„ÿ…æýÿÿH‹U H‰B€80…Ýýÿÿ€xx…Óýÿÿ1ÒHuÀH‰Çè£ÃäÿH‹U H‰B8H‹EÀ€8 „°ýÿÿH_" é¹úÿÿfE1öE1íéqýÿÿL‰çè½ôÿH‹U H‰BHé¨÷ÿÿL‰çèäÿH‹]H‰H…À… ûÿÿé»üÿÿ H5í L‰çèñ ôÿH…À„þüÿÿL)à¾. L‰çH‰Âè¸äÿH…ÀA•ÇéßüÿÿÆ H‰ÆHƒÃH}¸H‰]ÀèÒÝÿÿA‰Ä…Àˆ3úÿÿL‹eÀL‰e¸é˜üÿÿH‹E HÇ@ éëüÿÿM‰÷L‰ÿè~¬äÿH‰ÁH‹E H‰H(H…É„"üÿÿD‹H E…É…ž H‹E H‹P0H…Ò… ‹5ºgr H‹] ¶C$„À…P L‹CL‹SHƒì¿ E1äQL‰ÑP1ÀRHã# èn0öÿHƒÄ éºöÿÿH‹E H‹H(D‹H H…ÉuŽE…Ét H‹P0H…ÒtšH§" éQùÿÿf. „ L‹@L‹PM…À„» ‹5-gr M…Ò„ H‹P0H…Ò…]ÿÿÿH‹E ¶@$éhÿÿÿf D L‰áHn é#ýÿÿ‹5ïfr H|# 1ÿA¼êÿÿÿèÇ/öÿéîøÿÿ‹5Ðfr L‰ñ1ÿ1ÀHF! A¼¡ÿÿÿè£/öÿéÊøÿÿHÿ é©øÿÿH³ éøÿÿ‹5”fr Höê ¿ A¼ôÿÿÿèi/öÿé™øÿÿH‹P0H…ÒthM…Ò…¦þÿÿH3" é]øÿÿH_" 1ÿ1ÀA¼êÿÿÿè0/öÿéWøÿÿHL! é6øÿÿH ! é*øÿÿè ²äÿH§! 1ÿ1ÀA¼êÿÿÿèø.öÿé øÿÿ¶@$‹5ýer éVþÿÿ @ ó úUH‰åAWAVAUATSHƒì(dH‹%( H‰EÈ‹G@…ÀŽ£ H‹WPƒèL5E H ´ê H€HDÂ0LjH‰E¸M‹} A¶H‰ÂAö•À€ú_”ÂÐA‰Ät%H‹EÈdH+%( u^HƒÄ(D‰à[A\A]A^A_]à @ H‰ÞL‰ÿè Áäÿ…Àt1H5Pê L‰ÿèúÀäÿ…Àt IƒÅ(L9m¸uëf. „ E1äëž A¼ ë“è ±äÿff. „ ó úUH‰åAWAVAUATA¼ SHƒì(dH‹%( H‰EÈ1ÀHƒ t/H‹EÈdH+%( …» HƒÄ(D‰à[A\A]A^A_]Ãf. „ ‹G …ÀuÊHƒ( uËG@…À~wH‹OPƒèL5 H |é H€HDÁ0LiH‰E¸M‹} A¶AöA•Ä€ù_”ÀAÄ…vÿÿÿH‰ÞL‰ÿèú¿äÿ…Àt*H5=é L‰ÿèç¿äÿ…ÀtIƒÅ(L9m¸u´éEÿÿÿE1äé=ÿÿÿA¼ é2ÿÿÿèü¯äÿff. „ ó úUH‰ùHõè H‰åAWAVAUI‰ý¿ ATI‰ôSHƒìH‹5Äcr dH‹%( H‰EÈ1Àèœ,öÿHu¼L‰ïèÀÛóÿH‰E¨H…À„Å ƒ}¼Ž‰ H‹8è¨äÿH‰E H‰ÇH…À„ L}ÀH5fs L‰úèî¯äÿ1ÿL‰úH5×Ûh H‰ÃèÚ¯äÿL‰ú1ÿH5ä‚ H‰E˜èůäÿL‹E˜H…ÛI‰Á”ÀM…À”ÂÐ…º M…É„± L‰ÇL‰M¶è’§äÿH‹}I‰D$H‰E˜è€§äÿH‹M˜I‰$I‰ÀH…É„ê H…À„á ‹5Ñbr D¾Ë¿ 1ÀHéç è¦+öÿH‹E¨€ûr¾: A”D$@H‹XH‰ßèè´äÿH…Àt1H‰ÆH‰ßH‰E˜H)Þ表äÿI‰D$ H…À„ H‹U˜€8/A”D$LHZH‰ßL‰úH5¬·h èà®äÿ€80H‰Ç… €xx„j 1Ò1öè½äÿI‰D$8A€|$L t$¾( H‰ßèg´äÿH…ÀtHx1Ò1öè¾äÿI‰D$0‹E¼ƒèA‰D$HHcøHÁçè}Ô I‰D$PH…À„é A‹D$H…À~l1ÛL‹u¨¾= M‹lÞL‰ïè ´äÿL‰ïH…Àt Æ I‹|ÞLhI‰ßIÁçM|$Pè%¦äÿL‰ïI‰I‰Æè¦äÿI‰GH…À„ˆ M…ö„ HƒÃA9\$H–E1ÿë$H‹E¨‹5Zar 1ÿA¿êÿÿÿHï H‹1Àè-*öÿH‹} 蔩äÿH‹}¨èÛØóÿH‹EÈdH+%( …l HƒÄHD‰ø[A\A]A^A_]Ãf D ‹5þ`r 1ÿ1ÀA¿ÞÿÿÿHa èÔ)öÿHÇE ëf. „ €x …ŒþÿÿL‹u¨I‹~H…ÿ„Ü H5ú` H‰}˜A¿êÿÿÿè_¼äÿ…À…ZÿÿÿIÇD$8 H‹}˜èå¨äÿI‹VH…Ò„‘ ¸ H‹M¨H‰ÁHƒÀH‹TÁH…ÒuêHÁàHÇ ƒm¼éþÿÿ D èˤäÿI‰D$H…Àt?1ÿL‰úH5Áð è°¬äÿH‰ÇH…Àtº 1öè ¼äÿI‰D$(éÖýÿÿfIÇD$( éÆýÿÿA¿ôÿÿÿéªþÿÿH‹M¨¸ éƒÿÿÿA¿êÿÿÿé‘þÿÿ‹5Ì_r H.ä ¿ A¿ôÿÿÿè¡(öÿéþÿÿ觫äÿ € ó úU¾@ H‰åAWAVI‰þAUATLe°SHƒì8H‰} H‹_L‰çdH‹%( H‰EÈ1ÀèÀ÷óÿ…Àˆ M‹.I‹NM…ít H…ÉtL‰êH5Ç L‰ç1ÀèÃûóÿëI‰ÍL‰ïè5®äÿL‰îL‰çH‰ÂèwúóÿL=Zä L5 | L-Êëh …Àt%ë\ @ €{ L‰òL‰îL‰çIE×1ÀèpûóÿH‹…Àu9H…ÛtdH‹K€9[uÓH‰ÏH‰M¨èÏäÿH‹u¨L‰çH‰ÂèúóÿH‹…ÀtÐf „ E1íL‰çè¥÷óÿH‹EÈdH+%( uSHƒÄ8L‰è[A\A]A^A_]à @ H‹E H‹PH…Òt1ÀH5¨Þ L‰çèâúóÿ…Àx®1öL‰çèÄ÷óÿI‰Åë¢ € E1íëžè.ªäÿff. „ ó úU¾@ H‰åAWAVLu°AUI‰ýL‰÷ATSHƒì(dH‹%( H‰EÈ1ÀèHöóÿ…À… I‹M H…Ét.I‹UHb¬ H5ã L‰÷H…ÒHDÐ1ÀE1äèAúóÿ…Àˆ¤ I}èP¿ÿÿI‰ÄH…À„„ H‰Ç蜬äÿL‰æL‰÷H‰ÂèÞøóÿ…ÀxjL‰çèÒ¥äÿA‹E@…ÀŽ– 1ÛL=Á» ë) H‰ÂL‰þ1ÀL‰÷èØùóÿ…Àx4L‰çHƒÃ蘥äÿA9]@~bI‹UPH›H<ÂèýÿÿI‰ÄH…ÀuÁf „ L‰çE1äèe¥äÿL‰÷è öóÿH‹EÈdH+%( u-HƒÄ(L‰à[A\A]A^A_]à @ E1äëÖ 1öL‰÷èFöóÿI‰Äë¼è¼¨äÿff. „ ó úU¾ H‰åAVAULmÀATSH‰ûL‰ïHƒì dH‹%( H‰EØ1ÀèÚôóÿ…Àˆ² €{@H‹KL‰ïH5´á ÒL‹1ÀƒâþƒÂrèÞøóÿ…Àˆæ €{L „ L‹c M…ä„Ï L‹s8M…öu!H‹{H…ÿ„¹ H5pá èÍ·äÿ…À…¥ 1ÀL‰ñL‰âL‰ïH5Uá è~øóÿ…Àx*Hƒ{0 t#莼ÿÿ„ÀtzH‹S0H5:á L‰ï1ÀèUøóÿ D 1Ò…ÀOÂ…ÀxU‹CH…À~7E1äëf „ IƒÄ…Àx8L‰çL‰îHÁçH{PèåÔÿÿAT$;SH|Û…Àx1öL‰ïèíôóÿI‰Äë „ E1äL‰ïèeôóÿH‹EØdH+%( …® HƒÄ L‰à[A\A]A^]ÃfL‹CA€80u6A€xxu/H‹S L‹C8H k H…Òt[H5wà L‰ï1ÀèŠ÷óÿé<ÿÿÿ D H‹S L‹K(H áj H…Òt<H5Rà L‰ï1Àè[÷óÿé ÿÿÿf D E1äécÿÿÿ „ H Eë H‰Êë™ @ H 5ë H‰Êë¸è¦äÿff. „ @ ó úUH‰åAVAUI‰ýATSHƒìdH‹%( H‰EØ1Àè Í I}èÍ I}HèûÌ I}èòÌ I}èéÌ I}(èàÌ A‹E@…À~xE1öf D I‹}PK ¶HÁãHßè»Ì I‹}PHßHƒÇè«Ì I‹}PHßHƒÇè›Ì I‹EPH‹\H…Ût#f D I‰ÜH‹I|$èwÌ L‰çè¢äÿH…ÛuãIƒÆE9u@‘AÇE@ H‹EØdH+%( uHƒÄI}P[A\A]A^]é4Ì èx¥äÿ „ ó úUH‰åAWAVAUI‰õATSHƒì(H‰}¸H‹>dH‹%( H‰EÈ1ÀH…ÿtèÈäÿH‰ÇH…À„Î H‹E¸H‰8I‹}H…ÿtè§äÿH‰ÇH…À„ H‹E¸H‰xI‹}HH…ÿtè…äÿH‰ÇH…À„‹ H‹M¸A¶EEH‰yHI‹}ˆAEH…ÿtè[äÿH‰ÇH…À„¶ H‹E¸H‰xI‹}H…ÿtè9äÿH‰ÇH…À„” H‹E¸H‰xI‹}(H…ÿtèäÿH‰ÇH…À„r H‹]¸A‹E ‰C A¶E$H‰{(ˆC$I‹E0H‰C0IcE@H<€HÁçèßÊ H‰CPH‰ÂH…À„Ý A‹E@H‹u¸E1ä‰F@A‹]@…ÛŽó M‹}PK¤HÁàIÇL4I‹?H…ÿtèœäÿH‰ÇH…À„– I‰>I‹H…ÿt èsœäÿH‰ÇH…Àt}I‰~I‹H…ÿt èYœäÿH‰ÇH…ÀtcM‹I‰~IƒÆM…ÿu=ëjf D I‹H…ÿt è*œäÿH‰ÇH…Àt4I‹GH‰{I‰ÞH‰CA¶GM‹?ˆCM…ÿt+¿ èýÉ I‰H‰ÃH…Àu¶H‹}¸èÕüÿÿ¸ôÿÿÿë"f D A‹]@IƒÄD9ã~ H‹E¸H‹PPéÿÿÿ1ÀH‹UÈdH+%( uHƒÄ([A\A]A^A_]Ãè £äÿH‹]¸H{è³É H{èªÉ H{(è¡É ëŠ „ ó úUH‰åAUATI‰üSHƒìdH‹%( H‰EØ1ÀèoÉ I|$èeÉ I|$è[É I|$èQÉ I|$ èGÉ A‹D$H…À~jE1í @ I‹|$PL‰ëHÁãHßè#É I‹|$PHßHƒÇèÉ I‹|$PHßHƒÇèÉ I‹D$PH‹\H…Ût H‰ßH‹èžäÿH…ÛuðIƒÅE9l$HI|$PèÊÈ AÇD$H H‹EØdH+%( u HƒÄ[A\A]]Ãèë¡äÿff. „ UI‰ðH‰åAWAVI‰ÖAUATA‰ÌSHƒì8Lc.H‹dH‹%( H‰EÈ1ÀE…í„ AD ;Ep ~kA½ùÿÿÿE…ä~)AD$ÿH€HPLdÃXf D H‰ßHƒÃXèŒþÿÿL9ãuïL‰÷èÈ H‹EÈdH+%( …¶ HƒÄ8D‰è[A\A]A^A_]Ãf. „ HcÁL‹H‰}¨H€H‰u L<PKD L‰U°MlE J ý IÁåH‰M¸J<)ès³äÿI‰ÇH…ÀtZH‹u°L‰êH‰Çè|šäÿH‹U¸K</H‰ÞE1íèišäÿH‹}°è äÿL‹M¨L‹E M‰9E éFÿÿÿ D H‰ A‰HÇ é7ÿÿÿè‘ äÿA½ôÿÿÿéñþÿÿf D UH‰åAWAVAUATSH‰ûHƒìHH‰u H‹whH‰×H‰U˜dH‹%( H‰EÈ1ÀHÇEÀ ÇE¼ è:ŸÿÿH…À„A L‹xL`I‰ÅM9ü„ HEÀH‰E¨ë M‹?M9ç„Ô I‹H…ÿtëM‹O M…ÉtâH‹sH…ötL‰ÏèÁöóÿ„ÀtÍI‹H‹3è±öóÿ„Àt½H‹u¨L‰ÿèœÿÿA‰Æ…À~H‹U¨H‹} Hu¼‰ÁèÇýÿÿA‰ÆE…öyL‰ïè‡ÿÿH‹E ‹U¼H‹…Ò~-ƒêH ’HJL$Óf. „ H‰ßèˆüÿÿH‰ÚHƒÃXL9âuìH‹} è Æ H‹UÈdH+%( uYHƒÄHD‰ð[A\A]A^A_]ÃfD‹u¼L‰ïE…öAŸÄHƒ}˜ •ÂA!ÔèÿÿE„ätºH‹E˜€8/u±ÆCEë«H‰Çèæœÿÿf D E1öë˜èæžäÿf D ó úUI‰ùfïÀH‰åAWAVH}¨I‰ÎL‰ÉAUE‰ÅI‰ð¾ ATSH‰ÓHÃQ Hƒì8dH‹%( H‰EÈ1ÀHöQr )E°H‰EÀ1Àè`¯äÿ…Àˆ H‹U¨L}°1ÀH5ï× L‰ÿèïîóÿH‹}¨A‰Ä賚äÿE…ät^E…äxH‹MÀE„ít8H‰Ïèè³äÿL‰ÿè@ëóÿH‹EÈdH+%( …Q HƒÄ8D‰à[A\A]A^A_]à ‹5Rr Hæ¸ 1ÿ1Àèâöÿë¸H{è—³ÿÿH‰E¨I‰ÄH…À„ H‰Çèß äÿL‰æL‰ÿH‰Âè!íóÿH‹}¨A‰ÄèšäÿE…ä…^ÿÿÿM…ötL‰òH52× L‰ÿ1Àè#îóÿA‰ÄE…ä…9ÿÿÿ‹C@…À0¾) L‰ÿèìóÿA‰Äé ÿÿÿ è³²äÿL}°D‹ A÷Üéÿÿÿ @ º H5àÖ L‰ÿE1öè™ìóÿA‰Ä…Àt4éßþÿÿ D H5…¯ L‰ÿ1ÀIƒÆè£íóÿH‹}¨A‰Äèg™äÿE…ä…°þÿÿD9s@ŽtÿÿÿH‹SPK¶H<ÂèCñÿÿH‰E¨H‰ÂH…Àu¯A¼ôÿÿÿé”þÿÿèÇœäÿ € UA‰ø¹ H‰åAWAVLµpþÿÿL½ÐþÿÿAUL‰÷ATSHìØ H‰•0þÿÿ@ˆµ'þÿÿdH‹%( H‰EÈ1ÀóH«¹ L‰ÿóH«D‰ÇèÀÿÿH‰…þÿÿH…À„À L‹hM…í„ H„_r H‰…þÿÿH…PþÿÿH‰…(þÿÿ € I‹}L‰öè$ìÿÿA‰Ä…ÀymL‰ÿè…õÿÿL‰÷è ùÿÿH‹½þÿÿèþóÿH‹=:_r 蕵 H‹½þÿÿHÇ#_r è… H‹EÈdH+%( …^ HÄØ D‰à[A\A]A^A_]Ãf D H‹µpþÿÿH‹½0þÿÿè½ôÿ„ÀuHH@ÿÿÿL‹…pþÿÿH‹xþÿÿH‡N ¾€ H‰ßè Ëÿÿ…Àˆ H‹½0þÿÿH‰Þèyôÿ„À„ H‹½pþÿÿfïÀH–Nr )…PþÿÿH‰…`þÿÿ謓äÿH‹½xþÿÿH‰…ÐþÿÿH‰Ãè–“äÿH‰…ØþÿÿH…Û„q H…À„R L‹¥¨þÿÿ€½'þÿÿ HÇ…@þÿÿ L‰¥Hþÿÿ…Ç M…ä…& ‹5¼Nr H± ¿ 1Àè•öÿH‹¨þÿÿHÇ…@þÿÿ H‰HþÿÿH‹½þÿÿèÐKôÿH‰…@þÿÿH‰ÇH…Àt,H‰Þè)¼öÿL‹¥@þÿÿM…ä”Á‰ÊH…À…) „ÉuL‰çèE¹öÿ‹5CNr ¿ Hk 1Àè öÿH‹½ˆþÿÿH…ÿ„< 角äÿH‹•˜þÿÿH‰…èþÿÿH‰• ÿÿÿH…À„^ ¶…°þÿÿˆ…ôþÿÿHc…¸þÿÿH<€‰…ÿÿÿHÁçèfÀ H‰… ÿÿÿH…À„= ‹…¸þÿÿ1Û1ÒE1ä…ÀŽ L‰µþÿÿL‰ þÿÿE‰åI‰Ôf „ H‹…ÀþÿÿL‰âHÁâH‹<H…ÿ„ L‹µ ÿÿÿèù‘äÿIÞI‰H…À„¢ AD$;…¸þÿÿ‰ IƒÄHƒÃ(ë¯ € L‰ÿè°òÿÿL‰÷èHöÿÿ „ L‰ïèøÑóÿI‰ÅH…À…ìüÿÿé ýÿÿ € H‹½ˆþÿÿL‹…þÿÿH…ÿt:1ÉM…ÀHµHþÿÿ•Á1ÒèG¸ÿÿ…À… L‹¥HþÿÿL¥˜þÿÿL‰¥HþÿÿL‹…þÿÿM…ÀL <@ ¿ L‰áMDÁ‹5›Lr 1ÀHf èyöÿH‹þÿÿ‹€Lr L @ H‹=¶[r H…Û‰…8þÿÿLEËH…ÿt,L‰ÎL‰ þÿÿH‰½þÿÿè¨äÿH‹½þÿÿL‹ þÿÿ…À„ì L‰þÿÿè„”äÿH‹½þÿÿè¨äÿH‰Y[r H…À„° ‹8þÿÿ1ÒH‰ß…ÉžÂ1öèñ²ÿÿH‰:[r H‰ÇH…À„Ž H•àþÿÿL‰æè[ …ÀÎýÿÿ‹5ÅKr 1À¿ H³ èžöÿH‹¨þÿÿ€½'þÿÿ HÇ…@þÿÿ H‰Hþÿÿ„üüÿÿH‹½ˆþÿÿH…ÛuH…ÿ…c H…Û„%ýÿÿH‹»Zr H˜þÿÿH•@þÿÿH‰ÞH‰HþÿÿH‹¸ X èßÞöÿL‹¥@þÿÿH…À„êüÿÿ¶•'þÿÿ¶°þÿÿA€|$4 ˆôþÿÿH‹H„« H)ËHx-ˆ•8þÿÿH‰ ÿÿÿè‚äÿ¶•8þÿÿH…ÀH‰…èþÿÿ„q „Ò…çüÿÿL‰çè˵öÿéÚüÿÿf D E‰ìL‹µþÿÿL‹ þÿÿE…äˆû H‹þÿÿH‹µÐþÿÿA¸ L‰úH‹½Øþÿÿè£÷ÿÿL‰ÿA‰ÄèøïÿÿL‰÷èóÿÿE…ä‰GýÿÿéeúÿÿfL‹µ(þÿÿ¾ H‰•8þÿÿL‰÷è¥âóÿA‰Å…ÀxvH‹•8þÿÿH•ÀþÿÿL‰öH‰×è…ÃÿÿH‹• ÿÿÿ1öL‰÷A‰ÅHÚH‰•8þÿÿè‡ãóÿH‹•8þÿÿH‰H‹… ÿÿÿHƒ< uE…íy2AD$9…¸þÿÿŽÿÿÿIƒÄHƒÃ(E…í‰8üÿÿL‹µþÿÿE‰ìë @ L‹µþÿÿA¼ôÿÿÿL‰ÿè#ïÿÿé‘ùÿÿf D H‹½þÿÿ1ÒHµ@þÿÿèc¯ÿÿ…Àˆ´ýÿÿL¥@þÿÿL‹…þÿÿL‰¥Hþÿÿé®üÿÿI $I+L$éGþÿÿfH‹½þÿÿèû» H‹=Xr H…ÿ„mýÿÿéQýÿÿ € HiXr E1äH‰…þÿÿéùÿÿf1ÉHµHþÿÿº èm´ÿÿ…Àˆ°úÿÿH‹Hþÿÿévýÿÿf „ H‹¨þÿÿH@ÿÿÿHõv 1À¾€ H‰ßèüÄÿÿA‰Ä…Àˆ¤øÿÿH‰ßè9äÿ1ÒH‰…èþÿÿé’úÿÿA¼ôÿÿÿéƒøÿÿA¼ôÿÿÿé·øÿÿL‰ÿA¼ôÿÿÿè÷íÿÿL‰÷èñÿÿémøÿÿ„Ò… úÿÿéúÿÿèX”äÿH‹=¡Wr èü HÇ‘Wr éuüÿÿff. „ ó úUH‰åAUI‰ýATHƒìdH‹%( H‰Eè1Àè¹Õ €=¦sp up1ÿèÉÉÿÿA‰Ä…ÀxDHuäH}à1Òè†ÿÿA‰Ä…Àx.‹}à…ÿye‹}ä…ÿ‰š H‹=Wr èZöÿHÇ Wr 辨ôÿH‹EèdH+%( u~HƒÄD‰àA\A]]ÃfH‹EèdH+%( u`HƒÄL‰ïA\A]]éà¤ÿÿL‰ê¾ è£öÿÿ‹}äA‰Ä‰øD ày&‹}à…ÿ~èJ‘äÿ‹}ä…ÿŽuÿÿÿè:‘äÿékÿÿÿ D L‰ê1öèföÿÿA‰ÄëËè “äÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃèß’äÿff. „ @ ó úUH‰åAWAVAUATSHì dH‹%( H‰EÈ1À…öŽú VÿLXHÕ H)ÐHÁàH„È H‰…ÿÿÿëWA€ì „ñ € I‹WðH…Ò„Ó H‹½ ÿÿÿL‰þèÌñÿÿ‰…8ÿÿÿ…ÀŽv ‹…8ÿÿÿIƒÇpA‰G˜L9½ÿÿÿ„| IG¨A€í H‰… ÿÿÿ„Ý Iƒ° „’ I‹GÀH…À„{ÿÿÿ€80…rÿÿÿ€xx…hÿÿÿIƒ¸ …]ÿÿÿA‹wÈ…ö…QÿÿÿIƒÐ …FÿÿÿA‹Wè…ÒŽ I‹GøƒêL-6ë L‰½8ÿÿÿH’L%šÊ M‰ïLpHDÐ0H‰…0ÿÿÿH ˆÊ M‹.A¶U Aö… €ú_„† L‰æL‰ïè¡äÿ…À„s H‰ÞL‰ïè ¡äÿ…À„` IƒÆ(L;µ0ÿÿÿu±L‹½8ÿÿÿ¿X è®· I‰H‰ÃH…À„‘þÿÿA¶GÌI‹OàH{H!s ¾ ˆC@A¶GíH‰K8ˆCL1À輡äÿ…Àˆ< €{L H‹s8uH‹{è¯ÿÿ„À…! H‹K81ÀH{¾ HiÊ è~¡äÿ…Àˆþ I‹ðH…ÿtè‰äÿH‰C H…À„ã Hƒ{ tI‹°èûˆäÿH‰CH…À„Æ I‹¨H…ÿtèàˆäÿH‰H…À„¬ Icè‰{HHÁçèȶ H‰CPH…À„ ‹SH…Ò~uHÁâM‹gøH‰ÃL,ë € 蓈äÿH‰HƒÃ IƒÄ(L9ëtHI‹|$èyˆäÿH‰CH…ÀtàI‹|$H…ÿtèaˆäÿH‰CH…ÀtÈI‹<$H…ÿu·HÇ HƒÃ IƒÄ(L9ëu¸Ç…8ÿÿÿ é^ýÿÿ @ I‹?è°ìÿÿA€ì IÇ …ýÿÿI‹wI‹ðèqŽÿÿI‰ÄH…À„N H‹µ ÿÿÿH‰ÇèÆÿÿH‰ÃH…À„¸ H‹€ Hc@;ánp ŽÖ I‹OðH»6 ‹5&Cr H³ ¿ H…ÉHDÈ1Àèø öÿL‰çèðŒÿÿA€ì …— 1ÒIƒ¸ A¼ „8 A€Ì M‹oI‹ð„† A€í „½ è@ôÿH‰… ÿÿÿH…À„¯ L‹` M…ä„° L‰çèÿÿI‹¼$° è w÷ÿL‰ïè•v÷ÿL‰çI‰„$° èeÿÿé~ A€ì uyA€í …Þ H=í èâ†äÿI‰G°H…À„ I‹GÀH…À…Cüÿÿéµþÿÿ HYŒq H9 …üÿÿè‹Áÿÿ…À‰üÿÿ‹5Br Hv ¿ 1Àèê öÿéèûÿÿ D I‹GÀH…À…îûÿÿévûÿÿf D L‹½8ÿÿÿéRûÿÿ @ A€ì „Èþÿÿ…À… Ç…8ÿÿÿþÿÿÿH‹EÈdH+%( …X ‹…8ÿÿÿHÄ [A\A]A^A_]ÃI‹ðè†äÿI‰ÄH…À„ H‰ÇèC“äÿI‰ÀH…À„m ¶H‰ÁL-Úæ „Òt&f D ¶ÂAöD u €ú_…Ý ¶QHƒÁ„ÒuàLm€H « ¾@ 1ÀHÇÆ L‰ïè?½ÿÿ‰…8ÿÿÿ…Àˆq L‰ïèy…äÿL‰çI‰G°H…À„ è4‰äÿéÍúÿÿL‹½ÿÿÿ‹µ8ÿÿÿ9µìþÿÿ„V H‹½ ÿÿÿ誫öÿH‹½0ÿÿÿèþˆäÿ‹…8ÿÿÿ…À‰Rúÿÿéàþÿÿ HÇ…Pÿÿÿ ¿ Ç…Hÿÿÿ èùgñÿH‰…(ÿÿÿH…À„ L‹pHPÿÿÿLHÿÿÿM…öt~L‰½8ÿÿÿL‰0ÿÿÿL‹ ÿÿÿ D I‹~èbñÿH‰ÞL‰ïH‰ÂI‰ÇèŽëÿÿA‰Ä…À~H‹µ0ÿÿÿH‹½8ÿÿÿ‰ÁH‰ÚèêÿÿA‰ÄL‰ÿèDˆäÿE…䈔 L‰÷è³ÄóÿI‰ÆH…Àu£L‹½8ÿÿÿH‹½(ÿÿÿèØíóÿ‹…Hÿÿÿ‰…8ÿÿÿéaùÿÿL‹%Љq H ɉq I9Üt< @ I‹$I‹D$fInÄI|$ flÀH‰BH‰A$è ² L‰çèÀ‡äÿL‹#I9ÜuÈÇ…8ÿÿÿ éžýÿÿL‰îèA¦ÿÿH‰…0ÿÿÿH…À„E ‹5/?r H þ ¿ 1ÀèöÿH‹µ ÿÿÿH‹½0ÿÿÿL‰úèba ‰…8ÿÿÿ…À„5 ˜ H‹½0ÿÿÿè’¤ ‹8ÿÿÿ‹5Ú>r 1ÀHíþ ¿ ‰Ùè±öÿƒû÷„Ý E„ä…þÿÿ‹5>r ¿ H¦Ä 1Àè†öÿI‹ðM‹oéºûÿÿf „ L‰çè؆äÿ‹5v>r H Ä 1ÿ1ÀèRöÿé²üÿÿH€H<PHÁçèà° I‰I‰ÆH…À„! H‹ƒ 1ÛÇ…8ÿÿÿ L‹hM…í„ï L‰òL‰¥8ÿÿÿE1öë f D I‹L$I‹}AƒÆL‰æèÚÿÿ…Àˆ A¶GíL‰ïHƒÃXAˆD$Lè³ÂóÿI‰ÅH…ÀuÃL‹¥8ÿÿÿD‰µ8ÿÿÿL‰ç襇ÿÿ‹…8ÿÿÿéd÷ÿÿA‹WÈ…Ò… IƒÐ …±úÿÿA‹wè…öŽ‹ I‹Gøƒî‰•(ÿÿÿL-ã H4¶L‰½8ÿÿÿH g M‰ïLpHDð0H‰…0ÿÿÿM‹.A¶M AöA•Ä€ù_”ÀAÄ„> ‹•(ÿÿÿL‹½8ÿÿÿé:úÿÿè‡ÿÿA€ì …WûÿÿéúÿÿèR¡ÿÿH‰… ÿÿÿH…À„ò Hc=“hp HÁçèb›äÿH‰…0ÿÿÿH…À„I L‹µ ÿÿÿI‹_ÀHÇ…Pÿÿÿ L‰÷è©öÿ…Àˆ= ¾@ H‰ßèïŽäÿI‹V L‹b`M…ä„ Ç…øþÿÿ LPÿÿÿE1öH…À…A L‰½8ÿÿÿf. „ I|$-èfôÿI‰ÇH…Àtp¾@ H‰Çè‘ŽäÿH…Àt!L)øL‰ÿH‰ÆèN‚äÿH‰…PÿÿÿI‰ÇH…À„ H‰ÞL‰ÿèðÞóÿ„Àt AƒÆD;5©gp }H‹µ0ÿÿÿIcÆL‰dÆøHƒ½Pÿÿÿ tL‰ïè•® L‰çè¶ÀóÿI‰ÄH…À…jÿÿÿD‰µøþÿÿL‹½8ÿÿÿ‹•øþÿÿ…ÒŽ6 ‹…øþÿÿ9Jgp Œ A€í u Iƒð „¨ HÇ…ðþÿÿ Hc…øþÿÿH€H<PHÁçèû I‰H…À„« ‹…øþÿÿL‰½ÿÿÿE1äÇ…ìþÿÿ pÿH‰…ÿÿÿH‰µàþÿÿÇ…8ÿÿÿ ë @ IƒÄL;¥ÿÿÿ„@úÿÿH‹…0ÿÿÿN‹,àA¶E*ƒà<uØE‰æM…ätPM‹EH‹…0ÿÿÿ1Ûë ƒÃHƒÀD9ót4H‹L;Buë‹5É:r 1ÀIM-HHý ¿ èžöÿD9óu‰f „ Hc…8ÿÿÿH€H‰ÁHPH‹…ÿÿÿH‹ HÐH‰…(ÿÿÿ9øþÿÿ„˜ H‹…ÿÿÿI‹U ƒ…8ÿÿÿH‹pØI‹EH)ÂH9Ö‡? H‹ ÿÿÿ€y4 uHH+AHÆH‹…(ÿÿÿH‰p8H‹…ÿÿÿ€xí u Hƒxð „: H‹…ðþÿÿH…À„s H‹8H…ÿtè€~äÿH‰ÇH…À„ H‹(ÿÿÿH‹µðþÿÿH‹A8H+FH‰yI}-H‰A(èM~äÿH…À„Û H‹µÿÿÿL‹µ(ÿÿÿI‰F¶FÌH‹~ðAˆF@¶^íH…ÿt„Û„Ã è~äÿH…À„ž I‰F H‹…ÿÿÿH‹µ(ÿÿÿ‹@èˆ^L‰FH…À…Ú H‹• ÿÿÿH‹µ(ÿÿÿL‰éH‹½ ÿÿÿè'òÿÿéþÿÿfI|$-èæbôÿH‰ÇH…Àt@H‰ÞèöÛóÿ„Àt"AƒÆD95¯dp ~H‹µ0ÿÿÿIcÆL‰dÆøf D Hƒ½Pÿÿÿ tL‰ïè•« L‰ç趽óÿI‰ÄH…ÀužD‰µøþÿÿéýÿÿèý›ÿÿI‰ÇH…À„C H‰Çè9}äÿL‰ÿI‰ÆH‹…(ÿÿÿL‰p èó€äÿM…ö„± H‹…ÿÿÿ¶XíéÿÿÿHcøHÁçè« H‰ÂH‹…(ÿÿÿH‰PPH…Ò„~ ‹@H…ÀŽøþÿÿH‹µÿÿÿHÁàI‰×H L‹vøëI @ I‰I‹~H…ÿt è¯|äÿH‰ÇH…Àt>I‰I‹~H…ÿtè•|äÿH…Àt'I‰GIƒÇ IƒÆ(I9ß„—þÿÿI‹>H…ÿt¶èn|äÿH…Àu©Ç…8ÿÿÿôÿÿÿL‹½ÿÿÿH‹µàþÿÿI‹?H¶LgXHFI Äë @ IƒÄXè¿àÿÿL‰çI9ÜuïL‰ÿèFª éÔöÿÿI}-H‰½Øþÿÿè |äÿH…ÀtœH‹µ(ÿÿÿH‹½ØþÿÿH‰FH‹…ÿÿÿH‹@ØH‰F(éýÿÿÆ é'öÿÿH‹½(ÿÿÿL‹½8ÿÿÿD‰¥8ÿÿÿèMåóÿ‹…HÿÿÿM‹'…À~!H€HPI Ä @ L‰çIƒÄXè$àÿÿL9ãuïL‰ÿ让 ‹…8ÿÿÿé¦ðÿÿE„ä…D ‹5á6r ¿ H™õ è¼ÿõÿI‹ðM‹oéðóÿÿfïÀMo¸óAoO¸óAoUóAo] HPÿÿÿAG¸L‰êAEH‹½0ÿÿÿH‰ÞAE I‹OðE¶OíM‹G)Pÿÿÿ)•`ÿÿÿ)pÿÿÿè{¤ÿÿ…Àˆ= „¿ H‹½0ÿÿÿèñ› L‰ïèé—ÿÿ‹576r H¼ 1ÿH‰ÁI‰Ä1Àè ÿõÿL‰çèu~äÿÇ…8ÿÿÿíÿÿÿé[ôÿÿf D 1ÿèù öÿÇ…8ÿÿÿêÿÿÿé?ôÿÿL‰çèB~äÿÇ…8ÿÿÿêÿÿÿé[÷ÿÿI}-H‰½Øþÿÿè ÿÿ„À„®ûÿÿH‹…(ÿÿÿƒ…ìþÿÿH‹½ØþÿÿHÇ@ é×ûÿÿ1Òé°òÿÿA€ì L‰ç„høÿÿèoÿÿA€ì „òÿÿéºóÿÿ € L‹¥8ÿÿÿ‰…8ÿÿÿé™÷ÿÿ‹8ÿÿÿ‹5N5r 1ÀH» ¿ è'þõÿA€í M‹gðI‹ …r M…ä„ HÇ…Hÿÿÿ L‰çèY™ÿÿH‰…ÿÿÿH…À„F H‹½0ÿÿÿHµHÿÿÿº è› …Àˆ& L‰çè˜ÿÿL‰½øþÿÿH…ÀH‰…ðþÿÿÇ…(ÿÿÿ LEàHƒÃL‰¥ ÿÿÿë_L‰Ïèý|äÿL‰ÿè%yäÿH‰CH…À„™ M+fL)k(L‰cH‹½ ÿÿÿè yäÿH‰CH…À„t ƒ…(ÿÿÿHƒÃX‹…(ÿÿÿ;…8ÿÿÿ\ L‹HÿÿÿL‹c(H‹½ÿÿÿM)ìL‰æèé¡öÿI‰ÆH…À„ L‹KLx-L‰ÿL‰ÎL‰ÿÿÿèÃäÿL‹ÿÿÿ…À„lÿÿÿHƒ; …EÿÿÿL‰ éEÿÿÿA€Ì …7 H‹(Cr L‹ ¨X L‰çè öÿ…Àx L‰çè%°öÿH…ÀtH‹ H‰…ðþÿÿH…À… øÿÿ‹5›3r Hàò 1ÿ1ÀèwüõÿH‹½ ÿÿÿè{žöÿH‹½0ÿÿÿèÏ{äÿÇ…8ÿÿÿêÿÿÿéµñÿÿÇ…8ÿÿÿþÿÿÿé‰ûÿÿ蜔äÿ‹5J3r ¿ Hà ‹ ÷؉…8ÿÿÿ‰Á1Àèüõÿ‹…8ÿÿÿéÖìÿÿL‰çè}ÿÿA€ì „ðÿÿÇ…8ÿÿÿôÿÿÿéOñÿÿf. „ H‰ÞL‰ï襎äÿ…À„Q H5ä· L‰ï莎äÿ…À„: IƒÆ(L9µ0ÿÿÿ…gõÿÿL‹½8ÿÿÿº éÂïÿÿ @ è “ÿÿ„À…¼þÿÿé÷ÿÿH‹µ ÿÿÿH‹½0ÿÿÿL‰úèØT L‰ï‰…8ÿÿÿ‰Ãè ¥ IÀè¥ IÐè ¥ fo½Pÿÿÿfo`ÿÿÿfo•pÿÿÿA} AMAU …ÛÑüÿÿH‹½0ÿÿÿèË— ‹8ÿÿÿ…É…+óÿÿéÇûÿÿ „ €=dq …¹ H‹DAr L‹ ¨X L‰çè-žöÿ…Àˆ L‰çè=®öÿH…À„ H‹ H‰…(ÿÿÿH…À„ñ HƒÃ1ÀE1öI‰Ý‰ÃëKH‰…ÿÿÿèõyäÿH‹…ÿÿÿI‰EH‹…(ÿÿÿIƒ|$ H‹HHDHI‹E(H)ÈI‰EƒÃIƒÅX;8ÿÿÿö I‹u(H…ötäA€}0 t 豑ÿÿ„ÀtÔI‹u(L‰çèQ¬öÿI‹}H‰Æèu›ÿÿ„À„ë AƒÆ1ÀIƒ} I‹}…gÿÿÿI‰} éqÿÿÿ€=cq …vüÿÿL‹½øþÿÿA¾þÿÿÿH‹½ðþÿÿè9yäÿH‹½ÿÿÿèÍ›öÿE…öyh‹5Æ0r D‰ñ¿ 1ÀH™ð 1ÛèšùõÿH‹… ÿÿÿD‹8ÿÿÿL‹`XL‰çƒÃIƒÄXè©ÙÿÿD9ë|ìL‰ÿè3£ H‹½0ÿÿÿè – L‹ ÿÿÿIƒÅé úÿÿ‹8ÿÿÿH‹½ ÿÿÿ‰Þè¼´ÿÿA9Þ„{ÿÿÿH‹½0ÿÿÿèç• é”ïÿÿH‹…(ÿÿÿH‹8è³täÿH…À…ÿÿÿA¾ôÿÿÿéGÿÿÿ € H‰ñ‹50r ME-1ÿHÒò 1ÀL‹½ÿÿÿèÔøõÿÇ…8ÿÿÿþÿÿÿé øÿÿ‹5Ó/r H€ò 1ÿ1ÀL‹½ÿÿÿè¨øõÿéëîÿÿHÇ…Hÿÿÿ I‹WM…䄈 HµHÿÿÿL‰çèl•ÿÿA‰Æ…Àˆ¹þÿÿH‹…HÿÿÿM‰åHƒÃ H‰…(ÿÿÿ1ÀA‰ÄH‹…(ÿÿÿH)CL‰ïèäsäÿH‰H…À„.ÿÿÿÆC,AƒÄHƒÃXD;¥8ÿÿÿ|ÌéaþÿÿL‰çèyÿÿA€ì …fíÿÿé!ìÿÿfo¥Pÿÿÿfo`ÿÿÿfoµpÿÿÿAe AmAu éøÿÿL‹½øþÿÿE1öéöýÿÿ‹5Ù.r H ï 1ÿ1Àèµ÷õÿéðÿÿ‹5¾.r 1ÿ1ÀA¾êÿÿÿHùí è”÷õÿé×ýÿÿÇ…8ÿÿÿÃÿÿÿéåìÿÿH‹… ÿÿÿ‹5‡.r Häð H‹HHH" H…ÉHDÈ1ÿ1ÀèQ÷õÿH‹½ ÿÿÿèU™öÿH‹½0ÿÿÿè©väÿÇ…8ÿÿÿùÿÿÿéìÿÿL‹-s`q HÇ…Hÿÿÿ L‰ïèp+ôÿH‰…ÿÿÿH…À„` 1ÒHµHÿÿÿL‰ïèß“ÿÿ…ÀˆG H‹…HÿÿÿHƒÃÇ…(ÿÿÿ H‰…ÿÿÿëML‰Çè1väÿL‰÷èYräÿH‰CH…À„÷ M+eH‹…ÿÿÿH)C(L‰cƒ…(ÿÿÿHƒÃX‹…(ÿÿÿ;…8ÿÿÿÔ L‹c(H‹½ÿÿÿL+¥ÿÿÿL‰æè2›öÿI‰ÅH…Àt7L‹CLp-L‰÷L‰ÆL‰… ÿÿÿè‰äÿL‹… ÿÿÿ…Àt‰Hƒ; …bÿÿÿL‰ébÿÿÿ€=D_q uA¾þÿÿÿH‹½ÿÿÿè˜öÿéFüÿÿ‹µ8ÿÿÿH‹½ ÿÿÿèq±ÿÿé¹üÿÿº E1äé êÿÿH‹½ðþÿÿL‹½øþÿÿA¾ôÿÿÿè6uäÿH‹½ÿÿÿèÊ—öÿéýûÿÿA¾ôÿÿÿë™ D E1öëM‰å‹5®,r L‰é1ÿ1ÀHÄë A¾êÿÿÿèõõÿéÄûÿÿL‹½8ÿÿÿ1ÒA¼ é–éÿÿƒ½øþÿÿóupH‹ ÿÿÿHCe ‹5_,r Hí H‹KHH…ÉHDÈ1ÿ1Àè0õõÿHƒ{H H4í tHûì ‹5),r 1ÿ1Àè õõÿH‹½ ÿÿÿè—öÿH‹½0ÿÿÿèdtäÿéJêÿÿH‹ ÿÿÿL„ ‹5ï+r H,î H‹AHH‹IH…ÀLEÀ1ÿ1Àè¼ôõÿë®è%täÿÇ…8ÿÿÿôÿÿÿé>íÿÿf D H‹½ ÿÿÿ褖öÿH‹½0ÿÿÿèøsäÿÇ…8ÿÿÿôÿÿÿéÞéÿÿH‹½ ÿÿÿè}–öÿÇ…8ÿÿÿôÿÿÿéÃéÿÿH‹…ÿÿÿH‹xðé°òÿÿÇ…8ÿÿÿùÿÿÿé¤éÿÿÇ…8ÿÿÿôÿÿÿéÈìÿÿè;wäÿ‹59+r Hа 1ÿèôõÿÇ…8ÿÿÿôÿÿÿéméÿÿ „ ó úUH‰åAWAVA‰öAUATSH‰û1ÿHƒìx‰µhÿÿÿ1ödH‹%( H‰EÈ1ÀèGÖóÿH…À„b I‰ÇE…öŽ‰ Ç…dÿÿÿ Lm€‹C`…ÀŽN Ç…lÿÿÿ H‹CXHÇ…xÿÿÿ H‹µxÿÿÿL40Iƒ~ „ L‹M…Û„Æ €{D …¼ L‹cM…ä„Î A¶N@L‰úL‰ÞL‰ïA¸ è^§ÿÿ…Àˆ L‰ïè¾näÿL‰çI‰H‰…pÿÿÿè¬näÿH‹•pÿÿÿI‰FH…Ò„’ H…À„‰ è*‹ÿÿ„À„" L‰÷è:ÍÿÿI‰ÄH…À„E H‰Ç膋äÿL‰çè.räÿ‹…lÿÿÿ;C`}hH‹CXHƒ…xÿÿÿXƒ…lÿÿÿéÿÿÿ M‹ M…Û„¬ L‹cM…ät €{D „2ÿÿÿM‹fHx M…äLDàéÿÿÿf€{E …ìþÿÿ‹µlÿÿÿ;s`|œ‹•dÿÿÿ9•hÿÿÿŸÀƒ…dÿÿÿHƒÃp„À……þÿÿ1À € L‰ÿ‰…xÿÿÿèB×óÿ‹…xÿÿÿH‹UÈdH+%( …§ HƒÄx[A\A]A^A_]Ãf. „ L‹[M…Ût A€;0u!A€{xuM‹^é5ÿÿÿL‰îL‰ÿè•ÒóÿéÎþÿÿL‰ßH5×® L‰pÿÿÿè:|äÿL‹pÿÿÿH…ÀuÄéýþÿÿ‹5—(r H¤Ü ¿ 1Àèpñõÿ¸êÿÿÿéFÿÿÿ¸ôÿÿÿé<ÿÿÿ¸ôÿÿÿéFÿÿÿè]täÿff. „ fó úUH‰åAWAVI‰þ1ÿAUATS‰óHì¨ ‰µ<ÿÿÿ1ödH‹%( H‰EÈ1Àè…ÓóÿH‰…PÿÿÿH…À„Å …ÛŽ¨ Ç…Dÿÿÿ HÇ…Xÿÿÿ é} M‹M…Ò„ü A€~D …ñ M‹~M…ÿ„ Lm€¶K@H‹•PÿÿÿL‰ÖA¸ L‰ï輤ÿÿ…Àˆä L‰ïè läÿL‰ÿH‰H‰…Hÿÿÿè läÿH‹•HÿÿÿH‰CH…Ò„ H…À„ý 興ÿÿ„À„0 H‹…XÿÿÿL‹+H…À„Õ L‰îH‰Çèò‚äÿH¨) …À„Ë L‰éH5yê ¿ 1Àè ‰äÿH‹H‰…XÿÿÿL`ÿÿÿ¾ L‰ïèO¿óÿ…Àˆ‡ L‹CA€80…9 A€xx…. H‹S L‹C8H ¿6 H…Ò„Æ H5"¬ L‰ï1Àè5Ãóÿ‰Á…ɉ. A‰ÏL‰ïè ¿óÿƒ…DÿÿÿIƒÆp‹…Dÿÿÿ9…<ÿÿÿŽÆ €½Cÿÿÿ „¹ M‹fM…ätH5ìt L‰çè‚äÿ…À… A¶FEˆ…Cÿÿÿ„À…¦ A‹V`1ÀA‰Ä…Ò~<f D IcÄH €H HI‹FXH ÈHƒ{ …"þÿÿA€~E …þÿÿAƒÄHƒÃXA9Ô|ÝÆ…CÿÿÿE1ÿéKÿÿÿ L‹M…Ò„Œ M‹~M…ÿt A€~D „üýÿÿL‹{HCt M…ÿLDøéåýÿÿH‹S L‹K(H ‘5 H…Ò„ˆ H5þª L‰ï1ÀèÂóÿ‰Á…ɈÒþÿÿ‹CH…ÀŽö E1ÿë D IƒÇ…ÀˆD L‰ÿL‰îHÁçH{P虞ÿÿAW9SHØ…À‰Á”Ȉþÿÿ1öL‰ï‰Hÿÿÿ蓾óÿL‰ïI‰Çè¾óÿM…ÿ‹Hÿÿÿt$L‰úH5ÂI ¿ 1Àèç†äÿL‰ÿè?mäÿ‹HÿÿÿA‹V`AƒÄD9â~„Û…¤þÿÿˆCÿÿÿA‰Ïé&þÿÿf D A‰Ç¿ è3ŠäÿH‹½Pÿÿÿè·ÒóÿH‹EÈdH+%( …7 HĨ D‰ø[A\A]A^A_]à € Hý´ é9ýÿÿ @ H5Vƒ ¿ 1ÀèE†äÿé=ýÿÿM‹VM…Òt A€:0uQA€zxuJL‹SéUþÿÿH‹½PÿÿÿL‰îèáÍóÿé¼üÿÿ @ A‰ÇéhýÿÿH •´ H‰ÊéiþÿÿH …´ H‰Êé+ýÿÿL‰×H5÷© L‰•HÿÿÿèZwäÿL‹•HÿÿÿH…Àu”éíýÿÿ‹5·#r L‰á1ÿ1ÀHµæ èìõÿA¶FEˆ…Cÿÿÿ„À„Zýÿÿ‹5‹#r 1ÿ1ÀA¿êÿÿÿH¦æ èaìõÿé¿þÿÿ» 1Éé=þÿÿA¿ôÿÿÿé¨þÿÿE1ÿé þÿÿèHoäÿ „ A¿ôÿÿÿéžþÿÿ D ó úUH‰åAWAVAUATSHìÈ dH‹%( H‰EÈ1À…öŽ… VÿI‰þHÕ H)ÐHÁàHDpH‰…ÿÿÿA‹F`A¶^EfïÀD¶-mNp )…pÿÿÿ‰…,ÿÿÿI‹FX{H‰… ÿÿÿH‹q" H‰…hÿÿÿèÝ^ÿÿA‰Ç…Àˆ" ‰ÇèûeÿÿH‰„ÝpÿÿÿH…À„G ‹…,ÿÿÿD‰¼hÿÿÿ…ÀŽ/ ‹…,ÿÿÿH‹ ÿÿÿE1ÿƒèH€HPD‰úI‰ÏHDÁXH‰…8ÿÿÿHE€H‰…@ÿÿÿH…PÿÿÿH‰Ãéø D J‹„åpÿÿÿM‹ E¶ÅH‰…HÿÿÿM…Û„ A€~D …þ M‹nM…í„ H‹•HÿÿÿA¶O@L‰ÞH‹½@ÿÿÿèæžÿÿ‰Â…Àˆä H‹½@ÿÿÿè@fäÿL‰ïI‰H‰…0ÿÿÿè.fäÿH‹•0ÿÿÿI‰GH…Ò„ H…À„ 謂ÿÿ„À„D I‹~hH‰ÞèèX÷ÿB‹¼¥hÿÿÿL‰þèeÿÿH‰ß‰…Hÿÿÿè*Z÷ÿ‹•Hÿÿÿ…Òˆd A½ IƒÇXL9½8ÿÿÿ„å E¶gLBƒ¼¥hÿÿÿÿL‰çtbIƒ …ïþÿÿA€~E …äþÿÿëÄf. „ M‹ M…Û„” M‹nM…ít A€~D „ïþÿÿM‹oH[o M…íLDèéØþÿÿf „ ƒÇ‰•Hÿÿÿèâ\ÿÿ‹•Hÿÿÿ…ÀˆÔ ‰Ç‰•0ÿÿÿ‰…HÿÿÿèñcÿÿD‹…Hÿÿÿ‹•0ÿÿÿH…ÀJ‰„åpÿÿÿ„ú F‰„¥hÿÿÿéDÿÿÿf D M‹^M…Ût A€;0u1A€{xu*M‹_éMÿÿÿH‹µ@ÿÿÿH‹½HÿÿÿèíÉóÿé¤þÿÿ „ L‰ßH5'¦ D‰…(ÿÿÿL‰0ÿÿÿèƒsäÿL‹0ÿÿÿD‹…(ÿÿÿH…Àu¦é÷þÿÿ L‰ûA‰×ƒúêu A€~E …ø H‹½pÿÿÿèÖÍóÿ‹½hÿÿÿ…ÿxè§iäÿH‹½xÿÿÿè»Íóÿ‹½lÿÿÿ…ÿxèŒiäÿE…ÿxIƒÆpL;µÿÿÿ…–üÿÿf D H‹EÈdH+%( …T HÄÈ D‰ø[A\A]A^A_]à „ A‰×…Ò…sÿÿÿE1ÿ€=ÏJp „cÿÿÿI‹vhI‹~HèjÿÿI‰ÄH…Àt ‹,ÿÿÿH‹• ÿÿÿL‰öH‰Çè˜mÿÿ…À‰ë ‹5î r H“ã 1ÿ1ÀèÊçõÿL‰çE1ÿè¿hÿÿéÿÿÿH‰ßèÂÿÿHƒ{0 H‰…Hÿÿÿ…À €{L „ Hƒ½Hÿÿÿ ‹CH„ …À~{L‰µ@ÿÿÿE1äë* D H5ž¤ L‰÷èQÁóÿ„À… IƒÄD9cHŽ« H‹CPM‰å¾@ IÁåN‹t(L‰÷èŽpäÿH…Àt¹L‰÷‹54 r H)â 1ÀH‰ù1ÿL‹µ@ÿÿÿèçõÿH‹½HÿÿÿèjfäÿéCþÿÿL‰çèívÿÿ…À‰ÿÿÿé ÿÿÿè›~ÿÿ„À…3ÿÿÿH‹KL‹H…á 1ÿ‹5Ñ r è¸æõÿéÿÿÿ B‰„¥hÿÿÿA‰×éîýÿÿL‹µ@ÿÿÿë‘H‹CP‹5¡ r Höá 1ÿL‹µ@ÿÿÿJ‹L(1ÀèqæõÿéfÿÿÿE1ÿéþÿÿA¿ôÿÿÿé§ýÿÿ‹5g r ¿ A‰×HÜà è?æõÿ‹½HÿÿÿèDgäÿBÇ„¥hÿÿÿôÿÿÿéqýÿÿ‹51 r H®à ¿ è æõÿD‰ÿA¿ôÿÿÿègäÿé™ýÿÿèiäÿ @ ó úUH‰åAVAUATSHƒìdH‹%( H‰EØ1À…öŽ‹ VÿLgXHÕ H)ÐHÁàL´È „ A‹D$Ml$¨…À~"1ÛH›HCI‹$HƒÃH<Ðè§ÅÿÿA9\$àL‰çIƒÄpè+ I‹|$ AÇD$˜ èáP÷ÿL‰ïIÇD$ èÐÁÿÿM9ôu›H‹EØdH+%( u HƒÄ[A\A]A^]Ãè*häÿf. „ ó úUH‰åAWAVAUA‰õATSH‰ûHƒì¶EdH‹%( H‰EÈ1Àè½ÿÿA‰Æ…ÀˆÃ D‰îH‰ßèÕÿÿA‰Æ…À„Î E…펈 AUÿLcXHÕ H)ÐHÁàL¼È @ A‹D$Ml$¨…À~"1ÛH›HCI‹$HƒÃH<Ðè—ÄÿÿA9\$àL‰çIƒÄpèŽ I‹|$ AÇD$˜ èÑO÷ÿL‰ïIÇD$ èÀÀÿÿM9üu›H‹=Œ*r è-öÿHÇ|*r è/|ôÿH‹EÈdH+%( u%HƒÄD‰ð[A\A]A^A_]ÃD‰îH‰ßèÃ÷ÿÿA‰Æé ÿÿÿèæfäÿf D ó úUH‰åAVI‰þAUATHƒìdH‹%( H‰EØ1ÀÇEÐÿÿÿÿÇEÔÿÿÿÿèÙæóÿH…À„” HuÐH}Ôº I‰Åè«XÿÿA‰Ä…Àx/‹}ÔL‰öè9bÿÿA‰Ä…ÀyJƒøþtE‹}Ô…ÿxèadäÿ‹}Ð…ÿxèUdäÿL‰ïèbäÿH‹EØdH+%( u:HƒÄD‰àA\A]A^]à € ‹}ÐL‰öèÝaÿÿA‰Ä…Àyƒøþu¤E1äëŸA¼êÿÿÿë·èÿeäÿff. „ @ ó úUH‰åAWA‰ÏAVI‰ÖAUATI‰ü¶ùSH‰óHƒì(dH‹%( H‰EÈ1À舛ÿÿA‰Å…Àˆ‡ L‰çE„ÿ…¡ èì}ÿÿH‰E¸H…À„_ H‹}¸èÖ…öÿA‰Å…À„Û ƒøþ„z M…äHû ‹5fr H£Ÿ LDà1ÿ1ÀL‰áè;âõÿH‹}¸èB„öÿH‹=“(r è†+öÿHǃ(r è6zôÿH‹EÈdH+%( …L HƒÄ(D‰è[A\A]A^A_]ÃèKôÿH‰E¸H…À„¾ L‹h M…í„RÿÿÿL‰ïèYëþÿI‹½° èMM÷ÿH‰ßèÕL÷ÿL‰ïI‰…° è¦ëþÿH‹}¸èý„öÿA‰Å…À…'ÿÿÿfH‹E¸L‹x L‰ÿè°Tôÿè;¦ Iƒp „5ÿÿÿ1Ûf D I‹GhL‰÷L‹$ØIƒÄ-L‰æè‘ãóÿ„ÀuHƒÃI9_pwÛéÿÿÿf D L‰çHƒÃèìyäÿI9_pw¾éæþÿÿM…äH¹ ‹5$r HEž LDà1ÿ1ÀA½êÿÿÿL‰áèóàõÿéØþÿÿf D L‰÷è äóÿ‹5îr 1ÿH¹Ü I‰ÄH‰Á1ÀèÄàõÿL‰çè,`äÿé|þÿÿèÂcäÿfó úUH‰åATI‰üSH‰óHƒìH‹~dH‹%( H‰Eè1Àè#\äÿI‰D$H…ÀtUH‹{H…ÿtè \äÿI‰D$H…Àt=H‹;H…ÿt)èô[äÿI‰$H…Àt'1ÀH‹UèdH+%( u HƒÄ[A\]ÃIÇ$ 1ÀëÛ¸ôÿÿÿëÔè(cäÿ „ UH‰åAWI‰ÿAVI‰öH‰ÖAUA‰ÍATI‰ÔSL‰ËHƒìHL‰E˜dH‹%( H‰EÈ1Àè•mäÿ…À„ Hu¨L‰ÿèqcäÿ…Àt}L‰÷HU°1ÉL‰æèÜbäÿH‰ÇH‹E¸H‰E¨H…ÿ„² L‹u¨L‰àL‰c(L)ðH‰Cè![äÿH‰CH…À„¯ 1ÀE„ít M9æu`ÆC0H‹UÈdH+%( …– HƒÄH[A\A]A^A_]ÃfL‰ÿèX_äÿH‰Çë’ L‰ÿèH_äÿ‹56r H+Û 1ÿH‰Á1Àèßõÿ¸êÿÿÿë¤H‹M˜‹5r HGÛ 1ÿI‰ÈèíÞõÿ¸êÿÿÿë‚‹5ôr L‰áHÛ 1ÀèÏÞõÿ¸þÿÿÿéaÿÿÿ¸ôÿÿÿéWÿÿÿèÆaäÿf D UH‰åAWE1ÿAVLu°AUI‰õ¾? ATI‰üSL‰ËHƒìxH‰•xÿÿÿL‰òH‰MˆD‰E„dH‹%( H‰EÈ1ÀHÇE˜ è\\äÿH…À„£ H…ÛtwL‰çèf^äÿH‰Çè^däÿDhMcíL‰ïèÓ‡ H‰CH…À„ L‰çè:^äÿH‹{º L‰îI‰ÁLß; 1ÀHÇÁÿÿÿÿèæ|äÿ¿ è‡ H…À„³ HÇ@ H‰CH‹EÈdH+%( …Ü HƒÄxD‰ø[A\A]A^A_]ÃfL‰ò¾ L‰çè [äÿH…Àt èvÿÿ„À…î L‰ò¾ L‰çè~[äÿH…À„‚ HE HM¨L‰îL‰÷A¸ H‰ÂE1ÿH‰hÿÿÿH‰…pÿÿÿèèhäÿ…ÀŽ0 Hƒ}¨ „Æ H‹U ¶<„ÓþÿÿE1íE1ä<‘„¸ H€ù ‡¬ DpLbA½ H…Û„ ÿÿÿ‹u„D‰÷è:t H‰ÇH…À„û èyXäÿH‰CH…À„¬ E„í„ìþÿÿ¿ è]† H…À„€ L‰`H‰CéÌþÿÿ H…Ût+Hu¨L‰÷è¯wäÿH‹M¨1ÀH{Hô™ ¾ èdpäÿ…ÀxPE1ÿé‘þÿÿ „ H°Dp°€ù †Rÿÿÿ<’„B <… D‹ré9ÿÿÿ € HÇC „ A¿ôÿÿÿé>þÿÿ D H‹}ˆHu˜H‰µ`ÿÿÿè¬_äÿH‹µ`ÿÿÿ…ÀA‰Çu€=˜>p …± L9m˜ulL‰çH‰µ`ÿÿÿèÌwäÿH‹µ`ÿÿÿƒøuQH‹}ˆèÇcäÿ…ÀuDIƒÅL;m˜w:f „ H‹hÿÿÿH‹•pÿÿÿL‰îL‰÷A¸ è!gäÿ…À9þÿÿIƒÅL9m˜sÏA¿þÿÿÿéýÿÿ @ H‹…xÿÿÿH…À„¶ H‰E L‹bA½ H‰Â¶ é þÿÿ € L‰çH‰µ`ÿÿÿè!wäÿH‹µ`ÿÿÿƒø4…0ÿÿÿA¿ÞÿÿÿéFÿÿÿD‹rLbA½ éõýÿÿA¿êÿÿÿéýÿÿèó]äÿ‹5ñr D‰ñHƒ× 1ÀA¿¡ÿÿÿèÆÚõÿéêüÿÿ‹5Ïr ¶È¿ 1ÀH%˜ A¿¡ÿÿÿèŸÚõÿéÃüÿÿA¿¡ÿÿÿé¸üÿÿff. „ @ ó úUH‰åAVAUI‰ýATSH‰óHƒìL‹&dH‹%( H‰EØ1ÀèPväÿƒøtQƒø4tFH‹L‰ïA¼ H‹p èñgäÿƒøAƒÜÿH‹EØdH+%( …³ HƒÄD‰à[A\A]A^]à € €{ t´H‹IL$PE1ÉL‰ïE‹„$ H‹ˆ H‹p è$ûÿÿA‰Ä…Àu‡HcCL‰ïH€H‹CL4ÐèÕYäÿH‹SI‰FHcCH€HÂH‹HH…Ét(‹5¦r Hÿn ¿ 1ÀèÙõÿƒCé0ÿÿÿf D ÇC ôÿÿÿé:ÿÿÿèo\äÿff. „ @ ó úUH‰åHƒìóodH‹%( H‰EøH‹F óoOHÆF H‹EødH+%( uɸ Ãè\äÿ @ UH‰åAWI‰ÿ¿ AVM‰ÆI‰ðAULm ATI‰ÔSHƒìhH‰µpÿÿÿH‹H‰xÿÿÿ‹5×r D‰MŒH‹JHK– dH‹%( H‰EÈ1ÀH‰]èœØõÿL‰îL‰ÿèñD H…À„Q L‰ïè`uäÿL‰ïH‰E€è”XäÿL‹E€‹5~r H– H‰Á¿ 1ÀèTØõÿL‰ïèLtäÿI‹L$A‰Á€9[„ƒ ƒø„ ƒàûƒø…† A€|$ …ª H…Û„e I‹t$L‰òL‰ïD‰M€è ` D‹M€H…À„ë Aƒù…î HÇE˜ 1ÀHC¶EŒL‰÷ˆCèéWäÿH…À„P I‹$E1íH…Òt I‹t$D¶MŒM‰ðL‰÷HMè›þÿÿA‰ÅH‹EÈdH+%( …ú HƒÄhD‰è[A\A]A^A_]à A€|$ „S L‰îL‰ïè¹C H…À„ L‰ïèHsäÿA‰Áƒàûƒø…™ ¿ D‰M€èÏ€ H‰EH‰ÃH…À„Q H‹…xÿÿÿD‹M€H‹ H…À„„ H‰éëþÿÿ @ Hu˜L‰÷è|H A‰ÅH‹E˜E…í‰ ÿÿÿI‹L$‹5å r 1ÿ1ÀHîÔ èÁÖõÿé$ÿÿÿ @ ƒøtsƒøtnAƒáûAƒù„á H‹pÿÿÿHÚÓ ‹5 r 1ÿ1ÀA½êÿÿÿè}Öõÿéàþÿÿ „ L‰ÿD‰M€è„VäÿD‹M€H…À„=þÿÿI‹L$HóÓ ë·f „ foE foM°L‰îL‰ïD‰M€AANè~B D‹M€H…À„Ú L‰ïD‰M€èåräÿL‰ïI‰ÇèVäÿ‹5 r E‰øH®“ H‰Á¿ 1ÀèÛÕõÿD‹M€Aƒùu,¿ èk H‰EH‰ÃH…À„í H‹…xÿÿÿH‹ H…ÀthH‰L‰ïèMeäÿH˜I¯D$HC¶EŒˆCéÅýÿÿ D H‹…xÿÿÿépþÿÿ @ D¶MŒHMM‰ðL‰âH‹µpÿÿÿL‰÷èRüÿÿA‰Åé²ýÿÿf. „ H‹…xÿÿÿëH‹pÿÿÿ‹5> r 1ÿA½þÿÿÿHÒ èÕõÿéyýÿÿH"Ò ésþÿÿL‰ïI‹\$A½êÿÿÿèUäÿH‹pÿÿÿ‹5ù r 1ÿI‰ÀI‰ÙHÞÒ 1ÀèÏÔõÿé2ýÿÿA½ôÿÿÿé'ýÿÿH‹pÿÿÿH)Ò éþÿÿ‹5º r 1ÿ1ÀA½¡ÿÿÿHmÒ èÔõÿéóüÿÿè–Wäÿf D ó úUH‰åAWI‰÷AVAUATSHìH H‰½ÈþÿÿLc†À dH‹%( H‰EÈ1ÀE…À~cAHÿH‹V H‹¶¸ H<‰H yHF8HŒÎ ëf D HƒÀXH9Át/H;uòE1íH‹EÈdH+%( …6 HeØD‰è[A\A]A^A_]ÃfI‹E9‡Ä „Ç A@M‹W ¶J$IPA‰‡À K€I‹Ÿ¸ I@I‹·° L‹BL‰ÒHÁàH‰½¨þÿÿHÃLKH‰ÀþÿÿènóÿÿA‰Å…Àˆc H‹½Èþÿÿè‡SäÿH‰ÇèÿNäÿH‰CH…À„2 H‹…Àþÿÿ‹5Y r ¿ H‘ H‹HL‹@(1Àè*Óõÿ¿ èÄ| fInÇfHnèH‰…°þÿÿflÅH…À„â M‹7)…ÿÿÿfïÉ) ÿÿÿÇ…$ÿÿÿ€ A‹~@…ÿŽ{ L‰½¸þÿÿ1ÛE1íM‰÷é› Æ… ÿÿÿ‹5Ç r L‰á¿ 1ÀH› èÒõÿH‹½ÈþÿÿHðþÿÿH•ÿÿÿH5øÿÿD‰(ÿÿÿèeM ‹(ÿÿÿ‹5} r 1ÀHˆ‰ ¿ D)éèSÒõÿD‹,ÿÿÿE…íˆC H‹…¸þÿÿD‹(ÿÿÿHƒÃL‹8A9_@~xI‹OPH›H57Ž L4ÁM‹fL‰çèÙdäÿ…À„AÿÿÿH5Ž L‰çèÂdäÿ…À„1ÿÿÿIcÅH‹µ°þÿÿAƒÅHƒÃóAo H€HÆóAof`I‹N H‰H A9_@ˆL‹½¸þÿÿE…툛 IcýHÁçH‹ÀþÿÿD‰kHè-{ H‰CPH…À„Z ‹sH…öŽ9 L‹µ°þÿÿ1ÛI‰Äë: €ú_thL‰öL‰çè ðÿÿA‰Å…À…@ H‹…ÀþÿÿHƒÃIƒÆ(9XHŽ} L‹`PH‰ØfInÆH5º HÁàIÄfInÔflÂA‡˜ M‹nA¶U öt“I‹>H…ÿ„ è‚LäÿI‰$H…À„³ ‹5ãr L‰é¿ 1ÀH6Ï L¥Ðþÿÿè²ÐõÿI‹‡˜ I‹W L‰áH‹½ÈþÿÿH‹pèdW H…À„ó L‰çè£Päÿ‹5‘r ¿ H9Ï H‰Á1ÀègÐõÿI‹—ˆ I‹w L‰çM‹ E‹‡ H‹¨þÿÿèñÿÿA‰Åƒøþ„ ƒøê„ ƒø¡„- …À… I‹‡˜ I‹· H‹PD¶H H‰µ¸þÿÿH…ÒtIHƒÆL…ðþÿÿL‰çH‰ñH‹pL‰…¸þÿÿèÕöÿÿL‹¥¸þÿÿA‰ÅE…í…½ I‹· I‹‡˜ H‰µ¸þÿÿ¶p L‹h@ˆµœþÿÿM…턵 H5ñX L‰ïèVbäÿ…À„ž H5ƒ L‰ïè?bäÿ…À„‡ A¶E ƒøxuA€} tvƒøsuA€} tjƒøuuA€} t^L‰ïèÖJäÿH‹½¸þÿÿH‰GH…À…ÝýÿÿA½ôÿÿÿëf. „ HÇ…°þÿÿ H‹½Àþÿÿè)¯ÿÿAƒ¯À H‹½°þÿÿèUNäÿéÙúÿÿL‰çèfäÿ…À‰… þÿÿŽñ L‰çèÂNäÿL‰ç‰…œþÿÿèd^äÿ‹•œþÿÿ‰Ö ƈ] ÁàD‹ þÿÿL0ÿÿÿL Œ H˜HÁèPR¹ º L‰ï1À¾ è[mäÿZYƒøŽ† º€ Hµ@ÿÿÿ¿ A½ùÿÿÿè ‹5Rr HÏ 1ÿH‰Á1Àè+Îõÿé!ÿÿÿf D A€¿¨ …ÍüÿÿI‹‡˜ ‹5r HöÌ 1ÿH‹H1ÀI‰ÈèîÍõÿé þÿÿf „ L‰÷èH¥ÿÿI‰ÄH…À„ªþÿÿ¾: H‰Çè WäÿH…ÀtÆ _I‹‡ L‰ I‹‡˜ L‹héÈüÿÿ D I‹‡˜ 1ÒI0L‰áH‹pèOT H…À…ëüÿÿA€¿¨ …#üÿÿI‹‡˜ HúË H‹H‹5dr 1ÿ1ÀèGÍõÿA½þÿÿÿé7þÿÿ @ E…í„>þÿÿé%þÿÿf. „ HÇ…°þÿÿ A½ôÿÿÿéþÿÿf. „ L‹½¸þÿÿéïýÿÿ‹5r H‡Ì 1ÿ1ÀèÞÌõÿéÔýÿÿH…ÿÿÿL‰çH‰ÆH‰… þÿÿè 9 H…À„â H‹½ þÿÿèËLäÿL‰çH‰…þÿÿè¼Läÿ‹5ªr ¿ L‹…þÿÿH‰ÁHŸŠ 1ÀèyÌõÿM…í„È H5ÌU L‰ïè1_äÿ…À„± H5^Š L‰ïè_äÿ…À„š A¶E ƒøu…§ A€} …œ A¼u H‹½ þÿÿèÇ[äÿ…ÀŽÊúÿÿÁàH˜H‰ÂHÁêH= ‡¥ ‰ÐHƒìL0ÿÿÿE‰áPL1Š éVýÿÿL‰ïèrGäÿH‹µ¸þÿÿH‰FH…À…yúÿÿé—üÿÿf „ E1íé·üÿÿH‹½ þÿÿèœgäÿ‰Âƒøt ƒø…Ó H‹µ þÿÿ‰•þÿÿH‰÷è×7 ‹•þÿÿH…À„í ƒúuUH‹…¸þÿÿH‹@H…À„j € H‰ÂH‹ H…Àuõ¿ H‰•þÿÿèÐt H‹•þÿÿH‰H…À„½ ¶µœþÿÿ@ˆpH‹½ þÿÿH5M‰ èK5 „À…µûÿÿH‹½ þÿÿH5)‰ è05 „À…šûÿÿL‰çA½êÿÿÿèêJäÿ‹5Ør H-Ë 1ÿH‰Á1Àè±Êõÿé§ûÿÿ @ H‹½ þÿÿèŒ9 „Àt{A¼s éjþÿÿƒøsuA€} téƒøxuÔA€} uÍ¿ è{aÿÿ„Àt¿A¼x é9þÿÿ1ÿE1íé¹øÿÿH‹½ þÿÿèfJäÿ‹5Tr A¸@ 1ÿH‰ÁHÞÊ 1Àè'Êõÿ¸@ é(þÿÿ¿ è#aÿÿ„À„âýÿÿ뢋5r D‰Á1ÿ1ÀHEÈ A½ÞÿÿÿèêÉõÿéÞõÿÿH‹…¸þÿÿHPé˜þÿÿL‰çèíIäÿHžÉ H‰ÁéhüÿÿèÉLäÿH‹½ þÿÿA½êÿÿÿèÇIäÿL‰çH‰Ãè¼Iäÿ‹5ª r I‰Ø1ÿH‰ÁHÉ 1Àè€Éõÿévúÿÿ‹5‰ r H¶É 1ÿA½þÿÿÿèaÉõÿéWúÿÿ‹5j r H~‡ 1ÿA½ôÿÿÿèBÉõÿé8úÿÿff. „ fUH‰åAWAVAUATSHƒì8dH‹%( H‰EÈ1ÀHÇE H…ÿ„â H‰óI‰üèd8 LkP„À„¸ óAo$CPóAoL$AMLu°L‰ïL}¨¾@ L‰òL«ˆ è³FäÿH‹s L‰ùL‰êA¸ L‰÷è;Täÿ…ÀŽÃ H‹E¨H…À„¶ Hƒø„¼ @ L‰çH‰ÞÿSH‹} A‰ÄèÓGäÿHǃˆ H‹EÈdH+%( …h HƒÄ8D‰à[A\A]A^A_]à Ls0H‹s L‰êL‰÷èýC H…À…BÿÿÿH‹s L‰êL‰÷è…C H…À„þ L‰ïE1äèHäÿ‹5ÿþq H;† 1ÿH‰Á1ÀèØÇõÿé{ÿÿÿ Hǃˆ éHÿÿÿH‹ƒˆ €8œ…8ÿÿÿH‹{xH…ÿtwLu H‹s L‰òèXäÿ…ÀtH‹s H‹»€ L‰òè Xäÿ…ÀuH‹} L‰úL‰îèýdäÿ…À„íþÿÿH‹K ‹5oþq 1ÿ1ÀH¸È A¼þÿÿÿèEÇõÿH‹} è¬Fäÿéßþÿÿ € Hƒ»€ …{ÿÿÿé¥þÿÿ‹5+þq HÈ 1ÿA¼êÿÿÿèÇõÿé¦þÿÿ‹5 þq 1ÿ1ÀA¼þÿÿÿH È èâÆõÿé…þÿÿèèIäÿ „ ó úUH‰åAVAUATI‰üSH‰óHƒìL‹6dH‹%( H‰EØ1ÀM‹.Iƒ} tèæ9 H‰ÆH…Àt I‹} è5¡óÿ…ÀuI‹uL‰çè%1 „Àu)1ÀH‹UØdH+%( …+ HƒÄ[A\A]A^]à € L‰çè°5 „ÀtËL‰çè„9 IuL‰çI‰FèPäÿI‹NE‹E1À‹5(ýq H€„ ¿ èÆõÿE‹E¸ÿÿÿ‹5ýq ¿ Hq„ D‰ÁAMHÈA‰NEEDHÀ1ÀE‰FèÇÅõÿI‹FL‰çI‰Eè·6 „Àu#L‰òH5É L‰çèaD ‰C¸ é%ÿÿÿ @ IFM…äL‰òLDàH5» L‰çè#E A‰Ä…Àx-I‹E1äH‹@0‹@…ÀtAÇFX A¼ D‰c¸ éÐþÿÿI‹>HƒÇ èún ëäè<Häÿff. „ ó úUH‰åAWAVAUI‰ýATI‰ôSHƒìHHcžÀ dH‹%( H‰EÈ1À…Û~[H‹V KÿH‹¶¸ HÁáHF(HLhëf D HƒÀ@H9Át/H;uòE1öH‹EÈdH+%( …P HƒÄHD‰ð[A\A]A^A_]ÃfI‹$A9œ$Ä „ü S¶H$L‹@HÁãA‰”$À I‹T$ I|$PIœ$¸ I‹´$° I‰Ùè5äÿÿA‰Æ…Àx‡H‹KL‹C¿ 1À‹5=ûq H ‚ è Äõÿ1ö1ÿ蔦óÿH‰C8H…À„¨ AÆ„$È L=· L‰âL‰ïHM L‰þH‰M˜èÑ> €=Š&p u(H‹{8‹G…À…ÿÿÿèô¨óÿHÇC8 é ÿÿÿ € H‹M˜I|$0L‰âL‰þAÆ„$È èƒ> H‹{8‹G…À…Íþÿÿ빋5úq ‰Ù1ÿ1ÀH¿Á A¾ÞÿÿÿèdÃõÿé¨þÿÿA¾ôÿÿÿéþÿÿè_Fäÿff. „ @ ó úUfïÀH‰åAWI‰ÿAVAUATSH‰óHƒì8L‹®¸ Lc¦À dH‹%( H‰EÈ1ÀHtùq )E°H‰EÀèð^äÿƒøt[ƒø4tV€»È t=H‹s L‰ÿè‘PäÿA‰À¸ E…Àt$H‹UÈdH+%( … HƒÄ8[A\A]A^A_]Ãf¸ ëÕf „ H‹s LsPE1ÉL‰ÿH‹“ˆ D‹ƒ L‰ñè¼ãÿÿ‰Â…Àt ƒøÞ…wÿÿÿLE°¶ƒÈ ¾@ ‰U¤L‰ÇL‰E¨ˆE£è«‘óÿL‹E¨…ÀxC€=Ý$p ‹U¤tg€}£ „ …ÒH¾€ L‰ÇL‰E¨H5©€ º HDðèh”óÿL‹E¨…Àt0L‰Çè’óÿ‹5öøq H¤€ 1À¿ èÏÁõÿ1Àéÿÿÿ „ L‰ÆL‰ÿL‰E¨è¡N L‹E¨…Àui€=S$p t €}£ …§ H‹MÀ‹5 øq 1ÀL‰E¨H7€ ¿ èuÁõÿL‹E¨L‰Ç1öIÁäL‰E¨èï‘óÿK‹|%øH‰Æè2¢óÿL‹E¨L‰Çèf‘óÿé[þÿÿH‹MÀ‹5Jøq 1ÀL‰E¨Há ¿ è ÁõÿL‹E¨ëËf „ L‰Çº H5² L‰E¨èh“óÿL‹E¨éûþÿÿL‰Ç¾ L‰E¨è~’óÿL‹E¨…ÀˆâþÿÿL‰ÂL‰÷L‰þètN H‹MÀ‹5Î÷q Hk A‰Æ¿ 1Àè¤ÀõÿE…öL‹E¨…Iÿÿÿé!ÿÿÿèCäÿff. „ fó úUH‰åAUI‰õATI‰üSH‰ÓHƒìH‹RH‹vdH‹%( H‰EØ1Àè*QäÿH…ÀtH‹{è<\äÿƒø.t 1ÀH‹UØdH+%( ufHƒÄ[A\A]]à H‹{H‹3è¼* „ÀtÑH‹SI‹u L‰çèØPäÿH…Àt¼Hƒ{ t H‹{è33 H‰ÆH…Àt¤H‹{è‚šóÿ…Àu—ÇC ¸ ë‹èËBäÿff. „ ó úUH‰åATI‰üSH‰óHƒìdH‹%( H‰Eè1ÀHƒ~ tèÐ2 H‰ÆH…Àt!H‹{è?Räÿ…ÀuH‹3H…öt+L‰çè * „Àug1ÀH‹UèdH+%( u|HƒÄ[A\]à D HuäL‰çè Iäÿ‹C‹Uä9Ð~Ë)Ð9C~ĉCH‹CóAo$óAo\$XÆC ë£f. „ H‹CóAo$ óAoL$H¸ ÆC éuÿÿÿèÕAäÿ D ó úUH‰åAVI‰þAUI‰ÕATA‰ôSH‰ËHƒì H‹qdH‹%( H‰EØ1Àè9™óÿ…Àu]D9cWD9c|QHMÌHUÐL‰îH{è%4 …À~D9eÌu3H‹uÐL‰÷è Qäÿ…Àu#H‹Hƒ{ tAH‹{0D‰æèu>úÿ…Ày ƒøïu @ 1ÀH‹UØdH+%( u/HƒÄ [A\A]A^]Ãf. „ L‰÷è˜9äÿH‰C H…Àu®¸ôÿÿÿëÂèó@äÿ ó úUH‰òH‰åSH‰óHƒì(dH‹%( H‰Eè1ÀHFH…ÿH5ðþÿÿHDøèW= …Àx;H‹H‹P01À‹R…ÒuH‹UèdH+%( u0H‹]øÉÃf D ÇCX ëÜ € H‹;‰EÜHƒÇ è g ‹EÜëÁè_@äÿff. „ @ ó úUHcöH‰åAWAVI‰þAUI‰ÕATI‰ÌSH‰óHƒìXH‹ypdH‹%( H‰EÈ1ÀèÄ=úÿH…ÀtI‹t$(L‰÷袗óÿ…Àt.1ÀH‹UÈdH+%( …é HƒÄX[A\A]A^A_]Ãf. „ ‹5Îóq ‰Ù¿ M‰èH9¾ M|$0蟼õÿI‹$‰]°Lu€A‰\$H] L‰îL‰ÿó~@M‰l$ H‰ÙHÁüÿÿÇE´ÿÿÿAD$(L‰u¸ÆEÀ )E èó$ …Àu €}À u I‹t$ H‰ÙHêâÿÿL‰ÿèÒ$ €}À t L‰æL‰÷èñòÿÿ1Ò…ÀOÂé)ÿÿÿ D ‹5 óq H»½ 1ÿ1Àèú»õÿ¸þÿÿÿéÿÿÿèû>äÿff. „ ó úUH‰åAWAVAUATSHƒìhdH‹%( H‰EÈ1À9qt'1ÀH‹UÈdH+%( …% HƒÄh[A\A]A^A_]à ‰óH‹q(I‰þI‰ÕI‰Ìè,–óÿ…ÀuÁM|$0HtÿÿÿL‰î‰pÿÿÿH•xÿÿÿL‰ÿè1 …ÀxL‹5^òq D‹…tÿÿÿ¿ 1ÀH‹xÿÿÿHz è)»õÿH‹µxÿÿÿL‰÷èêMäÿ…Àu‹…tÿÿÿ9…pÿÿÿ…± I‹$M‰l$ H] L‰îLu€H‰ÙH6ûÿÿL‰ÿó~@A‹D$L‰u¸ÇE´ÿÿÿAD$(‰E°ÆEÀ )E èX# …Àu;€}À t L‰æL‰÷èsñÿÿ1Ò…ÀOÂéâþÿÿ € I‹t$ H‰ÙH1áÿÿL‰ÿè# €}À uÅ‹5ñq H ¼ 1ÿ1Àè]ºõÿ¸þÿÿÿéžþÿÿ‹5añq H&¼ 1ÿ1Àè=ºõÿI‹$H‹@H…ÀtfM‰l$ fHnÀL‰îL‰ÿA‹D$H] Lu€ÆEÀ AD$(H‰ÙL‰u¸HKúÿÿ‰E°ÇE´ÿÿÿ)E èˆ" …Àu_€}À tBI‹$L‰÷H‹pè~$ „ÀuRD‹…tÿÿÿH‹xÿÿÿ‹5Êðq HÇ» 1ÿ1À覹õÿ¸þÿÿÿéçýÿÿI‹t$ H‰ÙH=àÿÿL‰ÿè%" €}À tµëŸèˆ<äÿHµpÿÿÿL‰÷èICäÿ…Àu›L‰÷è}9äÿD‹…tÿÿÿD+…pÿÿÿD‰…tÿÿÿH‰ÁH…Àu„éxÿÿÿff. „ ó úUH‰åAWAVL½PÿÿÿAUATI‰ôL‰þSH‰ûHì¸ H‰•8ÿÿÿ1ÒdH‹%( H‰EÈ1ÀHÇ…Hÿÿÿ HÇ…Pÿÿÿ HÇ…Xÿÿÿ Ç…@ÿÿÿ Ç…Dÿÿÿ èæU …ÀuL¥PÿÿÿL`ÿÿÿH‹;L‰æL‰êèV4äÿH…À„¼ HDÿÿÿH•XÿÿÿL‰æL‰ïè4. Lu€L‰æL‰ïL‰òèB4 H‰ÃH…À„¶ L‰÷èn8äÿH‰ÃH…À„Ò L‰þL‰÷è—( …À„ß Ç…Dÿÿÿ H‹…8ÿÿÿL+¥PÿÿÿL‰` H‰ßè«3äÿH‹8ÿÿÿH‰AH…À„L H‹½XÿÿÿH…ÿtqè†3äÿH‹8ÿÿÿH‰H…À„2 ¸ H‹UÈdH+%( … Hĸ [A\A]A^A_]Ãf „ ‹…Dÿÿÿ…Àt6H‹8ÿÿÿH‹½Xÿÿÿ+…@ÿÿÿ‰AH…ÿu1ÀH…Û•Àë¢Ç…Dÿÿÿ f D 1Ûébÿÿÿf „ H…@ÿÿÿL‰÷H‰ÆH‰…0ÿÿÿèAäÿ…À… ÿÿÿL‰÷L} ès* H‰ ÿÿÿH‰…XÿÿÿH…HÿÿÿH‰…(ÿÿÿL9¥PÿÿÿujéÙ f „ H‹µ(ÿÿÿL‰ÿèA' L‰ÿ…Àu L9¥Hÿÿÿ„Ý èè6äÿI‰ÅH…Àt?H‹µ0ÿÿÿL‰ÿè‘@äÿ…Àu,foE foM°L‰ ÿÿÿ)E€)ML‰úL‰æL‰÷èÆ2 H…Àu‘L‰÷èÉ) H‰ÇH…À„>þÿÿH‹µXÿÿÿH…öt è,Iäÿ…À…%þÿÿ‹…Dÿÿÿ…À„!þÿÿH‹8ÿÿÿ+…@ÿÿÿH‹ ÿÿÿ‰Aéþÿÿf. „ ‹…@ÿÿÿ‰…Dÿÿÿ…À„çýÿÿH‹8ÿÿÿ+…@ÿÿÿ‰Aéäýÿÿ € è[! L‰ÿ‰…DÿÿÿèM( H‰…XÿÿÿéPÿÿÿ‹5ßìq L‰áH¸ 1ÿ躵õÿ¸êÿÿÿéâýÿÿè»8äÿ¸ôÿÿÿéÓýÿÿH‰ÏHƒÇè\_ ¸ôÿÿÿé½ýÿÿff. „ ó úU¹ H‰åAWAVLu˜AUI‰ýH½hÿÿÿfInÖATL¥xÿÿÿSfInÌH‰óflÊHìè dH‹%( H‰EÈ1ÀH…`ÿÿÿH‰µ`ÿÿÿH‰…øþÿÿ1ÀóH«H‹FH…À„Ç fHnÀI‹} H‹…øþÿÿ1ÉH•0ÿÿÿH5dôÿÿÇ…Pÿÿÿ H‰… ÿÿÿL½ ÿÿÿÇ…(ÿÿÿ )…0ÿÿÿ)@ÿÿÿèïAäÿ‹…Pÿÿÿ…À…Á D‹]¸E…Û…m H…ÿÿÿ1öE1öH‰… ÿÿÿH…0ÿÿÿH‰…ðþÿÿ HƒìI‹} E1ÉE1Àj H‹• ÿÿÿL‰ùH‰µÿÿÿèzLäÿAYAZ…À…F I‹} H‹µÿÿÿL‰âHµ ÿÿÿèEäÿH…À„k H‹3H…ö„ L‰çè— Hƒ; H‰…hÿÿÿt H…À„a Hƒ{ tlH‹…øþÿÿH‹•ðþÿÿL‰ç1ÉH5 íÿÿÇ…8ÿÿÿ H‰…0ÿÿÿè*Fäÿ‹}¸D‹µ8ÿÿÿH‹µÿÿÿ…ÿ…W E…ö‰(ÿÿÿés HÇ…hÿÿÿ Hƒ{ u”H‹CH‹•øþÿÿH5¬ôÿÿL‰çH‰…pÿÿÿè 3 A‰ÆH‹…`ÿÿÿE…öˆ H‹@0‹p…ö…Û D‹u¸H‹µÿÿÿE…ö„·þÿÿL‰çè_ H‰ÇH…Àt € è«.äÿH‰C(H…À„‡ f D H‹K ‹5êq H · 1À¿ èÛ²õÿD‹u¸H‹EÈdH+%( …u HeØD‰ð[A\A]A^A_]ÃfD‹E¸H‹µÿÿÿE…À„,þÿÿépÿÿÿ € ‹E¸H‹µÿÿÿ…À„þÿÿL‰çè¶ H‰ÇH…À…º émÿÿÿ D L‰çÇE¸ è‘ H‰ÇH…À…5ÿÿÿéHÿÿÿL½ ÿÿÿé ýÿÿ @ Hx èî[ ‹M¸…Éu`H‹K ‹5*éq H2¶ 1À¿ è²õÿé'ÿÿÿf D ‹U¸…Ò„õþÿÿéÁþÿÿ „ L‰÷L‰þèëÿÿD‹u¸E…ö„4ýÿÿéœþÿÿ L‰çèø H‰ÇH…ÀtèK-äÿH‰C(H…Àt+H‹K ‹5¬èq 1ÀH²µ ¿ è…±õÿE…öˆ¥þÿÿéœþÿÿH‹K ‹5èq H‰µ 1À¿ A¾ôÿÿÿèT±õÿéxþÿÿèZ4äÿL‰çè‚ H‰ÇH…ÀuŠë– „ ó úUH‰åAWAVAUI‰ÍATI‰üSHƒì(H‹ nq dH‹%( H‰EÈ1ÀH…Û„ö H‰ßè7äÿL‰çI‰Æè7äÿI|èiFäÿI‰E H‰ÇH…À„ L5Hè I¿@ @ „ ¾ 1ÀM‰áI‰ØL‰ñHÇÂÿÿÿÿèDOäÿI‹} ¾ è&.äÿ…À„¼ èÙHäÿHƒ=Ñq t ‹ƒú$wI£×r:L‰ïH‰E¸è Z H‹E¸‹ ÷ØH‹UÈdH+%( …œ HƒÄ([A\A]A^A_]à @ I|$¾/ èy9äÿI‰ÄH…ÀtVI‹} éXÿÿÿ „ €?/t H‰ÓH…Ò…ùþÿÿ¾ L‰çè‚-äÿ…Àt è9Häÿ‹ ÷Øë…L‰çèk+äÿI‰E H…Àt1ÀémÿÿÿL‰ïèzY ¸þÿÿÿé[ÿÿÿ¸ôÿÿÿéQÿÿÿèª2äÿf. „ UfïÀH‰åAWAVAUI‰õATSHì8 H‰½¸þÿÿdH‹%( H‰EÈ1ÀH‹FpÆ…8ÿÿÿ HÇ…0ÿÿÿ )…ÿÿÿ)… ÿÿÿ‹@…À…f H~0Lµÿÿÿè` I‰ÄI‹EH‹p H…öt L½ðþÿÿº L‰ÿè¼%ñÿL‰öL‰ÿè‘ñÿI‹}(L‰âHØþÿÿL‰öè«ýÿÿA‰Ä…ÀˆX I‹E H‹½ØþÿÿH5Oñ HÇ…àþÿÿ H‹@(H‰½¨þÿÿH‰…ÀþÿÿI‹EpH‰…°þÿÿèHäÿI‰ÆH…À„X H…àþÿÿ» E1äH‰…ÈþÿÿL½èþÿÿë f D HƒÃH‹½ÈþÿÿL‰ñº L‰þè•BäÿH…À~@H‹½àþÿÿHDÿ€8 u Æ H‹½àþÿÿH‹µÀþÿÿ艈óÿ„ÀtµH‹½°þÿÿH‰ÞAƒÄèB.úÿë L‰÷è(>äÿ…ÀulH‹½àþÿÿèX-äÿL‰÷è4äÿE…ät{H‹½Øþÿÿè?-äÿE…ä~H‹½¸þÿÿL‰êH5yðÿÿèd- A‰ÄH‹EÈdH+%( upHÄ8 D‰à[A\A]A^A_]à D èãEäÿD‹ A÷Üë‡ ‹5†äq H› 1ÿ1Àèbõÿë¯H‹¨þÿÿ‹5gäq Hį 1À¿ è@õÿH‹½Øþÿÿè¤,äÿëè=0äÿèˆEäÿHµ@ÿÿÿº€ ‹8H‰Ãèßç H‹¨þÿÿ‹5äq 1ÿI‰ÀHóf 1Àèò¬õÿD‹#A÷Üé ÿÿÿ € ó úUH‰åAWAVAUATI‰üSH‰óHƒì(L‹.dH‹%( H‰EÈ1ÀM‹u è „Àu&1ÀH‹UÈdH+%( …% HƒÄ([A\A]A^A_]ÃfI‹vL‰çè$ „ÀtÊL‰çè¸ I‰ÇH…À„D I‹~H…ÿt H‰Æèû†óÿ…Àu¡L‰çè IäÿL‰çH‰E¸èS,äÿL‹E¸‹5=ãq Hk H‰Á¿ 1Àè¬õÿA‹V M‰}(…ÒtWIuL‰çèÛ5äÿA‹F AEL‰êI}0H5ðÿÿè+ ‰CI‹~H5i èm6äÿH…Àt‹C…Ày\¸ éÿÿÿ € L‰çè¨ „ÀuT€=Pp u¾L‰êH5± L‰çèI* ‰Cƒøþu¤ÇC I‹~H5 h è 6äÿH…Àt¤ÇC 1Àé³þÿÿ € M} L‰çL‰þè¡ I‹E H…Àt;Iƒ~( t]L‰îL‰çè–ûÿÿ‰CéAÿÿÿf D ‹5&âq H£ 1ÿ1Àè«õÿéWþÿÿL‰çè+äÿ‹5âq ¿ Hïi H‰Á1ÀèÙªõÿéSÿÿÿI‹U €zE H‰U¸t?IE0H‰ÇH‰E°èf> H‹U¸„ÀI‹E u#H…Àt Hƒz tH¹ÿÿÿÿÿ H#J uHƒz( t IF0L‰îL‰çI‰E èDáÿÿ‰Céþÿÿèw-äÿHƒz0 uÙHƒz8 uÒI‹} èp{ÿÿ„Àt)‹5Záq I‹M 1ÿ1ÀH è2ªõÿH‹u°L‰úL‰çè£> I‹E ë–ff. „ fUH‰åAWAVAUI‰ý1ÿATI‰ôSHƒìxH‹ dH‹%( H‰EÈ1Àè@+úÿI‰D$pH…À„6 L‹sL}M…öt H5ïf L‰÷L}èR4äÿH…À„‰ HEˆ1öMt$0Ç…tÿÿÿ H‰…hÿÿÿHE H‰…`ÿÿÿëbL‰÷è Hƒ{ I‰D$(tH…ÀtEHƒ{ „§ H‹•`ÿÿÿ1ÉL‰÷L‰e H5eüÿÿÇE¨ è©;äÿ‹E¨‰…tÿÿÿ‹µtÿÿÿ…öˆš H‹uˆHƒìI‹} E1ÉE1Àj H‹•hÿÿÿL‰ùH‰µxÿÿÿè(AäÿZH‹µxÿÿÿ…ÀYucI‹} HuL‰òè»9äÿH…Àt´H‹sH…ö…IÿÿÿIÇD$( Hƒ{ …YÿÿÿHƒ{( tfL‰æL‰÷èùÿÿ‰…tÿÿÿ‹µtÿÿÿ…ö‰mÿÿÿ € I‹|$pèÎ*úÿIÇD$p H‹EÈdH+%( …Õ ‹…tÿÿÿHeØ[A\A]A^A_]à D ‹C L‰âH5[ìÿÿL‰÷A‰D$èÞ' ‰…tÿÿÿéóþÿÿ ID$PfInÆI‹} 1ÉH‰…xÿÿÿCID$0HU )E fHnÀH5lçÿÿÇEÀ …xÿÿÿHÇE˜ L‰e)E°è 5äÿ‹}À…ÿ„þÿÿH‹½xÿÿÿL‰þèÏúÿÿ‰…tÿÿÿ…À„øýÿÿéÿÿÿÇ…tÿÿÿôÿÿÿéÿÿÿè˜*äÿ „ UH‰åAWAVI‰þAUI‰õATHì H‹?dH‹%( H‰EØ1Àèà7äÿH…À„§ L}H‰ÇI‰ÄL‰þèu7äÿH…À„Œ ·E¢E1ÀL‰þL‰çH•PÿÿÿH :f A‰… èÅÅþÿH…Àt ƒ½Tÿÿÿt?I‹>è8äÿL‰îL‰÷I‰…€ èÍüÿÿH‹UØdH+%( u5HÄ A\A]A^A_]à D L‰çèÐ4äÿI‰Exë³f. „ ¸êÿÿÿë¼è¤)äÿ @ ó úU¹ fHnÆH‰åAWI‰×AVAUATI‰üH½ÿÿÿSfInÌH‰óflÁHì H‰•èþÿÿH‰µðþÿÿdH‹%( H‰EÈ1À)… ÿÿÿóH«H§ÑÿÿH‰…ÿÿÿI‹D$H‰E°HcÈp H€Ç H<PHÁç‰EÄèšO I‰H…À„„ ‹S@H‰E¸ÇEÀ …Ò…Ä Hƒ½xÿÿÿ Hµ ÿÿÿL‰çu Hƒ}€ „Å è ûÿÿA‰ÅD‹eÀD‰àE…íˆK €}¨ u7D‰àE…ä„c H‹UÈdH+%( …' HÄ [A\A]A^A_]Ãf D H‹u¸H‰µØþÿÿE…ä„ð H‹•ðþÿÿ‹R@…Ò~³HÇ…øþÿÿ AD$ÿH €HHHœÆ¨ E…äŽF H‹…ØþÿÿL‹½øþÿÿLpPIÁç1ÀL‰òë „ ƒÀHƒÂXD9à„8 H‹ LùHƒy tãL‹iD9à„ D‰¥äþÿÿë D IƒÆXL9ó„Ë I‹>LÿHƒ uæH‹ Wp HƒÇ1ÀH½c ¾ èp8äÿ…Àx$M…ít¿M‹&L‰ïè äÿMüI‰D$H…Àu§ € A½ôÿÿÿ‹EÀ…À~#E1ä1Ûf D H‹}¸ƒÃLçIƒÄXè]„ÿÿ9]ÀèH‹½èþÿÿèãM D‰èé‰þÿÿ @ è‹<ÿÿ„À„/þÿÿÆE¨é&þÿÿf. „ èküÿÿA‰Åé6þÿÿ H‹…ðþÿÿD‹¥äþÿÿ‹P@Hƒ…øþÿÿH‹…øþÿÿ9šþÿÿD‹eÀE1íéþÿÿ @ H‹…øþÿÿH‹µðþÿÿ1ÿA½þÿÿÿHƒ¢ H€HÁàHFP‹5Úq H‹H1ÀI‰Èèk£õÿéÿÿÿ¸ôÿÿÿéÑýÿÿA½þÿÿÿé)ÿÿÿè\&äÿff. „ ó úU¹ fHnÆH‰åAUI‰ýATH½ÿÿÿfInÍI‰ÔSflÁHìè dH‹%( H‰EØ1À)… ÿÿÿóH«Hc=¤p HÅÝÿÿH‰…ÿÿÿI‹E‰}ÄHÁçH‰E°ènL I‰$H…À„Á Hƒ½xÿÿÿ H‰E¸L‰ïHµ ÿÿÿÇEÀ u Hƒ}€ „‹ è~øÿÿ‰ÃD‹EÀ…Ûx$H‹EØdH+%( …€ HÄè D‰À[A\A]]ÃA@ÿ‰EÀE…Àt: @ HcøHÁçH}¸HƒÇèL HcEÀHÁàHE¸H‹x8èW‡óÿ‹UÀBÿ‰EÀ…ÒuÊL‰çèÙK A‰Øë‰ D èƒúÿÿ‰ÃépÿÿÿA¸ôÿÿÿémÿÿÿèü$äÿff. „ ó úUH‰åAUI‰ýATI‰ôSHƒìH‹ dH‹%( H‰EØ1ÀHƒ{( t(H‹EØdH+%( …Å HƒÄ[A\A]]éþñÿÿf D HuÐèß …Àu{H‹MÐH…ÉtGHK0‹5|Øq ¿ 1ÀI‰L$ H` èP¡õÿL‰æL‰ïèØÿÿH‹UØdH+%( u^HƒÄ[A\A]]ÃL‰ïèC!äÿ‹51Øq ¿ H™¤ H‰Á1Àè¡õÿ¸þÿÿÿë»L‰ïè!äÿ‹5Øq HK¤ 1ÿH‰Á1Àèß õÿ¸þÿÿÿë“èã#äÿ ó úUH‰åATI‰üSH‰óHƒìdH‹%( H‰Eè1Àè§<äÿƒø t"¸ H‹UèdH+%( u!HƒÄ[A\]à D H‹3L‰çè5.äÿ…ÀtÏ1ÀëÐèx#äÿ „ ó úUH‰åATI‰ôSH‰ûHƒìdH‹%( H‰Eè1Àè7<äÿƒø.t"1ÀH‹UèdH+%( u=HƒÄ[A\]à „ I‹4$H‰ßèÄ-äÿ…ÀtÎI‹D$óo óoKH¸ ë´èï"äÿff. „ @ ó úUH‰åATI‰ôSH‰ûHƒìdH‹%( H‰Eè1ÀHÇEà èŸ;äÿƒø.t1ÀH‹UèdH+%( u?HƒÄ[A\]ÃHuàH‰ßè„'äÿ…ÀuÖH‹EàI9$uÌI‹D$óo óoKH¸ ë²èU"äÿ D ó úUH‰åAWAVAUI‰ýATSH‰óHƒìhdH‹%( H‰EÈ1Àè;äÿƒø4t4A¸ ƒøt)H‹EÈdH+%( …Ù HeØD‰À[A\A]A^A_]à @ Le°¾ L‰ïL‰âèÄ äÿH…À„› HE¨1öLM H‰…pÿÿÿL}˜LuLmˆf D HƒìÿµpÿÿÿL‰êM‰øL‰ñL‰çL‰xÿÿÿèV äÿL‹xÿÿÿH‰ÆXZH…ö~EH‹H;E˜wÄH;Er6H‹M ‹C¶ƒø wƒÀP9Âu¨Hƒ}¨u¡E1Àé0ÿÿÿ€úu“H9Auëã A¸ éÿÿÿè !äÿó úUH‰åATI‰üSH‰óHƒìH‹6dH‹%( H‰Eè1Àè¤+äÿA‰À¸ E…Àu H‹UèdH+%( uYHƒÄ[A\]à € ‹CH‹{pHcöHÁæè‚äÿH…Àt3HcSóAo$HÁâHÂóAoL$JH‰C¸ ƒCë˜èz äÿ1Àëf D ó úUH‰åAVAUATI‰üSH‰óHƒì dH‹%( H‰EØ1Àè39äÿƒøt>ƒø4t9H‹sL‰çA½ è×*äÿƒøAƒÝÿH‹EØdH+%( uHƒÄ D‰è[A\A]A^]ÃL‰çL‹+è äÿH‰ÆH…Àt´L‰ïè¥/äÿA‰Å…Àu¥LuÀ¾? L‰çL‰òèºäÿH…Àu¥L‰ò¾ L‰çè¥äÿH…ÀuL‰ò¾ L‰çèäÿH…À…wÿÿÿéYÿÿÿè äÿff. „ fUH‰åAWI‰×AVLu AUI‰ýATI‰ôSHƒì8dH‹%( H‰EÈ1ÀëƒãtcL‰þL‰ÿèð9äÿ…ÀuTL‰æL‰ÿAÿՉÅÀtm¨tÙL‰öL‰ÿèŽ äÿ…ÀuÊL‰òL‰æL‰ïèŒÿÿÿH…Àt·fAofAoNL‰øAAOëf D 1ÀH‹UÈdH+%( u HƒÄ8[A\A]A^A_]à „ L‰øëÕè¶ äÿf D ó úUH‰åAVAUATI‰üSH‰óHƒÄ€dH‹%( H‰EØ1Àès7äÿƒø.t.A¸ ƒø t#H‹EØdH+%( …l Hƒì€D‰À[A\A]A^]ÃLmL‰çL‰îèá äÿ…ÀumL‰çH•pÿÿÿ¾1 èäÿH‰ÇH…ÀtHu°èhäÿI‰ÆH…ÀtH‹I9tA¸ ëL‰çèè6äÿƒø tCH‹sL‰çÿSE1À‰C…À…hÿÿÿëÑf „ HU°¾U L‰çè¯äÿH…À…yÿÿÿë¬ @ HµdÿÿÿL‰÷èq$äÿL‰ê¾Y L‰çèäÿH…À„™ HµhÿÿÿL‰ïèÙ6äÿ‹…hÿÿÿ9…dÿÿÿ…tÿÿÿL‰ê¾: L‰÷è·4äÿH…ÀttHµhÿÿÿL‰ïè£6äÿ…Àua‹…hÿÿÿL‰ê¾X L‰ç‰…dÿÿÿèƒ4äÿH…Àt9HµhÿÿÿL‰ïèo6äÿ…Àu&‹…hÿÿÿ9…dÿÿÿ…ÿÿÿéìþÿÿèï äÿ¸þÿÿÿérÿÿÿ¸þÿÿÿëÙ¸þÿÿÿëž € ó úUH‰åAWAVAUATI‰üSH‰óHƒìxdH‹%( H‰EÈ1Àè‘5äÿƒø t,A½ H‹EÈdH+%( …õ HƒÄxD‰è[A\A]A^A_]ÃL‰çèxäÿH‰ÆH…ÀtH‰ßè,äÿA‰Å…Àt»L‰çèYäÿH…Àu¨Lu ¾I L‰çL‰òè3äÿH…ÀtL¥`ÿÿÿL‰÷L‰æèiäÿH…À„tÿÿÿL}€L‰çL‰þèq äÿA‰Å…Àt'éYÿÿÿ D Aƒä„JÿÿÿL‰þL‰ÿè‹6äÿ…À…7ÿÿÿH‰ÞL‰ÿèøþÿÿA‰Ä…À„'ÿÿÿ¨tÉL‰öL‰ÿè äÿ…ÀuºL‰òH‰ÞH=ÍþÿÿèüÿÿH…Àt£éøþÿÿè‰äÿf „ ó úUH‰åAUATSHƒì(dH‹%( H‰EØ1ÀH…öt{I‰õHUÐHuÈè+/äÿ…ÀugHƒ}Ð t`1Ûë @ H‹EÐHƒÃH9Øv&H‹}È1É1ÒH‰Þè‹*äÿL‰îH‰ÇI‰Äèróÿ…ÀuÑH‹EÐH9Øt H‹EØdH+%( uHƒÄ(L‰à[A\A]]à E1äëÛèÖäÿf D ó úU¾ H‰åATLeÐL‰âHƒì(dH‹%( H‰Eè1Àè’äÿH…ÀtL‰çèõ&äÿH‹UèdH+%( uL‹eøÉÃè{äÿff. „ ó úUH‰åAWL=öÿÿAVA¾þÿÿÿAUI‰Í1ÉATLe SH]€HƒìhH‰µxÿÿÿH‰•pÿÿÿdH‹%( H‰UÈ1ÒH‰u L‰âH5¦öÿÿH‰]¨èm)äÿH…À„œ @ H‹…pÿÿÿL‰îH‰ßÿÐA‰Æ…À…~ H‰ÞH‰ßèKäÿ…Àt<ëm D L‰æH‰ßè5äÿ…ÀuHµxÿÿÿL‰âL‰ÿè/úÿÿH…ÀujH‰ÞH‰ßèO4äÿ…Àu+H‰ßèƒ2äÿƒø u¾H‹µxÿÿÿH‰ßè/$äÿ…Àt«évÿÿÿf D E1ö D H‹EÈdH+%( u0HƒÄhD‰ð[A\A]A^A_]à € foE foM°)E€)Mé)ÿÿÿè$äÿ @ ó úU¾n H‰åATLeÐL‰âHƒì(dH‹%( H‰Eè1ÀèR0äÿH…ÀtL‰çèE%äÿH‹UèdH+%( uL‹eøÉÃèËäÿff. „ ó úUH‰åATI‰ôHƒìdH‹%( H‰Eè1Àè«äÿH‰Æ1ÀH…öt L‰çèI(äÿ…À”ÀH‹UèdH+%( uL‹eøÉÃèjäÿf. „ ó úUH‰åAVAUI‰õATI‰üHƒì(dH‹%( H‰EØ1ÀèDäÿH…ÀtH‰ÇL‰îèoóÿ„ÀuRLuÀ¾n L‰çL‰òèl/äÿH…Àt7L‰÷è_$äÿH‰ÇH…Àt'H‹EØdH+%( u5HƒÄ(L‰îA\A]A^]éµnóÿ D 1ÀH‹UØdH+%( u HƒÄ(A\A]A^]Ãè®äÿff. „ ó úU¾Y H‰åATLeÐL‰âHƒì8dH‹%( H‰Eè1ÀèbäÿH…Àt$HuÈL‰çèÁ0äÿ‹EÈH‹UèdH+%( u L‹eøÉøþÿÿÿëäè=äÿff. „ fó úUH‰åAUATLmÐI‰ô¾I L‰êHƒì dH‹%( H‰Eè1Àè].äÿH…Àt0L‰æL‰ïè=äÿH…Àt H‹EèdH+%( uHƒÄ L‰àA\A]]à @ E1äëÛè¾äÿff. „ ó úUH‰åAUIÇÅþýûATLeÀSH‰óHƒì(dH‹%( H‰EØ1ÀfL‰â¾I èÓ-äÿH…ÀtNH‰ÞL‰çè³äÿH…Àt>H‰ßèF/äÿƒè&ƒøvH‰ßè6/äÿƒøu H‰ßë» I£ÅsòH‰ßè/äÿƒøtåH‰Øë1ÀH‹UØdH+%( u HƒÄ([A\A]]Ãèÿäÿff. „ @ ó úUH‰åAWAVI‰þAUATSHì¸ H‰½0ÿÿÿH‰µ@ÿÿÿdH‹%( H‰EÈ1Àè£.äÿA‰À¸ Aƒø4t%H‹UÈdH+%( …` HeØ[A\A]A^A_]à H]€¾ L‰÷H‰Úè\äÿH…À„ H…xÿÿÿE1ÒL½pÿÿÿH‰…HÿÿÿHE Lµ`ÿÿÿH‰…8ÿÿÿLXÿÿÿL¥Pÿÿÿ HƒìÿµHÿÿÿL‰âL‰ÖM‰ùM‰ðL‰éH‰ßè×äÿI‰ÂXZM…ÒŽ© H‹…pÿÿÿ€8uÅH‹@ÿÿÿH‹@H9Ar´„– H‹µ8ÿÿÿH‹½0ÿÿÿL‰•(ÿÿÿè þÿÿL‹•(ÿÿÿH…ÀtˆH‹½8ÿÿÿHµhÿÿÿèÝ äÿL‹•(ÿÿÿ…ÀˆfÿÿÿH‹•pÿÿÿH‹µ@ÿÿÿH‹hÿÿÿH‹RH‹FHÑH9ȃ=ÿÿÿ)ЉF1Àé´þÿÿf „ ¸ é¡þÿÿf D ÇA 1Àéþÿÿè-äÿff. „ fó úU¾> H‰åATLeÐL‰âHƒì8dH‹%( H‰Eè1ÀèR+äÿH…Àt=HuÈL‰çèA-äÿ…Àu-H‹UÈHBûHƒø–ÀHƒú ” ÐH‹UèdH+%( u L‹eøÉÃ1Àëçè§äÿ € ó úUH‰åAVAUATI‰üHƒìhdH‹%( H‰EØ1ÀHÇEˆ è_,äÿƒø.t*E1íH‹EØdH+%( …™ HƒÄhD‰èA\A]A^]à D Lm ¾< L‰çL‰êè äÿH…Àu½L‰ê¾ L‰çA½ èäÿH…Àu¥LuˆL‰çL‰öèäÿ…Àt’HUÀ¾U L‰çèØ äÿH…À„uÿÿÿHULE˜L‰ñ1öL‰çèº#äÿH÷ÐI‰ÅIÁí?éTÿÿÿè¶äÿf D ó úUH‰åAUATHƒì0dH‹%( H‰Eè1ÀH…öt`I‰ýI‰ôè!äÿ…Àu H‹UèdH+%( uPHƒÄ0A\A]]à @ HUоU L‰ïè? äÿH…Àt%HUÀLEÈL‰á1öL‰ïè%#äÿHÁø?ƒàþ미êÿÿÿ머þÿÿÿë¡èäÿf „ ó úUH‰åATI‰üHƒì8dH‹%( H‰Eè1ÀèÛ*äÿƒø.t&E1Àƒø t H‹EèdH+%( u?L‹eøD‰ÀÉÃf D HuÈL‰çèTäÿA¸ …ÀtÌHUоU L‰çè‰ äÿH…ÀA•Àë²è‹äÿff. „ ó úUH‰åATSLeÐH‰ó¾8 L‰âHƒì0dH‹%( H‰Eè1Àè> äÿH…ÀtiH‰ÞL‰çèž*äÿ…ÀuH‹UèdH+%( uxHƒÄ0[A\]ÃfHUÈHuÀL‰çè@äÿ…Àx,L‹EÈM…Àt#H‹EÀ¶Iƒøu €ú#uH‹@H‰1Àë¬f D ¸þÿÿÿ럋5×Äq ¶Ê¿ 1ÀHj‘ èõÿ¸¡ÿÿÿéyÿÿÿè®äÿff. „ ó úU¾X H‰åAVAULm°ATL‰êI‰üSHƒì`dH‹%( H‰EØ1ÀèÊ'äÿH…ÀtuLuL‰ïL‰öè¶)äÿ…ÀubH‹]…ÛxZL‰ò¾: L‰çèš'äÿH…ÀtEj H‹} 1É1Òj E1ÉE1ÀL‰îèäÿZYH…Àt$1ÒHuˆL‰ïèæ#äÿ…ÀuH‹}ˆHcó1É1Òèb äÿë1ÀH‹UØdH+%( u Heà[A\A]A^]ÃèÍäÿff. „ fó úU¾: H‰åAVAULm°ATL‰êI‰üSHƒì`dH‹%( H‰EØ1Àèê&äÿH…ÀtuLuL‰ïL‰öèÖ(äÿ…ÀubH‹]…ÛxZL‰ò¾: L‰çèº&äÿH…ÀtEj H‹} 1É1Òj E1ÉE1ÀL‰îè;äÿZYH…Àt$1ÒHuˆL‰ïè#äÿ…ÀuH‹}ˆHcó1É1Òè‚ äÿë1ÀH‹UØdH+%( u Heà[A\A]A^]Ãèíäÿff. „ fó úUH‰åAWAVAUATI‰üSH‰óHƒìXdH‹%( H‰EÈ1ÀHÇE˜ è™'äÿƒø ttHƒ}˜ u-¸ H‹UÈdH+%( …' HƒÄX[A\A]A^A_]Ãf D L‰çè¨þÿÿI‰ÅH…ÀtÃHu”L‰çè$äÿ…Àu³H‹KH‹U˜L‰ï‹u”ÿS‰C…Àt›1Àëœ @ L‰çLu°è„ýÿÿL‰ò¾Y L‰çI‰Åè äÿH…À„¡ L}¨L‰÷L‰þèY'äÿH‹E¨‰E”M…ít=…À~9HM˜L‰çH‰ÎH‰Mˆèväÿ…Àu:H‹KH‹U˜L‰ï‹u”ÿS‰C…Àu‚f. „ €; ¸ …þþÿÿéÿÿÿ D L‰ò¾U L‰çèxäÿH…ÀtÓH‹Mˆ1öHU M‰øL‰çè^ äÿH…Ày—ë·ÇE”þÿÿÿë®èY äÿf „ ó úUH‰åAWAVL}€Lu AUI‰õATI‰üSHxÿÿÿHì˜ H‰•PÿÿÿL‰úH‰Xÿÿÿ1ÉdH‹%( H‰EÈ1ÀH‰u€H5†éÿÿL‰uˆèM äÿH…Àt8HhÿÿÿL‰÷H‰ÎH‰Hÿÿÿèo äÿ…À…O HxÿÿÿL9hÿÿÿ„X L‰úH‰ÞL‰çèbäÿ…À…º L‹e€M…ä„ Iƒì„N E1öL½pÿÿÿf „ L‰àL‰ãH‹½xÿÿÿL)ðHÑèH)ÃH‰Þèb äÿH‰ÇH…ÀtjL‰þè$äÿ…Àu^L;pÿÿÿƒ¡ LcÿM9ær¸L‰óLµpÿÿÿë @ L‰öèà#äÿ…Àu,L;pÿÿÿ…ç H‹½xÿÿÿI‰ÜH[ÿH‰Þèù äÿH‰ÇH…ÀuÉH‹…Xÿÿÿ‹ …À„¦ H‹PÿÿÿºþÿÿÿHƒ9 DÂH‹UÈdH+%( …{ HĘ [A\A]A^A_]à € L9ãƒbÿÿÿI‰Þéÿÿÿ € L‰ú¾U L‰÷èXäÿHxÿÿÿH‹HÿÿÿH…À„¡þÿÿ1öH•pÿÿÿI‰ØL‰÷è- äÿH…Àˆ„þÿÿHxÿÿÿL9hÿÿÿ…pþÿÿéÀ HgÿÿÿëC € L‰öH‰ÇèÍ"äÿ…À…ÿÿÿH‰ÞL‰ÿè*!äÿ…À…ÿÿÿL;pÿÿÿ‚õþÿÿ€½gÿÿÿ u$H‹½xÿÿÿL‰æIƒÄèÉäÿI‰ÇH…Àu©éÌþÿÿ @ H‹µXÿÿÿL‰ÿèI äÿ…À…±þÿÿ1Ò1öL‰ÿèÕ!äÿH‹PÿÿÿH‰H…À…’þÿÿH‹…XÿÿÿÇ ¸þÿÿÿéŸþÿÿL‰÷è“úÿÿH‹PÿÿÿH‹µXÿÿÿL‰÷H‰è äÿéUþÿÿ1Ûé þÿÿè) äÿ¸þÿÿÿécþÿÿff. „ @ ó úUH‰åAWAVAUI‰õATI‰üSHì¨ L‹vdH‹%( H‰EÈ1ÀH‹FÆ…`ÿÿÿL‰µpÿÿÿH‰…8ÿÿÿH‰…hÿÿÿÇ…xÿÿÿ èðùÿÿH…À„* HµLÿÿÿL‰çL}€H‰Ãèaäÿ…À„É L‰çL‰þL¥`ÿÿÿèç äÿL5úÿÿ…Àt ëjf. „ ƒãt[L‰þL‰ÿè $äÿ…ÀuLL‰æL‰ÿèaúÿÿ‰Ã…Àt;¨t×HU L‰ÿH‰ÖH‰•8ÿÿÿè‘ äÿ…Àu½H‹•8ÿÿÿL‰æL‰÷è‹éÿÿH…Àt¦f D ‹…xÿÿÿA‰E…À•À¶ÀH‹UÈdH+%( …ª HĨ [A\A]A^A_]Ãf „ HPÿÿÿL‰çH‰ÎH‰0ÿÿÿèG äÿ…Àu3H‹•Pÿÿÿ‹µLÿÿÿL‰ñH‰ßH‹…8ÿÿÿÿЉ…xÿÿÿ…ÀuƒL}€éëþÿÿ @ HU ¾U L‰çèOäÿH…À„ÍþÿÿH‹0ÿÿÿ1öM‰øL‰çH•Xÿÿÿè+äÿH…Ày“é¨þÿÿè,äÿff. „ ó úUH‰åAVI‰ÖAUI‰õH‰ÎATI‰ÌHƒìdH‹%( H‰EØ1Àè^äÿ…Àu*H‹EØdH+%( u8HƒÄL‰âL‰öL‰ïA\A]A^]éBèÿÿfH‹EØdH+%( uHƒÄ1ÀA\A]A^]Ãèžäÿff. „ ó úU1ÉH‰åSH‰ÓHƒì(dH‹%( H‰Eè1ÀH‰uÐH5„äÿÿH‰UØHUÐè·äÿH…À¸ HEÃH‹UèdH+%( uH‹]øÉÃè1äÿó úU1ÉH‰åSH‰ÓHƒì(dH‹%( H‰Eè1ÀH‰uÐH5”ãÿÿH‰UØHUÐèWäÿH…À¸ HEÃH‹UèdH+%( uH‹]øÉÃèÑäÿó úUH‰åAUATSH‰ÓHƒìHH‰u¨H‰ÖdH‹%( H‰EØ1Àèäÿ…À… L-²âÿÿë6Le°H‰ßL‰æèñäÿ…ÀuHu¨L‰âL‰ïèîæÿÿH…ÀuYH‰ÞH‰ßè!äÿ…Àu:H‰ßèB äÿƒø u½H‹u¨H‰ßèñäÿ…ÀtH‰ØH‹UØdH+%( u1HƒÄH[A\A]]Ã1Ûëß @ 1ÀëÚ @ fAo$fAoL$Kë½èõäÿ D ó úUH‰åAVAUI‰ÕATSH]Hƒì`H‰uˆH‰ÞdH‹%( H‰EØ1Àè+äÿ…À…û L5ÌáÿÿëHf. „ Le°H‰ßL‰æèäÿ…ÀuHuˆL‰âL‰÷èþåÿÿH…À…ü H‰ÞH‰ßè äÿ…À…ª H‰ßèJ äÿƒø uµH‹uˆH‰ßèùäÿ…Àt¥L5^áÿÿf D fofoKH‰ÞH‰ßAE AMèŠäÿ…Àt<ëd @ Le°H‰ßL‰æèqäÿ…ÀuHuˆL‰âL‰÷ènåÿÿH…ÀuYH‰ÞH‰ßèŽ äÿ…Àu*H‰ßè äÿƒø u½H‹uˆH‰ßèqäÿ…Àtëƒ E1í D H‹EØdH+%( u?HƒÄ`L‰è[A\A]A^]ÃfoU°fo]À)U)] éAÿÿÿfoe°fomÀ)e)m é ÿÿÿè]äÿff. „ fó úU1ÉH‰åAVAULPÿÿÿATSHì dH‹%( H‰EØH‹H‰u˜L‰îH‰U 1ÒÇE¨þÿÿÿH‰Eè„ äÿH…À„ L¥pÿÿÿL‰ïL‰æèYäÿ…ÀuULmL5*åÿÿë „ ƒãt;L‰æL‰çèp äÿ…Àu,L‰îL‰çèåÿÿ‰Ã…Àt¨t×HM°L‰êL‰öL‰çèuûÿÿH…ÀtÀ‹E¨H‹UØdH+%( uHÄ [A\A]A^]øþÿÿÿëÚèbäÿfó úUH‰åAWAVI‰þAUATSHì8 H‰µÀþÿÿH‰•¸þÿÿdH‹%( H‰EÈ1ÀÇ…Øþÿÿ è äÿƒø… L‰µÈþÿÿHÇ…°þÿÿ H‹½ÈþÿÿH•øþÿÿHµèþÿÿè¤þãÿ…À…# H‹øþÿÿ1À¿ 1Û‹5ʶq H? L-„ è£õÿHƒ½øþÿÿ „E D H‹½èþÿÿH‰Þè¡ äÿI‰ÇH…À„U HµÔþÿÿH‰Çè&äÿ…À…> HµðþÿÿL‰ÿè/äÿ…À…' L¥ÓþÿÿL‰ÿL‰æèå äÿ…À…Å €½Óþÿÿ …¸ L‰æL‰ÿèeäÿ…À…¥ €½Óþÿÿ „˜ L;µÈþÿÿ„£ H‹µðþÿÿL‰÷è¤ äÿ…ÀtxH…@ÿÿÿH‹µðþÿÿL‰÷H‰ÂH‰…¨þÿÿI‰ÄèÝûÿÿH…À„d L‰çè ñÿÿH‰ÇH…ÀtH‹µ°þÿÿèhäÿ…À„˜ H‹½¨þÿÿHµÜþÿÿè]äÿ‹…Øþÿÿ9…Üþÿÿ„ý HƒÃH9øþÿÿ‡Çþÿÿ € L;µÈþÿÿ„à H‹…ÀþÿÿL‰÷Æ…`ÿÿÿ Ç…xÿÿÿ H‰…hÿÿÿH‹…¸þÿÿH‰…pÿÿÿè^ñÿÿI‰ÅH…À„‹ HµàþÿÿL‰÷Le€èÏäÿ…À„ò L‰æL‰÷H òÿÿèUäÿ…À… D HÇ…ÿÿÿ L‰çèµäÿƒø „ü Hƒ½ÿÿÿ „ž L‰çèæðÿÿI‰ÅH…À„Š HµäþÿÿL‰çè[äÿ…À…s H‹pÿÿÿH‹•ÿÿÿL‰ï‹µäþÿÿÿ•hÿÿÿ‰…xÿÿÿ…À„H H‹UÈdH+%( …ì HÄ8 [A\A]A^A_]à ‹5.´q L‰ê¿ 1ÀHƒÃè}õÿH9øþÿÿ‡jýÿÿé¥þÿÿL½ ÿÿÿL‰÷L‰þè“ äÿ…Àt:HU ¾U L‰÷èÎúãÿH…À„Þþÿÿ1öH• ÿÿÿM‰àL‰ùL‰÷è®äÿH…Àˆ¾þÿÿH‹¸þÿÿ‹µàþÿÿL‰ïH‹• ÿÿÿH‹…ÀþÿÿÿЉ…xÿÿÿ…À…/ÿÿÿLe€é‡þÿÿH‹½¨þÿÿè²ïÿÿH9…°þÿÿ…íýÿÿ D 1Ò1öL‰ÿè¤äÿH‹¸þÿÿH‹•ðþÿÿH‰Ç‹µÔþÿÿH‹…ÀþÿÿÿÐ…À…ÔþÿÿHƒÃH9øþÿÿ‡{üÿÿé¶ýÿÿf D Lm L‰çL‰îèqÿãÿ…ÀuHµ`ÿÿÿL‰êH‰ßèkßÿÿH…ÀuL‰æL‰çè‹äÿ…À„ûýÿÿ‹…xÿÿÿépþÿÿ „ L‰çLµ ÿÿÿèîÿÿL‰ò¾Y L‰çI‰ÅèŽùãÿH…À„ÿ L½ÿÿÿL‰÷L‰þèãäÿH‹…ÿÿÿ‰…äþÿÿM…ítQ…À~MHÿÿÿL‰çH‰ÎH‰Èþÿÿèôþãÿ…À…û H‹pÿÿÿH‹•ÿÿÿL‰ï‹µäþÿÿÿ•hÿÿÿ‰…xÿÿÿ…À…Éýÿÿ€½`ÿÿÿ …Wýÿÿé(ÿÿÿf D 1É1ÒHµ@ÿÿÿL‰÷èuúãÿHµØþÿÿL‰÷H‰…Èþÿÿè¯äÿL‰÷èîÿÿH‰…°þÿÿH…À„@ Hƒ½Èþÿÿ …»úÿÿ‹5·±q H´~ ¿ 1Àèzõÿ¸êÿÿÿé>ýÿÿf D H‹…ÀþÿÿfïÀ1ÉL‰÷)E HU H5aóÿÿH‰E¨H‹…¸þÿÿ)E°H‰E°è¹ äÿ‹E¸éùüÿÿL‰ò¾U L‰çè1øãÿH…À„ÿÿÿH‹Èþÿÿ1öM‰øL‰çH•ÿÿÿè äÿH…À‰Èþÿÿéïþÿÿ € LM H‹½¨þÿÿ¾Y L‰ÊL‰ þÿÿèÙ÷ãÿH…À„Œ H‹½ þÿÿLe€L‰æè-äÿ‹E€9…Ôþÿÿ… ûÿÿéYýÿÿ‹5·°q HÜ} ¿ 1Àèyõÿ¸þÿÿÿé>üÿÿÇ…äþÿÿþÿÿÿégþÿÿL‰÷èùãÿ‹5}°q ¿ HE} H‰Á1ÀèSyõÿ¸êÿÿÿéüÿÿèTüãÿ¸þÿÿÿëƒff. „ fó úUH‰åAUATSH‰ËHƒìhdH‹%( H‰EØ1ÀH‰u€H‰ÎH‰Uˆè}üãÿ…À…õ L%ŽÛÿÿëB @ H‹uˆH‰ßèœäÿ…Àt Lm°HU€L‰æH‰ßL‰éè²óÿÿH…À…Á H‰ÞH‰ßènäÿ…ÀujH‰ßè¢äÿƒøtƒø4u°H‰ßL‹m€è¬øãÿH‰ÆH…ÀtœL‰ïèL äÿ…ÀuLm¾? H‰ßL‰êèdöãÿH…Àt'H‰ØH‹UØdH+%( uhHƒÄh[A\A]]Ãf1ÛëÝ @ L‰ê¾ H‰ßè(öãÿH…ÀuÄL‰ê¾ H‰ßèöãÿH…Àu¯é!ÿÿÿf „ 1Àë @ foE°foMÀKë†èðúãÿó úUH‰åAWAVAUATI‰ôH‰ÖSH‰ÓHìØ dH‹%( H‰EÈ1Àè+ûãÿ…Àté fH‰ÞH‰ßèUäÿ…À…Ý H‰ßè…äÿƒø uàH‰ßè˜÷ãÿH‰ÆH…Àt8L‰çè8 äÿ…Àu,H‰ØH‹UÈdH+%( …µ HÄØ [A\A]A^A_]à @ H‰ßèP÷ãÿH…Àu‹L} ¾I H‰ßL‰úL‰½ÿÿÿè€äÿH…À„gÿÿÿL ÿÿÿL‰ÿL‰îèU÷ãÿH…À„LÿÿÿL½@ÿÿÿL‰ïL‰þèZúãÿ…Àt&é1ÿÿÿö…ÿÿÿ„#ÿÿÿL‰þL‰ÿèxäÿ…À…ÿÿÿL‰æL‰ÿèåÜÿÿ‰…ÿÿÿ…À„3ÿÿÿ¨tÃLµ`ÿÿÿL‰ÿL‰öèúãÿ…Àt ë« ö… ÿÿÿtŸL‰öL‰÷è$äÿ…ÀuL‰æL‰÷è•Üÿÿ‰… ÿÿÿ…À„ãþÿÿ¨tËLm€L‰÷L‰îè´ùãÿ…Àt ë¶f D ƒát«L‰îL‰ïèØäÿ…ÀuœL‰æL‰ïèIÜÿÿ‰Á…À„›þÿÿ¨tÓH‹µÿÿÿL‰ï‰… ÿÿÿèfùãÿ‹ ÿÿÿ…Àu´H‹•ÿÿÿL‰æH= ÜÿÿèVÙÿÿ‹ ÿÿÿH…Àt“éRþÿÿf D 1ÛéEþÿÿf „ 1Àé8þÿÿè¤øãÿ @ ó úUH‰åAUI‰õATLe°SH]HƒìXdH‹%( H‰EØ1ÀH‰Ú¾I èÈäÿH…ÀtcL‰æH‰ßè¨õãÿH…ÀtSL‰çè;äÿƒè&ƒøv+L‰îL‰çèH H‹UØdH+%( u0HƒÄX[A\A]]Ãf D HÇÂþýûL‰çH£Âs“ëÃf D ¸þÿÿÿëÁèô÷ãÿ @ ó úUH‰åAVAUI‰õATI‰üSHƒìdH‹%( H‰EØ1Àè³äÿƒøA”ƃøtwE„öur‰Ãƒø„ L‰çè¯ôãÿH‰Áƒû„ã ƒû„B ƒû„I H…À„ H < H‹EØdH+%( …/ HƒÄL‰ïH58h 1À[A\A]A^]éÑGóÿL‰îL‰çè•þÿÿ…ÀyIƒøþ…À E„ö„· H‹EØdH+%( …Ý HƒÄL‰ïH5r3 1À[A\A]A^]éGóÿ € H‹EØdH+%( …¦ º H5•, HƒÄL‰ï[A\A]A^]éFóÿ D H\œ H…ÉH;; HDÈé%ÿÿÿf D H‹EØdH+%( uRº H5Ù2 몸þÿÿÿf D H‹UØdH+%( u*HƒÄ[A\A]A^]à @ Hì› ë– € H2 ë†è*öãÿf. „ ó úUH‰åAUI‰ýATI‰ôHƒìdH‹%( H‰Eè1ÀèVýÿÿ…Àx:L‰ïèúòãÿH‰ÂH‹EèdH+%( ujHƒÄL‰çH5Žš 1ÀA\A]]éNFóÿf D ‹5¶©q H;w ¿ 1Àèrõÿº H5 2 L‰çèëDóÿ…Ày•H‹UèdH+%( u HƒÄA\A]]Ãèiõãÿf „ ó úUH‰åAWI‰ÿAVAUATL¥XÿÿÿSH‰ÓHìØ H‰µ ÿÿÿL‰æH‰½ÿÿÿdH‹%( H‰EÈ1Àè¶õãÿ…À…– H‹½ÿÿÿèòãÿH‰…ÿÿÿH…À„¸ HEH‹½ ÿÿÿ¾ H‰ÂH‰…8ÿÿÿèÃïãÿH…À„r HHÿÿÿH…`ÿÿÿE1ÿE1öH‰(ÿÿÿH@ÿÿÿM‰üA½ H‰0ÿÿÿHhÿÿÿH‰… ÿÿÿH…PÿÿÿH‰ÿÿÿH‰ÙI‰ÇD‰óI‰Îë.f D H‰ÑH‹•ÿÿÿL‰÷1ÀH5Û0 èÝDóÿ‰Ã…Àˆœ E1íHƒìÿµÿÿÿH‹•0ÿÿÿL‰æL‹ ÿÿÿM‰øH‹(ÿÿÿH‹½8ÿÿÿèßòãÿI‰ÄXZM…ä„Ñ H‹•HÿÿÿH…Ò„ñ L‹…PÿÿÿH+•XÿÿÿL+…XÿÿÿH‰•HÿÿÿL‰…PÿÿÿE„í…]ÿÿÿL‰ÁH5R0 L‰÷1ÀèADóÿ‰Ã…À‰dÿÿÿA‰ÞH‹EÈdH+%( …D HeØD‰ð[A\A]A^A_]à € Lm°¾U L‰ÿL‰êèTîãÿH…Àt%L}ˆH‹½ÿÿÿ1öL‰áLEL‰úè3äÿH…À‰,þÿÿA¾þÿÿÿëŽfL‰ðA‰ÞE„í…}ÿÿÿº H5µ/ H‰ÇèmBóÿA‰Æéaÿÿÿ D L‹½ÿÿÿL‰óI‰ÔLµxÿÿÿL‰öL‰ÿèóãÿ…Àt>Lm°¾U L‰ÿL‰êè¹íãÿH…ÀtŠHE€H‹½ÿÿÿ1öL‰ñLEˆH‰Âè˜äÿH…ÀˆeÿÿÿH‹½ÿÿÿè£ïãÿH‰…(ÿÿÿH…À„IÿÿÿH‹½ ÿÿÿHµpÿÿÿA¾êÿÿÿèJäÿƒøŽÍ Lm°HE€E1öA¹ H‰…8ÿÿÿL‰èL}ˆM‰åH‰0ÿÿÿI‰ÄD‰óE‰Îë- D H‰ÑH‹½0ÿÿÿH‹•(ÿÿÿ1ÀH5—. è™Bóÿ‰Ã…ÀxlE1öH‹…pÿÿÿL‰îM‰àL‰ùH‹•8ÿÿÿHx èÐäÿI‰ÅH…ÀtUH‹UˆL‹E°H+•xÿÿÿL+…xÿÿÿH‰UˆL‰E°E„öuH‹½0ÿÿÿL‰ÁH5;. 1Àè-Bóÿ‰Ã…Ày”A‰ÞH‹½pÿÿÿèèíãÿéßýÿÿE‰ñA‰ÞH‹0ÿÿÿE„Éuݺ H5. H‰ßè½@óÿA‰ÆëÄA¾êÿÿÿé©ýÿÿèHñãÿ „ ó úUfïÀH‰åAWAVAUATI‰ÌSHƒìXdH‹%( H‰EÈ1ÀH‰u€H‰ÎEˆ‰Uèrñãÿ…ÀunLm€L5£Îÿÿëƒãt[L‰æL‰çè äÿ…ÀuLL‰îL‰çèÎÿÿ‰Ã…Àt[¨t×L} L‰êL‰öL‰çL‰ùè’èÿÿH…Àt½foM foU°L‰àA $AT$ë 1ÀH‹UÈdH+%( uHƒÄX[A\A]A^A_]ÃL‰àëÝèfðãÿf D ó úUfHnÆfHnÊH‰ÎflÁH‰åAWI‰ÏAVAUATSHƒìhL‰…xÿÿÿdH‹%( H‰EÈ1ÀHÇE )E€è€ðãÿ…À…˜ Le€L5 Úÿÿë ƒã„ L‰þL‰ÿè” äÿ…ÀupL‰æL‰ÿèåÙÿÿ‰Ã…Àt1¨tÓLm L‰âL‰öL‰ÿL‰éè–çÿÿH…Àt¹foU fo]°AA_‹E”H‹xÿÿÿ‰L‰øH‹UÈdH+%( uHƒÄh[A\A]A^A_]Ã1ÀëÝègïãÿ € ó úUH‰åAUATI‰üLmÀHƒì0dH‹%( H‰Eè1Àè%äÿƒøthƒø4tcL‰îL‰çèïãÿ…Àt,L‰îL‰çèÁ äÿ…Àt81ÀH‹UèdH+%( uZHƒÄ0A\A]]ÃfL‰ïèˆÿÿÿ„ÀuÙL‰îL‰çè‰ äÿ…ÀuÈL‰ïèmÿÿÿëÀ L‰ê¾ L‰çèäÿH…Àtˆƒ}ĸ …yÿÿÿë—èîãÿff. „ fó úUH‰åAWAVAUATI‰ôHu¸SH‰ÓHƒìhH‰UˆdH‹%( H‰EÈ1ÀHÇE HÇE¨ èIóãÿ…Àt%H‹EÈdH+%( …z HƒÄh[A\A]A^A_]à HU Hu¨L‰çèÐéãÿ…ÀuÇL‹m L‹;L‹u¨M…ít·1ÛLeÀë @ HƒÃI9Ýt¢H‰ÞL‰÷èìëãÿL‰æH‰Çè¡äÿ…ÀuˆL;}Àu×L‹u¨H‹E¸H‰ÞL‹m L‰÷H‰E€L‰pÿÿÿèµëãÿHu˜H‰ÇI‰ÇèFäÿ…À…IÿÿÿI9ÝI‰Ý†ˆ HEœH‰…xÿÿÿë% D €}— up‹E˜9EœuhI9ÝucIƒÅL9pÿÿÿtVL‰îL‰÷èUëãÿL‰æH‰ÇI‰Çèäÿ…À…êþÿÿH‹µxÿÿÿL‰ÿèÐ äÿ…À…ÓþÿÿHu—L‰ÿè,ûãÿ…À…¿þÿÿH‹E€H;EÀwŠLe°L‰ÿL‰æè»äÿH‹E°H9E€v H‹MˆH‰éþÿÿIuÿL‰÷èÙêãÿL‰æH‰ÇèŽäÿH‹E°ë×è³ìãÿ ó úUfïÀH‰åATSLe H‰ÓHƒìpdH‹%( H‰Eè1ÀH‰u€L‰æEˆèçìãÿ…Àum H‹u€L‰çè÷ãÿ…À„| ‹EˆH‹}pHcöHÁæèæãÿH…Àt;HcUˆfoM HMÀL‰çH5 ËÿÿHÁâH foU°ƒEˆRHU€H‰EèæãÿÿH‹EH‰‹EˆH‹UèdH+%( u"HƒÄp[A\]à @ L‰æL‰çè…äÿ…À„]ÿÿÿëÅèÆëãÿf D ó úUH‰åHƒìdH‹%( H‰Eø1Àƒþ^wHU] ‰ðHc‚HÐ>ÿà D þ· „„ þ u,1Àƒÿ w ‰ÿHô˜n H‹øH‹UødH+%( …r Éà ‰ñ‹5DŸq 1ÿ1ÀHíl è hõÿ1ÀëÌ @ 1ÀƒÿwwÁ‰ÿHh¡n H‹øë²f1Àƒÿ_w©‰ÿH0œn H‹øëšf. „ 1Àƒÿw‰‰ÿHð¤n H‹øéwÿÿÿ € 1Àƒÿ‡eÿÿÿ‰ÿHì¦n H‹øéSÿÿÿ 1Àƒÿ‡Eÿÿÿ‰ÿHL›n H‹øé3ÿÿÿ 1Àƒÿ‡%ÿÿÿ‰ÿH,§n H‹øéÿÿÿ 1ÀƒÿA‡ÿÿÿ‰ÿHì˜n H‹øéóþÿÿ H‹EødH+%( ufÉéG 1ÀƒÿA‡Íþÿÿ‰ÿHTžn H‹øé»þÿÿ 1Àƒÿ‡þÿÿ‰ÿH´¥n H‹øé›þÿÿ 1Àƒÿ ‡þÿÿ‰ÿH”¤n H‹øé{þÿÿèÖéãÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ¡ÿÿÿÃèšéãÿf. „ ó úUH‰åAUA‰õATHƒìdH‹%( H‰Eè1ÀèùáãÿH…ÀtzH5 & H‰ÇI‰ÄèâðãÿH…ÀtÆ E…íu5L‰çèíF A‰ÅL‰çè’åãÿH‹EèdH+%( u4HƒÄD‰èA\A]]Ãf D ‹5q D‰é1ÿ1ÀH´j A½ÿÿÿÿèáeõÿëµèêèãÿA½êÿÿÿë°fUH‰åAVAUI‰ý¿( ATHƒì(dH‹%( H‰EØ1ÀèJ H‰EÈI‰ÄH…À„º 1öL‰ï1Àè äÿA‰Æ…Àˆï H=XŠo èsäÿI‰D$H‰ÇH…À„Ý èâãÿI‹|$H5ý, D‰ñH‰òè¦äÿI‰D$H‰ÇH…Àt{It$èOúãÿI‰$H…ÀthI‹|$HUÐIt$ ècòãÿI‹|$1Ò1öèåâãÿL‹eÈM…ät ‹5 œq L‰é¿ 1ÀH·( èàdõÿL‹eÈH‹EØdH+%( uRHƒÄ(L‰àA\A]A^]ÃI‹|$H…ÿt/è ðãÿIÇD$ fïÀA$AD$ € H}ÈèN ë€D‰÷èåãÿëÌè†çãÿf D ó úUH‰åAWAVAUATSHì Hƒ $ HƒìHdH‹%( H‰EÈ1ÀI‰þÆ…Ÿïÿÿ èÑ•óÿH…ÀtyL‰÷I‰Äèñ óÿ„À…™ H âÆo LÀïÿÿë f „ L‰ïè(þÿÿI‰ÇH…À…œ ‹3ƒþt*L½ŸïÿÿA¸ L‰éL‰úL‰çèÚoóÿHƒÃ…Ày‹3ƒþuÝL‰çè3™óÿL‰÷èÛýÿÿI‰ÇH‹EÈdH+%( uSHÄH L‰ø[A\A]A^A_]à @ L ïÿÿL‰÷L‰î莘þÿ…ÀŽMÿÿÿL‰îL‰çè[™óÿé=ÿÿÿf D L‰çèȘóÿëžèQæãÿó úUH‰åATHƒìdH‹%( H‰Eè1ÀH…ÿt.I‰üH‹H…ÿtè}îãÿH‹EèdH+%( u#L‰çL‹eøÉéaâãÿH‹EèdH+%( uL‹eøÉÃèæåãÿf D ó úUH‰åAWAVAUA‰ÕATSH‰ûHìˆ H‰µ`ÿÿÿHwH‹dH‹%( H‰EÈ1Àè ïãÿH‰…hÿÿÿH…À„Y H‹{èõãÿA‰Ä…Àˆ; „ž E1ÿHE€E„íH‰…XÿÿÿLµ|ÿÿÿL-l …é ëPf D H‹½hÿÿÿ‹µ|ÿÿÿè¦ïãÿH‰ÇH…À„ê H‹µXÿÿÿènåãÿH…À„Õ H‹@H‹`ÿÿÿAƒÇH‰E9üt'H‹{D‰þL‰òèoéãÿL‰îH‰Çè¤ôãÿ…Àt˜AƒÇE9üuÙ1ÀH‹UÈdH+%( …– HĈ [A\A]A^A_]ÃH‹½hÿÿÿ‹µ|ÿÿÿèïãÿH‰ÇH…ÀtVH‹µXÿÿÿèÚäãÿH…ÀtEH‹PH‹`ÿÿÿH‰H+PH‰AƒÇE9ütH‹{D‰þL‰òèØèãÿL‰îH‰Çè ôãÿ…ÀuÙë— € ¸þÿÿÿéaÿÿÿ¸êÿÿÿéWÿÿÿè'äãÿ € ó úUH‰åAWA¿ AVAUATI‰üSH‰óHì¸ dH‹%( H‰EÈ1ÀèØüãÿƒø t+H‹EÈdH+%( …€ Hĸ D‰ø[A\A]A^A_]à ¿8 E1ÿè? I‰ÅH…ÀtÀL½`ÿÿÿ¾ Lu€L‰ÿèë/óÿL‰þL‰çèàêÿÿL‰öL‰çèÅÌÿÿHµ0ÿÿÿL‰÷è¦îãÿ…Àˆþ L…@ÿÿÿ¾8 L‰çL‰ÂL‰…(ÿÿÿè úãÿL‹…(ÿÿÿH…À„¸ Hµ8ÿÿÿL‰Çèüãÿ1öL‰ÿè—0óÿL‰çI‰E èàãÿH…ÀtL‰çèàãÿH‰Çè†ÛãÿI‰E(‹C0…8ÿÿÿHƒÃL‰÷fn0ÿÿÿfnÀIEA¿ I‰EI‰EfbÁH‹CfAÖE0L‰kI‰] I‰EL‰(è’ûãÿƒàûƒø…³þÿÿHM L‰êH5hþÿÿL‰÷è`Úÿÿé˜þÿÿ HÇ…8ÿÿÿ éGÿÿÿ „ HÇ…0ÿÿÿ éòþÿÿèKâãÿff. „ UH‰øHƒÀH‰åAWAVAUATSHìÈ H‹OdH‹%( H‰UÈ1ÒH‰…8ÿÿÿH‰pÿÿÿH9Á„ H‹H‰…`ÿÿÿH‰ÁH‹µpÿÿÿfo ߘ H‹FH‰AH‰H‰ð H‹vHƒÀH‰… ÿÿÿH‰u˜H9ð„÷ H‹H‰…XÿÿÿH‰ÂH‹u˜fo%™˜ H‹FH‰BH‰H‰ð&H‹vHƒÀH‰…(ÿÿÿH‰uH9ð„I H‹H‰…PÿÿÿH‰ÁH‹ufo-S˜ H‹FH‰AH‰H‰ðH‹VHƒÀ.H‰UˆH‰…0ÿÿÿH9Є¼ H‹H‰…hÿÿÿH‰ÁH‹uˆfo5 ˜ H‹FH‰AH‰L‹fHFH‰E€6L9à„9 M‹4$I‹D$foÙ— I‰FL‰0I‹\$ID$H‰E°A$H9Ø„) L‹;L‰e¨L‰u L‰øI‰ßH‰ÃI‹Gfo–— H‰CH‰M‹gIGH‰…@ÿÿÿAL9à„“ I‹$M‰æH‰E¸H‰ÆI‹Ffo=Y— H‰FH‰0M‹nIFH‰…xÿÿÿA>I9Å„ M‹e H‰HÿÿÿL‰ãI‹Ufo — IMH‰SH‰M‹eAM I9Ì„§ I‹$I‹D$fo î– L‰çH‰ÿÿÿH‰•ÿÿÿH‰BH‰A $èŒýÿÿI‹|$ è"ÜãÿI‹|$(èÜãÿL‰çèÜãÿH‹•ÿÿÿH‹ÿÿÿH9ÊtEI‰ÔH‹ëšL‹e¨L‹u I‹|$ èãÛãÿI‹|$(èÙÛãÿL‰çèÑÛãÿL;u€„¶ M‰ôM‹6évþÿÿ @ I‹} è¯ÛãÿI‹}(è¦ÛãÿL‰ïèžÛãÿH;xÿÿÿtI‰ÝH‹éÿÿÿf. „ H‹HÿÿÿI‹~ èpÛãÿI‹~(ègÛãÿL‰÷è_ÛãÿH‹E¸H9…@ÿÿÿtI‰ÆH‹ H‰E¸H‰Æé{þÿÿI‹ è7ÛãÿI‹(è.ÛãÿL‰ÿè&ÛãÿH;]°„'ÿÿÿI‰ßH‹éþÿÿH‹]ˆH‹{ èÛãÿH‹{(èûÚãÿH‰ßèóÚãÿH‹…hÿÿÿH‹•0ÿÿÿH9ÐtH‰EˆH‹ H‰…hÿÿÿH‰ÁéQýÿÿH‹]H‹{ è½ÚãÿH‹{(è´ÚãÿH‰ßè¬ÚãÿH‹…PÿÿÿH‹µ(ÿÿÿH9ðtH‰EH‹ H‰…PÿÿÿH‰ÁéÄüÿÿH‹]˜H‹{ èvÚãÿH‹{(èmÚãÿH‰ßèeÚãÿH‹…XÿÿÿH‹• ÿÿÿH9Ðt7H‰E˜H‹ H‰…XÿÿÿH‰Âé7üÿÿH‹EÈdH+%( u_HÄÈ [A\A]A^A_]ÃH‹pÿÿÿH‹{ è ÚãÿH‹{(èÚãÿH‰ßèúÙãÿH‹…`ÿÿÿH‹•8ÿÿÿH9Ðt«H‰…pÿÿÿH‹ H‰…`ÿÿÿH‰Áé€ûÿÿèiÝãÿf „ ó úUH‰åAWAVAUI‰õATSH‰ûHì¸ ‰•<ÿÿÿ‰8ÿÿÿdH‹%( H‰EÈH‹GH‹@ H‹¸ H‰…0ÿÿÿèŽõÿÿH‰…@ÿÿÿH…À„ H‹{L‰îLm€è. öÿL‰êHÇ…Pÿÿÿ I‰ÇH‰ÆH‹…@ÿÿÿH‹8è{ÕãÿH…À„ H•PÿÿÿL‰þL‰ïè ðÿÿ‰Âƒêˆ† LcÂHcØLu ‰ÒH)ÓL‰ðIÁàM‰þHÁãM‰ÄI‰ÇHƒë@H‰Hÿÿÿ‹<ÿÿÿH‹½PÿÿÿL‰ù‰ÚL‰öLçèëÿÿH…À„! H`ÿÿÿL‰ÿM‰þH‰ÞèŒÅÿÿI‰ÄH…À„× H‰ßèõãÿƒø…X H‰ÞH‰ßèdÅÿÿH…À„D L½XÿÿÿH‰ßL‰þè9çãÿ…ÀˆÉ L‹…Xÿÿÿ‹…8ÿÿÿL9ÀƒH H‹½Pÿÿÿè/Øãÿ¾ L‰ïè"(óÿL‰îH‰ßèÇãÿÿ…ÀˆŸ L‰ï1öè%)óÿL‰þH‰ßI‰Åè×æãÿH‹…0ÿÿÿD‹½XÿÿÿL‹ ˜ fM…ätE;|$L„Ø Œ* M‹d$M…äuå¿` èê I‰ÄH…À„É H‹…Xÿÿÿ€=sÁp M‰l$8A‰D$LID$(fHnÀflÀAD$(…Ø H‹…0ÿÿÿH‹˜˜ L¨˜ H…Û„) E‹t$Lë }(H‹CHSH…Àt(H‰ÃD;sLuèH‹s8I‹|$8èŠêãÿ…ÀxØH‹CHSH…ÀuØfïÀI‰ $L‰îL‰çAD$L‰"è- óÿë" I‹t$8L‰ïèKêãÿ…ÀxG…ÿÿÿL‰ïèÙÖãÿH‹½@ÿÿÿè ôÿÿH‹EÈdH+%( …f HeØL‰à[A\A]A^A_]à „ M‹d$é¶þÿÿf D Iƒì L9¥Hÿÿÿ…®ýÿÿH‹½PÿÿÿƒAsq E1äèiÖãÿëŽ € 1öL‰½HÿÿÿLu L‹¥@ÿÿÿH‰…(ÿÿÿH`ÿÿÿI‰÷ë?f „ H‹u I‹<$L‰êLþèçãÿH…ÀtH‹µHÿÿÿL‰ïèYäãÿ…À… L‹½`ÿÿÿHƒìI‹<$L‰ñH‰Új E1ÉE1ÀL‰þèœîãÿZY…Àt¦L‹½Hÿÿÿ‹5mq Hj[ 1À¿ L‹¥(ÿÿÿL‰ùè<Võÿƒqrq éÇþÿÿIT$L‰ñH5õÿÿH‰ßè Ñÿÿé þÿÿ @ L‹½HÿÿÿéRüÿÿ @ º H5= L‰ïè\(óÿéHýÿÿ € ‹5îŒq H¾ ¿ E1äèÆUõÿédþÿÿL‰ê1Ûéþÿÿ‹5ÅŒq ¿ 1ÀE1äH¼ è›UõÿH‹½PÿÿÿƒÑqq èøÔãÿéþÿÿ‹8ÿÿÿ¿ 1ÀE1ä‹5Œq HVZ èaUõÿH‹½PÿÿÿƒŸqq è¾Ôãÿéàýÿÿ‹5WŒq HB ¿ 1Àè0UõÿH‹½Pÿÿÿƒfqq èÔãÿé¯ýÿÿ‹5&Œq ¿ 1ÀE1äH4 èüTõÿH‹½Pÿÿÿƒ6qq èYÔãÿé{ýÿÿèï×ãÿff. „ @ ó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈH‹H…À„Ï I‰þ € L‰÷èÀóÿL‰öI‰ÅH‰Çè óÿM‹e(M}(M9ütUI‹ $I‹D$fotŽ L‰çH‰CH‰A$è õÿÿI‹|$ è¶ÓãÿI‹|$(è¬ÓãÿL‰çè¤ÓãÿL9ûtI‰ÜH‹ë¶ € A‹EP1Û…À~ f D I‹EXH‹<ØHƒÃèoÓãÿA9]PéI‹}Xè`ÓãÿI‹}8èWÓãÿL‰ïèOÓãÿI‹H…À…;ÿÿÿH‹EÈdH+%( uHƒÄ[A\A]A^A_]ÃèÀÖãÿó úUH‰åAWAVAUATSHƒìHH‰u¸L‰E°dH‹%( H‰EÈ1ÀH…ÿ„“ I‰þH‹XA‰×‰ËH…ÿ„† E…ÿˆ8 E9~LŽ. H‹E¸H‹u°Ic×HÁâHc€è fHnÖH‹ ÇHcÃfHnÀóo flÂHXfÔÁHp1ÀH‹UÈdH+%( …â HƒÄH[A\A]A^A_]Ãf D 1ÀëÔ @ H‹†ð McnL¾ Hc@IƒÅIÁåA‰FPH‰ÇI‰ÄL‰m¨H‰E èmæãÿI‰FXH‰ÇH…Àt|E…äŽ2ÿÿÿE1äë IƒÄL9e „ ÿÿÿN,çH‹}¨D‰eœèü I‹~XI‰E Jƒ<ç uÒ‹MœAÿ…Ét.HcØHcщÀH)ÂHÁãL$ÕðÿÿÿH‹< Hƒëè£ÑãÿI‹~XI9Üuêè•Ñãÿ¸ÿÿÿÿé ÿÿÿè&Õãÿf D UI‰ðH‰øH‰åHƒìdH‹4%( H‰uøH‹7HÇ „Étw€ùÿtZA‰É‰ÏAƒáp„‹ A€ùu{H‰2I‰ñA‰ÊAƒÊƒáADúƒç@€ÿ tpwV@€ÿ„„ @€ÿuLHNL9ÁwCLH‰ÎL‰ @ H‰01ÀH‹UødH+%( ujÉÃfHNL9ÁwH‹6H‰2H‰ÎëÔ @ @€ÿ t´¸êÿÿÿëÈ E1ÉéyÿÿÿH~L9ÇwåHcH‰þLÉH‰ ë¡f „ H~L9ÇwÅ‹H‰þLÉH‰ ë‚èÔãÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸöÿÿÿÃèÚÓãÿf. „ ó úU1ÿHêU H‰åHƒì‹5¹‡q dH‹%( H‰Eø1Àè‘PõÿH‹EødH+%( uɸøÿÿÿÃè†Óãÿf D ó úU1ÿHº H‰åHƒì‹5i‡q dH‹%( H‰Eø1ÀèAPõÿH‹EødH+%( uɸøÿÿÿÃè6Óãÿf D ó úU1ÿHrU H‰åHƒì‹5‡q dH‹%( H‰Eø1ÀèñOõÿH‹EødH+%( uɸøÿÿÿÃèæÒãÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u‹5´†q H!U ¿ 1ÀÉéŒOõÿè—Òãÿ € UH‰åAWAVI‰þAUATS‰ËHì˜ H‰µPûÿÿH‰•Hûÿÿ‰XûÿÿdH‹%( H‰EÈH‹GH‹¸HX èÖñÿHcÓH‰æHÕ H‰ÑHâ ðÿÿH)ÖHƒáðH9ôtHì HƒŒ$ø H9ôuëáÿ H)ÌH…É…« H‰ÇL|$èîÕòÿI‹6H½hûÿÿL‰û‰ÂHÁëIƒçøHÆÐ è ÕòÿA‰Á…À…à H‹…hûÿÿƒ½XûÿÿH‰Ý ŽÔ I‹FH…À„p H‹ H‹pPH…ö„ž L¥ÐûÿÿL‰òL‰çèÕìãÿA‰Á…À…Ò MoL‰µ@ûÿÿ» M‰îD‹Xûÿÿë2f D A9Ý~3L‰çL‰ò¾ èãÖãÿL‰çèÛÏãÿ…ÀIƒ.ƒÃIƒÆL‰çè”áãÿ…ÀÈL‹µ@ûÿÿë> € E‰ñH‹EÈdH+%( … HeØD‰È[A\A]A^A_]à „ uÑ» L‰µ@ûÿÿA½ A‰ÜL‰½XûÿÿëE9ìŸÀAƒÅ„Ðt¢‹ô¯o AEÿ…ÒuD‰àD)èH‹XûÿÿH˜E1öº L‹<ÃM…ÿtÄH‹…@ûÿÿHûÿÿH‰ßL‹pèŠÑïÿH‰ÙL‰ú¾ L‰÷è;ñÿóo…˜ûÿÿL‹ ûÿÿL‰½ˆûÿÿH‰…€ûÿÿ)…pûÿÿM…ÉtA€y4 uwI‹ALøI+I‰ÁH‹…¨ûÿÿ‹5„q M‰ø¿ H¦R H…ÀHH-HD HDÈ1ÀèÅLõÿH‹µHûÿÿH½pûÿÿH‹…PûÿÿÿÐH‰ßA‰ÆèCÑïÿE…ö”Âéøþÿÿ „ M‰ùë‘ A€~ …þÿÿƒøtRƒøt>ƒø…}þÿÿ‰…XûÿÿH ‹5kƒq 1ÿ1ÀèNLõÿD‹XûÿÿéUþÿÿfHƒL ø éJýÿÿ‰…XûÿÿH» ëɉ…XûÿÿHÁQ 뺋 ‰’q …É…‚ýÿÿH‹ ¢Mq º ¾ H=h èLçãÿI‹FÇV’q éRýÿÿA¹ÿÿÿÿéáýÿÿèÙÎãÿf „ ó úUI‰ófHnÁH‰åHƒì0dH‹4%( H‰uøH‹2Hƒ¹à H‰UàDˆMèFH)EÐt2D‰ÁE…À~*I‰úL‰ÚH}ÐL‰ÖèèûÿÿH‹UødH+%( uÉà € ¸êÿÿÿëáèTÎãÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u H‹PÉé<ÖãÿèÎãÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uH‹P1Ò1öÉé¨ÊãÿèÓÍãÿ ó úUH‰åAWAVA‰ÎAUI‰ÕATI‰ôSL‰ÃHƒìxdH‹%( H‰EÈI‹@H‹¸HX è"ñÿH‹ E…ö…® Hƒ¹à „ H‰ÇH‰hÿÿÿè©ÓòÿH‹3H½xÿÿÿ‰ÂHÆÐ è‘ÐòÿA‰Ç…Àu}H‹…xÿÿÿH‹hÿÿÿH‰ÆH± H‰µ`ÿÿÿIƒü÷‡© L9àw|IT$H9òsrE‰á‹5 q ¿ H‹‘ A)ÁL‰áIcÁL‹HùO 1ÀM‰E èÎIõÿë @ IÇE E1ÿH‹EÈdH+%( …M HƒÄxD‰ø[A\A]A^A_]à „ LE€L‰ÇL‰…hÿÿÿè½ÍïÿH‹{L‰âH‹hÿÿÿ¾ èE4ñÿL‹uL‹…hÿÿÿM…ötuA‹V(ë € ‰ÐðA±N(9Ât ‰ÂBÿJƒøývçL‰ÇèÇÍïÿI‹~ H…ÿ„¢ H‹SA¹ M‰èL‰áL‰öèÒróÿL‰÷H‰ÃèëõÿHƒû„0ÿÿÿA¿ ë/ D L‰ÇA¿ÿÿÿÿèrÍïÿ‹5àq L‰á1ÀH ¿ è¶Hõÿ‹5Äq L‰á¿ 1ÀL‹`ÿÿÿL‹…xÿÿÿHyN èŒHõÿIÇE éÂþÿÿ € L‰÷A¿ÿÿÿÿèzêõÿë²A¿êÿÿÿé þÿÿèhËãÿ „ ó úU1öH‰åSH‰ûH=ÛÉp HƒìdH‹%( H‰Eè1Àè³×ãÿH‰CPH‰ÇH…Àt!¾ èÍ×ãÿ1ÀH‹UèdH+%( u!H‹]øÉË5q H9N 1ÀèâGõÿ¸ôÿÿÿëÐèæÊãÿf D ó úUH‰åAVAUATA‰ôSHƒìdH‹%( H‰EØ1À…É…» I‹ I‰ÖL‰ÃHƒ¸à „” ‰÷èå( ‰Â…Àˆ® H‹H}ÐH°Ð è¸ÍòÿA‰Å…Àt!€{ u>‹5i~q D‰á1ÿ1ÀHE èBGõÿë#L‹EЋ5J~q D‰á1ÀHC ¿ M‰è GõÿH‹EØdH+%( uIHƒÄD‰è[A\A]A^]Ãf D HÇ E1íëÏ @ ‰ñ‹5ô}q 1ÿE1íH¹ èÏFõÿë°A½êÿÿÿë¨èÐÉãÿó úUH‰åHƒìdH‹%( H‰EøH‹G H9tH‹EødH+%( uÉ1Àà H‹H+GH;FsÝH‰Fë×è€Éãÿó úUH‰åAWI‰÷AVLµ0ÿÿÿAUATSL‰ÃHì H‰½ÿÿÿL‰÷H‰µ ÿÿÿH‰•øþÿÿ‰ôþÿÿdH‹%( H‰EÈ1ÀèYÊïÿH‹{L‰ñL‰ú¾ èå0ñÿL‹¥@ÿÿÿM…ä„5 A‹T$(ëf D ‰ÐðA±L$(9Ât ‰ÂBÿJƒøývæL‰÷èfÊïÿM‹l$ M…í„ ‹5Æ|q IÔ H$L 1À¿ è˜EõÿI‹… L‰ ÿÿÿHÇ…(ÿÿÿÿÿÿÿH‰…èþÿÿH…À„Ÿ H‹CH• ÿÿÿH5þÿÿL}€H‹8èöÿH‹sL‰ùL‰ïH‹…(ÿÿÿI+…x A¸ H‰…(ÿÿÿI‹• I…ˆ H‰…èþÿÿHE„H‰…ÿÿÿèwnóÿHƒø…Õ Lÿÿÿ¶MHu”L‰òL‰ïH‰µàþÿÿèÌòÿÿ…À…¬ ¶M‚H‹µàþÿÿL‰òL‰ïè®òÿÿ…À…Ž H‹…ÿÿÿfïÀH‹èþÿÿI‰ÙH‹•0ÿÿÿ)…pÿÿÿD‹…ôþÿÿL)ø)…@ÿÿÿH‹µ ÿÿÿH‹½ÿÿÿHÈ)…Pÿÿÿ)…`ÿÿÿ)…0ÿÿÿóAo $fHnÁH‹øþÿÿH‰…xÿÿÿH¸ÿÿÿÿÿÿÿ H!Â)@ÿÿÿÇ…Xÿÿÿ fHnÒL‰òflÂ…hÿÿÿè ÕãÿA‰ÅL‰çèæõÿH‹EÈdH+%( …U HÄ D‰è[A\A]A^A_]Ãf. „ H‹sL‰ïèjóÿA‰Ç…Àˆ‘ ‰Ç1Ò¾ è{áãÿH‰ÇH…À„´ Hu€H‰…àþÿÿH‰µØþÿÿèÈÓãÿH‹½àþÿÿH…À„ˆ H‹µØþÿÿE1ÀH ™ L‰òè bþÿH‹½àþÿÿH…ÀtcH‹…@ÿÿÿI‰…ˆ H‹…HÿÿÿI‰… èbàãÿD‰ÿ1Ò¾ èóàãÿHÇ…ÿÿÿ I‰ÇH…À…ô IÇ…x L‰ïèIjóÿé» @ èàãÿD‰ÿ1Ò¾ è¬àãÿHÇ…ÿÿÿ I‰ÇH…À„è Ç…àþÿÿÿÿÿÿHµÿÿÿL‰ÿè,ßãÿHƒ½ÿÿÿ tA1ÉH‰ØþÿÿH‰Ëf D L‰ò‰ÞL‰ÿèSáãÿH…Àt ƒ½0ÿÿÿtuHƒÃH;ÿÿÿrØH‹ØþÿÿL‰ÿè‰ßãÿH‹…èþÿÿL‰ïI‰…x è“ióÿ‹…àþÿÿ…ÀuIƒ½ …¼üÿÿ A½êÿÿÿéþÿÿ D Ç…àþÿÿ éNÿÿÿf „ èKÞãÿH‹Øþÿÿ÷ØH˜H#…@ÿÿÿH‰…èþÿÿé|ÿÿÿIÇ…x L‰ïèióÿë „ L‰÷A½êÿÿÿèRÆïÿé«ýÿÿL‰çA½êÿÿÿè¯ãõÿé˜ýÿÿè¥Äãÿ D ó úUH‰åAWAVAUATI‰üSHƒìL‹-ÑÂp H‹~ dH‹%( H‰EÈ1À€=Cxq t=Iƒ|$P H‰ÓuZM‹t$HI‹†HX H…À„© Hƒx „ž L‰öèâzóÿA‰Ç…Àu[ E1äH‹EÈdH+%( … HƒÄD‰à[A\A]A^A_]Ë5þwq HÔ 1ÀHzG ¿ èÐ@õÿH…Ût³Æë®f D I‹¾HX èT ñÿH5¨Ý H‰ÇI‰ÆèrÓãÿ…Àu>AƒÿtL‹-‡q M…ítlM‰l$XL‰çAÿU A‰ÄH…Û„_ÿÿÿ…À”éUÿÿÿf. „ H5⧠L‰÷è!Óãÿ…ÀuAƒÿu¶L‹-À†q ëf D H5ÉI L‰÷èùÒãÿ…Àu”ëÖ D‹%±†q E…ä…øþÿÿ‹5 wq L‰ñ1ÿ1ÀHÄF è÷?õÿÇ…†q éÓþÿÿèóÂãÿ ó úUH‰åHƒìdH‹%( H‰EøH‹GXH…Àt H‹UødH+%( u H‹@Éÿà „ H‹EødH+%( uÉÃèšÂãÿf. „ ó úUH‰åHƒìdH‹%( H‰EøH‹GXH…Àt H‹UødH+%( u H‹@Éÿà „ H‹EødH+%( uÉÃè:Âãÿf. „ ó úUH‰åHƒìdH‹%( H‰EøH‹H‹@XH…ÀtL‹UødL+%( u H‹@E¶ÉÉÿàH‹EødH+%( uÉ1ÀÃèØÁãÿ „ UH‰åAWI‰÷H‰þAVI‰þ¿" AUATSHƒìdH‹%( H‰EÈ1Àè=ÒãÿA¶„ÀtrL-Á H ¿4 L%¿ <"H <~ Pø€úw¶ÒHc“HÚ>ÿâ € ¾È< @ Hˆ ¾ L‰÷1Àè'Àãÿ € A¶GIƒÇ„Àu£H‹EÈdH+%( … HƒÄL‰ö¿" [A\A]A^A_]é•Ñãÿ D L‰ñº ¾ H= è'Ùãÿë¥ D L‰ñº ¾ H=ø èÙãÿë… D L‰ñº ¾ H=Õ èçØãÿébÿÿÿfL‰ñº ¾ H=fw èÇØãÿéBÿÿÿfL‰ñº ¾ L‰çè«Øãÿé&ÿÿÿf D L‰ñº ¾ H=r è‡Øãÿéÿÿÿf<\u L‰ñº ¾ L‰ïègØãÿéâþÿÿf¾ÈL‰ö‰Ïè£ÐãÿéÎþÿÿèù¿ãÿf „ UH‰åAVI‰ÎAUM‰ÅATI‰üHìØ L‰Xÿÿÿ„Àt&)…`ÿÿÿ)pÿÿÿ)U€)])e )m°)uÀ)}ÐdH‹%( H‰…(ÿÿÿ1À@„ö… L‰æ¿ è ÐãÿL‰æ¿ èÐãÿL‰æ¿ èÐãÿL‰æ¿ èöÏãÿL‰öL‰çè{ýÿÿL‰áº ¾ H=µ¤ è‚×ãÿHEL‰êL‰çH‰…ÿÿÿ¾ H…0ÿÿÿHÿÿÿÇ…ÿÿÿ( Ç…ÿÿÿ0 H‰… ÿÿÿè ÒãÿH‹…(ÿÿÿdH+%( u&HÄØ A\A]A^]à D L‰æ¿, è[Ïãÿé,ÿÿÿè±¾ãÿUH‰åAVI‰ÎAUM‰ÅATI‰üHìØ L‰Xÿÿÿ„Àt&)…`ÿÿÿ)pÿÿÿ)U€)])e )m°)uÀ)}ÐdH‹%( H‰…(ÿÿÿ1À@„ö…º L‰æ¿ èÝÎãÿL‰æ¿ èÐÎãÿL‰æ¿ èÃÎãÿL‰öL‰çèHüÿÿL‰áº ¾ H=‚£ èOÖãÿHEL‰êL‰çH‰…ÿÿÿ¾ H…0ÿÿÿHÿÿÿÇ…ÿÿÿ( Ç…ÿÿÿ0 H‰… ÿÿÿèëÐãÿH‹…(ÿÿÿdH+%( u+HÄØ A\A]A^]Ãf. „ L‰æ¿, è#Îãÿé4ÿÿÿèy½ãÿf „ UH‰åAUI‰ÍATI‰üHìÐ L‰…`ÿÿÿL‰hÿÿÿ„Àt#)…pÿÿÿ)M€)U)] )e°)mÀ)uÐ)}àdH‹%( H‰…8ÿÿÿ1ÀL‰æ¿, è§ÍãÿL‰æ¿ èšÍãÿL‰æ¿ èÍãÿHEL‰êL‰çH‰…(ÿÿÿ¾ H…@ÿÿÿH ÿÿÿÇ… ÿÿÿ Ç…$ÿÿÿ0 H‰…0ÿÿÿèÙÏãÿH‹…8ÿÿÿdH+%( u HÄÐ A\A]]Ãè…¼ãÿ D UH‰åAVI‰ÎAUA‰ÕATI‰üSHìÐ L‰…PÿÿÿL‰Xÿÿÿ„Àt&)…`ÿÿÿ)pÿÿÿ)U€)])e )m°)uÀ)}ÐdH‹%( H‰…(ÿÿÿ1ÀL‰æ¿ è®ÌãÿE…ít 1Û € L‰æ¿ ƒÃèÌãÿA9ÝuëHEL‰ò¾ L‰çH‰…ÿÿÿHÿÿÿH…0ÿÿÿÇ…ÿÿÿ Ç…ÿÿÿ0 H‰… ÿÿÿè×ÎãÿH‹…(ÿÿÿdH+%( uHÄÐ [A\A]A^]Ã耻ãÿUH‰åAUI‰ÍATI‰üSHìØ L‰Xÿÿÿ„Àt&)…`ÿÿÿ)pÿÿÿ)U€)])e )m°)uÀ)}ÐdH‹%( H‰…(ÿÿÿ1ÀL‰æ¿ » èµËãÿ D L‰æ¿ è£ËãÿƒëuîL‰îL‰çè#ùÿÿL‰áº ¾ H=] è*ÓãÿHE¾ L‰çH‰…ÿÿÿHÿÿÿH…0ÿÿÿHûü H‰… ÿÿÿÇ…ÿÿÿ( Ç…ÿÿÿ0 èÂÍãÿH‹…(ÿÿÿdH+%( uHÄØ [A\A]]Ãèmºãÿff. „ fUH 6Î H‰åAWAVAUI‰õ1öATSH‰Óº HƒìL‹§@ dH‹%( H‰EÈ1ÀL‰çèýÿÿ1ö1ÀM‰éLXü H 8Ö º L‰çè{þÿÿH…Û„² H‹CH…À„¥ fƒx( „š L‹kM…ítM‹m L‰æ¿, è`ÊãÿL‹sL‰æ¿ èOÊãÿ» IƒÆ-f D L‰æ¿ è3ÊãÿƒëuîH5‡ª L‰çL=ûž è¨÷ÿÿ¾ L‰ÿL‰áº è³ÑãÿL‰öL‰çèˆ÷ÿÿM…ítM‹ M…ítA€} u@H‹EÈdH+%( …“ HƒÄL‰çH i 1ö[º A\1ÀA]A^A_]é‡üÿÿ € L‰æ¿, » èŽÉãÿL‰æ¿ èÉãÿL‰æ¿ èsÉãÿƒëuîL‰çH5 ; èïöÿÿL‰ÿL‰áº ¾ èúÐãÿL‰îL‰çèÏöÿÿéZÿÿÿ蕸ãÿ D ó úUH‰åAWM‰ÇAVAUI‰ÕATSHìÈ H‰½(ÿÿÿL‹§@ H‰ÿÿÿH‹¹ð dH‹%( H‰EÈ1Àèò]ñÿH‰ÃH…@ÿÿÿI‰ÆH‰ÇH‰… ÿÿÿèV¹ïÿL‰êL‰öL‰ÿè&ñÿ…ÀˆÎ H‹…(ÿÿÿHƒ€P €¸H „„ Æ€H 1ö1ÀH ÀË º L‰çèUûÿÿM‹M1ö1ÀL=ãg H ßÖ º L‰çèÂ÷ÿÿH‹…@ÿÿÿº L‰çLõÞg H ÈZ ¾ D‹H1Àè•÷ÿÿH‹…@ÿÿÿº L‰çLÈÞg H T× ¾ D‹H 1Àèh÷ÿÿ〠…T H‹½@ÿÿÿD‹OE…ɉD èC¶öÿL‰æ¿, H‰ÃèÃÇãÿL‰æ¿ è¶ÇãÿL‰æ¿ è©ÇãÿL‰æ¿ èœÇãÿL‰æ¿ èÇãÿH5%Z L‰çèõÿÿL‰áº ¾ H=Jœ èÏãÿH‰ÞL‰çèìôÿÿº L‰ç1ÀLÿÏ H ÏÄ ¾ èªöÿÿI‹•¸ H…Ò„, H‹ H…É„ 1ÛL‰¥0ÿÿÿ1ÀL‹½(ÿÿÿÆ…8ÿÿÿA¹ A‰Üëof. „ E„É„‡ Lu€L‰÷èk·ïÿ¶µ8ÿÿÿL‰ñH‰ÚH‹½@ÿÿÿèò ñÿH‰ÞL‰ÿH…ÀH‰ÂIEÖèûÿÿL‰÷è•·ïÿI‹•¸ E1ÉH‹ AD$I‰ÄH9Ès{H‹\ÂHû ðÿÿvHƒû€„S Hƒûà„9 Hû þÿÿ„ ‹5ºiq H‰Ù¿ 1ÀHMä Dˆ(ÿÿÿè‰2õÿI‹•¸ AD$D¶(ÿÿÿI‰ÄH‹ H9Èrf. „ L‹¥0ÿÿÿ1ö1ÀH ¶ág º L‰çèÑøÿÿIƒ½° „ú H‹…ÿÿÿH‹¸0 èðÁãÿI‰ÇH…À„Û Hƒ8 H‰ÃLu€„ H‰…0ÿÿÿ @ L‰÷HƒÃèŒÐãÿH‹SøI‹µ° L‰÷è¹·ãÿH‹CøL‰æL‹}€¿, L‹HL‰8ÿÿÿèiÅãÿL‰æ¿ è\ÅãÿL‰æ¿ èOÅãÿL‰æ¿ èBÅãÿL‰æ¿ è5ÅãÿH‹µ8ÿÿÿL‰çè¶òÿÿL‰áº ¾ H=ð™ è½ÌãÿL‰þL‰çè’òÿÿHƒ; …PÿÿÿL‹½0ÿÿÿL‰ÿè©°ãÿ1ÀH Š‹ º 1öL‰çè±÷ÿÿH‹½ ÿÿÿèµµïÿ1ÀH‹UÈdH+%( …ú HÄÈ [A\A]A^A_]Ãf D E‹MXL‰çº ¾ 1ÀL7Ûg H r èâóÿÿH‹½@ÿÿÿéŽüÿÿf D H‹µ0ÿÿÿ¿, èOÄãÿécýÿÿf. „ Æ…8ÿÿÿéœýÿÿ @ Æ…8ÿÿÿéŒýÿÿ @ Æ…8ÿÿÿé|ýÿÿ @ L‰æ¿, èÄãÿéqûÿÿH‹• ÿÿÿI‹u H‹½(ÿÿÿèçøÿÿéÙýÿÿ‹5@gq H†õ 1ÿ1Àè 0õÿH‹½ ÿÿÿè°´ïÿ¸ÿÿÿÿéóþÿÿè³ãÿó úUI‰ø¹+ H‰åAWAVAULÐüÿÿATL‰ïSHìh ó~jo dH‹%( H‰EÈ1Àxjo óH«)…àüÿÿH'úÿÿó~¿jo H‰…ÐüÿÿHQmûÿ¹ Íio )…ðüÿÿó~njo H‰… ýÿÿHxoûÿ jo )… ýÿÿó~’io Ëio )…ýÿÿó~Œio Uio …xýÿÿó~.jo ÷io )…ýÿÿfïÀH‰…øýÿÿ¶€z …˜üÿÿ…¨üÿÿf‰ þÿÿÆ…þÿÿL‰…€üÿÿˆ…¢üÿÿÇ…¨üÿÿ …ˆüÿÿ…¸üÿÿ…> €z … <I‰öº¶ öL‰÷1Àæ€þÿÿÆA èÎãÿA‰Äƒøÿ„À H5øßg ‰ÇèɪãÿH‰…þÿÿH…À„ L‰éH½€üÿÿºÿÿÿÿ1öè“EöÿI‰ÅH= ðÿÿ‡U Hx@èËÀóÿ…Àˆ‹ H‹µþÿÿ¿{ èÒÁãÿH‹½þÿÿ1ö1ÀH Úó º è–ôÿÿH‹½þÿÿ1ÀH Ýó º ¾ è‡óÿÿI‹…@\ €x# …Ö D‹xL‹¥þÿÿE‹M 1ö1ÀLë×g H ©ó º L‰çèòÿÿHµ0þÿÿD‰ÿ艻ãÿ…ÀˆÄ H‹…ˆþÿÿH½xüÿÿHÀþÿÿL=– H‰…xüÿÿèY¯ãÿHeó ¾ H‰ßH‰ÁèRÂãÿL‰æ¿, èõÀãÿL‰æ¿ èèÀãÿL‰æ¿ èÛÀãÿL‰æ¿ èÎÀãÿH5!ó L‰çèOîÿÿ¾ L‰ÿL‰áº èZÈãÿH‰ÞL‰çè/îÿÿM‹M1ÀLhv L‰çH îò º ¾ è)ñÿÿM‹M1Àº L=v H Òò ¾ L‰çèñÿÿM‹Mº 1ÀLv H ¶ò ¾ L‰çèÝðÿÿL‰æ¿, I‹]@è ÀãÿL‰æ¿ èÀãÿL‰æ¿ èÀãÿL‰æ¿ èõ¿ãÿH5†¨ L‰çèvíÿÿL‰áº L‰ÿ¾ èÇãÿH‰ÞL‰çèVíÿÿL‰æ¿, I‹]H赿ãÿL‰æ¿ 訿ãÿL‰æ¿ 蛿ãÿL‰æ¿ 莿ãÿH5ò L‰çèíÿÿL‰áº L‰ÿ¾ èÇãÿH‰ÞL‰çèïìÿÿL‰æ¿, I‹]XèN¿ãÿL‰æ¿ èA¿ãÿL‰æ¿ è4¿ãÿL‰æ¿ è'¿ãÿH5Q L‰çè¨ìÿÿL‰áº L‰ÿ¾ è³ÆãÿH‰ÞL‰çèˆìÿÿL‰æ¿, I‹]hèç¾ãÿL‰æ¿ èÚ¾ãÿL‰æ¿ è;ãÿL‰æ¿ èÀ¾ãÿH5Lñ L‰çèAìÿÿL‰áº L‰ÿ¾ èLÆãÿH‰ÞL‰çè!ìÿÿL‰æ¿, I‹]p耾ãÿL‰æ¿ ès¾ãÿL‰æ¿ èf¾ãÿL‰æ¿ èY¾ãÿH5›Ž L‰çèÚëÿÿL‰áº L‰ÿ¾ èåÅãÿH‰ÞL‰çèºëÿÿE‹M`1Àº L—Ôg H ð ¾ L‰çè´îÿÿE‹Md1Àº LqÔg H •ð ¾ L‰çèŽîÿÿA€½ … L‰æ¿, I‹]P追ãÿL‰æ¿ è²½ãÿL‰æ¿ 襽ãÿL‰æ¿ 蘽ãÿH5]ð L‰çèëÿÿL‰áº L‰ÿ¾ è$ÅãÿH‰ÞL‰ç1Ûè÷êÿÿ1Àº L‰çL Æ H (ð ¾ èõíÿÿA‹…” …Àëm „ L‰æ¿, è#½ãÿL‰æ¿ è½ãÿL‰æ¿ è ½ãÿL‰æ¿ èü¼ãÿL‰æ¿ èï¼ãÿI‹…È H‹½þÿÿH‹4ØHƒÃèdêÿÿA9” ›L=|Øg L‰ç1ö1ÀL‰ùº L%Xƒ è‰ïÿÿH‹½þÿÿ1ö1ÀL‰áº èqïÿÿH‹½þÿÿº 1ÀH ]ï ¾ èbîÿÿL‰ïèÊSöÿH‹½þÿÿ1ö1ÀL‰ùº è2ïÿÿH‹½þÿÿ1Ò1öL‰á1Àè ïÿÿH‹µþÿÿ¿ è,¼ãÿM‰ð¾ 1ÀH‹€üÿÿH‹=*q H=0 èXªãÿH‹½þÿÿL‹¥ þÿÿèeªãÿfïÀL‰á¾ òH*À¸ E1äò ”] H‹=½)q H60 òYÁòYÁè ªãÿL‰ïèCöÿH‹½þÿÿ襮ãÿH‹EÈdH+%( … HÄh D‰à[A\A]A^A_]Ë5Û^q H`/ ¿ 1ÀL=@ è'õÿé¹úÿÿº H‹ <)q ¾ H=Fí A¼ÿÿÿÿèåÂãÿéwÿÿÿL‰ç1Àº ¾ E‹ L’Ñg H / è·ëÿÿL‰ç1Àº M‹ø LÅp ¾ H ší èŽëÿÿº L‰ç1ÀM‹ð Lœp ¾ H |í èeëÿÿéàüÿÿH‹xèçÄãÿA‰Çé ùÿÿº H‹ ƒ(q ¾ H=oì A¼ÿÿÿÿè,ÂãÿéÆþÿÿè"¿ãÿ‹5Ð]q ƒ8t?H,ì 1ÿ1Àè§&õÿéþÿÿHË- ‹5©]q 1ÿ1ÀA¼ÿÿÿÿè†&õÿéŒþÿÿHr- ëÝHÙ- 1ÿ1Àèh&õÿénþÿÿH‹ ü'q º ¾ H=Çë è¦ÁãÿD‰çAƒÌÿèJ§ãÿé@þÿÿè@©ãÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè ©ãÿff. „ fó úUH‰åAWAVAUATSHì Hƒ $ HƒìHH fì º dH‹%( H‰EÈ1ÀH…ÀïÿÿI‰ðI‰üH‰…˜ïÿÿH‰ÇH‰Ã¾ 1Àè>ÄãÿH5ÿÖg H‰ßèo¿ãÿH…À„ô I‰ÇH‰ÁºA ¾ H=Ç- èºÀãÿL‰ùº= ¾ H=ö- è¡ÀãÿL‰ùºI ¾ H= . èˆÀãÿL‰ùºJ ¾ H=T. èoÀãÿL‰ùºI ¾ H=‹. èVÀãÿL‰ùºE ¾ H=Â. è=ÀãÿL‰ùºQ ¾ H=ñ. è$ÀãÿL‰ùº' ¾ H=0/ è ÀãÿL‰ùº ¾ H=;ë èò¿ãÿL‰ùº ¾ H=-ë èÙ¿ãÿL‰ùº1 ¾ H= / èÀ¿ãÿL‰ùº3 ¾ H=,/ 觿ãÿL‰ùº" ¾ H=K/ 莿ãÿL‰ùº ¾ H=Öê èu¿ãÿL‰ùº ¾ H=Óê è\¿ãÿL‰ùº ¾ H=Îê èC¿ãÿL‰ùº ¾ H=Ðê è*¿ãÿL‰ùº ¾ H=Éê è¿ãÿL‰çè9¡ãÿ1öL‰ç‰…¸ïÿÿ‰Ãè'µãÿH‰… ïÿÿ…ÛŽÉ H…À„À HÇ…¨ïÿÿ L%‚¹ D H‹•¨ïÿÿH‹… ïÿÿL‰ÿE1í¾ H‹ÐHpê L‹@H‹HHH‰…°ïÿÿH‰Ã1Àè+¥ãÿL‰ùº ¾ H=Oê èr¾ãÿL‰ùº ¾ H=Cê èY¾ãÿL‰ùº ¾ H=4ê è@¾ãÿL‰ùº ¾ H=(ê è'¾ãÿL‰ùº ¾ H= ê è¾ãÿL‰ùº ¾ H=ê èõ½ãÿL‰ùº ¾ H=ê èܽãÿL‰ùº ¾ H=þé èýãÿL‹s(M…öu é D I‹~L‰þè´¦ãÿM‹6M…ötLD‰ëAƒÅAƒýtßL‰ùº ¾ L‰çèz½ãÿAiÅÍÌÌÌ=3333w¼L‰ùº ¾ H=‹é èS½ãÿ롃ÃL‰ùº ¾ iÛÍÌÌÌL‰çè2½ãÿû3333†& L‰ùº ¾ » H=Zé L5ÈÛ è½ãÿL‰ùº ¾ H=œè èè¼ãÿL‰ùº_ ¾ H=´, èϼãÿL‰ùº ¾ H=é 趼ãÿH‹…°ïÿÿL‹h(M…íu[é› HIæg ¾ L‰ÿ1Àè*£ãÿM‹m M…ít{CL‰ùº ¾ iÛ«ªªªL‰ç‰…¼ïÿÿè]¼ãÿûUUUU†‘ ‹¼ïÿÿI‹ML‰ò¾ L‰ÿ1ÀèÕ¢ãÿI‹E8¨É…I ¨u…H™è ¾ L‰ÿ1À询ãÿM‹m M…íu…Hgè L‰ÿ1ÀE1í¾ è¢ãÿH‹…°ïÿÿH‹X(H…Û…œ ét @ EiíÍÌÌÌAý3333‡l L‰ùº ¾ H=Xè 裻ãÿ¾ L‰ÿE‰õH‹…°ïÿÿHEè H‹HHL‹@1Àè¢ãÿH‹K¾ 1ÀH.è L‰ÿI‰Èèþ¡ãÿH‹H…Û„ò L‰ùº ¾ L‰çè=»ãÿEuAiÆÍÌÌÌ=3333†‡ H‹C8¨@…Kÿÿÿ¨€„“ EiíÍÌÌÌAý3333‡× L‰ùº ¾ H=ºç é>ÿÿÿf D H Û ¾ L‰ÿ1Àèj¡ãÿé;þÿÿ D L‰ùº ¾ H= ç 觺ãÿéQþÿÿfL‰ùº ¾ H=Õæ 臺ãÿé[ÿÿÿfH‹{L‰þE‰õè£ãÿH‹H…Û…ÿÿÿ D L‰ùº ¾ H=Ëæ èGºãÿL‰ùºO ¾ H=s* è.ºãÿL‰ùº ¾ H=ª* èºãÿL‰ùº ¾ H=…æ èü¹ãÿ¾ L‰ÿ1ÀH›* è† ãÿL‰ùº& ¾ H=ª* è͹ãÿL‰ùºE ¾ H=¹* è´¹ãÿL‰ùº< ¾ H=è* 蛹ãÿL‰ùºB ¾ H=+ 肹ãÿL‰ùº ¾ H=æ èi¹ãÿ¾ L‰ÿ1ÀH(+ èóŸãÿL‰ùº ¾ H=ãå è:¹ãÿHƒ…¨ïÿÿH‹…¨ïÿÿ9…¸ïÿÿWúÿÿL‰ùºO ¾ H=+ è¹ãÿL‰ùº/ ¾ H=:+ èí¸ãÿL‰ùºO ¾ H=) èÔ¸ãÿ¾ L‰ÿ1ÀH;+ è^Ÿãÿ¾ L‰ÿ1ÀHÍ+ èHŸãÿL‰ÿèð£ãÿH‹˜ïÿÿ¾ 1ÀH‹=Ë q H`å è Ÿãÿ1ÀH‹UÈdH+%( …± HÄH [A\A]A^A_]à „ L‰ùº ¾ A¾ H=ä è1¸ãÿépüÿÿ @ L‰ùº ¾ A¾ H=Wä è ¸ãÿéýÿÿ @ L‰ùº ¾ H=5ä èç·ãÿé¼úÿÿH‹˜ïÿÿH‹= q H’¶ 1À¾ èažãÿƒÈÿé<ÿÿÿèdŸãÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉI‰øH‰×H‰òL‰Æé”Ñðÿè Ÿãÿff. „ @ UH5Qä H=‰ H‰åHƒìdH‹%( H‰Eø1ÀèV£ãÿf D UH‰åAUI‰õATSH‰û¿ HƒìdH‹%( H‰EØ1Àè´·ãÿH…ÀtrH‹{I‰Äèó£ãÿ1öL‰çH‰ÂèF±ãÿH‹;èÞ£ãÿ¾ L‰çH‰Âè.±ãÿAƒåu H‹EØdH+%( u?HƒÄL‰à[A\A]]à H‹{蟣ãÿ¾ L‰çH‰Âèï°ãÿëÅH5ã H=Ÿ 蚢ãÿè%žãÿ D UH‰åHƒìdH‹%( H‰Eø1ÀèDãÿH5õ) H=f èa¢ãÿUH‰åAWAVAUATSHƒìHH‰}˜H‰u H‰M°D‰E¬dH‹%( H‰EÈ1ÀÆ E…ÀŽ< I‰ÖH‹WH…Ò„, H…ö„# …ö„C H‰ð¹ E1Éf…ÀuHÁèA‰É„ÀuAƒÁHÁè¨uAƒÁHÁè¨uAƒÁHÁèƒàL=âm HƒøAƒÑ 1ÛE1íE‰Ìf D D‰èL‰öD‰çL‹ÂL‰E¸è¢žòÿ‹u¬L‹E¸L‰úH‰ÁHcû1ÀH}°)ÞHcöè’›ýÿAL$‰ÂAƒü?t}¸ HÓàH÷ØH#E tl…À…¬ HÁè ¹0 A¹ f…ÀuHÁèA‰É„ÀuAƒÁHÁè¨uAƒÁHÁè¨uAƒÁHÁèƒàÓAƒÅHƒøH‹E˜AƒÑ H‹PE‰ÌéDÿÿÿ @ H‹EÈdH+%( uFHƒÄH[A\A]A^A_]Ãf. „ HÁî ¹0 A¹ H‰ðé±þÿÿf „ ¹ E1ÉéVÿÿÿè œãÿff. „ ó úUH‰åAWL=Ï`q AVAUATSHƒìXH‰uˆH‹Ž¨ H‰UdH‹%( H‰EÈ1ÀH‹†˜ H‰M HÇE˜ H‰E¸ € H‹]˜H‹} ‰]°è¨q 9ØŽZ L‹uˆE1äf „ H‹}¸E‰åèc D9àŽ+ I‹†¸ H‹XL9c†æ H‹E˜H9C †Ø H¯CH‰ÂH‹I¯ÄHD(HËu°H‹} èXq H‹}¸D‰î‰E´èqb ¿@ A‰Åè´ãÿH‰EÀH…À„ä L‰÷èt‘ñÿL‰ÿ¾ H[à H‰Á1Àè{™ýÿL‰ÿë f D Æ _Hx¾: è ¡ãÿH…ÀuêH‹=Ëaq L‰þèë©ãÿH…À„ H‰ÇH‰E¨è–£ãÿL‹E¨…À„ú IcýL‰E¨èN“ãÿH‹}À1öH‰Âè0ãÿHc}´è7“ãÿH‹}À¾ H‰ÂèãÿH‹}L‹mÀè©´ãÿ¾ L‰ïH‰Âèù¬ãÿH‹;L‹mÀè´ãÿ¾ L‰ïH‰ÂèݬãÿH‹{L‹mÀèp´ãÿ¾ L‰ïH‰ÂèÀ¬ãÿH‹{L‹mÀèS´ãÿ¾ L‰ïH‰Â裬ãÿH}À¾ 赫ãÿL‹E¨ƒøÿ„Í H‹uÀL‰Çè|™ãÿH‰ÇH…À„° Hƒ(tZH‹}ÀHƒ/t@IƒÄéþÿÿ € ‹5žMq L‰ù¿ 1ÀHøÞ ètõÿëÒf1Ûé8þÿÿf „ è ’ãÿë¹f „ èû‘ãÿëŸf „ HƒE˜éŽýÿÿH‹EÈdH+%( u"HƒÄX[A\A]A^A_]ÃH5jÞ H=J è…ãÿè™ãÿèëúÿÿH5‘Þ H=- èhãÿ „ UH‰åAWI‰÷AVAUATSHìˆ H‰½pýÿÿH‹ŸÀ dH‹%( H‰EÈ1ÀH‰`ýÿÿHƒÃ€¿ž t H‹…`ýÿÿHX1ÿè&°ãÿH‰…XýÿÿH…À„Ö H‹…`ýÿÿH…À„ Hƒ8 „“ HÇ…xýÿÿ Lµ€ýÿÿf. „ L‰÷èx™ïÿè#¢ãÿI‰ÄH…À„t H‹…pýÿÿH‹L‰ñL‰ÿ¶°– èKñÿH‹˜ýÿÿH…É„‹ €y- „ L‹…¨ýÿÿH‹AL;A r H‹•ýÿÿHLÀýÿÿI)ÀHƒÁ-1ÀH”Ý ¾ L‰ïèR–ýÿL‰ïèÚ–ãÿH5W¡ L‰çH‰ÂH‰…hýÿÿ豑ãÿL‹…hýÿÿIƒ(„€ H‹…pýÿÿH‹SL‰ñL‰ÿ¶°– è£ñÿH‹˜ýÿÿH…É„» €y- „± L‹…¨ýÿÿH‹AL;A r H‹•ýÿÿHI)ÀHƒÁ-HõÜ 1À¾ L‰ï豕ýÿL‰ïè9–ãÿH5à L‰çH‰ÂH‰…hýÿÿè‘ãÿL‹…hýÿÿIƒ(„ H‹CH |€ ¨tH ù ¨uH ë HŒ; ¾ L‰ï1ÀèH•ýÿL‰ïèЕãÿH5ÁÞ L‰çI‰ÅH‰Âè«ãÿIƒm „° H=çé öCuH=€ è—•ãÿH5 L‰çI‰ÅH‰ÂèrãÿIƒm „g H=ñà öCuH=Û è^•ãÿH5« L‰çI‰ÅH‰Âè9ãÿIƒm „ H‹½XýÿÿL‰æè™ãÿIƒ,$„´ L‰÷HƒÃ舗ïÿH‹•`ýÿÿHƒ…xýÿÿH‹…xýÿÿH9‡‰ýÿÿH‹EÈdH+%( …) H‹…XýÿÿHĈ [A\A]A^A_]à D H Ka H_: L‰ï1À¾ è”ýÿéeþÿÿf D LÀýÿÿH a ¾ 1ÀH): L‰ïèì“ýÿé•ýÿÿ € L‰çHƒÃèäãÿL‰÷èÌ–ïÿH‹•`ýÿÿHƒ…xýÿÿH‹…xýÿÿH;‚Íüÿÿé?ÿÿÿ „ L‰Çè¨ãÿésýÿÿ L‰ïè˜ãÿéÕþÿÿ L‰ïèˆãÿéŒþÿÿ L‰ïèxãÿéCþÿÿ L‰ÇèhãÿéÔýÿÿH5Ü H=å è ™ãÿH5RÚ H=Ò è ™ãÿ蘔ãÿ „ ó úUH‰åAVI‰ÖAUI‰ý¿ ATS‰óHƒìdH‹%( H‰EØ1Àè\ãÿH…À„“ HcûI‰Äèãÿ1öL‰çH‰Âèë¦ãÿL‰÷èS“ãÿ¾ L‰çH‰ÂèÓ¦ãÿI‹½ L‰æèÄ“ãÿH‰ÇH…ÀtGHƒ(t&Iƒ,$t+H‹EØdH+%( u&HƒÄ1À[A\A]A^]Ãè{ŒãÿIƒ,$uÕL‰çèlŒãÿëËèÅ“ãÿè õÿÿè«ôÿÿff. „ ó úUH‰åAUI‰õATSH‰û¿ HƒìdH‹%( H‰EØ1À耬ãÿH…À„Ÿ I‹½à I‰Äè(Œãÿ1öL‰çH‰Âè ¦ãÿL‰ïèÉñÿH‰Çèk’ãÿ¾ L‰çH‰Âèë¥ãÿH‹»È L‰æèÜ’ãÿH‰ÇH…ÀtGHƒ(t&Iƒ,$t+H‹EØdH+%( u&HƒÄ1À[A\A]]à 蓋ãÿIƒ,$uÕL‰çè„‹ãÿëËèÝ’ãÿè¸ôÿÿèÃóÿÿ ó úUH‰åAWI‰÷AVI‰ÖAUI‰ÍATSH‰û¿ HƒìdH‹%( H‰EÈ1Àè–«ãÿH…À„µ L‰ÿI‰ÄèB‹ãÿ1öL‰çH‰Âè%¥ãÿI‹~(è,‹ãÿ¾ L‰çH‰Âè ¥ãÿI‹½¸ è‹ãÿ¾ L‰çH‰Âèð¤ãÿH‹»è L‰æèá‘ãÿH‰ÇH…ÀtLHƒ(t+Iƒ,$t0H‹EÈdH+%( u+HƒÄ1À[A\A]A^A_]à @ è“ŠãÿIƒ,$uÐL‰çè„ŠãÿëÆèÝ‘ãÿè¸óÿÿèÃòÿÿ ó úUH‰åAUI‰ý¿ ATSH‰óHƒìdH‹%( H‰EØ1Àè ªãÿH…À„¿ H‹»èX I‰ÄèHŠãÿ1öL‰çH‰Âè+¤ãÿHc{è2Šãÿ¾ L‰çH‰Âè¤ãÿH‹{(HóÕ H…ÿHDøèkãÿ¾ L‰çH‰Âèë£ãÿI‹½Ð L‰æèÜãÿH‰ÇH…ÀtGHƒ(t&Iƒ,$t+H‹EØdH+%( u&HƒÄ1À[A\A]]à 蓉ãÿIƒ,$uÕL‰ç脉ãÿëËèÝãÿè¸òÿÿèÃñÿÿ ó úUH‰åAWI‰ÏAVI‰ÖAUI‰ý¿ ATSH‰óHƒìdH‹%( H‰EÈ1Àè–©ãÿH…À„í H‹»¸ I‰Äè>‰ãÿ1öL‰çH‰Âè!£ãÿI‹¿èX è%‰ãÿ¾ L‰çH‰Âè£ãÿL‰÷è ‰ãÿ¾ L‰çH‰Âèí¢ãÿHc{èôˆãÿ¾ L‰çH‰ÂèÔ¢ãÿHc{ èÛˆãÿ¾ L‰çH‰Â転ãÿI‹½Ø L‰æè¬ãÿH‰ÇH…ÀtOHƒ(t.Iƒ,$t3H‹EÈdH+%( u.HƒÄ1À[A\A]A^A_]à € è[ˆãÿIƒ,$uÍL‰çèLˆãÿëÃè¥ãÿè€ñÿÿè‹ðÿÿff. „ ó úUH‰åAWE1ÿAVAUI‰ýATSH‰óHƒìdH‹%( H‰EÈH‹H…ÀtL‹xH‹CE1öH…Àt ·Xup H)ÐL‹0¿ è6¨ãÿI‰ÄH…À„Ê H‹{èá‡ãÿ1öL‰çH‰ÂèÄ¡ãÿL‰ÿè̇ãÿ¾ L‰çH‰Â謡ãÿL‰÷è´‡ãÿ¾ L‰çH‰Â蔡ãÿH‹{蛇ãÿ¾ L‰çH‰Âè{¡ãÿI‹½ L‰æèlŽãÿH‰ÇH…ÀtOHƒ(t.Iƒ,$t3H‹EÈdH+%( u.HƒÄ1À[A\A]A^A_]à € è‡ãÿIƒ,$uÍL‰çè ‡ãÿëÃèeŽãÿè@ðÿÿèKïÿÿff. „ ó úUH‰åAWAVL}I‰ÖAUI‰ýH¾è ATSH‰óL‰þHƒìHdH‹%( H‰EÈ1Àè `ðÿ¿ è§ãÿH…À„í H‹»¨ I‰Ä讆ãÿ1öL‰çH‰Âè‘ ãÿI‹¾èX 蕆ãÿ¾ L‰çH‰Âèu ãÿH‹» èÙŒãÿ¾ L‰çH‰ÂèY ãÿH‹» 轌ãÿ¾ L‰çH‰Âè= ãÿL‰ÿ襌ãÿ¾ L‰çH‰Âè% ãÿI‹½ð L‰æèãÿH‰ÇH…ÀtIHƒ(t(Iƒ,$t-H‹EÈdH+%( u(HƒÄH1À[A\A]A^A_]ÃèË…ãÿIƒ,$uÓL‰çè¼…ãÿëÉèãÿèðîÿÿèûíÿÿff. „ ó úUH‰åAVI‰ÖAUI‰ý¿ ATSH‰óHƒìdH‹%( H‰EØ1ÀèË¥ãÿH…À„ò H‹{(I‰Äèv…ãÿ1öL‰çH‰ÂèYŸãÿH‰ßèÁ€öÿH‰Ç蹋ãÿ¾ L‰çH‰Âè9ŸãÿI‹¾¸ è=…ãÿ¾ L‰çH‰Âè ŸãÿH‹{è$…ãÿ¾ L‰çH‰ÂèŸãÿ¶{ è …ãÿ¾ L‰çH‰ÂèëžãÿI‹½à L‰æèÜ‹ãÿH‰ÇH…ÀtOHƒ(t.Iƒ,$t3H‹EØdH+%( u.HƒÄ1À[A\A]A^]Ãf „ è‹„ãÿIƒ,$uÍL‰çè|„ãÿëÃèÕ‹ãÿè°íÿÿè»ìÿÿff. „ ó úUH‰åAWI‰÷AVI‰ÖAUI‰ý¿ ATSH‰óHƒìdH‹%( H‰EÈ1À·–qp I)Çè|¤ãÿH…À„ I‹?I‰Äè(„ãÿ1öL‰çH‰Âè žãÿI‹¾¨ è„ãÿ¾ L‰çH‰ÂèïãÿH‹{èöƒãÿ¾ L‰çH‰ÂèÖãÿH‹{ è݃ãÿ¾ L‰çH‰Âè½ãÿ¶{*@Àï@¶ÿ較ãÿ¾ L‰çH‰ÂèœãÿH{-èŠãÿ¾ L‰çH‰ÂèƒãÿI‹½ø L‰æètŠãÿH‰ÇH…ÀtOHƒ(t.Iƒ,$t3H‹EÈdH+%( u.HƒÄ1À[A\A]A^A_]à € è#ƒãÿIƒ,$uÍL‰çèƒãÿëÃèmŠãÿèHìÿÿèSëÿÿ ó úUH‰åAVAUI‰ý¿@ ATHƒìdH‹%( H‰EØ1Àè2£ãÿH‰EÐH…À„à H‹=&Qq L5Wÿ L‰öè?™ãÿI‰ÄH…À„ƒ H‰Çèë’ãÿ…ÀtwL‹uÐL‰ïè;¤ãÿ1öL‰÷H‰Â莜ãÿH}о è ›ãÿƒøÿ„š H‹uÐL‰çèk‰ãÿH‰ÇH…À„} Hƒ(tIH‹}ÐHƒ/tNH‹EØdH+%( uFHƒÄA\A]A^]à @ ‹5~=q L‰ñ¿ 1ÀHØÎ èTõÿëÃfèûãÿH‹}ÐHƒ/u²èìãÿë«èE‰ãÿH5‡Î H=‡þ è¢ãÿè ëÿÿH5³Î H=oþ èŠãÿf. „ ó úUH‰åAWAVM‰ÆAUM‰ÍATSH‰ËHƒìHH‹EL‹}H‰}°H‰u¸¿ H‰E ‹E H‰U¨‰EœdH‹%( H‰EÈ1À軡ãÿH‹u¸H…À„N H‰÷I‰Äècãÿ1öL‰çH‰ÂèF›ãÿH‹E¨H‹¸èX èFãÿ¾ L‰çH‰Âè&›ãÿH‹{è-ãÿ¾ L‰çH‰Âè ›ãÿHc{Xèãÿ¾ L‰çH‰ÂèôšãÿL‰÷èü€ãÿ¾ L‰çH‰ÂèÜšãÿL‰ïèä€ãÿ¾ L‰çH‰ÂèÄšãÿL‰ÿèÌ€ãÿ¾ L‰çH‰Â謚ãÿH‹} è³€ãÿ¾ L‰çH‰Âè“šãÿHc}œèš€ãÿ¾ L‰çH‰ÂèzšãÿH‹E°L‰æH‹¸( èg‡ãÿH‰ÇH…ÀtJHƒ(t)Iƒ,$t.H‹EÈdH+%( u)HƒÄH1À[A\A]A^A_]Ãfè€ãÿIƒ,$uÒL‰çè €ãÿëÈèe‡ãÿè@éÿÿèKèÿÿff. „ ó úUH5Í H‰åATHƒìH‹=<Nq dH‹%( H‰Eè1ÀèP–ãÿH…Àt+H‰ÇI‰Äè ãÿ…Àt L‰ç1ö貆ãÿH‰ÇH…À„‚ Hƒ/tpH=¹Lq 褬ðÿH‹=åMq H…ÿtHƒ/tBH‹=ÛMq H…ÿtHƒ/t è[‘ãÿH‹EèdH+%( u3L‹eø1ÀÉà @ è;ãÿëÙf „ è+ãÿë·f „ èãÿë‰èt†ãÿèOèÿÿff. „ @ UH‰åAWAVAUATI‰üSH‰óHƒìxH‹EH‰•xÿÿÿH‰EˆH‹EH‰E€dH‹%( H‰EÈH‹FH…À„ì I‰ÏH‹H M‰ÆM‰ÍH¹Ô H‰hÿÿÿè…ãÿH‹µxÿÿÿL‰çH‰ÂH‰…pÿÿÿèïãÿL‹…pÿÿÿH‹hÿÿÿIƒ(„O LEH¹è L‰ÆL‰…xÿÿÿè=XðÿH‹½xÿÿÿèÁ„ãÿL‰þL‰çH‰ÂH‰…xÿÿÿèœãÿL‹…xÿÿÿIƒ(„# H‹CH‹8è¿ŸãÿL‰öL‰çI‰ÇH‰ÂènãÿIƒ/„ H‹CH‹xè—ŸãÿL‰îL‰çI‰ÆH‰ÂèFãÿIƒ.„ô H‹{H…ÿtUHƒÇ-è:„ãÿH‹uˆL‰çI‰ÅH‰ÂèãÿIƒm tiH‹SH‹{(H‹BH;z sGH)Çè7ŸãÿH‹u€L‰çI‰ÅH‰Âèå~ãÿIƒm tFH‹EÈdH+%( … HƒÄx[A\A]A^A_]à @ H‹SHë° € L‰ïè0}ãÿëf D L‰ïè }ãÿë°f D L‰ÇH‰xÿÿÿè }ãÿH‹xÿÿÿé–þÿÿ D L‰Çèð|ãÿéÐþÿÿ L‰ÿèà|ãÿéçþÿÿ L‰÷èÐ|ãÿéÿþÿÿè&„ãÿf D ó úUH‰åAVI‰öH5åÉ AUATSH‰ûHƒìdH‹%( H‰EØ1Àƒ?H¾É H‹=èJq HEðè“ãÿH…À„Ü H‰ÇI‰Å賌ãÿ…À„É ¿ 豜ãÿI‰ÄH…À„ H‹{èìãÿ1öL‰çH‰Âè?–ãÿH‹{èÖãÿ¾ L‰çH‰Âè&–ãÿH‹{è½ãÿ¾ L‰çH‰Âè –ãÿIc~Xè|ãÿ¾ L‰çH‰Âèô•ãÿIc~èû{ãÿ¾ L‰çH‰ÂèÛ•ãÿIc~ èâ{ãÿ¾ L‰çH‰Âè•ãÿL‰ïL‰æè·‚ãÿH‰ÇH…ÀtjHƒ(tQIƒ,$t"H‹EØdH+%( uIHƒÄ[A\A]A^]Ãf D H‹EØdH+%( u'HƒÄL‰ç[A\A]A^]éM{ãÿ D èC{ãÿIƒ,$uªëÊè•‚ãÿèpäÿÿè{ãÿÿff. „ UH‰åAVAUI‰õATHƒìdH‹%( H‰EØ1Àƒÿtk¿ I‰ÖèN›ãÿI‰ÄH…À„2 H= Fq èVãÿ1öL‰çH‰ÂèÙ”ãÿL‰ïèAãÿ¾ L‰çH‰ÂèÁ”ãÿL‰÷è)ãÿ¾ L‰çH‰Âè©”ãÿH5êÇ ëN¿ èæšãÿI‰ÄH…À„Ê H=£Eq èî€ãÿ1öL‰çH‰Âèq”ãÿL‰ïèÙ€ãÿ¾ L‰çH‰ÂèY”ãÿH5„Ç H‹=£Hq èÆãÿI‰ÅH…Àt%H‰ÇèvŠãÿ…ÀtL‰ïL‰æè'ãÿH‰ÇH…ÀtwHƒ/tQIƒ,$t"H‹EØdH+%( uVHƒÄA\A]A^]à € H‹EØdH+%( u4HƒÄL‰çA\A]A^]é¾yãÿf D è³yãÿë¨H5RÆ H=òõ èm…ãÿèø€ãÿèÓâÿÿ UH‰åAWI‰÷AVI‰ÎAUL-ãÆ ATSH‰ÓHƒìdH‹%( H‰EÈ1ÀƒÿHÒÆ ¿ LDè訙ãÿH…À„ H‰ßI‰ÄèTú÷ÿH=]Dq H‰Ãè¥ãÿ1öL‰çH‰Âè(“ãÿL‰ÿèãÿ¾ L‰çH‰Âè“ãÿH‰ßèyãÿ¾ L‰çH‰Âèø’ãÿL‰÷è`ãÿ¾ L‰çH‰Âèà’ãÿH‹=1Gq L‰îèQãÿI‰ÅH…Àt%H‰Çè‰ãÿ…ÀtL‰ïL‰æè²ãÿH‰ÇH…ÀtyHƒ/tTIƒ,$t%H‹EÈdH+%( uXHƒÄ[A\A]A^A_]à € H‹EÈdH+%( u3HƒÄL‰ç[A\A]A^A_]éCxãÿ è;xãÿë¥H5ÛÄ H=‹ô èöƒãÿèãÿè\áÿÿff. „ UH‰åAWAVAUATSHƒìdH‹%( H‰EÈ1ÀH…ÿt[H‰ûL-ñò L5À, f. „ ƒ{w:‹CIcD… Lè>ÿà @ H‹KH‹5%Fq L‰ò¿ èþÿÿH‹H…ÛuÈ „ H‹EÈdH+%( …± HƒÄ[A\A]A^A_]Ãf D H‹{èOÿÿÿH‹{èFÿÿÿH‹H…Û…zÿÿÿë¸ „ H‹{è'ÿÿÿH‹5¨Eq 1Ò¿ èüÿÿL‹=•Eq L‹cf „ I‹L$I‹T$L‰þ¿ èiýÿÿM‹$$M…äuàH‹H…Û…ÿÿÿéOÿÿÿ € H‹{è¿þÿÿH‹S¿ H‹57Eq èšûÿÿL‹=+Eq L‹c € I‹L$I‹T$L‰þ¿ èýÿÿM‹$$M…äuàH‹H…Û…¬þÿÿéçþÿÿ € H‹=áDq è$zãÿH‹{èKvãÿH‹H‰ÉDq H…Û…xþÿÿé³þÿÿ H‹{ è'þÿÿH‹{(è þÿÿH‹H…Û…Rþÿÿéþÿÿ D H‹{èÿýÿÿH‹H…Û…3þÿÿénþÿÿf D H‹{èßýÿÿH‹{èÖýÿÿH‹{ èÍýÿÿH‹H…Û…þÿÿé<þÿÿè'}ãÿ € ó úUH‰åAVE1öAUI‰ýATSH‰óHƒìdH‹%( H‰EØH‹FH…ÀtL‹p(¿ èà•ãÿI‰ÄH…À„Ô H‹{Pè‹uãÿ1öL‰çH‰ÂènãÿH‹H‹¸¸ èouãÿ¾ L‰çH‰ÂèOãÿL‰÷èWuãÿ¾ L‰çH‰Âè7ãÿH‹CH‹xè:uãÿ¾ L‰çH‰ÂèãÿH‹{è!uãÿ¾ L‰çH‰ÂèãÿH‹{ èuãÿ¾ L‰çH‰ÂèèŽãÿH‹{(èïtãÿ¾ L‰çH‰ÂèÏŽãÿH‹{@èÖtãÿ¾ L‰çH‰Â趎ãÿH‹{Hè½tãÿ¾ L‰çH‰ÂèŽãÿH‹CH‹ H‹xètãÿ¾ L‰çH‰Âè}ŽãÿHc{`è„tãÿ¾ L‰çH‰ÂèdŽãÿH‹{Xèktãÿ¾ L‰çH‰ÂèKŽãÿH‹{0èRtãÿ¾ L‰çH‰Âè2ŽãÿH‹{8è9tãÿ¾ L‰çH‰ÂèŽãÿI‹½ L‰æè {ãÿH‰ÇH…ÀtMHƒ(t,Iƒ,$t1H‹EØdH+%( u,HƒÄ1À[A\A]A^]à € è»sãÿIƒ,$uÏL‰çè¬sãÿëÅè{ãÿèàÜÿÿèëÛÿÿff. „ ó úUH‰åAWAVAUATSH‰óHƒì(H‹=ÙAq L‹v(dH‹%( H‰EÈ1À¶FH5åÀ ƒàˆE¿è؉ãÿH…À„d H‰ÇI‰Å脃ãÿ…À„Q ‹C L{0…À„e ¿ ès“ãÿI‰ÄH…À„˜ ‹{诔ãÿ1öL‰çH‰Âèãÿ‹{ èš”ãÿ¾ L‰çH‰ÂèêŒãÿHc{èñrãÿ¾ L‰çH‰ÂèÑŒãÿHc{èØrãÿ¾ L‰çH‰Â踌ãÿHc{è¿rãÿ¾ L‰çH‰Â蟌ãÿH‹{ è6”ãÿ¾ L‰çH‰Â膌ãÿL‰÷è ”ãÿ¾ L‰çH‰ÂènŒãÿL‰ÿèÖxãÿ¾ L‰çH‰ÂèVŒãÿ¶}¿èí“ãÿ¾ L‰çH‰Âè=ŒãÿHc{pèDrãÿ¾ L‰çH‰Âè$ŒãÿHc{tè+rãÿ¾ L‰çH‰Âè ŒãÿL‰ïL‰æè yãÿH‰ÇH…ÀttHƒ(tbIƒ,$t3H‹EÈdH+%( uSHƒÄ([A\A]A^A_]à D L{(E1öéþÿÿ @ H‹EÈdH+%( u HƒÄ(L‰ç[A\A]A^A_]éƒqãÿ è{qãÿë—èÔxãÿè¯ÚÿÿèºÙÿÿf. „ ó úUH‰åAWAVI‰ÖAUI‰õATI‰üSHƒì(dH‹%( H‰EÈ1À€=Œ?q t:H‹EÈdH+%( …> HƒÄ(H‰ÑH‰òH‰þ[H=2>q A\A]A^A_]é´¬ðÿ @ ·GH‹=M?q H5 O ‰Âf% `fÁê ‰Ñƒáf= `ˆM¿”ÃèP‡ãÿI‰ÇH…À„t H‰Çèü€ãÿ…À„d Aƒ<$„y ÇE´ÿÿÿÿÇE¸ÿÿÿÿ¿ èáãÿI‰ÄH…À„¦ I‹}è ’ãÿ1öL‰çH‰ÂèoŠãÿIc}Xèvpãÿ¾ L‰çH‰ÂèVŠãÿIc}è]pãÿ¾ L‰çH‰Âè=ŠãÿIc} èDpãÿ¾ L‰çH‰Âè$ŠãÿHc}¸è+pãÿ¾ L‰çH‰Âè ŠãÿHc}´èpãÿ¾ L‰çH‰Âèò‰ãÿIc~èùoãÿ¾ L‰çH‰ÂèÙ‰ãÿ¶}¿è°‡ãÿ¾ L‰çH‰ÂèÀ‰ãÿ¶û蘇ãÿ¾ L‰çH‰Â訉ãÿIc½Œ è¬oãÿ¾ L‰çH‰Â茉ãÿIc½ èoãÿ¾ L‰çH‰Âèp‰ãÿL‰ÿL‰æèevãÿH‰ÇH…ÀtyHƒ(tgIƒ,$t8H‹EÈdH+%( uXHƒÄ([A\A]A^A_]ÃfA‹D$‰E¸A‹D$ ‰E´é€þÿÿ H‹EÈdH+%( u HƒÄ(L‰ç[A\A]A^A_]éãnãÿ èÛnãÿë’è4vãÿèØÿÿè×ÿÿf. „ ó úUH‰åAUI‰ý¿ ATSH‰óHƒìdH‹%( H‰EØ1ÀèðŽãÿH…À„ H‹{ I‰Äè›nãÿ1öL‰çH‰Âè~ˆãÿH‹CH‹¸à è~nãÿ¾ L‰çH‰Âè^ˆãÿH‹CH‹@H‹@HH‹¸èX èVnãÿ¾ L‰çH‰Âè6ˆãÿH‹CH‹ H‹¸¸ è3nãÿ¾ L‰çH‰ÂèˆãÿH‹{(ènãÿ¾ L‰çH‰Âèú‡ãÿH‹{0ènãÿ¾ L‰çH‰Âèá‡ãÿH‹{8èèmãÿ¾ L‰çH‰ÂèȇãÿH‹{@èÏmãÿ¾ L‰çH‰Â诇ãÿH‹CH‹8è³mãÿ¾ L‰çH‰Â蓇ãÿH‹CH‹xè–mãÿ¾ L‰çH‰Âèv‡ãÿH‹CHcxXèymãÿ¾ L‰çH‰ÂèY‡ãÿH‹{Hè`mãÿ¾ L‰çH‰Âè@‡ãÿH‹{PèGmãÿ¾ L‰çH‰Âè'‡ãÿH‹{Xè.mãÿ¾ L‰çH‰Âè‡ãÿH‹CH‹xèmãÿ¾ L‰çH‰Âèñ†ãÿH‹CH‹x0èôlãÿ¾ L‰çH‰ÂèÔ†ãÿH‹CH‹x8è×lãÿ¾ L‰çH‰Âè·†ãÿH‹CH‹x@èºlãÿ¾ L‰çH‰Â蚆ãÿH‹CH‹x`èlãÿ¾ L‰çH‰Âè}†ãÿH‹C‹¸ˆ çÿ èxlãÿ¾ L‰çH‰ÂèX†ãÿH‹C‹¸ˆ Áï ƒçèSlãÿ¾ L‰çH‰Âè3†ãÿH‹{`è:lãÿ¾ L‰çH‰Âè†ãÿH‹CH‹xHè lãÿ¾ L‰çH‰Âèý…ãÿH‹CH‹xPè lãÿ¾ L‰çH‰Âèà…ãÿH‹CHc¸ˆ èàkãÿ¾ L‰çH‰ÂèÀ…ãÿI‹½ L‰æè±rãÿH‰ÇH…À„! Hƒ(„û Iƒ,$„à H‹Cx €t#H‹EØdH+%( …ñ HƒÄ1À[A\A]]à Iƒ½ tÓ¿ 蜋ãÿI‰ÄH…À„· H‹{ èGkãÿ1öL‰çH‰Âè*…ãÿH‹CH‹xè-kãÿ¾ L‰çH‰Âè …ãÿH‹C‹p\H‹¸° èêŽãÿ¾ L‰çH‰Âèê„ãÿI‹½ L‰æèÛqãÿH‰ÇH…ÀtOHƒ(t=Iƒ,$…?ÿÿÿL‰çèªjãÿé2ÿÿÿ D L‰çè˜jãÿéÿÿÿ è‹jãÿéûþÿÿf D è{jãÿë¼èÄÒÿÿè¯ÓÿÿèÊqãÿf. „ UH‰åAWAVI‰öAUI‰ÕATI‰ü1ÿSHƒìhdH‹%( H‰EÈ1Àè ‰ãÿH…À„µ €=žWp I‰Ç„· Iƒ¼$¸ „¨ èÃÚôÿHƒìI‹} L‰áH‰Ã‹ÿ8o L‰òE1ÉE1ÀH‰ÞPèíxõÿZY…À…3 H…ÛtH‹CHÇC H‰C H…Û„U H‹CH9„H L‹k M…í„; èÖzãÿI‰ÄH…À„ I‹} è1vãÿH5 L‰çI‰ÆH‰ÂèÜjãÿIƒ.„* Iƒ} „_ è’zãÿI‰ÆH…À„Á I‹EH‹xèéuãÿH5 g L‰÷H‰ÂH‰…xÿÿÿèjãÿL‹…xÿÿÿIƒ(„ I‹EH‹x è²uãÿH59 L‰÷H‰ÂH‰…xÿÿÿèYjãÿL‹…xÿÿÿIƒ(„Ø I‹E¶x*@Àï@¶ÿèãhãÿH5]¶ L‰÷H‰ÂH‰…xÿÿÿèjãÿL‹…xÿÿÿIƒ(„‰ I‹}·w(HƒÇ-èØqãÿH5j( L‰÷H‰ÂH‰…xÿÿÿèßiãÿL‹…xÿÿÿIƒ(„> L‰òH5 L‰çè¼iãÿIƒ.„Z M‹uM…ö…b I‹} H…ÿ„‹ €?:„ èšnãÿH5ĵ L‰çI‰ÆH‰ÂèuiãÿIƒ.„K I‹EH…ÀtRH‹@ H=î: H…Àt €=QUp „ª H‹¸ H…ÿ„š è=nãÿH5^ñ L‰çI‰ÅH‰ÂèiãÿIƒm „… H‹C L‰æL‰ÿH‹@PHƒCH‰C èáqãÿIƒ,$…¸ýÿÿL‰çèngãÿH…Û…°ýÿÿ D H‹EÈdH+%( …î HeØL‰ø[A\A]A^A_]à L‰÷è0gãÿéÉýÿÿ H¸Ô éZÿÿÿ @ L‰ïègãÿénÿÿÿ €0…ßþÿÿ€ „üþÿÿéÐþÿÿ € L‰÷èàfãÿM‹uM…ö„žþÿÿH}€H‰½xÿÿÿèSoïÿA€~4 I‹E H‹½xÿÿÿ„Ý H‰E¨A‹V(ë ‰ÐðA±N(9Ât ‰ÂBÿJƒøývçI‹MH‹E¨L‰uH‹QI‰ÀI)ÐH;A ƒ‡ L‰…xÿÿÿèKoïÿH‹½xÿÿÿèÿrãÿH5ñ³ L‰çI‰ÆH‰ÂèªgãÿIƒ.ttI‹} H…ÿ…ÿýÿÿé*þÿÿfL‰Çèfãÿéµýÿÿ L‰Çèfãÿéjýÿÿ L‰Çèøeãÿéýÿÿ L‰ÇèèeãÿéÔüÿÿ IH)ÐI‰ÀékÿÿÿfIFI+éÿÿÿ @ L‰÷è¸eãÿéÿÿÿ L‰÷è¨eãÿé«ýÿÿ ‹5þ q Hƒ’ 1ÿ1ÀèÚéôÿé%þÿÿH5þø H=§á èBqãÿH5t² H=”á è/qãÿèºlãÿf. „ ó úUH‰åAWAVAUATSHì Hƒ $ HƒìHfo7+ dH‹%( H‰EÈ1ÀH‹Ñ(q ‰óI‰þ¾xt Æ…²ïÿÿ I‰ÕH‰H8CHcøf‰µ°ïÿÿHÁ牅œïÿÿ)… ïÿÿè¶~ãÿH…À„‡ 1öL‰÷I‰ÄA¿ 躄ãÿI‰$…Û~fK‹|ýø1ö褄ãÿK‰üIƒÇD9û}çH5àè H½ ïÿÿè$„ãÿèowãÿ‹½œïÿÿL‰æè±fãÿL‰÷H5H+ 袂ãÿH‰ÇH…À„Ú 1É1ÒL‰öè*qãÿA‰Å…À…w H=² è„ãÿH‰œ2q H‰ÇH…À„Ï Hƒ èçfãÿH‰x2q H…À„ Hƒ H=à± è׃ãÿH‰ÇH…À„K è¶fãÿH…À„= H‹=–'q 1Ò1öH‰…ïÿÿè†tãÿL‹…ïÿÿH…ÀI‰Å„ H5£± H‰ÂL‰ÇèeãÿH5‘± …À„ I‹M H‹=ï1q HQÿI‰U H…Ò„ü H…ÿt Hƒ/„Ç H‹=Ð1q H…ÿt Hƒ/„‘ L‰ñ¾ 1ÀA½ÿÿÿÿH‹=*ép Hûö è~iãÿè)uãÿ‹…œïÿÿ…À~ M‰æI\Ü € I‹>IƒÆè´fãÿI9ÞuïL‰çè·fãÿH‹EÈdH+%( …§ HÄH D‰è[A\A]A^A_]à € H‹=±èp L‰ñ¾ 1ÀHXö èûhãÿéxÿÿÿf D è›bãÿé/ÿÿÿf D H‹=ñ0q L‰êèñcãÿIƒm uL‰ï‰…ïÿÿèlbãÿ‹…ïÿÿH‹=Ç0q …À…áþÿÿH5[° èÛxãÿI‰ÅH…Àt,H‰Çè‹rãÿ…Àt L‰ï1öè=iãÿH‰ÇH…À„ Hƒ/„7 L5@/q 1À¹' L‰÷óH«L‰÷軎ðÿA‰Å…À…\ H‹=Q0q H5° èmxãÿH‰ÇH…À„Á è,xãÿƒøÿ„B …À„« H‹= 0q H5ô¯ HÇ2/q è-xãÿH‰ÇH…Àtèðwãÿƒøÿ„ …À…© H‹=à/q H5ͯ HÇþ.q èñwãÿH‰ÇH…ÀtIè´wãÿƒøÿ„Ê …Àt7H‹Ð.q H…À„ H‹ H‰Å.q H…ÀuH59õ H=jÜ èålãÿ D H‹=q/q ¹ H5s¯ ÆV/q f‰ aNp èzwãÿH…À„± H‰ÇH‰…ïÿÿè"qãÿH‹•ïÿÿ…À„“ HlÔÿÿH‰.q H‰Þ-q H‹=/q H5"¯ è+wãÿH…À„r H‰ÇH‰…ïÿÿèÓpãÿH‹•ïÿÿ…À„T HýÕÿÿH‰f.q H‰—-q H‹=À.q H5ñ® èÜvãÿH…À„3 H‰ÇH‰…ïÿÿè„pãÿH‹•ïÿÿ…À„ H®ÖÿÿH‰ .q H‰P-q H‹=q.q H5’® èvãÿH…À„ô H‰ÇH‰…ïÿÿè5pãÿH‹•ïÿÿ…À„Ö H/ÚÿÿH‰Ø-q H‰ -q H‹=".q H5N® è>vãÿH…À„µ H‰ÇH‰…ïÿÿèæoãÿH‹•ïÿÿ…À„— HÔÿÿH‰‘-q H‰Â,q H‹=Ó-q H5® èïuãÿH…À„æ H‰ÇH‰…ïÿÿè—oãÿH‹•ïÿÿ…À„È HAØÿÿH‰J-q H‰{,q H‹=„-q H5Ì è uãÿH…À„§ H‰ÇH‰…ïÿÿèHoãÿH‹•ïÿÿ…À„‰ H‚ÚÿÿH‰-q H‰4,q H‹=5-q H5Š èQuãÿH…À„h H‰ÇH‰…ïÿÿèùnãÿH‹•ïÿÿ…À„J HcÑÿÿH‰¼,q H‰í+q H‹=æ,q H5M èuãÿH…À„) H‰ÇH‰…ïÿÿèªnãÿH‹•ïÿÿ…À„ H„ïÿÿH‰u,q H‰¦+q H‹=—,q H5 è³tãÿH…À„Š H‰ÇH‰…ïÿÿè[nãÿH‹•ïÿÿ…À„l HÅÕÿÿH‰.,q H‰_+q H‹=H,q H5̬ èdtãÿH…À„K H‰ÇH‰…ïÿÿè nãÿH‹•ïÿÿ…À„- HæçÿÿH‰ç+q H‰+q H‹=ù+q H5¬ ètãÿH…À„Ü H‰ÇH‰…ïÿÿè½mãÿH‹•ïÿÿ…À„¾ H§ÛÿÿH‰¨+q H‰Ñ*q H‹=ª+q H5U¬ èÆsãÿH…Àt{H‰ÇH‰…ïÿÿèrmãÿH‹•ïÿÿ…ÀtaH‰`+q €=i+q t L‰÷èߎðÿ…ÀuI‹•œïÿÿ…ÒŽîùÿÿM‰æI\Ü D I‹>IƒÆè„`ãÿL9óuïéËùÿÿf. „ è»\ãÿéeùÿÿ1Òë›A‰Åé|ùÿÿè•ŸúÿélûÿÿHÇí*q éGÿÿÿHÇÅ*q é™þÿÿHǽ*q éØþÿÿHÇ…*q é=ýÿÿHÇ}*q é|ýÿÿHÇu*q é»ýÿÿHÇm*q éúýÿÿHÇ *q érûÿÿHÇ*q é±ûÿÿHÇ *q éðûÿÿHÇ*q é/üÿÿHÇý)q énüÿÿèÛ[ãÿé¿ùÿÿL‰öH=ÌÃÿÿè½úÿH‰P)q H…À…8úÿÿH5 ï H=ùÖ ètgãÿ @ H‹=*q é øÿÿH5¤© H=ÖÖ èQgãÿè¼ÄÿÿM‰ðº ¾ 1ÀLÀïÿÿH © L‰ïèW~ãÿL‰ïAƒÍÿè cãÿéøÿÿAƒÍÿéFøÿÿè˜bãÿ „ UH‰åAWAVAUI‰ýATSHìX H‰µ þÿÿH‰•˜þÿÿH‰þÿÿL‰…ÀþÿÿdH‹%( H‰EÈ1Àè)lãÿH‰…¸þÿÿH…À„3 èlãÿI‰ÇH…À„" H‹½ þÿÿèŒXñÿH‰Çè4aãÿH‹½¸þÿÿH5¿; I‰ÆH‰Âè \ãÿIƒ.„‘ H‹… þÿÿ¾ˆ Hxè|~ãÿH‹½¸þÿÿH5ga I‰ÆH‰ÂèÓ[ãÿIƒ.„I A‹}èpZãÿH5Ü L‰ÿI‰ÆH‰Âè«[ãÿIƒ.„ A‹} èHZãÿH5m L‰ÿI‰ÆH‰Âèƒ[ãÿIƒ.„Ù A‹}Xè ZãÿH5‡ L‰ÿI‰ÆH‰Âè[[ãÿIƒ.„¡ I‹} èˆfãÿH5a} L‰ÿI‰ÆH‰Âè3[ãÿIƒ.„i I‹}è`fãÿH5ÿ× L‰ÿI‰ÆH‰Âè [ãÿIƒ.„1 I‹}0è8fãÿH5q L‰ÿI‰ÆH‰ÂèãZãÿIƒ.„y I‹}hèfãÿH5å7 L‰ÿI‰ÆH‰Âè»ZãÿIƒ.„A I‹}èèeãÿH57^ L‰ÿI‰ÆH‰Âè“ZãÿIƒ.„ H‹… þÿÿH‹X0öÃ…} öÃ…´ öÃ…Ó ¿ èÙwãÿI‰ÄH…À„ I½8 H‰ÞèNÁÿÿI‹T$H‰L‰âH5 ¨ L‰ÿè$ZãÿIƒ,$„Ù I‹}8èPeãÿH5»i L‰ÿI‰ÆH‰ÂèûYãÿIƒ.„¡ I‹}@è(eãÿH5-j L‰ÿI‰ÆH‰ÂèÓYãÿIƒ.„é LµÐþÿÿ1À¹ M‹E`L‰÷óH«L‰ÇL‰…PÿÿÿèâdãÿH5§ L‰ÿH‰ÃH‰ÂèYãÿHƒ+„“ H…`ÿÿÿL‰ò¾d H‰ÃH‰ÇH‰…ˆþÿÿèVýÿH‰ßèj^ãÿH5A§ L‰ÿH‰ÃH‰ÂèEYãÿHƒ+„; H‹½¸þÿÿL‰úH5‡ è%YãÿIƒ/„ A‹u\I‹½° è›{ãÿH‹½¸þÿÿH5ú¦ H‰ÃH‰ÂèòXãÿHƒ+„È H‹…˜þÿÿH‹8èÙ]öÿH‰Çèá]ãÿH‹½¸þÿÿH5ð H‰ÃH‰Âè¸XãÿHƒ+„~ H'§ L‹¥¸þÿÿH‹µ˜þÿÿH ü¦ PHzO L ɦ PLÒ¦ H¬à L‰çèü×ÿÿH‹ÀþÿÿH5yl L‰çH‰ÚèSXãÿH‹H‰…ÈþÿÿHƒèH‰Y^H…À„' H‹…˜þÿÿA€½ž L‹ I‹…À H‰…°þÿÿHXtHX1ÿè†uãÿH‰…¨þÿÿH…À„ó H‹…°þÿÿH…À„ Hƒ8 „ HÇ…Èþÿÿ L‰½€þÿÿM‰ç € è‹gãÿI‰ÄH…À„† H‹;èçbãÿH54g L‰çH‰ÂH‰…ÀþÿÿèŽWãÿL‹…ÀþÿÿIƒ(„- H‹{è´bãÿH5g L‰çH‰ÂH‰…Àþÿÿè[WãÿL‹…ÀþÿÿIƒ(„ ¶{ƒçè¾mãÿH5<¥ L‰çH‰ÂH‰…Àþÿÿè%WãÿL‹…ÀþÿÿIƒ(„´ ¶{@Ðïƒçè…mãÿH5=h L‰çH‰ÂH‰…ÀþÿÿèìVãÿL‹…ÀþÿÿIƒ(„k ¶{@ÀïƒçèKmãÿH5Jf L‰çH‰ÂH‰…Àþÿÿè²VãÿL‹…ÀþÿÿIƒ(„! ¶{@ÀïƒçèmãÿH5îf L‰çH‰ÂH‰…ÀþÿÿèxVãÿL‹…ÀþÿÿIƒ(„× ‹{Áï·ÿè™aãÿH5dÛ L‰çH‰ÂH‰…Àþÿÿè@VãÿL‹…ÀþÿÿIƒ(„ L‰÷èG]ïÿH‹L‰ÿL‰ñA¶µ– èÆðÿH‹…àþÿÿH=' H…Àt.H‹@ H…Àt%€=÷Ap „È H‹¸ H…ÿ„¸ „ èÛZãÿH5Ñ£ L‰çH‰ÂH‰…Àþÿÿè²UãÿL‹…ÀþÿÿIƒ(„ñ H‹SA¶µ– L‰ÿL‰ñèŠÅðÿH‹…àþÿÿH=' H…Àt'H‹@ H…Àt €=pAp „1 H‹¸ H…ÿ„! è[ZãÿH5^£ L‰çH‰ÂH‰…Àþÿÿè2UãÿL‹…ÀþÿÿIƒ(„a L‰÷è™\ïÿH‹½¨þÿÿL‰æèú]ãÿIƒ,$„ H‹°þÿÿHƒ…ÈþÿÿHƒÃH‹…ÈþÿÿH;‚ ýÿÿL‹½€þÿÿH‹¨þÿÿH‹½¸þÿÿH5“1 H‰Úè¸TãÿH‹H‰…ÈþÿÿHƒèH‰„A H‹…˜þÿÿL‰ïH‹0èÁÿÿH‹½¸þÿÿH5\1 I‰ÄH‰ÂèvTãÿIƒ,$„‹ A‹½Œ …ÿ… A¶½– èÿRãÿH5m¢ L‰ÿI‰ÄH‰Âè:TãÿIƒ,$„ß Hƒ½þÿÿ tg¿ è›jãÿH5A¢ L‰ÿI‰ÄH‰ÂèTãÿIƒ,$„+ Ho¢ H‹µþÿÿHX¢ L‰ÿPHb¢ L ¢ PL ¢ H *¢ èPÓÿÿXZA‹…ˆ …À…‡ I‹}HH…ÿt Iƒ}P …ó H‹ þÿÿH‰ßèl¤ñÿH‰Çè¡ðÿH‹{pI‰Äè¡òÿkØ HcûèÝkãÿI‰ÆH…À„q H‹… þÿÿA‰ØL‰ñL‰âI½ð H‹ppèA»ÿÿL‰÷èIXãÿH‹½¸þÿÿH5ò/ I‰ÇH‰Âè SãÿIƒ/„Þ H‹… þÿÿL‰âA‰ØL‰ñI½Ð H‹p`èöºÿÿL‰÷èþWãÿH‹½¸þÿÿH5/ I‰ÄH‰ÂèÕRãÿIƒ,$„‚ L‰÷èUãÿH‹EÈdH+%( …Ò H‹…¸þÿÿHeØ[A\A]A^A_]Ãf „ I‹½8 èpãÿI‰ÄH…À„¸ A‹½8 I‹•@ …ÿŽ,øÿÿH‰ØL‰½°þÿÿI‰×ƒàHƒøHÀE1öHƒàøHƒÀH‰…Èþÿÿf „ L‰ÿH‰Þè5¹ÿÿI‹T$L½ÈþÿÿJ‰òIƒÆE9µ8 ØL‹½°þÿÿéÆ÷ÿÿ @ L‰çHƒÃè|PãÿH‹°þÿÿHƒ…ÈþÿÿH‹…ÈþÿÿH9‡ úÿÿéìüÿÿ „ L‰ÇèHPãÿé’üÿÿ L‰Çè8Pãÿéüÿÿ L‰Çè(Pãÿédûÿÿ L‰ÇèPãÿé ûÿÿ L‰ÇèPãÿéÒúÿÿ L‰ÇèøOãÿéˆúÿÿ L‰ÇèèOãÿé?úÿÿ L‰ÇèØOãÿéÆùÿÿ L‰ÇèÈOãÿééùÿÿ H¸Ô éÔûÿÿ @ H¸Ô éDûÿÿ @ H‹½Àþÿÿè”OãÿéÈøÿÿ € I‹½( è,\ãÿH5ªž L‰ÿI‰ÆH‰Âè×PãÿIƒ.…XöÿÿL‰÷èUOãÿöÄPöÿÿ @ I‹½0 èì[ãÿH5wž L‰ÿI‰ÆH‰Âè—PãÿIƒ.…!öÿÿL‰÷èOãÿéöÿÿL‰÷èOãÿéêõÿÿ L‰÷èøNãÿé²õÿÿ L‰÷èèNãÿézõÿÿ L‰÷èØNãÿéRöÿÿ L‰çèÈNãÿéöÿÿ H‰ßè¸Nãÿéu÷ÿÿ H‰ßè¨Nãÿé+÷ÿÿ L‰ÿè˜Nãÿéèöÿÿ H‰ßèˆNãÿé¸öÿÿ H‰ßèxNãÿé`öÿÿ L‰÷èhNãÿé öÿÿ L‰÷èXNãÿéÂôÿÿ L‰÷èHNãÿéŠôÿÿ L‰÷è8NãÿéRôÿÿ L‰÷è(Nãÿéôÿÿ L‰÷èNãÿéâóÿÿ L‰÷èNãÿéªóÿÿ L‰÷èøMãÿébóÿÿ H‹½¨þÿÿèäMãÿé®úÿÿ € L‰çèÐMãÿéqüÿÿ L‰ÿèÀMãÿéüÿÿ H‹µˆþÿÿHÏœ ¹b D ¨„˜ HƒÂˆH~Ñè¶ H‰þ„ÉuâÆ H‹½ˆþÿÿèóSãÿH5 G L‰ÿI‰ÄH‰ÂèÎNãÿIƒ,$„ƒ H‹ˆþÿÿA‹½ˆ º@ H‰ÞèhcæÿH‰ßè°SãÿH5, L‰ÿI‰ÄH‰Âè‹NãÿIƒ,$…ÑúÿÿL‰çèMãÿéÄúÿÿ ¶JHƒÂÑè„É…Nÿÿÿégÿÿÿf „ L‰çèØLãÿéúÿÿ èëLãÿH5+ L‰ÿI‰ÄH‰Âè&NãÿIƒ,$„Ë A‹½ è¿LãÿH5a+ L‰ÿI‰ÄH‰ÂèúMãÿIƒ,$…“ùÿÿL‰çèwLãÿé†ùÿÿfL‰çèhLãÿéhùÿÿ L‰çèXLãÿéÈùÿÿ H5R™ H=2È è Xãÿ D èãXãÿH5:œ L‰ÿI‰ÄH‰ÂèŽMãÿIƒ,$tTI‹}Pè¾XãÿH5 œ L‰ÿI‰ÄH‰ÂèiMãÿIƒ,$…ÃùÿÿL‰çèæKãÿé¶ùÿÿL‰çèØKãÿé(ÿÿÿ L‰çèÈKãÿépþÿÿL‰çè»Kãÿë¢H52ß H=[Ç èvWãÿH5 ß H=¨Ç ècWãÿH5•˜ H=5Ç èPWãÿH5±ß H=‚Ç è=WãÿèÈRãÿ „ UH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ HƒìxL‹oL‹¾0 H‰½€ßÿÿHÀßÿÿH‰`ßÿÿH‰µˆßÿÿH‰•xßÿÿdH‹%( H‰EÈ1À‹GX‰…pßÿÿH‹‡° H‹:H‰…¨ßÿÿèKQöÿ¹ H‰ßH‰…hßÿÿ1ÀóH«M…ÿ„° H‹•¨ßÿÿL5ÀG L‰ÿL%Öq L‰öè^Ç÷ÿM‹OM‹GHL‰çH‰…˜ßÿÿH ¤š º 1À¾ ètmãÿIcW¸ H‰ÑHÁêHÓàH ÓH‹H‰ÆH ÖH‰1H…Є@ H‹=©q L‰æèÉ`ãÿH‰… ßÿÿH…À„I H‰ÇèqZãÿ…À„9 1Û¿@ èmjãÿH‰…¸ßÿÿH…À„H H‹=¶ q 1Ò1öèZãÿL‰çH‰…ßÿÿè^PãÿH‹½¸ßÿÿ1öH‰ÂèÝcãÿH‹•ßÿÿ¾ H‹½¸ßÿÿèÅcãÿH‹•xßÿÿH‹½€ßÿÿH‹µˆßÿÿè;ßÿÿL‰êH¹SZ› /¸D Hc½pßÿÿHÁê Hƒ Lc¥˜ßÿÿH‰…ßÿÿH‰ÐH÷áHÁê Hi ʚ;I)ÅH…Û„t H‰•pßÿÿèhIãÿH5“™ H‰ßH‰ÂH‰…˜ßÿÿèŸJãÿL‹˜ßÿÿL‹…pßÿÿIƒ)„1 L‰Çè/IãÿH5e™ H‰ßH‰ÂH‰…˜ßÿÿèfJãÿL‹…˜ßÿÿIƒ(„ò L‰ïèýHãÿH5<™ H‰ßI‰ÅH‰Âè8JãÿIƒm „ L‰çèÕHãÿL‰öH‰ßI‰ÄH‰ÂèJãÿIƒ,$„ì H‹½hßÿÿè OãÿH5ö˜ H‰ßI‰ÄH‰ÂèèIãÿIƒ,$„³ L‹µßÿÿH5Û˜ H‰ßL‰òèÄIãÿI‹H‰…˜ßÿÿHƒèI‰„r M‹o(A¼ M…í„÷ L‰½˜ßÿÿL‹µ¨ßÿÿë|f. „ öÁ…— ƒáM<t ‰ÖL‰ÿ‰•¨ßÿÿèyòÿ‹•¨ßÿÿ…À…˜ L‰ÿ‰ÖèfãÿIƒe8÷I‰ÇH…Ûtrf „ I‹uL‰úH‰ßè!IãÿIƒ/„' M‹m M…íttI‹M8A‹U,A‹E(öÁ…yÿÿÿH‹½˜ßÿÿH˜I4è—Ä÷ÿH‰ÇAöE8u H…ÀˆÔ èGãÿI‰ÇH…Ûu—H‹½¸ßÿÿAD$D‰æL‰ú‰…¨ßÿÿèJaãÿM‹m D‹¥¨ßÿÿM…íuŒD‰æH…Û…î D‰¥¨ßÿÿEt$I‰õL‹½ ßÿÿH5Ž— L‰ÿèYeãÿI‰ÄèQjãÿH…ÀtèWWãÿH5w— L‰ÿè8eãÿI‰Äè@WãÿE1ÿM…ätBL‰çH5^— èeãÿH‰ÇH…Àt H‰…˜ßÿÿè_ãÿH‹½˜ßÿÿA‰ÇHƒ/„þ Iƒ,$„F E9÷„ô H‹ßÿÿH‹H‰…¨ßÿÿHƒèH‰„_ H½¸ßÿÿL‰îè€_ãÿƒøÿ„ H‹½ ßÿÿH‹µ¸ßÿÿèDMãÿH‰ÇH…À„[ Hƒ(„. H‹½¸ßÿÿHƒ/uè FãÿH‹EÈdH+%( …æ HÄx [A\A]A^A_]à € H‹=Aq H5ø• è]\ãÿH‰… ßÿÿH…ÀtµH‰Çè Vãÿ…Àt©èðVãÿH‰ÃH…À…ûÿÿH5Ó• H= èaQãÿè;RãÿI‰Çéµýÿÿ L‰ÿèxEãÿéÌýÿÿ I4H‹% q H‹8èÝIãÿI‹M8‰Â·ÀÁêéEýÿÿ @ L‰ÿèÀKãÿI‰Çéjýÿÿ „ El$Et$D‰¨ßÿÿH‹½¸ßÿÿH‰Úè _ãÿéüýÿÿ I‹8èïÌÿÿé²úÿÿf. „ èëDãÿéÈþÿÿf D H‰•˜ßÿÿèôDãÿH‹½¸ßÿÿ¾ H‰ÂèÐ^ãÿH‹½˜ßÿÿèÔDãÿH‹½¸ßÿÿ¾ H‰Âè°^ãÿL‰ïè¸DãÿH‹½¸ßÿÿ¾ H‰Âè”^ãÿL‰çA¼ è–DãÿH‹½¸ßÿÿ¾ H‰Âèr^ãÿH‹½hßÿÿèÖJãÿH‹½¸ßÿÿ¾ H‰ÂèR^ãÿH‹•ßÿÿ¾ H‹½¸ßÿÿè:^ãÿM‹o(M…í…óûÿÿÇ…¨ßÿÿ A½ A¾ éóüÿÿfH‰ÏèøCãÿé”ýÿÿL‰ÇèëCãÿéûÿÿL‰ÏL‰…˜ßÿÿè×CãÿL‹…˜ßÿÿé´úÿÿH‹½ßÿÿè¿Cãÿé}ûÿÿL‰çè²Cãÿé@ûÿÿL‰çè¥CãÿéûÿÿL‰ïè˜CãÿéÖúÿÿèŽCãÿéøüÿÿL‹…ßÿÿH‹`ßÿÿH‹•xßÿÿH‹µˆßÿÿH‹½€ßÿÿè1èÿÿH‹½¸ßÿÿL‰îH‰Âè_]ãÿ‹…¨ßÿÿDhéáüÿÿL‰çè8CãÿéüÿÿÇ…¨ßÿÿ A½ A¾ ¾ éôýÿÿènJãÿ¾ H‹…ˆßÿÿL%+q LL× L‰ç¹ º L‹H1Àè fãÿL‰æH=B¿ èNãÿè¬ÿÿH5® H=*¿ è…NãÿH5W H=¿ èrNãÿfó úUM‰ÁH‰åAWM‰ÇI‰ÈAVI‰ÎH‰ÑAUI‰õATI‰ÔH‰òH‰þSH‰ûHƒìH‹=&q dH‹%( H‰EÈ1ÀèR¶÷ÿAƒ|$„F €=Ÿq t=H‹EÈdH+%( …q HƒÄM‰ùM‰ðL‰áL‰êH‰ÞH=@q [A\A]A^A_]é±vðÿH‹=aq H¸process_H5Ø q ÇÖ q evenH‰Ç q ¸t f‰Ç q èVXãÿH‰ÃH…À„– H‰ÇèRãÿ…À„† ¿@ è bãÿH‰EÀH…À„÷ L‰òL‰æL‰ïè%×ÿÿL‰ùL‰òL‰æI‰ÀL‰ïèAæÿÿH‹}À1öH‰Âès[ãÿH}À¾ è…Zãÿƒøÿ„˜ H‹uÀH‰ßèPHãÿH‰ÇH…À„“ Hƒ(tnH‹}ÀHƒ/tTH‹EÈdH+%( u\HƒÄ[A\A]A^A_]Ãf D H‹EÈdH+%( u8HƒÄL‰ùL‰òL‰æ[L‰ïA\A]A^A_]érõÿÿfèË@ãÿë¥f „ è»@ãÿë‹èHãÿH5š H=¼ èqLãÿèÜ©ÿÿH5> H=þ» èYLãÿf „ ó úUH‰åAWAVAUATSLœ$ ÀÿÿHì Hƒ $ L9ÜuïHì8 ¹ dH‹%( H‰EÈ1ÀLÀ¾ÿÿI‰ø‰óL‰ï1öóH«L‰Çèïcãÿ…Àˆß Hµ0¿ÿÿ‰ÇA‰ÄèFRãÿ…Àˆ¾ H‹µ`¿ÿÿE1ÉE‰à1ÿ¹ º è SãÿI‰ÆHƒøÿ„“ ¹p Hs ¾ L‰ïèšEãÿA‰Ç…ÀucH‹…`¿ÿÿL‰µÀ¾ÿÿ‰…ȾÿÿH…À¿ÿÿH‰…¸¾ÿÿH‹…¸¾ÿÿ1öL‰ïÇ…à¾ÿÿ @ H‰…ؾÿÿèOãÿƒøþ|bƒø…› L‰ïè)aãÿf „ H‹µ`¿ÿÿL‰÷èñNãÿD‰çè˜DãÿA¿ÿÿÿÿH‹EÈdH+%( uXHÄ8A D‰ø[A\A]A^A_]Ãf D ƒøü}¢H‹µ¸¾ÿÿº @ ‰ß+•à¾ÿÿHcÒH‰•°¾ÿÿè²o H‹•°¾ÿÿH9„?ÿÿÿéjÿÿÿè&FãÿH‹µ¸¾ÿÿº @ ‰ß+•à¾ÿÿHcÒ‰…°¾ÿÿH‰•¨¾ÿÿèoo H‹•¨¾ÿÿH9Ð…,ÿÿÿ‹°¾ÿÿƒù…íþÿÿL‰ïèF`ãÿH‹µ`¿ÿÿL‰÷èNãÿD‰çè¿Cãÿé(ÿÿÿf. „ ó úU1öH‰åATSHƒìdH‹%( H‰Eè1ÀèûaãÿA‰Ä1Àf‰Eæ¸ E…äx$Huæº D‰çèwRãÿD‰çH‰Ãè\Cãÿ1ÀHƒût H‹UèdH+%( u HƒÄ[A\]à @ ·„Ž f9Eæ”ÀëÔè#Eãÿ ó úUH‰åAWAVAUATSLœ$ ÀÿÿHì Hƒ $ L9ÜuïHìÈ ¹ ‰µ$¿ÿÿL0¿ÿÿI‰þH5bŽ L‰ïdH‹%( H‰EÈ1ÀóH«L‰÷è–[ãÿH…À„Æ º HÇÆÿÿÿÿL‰ïI‰Äè¦Nãÿ‰Ã…À…l LµÀßÿÿ1ÀHÀ¿ÿÿHÇ…0¿ÿÿ HÇ…8¿ÿÿ L‰µH¿ÿÿHÇ…P¿ÿÿ H‰¿ÿÿë H…Àt;E…ÿuzH‹…8¿ÿÿH…ÀuL‰çè:=ãÿ…À„ª ‰ÞL‰ïèøVãÿA‰ÇH‹…P¿ÿÿAƒÿuÀ‹½$¿ÿÿº L‰öH)ÂH‰•(¿ÿÿè]m H‹•(¿ÿÿH9Ð…Û L‰µH¿ÿÿHÇ…P¿ÿÿ E…ÿt†E1öAƒÿ…ï L‰ïèÿAãÿL‰çèGGãÿH‹EÈdH+%( …á HÄÈ@ D‰ð[A\A]A^A_]à € H‹…¿ÿÿL‰áº ¾ H‰ÇH‰…0¿ÿÿèÅIãÿL‰çH‰…8¿ÿÿèfPãÿ…À…ò L‰çèF<ãÿ…À¸ EØéÿÿÿ € @ûƒø‡¿ H¡¸ Hc‚HÐ>ÿà èKXãÿ‹8è”PãÿH•Œ H‰Á‹5èöp ¿ 1ÀA¾ÿÿÿÿè¿ôÿéÿÿÿ D AOûƒù‡Ë H`¸ HcŠHÐ>ÿàH ª« ‹5žöp A‰Ø¿ 1ÀHAÐ A¾ÿÿÿÿèn¿ôÿéÊþÿÿH ªÏ ëÐH ÉÏ ëÇH ¶‹ ë¾H oÏ ëµH ¿‹ ë¬è—Wãÿ‹8èàOãÿHË‹ H‰ÁéGÿÿÿH 1« f. „ HØ‹ é*ÿÿÿH mÏ ëëH Z‹ ëâH Ï ëÙH *Ï ëÐH Z‹ ëÇè2Wãÿ‹8è{Oãÿ‹5Ùõp L‰ñHcÏ I‰À¿ 1ÀAƒÎÿ訾ôÿé þÿÿè®Aãÿff. „ ó úU1öH‰åATSHƒì dH‹%( H‰Eè1Àèë]ãÿ1ÒÇEÜý7zXA‰Ä¸Z ÇEâ f‰Eภf‰UæE…äx$Hu⺠D‰çèPNãÿD‰çH‰Ãè5?ãÿ1ÀHƒût H‹UèdH+%( u4HƒÄ [A\]à D ‹EÜ9Eât¸ …À”ÀëÏ @ ·Eàf9Eæuæ1Àëçèå@ãÿ D ó úUH‰åAUA‰ýATHƒìdH‹%( H‰Eè1Àè LãÿH…Àt41ÒHMäD‰îH‰ÇI‰ÄèàPãÿ…ÀtÇEä L‰çè½Dãÿ…Àu ƒ}ä”Àë1ÀH‹UèdH+%( u HƒÄA\A]]Ãè`@ãÿó úUH‰åHƒì0H‰}؉ñ‰Ð‰ÊˆUÔˆEÐdH‹%( H‰Eø1ÀHUìH‹EØH‰Ñº ¾ H‰Çè¸?ãÿH‰EðH‹EðH‹UødH+%( tèü?ãÿÉÃf. „ ó úUº H5ô H‰åAWAVI‰þAUATSHƒì(dH‹%( H‰EÈ1Àèø=ãÿ…À…¸ A¶FL4™ Aö „¡ L‰÷è¡Bãÿx‰E¼I‰ÅHcÿè RãÿI‰ÇH…À„| Aƒý‹u¼» H‰ÁA¼ Lè˜ ëR @ <$t|AƒÄAˆD ÿHƒÃA9ô}2IcÔA‰ÝA¶<_uÛA€|_u׸. AƒÄAˆD ÿHƒÃA9ô|Ò @ IcÍLùÆ ë D E1ÿH‹EÈdH+%( u}HƒÄ(L‰ø[A\A]A^A_]à @ E¶LL‰ÏCöD„pÿÿÿITD¶ CöD„\ÿÿÿ@¾ÿ‰u¸AƒÄH‰U°è”™òÿH‹U°‰E¼¾:è…™òÿ‹u¸L ˜ A‰Á¶E¼ÁàD Èé!ÿÿÿèd>ãÿ @ UI‰òH‰åAWI‰×AVAUE‰ÅATI‰üSHƒìH‰M¼dH‹%( H‰EÈ1ÀH…ö„ M9â„^ D‹E¼Aƒè„P ÇE¸ M‰ûE‰é1ÛÇE L5¸³ M‰×E‰Åf D A¶$BØ<3w¶ÀIc†Lð>ÿà € HcÃÃAˆf D IƒÄM9çtD9ëuÂHcÛM‰ßLÛÆ L‰øH‹UÈdH+%( …Ï HƒÄH[A\A]A^A_]Ãf „ HcÃI<Aƒù„‡ ˆƒÃë „ ¸ L£ÈƒA A¶D$H Ä– ö„ Aƒù„0 A¹ é]ÿÿÿ D ¸ D‰M°L£Èƒý ‹u¼HcûH 1ÀLßL‰]¨)ÞHcöèm;ýÿL‹]¨D‹M°Ãéÿÿÿf D Aƒù…¾ HcÃÇE¸ ƒÃAÆ)éïþÿÿ € Aƒù…– HcÃA¹ ƒÃAÆ(éÈþÿÿAƒù…v ƒE éµþÿÿ D HcûLßAƒù„™ ÆVƒÃé•þÿÿ D ¸ L£ÈsAƒùt?A¹ étþÿÿ @ HcÃÃAÆLé`þÿÿ „ AƒùA•ÁE¶ÉAƒÁéCþÿÿ ‹M¸…É…Ñ ƒE¸A¹ é&þÿÿf D ‹U¸…Ò…Ü A¾$‹u¼I<1ÀH ¨øm D‰M¨ƒêA)ÞL‰]°HcÒHcöH‹ ÑH_à è%:ýÿL‹]°D‹M¨Ã‹E …ÀHÿtaD‰MœHF… D‰m°M‰ÝL‰e¨A‰ÜH‰ÃL‰} A‰Ïf D ‹u¼IcüH‰Ú1ÀLïD)æHcöèÏ9ýÿAÄAƒïsÞD‰ãM‰ëL‹e¨L‹} D‹m°D‹MœƒE¸ÇE éXýÿÿè>ãÿMéÚüÿÿf1Àé^ýÿÿf „ ‹u¼HcûHú 1ÀLßL‰]°)ÞHcöè`9ýÿL‹]°A¹ Ãéýÿÿ‹u¼1ÀH†„ D‰M¨L‰]°)ÞHcöè19ýÿL‹]°D‹M¨Ã‹E …ÀHÿ„ÑüÿÿD‰MœHN„ D‰m°M‰ÝL‰e¨A‰ÜH‰ÃL‰} A‰Ïf D ‹u¼IcüH‰Ú1ÀLïD)æHcöè×8ýÿAÄAƒïsÞL‹} D‰ãM‰ëL‹e¨D‹m°D‹MœÇE édüÿÿ‹u¼HcûHM 1ÀLßL‰]°)ÞHcöèŒ8ýÿL‹]°Ãéþÿÿ‹u¼HìL 1ÀD‰M¨L‰]°)ÞHcöèc8ýÿD‹M¨L‹]°ÃHcÃéôýÿÿL‰ûéüÿÿè´9ãÿ @ ó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈ1ÀH…ÿ„Ë A‰÷¾) I‰ýèãLãÿH‰ÃH…À„¯ L‰ïèo<ãÿLt@L‰÷èÒKãÿI‰ÄH…À„Ž HƒÃAƒçÆ tAH‰Â1ÀD‰ñE1ÀH‰ÞL‰ï)ÁèÁúÿÿH…Àt\H‹EÈdH+%( uZHƒÄL‰à[A\A]A^A_]à 1öA¸ D‰ñH‰ÂH‰ßè‚úÿÿH…Àt L‰çèå;ãÿHPAÆ ‰ÐLâë‘ D L‰çè5ãÿE1äë—è®8ãÿf. „ @ UH‰åAWA‰ÏAVAUI‰õATI‰ÔSH‰ûH‰×HƒìdH‹%( H‰EÈ1Àè|;ãÿH‹;L‰æH‰ÂI‰Æè›6ãÿA‰À1ÀE…ÀuI‹E Dˆ8¸ L3IƒE H‹UÈdH+%( uHƒÄ[A\A]A^A_]Ãè8ãÿf. „ ó úUH‰åAWAVAUATSHƒì(dH‹%( H‰EÈ1ÀH…ÿtI‰ýèï:ãÿHƒøw)1ÀH‹UÈdH+%( …a HƒÄ([A\A]A^A_]à D MtíA€>:uÌA€~:uÅA€~hu¾fïÀIVIF)E°H9ƒ} A¶FPЀú †ý PŸ€úwŒƒèWH¾ÀÆD°A¶FPЀú †è PŸ€ú‡cÿÿÿƒèWH¾ÀÆD°A¶FPЀú †Ï PŸ€ú‡:ÿÿÿƒèWH¾ÀÆD°A¶FPЀú †¶ PŸ€ú‡ÿÿÿƒèWH¾ÀÆD°A¶FPЀú † PŸ€ú‡èþÿÿƒèWH¾ÀÆD°A¶FPЀú †„ PŸ€ú‡¿þÿÿƒèWH¾ÀÆD°A¶F PЀú †k PŸ€ú‡–þÿÿƒèWH¾ÀÆD°A¶F PЀú †R PŸ€ú‡mþÿÿƒèWH¾ÀÆD°A¶F PЀú †9 PŸ€ú‡DþÿÿƒèWH¾ÀÆD°A¶F PЀú † PŸ€ú‡þÿÿƒèWH¾ÀÆD°A¶F PЀú † PŸ€ú‡òýÿÿƒèWH¾ÀÆD°A¶FPЀú †î PŸ€ú‡ÉýÿÿƒèWH¾ÀÆD°A¶FPЀú †Õ PŸ€ú‡ ýÿÿƒèWH¾ÀÆD°A¶FPЀú †¼ PŸ€ú‡wýÿÿƒèWH¾ÀÆD°A¶FPЀú †£ PŸ€ú‡NýÿÿƒèWH¾ÀÆD°A¶FPЀú ‡Š H¾ÒÆD°¶E°€}±ƒØÿ€}²ƒØÿ€}³ƒØÿ€}´ƒØÿ€}µƒØÿ€}¶ƒØÿ€}·ƒØÿ€}¸ƒØÿ€}¹ƒØÿ€}ºƒØÿ€}»ƒØÿ€}¼ƒØÿ€}½ƒØÿ€}¾ƒØÿ€}¿ƒØƒø ‡²üÿÿM9îvSH k~ L%i~ I¿ÿÿÿCÿÿÿA¶M €ù.„Ø ’ €ù$…xüÿÿA€}Cu*A€}$u#IƒÅ € M9îwŸ éRüÿÿf „ º H‰ÞL‰ïèP2ãÿ…À„0 º L‰æL‰ïè82ãÿ…À„ º H5Ú} L‰ïè 2ãÿ…À„ü º H5Ã} L‰ïè 2ãÿ…À„à º H5¬} L‰ïèä1ãÿ…À„Ä º H5•} L‰ïèÈ1ãÿ…À„¨ º H5~} L‰ïè¬1ãÿ…À„Œ º H5g} L‰ïè1ãÿ…Àtdº H5U} L‰ïèx1ãÿ…ÀtLº H5C} L‰ïè`1ãÿ…Àt4º H51} L‰ïèH1ãÿ…Àt º H5 } L‰ïè01ãÿ…À…ûÿÿIƒÅé§þÿÿ € IƒÅé—þÿÿ € €ù:~+ƒéA€ù9‡ÞúÿÿL‰øHÓèƒà„ÑúÿÿIƒÅégþÿÿ € €ù/„¶úÿÿëå D A€}.uÙA€}.uÒéœúÿÿ D H¾ÒÆD°é ûÿÿfH¾ÒÆD°é"ûÿÿfH¾ÒÆD°é;ûÿÿfH¾ÒÆD°éTûÿÿfH¾ÒÆD°émûÿÿfH¾ÒÆD°é†ûÿÿfH¾ÒÆD°éŸûÿÿfH¾ÒÆD°é¸ûÿÿfH¾ÒÆD°éÑûÿÿfH¾ÒÆD°éêûÿÿfH¾ÒÆD°éüÿÿfH¾ÒÆD°é üÿÿfH¾ÒÆD°é5üÿÿfH¾ÒÆD°éNüÿÿfH¾ÒÆD°égüÿÿfPŸ€ú‡›ùÿÿƒèWH¾ÀÆD°ébüÿÿè^1ãÿff. „ ó úUH‰åAWAVAUATSHƒì8dH‹%( H‰EÈ1ÀH…ÿ„Ñ I‰üH‰}¸H‰}Àè#4ãÿMlíM9샮 L‰ãL5çz L=åz ¾ €ù:D€ù/M€ù$„Þ €ù.uh€{.H‹EÀ„+ HPÆ -H‰UÀHƒÃH‰]¸I9Ýw¿L‹eÀëV D €ù_ts~)AŸ<w)H‹EÀHƒÃH‰]¸HPˆH‰UÀI9Ýw‹ëÊ D A¿<v׋5oäp H|¾ 1ÿ1ÀèKôÿL‹eÀAÆ$ H‹EÈdH+%( …Ò HƒÄ8[A\A]A^A_]ÃI9Ü„§ €{ÿ:„ H‹EÀHƒÃH‰]¸HPÆ _H‰UÀë€ @ €{Cu*€{$u$H‹EÀHƒÃH‰]¸Æ ,HƒÀH‰EÀéTÿÿÿ „ º L‰öH‰ßè .ãÿ…ÀuLH‹EÀHƒÃH‰]¸Æ @HƒÀH‰EÀé ÿÿÿHPHƒÃH‰UÀº:: f‰H‰]¸éÿþÿÿ €{$…Yÿÿÿé±þÿÿº L‰þH‰ßè -ãÿLOy …Àu H‹EÀHƒÃH‰]¸Æ *HƒÀH‰EÀéµþÿÿº L‰ÆH‰ßèi-ãÿL y …Àu H‹EÀHƒÃH‰]¸Æ &HƒÀH‰EÀé~þÿÿº L‰ÎH‰ßè2-ãÿ…Àu H‹EÀHƒÃH‰]¸Æ <HƒÀH‰EÀéNþÿÿº H5Æx H‰ßèþ,ãÿ…Àu H‹EÀHƒÃH‰]¸Æ >HƒÀH‰EÀéþÿÿH]¸HuÀ¹( Hx H‰ßH‰u¨èÞõÿÿH‹u¨„ÀtH‹]¸ééýÿÿèh.ãÿ¹) Hfx H‰ßè´õÿÿH‹u¨„ÀuÖ¹ HOx H‰ßH‰u¨è”õÿÿH‹u¨„Àu¶¹' H5x H‰ßH‰u¨ètõÿÿH‹u¨„Àu–¹[ Hx H‰ßH‰u¨èTõÿÿH‹u¨„À…rÿÿÿ¹] Hýw H‰ßH‰u¨è0õÿÿH‹u¨„À…Nÿÿÿ¹~ Hßw H‰ßèõÿÿ„À…2ÿÿÿ‹5¦áp Hƒ» 1ÿ1À肪ôÿL‹eÀé2ýÿÿf „ ó úUH‰åAWAVAUATSHì Hƒ $ Hì˜ H‹EH‰•ØèÿÿH‰ûfHnÎH‰×H‰øèÿÿfHnûD‰ÊD‰ÆD‰…ÔèÿÿflÏH‰…°èÿÿdH‹%( H‰EÈ1À)àèÿÿè— õÿH…À„& H‹¸Ð I‰ÅèÿöÿL‰ïó~•ØèÿÿfHnøI‰Äfl×)•ÀèÿÿèÌ&öÿƒ=Éàp HÇ… éÿÿ Ä H‹½øèÿÿ¾/ è@ãÿI‰ÅH…À„÷ º H5Ðv H‰ÇèÃ*ãÿ…À…Û A¾EI}ƒè0ƒø ‡Æ H… éÿÿº H‰ÆH‰…ðèÿÿèk=ãÿH‹½ éÿÿI‰ÅH…ÿ„˜ ‹Ôèÿÿ…É…j H5Çü èÞ;ãÿ…À…v ‹àp …Ò¸ H•0ïÿÿ1À¹ foàèÿÿH‰×fo¥ÀèÿÿóH«H‹ƒ([ )0ïÿÿ)¥@ïÿÿH‹ H‹@(H‰…`ïÿÿH‹…°èÿÿHÇ H‹ðèÿÿL‰çH‰Þè!öÿH‹½øèÿÿH5ë ènBãÿH‰ßH‰…pïÿÿè_öÿL‹pïÿÿM…í„4 ¿( èå=ãÿI‰ÄH…À„ÿ L‰ïèÑBãÿH‹pïÿÿº L‰ç¾( è¨1ãÿ‰…Àèÿÿƒø…Ï A‹$E‹t$E‹l$A‹L$ A‹T$M‹L$I‹\$ =DTiJ„ =JiTD…— Æ…xïÿÿAÎAÍÊÉIÉHˉ؋5ÖÞp ƒàˆ…yïÿÿƒþp Aƒþ‡• Hƒãþ…´ €½yïÿÿ H‹…8ïÿÿ„ø Hƒ¸p[ „° D‰îHƒî(Hƒþ(~6L‰çèE$ãÿH‹pïÿÿH‰ÃH…À„ º 1öH‰ÇI‰ÜèÀ0ãÿƒø…í H…ÈïÿÿH‹µøèÿÿº H‰ÃH‰ÇH‰…¨èÿÿè9ãÿH‰ßèº@ãÿL‰çE1äèo&ãÿ € H‹pïÿÿH…É„ø H‹XïÿÿH…Û„0 º ¾ H‰ßèF0ãÿƒø… €½xïÿÿ D‹+‹Ct!H‹SAÍÈfAnÅfnèHÊH‰SfbÅf։Ãø†R Aƒýx H‹½XïÿÿH;hïÿÿ‡‘ H‹pïÿÿHƒÇHsðº èË/ãÿƒø… H‹XïÿÿAƒý„ñ ‡3 E…í„r €½xïÿÿ „Ö ‹C‹SÈÊfnÀfnêH‹CfbÅfÖCHÈfHnÀH‹C HÈH‰ÁH‹C(fHnÑHÈH‰ÂH‹C0flÂCfHnÂHÈfHnðH‹C8flÆHÈH‰C8C(f „ D‹#Aƒü„ã ‡u E…ä„ H‹…8ïÿÿH‹½HïÿÿD‹cL‹¨H\ H…ÿ„ èöÿ…À…u D‹sH‹½HïÿÿH…ÿt èöÿ…À…( ‹CfnèfAnæ¾X H‹…˜ïÿÿfbå¿ H‰…¸èÿÿH‹…@ïÿÿfÖ¥àèÿÿD·p è·8ãÿI‰ÇH…À„Ï ÿs8HxH1ÀL‹¨èÿÿAT¹ º LHr ¾ H‰½˜èÿÿL¥0éÿÿè CãÿH‹•HïÿÿH‹½˜èÿÿL‰æH˜H‰… èÿÿèqöÿAXAY…À…Å H‹0éÿÿH‹µ8éÿÿH‰ÊH‰ÈHÁêHÁè % ðÿÿâÿ ÂH‰È¶ÉHÁè 0À È‹HéÿÿL‹¥ èÿÿ¿ L‹¸èÿÿAÇ fA‰H‹{(IƒÄIÇG € IƒäøI‰H‹{0Gd&HfE‰gE…ÛtHƒÇMcÃHƒçøLÇA‰G,L‰øE·äL)ðI‰H‹½àèÿÿIÄH‹…`ïÿÿI‰w0I‰A‰W(A‰O@AÇGD IÇG8 ¨tI‰<$¨…ý LµÀéÿÿ1À¹ L‰þL‰÷L‰òóH«H‹…àèÿÿÆ…VêÿÿL‰ïH‹@ïÿÿH‰…ÈéÿÿI‹D$H‰…ÐéÿÿH‹C(H‰…ÀéÿÿèȃðÿA‰Ä…À…EüÿÿA·WH‹½0ïÿÿL‰þè™TúÿH…Àˆ L‹…@ïÿÿ1ÉL‰òL‰þL‰ïH…¸ïÿÿè‚õïÿH‹pïÿÿH…É… üÿÿf‹þÙp …À~$H‹øèÿÿH‹=x¤p E‰à1ÀH’p ¾ èÂ$ãÿ‹µÔèÿÿH‹½Øèÿÿ‰òèNùôÿH‰ÇH…À„ HÇ€À è¢ öÿH‹…¸ïÿÿH‹°èÿÿH‰H‹½HïÿÿèöÿH‹½XïÿÿèÙ!ãÿH‹EÈdH+%( …§ ‹…ÀèÿÿHeØ[A\A]A^A_]ÃH‹øèÿÿH‹=Ò£p ¾ Ho è!$ãÿH•0ïÿÿ1À¹ H‰×foàèÿÿfo¥ÀèÿÿóH«H‹ƒ([ ‹5Ùp )0ïÿÿ)¥@ïÿÿH‹ H‹@(H‰…`ïÿÿH‹…°èÿÿHÇ …öŽùÿÿH‹øèÿÿH‹=P£p Hf 1À¾ è#ãÿL‹¥HïÿÿéîøÿÿL‰çè öÿ‹µÔèÿÿH‹½Øèÿÿ‰òè´øôÿH‰ÇH…À„È H‹˜À èl öÿH…Û„³ H‹øèÿÿº H5~ÿ H‰ßèˆ"ãÿÇ…Àèÿÿ …À„½þÿÿº H5‹n H‰ßèb"ãÿ…À„¡þÿÿº H5vn H‰ßèF"ãÿ…À”À¶À‰…Àèÿÿézþÿÿ H‹øèÿÿH‹=r¢p Hn 1À¾ è¿"ãÿé÷ÿÿf. „ L‰çèxöÿD9è…ÿÿÿH‹½ éÿÿéy÷ÿÿ H‹([ H‹H9Âuéùÿÿ @ ƒxluH‹ H9„ìøÿÿö@;uè‹5n×p HC³ 1ÿ1ÀèJ ôÿL‰çè² ãÿH‹½pïÿÿèæ)ãÿH‹½pïÿÿèÚ&ãÿÇ…Àèÿÿÿÿÿÿéšýÿÿ AƒüuX‹CDhØL‰ïè“5ãÿI‰ÄH…À„Û Hs(L‰êH‰Çè˜ ãÿó~CH‹CH‹½ˆïÿÿC H‰… ïÿÿ)…ïÿÿè1 ãÿL‰¥ˆïÿÿE1äéºøÿÿf€½xïÿÿ ta‹C‹SÈÊfnÀfnêH‹CfbÅfÖCHÈfHnÀH‹C HÈH‰ÁH‹C(fHnñHÈH‰ÂH‹C0flÆCfHnÂHÈfHnøflÇC(ƒ…°ïÿÿH…Û…–ùÿÿf D H‹pïÿÿH…É„0üÿÿH‰ÏèÈ(ãÿH‹½pïÿÿè¼%ãÿHÇ…pïÿÿ é üÿÿ @ Aƒýu³€½xïÿÿ tªH‹CD‹#HÈfHnÀH‹CHÈfHnøH‹C flÇHÈCH‰C Aƒü… ùÿÿD‹cIƒì L‰çè04ãÿH…À„{ L‰âHs H‰ÇE1äè5ãÿH‰…€ïÿÿH‹CH‰…¨ïÿÿév÷ÿÿf D H‹…8ïÿÿH‹½HïÿÿD‹{H‹€H\ H‰…xèÿÿH…ÿ„ç èŠ öÿ…À…r D‹kH‹½HïÿÿH…ÿt èm öÿ…À… ‹CfnðH‹C(HK8H‹µ˜ïÿÿH‰èÿÿfAnÝ¿ HcÈH‰… èÿÿ‹CfbÞH‰µXèÿÿH‹s HØH‰˜èÿÿH)ÈH‰µàèÿÿH‰…ˆèÿÿH‹C0fÖ¸èÿÿH‰…€èÿÿH‹…@ïÿÿ·@ H°H f‰…ÒèÿÿH‰…pèÿÿè?1ãÿI‰ÅH…À„W ÿµ€èÿÿLpH1ÀL‹¨èÿÿAWº ¾ L‰÷LÊj HÇÁÿÿÿÿè.<ãÿA[L‹½€ïÿÿH˜HƒÀHƒàøH‰…@èÿÿH‹…ïÿÿH‰…€èÿÿH‹… ïÿÿH‰…hèÿÿH‹…ˆïÿÿH‰…`èÿÿH‹…¨ïÿÿH‰…PèÿÿX‹ùÓp …À~ H‹=zžp L‰ñ¾ 1ÀH]j èÄ ãÿH‹µðèÿÿH‹½HïÿÿèA öÿº¤ L‰÷1À¾A è <ãÿ‰…Lèÿÿèò4ãÿH‹½ðèÿÿ‹ ‰…Hèÿÿèn öÿD‹•LèÿÿAƒúÿ„ ‹…€èÿÿH‹•èÿÿM‰ùD‰×D‹… èÿÿH‹ˆèÿÿD‰•èÿÿP‹…hèÿÿH‹µàèÿÿP‹…Pèÿÿÿµ`èÿÿPè„ ‹½èÿÿHƒÄ A‰Çè" ãÿE…ÿ…! Hƒ½€ïÿÿ tHƒ½¨ïÿÿ …a Hƒ½ˆïÿÿ tHƒ½ ïÿÿ …i E…ÿ…` L½0éÿÿH‹•HïÿÿL‰÷L‰þè— öÿ…À…¯ H‹…0éÿÿH‹8éÿÿ‹½HéÿÿI‰ÄH‰ÂH‰Æ¶ÀIÁìHÁê HÁî Aäÿ â ðÿÿ@0öA Ô Æ·…Òèÿÿ·•@èÿÿAº AÇE L‹XèÿÿfE‰UTHH‹…àèÿÿIÇE € fA‰UI‰EE…Ût‹… èÿÿƒÀƒàøDØH˜H‰…˜èÿÿH‹…˜èÿÿL‹¸èÿÿE‰e(·ÒM‰ìL+¥pèÿÿI‰M0I‰EH‹…`ïÿÿIÔM‰]A‰u,A‰}@AÇED IÇE8 ¨tM‰ $¨…ø L½Àéÿÿ1À¹ L‰îL‰ÿH‹xèÿÿL‰úóH«H‹…¸èÿÿÆ…VêÿÿH‹@ïÿÿH‰ßH‰…ÈéÿÿI‹D$H‰…ÐéÿÿH‹…àèÿÿH‰…ÀéÿÿèÑzðÿA‰Ä…Àu;A·UH‹½0ïÿÿL‰îè¦KúÿH…Àˆ: L‹…@ïÿÿ1ÉL‰úL‰îH‰ßH…¸ïÿÿèìïÿL‰ïèwãÿé óÿÿf‹5Ñp 1ÿD‰é1ÀH„¬ èç™ôÿH‹½XïÿÿH;hïÿÿ†oóÿÿH‰Þè«ãÿH‰ÇH…À„úÿÿH‰…XïÿÿH‰hïÿÿéHóÿÿ @ H‰àèÿÿèì5ãÿLcè¸ I9ÅLBèL‰ïè/ãÿH‹àèÿÿH…ÀH‰…XïÿÿH‰Ã„KúÿÿL‰hïÿÿé‡òÿÿ € E‰ýé;ûÿÿE‰æéôÿÿ „ €½xïÿÿ „ôùÿÿH‹CH‹{HÈHÏfHnÀfHn÷flÆCH…ÿ„jóÿÿHC 1ö @ H‹‹H HƒÆHƒÀHÊH‰Pð‹PøÉfnñÊfnÂfbÆfÖ@øH9÷uÎé)óÿÿf „ ¹ 1ÀL‰ç1öóH«1Òébôÿÿf. „ fïÀ€½yïÿÿ H‹{HÇ… éÿÿ H‹•8ïÿÿ)… éÿÿ)…éÿÿtwH‹‚h[ fƒºf[ f‰… éÿÿH‹‚p[ ‰…éÿÿH‹‚x[ H‰…éÿÿv5óoš€[ )éÿÿ¶‚[ „À•… éÿÿ€º‘[ •…!éÿÿ„À„b H‹µðèÿÿèKOúÿH‰ÇI‰|$éQôÿÿf D H‹µðèÿÿH‹½HïÿÿèeöÿL‰÷è ãÿH‹½ðèÿÿè±öÿé³ûÿÿ @ fïÀ€½yïÿÿ H‹{HÇ… éÿÿ H‹•8ïÿÿ)… éÿÿ)…éÿÿtwH‹‚h[ fƒºf[ f‰… éÿÿH‹‚p[ ‰…éÿÿH‹‚x[ H‰…éÿÿv5óo¢€[ )¥éÿÿ¶‚[ „À•… éÿÿ€º‘[ •…!éÿÿ„À„ H‹µðèÿÿècNúÿH‰ÇI‰|$éVüÿÿf D ¹ 1ÀL‰ÿ1öóH«1ÿé|ûÿÿf. „ €½xïÿÿ „ ïÿÿéôîÿÿf D ‹5ÖÍp H¨ 1ÿ1Àè²–ôÿÇ…Àèÿÿ é:ôÿÿ Ç…Àèÿÿ é(ôÿÿH½€ïÿÿèK@ HÇ…¨ïÿÿ éƒúÿÿ @ H½ˆïÿÿè+@ fïÀHÇ… ïÿÿ )…ïÿÿépúÿÿf „ Hƒì¶ÀE‰è¿ P1ÀQD‰ñRHº§ è –ôÿHƒÄ édîÿÿ @ H‹½HïÿÿèöÿéÊðÿÿ € H‹½HïÿÿèüöÿéÕ÷ÿÿ € H‹½HïÿÿèdöÿH‹½HïÿÿA‰Æé{ðÿÿ D H‹½HïÿÿèDöÿH‹½HïÿÿA‰Åé~÷ÿÿ1ÿé¦ýÿÿ1ÿé‡þÿÿD‹…Ôèÿÿ‹5žÌp H + 1ÀHB¨ èu•ôÿéÞòÿÿL‰ïA¼ÿÿÿÿèÒãÿéeîÿÿ‹½HèÿÿA¿ÿÿÿÿèü%ãÿ‹5ZÌp L‰ñ1ÿI‰ÀHßb 1Àè0•ôÿé"ùÿÿÇ…Àèÿÿÿÿÿÿé›òÿÿA¼ÿÿÿÿéîÿÿ‹5 Ìp D‰ñ1ÿ1ÀHå¦ èø”ôÿé©ôÿÿA¼ÿÿÿÿéÙúÿÿ‹5öËp H‰Ù1ÿ1ÀHä¦ èÏ”ôÿé€ôÿÿ‹5ØËp H § 1ÿ1Àè´”ôÿéeôÿÿèºãÿf. „ ó úUH‰åAWAVAUE‰ÅATA‰ü¿ SHƒìX‹EH‰u˜H‹]L‹}(H‰U ‰EŒH‹E H‰M¨L‰MH‰E°dH‹%( H‰EÈ1Àè¦2ãÿ…À„¾ D‰ç1Ò¾ èÿ1ãÿI‰ÄH…À„³ H‰ÇèûãÿI‰ÆH…À„¿ ¸ Hƒû¾ L‰çfA‰FH¸ > I‰FÀƒàþIÇF€ ƒÀfA‰F>èãÿfo™Õ IcÍL‰çH‹üË HÇ@€ @fHnÁH‰flÀHÇ@0 @ H‰M¸èï%ãÿI‰ÆH…À„ƒ H‰ÇèÛ,ãÿH…À„ H‹u¨L‹- É L‰÷HÇ@ HÇ@ H‰0H‹u¸L‰hH‰pè@#ãÿH…À„§ H‹(É foÕ HÇ@8 H‰@H…Û„ H‹E¸L‰çL+}°H‡ HƒàøI‰ÆèS%ãÿH‰ÇH…À„ç H‰E€è>,ãÿH…À„% HÇ@ H‹}€HÇ@ H‰L‰xL‰hè±"ãÿH…À„ H‹éÊ L‰pL‰çHÇ@ H‰HÇ@8 èâ$ãÿH‰ÇH…À„v H‰E€èÍ+ãÿH…À„´ H‹M°J;H‹}€L‰hHÇ@ HÇ@ H‰H‰Hè8"ãÿH…À„Ÿ H‹xÊ HÇ@ HÇ@8 H‰K>H‰PL‰çèe$ãÿI‰ÇH…À„ù H‰ÇèQ+ãÿH…À„8 H !õn L‰hL‰ÿHÇ@ HÇ@ H‰HÇ@r èº!ãÿH…À„! H‹Ê HÇ@ L‰çHÇ@8 H‰H‹E¸HÇ¥ôn € H‰¦ôn èÙ#ãÿI‰ÇH…À„m H‰ÇèÅ*ãÿH…À„¬ H‹µÉ H5Nôn HÇ@ L‰ÿHÇ@ H‰0HÇ@0 H‰Pè'!ãÿH…À„Ž H‹É HƒûH‹} HÇ@ HÇ@8 H‰ÒƒâþƒÂ‰P(è ãÿ¿ I‰Ç@HcØH‰Þè–$ãÿI‰ÆH…À„f H‹u IWHxèi ãÿL‰çè#ãÿI‰ÇH…À„ H‰Çèý)ãÿH…À„ô HÇ@ L‰ÿHÇ@ L‰0H‰XL‰hèq ãÿH…À„¨ H‹ÑÈ HÇ@ L‰çHÇ@8 H‰è¦"ãÿH…À„% H‰ÇH‰E°è‘)ãÿL‹M°H…ÀH‰Ã„ê H‹E˜L‰M°H‰EÀèÐãÿL‹M°H…ÀI‰Ç„³ L‰M°èg#ãÿ1ÒL‰ÿH‰ÆèJ%ãÿHuÀº L‰ÿèY ãÿH‹U¸H‹u¨L‰ÿèI ãÿ1ÒH5Úp L‰ÿèx.ãÿL‰ÿè ãÿH‹!È ÇçÙp ÇáÙp GNU H‹}°H‰ÊÙp HÃÙp HÇC HÇC H‰HÇC$ L‰kè_ ãÿH…À„– H‹ÏÇ fo7Ñ HÇ@ $ HÇ@8 H‰H‹U@H…Ò„+ ‹MŒ…É„ H‹u˜L‰çèÜ A‰Åë € H= ] 1ÀA½ÿÿÿÿE1öèÙãÿL‰çè,ãÿL‰÷èIãÿH‹EÈdH+%( …] HƒÄXD‰è[A\A]A^A_]à @ H=Ó\ 1ÀA½ÿÿÿÿE1öè‰ãÿë® € H=Ç\ 1ÀA½ÿÿÿÿE1öèiãÿëŽ € H=\\ 1ÀE1öA½ÿÿÿÿèIãÿékÿÿÿ @ H=M\ 1ÀA½ÿÿÿÿè,ãÿéNÿÿÿH=Z\ 1ÀA½ÿÿÿÿèãÿé5ÿÿÿf D H=%\ 1ÀA½ÿÿÿÿèôãÿéÿÿÿ € ¾ L‰çE1íèÈ%ãÿH…À‰öþÿÿH=c\ 1ÀA½ÿÿÿÿè»ãÿéÝþÿÿf D H=÷[ A½ÿÿÿÿèžãÿéÀþÿÿf „ H=Ã[ A½ÿÿÿÿè~ãÿé þÿÿf „ H=R[ A½ÿÿÿÿè^ãÿéþÿÿètãÿH=µ[ 1ÀAƒÍÿèBãÿédþÿÿH5µ[ ¿ 1Àèºãÿf. „ ó úUfïÀH‰åAWAVE1öAUI‰õATA‰ÌSH‰ÓHìè H‰½ÿÿÿH‰•XÿÿÿdH‹%( H‰EÈ1ÀHÇE HÇ…pÿÿÿ HÇE° )…`ÿÿÿ)E€)E …É~ D L)+H{AƒÆèÈãÿH\E9ôuæ1ÿA½ » ë € KD- M…íHDÃI‰ÅL‰îèQ ãÿH‰ÇH…À„µ H‰EH‹E€L‰mˆHP L9êsÈH‹ðn H‰·þïn f‰T¶ôïn ˆT H‹E€HƒÀ H‰E€L‹mˆHPH‹}» I9Õw< @ M…íKD- HDÃH‰ÆI‰ÅèÑãÿH‰ÇH…À„ì H‰EH‹E€L‰mˆHPL9êsÈÆH‹E€HƒÀH‰E€H‹]ˆHPH‹}A½ H9Ów7H…ÛHIDÅH‰ÆH‰ÃèsãÿH‰ÇH…À„Î H‰EH‹E€H‰]ˆHPH9ÚsÉÇ H‹E€HƒÀH‰E€H‹Uƒè» H‹½pÿÿÿ‰IcÄL‹¥hÿÿÿH‰…ÿÿÿH‹…`ÿÿÿH‰…(ÿÿÿHƒÀI9ćà f D M…äK$HDÃH‰ÆI‰ÄèâãÿH‰ÇH…À„ú H‰…pÿÿÿH‹…`ÿÿÿL‰¥hÿÿÿHPL9âsÀH‹‰„ H‰‹‡„ ‰T·€„ f‰T ¶v„ ˆTH‹…`ÿÿÿHƒÀH‰…`ÿÿÿL‹¥hÿÿÿHP » H‹½pÿÿÿI9ÔwFf D M…äK$HDÃH‰ÆI‰ÄèBãÿH‰ÇH…À„ß H‰…pÿÿÿH‹…`ÿÿÿL‰¥hÿÿÿHP L9âsÀH‹ùín H‰‹÷ín ‰TH‹…`ÿÿÿHƒÀ H‰…`ÿÿÿL‹¥hÿÿÿHP» H‹½pÿÿÿI9ÔwE D M…äK$HDÃH‰ÆI‰ÄèºãÿH‰ÇH…À„K H‰…pÿÿÿH‹…`ÿÿÿL‰¥hÿÿÿHPL9âsÀÆ H‹…`ÿÿÿHƒÀH‰…`ÿÿÿL‹¥hÿÿÿHP» H‹½pÿÿÿI9ÔwFf D M…äK$HDÃH‰ÆI‰ÄèBãÿH‰ÇH…À„Ç H‰…pÿÿÿH‹…`ÿÿÿL‰¥hÿÿÿHPL9âsÀÆ H‹…`ÿÿÿHƒÀH‰…`ÿÿÿH‹(ÿÿÿ‰ÂH‹½pÿÿÿ» L‹¥hÿÿÿ)Êƒê ‰Tºÿ f‰UÆHPI9ÔwC M…äK$HDÃH‰ÆI‰Äè²ãÿH‰ÇH…À„â H‰…pÿÿÿH‹…`ÿÿÿL‰¥hÿÿÿHPL9âsÀÆ H‹…`ÿÿÿHƒÀH‰…`ÿÿÿL‹¥hÿÿÿHP» H‹½pÿÿÿI9ÔwFf D M…äK$HDÃH‰ÆI‰Äè:ãÿH‰ÇH…À„ H‰…pÿÿÿH‹…`ÿÿÿL‰¥hÿÿÿHPL9âsÀÆ H‹…`ÿÿÿHƒÀH‰…`ÿÿÿL‹¥hÿÿÿHP» H‹½pÿÿÿI9Ôw@M…äK$HDÃH‰ÆI‰ÄèÈãÿH‰ÇH…À„ H‰…pÿÿÿH‹…`ÿÿÿL‰¥hÿÿÿHPL9âsÀÆH‹…`ÿÿÿHƒÀH‰…`ÿÿÿL‹¥hÿÿÿHP» H‹½pÿÿÿI9ÔwD @ M…äK$HDÃH‰ÆI‰ÄèRãÿH‰ÇH…À„Ž H‰…pÿÿÿH‹…`ÿÿÿL‰¥hÿÿÿHPL9âsÀHÇ€ H‹…`ÿÿÿHPH‰•`ÿÿÿHƒ½ÿÿÿ „• HEÆLzHÇ…Hÿÿÿ H‹hÿÿÿÇ…<ÿÿÿ L‹pÿÿÿA¼ HÇ…@ÿÿÿ HÇ… ÿÿÿ HÇ… ÿÿÿ H‰…ÿÿÿ € H‹…XÿÿÿH‹½ ÿÿÿHpH‰µPÿÿÿH…ÿtH‰•0ÿÿÿèfãÿH‹•0ÿÿÿ…Àt)H‹µPÿÿÿH‹½ÿÿÿH‰•0ÿÿÿèAãÿH‹•0ÿÿÿ…À…@ L‹•XÿÿÿI‰ÞL‰ïA‹J‰Î+µ<ÿÿÿƒÆþñ w M‹M‰ÙL+@ÿÿÿL‰0ÿÿÿIƒù†¡ ‹µ<ÿÿÿ9ñ„Ì )ñLcéL9ûwH „ M…öK6IDÄH‰ÆI‰ÆèÊãÿH‰ÇH…À„C H‹•`ÿÿÿH‰…pÿÿÿL‰µhÿÿÿHBL9ðsÀÆH‹…`ÿÿÿHPH‰•`ÿÿÿf. „ D‰ëD‰èƒãIÁý…- E1ÿ¨@t ƒË€A¿ L‹µhÿÿÿHBH‹½pÿÿÿL9ðrFf D M…öK6IDÄH‰ÆI‰Æè*ãÿH‰ÇH…À„ƒ H‹•`ÿÿÿH‰…pÿÿÿL‰µhÿÿÿHBL9ðsÀˆ H‹…`ÿÿÿHPH‰•`ÿÿÿE…ÿ…bÿÿÿH‹…XÿÿÿH‹hÿÿÿLzL‹pÿÿÿ‹HL‹0‰<ÿÿÿL;µ@ÿÿÿ„" L+µ@ÿÿÿL‰ïL9ûwAH…ÛHIDÄH‰ÆH‰ÃèŠãÿH‰ÇH…À„® H‹•`ÿÿÿH‰…pÿÿÿH‰hÿÿÿHBH9ØsÀÆH‹…`ÿÿÿHPH‰•`ÿÿÿf. „ E‰õH‹hÿÿÿH‹½pÿÿÿAƒåD‰èƒÈ€IÁîDEèHBH9ØrD @ H…ÛHIDÄH‰ÆH‰Ãèú ãÿH‰ÇH…À„G H‹•`ÿÿÿH‰…pÿÿÿH‰hÿÿÿHBH9ØsÀDˆ,H‹…`ÿÿÿHPH‰•`ÿÿÿM…ö…qÿÿÿH‹…XÿÿÿH‹hÿÿÿLzL‹pÿÿÿH‹ H‰…@ÿÿÿL‰ïI9ßrFf D H…ÛHIDÄH‰ÆH‰Ãèj ãÿH‰ÇH…À„Ž H‹•`ÿÿÿH‰…pÿÿÿH‰hÿÿÿHBH9ØsÀÆH‹…`ÿÿÿH‹hÿÿÿL‹pÿÿÿHPLxH‰•`ÿÿÿH‹½PÿÿÿHƒ…HÿÿÿH‰•0ÿÿÿL‹µHÿÿÿè6 ãÿH‹XÿÿÿL9µÿÿÿH‹•0ÿÿÿHDH‰…Xÿÿÿ…/üÿÿL‰éL‰øH‰ÏA¼ H9ØrC H…ÛHIDÄH‰ÆH‰Ãè¢ÿâÿH‰ÇH…À„ö H‹•`ÿÿÿH‰…pÿÿÿH‰hÿÿÿHBH9ØsÀÆ H‹…`ÿÿÿHƒÀH‰…`ÿÿÿL‹¥hÿÿÿHP» H‹½pÿÿÿL9ârFf D M…äK$HDÃH‰ÆI‰Äè*ÿâÿH‰ÇH…À„â H‰…pÿÿÿH‹…`ÿÿÿL‰¥hÿÿÿHPL9âsÀÆH‹…`ÿÿÿHƒÀH‰…`ÿÿÿH‹hÿÿÿHPH‹½pÿÿÿA¼ H9Ów@H…ÛHIDÄH‰ÆH‰Ãè·þâÿH‰ÇH…À„` H‰…pÿÿÿH‹…`ÿÿÿH‰hÿÿÿHPH9ÚsÀÆH‹…`ÿÿÿHƒÀH‰…`ÿÿÿL‹¥hÿÿÿH‹½pÿÿÿI9ÄwH» € M…äK$HDÃH‰ÆI‰ÄèBþâÿH‰ÇH…À„" H‰…pÿÿÿH‹…`ÿÿÿL‰¥hÿÿÿL9àsÄH‹(ÿÿÿH‹]¨A¼ )ȃè‰H‹E H‹}°HPH9Úr9fH…ÛHIDÄH‰ÆH‰ÃèÚýâÿH‰ÇH…À„ž H‰E°H‹E H‰]¨HPH9ÚsÉÆH‹E HƒÀH‰E H‹]¨HPH‹}°A¼ H9Úr9fH…ÛHIDÄH‰ÆH‰ÃèzýâÿH‰ÇH…À„G H‰E°H‹E H‰]¨HPH9ÚsÉÆH‹E HƒÀH‰E H‹]¨HPH‹}°A¼ H9Ów9fH…ÛHIDÄH‰ÆH‰ÃèýâÿH‰ÇH…À„ H‰E°H‹E H‰]¨HPH9ÚsÉÆH‹E HƒÀH‰E H‹]¨HPH‹}°A¼ H9Ów9fH…ÛHIDÄH‰ÆH‰ÃèºüâÿH‰ÇH…À„± H‰E°H‹E H‰]¨HPH9ÚsÉÆH‹E HƒÀH‰E H‹]¨HPH‹}°A¼ H9Úr9fH…ÛHIDÄH‰ÆH‰ÃèZüâÿH‰ÇH…À„Z H‰E°H‹E H‰]¨HPH9ÚsÉÆH‹E HƒÀH‰E H‹]¨HPH‹}°A¼ H9Úr9fH…ÛHIDÄH‰ÆH‰ÃèúûâÿH‰ÇH…À„ H‰E°H‹E H‰]¨HPH9ÚsÉÆ H‹E HƒÀH‰E H‹]¨HPH‹}°A¼ H9Ów9fH…ÛHIDÄH‰ÆH‰ÃèšûâÿH‰ÇH…À„¬ H‰E°H‹E H‰]¨HPH9ÚsÉÆ H‹E HƒÀH‰E H‹]¨HPH‹}°A¼ H9Ów5fH…ÛHIDÄH‰ÆH‰Ãè:ûâÿH‰ÇH…Àt H‰E°H‹E H‰]¨HPH9ÚsÍÆ HƒE H‹½ÿÿÿèˆãÿI‰ÄH…À„h H‰ÇètãÿH…À„ö H‹•pÿÿÿH‹ µ³ L‰çHÇ@ HÇ@ H‰H‹•`ÿÿÿH‰XH‰PèÓ ãÿH…À„/ H‹K¶ L‹½ÿÿÿHÇ@8 fïÉHH‰L‰ÿèãÿI‰ÄH…À„á H‰ÇèíãÿH…À„o H‹UHÇ@ L‰çHÇ@ H‰H‹U€H‰XH‰PèY ãÿH…À„µ H‹Ùµ HÇ@8 fïÉL‰ÿHH‰èŽãÿI‰ÄH…À„n H‰ÇèzãÿH…À„ü H‹U°HÇ@ L‰çHÇ@ H‰H‹U H‰XH‰Pèæ ãÿH…À„B H‹nµ HÇ@8 fïÉL‰ÿH¾ H‰è–ãÿH…ÀˆÛ E1äH½pÿÿÿèe& H}è\& H}°èS& H‹EÈdH+%( …4 HÄè D‰à[A\A]A^A_]à @ Iƒýÿ…ÐöÿÿE1ÿ¨@…ÎöÿÿéÀöÿÿH‹XÿÿÿL‹1L;µ@ÿÿÿ…_÷ÿÿ…À„ïøÿÿétøÿÿL‰ïL9ûwJf. „ H…ÛHIDÄH‰ÆH‰ÃèÚøâÿH‰ÇH…À„G H‹•`ÿÿÿH‰…pÿÿÿH‰hÿÿÿHBH9ØsÀÆ H‹…`ÿÿÿLhL‰`ÿÿÿH‹½PÿÿÿèÎãÿLpf. „ E‰÷H‹hÿÿÿH‹½pÿÿÿAƒçD‰øƒÈ€IÁîDEøIEH9ÃwD @ H…ÛHIDÄH‰ÆH‰Ãè:øâÿH‰ÇH…À„Ú L‹`ÿÿÿH‰…pÿÿÿH‰hÿÿÿIEH9ØsÀFˆ</H‹…`ÿÿÿLhL‰`ÿÿÿM…ö…qÿÿÿH‹hÿÿÿIEH‹½pÿÿÿH9ÃwJf. „ H…ÛHIDÄH‰ÆH‰Ãèº÷âÿH‰ÇH…À„Ž L‹`ÿÿÿH‰…pÿÿÿH‰hÿÿÿIEH9ØsÀBÆ/H‹…`ÿÿÿLpL‰µ`ÿÿÿH‹½Pÿÿÿè ãÿL‹hÿÿÿH‹½pÿÿÿHXJ3I9ÅwCfM…íKD- IDÄH‰ÆI‰Åè9÷âÿH‰ÇH…À„, L‹µ`ÿÿÿH‰…pÿÿÿL‰hÿÿÿJ3L9ès¿H‹µPÿÿÿH‰ÚL÷èÍöâÿH`ÿÿÿH‰`ÿÿÿL‹hÿÿÿHCH‹½pÿÿÿL9èrI „ M…íKD- IDÄH‰ÆI‰Åè¹öâÿH‰ÇH…À„e H‹`ÿÿÿH‰…pÿÿÿL‰hÿÿÿHCL9ès¿Æ H‹…`ÿÿÿHƒÀH‰…`ÿÿÿH‹hÿÿÿHPH‹½pÿÿÿH9ÚrBfH…ÛHIDÄH‰ÆH‰ÃèJöâÿH‰ÇH…À„¯ H‰…pÿÿÿH‹…`ÿÿÿH‰hÿÿÿHPH9ÚsÀÆ H‹…`ÿÿÿHƒÀH‰…`ÿÿÿH‹hÿÿÿHPH‹½pÿÿÿH9ÓwC H…ÛHIDÄH‰ÆH‰ÃèÚõâÿH‰ÇH…À„K H‰…pÿÿÿH‹…`ÿÿÿH‰hÿÿÿHPH9ÚsÀÆ H‹…`ÿÿÿHƒÀH‰…`ÿÿÿH‹hÿÿÿHPH‹½pÿÿÿH9Úr@H…ÛHIDÄH‰ÆH‰ÃèmõâÿH‰ÇH…À„0 H‰…pÿÿÿH‹…`ÿÿÿH‰hÿÿÿHPH9ÚsÀÆH‹…`ÿÿÿHPH‰•`ÿÿÿHƒ… ÿÿÿL‹ ÿÿÿf D E‰îH‹hÿÿÿH‹½pÿÿÿAƒæD‰ðƒÈ€IÁíDEðHBH9ÃwD @ H…ÛHIDÄH‰ÆH‰ÃèÒôâÿH‰ÇH…À„O H‹•`ÿÿÿH‰…pÿÿÿH‰hÿÿÿHBH9ØsÀDˆ4H‹…`ÿÿÿHPH‰•`ÿÿÿM…í…qÿÿÿH‹…PÿÿÿH‹hÿÿÿLzL‹pÿÿÿH‰… ÿÿÿ¸ é ñÿÿMiÉò It1 H‰µøþÿÿHþÿ ‡?ñÿÿ‰ËM9þwJ „ M…öK6IDÄH‰ÆI‰ÆèôâÿH‰ÇH…À„Ï H‹•`ÿÿÿH‰…pÿÿÿL‰µhÿÿÿHBL9ðsÀ‰Ù¶…øþÿÿˆH‹…`ÿÿÿHPH‰•`ÿÿÿH‹…0ÿÿÿ‰<ÿÿÿLzH‹hÿÿÿL‹pÿÿÿH‰…@ÿÿÿéóÿÿH‹•`ÿÿÿéáòÿÿH‹•`ÿÿÿé¤ñÿÿH‹…`ÿÿÿéyýÿÿH‹…`ÿÿÿéÝýÿÿH‹•`ÿÿÿéÙþÿÿH‹hÿÿÿH‹pÿÿÿHBé‹óÿÿL‹`ÿÿÿéNûÿÿH‹…`ÿÿÿéÃüÿÿH‹…`ÿÿÿéFôÿÿH‹E é~õÿÿH‹E éÕõÿÿH‹…(ÿÿÿéZëÿÿH‹…`ÿÿÿé îÿÿH‹E éöÿÿH‹E éköÿÿH‹E éÂöÿÿH‹E é÷ÿÿH‹E ép÷ÿÿH‹E€é0êÿÿH‹•`ÿÿÿH‹hÿÿÿL‹pÿÿÿLzéšòÿÿH=jD 1ÀA¼ÿÿÿÿè®ûâÿéùÿÿH‹E€éQêÿÿH‹E€é…éÿÿL‹`ÿÿÿéáùÿÿH‹•`ÿÿÿéïïÿÿH‹…`ÿÿÿéaìÿÿH‹…`ÿÿÿéÝëÿÿH‹…`ÿÿÿéZëÿÿH‹…`ÿÿÿéÈóÿÿH‹•`ÿÿÿ‰Ùé_þÿÿH‹•`ÿÿÿéøüÿÿèPøâÿL‹µ`ÿÿÿé›úÿÿH‹½pÿÿÿH‹…`ÿÿÿéåóÿÿH‹`ÿÿÿéûÿÿH=8C 1ÀA¼ÿÿÿÿèñúâÿéRøÿÿH‹…`ÿÿÿéVêÿÿH‹•`ÿÿÿé„ðÿÿH‹…`ÿÿÿéFìÿÿH‹•`ÿÿÿéžíÿÿH‹…`ÿÿÿéíÿÿH‹…`ÿÿÿé2òÿÿH=ÁB 1ÀA¼ÿÿÿÿèúâÿéñ÷ÿÿH=ÒB 1ÀA¼ÿÿÿÿèwúâÿéØ÷ÿÿfó úUH‰åHƒì H‰}èdH‹%( H‰Eø1ÀH…ÿtHH‹GH…Àt?Hƒ8 t9¾ H=á¾p è¼ ãÿó ú…ÀH‹Eèu0H‰Á¾p H‹xH‹@ÿHǬ¾p H‹EødH+%( u2Éà H‹‹5 «p 1ÿ1ÀH ‡ èçsôÿH‹x¾p H‹@HÇ ë´èÞöâÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀHƒ=5¾p uH‹EødH+%( uÉþ H= ¾p èY÷âÿè„öâÿ @ ó úUH‰åAVL5ßõo AUI‰õATI‰üSH‰ÓHƒìH‹5Æõo dH‹%( H‰EØ1Àèãÿ…ÀuNI‹FHƒ8 t ‹52ªp L‰á1ÿ1ÀHÇA è sôÿI‹FL‰(1ÀI‰^H‹UØdH+%( uQHƒÄ[A\A]A^]ÃfH‹59õo L‰çL5/õo èšãÿ…Àt˜H‹5ÿôo L‰çè‡ãÿA‰À¸þÿÿÿE…Àu¬L5ãôo épÿÿÿè©õâÿf „ ó úUH‰åATI‰üHƒìH‹5øôo dH‹%( H‰Eè1Àè4ãÿA‰ÀHÚôo E…Àu%H‹@H‹ H‹UèdH+%( uTL‹eøÉÃf „ H‹5‰ôo L‰çèñãÿA‰ÀHwôo E…Àt½H‹5Kôo L‰çèÓãÿA‰ÀHÇÀþÿÿÿE…Àu¦H-ôo ë–èöôâÿf D ó úUH‰åAWI‰÷¾ AVAUI‰ÍATI‰üL‰ÿSHì( dH‹%( H‰EÈ1ÀèûâÿH…ÀtHxH5@ H‰Ãè[ãÿA‰Æ…Àt4E1öH‹EÈdH+%( …= HÄ( D‰ð[A\A]A^A_]Ãf „ L)ûL‰ÿHsè±/òÿI‰ÇH…À„ù Æ H‰Ç1ÀH•¸ýÿÿH5@ èéíâÿƒøt41ÀH•ÀýÿÿH5 @ L‰ÿèÌíâÿƒøtL‰ÿè_ðâÿéiÿÿÿf. „ M‹4$1À¹C I‹\$‹bÆp ¾ L‰÷óH«M‰nL‰ùI~H¸ A‰VHt˜ I‰¸ fA‰F1Àè+òüÿ·S 1öƒÀƒàøfAFfA‰F·øL÷èzôâÿ·C L‰öH‰ÚfAFI‹|$I‹L$è¼ÂùÿL‰ÿA‰Æè±ïâÿé»þÿÿA¾ôÿÿÿé°þÿÿè<óâÿff. „ UH‰åAWE1ÿAVAUA½÷ ATSH‰ûHƒì8H‰u¨H‰U¸‰M´dH‹%( H‰EÈH‰ð¾_ H‹¸ H‹¸ˆ ‹@hf‰sH‰} ‰E°H¸bpf_progH‰‰ÈHÁàL$Lt IcÇE¶ $L‰îº H)ÆH| 1ÀHÇÁÿÿÿÿL/Á IƒÄègãÿAÇM9æuÇL‹u¸Eo M…ö„Ž H‹U¨‹E´L‰÷¯‚„ H‹U ‹tè@r L‰÷‹0è&‘ I‰ÁH…Àu-H‹EÈdH+%( uoHƒÄ8D‰è[A\A]A^A_]à D L Û› ¾ IcÅLÅà HÇÁÿÿÿÿD)îH<º 1ÀHcöèÅ ãÿAÅ뢋E´…ÀuÁƒ}°u»H‹E¨€x@ t‹I‰ÁIƒÁ@ë¯è»ñâÿff. „ ó úUH‰åAWAVAUATSHƒì(dH‹%( H‰EÈ1Àƒ?…³ ·OfƒùtQE1äfƒùu(H‹EÈdH+%( …˜ HƒÄ(D‰à[A\A]A^A_]à ‹5F¥p H» ¿ 1Àè nôÿë½ D ‹ I‰õE1äèz9 A‰Æ…Àx£¾ù ‰ÇèG I‰ÄH…À„Û H= ðÿÿ‡Ï ¿ ‹˜ è_ãÿH‰ÆH…À„ L‰&L‰ïèX)ðÿE1ä…Û„… ‰ß膑 H‰ÇI‰Äèd H…À…ª HuÄL‰çè¦{ fnË]ÄH‰E°fHnËH{ fbÁfÖE¸èôãÿI‰ÇH…Àt4ó~E¸H‹u°Hx H‰ÚfÖ@èòéâÿL‰þL‰ïèG+ðÿ„Àu L‰ÿè›ìâÿ L‰çE1äè w D‰÷è%îâÿé°þÿÿ‹5 ¤p ¿ 1ÀE1äH Ùf Hª€ èílôÿëà ‹5ö£p A‰Ø¿ 1ÀH ±f H*€ èÅlôÿë› A¼ÿÿÿÿéUþÿÿèÀïâÿL‰çèìâÿéëþÿÿ ó úUH‰åAWAVI‰þAUATSH‰óHƒì(dH‹%( H‰EÈ1À€=|£p …é ·KfƒùtGfƒùt‹5g£p HÜ ¿ 1Àè@lôÿH‹EÈdH+%( …× HƒÄ(1À[A\A]A^A_]à @ M‹®HX M…ítÌD‹c L‰ïD‰æèm)ðÿH…Àt¸L‹8A‹Gx…Àt1Û I‹—€ ‰ØfAnÄfnËI‹¾ X fbÁH‹4ÂfÖE¸è]5õÿH…ÀtPH‹@ H‹U¸ƒÃÇ€Ô H‰˜ L‰¨ A9_xw§éJÿÿÿf. „ H‹5álp H‰ßè¡Oðÿéÿÿÿ @ ƒÃA;_x‚sÿÿÿéÿÿÿèaîâÿó úUE1ÉH‰åAWAVAUATSHì¸ H‰½@ÿÿÿH‰µ`ÿÿÿH‰8ÿÿÿdH‹%( H‰EÈ1À€yc ÇEœ t,H‹EÈdH+%( …h Hĸ D‰È[A\A]A^A_]à @ ·z H‰ÓHÇ èU ãÿI‰ÇH…À„5 HEœ1ÿM‰üH‰…HÿÿÿHE H‰…0ÿÿÿf D H‹µHÿÿÿè 4 ‰Eˆ…À…X ‹}œèé5 ‰…\ÿÿÿ…ÀˆË H‹…@ÿÿÿH p H‰PÿÿÿHƒ¸@\ L‹¸H\ t HƒÀ@H‰…Pÿÿÿ‹½\ÿÿÿ¾ù èz I‰ÅH…À„N H= ðÿÿ‡B 8· †ý IEIƒ½€ H‰…xÿÿÿ„à A‹MxA;Ä …² A;M|…¨ A‹½ …ÿ„ A‹… …À„ A‹µ” …ö„õ 9Á…ì ‰M€èu H‰ÇI‰Æè ` ‹M€H…À… A‹… H‹µ0ÿÿÿL‰÷‰pÿÿÿ‰E€èw ‹U fnE€H‰…(ÿÿÿfHnÊHz H‰•hÿÿÿfbÁfÖE€èÂþâÿ‹pÿÿÿH…ÀtGó~E€H‹•hÿÿÿHx H‰E€H‹µ(ÿÿÿfÖ@è²åâÿH‹u€H‹½Pÿÿÿè'ðÿL‹E€‹pÿÿÿ„À„z …É„æ ID$L‰}ˆE1ÀH‰…hÿÿÿ‰ÈH‰…pÿÿÿL‰u€M‰Æ D I‹…€ ¹C L‰çJ‹4ðI‹…ˆ B‹°1ÀóH«I‰t$H‹½hÿÿÿD‰ñA‰T$º H‹µxÿÿÿIƒÆH¸ fA‰T$H‹U€I‰$è,øÿÿ·S 1öƒÀƒàøfAD$I‰×fA‰D$·øLçè6ìâÿH‹}ˆH‰ÚL‰æfE|$H‹`ÿÿÿèzºùÿL9µpÿÿÿ…MÿÿÿL‹}ˆL‹u€‰EˆH‹…8ÿÿÿ€xc tuL‰ïèMçâÿL‰÷èÅq ‹Eˆ…À… ‹½\ÿÿÿèÏèâÿ‹}œé ýÿÿ € E1öéÈþÿÿ „ D‹Eœ‹5ªžp 1ÀH Ía H–{ ¿ è|gôÿë»f. „ A‹E1öI|$Hº I‰$·S IÇD$ IÇD$ A‰D$ I‹E‰UˆI‰D$è;ëâÿ‹Mˆ¿ AfA‰D$è¥üâÿH‰ÆH…À„Ž L‰(H‹½PÿÿÿE1íè—"ðÿH‰ÚL‰æL‰ÿH‹`ÿÿÿèR¹ùÿ‰Eˆéõþÿÿf. „ ‹5Þp ¿ 1ÀM‰çH ¹` Hjz èfôÿ‹½\ÿÿÿè²çâÿA¹ÿÿÿÿH‹=íÏo fHnÃH{Ö H‹µ0ÿÿÿH›ôÿÿD‰MˆH…ÿL‰} HDøH‹…@ÿÿÿ€H\ H‹…`ÿÿÿ)E°H‰E¨è7b D‹Mˆ…À… L‰ÿD‰Mˆè¢åâÿD‹Mˆé%ûÿÿè„þâÿM‰çE1É‹8I‰Åƒÿ„tÿÿÿƒÿH²- L%5 LEàè¦öâÿ‹5p ¿ H $` I‰ÀM‰áH¿y 1ÀèÐeôÿA‹E ƒøA”Áƒø”ÀA ÁE¶ÉAƒééÿÿÿè þâÿ‹8èSöâÿ‹5±œp H Ö_ 1ÿI‰ÀH:z 1ÀèƒeôÿD‹Mˆé<ÿÿÿ‹5ˆœp ¿ 1ÀM‰çE‹… H \_ Hµx èPeôÿL‰ïè¸äâÿL‰÷è0o ‹½\ÿÿÿèEæâÿA¹ÿÿÿÿéŽþÿÿM‰çL‰ïèäâÿ‹½\ÿÿÿè$æâÿA¹ÿÿÿÿémþÿÿH‰ÇM‰çènäâÿ‹5 œp ¿ 1ÀH ê^ Hy èÞdôÿ‹½\ÿÿÿèãåâÿD‹Mˆé.þÿÿM‰ç‹½\ÿÿÿèÌåâÿA¹ÿÿÿÿéþÿÿ‹5¿›p ¿ 1ÀM‰çH š^ Hóx èŽdôÿébÿÿÿè”çâÿAƒÉÿéwùÿÿL‰ïM‰çèàãâÿL‰÷èXn ëŸL‰Ç‰M€èËãâÿ‹M€ésûÿÿ ó úUI‰ø¹ I‰ñH™õÿÿH‰åHì dH‹%( H‰Eø1ÀH}€HµpÿÿÿHÇ…xÿÿÿ óH«H‹¸š L‰ÉL‰ÇÆE™@H‰…pÿÿÿÆEšÆE›@ÇE è«ÀðÿH‹UødH+%( uÉÃèÕæâÿ D ó úUH‰åAWAVAUATSH‰ûHì8 D‹WhdH‹%( H‰EÈ1ÀD9—´ uD9Wlt#H‹EÈdH+%( …» HeØ[A\A]A^A_]ÃH‹CpH‰÷‹³€ I‰ÖL‹cxH‰…¨ýÿÿ…ö…í E1ÛAƒú„ ‹K1ÀHO2 L‰÷¾ D‰•°ýÿÿL‰¸ýÿÿè åâÿD‹•°ýÿÿL‹¸ýÿÿE…Ò„ D‰•¸ýÿÿE1íL½ÀýÿÿH‰°ýÿÿH‹¨ýÿÿL‰µ¨ýÿÿE‰îM‰Ýf D H‹µ°ýÿÿD‰ñL‰êL‰ÿIƒÄHƒÃèƒòÿÿA‹D$üD‰ñM‰øHƒìL‹KøAƒÆH‹½¨ýÿÿPHw ¾ 1ÀèqäâÿXZD9µ¸ýÿÿu¦M‰ëL‰ßèKl éÓþÿÿf D D‰•¸ýÿÿè”"ðÿD‹•¸ýÿÿH…À„÷þÿÿ‹p Hx è¨ D‹•¸ýÿÿI‰Ãéßþÿÿf „ L½ÀýÿÿL‰Ú1ÉH‰ÞL‰ÿL‰¸ýÿÿèÒñÿÿA‹$Hƒì‹K¾ M‰øH¸v L‰÷PH‹…¨ýÿÿL‹1ÀèÃãâÿYL‹¸ýÿÿ^éRÿÿÿèÀäâÿó úU¹ H‰åAWIÇÇêÿÿÿAVA‰þAUATSH‰óHµàþÿÿH‰÷Hì dH‹%( H‰EÈ1ÀÇ…Üþÿÿè óH«H‰ØHÁè t/H‹EÈdH+%( …h HÄ L‰ø[A\A]A^A_]à € H…ÜþÿÿD‰÷H‰ÂH‰…Èþÿÿè5 A‰Ä…À…´ D‹…ÜþÿÿL-ÖÄn 1É1ÿL‰èA¹ M‰Ãëm @ LcxIWM‰úI9ÐrkHcP…Ò~A9Ór^H…ÞtYD‰Ö÷ÞE…Òx IƒçüB‹´=àþÿÿA‰ÒA÷Ú…Òx HƒâüD‹”àþÿÿD¯ÖƒÁHƒÀ IƒÂIƒâøD׃ù t$HcL‰ÎHÓæHƒÂI9Ðs…H÷ÖƒÁHƒÀ H!óƒù u܉½ÄþÿÿHÇø èÑõâÿI‰ÇH…À„^ LPH‰X1À¹ L‰×I—ø ¾ óH«D‰áëA € ÷ØA‰ÁD‰À÷ØE…ÀyqIc} …ÿxHƒçøI‰:A¯ÁHƒÀHƒàøHƒÁIƒÅ ƒù tnH‰ðHÓàH…ØtéA‹EMcE…Àx¯HcøHƒçüD‹Œ=àþÿÿE…Àx3IƒàüE‰ :B‹„àþÿÿC‰ë” D IƒàüB‹„àþÿÿëçf. „ D‰ÀE‰ :÷ØéiÿÿÿfH‹•ÈþÿÿL‰ÖD‰÷L‰•ÈþÿÿL%)Ãn L-®Y è¹3 L‹•Èþÿÿ…ÀA‰Æ… L‰½ÈþÿÿM‰çM‰Ôë" „ IcG…Ày[AƒÆIƒÇ Aƒþ „… ¸ D‰ñHÓàH…ØtÞIc…ÀxÏHƒàü‹¼àþÿÿA9<t¾‹5Ü•p L‰é1ÿ1ÀHòs èµ^ôÿIcG…Àx¥Hƒàü‹¼àþÿÿA9<t”‹5ª•p L‰é1ÿ1ÀHà- AƒÆIƒÇ è{^ôÿAƒþ …{ÿÿÿL‹½Èþÿÿ‹…ÄþÿÿAÇè A‰Géýüÿÿ @ è«öâÿIÇÇòÿÿÿ‹8èíîâÿ‹5K•p ¿ Hk- H‰Á1Àè!^ôÿéÅüÿÿ @ èsöâÿ‹8è¼îâÿ‹5•p ¿ H:- H‰Á1Àèð]ôÿL‰ÿIÇÇòÿÿÿèQÝâÿé…üÿÿèçàâÿIÇÇôÿÿÿétüÿÿff. „ ó úUH‰øH‰åHƒìdH‹%( H‰UøH‹WöÂtHc tÁn …ɉœ öÂtHc lÁn …ɉh öÂtHc dÁn …ɉ4 öÂtHc \Án …ɉ öÂtHc TÁn …É‰Ì ö tHc LÁn …ɉ˜ öÂ@t Hc DÁn …Éyhö€t Hc @Án …Éy@€æt Hc<Án …ÒyH‹EødH+%( … Éà HƒâøHˆø H)LëÖf D HƒáøHø H)TH‹PëªfHƒáøHø H)TH‹Péÿÿÿ € HƒáøHø H)TH‹PéOÿÿÿ € HƒáøHø H)TH‹Péÿÿÿ € HƒáøHø H)TH‹Péçþÿÿ € HƒáøHø H)TH‹Pé³þÿÿ € HƒáøHø H)TH‹Péþÿÿ € HƒáøH—ø H)TH‹WéKþÿÿèâÞâÿfó úUH‰øH‰åHƒìdH‹%( H‰UøH‹WöÂtHc „¿n …ɉœ öÂtHc |¿n …ɉh öÂtHc t¿n …ɉ4 öÂtHc l¿n …ɉ öÂtHc d¿n …É‰Ì ö tHc \¿n …ɉ˜ öÂ@t Hc T¿n …Éyhö€t Hc P¿n …Éy@€æt HcL¿n …ÒyH‹EødH+%( … Éà HƒâøHˆø HLëÖf D HƒáøHø HTH‹PëªfHƒáøHø HTH‹Péÿÿÿ € HƒáøHø HTH‹PéOÿÿÿ € HƒáøHø HTH‹Péÿÿÿ € HƒáøHø HTH‹Péçþÿÿ € HƒáøHø HTH‹Pé³þÿÿ € HƒáøHø HTH‹Péþÿÿ € HƒáøH—ø HTH‹WéKþÿÿèòÜâÿfUH‰åAWAVAUATSHì Hƒ $ Hƒì8dH‹%( H‰EÈ1ÀI‰üH=Å HÇ…¸ïÿÿ èŠéâÿH…À„É H‰Çè)ÕâÿH‰…¨ïÿÿH‰ÇH…À„® Lµ¸ïÿÿL-x L‰òL‰îèýÜâÿH‰ÁH…À„ HÀïÿÿL=É ëL‰òL‰î1ÿèÓÜâÿH‰ÁH…Àt[¾ H‰ß1ÀM‰àL‰úè¶Úüÿ1öH‰ßè¬Öâÿ…ÀuÈA¼ H‹½¨ïÿÿèfØâÿH‹EÈdH+%( u$HÄ8 D‰à[A\A]A^A_]ÃfE1äëÉ E1äëÍèÎÛâÿff. „ UH‰åAWAVAUATSHì Hƒ $ Hƒì(H‹H‰½¸ïÿÿdH‹%( H‰EÈ1ÀH…Ét}1ÛL¥ÀïÿÿL== g L--P ë @ H‹…¸ïÿÿHƒÃH‹ ØH…ÉtLL‰ç1ÀM‰èL‰ú¾ A‰ÞèÌÙüÿL‰çèDþÿÿ„ÀtÈH‹EÈdH+%( u!HÄ( D‰ð[A\A]A^A_]à @ A¾ÿÿÿÿëÐèûÚâÿff. „ ó úUH‰åAUATSHƒìdH‹%( H‰EØ1ÀHƒ t2H‰óèQ"ðÿ1ÿHÇEÐ I‰Äè?"ðÿL‰æH‰Çèdêâÿ…Àu0H‹UÐ1ÀH‰H‹UØdH+%( …ˆ HƒÄ[A\A]]Ãf „ H=Ë& èDçâÿH‰ÁH…ÀtKLmÐ1ÀLO ¾ H g L‰ïèëâÿ…Àˆ> H‹}Ѐ?/„¦ è1ýÿÿ„À…yÿÿÿL‰ïèÈ H5ñó L‰çèÂéâÿ…À„ H5{` L‰çè«éâÿ…À„S H5U¾ L‰çè”éâÿ…À„d H5TÖ L‰çè}éâÿ…À„] H5 & L‰çèféâÿ…À„R H5až L‰çèOéâÿ…À„G A€<$suA€|$huA€|$ L-û—m „Œ H5C~ L‰çèéâÿ…À„: H5,ó L‰çèÿèâÿ…À„/ H5ó L‰çèèèâÿ…À„) H5òò L‰çL-ß–m èÊèâÿ…Àt-L‰æH=Dk 1Àèuœ H‹}ÐèLÕâÿ1Ò¸ÿÿÿÿéFþÿÿL-©˜m L‰ïèýÿÿ…Àˆ• H˜H}ÐL{M ¾ I‹LÅ Hsg 1Àè„éâÿ…À‰üýÿÿë¥f. „ L-ù—m ë® € 1öè Óâÿ…À„Ñýÿÿéwÿÿÿ @ L-¡—m ë† € L-a—m ésÿÿÿL-5—m égÿÿÿL- —m é[ÿÿÿH5ìL L‰âH=‹j 1ÀH‰ñè™› é ÿÿÿL-½–m é/ÿÿÿL-q–m é#ÿÿÿè÷×âÿL- –m éÿÿÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀèP ðÿH5žñ H‰Çèqçâÿ…À•ÀH‹UødH+%( uÉÃè–×âÿf D UH‰åAWAVL}°E1öAUD‰ñI‰ÕATI‰ôHu¤SH‰ûHƒìHdH‹%( H‰EÈ1ÀD‰ðH‰ß¢H‡û‰}¤L‰ÿ‰U¬º ‰M¨‰EœèuÒâÿHu¬H}´º ècÒâÿHu¨H}¸º èQÒâÿ‹MœÆE¼ …ÉtND‰ñ¸ H‰ß¢H‡ûA‰ÀA‰Á‰ÂAÁèAÁéƒâAƒàAƒáAƒø„‘ Aƒø~$Áè %ð AÁëf D ºÿÿÿÿA¹ÿÿÿÿA¸ÿÿÿÿHƒìL‰æL‰ùH‰ßR1ÀL‰êè Õüÿ¾$ H‰ßA‰ÄèÏÜâÿI‰ÀX¸i ZM…Àt IcÄÆDÿ 1ÀH‹UÈdH+%( u6HeØ[A\A]A^A_]à „ A‰ÀÁè AÁè%ð E¶ÀAÁAƒÀézÿÿÿè Öâÿff. „ ó úU1ÉH‰åSH‰ûHƒì(dH‹%( H‰Eè1À‰ÈH‰ß¢H‡û‰Hu܉}ÜH‰ß‰Uäº ‰Màè ÑâÿHuäH{º è÷ÐâÿHuàH{º èåÐâÿÆC H‹EèdH+%( uH‹]øÉÃè‡Õâÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH£% é¹ýÿÿèDÕâÿ @ ó úU¿€ H‰åATHƒìdH‹%( H‰Eè1Àè™çâÿI‰ÄH…ÀtHl% ¾€ H‰Çèmýÿÿ…ÀxH‹EèdH+%( uL‰àL‹eøÉÃL‰çE1äè5ÑâÿëÚèÎÔâÿff. „ ó úUH‰åAWAVI‰þAUI‰õATS1ÛHƒìXdH‹%( H‰EÈ1Àë fƒÃHx¾- èÏÚâÿH…ÀuêL‰ïE1äë fAƒÄHx¾- è®ÚâÿH…ÀuéAƒü„ï E1äƒû„ƒ L}€º L‰öL‰ÿèßÕâÿ…À…§ HMÀE1Àº L‰îL‰ÿèêâÿL‰ÿA‰Æè%Øâÿ¸ E…öuWD‹uÄD+uÀMcöƒû„— E„ä„Ž ¾- L‰ïèAçâÿL)èL9ð•À¶Àë ‹5¾‡p L‰éHˆf 1ÿè™Pôÿ¸ H‹UÈdH+%( uRHƒÄX[A\A]A^A_]Ãf D ‹5~‡p L‰ñ1ÿ1ÀHÔÄ èWPôÿ¸ ë¼A¼ éÿÿÿ D L‰ïèXÖâÿéuÿÿÿè>Óâÿf. „ @ UH5©’ H=Jº H‰åAWAVAUATSHƒì8dH‹%( H‰EÈ1ÀHÇE° HÇE¸ HÇEÀ èÅéâÿH…À„ I‰ÄHE°LmÀH‰E¨H]¸L5ù¹ fL‰áº L‰îH‰ßèíãâÿH…À~`L‹}¸º L‰öL‰ÿèÔÐâÿ…ÀuÐI H5ô" èP×âÿH‰ÇH…Àt¸H‹U¨1ÀH5Þ" è&Ìâÿƒøu¡ò … òYM°òM°ë D òM°f(ÁfTׇ f.Àz!f.‰… wf/‡… s f. ½‡ zt5H‹}¸ègÎâÿL‰çèŸÕâÿòE°H‹EÈdH+%( u'HƒÄ8[A\A]A^A_]Ë5Ú…p H e 1ÿ1Àè¶Nôÿë´è¿Ñâÿ‹5½…p HÒd 1ÿ1Àè™Nôÿò±… ë¥ff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1À1HÁâ ‰ÀH ÐH‹UødH+%( uÉÃèTÑâÿ @ ó úUH‰åATHƒì8òª™p dH‹%( H‰Eè1À€=œ™p t"H‹EèdH+%( …À L‹eøÉÃf „ LeÐHuÌÆi™p L‰çèÙúÿÿH5>| L‰çèªÕâÿH…Àt}ƒ}Ìv_1ɸ H‰ß¢H‡û…À”Â…ÿ@”Æ@òu@…Ét<‰ÉfïÀ‰ÿ‰ÀfïÉòH*ÁòH*ÏòYÁfïÉòH*Èò^Áòë˜p éTÿÿÿf D è;ýÿÿòÓ˜p é<ÿÿÿf D fïÀé-ÿÿÿèJÐâÿf. „ ó úUH5ßH H‰åATSH‰ûHƒìL‹'dH‹%( H‰Eè1ÀL‰çèÍßâÿ…ÀuHU ÆC ÆC H‰C(H5l L‰çè§ßâÿ…ÀuÆC ÆC H‹EèdH+%( u HƒÄ[A\]Ãè¾Ïâÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀèÀ+ „Àt H‹EødH+%( u"ɸ Ãf D H‹EødH+%( uÉé °öÿèVÏâÿf D ó úUL H‰åHƒìdH‹%( H‰Eø1À‹F…ÀHHž LDÀH‹EødH+%( uH‹H‰×¾( 1ÀÉH é…ÍüÿèðÎâÿó úULt H‰åHƒìdH‹%( H‰Eø1À‹F…ÀHxÿ LDÀH‹EødH+%( uH‹H‰×¾( 1ÀÉH! é%ÍüÿèÎâÿó úULM¬ H‰åHƒìdH‹%( H‰Eø1Àƒ~H‰ LEÀH‹EødH+%( uH‹H‰×¾( 1ÀÉHÐ éÆÌüÿè1Îâÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉéÀfæÿèûÍâÿff. „ ó úUH‰åAVI‰öH5y AUI‰ýATSH‰ÓHƒìdH‹%( H‰EØ1Àè™ÄðÿA‰Ä„Àu"H‹EØdH+%( u?HƒÄD‰à[A\A]A^]à He% L‰öL‰ïèþñÿHÝ. L‰öL‰ïH‰èéñÿ‰Cë²è_Íâÿff. „ @ ó úUH‰åAVI‰öH5å AUI‰ýATSH‰ÓHƒìdH‹%( H‰EØ1ÀèùÃðÿA‰Ä„Àu"H‹EØdH+%( u?HƒÄD‰à[A\A]A^]à Hض L‰öL‰ïè^ñÿHïJ L‰öL‰ïH‰èIñÿ‰Cë²è¿Ìâÿff. „ @ ó úUH‰åAWAVI‰öAUI‰ýATSH‰ÓHƒìdH‹%( H‰EÈ1Àè>eæÿA‰Ä„Àt'H‹EÈdH+%( u~HƒÄD‰à[A\A]A^A_]Ãf D H5þ L‰ïè!ÃðÿA‰Ç„ÀtÃL½E L‰öL‰ïL‰Âè¥ ñÿHƒøu¨HÚ L‰öL‰ïE‰üèŠ ñÿLE L‰öL‰ïH‰L‰Âèr ñÿ‰CésÿÿÿèåËâÿ D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉépdæÿè«Ëâÿff. „ ó úUH‰åAWAVI‰öAUI‰ýATSH‰ÓHƒìdH‹%( H‰EÈ1Àè^cæÿA‰Ä„Àt'H‹EÈdH+%( u~HƒÄD‰à[A\A]A^A_]Ãf D H5î L‰ïèÂðÿA‰Ç„ÀtÃLD L‰öL‰ïL‰Âè• ñÿHƒøu¨HÊ L‰öL‰ïE‰üèz ñÿL}D L‰öL‰ïH‰L‰Âèb ñÿ‰CésÿÿÿèÕÊâÿ D ó úUH‰åATI‰ôH5v SH‰ûL‰çHƒìdH‹%( H‰Eè1ÀèmÏâÿH…Àt@HW H zÒo fHnÈfHnÁ1ÀflÁƒ¨ H‹UèdH+%( ugHƒÄ[A\]à H5l‹ L‰çèÏâÿH…Àt,H HFËo fHnÐfHnÂ1Àflƒ¨ ëª D H5ß L‰çèÙÎâÿH…ÀuÀ¸¡ÿÿÿëŠèøÉâÿ „ ó úU1ÒH‰åAWAVAUATI‰üSH‰óHìˆ ‹ Z’p dH‹%( H‰EÈ1À1ÀÇE f‰EÆf‰U¿ÆEÁ …Étr¾, L‰çèåÏâÿH…Àu¾$ L‰çèÓÏâÿH…À„‚ ‹5x}p L‰á¿ 1ÀH] A¾ èHFôÿH‹EÈdH+%( … HeØD‰ð[A\A]A^A_]à º H5¤\ H=Í‘p èÈÊâÿA‰Æ…Àˆ- Ç“‘p é\ÿÿÿf D HM€E1Àº L‰æH=’‘p è]ßâÿA‰Æ…À…XÿÿÿHcu ‹U¤)òƒúFÿÿÿ‹}‹E˜‹Mœ‰½hÿÿÿ‹}”‰…pÿÿÿ‰½tÿÿÿH}¿‰`ÿÿÿH‰½xÿÿÿ9ÈtHcEˆ;EŒ„ð A¶ˆE¿L=‘ˆm LæHcÒE1íD‰µ\ÿÿÿH=ß I‰öH‰PÿÿÿL‰ûI‰×ë „ H‹;HƒÃAƒÅH…ÿ„l L‰úL‰öèaÆâÿ…ÀuÝIcÅLmÂH ˆm º HÁàL‰ïD‹µ\ÿÿÿH‹PÿÿÿH‹tèÛÖâÿH‹½xÿÿÿèïÊâÿL‰ïI‰ÇèäÊâÿ‹U¬+U¨I‰À‹…tÿÿÿ+…hÿÿÿt‹…`ÿÿÿ+…pÿÿÿÆDþDÆHcöH‰÷H‰µ`ÿÿÿè)î H‰I‰ÇH…À„R D‹M¨L‰ïD‰pÿÿÿèƒÊâÿ‹U˜H‹½xÿÿÿH‰…hÿÿÿ‹]‰•tÿÿÿèdÊâÿHƒìL‹…hÿÿÿL‰ÿH‰ÁHc…pÿÿÿH‹µ`ÿÿÿI‰ÁLàP‹E¬D)ÈD‹M”PHc…tÿÿÿAUA)ÙH‰ÂLàAPL‹…xÿÿÿP‹Eœ)ÐH¢ PHcÃIÄ1ÀATè{ÅüÿHƒÄ@éŠýÿÿf‹5Þzp H] ¿ 1Àè·CôÿéjýÿÿfLmÂL‰öL‰ú¹ L‰ïD‹µ\ÿÿÿH‹Pÿÿÿè+Éâÿé«þÿÿf D ‹tÿÿÿ9hÿÿÿt ÆE¿+éþÿÿH ¾ 1ÀèöÄüÿ‹E”Hcu ‹U¤‰…tÿÿÿ‹E)ò‰…hÿÿÿ‹Eœ‰…`ÿÿÿ‹E˜‰…pÿÿÿé¼ýÿÿA¾ôÿÿÿéÑüÿÿè$Æâÿ @ ó úU¹ H‰åATL¥`ÿÿÿL‰çHì˜ dH‹%( H‰Eè1ÀóH«¸!€ÿÿHÇ…pÿÿÿ f‰EˆH¸ ÿÿÿÿHÇ…xÿÿÿ H‰EÀèl¦öÿƒøOL‰çè/cøÿA¸ÿÿÿÿE1É1Ò¿* ¹ÿÿÿÿL‰æ1Àè ÃâÿA¸ÿÿ ‰ÇƒøÿuCH‹EèdH+%( uEL‹eøL‰ÀÉà 1ÿèažöÿHº H…Àt‹PHÁâ H •hÿÿÿë‹fè;ÃâÿI¸ÿÿ ÿÿÿÿë¬è*Åâÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸÿÿ ÃèêÄâÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1À€=¯p ¶§p tH‹UødH+%( uGÉà @ ¿ èFœöÿH‰ÇH…ÀtH5õ èÂröÿ„Àu¶gp Æap ë¹f D ÆQp ëèèZÄâÿf. „ ó úUH‰åSH‰ûHƒìdH‹%( H‰Eè1Àè\ „Àt H{ ”ÀH‹UèdH+%( uH‹]øÉÃèÄâÿ ó úUH‰åAVI‰öAUI‰ÍATSH‰ûHƒì dH‹%( H‰EØ1ÀHƒ u€úWt¶ÒHO öuAH5³¤ L‰÷èjÓâÿA‰Ä…ÀtKE1äH‹EØdH+%( …É HƒÄ D‰à[A\A]A^]à D H5° L‰÷è)ÓâÿA‰Ä…Àu©L‰kë¼ @ ‹Ú•p ‹SfInÅH‹{LèfHnÈHcflÁ9Ð|0…Òt_ÒHcòHiö ‰S)EÀèç¼âÿH‰ÇH…ÀtPH‰CfoEÀHcHiÀ º L‰öHÇHÇG HƒÇGèèŒÿñÿƒé4ÿÿÿ @ ¾ # º ë¡è¿ÂâÿAƒÌÿéÿÿÿf D ó úUH‰åAWAVAUATSHì Hƒ $ Hƒì8fïÀº E1ídH‹%( H‰EÈ1ÀLµÀïÿÿI‰ôH‰ûL‰ö)… ïÿÿ)…°ïÿÿèñ¤ôÿH5,¯ L‰÷èbµòÿ„Àt.H‹EÈdH+%( …Å HÄ8 D‰è[A\A]A^A_]Ãf D Hµ ïÿÿHþÿÿL‰÷è×: A‰Å…Àu`H‹…¸ïÿÿH…ÀtT‹• ïÿÿ…Ò~]E1ÿE1öë" D ‹• ïÿÿAƒÇIÆ D9ú~:H‹…¸ïÿÿH‹•¨ïÿÿL‰æH‰ßLòH‰B躤ôÿ…ÀtÆA‰ÅH‹½¨ïÿÿèç½âÿéDÿÿÿf…ÒH‹½¨ïÿÿ•ƒøX è˽âÿé(ÿÿÿèaÁâÿó úUH‰åAWAVAUATI‰üSH‰óHƒìL‹ndH‹%( H‰EÈ1ÀèÝÝôÿA‰À1ÀE„Àu#H‹UÈdH+%( …ê HƒÄ[A\A]A^A_]ÃL‰çèhñôÿLpL‰÷èüÃâÿH‹S1öL‰ïHƒÀ·R HƒàøL|(L‰úèÊÁâÿH‹CAÇE H…Àty‹Pƒúÿ„} ¸ AÁçóA~$I}(L‰öD øA‰EI‹D$I+$fHnÈI‹D$A‰Uº flÁI‰E AEèýñÿH‹KH‹SL‰îH‹;è¯ùÿ÷ØÀé#ÿÿÿf D ‹% ëŠ € ¸ é~ÿÿÿè!Àâÿó úUH‰åATHƒì8L‹¢ X dH‹%( H‰Eè1ÀH‰}À·z H‰uÈHÇ( H‰UÐètæ H‰EØH…Àt7L‰çHUÀH5iþÿÿèäþôÿH‹}ØA‰Äè¼âÿH‹EèdH+%( u(D‰àL‹eøÉË5žsp HkS ¿ A¼ÿÿÿÿès<ôÿëÉè|¿âÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹€æ@u H‰ÂHÁê f‰—š H‰Â‰ÀHÁê0f‰—œ H‰G8H‹EødH+%( uÉÃè¿âÿ € ó úUI‰ÐH‰åHƒìH‹W8dH‹%( H‰Eø1ÀH‰A÷À t!·‡š ·œ ‰ÒHÁà HÁá0H ÈH ÐH‰H‹EødH+%( uÉÃ諾âÿff. „ ó úUH5É H‰åSH‰ûHƒìdH‹%( H‰Eè1Àè5ÎâÿA‰ÀH0 E…Àt H5nÉ H‰ßèÎâÿ…ÀH HEÃH‹UèdH+%( uH‹]øÉÃè0¾âÿó úUH5 Æ H‰åATI‰üHƒìdH‹%( H‰Eè1ÀèÄÍâÿA‰À¸ E…ÀtH5åÅ L‰çè¨Íâÿ…À”À¶ÀH‹UèdH+%( uL‹eøÉÃèƽâÿf D ó úUH‰åAWAVAUATSHƒì8H‰} H‰u¨dH‹%( H‰EÈ1ÀH…Òu'H‹UÈdH+%( …‘ HƒÄ8[A\A]A^A_]à D Le°I‰×I‰õH‰ófInÄE1öflÀ)E° H‰ßIƒÆHÈ èµZøÿM9÷uèèÛöÿƒø„" L‰øH‹M¨HÁàLøL<ÁE1öAƒ} uhéÉ 1öL‰ïè6ªðÿH‰ÃH…À„‚ A‹FI‹~0HÁà H Cèþz H‰ƒ˜ H‰Çèïz I‹>H‰ƒ èGµâÿH‰ƒ H‹E¸H‰]¸L‰#H‰CH‰L‰÷è–•öÿI‰ÆH…ÀuŽIň M9ï…nÿÿÿH‹} L‰æèr5ðÿ1ÀéÜþÿÿ H‹}°H‹ L9çt @ èCÔðÿH‰ßH‹L9çuð¸ÿÿÿÿé¯þÿÿf D 1öL‰ïèn©ðÿH…ÀtÁH‹U¸Iň H‰E¸L‰ H‰PH‰M9ï…÷þÿÿë‡ D H‹u¨H‹} L‰úè :ðÿé\þÿÿèæ»âÿf D ó úUH‰åAWAVAUATI‰ôSH‰ûHƒìdH‹%( H‰EÈ1ÀèÑöÿÿ„Àu5‹ƒè A+„$è H‹UÈdH+%( …é HƒÄ[A\A]A^A_]à D H‰ßè „À„° L‹« L=ìë L‰þL‰ïè?ÀâÿH…ÀtH5 L‰ïè+ÀâÿH…ÀtZM‹´$ L‰þL‰÷èÀâÿH…ÀtH5ñ L‰÷èÿ¿âÿH…ÀtCL=† L‰ïL‰þèè¿âÿL‰þL‰÷I‰ÅèÚ¿âÿM…ítH…À…/ÿÿÿ¸ÿÿÿÿé3ÿÿÿfH…À„ÿÿÿ¸ é ÿÿÿ D L‰çè` „À…@ÿÿÿéöþÿÿ螺âÿf. „ @ ó úUH‰åSHcßHƒìdH‹%( H‰Eè1Àƒûè— HÁãA‰ÀH©Æo HØE„ÀuH‹UèdH+%( uH‹]øÉà @ H!Æo HØëÛè'ºâÿ € ó úUH‰åSH‰ûH=;x HƒìdH‹%( H‰Eè1Àè¥öÿH…Àt8H5uˆ H‰Çè!höÿ„Àt H{‚ ”ÀH‹UèdH+%( u H‹]øÉà D H=ž è\öÿH…ÀtÊëµè ¹âÿó úUH‰åAUATSHƒìdH‹%( H‰EØ1Àƒÿ ‰ûI‰ôL-»Åo è– A‰ÀHcÃHÁàIÅE„À…Ð …Û…ˆ €=µ‚p „ HÄ‚p M…ätGH5´‡ L‰çè ˜öÿ„À„° H ¡‚p M‰àL‰á1ÀD‹ ž˜n HM ¾d H‰ßè~·üÿH‰Ø H‹UØdH+%( …¹ HƒÄ[A\A]]Ãf. „ I‹EƒûuÏM…äHÛv ¾d LDâH p H‰Â1ÀH‰ßL‰áè ·üÿH‰Øë „ L-iÄo IÅ…Ûu²é%ÿÿÿ D H ñp I‹UL‰á1ÀD‹í—n ¾d H‰ßèÔ¶üÿH‰ØéTÿÿÿ @ M…ä… ÿÿÿÆœp L%Ov éíþÿÿè¸âÿ € ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ɾ é« ðÿèÖ·âÿf D ó úUH‰åHƒìL‹‡ dH‹%( H‰Eø1ÀHÕu M…ÀLDÀƒtH‹EødH+%( u*É1Àà € H‹EødH+%( uÉH5ûç L‰Çéá–öÿè\·âÿff. „ ó úUH‰åAVAUATSH‰ûHƒìH‹¿ dH‹%( H‰EØ1ÀHKu H…ÿHDøƒ{t(E1äH‹EØdH+%( uwHƒÄD‰à[A\A]A^]Ãf D L-sç L‰îèY–öÿA‰Ä„ÀtÂL‹³ M…öt¶H5™ L‰÷觻âÿH…Àu¢H5ª L‰÷è“»âÿH…Àu‘L‰îL‰÷胻âÿH…ÀA•Äézÿÿÿ肶âÿfó úUI‰ñH‰ÖLS… H‰åHƒìdH‹%( H‰EøH‹GH‰ÂHÁê ƒø w‰ÁHQ0m L‹ÈH… M…ÀLDÀH…Òt:H‹ HJt H…ÉHDÈH‹EødH+%( u:ÉHä L‰Ï1Àé„´üÿ @ H‹EødH+%( uÉL‰ÁH›Z L‰Ï1Àé\´üÿèǵâÿ € ó úUH‰åAUATSHƒìdH‹%( H‰EØ1À‹Žp …Àt&H‹EØdH+%( …¯ HƒÄ[A\A]]à „ I‰üH‰óè• „ÀtËL‰çèY˜öÿI‰ÄH…Àt»H=î© èõ‹öÿH=˜› I‰Åèæ‹öÿM…ít A‹L$A9MtFH…Àt‹A‹T$9PuöC „wÿÿÿ‹5 ip HPI 1ÿ1Àèç1ôÿÇá~p éRÿÿÿ „ öC„@ÿÿÿëÇèÏ´âÿff. „ @ ó úUH‰åAUI‰õATI‰ÔSH‰ûHƒìdH‹%( H‰EØ1Àè „Àt ‹C8© € uDH‹“ H…Òt€:it# H‹EØdH+%( uUHƒÄ1À[A\A]]à @ €zbuÚ€zsuÔ @ ©ð tÉH‹EØdH+%( u HƒÄL‰æL‰ï1À[HI A\A]]露üÿè´âÿ € UH‰åAVAUATE1äSHì dH‹%( H‰EØ1ÀèL H…ÀtVI‰ÅHÐûÿÿL5 ë € AƒÄHƒìA¶Ä¹ M‰éPº M‰ð¾ H‰ß1ÀèlÏâÿ1öH‰ßè®âÿZY…ÀtÄH‹EØdH+%( uHeàD‰à[A\A]A^]ÃèX³âÿ „ UH‰åAWD¶ÿAVLµÀûÿÿAUI‰õATS1ÛHìX ‰½Œûÿÿ@ˆ½“ûÿÿdH‹%( H‰EÈ1Àë f D ƒÃè oøÿ9ØŽ! Hc L‰÷1ÀA‰Ø¾ D‰ùèl±üÿH•¸ûÿÿHµ°ûÿÿL‰÷è&\ …ÀˆÞ H‹½°ûÿÿ1ÀH«ûÿÿH•¬ûÿÿH5L è[¬âÿH‹½°ûÿÿA‰Äèì®âÿAƒü…Ò 1ÒŠ•«ûÿÿ‹¬ûÿÿ¾ ¿ ˆÞ‰œûÿÿ‰•”ûÿÿ‰•˜ûÿÿèÃâÿI‰ÄH…À„Ì ‹œûÿÿ‹•”ûÿÿ‰f‰P¶…“ûÿÿAˆD$M…í„ÿÿÿA‹EI‹} pA‰D$A‰uHcöHÁæèΫâÿH…ÀtlIcT$L‰$ÐI‰E éßþÿÿ € €½Œûÿÿ tm1ÀH‹UÈdH+%( u|HÄX [A\A]A^A_]à @ ‹5®ep A‰ØD‰ù1ÿHûF 1Àè„.ôÿ¸ÿÿÿÿ븋5‹ep H8 1ÿèi.ôÿL‰çèÑâÿ¸ôÿÿÿë•‹5hep Hë 1ÿ1ÀèD.ôÿ¸ÿÿÿÿéuÿÿÿèE±âÿ D ó úUH‰åAWAVI‰þAUATSH‰óHƒì‹dH‹%( H‰EÈ1À…ÿ~-‹5 ep HŠF 1ÿèë-ôÿL‰÷è“\ðÿèÎ'ðÿI‰ÆH…À„A ÆC¾ ¿ L‹%Åzp Ç èrÁâÿI‰ÅH…À„ A‹t$…öŽÁ 1Ûë D HƒÃA9\$Ž© I‹$H fF º L‰ï¾ H‹ØD¶@1ÀAPE‰ÁAPèÌâÿL‰îL‰÷è·gñÿZYA‰Ç…Àt®A‹D$…À~ 1Û I‹$H<ØHƒÃèæÖ A9\$èL‰çè×Ö L‰çèx¬âÿL‰ïèp¬âÿH‹EÈdH+%( uhHeØD‰ø[A\A]A^A_]à € I‹I9Öt.I‹4$ @ ‹Šè …ÉAIÁÁøH˜H‹ÆH‰‚Ø H‹I9ÖuÚAÇD$ E1ÿéyÿÿÿA¿ôÿÿÿë‰è”¯âÿ @ ó úUH‰åAWAVI‰öAUATSHìˆ dH‹%( H‰EÈH‹GPH‰…hÿÿÿèXûÿÿ„À„ ¾ ¿ A‰Åèî¿âÿI‰ÇH…À„è 1ÛL‰þ‰ßèÖûÿÿ…ÀurƒÃA8ÝwêA‰ÄH‹…hÿÿÿL‰=yp Æ@ M…ö„Œ H5vc L‰÷è¾âÿ…À… ÇsŽn H‹EÈdH+%( …‰ HĈ D‰à[A\A]A^A_]à A‹A‰Ä1Û…ÿ~ I‹H<ØHƒÃèGÕ A9_êL‰ÿè9Õ L‰ÿèÚªâÿë „ Çþn 뉾 ¿ Çèn èû¾âÿI‰ÅH…À„Û L‰÷èǦâÿH‰…XÿÿÿH‰ÇH…À„ê H…xÿÿÿL=&Ê H‰ÂL‰þH‰…Pÿÿÿè”®âÿI‰ÆH…À„Õ H…sÿÿÿD‰¥`ÿÿÿH]€L‹¥PÿÿÿÇ…dÿÿÿôÿÿÿH‰…hÿÿÿë> @ ‹5Æap 1ÿL‰ñ1ÀH<E èŸ*ôÿH‰ßèDZâÿL‰âL‰þ1ÿè*®âÿI‰ÆH…À„ º H5’D H‰ßè*¯âÿE1À1É1ÒL‰öH‰ßèèÃâÿ…ÀuœH‹hÿÿÿH•tÿÿÿH5! L‰÷è§âÿƒøt‹5@ap L‰ñ1ÿ1ÀH¶D è*ôÿH‰ßèA±âÿH‹wp D¶…sÿÿÿ‹tÿÿÿH…À„“ ‹PH‹0…ÒŽ… ƒêH‰ðHTÖë „ HƒÀH9ÂtgL‹0M…ötïA;uêE:FuäIcFA‹UI‹} HÇÆ BA‰EH˜A‰VH4Å èf¦âÿH…À„Ö Ç…dÿÿÿ IcVL‰4ÐI‰E éËþÿÿfA‹UI‹E …Ò~<ƒêHtÐëf. „ HƒÀH9Æt H‹H…Òtï; uëD:B„ŠþÿÿHƒÀH9Æuá‹5&`p H{C 1ÿ1Àè)ôÿéfþÿÿA‹ED‹¥`ÿÿÿ…À„ L‹=ëup M…ÿ„“ A‹w1Û…ö~I‹H<ØHƒÃè‡Ò A9_êL‰ÿèyÒ L‰ÿè¨âÿ‹dÿÿÿ…ÉuL‰-¡up H‹½Xÿÿÿèý§âÿé½üÿÿD‹¥dÿÿÿM…ítãA‹E1Û…À~fI‹E H<ØHƒÃè&Ò A9]éL‰ïèÒ L‰ï蹧âÿ뮋•dÿÿÿ…ÒtD‹¥dÿÿÿ뼋5B_p 1ÿ1ÀA¼ÿÿÿÿHB è(ôÿéHüÿÿA‹E…Àt%L‹= up Ç…dÿÿÿôÿÿÿM…ÿ…ÿÿÿA¼ôÿÿÿénÿÿÿ‹5ô^p H!B 1ÿ1ÀèÐ'ôÿL‹=Ñtp Ç…dÿÿÿêÿÿÿM…ÿ…ÜþÿÿA‹EA¼êÿÿÿé/ÿÿÿ‹5µ^p Hb 1ÿ1ÀL‰µhÿÿÿD‹¥`ÿÿÿèƒ'ôÿH‹½hÿÿÿèç¦âÿL‹=xtp Ç…dÿÿÿôÿÿÿM…ÿ…ƒþÿÿA‹EécÿÿÿHÇ…Xÿÿÿ Ç…dÿÿÿôÿÿÿé`þÿÿA¼ôÿÿÿédûÿÿè:ªâÿÇ…dÿÿÿôÿÿÿéAþÿÿff. „ ó úUH‰åAWAVAUATSHƒìH‹ dH‹%( H‰EÈ1ÀH9ßtpI‰ýI‰öL=Å ëA D M…ätLA¶D$HƒìE¶D$L‰úA¶L$¾ PE‹ $1À表âÿXL‰àZH‹I9Ýt L‹£Ø I9ÄtìI‹~0H…ÿu¯H‹L‰àI9ÝuàH‹EÈdH+%( uHeØ[A\A]A^A_]Ãèa©âÿó úUH‰åAUATSHƒìH‹ dH‹%( H‰EØ1ÀH9ßt3I‰ýë H»Ø èÛÏ H‹L9ëtL‰àL‹£Ø I9ÄuÝH‹I9ÝuéH‹EØdH+%( u HƒÄ[A\A]]Ãèæ¨âÿf D ó úUH‰åHƒìdH‹%( H‰EøH‹‡¸ H‹€Ø H…ÀtBI‰ÒD¶HH‹VXD‹ H…Ét@R¾ L‰×1ÀAQAPRL‹IHÇÂÿÿÿÿL‹H w èÄâÿHƒÄ H‹EødH+%( u)ÉÃHƒìH ] L‰×1ÀR¾ HÇÂÿÿÿÿèÞÃâÿXZëÈè5¨âÿ D ó úUH‰åHƒìH‹O0dH‹%( H‰Eø1À€ u[‹G8…Àt,H‹EødH+%( ukɺ ¾ H=Û? é.Àâÿf D H‹EødH+%( u?ɺ ¾ H=Ñ éÀâÿfH‹EødH+%( uɺ ¾ H=£ éÚ¿âÿè…§âÿ D ó úUH‰ñH‰ÖH‰åHƒìdH‹%( H‰Eø‹è ™Áê Ѓà)ÐHmm H˜L‹ÂH‹Ø ¶PH‹¸ H‹@H;Ps Hƒx tL‹L¯ÊJD(L‹HM…Éu+fïÀH‹EødH+%( … H‹FH H‹61ÒÉÿàL‹PM…ÒtÌH‹‰À H…Ét;€~ u5H‹IH;QƒÝÇâÿHƒy „ÒÇâÿH¯L‹HL(H‹L‰ë „ 1ÒH‹ H)Ðx>fïÀòH*ÀM…ÉxpfïÉòI*ÉM…ÒxBfïÒòI*Òò^Êò^ÁòYá[ éEÿÿÿ @ H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀë° D L‰ÐAƒâfïÒHÑèL ÐòH*ÐòXÒë« @ L‰ÈAƒáfïÉHÑèL ÈòH*ÈòXÉézÿÿÿèä¥âÿ @ ó úUH‰åAWI‰×AVI‰ÎAUM‰ÍATI‰üSH‰óHƒì(H‰U°H‹7L‰E¸dH‹%( H‰EÈ1Àè=NðÿI‹„$¸ H‹€Ø H…ÀtCH‹SXD¶HD‹ M…ÿ„l RH hÿ ¾ L‰÷AQ1ÀAPRM‹OHÇÂÿÿÿÿM‹èêÀâÿHƒÄ H‹s0L‰÷蚦âÿM‹<$M9ü„Å D I‹„$¸ H‹€Ø H…À„ I9‡Ø „€ L‰þL‰çè˜MðÿI‹„$¸ H‹€Ø H…ÀtGD¶HD‹ H‹E°H‹SXH…À„“ RH ¿þ ¾ L‰÷AQAPRL‹HHÇÂÿÿÿÿL‹ 1ÀèAÀâÿHƒÄ H‹{0L‰ñHþh 1À¾ ès£âÿL‰þH‹E¸L‰êH‰ßÿÐM‹?M9ü…@ÿÿÿH‹EÈdH+%( uzH‹s0HeØ¿ [A\A]A^A_]éÝ´âÿ D HƒìH 5þ L‰÷1ÀR¾ HÇÂÿÿÿÿ趿âÿXZérÿÿÿ € HƒìH þ L‰÷1ÀR¾ HÇÂÿÿÿÿ膿âÿY^é™þÿÿèÚ£âÿf. „ ó úU¹; H‰åATL¥þÿÿL‰çHìè dH‹%( H‰Eè1ÀóH«‹˜mp …Àt$…ÀŸÀH‹UèdH+%( u[L‹eøÉÃf. „ L‰çè8îïÿH‹½@þÿÿ¸ÿÿÿÿH…ÿt º H5]d 膡âÿƒøÀƒàƒèL‰ç‰2mp èÍàïÿ‹'mp ë‘è £âÿó úUH‰åHƒìdH‹%( H‰Eø1Àƒÿw‰ÿHmm HÁçH‹8H‹UødH+%( uÉÃèÙ¢âÿf „ ó úUH‰åATI‰üH=[ã SH Älm HƒìdH‹%( H‰Eè1Àë € H‹{HƒÃH…ÿt+L‰æèC²âÿ…Àuç‹CH‹UèdH+%( uHƒÄ[A\]à @ ¸êÿÿÿëÝèT¢âÿ @ ó úUH‰åAVAUATSHƒìdH‹%( H‰EØ1À€?%uhL-hm Lw1ÛM‰ìë € ƒÃIƒÄƒûAt<I‹<$L‰ö踱âÿ…ÀuäHÁãA‹D H‹UØdH+%( u"HƒÄ[A\A]A^]à € ¸þÿÿÿëÖ¸êÿÿÿëÏ赡âÿ D ó úUH‰åHƒìdH‹%( H‰Eø1Àƒÿw ‰ÿH ‹¸H‹UødH+%( u!ÉË5qUp ‰ùHÝû 1ÿ1ÀèK ôÿ¸êÿÿÿëÐèO¡âÿf. „ D ó úUH‰åAUATI‰ôSH‰ûH}HƒìXdH‹%( H‰EØ1ÀÇ ¾@ è†Ëÿÿ…À…Æ H¸GenuineIH9Et&1ÀH‹UØdH+%( …_ HƒÄX[A\A]]Ãf D }˜nteluÑ€}œ,uËH=] è]wöÿH=#ñ I‰ÅèNwöÿH‹H9Ót¨M…ítiH…À„À E‹ED‹H1ö1À¿ € ‹JH‹A9ÈD÷A9ÉDÇH9Óué@„ötR„À…¯ L‰çè´% éSÿÿÿ € A‰$1ÀéAÿÿÿ D H…Àt;‹p¹ 1Àf „ ;rH‹DÁH9Óuò„À„ ÿÿÿL‰çèâ1 éÿÿÿ D H‹H9Ó„îþÿÿH‹H9Óuìéáþÿÿ € A‹u¹ € ;rH‹DÁH9Óuò„À„´þÿÿéQÿÿÿ‹5›Sp H°7 1ÿ1Àèw ôÿAÇ$êÿÿÿéŒþÿÿèuŸâÿ D ó úUH‰åAUATSH‰ûHì˜ H‹dH‹%( H‰EØ1ÀÆ…_ÿÿÿ H…Éu#H‹EØdH+%( ukHĘ [A\A]]Ãf D L«Ÿ H‰÷H‰ÖA¸ L_ÿÿÿL‰êè¤õÿA‰Ä…À~´¶_ÿÿÿH½`ÿÿÿ‰ÂL‰î臤úÿ…Àx˜¶U²D9âf‰“” ë†è¼žâÿf. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉéðÌÿÿè{žâÿff. „ ó úUH‰åATI‰üSH‰óHƒìdH‹%( H‰Eè1ÀH…ÒtGH‰×Huà1Òè âÿH‹Uà€: u4H‰ƒ ÆCSI‰„$ˆ 1ÀH‹UèdH+%( uHƒÄ[A\]à 1Àë̸ÿÿÿÿëÚèðâÿó úUH‰úH‰åHƒìdH‹%( H‰EøH‹GxH‹8H9øt8H‹Rh‹Rë € H‹?H9øt 9WuóH‹EødH+%( u"Éé–®ðÿf D H‹EødH+%( uɸêÿÿÿÃèuâÿ D ó úUH‰úH‰åHƒìdH‹%( H‰EøH‹GxH‹8H9øt8H‹Rh‹Rë € H‹?H9øt 9WuóH‹EødH+%( u"É馮ðÿf D H‹EødH+%( uɸêÿÿÿÃèõœâÿ D ó úUH‰åATI‰üSHƒìdH‹%( H‰Eè1À‹‡˜ …À~(1Û I‹„$ H[HƒÃH<Ðè^à A9œ$˜ ÝI¼$ èGà H‹EèdH+%( uHƒÄL‰ç[A\]éјâÿèlœâÿff. „ ó úUH‰åSH‰ûHƒìH‹WhdH‹%( H‰Eè1ÀH‹H9ÆtU‹RëH‹ H9ÆtH9PuóH‹¸8 H…ÿt7è"ŸâÿA¸ H…Àu7L‰ƒ¨ H‹EèdH+%( u2H‹]øL‰ÀÉà „ A¸ ëÑ „ HƒÀHƒàøL€ ë¸èº›âÿf. „ UH‰åAWM‰ÇAVL…¸þÿÿA‰öAUI‰ÍH ½Ä ATI‰üSL‰ËHì8 dH‹%( H‰EÈ1Àè‹]öÿƒøt HÇ…¸þÿÿ 1ÀL…´þÿÿL‰úD‰öH Çþ L‰çè]]öÿƒø„” H‹…¸þÿÿHƒÈL‰îL‰çH‰…¸þÿÿè?öÿH!ÃH…Àt$¨u1Éë € ¨uƒÁHÑèuôHÓëHƒû?wc¸ ‰ÙL‹•¸þÿÿE1ÀÓàH˜L…ÐtPH‹EÈdH+%( …Ñ HÄ8 D‰À[A\A]A^A_]Ãf „ ‹•´þÿÿ¸ …Ò„dÿÿÿéTÿÿÿL‹•¸þÿÿÆ…Àþÿÿ E1äAö„å H…Áf LµÀþÿÿM‰×1ÉH‰… þÿÿH‰ÂL‰÷1À¾ L‰•¨þÿÿIÑïèǘüÿ‰ÃAöÇ„ L‹•¨þÿÿM‰×IÁïAƒâ… H˜¾ ¹ A¼ H)ÆI<H Ä 1Àè|˜üÿÃf. „ D‰áAöÇuDaIÑïƒù@„" D‰áAöÇtçHcû¾ H¿µ 1ÀH)þL÷è2˜üÿ¾ M‰úÃHcûH)þL÷ë; D AƒÄIÑêAƒüA„~ AöÂtéH‰Àf LµÀþÿÿ¾ 1ÛH‰… þÿÿL‰÷H‹• þÿÿD‰á1ÀL‰•¨þÿÿèÊ—üÿL‹•¨þÿÿAL$ÃM‰×IÑïAƒü@t{AD$AöÇ„:ÿÿÿƒøAtgM‰×AƒÄIÁïAƒâ„· AƒüAtLAöÇu{E‰áA‰ÄHcû¾ D‰á1ÀH)þHpó L÷IÑïD‰¨þÿÿèL—üÿD‹¨þÿÿÃEaAƒù@…Åþÿÿ‹5£Lp M‰ñL‰é1ÿL; Há0 1ÀèrôÿA¸êÿÿÿé¦ýÿÿ € EL$IÑïAƒü@t½AöÇ„sÿÿÿE‰ÌIÑïEL$Aƒü@uåë D Hcû¾ HZ 1ÀH)þL÷è´–üÿÃAƒüA…8þÿÿénÿÿÿ¹ é2þÿÿ¸ A¼ éÿÿÿLµÀþÿÿéHÿÿÿèè—âÿ „ UHZû H‰åATI‰ôH5oò SHMäH‰ûHƒìdH‹%( H‰Eè1ÀèÉNöÿƒøtTÇEä A¼ H‹ ‹5’Kp 1ÀM‰àHNò ¿ èhôÿH‹EèdH+%( …³ HƒÄL‰à[A\]Ãf „ ‹Eä…À„ˆ H5ÿñ H‰ßè&;öÿH…ÀtiI‹$I9Ôt`‹Kë H‹I9ÔtP9JuóH‹J1öº@ „ H…ÀyHöH‰÷HƒÏH…ÉHH÷HÀHɃêußN A¼ AÓäMcäé4ÿÿÿ A¼ é&ÿÿÿA¼ éÿÿÿè–âÿff. „ fó úUH‰åAWL= AVI‰þ¿ AUI‰ÕH/ ATM‰ÄSL‰ËHƒì`H‰M°L‰ùdH‹%( H‰EÈ1ÀAÿ0A‰ðM‹ ‰u¸‹5HJp è/ôÿA€¾ YLcU¸^„ A‹–˜ D9ÒŽ„ I‹¾ KRM‹† HÁâH×M…À…¹ € uRI‹U1ÀHÁêŠ þÿÿ…ÉHÈ9ÊŽv ƒêL‹]°Hcñ)ÊHòIóITÓë @ HƒÀH9„K Hƒ8 tíÆGI‹ $L2Ú H‰ IMI‰ $L‹ Hƒì‹5‚Ip H/. 1ÀQ¿ L‰ùèWôÿX1ÀZH‹UÈdH+%( …o HeØ[A\A]A^A_]ÃL‹M…É„Ô L‹_M‹UI‹ $KI9ƒK ÆE¸L9Ù‡† L)ÐH‰ÂH9Ár{L‹u°L‰ÏL‰UH‰M˜K4 L‰E L‰M¨L‰]€H‰EˆèkâÿL‹M¨L‹E …ÀH‹M˜L‹Uu?L‹]€L‰ÐH‹UˆL‰öH‰ML)ØI<L‰E˜H‰ÂL‰U è.âÿH‹ML‹E˜…ÀL‹U L‹M¨•E¸L9Á‚_ H‹u°L)ÁL‰ÂL‰ÏHÎè Žâÿ€}¸ …¿þÿÿM‹MH‹M…É„Ø I!ÁL‰ I‹ $L ï L9Ƀ®þÿÿIMI‰ $L‹ éžþÿÿf D I¾ˆ I‹MAƆ H‰M¸vSI‹vxI‹~hD‰U¨èüÿÿLcU¨H‹M¸º H…ÀtH HBÿH= ¸ HCÐH9ÑvI‹†ˆ HÑèH9Âr D 1ÒI‰– A‹–˜ D9Ò|ýÿÿ …Ò¸ DÈA9Ê| D ÉA9Ê}ùHcù¾ D‰U ‰U¨‰M¸è¤âÿH‰ÇH…À„L HcU¨I‹¶ HRHÁâèÞŒâÿ‹M¸LcU I‰† H‰ÇA‰Ž˜ é ýÿÿL‹u°H‰ÊL‰ÏL‰U˜L‰E L‰öH‰M¨è¢ŒâÿH‹M¨L‹U˜L‹E J4H<L)ÆL‰ÂH)ÊH‰ñL‰öHÎèwŒâÿéhþÿÿfL9Ù—ÂH9Á’À ˆU¸…1þÿÿH‹E°L‰ÂL‰ÏL‰UH‰M˜J4L‰E L‰M¨è&«âÿL‹M¨L‹E …ÀH‹M˜L‹U•E¸éóýÿÿ 1ÒI÷uI‰Ñé þÿÿf. „ I‹EL‰ÇH‰U L‰E¨H‰E¸èܸ H…Àt9I‹Ž H‹U L‹E¨HÑH‰H‹E¸I‹¾ L)ÀH×H‰AM‹† L‹éÖüÿÿ‹5Fp A¸ôÿÿÿ1ÿ1ÀL‰ùHÔì èÛôÿ¸ôÿÿÿé~üÿÿèÜ‘âÿff. „ UH‰åAWAVL½ÀþÿÿAUATI‰üSH 4õ Hìè dH‹%( H‰EÈ1ÀÇ…þÿÿ è-QöÿHuJ ¾ L‰ÿA‰Å1ÀèüÿH‰ÙD‰îL‰çA‰ÆL…þÿÿ1ÀHRì èsSöÿƒøtFÇ…þÿÿ 1ÀL…þÿÿD‰îL‰çH {º H*ì èBSöÿƒø„ Ç…þÿÿ ë D ‹þÿÿ…Éuº1ÀL…þÿÿH‰ÙD‰îHì L‰çè Söÿƒø„ç Ç…þÿÿ ‹…þÿÿ…À…g H ˧f 1ÀD‰îL‰çL…þÿÿH‰ÙHóë L‰…øýÿÿè³RöÿL‹…øýÿÿƒø„ã ‹5Dp I‹ $M‰ø1ÀHäë ¿ H0þÿÿèL ôÿ1À¹ H‰ßóH«Lµ þÿÿL‰÷è Tñÿ1ÒL‰þL‰÷ès>ñÿ…ÀtWE1äL‰÷èÄTñÿD‰ïè ŽâÿH‹EÈdH+%( …" HÄè L‰à[A\A]A^A_]à @ ‹•þÿÿ…Ò„#ÿÿÿéÿÿÿ D E1À¹ L‰òH‰ÞHÇ…8þÿÿ L‰çèw6öÿ…Àu„L‹¥8þÿÿé{ÿÿÿ € 1ÀH‰ÙHòê D‰îL‰çè©Qöÿƒø…ýþÿÿMcö¾ HÝê 1ÀL)öK<7èóüÿéÛþÿÿf D 1ÀL… þÿÿD‰îL‰çH ¸ Hoê èVQöÿƒø„ Ç… þÿÿ é_þÿÿf D ‹…þÿÿ…À„ þÿÿ‰Â‰ÁƒâƒêÑùt)ƒáDʉÂÁút ƒâº EʉÂÁút ƒât0º ‰ÑIcþ¾ HÕé 1ÀH)þLÿèDüÿAÆé®ýÿÿ @ ÁøtÓº ¨t …ÉyƉÑëÂfƒÂÑøuëë· € ‹… þÿÿ…À„³ýÿÿ‰Â‰ÁƒâƒêÑùt6ƒáDʉÂÁút/ƒâº EʉÂÁút ƒâuPÁøtº ¨t2…Éy‰Ñ @ Icþ¾ H^é 1ÀH)þLÿ蜌üÿAÆéEýÿÿ @ ƒÂÑøuÃëÏ € º ‰Ñë¿èââÿfó úUfïÀH‰åAWAVAUATSHì( H‰½øþÿÿL‹hH‰µðþÿÿdH‹%( H‰EÈ1À)…ÿÿÿHÇ…0ÿÿÿ )… ÿÿÿH9¨ …G Lµ@ÿÿÿ1À¹ I‰ÕL‰÷L¥ ÿÿÿóH«L‰çè·Qñÿ1ÒH5=F L‰çè†;ñÿ…À„6 1ÛL‰çèÔQñÿ1À¹ L‰÷óH«L‰çèQñÿ1ÒH5¤è L‰çèN;ñÿ…À„¾ HÇ…àþÿÿ fHnÓL‰ç•àþÿÿ)•àþÿÿè€Qñÿ1À¹ L‰÷óH«L‰çè+Qñÿ1ÒH5Áç L‰çèú:ñÿ…À„* HÇ…Àþÿÿ L‰çè?QñÿH50è L‰ÿè€0öÿ¹ L‰÷H‰…Øþÿÿ1ÀóH«L‰çèÔPñÿ1ÒH5›ç L‰çè£:ñÿ…À„“ HÇ…Èþÿÿ L‰çèèPñÿ1À¢ƒø†« ¸ ¢‰…Ôþÿÿ1ÀL‰ñH˜R L‰ÿH5»ç è3Cöÿƒøt HÇ…@ÿÿÿ 1ÀL‰áHyï L‰ÿH5£ç èCöÿƒøt Ç… ÿÿÿ H‹…øþÿÿH‹HhH‹…ðþÿÿH‹([ H‹H9„ ‹Ië € H‹ H9„ü 9HuïL‹°8 M…ö„ê L‰÷H‰•¸þÿÿ舎âÿH‹•¸þÿÿI‰Ä‹J0…É„- H‹‚¨ H‹8H…ÿ„Ø HµÿÿÿèÀùÿ…À„l ƒø¡…? H=4$ 1ÀèeO H‹…ðþÿÿHÇ…ðþÿÿ H‹([ H‹zIŘ è½R ‹µÿÿÿfAnGAÇ…pÿÿÿ ·•ÿÿÿH‹øþÿÿƒðI‰uˆ¶Àó~ÿÿÿHcqpfHnÚ¶‘€ M‰eøflÃðþÿÿfoàþÿÿA…xÿÿÿfHnâfHnÆflÄAMfnËAE°fHnÀH‹…@ÿÿÿ…ÀþÿÿAm AEÀó~…ØþÿÿI‰EðflÁAEÐfn…Ôþÿÿ…ÈþÿÿAEàM…ät.M…ö„æ L‰÷L‰ëè+âÿH‰ÂH…À…¯ L‰ïL‰öI‰ÝèA…âÿHc… ÿÿÿI‰E 1ÀH‹UÈdH+%( …µ HÄ( [A\A]A^A_]à € E1À¹ L‰âL‰öHÇ…Hÿÿÿ L‰ÿèg0öÿ…À…DýÿÿH‹…HÿÿÿH‰…Èþÿÿé<ýÿÿ @ E1À¹ L‰âL‰öHÇ…Hÿÿÿ L‰ÿè'0öÿ…À…üÿÿH‹…HÿÿÿH‰…Àþÿÿé¥üÿÿ @ E1À¹ L‰âL‰öHÇ…Hÿÿÿ L‰ÿèç/öÿ…À…üÿÿH‹…HÿÿÿH‰…àþÿÿéüÿÿ @ E1À¹ L‰âL‰öHÇ…Hÿÿÿ L‰ÿè§/öÿ…À…¡ûÿÿH‹Hÿÿÿé—ûÿÿ ‹…ÿÿÿ…À„ýÿÿH‹…ðþÿÿHÇ…ðþÿÿ H‹([ é˜ýÿÿ @ E1öE1äé'ýÿÿ D Ç…Ôþÿÿ 1ÛéQüÿÿ € HÇ…ðþÿÿ é\ýÿÿ „ HXH‰ÚHƒâøH‰ÓLëé;þÿÿf. „ L‰ë1Òé'þÿÿ¸êÿÿÿé8þÿÿè'ˆâÿ € ó úUH‰åAWI‰ÿAVAUATI‰ôSH‰ÓHìØ H‰½ ÿÿÿL‹oh¿ÿÿÿÿdH‹%( H‰EÈ1ÀH‹FH‰…(ÿÿÿè`*øÿM‹4$M‰gxˆ…ÿÿÿ¶CSAˆ‡€ E1ÿM9ôué f. „ M‹6M9ôtyA‹EA9FuîM…ÿ…í A€f9ûHµ@ÿÿÿH=Ò IÇF è0 A‰À1ÀE…Àu ƒ½@ÿÿÿ”ÀÁàAƆì M‰÷‰ÂA¶F:AƆõ ƒàï ÐAˆF:M‹6ÆCRM9ôu‡¶CS„À…[ ¶ƒ¹ ˆ…ÿÿÿ„À…Æ I‹$I9Ät 1É ¾P;H‹ Áê ÑI9Äuïƒùf €{R „ä €{U …ª M…ÿ„æ èTFöÿA‰Æ…ÀˆÄ ‰ÆL…@ÿÿÿL‰ï1ÀH §f Háá è¨HöÿM‹Oƒø„Û HFâ L”á D‰öL‰ïH 'â è«êÿÿ‰Â…Àt D‰÷‰•(ÿÿÿèG„âÿ‹•(ÿÿÿA‰ÖéT M‹OD‰öL‰ïH+á Lá H ²á èeêÿÿ‰Â…ÀuºM‹OD‰öL‰ïH2á L á H ±à è;êÿÿD‰÷‰…ÿÿÿè݃âÿ‹•ÿÿÿ…Òu’€{S …Ê €{U …ã €{R ‹Kp…R …É… €{S „ˆ L@ÿÿÿ1À¹ L‰ÏLµ0ÿÿÿL‰ÿÿÿóH«L‰÷èÖIñÿ1ÒH5\> L‰÷è¥3ñÿ…À„u L‰÷èõIñÿ€{R …# M…ÿ… H‹… ÿÿÿD‹ppE…öuJH‹½(ÿÿÿèçL „Àu:Hƒ{ … Hƒ; … Hƒ{ … €{, …û Hƒ{ …ð D E1öH‹EÈdH+%( …m HÄØ D‰ð[A\A]A^A_]à D €{R „Ÿ €{U „‘ýÿÿHm ë HÉ ‹58p 1ÿ1ÀA¾êÿÿÿèlôÿë•f. „ H± ëÖ € ‹5âVp …É…Â €½ÿÿÿ …5 1Ò¸ ÷öƒ{lÿ‰Á‰Kp…{þÿÿ¸ 1Ò÷ö‰Cléjþÿÿ @ €{U …nþÿÿ‹Vp ºÿÿÿÿH¯ÁHÁèH9ÐHGÂA‰GxéKþÿÿ H‹µÿÿÿE1ÀL‰òL‰ïHÇ…Hÿÿÿ ¹ èƒ*öÿ…À…^þÿÿL‰÷L‹HÿÿÿèLHñÿ€{R „WþÿÿM‰îM#wtqH‹½(ÿÿÿèNK „ÀuG€{Y …ß èª ùÿˆ…ÿÿÿ„À„˜ Hƒ{ „ è ùÿ„À…y H‹… ÿÿÿÆCXÇ@p AöG8 uè&ùÿ„À…O f D L‰çL‰þè <ðÿH‹½(ÿÿÿèÒJ „À„š €{R „½ýÿÿ1öHƒ{ tA¶w8@ÀîƒöƒæL‰çè ÿïÿI‰ÆH…À„V H‰ÆL‰çè=ðÿ€½ÿÿÿ tAƆí H‹½(ÿÿÿèlJ „À„ ¾ L‰÷èflðÿéOýÿÿ‹Up ‰ÊH¯ÂHº ÿ ÿ H#SPHƒúMÀAƒàIƒÀHƒúHÒâ H H9Âw HPÿH…„—üÿÿ‹5?6p L‰Á1ÿ1ÀH A¾êÿÿÿèÿóÿé8ýÿÿ D 1ÉHÐÜ L‰þL‰ïèd'öÿé=ûÿÿL‰æL‰ïèêÿÿL‹‹ ‹KpI‰ÆM…É… ‹5`Tp …É…« €½ÿÿÿ „ú ¸ @ 1Ò÷ö‰Cp‰Á‰ÈA‰ðI‰ÁM¯ÈL‰‹ …É…ˆ VÿIAÿ¹ H Ð1ÒHƒÀI÷ðHƒè„” Hº ÿÿÿÿH…Ð… HÁà º ¹ H¾ ÿÿH…ðuHÁà‰ÑHº ÿH…ÐuƒéHÁàHº ðH…ÐuƒéHÁàHº ÀH…ÐuƒéHÁàH÷ÐHÁè?)Á¸ ƒÁHÓà‰Á‰ÀL¯À‰KpéÎ L‰æL‰ïèñèÿÿI‹$I‰ÁI9Ô„8 E1ÒE1ö ‹‚€ H…ÀtINÿH9ÁLCðI9ÂLBÐH‹I9ÔuÛ‹Cp…À… €½ÿÿÿ ‹=Sp IJÿuƒ{lÿu ¸ 1Ò÷÷‰ClGÿA‰ø1ÒH ÈHƒÀI÷ðº Hƒè„š Hº ÿÿÿÿH…Ð…× H¹ ÿÿH‰ÂHÁâ H…Ê…0 HÁà0¹ H‰ÂH¸ ÿH…ÂuƒéHÁâH¸ ðH…ÂuƒéHÁâH¸ ÀH…ÂuƒéHÁâH‰ÐH÷ÐHÁè?)Á¸ ƒÁHÓà‰Â‰ÀL¯À‰Spé( AöÁ…ùÿÿ‹5”3p H 1ÿ1ÀèpüóÿM‹OIƒÉM‰Oéôøÿÿ¾€ L‰ÿè2hðÿéTüÿÿD‹ÞQp ‰ÈL‰Æ…Éu;€½ÿÿÿ …¦ýÿÿƒ{lÿ…œýÿÿ¸ 1Ò÷ö‰Clé‹ýÿÿ‰ÈA‰ðI‰ÁM¯ÈL‰‹ L¯À‹5 3p M9È‚ü M…É„ …É„ÿ 1ÀL‰É¿ HÅÚ èÈûóÿM…ö„ùÿÿH‹³ I† H9ƇïøÿÿL‰òH=ö 1ÀèçB éÙøÿÿL‰÷¾ èegðÿ¾€ L‰÷èXgðÿéàûÿÿD‹Qp L¯À‹5v2p M9Ђ÷ M‰ÐL‰ñH< 1À¿ L‰ÿÿÿè9ûóÿL‹ÿÿÿM…É„zøÿÿI L9ð‚jøÿÿL‰ÊL‰öH=4 1ÀèUB éQøÿÿ¸ @ 1Ò÷ö‰Á‰KpéKøÿÿAöG8… ùÿÿH=ó 1Àè$B éúøÿÿèŠ ùÿ„À„ªúÿÿÆCeé¡úÿÿ1Ò¸ ÷öƒ{lÿ‰Cp‰Á…üûÿÿ¸ 1Ò÷ö‰Cléëûÿÿ¶CXˆ…ÿÿÿ„À…úÿÿéGúÿÿ‹Cp…ÀuV€½ÿÿÿ ‹=ýOp uE1ÒE1öHÇÁÿÿÿÿéìüÿÿA‰øE1öE1Ò¹? HÇÂÿÿÿÿé>ýÿÿº/ ¹? éáûÿÿHI é›øÿÿ‹5*1p E1À1É¿ Hõ 1ÀL‰ÿÿÿè÷ùóÿL‹ÿÿÿM…É„8÷ÿÿE1öéÆþÿÿHà 1ÿ1ÀA¾êÿÿÿèÉùóÿéï÷ÿÿLXY L‰çL‰Æè²ùÿ„À„” ¾ L‰çèíùïÿL1Y H= ðÿÿI‰Å‡7 Æ€í H‹… ÿÿÿÇ@p é;ùÿÿA¾ôÿÿÿé÷ÿÿL‰ÑHø 1ÿ1ÀèOùóÿA¾êÿÿÿéo÷ÿÿHƒ; …éøÿÿHƒ{ t"Hƒ{ …×øÿÿH‹… ÿÿÿÆCXÇ@p éßøÿÿ€{, uØHƒ{ uÑé®øÿÿH ér÷ÿÿL‰ÉH¡ 1ÿ1ÀèàøóÿA¾êÿÿÿé ÷ÿÿ¹ éÒûÿÿ¾ L‰çèøïÿI‰ÆH…À„Eÿÿÿ€H;H‰Ç¾ Æ€í èzdðÿ¾ L‰÷èmdðÿ¾€ L‰÷è`dðÿ¾ L‰÷èSeðÿH‹… ÿÿÿÆCX Æ…ÿÿÿ Ç@p é#øÿÿè`{âÿ‹5^/p A‰ÆA‰Á1ÀH +ó Hü ¿ è*øóÿAƒýÿtE…í…Föÿÿé–þÿÿ‹5$/p Hù ¿ 1Àèý÷óÿéÆ÷ÿÿ „ ó úUH‰åSH‰óHƒìdH‹%( H‰Eè1À€=êDp H‹ÛDp t!H‰CH‹EèdH+%( u#H‹]øÉà „ èÛèÿÿÆ´Dp H‰¥Dp ëÊè–zâÿf D ó úUH‰åATSH‰ûH=&ó Hƒì dH‹%( H‰EèH³ÛÿÿfHnÈ 2n )MÐèþPöÿI‰ÄH…À„Ù º H5Ú' H=4Ö èê€âÿ…À…Ú ¿° è¬ H…À„ß L‰`hH äñÿÿH ìÿÿfouÐL‰`XI‰ÄfHnÁH…ÝÿÿfHnÐHéÜÿÿH bÜÿÿAÇD$T flÂfHnØHÉÛÿÿAt$@A$fHnÂfHnàH ýâÿÿflÃH"ÛÿÿAD$fHnÁfHnèflÄAD$ fHnÃflÅAD$0H‹EèdH+%( u5HƒÄ L‰à[A\]Ãf D è“ŽâÿE1ä‹ ÷؉ëÏ „ ÇôÿÿÿE1äë¼è yâÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uɸ0 Ãèêxâÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé §ÿÿè«xâÿff. „ ó úUH‰åATI‰üSH‰óHƒìdH‹%( H‰Eè1ÀH…ÒtGH‰×Huà1Òè9‡âÿH‹Uà€: u4H‰ƒ ÆCSI‰„$€ 1ÀH‹UèdH+%( uHƒÄ[A\]à 1Àë̸ÿÿÿÿëÚè xâÿó úUH‰åAWM‰ÏAVL5*ð AUI‰ý¿ ATM‰ÄSHcÞHƒì@H‰U¸‹5í+p Hj H‰M°L‰ñdH‹%( H‰EÈ1ÀAÿ0M‹ A‰Øè®ôóÿA‹•ˆ Y^9ÚŽ% I‹½ H[LÇA€x u[H‹E¸H‹x1ÀH‰úHÁê² þÿÿ…öHð9òŽ£ ƒêH‹M°LcÎ)òLÊJÉHTÑëf „ HƒÀH9ÐtwHƒ8 tñAÆ@I‹$LÍ» I‰H‹E¸H‹@I$I‰$M‹Hƒì‹5+p L‰ñ¿ PH¹ 1ÀèêóóÿX1ÀZH‹UÈdH+%( … HeØ[A\A]A^A_]à @ H‹E¸H‹PI‹I‰ÑI!ÁH…Ò„¦ M‰I‹$L‡Ñ L9ÈsˆH‹M¸HAI‰$M‹étÿÿÿ € D…Ò¸ DDÀD9Ã| @ EÀD9Ã}øIcø¾ ‰U¨D‰E¬è‡âÿD‹E¬HcU¨H…ÀH‰ÇtAI‹µ HRD‰E¬HÁâèÌoâÿD‹E¬I‰… H‰ÇE‰…ˆ élþÿÿf1ÒH÷÷I‰ÑéMÿÿÿ‹5*p A¸ôÿÿÿL‰ñ1ÀHÏÐ èÖòóÿ¸ôÿÿÿéæþÿÿè×uâÿ € ó úUH‰úH‰åHƒìdH‹%( H‰EøH‹GpH‹8H9øt8H‹Rh‹Rë € H‹?H9øt 9WuóH‹EødH+%( u"Éév†ðÿf D H‹EødH+%( uɸêÿÿÿÃèUuâÿ D ó úUH‰úH‰åHƒìdH‹%( H‰EøH‹GpH‹8H9øt8H‹Rh‹Rë € H‹?H9øt 9WuóH‹EødH+%( u"É醆ðÿf D H‹EødH+%( uɸêÿÿÿÃèÕtâÿ D ó úUH‰åATI‰üSHƒìdH‹%( H‰Eè1À‹‡ˆ …À~(1Û I‹„$ H[HƒÃH<Ðè>› A9œ$ˆ ÝI¼$ è'› H‹EèdH+%( uHƒÄL‰ç[A\]é±pâÿèLtâÿff. „ ó úUfïÀH‰åAUATSHƒìHL‹ohdH‹%( H‰EØ1ÀHÇEÐ )E°)EÀHƒù0… H‹†([ ‹H0…É„ü H‹€¨ I‰üH‰ÓH‹8H…ÿ„£ Hu°èŠ¨ùÿ…Àt&ƒø¡t,H‹UØdH+%( …Ç HƒÄH[A\A]]Ãf‹E´…À…… H=®Ï 1ÀèÇ7 ·E°fnE´fïÒH‰E¨H‹E¸H‰E A¶D$xfAnME ÇC C fHnØM¨1ÀflÓKS0éwÿÿÿ € HÇE fïÒfïÀHÇE¨ ë¨f D fnÀH‹E¸·M°H‰E ¸ H‰M¨fHnÐ낸êÿÿÿé&ÿÿÿèárâÿó úUH‰åAWI‰ÿAVAUATI‰ôSH‰ÓHƒì(L‹wh¿ÿÿÿÿL‹ndH‹%( H‰EÈ1Àè1øÿ€{U …ò ¶KSA‰ÁI‹$M‰gpAˆOxI9Ä„l A‹VE1öë fH‹ I9Ät09PuóM…ö…¢ €`9ûI‰ÆHÇ@ Æ€õ H‹ ÆCRI9ÄuжCR„É„d „À„æ L‰ïDˆM¼èÙ9 D¶M¼„À„ ‹sp€{S ‰ñ„œ D‹}Dp L‹“ L‰ÁM…Ò…â …ö…æ E„É„ò ¸ @ 1ÒA÷ð‰Cp‰Æ‰ðI‰ÂM¯ÐL‰“ …ö„Ë L¯ÀD‹ £%p M9Ђ8 …ö„õ M…Ò„ì L‰ÑH¹Í D‰Þ1À¿ DˆM¼èXîóÿ‹KpD¶M¼¶sR@„öt7‹=ÙCp …É…é E„É…9 1Ò¸ ÷÷ƒ{lÿ‰Á‰Kpu ¸ 1Ò÷÷‰Cl…É…¸ M…öt L‰çL‰öè*ðÿL‰ïèÁ8 „À„× ¶sR@„öuT1ÀH‹UÈdH+%( …º HƒÄ([A\A]A^A_]à „ÀtÕé›þÿÿ € H9 ‹5¯$p 1ÿ1Àè’íóÿ¸êÿÿÿë®H5Ç L‰çèì'ñÿ…Àu›I‹\$L‰ç‰E¼H‰ÞèÅ*ðÿ€c9û‹E¼HÇC étÿÿÿ‹âBp H¯Á€{SHɃáHƒÁ€{SHÒâ H H9Âw HPÿH…„ ÿÿÿ‹5 $p H= 1ÿ1Àèüìóÿ¸êÿÿÿéÿÿÿf‰ð…ö…LþÿÿE„Éuƒ{lÿu ¸ 1Ò÷ñ‰ClQÿIBÿ¾ H Ð1ÒHƒÀI÷ðHƒè„” Hº ÿÿÿÿH…Ð…ö HÁà ¾ ¹ Hº ÿÿH…ÐuHÁà‰ñHº ÿH…ÐuƒéHÁàHº ðH…ÐuƒéHÁàHº ÀH…ÐuƒéHÁàH÷ÐHÁè?)Á¸ ƒÁHÓà‰Æ‰ÀL¯À‰spé{ýÿÿ¾€ L‰÷èäWðÿéþÿÿE1öéÏüÿÿ¸ @ 1Ò÷÷‰Á‰KpéÔýÿÿ‰ðI‰ÂM¯ÐL‰“ é5ýÿÿ1Ò¸ A÷ðƒ{lÿ‰Cp‰Æ…ýÿÿ¸ 1ÒA÷ð‰Cléòüÿÿ¾/ ¹? é ÿÿÿHö éèýÿÿHŠ D‰Þ1ÿ1Àèvëóÿ¸êÿÿÿéýÿÿ‹5z"p Hg 1ÿèXëóÿ¸êÿÿÿéqýÿÿL‰ÑHü D‰Þ1ÿ1Àè8ëóÿ¸êÿÿÿéQýÿÿ‹5<"p Há 1ÿèëóÿ¸êÿÿÿé3ýÿÿènâÿff. „ ó úUH‰åATSH‰ûH=x¾ Hƒì dH‹%( H‰EèHõÿÿfHnÈ —%n )MÐè~DöÿI‰ÄH…À„Ù º H5Z H=´É èjtâÿ…À…Ú ¿˜ è,” H…À„ß L‰`hH ¤úÿÿH=ùÿÿfouÐL‰`XI‰ÄfHnÁHEôÿÿfHnÐH‰øÿÿH øÿÿAÇD$P flÂfHnØHi÷ÿÿAt$@A$fHnÂfHnàH ýôÿÿflÃHrôÿÿAD$fHnÁfHnèflÄAD$ fHnÃflÅAD$0H‹EèdH+%( u5HƒÄ L‰à[A\]Ãf D è‚âÿE1ä‹ ÷؉ëÏ „ ÇôÿÿÿE1äë¼è lâÿH‰H‰_H‰OH‰WH‰w H‰(H‰o0HD$H‰G8H‹$H‰G@HÇGH HÇGP HÇGX HÇG` HÇGh HÇGp HÇGx L‰‡€ L‰ˆ L‰— L‰Ÿ˜ L‰§ L‰¯¨ L‰·° L‰¿¸ à ó úUH‰åAWAVI‰öAUATI‰ü¿ SHƒìdH‹%( H‰EÈ1ÀèL~âÿH…À„Ê H‰ÃH‰Çèÿÿÿfo * ¿ I‰œ$à A„$Ð è~âÿI‰ÅH…À„ L‹{8I‹>L‰þè ²ôÿH…ÀtVH‹X¸ L‰þL‰ï¹ L)ûH9ÃHGØH‰Úè_qâÿM‰¬$ 1ÀI‰œ$ H‹UÈdH+%( uSHƒÄ[A\A]A^A_]Ë5 p HnÇ ¿ èøçóÿL‰ïè`gâÿ¸ÿÿÿÿ뼋5÷ p Hd ¿ 1ÀèÐçóÿƒÈÿëžèÖjâÿf D U¹N 1Ò¾ H‰åAWAVLµ€òÿÿL½ðôÿÿAUL‰÷ATSHìX dH‹%( H‰EÈ1ÀóH«H½ðôÿÿ¹ HÇ…¨òÿÿ óH«L‰ÿH¸ f g HÇ…(õÿÿe H‰…ˆõÿÿèïiùÿL H‰ÃL‰çè½|âÿH…À„§ L‰â¾ÿ H‰ÇI‰Åè!kâÿ1ÀfA‰]L‰ùfA‰E1Ò¾ L‰ïAÇE è;lùÿA¸ H ‚ A‰Á…Àtéê fC€|%ÿÿID$ÿuI‰ÄM…äuëL9ãtV‹5Ä p L‰áI‰Ø1ÀH ¿ A¼ÿÿÿÿè‘æóÿL‰ïèùeâÿH‹EÈdH+%( …ô HÄX D‰à[A\A]A^A_]ÿ è¦LðÿH•`úÿÿL‰îL‰÷‰…ˆóÿÿ莞ðÿA‰Ä…Àu?·…úúÿÿf9…Šõÿÿuc·…üúÿÿf9…Œõÿÿt†‹5% p Hâ ¿ 1ÀèþåóÿëQ @ A‰ÁA¸ H ª ‹5ö p H ¿ 1ÀA¼ÿÿÿÿèÉåóÿé3ÿÿÿ‹5Ò p H Æ ¿ 1Àè«åóÿ‹5¹ p ¹ H1 1À¿ A¼ÿÿÿÿè‡åóÿéñþÿÿèhâÿ‹5‹ p HŽW ¿ 1ÀAƒÌÿè`åóÿéÒþÿÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé`ýÿÿè+hâÿf. „ ó úUH‰åHƒìdH‹%( H‰EøH‹ƒu[ƒx…‹ Hƒx … HƒxH…“ HƒxP…— Hƒ¸ …§ Hƒx … 1ÀH‹UødH+%( …™ ÉÃL )Þ A¸— f D ‹5Žp H ùÄ H6Þ 1À¿ è`äóÿ¸ÿÿÿÿë±L -Þ A¸˜ ëÊL )Þ A¸™ ë»L OÞ A¸š ë¬L NÞ A¸› ëL Þ A¸¡ ëŽL >Þ A¸œ é|ÿÿÿègâÿ € ó úUH‰åHƒìdH‹%( H‰EøH‹ƒu/‹P…ÒukH‹@H‰ÂHÁê HƒúuK…Àue1ÀH‹UødH+%( ucÉÃL 5Ý A¸ ‹5 p H Ä HHÝ 1À¿ èrãóÿ¸ÿÿÿÿë»L Ä A¸ ëÊL 0Ý A¸ ë»L ,Ý A¸ ë¬èIfâÿf „ ó úUH‰åATHƒìL‹'dH‹%( H‰Eè1Àƒ…Í A‹D$…À… I‹D$H‰ÂHÁê Hƒú…ß …À…“ L‰æL‰çè°³ðÿ„À„÷ I‹<$ƒ…Å Hƒ<u3L‰æ苳ðÿ„À„á 1ÀH‹UèdH+%( …Û L‹eøÉà „ L _Ü A¸³ ‹5p H ì H)Ü 1À¿ èSâóÿ¸ÿÿÿÿë« @ L 'Ü A¸® ëÆL ÏÛ A¸« ‹5:p H ¥Â ¿ HÝÛ èâóÿ¸ÿÿÿÿécÿÿÿL ›Â A¸ ë‚L ÉÛ A¸² épÿÿÿL ·Û A¸¬ é^ÿÿÿL ‘ß A¸¯ ë–L ‚ß A¸´ ë‡è¾dâÿff. „ ó úUH‰åATSHƒìL‹'dH‹%( H‰Eè1Àƒ… A‹T$…Ò…U I‹D$H‰ÂHÁê Hƒú… …À…Ò L‰æL‰çè ²ðÿ„À„Z A¶D$8¨„: ¨ … I‹ $‹C…À…G H‹CH‰ÂHÁê Hƒú…Ø ƒøuHL‰æH‰ßèͱðÿ„À„, ¶C8¨…2 ¨ „< 1ÀH‹UèdH+%( …9 HƒÄ[A\]à L Ú A¸i ‹5±p H Á HYÚ 1À¿ èƒàóÿ¸ÿÿÿÿë @ L WÚ A¸a ëÆL ÿÙ A¸^ ‹5jp H ÕÀ ¿ H Ú è>àóÿ¸ÿÿÿÿéeÿÿÿL ËÀ A¸` ë‚L ¼À A¸h épÿÿÿL çÙ A¸_ é^ÿÿÿL mÚ A¸d éLÿÿÿL HÚ A¸c é:ÿÿÿL Ý A¸b éoÿÿÿL ŸÙ A¸g éÿÿÿL yÝ A¸j éKÿÿÿL Ú A¸k éòþÿÿL Ú A¸l éàþÿÿèŽbâÿff. „ ó úUH‰åATHƒìL‹'dH‹%( H‰Eè1Àƒ…½ A‹D$…À…ô I‹D$H‰ÂHÁê Hƒú…Ï …À…ƒ L‰æL‰çèð¯ðÿ„À„Õ I‹<$ƒu.L‰æèÖ¯ðÿ„À„Ê 1ÀH‹UèdH+%( …Ä L‹eøÉà L ¤Ø A¸T ‹5Ñp H <¿ HyØ 1À¿ è£Þóÿ¸ÿÿÿÿë° @ L wØ A¸P ëÆL Ø A¸M ‹5Šp H õ¾ ¿ H-Ø è^Þóÿ¸ÿÿÿÿéhÿÿÿL ë¾ A¸O ë‚L Ø A¸N épÿÿÿL óÛ A¸Q ë¨L äÛ A¸U ë™è aâÿó úUH‰åATHƒìL‹'dH‹%( H‰Eè1Àƒ…ª Aƒ|$unL‰æL‰çè³®ðÿ„À„ô I‹<$‹G…À…Ó H‹GH‰ÂHÁê Hƒú…¯ …À…˜ L‰æèw®ðÿ„À„Ç 1ÀH‹UèdH+%( …Á L‹eøÉà @ L D× A¸= ‹5qp H ܽ H× 1À¿ èCÝóÿ¸ÿÿÿÿë¯L ÒÖ A¸< ‹5=p H ¨½ ¿ HàÖ èÝóÿ¸ÿÿÿÿézÿÿÿL æÖ A¸C ë•L ½ A¸B ë†L ½Ö A¸A étÿÿÿL —Ú A¸> ë™L ˆÚ A¸D ëŠèÄ_âÿ @ ó úUH‰åATHƒìL‹'dH‹%( H‰Eè1Àƒ…Ý A‹T$…Ò…& I‹D$H‰ÂHÁê Hƒú…ï …À…£ L‰æL‰çè0ðÿ„À„ I‹<$‹G…À…ø H‹GH‰ÂHÁê Hƒú…¿ ƒøu/L‰æè÷¬ðÿ„À„ï 1ÀH‹UèdH+%( …ì L‹eøÉà @ L ÏÕ A¸2 ‹5ñp H \¼ H™Õ 1À¿ èÃÛóÿ¸ÿÿÿÿë¯ @ L —Õ A¸, ëÆL ?Õ A¸) ‹5ªp H ¼ ¿ HMÕ è~Ûóÿ¸ÿÿÿÿégÿÿÿL ¼ A¸+ ë‚L ü» A¸1 épÿÿÿL 'Õ A¸* é^ÿÿÿL Õ A¸0 éLÿÿÿL ïØ A¸- ë„L àØ A¸3 érÿÿÿè^âÿf „ ó úU1öH‰åAUATSH‰ûHƒìdH‹%( H‰EØ1ÀèÛQ H…À„ I‰ÄL-ž` ë8H‹8º L‰îè \âÿ…À…€ Aƒ|$…¬ L‰æH‰ßè–Q I‰ÄH…ÀtYA‹|$è?5öÿH…Àuº‹5ˆp L » A¸w H æº H#Ô ¿ èOÚóÿ¸ÿÿÿÿH‹UØdH+%( uZHƒÄ[A\A]]Ã1Àëâ @ L ݺ A¸x ‹5)p H ”º HÑÓ 1À¿ èûÙóÿ¸ÿÿÿÿëª @ L ÏÓ A¸y ëÆèì\âÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹ƒu ƒxuMƒxuV1ÀH‹UødH+%( uTÉÃL %Ó A¸Œ ‹5p H û¹ H8Ó 1À¿ èbÙóÿ¸ÿÿÿÿë»L /Ó A¸ ëÊL +Ó A¸Ž ë»èH\âÿ „ ó úUH‰åHƒìdH‹%( H‰EøH‹ƒu ƒxuMƒxuV1ÀH‹UødH+%( uTÉÃL …Ò A¸‚ ‹5ðp H [¹ H˜Ò 1À¿ èÂØóÿ¸ÿÿÿÿë»L Ò A¸ƒ ëÊL ‹Ò A¸„ ë»è¨[âÿ „ ó úUH‰åAWAVAUATSHƒìXdH‹%( H‰EÈ1Àè'<öÿƒø„á E1íÇEˆ H &m L=°Õ E‰îë7L‰çÿSL‰ï‰EŒèoñÿL‰çè×ðÿ‹EŒ…À…Ü AƒÆHƒÃAƒþ „ L‹‹5p D‰ñL‰ú¿ 1Àèï×óÿH‹CH…Àt ÿЄÀ„ èÇÑïÿI‰ÄH…À„, LmL‰ïè¿ñÿH‹3E1À1ÒA¹ L‰éL‰çè ñÿ…À„^ÿÿÿL‹M˜H‹ A‰À¿ ‹5p H¢Ë 1Àè{×óÿH‹3L‰ïè`ñÿH‹}˜H5×Ò è@_âÿL‰ïH…À„œ èñÿL‰çè÷ðÿÇEŒþÿÿÿL‹‹5Kp D‰ñ1ÀHcÍ ¿ è!×óÿ‹Eˆ‹MŒƒøÿDÈAƒÆHƒÃ‰MˆAƒþ …öþÿÿH‹EÈdH+%( …| ‹EˆHƒÄX[A\A]A^A_]à ‹5æ p H!Ò ¿ èÁÖóÿé þÿÿ @ èóñÿL‰çè[ðÿÇEŒÿÿÿÿé_ÿÿÿ‹5 p HòÑ 1ÿ1Àè‰ÖóÿÇEŒÿÿÿÿé=ÿÿÿÇEˆþÿÿÿéqÿÿÿè|Yâÿf. „ fUH‰åAWAVAUI‰ýATSHì dH‹%( H‰EÈ1À…ÒŽâ BÿA‰ÔL5Ó' H‰óL| D ¶ ‹5# p L‰ò1À¿ HƒÃèüÕóÿI9ßußL5Nc Aƒü)L5Ac ‹5î p L‰ò¿ 1ÀAƒÄèÇÕóÿAƒüuá‹5Ï p L‰ò¿ 1ÀL¥Àþÿÿè¥Õóÿº L‰æL‰ïèeBúÿ…ÀxI‹5Ÿ p L‰á¿ 1ÀHus èuÕóÿ1ÀH‹UÈdH+%( u<HÄ [A\A]A^A_]ÃfE1äé^ÿÿÿ‹5V p Hs¶ ¿ 1Àè/Õóÿ¸ÿÿÿÿëµè3Xâÿ U¹ H‰åAWI‰÷AVH•@ÿÿÿAUATA‰üH‰×SHìÈ dH‹%( H‰EÈ1ÀóH«Aüÿ Icľ D‰áHÁèHÓæH 4¾€ 1ÿèšbâÿ‰… ÿÿÿ…À…g fïÀE1ÉL‰½0ÿÿÿL g÷ AAGE‰çM‰ÌE‰à1À¢ƒøv ¸ D‰á¢‰…<ÿÿÿA‰ÝA‰Ö‰8ÿÿÿ‹8ÿÿÿfAnÕL‰Ú1Àfn…<ÿÿÿfAnÞD‰ù¿ fnË‹5E p fbÂfbËflÁ)… ÿÿÿèÔóÿ‹<ÿÿÿ‹5! p 1ÀHWµ ¿ èúÓóÿ‹5 p D‰é1ÀHIµ ¿ èÞÓóÿ‹5ì p ‰Ù1ÀH<µ ¿ èÃÓóÿ‹5Ñ p 1ÀD‰ñH.µ ¿ è§ÓóÿH‹0ÿÿÿL‰àfo… ÿÿÿHÁàIƒüL Vö u0H‹EÈdH+%( uT‹… ÿÿÿHÄÈ [A\A]A^A_]Ãf „ A¼ é½þÿÿ‹5S p D‰á¿ 1ÀHÖõ è)ÓóÿÇ… ÿÿÿÿÿÿÿëè(Vâÿ „ ó úUH‰åAWAVLu°AUATSH TÎ HƒìHdH‹%( H‰EÈ1ÀHE¨H‰E˜f „ fvÀ‹CH‹M˜LcA)Hc3L‰òL‰ç‰E¨èÌ/úÿA‰Çƒø‡Y ‹S,…Ò…U D‹m¨‹5Ÿ p LCD;;u"H‹CH9E°uH‹C H9E¸uD9k(„Ü @ Hä³ ¿ 1ÀL‰E˜èIÒóÿ‹5W p HÙ³ 1À¿ è0Òóÿ‹H‹}˜L‰æèÂûÿÿ‹ A9Ït ‹5) p E‰ø¿ 1ÀH$õ èÿÑóÿD‹E°‹KA9Èt‹5 p H6õ ¿ 1ÀèÚÑóÿD‹E´‹K A9Èt‹5Üp H9õ ¿ 1ÀèµÑóÿL‹E¸H‹K I9Èt‹5¶p H;õ ¿ 1ÀèÑóÿ‹K(D9ét ‹5•p E‰è¿ 1ÀHHõ èkÑóÿ¸ÿÿÿÿH‹UÈdH+%( …r HƒÄH[A\A]A^A_]à @ Lm¬L‰÷ÇE¬ L‰îèÚ-úÿ‹E¬…Àu4L‰îL‰÷ÇE¬ èÁ-úÿƒ}¬u L‰îL‰÷ÇE¬ è©-úÿƒ}¬„Zþÿÿ‹5ýp Hm² ¿ 1ÀèÖÐóÿ‹5äp Hf² 1À¿ è½Ðóÿ‹H{L‰æèOúÿÿ‹5½p HK² 1À¿ è–Ðóÿ¸ÿÿÿÿé&ÿÿÿ @ HC² ¿ 1ÀL‰EèqÐóÿ‹H‹}L‰æèúÿÿ…À…õþÿÿ‹C0HƒÃ0…À…|ýÿÿéáþÿÿ‹5Up Hű ¿ 1Àè.Ðóÿ‹5<p H¾± 1À¿ èÐóÿ‹H{L‰æè§ùÿÿ‹5p D‰ù1ÀHíò ¿ èëÏóÿ¸ÿÿÿÿé{þÿÿèìRâÿff. „ ó úUH‰åAWAVI‰þAULcîATSHìˆ dH‹%( H‰EÈ1Àèžøÿ1öA‰Ä‰ð¢ƒø†í ¸ ‰ñ¢‹5‘p A‰Ð‰ÐöÆ€„Ø H — Hyó ¿ 1ÀèUÏóÿHu€1ÿè*úÿÿA‰Æ…À… foU€fo])•`ÿÿÿ)pÿÿÿAƒüŽ A¿ H] L-”ó ëNf. „ H‹KH‹SH3pÿÿÿH3•xÿÿÿH ÊuV‹5óp D‰ù¿ 1ÀH.ó èÉÎóÿAƒÇE9ü„§ H‰ÞD‰ÿè‘ùÿÿ…À…é H‹ H‹SH3`ÿÿÿH3•hÿÿÿH Êt‹U„‹M¤âÿ ‰Î!Ñæÿ 9Êt,RA¹ E1ÀD‰ùV‹5up L‰ê¿ 1ÀèRÎóÿAY¸ÿÿÿÿAZ‹Uˆ‹M¨ƒâ‰Î!уæ9Êt+RE1À¿ A¹ V‹53p D‰ùL‰ê1ÀèÎóÿ_¸ÿÿÿÿAXD‹]D‹U°D‰ÚD‰ÑD‰Öf1Òf1ö!Ñ9ÊtFRD‰ùE1ÉA¸ V‹5íp L‰ê¿ 1ÀD‰XÿÿÿD‰•\ÿÿÿè¼ÍóÿD‹XÿÿÿY¸ÿÿÿÿD‹•\ÿÿÿ^‹M´‹U”AƒâAƒã‰Î!Ö9ò„ R‹5šp L‰êA¹ QA¸ D‰ù¿ 1ÀD‰•XÿÿÿD‰\ÿÿÿèYÍóÿD‹\ÿÿÿD‹•XÿÿÿXZE9Ó‡ä A¾ÿÿÿÿfoE foM°AƒÇ)…`ÿÿÿ)pÿÿÿE9ü…YþÿÿH‹EÈdH+%( …Þ HeØD‰ð[A\A]A^A_]ÃE9Ó‡‹ …Àu£‹5ñp D‰ù¿ H®® èÉÌóÿë € ‹5Îp D‰ù¿ 1ÀHw® è¤ÌóÿéÖýÿÿ‹5p 1ÀA‰À¿ 1ÀIÁåH qª H“ð èvÌóÿMnH¬ A¾þÿÿÿI‰EéGÿÿÿ‹5jp E‰ÙE‰ÐD‰ùHþð ¿ 1ÀA¾ÿÿÿÿè4ÌóÿéõþÿÿA¾ÿÿÿÿéÿÿÿè/Oâÿf. „ D ó úUH Þ ¿ Hq H‰åHƒì‹5ÿp dH‹%( H‰Eø1Àè×ËóÿH‹EødH+%( uÉ1ÀÃèÏNâÿff. „ @ ó úUH ´Ý ¿ H H‰åHƒì‹5Ÿp dH‹%( H‰Eø1ÀèwËóÿH‹EødH+%( uÉ1ÀÃèoNâÿff. „ @ U¿ H. H‰åHƒì‹5Jp dH‹%( H‰Eø1Àè"Ëóÿ¿ èHXâÿ „ ó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈ1Àè—bâÿ…À„w LmÄ1Ò‰ÇA‰ÄL‰îè aâÿöEÄ„ 1ÀºP D‰æ¿ H üþÿÿè—JâÿH…À…f 1ÀºP D‰æ¿ H xþÿÿH‰ÙèpJâÿH…À…— 1À¹ ºˆ D‰æ¿ èNJâÿH…À…Å 1É1Ò1ÀD‰æ¿ è2JâÿH…À…Ù 1ÒL‰îD‰çè|`âÿöEÄ„» 1ɺ€ D‰æ¿ 1ÀèüIâÿI‰ÇHƒøÿ„ÿ ‹5 p H‰Á¿ 1ÀL5Y¬ I‰ØL‰òèÝÉóÿ1É1Ò1ÀD‰æ¿ èºIâÿH…À… I9ß…è ècaâÿA‰Ä…À„@ 1ÒL‰î‰Çèì_âÿöEÄ„ 1ÀH‰ÙºP D‰æ¿ èkIâÿH…À… 1À¹ ºˆ D‰æ¿ èIIâÿH…À… 1ÀºP D‰æ¿ HÇÁÿÿÿÿè%IâÿH…À„¬ 1É1Ò1ÀD‰æ¿ è IâÿH…À…à 1ÒL‰îD‰çèS_âÿöEÄ„° 1ɺ€ D‰æ¿ 1ÀèÓHâÿI‰ÅHƒøÿ„ ‹5äÿo H‰ÁL‰ò¿ 1ÀL¬üÿÿè·Èóÿ1É1Ò1ÀD‰æ¿ è”HâÿH…À…{ L9ë…š 1ÀH‹UÈdH+%( …R HƒÄ[A\A]A^A_]Ãf D 1É1Ò1ö1ÿ1ÀèIHâÿ…À…+ ¿ è×\âÿè2üÿÿ1ÿèkUâÿ è“`âÿ‹8H‰ÃèÙXâÿ‹57ÿo ¿ Hí H‰Á1Àè Èóÿ1É1Ò1ÀD‰æ¿ èêGâÿH…Àt%‹;èžXâÿ‹5üþo ¿ H_ª H‰Á1ÀèÒÇóÿfL hª A¸Ò ‹5Ñþo H kª HyÁ 1À¿ è£Çóÿ¸ÿÿÿÿé ÿÿÿf „ èë_âÿ‹8H‰Ãè1Xâÿ‹5þo ¿ H‘© H‰Á1ÀèeÇóÿéSÿÿÿè»_âÿ‹8èXâÿ‹5bþo ¿ Hª H‰Á1Àè8Çóÿ1É1Ò1ÀD‰æ¿ èGâÿH…Àt(è{_âÿ‹8èÄWâÿ‹5"þo ¿ H…© H‰Á1ÀèøÆóÿL ß© A¸Ó é#ÿÿÿf D è;_âÿ‹8H‰ÃèWâÿ‹5ßýo ¿ Hßë H‰Á1ÀèµÆóÿé£þÿÿè _âÿ‹8èTWâÿ‹5²ýo ¿ H´¨ H‰Á1ÀèˆÆóÿéKÿÿÿ ‹5Žýo HÛë ¿ èiÆóÿé,ÿÿÿ @ è»^âÿ‹8H‰ÃèWâÿ‹5_ýo ¿ Hx¨ H‰Á1Àè5Æóÿé#þÿÿè‹^âÿ‹8èÔVâÿ‹52ýo ¿ HK¨ H‰Á1ÀèÆóÿéËþÿÿ è[^âÿ‹8H‰Ãè¡Vâÿ‹5ÿüo ¿ H'ë H‰Á1ÀèÕÅóÿéÃýÿÿè+^âÿ‹8ètVâÿ‹5Òüo ¿ Húê H‰Á1Àè¨Åóÿékþÿÿ‹5±üo H›§ ¿ 1ÀèŠÅóÿéµýÿÿ‹5“üo H}§ ¿ 1ÀèlÅóÿéoþÿÿ‹5uüo H®§ ¿ 1ÀèNÅóÿéyýÿÿ‹5Wüo H§ ¿ 1Àè0Åóÿé3þÿÿè6HâÿèÑùÿÿè|]âÿH‰Ãé ýÿÿ @ ó úUH=n. H‰åAWAVAUATSHì¨ dH‹%( H‰EÈ1Àè öÿH…À„U H…`ÿÿÿL%æÖ Ç…8ÿÿÿ H‰…0ÿÿÿL½@ÿÿÿH‹½0ÿÿÿ1ÀE‹,$E1ɹ M‹t$ºÿÿÿÿfo— óH«A¸ÿÿÿÿL‰þ¿* )…PÿÿÿD‰@ÿÿÿÇ…Dÿÿÿˆ L‰µHÿÿÿÇ…hÿÿÿ€ èÈDâÿM‰ðD‰é¿ ‹5Kûo ‰…<ÿÿÿA‰ÁH‰ÃH¼é 1Àè ÄóÿA€|$ tmƒûÿtl‹5 ûo H § ¿ 1Àè÷Ãóÿ…Û~ ‹½<ÿÿÿèøDâÿIƒÄHuÖ L9à…&ÿÿÿH‹EÈdH+%( uR‹…8ÿÿÿHĨ [A\A]A^A_]à D …Û~”‹5²úo H›¦ ¿ 1Àè‹ÃóÿÇ…8ÿÿÿÿÿÿÿëˆÇ…8ÿÿÿþÿÿÿëŸè~Fâÿf. „ @ ó úUºÿÿÿÿH=˜( H‰åHƒìdH‹%( H‰Eø1Àètmòÿ‰%n H‹EødH+%( uÉ1ÀÃè&Fâÿf D ó úUH‰åS‰ûH=^p HƒìdH‹%( H‰Eè1Àè–Éüÿ‹0'n ƒø~[ƒøuf¿ HÚ¥ H5ƒè 1ÀèÌ[âÿ¿ èò^âÿÇø&n è3ª …Àu/H‹EèdH+%( uuH‹]øÉÃf. „ ¿ è&Xâÿ…Àu2fǶ&n „ÛtÃH‹EèdH+%( u8H‹]øÉé ‡ f „ €=Fùo uÇ‹&n …Àˆwÿÿÿƒø…Eÿÿÿésÿÿÿè&Eâÿf D ó úUH‰åHƒìdH‹%( H‰Eø1Àƒ=>&n t H‹EødH+%( uÉH=5p éðÊüÿ@¶ÿè·ª ëÙèÐDâÿó úUH‰åATL¥`ÿÿÿL‰çHì˜ dH‹%( H‰Eè1ÀèáRâÿ¾ L‰çè¤Wâÿ1Ò1ÿL‰æèˆ@âÿH‹EèdH+%( uL‹eøÉÃènDâÿff. „ ó úUH‰åATL¥`ÿÿÿL‰çHì˜ dH‹%( H‰Eè1ÀèqRâÿ¾ L‰çè4Wâÿ1ÒL‰æ¿ è@âÿH‹EèdH+%( uL‹eøÉÃèûCâÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃè¿Câÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃèCâÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè=Câÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u H‹OPo H‹ ÉÿàèôBâÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uH‹Po H‹@Éÿàè³Bâÿ ó úUH‰ñH‰åAUI‰õ¾ ATI‰üH}àL‰âHƒìdH‹%( H‰Eè1Àè×Fâÿ…Àx3H‹¼Oo H‹}àÿPH‹}àè¼>âÿH‹EèdH+%( u&HƒÄA\A]]à H‹=ÉÀo L‰éL‰â¾ èYUâÿëËè"Bâÿfó úUH‰åAUATI‰üHìà H‰µHÿÿÿH‰•PÿÿÿH‰XÿÿÿL‰…`ÿÿÿL‰hÿÿÿ„Àt#)…pÿÿÿ)M€)U)] )e°)mÀ)uÐ)}àdH‹%( H‰…8ÿÿÿ1ÀHEL‰â¾ L ÿÿÿH‰…(ÿÿÿH½ÿÿÿH…@ÿÿÿL‰éÇ… ÿÿÿ Ç…$ÿÿÿ0 H‰…0ÿÿÿèÃEâÿ…Àx?H‹¨No H‹½ÿÿÿÿPH‹½ÿÿÿè¢=âÿH‹…8ÿÿÿdH+%( u)HÄà A\A]]à H‹=©¿o L‰éL‰â¾ è9TâÿëÅèAâÿfó úUH‰åATI‰üHƒìdH‹%( H‰EèH‹+No ÿH‹EèdH+%( uH‹No L‰çL‹eøH‹@Éÿàè°@âÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uH‹ÏMo H‹@Éÿàès@âÿ ó úUH‰åAUATI‰üHìà H‰µHÿÿÿH‰•PÿÿÿH‰XÿÿÿL‰…`ÿÿÿL‰hÿÿÿ„Àt#)…pÿÿÿ)M€)U)] )e°)mÀ)uÐ)}àdH‹%( H‰…8ÿÿÿH‹IMo L ÿÿÿÿHEH½ÿÿÿL‰éH‰…(ÿÿÿL‰âH…@ÿÿÿ¾ Ç… ÿÿÿ Ç…$ÿÿÿ0 H‰…0ÿÿÿè Dâÿ…Àx@H‹ñLo H‹½ÿÿÿÿPH‹½ÿÿÿèë;âÿH‹…8ÿÿÿdH+%( u*HÄà A\A]]à @ H‹=ñ½o L‰éL‰â¾ èRâÿëÄèJ?âÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃè?âÿff. „ @ ó úUH‰åHƒìH‹OdH‹%( H‰EøH‰ðHGH‰GH9Èr;L‹G1ÒID0ÿI÷ðI¯ÀHÈH‰GH‹EødH+%( u$H‹$Lo H‹@Éÿà D H‹EødH+%( uÉÃè‚>âÿfó úUA¸ H‰åHƒìdH‹%( H‰Eø1ÀH‰ðHÇG HÁèHƒþH‰w LGÀH‹½Ko H‰ˆO(fInÀH‹ flÀGH…ÀtH‹UødH+%( uÉÿàH‹EødH+%( uÉÃèú=âÿf. „ ó úUH‰åHƒìdH‹%( H‰EøH‹PKo H‹@H…ÀtH‹UødH+%( uÉÿà D H‹EødH+%( uÉÃèš=âÿf. „ ó úUº H‰åAUI‰õ¾ ATI‰üH=| HƒìH‹ ò»o dH‹%( H‰Eè1ÀèžUâÿL‰éL‰â¾ H‹=Ì»o ègPâÿH‹EèdH+%( u HƒÄ1ÀA\A]]Ãè=âÿ € ó úUH‰åAUATHƒìdH‹%( H‰Eè1À€=æðo u:H‹ q»o I‰üI‰õº ¾ H=ᜠèUâÿL‰éL‰â¾ H‹=C»o èÞOâÿH‹EèdH+%( u HƒÄ1ÀA\A]]ÃèŽ<âÿff. „ ó úUH‰åHìÐ H‰µXÿÿÿH‰•`ÿÿÿH‰hÿÿÿL‰…pÿÿÿL‰xÿÿÿ„Àt )E€)M)U )]°)eÀ)mÐ)uà)}ðdH‹%( H‰…Hÿÿÿ1ÀHEHµ0ÿÿÿÇ…0ÿÿÿ H‰…8ÿÿÿH…PÿÿÿH‰…@ÿÿÿH‹—Io Ç…4ÿÿÿ0 ÿH‹•HÿÿÿdH+%( uÉÃèÂ;âÿfó úUH‰åHìÐ H‰µXÿÿÿH‰•`ÿÿÿH‰hÿÿÿL‰…pÿÿÿL‰xÿÿÿ„Àt )E€)M)U )]°)eÀ)mÐ)uà)}ðdH‹%( H‰…Hÿÿÿ1À€=Mïo u>HEHµ0ÿÿÿÇ…0ÿÿÿ H‰…8ÿÿÿH…PÿÿÿH‰…@ÿÿÿH‹ÎHo Ç…4ÿÿÿ0 ÿPH‹•HÿÿÿdH+%( uÉÃèø:âÿ „ ó úUH‰åHƒìdH‹%( H‰EøHHo H9yHo u H‰=pHo 1ÀH‹UødH+%( uÉà D ¸ÿÿÿÿëãèœ:âÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH9= Ho u$H%Ho H‰Ho 1ÀH‹UødH+%( u Éà ¸ÿÿÿÿëåè<:âÿf. „ fó úUH‰åHƒìdH‹%( H‰EøH‹G@H‹UødH+%( uÉÃèý9âÿff. „ fó úUH‰åHƒìdH‹%( H‰EøH‹GHH‹UødH+%( uÉÃè½9âÿff. „ fó úUH‰åHƒìdH‹%( H‰EøH‹GPH‹UødH+%( uÉÃè}9âÿff. „ fó úUH‰åHƒìdH‹%( H‰EøH‹GXH‹UødH+%( uÉÃè=9âÿff. „ fó úUH‰åHƒìdH‹%( H‰EøH‹G`H‹UødH+%( uÉÃèý8âÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1À‹GhH‹UødH+%( uÉÃè¼8âÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè}8âÿff. „ fó úUE1ÀH‰åHƒìdH‹%( H‰EøHÍ H9GtH‹EødH+%( u ÉD‰Àà H9Fu㋆„ 9‡„ A”ÀëÑè8âÿ UH‰åSHìØ H‰•PÿÿÿH‰XÿÿÿL‰…`ÿÿÿL‰hÿÿÿ„Àt#)…pÿÿÿ)M€)U)] )e°)mÀ)uÐ)}àdH‹%( H‰…8ÿÿÿ1ÀH‹_HEH‹?H‰…(ÿÿÿI‰ðH…@ÿÿÿHÇÁÿÿÿÿº H‰ÞL ÿÿÿÇ… ÿÿÿ Ç…$ÿÿÿ0 H‰…0ÿÿÿè-5âÿSÿHcÈH9ÙMÂH‹•8ÿÿÿdH+%( uH‹]øÉÃè47âÿ @ ó úUH‰åSHƒì‹Ÿ€ dH‹%( H‰Eè1À…Ûu‹_|€=% o t‹‚pþÿÿ¯G|9ÃLØH‹?è÷9âÿ9ÃMÃH‹UèdH+%( uH‹]øÉÃèÈ6âÿ „ UH‰åAWI‰ÿAVAUATE‰ÄSH‰ËHƒìx‹MH‰u°H‰U¨L‹®¨ L‰M¸‰xÿÿÿˆÿÿÿdH‹%( H‰EÈ1ÀH‹H‰…pÿÿÿH‹GH‰…hÿÿÿ„É…ˆ H‰÷ÿÒL‹]¸D‰âH‰ÞH‰ÁL‰ÿ1ÀAÿÓHcÐI‹GII‰ÖH)Ѐ=L o I‰GtI‹…hþÿÿI•ýÿÿH9Єª H‹…pÿÿÿI‰H‹…hÿÿÿI‰GH‹EÈdH+%( … HƒÄxD‰ð[A\A]A^A_]ÃL‰ïèÈÅ÷ÿfïÀI‰ÆH…Àt:H‹}°H‹E¨ÿÐH…Àˆ* fïÀòH*ÀòYØç M…öˆñ fïÉòI*Îò^ÁH‹M¸D‰âH‰ÞL‰ÿ¸ ÿÑé+ÿÿÿf „ A‹µpþÿÿ‰µdÿÿÿƒþŽ@ÿÿÿA‹•xþÿÿ+è H‹E°‰UH‹x0LoÐH‰} L9è„ H‰]ˆL‰ûE‰çë D M‹m0Iƒí0L9m°„ð L‰ïH‹E¨ÿÐI‹½¨ H‰E èåÄ÷ÿH‰E˜H…ÀtÌI‹…¨ H‹hþÿÿH‰E€‹€xþÿÿ+‚è +ED`þƒø„þ €½ÿÿÿ …ñ L‰m˜E‰åL‹eˆf D D‰úL‹U¸1ÉL‰æH‰ß1ÀAÿÒHcÐAÆHH)SAƒísÙL‹m˜H‹M H‹uˆD‰úH‰ßL‹E¸1ÀAÿÐH‹u€H‹SHcÈAÆM‹m0H H‹†hþÿÿH)ÊH‰S‹–xþÿÿIƒí0+è ‰UL9m°…ÿÿÿE‰üI‰ßH‹]ˆ‹…dÿÿÿ+EDhþƒø„äýÿÿ€½xÿÿÿ …Á D‰âL‹]¸1ÉH‰ÞL‰ÿ1ÀAÿÓHcÐAÆII)WAƒísÙéªýÿÿ @ L‰mE‰åL‹eˆ D D‰úH‹M¸fïÀL‰æH‰ß¸ ÿÑHcÐAÆHH)SAƒísÕL‹mH‹E H…Àˆ” fïÀòH*ÀH‹E˜òYå H…ÀxZfïÉòH*Èò^ÁH‹uˆH‹M¸D‰úH‰ß¸ ÿÑéÕþÿÿ D‰âH‹M¸fïÀH‰ÞL‰ÿ¸ ÿÑHcÐAÆII)WAƒísÕéæüÿÿH‰ÆHÑèfïɃæH ðòH*ÈòXÉë” D H‰ÇHÑèfïÀƒçH øòH*ÀòXÀéWÿÿÿf€½ÿÿÿ „>þÿÿé-ÿÿÿL‰ðAƒæfïÉHÑèL ðòH*ÈòXÉéùüÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéÁüÿÿè\2âÿff. „ ó úUH‰åHƒìdH‹%( H‰EøH‹G@H‹UødH+%( uÉÃè 2âÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1À€= o t4H‹JpH‹~p¸ H‹ H9w HÇÀÿÿÿÿrH‹º 1ÀH9¾ t @ H‹UødH+%( u;Éà € fƒ¾ tÞ€=o tÕH‹‚( ‹Øn H+†( …ÒuH÷ØH˜ë¶èi1âÿf „ UH‰åAWAVAUATSH‰ÓHƒì8H‰}¸H‹—¨ H‰u°HŠýÿÿdH‹%( H‰EÈ1ÀH9Šhþÿÿt&H‹UÈdH+%( …_ HƒÄ8[A\A]A^A_]à @ ‹’pþÿÿƒú~ÏLcú¾ L‰ÿL‰}¨è‰Aâÿ¾ L‰ÿI‰ÄèyAâÿI‰ÅM…ä„ H…À„ H‹E¸H‹p0L~ÐH‰u L9øt= € I‹‡¨ L‰ÿH‹ˆhþÿÿ‹€xþÿÿ+è H˜M4ÄÿÓI‹W0I‰LzÐL9}¸uÊH‹E°H‹p0LvÐH‰u¸L9ðt< D I‹†¨ L‰÷H‹hþÿÿ‹€xþÿÿ+‚è H˜M|Å ÿÓM‹v0I‰Iƒî0L9u°uɸ ëf. „ w>HƒÀH9E¨tDI‹4ÄI9tÅ sé¸ L‰ç‰E¸è9,âÿL‰ïè1,âÿ‹E¸é«þÿÿf „ ¸ÿÿÿÿëÕf „ 1ÀëÈè§/âÿL‰çE1äèü+âÿL‰ïE1íèñ+âÿ1Àë©ff. „ fó úUH‰åAUATI‰ôSHƒì‹Ÿ€ dH‹%( H‰EØ1À…Ûu‹_|€=no t‹‚pþÿÿ¯G|9ÃLØL‹/L‰ïè=2âÿH‹UØdH+%( u+9ÃI‹t$I‹<$M‰èMÃHƒÄH‚å [A\‰ÁA]1À]éƒ-üÿèî.âÿff. „ ó úUH‰åAWAVI‰öAUATSHƒìXH‰U°H‹L‹ª¨ dH‹%( H‰EÈ‹‡€ H‰M˜H‹NH‰M…ÀDG|Hƒ=åo …Ç L‰ïDxþè{¾÷ÿfïÀH…Àt8H‹M°H‹QHH…Òˆ fïÀòH*ÂòYà H…Àˆ! fïÉòH*Èò^ÁH TŽ D‰úL‰÷¸ H‰ÞèöÿÿA‰ÄH˜II)F€=2o tI‹…hþÿÿI•ýÿÿH9Є| H‹E˜I‰H‹EI‰FH‹EÈdH+%( …è HƒÄXD‰à[A\A]A^A_]ÃL‰ï踽÷ÿfïÀH…À…ó H Å º L‰÷¸ H‰ÞèõÿÿA‰ÄH˜II)F€=¡o t†I‹…hþÿÿI•ýÿÿH9Ð…oÿÿÿA‹µpþÿÿ‰uŒƒþŽ\ÿÿÿA‹•xþÿÿ+è H‹E°A‰ÕH‹p0L~ÐH‰u¸L9øu é f D M‹0Iƒï0L9}°„ I‹GHI‹¿¨ H‰E¨èú¼÷ÿH‰E¸H…ÀtÑI‹‡¨ H‹hþÿÿH‰E ‹€xþÿÿ+‚è D)èDhþƒøt3 € º fïÀH‰ÞL‰÷¸ è—ôÿÿHcÐAÄII)VAƒísÔH‹E¨H…Àˆ fïÀòH*ÀH‹E¸òY²Þ H…ÀˆÉ fïÉòH*Èò^Áº H‰ÞL‰÷¸ è7ôÿÿH‹M M‹0HcÐAÄIH‹hþÿÿI)VIƒï0‹‘xþÿÿ+è A‰ÕL9}°… ÿÿÿ‹EŒD)èDhþƒø„þÿÿfïÛò]¸fº fïÀH‰ÞL‰÷¸ èÇóÿÿHcÐAÄII)VAƒísÔéËýÿÿ € H‹M°H‹QHH…ÒˆE fïÀòH*ÂòYÖÝ H…Àˆ… fïÉòH*Èò^ÁéÐýÿÿ A‹pþÿÿ‰MˆƒùŽqýÿÿA‹•xþÿÿ+è H‹E°‰UŒH‹p0HNÐH‰M¸H9Èu"éK H‹E¸L‹h0IEÐH‰E¸H9E°„. L‹m¸I‹EHI‹½¨ H‰E è»÷ÿH‰E¨H…ÀtÅI‹…¨ H‹hþÿÿH‰E€‹€xþÿÿ+‚è +EŒDhþƒøt- D‰úfïÀH‰ÞL‰÷¸ è©òÿÿHcÐAÄII)VAƒísÖH‹E H…Àˆ‰ fïÀòH*ÀH‹E¨òYÄÜ H…ÀxOfïÉòH*Èò^ÁD‰úH‰ÞL‰÷¸ èOòÿÿH‹M€HcÐAÄIH‹hþÿÿI)V‹‘xþÿÿ+è ‰UŒéûþÿÿ H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉëŸ D H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀébÿÿÿf‹Eˆ+EŒDhþƒø„éûÿÿfïÒòU¸ @ D‰úfïÀH‰ÞL‰÷¸ è©ñÿÿHcÐAÄII)VAƒísÖéûÿÿH‰ÁHÑèfïɃáH ÈòH*ÈòXÉé"ýÿÿfH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéäüÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀé¦ýÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀéÎúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéÊúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéfýÿÿèå(âÿ D ó úUH‰åAWAVI‰öAUATSHƒìXH‰U°H‹L‹ª¨ dH‹%( H‰EÈ‹‡€ H‰M˜H‹NH‰M…ÀDG|Hƒ=åo …Ç L‰ïDxþè{¸÷ÿfïÀH…Àt8H‹M°H‹QPH…Òˆ fïÀòH*ÂòYÚ H…Àˆ! fïÉòH*Èò^ÁH Tˆ D‰úL‰÷¸ H‰ÞèðÿÿA‰ÄH˜II)F€=2o tI‹…hþÿÿI•ýÿÿH9Є| H‹E˜I‰H‹EI‰FH‹EÈdH+%( …è HƒÄXD‰à[A\A]A^A_]ÃL‰ï踷÷ÿfïÀH…À…ó H Ň º L‰÷¸ H‰ÞèïÿÿA‰ÄH˜II)F€=¡ o t†I‹…hþÿÿI•ýÿÿH9Ð…oÿÿÿA‹µpþÿÿ‰uŒƒþŽ\ÿÿÿA‹•xþÿÿ+è H‹E°A‰ÕH‹p0L~ÐH‰u¸L9øu é f D M‹0Iƒï0L9}°„ I‹GPI‹¿¨ H‰E¨èú¶÷ÿH‰E¸H…ÀtÑI‹‡¨ H‹hþÿÿH‰E ‹€xþÿÿ+‚è D)èDhþƒøt3 € º fïÀH‰ÞL‰÷¸ è—îÿÿHcÐAÄII)VAƒísÔH‹E¨H…Àˆ fïÀòH*ÀH‹E¸òY²Ø H…ÀˆÉ fïÉòH*Èò^Áº H‰ÞL‰÷¸ è7îÿÿH‹M M‹0HcÐAÄIH‹hþÿÿI)VIƒï0‹‘xþÿÿ+è A‰ÕL9}°… ÿÿÿ‹EŒD)èDhþƒø„þÿÿfïÛò]¸fº fïÀH‰ÞL‰÷¸ èÇíÿÿHcÐAÄII)VAƒísÔéËýÿÿ € H‹M°H‹QPH…ÒˆE fïÀòH*ÂòYÖ× H…Àˆ… fïÉòH*Èò^ÁéÐýÿÿ A‹pþÿÿ‰MˆƒùŽqýÿÿA‹•xþÿÿ+è H‹E°‰UŒH‹p0HNÐH‰M¸H9Èu"éK H‹E¸L‹h0IEÐH‰E¸H9E°„. L‹m¸I‹EPI‹½¨ H‰E èµ÷ÿH‰E¨H…ÀtÅI‹…¨ H‹hþÿÿH‰E€‹€xþÿÿ+‚è +EŒDhþƒøt- D‰úfïÀH‰ÞL‰÷¸ è©ìÿÿHcÐAÄII)VAƒísÖH‹E H…Àˆ‰ fïÀòH*ÀH‹E¨òYÄÖ H…ÀxOfïÉòH*Èò^ÁD‰úH‰ÞL‰÷¸ èOìÿÿH‹M€HcÐAÄIH‹hþÿÿI)V‹‘xþÿÿ+è ‰UŒéûþÿÿ H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉëŸ D H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀébÿÿÿf‹Eˆ+EŒDhþƒø„éûÿÿfïÒòU¸ @ D‰úfïÀH‰ÞL‰÷¸ è©ëÿÿHcÐAÄII)VAƒísÖéûÿÿH‰ÁHÑèfïɃáH ÈòH*ÈòXÉé"ýÿÿfH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéäüÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀé¦ýÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀéÎúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéÊúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéfýÿÿèå"âÿ D ó úUH‰åAWAVI‰öAUATSHƒìXH‰U°H‹L‹ª¨ dH‹%( H‰EÈ‹‡€ H‰M˜H‹NH‰M…ÀDG|Hƒ=åo …Ç L‰ïDxþè{²÷ÿfïÀH…Àt8H‹M°H‹Q`H…Òˆ fïÀòH*ÂòYÔ H…Àˆ! fïÉòH*Èò^ÁH T‚ D‰úL‰÷¸ H‰ÞèêÿÿA‰ÄH˜II)F€=2o tI‹…hþÿÿI•ýÿÿH9Є| H‹E˜I‰H‹EI‰FH‹EÈdH+%( …è HƒÄXD‰à[A\A]A^A_]ÃL‰ï踱÷ÿfïÀH…À…ó H Å º L‰÷¸ H‰ÞèéÿÿA‰ÄH˜II)F€=¡o t†I‹…hþÿÿI•ýÿÿH9Ð…oÿÿÿA‹µpþÿÿ‰uŒƒþŽ\ÿÿÿA‹•xþÿÿ+è H‹E°A‰ÕH‹p0L~ÐH‰u¸L9øu é f D M‹0Iƒï0L9}°„ I‹G`I‹¿¨ H‰E¨èú°÷ÿH‰E¸H…ÀtÑI‹‡¨ H‹hþÿÿH‰E ‹€xþÿÿ+‚è D)èDhþƒøt3 € º fïÀH‰ÞL‰÷¸ è—èÿÿHcÐAÄII)VAƒísÔH‹E¨H…Àˆ fïÀòH*ÀH‹E¸òY²Ò H…ÀˆÉ fïÉòH*Èò^Áº H‰ÞL‰÷¸ è7èÿÿH‹M M‹0HcÐAÄIH‹hþÿÿI)VIƒï0‹‘xþÿÿ+è A‰ÕL9}°… ÿÿÿ‹EŒD)èDhþƒø„þÿÿfïÛò]¸fº fïÀH‰ÞL‰÷¸ èÇçÿÿHcÐAÄII)VAƒísÔéËýÿÿ € H‹M°H‹Q`H…ÒˆE fïÀòH*ÂòYÖÑ H…Àˆ… fïÉòH*Èò^ÁéÐýÿÿ A‹pþÿÿ‰MˆƒùŽqýÿÿA‹•xþÿÿ+è H‹E°‰UŒH‹p0HNÐH‰M¸H9Èu"éK H‹E¸L‹h0IEÐH‰E¸H9E°„. L‹m¸I‹E`I‹½¨ H‰E è¯÷ÿH‰E¨H…ÀtÅI‹…¨ H‹hþÿÿH‰E€‹€xþÿÿ+‚è +EŒDhþƒøt- D‰úfïÀH‰ÞL‰÷¸ è©æÿÿHcÐAÄII)VAƒísÖH‹E H…Àˆ‰ fïÀòH*ÀH‹E¨òYÄÐ H…ÀxOfïÉòH*Èò^ÁD‰úH‰ÞL‰÷¸ èOæÿÿH‹M€HcÐAÄIH‹hþÿÿI)V‹‘xþÿÿ+è ‰UŒéûþÿÿ H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉëŸ D H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀébÿÿÿf‹Eˆ+EŒDhþƒø„éûÿÿfïÒòU¸ @ D‰úfïÀH‰ÞL‰÷¸ è©åÿÿHcÐAÄII)VAƒísÖéûÿÿH‰ÁHÑèfïɃáH ÈòH*ÈòXÉé"ýÿÿfH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéäüÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀé¦ýÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀéÎúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéÊúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéfýÿÿèå âÿ D ó úUH‰åAWAVI‰öAUATSHƒìXH‰U°H‹L‹ª¨ dH‹%( H‰EÈ‹‡€ H‰M˜H‹NH‰M…ÀDG|Hƒ=åo …Ç L‰ïDxþè{¬÷ÿfïÀH…Àt8H‹M°H‹QXH…Òˆ fïÀòH*ÂòYÎ H…Àˆ! fïÉòH*Èò^ÁH T| D‰úL‰÷¸ H‰ÞèäÿÿA‰ÄH˜II)F€=2o tI‹…hþÿÿI•ýÿÿH9Є| H‹E˜I‰H‹EI‰FH‹EÈdH+%( …è HƒÄXD‰à[A\A]A^A_]ÃL‰ï踫÷ÿfïÀH…À…ó H Å{ º L‰÷¸ H‰ÞèãÿÿA‰ÄH˜II)F€=¡o t†I‹…hþÿÿI•ýÿÿH9Ð…oÿÿÿA‹µpþÿÿ‰uŒƒþŽ\ÿÿÿA‹•xþÿÿ+è H‹E°A‰ÕH‹p0L~ÐH‰u¸L9øu é f D M‹0Iƒï0L9}°„ I‹GXI‹¿¨ H‰E¨èúª÷ÿH‰E¸H…ÀtÑI‹‡¨ H‹hþÿÿH‰E ‹€xþÿÿ+‚è D)èDhþƒøt3 € º fïÀH‰ÞL‰÷¸ è—âÿÿHcÐAÄII)VAƒísÔH‹E¨H…Àˆ fïÀòH*ÀH‹E¸òY²Ì H…ÀˆÉ fïÉòH*Èò^Áº H‰ÞL‰÷¸ è7âÿÿH‹M M‹0HcÐAÄIH‹hþÿÿI)VIƒï0‹‘xþÿÿ+è A‰ÕL9}°… ÿÿÿ‹EŒD)èDhþƒø„þÿÿfïÛò]¸fº fïÀH‰ÞL‰÷¸ èÇáÿÿHcÐAÄII)VAƒísÔéËýÿÿ € H‹M°H‹QXH…ÒˆE fïÀòH*ÂòYÖË H…Àˆ… fïÉòH*Èò^ÁéÐýÿÿ A‹pþÿÿ‰MˆƒùŽqýÿÿA‹•xþÿÿ+è H‹E°‰UŒH‹p0HNÐH‰M¸H9Èu"éK H‹E¸L‹h0IEÐH‰E¸H9E°„. L‹m¸I‹EXI‹½¨ H‰E è©÷ÿH‰E¨H…ÀtÅI‹…¨ H‹hþÿÿH‰E€‹€xþÿÿ+‚è +EŒDhþƒøt- D‰úfïÀH‰ÞL‰÷¸ è©àÿÿHcÐAÄII)VAƒísÖH‹E H…Àˆ‰ fïÀòH*ÀH‹E¨òYÄÊ H…ÀxOfïÉòH*Èò^ÁD‰úH‰ÞL‰÷¸ èOàÿÿH‹M€HcÐAÄIH‹hþÿÿI)V‹‘xþÿÿ+è ‰UŒéûþÿÿ H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉëŸ D H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀébÿÿÿf‹Eˆ+EŒDhþƒø„éûÿÿfïÒòU¸ @ D‰úfïÀH‰ÞL‰÷¸ è©ßÿÿHcÐAÄII)VAƒísÖéûÿÿH‰ÁHÑèfïɃáH ÈòH*ÈòXÉé"ýÿÿfH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéäüÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀé¦ýÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀéÎúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéÊúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéfýÿÿèåâÿ D ó úUH‰åAWI‰÷AVAUATSHƒìXH‰U¸dH‹%( H‰EÈ‹‡€ …Àu‹G|I‹H‹u¸Hƒ=óün H‰M˜I‹OL‹®¨ H‰M ‹Nh… ƒèH L‰ÿ‰E¨‰ÂH‰Þ1ÀèSÞÿÿA‰ÄH˜II)G€=uün tI‹…hþÿÿI•ýÿÿH9Ð„× H‹E˜I‰H‹E I‰GH‹EÈdH+%( …' HƒÄXD‰à[A\A]A^A_]à H ˜ 1Àº L‰ÿH‰Þè×ÝÿÿA‰ÄH˜II)G€=ùûn t›I‹…hþÿÿI•ýÿÿH9ÐuˆA‹pþÿÿ‰MƒùŽuÿÿÿA‹•xþÿÿ+è H‹E¸‰ÖH‹x0LoÐH‰}°L9è„Þ M‰þA‰÷ë @ M‹m0Iƒí0L9m¸„º A‹EhI‹½¨ ‰E°èS¥÷ÿH…ÀtÖI‹…¨ H‹hþÿÿH‰E¨‹€xþÿÿ+‚è D)øDxþƒøt+ @ º 1ÉH‰ÞL‰÷1ÀèüÜÿÿHcÐAÄII)VAƒïsÙ‹M°º H‰ÞL‰÷1ÀèÔÜÿÿH‹u¨M‹m0HcÐAÄIH‹†hþÿÿD‹¾xþÿÿIƒí0I)VD+¸è L9m¸…FÿÿÿD‰þM‰÷‹E)ðDhþƒø„]þÿÿ @ º 1ÉH‰ÞL‰ÿ1ÀèlÜÿÿHcÐAÄII)WAƒísÙé-þÿÿ @ A‹µpþÿÿ‰u„ƒþŽþÿÿE‹µxþÿÿD+°è H‹E¸H‹p0LnÐH‰u°L9è„ó H‰ØL‰ûI‰Çë M‹m0Iƒí0L9m¸„Ê A‹EhI‹½¨ ‰E°èó£÷ÿH…ÀtÖI‹…¨ H‹hþÿÿH‰E‹€xþÿÿ+‚è D)ðDpþƒøt=L‰mˆE‰õD‹u¨f „ D‰ò1ÉL‰þH‰ß1ÀèŽÛÿÿHcÐAÄHH)SAƒísÛL‹mˆ‹M°‹U¨L‰þH‰ß1ÀèdÛÿÿH‹MM‹m0HcÐAÄHH‹hþÿÿD‹±xþÿÿIƒí0H)SD+°è L9m¸…6ÿÿÿL‰øI‰ßH‰Ã‹E„D)ðDhþƒø„éüÿÿD‹u¨ @ D‰ò1ÉH‰ÞL‰ÿ1ÀèöÚÿÿHcÐAÄII)WAƒísÛé·üÿÿèéâÿf „ ó úUH‰åAWAVI‰öAUATSHƒìXH‰U¸dH‹%( H‰EÈ‹‡€ …Àu‹G|I‹6H‹M¸Hƒ=óøn H‰u I‹vL‹©¨ H‹I@H‰u˜…~ DxÿH ý 1ÀL‰÷D‰úH‰ÞèSÚÿÿA‰ÄH˜II)F€=uøn tI‹…hþÿÿI•ýÿÿH9Ð„× H‹E I‰H‹E˜I‰FH‹EÈdH+%( …/ HƒÄXD‰à[A\A]A^A_]à H ˜ü 1Àº L‰÷H‰Þè×ÙÿÿA‰ÄH˜II)F€=ù÷n t›I‹…hþÿÿI•ýÿÿH9ÐuˆA‹µpþÿÿ‰uƒþŽuÿÿÿA‹•xþÿÿ+è H‹E¸‰ÑH‹x0LoÐH‰}°L9è„ß M‰÷A‰Îë @ M‹m0Iƒí0L9m¸„» I‹E@I‹½¨ H‰E°èR¡÷ÿH…ÀtÕI‹…¨ H‹hþÿÿH‰E¨‹€xþÿÿ+‚è D)ðDpþƒøt* º 1ÉH‰ÞL‰ÿ1ÀèüØÿÿHcÐAÄII)WAƒîsÙH‹M°º H‰ÞL‰ÿ1ÀèÓØÿÿH‹M¨M‹m0HcÐAÄIH‹hþÿÿD‹±xþÿÿIƒí0I)WD+°è L9m¸…EÿÿÿD‰ñM‰þ‹E)ÈDhþƒø„\þÿÿ º 1ÉH‰ÞL‰÷1ÀèlØÿÿHcÐAÄII)VAƒísÙé-þÿÿ @ A‹pþÿÿ‰M„ƒùŽþÿÿE‹xþÿÿD+¨è H‹E¸H‹H0H‰M°HIÐH‰ÏH9È„ù D‰e¨M‰ôI‰ÞH‰ûë @ H‹[0Hƒë0H9]¸„Ê H‹C@H‹»¨ H‰E°èêŸ÷ÿH…ÀtÕH‹ƒ¨ H‹hþÿÿH‰E‹€xþÿÿ+‚è D)èDhþƒøt9H‰]ˆD‰ëD‹m¨D‰ú1ÉL‰öL‰ç1ÀèŽ×ÿÿHcÐAÅI$I)T$ƒësÚD‰m¨H‹]ˆH‹M°D‰úL‰öL‰ç1Àè^×ÿÿH‹uE¨HcÐH‹[0I$H‹†hþÿÿD‹®xþÿÿI)T$Hƒë0D+¨è H9]¸…6ÿÿÿL‰óM‰æD‹e¨‹E„D)èDhþƒø„àüÿÿ € D‰ú1ÉH‰ÞL‰÷1ÀèîÖÿÿHcÐAÄII)VAƒísÛé¯üÿÿèáâÿó úUH‰åAWAVI‰öAUATSHƒìXH‰U°H‹L‹ª¨ dH‹%( H‰EÈ‹‡€ H‰M˜H‹NH‰M…ÀDG|Hƒ=åôn …Ç L‰ïDxþè{ž÷ÿfïÀH…Àt8H‹M°H‹Q@H…Òˆ fïÀòH*ÂòYÀ H…Àˆ! fïÉòH*Èò^ÁH Tn D‰úL‰÷¸ H‰ÞèÖÿÿA‰ÄH˜II)F€=2ôn tI‹…hþÿÿI•ýÿÿH9Є| H‹E˜I‰H‹EI‰FH‹EÈdH+%( …è HƒÄXD‰à[A\A]A^A_]ÃL‰ïè¸÷ÿfïÀH…À…ó H Åm º L‰÷¸ H‰ÞèÕÿÿA‰ÄH˜II)F€=¡ón t†I‹…hþÿÿI•ýÿÿH9Ð…oÿÿÿA‹µpþÿÿ‰uŒƒþŽ\ÿÿÿA‹•xþÿÿ+è H‹E°A‰ÕH‹p0L~ÐH‰u¸L9øu é f D M‹0Iƒï0L9}°„ I‹G@I‹¿¨ H‰E¨èúœ÷ÿH‰E¸H…ÀtÑI‹‡¨ H‹hþÿÿH‰E ‹€xþÿÿ+‚è D)èDhþƒøt3 € º fïÀH‰ÞL‰÷¸ è—ÔÿÿHcÐAÄII)VAƒísÔH‹E¨H…Àˆ fïÀòH*ÀH‹E¸òY²¾ H…ÀˆÉ fïÉòH*Èò^Áº H‰ÞL‰÷¸ è7ÔÿÿH‹M M‹0HcÐAÄIH‹hþÿÿI)VIƒï0‹‘xþÿÿ+è A‰ÕL9}°… ÿÿÿ‹EŒD)èDhþƒø„þÿÿfïÛò]¸fº fïÀH‰ÞL‰÷¸ èÇÓÿÿHcÐAÄII)VAƒísÔéËýÿÿ € H‹M°H‹Q@H…ÒˆE fïÀòH*ÂòYÖ½ H…Àˆ… fïÉòH*Èò^ÁéÐýÿÿ A‹pþÿÿ‰MˆƒùŽqýÿÿA‹•xþÿÿ+è H‹E°‰UŒH‹p0HNÐH‰M¸H9Èu"éK H‹E¸L‹h0IEÐH‰E¸H9E°„. L‹m¸I‹E@I‹½¨ H‰E è›÷ÿH‰E¨H…ÀtÅI‹…¨ H‹hþÿÿH‰E€‹€xþÿÿ+‚è +EŒDhþƒøt- D‰úfïÀH‰ÞL‰÷¸ è©ÒÿÿHcÐAÄII)VAƒísÖH‹E H…Àˆ‰ fïÀòH*ÀH‹E¨òYļ H…ÀxOfïÉòH*Èò^ÁD‰úH‰ÞL‰÷¸ èOÒÿÿH‹M€HcÐAÄIH‹hþÿÿI)V‹‘xþÿÿ+è ‰UŒéûþÿÿ H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉëŸ D H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀébÿÿÿf‹Eˆ+EŒDhþƒø„éûÿÿfïÒòU¸ @ D‰úfïÀH‰ÞL‰÷¸ è©ÑÿÿHcÐAÄII)VAƒísÖéûÿÿH‰ÁHÑèfïɃáH ÈòH*ÈòXÉé"ýÿÿfH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéäüÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀé¦ýÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀéÎúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéÊúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéfýÿÿèåâÿ D ó úUH‰åAWAVAUI‰ÕATI‰ôSHƒì(D‹5öïn H‹N@dH‹%( H‰EÈ1ÀH‹R@E…öt €=Àîn uY¸ H9Ñw(HÇÀÿÿÿÿr 1À€=¢în tHDÎÿÿL‰îL‰çè ×ÿÿH˜H‹UÈdH+%( …† HƒÄ([A\A]A^A_]à D H9ÑH‹¶¨ » ÀH9ÑFØH†ýÿÿH9†hþÿÿt HcÃë @ HcŽpþÿÿƒù~ëE…ö~æA9Î}áH‰Ï¾ H‰M¸è™âÿH‹}¸¾ I‰ÇèˆâÿI‰ÀM…ÿ„ H…ÀH‹M¸„ö I‹D$0Hƒè0I9Ät3H‹¨ H‹²hþÿÿ‹’xþÿÿ+–è H‹p@H‹@0HcÒI‰4×Hƒè0I9ÄuÎI‹E0Hƒè0I9Åt3H‹¨ H‹²hþÿÿ‹’xþÿÿ+–è H‹p@H‹@0HcÒI‰4ÐHƒè0I9ÅuÎIcÖ¸ I‹<×I9<Ðr,HÇÀÿÿÿÿw#¸ A9Æt I‹<ÇI9<Àr1w6HƒÀH9Èuæ1ÀfL‰ÿH‰E°L‰E¸èPâÿH‹}¸èGâÿH‹E°éwþÿÿ¸ ë×HÇÀÿÿÿÿëÎèÉâÿL‰ÿL‰E¸E1ÿèâÿH‹}¸èâÿHcÃE1Àë©f „ ó úUH‰åAWAVAUI‰ÕATI‰ôSHƒì(D‹5¶ín H‹N`dH‹%( H‰EÈ1ÀH‹R`E…öt €=€ìn uY¸ H9Ñw(HÇÀÿÿÿÿr 1À€=bìn tHÍÿÿL‰îL‰çèÉÔÿÿH˜H‹UÈdH+%( …† HƒÄ([A\A]A^A_]à D H9ÑH‹¶¨ » ÀH9ÑFØH†ýÿÿH9†hþÿÿt HcÃë @ HcŽpþÿÿƒù~ëE…ö~æA9Î}áH‰Ï¾ H‰M¸èYâÿH‹}¸¾ I‰ÇèHâÿI‰ÀM…ÿ„ H…ÀH‹M¸„ö I‹D$0Hƒè0I9Ät3H‹¨ H‹²hþÿÿ‹’xþÿÿ+–è H‹p`H‹@0HcÒI‰4×Hƒè0I9ÄuÎI‹E0Hƒè0I9Åt3H‹¨ H‹²hþÿÿ‹’xþÿÿ+–è H‹p`H‹@0HcÒI‰4ÐHƒè0I9ÅuÎIcÖ¸ I‹<×I9<Ðr,HÇÀÿÿÿÿw#¸ A9Æt I‹<ÇI9<Àr1w6HƒÀH9Èuæ1ÀfL‰ÿH‰E°L‰E¸èâÿH‹}¸èâÿH‹E°éwþÿÿ¸ ë×HÇÀÿÿÿÿëÎè‰âÿL‰ÿL‰E¸E1ÿèÚ âÿH‹}¸èÑ âÿHcÃE1Àë©f „ ó úUH‰åAWAVAUI‰ÕATI‰ôSHƒì(D‹5vën H‹NXdH‹%( H‰EÈ1ÀH‹RXE…öt €=@ên uY¸ H9Ñw(HÇÀÿÿÿÿr 1À€="ên tH„ÊÿÿL‰îL‰çè‰ÒÿÿH˜H‹UÈdH+%( …† HƒÄ([A\A]A^A_]à D H9ÑH‹¶¨ » ÀH9ÑFØH†ýÿÿH9†hþÿÿt HcÃë @ HcŽpþÿÿƒù~ëE…ö~æA9Î}áH‰Ï¾ H‰M¸èâÿH‹}¸¾ I‰ÇèâÿI‰ÀM…ÿ„ H…ÀH‹M¸„ö I‹D$0Hƒè0I9Ät3H‹¨ H‹²hþÿÿ‹’xþÿÿ+–è H‹pXH‹@0HcÒI‰4×Hƒè0I9ÄuÎI‹E0Hƒè0I9Åt3H‹¨ H‹²hþÿÿ‹’xþÿÿ+–è H‹pXH‹@0HcÒI‰4ÐHƒè0I9ÅuÎIcÖ¸ I‹<×I9<Ðr,HÇÀÿÿÿÿw#¸ A9Æt I‹<ÇI9<Àr1w6HƒÀH9Èuæ1ÀfL‰ÿH‰E°L‰E¸èÐþáÿH‹}¸èÇþáÿH‹E°éwþÿÿ¸ ë×HÇÀÿÿÿÿëÎèIâÿL‰ÿL‰E¸E1ÿèšþáÿH‹}¸è‘þáÿHcÃE1Àë©f „ ó úUH‰åAWAVAUI‰ÕATI‰ôSHƒì(D‹56én ‹NhdH‹%( H‰EÈ1À‹RhE…öt €=èn u[¸ H9Ñw(HÇÀÿÿÿÿr 1À€=äçn tHÆÈÿÿL‰îL‰çèKÐÿÿH˜H‹UÈdH+%( …ˆ HƒÄ([A\A]A^A_]à € H9ÑH‹¶¨ » ÀH9ÑFØH†ýÿÿH9†hþÿÿt HcÃë« @ HcŽpþÿÿƒù~ëE…ö~æA9Î}áH‰Ï¾ H‰M¸èÙâÿH‹}¸¾ I‰ÇèÈâÿI‰ÀM…ÿ„ H…ÀH‹M¸„ö I‹D$0Hƒè0I9Ät2H‹¨ ‹XhH‹@0H‹²hþÿÿ‹’xþÿÿHƒè0+–è HcÒI‰ ×I9ÄuÏI‹E0Hƒè0I9Åt3fH‹¨ ‹xhH‹@0H‹²hþÿÿ‹’xþÿÿHƒè0+–è HcÒI‰<ÐI9ÅuÏIcÖ¸ I‹<×I9<Ðr-HÇÀÿÿÿÿw$¸ A9Æt I‹<ÇI9<Àr2w7HƒÀH9Èuæ1À L‰ÿH‰E°L‰E¸èüáÿH‹}¸è‡üáÿH‹E°éuþÿÿ¸ ë×HÇÀÿÿÿÿëÎè âÿL‰ÿL‰E¸E1ÿèZüáÿH‹}¸èQüáÿHcÃE1Àë©f „ ó úUH‰åAWAVAUI‰ÕATI‰ôSHƒì(D‹5öæn H‹NPdH‹%( H‰EÈ1ÀH‹RPE…öt €=Àån uY¸ H9Ñw(HÇÀÿÿÿÿr 1À€=¢ån tHÄÅÿÿL‰îL‰çè ÎÿÿH˜H‹UÈdH+%( …† HƒÄ([A\A]A^A_]à D H9ÑH‹¶¨ » ÀH9ÑFØH†ýÿÿH9†hþÿÿt HcÃë @ HcŽpþÿÿƒù~ëE…ö~æA9Î}áH‰Ï¾ H‰M¸è™âÿH‹}¸¾ I‰ÇèˆâÿI‰ÀM…ÿ„ H…ÀH‹M¸„ö I‹D$0Hƒè0I9Ät3H‹¨ H‹²hþÿÿ‹’xþÿÿ+–è H‹pPH‹@0HcÒI‰4×Hƒè0I9ÄuÎI‹E0Hƒè0I9Åt3H‹¨ H‹²hþÿÿ‹’xþÿÿ+–è H‹pPH‹@0HcÒI‰4ÐHƒè0I9ÅuÎIcÖ¸ I‹<×I9<Ðr,HÇÀÿÿÿÿw#¸ A9Æt I‹<ÇI9<Àr1w6HƒÀH9Èuæ1ÀfL‰ÿH‰E°L‰E¸èPúáÿH‹}¸èGúáÿH‹E°éwþÿÿ¸ ë×HÇÀÿÿÿÿëÎèÉýáÿL‰ÿL‰E¸E1ÿèúáÿH‹}¸èúáÿHcÃE1Àë©f „ ó úUH‰åAWAVAUI‰ÕATI‰ôSHƒì(D‹5¶än H‹R@dH‹%( H‰EÈ1ÀH‹N@E…öt €=€ãn uY¸ H9Ñw(HÇÀÿÿÿÿr 1À€=bãn tHäÊÿÿL‰îL‰çèÉËÿÿH˜H‹UÈdH+%( …† HƒÄ([A\A]A^A_]à D H9ÑH‹¶¨ » ÀH9ÑFØH†ýÿÿH9†hþÿÿt HcÃë @ HcŽpþÿÿƒù~ëE…ö~æA9Î}áH‰Ï¾ H‰M¸èY âÿH‹}¸¾ I‰ÇèH âÿI‰ÀM…ÿ„ H…ÀH‹M¸„ö I‹D$0Hƒè0I9Ät3H‹¨ H‹²hþÿÿ‹’xþÿÿ+–è H‹p@H‹@0HcÒI‰4×Hƒè0I9ÄuÎI‹E0Hƒè0I9Åt3H‹¨ H‹²hþÿÿ‹’xþÿÿ+–è H‹p@H‹@0HcÒI‰4ÐHƒè0I9ÅuÎIcÖ¸ I‹<×I9<Ðr,HÇÀÿÿÿÿw#¸ A9Æt I‹<ÇI9<Àr1w6HƒÀH9Èuæ1ÀfL‰ÿH‰E°L‰E¸èøáÿH‹}¸èøáÿH‹E°éwþÿÿ¸ ë×HÇÀÿÿÿÿëÎè‰ûáÿL‰ÿL‰E¸E1ÿèÚ÷áÿH‹}¸èÑ÷áÿHcÃE1Àë©f „ ó úUH‰åAWAVAUI‰ÕATI‰ôSHƒì(D‹5vân H‹NHdH‹%( H‰EÈ1ÀH‹RHE…öt €=@án uY¸ H9Ñw(HÇÀÿÿÿÿr 1À€="án tHÁÿÿL‰îL‰çè‰ÉÿÿH˜H‹UÈdH+%( …† HƒÄ([A\A]A^A_]à D H9ÑH‹¶¨ » ÀH9ÑFØH†ýÿÿH9†hþÿÿt HcÃë @ HcŽpþÿÿƒù~ëE…ö~æA9Î}áH‰Ï¾ H‰M¸è âÿH‹}¸¾ I‰Çè âÿI‰ÀM…ÿ„ H…ÀH‹M¸„ö I‹D$0Hƒè0I9Ät3H‹¨ H‹²hþÿÿ‹’xþÿÿ+–è H‹pHH‹@0HcÒI‰4×Hƒè0I9ÄuÎI‹E0Hƒè0I9Åt3H‹¨ H‹²hþÿÿ‹’xþÿÿ+–è H‹pHH‹@0HcÒI‰4ÐHƒè0I9ÅuÎIcÖ¸ I‹<×I9<Ðr,HÇÀÿÿÿÿw#¸ A9Æt I‹<ÇI9<Àr1w6HƒÀH9Èuæ1ÀfL‰ÿH‰E°L‰E¸èÐõáÿH‹}¸èÇõáÿH‹E°éwþÿÿ¸ ë×HÇÀÿÿÿÿëÎèIùáÿL‰ÿL‰E¸E1ÿèšõáÿH‹}¸è‘õáÿHcÃE1Àë©f „ ó úUH‰åAWAVI‰öAUATSHƒìhH‰U¸H‹ H‹vdH‹%( H‰EÈ‹‡€ €=ßn H‰]¨H‰u°ua…ÀDG|H k& HƒìQº Lfã H‰ßDHÿHÇÁÿÿÿÿ1Àè†âÿA‰ÄXZH‹EÈdH+%( …Ú HeØD‰à[A\A]A^A_]à @ …Àu‹G|H‹M¸Hƒ=½Þn H‹™¨ … H‰ßDxþèLˆ÷ÿfïÀH…Àu[L-]X D‰úL‰÷¸ L‰îèÀÿÿA‰ÄH˜II)F€=;Þn tH‹ƒhþÿÿH“ýÿÿH9ÐtaH‹E¨I‰H‹E°I‰FéLÿÿÿ D H‹M¸H‹QpH‹H…Òˆ fïÀòH*ÂòYª H…ÀˆÊ fïÉòH*Èò^Áéeÿÿÿ „ ‹‹pþÿÿ‰|ÿÿÿƒù~Ž‹“xþÿÿ+è H‹E¸‰UˆH‹H0HYÐH‰M H9Ø„K D‰eëH‹[0Hƒë0H9]¸„. H‹CpH‹»¨ H‹ H‰E˜è7‡÷ÿH‰E H…ÀtÎH‹ƒ¨ H‹hþÿÿH‰E€‹€xþÿÿ+‚è +EˆD`þƒøtEH‰]ˆD‰ãD‹ef „ D‰úfïÀL‰îL‰÷¸ èɾÿÿHcÐAÄII)Vƒës×D‰eH‹]ˆH‹E˜H…Àˆr fïÀòH*ÀH‹E òYݨ H…Àˆ4 fïÉòH*Èò^ÁD‰úL‰îL‰÷¸ èd¾ÿÿH‹M€EHcÐIH‹hþÿÿI)V‹‘xþÿÿ+è ‰Uˆéèþÿÿ „ H‰ßè8†÷ÿfïÀH…Àt;H‹M¸H‹QpH‹H…Òˆo fïÀòH*ÂòYJ¨ H…Àˆ/ fïÉòH*Èò^ÁL-V º L‰÷¸ L‰îèȽÿÿA‰ÄH˜II)F€=êÛn „¾ýÿÿH‹ƒhþÿÿH“ýÿÿH9Ð…§ýÿÿ‹‹pþÿÿ‰MˆƒùŽ•ýÿÿ‹“xþÿÿ+è H‹E¸A‰×H‹H0HYÐH‰M H9Øu é- D H‹[0Hƒë0H9]¸„ H‹CpH‹»¨ H‹ H‰E˜è?…÷ÿH‰E H…ÀtÎH‹ƒ¨ H‹hþÿÿH‰E‹€xþÿÿ+‚è D)øDxþƒøt0 @ º fïÀL‰îL‰÷¸ èß¼ÿÿHcÐAÄII)VAƒïsÔH‹E˜H…Àˆo fïÀòH*ÀH‹E òYú¦ H…Àˆ) fïÉòH*Èò^Áº L‰îL‰÷¸ è¼ÿÿH‹MHcÐAÄIH‹hþÿÿI)V‹‘xþÿÿ+è A‰×éûþÿÿ H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉé·ýÿÿfH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéyýÿÿfD‹e‹…|ÿÿÿ+EˆXþƒø„üÿÿfïÒòU¸f D D‰úfïÀL‰îL‰÷¸ èÑ»ÿÿHcÐAÄII)Vƒës×éÉûÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀéáûÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀé|ýÿÿf D H‰ÁHÑèfïɃáH ÈòH*ÈòXÉéÂþÿÿf. „ H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀé|þÿÿf‹EˆD)øXþƒø„-ûÿÿfïÛò]¸ D º fïÀL‰îL‰÷¸ è÷ºÿÿHcÐAÄII)VƒësÕéïúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉé!ûÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉé¼üÿÿè¯òáÿff. „ @ ó úUH‰øI‰ÊL‰ÁH‰÷H‰ÖH‰åHƒìdL‹%( L‰EøD‹€€ ‹UE…ÀuD‹@|Hƒ=µØn ¶Âu(€úAƒÐþH‹UødH+%( u3‰EL‰ÒÉév»ÿÿf D H‹UødH+%( u‰EA¸ L‰ÒÉéO»ÿÿè òáÿf. „ ó úUH‰øH‰÷H‰ÖI‰ÊL‰ÁH‰åHƒìdH‹%( H‰Uø‹€ €=ê×n D‹EuU…ÒL‹H‹wDP|H‹EødH+%( …— H= DJÿL‰×HÇÁÿÿÿÿH‰EL0Ü º 1ÀÉéX âÿ „ E¶Ø…Òu‹P|Hƒ=µ×n u+A€øƒÒþA‰ÐH‹EødH+%( u4D‰]L‰ÒÉéuºÿÿ D H‹EødH+%( uD‰]A¸ L‰ÒÉéNºÿÿè ñáÿf „ ó úUI‰ðH‰åSHìØ H‰•Pÿÿÿ„Àt)…pÿÿÿdH‹%( H‰…8ÿÿÿ1ÀHEH‹_H‹?H‰…(ÿÿÿ‹PÿÿÿL‰ÂH…@ÿÿÿò@0H‰ÞH‰…0ÿÿÿ¸ Ç…$ÿÿÿ0 Ç… ÿÿÿ èÚòÿSÿHcÈH9ÙMÂH‹•8ÿÿÿdH+%( uH‹]øÉÃèQðáÿó úUH‰åAWAVI‰öAUATSHƒìXH‰U°H‹L‹ª¨ dH‹%( H‰EÈ‹‡€ H‰M˜H‹NH‰M…ÀDG|Hƒ=UÖn …Ç L‰ïDxþèë÷ÿfïÀH…Àt8H‹M°H‹QPH…Òˆ fïÀòH*ÂòY ¢ H…Àˆ! fïÉòH*Èò^ÁH ÄO D‰úL‰÷¸ H‰ÞèþÿÿA‰ÄH˜II)F€=¢Õn tI‹…hþÿÿI•ýÿÿH9Є| H‹E˜I‰H‹EI‰FH‹EÈdH+%( …è HƒÄXD‰à[A\A]A^A_]ÃL‰ïè(÷ÿfïÀH…À…ó H 5O º L‰÷¸ H‰ÞèÿýÿÿA‰ÄH˜II)F€=Õn t†I‹…hþÿÿI•ýÿÿH9Ð…oÿÿÿA‹µpþÿÿ‰uŒƒþŽ\ÿÿÿA‹•xþÿÿ+è H‹E°A‰ÕH‹p0L~ÐH‰u¸L9øu é f D M‹0Iƒï0L9}°„ I‹GPI‹¿¨ H‰E¨èj~÷ÿH‰E¸H…ÀtÑI‹‡¨ H‹hþÿÿH‰E ‹€xþÿÿ+‚è D)èDhþƒøt3 € º fïÀH‰ÞL‰÷¸ èýÿÿHcÐAÄII)VAƒísÔH‹E¨H…Àˆ fïÀòH*ÀH‹E¸òY" H…ÀˆÉ fïÉòH*Èò^Áº H‰ÞL‰÷¸ è·üÿÿH‹M M‹0HcÐAÄIH‹hþÿÿI)VIƒï0‹‘xþÿÿ+è A‰ÕL9}°… ÿÿÿ‹EŒD)èDhþƒø„þÿÿfïÛò]¸fº fïÀH‰ÞL‰÷¸ èGüÿÿHcÐAÄII)VAƒísÔéËýÿÿ € H‹M°H‹QPH…ÒˆE fïÀòH*ÂòYFŸ H…Àˆ… fïÉòH*Èò^ÁéÐýÿÿ A‹pþÿÿ‰MˆƒùŽqýÿÿA‹•xþÿÿ+è H‹E°‰UŒH‹p0HNÐH‰M¸H9Èu"éK H‹E¸L‹h0IEÐH‰E¸H9E°„. L‹m¸I‹EPI‹½¨ H‰E èv|÷ÿH‰E¨H…ÀtÅI‹…¨ H‹hþÿÿH‰E€‹€xþÿÿ+‚è +EŒDhþƒøt- D‰úfïÀH‰ÞL‰÷¸ è)ûÿÿHcÐAÄII)VAƒísÖH‹E H…Àˆ‰ fïÀòH*ÀH‹E¨òY4ž H…ÀxOfïÉòH*Èò^ÁD‰úH‰ÞL‰÷¸ èÏúÿÿH‹M€HcÐAÄIH‹hþÿÿI)V‹‘xþÿÿ+è ‰UŒéûþÿÿ H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉëŸ D H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀébÿÿÿf‹Eˆ+EŒDhþƒø„éûÿÿfïÒòU¸ @ D‰úfïÀH‰ÞL‰÷¸ è)úÿÿHcÐAÄII)VAƒísÖéûÿÿH‰ÁHÑèfïɃáH ÈòH*ÈòXÉé"ýÿÿfH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéäüÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀé¦ýÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀéÎúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéÊúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéfýÿÿèUêáÿ D ó úUH‰åAWAVI‰öAUATSHƒìXH‰U°H‹L‹ª¨ dH‹%( H‰EÈ‹‡€ H‰M˜H‹NH‰M…ÀDG|Hƒ=UÐn …Ç L‰ïDxþèëy÷ÿfïÀH…Àt8H‹M°H‹QHH…Òˆ fïÀòH*ÂòY œ H…Àˆ! fïÉòH*Èò^ÁH ÄI D‰úL‰÷¸ H‰ÞèøÿÿA‰ÄH˜II)F€=¢Ïn tI‹…hþÿÿI•ýÿÿH9Є| H‹E˜I‰H‹EI‰FH‹EÈdH+%( …è HƒÄXD‰à[A\A]A^A_]ÃL‰ïè(y÷ÿfïÀH…À…ó H 5I º L‰÷¸ H‰Þèÿ÷ÿÿA‰ÄH˜II)F€=Ïn t†I‹…hþÿÿI•ýÿÿH9Ð…oÿÿÿA‹µpþÿÿ‰uŒƒþŽ\ÿÿÿA‹•xþÿÿ+è H‹E°A‰ÕH‹p0L~ÐH‰u¸L9øu é f D M‹0Iƒï0L9}°„ I‹GHI‹¿¨ H‰E¨èjx÷ÿH‰E¸H…ÀtÑI‹‡¨ H‹hþÿÿH‰E ‹€xþÿÿ+‚è D)èDhþƒøt3 € º fïÀH‰ÞL‰÷¸ è÷ÿÿHcÐAÄII)VAƒísÔH‹E¨H…Àˆ fïÀòH*ÀH‹E¸òY"š H…ÀˆÉ fïÉòH*Èò^Áº H‰ÞL‰÷¸ è·öÿÿH‹M M‹0HcÐAÄIH‹hþÿÿI)VIƒï0‹‘xþÿÿ+è A‰ÕL9}°… ÿÿÿ‹EŒD)èDhþƒø„þÿÿfïÛò]¸fº fïÀH‰ÞL‰÷¸ èGöÿÿHcÐAÄII)VAƒísÔéËýÿÿ € H‹M°H‹QHH…ÒˆE fïÀòH*ÂòYF™ H…Àˆ… fïÉòH*Èò^ÁéÐýÿÿ A‹pþÿÿ‰MˆƒùŽqýÿÿA‹•xþÿÿ+è H‹E°‰UŒH‹p0HNÐH‰M¸H9Èu"éK H‹E¸L‹h0IEÐH‰E¸H9E°„. L‹m¸I‹EHI‹½¨ H‰E èvv÷ÿH‰E¨H…ÀtÅI‹…¨ H‹hþÿÿH‰E€‹€xþÿÿ+‚è +EŒDhþƒøt- D‰úfïÀH‰ÞL‰÷¸ è)õÿÿHcÐAÄII)VAƒísÖH‹E H…Àˆ‰ fïÀòH*ÀH‹E¨òY4˜ H…ÀxOfïÉòH*Èò^ÁD‰úH‰ÞL‰÷¸ èÏôÿÿH‹M€HcÐAÄIH‹hþÿÿI)V‹‘xþÿÿ+è ‰UŒéûþÿÿ H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉëŸ D H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀébÿÿÿf‹Eˆ+EŒDhþƒø„éûÿÿfïÒòU¸ @ D‰úfïÀH‰ÞL‰÷¸ è)ôÿÿHcÐAÄII)VAƒísÖéûÿÿH‰ÁHÑèfïɃáH ÈòH*ÈòXÉé"ýÿÿfH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéäüÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀé¦ýÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀéÎúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéÊúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéfýÿÿèUäáÿ D ó úUH‰åAWAVI‰öAUATSHƒìXH‰U°H‹L‹ª¨ dH‹%( H‰EÈ‹‡€ H‰M˜H‹NH‰M…ÀDG|Hƒ=UÊn …Ç L‰ïDxþèës÷ÿfïÀH…Àt8H‹M°H‹Q@H…Òˆ fïÀòH*ÂòY – H…Àˆ! fïÉòH*Èò^ÁH ÄC D‰úL‰÷¸ H‰ÞèòÿÿA‰ÄH˜II)F€=¢Én tI‹…hþÿÿI•ýÿÿH9Є| H‹E˜I‰H‹EI‰FH‹EÈdH+%( …è HƒÄXD‰à[A\A]A^A_]ÃL‰ïè(s÷ÿfïÀH…À…ó H 5C º L‰÷¸ H‰ÞèÿñÿÿA‰ÄH˜II)F€=Én t†I‹…hþÿÿI•ýÿÿH9Ð…oÿÿÿA‹µpþÿÿ‰uŒƒþŽ\ÿÿÿA‹•xþÿÿ+è H‹E°A‰ÕH‹p0L~ÐH‰u¸L9øu é f D M‹0Iƒï0L9}°„ I‹G@I‹¿¨ H‰E¨èjr÷ÿH‰E¸H…ÀtÑI‹‡¨ H‹hþÿÿH‰E ‹€xþÿÿ+‚è D)èDhþƒøt3 € º fïÀH‰ÞL‰÷¸ èñÿÿHcÐAÄII)VAƒísÔH‹E¨H…Àˆ fïÀòH*ÀH‹E¸òY"” H…ÀˆÉ fïÉòH*Èò^Áº H‰ÞL‰÷¸ è·ðÿÿH‹M M‹0HcÐAÄIH‹hþÿÿI)VIƒï0‹‘xþÿÿ+è A‰ÕL9}°… ÿÿÿ‹EŒD)èDhþƒø„þÿÿfïÛò]¸fº fïÀH‰ÞL‰÷¸ èGðÿÿHcÐAÄII)VAƒísÔéËýÿÿ € H‹M°H‹Q@H…ÒˆE fïÀòH*ÂòYF“ H…Àˆ… fïÉòH*Èò^ÁéÐýÿÿ A‹pþÿÿ‰MˆƒùŽqýÿÿA‹•xþÿÿ+è H‹E°‰UŒH‹p0HNÐH‰M¸H9Èu"éK H‹E¸L‹h0IEÐH‰E¸H9E°„. L‹m¸I‹E@I‹½¨ H‰E èvp÷ÿH‰E¨H…ÀtÅI‹…¨ H‹hþÿÿH‰E€‹€xþÿÿ+‚è +EŒDhþƒøt- D‰úfïÀH‰ÞL‰÷¸ è)ïÿÿHcÐAÄII)VAƒísÖH‹E H…Àˆ‰ fïÀòH*ÀH‹E¨òY4’ H…ÀxOfïÉòH*Èò^ÁD‰úH‰ÞL‰÷¸ èÏîÿÿH‹M€HcÐAÄIH‹hþÿÿI)V‹‘xþÿÿ+è ‰UŒéûþÿÿ H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉëŸ D H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀébÿÿÿf‹Eˆ+EŒDhþƒø„éûÿÿfïÒòU¸ @ D‰úfïÀH‰ÞL‰÷¸ è)îÿÿHcÐAÄII)VAƒísÖéûÿÿH‰ÁHÑèfïɃáH ÈòH*ÈòXÉé"ýÿÿfH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéäüÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀé¦ýÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀéÎúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéÊúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéfýÿÿèUÞáÿ D ó úUH‰åAWAVI‰öAUATSHƒìXH‰U°H‹L‹ª¨ dH‹%( H‰EÈ‹‡€ H‰M˜H‹NH‰M…ÀDG|Hƒ=UÄn …Ç L‰ïDxþèëm÷ÿfïÀH…Àt8H‹M°H‹Q`H…Òˆ fïÀòH*ÂòY H…Àˆ! fïÉòH*Èò^ÁH Ä= D‰úL‰÷¸ H‰ÞèìÿÿA‰ÄH˜II)F€=¢Ãn tI‹…hþÿÿI•ýÿÿH9Є| H‹E˜I‰H‹EI‰FH‹EÈdH+%( …è HƒÄXD‰à[A\A]A^A_]ÃL‰ïè(m÷ÿfïÀH…À…ó H 5= º L‰÷¸ H‰ÞèÿëÿÿA‰ÄH˜II)F€=Ãn t†I‹…hþÿÿI•ýÿÿH9Ð…oÿÿÿA‹µpþÿÿ‰uŒƒþŽ\ÿÿÿA‹•xþÿÿ+è H‹E°A‰ÕH‹p0L~ÐH‰u¸L9øu é f D M‹0Iƒï0L9}°„ I‹G`I‹¿¨ H‰E¨èjl÷ÿH‰E¸H…ÀtÑI‹‡¨ H‹hþÿÿH‰E ‹€xþÿÿ+‚è D)èDhþƒøt3 € º fïÀH‰ÞL‰÷¸ èëÿÿHcÐAÄII)VAƒísÔH‹E¨H…Àˆ fïÀòH*ÀH‹E¸òY"Ž H…ÀˆÉ fïÉòH*Èò^Áº H‰ÞL‰÷¸ è·êÿÿH‹M M‹0HcÐAÄIH‹hþÿÿI)VIƒï0‹‘xþÿÿ+è A‰ÕL9}°… ÿÿÿ‹EŒD)èDhþƒø„þÿÿfïÛò]¸fº fïÀH‰ÞL‰÷¸ èGêÿÿHcÐAÄII)VAƒísÔéËýÿÿ € H‹M°H‹Q`H…ÒˆE fïÀòH*ÂòYF H…Àˆ… fïÉòH*Èò^ÁéÐýÿÿ A‹pþÿÿ‰MˆƒùŽqýÿÿA‹•xþÿÿ+è H‹E°‰UŒH‹p0HNÐH‰M¸H9Èu"éK H‹E¸L‹h0IEÐH‰E¸H9E°„. L‹m¸I‹E`I‹½¨ H‰E èvj÷ÿH‰E¨H…ÀtÅI‹…¨ H‹hþÿÿH‰E€‹€xþÿÿ+‚è +EŒDhþƒøt- D‰úfïÀH‰ÞL‰÷¸ è)éÿÿHcÐAÄII)VAƒísÖH‹E H…Àˆ‰ fïÀòH*ÀH‹E¨òY4Œ H…ÀxOfïÉòH*Èò^ÁD‰úH‰ÞL‰÷¸ èÏèÿÿH‹M€HcÐAÄIH‹hþÿÿI)V‹‘xþÿÿ+è ‰UŒéûþÿÿ H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉëŸ D H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀébÿÿÿf‹Eˆ+EŒDhþƒø„éûÿÿfïÒòU¸ @ D‰úfïÀH‰ÞL‰÷¸ è)èÿÿHcÐAÄII)VAƒísÖéûÿÿH‰ÁHÑèfïɃáH ÈòH*ÈòXÉé"ýÿÿfH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéäüÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀé¦ýÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀéÎúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéÊúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéfýÿÿèUØáÿ D ó úUH‰åAWAVI‰öAUATSHƒìXH‰U°H‹L‹ª¨ dH‹%( H‰EÈ‹‡€ H‰M˜H‹NH‰M…ÀDG|Hƒ=U¾n …Ç L‰ïDxþèëg÷ÿfïÀH…Àt8H‹M°H‹QXH…Òˆ fïÀòH*ÂòY Š H…Àˆ! fïÉòH*Èò^ÁH Ä7 D‰úL‰÷¸ H‰ÞèæÿÿA‰ÄH˜II)F€=¢½n tI‹…hþÿÿI•ýÿÿH9Є| H‹E˜I‰H‹EI‰FH‹EÈdH+%( …è HƒÄXD‰à[A\A]A^A_]ÃL‰ïè(g÷ÿfïÀH…À…ó H 57 º L‰÷¸ H‰ÞèÿåÿÿA‰ÄH˜II)F€=½n t†I‹…hþÿÿI•ýÿÿH9Ð…oÿÿÿA‹µpþÿÿ‰uŒƒþŽ\ÿÿÿA‹•xþÿÿ+è H‹E°A‰ÕH‹p0L~ÐH‰u¸L9øu é f D M‹0Iƒï0L9}°„ I‹GXI‹¿¨ H‰E¨èjf÷ÿH‰E¸H…ÀtÑI‹‡¨ H‹hþÿÿH‰E ‹€xþÿÿ+‚è D)èDhþƒøt3 € º fïÀH‰ÞL‰÷¸ èåÿÿHcÐAÄII)VAƒísÔH‹E¨H…Àˆ fïÀòH*ÀH‹E¸òY"ˆ H…ÀˆÉ fïÉòH*Èò^Áº H‰ÞL‰÷¸ è·äÿÿH‹M M‹0HcÐAÄIH‹hþÿÿI)VIƒï0‹‘xþÿÿ+è A‰ÕL9}°… ÿÿÿ‹EŒD)èDhþƒø„þÿÿfïÛò]¸fº fïÀH‰ÞL‰÷¸ èGäÿÿHcÐAÄII)VAƒísÔéËýÿÿ € H‹M°H‹QXH…ÒˆE fïÀòH*ÂòYF‡ H…Àˆ… fïÉòH*Èò^ÁéÐýÿÿ A‹pþÿÿ‰MˆƒùŽqýÿÿA‹•xþÿÿ+è H‹E°‰UŒH‹p0HNÐH‰M¸H9Èu"éK H‹E¸L‹h0IEÐH‰E¸H9E°„. L‹m¸I‹EXI‹½¨ H‰E èvd÷ÿH‰E¨H…ÀtÅI‹…¨ H‹hþÿÿH‰E€‹€xþÿÿ+‚è +EŒDhþƒøt- D‰úfïÀH‰ÞL‰÷¸ è)ãÿÿHcÐAÄII)VAƒísÖH‹E H…Àˆ‰ fïÀòH*ÀH‹E¨òY4† H…ÀxOfïÉòH*Èò^ÁD‰úH‰ÞL‰÷¸ èÏâÿÿH‹M€HcÐAÄIH‹hþÿÿI)V‹‘xþÿÿ+è ‰UŒéûþÿÿ H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉëŸ D H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀébÿÿÿf‹Eˆ+EŒDhþƒø„éûÿÿfïÒòU¸ @ D‰úfïÀH‰ÞL‰÷¸ è)âÿÿHcÐAÄII)VAƒísÖéûÿÿH‰ÁHÑèfïɃáH ÈòH*ÈòXÉé"ýÿÿfH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéäüÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀé¦ýÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀéÎúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéÊúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéfýÿÿèUÒáÿ D ó úUH‰åAWAVI‰öAUATSHƒìhH‰U¸H‹ H‹vdH‹%( H‰EÈ‹‡€ €=2¸n H‰]¨H‰u°ua…ÀDG|H ›ÿ HƒìQº L–¼ H‰ßDHÿHÇÁÿÿÿÿ1Àè¶íáÿA‰ÄXZH‹EÈdH+%( …Ú HeØD‰à[A\A]A^A_]à @ …Àu‹G|H‹M¸Hƒ=í·n H‹™¨ … H‰ßDxþè|a÷ÿfïÀH…Àu[L-1 D‰úL‰÷¸ L‰îèYàÿÿA‰ÄH˜II)F€=k·n tH‹ƒhþÿÿH“ýÿÿH9ÐtaH‹E¨I‰H‹E°I‰FéLÿÿÿ D H‹M¸H‹QpH‹H…Òˆ fïÀòH*ÂòY3ƒ H…ÀˆÊ fïÉòH*Èò^Áéeÿÿÿ „ ‹‹pþÿÿ‰|ÿÿÿƒù~Ž‹“xþÿÿ+è H‹E¸‰UˆH‹H0HYÐH‰M H9Ø„K D‰eëH‹[0Hƒë0H9]¸„. H‹CpH‹»¨ H‹ H‰E˜èg`÷ÿH‰E H…ÀtÎH‹ƒ¨ H‹hþÿÿH‰E€‹€xþÿÿ+‚è +EˆD`þƒøtEH‰]ˆD‰ãD‹ef „ D‰úfïÀL‰îL‰÷¸ è ßÿÿHcÐAÄII)Vƒës×D‰eH‹]ˆH‹E˜H…Àˆr fïÀòH*ÀH‹E òY ‚ H…Àˆ4 fïÉòH*Èò^ÁD‰úL‰îL‰÷¸ è¤ÞÿÿH‹M€EHcÐIH‹hþÿÿI)V‹‘xþÿÿ+è ‰Uˆéèþÿÿ „ H‰ßèh_÷ÿfïÀH…Àt;H‹M¸H‹QpH‹H…Òˆo fïÀòH*ÂòYz H…Àˆ/ fïÉòH*Èò^ÁL->/ º L‰÷¸ L‰îèÞÿÿA‰ÄH˜II)F€=µn „¾ýÿÿH‹ƒhþÿÿH“ýÿÿH9Ð…§ýÿÿ‹‹pþÿÿ‰MˆƒùŽ•ýÿÿ‹“xþÿÿ+è H‹E¸A‰×H‹H0HYÐH‰M H9Øu é- D H‹[0Hƒë0H9]¸„ H‹CpH‹»¨ H‹ H‰E˜èo^÷ÿH‰E H…ÀtÎH‹ƒ¨ H‹hþÿÿH‰E‹€xþÿÿ+‚è D)øDxþƒøt0 @ º fïÀL‰îL‰÷¸ è ÝÿÿHcÐAÄII)VAƒïsÔH‹E˜H…Àˆo fïÀòH*ÀH‹E òY*€ H…Àˆ) fïÉòH*Èò^Áº L‰îL‰÷¸ è¿ÜÿÿH‹MHcÐAÄIH‹hþÿÿI)V‹‘xþÿÿ+è A‰×éûþÿÿ H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉé·ýÿÿfH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀéyýÿÿfD‹e‹…|ÿÿÿ+EˆXþƒø„üÿÿfïÒòU¸f D D‰úfïÀL‰îL‰÷¸ èÜÿÿHcÐAÄII)Vƒës×éÉûÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀéáûÿÿH‰ÖƒâfïÀHÑîH ÖòH*ÆòXÀé|ýÿÿf D H‰ÁHÑèfïɃáH ÈòH*ÈòXÉéÂþÿÿf. „ H‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀé|þÿÿf‹EˆD)øXþƒø„-ûÿÿfïÛò]¸ D º fïÀL‰îL‰÷¸ è7ÛÿÿHcÐAÄII)VƒësÕéïúÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉé!ûÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉé¼üÿÿèßËáÿff. „ @ ó úUH<Ún H‰åHƒìdH‹%( H‰EøHÚn fHnÀH‹Ún flÀH…À÷Ùn HDÂHEÚn fHnÀfHnÊHjÚn flÁHoÚn ØÙn fHnÀH‹\Ún flÀH…À>Ún HDÂHEJÚn fHnÀfHnÒH±Ún flÂH¶Ún Ún fHnÀH‹£Ún flÀH…À…Ún HDÂHE‘Ún fHnÀfHnÚHøÚn flÃHýÚn fÚn fHnÀH‹êÚn flÀH…ÀÌÚn HDÂHEØÚn fHnÀfHnâH?Ûn flÄHDÛn Ún fHnÀH‹1Ûn flÀH…ÀÛn HDÂHE Ûn fHnÀfHnêH†Ûn flÅH‹Ûn ôÚn fHnÀH‹xÛn flÀH…ÀZÛn HDÂHEfÛn fHnÀfHnòHÍÛn flÆHÒÛn ;Ûn fHnÀH‹¿Ûn flÀH…À¡Ûn HDÂHEÛn fHnÀfHnúHÜn flÇHÜn ‚Ûn fHnÀflÀòÛn H‹ûÛn H‹=¼†o H…ÀHDÂHEíÛn fHnÀfHnÊflÁÐÛn è3åöÿ„Àu/€=w¯n …º 1ÿè ×öÿ€=f¯n uj€=W¯n uI€=O¯n uH‹EødH+%( …³ Éà H‹EødH+%( …› É¿ éºÖöÿf. „ ¿ è¦Ööÿ€=ü®n tëà ¿ èŽÖöÿ¿ è„Ööÿ€=U†o „uÿÿÿ¿ èmÖöÿ¿ ècÖöÿé\ÿÿÿf D ¿ èNÖöÿH±( 1ÿH‰ŽÖn è9Ööÿ€=”®n „*ÿÿÿë’èeÈáÿ D ó úUfHnÇHVXH‰åHƒìdH‹%( H‰Eø1ÀH‹GH‰WfHnÈflÁFXH‰H‹EødH+%( uÉÃèÈáÿff. „ ó úUHOHVhfHnÁH‰åHƒìdH‹%( H‰Eø1ÀH‹GH‰WfHnÈflÁFhH‰H‹EødH+%( uÉÃèªÇáÿf. „ ó úUHOHVhfHnÉH‰åHƒìdH‹%( H‰Eø1ÀH‹GfHnÀH‰PflÁFhH‰WH‹EødH+%( uÉÃèIÇáÿf „ ó úUH‰åAWAVAUATSHƒì(H‹=T„o dH‹%( H‰EÈ1Àèàâöÿ„À…¸ H‹ÑÔn H ÊÔn H‹Lx¨Lr¨H9Ø„– L-ïÔn M¥Ð ë7f D L‰þL‰ïÿ Õn „Àt Hè& I‰I‹FXM‰÷HH¨IFXH9ØtRI‰ÎfHnÀL‰þL‰çflÀ)E°ÿ®×n „Àt²I‹G`I‹OXfoM°H‰AH‰I‹GPAOXH…ÀtªL‰ÿÿÐë£f „ H‹EÈdH+%( uHƒÄ([A\A]A^A_]Ãè-Æáÿff. „ fó úUH‰åAWAVAUATSH_HƒìdH‹%( H‰EÈH‹GH9Ä I‰þLh˜L%¯Ón ë D I‹EhLh˜H9ÃtmIƒ}( uIƒ} tåI‹Lx¨I9Æt)I‹EHH…ÀthL‰þL‰ïÿЄÀuÄI‹GXLx¨I9ÆuÞ € H‹YÓn IUXM‰eXH‰JÓn I‰E`H‰I‹EhLh˜H9Ãu“H‹EÈdH+%( u+HƒÄ[A\A]A^A_]ÃI‹GXHP¨I9Æt«H‹BXHP¨I9Æuóëœè Åáÿff. „ @ ó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈH‹H9ÇtAH‰ûLh¨LwL%´Òn H‹CLx˜I9ÆtaI‹EHH…Àt>L‰þL‰ïÿЄÀtrI‹EXLh¨H9ÃuÑH‹EÈdH+%( uiHƒÄ[A\A]A^A_]à € I‹GhHP˜I9Æt H‹BhHP˜I9ÆuóH‹GÒn IUhM‰ehH‰8Òn I‰EpH‰ë• € I‹GhLx˜I9Æ…hÿÿÿëÇè(Äáÿ „ ó úUH‰åATI‰üSHƒìdH‹%( H‰EèH‹H‹Hx¨HZ¨L9àu ë^ @ H‰ßH‰ËH‹O`fHnÀHGhflÀH‰JH‰H‹WhGXfHnÀH‹GpflÀH‰BH‰H‹GPGhH…ÀtÿÐH‹SXHCXHJ¨L9àu¦I‹D$IƒÄH‹0Hx˜H^˜I9Äu ëa H‰ßH‰ÓH‹OXH‹W`HwXfHnÆH‰QflÀH‰ H‹OhH‹WpGXfHnÀflÀH‰QH‰ H‹GPGhH…ÀtÿÐH‹ChHP˜HChL9àu¢H‹EèdH+%( u HƒÄ[A\]ÃèõÂáÿ D ó úUH‰åAWAVAUATSHƒì8H‹—H dH‹%( H‰EÈ1ÀH‹H9Â„É I‰ýHX¨A¿ E1äLu ë5 E„ÿAD$L‰êL‰öDDàH‰ßE1ÿÿSI‹•H AÄH‹CXHX¨H9Ât>€{x uíH‰ßè@Ïöÿ„Àt¼L‰îH‰ßèáÎöÿ„ÀuH‹CXI‹•H HX¨H9ÂuËf „ ‹ .vo …É~‹B,…Àu'H‹EÈdH+%( u%HƒÄ8D‰à[A\A]A^A_]Ãf D AƒÄëÓfE1äë»èæÁáÿf D ó úUH‰åAWAVAUATSHƒì8H‹—H dH‹%( H‰EÈ1ÀH‹H9„ I‰ýHX¨A¿ E1äLu ë> H‰ßèhÎöÿ„Àu;E„ÿAD$H‰ßL‰êDDàL‰öÿSAÄH‹CXHX¨I9…H tE1ÿH‰ßèÊöÿ„Àt¹D‰àH‹UÈdH+%( uHƒÄ8[A\A]A^A_]Ã1ÀëÞè Ááÿff. „ @ ó úUH‰åAUI‰õATI‰üHƒìdH‹%( H‰Eè1Àè&Êöÿ„ÀurL‰çèºÍöÿ„Àu A‹„$„ ƒøtE'ƒø~:AÇD$| H‹EèdH+%( u]HƒÄA\A]]ÃèƒøwßAÇD$| ëÔ D …ÀxËAÇD$| ëÀf „ H‹EèdH+%( uHƒÄL‰îL‰çA\A]]éýÈöÿèHÀáÿ „ ó úUH‰åAWAVI‰þAUATSHƒìH‹—H dH‹%( H‰EÈ1ÀH‹H9„~ HX¨ë6H‰ßèØÌöÿ„Àu‹ƒ„ ƒøt=Gƒø~2ÇC| H‹CXHX¨I9†H tBH‰ßèÉöÿ„Àt¾L‰öH‰ßècÈöÿëÖ…ÀxÑÇC| ëÈ ƒèƒøw½ÇC| ë´ € M‹®P M¾P M9ýt| D I‹EMeHX¨I9Äu9ë[ D H‰ßè0Ìöÿ„Àu‹ƒ„ ƒøtmwƒø~bÇC| H‹CXHX¨I9Ät$H‰ßè^Èöÿ„ÀtÂH‰ßL‰öè¿ÇöÿH‹CXHX¨I9ÄuÜM‹m M9ýu‰H‹EÈdH+%( u3HƒÄ[A\A]A^A_]à …Àx¡ÇC| ë˜ ƒèƒøwÇC| ë„è²¾áÿfó úUH‰åAUATL%mÌn SHƒìdH‹%( H‰EØ1ÀH‹RÌn L9àt:HX¨LmÐë H‹CXHƒÇHX¨L9àt º L‰îèrÏáÿH‹}Љƒ€ €?,tÓH‹EØdH+%( u HƒÄ[A\A]]Ãè$¾áÿ @ ó úUH‰åAWAVAUATSHƒì8H‰} H‰u¨dH‹%( H‰EÈ1À€=¤n „+ L‹&L9æ„ H‰øHƒÀH‰E¸I„$p H‰E°H‹E H‹@Lx˜H9E¸„ Iœ$À f D L‰ÿèxÊöÿ„ÀtH‹u°L‰ÿèÊöÿ„À„¤ E¶wxE„öuL‰ÿèNÊöÿA‰Æ„À…; M‹¬$À L9ë„ A‹‡ˆ ëf „ M‹m I9Ý„£ A9EPuíL‰ÿèEÊöÿH…À„* E„öuAÆET I‹uHxXMEI‰}IU H‰p`L‰@XH‰>I‹u(HxhI‰}(H‰PhH‰ppH‰>I‹GhLx˜H9E¸…*ÿÿÿM‹$$L;e¨…ìþÿÿ1ÀH‹UÈdH+%( …¿ HƒÄ8[A\A]A^A_]à „ ¿X èÏáÿI‰ÅH…À„ˆ A‹‡ˆ EˆuTI}A‰EPèBT÷ÿI‹„$È fHnÃAƒ„$Ð M‰¬$È fHnÈflÁAE L‰(éÿÿÿf D H‹u°L‰ÿè¬ÈöÿƒðA‰Æé®þÿÿI‹$H9E¨„Gÿÿÿ H‹ H9E¨u÷é6ÿÿÿ¸ÿÿÿÿé.ÿÿÿèã»áÿ UH‰åAWAVAUATI‰üSHìˆ H‰µXûÿÿD‹m¾ H‰•hûÿÿHðÅ ‰dûÿÿD‰…`ûÿÿL‰PûÿÿdH‹%( H‰EÈ1ÀHÇ…xûÿÿ èhºáÿ‰ÃE…í~.E1ÿL5xÄ € L‰ò¾ L‰ç1Àè>ºáÿAƒÇÃE9ýuãHcÛHJÄ ö…dûÿÿtHݲ ¾ L‰ç1Àè ºáÿH˜HË…`ûÿÿ…À…Ï L5n¢ ¾ L‰ç1ÀL‰òèÞ¹áÿH‹•PûÿÿH‹½XûÿÿL‰æLcèèuóÿL‰ò¾ L‰çH˜IÅ1À讹áÿLëLcèIÝ D H‹½hûÿÿ1ɺ HµÀûÿÿèÖóÿ€=¯ n I‰ÆuzL‰æL‰÷èß»áÿ¿ L‰æèËáÿH‹½xûÿÿèƶáÿH‹EÈdH+%( …– HĈ L‰è[A\A]A^A_]Ãf D H xÄ Hï^ L‰ç1À¾ è ¹áÿLcèIÝé`ÿÿÿH‹½hûÿÿH€ûÿÿ1ö¹@ H‰ÚècóÿL‰ñ1ÀI‰ØH½xûÿÿH¥úe ¾ è³ÊáÿL5! …ÀLIµxûÿÿé3ÿÿÿ踹áÿ „ UH‰åAWAVAUI‰ýATSD‰ËHì˜ H‹EH‰µPûÿÿ¾ H‰•XûÿÿD‹}H¹Ã ‰lûÿÿD‰…hûÿÿH‰…HûÿÿdH‹%( H‰EÈ1ÀHÇ…xûÿÿ è1¸áÿA‰ÄE…ÿ~<D‰øE1ö‰dûÿÿL=7 D‰óA‰ÆL‰ú¾ L‰ï1Àèþ·áÿƒÃAÄA9Þuã‹dûÿÿ‹…lûÿÿMcä…À~~ƒèL=-à L5¤] ‰…dûÿÿ…Û…‰ ‹…hûÿÿHw° £ØrHÈÁ ¾ L‰ï1À蘷áÿH˜IÄ9dûÿÿ„Ÿ L‰ùL‰ò¾ L‰ï1ÀƒÃèo·áÿH˜IÄ9lûÿÿu¢H‹½Xûÿÿ1ɺ HµÀûÿÿè˜óÿ€=qžn I‰Æ…¨ L‰îL‰÷è¹áÿ¿ L‰îèÐÈáÿH‹½xûÿÿè„´áÿH‹EÈdH+%( …; HĘ L‰à[A\A]A^A_]à @ L5_Ÿ ¾ L‰ï1ÀL‰òè϶áÿH‹•HûÿÿH‹½PûÿÿL‰îHcØèfóÿL‰ò¾ L‰ïH˜HÃ1À蟶áÿLãLcàIÜé/ÿÿÿH‹½XûÿÿH€ûÿÿ1ö¹@ H‰ÚèóóÿL‰ñ1ÀI‰ØH½xûÿÿH5øe ¾ èCÈáÿL5± …ÀLIµxûÿÿéÿÿÿ D E1ÿL5…Á H ü[ € ‹…hûÿÿH4À D£øsHÊ® ¾ L‰ï1ÀAƒÇèóµáÿL‰ñH‰Ú¾ H˜L‰ïIÄ1ÀèÙµáÿH˜IÄD9½lûÿÿu«édþÿÿèѶáÿUH‰åAWE‰ÇAVE‰ÎAUI‰ýH‰÷ATA‰ÌSH‰ÓHì H‰•ÿÿÿD‰…ìþÿÿdH‹%( H‰EÈ1Àè¨îðÿH‰ÿÿÿH‰…ÿÿÿAD$ÿ‰Æ‰…Üþÿÿ¸ ‰ñ‰ÂD‰½ÿÿÿÇ…èþÿÿ ÓâD‰áÇ…øþÿÿ ‰ÖÓàHƒ½ÿÿÿ ÷Ö‰…äþÿÿ‰µàþÿÿHÇ…8ÿÿÿ HÇ…(ÿÿÿ „P H‹½ÿÿÿHGÀH‰…(ÿÿÿH‹…ÿÿÿH+G@H+G8H‰…ÿÿÿ‹G,‰…üþÿÿ‹G0‰… ÿÿÿè¯îðÿH‰…ðþÿÿH…À„7 Hý¿ ¾ L‰ï1Àè™´áÿ‰ÃE…ö~+E1ÿ € H¢¾ L‰ï1ÀAƒÇ¾ èn´áÿÃE9þußHcÛE…ä~OE1ÿD‰µ0ÿÿÿE‰þD‹½ìþÿÿ E£÷Hµ rHŠ¿ ¾ L‰ï1ÀAƒÆè!´áÿH˜HÃE9ôuÏD‹µ0ÿÿÿH–k ¾ L‰ï1Àèú³áÿH‹•8ÿÿÿHÚHcØHH‰…0ÿÿÿH‹…ÿÿÿH‹XÈHƒè8H‰… ÿÿÿH9Øt_E1ÿD‰µ8ÿÿÿE‰þD‹½ÿÿÿ ‹…8ÿÿÿE‰ñD‰áH‰ÚH‹µ(ÿÿÿE‰øL‰ïAƒÆPÿµÿÿÿèäúÿÿYH‹H…0ÿÿÿ^H; ÿÿÿu¿D‹µ8ÿÿÿ‹… ÿÿÿ…üþÿÿƒ=¡“m t3H‹µÿÿÿ…èþÿÿE‰ñAL$D‹…äþÿÿH‹•ÿÿÿHƒÆ D …ÿÿÿë. …èþÿÿH‹…ÿÿÿAL$E‰ñD‹…äþÿÿD …ÿÿÿH‹P@Hp L‰ïè-ýÿÿH…0ÿÿÿƒ…øþÿÿH‰…8ÿÿÿ‹…øþÿÿ9 “m t H‹…ðþÿÿH‰…ÿÿÿHƒ½ÿÿÿ …°ýÿÿƒ=ó’m tUH‹EÈdH+%( …ñ H‹…8ÿÿÿHeØ[A\A]A^A_]à @ ƒ=½’m uHƒ½ÿÿÿ …²ýÿÿ‹µàþÿÿ!µÿÿÿé¡ýÿÿH‹•ÿÿÿH…ÒtŸH‹…ÿÿÿH9Ât“Hµ@ÿÿÿ1À¹ Hƒ=B€o H‰÷óH«H‰U¸„mÿÿÿƒ=ƒ’m u+Hƒ½(ÿÿÿ t!H‹…(ÿÿÿH‹ H…Àt‹@p+…èþÿÿ‰E¬„9ÿÿÿAVD‹…ÿÿÿE1ÉD‰áÿµÿÿÿ¶…ÜþÿÿH[o L‰ïA³ÀèùÿÿH…8ÿÿÿXZéüþÿÿ謲áÿff. „ UH‰åAWI‰÷AVI‰ÖAUATI‰üH‰÷SHìø H‰ûÿÿdH‹%( H‰EÈ1Àè…êðÿH‰…ûÿÿH…ÀtH‰ÇH‰Ãè.ëðÿH…À„ Ç…äúÿÿ E1íL‰ÿƒ=j‘m LDµûÿÿèAêðÿÇ…ðúÿÿ H‰…ûÿÿHƒ½ûÿÿ L‰µ ûÿÿÇ…ûÿÿ HÇ…(ûÿÿ Ç… ûÿÿ HÇ…øúÿÿ „è H‹½ûÿÿHGÀH‰…øúÿÿH‹… ûÿÿH+G@H+G8H‰… ûÿÿ‹G0G,…ðúÿÿèxêðÿH‰…èúÿÿH…À„ ‹… ûÿÿƒÈ‰…ôúÿÿH·» ¾ L‰ç1ÀèS°áÿ‰ÃE…ít-E1ÿf „ HZº L‰ç1ÀAƒÇ¾ è&°áÿÃE9ýußH L‰ç1ÀHcÛ¾ è°áÿHŒg ¾ L‰çLcø1Àèí¯áÿIßL½(ûÿÿHcØJ;H‰…(ûÿÿH‹…ûÿÿH‹XÈHƒè8H‰…ûÿÿH9ØtpE1ÿL‰ðD‰$ûÿÿM‰æE‰ýL‹½øúÿÿI‰Ä D ‹…$ûÿÿHƒìE‰èH‰Ú‹ ûÿÿL‰þM‰áL‰÷PAƒÅèŸôÿÿYH‹H…(ûÿÿ^H;ûÿÿuÂL‰àD‹$ûÿÿM‰ôI‰Æƒ=m „ H‹µûÿÿE‰éL‰òL‰çD‹…ôúÿÿ¹ HƒÆ èXùÿÿH…(ûÿÿƒ…ûÿÿH‰…(ûÿÿ‹…ûÿÿ;Km t H‹…èúÿÿH‰…ûÿÿHƒ½ûÿÿ …þÿÿƒ= m „– ‹äúÿÿ1À(ûÿÿ…5 H‹UÈdH+%( …x HeØ[A\A]A^A_]Ãf D H‹…ûÿÿE‰é¹ L‰çD‹…ôúÿÿH‹P@Hp èªøÿÿH…(ûÿÿƒ…ûÿÿH‰…(ûÿÿ‹…ûÿÿ9Žm …Nÿÿÿƒ=ˆŽm …jÿÿÿH‹• ûÿÿH…Ò„ZÿÿÿI9Ö„QÿÿÿHµ0ûÿÿ1À¹ Hƒ='|o H‰÷óH«H‰•¨ûÿÿ„(ÿÿÿƒ=eŽm u.Hƒ½øúÿÿ t$H‹…øúÿÿH‹ H…Àt‹@p+…ðúÿÿ‰…œûÿÿ„ñþÿÿHƒìHR{o M‰ñ1ÉAUE1ÀL‰çèÐòÿÿ‹äúÿÿH…(ûÿÿX1ÀZ(ûÿÿ„ËþÿÿH e ¾ L‰çèoáÿÃHcÃéþÿÿ D ƒ=¥m uHƒ½ ûÿÿ …ÑüÿÿÇ…ôúÿÿ Ç… ûÿÿ éÇüÿÿH‹C@HC8H;…ûÿÿ…æûÿÿH‹sÈH‰ØHƒè8H‰µ(ûÿÿH‰… ûÿÿH9ð„º Ç…ûÿÿ E1í1ÀL=· Ç…$ûÿÿ Ç… ûÿÿ L‰µøúÿÿ „ ‹½ûÿÿ…ÿuHƒ=îjo „ò Hö· ¾ L‰ç„À… 茬áÿ‰ÃE…í„ E1öf D L‰ú¾ L‰ç1Àèf¬áÿAƒÆÃE9õuãH«] L‰ç1ÀE1ö¾ ûÿÿè<¬áÿHŠ· ¾ L‰ç؉… ûÿÿ1Àè ¬áÿ‰Ã @ L‰ú¾ L‰ç1Àè¬áÿAƒÆÃE9õuãHÙ– L‰ç1ÀAƒÅ¾ ûÿÿèÛ«áÿÃH‹½(ûÿÿ1ɺ HµÀûÿÿèóÿHQ ¾ L‰çH‰Á1À覫áÿÀ=Í’n …Ç 1ÀHc ¾ L‰çè«áÿƒ…$ûÿÿ؉… ûÿÿ‹…$ûÿÿ;º‹m t*¸ H‹•(ûÿÿƒ…ûÿÿH‹2H‰µ(ûÿÿH;µ ûÿÿ…zþÿÿ‹… ûÿÿL‹µøúÿÿ‰…äúÿÿL‹½ûÿÿIƒÇ éïùÿÿ € 1Àè «áÿ‰ÃE…ít'E1ö € L‰ú¾ L‰ç1ÀèæªáÿAƒÆÃE9õuã ûÿÿé÷þÿÿH‹½(ûÿÿ1É1ÒL‰æè= óÿÃé ÿÿÿH‹÷ho H…Ò„þýÿÿ€:s…õýÿÿ€zy…ëýÿÿ€zm„*ÿÿÿéÜýÿÿ @ ¾ L‰ç1À ûÿÿHÀ[ èdªáÿH²µ ¾ L‰ç؉… ûÿÿ1ÀèFªáÿ‰ÃéDþÿÿÇ…äúÿÿ E1íéÿÿÿè8«áÿ „ UH‰åAWAVAUATE1äSHìH dH‹%( H‰EÈ1ÀH…ö„ƒ L‹6I‰ýH‰óM…ö„ I‹H‰…¸ûÿÿH…À„ H‹ H‰…°ûÿÿH…À„" H‹ H‰…¨ûÿÿH…À„— L‹8M…ÿ„ M‹M…É„¤ I‹1L‰ ûÿÿè_ÿÿÿL‹ ûÿÿI‰ÄM‹AIƒÁM9Èt~L‰½ ûÿÿM‰ÌM‰÷I‰ÆH‰˜ûÿÿL‰Ãf D H{ ðÿÿ‡‚ H‰ßHµÀûÿÿ1ɺ ètóÿH¡ ¾ L‰ïH‰Á1Àè ©áÿH‹H˜IÆL9ãu¶M‰ôH‹˜ûÿÿM‰þL‹½ ûÿÿM‹GIƒÇM9øt^H‰ ûÿÿL‰ûM‰ÇI ðÿÿ‡ò L‰ÿHµÀûÿÿ1ɺ èüóÿH) ¾ L‰ïH‰Á1À蓨áÿM‹?H˜IÄI9ßu¶H‹ ûÿÿH‹…¨ûÿÿL‹xLHM9Ït\H‰¨ûÿÿL‰ËI ðÿÿ‡j L‰ÿHµÀûÿÿ1ɺ èŒóÿH¹ ¾ L‰ïH‰Á1Àè#¨áÿM‹?H˜IÄI9ßu¶H‹¨ûÿÿH‹…°ûÿÿL‹@LxM9øtdH‰°ûÿÿL‰ûM‰Çf D I ðÿÿ‡Ú L‰ÿHµÀûÿÿ1ɺ èóÿHA ¾ L‰ïH‰Á1À諧áÿM‹?H˜IÄL9ûu¶H‹°ûÿÿH‹…¸ûÿÿL‹@LxM9ÇtdH‰¸ûÿÿL‰ûM‰Çf D I ðÿÿ‡J L‰ÿHµÀûÿÿ1ɺ èœóÿHÉ ¾ L‰ïH‰Á1Àè3§áÿM‹?H˜IÄL9ûu¶H‹¸ûÿÿM‹~IƒÆM9÷tLfI ðÿÿ‡Ò L‰ÿHµÀûÿÿ1ɺ è<óÿHi ¾ L‰ïH‰Á1ÀèÓ¦áÿM‹?H˜IÄM9þu¶L‹sHƒÃI9ÞtKL=6 fI~ ðÿÿwfL‰÷HµÀûÿÿ1ɺ èàóÿL‰ú¾ L‰ïH‰Á1Àè{¦áÿM‹6H˜IÄI9Þu¾H‹EÈdH+%( …´ HÄH L‰à[A\A]A^A_]Ãf D M‹6I9ÞuˆëÈf D M‹?M9÷…ÿÿÿéYÿÿÿ € M‹?I9ß…œþÿÿéáþÿÿ € M‹?L9û… þÿÿéQþÿÿ € M‹?I9ß…|ýÿÿéÁýÿÿ € M‹?I9ß…ôüÿÿé9ýÿÿ € H‹L9ã…düÿÿé©üÿÿ貦áÿfUH‰åAWAVAUATSHìX H‰µ¨ûÿÿH‹æŒn dH‹%( H‰EÈ1ÀH…ÒHïäe HEÂE1öH‰…¸ûÿÿH…ö„P H‹I‰ü» H‰… ûÿÿH…À„³ H‹ H‰…˜ûÿÿH…À„ H‹ H‰…ûÿÿH…À„} H‹ H‰…ˆûÿÿH…À„á L‹(M…í„M I‹U H…Ò„¼ H‹2H‰•°ûÿÿè2ÿÿÿH‹•°ûÿÿH…ÀI‰ÆL‹zLZ”ÃM9ß„Œ H…ÀûÿÿL‰€ûÿÿM‰õA‰ÞH‰…°ûÿÿL‰Û I ðÿÿwIH‹µ°ûÿÿ1ɺ L‰ÿèÀ óÿE„ö¾ L‰çH ê HD¸ûÿÿI‰À1ÀH"æe E1öèB¤áÿH˜IÅM‹?I9ßu¥M‰îL‹€ûÿÿM…ö”ÃM‹}IƒÅM9ïtwH…ÀûÿÿH‰…°ûÿÿf. „ I ðÿÿwGH‹µ°ûÿÿ1ɺ L‰ÿè0 óÿ„Û¾ L‰çH {é HD¸ûÿÿ1ÛI‰ÀH“åe 1Àè´£áÿH˜IÆM‹?M9ïu§M…ö”ÃH‹…ˆûÿÿL‹xLhM9ïttH…ÀûÿÿH‰…°ûÿÿ € I ðÿÿwGH‹µ°ûÿÿ1ɺ L‰ÿè¨ÿòÿ„Û¾ L‰çH óè HD¸ûÿÿ1ÛI‰ÀH åe 1Àè,£áÿH˜IÆM‹?M9ýu§M…ö”ÃH‹…ûÿÿL‹hLxM9ýtuH…ÀûÿÿH‰…°ûÿÿ € I} ðÿÿwGH‹µ°ûÿÿ1ɺ L‰ïè ÿòÿ„Û¾ L‰çH kè HD¸ûÿÿ1ÛI‰ÀHƒäe 1À褢áÿH˜IÆM‹m M9ýu¦M…ö”ÃH‹…˜ûÿÿL‹xLhM9ýtsH…ÀûÿÿH‰…°ûÿÿf D I ðÿÿwGH‹µ°ûÿÿ1ɺ L‰ÿè˜þòÿ„Û¾ L‰çH ãç HD¸ûÿÿ1ÛI‰ÀHûãe 1Àè ¢áÿH˜IÆM‹?M9ýu§M…ö”ÃH‹… ûÿÿL‹hLxM9ïtuH…ÀûÿÿH‰…°ûÿÿ € I} ðÿÿwGH‹µ°ûÿÿ1ɺ L‰ïèþòÿ„Û¾ L‰çH [ç HD¸ûÿÿ1ÛI‰ÀHsãe 1À蔡áÿH˜IÆM‹m M9ýu¦M…ö”ÃH‹…¨ûÿÿL‹hLxM9ïtnH…ÀûÿÿH‰…°ûÿÿf D I} ðÿÿwGH‹µ°ûÿÿ1ɺ L‰ïèˆýòÿ„Û¾ L‰çH Óæ HD¸ûÿÿ1ÛI‰ÀHëâe 1Àè ¡áÿH˜IÆM‹m M9ýu¦H‹EÈdH+%( uHÄX L‰ð[A\A]A^A_]Ãèå¡áÿ D UH‰åAWAVI‰öAUATI‰ÔSHƒì8H‹O@dH‹%( H‰EÈ1À€=·n tH‹GpH‹‹Ü€m ƒø‡ ƒø‡Þ E1í…Àt'HÇ H öW è”ÙðÿÇE¸ I‰ÀH…Àu>E1ífH‹EÈdH+%( …ë HƒÄ8L‰è[A\A]A^A_]à H‹} èÚðÿI‰ÀH…ÀtÇMxÀHb« L‰ç1À¾ L‰E èùŸáÿL‰ÿL‰òL‰æ‰E°è˜þòÿHcU°¾ L‰çH˜HÐH‰ÚH‰E¨1ÀèÉŸáÿL‰þL‰ç‰E°è›õÿÿH‰Ú¾ L‰çI‰Ç1À覟áÿH‹U¨HcM°H˜ƒE¸LúHÊH‹E¸IÕ;×m …Uÿÿÿé(ÿÿÿ „ ƒø…÷ HÇ è‹ØðÿI‰ÀH…À„úþÿÿE1ÿE1íH ÏV ëH‹} è'ÙðÿI‰ÀH…À„ÛþÿÿMHÀL‰òL‰æL‰E L‰ÏL‰M¨AƒÇè½ýòÿH'© ¾ L‰ç‰E¸1ÀèôžáÿHcU¸H‹u¨L‰çH˜HÐH‰E°è;ùÿÿH‰Ú¾ L‰çH‰E¸1ÀèÅžáÿH‹U¸HU°H˜HÂIÕD;=m …hÿÿÿéSþÿÿ H‹EÈdH+%( u?HƒÄ8H· L‰òL‰ç[A\A]A^A_]éáìÿÿ‹5~So 1ÿ1ÀE1íHôÿ èW óÿéþÿÿè]Ÿáÿff. „ fó úUH‰åAWI‰÷AVAUATI‰üSHƒì8H‰U¸dH‹%( H‰EÈ1À€=<…n tHƒ¿ „K H‹}¸H‹Lp¨H9Ç„7 H‹ H…n I‹A½ H‰E H…ÉH]q HEÁH‰M°H‰E¨ë5 AÿV(‰ÁL‰òL‰þL‰çA‰Ýèñ÷ÿH˜II)GI‹FXLp¨H9E¸„® A€~x uçL‰÷I‹œ$¨ è_«öÿ„ÀukHƒ}° D‰è”ÃðÃt%I‹wH‹M¨1ÀD‰ëI‹?HC èÝœûÿH˜II)GHƒ=”„n L‰âL‰þL‰÷…eÿÿÿI‹F H…À„XÿÿÿÿЉÁéUÿÿÿ € H‰ÞL‰÷蕪öÿ„Àu†I‹FXLp¨H9E¸…Yÿÿÿ € I‹+E H‹UÈdH+%( uHƒÄ8[A\A]A^A_]à @ 1ÀëÚè·áÿ € ó úUfïÀH‰ñº H‰åAWI‰÷¾ AVI‰þH='þ AUATSHì˜ dH‹%( H‰EÈ1ÀH…Àûÿÿ)… ûÿÿHÇ…°ûÿÿ H‰…ûÿÿHÇ…˜ûÿÿ 苵áÿ¶bƒn ˆ…Wûÿÿ„À„¦ H‹wƒn A‹¶` H…ÀH‰…Hûÿÿ•Âƒþ‰µPûÿÿžÀˆ•@ûÿÿ„ I‹¶P H‹FHNH‰µpûÿÿH‰xûÿÿLh¨H9ÁtmH‹…HûÿÿHûÿÿL%:o H…ÀLEàH‰ØL‰ëI‰Åf D H‰ßE1À1ÉL‰òL‰îÿSH‹ûÿÿM‰àL‰ÿHCÝe ¾ 1Àè_›áÿH‹CXHX¨H9…xûÿÿu¾H‹…pûÿÿI¾P 1ÛÇ…`ûÿÿ H‰½XûÿÿH‹ H‰…hûÿÿH9ø„è H‹µhûÿÿH‹FHNH‰xûÿÿLh¨H9Á„G D¶¥WûÿÿH…ûÿÿH‰…pûÿÿD‰àM‰ìA‰Åë]f D H‹µpûÿÿE1À1ÉL‰òL‰çE1íAÿT$H‹½ûÿÿèZÙðÿHx@ ¾ L‰ÿH‰Á1Àè‘šáÿÃI‹D$XL`¨H9…xûÿÿ„É A€|$x uâL‰çèY¨öÿ„À…‘ E„íuŒH¼¤e ¾ L‰ÿ1ÀèFšáÿÃéoÿÿÿ € ‰`ûÿÿL‰ùº ¾ H=Îû èy³áÿ€½@ûÿÿ „ I‹¾P H‹GHOH‰½hûÿÿH‰xûÿÿLh¨H9Á„Š H‹½HûÿÿH5²e HûÿÿL%V±e H…ÿHEÇH‰…pûÿÿH‰ØL‰ëI‰Å € L‰òL‰îH‰ßÿSL‹•€n L‰âL‰ÿ‰Á¾ 1Àè™áÿH‹CXLH¨H9…xûÿÿtH‹½pûÿÿL‰þL‰ËèΛáÿë´ @ H‹…hûÿÿD‹…`ûÿÿÇ…hûÿÿ HµûÿÿH‹ H‰…pûÿÿH9…Xûÿÿ„Ú L‰½@ûÿÿI‰õ „ H‹pûÿÿH‹CHƒÃH‰xûÿÿH9ÃL`¨‹hûÿÿtcD¶½Wûÿÿë-A€ÿL‰òL‰îL‰çƒÓ E1ÿAÿT$ÃI‹D$XL`¨H9…xûÿÿt,A€|$x uæL‰ç蔦öÿ„ÀtÀL‰öL‰çè5¦öÿ„Àu±ëÉ € ‹…`ûÿÿ9ØCØH‹…pûÿÿƒ…hûÿÿH‹ ‰`ûÿÿH‰…pûÿÿH9…Xûÿÿ…BÿÿÿL‹½@ûÿÿA‰ØH‹µHûÿÿHÎk L‰ÿL‹ 0n HÝù H…öHEƾ H‰Á1Àè˜áÿL‰ùº ¾ H=éC èZ±áÿ¸ H‹UÈdH+%( … HĘ [A\A]A^A_]ÃL‰öL‰çèe¥öÿ„À…\ýÿÿé)ýÿÿ „ H‹…hûÿÿH‹ H‰…hûÿÿH9…Xûÿÿ„ZýÿÿH7ù ¾ L‰ÿ1Àè|—áÿÃé[üÿÿ D I‹–H H‹ Ê~n H½ŒûÿÿE1äH‰½xûÿÿ‹B H‰•hûÿÿH‰`ûÿÿ…ÀŽØ „ Ç…Œûÿÿ H‹Lh¨H9„ΠH…ÉH j » HDÈH‰pûÿÿë$f. „ I‹–H 1ÛI‹EXLh¨H9„Ž A€}x uèL‰ïè·¤öÿ„À…G ‹•Œûÿÿ…Òu„ÛuH‹½pûÿÿL‰þè™áÿL‹…xûÿÿD‰áL‰òL‰ïHµûÿÿAÿU‹…Œûÿÿ…ÀuH‹½ûÿÿL‰þèÞ˜áÿéyÿÿÿf „ Hƒ½`ûÿÿ …]þÿÿº L‰ù¾ » H=ê÷ 蔯áÿI‹–H H‹L`¨H9ÂtmA€|$x uVL‰çè ¤öÿ„À…h „Û„ HµûÿÿL‰òL‰ç1ÛAÿT$A‰Å…À„T L‰þ¿. ƒÃ耧áÿA9ÝuëI‹–H 1ÛI‹D$XL`¨H9Âu”L‰þ¿ èW§áÿL‰ùº ¾ H=~A èî®áÿH‹…hûÿÿ‹@ ƒÀé‡ýÿÿ @ L‰öL‰ïè £öÿ„À…¦þÿÿI‹EXI‹–H Lh¨H9Â…wþÿÿ D L‰þ¿ AƒÄèç¦áÿH‹…hûÿÿ‹@ A9ÄÄþÿÿL‰ùº ¾ H=Áö èk®áÿH‹ l|n I‹–H éÈýÿÿ‹…PûÿÿL‹ ë{n ¾ L‰ÿH! L@ú1ÀA‰ÈèΔáÿé½úÿÿLvúL ßž L‰ÿ1ÀA‰ÈHôœ ¾ 襔áÿé¿øÿÿL‰öL‰çè5¢öÿ„À……þÿÿI‹–H é¿þÿÿL‰ùº ¾ H=h èÈáÿécþÿÿèn•áÿff. „ ó úUH‰åAWAVAUATA‰ôSHcÙHìØ H‰½ ÿÿÿ¿6 ‰•<ÿÿÿL‰…`ÿÿÿDˆ;ÿÿÿó…\ÿÿÿdH‹%( H‰EÈH‹^{n H‰…ÿÿÿèz§áÿH‰bo H…À„_ º] Ç@-[...f‰P1H‰‹ao H‹½ ÿÿÿè‡ÔÿÿH‹=p{n H…ÿtèÖÿÿÇ…Xÿÿÿ E„ä…; ‹…<ÿÿÿ…ÀtQHÇ…(ÿÿÿ 9…Xÿÿÿ|>H=ao è1» H‹EÈdH+%( …þ H‹…(ÿÿÿHÄØ [A\A]A^A_]Ãf D H‹½ ÿÿÿèLÑÿÿHƒ=Œzn D`„E L‰ç袦áÿH‰…PÿÿÿH…À„w L‹µ ÿÿÿL‰÷è#ÒÿÿM‹v0ƒÀ‰…ÿÿÿM…ö„B H…ÛM‰÷HÇ…(ÿÿÿ ”ÀL9ã—ÂÐIEÜH‰hÿÿÿé: L‰çèxYîÿó•\ÿÿÿ/Ї H‹…Pÿÿÿ¶ Çyn fïÀHÇE )E€H‰…pÿÿÿI‹‡ H‰…HÿÿÿL‹°° H‹…hÿÿÿH‰…xÿÿÿ„Û… €=yn … H‹…Hÿÿÿ€=lyn H‹H …‡ LpÿÿÿL‰çL‰îèÍóÿÿH‹Pÿÿÿ1ÀH‹½`ÿÿÿHñ ¾ èì‘áÿfAƒ¿ì ‰Ãt €½;ÿÿÿ „¢ HcÛH(ÿÿÿ‹…<ÿÿÿ…Àtƒ…Xÿÿÿ‹Xÿÿÿ9ØŽ± A€¿é „ã Iƒh „° L‰ÿ¾ è#÷ÿI‰ÇH…À„ A€¿ë uÝ€=¦xn Mgè…¬þÿÿI‹¿ I‹_(è\"÷ÿH…À„Û €=kxn tI‹WXH‹H…Ûx.fïÀòH*ÃòYmD H…Àx>fïÉòH*Èò^ÁòZÀéZþÿÿfH‰ÚƒãfïÀHÑêH ÚòH*ÂòXÀòY/D H…ÀyÂH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉë° € ó…\ÿÿÿL‰çèh÷ÿ„À…ÿÿÿH‹ ÿÿÿA¶‡Ù ƒ` Hƒ½ÿÿÿ u,…À~(L@ýH‹½`ÿÿÿ1ÀL Šš A‰ÈH¤˜ ¾ èUáÿ‹ÿÿÿfïÀH‹½`ÿÿÿLéÕ Hòñ ¾ ¸ óZ…\ÿÿÿè áÿ‹…<ÿÿÿ…À„vþÿÿƒ…Xÿÿÿ‹Xÿÿÿ9Èaþÿÿ @ H‹½Pÿÿÿè\áÿéqüÿÿ € ƒ=íDo ŽCþÿÿI‹GxH‹`ÿÿÿH‹8H‰ÞèýÒóÿ¾ H‰ß1ÀH‹ ´vn Hxñ è áÿé þÿÿ H‹…PÿÿÿLm L‰çHÇEÀ L‰î)E°H‰E H‹…hÿÿÿH‰E¨è'ñÿÿ€}À …•ýÿÿH‹PÿÿÿH‹½`ÿÿÿHC« 1À¾ è<áÿH˜H…(ÿÿÿéfýÿÿf D H‹‰vn €=Kvn H‰…ÿÿÿtIƒ¿x „;ýÿÿA¶‡Ù H‹µhÿÿÿH}F L’Ô H‹½Pÿÿÿ @1ÀèuŽûÿH‹HÿÿÿH‹½pÿÿÿH‹µxÿÿÿH˜H‹‰P HÇH)ÆH‰½pÿÿÿH‹QHƒÁH‰µxÿÿÿLr¨H9Ñ„õ H‹•ÿÿÿHb L‰½ÿÿÿLpÿÿÿI‰ÏH…ÒHE”…@ÿÿÿH‰…0ÿÿÿé‚ D H‹0ÿÿÿH4 1ÀèÛûÿH˜H…pÿÿÿH)…xÿÿÿHƒ=‹un L‰âL‰îL‰÷t`AÿV(‰ÁL‰òL‰îL‰çèT ÷ÿH‹½pÿÿÿH‹µxÿÿÿH˜I‹VXHÇH)ÆH‰½pÿÿÿLr¨H‰µxÿÿÿI9×t3‰Øƒð …@ÿÿÿ…rÿÿÿ1Ûë“f D I‹F H…Àt—ÿЉÁë—f „ L‹½ÿÿÿHƒ½ÿÿÿ „{ HÇH)Æ1ÀH‹PÿÿÿH‰½pÿÿÿH‹½`ÿÿÿH<3 H‰µxÿÿÿ¾ èVáÿI‹—Ð ‰ÃH‹Lp¨H9„À H‹µÿÿÿHÃ` LpÿÿÿL‰½@ÿÿÿL‹½PÿÿÿH…öHEÆH‰…0ÿÿÿL‰èM‰õI‰ÆëKAÿU(L‰ÿèDËðÿH‹0ÿÿÿ¾ H‹½`ÿÿÿI‰ÀH¯Îe 1ÀèÐŒáÿH‹@ÿÿÿÃI‹EXLh¨H9Ð t6H‹…hÿÿÿL‰âL‰öL‰ïHƒ=tn L‰½pÿÿÿH‰…xÿÿÿuŽI‹E H…Àt…ÿÐë…I‰ÏH‹µ`ÿÿÿ¿ 茎áÿÃA€¿é tfAƒ¿ì t €=|sn … HcÃH…(ÿÿÿéqúÿÿf „ Iƒ¿ðýÿÿ „Zúÿÿ1ÛLm H‹…HÿÿÿE1ö‰@ÿÿÿL‰ëL‹PÿÿÿëAFI‰ÆI;‡ðýÿÿsuI‹‡ fïÀL‰m H‰ÞL‰çH‹hÿÿÿHÇEÀ )E°H‹H H‰M¨E‰wàètíÿÿ€}À u®H‹½`ÿÿÿL‰é¾ 1ÀH‘§ è‘‹áÿ…@ÿÿÿAFI‰ÆI9‡ðýÿÿw‹Hc@ÿÿÿé ùÿÿ € fïÀé·øÿÿ € H‹µ`ÿÿÿH‹½ ÿÿÿè¥îÿÿ‰…Xÿÿÿé§÷ÿÿf. „ H‹•`ÿÿÿL‰öL‰çèNêÿÿÃéEùÿÿ € H‹…HÿÿÿL®Ð H‹B ‹€` L@ú1À芊ûÿH‹½pÿÿÿH‹µxÿÿÿH˜éJýÿÿIÄà é¯÷ÿÿH‹½HÿÿÿèÍ÷ÿH‹•`ÿÿÿL‰çH‰ÆèÛéÿÿØH˜H…(ÿÿÿéÓøÿÿHÇ…(ÿÿÿ é“úÿÿHÇ…(ÿÿÿÿÿÿÿé÷ÿÿH‹ o º, ¾ H=S. è¾£áÿé–öÿÿèd‹áÿ @ ó úUH‰åAWI‰÷AVE1öAUATE1äSH d Hƒì(H‰}°dH‹%( H‰EÈ‹G0‰E¼„Ò…2 ëYf. „ D‰ÀfïÀfïÉL‰éòH*À‹E¼HÁë L‰ÿòY(= ¾ òH*ȸ ò^ÁèÀ‰áÿH˜IÄIƒÆIƒþStaD‰÷èÝîÿH‰ÞH‰ÇI‰Åèkšáÿ…ÀtÜH‹E°F‹D°0‹E¼…ÀtE…öu‚L‰éH— L‰ÿ1À¾ IƒÆèe‰áÿH˜IÄIƒþSu©f. „ H‹EÈdH+%( …» HƒÄ(L‰à[A\A]A^A_]à D‰ÀfïÀfïɾ òH*À‰ÈL‰ÿL‰éòYS< òH*ÈHÕê ¸ ò^ÁèéˆáÿH˜IÄIƒÆIƒþStŠD‰÷èBÜîÿH‰ÞH‰ÇI‰Åè”™áÿ…ÀtÜH‹E°F‹D°0E…ÀtÎE…öt ‹M¼…É…zÿÿÿL‰éH9– L‰ÿ1À¾ 艈áÿH˜IÄëžè‰áÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1À·®o ÇG Pþ·åo ‰ÑƒèÁá·À ȉG$¶G.)Âf‰W(H‹EødH+%( uÉÃè ‰áÿff. „ fó úUº H‰åAWAVI‰öH5áé AUE1íATI‰üSHƒìdH‹%( H‰EÈ1Àè‡áÿ…ÀuNH‹=W›n ‰ÃIƒÄL=j›n H…ÿt L‰æèm˜áÿA‰Å…ÀtNI‹?IƒÇ ƒÃH…ÿuâE1öL‰÷A½ÿÿÿÿèæ„áÿf D H‹EÈdH+%( ulHƒÄD‰è[A\A]A^A_]à € L‰÷èà€áÿI‰ÄI‰ÆH…Àt®¾, H‰Ç舎áÿH…ÀtŸÆ HxHcÛHÁãè`ÅðÿfInÄfHnÈH§šn flÁë…è ˆáÿUH‰åAWAVI‰þAUATSHƒì(dH‹%( H‰EÈ1À·G$‰E¼ÿW`AÇF04 ¿4 ‰E¸è¾‚áÿA€¾… tA€¾„ „ A‹–€ E·f&1ÛE·n$ƒúvAD$ÿJÿ1ÒH˜I¯H÷ñH‰Ã¿ 讣áÿE…ätAE1ÿf D A·~ A·v"A¶V.DÿDî×褛áÿD9û„‹ ¿a AƒÇè-“áÿE9üuÈ1ÿèa£áÿ‹E¸A·V(A¸ A·~ A·v")‹M¼ÇA¶F.Çèv„áÿA‹†€ …ÀuI‹vPH…öt 1Ò1ÿè9ó H‹EÈdH+%( uCHƒÄ(1À[A\A]A^A_]Ãf „ ¿` D{袒áÿE9ç…9ÿÿÿélÿÿÿ @ ƒE¼éfÿÿÿ肆áÿfó úUH‰åATHƒìD‹g0dH‹%( H‰Eè1À‰w0·þèTáÿH‹EèdH+%( u D‰àL‹eøÉÃè7†áÿ € ó úUH‰åHƒìdH‹%( H‰Eø1À@„öt€¿… A¸5 t,€¿„ u#f/(9 A¸2 sE1Àf.58 A’ÀAƒÀ3D‰G0H‹EødH+%( u ÉD‰Çé¹€áÿè´…áÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uD·G"· ÉAÐ÷D‰ÆéÏ™áÿèj…áÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ·G D·G"ƶG.AÐÉ<D‰Æéx™áÿè…áÿ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰÷‰Öé;áÿèÖ„áÿf D ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u ÉH‰÷H‰Ö麜áÿè•„áÿ D ó úUH‰÷H‰åHìÐ H‰•`ÿÿÿH‰hÿÿÿL‰…pÿÿÿL‰xÿÿÿ„Àt )E€)M)U )]°)eÀ)mÐ)uà)}ðdH‹%( H‰…Hÿÿÿ1ÀHEHµ0ÿÿÿÇ…0ÿÿÿ H‰…8ÿÿÿH…PÿÿÿH‰…@ÿÿÿÇ…4ÿÿÿ0 èœáÿH‹…HÿÿÿdH+%( uÉÃèÚƒáÿf. „ ó úUH‰åAVAUATSHƒìdH‹%( H‰EØ1À‹‡€ …Àt H‹GI‰üI‰õƒú„ˆ ƒútR…Òt H‹EØdH+%( … HƒÄ[A\A]A^]ÃH‹ë H‰ÞL‰çÿЄÀtOH‹I;\$„Ê I‹D$xH…ÀuÜë5H‹Xë @ H‰ÞL‰çÿЄÀt H‹[I;\$„™ I‹D$xH…ÀuÛëH‹_MuÿM…í~B @ H‹ë H‰ÞL‰çÿЄÀtH‹I;\$tZI‹D$xH…ÀuàIƒîsÒI‰\$é8ÿÿÿ1ÛIƒÅtîH‹[ëfH‰ÞL‰çÿЄÀtæH‹[I;\$tÙI‹D$xH…ÀußIƒÅëÏf „ 1Ûë¬1Ûépÿÿÿèp‚áÿó úUH‰åAUATI‰ôSH‰ûHƒìH‹dH‹%( H‰EØ1Àƒút)ƒút|…ÒthH‹EØdH+%( usHƒÄ[A\A]]Ãf D H‹{Ml$ÿM…ä~"f. „ èÛºðÿH‰ÇIƒísòH‰{ë´ @ tôèA»ðÿIƒÄH‰Çëð „ èë¹ðÿH‰Çë²f D è;ºðÿH‰Çë¢è±áÿó úUH‰åAUATSH‰ûHƒìL‹gdH‹%( H‰EØ1ÀM…ätlE1íë € L‰çèPºðÿI‰ÄH…Àt/·{ ¶C.·s"DïÇ貕áÿD‰êL‰æH‰ßÿSh·C(AƒÅD9èuÁD‰èH‹UØdH+%( u,HƒÄ[A\A]]à @ H‹è/¹ðÿI‰ÄH‰C1ÀM…ä…yÿÿÿëÅèö€áÿf D ó úU‰öH‰åHƒìHwdH‹%( H‰Eø1ÀH;7”ÀH‹UødH+%( uÉÃè³€áÿ ó úUfïÀH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u H‹Gp1Ò1öÉÿàèo€áÿff. „ @ ó úUH‰åATI‰ô1öSH‰û1ÿHƒìdH‹%( H‰Eè1Àè“”áÿÇC08 ¿8 è"{áÿH‹EèdH+%( u·s$HƒÄL‰ç[A\ƒÆ]é\Šáÿè÷áÿ € ó úUH‰åAUL-/Jo ATI‰ôSH‰ûL‰ïHƒìdH‹%( H‰EØ1Àè;üÿ1ö1ÿè”áÿÇC08 ¿8 è¡záÿ·s$L‰çƒÆèò‰áÿH‹EØdH+%( uHƒÄL‰ï[A\A]]éaüÿèláÿff. „ ó úUH‰åAVAUI‰ÕATI‰ôSH‰ûHìÐ H‰HÿÿÿL‰…PÿÿÿL‰Xÿÿÿ„Àt&)…`ÿÿÿ)pÿÿÿ)U€)])e )m°)uÀ)}ÐdH‹%( H‰…(ÿÿÿH‹CXH…À„õ L5.Io H‰ßÿÐL‰÷èQüÿ1ö1ÿè(“áÿÇC08 ¿8 è·yáÿ·s$L‰çƒÆè‰áÿH‹{@èÿzáÿL‰çLcHè#wáÿL‰çH‰C@è>¥ HEL‰çL‰êH‰…ÿÿÿ¾ H…0ÿÿÿHÿÿÿÇ…ÿÿÿ Ç…ÿÿÿ0 H‰… ÿÿÿ裂áÿA‰Ä…À4L‰÷è$üÿAƒüÀH‹•(ÿÿÿdH+%( u<HÄÐ [A\A]A^]à @ H‹{Hè;ÿÿL‰÷èçüÿ1ÀëÅ HiôÿÿH‰CXéûþÿÿèÛ}áÿff. „ ó úUH‰åAUL-Ho ATI‰ü1ÿHƒìdH‹%( H‰Eè1Àè°ß I‹t$@H0 L‰çHHo H…öHDð1Àè þÿÿL‰ïèôüÿL‰çèlõÿÿH‹EèdH+%( uHƒÄL‰ïA\A]]é<üÿèG}áÿ € ó úUH‰åAWL=ËÁ AVL5¶Go AUI‰õATL%hGo SH‰ûHƒìdH‹%( H‰EÈ1Àë> € 1ÿèß H‹s@L‰òH‰ßH…öID÷1ÀèyýÿÿL‰çèQüÿH‰ßèÉôÿÿL‰çè±üÿL‰ïèéí ƒøýt¼H‹UÈdH+%( uHƒÄ[A\A]A^A_]Ãè‘|áÿó úUH‰åAWL=Á AVL5Go AUI‰õATL%¸Fo SH‰ûHƒìdH‹%( H‰EÈ1Àë> € 1ÿèQÞ H‹s@L‰òH‰ßH…öID÷1ÀèÉüÿÿL‰çè¡üÿH‰ßèôÿÿL‰çèüÿL‰ïè¹í ƒøýt¼A¸ ƒø t¶ÈH5Õ PàöEÂ<YA”ÀH‹EÈdH+%( uHƒÄD‰À[A\A]A^A_]Ãè¹{áÿf „ ó úUI‰ÒH‰åAWAVAUA‰õATSH‰ûHìø H‰8ÿÿÿL‰…@ÿÿÿL‰Hÿÿÿ„Àt))…Pÿÿÿ)`ÿÿÿ)•pÿÿÿ)]€)e)m )u°)}ÀdH‹%( H‰…ÿÿÿ1ÀHEL… ÿÿÿL‰ÒH‰…ÿÿÿL‰ÁH… ÿÿÿH½øþÿÿ¾ L‰…àþÿÿL=öÛ L5 Ü L‰•èþÿÿL%=Eo Ç… ÿÿÿ Ç…ÿÿÿ0 H‰…ÿÿÿè-áÿL‹•èþÿÿL‹…àþÿÿ…ÀyMé¦ f D 1ÿè¹Ü H‹s@H:¿ H‰ßH$Eo H…öHDð1Àè&ûÿÿL‰çèþ üÿH‰ßèvòÿÿL‰çè^üÿH‹µøþÿÿD‰éL‰úL‰÷èùê ƒøýt¤H‹½øþÿÿ‰…èþÿÿè¢váÿ‹…èþÿÿH‹•ÿÿÿdH+%( uVHÄø [A\A]A^A_]à „ HEL‰ÆL‰×Ç… ÿÿÿ H‰…ÿÿÿH… ÿÿÿH‰…ÿÿÿÇ…ÿÿÿ0 è(7ÿÿ1Àë˜èÏyáÿff. „ @ ó úUH‰åATL%ÿCo SH‰ûL‰çHƒìdH‹%( H‰Eè1Àè üÿè[6ÿÿH{Hè9 H{@è0 H‹EèdH+%( uHƒÄL‰ç[A\]éJ üÿèUyáÿ D ó úUH‰åAUL-Co ATI‰üL‰ïHƒìdH‹%( H‰Eè1ÀèŸÿûÿL‰çèñÿÿL‰ïèÿÿûÿH‹EèdH+%( u HƒÄ1ÀA\A]]Ãèïxáÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1À‰·€ HÇG H‹EødH+%( u H‹wH‹Gp1ÒÉÿàè–xáÿf D ó úUH‰åAWAVL5 AUA‰õATL%¿Bo SH‰ûHƒì(dH‹%( H‰EÈ1À „ L‰çèÈþûÿH‰ßè@ðÿÿA‰ÇèÈ’áÿL‰çè ÿûÿE…ÿx[D‰ïèÃÚ ƒøý„ª €»… tq€»„ uhÿþÿÿƒúv"fƒ{* t ýþÿÿƒúvûþÿÿƒúvƒø uƃ„ ë‚f¸ÿÿÿÿH‹UÈdH+%( …¨ HƒÄ([A\A]A^A_]Ãf „ ƒø t{ÿþÿÿƒúwÅþþÿÿƒú‡ Ic–Lò>ÿâ € 1ÿèyÙ H‰ßÿSX1ö1ÿL‹{@趋áÿÇC08 ¿8 èEráÿ·s$L‰ÿƒÆè–áÿH‹{Hè-6ÿÿéØþÿÿ „ H‹K·s(‹ƒ€ H1ƒèH9‡²þÿÿL‹J<H9øs H‰ÆH‰ÇL)ÆH1H‰;H‰ßH‰Sº ÿSpé‚þÿÿfH‹CH…À„sþÿÿ·s(H9ð‚– H)ðH‰E¸H‰ðH‹ H÷Þº H‰ßH)ÁfHnÁE¸ÿSpé7þÿÿ € ‹“€ H‹ƒêH9ЄþÿÿH‹K·S(HƒÀH‰HÊH9Ð… þÿÿHƒÁº ¾ H‰ßH‰KÿSpéãýÿÿ fïÀ1Ò1öH‰ßÿSpéÊýÿÿf. „ ·s(‹“€ H‰ßƒîH‰ÐHcöƒèH9òH‰ÂfHnÀHNðH)òH÷ÞfHnʺ flÁÿSpéyýÿÿf „ ·S*f…Ò„èýÿÿ·K,ƒê‰È9ÑRýÿÿƒÀf‰C,éFýÿÿf D fƒ{* „ºýÿÿ·C,f…À„(ýÿÿƒèf‰C,é ýÿÿ @ H‹H…À„ ýÿÿH‹SHƒèH‰H9ЃøüÿÿHƒêHÇÆÿÿÿÿH‰ßH‰Sº ÿSpéÙüÿÿf „ HÇE¸ H‰Æédþÿÿè uáÿff. „ ó úUH‰åAVAUATSH‰ûHƒìL‹wL‹gdH‹%( H‰EØ1ÀM9ôt~M…ätyE1íf D H‹CxH…Àt L‰æH‰ßÿЄÀu/·{ ¶C.·s"DïÇèõˆáÿD‰êL‰æH‰ßÿSh·C(AƒÅD9èt M‹$$M9æu³D‰èH‹UØdH+%( uaHƒÄ[A\A]A^]à @ M‹&ë L‰æH‰ßÿЄÀtM‹$$L;ct"H‹CxH…ÀuáL‰cM9æ…Sÿÿÿ1Àë¨ „ HÇC E1äé7ÿÿÿèûsáÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1Àƒút ƒút;…Òt'H‹EødH+%( u@ÉÃf D HÁæHwëßf D H‹GH‰GëÏf D ‹‡€ H‹WHðHDÂøH‰Gë±èssáÿ ó úUH‰åAVAUATSH‰ûHƒìL‹odH‹%( H‰EØH‹GA‰ÆM…í„™ E1ä;ƒ€ r\ëh @ H‹CxH…Àt I‹u H‰ßÿЄÀu/·{ ¶C.·s"DçÇè\‡áÿD‰âL‰îH‰ßÿSh·C(AƒÄD9àt AƒÆIƒÅD9³€ v‹ ñn ƒèD9àwœH‹EØdH+%( u"HƒÄD‰à[A\A]A^]à D L‹oL‰oéZÿÿÿèŽráÿff. „ ó úUH‰åAVA‰öAUI‰ý¿ ATA‰ÔS‰ËE·äHƒìdH‹%( H‰EØ1Àè…ŽáÿA·} A¶E.A·u"DçÇDö艆áÿ·û‰ûD)ã{èÙŠáÿH‹EØdH+%( uHƒÄ1ÿ[A\A]A^]é7Žáÿèòqáÿfó úU¿ H‰åATA‰ôHƒìdH‹%( H‰Eè1ÀèŽáÿD‰çè¾}áÿH‹EèdH+%( u L‹eø1ÿÉéãáÿèžqáÿff. „ ó úUH‰åAWI‰×AVAUA‰õATI‰ÌSH‰û¿ Hƒì(dH‹%( H‰UÈ1ÒI9φ¢ èáÿ·K(H‹SI‰ÎHÑI9Ï‚v E1ÿI9Ôv E‰çA)×D)âAÖ·{ ¶C.·s"DÿÇDîèi…áÿD‰÷èÁ‰áÿ·{ ·s"¶C.DÿDîÇèH…áÿL;cƒî H‹EÈdH+%( … HƒÄ(1ÿ[A\A]A^A_]éöŒáÿf D èëŒáÿH‹KA¸ 1ÒI9σ6 ·C(I‰ÆHÈI9Ä‚³ AƒîE‰÷·{ ¶C.D‰E¼·s"×ÇDîèÀ„áÿD‹E¼C<è‰áÿ·{ ¶C.·s"D÷ÇDîèš„áÿ·C(HCI9ăKÿÿÿ¿m è |áÿ·C"·{ At¶C.D÷Çèd„áÿ¿q èú{áÿ·C"·{ AtD÷¶C.Çè?„áÿ¿+ èÕ{áÿéòþÿÿE‰çA)ÏE‰þéFÿÿÿf·{ E‰þ¶C.A)Ö·s"D÷ÇDîè„áÿ¿m è—{áÿ·C"·{ At¶C.D÷Çè܃áÿ¿ è"váÿE…ö„‹þÿÿH‹Sé*þÿÿ·{ E‰þ¶S.‰M¼A)ηs"D÷×Dî螃áÿ¿l è4{áÿ·S"·{ At¶S.D÷×èyƒáÿ¿ è¿uáÿAƒÆ„'þÿÿD‹E¼H‹KD‰òE)øé\þÿÿf¿l èæzáÿ·C"·{ At¶C.DÿÇè+ƒáÿ¿q èÁzáÿ·C"·{ AtDÿéÂþÿÿè§náÿ € ó úUH‰åAWAVAUATSHƒì(dH‹%( H‰EÈ1À…É~1I‰ÿE‰Æ¿ A‰õA‰Ô‰Ëè ŠáÿE„öt;I‹GB#H‰ÓH9‡¯ H‹EÈdH+%( …] HƒÄ([A\A]A^A_]à D I‹GD‰âH9ÂrÍA)ÄA·G"A· AtÿA¶G.DçÇèS‚áÿ¿t èéyáÿA·w"A· DîDçA¶G.Çè-‚áÿ¿ èstáÿH‹EÈdH+%( …Ù HƒÄ(1ÿ[A\A]A^A_]éÛ‰áÿ A· )ÃA·w"EuÿA¶G.ßDöÇè×áÿ¿t èmyáÿƒëy2ë~f D A· A·w"A¶G.ßDöÇè¥áÿ¿ èû…áÿƒërND‰àA+G9Ø|ËA· A¶W.‰E¼A·w"ÇDö×èmáÿ¿l èyáÿA·w"A· ‹E¼DîÇéÿÿÿ @ D‰àA+G…Àˆÿÿÿë¬èÒláÿfó úU1öH=²ãÿÿH‰åSHƒìdH‹%( H‰Eè1ÀèFƒîÿH‹5/n H…öt'H +n H‹K‹{HƒÃ H‹Sàèì‚áÿH‹søH…öuãH‹EèdH+%( uH‹]øÉÃèYláÿf „ ó úUH‰åHƒìdH‹%( H‰Eø1À¶~o „ÀtHƒ~(ÿ”ÀH‹UødH+%( uÉÃè láÿff. „ ó úUH‰åAVAUI‰õATA‰ÔH% SfHnÂHˆ D‰æfHnÊH‰ûHƒì`H‹W8dH‹%( H‰EØH1 L‹rfHnÐH‘ fHnØ·§Qn flÂflË)E€I)Æ)MèêÿÿE…䶓„ ”E €=¸o ˆE¡ts1ÀˆE¢foe€H ·C$fomH‰]¨H‰MЉE¤)e°)mÀ„Ò„~ HU L‰öL‰ïèîÿ€}¡ tL‰«˜ H‹EØdH+%( … HƒÄ`[A\A]A^]Ãf„ÀtL¶ƒ… „Àt€„ÒuMH † fou€·C$ÆE¢fo}H‰]¨H‰MÐ)u°)}À @ ƒÀ‰E¤éwÿÿÿ D ¸ é5ÿÿÿf D ·C$fou€ÆE¢ fo}H‰]¨‰E¤H H‰EÐ)u°)}Àé1ÿÿÿèZjáÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé0øÿÿèjáÿff. „ ó úUH‰åHìÐ H‰•`ÿÿÿH‰hÿÿÿL‰…pÿÿÿL‰xÿÿÿ„Àt )E€)M)U )]°)eÀ)mÐ)uà)}ðdH‹%( H‰…Hÿÿÿ1ÀHEH•0ÿÿÿÇ…0ÿÿÿ H‰…8ÿÿÿH…PÿÿÿH‰…@ÿÿÿÇ…4ÿÿÿ0 è¦äÿÿH‹…HÿÿÿdH+%( uÉÃè]iáÿff. „ fó úUA‰ÐH‰åHƒì·LOn dH‹%( H‰EøH‹G8H‹@E„Àt€¿… A¸5 t%€¿„ u H)ÐA¸2 ;p tE1ÀƒþAœÀAƒÀ3H‹EødH+%( u ÉD‰ÆéTâÿÿèÏháÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉéâÿÿè‹háÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( u É@¶öé âÿÿèGháÿ € ó úUH‰åAWAVI‰þAUATSHƒì8H‹W8dH‹%( H‰EÈ1À· Nn H‹ZH)Ãèóÿÿ€=Nn D‹kÒA‰ÄƒâûƒÂ D¯ê€=3o uO¾4 L‰÷èRáÿÿA·F(1ÒD‰îL‰÷Hÿ·Éè:õÿÿH‹EÈdH+%( … HƒÄ8D‰à[A\A]A^A_]à D I‹ž˜ ‰U¼H…ÛHC˜HEØI‹F8L‹x·~Mn L‰þI-H)Æ‹FH‰u°H5HÇ ‰E¨è láÿH…À…dÿÿÿL‰þH‰ßèHþíÿ„À„QÿÿÿH‹E°H‹s8‹U¼H‹@H‹@ H‹ðH…À„x €=Y o …K ‹‹Ä ‹@\‰M¼‰E¸H‹E°E1ÿHƒx t€=7 o EÿAƒçóAƒÇ¾6 L‰÷‰U¤èDàÿÿ‹U¤H‹E°L‰÷¯U¨‹M¸¶@¶ò‹U¼‰u tDþè õÿÿH‹CpHƒx(ÿHP˜…¾ €=Ðÿn …¢ ¹ D H‹BpƒÁHƒx(ÿHP˜tîH‰×‰M¤H‰U¨è_âíÿH‹U¨‹M¤„À„ H‹rH‰M¨H…ö„QþÿÿH‹H…Ò„EþÿÿI‹¾ èÈàíÿ‹M¨„À„.þÿÿ‹E¼E1À9E¸L‰÷A—À‹] )ȉÂH‹E°¶@tDþèB÷ÿÿéþýÿÿ D H‹BpHƒx(ÿHP˜tñ¹ éaÿÿÿ € ‹‹È ‹@`‰M¼‰E¸é°þÿÿ @ H‹2é\ÿÿÿH=¡ è %ÿÿé¨ýÿÿè‚eáÿfUH‰åAVAUATI‰ôSH‰ûHƒìdH‹%( H‰EØH‹G8L‹p·aKn HLJˆ M‰õI)ÅL‰ïèæìíÿL‰÷L‰æL³ˆ èñíÿI‹UH‹H9„L L`˜fïÒ @ Iƒ¼$ ÿI|$x„ A‹´$Ì …öŽä ‹nþn ƒø‡Õ ‰ÂNÿfïÀIÔHÊH)ÊITÔ8 @ òˆÐ HƒÀ8ò_Èf(ÁH9Ðuçò-W f/é‡ H‹“ˆ H…Ò„è DNÿHc þn JÍ L)ÈLÍ LLIÁáë% @ ò\ÁHJf/ÐwHJH‹H…À„¢ H‰Â…ö~éL‰ÀòA„Ð òLXf.ÁzÂuÀHƒÀ8L9Èußëà D I‹„$¸ H…Àtfïä. ŠYÿÿÿ…SÿÿÿI‰|$xI‹D$hL`˜I9E…ÀþÿÿL‰ïè ìíÿL‰÷è8œðÿH‰ƒ H‹EØdH+%( u5HƒÄ[A\A]A^]ÃL‰ñ1ÒfïÛI‰T$xL‰öAœ$€ H‰9è”ðÿfïÒë’èhcáÿ „ UH‰åAVAUATSHì Hƒ $ HƒìPH– L‹o8I‹]dH‹%( H‰EØ1ÀI‰üè¿ãÿÿ…Àˆß ‹¡ün M‹uƒø‡” H-/l H‹ÂPI‹F LïÿÿLK-L&Ä ¹@ º L‰ïÿ° ¾@ 1Àè£~áÿ1Ò1öL‰çèÝÿÿ¾8 L‰çè*ÜÿÿA·T$$L‰îL‰çƒÂè†ÝÿÿX1ÀZH‹UØdH+%( uRHeà[A\A]A^]Ãf D H‹=ùàn A¸¼ 1ÀH Ú H E ¾ è9aáÿHá éDÿÿÿ D ¸ÿÿÿÿëŸè,báÿff. „ UH‰åAWAVAUATSHƒì·Hn L‹'dH‹%( H‰EÈ1ÀH‹‡˜ H‹H‹G8H‹@H)ÐL‹xL9ûtA€=!ûn I‰ýL·© tE D Hƒ{(ÿtH‹{0IƒÄH…ÿt L‰öètfáÿH…ÀuWH‹L9ûu×H=éÂ è‹ ÿÿ1Àéª @ H‹{0IƒÄH…ÿt L‰öè;fáÿH…Àu H‹I9ßuÞH=°Â èR ÿÿ1Àëtf D L‰ïèÀ×ÿÿA·U&D‰àfHnÀfÑêflÀ·ÒAE H…Àt,…Òt(€=dún t_fH‹[Hƒ{(ÿtõHƒèI‰EƒêtH…ÀuãI‰]¸ AÆ…„ AÆ…¨ H‹UÈdH+%( u.HƒÄ[A\A]A^A_]à @ H…ÀtHƒèH‹[ D9áuëI‰Eëªè˜`áÿ „ UH‰åAWAVAUATSHƒì·ŠFn L‹'dH‹%( H‰EÈ1ÀH‹‡˜ H‹XH‹G8H‹@H)ÐL‹xL9ûtA€=ùn I‰ýL·© tD @ Hƒ{(ÿtH‹{0IƒìH…ÿt L‰öèädáÿH…ÀuWH‹[L9ûuÖH=XÁ èú ÿÿ1Àé© H‹{0IƒìH…ÿt L‰öè«dáÿH…Àu H‹[I9ßuÝH= Á èÁ ÿÿ1Àës D L‰ïè0ÖÿÿA·U&D‰àfHnÀfÑêflÀ·ÒAE H…Àt,…Òt(€=Ôøn t_fH‹[Hƒ{(ÿtõHƒèI‰EƒêtH…ÀuãI‰]¸ AÆ…„ AÆ…¨ H‹UÈdH+%( u.HƒÄ[A\A]A^A_]à @ H…ÀtHƒèH‹[ D9áuëI‰Eëªè_áÿ „ ó úUH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ Hì¨ ¹& H‹_H‰•xÝÿÿI‰öLÝÿÿH‰ÞI‰üL‰ïdH‹%( H‰EÈ1À·©Dn H)Æ1ÀóH«HˆòÿÿH AöÿÿÆ…¾ÝÿÿfHnÁfHnÈHòÿÿH‰µXÝÿÿflÁfHnÐL‰¥ÈÝÿÿ)…ðÝÿÿó~£m Æ…ÞÿÿflÂ)… ÞÿÿH‹NH‹9H‰HÝÿÿH‰½@ÝÿÿH…Û„ I‹D$L‹x Aö‡Ü …ü H9ù„³ öC+„™ H=M¿ èíÿÿH‹…XÝÿÿH‹P·B4‹J,H‰•¨ÝÿÿƒÀ€= ÷n ‰Þÿÿf‰…´Ýÿÿ…÷ I†p H‰…€ÝÿÿH‹…ÈÝÿÿH‹XH‰…PÝÿÿ·’Cn H‰8ÝÿÿH)ÃH‹…xÝÿÿH‰ˆÝÿÿ1ÛH…Àt‹XH…ÀÞÿÿ¹ º H‹½€ÝÿÿI‰ÇH‰ÆH‰…hÝÿÿè„íöÿL‰þL‰ïèÉùÿÿ…Àˆ2 L‰öL‰ïè–÷ÿÿL‹¥ ÞÿÿM…ä„š €=Oön A‹t$LM|$ð…ÿ L‰ï‰µpÝÿÿèaÓÿÿ·•¶Ýÿÿ‹pÝÿÿfÑêfHnÁflÀ·Ò)…Ýÿÿ…Òt9H…Ét4€=þõn „€ „ M‹Iƒ(ÿtõƒêHƒét…ÒuèH‰˜ÝÿÿL‰½ ÝÿÿL‰¥ ÞÿÿÆ…Þÿÿ ‰…dÝÿÿ ‰ÞL‰ïèÆãÿÿA‰Ç…Û…û ƒøt ƒøÿ|Ý@ƒøuwÕHÞë Hc‚HÐ>ÿàAÿ tCAÿ u²H‹½(ÞÿÿH…ÿ„¨ Hƒ(ÿ„Ÿ Hƒ „O Hƒïhè³×íÿ„À„³ L‰ïèâÿÿH‹@ÝÿÿH9HÝÿÿ„Ü H‹EÈdH+%( …Å HeØD‰ø[A\A]A^A_]ÃE1ä‹ õn ƒø„Ñ w#…À„û Aƒÿb…Ç Ç÷ôn ë% D ƒø…÷ Aƒÿb…× ÇÓôn L‹½hÝÿÿ¹ º H‹½€ÝÿÿL‰þèpëöÿL‰þL‰ïèµ÷ÿÿé°þÿÿAÿ „Ë Ž' Aÿ …0 L‹¥ ÞÿÿM…ä„€þÿÿ€=)ôn A‹t$LM|$ðtA‹t$PL‰ï‰µpÝÿÿè:Ñÿÿ·•¶Ýÿÿ‹pÝÿÿfÑêfHnÁflÀ·Ò)…Ýÿÿ…ÒtAH…Ét<€=×ón uUHAÿ)Ê € ‰ÑM‹ÁH‰Á@•ÇH…À@•ÆHƒè@„÷uáH‰˜ÝÿÿL‰½ ÝÿÿÆ…ÞÿÿL‰¥ ÞÿÿéØýÿÿ „ M‹Iƒ(ÿtõƒêHƒétÃ…Òuèë½E1䀽8Þÿÿ ¶…9Þÿÿ…¿ „Àu>D‹…dÝÿÿH•9ÞÿÿH •» H5¥» H=§» èã ƒø …jýÿÿ€½9Þÿÿ „]ýÿÿL‰ïè•÷ÿÿ„À„MýÿÿH=þü è¡ÿÿé<ýÿÿE1ä€=¯?n „, ¸ f‰œ?n é+ E1äH‹•ÈÝÿÿ·|?n L‰ïL‹…ÝÿÿL+…˜ÝÿÿL‹zL‰Æº I)ÇL‰½pÝÿÿM‰Çÿ• ÞÿÿH‹ Ýÿÿ€=|òn HcA`„B I9Ç~D‹y\H‹…pÝÿÿL‰þL‰ïH‰0ÝÿÿÆNòn H÷Þº H‹@‹@,‰…Þÿÿÿ• ÞÿÿH‹0Ýÿÿ‹A\H‰ÁL)ùéG E1ä1ö1ÿè’ª H‹µhÝÿÿL‰ïèSõÿÿéNüÿÿE1äH‹½ˆÝÿÿ€5îñn èèòíÿé3üÿÿE1äH‹½ˆÝÿÿ€5Ùñn èÍòíÿéüÿÿE1äè@ÿÿH‹…ˆÝÿÿHƒì‹5w%o ·¶ÝÿÿL‹˜ÝÿÿH= H‹@VL‹…Ýÿÿ‰N%o ‹•Þÿÿ‹@0P1ÀèÿÿZYé¾ûÿÿE1äD‹…dÝÿÿH•9ÞÿÿH µ¹ H5Ź H=ǹ èÁ ƒø …Šûÿÿ€½9Þÿÿ „}ûÿÿL‰ïèE÷ÿÿ„À… þÿÿéhûÿÿE1äH‹½PÝÿÿL‰öè&êíÿéQûÿÿE1ä¶ñn º ƒÀ<Gˆððn é/ûÿÿE1äH‹…xÝÿÿH…ÀtH‹xÿ…Û„ûÿÿA‹¶è H‹½8ÝÿÿèëíÿéüÿÿE1ä€5¨ðn H‹½ˆÝÿÿè”ñíÿéßúÿÿ € E1ä D H5Ñú L‰ïèáÙÿÿé¼úÿÿE1äH‹µPÝÿÿH‹½ˆÝÿÿèÖñíÿé¡úÿÿE1äH‹…(ÞÿÿH…À„ xáÿHƒx(ÿ…ë L‹@@M…À„J L½ÀßÿÿH ^¸ º@ 1ÀL‰ÿ¾ èTráÿL‰ÿè¬ÿÿéGúÿÿE1ä€5òïn é8úÿÿE1ä€5àïn é)úÿÿf „ = „EÿÿÿŽKúÿÿ= …úÿÿM…ä„kûÿÿéÖ f D L‰öL‰ïèÅðÿÿM…ät@M;$$t:Aƒÿt AƒÿÿŒÆùÿÿAGƒøu‡¹ùÿÿHšç Hc‚HÐ>ÿà „ AƒÿtæúÿÿAƒÿÿ|0AGƒøuw'H@é Hc‚HÐ>ÿàAÿ „ñùÿÿAÿ tE1äéXùÿÿ „ E1äé–ùÿÿ „ Aÿ „cþÿÿŽiùÿÿAÿ … ùÿÿL‰çèXŽðÿI‰ÄH…À…ŒúÿÿH½Þÿÿè€ðÿI‰Äéoúÿÿ „ H•0ÞÿÿL‰öL‰çè óíÿ…À„M÷ÿÿA€Ü LÀßÿÿ‰ÆL‰çL‰ê¹ è5ßíÿHs-L‰ê1ÀH=_ è€ÿÿA¿ÿÿÿÿé9ùÿÿ D A‹t$Pé÷÷ÿÿf D …Àˆî L9øH‰0ÝÿÿL‰ïLNøH‹…pÝÿÿÆ în H‹PL‰þH÷Þ‹R0‰•Þÿÿº ÿ• ÞÿÿH‹0ÝÿÿHcQ`H‰ÑH‰ÐL)ùfHnÀfHnÙH=Î÷ flÃ)…Ýÿÿèfÿÿéøÿÿ€=u:n „ Æh:n é÷üÿÿ € „À„ L‰ïè óÿÿévúÿÿ HAÿ)Êf‰ÑM‹ÁH‰Á@•ÇH…À@•ÆHƒè@„÷uáét÷ÿÿ @ H=‰û èìÿÿé‡÷ÿÿM…ä„îøÿÿL‰çè6ðÿI‰ÄH…À…êøÿÿH½Þÿÿè>ŒðÿI‰ÄéÍøÿÿf D H‹•ÈÝÿÿ·´9n L‰ïH‹ZH)ÃèãÒÿÿH‹C‹@0‰…ÞÿÿéÚõÿÿAƒÿb…)øÿÿÇüìn é'øÿÿ € H‹=éÑn A¸¾ 1ÀH µ H 6 ¾ è)Ráÿéô÷ÿÿÆJ9n éØûÿÿL‹½(ÞÿÿM…ÿIG˜LEøL‰ÿè~Îíÿ„À„O A€A …Ü H‹…ÈÝÿÿ·ÿ8n I‹w8H‹@H)ÐH‹xH‹HB˜H9×t11Ò€=ìn tPH‹ˆ H9ÎtMHƒùÿ•Á¶ÉHÊH‹HhHA˜H9ÏuÚH=‡´ 1Àè#ÿÿé.öÿÿf D H‹HhHƒÂHA˜H9ÏtÖH;° uæL‰ïH‰•pÝÿÿLxhèÛÈÿÿH‹•pÝÿÿ·¶Ýÿÿ‰ÐfÑéfHnÀ·ÉflÀ)…Ýÿÿ…Ét4H…Àt/€=uën …ß ë D H…ÀtHƒèM‹49ÖuìH‰…˜ÝÿÿL‰½ ÝÿÿÆ…ÞÿÿéŠõÿÿH‹H‹µ¨ÝÿÿH9Öué[ f D H‹H9ò„I HcB`…ÀxìH‰ÑéÜüÿÿAƒÿb…9öÿÿÇ0ën é[öÿÿD‹…dÝÿÿH•9ÞÿÿH 5³ H5E³ H=G³ 胺 ƒø … õÿÿ€½9Þÿÿ …%ýÿÿéøôÿÿH=Qù èLÿÿéçôÿÿ € H•0ÞÿÿL‰öL‰çèïíÿ…À„=óÿÿA€Ü LÀßÿÿ¹ ‰ÆL‰êL‰çA¿ÿÿÿÿè ÛíÿHs-L‰ê1ÀH=I èjÿÿë „ H‹…XÝÿÿH‹xè åíÿH‹…XÝÿÿH‹xHƒÇ èsw éûôÿÿH‹•xÝÿÿL‰öL‰ïè… „À…=ôÿÿH=Æø è‘ÿÿé,ôÿÿH=² è€ÿÿéôÿÿH‹IH9Îu ëhH‹IH9ñt_HcA`…Àxïé‚ûÿÿH=Óø èNÿÿééóÿÿE1äéFöÿÿM‹Iƒ(ÿtõƒéHƒè„$þÿÿ…ÉuäéþÿÿH‹•xÝÿÿL‰öL‰ïèí é¨óÿÿL‰þº L‰ïH÷Þÿ• ÞÿÿéóÿÿA¿ÿÿÿÿéôÿÿèßOáÿff. „ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé ðÿÿè›Oáÿff. „ ó úUH‰åAUI‰ÕATI‰ôSH‰ûHƒìdH‹%( H‰EØ1ÀèâZáÿ1ÿ1Ò1öè‡Uáÿ¿ è háÿH‹EØdH+%( uHƒÄH{xL‰êL‰æ[A\A]]é%ðÿÿè OáÿUH‰åAWAVAUATSHì Hƒ $ Hìˆ H‹Ÿ˜ L‹8H‰•XïÿÿdH‹%( H‰EÈ1ÀH…Û„páÿH‹CÀH…À„ù ·Ô4n I‰öI‰üH)ÐH‰ÇI‰Åè^ÖíÿI‹†ð H‹{À‹pè ÍíÿH…À„Ò óAoL‰ï)…`ïÿÿH‹CÀH‰…pïÿÿèÓÖíÿH‹•XïÿÿL‰öH½`ïÿÿè]ïÿÿ‹ççn I‹_M‹wƒø‡¦ Hol H‹ÂPH‹C L€ïÿÿMN-º Lc¯ ¹@ L‰ïÿ° ¾@ 1ÀèåiáÿL‰îL‰çè ÎÿÿXZH‹EÈdH+%( u|Heظ [A\A]A^A_]à D H=‰ö èÄ ÿÿëÊfL‰ïèÖíÿH‹sÀH=¥ 1ÀHƒÆ-èâÿÿë¨H‹=)Ìn A¸¼ 1ÀH ñ HL0 ¾ èiLáÿH{ é2ÿÿÿèhMáÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1Àf9w(”ÀH‹UødH+%( uÉÃè(Máÿ „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃèíLáÿff. „ fó úUH‰åHƒìdH‹%( H‰EøH‹G@H‹UødH+%( uÉÃèLáÿff. „ fó úUH‰åHƒìdH‹%( H‰EøH‹GHH‹UødH+%( uÉÃèmLáÿff. „ fó úUH‰åHƒìdH‹%( H‰EøH‹GPH‹UødH+%( uÉÃè-Láÿff. „ fó úUH‰åHƒìdH‹%( H‰EøH‹GXH‹UødH+%( uÉÃèíKáÿff. „ fó úUH‰åHƒìdH‹%( H‰EøH‹G`H‹UødH+%( uÉÃèKáÿff. „ fó úUH‰åHƒìdH‹%( H‰EøH‹GpH‹ H‹UødH+%( uÉÃèjKáÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1ÀÃè-Káÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1À¶#1n „Àt H9¶Ø •ÀH‹UødH+%( uÉÃèÚJáÿf. „ ó úUH‰åSL‰ËA¹ HƒìdH‹%( H‰Eè1À€~y t€~xEÉAƒáþAƒÁ-HƒìH‹{¾ 1ÀRLS H~¬ ècIáÿCXZH‹EèdH+%( uH‹]øÉÃèTJáÿ @ UH‰åATLg`L‰çHƒìdH‹%( H‰Eè1ÀèK‚ðÿL‰çèC‚ðÿH…Àt[I‰ÄI‹D$ÈIL$ÈI|$ÀH9Èt/H‹¾ H9Êtj@ˆpyH9ÑtH‰ÐH‹H9Êt>Æ@y H9Ñuì D èƒÿÿÿL‰çè«‚ðÿI‰ÄH…Àu¨H‹EèdH+%( u2L‹eøÉÃf D I‹T$ H…Ò•@yëÂf. „ I‹t$ H…ö@•Æëˆè}Iáÿff. „ fó úUH‰åAVAUI‰õATSH‰ûHìà H‰•@ÿÿÿ„Àt)…`ÿÿÿdH‹%( H‰…(ÿÿÿ1ÀL‹cHEÇ…ÿÿÿ0 H‰…ÿÿÿò…`ÿÿÿH…0ÿÿÿI‹<$A¶t$ H‰… ÿÿÿD‹pò…ÿÿÿÇ…ÿÿÿ è¬ÂÿÿH‹sH‹;L‰êò…ÿÿÿD‰ñ¸ èMGûÿH‹I‹<$H5tí A‰Å1ÀèÄÿÿH‹…(ÿÿÿdH+%( uHÄà D‰è[A\A]A^]Ãè{Háÿff. „ ó úUL ôþÿÿL~¨ H vüÿÿH‰åHƒìdH‹%( H‰Eø1Àjè™UÿÿH‹UødH+%( uÉÃè#Háÿ ó úUL ¤þÿÿL.¨ H æûÿÿH‰åHƒìdH‹%( H‰Eø1ÀjèIUÿÿH‹UødH+%( uÉÃèÓGáÿ ó úUL TþÿÿLÞ§ H VûÿÿH‰åHƒìdH‹%( H‰Eø1ÀjèùTÿÿH‹UødH+%( uÉÃèƒGáÿ ó úUL þÿÿLŽ§ H ÆúÿÿH‰åHƒìdH‹%( H‰Eø1Àjè©TÿÿH‹UødH+%( uÉÃè3Gáÿ ó úUL ´ýÿÿL>§ H 6úÿÿH‰åHƒìdH‹%( H‰Eø1ÀjèYTÿÿH‹UødH+%( uÉÃèãFáÿ ó úUH‰åATI‰üHƒìH‹¿ˆ dH‹%( H‰Eè1ÀèăÿÿƒÀfA‰D$$H‹EèdH+%( u L‰çL‹eøÉé½ÿÿèŠFáÿf. „ ó úUI‰òH‰åAWI‰ÿAVAUATA‰ÌS» Hƒì8H‰U°L‰M¨dH‹%( H‰EÈ1À€~y t €~xÛƒãþƒÃ-A€¿Ä ÇE¼ t!I‹B(H…Àt·%,n H)ÐHƒx •À¶À‰E¼E·w$E·èL‰ÿL‰U AD$D‰îA)ÆèòÄÿÿ¾4 „Àt L‹U H‹E¨¾5 IƒÂM‰—˜ Æ@L‰ÿè5¿ÿÿ1ÒD‰îL‰ÿèHÀÿÿD‰âH5¯N L‰ÿè†Àÿÿ1ÀH5 \e ‰ÚL‰ÿèóÀÿÿƒ}¼L‰ÿöƒæõƒÆ+èÓÿÿH‹EÈdH+%( u H‹u°HƒÄ8D‰òL‰ÿ[A\A]A^A_]é3Àÿÿè>Eáÿff. „ ó úU1ÉH‰åAWAVAUI‰ÕSH‰óHƒìL‹· H‹¿ˆ dH‹%( H‰EØ1ÀM…ö•Áè=ÕöÿA‰ÇM…ötlM‹vHcø1ÀL‰îH)þHߦ HßI‹Žx M‹†€ èICûÿI‹Žˆ L‰îM‹† AÇH½¦ 1ÀIcÿH)þHßè CûÿAÇA€¾Ò u1L‰÷èùËðÿH‹EØdH+%( u:HƒÄD‰ø[A]A^A_]Ãf. „ IcÇL‰îHq¦ H)ÆH<1ÀèÅBûÿAÇë¯è+Dáÿff. „ ó úUH‰åATI‰üSH‰óHƒìdH‹%( H‰Eè1ÀHƒ=dÝn „¶ ·ù)n H‹C0H)ÐHƒx tpI‹´$¸ H…ötlI‹”$ H{ èëóÿÿI‹”$ ‰Ãƒøqtƒøu'Hƒº˜ ¸ tH‹UèdH+%( upHƒÄ[A\]ÃI‹„$ˆ L‰ç‹pHèÊÿÿ…Ûu!1ÀëÍ D I‹„$ˆ H°ýÿÿëƒ € L‰çèpÅÿÿ1Àë¤ @ H‹¿° H5šÜn è5hþÿ…À„/ÿÿÿ1ÀëèCáÿ @ ó úUH‰åAWAVAUATSH‰óHƒìhH‹~dH‹%( H‰EÈ1ÀH…ÿ„, èçAôÿH‰ÇèßEáÿDhdMcýL‰ÿè@UáÿI‰ÄH…À„U H‹{Æ H…ÿ„ è¯AôÿHˤ H‰ÁL‰þL‰ç1ÀèAûÿA‰ÆH‹;H…ÿu=H‹sL‰çèA” L‰çèÉ>áÿ1ÀH‹UÈdH+%( …ý HeØ[A\A]A^A_]à D L‹)n IøL9ÇuHï@B IÀ@B L}€º L‰…pÿÿÿE)õL‰þèhWûÿHM º H‹½pÿÿÿH‰ÎH‰xÿÿÿèIWûÿHƒìIcþIcõH‹xÿÿÿLçM‰ù1Àº L¤ QHÇÁÿÿÿÿè—]áÿXZé3ÿÿÿH‹~0H…ÿt7HƒÇ-è®DáÿDhdMcýéÊþÿÿfH‹K0E1öH…É„ûþÿÿHƒÁ-H°£ éÛþÿÿA¿d A½d é—þÿÿƒÈÿéðþÿÿèRAáÿfó úUH‰åHƒìH‹~(dH‹%( H‰Eø1Àè, H‹EødH+%( uÉ1ÀÃèAáÿ @ ó úUH‰åHƒì‹N<H‹VdH‹%( H‰EøH‹‡ ‹°Ô H‹¸Ø èw H‹EødH+%( uÉ1ÀÃè¿@áÿff. „ @ ó úUH‰åAVAUATI‰ÔSH‰óHƒìL‹·¸ dH‹%( H‰EØ1ÀL‰÷èé6ïÿA‹Ž0 L‰æH‰ßI‰ÅH³¢ 1Àèë>ûÿM…ít H˜L‰æHª¢ L‰éH)ÆH<1ÀèÉ>ûÿH‹EØdH+%( uHƒÄ1À[A\A]A^]Ãè@áÿf D ó úUH‰åAWAVAUATI‰üSH‰ó‰ÖHì8 dH‹%( H‰EÈ1Àèì¾ÿÿH‰ßD‹»0 A‰Åè:6ïÿA¶õL‰çƒÆ4I‰Æè8¹ÿÿ€=Ö%n t H9›Ø „: L¿þÿÿL‰ÿL½ÀþÿÿL‰ÞL‰¨þÿÿèbAûÿD¾…¿þÿÿL‰ÿLH L „ H‰Á¾ A€ø HÅ¡ MEÊHƒì1ÀAVèÕ=ûÿL‰úH5 ä L‰çLcð1À螺ÿÿH‹ƒð L1H L‰ÖD‹€ø XZM…ÀtcE„íL‹¨þÿÿAÆ„$ „î L‰ÞL‰ÇèË@ûÿD¾…¿þÿÿL‰ÿL uƒ H‰ÁHàG ¾ A€ø H8¡ LEÈ1ÀèD=ûÿL‰þH˜IÆA·T$$L‰çD)ò苹ÿÿE„ítI‰œ$ˆ H‹EÈdH+%( …¡ HeØ[A\A]A^A_]à @ ƒ»à Ž¹þÿÿH‰ßè#6ïÿI‰ÆH‹H…À„¢þÿÿH‹‹ð ë% H9˜Ø …‰þÿÿ‹0 H‹ I×H…À„tþÿÿH9ÁuÙéjþÿÿ @ ¾2 L‰çL‰ þÿÿL‰…¨þÿÿèm·ÿÿL‹ þÿÿL‹…¨þÿÿéäþÿÿèÕ=áÿ D UH‰åAVAUATSH‰ûHƒìdH‹%( H‰EØ1À€¿ u>H‹‡ H…À•‡ ƃ H‹EØdH+%( … HƒÄ[A\A]A^]Ãf D H‹‡ L§ H…À•‡ L‰çE1íèeuðÿH‰ÇH…Àt èvðÿH…ÀA•ÅL‰çèIuðÿI‰ÄH…Àu ëŠ € L‰çèðuðÿI‰ÄH…À„oÿÿÿI‹D$ÈIT$ÈMt$ÀDˆhyH9ÐtI‹T$ I‹D$ÐH…Ò•@yL‰÷èƒòÿÿ‹ m ƒøtƒøu«L‰÷軣òÿë¡è´<áÿ @ ó úUH‰åAUATI‰ôSHƒìdH‹%( H‰EØ1À€=¥"n ul‹€ H‹^…ÉtVI‹t$I‹<$Hæò 1ÀLüi èè:ûÿI‹$H‹;H5á A‰Å1Àè°·ÿÿH‹EØdH+%( u@HeèD‰è[A\A]]à ‹O|ë¥ HƒìL òÿÿL'œ jH ]ðÿÿèXIÿÿA‰ÅXZë±èì;áÿff. „ UH‰åAWAVI‰þAUE‰ÍATSH‰Óº Hì˜ H‹EL‹M H‰µPûÿÿ‰lûÿÿHµÀûÿÿ¶Ä H‰ßL‰XûÿÿD‹}L‰…HûÿÿH‰…`ûÿÿdH‹%( H‰EÈ1ÀHÇ…pûÿÿ HÇ…xûÿÿ è•–òÿ€=n!n L‹XûÿÿI‰ÄurE„í…Õ H‹…`ûÿÿD‰ùL‰âH‰ÞD·…lûÿÿL‰÷ÿÐH‹½pûÿÿèp7áÿH‹½xûÿÿèd7áÿH‹EÈdH+%( …ó HĘ ¸ [A\A]A^A_]Ãf. „ L…€ûÿÿ1ö¹@ H‰ßL‰ÂL‰@ûÿÿL‰…XûÿÿèšòÿL‰á1À¾ L‹…XûÿÿH½xûÿÿHR{e L%Øš è^KáÿL‹@ûÿÿ…ÀLI¥xûÿÿE„í„+ÿÿÿH‹HûÿÿH‹½PûÿÿL€ûÿÿº@ L‰îL‰Xûÿÿè›–òÿM‰à1ÀL‰éH½pûÿÿH“}e ¾ èûJáÿL%iš L‹Xûÿÿ…ÀLI¥pûÿÿéÅþÿÿèù9áÿf „ UH‰åAWAVAUATSHì Hƒ $ HìH H=Xœ dH‹%( H‰EÈ1Àè•FáÿH…À„ H‰ÇH‰Ãè‘AáÿI‰ÅH…À„ H½Àíÿÿ1À¹ Ç…¬íÿÿ H‰½ íÿÿóH«H½Àîÿÿ¹ H‰½˜íÿÿóH« D L‰ïèPAáÿH…À„¥ €xuéHƒìL`¹ I‰ÙATLµÀïÿÿº 1ÀLí ¾ L‰÷èíTáÿH5‡ø L‰÷èÞOáÿZYI‰ÇH…ÀtœH½¸íÿÿH‰Áº ¾ èK?áÿHƒøvH‹½¸íÿÿèÉJòÿ„ÀueL‰ÿè]<áÿƒ½¬íÿÿ ŽXÿÿÿH=Éá 1ÀèâüþÿL‰ïèÚ?áÿ‹…¬íÿÿ…ÀuxA¼ÿÿÿÿH‹EÈdH+%( …4 HeØD‰à[A\A]A^A_]à D L‰çèè0áÿLc¥¬íÿÿJ‰„åÀíÿÿH…À„{ÿÿÿL‰÷èÈ0áÿJ‰„åÀîÿÿH…À„é ƒ…¬íÿÿéVÿÿÿ ‹¬íÿÿH‹µ íÿÿ1ÒA¼ÿÿÿÿ‰ß謟 9Ør^‹…¬íÿÿH‹ íÿÿDhÿIÁåN´-Èíÿÿ H‰ßHƒÃèƒ^ L9óuïH‹˜íÿÿN¬-Èîÿÿ „ H‰ßHƒÃè[^ I9ÝuïéÿÿÿH˜H‹¼ÅÀîÿÿè0áÿH‰ÃH…Àt-€= o uH‰ õn E1äÆo élÿÿÿH‹=ýôn è¸3áÿëÜH=¿à 1ÀèˆûþÿéKÿÿÿè>7áÿH‹… íÿÿJ<àèå] H=à 1Àè`ûþÿL‰ÿè¸:áÿéqþÿÿ ó úUH‰åHƒìdH‹%( H‰Eø1Àè ýÿÿ…Àt$H=…à 1Àè ûþÿ1ÀH‹UødH+%( u Éà ¸üÿÿÿëåè¼6áÿff. „ UA‰øH‰÷H‰åAUI‰Õº ATHµàûÿÿI‰ÌA¶ÈHì dH‹%( H‰Eè1À豑òÿI‰ÁM…ätYL‹º n HÕte L‰áH½ØûÿÿHÀ/ ¾ M…ÀLDÀ1ÀèGáÿ…ÀxLH‹…ØûÿÿH‹UèdH+%( u[HÄ A\A]]ÃH½ØûÿÿM…ít$I‰ÀL‰é1À¾ H^ye èËFáÿ…Ày´1Àë· H‰ÁH›Ú 1À¾ èªFáÿ…Ày“1Àë–è½5áÿff. „ fUH‰åAWAVAUM‰ÍATI‰üH‰÷S‰ËHƒìxH‹EL‰…`ÿÿÿ‰U€H‰EH‹Ef‰M¾H‰E°H‹E H‰E¨dH‹%( H‰EÈ1Àƒ=”m MDÁL‰EˆèkmðÿH‰ÆH‰…xÿÿÿ1ÀH…ö„B H‰÷I‰÷è nðÿÆE¸H…À„Æ ·ÃD·}¾‰…lÿÿÿ‹E€@‰E„H‹…xÿÿÿHpÀH‰ÇH‰ÃH‰…pÿÿÿH‰u˜èÆmðÿL‹kÈA¹ H‰…xÿÿÿH‰Ø1ÛHƒè8H‰E L9èuAé8 f D HƒèD‰þL‰çH‰H‹E¨ÿЄÀ… A€þ+„ M‹m E1ÉL;m „² E…Éu €}¸ ¸ EØA€}y A¾ tA€}xEöAƒæþAƒÆ-H‹M°H‹H…Àu‹E„Hƒìÿu°D‰ùH‹u˜ÿuL‰çL‰êØL‹EˆPD#M¸è>øÿÿfE¾HƒÄ L‰çD·}¾H‹E¨D‰þÿЄÀ„`ÿÿÿD‰ø+…lÿÿÿH‹UÈdH+%( … HeØ[A\A]A^A_]ÃfA€þ-uDH‹…pÿÿÿ‹U€ƒûD‰ùL‹…`ÿÿÿL‰çL‹H@ƒÚþHƒìÿu¨ÿu°Hp ÿuèãýÿÿfE¾D·}¾HƒÄ H‹E¨D‰þL‰çÿЄÀ…uÿÿÿHƒ½xÿÿÿ …]þÿÿébÿÿÿ € I‹G@IG8L9è•E¸é&þÿÿè?3áÿff. „ @ UH‰åAWI‰÷AVAUA‰ÍATA‰ÔSH‰ûHìØ H‹EH‰µ ÿÿÿL‰…@ÿÿÿH‹¾¨ L‰PÿÿÿH‰…Xÿÿÿf‰nÿÿÿdH‹%( H‰EÈ1ÀèÎÂöÿ€=æn H‰…0ÿÿÿ„ª I‹GpL‹8A·Õ‹åm ‰• ÿÿÿH‹• ÿÿÿH² ƒø„< ƒø„ƒ HƒìÿµXÿÿÿM‰ùD‰âL‹…0ÿÿÿÿµPÿÿÿH‰ß‹ ÿÿÿÿµ@ÿÿÿè¢üÿÿHƒÄ H‹•Pÿÿÿ€z tH‹µ ÿÿÿH‰³ H‹UÈdH+%( …^ HeØ[A\A]A^A_]ÃH‹… ÿÿÿL‹x@éMÿÿÿH‰÷èjðÿD‹¥ ÿÿÿH‰…HÿÿÿI‰ÆH…À„~ H‰Çè¶jðÿÆ…ÿÿÿH…ÀuI‹F@IF8L9ø•…ÿÿÿD·½nÿÿÿD‰½hÿÿÿéó @ €½ÿÿÿ „3 H‹…8ÿÿÿH‹0ÿÿÿLe€º@ L‰æHxÀèÐòÿ1ÀL‰á¾ H½xÿÿÿH Ö è3Báÿ…À‰ Hד E1ÿE1íHÇ…(ÿÿÿ H‰…xÿÿÿ1ÀH‰ÂL‹PÿÿÿL‰îH‰ßH‹…@ÿÿÿD‹…hÿÿÿ¹ D·¥nÿÿÿÿÐH‹½(ÿÿÿAƒÄèM-áÿL‰ÿèE-áÿA·Äf‰…nÿÿÿ‰…hÿÿÿ‹µhÿÿÿH‹…XÿÿÿH‰ßA‰ôÿЄÀu[Hƒ½Hÿÿÿ tQH‹…HÿÿÿH‰ÇH‰…8ÿÿÿè{iðÿHÇ…xÿÿÿ H‰…HÿÿÿH‹…PÿÿÿH‹ H…À„ÖþÿÿH‹µPÿÿÿHƒèH‰ë’f D D‰à+… ÿÿÿéþÿÿfH‰÷èhhðÿD‹µ ÿÿÿH‰…ÿÿÿH…À„¨ H‰ÇI‰ÆèiðÿÆ…HÿÿÿH…ÀuI‹F@IF8L9ø•…HÿÿÿD·½nÿÿÿL‹¥PÿÿÿH‹…ÿÿÿHpÀH‰ÇI‰ÆH‰…ÿÿÿH‰µ(ÿÿÿèµhðÿM‹nØH‰…ÿÿÿL‰ðHƒè(H‰…8ÿÿÿL9è„– Ç…hÿÿÿ A¹ ë>HƒèI‰$H‹…XÿÿÿD‰þH‰ßÿЄÀ…ñ A€þ+„¼ M‹m E1ÉL;8ÿÿÿ„c E…É…â €½Hÿÿÿ „Õ Ç…hÿÿÿ ¾ A€}y A¾ tA€}xEöAƒæþAƒÆ-I‹$D‰½`ÿÿÿH…À…mÿÿÿHƒìD‰ùL‰êH‰ßL‹…0ÿÿÿD#HÿÿÿATÿµ@ÿÿÿVH‹µ(ÿÿÿèýòÿÿf…nÿÿÿHƒÄ D·½nÿÿÿD‰½`ÿÿÿé&ÿÿÿE‰÷H‹…XÿÿÿD‰þH‰ßÿЄÀuHƒ½ÿÿÿ …¡þÿÿf. „ D‹µ`ÿÿÿD‰ð+… ÿÿÿé-üÿÿ ‹…hÿÿÿpé,ÿÿÿf. „ HÇ…(ÿÿÿ H‹…8ÿÿÿL‹pØHƒè(H‰…`ÿÿÿI9Æ„\ A¼ E1ÿH‹•(ÿÿÿE1íD‰àM‰üA‰Çë! „ M‹6L9µ`ÿÿÿtDH‹•xÿÿÿI‰ÄE1ÿ¶»Ä L‰áL‰öè5÷ÿÿE…ÿMEîH…ÀuÉM‰çH$Ž é üÿÿf. „ E1äH‹8ÿÿÿL‹qÈHQÈH‰•`ÿÿÿI9Ö„Ô I‰ßD‰ãëf D M‹61ÛL9µ`ÿÿÿtZH‹•xÿÿÿH‰ÁL‰öI‰ÄA¶¿Ä èµöÿÿ…ÛMEîH…ÀuÊL‰ûH¥ M‰çé üÿÿ „ H‹…xÿÿÿH‰…(ÿÿÿéØþÿÿ D L‰ûI‰ÇéóûÿÿD‰½`ÿÿÿA¹ Ç…hÿÿÿ f D H‹…ÿÿÿH‹PÈLpÈI9Ö„-þÿÿL‰µ8ÿÿÿE‰þI‰×ëEf „ HƒèI‰$H‹…XÿÿÿD‰öH‰ßÿЄÀ…!þÿÿA€ý+„éýÿÿM‹?E1ÉL;½8ÿÿÿ„ÖýÿÿE…É…£ €½Hÿÿÿ „– Ç…hÿÿÿ ¾ A€y A½ tA€xEíAƒåþAƒÅ-I‹$D‰µ`ÿÿÿH…À…nÿÿÿHƒìD‰ñL‰úH‰ßL‹…0ÿÿÿD#HÿÿÿATÿµ@ÿÿÿVH‹µ(ÿÿÿè.ðÿÿf…nÿÿÿHƒÄ D·µnÿÿÿD‰µ`ÿÿÿé'ÿÿÿ € ‹…hÿÿÿpékÿÿÿE1íA¼ 1Àé þÿÿI‰Çé˜úÿÿè½+áÿff. „ fUH‰åAWA‰×AVD·òAUATI‰ôD‰öSH‰ûHìˆ ‰•p÷ÿÿD·o$dH‹%( H‰EÈ1Àè}ªÿÿfAƒ¼$ ˆ…w÷ÿÿ„ß €=nn „Ò A·”$ €½w÷ÿÿ …T A€¼$ uL‰çH‰•x÷ÿÿèJíÿÿH‹•x÷ÿÿA€¼$ „ A€¼$ „í H…Ò„D HBÿE1ífD9{(„} fïÀHƒìº L‰æH‰…÷ÿÿA·Ï¶…w÷ÿÿL÷ÿÿ…˜÷ÿÿH‰ßL äÿÿˆ…˜÷ÿÿH3ÝÿÿPHÇ…¨÷ÿÿ èR÷ÿÿAÅXZë A·„$ €½w÷ÿÿ u6f…ÀtPE1íH‹EÈdH+%( …¸ HeØD‰è[A\A]A^A_]à „ IT$xfInÄfHnÊflÁƒ f…Àu±Ç…T÷ÿÿ Æ…v÷ÿÿ ë f D H…Òu“Ç…T÷ÿÿ Æ…v÷ÿÿ ¶…v÷ÿÿ1ÒD‰öH‰ßH‰€÷ÿÿˆ…ˆ÷ÿÿ¶…w÷ÿÿˆ…‰÷ÿÿèT¤ÿÿH‹‹ˆ H‹‘H H‹Lp¨H9„f H…À÷ÿÿE1ÿÆ…`÷ÿÿH‰…x÷ÿÿH…€÷ÿÿD‰úH‰…h÷ÿÿéÙ „ €½w÷ÿÿ t €»„ …Š ¾4 H‰ßè½¢ÿÿ€½`÷ÿÿ „˜ ‹T÷ÿÿ…É…: I‹F Hµ÷ÿÿL‰âH…À„“ H‰µX÷ÿÿL‰÷ÿÐH‹µX÷ÿÿL‰òL‰ç‰Á‰…`÷ÿÿè%šöÿHc•`÷ÿÿH5œÍ 1ÀH•x÷ÿÿH‰ßè6¤ÿÿH‹…x÷ÿÿÆ…`÷ÿÿ D‰úD+÷ÿÿH‹‹ˆ AÅI‹FXLp¨H9H „_ H‹…x÷ÿÿfïÀA€~x HÇ…°÷ÿÿ )… ÷ÿÿM‹¼$¨ H‰…÷ÿÿH‹…h÷ÿÿHÇ…˜÷ÿÿ H‰…¨÷ÿÿuŸL‰÷‰•X÷ÿÿè5öÿ‹•X÷ÿÿ„Àuk·C,Dz9ÐŽ»þÿÿH‹‹ˆ D‰úéhÿÿÿ @ H…Ò…ŸýÿÿÇ…T÷ÿÿ Æ…v÷ÿÿ+éþÿÿf „ ID$xfInÄfHnÐflƒ éüÿÿL‰þL‰÷èE4öÿ‹•X÷ÿÿ„Àu€H‹‹ˆ éûþÿÿ € H5ú H‰ß1ÀAƒíèó¢ÿÿé\þÿÿf D H‰µ`÷ÿÿL‰÷AÿV(H‹µ`÷ÿÿL‰òL‰ç‰Áè–˜öÿH‹•x÷ÿÿH5 Ì 1ÀH‰ß订ÿÿésþÿÿf „ €»„ H5¾k H‰ßAƒÕ D‰êA½ èý¡ÿÿ€½v÷ÿÿ-…£üÿÿD·½p÷ÿÿ1ÀAƒÇéüÿÿ D ¾•v÷ÿÿH‰ß1ÀAƒíH5-‹ è<¢ÿÿé¥ýÿÿ € ¾5 H‰ßè3 ÿÿéqýÿÿf D Ç…T÷ÿÿ Æ…v÷ÿÿ-é°üÿÿè&áÿff. „ fUH‰åAWAVAUATSHìx L‹¯ˆ dH‹%( H‰EÈ1ÀI‹…H ‹P H‰…hûÿÿ…ÒŽ H…ÀûÿÿH‰ûÇ…|ûÿÿ H‰…pûÿÿfH‹…pûÿÿfïÀA€½@ HÇ…°ûÿÿ HÇ…˜ûÿÿ H‰…ûÿÿL‰èÇ…Œûÿÿ )… ûÿÿt €=ñ n …m H‹ˆH H‹Lp¨H9Á„ö E1ÿé£ f D ·C,EgD9ørHµûÿÿL‰÷‹|ûÿÿL‰êL…ŒûÿÿAÿVH‹½ûÿÿH‹µ˜ûÿÿH˜HÇH)ÆH‰½ûÿÿH‰µ˜ûÿÿ„“ ‹…Œûÿÿ…Àu 1ÀHÄ÷ èË#ûÿH˜H…ûÿÿH)…˜ûÿÿtiH‹ƒˆ E‰çH‹ˆH I‹FXLp¨H9ÁtKA€~x uìL‰÷èÜ1öÿ„À„LÿÿÿL‰îL‰÷èy1öÿ„À…9ÿÿÿH‹ƒˆ H‹ˆH I‹FXLp¨H9Áu»f D D‹½|ûÿÿ1ÒH‰ßD‰þAƒÇèøžÿÿ¾8 H‰ßèžÿÿ·S$H‹µpûÿÿH‰ßƒÂèuŸÿÿH‹…hûÿÿD‰½|ûÿÿD9x ~NL‹«ˆ éEþÿÿ D H‹½pûÿÿHÖö 1À¾ èÖ"ûÿHcÐH•ûÿÿH)•˜ûÿÿ„oÿÿÿH‹ƒˆ éVþÿÿH‹EÈdH+%( uHÄx [A\A]A^A_]Ãèý#áÿff. „ fUfïÀ¾ H‰åAWAVAUL-Zö ATL‰êSHìx H‰½€ûÿÿL‹§ˆ H½ÀûÿÿdH‹%( H‰EÈ1ÀA‹„$` H‰½pûÿÿHÇ…°ûÿÿ ‰…lûÿÿ1ÀH‰½ûÿÿHÇ…˜ûÿÿ )… ûÿÿèõ!ûÿHcÐH•ûÿÿH)•˜ûÿÿ„R I‹œ$P Æ…xûÿÿHûÿÿH‹CL{H‰`ûÿÿ1ÛLp¨I9Ç„ L‰½ˆûÿÿM‰÷I‰Î D H‹…€ûÿÿ·@,9Ø[E1À1ÉL‰öL‰ÿL‰âAÿWH‹½ûÿÿH‹µ˜ûÿÿH˜HÇH)ÆH‰½ûÿÿH‰µ˜ûÿÿt71ÀL‰êèG!ûÿH˜H…ûÿÿH)…˜ûÿÿtÆ…xûÿÿ I‹GXƒÃLx¨H9…ˆûÿÿu‚€½xûÿÿ „õ H‹…`ûÿÿIœ$P H‰xûÿÿH‹ H‰…ˆûÿÿH9Ø„X @ H‹ˆûÿÿA¿ H‹AHYLp¨H9Ã… éá f „ HµûÿÿE1À1ÉL‰âL‰÷AÿVH‹•ûÿÿH˜Æ H‹½ûÿÿè‘_ðÿH‰ÇI‰Åèö$áÿH‹½ûÿÿI‰ÇI9ýtHPL‰îè+ áÿH‹½ûÿÿIcÇHÇH)…˜ûÿÿH‰½ûÿÿtfE1ÿI‹FXLp¨H9ÃtVA€~x uìL‰÷èo.öÿ„À…ç E„ÿ…^ÿÿÿH‹µ˜ûÿÿH‹½ûÿÿ1ÀH¾*e èò ûÿH˜H…ûÿÿH)…˜ûÿÿ…,ÿÿÿ @ H‹…ˆûÿÿH‹ H‰…ˆûÿÿH9…xûÿÿt2H‹µ˜ûÿÿH‹½ûÿÿ1ÀH³ è¢ ûÿH˜H…ûÿÿH)…˜ûÿÿ…¬þÿÿH‹€ûÿÿ1Ò1öH‰ßè9›ÿÿ¾8 H‰ßè\šÿÿ·S$H‹µpûÿÿH‰ßƒÂ趛ÿÿH‹EÈdH+%( uxHÄx [A\A]A^A_]à D L‰æL‰÷è%-öÿ„À…ÿÿÿéÝþÿÿ‹…lûÿÿH‹µ˜ûÿÿHôÖ L e H‹½ûÿÿL@ú1Àèë ûÿHcÐH•ûÿÿH)•˜ûÿÿ…ÇýÿÿéCÿÿÿè: áÿf. „ UH‰åATI‰üSHƒì óEÜdH‹%( H‰Eè1ÀH…ÿ„— D I‹¼$ I‹\$(èî¯öÿH…À„õ €=ýn tI‹T$XH‹H…Ûˆ› fïÀòH*ÃòYúÑ H…ÀxefïÉòH*Èò^ÁòZÀA€¼$ë u /E܃¯ L‰çègXðÿH…ÀtrL‰çèZXðÿI‰ÄH…À…nÿÿÿ1ÀH‹UèdH+%( … HƒÄ [A\]ÃH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉë‰ D H‰ÚƒãfïÀHÑêH ÚòH*ÂòXÀéPÿÿÿfL‰ç1öè–öÿI‰ÄH…À…úþÿÿëŠ „ fïÀéCÿÿÿ € L‰àélÿÿÿèÓ áÿ ó úUH‰åAVAUATSHƒì D‹‡€ dH‹%( H‰EØ1ÀE…À„þ L‹gI‰ýH‰óM…ä„ ƒú„É ƒú„© …Ò…Ñ óA…È I‹}óEÌèzVðÿóEÌH‰Çè þÿÿI‰Ä¸ I‹U1öf‰²ð M…ä„ H…ÛéÍ D I‰EHƒëtvA€¼$õ t9A€¼$é t.A·”$ð A·„$ò )зÀH9Øf 1ÉH)ÃfA‰Œ$ð óA…È L‰ç1öóEÌèJœöÿóEÌH‰Çè}ýÿÿI‰ÄH…Àu… D H‹EØdH+%( …9 HƒÄ [A\A]A^]ÃH‹‡ˆ L‹`0L‰gƒú…æþÿÿ¸ é&ÿÿÿf D u&1ÀM‰efA‰„$ð ë¥ D M‰e1ÀHƒÃ„ A€¼$õ t<A€¼$é t1H‰ÚH÷Ú„À„ A·„$ð H‰ÁH9Ð 1ÒHÃfA‰”$ð óAÈ ó]Ì L‰çèð›öÿI‰ÄH…À„$ÿÿÿH‹¸ L‹p(è´¬öÿH…À„› €=Ãn tI‹T$XL‹2M…öxefïÀòI*ÆòYÄÎ H…Àx/fïÉòH*Èò^ÁòZÀA€¼$ë u‹/EÌr…éÿÿÿ „ H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉë¿ D L‰òAƒæfïÀHÑêL òòH*ÂòXÀëˆ @ fïÀëœf. „ A·„$ò H‰ÁH9ÐŒôþÿÿÙfA‰Œ$ð M‰eé7þÿÿ € I‹}èGTðÿH‰Çèß™öÿóAÈ I‰ÄómÌH…Àu]é> @ fïÀòI*ÆòYÏÍ H…Àˆ– fïÉòH*Èò^ÁòZÀA€¼$ë u /Ẽ L‰çèxšöÿI‰ÄH…À„Œ I‹¼$ M‹t$(è:«öÿH…Àte€=Mn tI‹T$XL‹2M…ö‰{ÿÿÿL‰òAƒæfïÀHÑêL òòH*ÂòXÀòY9Í H…À‰jÿÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéUÿÿÿffïÀéRÿÿÿ € 1Àétüÿÿ¸ é€üÿÿA€¼$õ „ ýÿÿA€¼$é „ñüÿÿA·„$ò fA‰„$ð éÚüÿÿÚfA‰”$ð M‰eéÆüÿÿI‹E1ÿf‰¸ð é´üÿÿèOáÿff. „ @ UH‰åAWD·úAVI‰öD‰þAUI‰ýATS‰ÓHì˜ ‰P÷ÿÿD·g$‰•D÷ÿÿdH‹%( H‰EÈ1Àè™ÿÿA·¾ HÇ…ˆ÷ÿÿ ˆ…V÷ÿÿ‰Áˆ…‰÷ÿÿI‹†¨ H‰½H÷ÿÿ‹€` L‰€÷ÿÿ‰…@÷ÿÿ„ÉtIFxfInÆfHnÈflÁA… A€¾ uL‰÷è¶ÛÿÿA¶† Æ…W÷ÿÿ ˆ…U÷ÿÿ„Àt A¶† <ˆ…U÷ÿÿÀƒàþƒÀ-ˆ…W÷ÿÿ¶…W÷ÿÿHƒ½H÷ÿÿ ˆ…ˆ÷ÿÿ•ÀA"† …Ú 1ÒD‰þL‰ï轓ÿÿ€½V÷ÿÿ tA€½„ …Æ ¾4 L‰ïèy’ÿÿ‹…P÷ÿÿH5ˆ] L‰ï @‰ÚA)ÜèÌ“ÿÿI‹¶¨ H‹–P H‹BHJH‰h÷ÿÿHX¨H9Á„ H…À÷ÿÿE1ÿD‰¥`÷ÿÿH‰…x÷ÿÿH…€÷ÿÿE‰üI‰÷Æ…p÷ÿÿH‰…X÷ÿÿéÆ f. „ ¾•W÷ÿÿH5¾| L‰ï1ÀèÈ“ÿÿD‹¥`÷ÿÿAƒìH‹C Hµ÷ÿÿL‰òH…À„f H‰µ`÷ÿÿH‰ßÿÐH‹µ`÷ÿÿH‰ÚL‰÷‰Á‰…p÷ÿÿèP‰öÿHc•p÷ÿÿH5Ǽ 1ÀH•x÷ÿÿL‰ïèa“ÿÿH‹…x÷ÿÿD+¥÷ÿÿÆ…p÷ÿÿ DàE‰ü‰…`÷ÿÿH‹CXHX¨H9…h÷ÿÿ„+ M‹¾¨ H‹…x÷ÿÿfïÀ€{x HÇ…°÷ÿÿ )… ÷ÿÿH‰…÷ÿÿH‹…X÷ÿÿHÇ…˜÷ÿÿ H‰…¨÷ÿÿu¡H‰ßèI$öÿ„ÀuuA·E,E|$D9àV€½V÷ÿÿ tA€½„ …G ¾4 L‰ïè²ÿÿ€½p÷ÿÿ …µþÿÿD‹¥`÷ÿÿH5›é L‰ï1ÀAƒìèy’ÿÿé·þÿÿ @ E‰üé(ÿÿÿ „ L‰þH‰ßèu#öÿ„À…xÿÿÿéÿÿÿ „ H‰µp÷ÿÿH‰ßÿS(H‹µp÷ÿÿH‰ÚL‰÷‰Áèï‡öÿH‹•x÷ÿÿH5f» 1ÀL‰ïè’ÿÿé¡þÿÿf€½p÷ÿÿ E‰çD‹¥`÷ÿÿ„‘ A·E,D9øŽ‹ A€½„ H5øZ L‰ïAƒÔ D‰âA¼ è7‘ÿÿ·D÷ÿÿA¶† ƒÃ€½U÷ÿÿ t„À…ü H‹EÈdH+%( …€ HeØD‰à[A\A]A^A_]à € ¾5 L‰ïèkÿÿé´þÿÿf D H…À÷ÿÿfïÀ€½V÷ÿÿ HÇ…°÷ÿÿ H‰…x÷ÿÿH‰…÷ÿÿH…€÷ÿÿ)… ÷ÿÿHÇ…˜÷ÿÿ H‰…¨÷ÿÿtA€½„ …Í ¾4 L‰ïèøŽÿÿI‹–è H‹HX¨H9„öþÿÿ€½p÷ÿÿ L½÷ÿÿtO¾•W÷ÿÿH5Ÿy L‰ï1ÀL½÷ÿÿè¢ÿÿH‹C AƒìL‰òL‰þH‰ßH…ÀtlÿÐA)ÄH‹CXHX¨I9†è „—þÿÿº H5’Y L‰ïèÞÿÿëº @ ‹…@÷ÿÿH5wY L‰ï\@ú‰ÚA)ÜèºÿÿA·E,D9øQþÿÿé×þÿÿ € ÿS(H‹½x÷ÿÿA)ÄèÞQðÿH5\¹ L‰ïH‰Â1Àèúÿÿ¶…À÷ÿÿH5 n ö „[ÿÿÿH…Á÷ÿÿ ¶AƒÄHƒÀö uïé;ÿÿÿfHƒH÷ÿÿE1äé þÿÿ¾5 L‰ïè³ÿÿé5ûÿÿf D fA9](„ùýÿÿH‹…H÷ÿÿ·ËL‰öL‰ïHƒì‹•P÷ÿÿfïÀL÷ÿÿH‰…÷ÿÿHŠÆÿÿLcÍÿÿPƒÂHÇ…¨÷ÿÿ …˜÷ÿÿè˜àÿÿAÄXZéšýÿÿf D ¾5 L‰ïè+ÿÿé.þÿÿf D Æ…p÷ÿÿE1ÿéýÿÿèŒáÿff. „ ó úUH‰åAWAVAUATSH‰ûHƒìhdH‹%( H‰EÈ1À€¿Å …, L‹{M…ÿ„? Hƒ fïÀH‰…xÿÿÿƒ E1äëwL‰ïèØØíÿó‹È /ÈwK€=2ùm A·Ô„Ú A¶Ù L‰îH‰ßè§øÿÿAÄ·C(D9à„Ò E¶·÷ E„ö…& f D L‰ÿ1öèF‘öÿI‰ÇH…À„¥ A€¿ë up€=Éøm Moè…oÿÿÿI‹¿ M‹w(è¢öÿH…À„æ €=Žøm tI‹WXL‹2M…öˆ fïÀòI*ÆòYŒÄ H…ÀxgfïÉòH*Èò^ÁòZÀéÿÿÿAƇõ écÿÿÿ L‰îH‰ßèeæÿÿAÄ·C(D9à…EÿÿÿH‹EÈdH+%( …5 HƒÄhD‰à[A\A]A^A_]ÃH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉé„ÿÿÿfL‰òAƒæfïÀHÑêL òòH*ÂòXÀéMÿÿÿA¶‡Ù A·ôH‰ß‰u”Dh·C$‰E˜èŽÿÿH‹“ˆ ‹u”„À‹’` Jþ‰M… 1ÒH‰ßèö‹ÿÿ¾4 H‰ßèÉŠÿÿGlm H5ÙU H‰ßD‰êè"ŒÿÿH‹³ˆ ‹E˜E1ÀH‹–P D)è‰E”H‹BHJH‰M˜Lh¨H9Á„¬ L‰}ˆM‰ïI‰ÝD‰ÃD‰e„I‰ôëSf „ 1öI‹•ˆ L‰ÿD‰ãAÿWA€þH5^U L‰ïƒÐ‰ÂA‰Æ袋ÿÿD)u”E1öI‹GXLx¨H9E˜t<M‹¥ˆ A€x uäL‰ÿèg öÿ„À… A·E,Dc9Ø~’I‹GXD‰ãLx¨H9E˜uÄL‹}ˆD‹e„A‰ØL‰ë‹EH5åT H‰ßD‰E˜D4@D‰òè&‹ÿÿD‹m”·C,D‹E˜E)õA9Àž €»„ H5¬T H‰ßAƒÕ AƒÄD‰êèíŠÿÿéæýÿÿ „ L‰æL‰ÿèu öÿ„À…^ÿÿÿé-ÿÿÿ „ H‹…xÿÿÿfïÀ1ÒH‰ß èXŠÿÿ€»„ „Uþÿÿ¾5 H‰ßè ‰ÿÿéPþÿÿf „ fïÀéoüÿÿ € Lu Lr ¹ º L‰÷¾ fïÀ¸ óZƒÈ è-+áÿL‰òH5¦! ‰E˜H‰ß1À覊ÿÿD‹u˜AƒÆE)õéÿÿÿf D €=Gõm tPè"ëÿÿL‹{M…ÿ…Æûÿÿ D H‹ƒˆ fïÀL‹x0Hƒ ƒ H‰…xÿÿÿL‰{M…ÿ…©ûÿÿE1äéÂüÿÿèBèÿÿéqûÿÿè¸áÿ „ UfHnÁfInÉflÁH‰åAWI‰ÿAVM‰ÆAUI‰ÕATI‰ÌSH‰óHì¸ dH‹%( H‰EÈ1À)…0ÿÿÿH…É„ H‰Ïèh ôÿLíR H2¸ H‰Á1À¾ L‰ïè áÿ…Àˆ¸ HËÿÿL‰s0fo•0ÿÿÿA¹ H‰CÇ…(ÿÿÿ SH‹=6Ën H…ÿ„ H5ä„ D‰,ÿÿÿè²áÿD‹,ÿÿÿH…À„ç M‹¿ IEHµDÿÿÿº| H‰… ÿÿÿL@ÿÿÿI‹¿ Æ…Dÿÿÿ Ç…@ÿÿÿ in èð"ûÿ¹- H‹=Lôm PpHcÒHcöfA‰L º€ I¿ H)òLîè»"ûÿM…äD‹,ÿÿÿ„ë L‰çèS ôÿM‰èH!· H‰ÁH‹½ ÿÿÿ1À¾ è áÿD‹,ÿÿÿ…Àx"HÊÿÿfo0ÿÿÿL‰spH‰CXD‹(ÿÿÿ[HI‹‡ H‰C@H‹EÈdH+%( …É Hĸ D‰È[A\A]A^A_]à M…ÀtIH-Hȶ LEQ é]þÿÿ @ 1ÀH 3Q ¾ L‰ïH4o èc áÿ…À‰Kþÿÿ Ç…(ÿÿÿ E1Ééaþÿÿf D D‰,ÿÿÿM…ötIN-M‰èH^¶ é ÿÿÿH‹½ ÿÿÿ1ÀL‰éHÙn ¾ è áÿD‹,ÿÿÿ…À‰üþÿÿéÿÿÿè áÿf. „ UH‰åAUATSH‰ûHƒìó‡È dH‹%( H‰EØH‹‡ˆ €=ûñm t{D‹¯Ø H‹x0E1äë1 €¿é t€¿õ t ·‡ò AÄ1öè%ŠöÿóƒÈ H‰ÇèUëÿÿH‰ÇH…ÀuÅIcÄH‰ƒà C,H‹UØdH+%( uiHƒÄ[A\A]]à D Hƒxh tD‹«Ð éyÿÿÿ D Hƒxp uèHƒ¸€ uÞ‹D …ÒyÔ.V½ zËuÉ€=5ñm uÀ€»è u·D‹hHé3ÿÿÿèò áÿfUH‰åATI‰üS1ÛHƒìóA„$È dH‹%( H‰Eè1À. ½ H‹‡ˆ HLJà H‹x0z8u6€=Íðm u-H‹@PI‰„$Ð ë> € 1öHƒÃè ‰öÿóA„$È H‰Çè;êÿÿH‰ÇH…ÀuÛfHnÃflÀA„$Ð L‰çèIþÿÿI‹¼$ˆ A‰„$€ èDGÿÿL‰çƒÀfA‰D$$裀ÿÿH‹EèdH+%( uHƒÄL‰ç[A\]éT‰ÿÿèÿ áÿff. „ @ UH‰åATI‰üH‰÷SHƒìI‹´$ˆ dH‹%( H‰Eè1ÀH‹†H ‹@0…ÀtSH…ÿtNHƒ~p tfI‹¼$¨ HƒÆpè][óÿ1ö¿ èöÿI‹„$ˆ HÇ@p èLÆþÿI‹¼$ˆ 蟋öÿL‰çèwþÿÿH‹EèdH+%( urHƒÄ1À[A\]à D H‹_ è%óÿH5l „ÀuH‹³ 1ÀH=l³ èÿÆþÿ¾ ¿ I‹„$ˆ H‰XpètöÿI‹„$ˆ I‹¼$¨ Hppè‹[óÿéjÿÿÿèááÿó úUH‰åAUATSHƒìL‹nH‹·ˆ dH‹%( H‰EØ1ÀH‹–H Hƒz8 t^M…ítYHƒ~h I‰ütxH‹¿¨ HƒÆhèHZóÿ1ö¿ èìöÿM‹¬$ˆ I‹}hèkôÿIÇEh è.ÅþÿI‹¼$ˆ èa‰öÿL‰çèYýÿÿH‹EØdH+%( …µ HƒÄ1À[A\A]]Ãf „ A€}! H5°L ur‹B8…ÀuSH=IJ 1ÀèÝÅþÿI‹œ$ˆ L‰ïè}ôÿ1ö¿ H‰ChèMöÿI‹„$ˆ I‹¼$¨ HphèdZóÿéaÿÿÿ € A‹U H=-² 1Àè†Åþÿë§ @ L‰ïè¨ôÿH‰ÆI‹„$ˆ H‹H éoÿÿÿè|áÿff. „ ó úUH‰åATHƒìdH‹%( H‰EèH‹‡ˆ H‹H D‹B4E…ÀtZ‹V8…ÒxS‹ˆD I‰ü…ÉxbH‹¿¨ H°D è×XóÿI‹„$ˆ 1ö¿ Ç€D ÿÿÿÿèiöÿI‹¼$ˆ èl‹öÿL‰çèôûÿÿH‹EèdH+%( u@L‹eø1ÀÉà D ‰D ¾ ¿ è#öÿI‹„$ˆ I‹¼$¨ H°D è7Yóÿëœèáÿó úUH‰åATI‰üSHƒìH‹~(I‹´$ˆ dH‹%( H‰Eè1ÀH‹†H ‹@0…ÀtSH…ÿtNHƒ~p tiI‹¼$¨ HƒÆpèøWóÿ1ö¿ èœöÿI‹„$ˆ HÇ@p èçÂþÿI‹¼$ˆ è:ˆöÿL‰çèûÿÿH‹EèdH+%( uuHƒÄ1À[A\]à „ H‹_ è"óÿH5šh „ÀuH‹³ 1ÀH=° è—Ãþÿ¾ ¿ I‹„$ˆ H‰Xpè öÿI‹„$ˆ I‹¼$¨ Hppè#Xóÿégÿÿÿèyáÿf „ UHƒÇ`H‰åAWAVAUATS‰óHƒìx@ˆu¿dH‹%( H‰EÈ1Àèa=ðÿÇE„ H‰EˆH…ÀtU¶Ã‰…hÿÿÿH‹uˆH‹FÈHVÈH9Ðt)€}¿ ua‹u„f D Æ@x ¶HyƒÆH‹ H9Ðuí‰u„„ÉuuH‹}ˆèÅ=ðÿH‰EˆH…Àu´H‹EÈdH+%( …c ‹E„HƒÄx[A\A]A^A_]à € ‹M„ D ƒÁ€xy uÆ@x H‹ H9Âuë‰M„ë f D Æ@xH‹ H9ÐuÔ‰M„H‹EˆHx èŒ<ðÿH‰EH…À„qÿÿÿÇE¸ H‹}H‹GÈHWÈH9Ðt)€}¿ uA‹u¸f D Æ@x ¶HyƒÆH‹ H9Ðuí‰u¸„ÉuUH‹}èõ<ðÿH‰EH…Àu´‹u¸u„éÿÿÿ‹M¸ D ƒÁ€xy uÆ@x H‹ H9Ðuë‰M¸ëÀf D Æ@xH‹ H9ÐuÔ‰M¸H‹EHx èÜ;ðÿH‰E˜H…Àt•E1ÿH‹}˜H‹GÈHWÈH9Ðt'€}¿ uMf „ Æ@x ¶HyAƒÇH‹ H9Ðuì„ÉuHH‹}˜èO<ðÿH‰E˜H…Àu¶D}¸é?ÿÿÿ D Æ@xH‹ H9Ðt AƒÇ€xy uêÆ@x H‹ H9Âuêë¼ @ H‹E˜Hx èC;ðÿH‰E H…Àt¢D‰½lÿÿÿE1äH‹u H‹FÈHVÈH9Ðt'€}¿ uUf „ Æ@x ¶HyAƒÄH‹ H9Âuì„ÉuPH‹} è¯;ðÿH‰E H…Àu¶D‹½lÿÿÿEçé?ÿÿÿ € Æ@xH‹ H9Ðt AƒÄ€xy uêÆ@x H‹ H9Âuêë´ @ H‹E Hx è›:ðÿH‰E¨H…ÀtšD‰¥pÿÿÿ1ÛH‹u¨H‹FÈHVÈH9Ât €}¿ uNfÆ@x ¶HyƒÃH‹ H9Âuí„ÉuQH‹}¨è;ðÿH‰E¨H…Àu¾D‹¥pÿÿÿAÜé@ÿÿÿ „ Æ@xH‹ H9Ðt ƒÃ€xy uëÆ@x H‹ H9Âuëë´ D H‹E¨Hx èû9ðÿH‰E°H…Àt™E1ö‰tÿÿÿD‰óH‹}°H‹GÈHWÈH9Ât%€}¿ uS € Æ@x ¶pyƒÃH‹ H9Âuí@„öuPH‹}°èg:ðÿH‰E°H…Àu¸A‰Þ‹tÿÿÿDóé4ÿÿÿ D Æ@xH‹ H9Ðt ƒÃ€xy uëÆ@x H‹ H9Ðuëëµ D H‹E°Hx èS9ðÿI‰ÄH…Àt›E1ÿ‰]€D‰ûI‹D$ÈIL$ÈH9Át#€}¿ uI D Æ@x ¶pyƒÃH‹ H9Áuí@„öuHL‰çèÈ9ðÿI‰ÄH…Àu¾A‰ß‹]€DûéBÿÿÿfÆ@xH‹ H9Èt ƒÃ€xy uëÆ@x H‹ H9Èuëë½ D I|$ è¾8ðÿH…Àt©D¶u¿L‰¥xÿÿÿE1ÿI‰ÄI‹D$ÈIT$ÈH9Ðt E„öuO Æ@x ¶HyAƒÇH‹ H9Âuì„ÉuPL‰çè09ðÿI‰ÄH…ÀuÁL‹¥xÿÿÿDûéIÿÿÿf „ Æ@xH‹ H9Ðt AƒÇ€xy uêÆ@x H‹ H9Âuêë´ @ I|$ è 8ðÿI‰ÀH…ÀtžE1íI‹@ÈIPÈH9Ât E„öu=Æ@x ¶HyAƒÅH‹ H9Âuì„Éu@L‰Çè 8ðÿI‰ÀH…ÀuÅEïéXÿÿÿÆ@xH‹ H9Ðt AƒÅ€xy uêÆ@x H‹ H9ÂuêëÄ @ ‹µhÿÿÿIxÀL‰…`ÿÿÿèúÿÿL‹…`ÿÿÿAÅëžèaÿàÿUH‰åAWAVAUATSHƒì8H‰}°‰U¨dH‹%( H‰EÈ1À€¿ „„ ¶ÂHÇ A‰Ô1Û‰E¬è57ðÿI‰ÇH…À„S f „ I‹GÈIWÈH9Ât'E1öE„äuw Æ@x ¶pyAƒÆH‹ H9Âuì@„öuwDóL‰ÿè¤7ðÿI‰ÇH…Àu¼1À€}¨ DØH‹E°f‰˜ H‹EÈdH+%( …æ HƒÄ8[A\A]A^A_]Ãf D Æ@xH‹ H9Ât AƒÆ€xy uêÆ@x H‹ H9Âuêë @ I èo6ðÿI‰ÁH…À„tÿÿÿE1íI‹AÈIqÈH9Æt$E„äuJf D Æ@x ¶xyAƒÅH‹ H9Æuì@„ÿuGL‰Ïèç6ðÿI‰ÁH…Àu¿Eîé(ÿÿÿ € Æ@xH‹ H9ðt AƒÅ€xy uêÆ@x H‹ H9Æuêë½ @ ‹u¬IyÀL‰M¸èHøÿÿL‹M¸AÅë € L‹§ M…ä„â I‰õ1ÛëVfïÀòI*ÇòY¿¯ H…Àˆ™ fïÉòH*Èò^ÁòZÀA€¼$ë u A/…È ƒÛÿL‰çè'6ðÿI‰ÄH…À„þÿÿI‹¼$ M‹|$(è)öÿH…Àte€=<ãm tI‹T$XL‹:M…ÿ‰zÿÿÿL‰ùL‰úfïÀHÑéƒâH ÑòH*ÁòXÀòY&¯ H…À‰gÿÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéRÿÿÿfïÀéQÿÿÿ1Ûéóýÿÿèªüàÿf. „ UfïÀH‰åAWAVAUATI‰üSHƒì(@ˆu¿dH‹%( H‰EÈ1À@¶Æ‡Ø ‰E¸H‹‡ˆ H‹X0 @ H…Û„ I‰ßH‰ßLkè¾ èËzöÿA€¿ô H‰ÃuL‰ïèV¾ÿÿ€}¿ A¶‡ö „$ „À„„ AƇõ ‹U¸L‰æL‰ïè–üÿÿI‹¿ M‹w(èæ‹öÿH…À„… €=õám tI‹WXL‹2M…öˆ fïÀòI*ÆòYó H…ÀˆÚ fïÉòH*Èò^ÁòZÀA€¿ë …3ÿÿÿóAŒ$È /ȇ ÿÿÿA€¿Ù A¶‡é t €}¿ „ä Iƒ„$Ø „À…Û €}¿ …ù AƇ÷ H…Û…áþÿÿL‰çè(ïÿÿA‰„$€ H‹EÈdH+%( …û HƒÄ(L‰ç[A\A]A^A_]éGzÿÿ € AƇõ „À…Üþÿÿ1ÒfA‰—ò éÛþÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉéÿÿÿfL‰öL‰òfïÀHÑîƒâH ÖòH*ÆòXÀéÔþÿÿ € AƇõ ëžf D „À„/ÿÿÿA·‡ò I„$à éþÿÿ fïÀé¶þÿÿ € (ÁL‰ïèíyöÿ„À…ôþÿÿIƒ„$Ø ¸ AƇ÷ fA‰‡ò éºýÿÿè úàÿff. „ fUHƒÇ`H‰åAWE1ÿAVAUATSHƒìXdH‹%( H‰EÈ1Àèô1ðÿH…À„? I‰ÆI‹FÈIVÈH9Є AƒÇ€xy „A €xx „ÿ ¹- H‹ H9ÐuÛ€ù-…é I~ è 1ðÿI‰ÄH…À„Ô L‰u¸E1íD‰}´I‹D$ÈIT$ÈH9Є– AƒÅ€xy „ð €xx „~ ¹- H‹ H9ÐuÛ€ù-…h I|$ è>1ðÿI‰ÆH…À„R D‰m°1ÛL‰e¨I‹FÈIVÈH9„ ƒÃ€xy „¢ €xx „ ¹- H‹ H9ÐuÜ€ù-…ê I~ èá0ðÿI‰ÅH…À„Õ ‰]¤E1ÿL‰u˜I‹EÈIUÈH9„š AƒÇ€xy „T €xx „‚ ¹- H‹ H9ÐuÛ€ù-…l I} èƒ0ðÿI‰ÄH…À„W D‰} 1ÛL‰mI‹D$ÈIT$ÈH9Є ƒÃ€xy „ €xx „û ¹- H‹ H9ÂuÜ€ù-…å I|$ è#0ðÿI‰ÆH…À„Ï ‰]ŒE1íI‹FÈIVÈH9„˜ AƒÅ€xy „º €xx „€ ¹- H‹ H9ÐuÛ€ù-unI~ èÍ/ðÿI‰ÇH…Àt]1ÛI‹GÈIWÈH9Ðt6ƒÃ€xy „ €xx t#¹- H‹ H9Ðuà€ù-uIÀèhýÿÿÃf D L‰ÿè80ðÿI‰ÇH…ÀuAÝ D L‰÷è 0ðÿI‰ÆH…À…Cÿÿÿ‹]ŒDëf D L‰çè 0ðÿI‰ÄH…À…ÇþÿÿD‹} L‹mAßf „ L‰ïèØ/ðÿI‰ÅH…À…Aþÿÿ‹]¤L‹u˜DûfL‰÷è¸/ðÿI‰ÆH…À…ÄýÿÿD‹m°L‹e¨AÝL‰çè˜/ðÿI‰ÄH…À…CýÿÿD‹}´L‹u¸EïL‰÷èx/ðÿI‰ÆH…À…ÄüÿÿH‹EÈdH+%( uHƒÄXD‰ø[A\A]A^A_]à ¹ éÄüÿÿf D ¹ éýÿÿf D ¹ écýÿÿf D ¹ é±ýÿÿf D ¹ é þÿÿf D ¹ éKþÿÿf D ¹ é€þÿÿèùõàÿf „ UH‰åAWAVAUATSHƒìHdH‹%( H‰EÈ1Àèë-ðÿH…À„… ÇE¼ I‰Ç „ ‹æÔl ƒø„‘ ƒøt|I‹GÈIWÈH9Ðt"1Û D H‰ÁH‹ ƒÃH9Ðuò€yx … ]¼L‰ÿèE.ðÿI‰ÇH…ÀuH‹EÈdH+%( … ‹E¼HƒÄH[A\A]A^A_]à „ €zx …† f D ƒE¼ëf. „ I‹WØIOØ1À1öH9Êt*@„ö…. €zy u`H‹ƒÀ¾ H9Êt H‹ƒÀH9ÑuÖI‹WÈIOÈH9Êt*@„ö…Y €zy u‰H‹ƒÀH9Êt¾ H‹ƒÀH9ÑuÖE¼é)ÿÿÿf D €zx „fÿÿÿH‹ƒÀ¾- H9Êu–ëŸ @ I è‡,ðÿI‰ÄH…À„ëþÿÿL‰}°E1ö‰]¸I‹D$ÈIT$ÈH9Є AƒÆ€xy „8 €xx „ ¹- H‹ H9ÐuÛ€ù-…ð I|$ è&,ðÿI‰ÅH…À„Ú D‰u¬E1ÿL‰e I‹EÈIUÈH9„ž AƒÇ€xy „è €xx „† ¹- H‹ H9ÐuÛ€ù-…p I} èÇ+ðÿH…À„^ D‰}¨E1äI‰ÆL‰m˜I‹FÈIVÈH9„ AƒÄ€xy „™ €xx „ÿ ¹- H‹ H9ÐuÛ€ù-…é I~ èh+ðÿH…À„× D‰e”E1íI‰ÇI‹GÈIWÈH9„œ AƒÅ€xy „– €xx „„ ¹- H‹ H9ÐuÛ€ù-urI è+ðÿH…ÀtdE1äD‰ãI‰ÄI‹D$ÈIT$ÈH9Ât4ƒÃ€xy „W €xx t!¹- H‹ H9Ðuà€ù-uI|$Àè¥øÿÿà L‰çèx+ðÿI‰ÄH…ÀuAÝ D L‰ÿè`+ðÿI‰ÇH…À…?ÿÿÿD‹e”Eì D L‰÷è@+ðÿI‰ÆH…À…ÄþÿÿD‹}¨L‹m˜Eçf „ L‰ïè+ðÿI‰ÅH…À…=þÿÿD‹u¬L‹e EþL‰çèø*ðÿI‰ÄH…À…»ýÿÿ‹]¸L‹}°Dóéüÿÿ D ¹ éÍýÿÿf D ¹ é þÿÿf D ¹ élþÿÿf D H‹ƒÀH9Ê„äüÿÿf „ H‹ƒÀH9ÑuõéËüÿÿH‹ƒÀH9Ñ„óüÿÿ¾- éÞüÿÿ € ¹ éoþÿÿf D ¹ éªþÿÿH‹ƒÀH9Ê„¹üÿÿ € H‹ƒÀH9ÑuõE¼éÐûÿÿÇE¼ éÔûÿÿè,ñàÿff. „ UH‰åAVAUATSHƒìdH‹%( H‰EØ1À€¾ …5 €¾ A½ …¨ L‹¦ E1íM…ä„• H‰û„Ò…Ü I‹¼$ M‹t$(è²€öÿH…À„) €=ÁÖm tI‹T$XL‹2M…öˆ¯ fïÀòI*ÆòY¾¢ H…Àˆu fïÉòH*Èò^ÁòZÀA€¼$ë u /ƒÈ AƒÝÿL‰çè&)ðÿI‰ÄH…À…vÿÿÿH‹EØdH+%( …° HƒÄD‰è[A\A]A^]à € It$èº H‰ßèÞþÿÿAÅ L‰çèÐ(ðÿI‰ÄH…Àt®I‹¼$ M‹t$(èÖöÿH…À„= €=åÕm tI‹T$XL‹2M…öˆ‹ fïÀòI*ÆòYâ¡ H…ÀxUfïÉòH*Èò^ÁòZÀA€¼$ë u‰/ƒÈ r€AƒÅA€¼$õ …UÿÿÿL‰çè=(ðÿI‰ÄH…À…iÿÿÿéÿÿÿ @ H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉë™ D L‰òAƒæfïÀHÑêL òòH*ÂòXÀé_ÿÿÿf „ H‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉévþÿÿfL‰òAƒæfïÀHÑêL òòH*ÂòXÀé;þÿÿH‹EØdH+%( u:HƒÄH¾ [A\A]A^]é©øÿÿf „ fïÀéûþÿÿ € fïÀéþÿÿèrîàÿfUH‰åAUATSHƒìL‹§ dH‹%( H‰EØ1ÀH‹‡˜ M…ä„ H…À„„ IT$xH‰ûH9Є‹ D¶@aE„À„> €p`A€¼$ uL‰çè.°ÿÿA·Œ$ ‹ƒ€ H‰Ê)ÈA¶Œ$ ‰ƒ€ „É„+ H)“à €=óÓm ukE1íA€¼$ „¢ „É…I 1ÒL‰æH‰ßè|üÿÿfA‰„$ €=ºÓm t ·ÐA)ÕD«€ A€¼$ „& ·Ð·Àƒ€ éç D º L‰æH‰ßè(üÿÿA€¼$ A‰Å…6 €=]Óm ‹ƒ€ tA·”$ A)ÕD)èA¶Œ$ A€¼$ t AÆ„$ 1ÒfA‰”$ ‰ƒ€ 1À„ÉulHƒØ A¸ H‹EØdH+%( …Ò HƒÄD‰À[A\A]]Ãf D E1ÀëÔ H)“Ø éÐþÿÿ @ E¶„$ E„Àt³A€´$ ékþÿÿ @ 1ÒH“à A¸ ë € I¼$ ècöÿÿé²þÿÿf D f…Àt·Ð·À“€ ‰“€ éHÿÿÿ @ ‹ƒ€ ¹ AÆ„$ fA‰Œ$ P¸ ëÊA¶Œ$ éAþÿÿèíëàÿff. „ fUH‰åAWAVAUATSHƒìhL‹zdH‹%( H‰EÈ1ÀM…ÿ„ó I‹G H…À„æ ö€Ü …Ù L‹rI‰üI‰õH‰ÓM…ötg·’Ñm L‰ðH)ÐHƒx „¯ 1ÀIN-H=N L‰ï¾ è5üàÿ…Àˆ óoAD$ H‹CI‰D$0H§ÿÿI‰D$¸ ëi € HƒìLu€A¹ 1ÀQL‰÷LÚM º H‰xÿÿÿ¾@ ¹@ èÊáÿH‹½xÿÿÿ1Ò1ÉM‰ð¾ èÏðÿI‰ÆXZM…öu(HÇC 1ÀH‹UÈdH+%( u@HeØ[A\A]A^A_]þ L‰÷èiíÿH…ÀtI‹ L‰öèÂÓðÿL‰séòþÿÿL‰÷èÑÏðÿë§èjêàÿf. „ ó úUH‰åAUATSHƒìL‹§ dH‹%( H‰EØ1ÀH‹‡˜ M…ä„é H…À„à IT$xH‰ûH9Є €xa „Å €p`A€¼$ uL‰çè ¬ÿÿA·Œ$ ‹ƒ€ H‰Ê)ÈA¶Œ$ ‰ƒ€ „É„# H)“à €=ãÏm … E1íA€¼$ „Æ „É…5 1ÒL‰æH‰ßèhøÿÿfA‰„$ €=¦Ïm t ·ÐA)ÕD«€ A€¼$ „ ·Ð·ÀH“à ƒ€ € H‹EØdH+%( …K HƒÄ1À[A\A]]ú L‰æH‰ßèð÷ÿÿA€¼$ A‰Å… €=%Ïm ‹ƒ€ tA·”$ A)ÕD)èA¶Œ$ A€¼$ t AÆ„$ 1ÒfA‰”$ ‰ƒ€ 1À„Éu<HƒØ é`ÿÿÿH)“Ø éØþÿÿ @ A€¼$ „AÿÿÿA€´$ érþÿÿ 1ÒH“à é"ÿÿÿfI¼$ ècòÿÿéÆþÿÿf D f…Àt#·Ð·À“€ HƒØ ‰“€ éåþÿÿ D ‹ƒ€ ¹ AÆ„$ fA‰Œ$ P¸ ëÂf „ A¶Œ$ éEþÿÿèÝçàÿff. „ fó úUH‰åAWI‰ÿAVAUE1íATI‰ôS‰ËHìÈ ‰•ÿÿÿˆ• ÿÿÿdH‹%( H‰EÈH‹‡ H…ÀtD‹hI‹‡ˆ L‰ÿLµ ÿÿÿHƒÀ(I‰GèfÛÿÿA‰‡€ I‹‡ð H…Àt º L‰öL‰ÿÿÐ1ÀL‰áHÿ‹ L‰öL‰ÿèÏgÿÿ…Àˆÿ …Ûu;L%l| @ D‰îL‰ÿè}nÿÿ‰Ãƒøe>ƒøBŽ @½ƒø"w-Ic„Là>ÿà ƒûeƒûBŽÂ C½ƒø"†~ f D L‰ÿè mÿÿH‹EÈdH+%( …Ý He؉Ø[A\A]A^A_]à @ I‹‡ H…À„pÿÿÿ€¸ „cÿÿÿL‰ÿèøÿÿéVÿÿÿf D A¶‡Å I‹—ˆ ƒðH‹ŠH A·W(Aˆ‡Å „À„K ‹A ¶ÈAˆG.‰Ð)ÈI‹fA‰G(‰ÊfA+Wf9Їýþÿÿ·À·Ò)ÂBH˜H)ÁI‰éåþÿÿ D ¾ L‰ÿèKéÿÿéÎþÿÿf D I‹_觢þÿ‹5í²n E·O(·»ò ·ƒð I‹—ˆ DFD‰È²n E¶G.H‹JHA‹—€ WH=4‘ P1ÀAÿwAÿ7èe£þÿHƒÄ édþÿÿ @ 1öL‰ÿèÎèÿÿéQþÿÿf „ ƒøÿt+ƒø+…ŠþÿÿL‰ÿèÚöÿÿ„À…*þÿÿ»+ épþÿÿ „ I‹ˆ I‹‡ H‰ÿÿÿH…À„ H‹xÿI‹‡ˆ óA‡È Hƒxh „! fïÉH‹x0.Áz „ f D 1Ûë @ 1öHƒÃèUcöÿóA‡È H‰Çè„ÄÿÿH‰ÇH…ÀuÜfHnÃflÀA‡Ð L‰ÿè“ØÿÿL‰ÿ‰Æè©kÿÿ€½ ÿÿÿ t8H‹…ÿÿÿH‹€€þÿÿ‹ø 9< t ‰< ¾ L‰ÿ1ÀHM è˜hÿÿI‹‡ð H…Àt º L‰öL‰ÿÿÐL‰öL‰ÿè4dÿÿéýÿÿ € ƒûÿ„O ƒû+…>ýÿÿL‰ÿèŽõÿÿ„À…Óüÿÿé¯þÿÿA¶G.AÆG. ÐfA‰G(éÂüÿÿf. „ Hƒxp …ÔþÿÿHƒ¸€ …Æþÿÿ‹D …Ò‰¸þÿÿ.â• ŠÜ …Ö €=¹Ém ¶¶Ém uA€¿è „¨ „ H‹x0„Ò…ŒþÿÿH‹@PI‰‡Ð é¹þÿÿ @ H%y Hc‚HÐ>ÿàI‹‡ H…À„ üÿÿ€¸ „ÿûÿÿL‰ÿèªôÿÿéòûÿÿ D H‰È‹ '°n …É…úýÿÿH‹=ˆan A¸¦ 1ÀH ÐE H«Å ¾ Çó¯n è¾áàÿI‹‡ˆ é½ýÿÿfI‹‡ M‹§ˆ H…À„‹ H‹xÿI‹‡ˆ óA‡È Hƒxh „ç .Á” H‹x0z„ª 1Ûë1öHƒÃèõ`öÿóA‡È H‰Çè$ÂÿÿH‰ÇH…ÀuÜfHnÃflÀA‡Ð L‰ÿè3ÖÿÿL‰ÿ‰ÆèIiÿÿ€½ÿÿÿ t2I‹„$€þÿÿ‹ø 9< t ‰< ¾ L‰ÿ1ÀHóŒ è>fÿÿI‹‡ð H…Àt º L‰öL‰ÿÿÐL‰öL‰ÿèÚaÿÿé¢úÿÿA¶—Å I‹‡ˆ ƒòH‹ˆH A·G(Aˆ—Å „Ò„á ‹Q I‹AˆW.¶Ò)ЉÊfA+WfA‰G(f9ЇQúÿÿ·À·Ò)ÂBH˜H)ÁI‰é9úÿÿ¾ L‰ÿè¯äÿÿé'úÿÿI‹_èžþÿ‹5W®n E·O(·»ò ·ƒð I‹—ˆ DFD‰2®n E¶G.H‹JHA‹—€ WH=žŒ P1ÀAÿwAÿ7èÏžþÿHƒÄ éÃùÿÿ1öL‰ÿè<äÿÿé´ùÿÿ € „Ò…Xýÿÿé(üÿÿ H‹x0éßûÿÿA¶W.AÆG. ÐfA‰G(é~ùÿÿHƒxp …þÿÿHƒ¸€ … þÿÿƒ¸D ‰óýÿÿ.´’ zAu?€=“Æm ¶Æm u A€¿è t H‹x0„Ò…ÕýÿÿH‹@PI‰‡Ð éÿýÿÿ„ÒuàéöýÿÿH‹x0é³ýÿÿ»ÿÿÿÿé^ùÿÿ‹58n L‰à…ö…qýÿÿH‹=–^n A¸¦ 1ÀH ÞB H¹Â ¾ Çn èÌÞàÿI‹‡ˆ é4ýÿÿèËßàÿ¶òÅm émÿÿÿ¶æÅm éGüÿÿ UH‰åAWAVAUATSHì Hƒ $ Hì Hƒ $ HìH ‹]‰µÀÙÿÿL¯p I‰þH‰½àÙÿÿ¿ø H‰•ÚÿÿL‰…ÚÿÿL‰ÐÙÿÿˆ¿Ùÿÿó…ÚÿÿdH‹%( H‰EÈ1ÀL‰ÈÙÿÿè» I‰Ç¸ÿÿÿÿM…ÿ„] HËÿÿH (˜ÿÿ1ÒM‰¯ˆ fHnÐH#ÀÿÿfHnÉAƇ… I‰Gp¶Åm flÊAOXó…ÚÿÿI‹¶¸ „ÀAˆ‡Å t¶V €=ÛÄm AˆW.„ H‹…àÙÿÿA·*H‹°À H‹FHƒÆHH¨H9ÆtG @ H‹QX‰ÇƒÀHJ¨H9ÖuîƒÇfA‰*H‹½ÈÙÿÿó…Úÿÿè ÿÿH‹…ÚÿÿH‹ÐÙÿÿÇ…,Úÿÿÿÿÿÿó…ÚÿÿI‰° H…ÀH é˜ÿÿI‰‡ I‰ð …å Ç…Úÿÿ ó…Úÿÿènéàÿ1Ò1ö1ÿèäàÿ¿ è©öàÿó…ÚÿÿfïÉ.Áz„Z óA‡È I‹‡ˆ H‹x0E1äë f „ 1öIƒÄè%\öÿóA‡È H‰ÇèT½ÿÿH‰ÇH…ÀuÜfInÄflÀA‡Ð ¿ èA.óÿI‰‡¨ H…À„A H‹½ÚÿÿèUšþÿH½€Úÿÿ1À¹ H‰½øÙÿÿóH«H½ Ûÿÿ¹€ H‰½èÙÿÿóH«H‹=ÀÃm H…ÿtèV ÿÿHƒ½Úÿÿ t H @ I‰GP‹…ÚÿÿHty HÇ… Ùÿÿ ÀHƒ½Úÿÿ ‰…ÄÙÿÿH2u HDÂH‰…¨Ùÿÿ¶Ã‰…Úÿÿf D 1É»ÿÿÿÿE1äE1öÇ…,Úÿÿ ‹•ÚÿÿH‹µÚÿÿL‰ÿè¬ôÿÿI‹ ‰…,ÚÿÿH…ÉtI‹—˜ L‹± ‹™È L‹bƒøz-ƒøŽ Pýƒúw‡ H5™r Hc–Hò>ÿâ € = „e Ž¿ = …Ì ƒ½ÀÙÿÿ„OÿÿÿI‹¿¨ è+-óÿL‰ÿèCØàÿH‹øÙÿÿL‹¥èÙÿÿ D H‰ßHƒÃè{ L9ãuï‹…,ÚÿÿH‹UÈdH+%( … HeØ[A\A]A^A_]à € H‹HH¨H9Æ„"ýÿÿA·G*ƒÀ „ H‹QX‰ÇƒÀHJ¨H9ÖuîfA‰*éöüÿÿ @ = „ = tnf D H!‡ H‰…Úÿÿé}þÿÿ D €=>Ám „C H‹àÙÿÿ‹“à ƒúŽ- ƒè0;,Âm „Fþÿÿ‰ Âm 9ÂŽm Ç…,ÚÿÿûÿÿÿéÚþÿÿH‹…àÙÿÿH‹€¸ D‹h,E…í„Í I‹—˜ H…Ò„e ƒ=r—n „+ H…É„O H‹‰¸ H‹µøÙÿÿH‹½èÙÿÿè•îÿÿH‹øÙÿÿA‰ÅH˜H‰… ÚÿÿLÁf D I‹‡ˆ H‹H Hƒz8 „° M…ö„§ Hƒxh H ,= H = HEÈA€~! L¯ …- D‹J8E…É„ÿ E‹N L‰×H»= 1À¾ L‰•ðÙÿÿè¿êàÿL‹•ðÙÿÿI‹—ˆ H‹’H …Àx7IcÅH ÜÐÿÿAƒÅHÁàH‰ŒÛÿÿH‹øÙÿÿL‰´ÛÿÿIcÅH‰… ÚÿÿLÁD‹B0E…À„³ M…䄪 L‰çL‰•ðÙÿÿèªõòÿL‹•ðÙÿÿL&< „Àu I‹D$ L‹€ I‹‡ˆ L‰×H =< Hl‡ ¾ L‰•ðÙÿÿHƒxp H< HEÈ1ÀèñéàÿL‹•ðÙÿÿ…Àx7IcÅH lÒÿÿAƒÅHÁàH‰ŒÛÿÿH‹øÙÿÿL‰¤(ÛÿÿIcÅH‰… ÚÿÿLÁI‹¿ I‹‡˜ H…ÿt H…À„¯ HWxH9Єr €xa … H…À„ H‹HI‹‡ˆ H‹H ‹z0…ÿ„€ H…ÉH‰ðÙÿÿttL‰×1ÀHO< ¾ L‰•ØÙÿÿè-éàÿL‹•ØÙÿÿH‹ðÙÿÿ…Àx7IcÅAƒÅHÁàH‰Œ(ÛÿÿH Ñ–ÿÿH‰ŒÛÿÿIcÅH‹øÙÿÿH‰… ÚÿÿLÁI‹‡ˆ H‹H ‹r4…öt…Ûx{‹ˆD L‰×HÖ: A‰ØHÕ; ¾ L‰•ðÙÿÿ…ÉH ¾: HIÈ1Àè‘èàÿL‹•ðÙÿÿ…Àx6IcÅH ,ÐÿÿAƒÅHÁàH‰ŒÛÿÿH‹øÙÿÿ‰œ8ÛÿÿIcÅH‰… ÚÿÿLÁHƒ½Úÿÿ „ò 1ÀH”; ¾ L‰×è,èàÿ…ÀxIcÅH Þ‹ÿÿAƒÅHÁàH‰ŒÛÿÿH…,ÚÿÿL‰µ ÚÿÿL‹µèÙÿÿL‰¥ðÙÿÿL‹¥øÙÿÿ‰ØÙÿÿH‰Ãë(D9è„× H˜L‰ÿHÁàI4ÿ”Ûÿÿ‰…,ÚÿÿƒøuH‰ÚL‰æD‰ïèz> ƒøÿuÅ‹…,Úÿÿƒøü…úÿÿéºúÿÿH‹µ¨ÙÿÿL‰ÿèaYÿÿéôùÿÿ @ I‹¿¨ è (óÿ„À„ €½¿Ùÿÿ …€úÿÿƒ½,Úÿÿ…ÂùÿÿH5: L‰ÿèËYÿÿ„À…\úÿÿé¦ùÿÿ€5o¼m éšùÿÿH@ßÿÿD‹…ÄÙÿÿH Ü7 H‰ÚH5³ƒ H=–9 è'? ƒø …fùÿÿ1À€½@ßÿÿ H‹½ÈÙÿÿHDØH‹…àÙÿÿH‰˜ð è7YöÿL‰ÿèïÊÿÿé2ùÿÿH‹…ÚÿÿH…À„"ùÿÿH‹@€°Ò éùÿÿH‹µèÙÿÿL‰ÿL‰µÛÿÿèÄÌÿÿé÷øÿÿHƒ½Úÿÿ …éøÿÿ蜛ÿÿ…À„S H= 1À趙þÿéÉøÿÿHƒ½Úÿÿ …»øÿÿH‹µèÙÿÿL‰ÿHÇ…Ûÿÿ HÇ…0Ûÿÿ è.’ÿÿé‘øÿÿI‹‡˜ H…À„øÿÿH‹ L‰ÿH‹@HH‹°¨X è#ËÿÿéføÿÿH‹½ÐÙÿÿHƒ „Tøÿÿè·. éJøÿÿL‹µÚÿÿHÔ€ H‰…ÚÿÿM…ö„,øÿÿI‹^H‹»@ è„iîÿH‹ƒ@ €¸€ „Ø ‹…ÚÿÿA‰FH߀ H‰…Úÿÿéë÷ÿÿL‰æL‰ÿL‰¥(Ûÿÿè‘ÊÿÿéÔ÷ÿÿH‹…àÙÿÿH‹€¸ ‹@,…À„Ú I‹‡˜ H…À„«÷ÿÿH‹XH…Û„ž÷ÿÿH‹S H…Ò„‘÷ÿÿö‚Ü …„÷ÿÿH‹@fHnÃfHnØflÃH…À„z · ºm H‰ÂH)ÊHƒz „ä …(ÛÿÿH‹µèÙÿÿL‰ÿèÃÿÿé6÷ÿÿ‹Ü‡n H=07 ƒÀ™Áê 4ƒæ)Ö…ö‰5¾‡n AŸ‡Ä 1Àè‹‘þÿéþöÿÿI‹‡ˆ ‰8ÛÿÿH‹H ‹J4…É„ßöÿÿ…Ûˆ×öÿÿ‹D H°D …Òˆ I‹¿¨ è %óÿI‹‡ˆ 1ö¿ Ç€D ÿÿÿÿè±âõÿI‹¿ˆ èµWöÿL‰ÿè=Èÿÿé€öÿÿL¥ ßÿÿA‹À H @6 L‰¥˜Ùÿÿë'f. „ A‹‡À HA‰À ù „[ ¾@ L‰ç1ÀH‰ÚèaÑúÿ1öL‰çèWÍàÿ…ÀtÃH‹½˜ÙÿÿH5 e èéàÿH‰…ðÙÿÿH…À„à Aƒ‡À I‹óA‡È ó… Úÿÿèž ðÿó… ÚÿÿH‰Çè>²ÿÿH‰ÃH…ÀßÿÿH‰…ØÙÿÿI‰ÜH…Û„Ý €=w¸m Ml$è„® H‹ØÙÿÿfïÀI‹”$ LÀ A¶„$Ù H‹½ðÙÿÿ¾ HÇ…pÚÿÿ ‹’` H‰PÚÿÿ @1À)…`ÚÿÿHÇ…XÚÿÿ \RúHUˆ ‰¸ÙÿÿèºÐàÿ¿ A¶„$ö ˆ… Úÿÿ„ÀtA¶„$õ <ˆ… ÚÿÿÿƒçþƒÇ-H‹µðÙÿÿè-âàÿI‹„$ H‹P HZH‹BH‰ÙHPÚÿÿLp¨H9Á„¹ L‰¥°ÙÿÿM‰ôI‰ÞH‰ËL‰öL‰çL‰êAÿT$(H‹½PÚÿÿH‹µXÚÿÿH˜HÇH)ÆI‹D$XH‰½PÚÿÿH‰µXÚÿÿHH¨H9Äà Hˆ£ 1ÀI‰ÌèŠÏúÿH˜H…PÚÿÿH)…XÚÿÿë™L¥@ßÿÿD‹…ÄÙÿÿH ‚2 L‰âH5¹~ H=K4 èÍ9 ƒø … ôÿÿHµPÚÿÿL‰çèíàÿfïÉf/Èwf/Ó‚ †Ÿ ‹µÄÙÿÿH4 L‰ÿ¸ èÃTÿÿéÆóÿÿf D óA‡È I‹‡ˆ .ÁH‹x0Šòÿÿ…—òÿÿ€=l¶m …ŠòÿÿH‹@PI‰‡Ð é½òÿÿ „ ‹@‰…ÚÿÿéòÿÿfH…€ÚÿÿH‰…øÙÿÿH… ÛÿÿH‰…èÙÿÿéôÿÿ € HÇ… Úÿÿ L‹•øÙÿÿéyõÿÿfoØŽ H…@ßÿÿH‰…Úÿÿ)…@ßÿÿfoËŽ )…PßÿÿfoÌŽ )…`ßÿÿéèòÿÿH‹…ØÙÿÿfïÀfAƒ¼$ì HÇ…pÚÿÿ HÇ…XÚÿÿ H‰…PÚÿÿ)…`Úÿÿ„y €=hµm „l A€¼$ö „~ A€¼$õ ɃáþƒÁ-A€¼$õ ÀƒàþƒÀ-ˆ…¸ÙÿÿH‹½ðÙÿÿH[3 ¾ 1ÀèãÍàÿI‹‡ˆ H‹H H‹HX¨H9„ü A¾ L‰¥ ÚÿÿE‰ôëX LµPÚÿÿL‰êH‰ßE1äL‰öÿS(H‰ÚL‰öL‰ï‰ÁèÚ?öÿH˜H…PÚÿÿH)…XÚÿÿI‹‡ˆ H‹H H‹CXHX¨H9„‹ €{x uéH‹… ÚÿÿH‰ßL‹° è/Ûõÿ„Àu;E„äu†H‹µXÚÿÿH‹½PÚÿÿHµ 1ÀèºÌúÿH˜H…PÚÿÿH)…XÚÿÿéUÿÿÿ D L‰öH‰ßè•Úõÿ„Àu¶I‹‡ˆ H‹H H‹CXHX¨H9Â…wÿÿÿfL‹¥ ÚÿÿH‹ØÙÿÿH‹½ðÙÿÿ1ÀHè ¾ è¨Ìàÿ€½¸Ùÿÿ-„ë óA‡È L‰ç1öó… Úÿÿè Löÿó… ÚÿÿH‰ÇèPÿÿI‰ÄH…À…$ûÿÿH‹½ðÙÿÿèÑàÿH‹µ˜ÙÿÿH=0 1Àè3‹þÿé¦ðÿÿf D L‹¥°Ùÿÿ‹¸ÙÿÿH´ƒ LÉ 1ÀHPÚÿÿè¯ËúÿH‹½PÚÿÿH‹µXÚÿÿI‹”$Ð H˜HÇH)ÆH‹H‰½PÚÿÿH‰µXÚÿÿLp¨H9Âth € H]Ÿ 1ÀèbËúÿL‰÷H‰ÞL‰êH˜H…PÚÿÿH)…XÚÿÿAÿV(H‹½PÚÿÿH‹µXÚÿÿH˜HÇH)ÆI‹FXH‰½PÚÿÿH‰µXÚÿÿLp¨I9„$Ð uŸH‹ØÙÿÿH‰ßè ðÿ1ÀH‰Ù¾ H‹½ðÙÿÿHCç èCËàÿA€¼$é „™þÿÿ€½ Úÿÿ „ŒþÿÿH‹…ðÙÿÿfïÀ1ÉL‰îA¶”$Ù Hƒì)…@ÚÿÿL0ÚÿÿH‰…@ÚÿÿHÞ~ÿÿL‰ÿL$ÿÿPƒÂ)…0Úÿÿè´˜ÿÿAXAYé0þÿÿ I‹‡ˆ Æ…¸Ùÿÿ H‹H H‹HX¨H9Â…ÞüÿÿH‹ØÙÿÿH‹½ðÙÿÿH‰æ 1À¾ è‚Êàÿéâýÿÿ D H=áx 1ÀèZ‰þÿéÍîÿÿ D Iƒ¿ t)H‹àÙÿÿH‹¸ ‹P8…Òt M…ö…p ‹@,…À…— H‹µ ÚÿÿE1À1ÉL‰ÒL‹àÙÿÿL‰ÿHÁæHµèÙÿÿèd¼ÿÿAÅI‹‡ McÅH…À„½ H‹øÙÿÿHƒ¸Ø NÁ„¯ H¾y L‰×1À¾ H i L‰…ðÙÿÿL‰• ÚÿÿèšÛàÿL‹• ÚÿÿL‹…ðÙÿÿH…y …Àx@IÁàH†‰ÿÿH‹øÙÿÿAƒÅJ‰„ÛÿÿH‹…àÙÿÿBÇ„<Ûÿÿ J‰„ÛÿÿMcÅNÁI‹‡ H…À„ Hƒ¸Ø „ L‰×1ÀH W. ¾ L‰…ðÙÿÿL‰• ÚÿÿèÿÚàÿL‹• ÚÿÿL‹…ðÙÿÿHêx …Àx@IÁàHëˆÿÿAƒÅJ‰„ÛÿÿH‹…àÙÿÿBÇ„<Ûÿÿ J‰„ÛÿÿH‹…øÙÿÿMcÅNÀI‹‡ H…À„€ Hƒ¸Ø tvL‰×1ÀH Ï- ¾ L‰…ðÙÿÿL‰• ÚÿÿèhÚàÿL‹• ÚÿÿL‹…ðÙÿÿ…Àx@IÁàH[ˆÿÿAƒÅJ‰„ÛÿÿH‹…àÙÿÿBÇ„<Ûÿÿ J‰„ÛÿÿMcÅH‹…øÙÿÿNÀIƒ¿ …ÆñÿÿL‰×1ÀH$x ¾ L‰• ÚÿÿL‰…ðÙÿÿèäÙàÿL‹• Úÿÿ…Àˆ“ñÿÿL‹…ðÙÿÿHבÿÿH‹øÙÿÿAƒÅIÁàJ‰„ÛÿÿIcÅLÁébñÿÿ @ H‹…ðÙÿÿfïÀL‰î1ÉHƒìL‰ÿ)…@ÚÿÿL0ÚÿÿH‰…@ÚÿÿHm{ÿÿL¶}ÿÿº P)…0ÚÿÿèD•ÿÿ^_éÂúÿÿH…ÉtH‹˜ H‰… ÙÿÿH‹… ÙÿÿH…À…û f. „ HÇ… Úÿÿ L‹•øÙÿÿE1íéÎíÿÿf D L‹µ ÚÿÿL‹¥ðÙÿÿ‹ØÙÿÿ‹,ÚÿÿépëÿÿL‰×HÖ+ ¾ 1ÀL‰•ðÙÿÿèÄØàÿL‹•ðÙÿÿé îÿÿH‹…ÚÿÿÇ@ HÛs H‰…ÚÿÿéëÿÿÆ…¸Ùÿÿ ¹ é™øÿÿH‹µXÚÿÿH‹½PÚÿÿéRúÿÿHµÀßÿÿHxèA¶Ä º L‰•ðÙÿÿè¯"òÿL‹•ðÙÿÿI‰ÀI‹— I‹‡˜ H…Ò„T H…À„K HJxH9È„Î ¶@`„ÀH ;* H+* HEÈL‰×1À¾ L‰•ðÙÿÿHˆu èã×àÿL‹•ðÙÿÿ…Àx/IcÅH ŽÜÿÿAƒÅHÁàH‰ŒÛÿÿIcÅH‹øÙÿÿH‰… ÚÿÿLÁI‹‡˜ é!îÿÿ‰˜D ¾ ¿ èÖõÿI‹‡ˆ I‹¿¨ H°D è.óÿéHóÿÿ‹µÄÙÿÿH<s L‰ÿ1ÀèÂJÿÿéÅéÿÿI‹¿¨ L‰¥(Ûÿÿè óÿH‰ÆI‹‡ˆ HPpH9Ö„¼ HPhH9Ö„ñ HD H9Ö…~éÿÿH‹H D‹Z4E…Û„jéÿÿ‹•8Ûÿÿ…Òˆ\éÿÿD‹D E…Ò‰Šòÿÿ‰D é2ÿÿÿf „ L‰÷L‰•ØÙÿÿH‰ðÙÿÿèÚÄóÿL‹•ØÙÿÿH‹ðÙÿÿI‰ÀI‹‡ˆ H‹H é™ëÿÿI‹‡˜ L‹@M…À„UúÿÿH‹µ Úÿÿ1ÉL‰ÒL‰ÿL‹àÙÿÿHÁæHµèÙÿÿ輶ÿÿH‹øÙÿÿAÅIcÅH‰… ÚÿÿLÁéúÿÿH‹H H‹µøÙÿÿH‰ÂH‹½èÙÿÿèUÙÿÿA‰ÅH‹… ÙÿÿH‹HH9HPt/H‹µøÙÿÿH‰ÂH‹½èÙÿÿIcÅH‹J`HƒÂ@H4ÆHÁàHÇèÙÿÿAÅH‹…øÙÿÿIcÍH‰ ÚÿÿLÈé€êÿÿH‹µ ÚÿÿL‰ÒI‰ÉE1ÀL‰ñL‰ÿHÁæHµèÙÿÿè¶ÿÿH‹àÙÿÿAÅH‹¸ H‹øÙÿÿIcÕH‰• ÚÿÿLÑé?ùÿÿH‹µ(ÛÿÿL‰ÿ舺ÿÿéËçÿÿHƒìDJÿ¹€ 1ÀAQH@ßÿÿº LÏp ¾€ H‰ßè"ààÿXZH‰ÚÿÿéŒçÿÿ€¿ „‹ëÿÿHµÀßÿÿ1ɺ L‰•ðÙÿÿè=õÿL‹•ðÙÿÿL…Äßÿÿé•üÿÿH ' éÎüÿÿI‹¿ˆ ò… ÚÿÿL‹g0èÖSöÿò… Úÿÿf(àò^%v ò¥ ÚÿÿH…ÀˆS fïÉòH*ÈòY Úÿÿf/ àu ƒ òH,ÙòÍ¢l òZÀóA‡È ë f D 1ÒL‰þL‰÷èÄÿÿóA‡È L‰çè"£ÿÿI‰ÅH…À„ðÿÿA€½÷ Muèt1ÀAÆ…÷ fA‰…ò A€½é t?fAƒ½ì t4€=(©m t+ƒ==¢l „; Iµ I½ð H‰ÚH ¢l ÿ-¢l ¾ L‰ïè`AöÿAÆ…ô L‰÷I‰Äèí„ÿÿA€½ö AÆ…õ …7ÿÿÿE1öfE‰µò é4ÿÿÿH…É„æåÿÿƒ=[n …Œ L‹±˜ L‰µ ÙÿÿM…ö„ÂåÿÿI‹^HH…Û„µåÿÿM‹f`HƒìH…ÀßÿÿA¹ I‰ÅH‰ÇL% 1ÀAT¹@ º ¾@ èÞàÿM‰èL‰ç1É1Ò¾ èO¦ðÿA]I‰ÄXM…ä„ ¾ L‰çèc@íÿH…À„J H‹{ L‰æè «ðÿH‹… ÙÿÿL‰¥0ÛÿÿH‹@HH‰…(ÛÿÿéÎíÿÿ€=اm …’ I‹E(H…ÀˆC fïÀòH*ÀòY… Úÿÿf/Õs sKòH,Øé†þÿÿò\ Ás òH,ÙHºû?éÝýÿÿ¶‚ é*úÿÿH‰ÂƒàfïÉHÑêH ÂòH*ÊòXÉé˜ýÿÿò\€s H¸ €òH,ØH1Ãé&þÿÿI‹EXH‹ éfÿÿÿ‹µÄÙÿÿHH-H n L‰ÿ1ÀèJEÿÿéMäÿÿL‹¡¸ HƒìH…ÀßÿÿA¹ H‰ÇI‰ÆL¥# 1ÀAT¹@ º ¾@ è˜ÜàÿL‰çM‰ð1É1Ò¾ èä¤ðÿAZA[I‰ÄH…Àt~¾ H‰Çèû>íÿH…ÀtdH‹{ L‰æ躩ðÿI‹‡˜ L‰¥0ÛÿÿH‹@é—þÿÿH‰ÂƒàfïÀHÑêH ÂòH*ÂòXÀé¨þÿÿH‹µèÙÿÿL‰ÿèV·ÿÿé‰ãÿÿÇ…,Úÿÿüÿÿÿé+äÿÿL‰çèz¥ðÿI‹‡˜ HÇ…0Ûÿÿ H‹@H‰…(ÛÿÿéPãÿÿHÇ…0Ûÿÿ I‹FHH‰…(Ûÿÿé5ãÿÿè(ÕàÿHÀßÿÿº@ ‹8H‰Þèw H‹µ˜ÙÿÿH=î" H‰Â1ÀèŠ}þÿéýâÿÿè ¿àÿL‰çèø¤ðÿH‹… ÙÿÿHÇ…0Ûÿÿ H‹@HH‰…(ÛÿÿéÎâÿÿf D ó úUH‰åHƒìdH‹%( H‰EøH xÿÿH‰yÍm HÂwÿÿH‰ûÍm HdwÿÿH‰}Îm HwÿÿH‰ÿÎm H¨vÿÿH‰Ïm HZ‚ÿÿH‰Ðm H‹EødH+%( uÉéN èé¾àÿf „ ó úUH‰ùI‰ð1ÒH‰åHƒìdH‹%( H‰Eø1ÀH6«ÿÿH‰·ˆ H=ÈwÿÿfHnÈHÌŸÿÿfHnÇÆ… H‰Ap¶®¤m flÁAXH‹¾H ˆÅ „Àt¶W €=¤m ˆQ.t\I‹¸P D·I*H‹GHƒÇHp¨H9ÇtAA H‹VXA‰ÁƒÀHr¨H9×uíAƒÁfD‰I*H‹EødH+%( u3ÉL‰ÇéÄýþÿ @ H‹Hp¨H9ÇtØ·Q*H‹FXƒÂHp¨H9Çuðf‰Q*ë¾èÕ½àÿ D ó úUH‰åAUI‰ý¿ø ATHƒìdH‹%( H‰Eè1Àè8ä I‰ÄH…À„³ L‰¨ˆ H ªÿÿH5£vÿÿ1ÒfHnÈH¥žÿÿfHnÆAÆ„$… I‰D$p¶„£m flÁAD$XI‹µH Aˆ„$Å „Àt¶V €=a£m AˆT$.tlI‹µP A·|$*H‹FHƒÆHH¨H9ÆtG H‹QX‰ÇƒÀHJ¨H9ÖuîƒÇfA‰|$*L‰ïè¥üþÿH‹EèdH+%( uFHƒÄL‰àA\A]]Ãf „ H‹HH¨H9ÆtÇA·T$*f D H‹AXƒÂHH¨H9ÆuðfA‰T$*ë£è‹¼àÿff. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉé°¸àÿèK¼àÿff. „ ó úUI‰ÉH‰åAWI‰ÿAVAUATSH‰ÓHìØ H‰µÿÿÿD‹gó~¬sl Dˆ…ÿÿÿó~ ]sl dH‹%( H‰EÈHÙ{ÿÿfHnØH½pÿÿfHnàflÓflÌAƒü„Þ Aƒü„´ €=Ú¡m t4I‹?I9ÿ„ÿ H‰øE1ä1ÒH9€Ø H‹ ”ÂAÔI9ÇuéAƒü„š D‰âA¶ÀL ÿÿÿ¹ ‰…ÿÿÿL‰ï1ÀóH«L‰½8ÿÿÿL‰½Xÿÿÿ‰U )U€)MÇ H=£ L‰M¸óE´è:xþÿM‹7M9÷t5fL‰÷舱îÿH‰Çè ¾àÿ·•DÿÿÿHƒÀH9І¼ M‹6f‰…DÿÿÿM9÷uÍH‹…XÿÿÿE1ÿH‰…ÿÿÿH…ÛtD‹{1ÀHúi H5 L‰ïè[;ÿÿ…ÀˆH D‰þL‰ïèBÿÿA‰Æƒø„á oƒø„V ƒø tuƒøÿuÔH…ÛtH‹{ÿ€}± uÀ}° t½€½ÿÿÿ t´H]e ¾ L‰ï1Àèž>ÿÿÆE±ë˜ „ M‹6M9÷…ÿÿÿéBÿÿÿ € ƒøq„ç = …dÿÿÿL‹U¨M…Ò„WÿÿÿH…Û„f D‰½ ÿÿÿM‰ÖI‰ßH‹½ÿÿÿL‰öè‚bîÿI‹Aÿ‹…ÿÿÿHƒìM‰øL‹M¸óE´D‰æL‰÷PH‹•ÿÿÿ¹ èýÙÿÿH5æ L‰ï‰Ãè¬9ÿÿXZƒû „Ñ Ž‹ ƒûq„² û …ð M‹vL;µÿÿÿ…tÿÿÿM‹vékÿÿÿA‰ÞH‹ ÿÿÿAƒþýŒ_ Aƒþ…Žþÿÿf D L‰ïèp?ÿÿH‹EÈdH+%( …½ HeØD‰ð[A\A]A^A_]à H‹Gƒx…>ýÿÿHƒx …3ýÿÿ € I‹?HƒìE¶À1ÉD‰æAPH‹•ÿÿÿI‰ØèÙÿÿ_AXA‰Æë € H5^ L‰ïè<ÿÿ„À…iÿÿÿéìýÿÿ @ H‰ ÿÿÿM‰ÖH‹½ÿÿÿL‰öè aîÿHƒìL‹M¸E1ÀóE´¹ D‰æL‰÷‹…ÿÿÿH‹•ÿÿÿPè¡ØÿÿH5Š L‰ï‰ÃèP8ÿÿY^ƒû „— ŽÓþÿÿƒûqtZû …§ M‹vL;µÿÿÿuƒM‹vézÿÿÿ „ A‰ÞL‰ûD‹½ ÿÿÿAƒþý¡þÿÿAƒþûŒ/ýÿÿé¢þÿÿf. „ A‰Þéþÿÿ „ M‹6L;µÿÿÿ…¿ýÿÿM‹6é·ýÿÿ1ÒE1äé"üÿÿM‹6L;µÿÿÿ… ÿÿÿM‹6éøþÿÿL‰ûD‹½ ÿÿÿéÇüÿÿH‹ ÿÿÿé»üÿÿA¾ÿÿÿÿé0þÿÿè[·àÿff. „ ó úUfHnÊfHnÖflÊH‰åAVfA~ÆAUI‰ý¿ø ATSHƒì`dH‹%( H‰EØ1À)M€èžÝ I‰Ä¸ÿÿÿÿM…ä„h Hr£ÿÿH pÿÿ1ÒM‰¬$ˆ fHnèH˜ÿÿfHnÃAÆ„$… I‰D$p¶äœm flÅAD$XI‹µH Aˆ„$Å „Àt¶V €=Áœm AˆT$.„ I‹µP A·|$*H‹FHƒÆHH¨H9Æt G € H‹QX‰ÇƒÀHJ¨H9ÖuîƒÇfA‰|$*L‰ïH ‹N L-8 èïõþÿHxuÿÿfoe€E‰´$È I‰„$ð A¤$° è…Áàÿ1Ò1ö1ÿè*¼àÿ¿ èÀÎàÿfïÀ)E)E )E°)EÀ1ɺ L‰îL‰çèúÍÿÿƒøa„‘ ƒø „† ƒø?uÕH‰ÞL‰çèf8ÿÿëÈ @ ƒøqu¿L‰çèó±àÿ1ÀH‹UØdH+%( … HƒÄ`[A\A]A^]ÃH‹HH¨H9Æ„ÿÿÿA·T$*f. „ H‹AXƒÂHH¨H9ÆuðfA‰T$*éðþÿÿ D I‹„$˜ H…À„CÿÿÿH‹PH…Ò„6ÿÿÿó~@fHnòHuL‰çflÆE¸èÔpÿÿéÿÿÿèê´àÿf. „ ó úUH‰åATI‰üSH‰ó‰ÖHƒìdH‹%( H‰Eè1ÀèÅ3ÿÿfïÀL‰ç¶ðèv.ÿÿ¶S*¸g ƒâð€út €úÀƒàõƒÀwHƒìH‹KL‹K L‰çPH5Å 1ÀA¶”$ A‰ÐèÐ/ÿÿA·T$$A¶„$ D )ÂXY…Ò H‹EèdH+%( u1Heð[A\]à D H‹EèdH+%( uHeðHs-L‰ç[A\]éõ.ÿÿè ´àÿó úUH‰ú¹ H‰åAWAVAUATL¥ýÿÿSL‰çHìØ ó~kl dH‹%( H‰EÈ1ÀóH«H‹B H‰•˜ýÿÿHxXHÆþÿÿfHnÈH*1ÿÿH‰½(ýÿÿflÁH‰…€ýÿÿ)…pýÿÿèœëïÿH…À„ó H‰Ç1Ûf D H‹G ‹ bgn H9ÃHBØ…ÉŽÿ ‹…ýÿÿ‰GäƒÀ‰…ýÿÿèìïÿH‰ÇH…Àuȹ º 1ÀI‰ÙH½°ýÿÿ¾ L èéÎàÿ‹gn H ˜÷ L‰çˆ… ýÿÿHL …ÒH;b HNÈH‹…˜ýÿÿH‹@ H‹° 1Àèf3ÿÿ…Àˆ{ L5f L-0b H 1öL‰çè:ÿÿƒø/„… dƒøtƒøuáL‰ç‰… ýÿÿè¼8ÿÿ‹… ýÿÿH‹UÈdH+%( …* HÄØ [A\A]A^A_]Ã…ýÿÿè$ëïÿH‰ÇH…À…Ðþÿÿéÿÿÿ ƒøqt¡= tš1öL‰çèŠ9ÿÿƒø/…{ÿÿÿ‹fn …ÀŽZÿÿÿL½ÀýÿÿE1ÀL‰ñL‰îL‰úH‰ßèø ƒø …6ÿÿÿ€½Àýÿÿ0u ¶ÁýÿÿH5X H‰ÈQ öEÂ<xtTH‹½˜ýÿÿL‰þè˜ÖòÿH…Àt*fn@äH‰… ýÿÿflÀ)…ýÿÿéÞþÿÿ € 1ÛéIþÿÿL‰þH=ú 1ÀèHoþÿéºþÿÿ1öL‰ÿº è$ÀàÿH‹½˜ýÿÿH‰ÆèÓòÿ뛸ÿÿÿÿéÃþÿÿè4±àÿ @ ó úUH‰åAWI‰ÿAVI‰Öº AUI‰õH5¦ ATSHƒì(dH‹%( H‰EÈ1Àè2¯àÿ…Àu~A‰ÄIcFƒø?rI‹H Å IHÚH‰U¸èW©àÿH‹U¸H‰H…ÀtKI^1ÀMF L‰éH‰ßHôd ¾ èzÁàÿ…Àx&AƒFH‹EÈdH+%( uHƒÄ(D‰à[A\A]A^A_]ÃA¼ÿÿÿÿë×èc°àÿ ó úUH‰åATI‰ôSH‰ûHƒìdH‹%( H‰Eè1ÀÆ öF uKI‹D$öÄu_© …Ž öÄ…¸ © …â H‹EèdH+%( … HƒÄ[A\]Ãf D H¸ -F +metÇGric H‰I‹D$öÄt¡H‰ßèÒ²àÿfoún ¾ed HØÇ@ --xf‰pÆ@ I‹D$© „rÿÿÿH‰ß蘲àÿ¹gs Hº -F +ireHØH‰f‰HÆ@ I‹D$öÄ„HÿÿÿH‰ßèe²àÿºgs H¹ -F +ureHØH‰f‰PÆ@ I‹D$© „ ÿÿÿH‰ßè0²àÿHÃH¸ -F +phyH‰¸dr ÇCs_adf‰C ÆC éíþÿÿèò®àÿfó úUH‰ùHƒ H‰åATI‰ü¿ Hƒì‹5Îbn dH‹%( H‰Eè1Àè¦+òÿè1ºàÿL‰çèÙÊàÿ…ÀxUH5[ ¿ 1Àè’ÄàÿH‹=ã,n èƳàÿ1ÿ1Ò1öè«´àÿ¿ èAÇàÿH‹EèdH+%( u-L‹eøÉéèÈàÿ „ ‹5Nbn L‰á1ÿ1ÀHê è'+òÿëè0®àÿó úU¹ H‰åAWAVI‰þH½ÀýÿÿL½`øÿÿAUE1íATL¥€ùÿÿSfInôH‰ó¾ Hì¸ dH‹%( H‰EÈ1ÀH…€ûÿÿH‰½0øÿÿH‰…8øÿÿfHnÀL‰èóH«flÆH½Àþÿÿ)…@øÿÿèÕTöÿfo…@øÿÿL‰ÿ¹$ H‰ÆH‰…(øÿÿL‰èóH«¿ ` H‰µxøÿÿÆ…Àýÿÿ )…`øÿÿèæ¿àÿH‰…@øÿÿH…À„ H…Û„ HsH€øÿÿH‰ßèÚüÿÿHc½pøÿÿH‹…`øÿÿHÁçHøH½høÿÿ€=H“m L¬ñ L Ð ¾ MDÈHÞ HƒìH‰L-è H‹xøÿÿ1ÀSL‰êè¹½àÿZY…À‹…pøÿÿx ƒÀ‰…pøÿÿH‹`øÿÿH˜H\\ €=Þ’m L m Lº ¾ H‰ÁH +ñ L‰êLDÉHƒìH‹høÿÿSH<ÁH‹xøÿÿ1ÀèJ½àÿAZA[…À‹…pøÿÿx ƒÀ‰…pøÿÿH‹`øÿÿH˜H5\ €=m’m L ü LX L‰êH‰4ÁH ¼ð ¾ LDÉHƒìH‹høÿÿSH<ÁH‹xøÿÿ1ÀèÙ¼àÿAXAY…Àxƒ…pøÿÿL‰þH=°úÿÿè{ÂíÿHc…pøÿÿH‹`øÿÿH¾[ €=ð‘m LTð ¾ L s H‰ÁI‰ÇH‹høÿÿMDÈHƒìL‰êSH<ÁH‹xøÿÿ1Àè`¼àÿ^_…Àˆ~ ‹…pøÿÿX‰pøÿÿƒû? ¸? A¸@ )ØA)؃ø†ý H‹…8øÿÿfnûHcûfo/a ó~¥@øÿÿD‰Æfpï Hý H ÁîfþÕLâfläHÁæ1Àfïöfo=a fo «i foÊfDoÆfþ×fúÍfoÁfrðfþÁfrðfDfÀfoÈfAbÈfAjÀfÔÌfÔÄ fÔËDfÔà DHƒÀ H9ðuŸD‰ÀƒàüD9À„‰ ‰ÐH‹µ@øÿÿHcÊ)Ø@ÁàH˜HðH‰„Í€ûÿÿHƒè€H‰„Í€ùÿÿJƒú?tT‰ÈHcÉ)Ø@ÁàH˜HðH‰„Í€ûÿÿHƒè€H‰„Í€ùÿÿJƒú>t&‰ÈHcÉ)Ø@ÁàH˜HðH‰„Í€ûÿÿHƒè€H‰„Í€ùÿÿL‹8øÿÿHÁçº@ ¹ )ÚI4<Lïè©ëãÿ1ÒL‰î…ÀHÂ1Ò ‰Ï‰8øÿÿè] ‹8øÿÿ…ÀA‰Âˆ¹ A9Ç„s 9Á H‹½@øÿÿA9Ú…8øÿÿE1íèÒ¥àÿ…Û~!E1ÿ K<üIƒÇèÐ D9ûîE…í… H‹æfn H5 H…À„~ HËí M…öPH ù VLDò€½8øÿÿ H½XøÿÿHDÊL‹…0øÿÿH_ 1ÀM‰ñ¾ èйàÿZY…Àˆ¨ L‹¥Xøÿÿ‹5Ý\n ¿ 1ÀHm L‰áè³%òÿè>´àÿL‰çèæÄàÿ…Àˆ H5d ¿ 1À蛾àÿH‹=ì&n èÏàÿ1Ò1ö1ÿè´®àÿ¿ èJÁàÿèÃàÿH‹½Xøÿÿèɤàÿ1ÀH‹UÈdH+%( …g HeØ[A\A]A^A_]à D H‹…8øÿÿL‰çH€øÿÿé ûÿÿf. „ L½€ýÿÿE1ÀH «ì ‰…8øÿÿL‰úH5'X H=7 è D‹•8øÿÿƒø „¯ H‹½@øÿÿè7¤àÿ…ÛŽ‘ Æ…8øÿÿ A½ÿÿÿÿéOþÿÿ D HMì H‰Æésþÿÿf „ ‹5ž[n L‰á1ÿ1ÀH: èw$òÿéÔþÿÿfH˜H‹½0øÿÿº D‰•8øÿÿH‹´Å€ùÿÿèN¶àÿD‹•8øÿÿéÇýÿÿfHcûé\ýÿÿ‰ÚHcûéÉüÿÿ¸ÿÿÿÿéÍþÿÿM‰ùº ¾ 1ÀL‹…(øÿÿH‹½0øÿÿH c D‰•8øÿÿè¤ÂàÿD‹•8øÿÿémýÿÿ‹pøÿÿé†ûÿÿèè¦àÿ „ ó úUI‰ð‰ÖH‰åAVAUATI‰üSHƒìM‹(dH‹%( H‰EØ1À¸ f‰EÖèµ%ÿÿL‰ïM‹t$8‰Ã覩àÿMõ¶óL‰çI‰ÀHEÖM9ðLFèƒÆ4è÷ ÿÿA·T$$L‰çL‰îèV!ÿÿH‹EØdH+%( u HƒÄ[A\A]A^]ÃèE¦àÿ D ó úUH‰åAVAUHµHÿÿÿATSH‰ûH½@ÿÿÿHì° ó~É]l dH‹%( H‰EØH ÿÿÿfHnÈflÁ)…0ÿÿÿè²àÿH{Àº 1ÛI‰ÄH‰Æèò®ñÿL‰çèj©àÿL‹@ÿÿÿL‰ïë f D Hx‰Ó¾ èø«àÿSH…ÀuèHcú¾ èC¶àÿI‰ÄH…À„¿ L‰(Lpëf D LhÆ IƒÆM‰nø¾ L‰ï謫àÿH…ÀußH½Pÿÿÿ¹ fo•0ÿÿÿLPÿÿÿóH«L‰ï‰]ÐH<1ÿÿHž H5© L‰¥hÿÿÿH‰EÀ1À)U°è¨%ÿÿ…Àx<H F D 1öL‰ïè^,ÿÿ= „› aƒø?t~JƒøhtxƒøquØL‰ïè+ÿÿL‰çè ¡àÿH‹½@ÿÿÿè¡àÿH‹EØdH+%( uvHÄ° 1À[A\A]A^]à ƒøt»ƒøt¶ëŒ @ = uHƒEˆ éwÿÿÿ € = …eÿÿÿH‰ÞL‰ïè'ÿÿéUÿÿÿ D H‹EˆHPöHƒø HGÂH‰Eˆé7ÿÿÿè*¤àÿf. „ ó úUH‰åAUI‰õH5ª ATI‰üHƒìdH‹%( H‰Eè1À诳àÿ…ÀtH‹EèdH+%( u6HƒÄ1ÀA\A]]ÃH‹EèdH+%( uHƒÄL‰êL‰æH=ø„l A\A]]éö«íÿè¡£àÿó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉ1öH=Lÿÿÿéºíÿèb£àÿfó úUH‰åAWAVAUATS‰óHìh H‰½˜üÿÿH½Àýÿÿ‰µ üÿÿ¾ H‰•ˆüÿÿ‰€üÿÿdH‹%( H‰EÈ1Àè<JöÿHcû¾ H‰…üÿÿ訳àÿH‰…¨üÿÿH…À„Í ‹… üÿÿ…ÀŽ™ H‹¨üÿÿE1öA‰ÅL‹½˜üÿÿL¥ÀþÿÿH‰xüÿÿëf D AƒÆIƒÇHƒÃE9õ„« I‹?º@ L‰æè{¸úÿE‹O E‹G1ÀL‰áH3 ¾ H‰ßèJ³àÿ…Ày¶AFÿE…öt6H‹¨üÿÿHcЉÀHÁâHÁàLdøH I)Ä D H‰ßHƒëèãÈ I9ÜuïH‹½¨üÿÿè{žàÿ¸ÿÿÿÿH‹UÈdH+%( …Ú HeØ[A\A]A^A_]à @ L‹½¨üÿÿD‹µ üÿÿ1ÒL‹xüÿÿL‰þD‰÷è~ HcØD‰ðM$Ç @ L‰ïIƒÅèkÈ M9åuïH‹½¨üÿÿèžàÿ…Ûx„9 üÿÿŽxÿÿÿHÁãL@ýÿÿH˜üÿÿº€ H‹;L‰îH+=·‚l Lµ ýÿÿèS·úÿH‹=¤‚l H;L¥ÀþÿÿHcÐpÆ„@ýÿÿ,Hcöº€ H)òLîè!·úÿH‹;º@ L‰öè·úÿH‹µˆüÿÿL‰çHƒÆè®ðÿÿD‹C HŸå HdQ ‹€üÿÿL E…ÀHDЀ=‡m H‰•¨üÿÿH› HDÐH‰• üÿÿƒùtƒùLã LEÐL=Jå M‰ùE…ÀtNL‰½ˆüÿÿL½Àüÿÿ1ÀH º ¾ L‰ÿL‰•˜üÿÿè¼àÿ‹K L‹ˆüÿÿH L‹•˜üÿÿ…ÉLEÈD‹CHéä I‰ÃE…ÀxgH‰…xüÿÿH½àüÿÿ1Àº H « ¾ L‰€üÿÿL‰•ˆüÿÿH‰½˜üÿÿ誻àÿ‹SL‹xüÿÿH‹…˜üÿÿL‹€üÿÿ…ÒHž L‹•ˆüÿÿLIÚH‹w]n L¡ H…Òt{HƒìH Ž ¾ AVH½¸üÿÿÿµ¨üÿÿQÿµ üÿÿH‹üÿÿARATAWAQI‰ÑH$P P1ÀASAUè`°àÿHƒÄ`…ÀˆYýÿÿH‹½¸üÿÿèxðÿÿH‹½¸üÿÿè¼›àÿ1Àé?ýÿÿ D Håã I‰ÐévÿÿÿH‹µ¨üÿÿ‰Ç1Òèá HcØézýÿÿè$Ÿàÿ @ ó úUH‰åHƒìdH‹%( H‰Eø1ÀÇkln H‹EødH+%( uÉÃèåžàÿ D ó úUH‰åSH ln HƒìdH‹%( H‰Eè1ÀƒÿuëXf D èû³àÿƒ8u‹=X n H‰Ú¾ è¥àÿƒøÿtÞH‹EèdH+%( …| H‹]ø¿ Ééì¯àÿ @ è³³àÿƒ8u‹= n H‰Þè0¦àÿƒøÿtãH i€ ë f苳àÿƒ8u‹=è n º H‰Þè´àÿHƒøÿtÝH‹EèdH+%( uH‹]ø¿ Éé¯àÿèúàÿf. „ ó úUH‰åATHƒìdH‹%( H‰Eè1À@„ÿu ‹8kn …ÀtDL% hn Ç#kn L‰çè+$ûÿ覰àÿèa¡àÿH‹EèdH+%( u'L‰çL‹eøÉéu$ûÿ D H‹EèdH+%( uL‹eøÉÃèfàÿf D ó úUH‰åAVAUATSHcßHì dH‹%( H‰EØ1À…Û„° €=•jn „ó L¥Xÿÿÿ¹ 1ÀHÇ…Pÿÿÿ L‰çH‰@ÿÿÿL…@ÿÿÿóH«HÇ…Hÿÿÿ LµPÿÿÿ1É1Ò¿ L‰öèc–àÿ…À„0 ƒøÿ…º è ²àÿE1íƒ8A•ÅAƒíH‹EØdH+%( … HÄ D‰è[A\A]A^]Ãf „ €=åin t'L¥Xÿÿÿ1À¹ HÇ…Pÿÿÿ L‰çE1ÀóH«éeÿÿÿƵin èäWþÿH5 ýÿÿ¿ èCžàÿëºÆ•in èÄWþÿH5ýüÿÿ¿ è#žàÿéëþÿÿf D è—àÿA‰Åƒø…Hÿÿÿ1À¹ L‰ç1ÒóH«fo0[ L‰ö¿ L…@ÿÿÿHÇ…Pÿÿÿ )…@ÿÿÿèJ•àÿ…À„ÿÿÿ¿ èh¯àÿè#¤àÿA‰ÅéìþÿÿA½ÿÿÿÿéáþÿÿè‹›àÿff. „ ó úU¿ÿÿÿÿH‰åAUATHƒìdH‹%( H‰Eè1ÀèG·àÿ袕àÿèM®àÿ舯àÿA‰Ä…ÀˆÔ 1Ò1ö¿ÿÿÿÿè_¡àÿA‰Ä…Àˆ» ¿ èê³àÿèUµàÿA‰Ä…ÀˆÂ L-Ó ¾ H=õ è"œàÿL‰î¿ èõœàÿL‰î¿ L-f èáœàÿL‰î¿ èÔœàÿL‰î¿ èÇœàÿL‰î¿ L-Èûÿÿ賜àÿL‰î¿ 覜àÿL‰î¿ 虜àÿH=®m è_þÿè8 è£-ÿÿè> èùÚÿÿH‹EèdH+%( u*HƒÄD‰àA\A]]à D ‹5FNn H 1ÿ1Àè"òÿëÇè+šàÿff. „ ó úUH‰åATHƒìdH‹%( H‰Eè1À@„ÿt €=Çgn u]¿ L%9dn 脳àÿL‰çè<!ûÿ„Àu(èS¥àÿH‹EèdH+%( uJL‹eøH=Im Éé#_þÿ è;´àÿè–¬àÿL‰çèŽ ûÿëÄ @ 1ÉHƒú H5xgn H=…ÿ è ë…èu™àÿ D ó úUH‰åATA‰ü1ÿHƒìdH‹%( H‰Eè1Àè)ÿÿÿD‰çH5êU èŠàÿ1ÿèS£àÿ ó úUH‰åATA‰ü1ÿHì dH‹%( H‰Eè1ÀèæþÿÿH5ªU D‰çL¥àþÿÿè@àÿH=ùþ è”®àÿ¾ L‰çè±àÿL‰çº ‰Æèh§àÿ1ÿèá¢àÿó úUH‰åATI‰üSH‰ó‰ÖHƒìdH‹%( H‰Eè1Àè¥ÿÿL‰ç¶ðƒÆ4èÿÿH‹EèdH+%( uA·T$$H‹3HƒÄL‰ç[A\]éOÿÿèZ˜àÿf. „ ó úUA‰ø¹ H‰åAUATH½PÿÿÿL¥PÿÿÿSH‰ÓHI Hì˜ ó~ÌOl dH‹%( H‰EØ1ÀóH«H;ÿÿÿL‰çD‰EÐfHnÈHø#ÿÿH‰µhÿÿÿH5ë flÁH‰EÀ1À)E°ègÿÿ…Àˆº H…Û„† 1öL‰çè ÿÿƒøq„“ Aƒø tJƒø„ƒ ƒøt~‰D‹mÐL‰çèÀ ÿÿH‹EØdH+%( uwHĘ D‰è[A\A]]Ã= tI= uÄD‹PÿÿÿëÁf „ = t)= tàf1öL‰çè– ÿÿƒøqt߃ø tȃøtƒøuàA½ÿÿÿÿé}ÿÿÿA½ÿÿÿÿézÿÿÿèõ–àÿ D ó úUH‰åAWI‰÷AVAUE1íATA¼< SHƒìHH‰}¸H‰u H‰U˜H‰MD‰E°dH‹%( H‰EÈ1Àë'f. „ H‰ÂL)úA9ÔDLâ€8 AUt(LxA‰Õ¾ L‰ÿèÆœàÿH…ÀuÑL‰ÿèy™àÿA9ÄDLàL5«`n L‰÷èÓ ûÿEE AL$1ÿ‹’n D‰E¨‰M´‰ÂÁê ÂD‰ÀÁè ÑúDÀ‰ÓÑø)˵n ‰ÂÁê ‰ÈÁè ÑúÈÑø)ÂA‰×è‘àÿD‰ø‹M´‹U¨‰Æ‰ß‰E´EèØ“àÿ‹E´ƒÀHƒ}¸ ‰E¨t‰ß‰Æè/ªàÿH‹}¸èF•àÿƒÃD‰þAƒÅ‰ßèªàÿH‹} D‰é‰ÞA¹ E‰àD‰úèÛ™àÿB+L-¡ž ‰E Xƒè‰E¸ @ ‰ßD‰þƒëèÓ©àÿD‰æL‰ïèÈŸàÿ9]¸uã‹] ‹u¨º K‰ß‰M¸AL$þè6“àÿD‰þ{蛩àÿH‹}D‰æèŸàÿ躯àÿL‰÷è ûÿD‹m°D‹e´D‰ïAƒÄè®÷ÿÿA‰Çƒø „; ƒøÿ„2 ƒø„) Hybn D‰e´1ÛD‹e¸H‰E¨ë\f „ …Û„ˆ ‹E´ƒëD‰ç4è©àÿ¿ è àÿè8¯àÿL‰÷èûÿƒû1„· D‰ïè/÷ÿÿA‰Çƒøÿtgƒø tbƒøt]L‰÷èõûÿAƒÿtŸH‹M¨HcÃD‰çDˆ<‹M´C‰E¸4è°¨àÿD‰ÿèH àÿ‹]¸ë– L‰÷è(ûÿD‰ïèÐöÿÿA‰Çƒøÿu¡ „ SHcÒH‹E¨HcÛH‹}˜Æ H‰ÆèCàÿH‹EÈdH+%( uAHƒÄHD‰ø[A\A]A^A_]ÃfH=áD A¿ èÞPþÿº2 ëHPan º 1ÛH‰E¨ë™è®“àÿff. „ ó úUH‰åAWI‰÷AVI‰ÖAUE1íATE1äSHƒì8H‰}¸H‰u¨dH‹%( H‰EÈ1Àë#f D H‰ÂL)úA9ÔDLâ€8 AUt,LxA‰Õ¾ L‰ÿ膙àÿH…ÀuÑL‰ÿè9–àÿAUA9ÄDLàAEAL$AƒÅ‰E´M…ö„ ‹On 1ÿ‰M°‰ÃÁë ÃD‰èÁè ÑûDèÑø)Ëvn ‰ÂÁê ‰ÈÁè ÑúÈÑø)ÂA‰×èÂàÿD‰ø‹M°D‰ê‰Æ‰ß‰E°Eè™àÿHƒ}¸ t‹u°‰ßƒÆèõ¦àÿH‹}¸è ’àÿƒÃD‰þ‰ßèߦàÿM…ö„† D‹m´H‹}¨A¹ ‰ÞE‰àD‰úD‰éDëè•–àÿ{þD‰þ誦àÿD‰æH=Q› 蛜àÿ{ÿD‰þè¦àÿH‹EÈdH+%( uhHƒÄ8D‰æL‰÷[A\A]A^A_]éhœàÿ „ ‰U´A‰Åéðþÿÿ D H‹EÈdH+%( u(H‹}¨HƒÄ8E‰àD‰éD‰ú‰ÞA¹ [A\A]A^A_]éù•àÿè´‘àÿ @ ó úUH‰ñH‰åAUI‰õ¾ ATI‰üH}àL‰âHƒìdH‹%( H‰Eè1Àèוàÿ…À~kL%¼[n L‹màL‰çèàûÿHMò L‰îH={÷ èªýÿÿèÕ«àÿL‰çè-ûÿ1ÿèÖóÿÿH‹}àA‰ÄèŠàÿH‹EèdH+%( uSHƒÄD‰àA\A]]Ãf D H‹=‘n H &÷ HÞ« 1À¾ è×àÿL‰âL‰é¾ H‹=en A¼ èú£àÿëžèÃàÿ ó úUH‰ñH‰åAUI‰õ¾ ATI‰üH}àL‰âHƒìdH‹%( H‰Eè1Àèç”àÿ…À~kL%ÌZn L‹màL‰çèðûÿH]ñ L‰îH=’ö èºüÿÿèåªàÿL‰çè=ûÿ1ÿèæòÿÿH‹}àA‰Ä蚌àÿH‹EèdH+%( uSHƒÄD‰àA\A]]Ãf D H‹=¡n H =ö Hîª 1À¾ èçŽàÿL‰âL‰é¾ H‹=un A¼ è £àÿëžèÓàÿ ó úUH‰åAVL5Zn AUI‰õATI‰üL‰÷HƒìdH‹%( H‰EØ1Àèûÿ1ÒL‰îL‰çèíûÿÿèªàÿH‹EØdH+%( uHƒÄL‰÷A\A]A^]éVûÿèaàÿó úUH‰åAWA‰ÏAVI‰ÖAUI‰õATI‰üSH ŒYn H‰ßHƒìdH‹%( H‰EÈ1Àè¡ûÿL‰çL‰òL‰îèsûÿÿèž©àÿH‰ßèöûÿH‹EÈdH+%( uHƒÄD‰ÿ[A\A]A^A_]éñÿÿèÜŽàÿff. „ ó úUH‰åAUL-Yn ATI‰üL‰ïHƒìdH‹%( H‰Eè1Àè ûÿH=Ôô H…ï L‰æèéúÿÿè©àÿL‰ïèlûÿH‹EèdH+%( uHƒÄ1ÿA\A]]éýðÿÿèXŽàÿ „ ó úUH‰åAUL-Xn ATI‰üL‰ïHƒìdH‹%( H‰Eè1ÀèŸûÿ1ÿHWô L‰æènúÿÿ虨àÿL‰ïèñûÿH‹EèdH+%( uHƒÄ1ÿA\A]]é‚ðÿÿèÝàÿf. „ ó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉÃèŸàÿff. „ @ ó úUH‰åAWI‰÷AVL5ÊWn AUL-a[n ATI‰üL‰÷HƒìdH‹%( H‰EØ1ÀèÑûÿ¾ L‰âL‰ùHc=/_n H)þLïèd‹úÿ‹ _n Æ÷Zn A‰Ä‰ _n ƒêHcÒA€| t.L‰÷èöûÿH‹EØdH+%( u0HƒÄD‰àA\A]A^A_]Ãf D L‰ïèØKþÿèc§àÿǹ^n ë¹èÂŒàÿfó úU1öH‰åATI‰üHƒìdH‹%( H‰Eè‹ê n xÿèò àÿ1ÿ苇àÿ‹5 n L‰çèÝ–àÿè§àÿH‹EèdH+%( uL‰æL‹eøº H=æVn Éé ÉïÿèKŒàÿff. „ ó úUH‰åHƒìdH‹%( H‰EøHÀŸm H‰i™m H‹EødH+%( u ÉH=• éýJþÿèø‹àÿ „ ó úU¾ H‰åHƒì‹q n dH‹%( H‰EøH‹G JþHcÉH9Èr1ÒH÷ñH‰ÆfHnÆflÀGH‹EødH+%( uÉÃè’‹àÿfó úUH‰åAUATHƒìdH‹%( H‰Eè1À‹«ll …À~w1ÿL-®Un èiíÿÿL‰ïèÑûÿ‹› n 1ÿA‰ÄAÁì AÄè:†àÿAÑü‹ É n 1öAƒìA¸ º D‰ç蘈àÿ裥àÿH‹EèdH+%( u-HƒÄL‰ïA\A]]éãûÿ H‹EèdH+%( u HƒÄA\A]]ÃèÒŠàÿfó úUH‰åAWAVAUATSHì¸ dH‹%( H‰EÈ1À‹ãkl …ÀŽç Hƒ H‰û„Ù €( L‹7…ð 1ÿL-ÇTn è‚ìÿÿL‰ïèêûÿ‹´n 1ÿA‰ÄAÁì AÄèS…àÿAÑü‹ ân 1öE|$þº AƒìD‰ÿè"ˆàÿ¾ D‰ÿè…žàÿL‰÷è‰àÿ‹¯n A¸ D‰çº ¾ Hþè|‡àÿ¿5 èò„àÿ‹„n 1ÒD‰çA¸ ¾ ƒèH˜H¯CH÷s º H‰ÁèA‡àÿèL¤àÿL‰ïè¤ûÿH‹EÈdH+%( upHĸ [A\A]A^A_]à H‹WL¥ ÿÿÿ¾ L@ÿÿÿL‰çLµ`ÿÿÿèŒúÿH‹S L‰ï¾ è ŒúÿH‹ M‰éM‰àHžï ¾d L‰÷1Àèʇúÿéµþÿÿè0‰àÿó úUH‰åHƒìdH‹%( H‰EøHÐœm H‰‰–m H‹EødH+%( uÉÃèóˆàÿ ó úUH‰÷E1ɹ º H5zî H‰åAVAULuÐATM‰ðE1äHƒìdH‹%( H‰EØ1Àèàÿ…ÀtkH‹}Ð1öè:àÿÇEÐ I‰ÄH…ÀtQH‹@(H‹xH…ÿtfL‹o 1ÒM…ít H‹p(誶òÿL‰òL‰ïH‰Æè\?÷ÿ‹UÐI‰ÅH=¯î L‰î1ÀèÕžàÿL‰ïI‰Äèš„àÿH‹EØdH+%( uHƒÄL‰àA\A]A^]à @ E1í1Òë»è ˆàÿff. „ ó úUH‰÷¹ º H5wî H‰åATE1äLMØLEàHƒì(dH‹%( H‰Eè1Àè/œàÿ…ÀtCH‹}à1öèPàÿI‰ÄH…Àt0H‹@8H…ÀtgH‹€8[ H…Àt[€8 ¾ t)H=Ü®d 1Àè žàÿI‰ÄH‹EèdH+%( u8L‰àL‹eøÉÃH‹}Øè àÿ1ÒH‰ÆI‹D$8H‹¸8[ èÑEøÿ‰Æë´ D ¾ÿÿÿÿë¨è,‡àÿff. „ ó úUH‰÷E1ɹ º H5ªì H‰åHƒìdH‹%( H‰Eø1ÀLEðèU›àÿ…ÀtAH‹}ð1öèvŽàÿH‰ÇH…Àt.èiûôÿ‰ÆH‹EødH+%( u+ÉH= ®d 1Àé9àÿf „ H‹EødH+%( uÉ1ÀÃ舆àÿ „ ó úUH‰÷E1ɹ º H5 ì H‰åHƒìdH‹%( H‰Eø1ÀLEð赚àÿ…ÀtAH‹}ð1öèÖàÿH‰ÇH…Àt.è úôÿ‰ÆH‹EødH+%( u+ÉH=jd 1À陜àÿf „ H‹EødH+%( uÉ1ÀÃèè…àÿ „ ó úUH‰÷E1ɹ º H5jë H‰åHƒìdH‹%( H‰Eø1ÀLEðèšàÿ…ÀtAH‹}ð1öè6àÿH‰ÇH…Àt.è©øôÿ‰ÆH‹EødH+%( u+ÉH=ʬd 1Àéù›àÿf „ H‹EødH+%( uÉ1ÀÃèH…àÿ „ ó úUH‰÷E1ɹ º H5Êê H‰åHƒì dH‹%( H‰Eø1ÀLEðèu™àÿ…À„ H‹}ð1öè’ŒàÿH…ÀtUH‹xHƒ? ··” t)f…öuWH‹P(H‹2H‹H…Òt!H‹RHH‰Eèè+“ãÿH‹EèH‹x··” f…öu'Hƒn Hn H‹UødH+%( u-Éà € H‹EødH+%( uÉHÇŸ é¡àÿ @ 1ÀëÄèW„àÿ € ó úUH‰÷E1ɹ º H5Úé H‰åAVAULuÐATM‰ðE1äHƒì(dH‹%( H‰EØ1Àèy˜àÿ…À„• H‹}Ð1öè–‹àÿÇEÌ ÇEÐ I‰ÄH…ÀttH‹@(L‹hM…í„— M‹e M…ät~H‹p(L‰ïèú±òÿHUÌL‰çH‰Æè«:÷ÿI‰ÅH…Àt{‹uÌL‰òH‰ÇèÕD÷ÿLcEЋUÌI‰ÄL‰áH=æé L‰î1ÀèšàÿL‰ïI‰ÄèÌàÿH‹EØdH+%( uAHƒÄ(L‰àA\A]A^]Ãf D E1í1ÒE1Àë³f D E1ä1ÒE1Àë£f D LcEЋUÌE1äë‘èƒàÿ € ó úU¾õ H=ï–m H‰åATHƒìdH‹%( H‰Eè1Àè2|àÿHKn H5kÉ H‰ÇI‰ÄèI~àÿH‹EèdH+%( u L‰àL‹eøÉÃ謂àÿf. „ fUH(B H‰ñH‰åSHƒìdH‹%( H‰Eè1ÀHcÇHÐ1Ò€8 HEÐH‰ @ H‰ÂHƒÀ€xÿ uó€z º HEÐH‰Q f. „ H‰ÂHƒÀ€xÿ uó€z º HEÐH‰QfH‰ÂHƒÀ€xÿ uó€z º HEÐH‰QfH‰ÂHƒÀ€xÿ uó€z º HEÐH‰QfH‰ÂHƒÀ€xÿ uó1Û€x0•Ã€z0•Â€x ˆ×HP¸ HEÂf‰Y@H‰A8 „ H‰ÐHƒÂ€zÿ uó€x ¸ HDÐH‰Q(H‹EèdH+%( uH‹]øÉÃèhàÿ „ UH‰åAWAVI‰þAUATSHƒì(dH‹%( H‰EÈ1À€=fSn tH9=USn H‹FSn „£ L‰÷èˆ ôÿI‰ÇH…À„ €=Sn …§ H ¨Mk E1äë H‹{L‰þHƒÃ0è ¬ýÿ…À„¸ H‹M‰åIƒÄH…ÀuÙH‹=ÊRn H‰E¸è}àÿH‹E¸fIn×ƹRn fHnÀflÂ)™Rn fHnÀfInÎƸRn flÁ)Rn H‹UÈdH+%( uuHƒÄ([A\A]A^A_]à € H‹=YRn H‰Æè àÿ…À…BÿÿÿH‹:Rn L‰ÿH‰E¸èŽ|àÿH‹E¸ë „ KDm H ÄLk HÁàHÈé?ÿÿÿ „ 1Àé`ÿÿÿèôàÿ @ ó úUH‰åAWI‰ÏAVI‰þAULm€ATSHƒìxH‰µhÿÿÿ‹wH‰•xÿÿÿdH‹%( H‰EÈ1ÀHÇ…pÿÿÿ …ö„Ü f D L‹¥pÿÿÿH? IÁäM&Ict$ HÆH‹…hÿÿÿH…À„Ë H‰ÇèC4ôÿ„À„} IcD$ H ß> fïÀA‹T$)E°HÈHÇEÀ H‰E°)E€)E)E …Òta1ÛI‹$‰ØL‰î‹<‚èoüÿÿHƒ}€ tH‹…xÿÿÿL‰úL‰öL‰ïÿÐ…Àu2ƒÃA;\$rÈHƒ½hÿÿÿ u Hƒ…pÿÿÿA‹FH‹pÿÿÿH9ȇ*ÿÿÿ1ÀH‹UÈdH+%( u@HƒÄx[A\A]A^A_]ÃfA‹D$fïÀHÇEÀ )E°)E€H‰u°)E)E …À…Pÿÿÿë“èl~àÿff. „ ó úUH‰åAWAVAUATSHìˆ H‰µ`ÿÿÿH‰•hÿÿÿH‰XÿÿÿL‰…PÿÿÿdH‹%( H‰EÈ1À‹G…À„2 I‰ýE1äëdf. „ H‹µhÿÿÿèàÿ…Àˆë …N Hƒ½Xÿÿÿ „P H‹•PÿÿÿH‹…XÿÿÿL‰îL‰ÿÿÐ=üÿÿ…1 A‹EIƒÄL9à†Æ M‰æL=,= H‹½`ÿÿÿIÁæMu Icv Lþèa2ôÿ„ÀtÆI‹A‹^fïÀH‰…xÿÿÿIcF )E°LøHÇEÀ H‰E°)E€)E)E ƒëxŒHƒ½hÿÿÿ L}€teE1öL}€B3H‹xÿÿÿL‰þÑø‰…tÿÿÿH˜‹<ènúÿÿH‹}€H…ÿ…ÿÿÿD‹µtÿÿÿAƒÆD9ó}ÃA‹EIƒÄL9à‡:ÿÿÿ¸üÿÿëSf „ H‹•xÿÿÿÑûL‰þHcË<‚I‰ÆèúÿÿHƒ}€ „ÅþÿÿA^ÿE…öuÒéæþÿÿ D ‹tÿÿÿƒëë— D 1ÀH‹UÈdH+%( uHĈ [A\A]A^A_]Ãè`|àÿó úUH‰åAWAVAUATSHƒìdH‹%( H‰EÈ1À‹G…ÀtuI‰þI‰ôE1ÿE1íf „ L‰ûH¦; L‰çHÁãI Hcs HÆèà0ôÿ„Àt‹CIÅA‹FIƒÇL9øwÉH‹EÈdH+%( u HƒÄL‰è[A\A]A^A_]à „ E1íëÒè¶{àÿf D ó úUH‰åAWAVI‰ÖAUATSHì˜ H‰µXÿÿÿ‹WdH‹%( H‰EÈ1À…Ò„< H…hÿÿÿI‰üE1ÿHÇ…Pÿÿÿ H‰…Hÿÿÿ D L‹PÿÿÿI‹ $L‰ø¹ H‹½HÿÿÿIÁáóH«LËH=µ: HcC HøH‰…`ÿÿÿ‹C…À„º E1íf „ H‹D‰èH ƒ: Hc‚L‰úHÈ€8 HEÐH‰•hÿÿÿ H‰ÂHƒÀ€xÿ uó€z L‰úHEÐH‰•pÿÿÿf „ H‰ÂHƒÀ€xÿ uó€z L‰þHEðH‰µxÿÿÿH‰ÂHƒÀ€xÿ uó€z L‰úHEÐH‰U€ @ H‰ÂHƒÀ€xÿ uó€z L‰úHEÐH‰U˜ @ H‰ÂHƒÀ€xÿ uó€z L‰úHEÐH‰U @ H‰ÂHƒÀ€xÿ uó€z L‰úHEÐH‰Uˆ @ H‰ÂHƒÀ€xÿ uó€z L‰úHEÐH‰U @ H‰ÂHƒÀ€xÿ uó€z L‰úHEÐH‰U¨ @ H‰ÂHƒÀ€xÿ uó€z L‰úHEÐH‰U° @ H‰ÂHƒÀ€xÿ uó¾R¾@JЃè0fnÁfnÈfbÁfÖE¸H…ötH‹…XÿÿÿH½`ÿÿÿL‰òL‰æÿÐ…Àu/AƒÅD;k‚WþÿÿA‹T$Hƒ…PÿÿÿH‹Pÿÿÿ‰ÐH9؇èýÿÿ1ÀH‹UÈdH+%( uHĘ [A\A]A^A_]Ãèyàÿó úUH‰åAVAUATSH‰ûHƒìdH‹%( H‰EØ1Àè†÷ÿÿH…ÀtqI‰ÆH…ÛtD‹@E1íL%\8 …ÀuëVf D A‹FIƒÅL9èvCL‰êH‰ßHÁâIVHcr Læèy-ôÿ„ÀtÕIFH‹UØdH+%( uHƒÄ[A\A]A^]à D 1ÀëÛègxàÿ € ó úUH‰åAVAUATSH‰ûHƒìdH‹%( H‰EØ1ÀèÖöÿÿH…ÀtqI‰ÆH…ÛtD‹@(E1íL%¬7 …ÀuëVf D A‹F(IƒÅL9èvCL‰êH‰ßHÁâIV Hcr LæèÉ,ôÿ„ÀtÕIF H‹UØdH+%( uHƒÄ[A\A]A^]à D 1ÀëÛè·wàÿ € ó úUH‰åAUI‰õATI‰üH=š SH ?Dk HƒìdH‹%( H‰EØ1Àëf. „ H‹{0HƒÃ0H…ÿt L‰æè‡àÿ…ÀuçH‹{L‰îè‹¢ýÿ…Àu×H{H‹EØdH+%( uHƒÄH‰ø[A\A]]Ãè!wàÿó úUH‰åAUI‰õATI‰üH= SH ¯Ck HƒìdH‹%( H‰EØ1Àëf. „ H‹{0HƒÃ0H…ÿt L‰æ苆àÿ…ÀuçH‹{L‰îèû¡ýÿ…Àu×H{ H‹EØdH+%( uHƒÄH‰ø[A\A]]Ãè‘vàÿó úUº H‰åAWI‰÷AVL55Ck AULm€ATSHƒìhH‰½xÿÿÿdH‹%( H‰EÈ1Àf…Ò„® HÇ…pÿÿÿ D L‹¥pÿÿÿH º5 fïÀIÁäM&IcD$ )E°HÇEÀ HÈ)E€H‰E°A‹D$)E)E …Àt>1ÛI‹$‰ØL‰î‹<‚è?óÿÿHƒ}€ tH‹…xÿÿÿL‰úL‰öL‰ïÿÐ…ÀuBƒÃA;\$rÈA‹VHƒ…pÿÿÿH‹pÿÿÿ‰ÐH9Á‚bÿÿÿIƒÆ0Iƒ~ð t A‹Vé6ÿÿÿ1À @ H‹UÈdH+%( uHƒÄh[A\A]A^A_]Ãè]uàÿff. „ fó úUH‰åAUI‰ýATI‰ôSH Bk HƒìdH‹%( H‰EØ1Àë HƒÃ0Hƒ{à tL‰âL‰îH‰ßèWùÿÿ…ÀtãH‹UØdH+%( u HƒÄ[A\A]]Ãèätàÿ @ ó úUH‰þH=³ H‰åHƒìdH‹%( H‰Eø1Àèv„àÿº …ÀH Ak HEÂH‹UødH+%( uÉÃèŽtàÿff. „ ó úUH‰åAWL=Ç@k AVI‰öAUATL%oYk SHƒìhH‰½xÿÿÿdH‹%( H‰EÈ1À @ IcD$ H Ä3 fïÀHÇEÀ )E°HÈ)E€H‰E°A‹D$)E)E …Àt@1ÛLm€fI‹$‰ØL‰î‹<‚èOñÿÿHƒ}€ tH‹…xÿÿÿL‰òL‰þL‰ïÿÐ…Àu"ƒÃA;\$rÈIƒÄHýXk L9à…tÿÿÿ1ÀfH‹UÈdH+%( uHƒÄh[A\A]A^A_]Ãèsàÿff. „ fó úUH‰åHƒìdH‹%( H‰Eø1ÀH‹EødH+%( uÉH‰òH‰þH=°?k é“÷ÿÿè>sàÿff. „ ó úUH‰åAWA¿y AVE1öAUI‰ý¿Ù’P ATL%˜2 S»y HƒìdH‹%( H‰EÈ1Àë# D D{ÿE9÷|1C 7H Éa ‰ØÑøH˜Hc<ÁLçL‰îÑûè}‚àÿ…Àt1yÏDsE9þ~Ï1ÀH‹UÈdH+%( u)HƒÄ[A\A]A^A_]Ãf D HcÛH®Èa HcDØLàëÈèoràÿó úUH‰åH‰}ø‰uôH‹EøHÇ@ H‹EøHÇ@ H‹EøÇ@ H‹Eø‹PH‹Eø‰H‹Eø‹Uô‰P]Ãó úUH‰åHƒì@H‰}ȉuÄH‹EÈ‹P‹EÄЉEÜ‹EÜH˜HÁàH‰Eà‹EÜH˜HÁàH‰EèH‹EÈH‹@H‹UèH‰ÖH‰Çè kàÿH‰EðHƒ}ð u ¸ôÿÿÿéÁ H‹EÈH‹@H‹UàH‰ÖH‰ÇètkàÿH‰EøHƒ}ø uH‹EðH‰Çèímàÿ¸ôÿÿÿé‰ ‹EÄH˜HÅ H‹EÈ‹@H˜H Å H‹EðHȾ H‰ÇèQràÿ‹EÄH˜HÁàH‰ÂH‹EÈ‹@H˜HÁàH‰ÁH‹EøHȾ H‰Çè!ràÿH‹EÈ‹U܉PH‹EÈH‹UðH‰PH‹EÈH‹UøH‰P¸ ÉÃó úUH‰åHƒì ‰}ì‰uè¾ ¿ è‡àÿH‰EøHƒ}ø t5‹UìH‹Eø‰ÖH‰Çè˜þÿÿ…ÀtH‹EøH‰Çè màÿHÇEø ë H‹Eø‹Uè‰PH‹EøÉÃó úUH‰åHƒìH‰}øH‹EøH‹@H‰ÇèÑlàÿH‹EøH‹@H‰ÇèÁlàÿH‹Eø¾ H‰ÇèáýÿÿÉÃó úUH‰åHƒìH‰}øH‹EøH‰Çè ÿÿÿH‹EøH‰Çè…làÿÉÃó úUH‰åHƒì0H‰}è‰uä‰Ð‰MÜf‰EàH‹Eè‹ ‰EüH‹Eè‹H‹Eè‹@9Âu H‹Eè‹PH‹Eè‰ÖH‰Çè´ýÿÿ…Ày¸ôÿÿÿëjH‹EèH‹PH‹Eè‹ H˜HÁàH‹Eä‰H‹EèH‹PH‹Eè‹ H˜HÁàH·Eàf‰BH‹EèH‹PH‹Eè‹ H˜HÁàH‹E܉BH‹Eè‹ PH‹E艋EüÉÃó úUH‰åHƒì0H‰}è‰uäH‰UØH‹EØ‹ 9Eä| ¸êÿÿÿéŽ H‹EØH‹P‹EäH˜HÁàHÐH‰EøH‹EØH‹P‹EäH˜HÁàHЋHH‹Eø·@¿ÐH‹Eø‹0H‹EèH‰ÇèÆþÿÿ‰Eôƒ}ô x6H‹EØH‹P‹EäH˜HÁàHÂH‹EèH‹H‹EôH˜HÁàHÁH‹H‹RH‰H‰Q‹EôÉÃó úUH‰åHƒì0H‰}è‰ðH‰UØH‰MÐf‰EäÇEü H‹Eè‹ …Àu ¸ éà ÇEø é H‹EèH‹P‹EøH˜HÁàHз@f…À„œ H‹EèH‹P‹EøH˜HÁàHз@f#Eäf…ÀtWHƒ}Ø tH‹UЋMøH‹EèL‹E؉ÎH‰ÇAÿÐH‹EèH‹P‹EøH˜HÁàHÐfÇ@ H‹UèH‹J‹UøHcÒHÁâHÊ·@f‰Bë%H‹EèH‹P‹EøH˜HÁàHЋ@ƒà…ÀuƒEüëƒEøH‹Eè‹ 9EøŒ/ÿÿÿ‹EüÉÃó úUH‰åHƒìH‰}ø‰uôH‹Eø‹ HcÈH‹EøH‹@‹UôH‰ÎH‰Çè×màÿÉÃó úUH‰åHƒì H‰}èH‰uàH‹Eè‹H‹EàH °wd H‰ÎH‰Ç¸ è jàÿ‰EüÇEø ëPH‹EèH‹P‹EøH˜HÁàHЋƒ}ø t Hwwd ëHqwd H‹}à‰ÑH‰ÂHbwd H‰Æ¸ èËiàÿEüƒEøH‹Eè‹ 9Eø|¥H‹EàH=wd H‰ÖH‰Ç¸ èžiàÿ‹UüÐÉÃUH‰åH‰}ø‰uôH‰Uè‰MðH‹Eø‹Uô‰H‹Eø‹Uð‰PH‹EøH‹UèH‰PH‹EøH‹UèH‰PH‹EøH‹UèH‰PH‹EøÇ@ H‹EøÆ@$ ]ÃUH‰åHƒì0H‰}ØdH‹%( H‰Eø1ÀH‹EØH‹@H‰EàH‹Eض@$„Àt ¸ÿÿÿÿé H‹EØH‹@H9Eà…ð H‹EØ‹@ …À„ƒ HÇEð H‹EØ‹ ‰EðfÇEô H‹EØ‹P HEð¾ H‰Çè+làÿH˜H‰EèHƒ}è u èé€àÿÇ n Hƒ}è ~ ·Eö˜ƒà…ÀuèË€àÿÇ HÇEèÿÿÿÿHƒ}è H‹EØÆ@$¸ÿÿÿÿëxH‹EØ‹@‰ÂH‹EØH‹HH‹EØ‹ H‰Î‰ÇèFxàÿH‰EèHƒ}è H‹EØÆ@$¸ÿÿÿÿë=H‹EØH‹@H‰EàH‹EØH‹PH‹EèHÂH‹EØH‰PH‹EàHPH‹EØH‰PH‹Eච¾ÀH‹UødH+%( tèËjàÿÉÃUH‰åSHìØ H‰½8ÿÿÿH‰µ0ÿÿÿH‰•(ÿÿÿ‰$ÿÿÿdH‹%( H‰Eè1ÀÇ…@ÿÿÿ HÇ…Hÿÿÿ HÇ…Pÿÿÿ Ç…Dÿÿÿ H‹…0ÿÿÿH‹ H‰Çè·fàÿéA H‹…8ÿÿÿH‰Çè þÿÿ‰…Dÿÿÿƒ½Dÿÿÿ ˆ3 ½@ÿÿÿ€ …ñ H‹…PÿÿÿH€ H‹…HÿÿÿH‰ÖH‰ÇèÐcàÿH‰…XÿÿÿHƒ½Xÿÿÿ „Á H‹…XÿÿÿH‰…HÿÿÿH‹•HÿÿÿH‹…PÿÿÿHÐH‹`ÿÿÿH‹hÿÿÿH‰H‰XH‹pÿÿÿH‹xÿÿÿH‰HH‰XH‹M€H‹]ˆH‰H H‰X(H‹MH‹]˜H‰H0H‰X8H‹M H‹]¨H‰H@H‰XHH‹M°H‹]¸H‰HPH‰XXH‹MÀH‹]ÈH‰H`H‰XhH‹MÐH‹]ØH‰HpH‰XxHƒPÿÿÿ€Ç…@ÿÿÿ ‹…@ÿÿÿP‰•@ÿÿÿ‹•DÿÿÿH˜ˆ”`ÿÿÿ‹…Dÿÿÿ;…$ÿÿÿ…þÿÿë‹…@ÿÿÿHcÐH‹…PÿÿÿHÐHPH‹…HÿÿÿH‰ÖH‰Çè£bàÿH‰…XÿÿÿHƒ½Xÿÿÿ „— H‹…XÿÿÿH‰…Hÿÿÿ‹…@ÿÿÿHcÐH‹HÿÿÿH‹…PÿÿÿHÁH…`ÿÿÿH‰ÆH‰Ïè$bàÿ‹…@ÿÿÿHcÐH‹…PÿÿÿHÂH‹…HÿÿÿHÐÆ ‹…@ÿÿÿH˜H…PÿÿÿH‹…0ÿÿÿH‹•HÿÿÿH‰H‹…(ÿÿÿH‹•PÿÿÿH‰H‹…Pÿÿÿë(ëH‹…HÿÿÿH‰ÇèwdàÿH‹…0ÿÿÿHÇ HÇÀôÿÿÿH‹UèdH+%( tèîgàÿH‹]øÉÃó úUH‰åHƒìH…ám H‰EøH‹EøH‰Çè ÉÃó úUH‰åHƒìH`ám H‰EøH½ÿÿÿH‰ÆHÓ9n H‰Çè#gàÿH‹EøH‰Çè‡ ÉÃó úUH‰åHƒìè±ÿÿÿH‰EðHám H‰EøHƒ}ð tH‹Eðë H‹EøH‰Çè¼ ÉÃó úUH‰åèzÿÿÿH…À•À]Ãó úUH‰åHƒìH2ám H‰EøH‹EøH‰Çè\ ÉÃó úUH‰åHƒìH ám H‰EøH½ÿÿÿH‰ÆH$9n H‰ÇèpfàÿH‹EøH‰ÇèÔ ÉÃó úUH‰åHƒìè±ÿÿÿH‰EðHÆàm H‰EøHƒ}ð tH‹Eðë H‹EøH‰Çè ÉÃó úUH‰åèzÿÿÿH…À•À]Ãó úUH‰åHƒìHßàm H‰EøH‹EøH‰Çè© ÉÃó úUH‰åHƒìHºàm H‰EøH½ÿÿÿH‰ÆHu8n H‰Çè½eàÿH‹EøH‰Çè! ÉÃó úUH‰åHƒìè±ÿÿÿH‰EðHsàm H‰EøHƒ}ð tH‹Eðë H‹EøH‰ÇèV ÉÃó úUH‰åèzÿÿÿH…À•À]Ãó úUH‰åHƒìHŒàm H‰EøH‹EøH‰Çèö ÉÃó úUH‰åHƒìHgàm H‰EøH½ÿÿÿH‰ÆHÆ7n H‰Çè eàÿH‹EøH‰Çèn ÉÃó úUH‰åHƒìè±ÿÿÿH‰EðH àm H‰EøHƒ}ð tH‹Eðë H‹EøH‰Çè£ ÉÃó úUH‰åèzÿÿÿH…À•À]Ãó úUH‰åHƒìH9àm H‰EøH‹EøH‰ÇèC ÉÃó úUH‰åHƒìHàm H‰EøH½ÿÿÿH‰ÆH7n H‰ÇèWdàÿH‹EøH‰Çè» ÉÃó úUH‰åHƒìè±ÿÿÿH‰EðHÍßm H‰EøHƒ}ð tH‹Eðë H‹EøH‰Çèð ÉÃó úUH‰åèzÿÿÿH…À•À]Ãó úUH‰åHƒìHæßm H‰EøH‹EøH‰Çè ÉÃó úUH‰åHƒìHÁßm H‰EøH½ÿÿÿH‰ÆHh6n H‰Çè¤càÿH‹EøH‰Çè ÉÃó úUH‰åHƒìè±ÿÿÿH‰EðHzßm H‰EøHƒ}ð tH‹Eðë H‹EøH‰Çè= ÉÃó úUH‰åèzÿÿÿH…À•À]Ãó úUH‰åHì Hƒ $ Hì H‰½hïÿÿdH‹%( H‰Eø1ÀH½nd H‰ÆHµnd H‰ÇèLzàÿH‰…xïÿÿHƒ½xïÿÿ ui¸ é¥ H‹…hïÿÿH‹H…€ïÿÿH‰ÖH‰Çèõràÿ…Àu?H…ðïÿÿH‰Çè²[àÿH‰ÂH‹…hïÿÿH‰PH‹…xïÿÿH‰Çè¥fàÿH‹…hïÿÿH‹@H…À•ÀëFH€ïÿÿH•ðïÿÿH‹…xïÿÿH5$nd H‰Ç¸ èù^àÿƒø„oÿÿÿH‹…xïÿÿH‰ÇèQfàÿ¸ H‹UødH+%( tè˜bàÿÉÃó úUH‰åHì H‰½xÿÿÿH‰µpÿÿÿdH‹%( H‰Eø1ÀHU€H‹…xÿÿÿH‰ÖH‰ÇèÄyàÿ…Ày¸þÿÿÿëH‹E€H9…pÿÿÿt¸þÿÿÿë¸ H‹UødH+%( tè bàÿÉÃó úUH‰åHƒì H‰}èH‹EèH‹@H‰EøëXH‹EèH‹P@H‹EøH‹ H‰ÖH‰ÇèLÿÿÿ…Àu5H‹EøH‹ H‰Çè_ZàÿH‰ÂH‹EèH‰PH‹EèH‹@H…Àu¸ ë ¸ ëHƒEøH‹EøH‹ H…Àuœ¸ ÉÃó úUH‰åHƒìH‰}øH‰uðë#H‹Eø¶ ¾À‰Çèz]àÿ‰ÂH‹EøˆHƒEøHƒmðHƒ}ð uÖÉÃó úUH‰åAWAVAUATSHƒìHH‰}˜dH‹%( H‰EÈ1ÀH‰àH‰ÃH‹E˜H‹ H‰Çè dàÿH‰E¨H‹E¨HƒÀH‰ÂHƒêH‰U°I‰ÆA¿ I‰ÄA½ º HƒêHо º H÷öHkÀH‰ÁHá ðÿÿH‰âH)ÊH9ÔtHì HƒŒ$ø ëéH‰Ââÿ H)ÔH‰Ââÿ H…Òt%ÿ HƒèHàHƒ H‰àHƒÀ H‰E¸H‹E˜H‹H‹U¨H‹E¸H‰ÎH‰ÇèôYàÿH‹U¨H‹E¸H‰ÖH‰Çè°þÿÿH‹U¸H‹E¨HÐÇ _PATfÇ@H H‹E¸H‰ÇèþlàÿH‰EÀHƒ}À u¸ ë0H‹EÀH‰ÇèXàÿH‰ÂH‹E˜H‰PH‹E˜H‹@H…Àu¸ ë¸ H‰ÜH‹UÈdH+%( tèÅ_àÿHeØ[A\A]A^A_]Ãó úUH‰åHƒìH‰}øH‹EøH‰ÇèMþÿÿƒð„Àt[H‹EøH‰Çèmýÿÿƒð„ÀtHH‹EøH‰Çè¾ûÿÿƒð„Àt5H‹EøH‹@H…Àt]H kd H‰Áº÷ Hµjd H‰ÆH³jd H‰ÇèÈZàÿH‹EøH‹@H…Àu(HÔjd H‰Áºù H€jd H‰ÆHˆjd H‰Çè“ZàÿÉÃó úUH‰åH‰}øH‹EøH‹@]Ãó úUH‰åAWAVAUATSHƒì8H‰}¨dH‹%( H‰EÈ1ÀH‰àH‰ÃH‹E¨H‹ H‰Çè½aàÿH‰E°H‹E°HƒÀH‰ÂHƒêH‰U¸I‰ÆA¿ I‰ÄA½ º HƒêHо º H÷öHkÀH‰ÁHá ðÿÿH‰âH)ÊH9ÔtHì HƒŒ$ø ëéH‰Ââÿ H)ÔH‰Ââÿ H…Òt%ÿ HƒèHàHƒ H‰àHƒÀ H‰EÀH‹E¨H‹H‹u°H‹EÀH‰ÑHxid H‰Ç¸ è¥càÿH‹U°H‹EÀH‰ÖH‰ÇèAüÿÿH‹EÀH‰Çè¦jàÿH…Àu H‹E¨H‹@H‹ H‰ÜH‹UÈdH+%( tèŸ]àÿHeØ[A\A]A^A_]Ãó úUH‰åHƒì H‰}èH‹EèHƒÀH‰Çèà\àÿH‹EèH‰ÇèdþÿÿH‰EøHƒ}ø uwH‹EèH‰ÇècþÿÿH‰EøH‹EèH‹H‹EøA¸ ¹ H‰Æ¿ èÖZàÿ…ÀuCH‹EèH‹P@H‹EøH‰ÖH‰Çèuúÿÿ…Àu(H‹EøH‰Çè‹UàÿH‰ÂH‹EèH‰PH‹EèH‹@H‰EøëëH‹EèHƒÀH‰Çè^[àÿH‹EøÉÃó úUH‰åHƒìpH‰}˜H‰udH‹%( H‰Eø1ÀH‹E˜¾ H‰Ç¸ èÿxàÿ‰E¬ÇE¨ÿÿÿÿƒ}¬ y¸ÿÿÿÿëAHM°‹E¬º@ H‰Î‰ÇèriàÿH…À~HE°H‰Çè¡]àÿH‹U‰ÇE¨ ‹E¬‰Çè:Zàÿ‹E¨H‹UødH+%( tè#\àÿÉÃó úUH‰åHƒÄ€H‰}˜H‰u‰UŒdH‹%( H‰Eø1ÀH‹E˜¾ H‰Ç¸ èUxàÿ‰E¬ÇE¨ÿÿÿÿƒ}¬ y¸ÿÿÿÿëWHM°‹E¬º@ H‰Î‰ÇèÈhàÿH…À~/‹UŒHE°¾ H‰ÇèojàÿH‹UH‰H‹EH‹ HƒøÿtÇE¨ ‹E¬‰ÇèzYàÿ‹E¨H‹UødH+%( tèc[àÿÉÃó úUH‰åHƒìH‰}øH‰uðH‹MðH‹Eøº H‰ÎH‰ÇèÿÿÿÉÃó úUH‰åHƒìH‰}øH‰uðH‹MðH‹Eøº H‰ÎH‰ÇèæþÿÿÉÃó úUH‰åHìð H‰½(ÿÿÿH‰µ ÿÿÿH‰•ÿÿÿdH‹%( H‰Eø1ÀH‹…(ÿÿÿ¾ H‰Ç¸ è)wàÿ‰…@ÿÿÿ‹…@ÿÿÿ…Àyèôoàÿ‹ ÷ØéŸ ‹µ@ÿÿÿH•pÿÿÿH…@ÿÿÿ¹€ H‰ÇèãíÿÿH‹… ÿÿÿHÇ H‹•ÿÿÿH‹µ ÿÿÿH…@ÿÿÿ¹ÿÿÿÿH‰Çèïÿÿ‰…<ÿÿÿƒ½<ÿÿÿ y"H‹… ÿÿÿH‹ H‰Çè‰VàÿH‹… ÿÿÿHÇ ë Ç…<ÿÿÿ ‹…@ÿÿÿ‰ÇèXàÿ‹…<ÿÿÿH‹UødH+%( tèèYàÿÉÃó úUH‰åHƒìpH‰}˜‰u”dH‹%( H‰Eø1ÀH‹E˜¾ H‰Ç¸ è vàÿ‰E¬ÇE¨ÿÿÿÿƒ}¬ y‹E¨ëN‹U”HE°H %ed H‰ÎH‰Ç¸ è‹oàÿHM°‹E¬º@ H‰Î‰ÇèEoàÿHƒø@uÇE¨ ‹E¬‰ÇèNWàÿ‹E¨H‹UødH+%( tè7YàÿÉÃó úUH‰åHì Hƒ $ Hƒì@H‰½ØïÿÿH‰µÐïÿÿH‰•ÈïÿÿdH‹%( H‰Eø1ÀèäñÿÿH‰…èïÿÿHƒ½èïÿÿ u¸ÿÿÿÿëTH‹ØïÿÿH‹•èïÿÿH…ðïÿÿI‰ÈH‰ÑHWdd ¾ H‰Ç¸ èh^àÿH‹•ÈïÿÿH‹ÐïÿÿH…ðïÿÿH‰ÎH‰ÇèƒýÿÿH‹UødH+%( tètXàÿÉÃó úUH‰åHì Hƒ $ Hƒì@H‰½ØïÿÿH‰µÐïÿÿ‰•ÌïÿÿdH‹%( H‰Eø1ÀèoðÿÿH‰…èïÿÿHƒ½èïÿÿ u¸ÿÿÿÿëSH‹ØïÿÿH‹•èïÿÿH…ðïÿÿI‰ÈH‰ÑH•cd ¾ H‰Ç¸ è¦]àÿ‹•ÌïÿÿH‹ÐïÿÿH…ðïÿÿH‰ÎH‰Çè¦ûÿÿH‹UødH+%( tè³WàÿÉÃó úUH‰åHƒìH‰}øH‰uðH‹MðH‹Eøº H‰ÎH‰ÇèÿÿÿÉÃó úUH‰åHƒìH‰}øH‰uðH‹MðH‹Eøº H‰ÎH‰ÇèåþÿÿÉÃó úUH‰åHì Hƒ $ Hƒì0H‰½ØïÿÿH‰µÐïÿÿdH‹%( H‰Eø1ÀèXïÿÿH‰…èïÿÿHƒ½èïÿÿ u¸ÿÿÿÿëMH‹ØïÿÿH‹•èïÿÿH…ðïÿÿI‰ÈH‰ÑH~bd ¾ H‰Ç¸ è\àÿH‹•ÐïÿÿH…ðïÿÿH‰ÖH‰ÇèîùÿÿH‹UødH+%( tè¢VàÿÉÃó úUH‰åHì Hƒ $ Hƒì@H‰½ØïÿÿH‰µÐïÿÿH‰•ÈïÿÿdH‹%( H‰Eø1ÀèœîÿÿH‰…èïÿÿHƒ½èïÿÿ u¸ÿÿÿÿëTH‹ØïÿÿH‹•èïÿÿH…ðïÿÿI‰ÈH‰ÑHÂad ¾ H‰Ç¸ èÓ[àÿH‹•ÈïÿÿH‹ÐïÿÿH…ðïÿÿH‰ÎH‰ÇèîúÿÿH‹UødH+%( tèßUàÿÉÃó úUH‰åHì Hƒ $ HƒìpH‰½˜ïÿÿH‰µïÿÿdH‹%( H‰Eø1ÀÇ…¤ïÿÿ èÖíÿÿH‰…¨ïÿÿHƒ½¨ïÿÿ u ¸ÿÿÿÿé H‹˜ïÿÿH‹•¨ïÿÿH…ðïÿÿI‰ÈH‰ÑHù`d ¾ H‰Ç¸ è [àÿH…ðïÿÿ¾ H‰Ç¸ è¡qàÿ‰…°ïÿÿ‹…°ïÿÿ…Àyèljàÿ‹ ÷Øé— ‹µ°ïÿÿH•àïÿÿH…°ïÿÿ¹ H‰Çè[èÿÿH…°ïÿÿH‰Çè«èÿÿƒøyt-ƒøy@ƒønt/ƒøn6ƒøYtƒøY,ƒøNtƒøN"ƒø0tƒø1uH‹…ïÿÿÆ ëH‹…ïÿÿÆ ë Ç…¤ïÿÿÿÿÿÿ‹…°ïÿÿ‰Çè‚Ràÿ‹…¤ïÿÿH‹UødH+%( tèhTàÿÉÃó úUH‰åHì Hƒ $ Hƒì0H‰½ØïÿÿH‰µÐïÿÿdH‹%( H‰Eø1Àè íÿÿH‰…èïÿÿHƒ½èïÿÿ u¸ÿÿÿÿëMH‹ØïÿÿH‹•èïÿÿH…ðïÿÿI‰ÈH‰ÑH•_d ¾ H‰Ç¸ è YàÿH‹•ÐïÿÿH…ðïÿÿH‰ÖH‰ÇèÿöÿÿH‹UødH+%( tè³SàÿÉÃó úUH‰åHì Hƒ $ Hƒì0H‰½Øïÿÿ‰µÔïÿÿdH‹%( H‰Eø1ÀèµëÿÿH‰…èïÿÿHƒ½èïÿÿ u¸ÿÿÿÿëYH‹ØïÿÿH‹•èïÿÿH…ðïÿÿI‰ÈH‰ÑHÛ^d ¾ H‰Ç¸ èìXàÿ=ÿ ~¸ÿÿÿÿë‹•ÔïÿÿH…ðïÿÿ‰ÖH‰Çè!ùÿÿH‹UødH+%( tèóRàÿÉÃó úUH‰åHƒìH‰}øH‰uðH‹UøH‹EðI‰ÐH‰ÁHˆ^d H‰Â¾ Hi¼m H‰Ç¸ èlXàÿÉÃó úUH‰åHƒìè,íÿÿH‰EøHƒ}ø u¸ ë H‹EøH‰ÆH>^d H‰ÇèÿÿÿH¼m ÉÃó úUH‰åHƒìè7ìÿÿH‰EøHƒ}ø u¸ ë H‹EøH‰ÆHý]d H‰Çè=ÿÿÿH×»m ÉÃó úUH‰åHƒìèkÿÿÿH‰EøHƒ}ø tH‹Eøë è—ÿÿÿH‰EøH‹EøÉÃó úUH‰åHƒìH‰}øH‹EøH‰ÆH]d H‰ÇèÝþÿÿÉÃó úUH‰åHƒì H‰}èdH‹%( H‰Eø1Àè‚ÿÿÿH‰ÆH‹UèHEðH‰ÑH‰òH5O]d H‰Ç¸ èâ\àÿ…Ày¸ ëH‹EðH‹UødH+%( tè_QàÿÉÃó úUH‰åHƒìH‰}øH‹EøH‰Çè¡MàÿÉÃó úUH‰åHƒì H‰}èdH‹%( H‰Eø1ÀèõþÿÿH‰ÆH‹UèHEðH‰ÑH‰òH5Ò\d H‰Ç¸ èU\àÿ…Ày¸ ëH‹EðH‹UødH+%( tèÒPàÿÉÃó úUH‰åHƒìH‰}øH‹EøH‰ÇèMàÿÉÃó úUH‰åHƒìHÇEð Hs\d H‰ÇèÃþÿÿH‰EøHƒ}ø t H‹EøH‰ÇègXàÿH‰EðH‹EøH‰Çè—ÿÿÿH‹EðÉÃó úUH‰åHƒì H‰}èH'\d H‰ÇèwþÿÿH‰EøHƒ}ø uH‹EèHÇ ¸ ë1H‹uèH‹EøH‹fl H‰Ñº H‰Çè–Làÿ‰EôH‹EøH‰Çè'ÿÿÿ‹EôÉÃó úUH‰åHì Hƒ $ HìÀ ‰½lïÿÿH‰µ`ïÿÿH‰•XïÿÿH‰PïÿÿL‰…HïÿÿdH‹%( H‰Eø1ÀH‹…HïÿÿH…ÀuHw[d H‹•PïÿÿH½ðïÿÿI‰ÀH‰ÑH8[d H‰Â¾ ¸ è&Uàÿƒ½lïÿÿtƒ½lïÿÿ „ü é: èbéÿÿ„Àu è êÿÿ„À„° H…ðïÿÿº H [d H‰ÎH‰ÇèWMàÿ…ÀuSH‹PïÿÿH•ðïÿÿH‹µXïÿÿH‹…`ïÿÿHƒìÿµHïÿÿI‰ÉI‰ÐH¸m H‰ÑHÆZd H‰Ç¸ è‰TàÿHƒÄéô H•ðïÿÿH‹µXïÿÿH‹…`ïÿÿI‰ÐHQ¸m H‰ÑH[d H‰Ç¸ èJTàÿé¹ H‹µXïÿÿH‹…`ïÿÿHh[d H‰ÑH,\d H‰Ç¸ èTàÿéˆ è*üÿÿH‰ÂHðïÿÿH‹µXïÿÿH‹…`ïÿÿI‰ÑI‰ÈHÚ·m H‰ÑHð[d H‰Ç¸ èÓSàÿëEHpïÿÿ‹…lïÿÿº€ H‰Î‰Çè² H‰ÂH‹µXïÿÿH‹…`ïÿÿH‰ÑH [d H‰Ç¸ èSàÿ¸ H‹UødH+%( tè³MàÿÉÃó úUH‰åHì Hƒ $ Hƒì`H‰½¸ïÿÿH‰µ°ïÿÿH‰•¨ïÿÿdH‹%( H‰Eø1ÀHÇ…Èïÿÿ HÇ…Ðïÿÿ H‹¨ n H…ÀtmH‹œ n H‰ÂH‹…¨ïÿÿH‰ÆH‰×è÷\àÿ…ÀuMH‹| n HƒÀ H‰Çè0PàÿH9…°ïÿÿv'H‹` n HP H‹…¸ïÿÿH‰ÖH‰ÇèJPàÿ¸ éÉ ¸ÿÿÿÿé¿ H [d H‰ÆH[d H‰ÇècàÿH‰…ØïÿÿHƒ½Øïÿÿ u ¸ÿÿÿÿé‹ Æ…ðïÿÿ éƒ H‹…Èïÿÿ¾ H‰ÇèâRàÿH‰…àïÿÿHƒ½àïÿÿ uéY Hƒ…àïÿÿH‹…àïÿÿH‰…èïÿÿH‹…àïÿÿ¾ H‰Çè¢RàÿH‰…àïÿÿHƒ½àïÿÿ ué H‹…àïÿÿHPH‰•àïÿÿÆ H‹…àïÿÿº H MZd H‰ÎH‰ÇèIJàÿ…ÀtéÝ H‹…àïÿÿHƒÀ¶ <2u H‹•èïÿÿH…ðïÿÿH‰ÖH‰Çè%Oàÿé Hƒ…àïÿÿH‹•¨ïÿÿH‹…àïÿÿH‰ÖH‰ÇèPàÿH‰…àïÿÿHƒ½àïÿÿ uëyH‹…àïÿÿHƒè¶ ¾À‰ÆHÂYd H‰ÇèÊQàÿH…ÀtRH‹…¨ïÿÿH‰ÇèvNàÿH‹•àïÿÿHж ¾À‰ÆHYd H‰Çè•QàÿH…ÀuëH‹•èïÿÿH…ðïÿÿH‰ÖH‰ÇèuNàÿë*H‹•ØïÿÿHÐïÿÿH…ÈïÿÿH‰ÎH‰ÇèãdàÿHƒøÿ…SþÿÿH‹…ÈïÿÿH‰ÇèJGàÿH‹…ØïÿÿH‰Çè{NàÿH‹$ n H…Àu¾ ¿ èp[àÿH‰ n H‹ n H…Àt>H‹ö n H‰ÁH‹…¨ïÿÿº H‰ÆH‰ÏèÌEàÿH‹Õ n HP H…ðïÿÿH‰ÆH‰×è¿Màÿ¶…ðïÿÿ„Àt8H…ðïÿÿH‰ÇèeMàÿH9…°ïÿÿv H•ðïÿÿH‹…¸ïÿÿH‰ÖH‰ÇèƒMàÿ¸ ë¸ÿÿÿÿH‹UødH+%( tèJàÿÉÃó úUH‰åHì Hƒ $ Hƒì0H‰½ØïÿÿdH‹%( H‰Eø1ÀH…ìïÿÿH‰ÆHXd H‰Çèuòÿÿ…Ày¸ÿÿÿÿëA‹•ìïÿÿH…ðïÿÿ‰ÑHXd ¾ H‰Ç¸ èWOàÿH‹•ØïÿÿH…ðïÿÿH‰ÖH‰ÇèûñÿÿH‹UødH+%( tèjIàÿÉÃó úUH‰åHìð H‰½ÿÿÿH‰µXÿÿÿH‰•`ÿÿÿH‰hÿÿÿL‰…pÿÿÿL‰xÿÿÿ„Àt )E€)M)U )]°)eÀ)mÐ)uà)}ðdH‹%( H‰…Hÿÿÿ1ÀÇ…0ÿÿÿ Ç…4ÿÿÿ0 HEH‰…8ÿÿÿH…PÿÿÿH‰…@ÿÿÿH‹M l H‹ H•0ÿÿÿH‹ÿÿÿH‰ÎH‰ÇèÙ_àÿ‰…,ÿÿÿ‹…,ÿÿÿH‹•HÿÿÿdH+%( tè†HàÿÉÃó úUH‰åH‰}øH‰uðH‰UèHAÄm H‹UøH‰H;Äm H‹UðH‰H¥n H‹UèH‰]Ãó úUH‰åHƒì0‰}ìH‰uàH‰UØH‹UØH‹Mà‹EìH‰Î‰ÇèçCàÿ‰Eüƒ}ü t.‹}üH‹MØ‹UìH‹uØH‹EàA‰ùI‰È‰ÑHVd H‰Ç¸ è MàÿH‹EàÉÃó úUH‰åHƒì ‰}üH‰uðH‰UèH‹Dÿk H‹ H‹UèH‹MðH‰ÎH‰ÇèÖ^àÿÉÃó úUH‰åHìà ‰½,ÿÿÿH‰µ ÿÿÿH‰•`ÿÿÿH‰hÿÿÿL‰…pÿÿÿL‰xÿÿÿ„Àt )E€)M)U )]°)eÀ)mÐ)uà)}ðdH‹%( H‰…Hÿÿÿ1ÀH‹Ãm H…ÀtRÇ…0ÿÿÿ Ç…4ÿÿÿ0 HEH‰…8ÿÿÿH…PÿÿÿH‰…@ÿÿÿL‹ÞÂm H•0ÿÿÿH‹ ÿÿÿ‹…,ÿÿÿH‰Î‰ÇAÿÐëH‹…HÿÿÿdH+%( tèÀFàÿÉÃó úUH‰åHƒìH‰}ø¿ èÔMàÿ‰ÂH#n ‰H‹EøH‰vÂm ÉÃUH‰åHƒì@H‰}ÈdH‹%( H‰Eø1ÀÇEô H‹EÈH‰EàHEôH‰EèÇEÜ ƒ}ÜtMƒ}ÜWƒ}Üt3ƒ}ÜKƒ}Ütƒ}Ütë=H‹Eà¶H‹EèˆëIH‹Eà·H‹Eèf‰ë9H‹Eà‹H‹Eè‰ë+H‹EàH‹H‹EèH‰ë‹EÜH˜H‹MèH‹UàH‰ÖH‰ÂH‰Ïèt?àÿ‹EôH‹UødH+%( tè¼EàÿÉÃUH‰åH‰}ø‰uôH‹Eø‹Uô‰]ÃUH‰åHƒìH‰}ø‰uô‹UôH‹Eø‰ÖH‰ÇèÉÿÿÿÉÃUH‰åHƒìH‰}øH‹EøH‰ÇèÝþÿÿÉÃUH‰åHƒì@H‰}ÈH‹EÈH‰ÇèÃþÿÿ‰EЋEЃÀ‰EÔƒ}Ð u ¸ é¤ ƒ}Ô ”À¶ÀH…Àt ¸ é‹ ‹EÔ‹UÐH‹MÈH‰Mð‰U܉Eà‹E܉Eä‹Eà‰EèH‹EðH‰EøH‹uø‹Uè‹EäH‹Møð±‰Eì‹Eì‰EØ‹EØ;EÐt ‹E؉EÐéwÿÿÿƒ}Ôÿu(H´Ud H‰Áº` HuSd H‰ÆHÙSd H‰Çè#@àÿ¸ ÉÃUH‰åHƒìH‰}øH‹EøH‰Çèÿÿÿ„Àu(HYUd H‰Áºm H*Sd H‰ÆHžSd H‰ÇèØ?àÿÉÃUH‰åHƒì@‰}ÌH‰uÀH‹EÀH‰ÇèŸýÿÿ‰EЃ}Ðÿ”À¶ÀH…Àt ¸ é§ ‹EÐ+ẺEÔ‹EÔ;EÐv7‹EÔ;EÐv(HUd H‰Áºƒ H¯Rd H‰ÆH@Sd H‰Çè]?àÿ¸ ë_‹EÔ‹UÐH‹MÀH‰Mð‰U܉Eà‹E܉Eä‹Eà‰EèH‹EðH‰EøH‹uø‹Uè‹EäH‹Møð±‰Eì‹Eì‰EØ‹EØ;EÐt ‹E؉EÐéHÿÿÿƒ}Ô ”ÀÉÃUH‰åHƒìH‰}øH‹EøH‰Æ¿ èÿÿÿÉÃUH‰åH‰}øH‹Eø]Ãó úUH‰åH‰}ø‰uôH‹Eø‹Uô‰P]Ãó úUH‰åHƒì ‰}ì‹EìH˜HƒÀHÁàH‰ÇèxUàÿH‰EðH‹EðH‰EøHƒ}ð tH‹Eð‹Uì‰PH‹Eð¾ H‰Çè'ýÿÿH‹EøÉÃó úUH‰åHƒì¿ è’ÿÿÿH‰EøHƒ}ø t H‹EøÇ@ÿÿÿÿH‹EøÉÃó úUH‰åHƒì H‰}èHƒ}è „ H‹EèH‰Çè%ÿÿÿH‰Çèãüÿÿ…À•À¶À‰Eøƒ}ø •À¶ÀH…Àt_‹£n …À”À¶À‰Eüƒ}ü •À¶ÀH…Àt&H‹ªùk H‹ H‰Áº ¾ HƒQd H‰ÇèSZàÿƒ}ü •À¶ÀH…Àt ÇJn ƒ}ø H‹EèH‰Çè:>àÿÉÃó úUH‰åHƒì H‰}èH‹EèH‰EøHƒ}è tH‹EèH‰ÇèfþÿÿH‰ÇèýÿÿH‹EøÉÃó úUH‰åHƒìH‰}øHƒ}ø t$H‹EøH‰Çè5þÿÿH‰Çèþÿÿ„Àt H‹EøH‰ÇèÑþÿÿÉÃó úUH‰åHƒì ¿T èzHàÿ‰Eðƒ}ð y¸ ë}¿S è`Hàÿ‰Eô‹Eð;Eôt)‹Mð‹Uô‹EðA‰È‰Ñ‰ÂH¦Pd H‰Æ¿ ¸ èXùÿÿ‹Eð‰ÇèÖýÿÿH‰EøHƒ}ø t&ÇEì ëH‹Eø‹UìHcÒ‹Mì‰LƒEì‹Eì;Eð|ãH‹EøÉÃó úUH‰åHƒìHÇEð H³Pd H‰ÆH®Pd H‰Çè^\àÿH‰EøHƒ}ø t H‹EøH‰ÇèÉ H‰EðH‹EøH‰ÇèDàÿH‹EðÉÃó úUH‰åHƒìè•ÿÿÿH‰EøHƒ}ø tH‹EøëèÚþÿÿÉÃó úUH‰åH‰}èH‰uàH‹EèH‰EðH‹EàH‰EøH‹Eð‹H‹Eø‹‰Ð)È]Ãó úUH‰åH‰}ø‰uôH‹Eø‹UôHcÒ‹D]Ãó úUH‰åSHƒì8‰}ÌH‰uÀ‹EÌH˜HÁàH‰Eà‹ẺÇè üÿÿH‰EèHƒ}è „õ H‹EèHHH‹UàH‹EÀH‰ÆH‰Ïè29àÿ‹EÌH˜H‹UèHzHFÿÿÿH‰Ñº H‰Æè.KàÿÇEÜ ÇEØ ë]ƒ}Ø t+‹UØH‹Eè‰ÖH‰ÇèAÿÿÿ‰Ã‹EØPÿH‹Eè‰ÖH‰Çè+ÿÿÿ9Ãt(‹UØH‹Eè‰ÖH‰Çèÿÿÿ‰Â‹EÜH‰M܉ÑH‹UèH˜‰L‚ƒEØ‹EØ;EÌ|›‹UÜH‹Eè‰ÖH‰Çè°ûÿÿ‹EÜ;EÌ~(HPd H‰Áº˜ HOd H‰ÆH Od H‰ÇèH:àÿH‹EèH‹]øÉÃó úUH‰åHƒì`H‰}¨dH‹%( H‰Eø1ÀHÇEà ÇEÄ HÇEè ÇEÈ ÆE¿ ÇEÌÿÿÿÿHM¿HUÀH‹E¨H5 Nd H‰Ç¸ èv:àÿ‰EЃ}Ð Ž ƒ}Ì ˆ ‹UÀ‹EÄÐ+Ẽè‰EÔ}Ôÿ ŸÀ¶À‰E؃}Ø •À¶ÀH…Àt_‹]n …À”À¶À‰E܃}Ü •À¶ÀH…Àt&H‹`õk H‹ º H !Nd H‰ÎH‰Ç¸ è¹:àÿƒ}Ü •À¶ÀH…Àt Çn ƒ}Ø ‹EÔ;EÈ|_‹EÔ ‰EÈ‹EÈH˜H… H‹EèH‰ÖH‰Çè=7àÿH‰EðHƒ}ð „à H‹EðH‰Eèë ‹EÄP‰UÄH˜H… H‹EèH‹ẺƒEÌ‹EÀ9EÌ|Õ‹EÄ;EÈu6EÈ ‹EÈH˜H… H‹EèH‰ÖH‰ÇèÎ6àÿH‰EðHƒ}ð txH‹EðH‰Eè‹EÄP‰UÄH˜H… H‹EèH‹EÀ‰ƒ}Ðu¶E¿<-u‹EÀ‰EÌëÇEÌÿÿÿÿƒ}Ðt¶E¿< té6þÿÿƒ}Ä ~ H‹Uè‹EÄH‰Ö‰ÇèüÿÿH‰EàëëëH‹EèH‰ÇèË8àÿH‹EàH‹UødH+%( tèS<àÿÉÃó úUH‰åHƒì`H‰}¨dH‹%( H‰Eø1ÀHÇEÐ HÇEà HÇEÈ ÇE¸ HÇEè ÇE¼ Hƒ}¨ u è—ûÿÿé èž6àÿH‹H‹E¨¶ H¾ÀHÀHз ·À% …À…@ H‹E¨¶ „À…Ó é, HÇEÈ HMÈH‹E¨º H‰ÎH‰Çè“KàÿH‰EØH}Øþÿÿ‡„ H‹Eȶ „ÀtH‹Eȶ <,tH‹Eȶ <-…_ H‹Eȶ <-uoH‹EÈHƒÀH‰EÈH‹EÈH‰E¨HÇEÈ HMÈH‹E¨º H‰ÎH‰Çè KàÿH‰EàH}àþÿÿ‡ H‹Eȶ „ÀtH‹Eȶ <,…÷ H‹EàH;EØs éï H‹EØH‰EàH}àÿ —À¶À‰EÀƒ}À •À¶ÀH…Àt_‹ n …À”À¶À‰Eă}Ä •À¶ÀH…Àt&H‹òk H‹ º H ÜJd H‰ÎH‰Ç¸ èt7àÿƒ}Ä •À¶ÀH…Àt Çà n ƒ}À éž ÇE´ ë&‹E´H˜H… H‹EèHЋ H‹UØ9Є0 ƒE´‹E´;E¸|Ò‹E¸;E¼u:E¼ ‹E¼H˜H… H‹EèH‰ÖH‰ÇèÀ3àÿH‰EðHƒ}ð „í H‹EðH‰Eè‹E¸P‰U¸H˜H… H‹EèHÐH‹U؉HƒEØH‹EØH;Eà†TÿÿÿH‹Eȶ „Àt H‹EÈHƒÀH‰EÈH‹EÈH‰E¨è24àÿH‹H‹E¨¶ H¾ÀHÀHз ·À% …À…¨ýÿÿƒ}¸ ~H‹Uè‹E¸H‰Ö‰Çè]ùÿÿH‰EÐëKH‹E¨¶ „Àt+H‹E¨H‰ÂHµId H‰Æ¿ ¸ èoñÿÿèøÿÿH‰EÐëè?öÿÿH‰EÐë ëëëH‹EèH‰ÇèG5àÿëH‹EÐH‹UødH+%( tèÌ8àÿÉÃó úUH‰åH‰}øH‹Eø‹@]Ãó úUH‰åHƒì H‰}è‰uäÇEüÿÿÿÿHƒ}è t$H‹EèH‰Çè¾ÿÿÿ9Eä}‹UäH‹Eè‰ÖH‰Çèløÿÿë‹EüÉÃó úUH‰åHƒìH‰}øHƒ}ø tH‹EøH‰Çè~ÿÿÿë¸ ÉÃó úUH‰åHƒìH‰}øHƒ}ø tH‹Eø¾ H‰Çèøÿÿƒøÿu¸ ë¸ ƒàÉÃó úUH‰åHƒì H‰}è‰uäHƒ}è u¸ÿÿÿÿëwÇEô H‹EèH‰Çèÿÿÿ‰EøëR‹Uô‹EøЉÂÁê ÐÑø‰Eü‹UüH‹Eè‰ÖH‰Çè÷ÿÿ‰Eð‹Uð‹Eä9Âu‹Eüë(‹Uð‹Eä9Â~‹Eü‰Eøë ‹EüƒÀ‰Eô‹Eô;Eø|¦¸ÿÿÿÿÉÃó úUH‰åHƒìH‰}ø‰uô‹UôH‹Eø‰ÖH‰ÇèBÿÿÿƒøÿ•ÀÉÃó úUH‰åSHƒì H‰}àH‰uØH‹EàH;EØu ¸ é… Hƒ}à tHƒ}Ø u¸ ëpH‹EàH‰Çè'þÿÿ‰EôH‹EØH‰Çèþÿÿ9Eôt¸ ëIÇEð ë3‹UðH‹Eà‰ÖH‰Çè¶öÿÿ‰Ã‹UðH‹E؉ÖH‰Çè£öÿÿ9Ãt¸ ëƒEð‹Eð;Eô|Ÿ H‹]øÉÃó úUH‰åHƒìH‰}øHƒ}ø t H‹Eø¾ H‰ÇèYöÿÿƒøÿu¸ ë¸ ƒàÉÃó úUH‰åHƒìH‰}èÇEüÿÿÿÿH‹EèH‰Çè\ýÿÿ…À~ H‹EèH‰ÇèLýÿÿPÿH‹Eè‰ÖH‰Çèÿõÿÿë‹EüÉÃó úUH‰åSHƒì H‰}àH‰uØH‹EàH;EØtHƒ}Ø u ¸ éÐ Hƒ}à t H‹EØH‰Çèñüÿÿ‰ÃH‹EàH‰Çèãüÿÿ9Ã~ ¸ é¡ ÇEð ÇEô ëw‹UðH‹Eà‰ÖH‰Çèxõÿÿ‰Ã‹UôH‹E؉ÖH‰Çèeõÿÿ9Ã~¸ ëb‹UðH‹Eà‰ÖH‰ÇèIõÿÿ‰Ã‹UôH‹E؉ÖH‰Çè6õÿÿ9Ãu ƒEôH‹EØH‰Çè^üÿÿ9Eôu¸ ë ƒEðH‹EàH‰ÇèBüÿÿ9EðŒtÿÿÿ¸ H‹]øÉÃó úUH‰åSHƒì8H‰}ÈH‰uÀH‹UÀH‹EÈH‰ÖH‰ÇèÒþÿÿ„Àt H‹EÈéh H‹UÈH‹EÀH‰ÖH‰Çè²þÿÿ„Àt H‹EÈH‰ÇèóÿÿH‹EÀH‰Çè½òÿÿé4 H‹EÈH‰Çè¹ûÿÿ‰ÃH‹EÀH‰Çè«ûÿÿ؉EÜ‹EÜH˜HÁàH‰ÇèßFàÿH‰EàHƒ}à u ¸ éï ÇEØ ‹E؉EÔ‹EÔ‰EÐéÀ ‹UÐH‹EȉÖH‰Çèôÿÿ‰Ã‹UÔH‹EÀ‰ÖH‰Çèôÿÿ9Ãc‹UÐH‹EȉÖH‰Çèóóÿÿ‰Ã‹UÔH‹EÀ‰ÖH‰Çèàóÿÿ9ÃuƒEÔ‹EÐP‰UЋUØJ‰MØHcÒH • H‹UàH H‹UȉÆH‰×è¥óÿÿ‰ë5‹EÔP‰UÔ‹UØJ‰MØHcÒH • H‹UàH H‹UÀ‰ÆH‰×ènóÿÿ‰H‹EÈH‰Çèœúÿÿ9EÐ}LH‹EÀH‰Çè‹úÿÿ9EÔŒÿÿÿë5‹EÐP‰UЋUØJ‰MØHcÒH • H‹UàH H‹UȉÆH‰×èóÿÿ‰H‹EÈH‰Çè?úÿÿ9EÐ|ºë5‹EÔP‰UÔ‹UØJ‰MØHcÒH • H‹UàH H‹UÀ‰ÆH‰×èÉòÿÿ‰H‹EÀH‰Çè÷ùÿÿ9EÔ|º‹EØ;EÜ~(H Dd H‰ÁºÃ HÕBd H‰ÆHqCd H‰Çè .àÿH‹Uà‹EØH‰Ö‰Çè”òÿÿH‰EèH‹EàH‰ÇèË.àÿH‹EÈH‰ÇèÁðÿÿH‹EèH‹]øÉÃó úUH‰åSHƒìHH‰}¸H‰u°dH‹%( H‰Eè1ÀHÇEØ H‹U¸H‹E°H‰ÖH‰Çèüÿÿ„ÀtH‹E¸H‰Çè/ðÿÿéx H‹U°H‹E¸H‰ÖH‰Çèðûÿÿ„ÀtH‹E°H‰ÇèðÿÿéP H‹E¸H‰Çèùÿÿ‰EÀH‹E°H‰Çèôøÿÿ‰EÄ‹UÄ‹EÀ9ÂM‰EÔ‹EÔH˜HÁàH‰Çè DàÿH‰EàHƒ}à u ¸ éþ ÇEÐ ‹EЉEÌ‹ẺEÈé• ‹UÈH‹E¸‰ÖH‰ÇèXñÿÿ‰Ã‹UÌH‹E°‰ÖH‰ÇèEñÿÿ9Ã}ƒEÈëg‹UÈH‹E¸‰ÖH‰Çè*ñÿÿ‰Ã‹UÌH‹E°‰ÖH‰Çèñÿÿ9Ã~ƒEÌë9ƒEÌ‹EÈP‰UÈ‹UÐJ‰MÐHcÒH • H‹UàH H‹U¸‰ÆH‰×èÖðÿÿ‰H‹E¸H‰Çèøÿÿ9EÈ}H‹E°H‰Çèó÷ÿÿ9EÌŒEÿÿÿƒ}Ð tH‹Uà‹EÐH‰Ö‰Çè¶ðÿÿH‰EØH‹EàH‰Çèí,àÿH‹EØH‹UèdH+%( tèu0àÿH‹]øÉÃUH‰åHƒì@H‰}ÈdH‹%( H‰Eø1ÀÇEô H‹EÈH‰EàHEôH‰EèÇEÜ ƒ}ÜtMƒ}ÜWƒ}Üt3ƒ}ÜKƒ}Ütƒ}Ütë=H‹Eà¶H‹EèˆëIH‹Eà·H‹Eèf‰ë9H‹Eà‹H‹Eè‰ë+H‹EàH‹H‹EèH‰ë‹EÜH˜H‹MèH‹UàH‰ÖH‰ÂH‰ÏèX)àÿ‹EôH‹UødH+%( tè /àÿÉÃUH‰åH‰}ø‰uôH‹Eø‹Uô‰]ÃUH‰åHƒìH‰}ø‰uô‹UôH‹Eø‰ÖH‰ÇèÉÿÿÿÉÃUH‰åHƒìH‰}øH‹EøH‰ÇèÝþÿÿÉÃUH‰åHƒì@H‰}ÈH‹EÈH‰ÇèÃþÿÿ‰EЋEЃÀ‰EÔƒ}Ð u ¸ é¤ ƒ}Ô ”À¶ÀH…Àt ¸ é‹ ‹EÔ‹UÐH‹MÈH‰Mð‰U܉Eà‹E܉Eä‹Eà‰EèH‹EðH‰EøH‹uø‹Uè‹EäH‹Møð±‰Eì‹Eì‰EØ‹EØ;EÐt ‹E؉EÐéwÿÿÿƒ}Ôÿu(Hø@d H‰Áº` H @d H‰ÆHm@d H‰Çè*àÿ¸ ÉÃUH‰åHƒìH‰}øH‹EøH‰Çèÿÿÿ„Àu(H•@d H‰Áºm H¾?d H‰ÆH2@d H‰Çè¼)àÿÉÃUH‰åHƒì@‰}ÌH‰uÀH‹EÀH‰ÇèŸýÿÿ‰EЃ}Ðÿ”À¶ÀH…Àt ¸ é§ ‹EÐ+ẺEÔ‹EÔ;EÐv7‹EÔ;EÐv(HR@d H‰Áºƒ HC?d H‰ÆHÔ?d H‰ÇèA)àÿ¸ ë_‹EÔ‹UÐH‹MÀH‰Mð‰U܉Eà‹E܉Eä‹Eà‰EèH‹EðH‰EøH‹uø‹Uè‹EäH‹Møð±‰Eì‹Eì‰EØ‹EØ;EÐt ‹E؉EÐéHÿÿÿƒ}Ô ”ÀÉÃUH‰åHƒìH‰}øH‹EøH‰Æ¿ èÿÿÿÉÃó úUH‰åHƒì H‰}è‰uä‰Uà‹Eà+EäH˜HÁàH‰Eø‹EäH˜HƒÀHÁàH‰ÂH‹EèH H‹EøH‰Â¾ H‰ÏèØ-àÿH‹EèÇ@ÿÿÿÿÉÃó úUH‰åHƒì H‰}è‰uä‹EäH˜HƒÀHÁàH‰EøHƒ}è t H‹Eè‹@ë¸ ‰EôH‹UøH‹EèH‰ÖH‰ÇèK&àÿH‰EèHƒ}è t‹Uä‹MôH‹Eè‰ÎH‰Çè2ÿÿÿH‹EèÉÃó úUH‰åH‰}ø‰uô‰UðH‹Uø‹EôH˜HƒÀHÁàH‹Eð‰]Ãó úUH‰åH‰}ø‰uôH‹Uø‹EôH˜HƒÀHÁàHÐHƒÀH‹ ]Ãó úUH‰åHƒì ‰}ìH‰uà‹Eì‰Æ¿ èÿÿÿH‰EøHƒ}ø u¸ ëiÇEô ë9Hƒ}à t‹EôH˜H… H‹EàHЋ ë¸ÿÿÿÿ‹uôH‹Mø‰ÂH‰Ïè4ÿÿÿƒEô‹Eô;Eì|¿H‹Eø‹Uì‰PH‹Eø¾ H‰ÇèÜûÿÿH‹EøÉÃó úUH‰å¾ ¿ èJÿÿÿ]Ãó úUH‰åHƒì H‰}èHƒ}è „Ç H‹EèH‰Çè¹ûÿÿ…À•À¶À‰Eøƒ}ø •À¶ÀH…Àt_‹iým …À”À¶À‰Eüƒ}ü •À¶ÀH…Àt&H‹dâk H‹ H‰Áº ¾ Hí<d H‰Çè Càÿƒ}ü •À¶ÀH…Àt Çým ƒ}ø ÇEô ë ‹UôH‹Eè‰ÖH‰Çè^þÿÿH‰ÇèÞ&àÿƒEôH‹Eè‹@9Eô|×H‹EèH‰ÇèÂ&àÿÉÃó úUH‰åHƒìH‰}øHƒ}ø t H‹EøH‰ÇèÌûÿÿH‹EøÉÃó úUH‰åHƒìH‰}øHƒ}ø t H‹EøH‰ÇèÊüÿÿ„Àt H‹EøH‰Çè¿þÿÿÉÃó úUH‰åH‰}øHƒ}ø t H‹Eø‹@ë¸ ]Ãó úUH‰åH‰}ø‰uôH‹Uø‹EôH˜HƒÀHÁàHЋ ]ÃUH‰åH‰}øH‹EøH‹UøH‰H‹EøH‹UøH‰P]ÃUH‰åH‰}ø‰uô‰Uð‹EôHcÐH‹EøH‹ H‰ÑH¯È‹EðHcÐH‹EøH‹@H¯ÂHÈHP H‹EøHÐHƒÀ]ÃUH‰åHƒìH‰}øH‰uðH‰UèH‹EøH‹@H9EðsH‹EøH‹@ H9Eèr¸ ëH‹Eè‰ÂH‹Eð‰ÁH‹Eø‰ÎH‰ÇègÿÿÿÉÃUH‰åH‰}øH‹EøH‹@ ]ÃUH‰åH‰}øH‹EøH‹@]Ãó úUH‰åSHƒìH‰}ðH‰uè‰UäH‹EðH‰ÇèûþÿÿH‹EðH‹UèH‹ H‹ZH‰HH‰XH‹JH‹ZH‰H H‰X(H‹J H‹Z(H‰H0H‰X8H‹J0H‹Z8H‰H@H‰XHH‹J@H‹ZHH‰HPH‰XXH‹JPH‹ZXH‰H`H‰XhH‹J`H‹ZhH‰HpH‰XxH‹JpH‹ZxH‰ˆ€ H‰˜ˆ H‹’€ H‰ H‹Eð‹Uä‰è H‹EðH‹UðH‰Ø H‹]øÉÃó úUH‰åHƒì H‰}è¿ð èmN H‰EøHƒ}ø tH‹MèH‹Eøº H‰ÎH‰ÇèáþÿÿH‹EøÉÃó úUH‰åHƒìH‰}øH‹EøH‰Çèô#àÿÉÃó úUH‰åHƒì H‰}è‰uä‰Uà‹Mà‹Eäº ‰Î‰ÇèKN H‹UèH‰‚° H‹EèH‹€° H…ÀtaÇEð ëPÇEô ë;‹EôHcЋEðHcÈH‹EèH‹€° H‰ÎH‰ÇèÌýÿÿH‰EøHƒ}ø t H‹EøÇ ÿÿÿÿƒEô‹Eô;Eà|½ƒEð‹Eð;Eä|¨H‹EèH‹€° H…Àt¸ ë¸ôÿÿÿÉÃó úUH‰åHƒìH‰}ø‰uô‰Uð‹Mð‹Eôº` ‰Î‰Çè‡M H‹UøH‰‚¸ H‹EøH‹€¸ H…Àt¸ ë¸ôÿÿÿÉÃó úUH‰åHƒì H‰}ø‰uô‰Uð‰MìL‰Eà‹MðH‹}à‹uì‹UôH‹EøI‰ùA‰ðH‰Æ¿* ¸ è¤#àÿÉÃó úUH‰åHƒì(H‰}è‰uä‰UàH‰MØH‹EèH‹€Ø H‰EðH‹EèH;EðuH‹EØÇ ÿÿÿÿ¸ ëgH‹EðH‹€° H…Àu¸•ÿÿÿëP‹EàHcЋEäHcÈH‹EðH‹€° H‰ÎH‰ÇèiüÿÿH‰EøHƒ}ø t H‹Eø‹ ƒøÿu¸÷ÿÿÿëH‹Eø‹H‹E؉¸ ÉÃó úUH‰åSHƒìXH‰}¸H‰u°H‰U¨dH‹%( H‰Eè1ÀÇEØ Hƒ}° u9H‹¸÷m H…Àu"èzâÿÿH‰§÷m H‹ ÷m H…Àu ¸ôÿÿÿéÀ H‹Š÷m H‰E°Hƒ}¨ u9H‹€÷m H…Àu"è¡ùÿÿH‰o÷m H‹h÷m H…Àu ¸ôÿÿÿé€ H‹R÷m H‰E¨H‹E¸H‹€° H…Àu3H‹E¨‹XH‹E°H‰ÇèHìÿÿ‰ÁH‹E¸‰Ú‰ÎH‰Çèýÿÿ…Ày ¸ôÿÿÿé2 ÇEÐ ‹UÐH‹E°‰ÖH‰ÇèÆëÿÿ‰EÈéå ÇEÔ é± ‹EÔHcЋEÐHcÈH‹E¸H‹€° H‰ÎH‰ÇèùúÿÿH‰EàHƒ}à u ÇEØêÿÿÿé¸ HMÌ‹UÔ‹uÐH‹E¸H‰Çèæýÿÿ‰E؃}Ø ˆ” ‹MÌH‹U¨‹EÔH˜HƒÀHÁàHЋ H‹U¸Hz‹UÈA¸ ‰Æè`ýÿÿ‰E܃}Ü yè 9àÿ‹ ÷؉EØëMH‹Eà‹U܉ƒEÔH‹E¨‹@9EÔŒ?ÿÿÿƒEЋUÐH‹E°‰ÖH‰ÇèÜêÿÿ‰EÈH‹E°H‰Çèëÿÿ9EÐŒÿÿÿëƒ}Ø t H‹E¸H‰Çè& ‹EØH‹UèdH+%( tèM#àÿH‹]øÉÃó úUH‰åHƒì H‰}è‰uäÇEô ëR‹EôHcЋEäHcÈH‹EèH‹€° H‰ÎH‰Çè½ùÿÿH‰EøHƒ}ø t!H‹Eø‹ …ÀxH‹Eø‹ ‰Çèç àÿH‹EøÇ ÿÿÿÿƒEôH‹EèH‹€° H‰ÇèÍùÿÿ9Eô|–ÉÃó úUH‰åHƒì H‰}èÇEü ë‹UüH‹Eè‰ÖH‰ÇèLÿÿÿƒEüH‹EèH‹€° H‰Çè•ùÿÿ9Eü|ÓÉÃó úUH‰åHƒìH‰}øH‹EøH‹€° H‰ÇèJ H‹EøHÇ€° ÉÃó úUH‰åHƒìH‰}øH‹EøH‹€° H…ÀtH‹EøH‰ÇèUÿÿÿH‹EøH‰Çè“ÿÿÿëÉÃó úUH‰åHƒìH‰}ø‰uôH‹EøH‹€° H…Àt‹UôH‹Eø‰ÖH‰Çè†þÿÿëÉÃó úUH‰åHƒì H‰}èH‹EèH‹€° H…À„ H‹EèH‹€¸ H…À„ô ÇEð é¨ ÇEô ë‹EôHcЋEðHcÈH‹EèH‹€° H‰ÎH‰Çè øÿÿH‰EøHƒ}ø tMH‹Eø‹ …ÀxCH‹EèH‹€¸ H…Àt$‹EôHcЋEðHcÈH‹EèH‹€¸ H‰ÎH‰ÇèÆ÷ÿÿë¸ H‰Çè=2 ëƒEôH‹EèH‹€° H‰Çèð÷ÿÿ9EôŒeÿÿÿƒEðH‹EèH‹€° H‰Çèâ÷ÿÿ9EðŒ<ÿÿÿH‹EèH‹€¸ H‰ÇèkH H‹EèHÇ€¸ ëÉÃó úUH‰åSHƒìHH‰}¸‰u´dH‹%( H‰Eè1ÀÇEà ‹U´Híòm ‹ ¯Âƒè‰EäH‹E¸H‹€° H…ÀtH‹E¸H‹€¸ H…Àt ¸êÿÿÿé‹ H‹E¸H‹€° H‰Çè$÷ÿÿ‰ÃH‹E¸H‹€° H‰Çè!÷ÿÿ‰ÁH‹E¸‰Ú‰ÎH‰Çè)ùÿÿ…Ày ¸ôÿÿÿéC ÇEÄ é ÇEÈ éê ‹EÈHcЋEÄHcÈH‹E¸H‹€° H‰ÎH‰ÇèböÿÿH‰EÐH‹E¸H‹€˜ ‹UĉÖH‰ÇèÝæÿÿ‰EÀHƒ}Ð „™ H‹EЋ …Àˆ‹ H‹E¸H‹€¸ H…Àt$‹EÈHcЋEÄHcÈH‹E¸H‹€¸ H‰ÎH‰Çèøõÿÿë¸ H‰EØH‹Eع º ¾ H‰Çè/ H‹EЋ‹MÀHuàH‹EØH‰Çè“/ ‰Ẽ}Ì tH‹E¸H‰Çè(ýÿÿ‹EÌëFƒEÈH‹E¸H‹€° H‰ÇèÚõÿÿ9EÈŒúþÿÿƒEÄH‹E¸H‹€° H‰ÇèÌõÿÿ9EÄŒÎþÿÿ¸ H‹UèdH+%( tè‘ àÿH‹]øÉÃó úUH‰åHƒì H‰}è‰uä‰Uà‹EàHcЋEäHcÈH‹EèH‹€° H‰ÎH‰ÇèõÿÿH‰EøHƒ}ø tAH‹Eø‹ …Àx7H‹EèH‹€¸ H…Àt'‹EàHcЋEäHcÈH‹EèH‹€¸ H‰ÎH‰ÇèÀôÿÿH…Àu¸ ë<H‹EèH‹€¸ H…Àt$‹EàHcЋEäHcÈH‹EèH‹€¸ H‰ÎH‰Çè‚ôÿÿë¸ H‹ ÉÃó úUH‰åH‰}ØH‹EØH‹@0H‰EøÇEì ÇEð ÇEô H‹EøƒàH…Àt ‹EðƒÀ‰EðH‹EøƒàH…Àt ‹EðƒÀ‰EðH‹EøƒàH…Àt ‹EìƒÀ‰EìH‹EøƒàH…Àt ‹EìƒÀ‰EìH‹EøƒàH…ÀtH‹EØ‹€à ‰Eô‹EðƒÀ‰Eð‹Eì¯EôEð‹Eð]Ãó úUH‰åHƒìPH‰}ȉuĉUÀH‰M¸H‹EÈH‰Çè(ÿÿÿH˜H‰Eà‹EÀHcЋEÄHcÈH‹EÈH‹€° H‰ÎH‰ÇèvóÿÿH‰EèH‹EÈH‹@0H‰EðÇEÜ Hƒ}è t H‹Eè‹ …Ày ¸êÿÿÿéV H‹EàH‰Æ¿ è/-àÿH‰EøHƒ}ø u ¸ôÿÿÿé0 H‹Eè‹ H‹UàH‹MøH‰Î‰ÇèE H…ÀH‹EøH‰Çè¡àÿèŒ1àÿ‹ ÷Øéù H‹EðƒàH…Àt%‹EÜP‰UÜH˜HÅ H‹EøHÐH‹H‹E¸H‰PH‹EðƒàH…Àt%‹EÜP‰UÜH˜HÅ H‹EøHÐH‹H‹E¸H‰P‹EÜP‰UÜH˜HÅ H‹EøHÐH‹H‹E¸H‰H‹EðƒàH…Àt%‹EÜP‰UÜH˜HÅ H‹EøHÐH‹H‹E¸H‰PH‹EðƒàH…Àt%‹EÜP‰UÜH˜HÅ H‹EøHÐH‹H‹E¸H‰P H‹EøH‰ÇèŸàÿ¸ ÉÃó úUH‰åH‰}èH‰uàH‰UØH‹EèH‹@0H‰EøÇEô ‹EôP‰UôH˜HÅ H‹EàHÐH‹H‹EØH‰H‹EøƒàH…Àt%‹EôP‰UôH˜HÅ H‹EàHÐH‹H‹EØH‰PH‹EøƒàH…Àt%‹EôP‰UôH˜HÅ H‹EàHÐH‹H‹EØH‰PH‹EøƒàH…Àt%‹EôP‰UôH˜HÅ H‹EàHÐH‹H‹EØH‰PH‹EøƒàH…Àt%‹EôP‰UôH˜HÅ H‹EàHÐH‹H‹EØH‰P ]Ãó úUH‰åHƒìpH‰}¨‰u¤‰U H‰M˜dH‹%( H‰Eø1ÀH‹E¨H‰Çè/üÿÿH˜H‰E¸‹E HcЋE¤HcÈH‹E¨H‹€° H‰ÎH‰Çè}ðÿÿH‰EÀH‹E¨H‹@0H‰EÈH‹E˜º( ¾ H‰Çè£àÿHƒ}À t H‹EÀ‹ …Ày ¸êÿÿÿé H‹EȃàH…ÀtH‹M˜‹U ‹u¤H‹E¨H‰ÇèVüÿÿéá H‹E¨H‹€¸ H…À„‰ ‹E HcЋE¤HcÈH‹E¨H‹€¸ H‰ÎH‰ÇèßïÿÿH…ÀtbH‹EȃàH…ÀuVH‹E¨H‹€¸ H…Àt'‹E HcЋE¤HcÈH‹E¨H‹€¸ H‰ÎH‰ÇèœïÿÿH‰Âëº H‹E˜H‰ÆH‰×èå2 …Àu¸ ëDH‹EÀ‹ H‹U¸HMÐH‰Î‰ÇèhA H…À èò-àÿ‹ ÷Øë H‹U˜HMÐH‹E¨H‰ÎH‰ÇèMýÿÿ¸ H‹UødH+%( tèlàÿÉÃó úUH‰åHƒì0H‰}è‰uäH‰U؉MàD‰EÔ‹EÔHcЋEàHcÈH‹EèH‹€° H‰ÎH‰ÇèÞîÿÿH‰EøHƒ}ø t H‹Eø‹ …Ày¸ÿÿÿÿë ‹EäHcÈH‹Eø‹ H‹UØH‰Î‰Ç¸ èàÿÉÃó úUH‰åHƒì0H‰}è‰uäH‰U؉MàÇEø ë.‹}ø‹MàH‹UØ‹uäH‹EèA‰øH‰ÇèDÿÿÿ‰Eüƒ}ü t‹Eüë!ƒEøH‹EèH‹€° H‰Çèîÿÿ9Eø|º¸ ÉÃó úUH‰åHƒìH‰}ø‰uô‹UôH‹Eø‰Ñº ¾ $ H‰ÇèbÿÿÿÉÃó úUH‰åHƒì H‰}è‰uäÇEø H‹EèH‹€˜ ‹Uø‰ÖH‰ÇèfÞÿÿ‰EôëN‹Mä‹UøH‹EèA‰È‰Ñº ¾ $ H‰Çè‹þÿÿ‰Eüƒ}ü t‹Eüë<ƒEøH‹EèH‹€˜ ‹Uø‰ÖH‰ÇèÞÿÿ‰EôH‹EèH‹€˜ H‰ÇèJÞÿÿ9Eø|š¸ ÉÃó úUH‰åHƒì H‰}èÇEü ÇEø ë"‹UøH‹Eè‰Ñº ¾ $ H‰Çèþÿÿ‰EüƒEøH‹EèH‹€° H‰Çèmíÿÿ9Eø}ƒ}ü tÀ‹EüÉÃó úUH‰åHƒìH‰}ø‰uô‹UôH‹Eø‰Ñº ¾$ H‰Çè)þÿÿÉÃó úUH‰åHƒì H‰}èÇEü ÇEø ë"‹UøH‹Eè‰Ñº ¾$ H‰Çèìýÿÿ‰EüƒEøH‹EèH‹€° H‰ÇèØìÿÿ9Eø}ƒ}ü tÀ‹EüÉÃó úUH‰åHƒì H‰}èH‰uàÇEø ÇEü ë ‹MüH‹UàH‹Eè¾$@H‰Çè†ýÿÿ‰EøƒEüH‹EèH‹€˜ H‰ÇèîÜÿÿ9Eü}ƒ}ø tËEøÉÃó úUH‰åH‰}øH‹EøH‹€˜ ]Ãó úUH‰åH‰}øH‹EøH‹€¨ ]Ãó úUH‰åH‰}øH‹EøHƒÀ]Ãó úUH‰åHƒìH‰}ø‰uô‰Uðƒ}ô tƒ}ð u ¸ é” ‹Mð‹Eôº@ ‰Î‰Çè¥; H‹UøH‰‚À H‹EøH‹€À H…Àu¸ôÿÿÿë^‹Eô¯EðH˜HÁàH‰Çè ; H‹UøH‰‚È H‹EøH‹€È H…Àu)H‹EøH‹€À H‰Çè< H‹EøHÇ€À ¸ôÿÿÿë¸ ÉÃó úUH‰åHƒìH‰}øH‹EøH‹€À H‰ÇèÚ; H‹EøHÇ€À H‹EøHÈ H‰Çè²: H‹EøǀРÉÃó úUH‰åH‰}è‰ðH‰U؈EäÆEÿ €}ä „ H‹EèH‹@H…ÀuÆEÿÿH‹EèHÇ éý H‹EèH‹PH‹EèH‹@H9ƒä ÆEÿH‹EèH‹ H…Àx fïÉòH*Èë H‰ÂHÑêƒàH ÂfïÀòH*Âf(ÈòXÈH‹EèH‹@H…Àx fïÀòH*ÀëH‰ÂHÑêƒàH ÂfïÀòH*ÂòXÀf(ÑòYÐH‹EèH‹@H…Àx fïÉòH*Èë H‰ÂHÑêƒàH ÂfïÀòH*Âf(ÈòXÈò^Ñf(Âf/o%d sòH,Àë ò ^%d ò\ÁòH,ÀHº €H1ÐH‹UèH‰Hƒ}Ø t H‹EضUÿˆ]ÃUH‰åH‰}øH‹EøH‹UøH‰H‹EøH‹UøH‰P]ÃUH‰åH‰}øH‰uðH‰UèH‹EèH‹UøH‰PH‹EøH‹UèH‰H‹EøH‹UðH‰PH‹EðH‹UøH‰]ÃUH‰åHƒìH‰}øH‰uðH‹EðH‹HH‹UðH‹EøH‰ÎH‰Çè”ÿÿÿÉÃUH‰åHƒì@H‰}ÈH‰uÀdH‹%( H‰Eø1ÀH‹EÀH‹UÈH‰PH‹EÀH‰EðH‹EÈH‰EàHEðH‰EèÇEÜ ƒ}ÜtMƒ}ÜWƒ}Üt3ƒ}ÜKƒ}Ütƒ}Ütë=H‹Eè¶H‹EàˆëIH‹Eè·H‹Eàf‰ë9H‹Eè‹H‹Eà‰ë+H‹EèH‹H‹EàH‰ë‹EÜH˜H‹MàH‹UèH‰ÖH‰ÂH‰ÏèÜ àÿH‹EødH+%( tè&àÿÉÃUH‰åHƒìH‰}øH‹EøH‹H‹EøH‹@H‰ÖH‰ÇèúþÿÿÉÃUH‰åHƒìH‰}øH‹EøH‰Çè¿ÿÿÿH‹EøH‰ÇèBþÿÿÉÃUH‰åH‰}èH‰uàH‹EàH‹ H‰EøH‹EèH‹UøH‰Hƒ}ø t H‹UèH‹EøH‰PH‹EàH‹UèH‰H‹UàH‹EèH‰P]ÃUH‰åH‰}øH‹Eø‹PH‹Eø‹‰Ð)È]ÃUH‰åH‰}ø‰uôH‹Eø‹Uô‰]ÃUH‰åHƒìH‰}ø‰uô‹UôH‹Eø‰ÖH‰ÇèÉÿÿÿÉÃUH‰åH‰}èH‹EèH‹ H‰EøH‹Eø]ÃUH‰åH‰}ø‰uô‰Uð‹EôHcÐH‹EøH‹ H‰ÑH¯È‹EðHcÐH‹EøH‹@H¯ÂHÈHP H‹EøHÐHƒÀ]ÃUH‰åHƒìH‰}øH‰uðH‰UèH‹EøH‹@H9EðsH‹EøH‹@ H9Eèr¸ ëH‹Eè‰ÂH‹Eð‰ÁH‹Eø‰ÎH‰ÇègÿÿÿÉÃó úUH‰åHƒìH‰}øH‹EøH‰ÇèËüÿÿH‹EøÇ@ H‹EøHƒÀ@¾@ H‰ÇèÑœÿÿH‹EøH‰ÇèÅ ÉÃó úUH‰åHƒìH‰}øH‰uðH‹Eð¶€ä „Àt(H‹EðH‹€˜ H‰Çè]Íÿÿè•ÎÿÿH‹UðH‰‚˜ é H‹Eø¶@„ÀtPH‹Eð¶€æ „ÀtAH‹EðH‹€˜ H‰ÇèÍÿÿH‹EðH‹ H‹EøH‹@H‰ÖH‰ÇèEÜÿÿH‹UðH‰‚˜ é¾ H‹EðH‹€ H…Àt2H‹Eø¶@„Àu&H‹Eð¶€å ƒð„ÀtDH‹EøH‹@H‰ÇèÅ×ÿÿ„Àt0H‹EðH‹€˜ H‰Çè—ÌÿÿH‹EøH‹@H‰ÇèNÌÿÿH‹UðH‰‚˜ ëLH‹EðH‹˜ H‹EðH‹€ H9Ât1H‹EðH‹€˜ H‰ÇèLÌÿÿH‹EðH‹€ H‰Çè ÌÿÿH‹UðH‰‚˜ H‹Eð¶€ä „Àt%H‹EðH‹€¨ H‰ÇètãÿÿèHâÿÿH‹UðH‰‚¨ ë.H‹EðH‹€¨ H‰ÇèOãÿÿH‹EøH‹@(H‰ÇèãÿÿH‹UðH‰‚¨ H‹EðH‹˜ H‹EøH‹@ H‰ÖH‰ÇèTØÿÿH‹UøH‰B ÉÃó úUH‰åHƒì H‰}èH‹EèÆ@H‹Eè¾ H‰Çè H‰Eøë*H‹UøH‹EèH‰ÖH‰ÇèÎýÿÿH‹UøH‹EèH‰ÖH‰Çèá H‰EøHƒ}ø uÏÉÃó úUH‰åHƒìH‰}øH‰uðH‹Eø‹PH‹Eð‰è H‹UøH‹EðH‰ÖH‰ÇèsúÿÿH‹Eø‹@PH‹Eø‰PH‹Eø¶@„ÀtH‹UðH‹EøH‰ÖH‰ÇèDýÿÿÉÃó úUH‰åHƒìH‰}øH‰uðH‹EðH‰ÇèWûÿÿH‹Eø‹@PÿH‹Eø‰PÉÃó úUH‰åHƒì¿€ è¼2 H‰EøHƒ}ø t H‹EøH‰Çè•üÿÿH‹EøÉÃó úUH‰åH‰}ØH‰uÐHƒ}Ð uH‹EØH‹ H‰EøH‹EøH‰EèëH‹EÐH‹ H‰EðH‹EðH‰EèH‹EèH;EØu¸ ëH‹Eè]Ãó úUH‰åHƒì@H‰}ÈH‹EÈH‹ H‰EèH‹EèH‰EØH‹EØH‹ H‰EðH‹EðH‰Eàë3H‹EØH‰ÇèvúÿÿH‹EØH‰ÇèµãÿÿH‹EàH‰EØH‹EàH‹ H‰EøH‹EøH‰EàH‹EØH;EÈuÃH‹EÈÇ@ ÉÃó úUH‰åHƒìH‰}øH‹EøH‹@H‰ÇètÉÿÿH‹EøH‹@ H‰ÇèdÉÿÿH‹EøH‹@(H‰Çè¼àÿÿH‹EøHÇ@ H‹EøHÇ@ H‹EøHÇ@( H‹EøHƒÀ@H‰Çè-šÿÿÉÃó úUH‰åHƒìH‰}øHƒ}ø t>H‹EøH‰Çèš H‹EøH‰Çè= H‹EøH‰ÇèËþÿÿH‹EøH‰ÇèBÿÿÿH‹EøH‰ÇèÈàÿëÉÃó úUH‰åHƒì H‰}øH‰uðH‰UèH‹EøH‹@H9Eðt$H‹EøH‹@H‰ÇèÈÿÿH‹EðH‰ÇèJÈÿÿH‹UøH‰BH‹EøH‹@(H9Eèt$H‹EøH‹@(H‰ÇèÅßÿÿH‹EèH‰ÇèßÿÿH‹UøH‰B(H‹EøH‰ÇèšüÿÿÉÃó úUH‰åHƒì0H‰}ØH‹EØH‹ H‰EðH‹EðH‰EèëAH‹EèH‹¨ H‹EèH‹ˆ˜ H‹EèH‰ÎH‰Çè äÿÿ‰Eäƒ}ä x$H‹EèH‹ H‰EøH‹EøH‰EèH‹EèH;EØuµ¸ ëH‹EØH‰Çè ‹EäÉÃó úUH‰åHƒì0H‰}ØH‹EØH‹@H‰EðH‹EðH‰Eèë H‹EèH‰ÇèßæÿÿH‹EèH‹@H‰EøH‹EøH‰EèH‹EèH;EØuÖÉÃó úUH‰åHƒì0H‰}ØH‹EØH‹ H‰EðH‹EðH‰Eèë H‹EèH‰Çè!òÿÿH‹EèH‹ H‰EøH‹EøH‰EèH‹EèH;EØu×ÉÃó úUH‰åHƒì0H‰}ØH‹EØH‹ H‰EðH‹EðH‰Eèë H‹EèH‰ÇèdòÿÿH‹EèH‹ H‰EøH‹EøH‰EèH‹EèH;EØu×ÉÃó úUH‰åHƒìH‰}èH‹EèH‰Çè øÿÿH‰EøH‹EøH‹@0ÉÃó úUH‰åHƒì@H‰}ØH‰uЉỦMÈL‰EÀ‹EÈHcЋEÌHcÈH‹EÐH‹€À H‰ÎH‰Çè øÿÿH‰EðH‹EðH‹UÀH‰PH‹EðH‹UÐH‰PH‹EðH‹@H‰EøÇEì H‹EøHºëƒµ€F†ÈaH¯Ð¸@ +Eì‰ÁHÓêH‰Ð‰Eè‹EèH˜HƒÀ HÅ H‹EØHÂH‹EðH‰ÖH‰ÇèžöÿÿÉÃó úUH‰åH‰}èÇEü ëH‹Eè‹UüHcÒHƒÂ HÇÐ ƒEü}üÿ ~Ý]Ãó úUH‰åHƒì H‰}øH‰uð‰Uì‰MèL‰Eà‹EèHcЋEìHcÈH‹EðH‹€À H‰ÎH‰Çè$÷ÿÿH…ÀtRH‹}à‹Mè‹UìH‹uðH‹EøI‰øH‰Çè¤þÿÿH‹EðH‹°È H‹Eð‹€Ð HH‹Uð‰ŠÐ ‰ÀHÁàHH‹EàH‰ëÉÃó úUH‰åHƒì`H‰}¸H‰u°‰U¬‰M¨D‰E¤dH‹%( H‰Eø1ÀHÇEÐ HÇEØ HÇEà HÇEè ÇEÀ ‹E¨HcЋE¬HcÈH‹E°H‹€À H‰ÎH‰ÇèTöÿÿH…Àu ¸ÿÿÿÿéê HUÈ‹E¤¹$€H‰Î‰Ç¸ è™ àÿ‰Eă}Ä „Ÿ è7àÿ‹ ƒøt ¸ÿÿÿÿé¬ H‹E¸H‰ÇèsýÿÿƒàH…Àt ¸ÿÿÿÿéŽ H‹E°H‹@0ƒàH…Àt HMЋE¤º H‰Î‰Çè¢àÿHƒøÿu¸ÿÿÿÿë[H‹E°H‹@0ƒàH…ÀtƒEÀH‹E°H‹@0ƒàH…ÀtƒEÀ‹EÀH˜H‹DÅÐH‰EÈëH‹}È‹M¨‹U¬H‹u°H‹E¸I‰øH‰Çèüýÿÿ¸ H‹UødH+%( tèàÿÉÃó úUH‰åHƒì@H‰}ÈH‹EÈH‹@ H‰Çè‰Ìÿÿ‰EàH‹EÈH‹@(H‰ÇèáÚÿÿ‰EäÇEÜ H‹EÈH‹ H‰EðH‹EðH‰Eèë4H‹Eè¶€ä „Àt‹EàEÜë ‹Eà¯EäEÜH‹EèH‹ H‰EøH‹EøH‰EèH‹EèH;EÈuÂH‹EÈHƒÀ@H‰Çèïóÿÿ9EÜ~ H‹EÈHP@‹E܉ÆH‰×è7’ÿÿ…Ày¸ôÿÿÿë¸ ÉÃó úUH‰åHƒì0H‰}è‰uäH‰U؉ÈD‰EÔf‰Eà·EàƒÈ¿ÐH‹EèHx@‹MÔ‹Eä‰Æèæ“ÿÿ‰Eüƒ}ü x4H‹EèH‹PX‹EüH˜HÁàHÂH‹EØH‰‹Eäº ¾ ‰Ç¸ èûþßÿ‹EüÉÃó úUH‰åHƒì0H‰}è‰uäH‰UØH‹EèH‹P‹EäH˜HÁàHÐH‹ H‰EøHƒ}ø t H‹EøH‰Çè ÉÃó úUH‰åHƒìH‰}ø‰ðf‰Eô¿EôH‹UøHz@¹ HŠÿÿÿ‰Æ襔ÿÿÉÃó úUH‰åHƒìH‰}ø‰uôH‹EøHP@‹Eô‰ÆH‰×è–•ÿÿÉÃó úUH‰åHƒì0H‰}؉ðˆEÔH‹EØ‹@0HcÐH‰ÐHÀHÐHÁàH‰Çè}) H‰EðHƒ}ð u¸ ëÇEì ëfƒ}ì t ‹EìHcÐH‰ÐHÀHÐHÁàHP H‹EðHÐë¸ H‰Eø¶UÔ‹EìHcÈH‰ÈHÀHÈHÁàH‰ÁH‹EðH<H‹Eø¹ H‰Æèi ƒEìH‹EØ‹@09Eì|ŽH‹EðÉÃó úUH‰åSHƒì8H‰}؉uÔ‰UЉMÌ‹EÌHcЋEÐHcÈH‹EØH‹€À H‰ÎH‰ÇèKòÿÿH‰EèH‹Eè‹UÔ‰P H‹EØH‹€˜ H‹]è‹UЉÖH‰Çè;Éÿÿ‰C$H‹EØH‹€¨ ‹ỦÖH‰Çèø×ÿÿH‹Uè‰B(H‹]øÉÃó úUH‰åHƒì H‰}è‰ð‰UàˆEä€}ä t H‹EèH‹€h ë H‹EèH‹€` H‰EøHƒ}ø uJ¶UäH‹Eè‰ÖH‰ÇèWþÿÿH‰EøHƒ}ø u¸ ëC€}ä tH‹EèH‹UøH‰h ëH‹EèH‹UøH‰` ‹EàHcÐH‰ÐHÀHÐHÁàH‰ÂH‹EøHÐÉÃó úUH‰åHƒì H‰}øH‰uð‰Uì‰Mè‹Mè‹UìH‹uðH‹EøH‰Çè{ ÉÃó úUH‰åH‰}øH‰uð‰ÐˆEì€}ì tH‹EøH‹UðH‰x ëH‹EøH‹UðH‰p ]Ãó úUH‰åHƒìpH‰}¸H‰u°‰U¬H‰M D‰E¨D‰MœH‹E¸H‹@ ‹U¨‰ÖH‰ÇèÀÇÿÿ‰EÄH‹E¸H‹ H‰EèH‹EèH‰EØéÉ H‹Eض@;Àèƒà¶À…À•ÀˆEÃH‹Eض€ä „Àt ƒ}œ …€ H‹EØH‹€˜ ‹UĉÖH‰ÇèÈÿÿ‰Eȃ}Èÿ„^ H‹E°L‹@¶MËU¬H‹E¸‰ÎH‰ÇAÿÐH‰EðHƒ}ð u ¸ôÿÿÿéU €}à tH‹E Ç H‹EH‰EàëH‹E Ç H‹EH‰Eà‹EœHcЋEÈHcÈH‹EØH‹€° H‰ÎH‰Çè¶ïÿÿ‹ ‰EÌH‹Eà‹ ƒøÿ…Ç H‹Eà‹ỦH‹EðHƒÀ¾ H‰Çè ïÿÿH‹E°H‹ H…Àt H‹E°L‹ ‹M¬H‹U H‹uØH‹E¸H‰ÇAÿÐH‹Eà‹‹E¬‰Ñ‰ÂH·d H‰Æ¿ ¸ èa·ÿÿH‹E°L‹@H‹Eà‹‹MÄH‹u H‹EðH‰ÇAÿÐ…Ày ¸ÿÿÿÿéZ H‹E ‹ PH‹E ‰ƒ}¬ uy¶UÃH‹MðH‹E¸H‰ÎH‰ÇèÁýÿÿë`H‹Eà‹‹UÌ‹E¬A‰È‰Ñ‰ÂHXd H‰Æ¿ ¸ èÚ¶ÿÿH‹Eà‹‹E̾$ ‰Ç¸ èùßÿ…Àt ¸ÿÿÿÿéØ H‹EðH‰Çè6 ¶EÃð¶À‰EÐH‹Eض€ä ¶À‰EÔ‹Eпȋ}ÔH‹Uð‹uÌH‹E¸A‰øH‰ÇèÅùÿÿ…ÀyH‹EðH‰Çè ¸ÿÿÿÿëxH‹EØH‹@0ƒàH…ÀtB‹}Ì‹Mœ‹UÈH‹uØH‹E¸A‰øH‰Çè1÷ÿÿ…Ày¸ÿÿÿÿëA‹Mœ‹UÈ‹u¬H‹EØH‰ÇèTûÿÿëëH‹EØH‹ H‰EøH‹EøH‰EØH‹EØH;E¸…)ýÿÿ¸ ÉÃó úUH‰åHƒìPH‰}ÈH‰uÀH‰U¸dH‹%( H‰Eø1ÀH‹EÈH‹@(H‰ÇèEÓÿÿ‰EðH‹EÈH‹@ H‰ÇèÇÄÿÿ‰EôÇEì ÇEØ ‹Uð‹EôA‰Ð‰ÁHŸd H‰ÂHýd H‰Æ¿ ¸ èOµÿÿÇEè ëYÇEÜÿÿÿÿÇEàÿÿÿÿD‹EèH‹M¸‹UìH‹uÀH‹EÈHƒìH}ØWH}àWH}ÜWE‰ÁA¸ H‰ÇèøûÿÿHƒÄ …À…¯ ƒEèƒEì‹Eè;Eð|ŸÇEä ëRÇEÜÿÿÿÿÇEàÿÿÿÿD‹EäH‹M¸‹UìH‹uÀH‹EÈHƒìH}ØWH}àWH}ÜWA¹ H‰Çè‘ûÿÿHƒÄ …ÀuOƒEäƒEì‹Eä;Eô|¦H‹EÈ‹P0‹EØ9Ât'H‹EÈ‹P0‹E؉щÂH;d H‰Æ¿ ¸ èM´ÿÿ¸ ëëH‹EÈH‰ÇèÜ ¸ÿÿÿÿH‹UødH+%( tèÁûßÿÉÃó úUH‰åHƒìPH‰}ÈH‰uÀH‰U¸dH‹%( H‰Eø1ÀH‹EÈH‹@(H‰ÇèˆÑÿÿ‰EðH‹EÈH‹@ H‰Çè Ãÿÿ‰EôÇEÜ ‹Uð‹EôA‰Ð‰ÁHùd H‰ÂH¯d H‰Æ¿ ¸ 虳ÿÿÇEè ëaÇEàÿÿÿÿÇEäÿÿÿÿÇEì ë>D‹MìD‹EèH‹M¸‹UèH‹uÀH‹EÈHƒìH}ÜWH}äWH}àWH‰Çè>úÿÿHƒÄ …ÀuTƒEì‹Eì;Eð|ºƒEè‹Eè;Eô|—H‹EÈ‹P0‹EÜ9Ât'H‹EÈ‹P0‹E܉щÂHà d H‰Æ¿ ¸ èò²ÿÿ¸ ëH‹EÈH‰Çè„ ¸ÿÿÿÿH‹UødH+%( tèiúßÿÉÃó úUH‰åHƒì H‰}èH‹EèH‹@ H‰ÇèÜÁÿÿ‰EüH‹EèH‹@ H‰ÇèõÁÿÿ„ÀtH‹EèH‹@(H‰Çè ÐÿÿEüƒmü‹EüÉÃó úUH‰åHƒì@H‰}ØH‰uÐH‰UÈH‹EØH‹@ H‰EèHƒ}Ð tH‹EÐH‹@H…Àt H‹EÐH‹@H…Àu ¸êÿÿÿé* H‹EØH‹@8‰ÁH<Ìm ‹‰È)Ѓè‰ÂH‹EȉPH‹EØH‰Çè/ÿÿÿH‹U؉B0H‹EØH‹ H‰EðH‹EðH‰EàëqH‹EàH‹@0ƒàH…ÀtNH‹EàH‹€À H…Àu>H‹EàH‹€° H‹@ ‰ÂH‹EàH‹€° H‹@‰ÁH‹Eà‰ÎH‰Çè)äÿÿ…Ày ¸ôÿÿÿé H‹EàH‹ H‰EøH‹EøH‰EàH‹EàH;EØu…H‹EØH‹@PH…ÀuH‹EØH‰ÇèÒóÿÿ…Ày¸ôÿÿÿë@H‹EèH‰ÇèÀÿÿ„ÀtH‹UÈH‹MÐH‹EØH‰ÎH‰Çè8ûÿÿëH‹UÈH‹MÐH‹EØH‰ÎH‰ÇèÜüÿÿÉÃó úUH‰åHƒì@H‰}ȉuÄdH‹%( H‰Eø1ÀHÇEà HÇEè HÇEð H‘öÿÿH‰EèH0÷ÿÿH‰Eð‹EăÀ‰ÂHÂÊm ‹ ¯Â‰ÂH‹EÈH‰P8HUØHMàH‹EÈH‰ÎH‰Çè þÿÿH‹UødH+%( tè øßÿÉÃó úUH‰åHƒì H‰}èH‹EèH‹€` H…ÀtBÇEü ë-H‹EèH‹ˆ` ‹EüHcÐH‰ÐHÀHÐHÁàHÈH‰Çèæ ƒEüH‹Eè‹@09Eü|ÇH‹EèH‹€h H…ÀtBÇEü ë-H‹EèH‹ˆh ‹EüHcÐH‰ÐHÀHÐHÁàHÈH‰Çè” ƒEüH‹Eè‹@09Eü|ÇH‹EèH` H‰Çèï H‹EèHh H‰ÇèÝ ÉÃó úUH‰åH‰}øH‰uð‰ÐˆEìHƒ}ð t H‹EðH‹@Xë €}ì t H‹EøH‹€x ë H‹EøH‹€p ]Ãó úUH‰åH‰}ØH‰uÐÇEä H‹EØH‹ H‰EðH‹EðH‰Eèë&H‹EèH‹UÐH‰Ø ƒEäH‹EèH‹ H‰EøH‹EøH‰EèH‹EèH9EØuÐH‹EЋUä‰à ]Ãó úUH‰åHƒìH‰}èH‹Eè‹@…Àt&H‹EèH‹ H‰EðH‹EðH‰EøH‹EèH‹UøH‰ÖH‰ÇèSÿÿÿÉÃó úUH‰åHƒì H‰}èÇEô H‹Eè¾ H‰ÇèúéÿÿH‰Eøë;H‹EøH‹€Ø H9EøuH‹Eø‹€à ƒø~ƒEôH‹UøH‹EèH‰ÖH‰Çè½éÿÿH‰EøHƒ}ø u¾‹EôÉÃó úUH‰åHƒìH‰}øH‰uðH‹Eð¶€ä ƒð„Àt*H‹EðÆ€ä H‹Eø¶@„ÀtH‹UðH‹EøH‰ÖH‰Çè7æÿÿÉÃUH‰åHƒì@H‰}ÈdH‹%( H‰Eø1ÀHÇEð H‹EÈH H‰EàHEðH‰EèÇEÔ ƒ}ÔtMƒ}ÔWƒ}Ôt3ƒ}ÔKƒ}Ôtƒ}Ôtë=H‹Eà¶H‹EèˆëIH‹Eà·H‹Eèf‰ë9H‹Eà‹H‹Eè‰ë+H‹EàH‹H‹EèH‰ë‹EÔH˜H‹MèH‹UàH‰ÖH‰ÂH‰ÏèGîßÿH‹EðH‰EØH‹EØH‹UødH+%( tè†ôßÿÉÃUH‰åHƒì@H‰}ÈH‰uÀdH‹%( H‰Eø1ÀH‹EÀH‰EðH‹EÈH H‰EàHEðH‰EèÇEÜ ƒ}ÜtMƒ}ÜWƒ}Üt3ƒ}ÜKƒ}Ütƒ}Ütë=H‹Eè¶H‹EàˆëIH‹Eè·H‹Eàf‰ë9H‹Eè‹H‹Eà‰ë+H‹EèH‹H‹EàH‰ë‹EÜH˜H‹MàH‹UèH‰ÖH‰ÂH‰ÏèbíßÿH‹EødH+%( tè¬óßÿÉÃUH‰åHƒì@H‰}ÈdH‹%( H‰Eø1ÀÇEô H‹EÈH‰EàHEôH‰EèÇEÜ ƒ}ÜtMƒ}ÜWƒ}Üt3ƒ}ÜKƒ}Ütƒ}Ütë=H‹Eà¶H‹EèˆëIH‹Eà·H‹Eèf‰ë9H‹Eà‹H‹Eè‰ë+H‹EàH‹H‹EèH‰ë‹EÜH˜H‹MèH‹UàH‰ÖH‰ÂH‰Ïè“ìßÿ‹EôH‹UødH+%( tèÛòßÿÉÃUH‰åH‰}ø‰uôH‹Eø‹Uô‰]ÃUH‰åHƒìH‰}ø‰uô‹UôH‹Eø‰ÖH‰ÇèÉÿÿÿÉÃUH‰åHƒìH‰}øH‹EøH‰ÇèÝþÿÿÉÃUH‰åHƒì@H‰}ÈH‹EÈH‰ÇèÃþÿÿ‰EЋEЃÀ‰EÔƒ}Ð u ¸ é¤ ƒ}Ô ”À¶ÀH…Àt ¸ é‹ ‹EÔ‹UÐH‹MÈH‰Mð‰U܉Eà‹E܉Eä‹Eà‰EèH‹EðH‰EøH‹uø‹Uè‹EäH‹Møð±‰Eì‹Eì‰EØ‹EØ;EÐt ‹E؉EÐéwÿÿÿƒ}Ôÿu(Hsd H‰Áº` Htd H‰ÆHØd H‰ÇèBíßÿ¸ ÉÃUH‰åHƒìH‰}øH‹EøH‰Çèÿÿÿ„Àu(Hd H‰Áºm H)d H‰ÆHd H‰Çè÷ìßÿÉÃUH‰åHƒì@‰}ÌH‰uÀH‹EÀH‰ÇèŸýÿÿ‰EЃ}Ðÿ”À¶ÀH…Àt ¸ é§ ‹EÐ+ẺEÔ‹EÔ;EÐv7‹EÔ;EÐv(HÝd H‰Áºƒ H®d H‰ÆH?d H‰Çè|ìßÿ¸ ë_‹EÔ‹UÐH‹MÀH‰Mð‰U܉Eà‹E܉Eä‹Eà‰EèH‹EðH‰EøH‹uø‹Uè‹EäH‹Møð±‰Eì‹Eì‰EØ‹EØ;EÐt ‹E؉EÐéHÿÿÿƒ}Ô ”ÀÉÃUH‰åHƒìH‰}øH‹EøH‰Æ¿ èÿÿÿÉÃUH‰åSH‰}è‰uä‰UàH‹EèI‰ÀA¹ ‹Eä‰ÀH‰Á» L‰ÊH¯ÑH‰ØI¯ÀH4L‰ÀH÷áH H‰Ê‹MàHÐHÓêöÁ@tH‰Ð1ÒH‹]øÉÃó úUH‰åHƒì H‰}øH‰uð‰ÐH‰MàˆEìH‹EøÇ@ ÿÿÿÿH‹Eø¶UìˆP0H‹EøH‹UàH‰P@H‹EøHƒÀ¾ H‰ÇèíüÿÿHƒ}ð t H‹EðH‹UøH‰PXÉÃó úUH‰åH‰}øH‹Eø‹@‰ÂHÂm ‹ ЃÀ‰À]Ãó úUH‰åSHƒì(H‰}èH‰uà‰U܉MØH‹EèHÇ@ H‹Eà‹PH‹Eè‰PH‹Eà‹H‹EèH‰Çè’ÿÿÿ‹UÜA¹ A‰Ð¹ ‰ÚH‰Æ¿ èûàÿH‹UèH‰H‹EèH‹ HƒøÿuH‹EèHÇ ¸ÿÿÿÿëH‹Eè‹U܉P H‹Eè‹U؉P¸ H‹]øÉÃó úUH‰åHƒìH‰}øHƒ}ø „” H‹EøHƒÀHH‰ÇèR H‹EøHÇ@P H‹EøH‹ H…ÀtLH‹EøH‰ÇèÞþÿÿH‰ÂH‹EøH‹ H‰ÖH‰Çè²ößÿH‹EøHÇ H‹EøÇ@ ÿÿÿÿH‹EøHƒÀ¾ H‰ÇèuûÿÿH‹EøH‹@@H…ÀtH‹EøH‹P@H‹EøH‰ÇÿÒëÉÃó úUH‰åHƒìH‰}øH‹EøHƒÀH‰ÇèIüÿÿÉÃó úUH‰åHƒìH‰}øH‹EøH‹ H…Àt<H‹EøHƒÀH‰Çè&ûÿÿ…Àu(Hrd H‰ÁºM Hd H‰ÆHd H‰Çè)éßÿH‹EøHƒÀH‰Çèýÿÿ„Àt H‹EøH‰Çè³þÿÿÉÃUH‰åHƒìH‰}øH‰uðH‹EøH‹ H‹UðH‰ÖH‰ÇèÌøÿÿÉÃó úUH‰åHƒìH‰}øH‹EøH‹ H‰ÇèÉ÷ÿÿÉÃó úUH‰åHƒì H‰}èH‹EèH‹ H‰EøH‹EèH‰Çè¸ÿÿÿH‹UèH‹RH9ÐuH‹EøH‹€8 H…Àu¸ ë¸ ƒàÉÃó úUH‰åHƒì H‰}èH‹Eè¶@0ƒð„Àt H‹EèH‹@H‰EøH‹UøH‹EèH‰ÖH‰Çè#ÿÿÿH‹EèHƒÀH‰Çèêùÿÿƒøu H‹EèH‰ÇèLÿÿÿ„Àt H‹EèH‰ÇèwþÿÿÉÃó úUH‰åHƒì@H‰}؉uÔH‰UÈH‰MÀH‹EÈH‹ H‰Eð‹EÔƒÀ‰EìH‹EÈH‹H‹EØI‰ÐH‰ÁHd H‰ÂH¬ d H‰Æ¿ ¸ è^¤ÿÿH‹EÈH‹‹EÔH˜H!ÂH‹EØHÐH‰EøH‹EÈH‹H‹EðH)ЋUì‰ÒH9ÐrUH d H‰Æ¿ ¸ è¤ÿÿH‹EÈH‹H‹EðH)ЋUì‰ÒH9ÐvH‹Eø·@·ÀH)EðH‹EÀH‹UðH‰¸ éƒ ‹EÔH˜H#EðH‰ÂH‹EØHÐH‰EøH‹Eø·@f…Àu+HH d H‰Æ¿ ¸ 蚣ÿÿH‹EÀH‹UðH‰¸ ë4H‹Eø·@·ÀHEðH‹EðH‰ÂHC d H‰Æ¿ ¸ èY£ÿÿéÿÿÿÉÃó úUH‰åHƒì@H‰}ÈH‹EÈH‰ÇèýÿÿH‰EàH‹EÈH‹@H‰EèH‹EÈH‹HD½m ‹ ‰ÀHÐH‰EðH‹Eȶ@0„ÀtH‹EàëH‹EèH‹UÈH‰B H‹Eȶ@0„ÀtH‹EèëH‹EàH‹UÈH‰B(H‹EÈH‹P(H‹EÈH‹@ H)ÂH‹EÈH‹@8H9Âs ¸õÿÿÿé H‹EÈH‹P(H‹EÈH‹H H‰ÐH)ÈH‰EøH‹EÈ‹@H˜HƒÀH9Eø†Ù H‹Eȶ@0ƒð„À„˜ ÇEØ ƒ}Ø •À¶ÀH…Àt_‹o¼m …À”À¶À‰E܃}Ü •À¶ÀH…Àt&H‹R¡k H‹ H‰Áº3 ¾ H ÿc H‰Çèûàÿƒ}Ü •À¶ÀH…Àt Ǽm ƒ}Ø H‹EÈH‹UàH‰PH‹EÈH‰ÇèŸüÿÿ¸õÿÿÿë3H‹EÈHH(H‹EÈHP H‹EÈ‹pH‹EðH‰Çèçüÿÿ…Àt¸êÿÿÿë¸ ÉÃó úUH‰åHƒìH‰}øH‹EøHƒÀH‰Çè{öÿÿ…Àu¸þÿÿÿë H‹EøH‰Çè þÿÿÉÃó úUH‰åHƒìH‰}øH‹EøHƒÀH‰ÇèBöÿÿ…ÀtH‹EøH‰Çè„ûÿÿH‹UøH‰BëÉÃó úUH‰åHƒì`H‰}¸H‰u°H‰U¨dH‹%( H‰Eø1ÀH‹E¸H‹H»m ‹ ‰ÀHÐH‰EèHÇEØ H‹E¨‰ÂH‹E°H‹ ‰Á‰Ð)ȉEЃ}ÐŽ| H‹E°H‹H‹E¸‹@H˜H!ÂH‹EèHÐH‰EØH‹EØ·@·ÀH‰EðHƒ}ðv H‹Eð9EÐ} ¸ é9 H‹E°H‹H‹E¸‹@H˜H!ÂH‹EðHÂH‹E°H‹H‹EðHÁH‹E¸‹@H˜H!ÈH9„ã H‹E°H‹ ‰EÈH‹Eð‰EÌH‹E¸H‹@HH‰EàH‹E¸H‹@PH9EðvDH‹E¸H‹@HH‹UðH‰ÖH‰ÇèfáßÿH‰EàHƒ}à u ¸ é¥ H‹E¸H‹UàH‰PHH‹E¸H‹UðH‰PP‹EÈ÷ЉÂH‹E¸‹@!ЃÀ‰EÀ‹ẺEÄ‹UÄ‹EÀ9ÂF‰EÔ‹UÔH‹E¸‹@#EȉÁH‹EèHÁH‹EàH‰ÎH‰Çèºàßÿ‹EÔEÈ‹EÔHEà‹EÔ)Ẽ}Ì u˜H‹E¸H‹@HH‰EØH‹E°H‹H‹EðHÂH‹E°H‰H‹EØH‹UødH+%( tèÈæßÿÉÃó úUH‰åHƒì H‰}èH‹EèHƒÀH‰Çèôÿÿ…Àu¸ ëiH‹Eè¶@0ƒð„ÀtH‹EèH‰Çè3ùÿÿH‹UèH‰B(H‹EèH‹P(H‹EèHH H‹EèH‰ÎH‰Çè•ýÿÿH‰EøH‹Eè¶@0ƒð„ÀtH‹EèH‹P H‹EèH‰PH‹EøÉÃó úUH‰å‰}ì‹Eì‰Á3‰Eø‰Uü‹Uø‹EüHÁà H Ð]Ãó úUH‰å1‰Eø‰Uü‹Uø‹EüHÁà H Ð]Ãó úUH‰åHìp H‰½˜þÿÿH‰µþÿÿdH‹%( H‰Eø1ÀH‹…˜þÿÿH‹ H‰…ÿÿÿÇ…°þÿÿ Ç…´þÿÿ HÇ…ðþÿÿ HÇ…øþÿÿ HÇ… ÿÿÿ HÇ…ÿÿÿÿÿÿÿHƒ½ÿÿÿ tH‹…ÿÿÿ¶@(ƒà„Àu ¸ÿÿÿÿéÅ ÇEð H‹…ÿÿÿHƒÀH‰…PÿÿÿHEðH‰…XÿÿÿÇ…Èþÿÿ ƒ½Èþÿÿtnƒ½Èþÿÿ{ƒ½ÈþÿÿtHƒ½Èþÿÿiƒ½Èþÿÿt ƒ½ÈþÿÿtëUH‹…Pÿÿÿ¶H‹…XÿÿÿˆëdH‹…Pÿÿÿ·H‹…Xÿÿÿf‰ëNH‹…Pÿÿÿ‹H‹…Xÿÿÿ‰ë:H‹…PÿÿÿH‹H‹…XÿÿÿH‰ë$‹…ÈþÿÿH˜H‹XÿÿÿH‹•PÿÿÿH‰ÖH‰ÂH‰ÏèÞßÿ‹Eð‰…¸þÿÿHÇEð H‹…ÿÿÿHƒÀH‰…@ÿÿÿHEðH‰…HÿÿÿÇ…Äþÿÿ ƒ½Äþÿÿtnƒ½Äþÿÿ{ƒ½ÄþÿÿtHƒ½Äþÿÿiƒ½Äþÿÿt ƒ½ÄþÿÿtëUH‹…@ÿÿÿ¶H‹…HÿÿÿˆëdH‹…@ÿÿÿ·H‹…Hÿÿÿf‰ëNH‹…@ÿÿÿ‹H‹…Hÿÿÿ‰ë:H‹…@ÿÿÿH‹H‹…HÿÿÿH‰ë$‹…ÄþÿÿH˜H‹HÿÿÿH‹•@ÿÿÿH‰ÖH‰ÂH‰Ïè ÝßÿH‹UðH‹…þÿÿH‰PHÇEð H‹…ÿÿÿHƒÀ H‰…0ÿÿÿHEðH‰…8ÿÿÿÇ…Àþÿÿ ƒ½Àþÿÿtnƒ½Àþÿÿ{ƒ½ÀþÿÿtHƒ½Àþÿÿiƒ½Àþÿÿt ƒ½ÀþÿÿtëUH‹…0ÿÿÿ¶H‹…8ÿÿÿˆëdH‹…0ÿÿÿ·H‹…8ÿÿÿf‰ëNH‹…0ÿÿÿ‹H‹…8ÿÿÿ‰ë:H‹…0ÿÿÿH‹H‹…8ÿÿÿH‰ë$‹…ÀþÿÿH˜H‹8ÿÿÿH‹•0ÿÿÿH‰ÖH‰ÂH‰Ïè.ÜßÿH‹UðH‹…þÿÿH‰PH‹…ÿÿÿ¶@(ƒà„À„n H‹…þÿÿH‹PH‹…þÿÿH‹@H9„O è;üÿÿH‰…ðþÿÿÇEð H‹…ÿÿÿHƒÀ4H‰E€HEðH‰EˆÇ…Ôþÿÿ ƒ½Ôþÿÿt\ƒ½Ôþÿÿcƒ½Ôþÿÿt<ƒ½ÔþÿÿQƒ½Ôþÿÿt ƒ½Ôþÿÿtë=H‹E€¶H‹EˆˆëLH‹E€·H‹Eˆf‰ë<H‹E€‹H‹Eˆ‰ë.H‹E€H‹H‹EˆH‰ë ‹…ÔþÿÿH˜H‹MˆH‹U€H‰ÖH‰ÂH‰Ïè"Ûßÿ‹Eð‰…°þÿÿfÇEð H‹…ÿÿÿHƒÀ2H‰…pÿÿÿHEðH‰…xÿÿÿÇ…Ðþÿÿ ƒ½Ðþÿÿtnƒ½Ðþÿÿ{ƒ½ÐþÿÿtHƒ½Ðþÿÿiƒ½Ðþÿÿt ƒ½ÐþÿÿtëUH‹…pÿÿÿ¶H‹…xÿÿÿˆëdH‹…pÿÿÿ·H‹…xÿÿÿf‰ëNH‹…pÿÿÿ‹H‹…xÿÿÿ‰ë:H‹…pÿÿÿH‹H‹…xÿÿÿH‰ë$‹…ÐþÿÿH˜H‹xÿÿÿH‹•pÿÿÿH‰ÖH‰ÂH‰Ïè:Úßÿ·Eð·À‰…´þÿÿHÇEð H‹…ÿÿÿHƒÀ8H‰…`ÿÿÿHEðH‰…hÿÿÿÇ…Ìþÿÿ ƒ½Ìþÿÿtnƒ½Ìþÿÿ{ƒ½ÌþÿÿtHƒ½Ìþÿÿiƒ½Ìþÿÿt ƒ½ÌþÿÿtëUH‹…`ÿÿÿ¶H‹…hÿÿÿˆëdH‹…`ÿÿÿ·H‹…hÿÿÿf‰ëNH‹…`ÿÿÿ‹H‹…hÿÿÿ‰ë:H‹…`ÿÿÿH‹H‹…hÿÿÿH‰ë$‹…ÌþÿÿH˜H‹hÿÿÿH‹•`ÿÿÿH‰ÖH‰ÂH‰ÏèLÙßÿH‹EðH‰…øþÿÿH‹…ÿÿÿ¶@(ƒà „À„ HÇEð H‹…ÿÿÿHƒÀPH‰E HEðH‰E¨Ç…Üþÿÿ ƒ½Üþÿÿt\ƒ½Üþÿÿcƒ½Üþÿÿt<ƒ½ÜþÿÿQƒ½Üþÿÿt ƒ½Üþÿÿtë=H‹E ¶H‹E¨ˆëLH‹E ·H‹E¨f‰ë<H‹E ‹H‹E¨‰ë.H‹E H‹H‹E¨H‰ë ‹…ÜþÿÿH˜H‹M¨H‹U H‰ÖH‰ÂH‰ÏènØßÿH‹EðH‰… ÿÿÿHÇEð H‹…ÿÿÿHƒÀXH‰EHEðH‰E˜Ç…Øþÿÿ ƒ½Øþÿÿt\ƒ½Øþÿÿcƒ½Øþÿÿt<ƒ½ØþÿÿQƒ½Øþÿÿt ƒ½Øþÿÿtë=H‹E¶H‹E˜ˆëLH‹E·H‹E˜f‰ë<H‹E‹H‹E˜‰ë.H‹EH‹H‹E˜H‰ë ‹…ØþÿÿH˜H‹M˜H‹UH‰ÖH‰ÂH‰Ïè¦×ßÿH‹EðH‰…ÿÿÿÇEð H‹…ÿÿÿHƒÀ H‰EÀHEðH‰EÈÇ…äþÿÿ ƒ½äþÿÿt\ƒ½äþÿÿcƒ½äþÿÿt<ƒ½äþÿÿQƒ½äþÿÿt ƒ½äþÿÿtë=H‹EÀ¶H‹EȈëLH‹EÀ·H‹EÈf‰ë<H‹EÀ‹H‹Eȉë.H‹EÀH‹H‹EÈH‰ë ‹…äþÿÿH˜H‹MÈH‹UÀH‰ÖH‰ÂH‰ÏèßÖßÿ‹Eð‰…¼þÿÿHÇEð H‹…ÿÿÿHƒÀH‰E°HEðH‰E¸Ç…àþÿÿ ƒ½àþÿÿt\ƒ½àþÿÿcƒ½àþÿÿt<ƒ½àþÿÿQƒ½àþÿÿt ƒ½àþÿÿtë=H‹E°¶H‹E¸ˆëLH‹E°·H‹E¸f‰ë<H‹E°‹H‹E¸‰ë.H‹E°H‹H‹E¸H‰ë ‹…àþÿÿH˜H‹M¸H‹U°H‰ÖH‰ÂH‰ÏèÖßÿH‹EðH‰…ÿÿÿH‹…ÿÿÿ¶@(ƒà„À„Z ƒ½¼þÿÿ „M ‹…¼þÿÿƒè‰Çè öÿÿH‰… ÿÿÿfÇEð H‹…ÿÿÿHƒÀ0H‰EÐHEðH‰EØÇ…èþÿÿ ƒ½èþÿÿt\ƒ½èþÿÿcƒ½èþÿÿt<ƒ½èþÿÿQƒ½èþÿÿt ƒ½èþÿÿtë=H‹EжH‹E؈ëLH‹EзH‹EØf‰ë<H‹EЋH‹E؉ë.H‹EÐH‹H‹EØH‰ë ‹…èþÿÿH˜H‹MØH‹UÐH‰ÖH‰ÂH‰ÏèÕßÿ·Eðf‰…®þÿÿ·•®þÿÿ¸@ )ЉÁHÓ¥ ÿÿÿ·•®þÿÿ¸@ )ЉÁHÓ½ ÿÿÿH‹… ÿÿÿH…ÿÿÿÇEð H‹…ÿÿÿHƒÀH‰EàHEðH‰EèÇ…ìþÿÿ ƒ½ìþÿÿthë ¸ÿÿÿÿéq ƒ½ìþÿÿcƒ½ìþÿÿt<ƒ½ìþÿÿQƒ½ìþÿÿt ƒ½ìþÿÿtë=H‹Eà¶H‹EèˆëNH‹Eà·H‹Eèf‰ë>H‹Eà‹H‹Eè‰ë0H‹EàH‹H‹EèH‰ë ‹…ìþÿÿH˜H‹MèH‹UàH‰ÖH‰ÂH‰Ïè Ôßÿë ‹Eð;…¸þÿÿ…õÿÿH‹…þÿÿH‹PH‹…þÿÿH‹@H9„ H‹…ðþÿÿH+… ÿÿÿH#…ÿÿÿH‰ÂH‹… ÿÿÿHÐH‰…ðþÿÿ‹•´þÿÿ‹°þÿÿH‹…ðþÿÿ‰ÎH‰ÇèéÿÿH‹•øþÿÿHÐH‰…(ÿÿÿH‹…þÿÿH‹PH‹…(ÿÿÿHÂH‹…þÿÿH‰Pƒ½¼þÿÿ t H‹…þÿÿH‹PH‹…(ÿÿÿHÂH‹…þÿÿH‰PH‹…þÿÿH‹•ÿÿÿH‰¸ H‹UødH+%( tènÙßÿÉÃó úUH‰åHƒìH‰}øH‹EøH‰Æ¿ èûéßÿÉÃó úUH‰åHƒìH‰}øH‹EøH‹ H‰ÇèŠÕßÿH‹EøHÇ ÉÃó úUH‰åHƒì ‰}ì‰uèH‰Uà‹EèH˜H‹UàH¯ÂH‰Eð‹EìH˜H¯EðHƒÀ(H‰ÇèsÿÿÿH‰EøHƒ}ø tEH‹EøH‹UàH‰PH‹EøH‹UðH‰‹Eì¯EèHcÐH‹EøH‰P‹EìHcÐH‹EøH‰P‹EèHcÐH‹EøH‰P H‹EøÉÃó úUH‰åHƒì H‰}èH‹EèH‹PH‹EèH‹@H¯ÂH‰EøH‹EèHH(H‹EøH‰Â¾ H‰ÏèEÙßÿÉÃó úUH‰åHƒìH‰}øH‹EøH‰Çè†ÔßÿÉÃó úUH‰åHƒì@‰ø‰uØH‰UÐH‰MȈEÜH‹EÐH‰EðH‹EÈH‰Eèëh€}Ü tH‹UèH‹MЋEØH‰Î‰ÇèêäßÿëH‹UèH‹MЋEØH‰Î‰Çè£íßÿH‰EøHƒ}ø yèíßÿ‹ ƒøuë Hƒ}ø H‹EøëWH‹EøH)EèH‹EøHEÐHƒ}è u‘H‹EÐH+EðH‰ÂH‹EÈH9Ât(Híc H‰Áº Hdíc H‰ÆHbíc H‰ÇèÚÒßÿH‹EÈÉÃó úUH‰åHƒì ‰}üH‰uðH‰UèH‹MèH‹Uð‹Eü‰Æ¿ èóþÿÿÉÃó úUH‰åHƒì0‰}ìH‰uàH‰UØH‰MÐH‹EØH‰EðëTH‹MÐH‹UðH‹uà‹Eì‰ÇèéñßÿH‰EøHƒ}ø yèìßÿ‹ ƒøuë%Hƒ}ø H‹Eøë#H‹EøH)EðH‹EøHEàH‹EøHEÐHƒ}ð u¥H‹EØÉÃó úUH‰åHƒì ‰}üH‰uðH‰UèH‹MèH‹Uð‹Eü‰Æ¿ è=þÿÿÉÃf. „ @ SI‰ðI‰Ñ¹ º ¾ Hì dH‹%( H‰„$ 1ÀH‰ãH‰ßèåÓßÿH‹–k I‰ØH lìc HB ¾ H‹81ÀèÞÔßÿH‹„$ dH+%( u HÄ [ÃèÍÕßÿff. „ fPXHìØ I‰úH‰t$(H‰T$0H‰L$8L‰D$@L‰L$H„Àt7)D$P)L$`)T$p)œ$€ )¤$ )¬$ )´$° )¼$À dH‹%( H‰D$1ÀH„$à H‰âL‰ÖH‰D$H=žëc HD$ Ç$ ÇD$0 H‰D$èÈþÿÿ¿€ è.ßßÿff. „ AVAUATUSHì Hƒ $ Hì0 dH‹%( H‰„$( 1ÀH…ö„a ¶H‰õ„À„S I‰ü</„p L´$ ¾ L‰÷èëÖßÿH…À„’ H=7 èfáßÿI‰ÅH…ÀtL‰öH‰Çè3äßÿ…À…{ L‰÷ès×ßÿH‰ïH‰Ãèh×ßÿI‰ÅHDH=ÿ ‡Ä ¹ I< º H)ÙH5± d è7Úßÿ¹ÿ IUH‰îH)ÙI| L-Ôd èÚßÿI‹,$M‰ðL‰êH ’ ¾ L‰çH…íHEÍ1ÀèÀäßÿƒøÿ„I H‰ïè/ÐßÿI‹,$L‰ê¾ L‰çH U L²— H…íHEÍ1Àè„äßÿƒøÿ„ H‹„$( dH+%( …ñ HÄ0 H‰ï[]A\A]A^éÍÏßÿ D H‹„$( dH+%( …¾ HÄ0 []A\A]A^ÃL‹7H Ò L-÷d I‰ðL‰ê¾ M…öIEÎ1Àèöãßÿƒøÿ„ L‰÷èeÏßÿé1ÿÿÿH=©ìc è4ýÿÿ @ H‰æL‰÷èEéßÿH´$ L‰ïè5éßÿ…À…bþÿÿH‹$H9„$ …PþÿÿH‹D$H9„$˜ …=þÿÿº L‰îL‰÷èHïÿé(þÿÿèŽÒßÿH=zëc 1ÀèÀüÿÿH‰ê¾< H=âèc 1Àèªüÿÿf. „ ó úfHnÇfHnÎH[Nm fHnÑflÁH=Àèc fHnº flÂ@éáØßÿó úHƒìI‰ùdH‹%( H‰D$1À€?/HÇ$ tHHNm H‰çH ƒ Hlèc ¾ L‹@1Àè°âßÿƒøÿt9H‹$H‹T$dH+%( u HƒÄÃfH‹D$dH+%( u HƒÄé'Êßÿè’ÑßÿH=~êc 1ÀèÄûÿÿ @ ó úATSHƒìH…ÿt@€? I‰üt8èsÔßÿLàH‰Ãsë f „ HƒëI9Üw €;/uòI9Üv HƒÄL‰à[A\ÃfE1äHƒÄL‰à[A\ÃfH‰ÞL‰çL)æè2ËßÿH‰›£m H…ÀtÖLcHƒÄL‰à[A\à € ó úHõLm H‰=v£m H‰þº H‹xé×ßÿff. „ fó úH‹=M£m H…ÿté;Éßÿ SH °Lm H‹{èwÝßÿH…Àt€8 u H‹{[écþÿÿ H‰Ç[ëÊf. „ ó úAUL-nƒ ATL‰ïUSHƒìdH‹%( H‰D$1ÀI‰äè ÝßÿHÇ$ H‰ÃèpÿÿÿL‰çH‰ÆH‰Åè"ûÿÿH‹5«¢m L‰çèûÿÿH‰ïèkÌßÿH‹,$H œ Læc H…íHEÍH…ÛtI‰Ø1ÀH©d ¾ L‰çè´àßÿƒøÿt=H‰ïè'ÌßÿH‹4$L‰ïº èvÖßÿH‹<$è ÌßÿH‹D$dH+%( uHƒÄ[]A\A]ÃH=~èc 1ÀèÄùÿÿèÏßÿff. „ @ ó úAUATUSHƒìHkKm H‹ L‹(H…ÛtxH‰ý1À ‰ÂHƒÀHƒ|Å uòzHcÿHÁçè«áßÿº L‰(I‰ÄI‰ ÔHƒÂH‹\ÕøH…ÛuîHÁâIÇ L‰æL‰ïèäßÿL‰çèOËßÿHƒÄ¸ÿÿÿÿ[]A\A]à € ¿ èNáßÿº L‰(I‰Äë·ó úATI‰úU1íS1ÛHì` H‰”$@ L¤$0 º L‰Œ$X LL$ H‰´$8 H‰Œ$H L‰„$P dH‹%( H‰„$( 1ÀH„$€ H‰|$ H¼$€ H‰D$¸ ÇD$ L‰d$ë € ‰òA‰ÃLcÀƒú/w3‰Ñr½ LáH‹ I‰LÁøH…Ét4Hƒø tkHƒÀƒú/‡2ïßÿëÄ @ H‰ù‰ÖHƒÇ» H‹ I‰LÁøH…ÉuÌAƒø t7JÇDÄ L‰ÏèFþÿÿH‹”$( dH+%( u:HÄ` []A\à € H‹…k L‰Ñ¾ HZçc H‹81Àè`Ìßÿ¸ÿÿÿÿë³èdÍßÿ @ ó úH‹?H‹6HƒÇHƒÆé Ýßÿf „ AWI‰ÿH=Ëù AVAUATUSHƒìHdH‹%( H‰D$81ÀF‰D$(èìÙßÿH…ÀtOH‰Çº 1öèÞßÿH=Žù f‰D$0èÇÙßÿH‰ÇH…Àt'1öº èóÝßÿfƒ|$0 f‰D$2tf…À…• D 1ÀHT$0¾T ¿ èBÇßÿ…À„P ÇD$0 P ¸O ‹|$(9Ç( ™÷ÿHcÈH‰ËI‹G1ÒHDÿH÷ñ‰D$,…ÀŽæ ‰D$ ƒèL-¡Å H‰D$ HÇD$ f1ÀH5»ž ¿ è-âßÿ…Û~HcD$,D‹d$ E1öH‹l$H‰D$L‰øA‰ßAìD‰ãI‰ÄëGAOÿº D9ñt ‰ÙH9ÈGT$(I‹D$L‰î¿ AƒÆH‹ è1ÀHƒÁèÈáßÿHl$\$ E9÷t I‹D$H9èw°D‰ûM‰çH‹#ƒk ¿ H‹0è¦ÌßÿH‹t$HFH9t$ tH‰D$é<ÿÿÿ @ H‹D$8dH+%( uKHƒÄH[]A\A]A^A_ù » éÒþÿÿfƒ|$0 „¤þÿÿ·D$2f…À„–þÿÿƒèé›þÿÿ·ÀƒèéþÿÿèËßÿ „ SI‰ðI‰Ñ¹ º ¾ Hì dH‹%( H‰„$ 1ÀH‰ãH‰ßè¥ÈßÿH‹V‚k I‰ØH ,ác H ¾ H‹81ÀèžÉßÿH‹„$ dH+%( u HÄ [ÃèÊßÿff. „ fPXHìØ I‰úH‰t$(H‰T$0H‰L$8L‰D$@L‰L$H„Àt7)D$P)L$`)T$p)œ$€ )¤$ )¬$ )´$° )¼$À dH‹%( H‰D$1ÀH„$à H‰âL‰ÖH‰D$H=^àc HD$ Ç$ ÇD$0 H‰D$èÈþÿÿ¿€ èîÓßÿff. „ ó úAUI‰õATI‰ÔUSH‰ûHz Hƒìè ÜßÿH…ÀtcL‰ L‰âHxL‰îH‰Åè&ÃßÿH‹KH‹BÆD% HQH9ÂvHHt@0H‹{HÑîH9ÖHBòH‰3HÁæè!ÃßÿH…Àt;H‹KH‰CHQH‰SH‰,ÈHƒÄ[]A\A]à D H‹CH‰SH‰,ÈHƒÄ[]A\A]ÃH=»ßc è…þÿÿ D AWAVAUATUH‰ÕSH‰óHìØ H‰|$H‰÷dH‹%( H‰„$È 1Àè¹ÐßÿHÇD$( H…À„Q I‰ÄH…í„k H‰ïè³ËßÿH‰D$‰D$ Ll$(1ÀI‰Ø¾ H HLßc L‰ïèUÙßÿƒøÿ„I HD$0L5( d H‰$ @ L‰çèPÐßÿH…À„Ï H‰ïHXèKËßÿH‰îH‰ßH‰ÂèmÆßÿ…ÀuÑL‹|$(I‰ØL‰ò¾ H ® L‰ïM…ÿIEÏèãØßÿƒøÿ„× L‰ÿèRÄßÿH‹4$H‹|$(èDÞßÿ…Àuˆ‹D$H‰Ââ ð ú € …pÿÿÿ¨@„hÿÿÿH‰ßèÈÊßÿ‰Â+T$Hƒøv |ü.exeuƒêHcD$ H‹|$HcÒH4èÉýÿÿL‰çèÏßÿH…À…1ÿÿÿL‰çè°ÎßÿH‹|$(èÆÃßÿH‹„$È dH+%( u>HÄØ []A\A]A^A_ÃÇD$ H-ÙÝ HÇD$ é‰þÿÿH=àc 1Àè•üÿÿèÇßÿó úATI‰üIƒ|$ USH‹t,1í1Û D H‹<ßèGÃßÿI‹|$HÇß ]H‰ÝI;\$rÝè(ÃßÿfïÀ[]IÇD$ A$A\Ãó úAWAVAUATUSHƒìL‹wM…ö„ H‹_I‰üIƒþtI¸ ½ f. „ DmÿH‹<ÃN‹<ëHƒÇIwèÖßÿ…À„‡ EH‰ÅL9ðrÔM…ö„« 1À1É1Òë H‰Ã‰ðQH‰ÖL9òs ‰ñH‹ÓH…Òtêp9ÁuÝQ‰ðH‰ÖL9òrá‰ÂI‰T$9Ævn)ÁHƒÄH<Ó1öLÍ []L‰ÂA\A]A^A_éÏÆßÿ € L‰ÿè ÂßÿI‹\$M‹t$EH‰ÅJÇë I9Ƈ/ÿÿÿéVÿÿÿf. „ IÇD$ HƒÄ[]A\A]A^A_à „ ó úAWI‰÷AVE1öAUATE1äUH‰ýS1ÛHƒì(L‹oM…íuéé fIƒÆƒøHƒÓ L9냤 M9w†ò H‹UHÝ H‰$H‹ÚH‰T$HxI‹GJ‹4ðHƒÆè´Ôßÿ…Ày°HCIt$L9ã„ž H‹T$H‰D$J å H‰t$J‹<âè ÁßÿH‹UH‹$L‹mL‹d$HÓHÇ H‹H‰H‹\$L9ë‚bÿÿÿf D M9ìs*H‹EL‰ã @ H‹<ØèÏÀßÿH‹EHÇØ HƒÃH9]wáL‰eHƒÄ([]A\A]A^A_Ãf D I‰ôH‰Ãé ÿÿÿ D L9ãt£L9ësžH‹UfJ‹<âN,å IƒÄèkÀßÿH‹UJ*L‹mHÇ H‹ ÚHƒÃH‰I9ÝwÈé[ÿÿÿ ó úAWAVI‰þH=Ùv AUI‰õATI‰ÔUSHƒìè™ÐßÿI‰ÇèñòÿÿH‰ÅH…À„ H‰ÆL‰òL‰ïè—úÿÿH0öÿÿI‹}º I‹uH‰ÁH‰$è7ÏßÿL‰ïè¿üÿÿM…ÿ„ L‰ÿèî»ßÿH‰D$I‰Çë( @ Æ H‰îL‰ÿèÓßÿ…ÀtL‰òL‰þL‰çè0úÿÿL{¾: L‰ÿèoÉßÿH‰ÃH…ÀuÇH‰îL‰ÿèÌÒßÿ…ÀtL‰òL‰þL‰çèúùÿÿf. „ H‹|$èF¿ßÿI‹|$I‹t$º H‹ $èŽÎßÿL‰çèüÿÿH‰ïè ¿ßÿHƒÄL‰îL‰ç[]A\A]A^A_é5ýÿÿ D M…ÿtÕL‰ÿè#»ßÿH‰D$I‰Çë f „ Æ L‰þL‰òL‰çL{èkùÿÿ¾: L‰ÿè®ÈßÿH‰ÃH…ÀuÖL‰òL‰þL‰çèHùÿÿHáôÿÿH‰$éHÿÿÿ „ ó úAWAVI‰þAUI‰õATI‰ÔUSHƒìH‹vH…ö„° I‹}1í1Ò1Àf D H‹Ç‰éH‹ H9ÁBèBH‰ÂH9ÆwæI‹|$H…ÿt/M‹D$1Ò1À I‹À‰éH‹ H9ÈGèBH‰ÂH9øræH…ö„Å èàðÿÿL‰ò¿ H5fØc H‰ÁI‰ÇH‰D$1Àè×ßÿH5ÛÛ ¿ 1Àèl×ßÿL‰÷ètÄßÿL‰ÿH‰ÃèiÄßÿØH‹ Ðxk Dxÿt f. „ H‹3¿- èCÂßÿAƒïsíH‹3¿ è0Âßÿ‰îL‰ïèÖóÿÿH‹3¿ èÂßÿH‹|$è_½ßÿIƒ|$ u HƒÄ[]A\A]A^A_à „ H‹ Yxk L‰òH5×Úc ¿ 1ÀèÃÖßÿH5ì¢ ¿ 1Àè°ÖßÿL‰÷è¸ÃßÿA‰Å…ÀtH‹3¿- è£ÁßÿAƒíuíH‹3¿ èÁßÿ‰îL‰çè6óÿÿH‹3HƒÄ¿ []A\A]A^A_ékÁßÿ H‹z1íH…ÿ…uþÿÿéMÿÿÿ @ ó úAUATUSHƒìH‹oH…ítIL‹gH‰óE1í1Àë AEI‰ÅH9ès,I‹4ÄH‰ßHƒÆè¼Ïßÿ…ÀuàHƒÄ¸ []A\A]à „ HƒÄ1À[]A\A]à ó úHƒìH‹Awk H‹8èùÄßÿH‹:wk H‹8èêÄßÿ¿ è ½ßÿ¿ è–½ßÿH=?’m HƒÄé¶/ f D ó úHì ¹ E1ÀdH‹%( H‰„$ 1ÀHT$H‰æLŒ$€ H‰×H”$ˆ HÇ$ HÇ„$€ óH«H‰×¹ 1ÒóH«¿ L‰É螸ßÿ1ÒH5ðÕc H=îÕc è¹ÅßÿH‹„$ dH+%( uHÄ ÃèÙ¾ßÿf „ ó úH‹Evk U‰ýH‹8èúÃßÿH‹;vk H‹8èëÃßÿ¿ 衼ßÿ¿ è—¼ßÿH=@‘m è». ‰ïèT2 ‰ï]éüÏßÿff. „ ó úHu:m H‰x Ãó úH‰==‘m à @ ó úUSHƒìdH‹%( H‰D$HA:m H‹x èËßÿH‹ ‘m H…ÛtL¿ è²Ðßÿ1ÀH‰â¾T ¿ 螸ßÿ…ÀtV€; …9 H‹D$dH+%( …W HƒÄ[]Ãf D ¿ H‰ÅècÐßÿ…ÀtÎH‰â¾T ¿ 1ÀèK¸ßÿH‰ë…Àu ·D$‰‰m H…ÛušH=È{ èhÊßÿH‰ÃH…Àu†H nÔc ¾ H‰ßèü·ßÿ…Àt H eÔc ¾ H‰ßèä·ßÿ…À…[ÿÿÿH59m H=îm Ç(m H‰Ým H¦ýÿÿH‰ 9m ÇÑm ÿÿÿÿH‰îm èi' …À…ÿÿÿ‹=·m ¾ èAÄßÿ¿ è‡Ïßÿ…ÀuK‹=™m èغßÿH=þÿÿè 1 H=õüÿÿèÐì éÊþÿÿ H5ãz H‰ßèiÌßÿ…À„°þÿÿéPÿÿÿ @ ‹=Nm ¾ èØÃßÿë£è¼ßÿó ú‹jm à D ó úHƒìH=þè è<ÉßÿH…Àu ‹Am …ÒBþºN DÂHƒÄà € º 1öH‰ÇèIÍßÿHƒÄà @ ó úAUI‰õATI‰üUSHƒìHc_ƒ€ = w èV¿ßÿH‹ ‹ ˜Icm…€ = v_…Ût…í¸{ Dè‰Ø)ètHƒÄ[]A\A]û{ …íuæI‹|$I‹uHC H…ÿHDøH…öHDðHƒÄ[]A\A]éJËßÿf. „ èÛ¾ßÿH‹ ‹,¨ë” AUATUSH‰ûHƒìƒ?„ ‹G0…öu¨u¨ t HƒÄ[]A\A]ÃL‹%Árk L-Å ¾ 1ÀL‰êI‹<$èºßÿ‹KHcè…É…! I‹<$L‰ê¾ 1Àèî¹ßÿH˜HÅH‹KH…Ét+‹CI‹<$…À…ñ I‹<$HìÑc ¾ 1À躹ßÿH˜HÅ‹I‹<$ƒø „® ‡P ƒø…ß ‹C0H‹KƒàH…É„ô HÉÑc …ÀtHƒ{ HªÑc „· ¾ 1Àè[¹ßÿH˜HÅf D Hƒý‡Ô ¹ )éL‹K I‹<$1À¾ LÕþ H†Ñc è ¹ßÿöC1„ØþÿÿL‹K(I‹<$HƒÄ1À[L©þ ]¹ A\HYÑc ¾ A]éâ¸ßÿfI‹<$H÷Ðc ¾ 1ÀèɸßÿH˜HÅéÖþÿÿ € ƒè ƒø‡\ÿÿÿHÝÐc öC0tHƒ{ H¾Ðc „í ¾ 1Àè¸ßÿH˜HÅHƒý†,ÿÿÿI‹4$¿ èÊßÿ¹ éÿÿÿf. „ ƒè ƒø‡ôþÿÿë–fH‹-Ñpk ¿ H‹u èÛÉßÿH‹K €9 „ãýÿÿH‹} HƒÄH Ô 1À[¾ ]A\A]éý·ßÿ D ‹C0¨…þÿÿéTþÿÿ „ HîË ¾ 1ÀèÍ·ßÿH‹KH˜HÅH…É„þÿÿéåýÿÿf D HîÏc é=þÿÿ @ HËÏc éÿÿÿ @ HèÏc …À„ôþÿÿHƒ{ HÇÏc …âþÿÿHÁÏc éÖþÿÿ SI‰ðI‰Ñ¹ º ¾ Hì dH‹%( H‰„$ 1ÀH‰ãH‰ßè¶ßÿH‹¶ok I‰ØH ŒÎc Hbí ¾ H‹81Àèþ¶ßÿH‹„$ dH+%( u HÄ [Ãèí·ßÿff. „ fPXHìØ I‰úH‰t$(H‰T$0H‰L$8L‰D$@L‰L$H„Àt7)D$P)L$`)T$p)œ$€ )¤$ )¬$ )´$° )¼$À dH‹%( H‰D$1ÀH„$à H‰âL‰ÖH‰D$H=¾Íc HD$ Ç$ ÇD$0 H‰D$èÈþÿÿ¿€ èNÁßÿff. „ AWAVAUI‰ýATA‰ÔUSH‰ËHƒìH‰4$è°øÿÿL5ñ‰m H‹-znk I‹H…Ét&H‹} HXÎc ¾ 1ÀèõßÿI‹>è+³ßÿIÇ I‹M H‹} ¾ 1ÀHD• Mu蕵ßÿM‹EL- Îc M…Àu'ër H‹} L‰ÁIƒÆL‰ê¾ 1ÀèfµßÿM‹M…ÀtMA€8 uØL-§ë L=öú f. „ A€8 H ’À uL‰ùH‹} L‰ê¾ 1ÀIƒÆèµßÿM‹M…ÀuÑH‹$ƒ8…Ô H‹$1Àf D ‹r`‰ÁHƒÂ`ƒÀ…öuðDtIAÁæMcöL‰÷èdÈßÿI‰ÅH…À„ð H‹4$L‰òL‰ïèi¯ßÿA‹E …À„¶ M‰îL‰ïL=ùÿÿ1öf D IƒÆ`ƒø„3 A‹ƒÆ…ÀuéHcöº` L‰ùèAÁßÿA‹U L‰l$…ÒtY @ H…Û„¤ ‹CƒøŽ˜ H‹ ƒèLqL|ÁI‹6¾¶N<-„š „ÉuFA;EtmIƒÆM9÷uÛA‹E`IƒÅ`…Àu«H‹u ¿ èÅßÿH‹|$HƒÄ[]A\A]A^A_éU±ßÿ D I‹}H…ÿtH‰4$èžÄßÿH‹4$…ÀtI‹} H…ÿt踹ßÿH…Àt“L‰ïD‰æIƒÅ`èDùÿÿA‹E …À…8ÿÿÿë‹f D ¾ÁA;EtÔ€ù-…^ÿÿÿI‹}H…ÿ„QÿÿÿHƒÆè8Äßÿ…À…@ÿÿÿë«f D HcöL‰ùº` èÀßÿA‹L‰÷1ö…À… þÿÿé²þÿÿ H‹u ¿ èÒÄßÿH‹$‹8…ÿ…þÿÿ¿` èšÆßÿI‰ÅH…Àt A¾` é/þÿÿL‰ï1öL=Û÷ÿÿéhþÿÿHÇD$ éÍþÿÿHÇD$ L‹,$éfþÿÿf D H‰øH‹H…ÿt HÇ@ 1ÀH…ÉtH‰9Ãà € ‹xöF0tƒÿt*L‹ M‹@A€8-t ƒÿ~(H‹ƒï‰xHrH‹zH‰0ë¶fH‹~@ë®f. „ HƒìH‹Ýjk H‹8öÂuMƒâH‹NLÑÊc t HðÊc ¾ 1Àè²ßÿ¸ÿÿÿÿHƒÄÃHíÊc ¾ 1Àèý±ßÿ¸ÿÿÿÿëáf D ‹NLˆÊc ¾ 1ÀH‹Êc èÓ±ßÿ¸ÿÿÿÿë·ff. „ AWA‰×AVI‰þAUATA‰ÔU‰ÕSƒåH‰óHì¸ dH‹%( H‰„$¨ 1ÀHÇD$ Aƒçt<Hƒ …! ‹F0¨t-H‹ûik H‹8…í…° H‹NL²Êc é „ ‹F0¨ …Å ¨@tI‹V H9Út H…Ò… I‰^ …í…œ Iƒ~ „‘ ‹ƒú†} ƒú …} ¨…< öÄ…| H‹SHH…Òtƺ E…ÿ…j ¨…` ¨t Iƒ~ „Q HL$D‰âH‰ÞL‰÷èßýÿÿ…À… 1ÒH‹t$H‰ßÿS8÷ØEíéf ƒú‡Ç A‰ÅAå „ï öÄLT$ L‹K(¹€ HgÉc LCÉc L‰×º LDÀ¾€ 1ÀL‰T$èÍßÿD‹k0L‹T$Æ„$Ÿ …ÀD‰éˆ' á …É„ñ D‰èƒàAƒåu=…À…Ý ƒ;v0E…ÿu+1ÉD‰âH‰ÞL‰÷L‰T$èýÿÿL‹T$…ÀA‰Å…¤ f D H‹Ihk H‹8…í…Ö H‹KM‰ÐE…ÿ„– HBÉc ¾ 1ÀE1í耯ßÿëdf D ‹ Qýƒú ‡Á H «Æc Hc‘HÊ>ÿâf „ H‹ágk H‹8…í…þ H‹NL‰Èc HöÇc ¾ 1ÀA½ÿÿÿÿè¯ßÿH‹„$¨ dH+%( …U Hĸ D‰è[]A\A]A^A_Ãf D á HÈc L‰×º€ H5Èc ‰L$HEðè«ßÿ‹L$I‰Âéªþÿÿ H‹Agk H‹KLôÇc H‹8E…ÿ…_ÿÿÿHoÇc ¾ 1Àè®ßÿA½ÿÿÿÿéZÿÿÿ @ H‹gk H‹8…í…~ H‹KLÈÇc E…ÿt¼éÿÿÿf „ ‹NLŒÇc HâÆc ¾ 1ÀA½ÿÿÿÿè ®ßÿéþþÿÿ „ Iƒ~ …þÿÿéHþÿÿHÈÇc ¾ 1ÀE1íèêßÿéËþÿÿ D 1ÀE…ÿu‹C@H‹S‰é±þÿÿ E…ÿ…O ¨t Iƒ~ „Ý HL$D‰âH‰ÞL‰÷èÝúÿÿ…À…ÿÿÿH‹|$€?-„å º Ht$訿ßÿH‹S‰H‹D$€8 „JþÿÿH‹õek H‹8…í…ê H‹KL/Çc é°þÿÿfE…ÿ…§ ¨t Iƒ~ „g HL$D‰âH‰ÞL‰÷èUúÿÿ…À…ŽþÿÿH‹|$€?-„ L‹cHt$º è̼ßÿI‰$H‹D$€8 „Àýÿÿéqÿÿÿ D H‹SH‹C@‹ E…ÿ„ ÷Ð!ȉé˜ýÿÿf1ÀE…ÿuH‹C@H‹SH‰éýÿÿf „ H‹CE…ÿ” H‹CHH…À„_ýÿÿÆ éWýÿÿH‹S1ÀE…ÿ…þÿÿ‹ƒÀ‰é;ýÿÿ D E…ÿ…× ¨t Iƒ~ „e HL$D‰âH‰ÞL‰÷èeùÿÿ…À…žýÿÿH‹|$º Ht$è9¾ßÿH‹S‰H‹D$€8 „Ûüÿÿ…í…ò H‹KLÊÅc H‹sdk H¸Äc ¾ A½ÿÿÿÿH‹81Àè¿«ßÿé üÿÿf. „ E…ÿ… ¨t Iƒ~ „× HL$D‰âH‰ÞL‰÷èÅøÿÿ…À…þüÿÿH‹|$L‹cHt$º èu¼ßÿI‰$H‹D$€8 „9üÿÿéêýÿÿf D H‹KE…ÿ„ó HÇ E1ÿH‹SHH…Òtƨ€tH‹SH‹H…Àt €8 „^ E‰ýéêûÿÿ @ E…ÿ…g ¨t Iƒ~ „¤ HL$D‰âH‰ÞL‰÷èøÿÿ…À…NüÿÿH‹|$L‹cHt$º èå¼ßÿI‰$H‹D$€8 „‰ûÿÿé©þÿÿ…í„‚ D‹JE…É„u LT$ LÅÅc ¹€ 1ÀL‰×º ¾€ L‰T$èOÇßÿL‹T$H‹ëbk H‹8…í…/ H‹KM‰ÐE…ÿ„ HûÂc ¾ 1Àè%ªßÿA½ýÿÿÿé ûÿÿf. „ H‹¡bk H‹8…í…~ H‹KM‰ÐE…ÿ„\ûÿÿé¶úÿÿf „ ‹KLKÃc é›ûÿÿ‹KM‰ÐH]Ãc 1À¾ E1íè´©ßÿé•úÿÿ € ‹NLÃc écûÿÿf „ H‹CHÇ éfúÿÿ‹KM‰Ðé?ûÿÿ D H‹CÇ éGúÿÿ1Ò1öH‰ßÿS8÷ØEíé3úÿÿ D ¨t Iƒ~ „à D‰âH‰ÞL‰÷èköÿÿA‰Ç‹C0éïýÿÿ ÁE1í‰ éúùÿÿL‹JM…É„º LT$ L~Âc ¹€ 1ÀL‰×º ¾€ L‰T$èÍÅßÿL‹T$éyþÿÿH‹CH‹S@E1í‰é§ùÿÿH‹CH‹S@E1íH‰é”ùÿÿHÇ éˆùÿÿH‹3ak H‹8…í…Ç H‹KLíÃc éîùÿÿ…í…¾ H‹KLÕÃc é†üÿÿ‹KLFÂc é#úÿÿH‹S@H‰é ýÿÿD‹Jé»ýÿÿH‹S@H‹CE1íH‰éùÿÿHÁc ¾ 1Àè ¨ßÿéôýÿÿ‹KM‰ÐH¿Àc 1À¾ è ¨ßÿéÖýÿÿ‹KLÙÁc H‹‚`k H–Àc ¾ A½ÿÿÿÿH‹81ÀèΧßÿé¯øÿÿ‹KL'Ãc é„ùÿÿ‹KLÃc ë½è¹¨ßÿH=2Ãc 1ÀèËðÿÿff. „ ó úPXHƒìH…ÿt 1É1Òèhñÿÿ¿ èž²ßÿff. „ ó úAUATI‰ôUH‰ýHìÐ H‰L$8L‰D$@L‰L$H„Àt7)D$P)L$`)T$p)œ$€ )¤$ )¬$ )´$° )¼$À dH‹%( H‰D$1ÀH=ñzm H‰áH„$ð H‰D$¾ HD$ Ç$ L‹/ÇD$0 H‰D$è#¬ßÿƒøÿt&L‰ïè¤ßÿH…ít1É1ÒL‰æH‰ïè‚ðÿÿ¿ 踱ßÿH=ƒÀc 1Àèªïÿÿf. „ ó úAWAVAUA‰ÍATI‰ÔUH‰õSHƒìH…ÿ„« H‹ Ý^k I‰þH‹1ÀLHØ… ¾ H‹;è%¦ßÿM‹FL5°¾c M…Àu#ëe L‰ÁIƒÇL‰ò¾ 1Àèú¥ßÿM‹M…ÀtDA€8 H‹;uÙL58Ü fA€8 H 2± uH xë H‹;L‰ò¾ 1ÀIƒÇ趥ßÿM‹M…ÀuÎH‹3¿ èQ·ßÿ‹U L5ª¿c …Òt E„ít.A¾$9E„ ‹E`HƒÅ`…ÀuâHƒÄ¸ÿÿÿÿ[]A\A]A^A_ÃL‹}M…ÿt×L‰çèo©ßÿL‰æL‰ÿH‰ÂH‰Ã莤ßÿ…Àtj¸ L‰æL‰÷H9ÃHFÃH‰Âèp¤ßÿ…ÀuœM|$L‰ÿè/©ßÿH‹}L‰þH‰ÂèP¤ßÿ…À…xÿÿÿ1öH‰ïèŽêÿÿéiÿÿÿf „ 1öH‰ïèvêÿÿé\ÿÿÿ1öH‰ïèfêÿÿL‰çèÞ¨ßÿH‰Ãé|ÿÿÿf D ó úAWAVAUATUD‰ÍSH‰óHìÈ ‰<$H‰T$H‰L$L‰D$dH‹%( H‰„$¸ 1ÀH…Ét Iƒ8 „ fïÀD‹$$LCA‰í„$˜ fHnËfInÀAÁíflÁAƒìAƒå‰è)„$€ ƒà fAnÄfAnÕHÇ„$¨ fb‰¬$¨ fÖ„$ ƒø „í ƒåE…ät-M‰ÆM‹>A€?-ttH‹œ$ˆ Lc¬$” ö„$¨ „ö M‰ðIcÅIcÔL‰ÆHÁâH<Ãè ßÿC,HcÐHÇÓ H‹”$¸ dH+%( …Å HÄÈ []A\A]A^A_à D A¾G„Àtƒ<-„× MoL‰¬$˜ <hu…í„] H‹t$ë „ 9F„‡ HƒÆ`‹…ÒuíH‹vXH…öuñ @ ö„$¨ „É Hc„$” D‹¤$ HÇ„$˜ P‰”$” H‹”$ˆ L‰<Âëf D AEN‰<뉄$” AƒìIƒÆD‰¤$ L‰´$€ E…ä…³þÿÿH‹œ$ˆ D‹¬$” M‰ðéÅþÿÿA€ „ I_…í„Y H5kb H‰ßè*³ßÿ…À„6 H5Hb H‰ßè³ßÿ…À„ì ¾= H‰ß莩ßÿH‰D$(H…À„è H‹D$(L‹D$ÇD$T ÇD$4 H‰ÂHƒÀD‰d$PM‰ÅH‰D$`H)ÚIGHÇD$ HÇ$ H‰T$HH‰D$XL‰|$@L‰t$8A‰îA‹m …í…ç Hƒ|$ …¢ Hƒ<$ …ú M‹mXM…íuÔD‰õL‹|$@L‹t$8éuþÿÿ D H‹t$H‹|$¹ L‰êèùúÿÿƒø„ ƒø„9 ƒøÿ„ˆ …À„y H‹„$€ L‹8H=:um H ×æ H‹/H…íHEÍA€-„F H‹„$˜ HS»c ¾ D¾ 1Àèç²ßÿƒøÿ„> H‰ïèVžßÿH‹t$H‹|$èGùÿÿ € M‹}M…ÿ„ã L‰ÿèÛ¤ßÿL‰þH‰ßH‰ÂI‰ÄèúŸßÿ‰Â…À… J #ƒý„[ ¶„À„a <=… HƒÁD‰õM‰èH‰Œ$˜ H¼$€ L‰Æèžîÿÿƒøþ„¥ ƒøÿ„³ ƒøý„í D‹¤$ L‹´$€ éuýÿÿH‰ßèF¤ßÿH‰ÞH‰ïH‰ÂèhŸßÿ…À…í H‹$H…À„J ‹T$4H‰D$ L‰,$‰T$TÇD$4 f. „ IƒÅ`éþÿÿ € 1ÀMG¾ Hô¹c 話ßÿƒøÿ…ÂþÿÿH=¬¹c 1ÀèÒèÿÿf1ÀA€ tIGL´$€ º H‰„$˜ L‰÷è¶íÿÿƒøþ„½ ƒøÿ„äýÿÿƒøý„› L‹¤$˜ M…ä„ÿÿÿL‰ïèb£ßÿI‰ÇHƒøvPA€} nuA€}ou A€}-„+ H‹D$H‰Ã‹ …Àt)fH‹{H…ÿtL‰úL‰îèLžßÿ…À„ÿ ‹C`HƒÃ`…ÀuÙ…íu A€<$h„ø H‹t$D‹>E…ÿ„Ù A¾$ëfD‹n`HƒÆ`E…í„¿ 9Fuê1ÀA€|$ tID$º L‰÷H‰„$˜ èÆìÿÿƒøþ„ ƒøÿ„÷ ƒøý„¨ L‹¤$˜ M…ä…qÿÿÿéþÿÿ D Him L‹Ll$xH æã HJ¸c ¾ L‰ïHÇD$x L‹ 1Àè°ßÿƒøÿ„_þÿÿH‹D$L5Ûßc Hƒ8 I‰ÄuMé‘ D L‹|$xL¨– H ‰ã M…ÿtL‰ù D 1ÀL‰ò¾ L‰ï讯ßÿƒøÿ„þÿÿL‰ÿè ›ßÿL‹|$xM‹$L‰òL‰ïH Cã ¾ M…ÿIEÏ1Àèt¯ßÿƒøÿ„ËýÿÿL‰ÿIƒÄèßšßÿIƒ<$ …tÿÿÿL‹d$xL‰ò¾ L‰ïH ùâ L u M…äIEÌ1Àè(¯ßÿƒøÿ„ýÿÿL‰çè—šßÿH‹D$xH‹T$H‰é´øÿÿ D H56·c H‰ßèÑßÿ…À„Q H5 x H‰ßèºßÿ…À…yúÿÿH‹|$H…ÿtH‹t$HŒ$€ 1Òè´æÿÿ¿ èê§ßÿèÅßÿ D L‹´$€ M‹>éùÿÿƒý„·üÿÿA€?n…j A€o…_ A€-…T IoH‰ïè‹ ßÿH‰îH‰ßH‰ÂH‰D$h訛ßÿ…À…"üÿÿH‹T$hH º éªûÿÿ D ¶<=„¯ „À…EüÿÿHc„$” L‹|$@D‰õD‹d$PL‹t$8P‰”$” H‹”$ˆ L‰<Âé7ùÿÿH‹vXH…ö…ýÿÿL‹´$€ I|$ÿèq•ßÿI‰Æ -M‹>é³øÿÿM‰åH‹t$H‹|$L‰ê¹ è9õÿÿH‹„$ ‹P…Òu"H‹PH…ÒtH‹t$1É1ÿèõÿÿéºþÿÿf D ‹@H‹t$HT$x1ÿ¹ ˆD$xèëôÿÿé’þÿÿH‹t$H‹|$1ÉH‰ÚèÒôÿÿH‹„$ ëžH‰ßèPŸßÿHØH‰D$(éùÿÿH‹T$HH‰ÞL‰ÿècšßÿ…À„· H‰ßè#Ÿßÿº H‰ÞH=µc H9ÐHFÐè8šßÿ…À„Ðúÿÿ€;n…÷úÿÿ€{o…íúÿÿ€{-…ãúÿÿH‹l$XL‰âL‰þH‰ïè šßÿ…À…0 JL% º éúÿÿI‰ÞH‹t$H‹|$1ÉL‰òèôÿÿéùÿÿH‹t$H‹|$¹ L‰âèöóÿÿéøøÿÿL‹¤$˜ éqþÿÿH‹$‹T$4H…ÀHDD$ DT$TH‰D$ H‹D$(‰T$T€8 „ž H‹D$`ÇD$4 L‰,$H‰„$˜ é)úÿÿ‹|$4D‹T$TI‰Þ¾ H‹\$ H˜ß Lø³c L‰ñ…ÿH‰ÂIEÐL‹KE…ÒH‹ $LDÀH‹[Rk ÿsH‹8R1ÀHëµc è®™ßÿA[[éÿÿÿ‹T$4H‹4$H¼$€ D‰õèÎçÿÿé+ùÿÿÇD$4 L‰,$é˜ùÿÿH‰ïèßÿH‰îL‰ÿH‰Â貘ßÿ…À…zùÿÿéEùÿÿH‹œ$ˆ D‹¬$” M‰ðö„$¨ …yõÿÿAƒìIƒÀélõÿÿD‰õM‰èé®øÿÿH‹D$H #Y ‹(…ít&H‰ÅH‹UH…Òt8H‰Þ¿ 1ÀHƒÅ`èû¯ßÿ‹u …öuÝH‹mQk ¿ H‹0èðšßÿ¿‚ èö£ßÿ‹M`HƒÅ`…Éu´ëÕL‰,$ÇD$4 éÈøÿÿH‹|$H…ÿ„ÖûÿÿH‹t$HŒ$€ º èsâÿÿéºûÿÿH‹Qk L‰ùI‰ÞLÀ±c HG±c ¾ H‹81ÀèT˜ßÿé¹ýÿÿHƒ|$ „_ÿÿÿH‹D$H‹H…Ò„NÿÿÿHƒÀH-vû H‰ÃH‰î¿ 1ÀHƒÃè!¯ßÿH‹SøH…Òuäé ÿÿÿH=ijc 1Àè%áÿÿH‹†Pk L‰é¾ Hß³c H‹81ÀèÕ—ßÿ¿ èû¢ßÿD‹¤$ L‹„$€ H‹œ$ˆ D‹¬$” éëóÿÿf D ó úE‰ÁI‰È1Ééßòÿÿff. „ @ ó úA‰Ð1ÀH‹WE…Àuƒv‹ tAÿ…ɹÿÿÿÿOÁ‰1Àà @ …ÉA¹ HÁ‰1ÀÃff. „ ó úD‹E…À„Š AUA‰ÍATA‰ôUH‰ÕSH‰ûHƒì…öu[f D H‹{H…ítH…ÿt H‰î躧ßÿ…ÀtA‹S`HƒÃ`…ÒuÛHƒÄ[]A\A]ÃH‹{H…ítH…ÿt H‰î芧ßÿ…Àt‹C`HƒÃ`…Àt D;cuÕD k0HƒÄ[]A\A]Ãà D ó úD‹E…É„Ÿ AVA‰öAUI‰ÍATE‰ÄUH‰ÕSH‰û…öuZ D H‹{H…ítH…ÿt H‰îè§ßÿ…ÀtA‹S`HƒÃ`…ÒuÛ[]A\A]A^ÃfH‹{H…ítH…ÿt H‰îèê¦ßÿ…Àt‹C`HƒÃ`…Àt!D;suÕE¶äL‰k(AÁä D c0AÌ D‰c0[]A\A]A^ÃÃSI‰ÑL7°c ¹ º ¾ Hì dH‹%( H‰„$ 1ÀH‰ãH‰ßè”ßÿH‹2Nk I‰ØH c HÞË ¾ H‹81Àèz•ßÿH‹„$ dH+%( u HÄ [Ãèi–ßÿf „ PXHìØ H‰t$(H‰T$0H‰L$8L‰D$@L‰L$H„Àt7)D$P)L$`)T$p)œ$€ )¤$ )¬$ )´$° )¼$À dH‹%( H‰D$1ÀH„$à H=L¬c H‰âH‰D$H5'¯c HD$ Ç$ ÇD$0 H‰D$èÇþÿÿ¿€ èÍŸßÿff. „ fó úAVAUATU1íSH‰ûHì° dH‹%( H‰„$¨ 1À¶G(¨u ‹O …ÉˆÚ E1䨄 E1í¨u ‹C…Àˆ• 1ÿè~šßÿèÙ©ßÿ‰C…À… ¶C(¨…Ò …í… ‹{ …ÿ… ¨… E…í…æ ¨…> ¨…¾ E…ä…µ ‹{ƒÿ~¾ è#œßÿ‹{èË’ßÿ H‹{H…ÿt è:°ßÿ…À…’ H‹C H…À„µ H‹(H…íu+é¨ „ è;¬ßÿH‹C H‹hHPH‰S H…í„‚ H‰ï¾= 赚ßÿH‰ïH…ÀuÍèÈ—ßÿëËf D ‹S…Ò‰îþÿÿH|$諤ßÿ…Àˆã ‹D$A¼ ‰C¶C(éÆþÿÿ D ˆ* …í…z ‹{ …ÿ…¯ E…ä…x ‹{…ÿ…« E…í…v H‹„$¨ dH+%( …ä HÄ° D‰è[]A\A]A^à „ H|$è¤ßÿ…Àˆ( ‹D$A½ ‰CéGþÿÿ @ H|$èî£ßÿ…Àˆ8 ‹D$ ½ E1ä‰C ¶C(¨…þÿÿéÿÿÿf D èK‘ßÿéGÿÿÿf D è;‘ßÿéKÿÿÿf D ‹|$¾ èršßÿ‹|$è‘ßÿ‹|$è‘ßÿéCþÿÿ 1öèQšßÿ‹{ èùßÿ¶C(éáýÿÿH‹C0H…ÀtÿÐH‹;öC(tègÃÿÿ¿ èíœßÿ D H‰þH‹?èͧßÿëä ¾ H=) 1Àè¯ßÿ¾ ‰Å‰Çèç™ßÿ‰ïèßÿéÃýÿÿ ¾ H=O) 1Àèå®ßÿ¾ ‰Å‰Çè·™ßÿ‰ïè`ßÿ¶C(éYýÿÿ € ¾ H=) 1Àè®ßÿ1ö‰Å‰Çè‚™ßÿ‰ïè+ßÿ¶C(éýÿÿfèk§ßÿHt$ º€ ‹8èÇIÿÿH‹SH=Q«c H‰ÁH‹H‹01Àèûÿÿ € è3§ßÿD‹0…í…ð ‹{ …ÿ…M E…ä… ‹{…ÿ…) E…í…à E1íAƒþA•ÅAí' é·ýÿÿf „ ‹|$è‡ßÿE…䄈ýÿÿ‹|$èußÿE…í„Šýÿÿ‹|$ E1íè`ßÿéyýÿÿ ‹|$1öè˜ßÿ‹|$èDßÿ‹|$ è;ßÿ¶C(é#üÿÿf¾ ¿ èq˜ßÿéTüÿÿ @ ‹|$ ¾ èZ˜ßÿ‹|$èßÿ‹|$ èøŽßÿ¶C(éñûÿÿ € ‹|$èߎßÿ‹|$ èÖŽßÿéÿÿÿ‹|$èÇŽßÿ‹|$ 辎ßÿé ÿÿÿf „ ‹|$觎ßÿ‹|$螎ßÿéàþÿÿf „ è‹ŽßÿéÍþÿÿf D è{Žßÿé©þÿÿ…íu=‹{ …ÿ…… E…äuA‹{…ÿuA½îØÿÿénüÿÿ…íuH‹{ …ÿtêè@Žßÿëã‹{…ÿ~Üëð‹|$è,Žßÿ‹|$ è#Žßÿ뺋|$A½îØÿÿèŽßÿ‹|$è Žßÿé"üÿÿ‹|$A½îØÿÿèõßÿ‹|$ èìßÿéüÿÿèâßÿèÝßÿéqÿÿÿ „ ó úUSHì¨ ‹_dH‹%( H‰„$˜ 1ÀHl$ ëf D èë¤ßÿ‹8ƒÿud1ÒH‰î‰ßèÈ¢ßÿ…Àxä9Ã…‚ ‹T$ ‰ÐƒàƒÀ<yöÂu{¶Æ€æÿt‰Â÷Úƒø¸ïØÿÿEÂH‹”$˜ dH+%( uXHĨ []à Ht$º€ èÞFÿÿHŠ¨c ¾ H‰ÁH‹“Fk H‹81Àèñßÿ¸íØÿÿ몸ìØÿÿ룸ëØÿÿ뜸êØÿÿë•èàŽßÿó úUH‰ýè3ùÿÿ…Àt]à D H‰ï]éïþÿÿff. „ @ ó úHƒìH‰òfïÀI‰ødH‹%( H‰D$81À‰ðÁþƒâÑøƒæH‰çD$(ƒàÁæL‰$ÁàD$ ÐD$ ðˆD$(èvÿÿÿH‹T$8dH+%( uHƒÄHÃè<Žßÿf. „ fSI‰ðI‰Ñ¹ º ¾ Hì dH‹%( H‰„$ 1ÀH‰ãH‰ßèÅ‹ßÿH‹vEk I‰ØH L¤c H"à ¾ H‹81À辌ßÿH‹„$ dH+%( u HÄ [Ãèßÿff. „ fPXHìØ I‰úH‰t$(H‰T$0H‰L$8L‰D$@L‰L$H„Àt7)D$P)L$`)T$p)œ$€ )¤$ )¬$ )´$° )¼$À dH‹%( H‰D$1ÀH„$à H‰âL‰ÖH‰D$H=~£c HD$ Ç$ ÇD$0 H‰D$èÈþÿÿ¿€ è—ßÿff. „ AUHç_m ATI‰ôUSHcßH‰ÝHÁãHÃHƒìHcC‹S H‹;9Ð|3LR0p‰ÊÁê ÊÑú9ÐLò‰s HcöHÁæè]†ßÿH‰ÇH…Àt;H‰HcCL,ÇL‰æ‰ï耎ßÿHcKH‹I‰E Hƒ<ÊÿH‰ÈtƒÀ‰CHƒÄ[]A\A]ÃH=ô¢c 1Àèœþÿÿff. „ ó úATH3_m SHcßHÁãHÃGÿHƒìƒø w5HcCE1ä…À~H‹H‹tÂøèŽßÿHƒøÿtƒkHƒÄD‰à[A\ÃA¼ÿÿÿÿëí‰þ1ÀH=X¥c è'þÿÿ € ó úUH‰þH‰ý¿ SHƒìèÆþÿÿH‰î¿ è¹þÿÿH‰î¿ è¬þÿÿH‰î¿ èŸþÿÿHc`_m ‹^_m 9Â|~L@0rH‹=@_m ‰ÈÁè ÈÑø9ÂLð‰58_m HcöHÁæè…ßÿH…ÀtTH‰_m Hc_m H‰î¿ H Ðè,ßÿHc ý^m H‹î^m H‰Hƒ<ÊÿH‰Èt ƒÀ‰à^m HƒÄ[]ÃH‹É^m ëºH=‘¡c è;ýÿÿUH‰å‰øˆEü¶EüHWä H˜¶¶Àƒà…Àt€Eü ¶Eü]ÃUH‰å‰øˆEü¶EüH)ä H˜¶¶Àƒà…Àt€mü ¶Eü]ÃUH‰åH‰}ø‰uôH‰Uè‰MðH‹Eø‹Uô‰H‹Eø‹Uð‰PH‹EøH‹UèH‰PH‹EøH‹UèH‰PH‹EøH‹UèH‰PH‹EøÇ@ H‹EøÆ@$ ]ÃUH‰åHƒì0H‰}ØdH‹%( H‰Eø1ÀH‹EØH‹@H‰EàH‹Eض@$„Àt ¸ÿÿÿÿé H‹EØH‹@H9Eà…ð H‹EØ‹@ …À„ƒ HÇEð H‹EØ‹ ‰EðfÇEô H‹EØ‹P HEð¾ H‰ÇèŠßÿH˜H‰EèHƒ}è u èÑžßÿÇ n Hƒ}è ~ ·Eö˜ƒà…Àu賞ßÿÇ HÇEèÿÿÿÿHƒ}è H‹EØÆ@$¸ÿÿÿÿëxH‹EØ‹@‰ÂH‹EØH‹HH‹EØ‹ H‰Î‰Çè.–ßÿH‰EèHƒ}è H‹EØÆ@$¸ÿÿÿÿë=H‹EØH‹@H‰EàH‹EØH‹PH‹EèHÂH‹EØH‰PH‹EàHPH‹EØH‰PH‹Eච¾ÀH‹UødH+%( t賈ßÿÉÃUH‰åHƒì H‰}èH‰uàÆEûH‹EàHÇ H‹EèH‰Çèfþÿÿ‰Eüƒ}ü y‹Eüé¥ ƒ}ü/~(ƒ}ü9"H‹EàH‹ HÁàH‰Â‹Eüƒè0H˜H ÂH‹EàH‰ënƒ}ü`~(ƒ}üf"H‹EàH‹ HÁàH‰Â‹EüƒèWH˜H ÂH‹EàH‰ë@ƒ}ü@~(ƒ}üF"H‹EàH‹ HÁàH‰Â‹Eüƒè7H˜H ÂH‹EàH‰ë€}û t¸þÿÿÿë‹Eüë ÆEû é>ÿÿÿÉÃó úUH‰åHƒì‰øˆEü¶Eü¶À‰ÇèÔüÿÿˆEü€}ütt€}üwu¸ ë¸ ÉÃó úUH‰åHƒì‰øˆEü¶Eü¶À‰ÇèÆüÿÿˆEü€}üTt€}üWu¸ ë¸ ƒàÉÃó úUH‰åHƒì H‰}èH‹EèH‰Çèýÿÿ‰Eüƒ}ü xƒ}ü tëãÉÃó úUH‰åHì Hƒ $ Hì Hƒ $ Hì H‰½ˆÝÿÿH‰µ€ÝÿÿH‰•xÝÿÿdH‹%( H‰Eø1ÀH‹…ˆÝÿÿº ¾ H‰Ç¸ è*£ßÿ‰…°Ýÿÿ‹…°Ýÿÿ…Ày ¸ÿÿÿÿéw ‹µ°ÝÿÿH•ðßÿÿH…°Ýÿÿ¹ H‰Çè üÿÿÇ…˜Ýÿÿ é H• ÝÿÿH…°ÝÿÿH‰ÖH‰Çè¦ýÿÿƒø tH…°ÝÿÿH‰Çèðþÿÿéí H…°ÝÿÿH‰Çèüÿÿˆ…—ÝÿÿH…°ÝÿÿH‰Çèúûÿÿƒø tH…°ÝÿÿH‰Çè³þÿÿé° HÇ…¨Ýÿÿ ëJH…°ÝÿÿH‰ÇèÅûÿÿ‰…œÝÿÿƒ½œÝÿÿ x9ƒ½œÝÿÿ t0‹…œÝÿÿ‰ÂHàÝÿÿH‹…¨ÝÿÿHȈHƒ…¨ÝÿÿH½¨Ýÿÿ v©H•àÝÿÿH‹…¨ÝÿÿHÐÆ H‹ Ýÿÿ¾•—ÝÿÿHµàÝÿÿH‹…€ÝÿÿL‹…xÝÿÿH‰ÇAÿЉ…˜Ýÿÿƒ½˜Ýÿÿ u¶…ÔÝÿÿƒð„À…Ïþÿÿë‹…°Ýÿÿ‰Çè/ƒßÿ‹…˜ÝÿÿH‹UødH+%( tè…ßÿÉà fƒÿ‡N H c ·ÿHcºHÐ>ÿàfHyÁc à „ H¬Î à „ H:«c à „ H!«c à „ H«c à „ Hö4 à „ H'Äc à „ HÄc à „ Hµªc à „ Hªc à „ H™ à „ H‹¡ à „ H¶Ãc à „ H]ªc à „ HIªc à „ H4ªc à „ HO/ à „ Hž à „ H ªc à „ Hð( ÃH´U Ãó ú‹G+Fà D ó úH‹FH9GuH‹F H9G ÀƒÈà @ H‹G`I‰ñI‰ÒpÿH…Àt~L‹GX…ö~B1Òë ft^pÿ9Ö~'‰ð)ЃÀÑøÐHcÈH ‰H ‰I ÈL9Is×HcÐ9ÖÙH’H€MÀM9Hu.I‹@ I9Âr%I@(I9¸ LCÀL‰ÀÃL9Q wœHcÐëÁ D E1ÀL‰ÀÃf „ ó úH‰øà „ ó úH9÷”Àà D ó úUH‰ýH‹(èßÿH‰ï]éßÿf D ó ú‹;tÀƒÈÃøtH‹vH‹é>’ßÿf D ‹F09G0tžÀ¶ÀD ÿà D ‹F,9G,tÍÀ¶ÀD ÿÃff. „ fó úH‹6H‹?éñ‘ßÿATI‰ü¿ èQ‰ßÿM…ät.‰Á‰Æ1ÒL‰àH÷ñH…Òt+L9áw6¹ ɉÈ÷æp ‰ÀL9àvñI‰ÄL‰àA\à „ L9áw HPÿH…ÂtäëÊI‰ÌL‰àA\à € ó úSE1ÉA¸ 1öH!¨c ¿ Hƒì dH‹%( H‰D$H¸… ® H‰áHÇD$• H‰$èS§ ‰Ã…Àx‰Çèfßÿ÷Ó‰ØÁè H‹T$dH+%( uHƒÄ [ÃèDßÿ @ ó úSE1ÉA¸ 1öH¡§c ¿ Hƒì@dH‹%( H‰D$81ÀH‰áHÇ$¿¡ H¸ øÿÿÿH‰D$H¸· H‰D$H¸… q HÇD$· H‰D$ HÇD$(• 衦 ‰Ã…Àx‰Çè´~ßÿ÷Ó‰ØÁè H‹T$8dH+%( uHƒÄ@[Ãè’€ßÿfó úATE1ÉA¸ 1öUHï¦c ¿ SHƒì dH‹%( H‰D$1ÀH‰áHÇ$· HÇD$• è$¦ ‰Åè•ßÿI‰Ä…íx^1ɺ) ¾ÿÿÿÿ‰ïècÕ E‹$$‰Ã…Ày1‰ïè~ßÿ‰ØÁè Aƒü ”Â!ÐH‹T$dH+%( u"HƒÄ []A\à ‰Çèá}ßÿëÆ € ‹ ÷ØëÎèÍßÿff. „ fAVA¾ AUI‰ÍATI‰ôUH‰ýSH‰ÓðDÁ5±Tm èX™ßÿHƒìL‰æH‰ïAVA‰Á1ÀLü¥c AUHÇÁÿÿÿÿº SèL›ßÿH¾] HƒÄ „Ût)è zßÿf. „ H‹öZuÆE _H¾]HƒÅ„Ûuæ[]A\A]A^Ãff. „ fATUH‰ýSHìà H‰”$@ H‰Œ$H L‰„$P L‰Œ$X „Àt@)„$` )Œ$p )”$€ )œ$ )¤$ )¬$° )´$À )¼$Ð dH‹%( H‰„$( 1ÀLd$ I‰ðLL$H„$ ¹ º L‰çH‰D$¾ H„$0 ÇD$ ÇD$ 0 H‰D$è |ßÿ‰Ã=ÿ w|H‰ï1Ò¾ 1À裚ßÿ‰Å…ÀxUL‰æHcÓ‰ÇE1äèý“ßÿH…Àx0‰ïè|ßÿH‹„$( dH+%( u>HÄà D‰à[]A\à € è3“ßÿD‹ A÷Üëà è#“ßÿD‹ A÷Üëº A¼êÿÿÿë¯è»}ßÿff. „ ó úS¹ ¾ Hjšc Hƒì dH‹%( H‰D$H¸ H|$ ÇD$ H‰D$ èw† ‰Ã…Àx‰ÇèZ{ßÿ÷Ó‰ØÁè H‹T$dH+%( uHƒÄ [Ãè8}ßÿ „ ó úS¹ ¾( Hß™c Hƒì0dH‹%( H‰D$(H¸ H‰çHÇD$ H‰$H¸ H‰D$H¸ H‰D$H¸ H‰D$ èÌ… ‰Ã…Àx‰Çè¯zßÿ÷Ó‰ØÁè H‹T$(dH+%( uHƒÄ0[Ãè|ßÿff. „ fó úS¹ ¾0 H*™c Hƒì@dH‹%( H‰D$8H¸ H‰çHÇD$ H‰$H¸ H‰D$H¸ H‰D$H¸ H‰D$ H¸ ÿÿÿÿH‰D$(è … ‰Ã…Àx‰Çèðyßÿ÷Ó‰ØÁè H‹T$8dH+%( uHƒÄ@[ÃèÎ{ßÿff. „ ó úS¹ ¾ Hc˜c Hƒì dH‹%( H‰D$H¸ H|$ ÇD$ H‰D$ 臄 ‰Ã…Àx‰Çèjyßÿ÷Ó‰ØÁè H‹T$dH+%( uHƒÄ [ÃèH{ßÿ „ ó úS¹ ¾0 Hº—c Hƒì@dH‹%( H‰D$8H¸ H‰çH‰$H¸ H‰D$H¸ H‰D$H¸ H‰D$H¸ H‰D$ H¸ H‰D$(èǃ ‰Ã…Àx‰Çèªxßÿ÷Ó‰ØÁè H‹T$8dH+%( uHƒÄ@[Ãèˆzßÿ „ ó úS¹ ¾8 Hê–c Hƒì@dH‹%( H‰D$8H¸ H‰çHÇD$ H‰$H¸ H‰D$H¸ H‰D$H¸ H‰D$ H¸ H‰D$(H¸ H‰D$0èþ‚ ‰Ã…Àx‰Çèáwßÿ÷Ó‰ØÁè H‹T$8dH+%( uHƒÄ@[Ãè¿yßÿff. „ @ ó úS¹ ¾0 H –c Hƒì@dH‹%( H‰D$8H¸ H‰çH‰$H¸ H‰D$H¸ H‰D$H¸ H‰D$H¸ H‰D$ H¸ H‰D$(è7‚ ‰Ã…Àx‰Çèwßÿ÷Ó‰ØÁè H‹T$8dH+%( uHƒÄ@[Ãèøxßÿ „ ó úS¹ ¾ HA•c Hƒì dH‹%( H‰D$H¸ H‰çH‰$H¸ H‰D$è³ ‰Ã…Àx‰Çè–vßÿ÷Ó‰ØÁè H‹T$dH+%( uHƒÄ [Ãètxßÿ @ ATUSH‰ûèô÷ ƒø~?‰ÅA¼ ë D AƒÄD9åt'D‰æH‰ßè,ø ¶Pƒâ fƒúu߀x uÙD‰à[]A\ÃE1ä[]D‰àA\à D ó úAWAVAUI‰ÍATI‰ÔU1íSHƒìL‹yL‹1H‰|$f. „ I9ïv"I /L‰çHÑëI‹4Þ與ßÿ…Àx$t*HkI9ïwÞ1ÀHƒÄ[]A\A]A^A_à „ I‰ßë» I‹]º H‹CHsH{HHèZö …Àu¿H‹SH‹KH‹|$HrH‰sH‰<ÑHƒÄ[]A\A]A^A_Ãff. „ AWM‰ÏAVI‰öAUI‰ýL‰ÏATUH‰ÍSL‰ÃHƒìH‰T$è&zßÿI‰ÄH9Ãt!H‹D$Ht J|% IT H)òL9ãr"èMrßÿHƒÄL‰âL‰þH‰ï[]A\A]A^A_éqpßÿMõI9ýv L‰àL+t$H)ØL9ðvÆIÞLòL)âë» D L)ïIƒì1ÒI)üJ|% ë£ D AWAVAUATU‰ý¿` SHƒìèöˆßÿI‰ÄH…À„¡ Æ H °\j L5j ë( € Hu H9C(„ HƒÃ8H,rj H9Ãtf@„íuÚL‰çè2yßÿL‹;I‰ÅL‰ÿè$yßÿIDH=` wg¹` K<,L‰öHƒÃ8L)éº èú{ßÿº_ K|,L‰þL)êèÅ„ßÿHÆqj H9ÃušHƒÄL‰à[]A\A]A^A_à € öCu€éfÿÿÿ D L‰çE1äèõqßÿëÊ ó úHƒìD‹GdH‹%( H‰D$1À‹G ÇD$ …Àx%D‰Çè]sßÿH‹T$dH+%( u HƒÄà „ Ht$D‰Çè³¥ ëÔè,ußÿff. „ ó úH‰ÑƒÿtH‹=ól H‰ò¾ é0ˆßÿ1ÀÃff. „ fó ú‹F9GtÀ¶ÀD ÿÃf „ ‹1À9tÀƒÈÃfó úS¹ A¸ 1öHì dH‹%( H‰„$ˆ 1ÀHT$I‰áHÇ$p HÇD$p· H‰×Héšc HÇD$x• óH«HL$p¿ ÇD$ è.š ‰Ã…Àx‰ÇèArßÿ÷Ó‰ØÁè H‹”$ˆ dH+%( u HÄ [Ãètßÿf „ ó úAT¹ fïÀ1öUA¸ SHì@ dH‹%( H‰„$8 1ÀH”$¸ D$hLŒ$° H‰×D$xfoT$pH+šc „$ˆ foœ$€ „$˜ fo¤$ HÇ„$¨ fo¬$ HÇD$`P foL$`óH«¿ )T$ HŒ$ )L$)\$0)d$@)l$PHÇ„$° p Ç„$¼ 0 HÇ„$ · HÇ„$( • HÇD$ èç˜ ‰ÅèPˆßÿI‰Ä…툅 HsŸc HL$º0 ‰ïH‰D$8¾ÿÿÿÿHD$H‰D$@ÇD$4 èÈ E‹$$‰Ã…Ày7‰ïè°pßÿ‰ØÁè Aƒü ”Â!ÐH‹”$8 dH+%( u%HÄ@ []A\à ‰ÇèypßÿëÀ € ‹ ÷ØëÈèerßÿ D H¾ U¹ SH» Hì( dH‹%( H‰„$ H¸ HT$HÇ„$¸ H‰×H‰´$È H‰œ$Ð HÇ„$Ø Ç„$ HÇ„$ˆ • H‰„$ H¸ H‰„$¨ H¸ H‰„$° H¸ H‰„$À H‰„$à H¸ H‰„$è H¸ H‰„$ð H¸ H‰„$ø H¸ H‰„$ H¸… H‰„$€ H¸… H‰„$ H¸ H‰D$pH¸ H‰D$x1ÀóH«‹9íl HÇ„$˜ • HÇ$p …Àx)H‹”$ dH+%( …« HÄ( []à „ H¼$ ¹ ¾l HÇŒc è²y ‰Å1À…íx±H‰ãHD$p¿ A¸ H‰D$8I‰ÙH¸ HŒ$€ HÞ–c H5ñ–c ‰l$H‰D$@è1– ‰ï‰ÃèHnßÿ…Ûy‰Ø÷ÐÁè ‰oìl éIÿÿÿf‰ßè)nßÿëãè"pßÿfó úU¹ ¾ H¾Œc SHƒìhdH‹%( H‰D$XH¸ H|$0ÇD$ H‰D$0H¸ H‰D$8è×x ‰Å1À…íxAfïÀHt$HD$@‰ïHT$ )D$ )D$H‰D$ ÇD$( è®Â ‰ï‰Ãè…mßÿ1À…Û”ÀH‹T$XdH+%( uHƒÄh[]Ãèboßÿfó úSfïÀA¸ ¹ º H5Þ•c ¿ Hƒì@dH‹%( H‰D$81ÀI‰áD$HÇD$( HÇ$0 ÇD$ D$è,‘ ‰Ã…Àx‰Çèïlßÿ÷Ó‰ØÁè H‹T$8dH+%( uHƒÄ@[ÃèÍnßÿff. „ fAWI‰×AVAUATUSHƒì(H‹‹F L‰D$HÐH9Âs0I‰ýI‰ÎH‹H‹NH‰õHc1D‹JH9÷t/D¯MHƒÁJT H9ÂráHƒÄ(¸þÿÿÿ[]A\A]A^A_à „ HƒÂE…ÉtÛM‹E 1ö1ÿE1äë.f. „ I‹M(LÁH9Ès0‹uM…äLDâƒÇHÖH‰òD9Ït‹ÁèL9ÀsÒ‹EƒÇHÂD9ÏuèM…ätƒA‹‹EL)æI‹?H‰t$H¯ÈH 1H‰L$H‰Þè™gßÿI‰ÀH…À„ ‹u1ÒH‹L$I‰H‰ØL‰D$H÷öH‹T$LÁL‰æH‰ÏA‰è/gßÿL‹D$I‹}0H‰ÁA+} IH9Ás5f D ‹Áêú‰‹uHñH‰òH9ÈwéH‹D$‰1ÀHƒÄ([]A\A]A^A_ËUëã¸ôÿÿÿëå D AUI‰õATUH‰ýè0pßÿI‰ÄHPÿ¶Dÿ</tPH‰îL‰ï<+tèÁ|ßÿ…À”À]A\A]Ãf D è+kßÿA‰À1ÀE…ÀuåC¶T%ÿ]A\A]„Ò”À€ú/” Ðà „ L‰âH‰îL‰ïèòjßÿ]A\…ÀA]”Àà € AUATI‰üUSHƒìH‹üAm …À~PPÿH‹ æAm HÕ H)ÐHlÃ8ë @ HƒÃ8H9ët'H‹;L‰æI‰Ýè!ÿÿÿ„ÀtåHƒÄL‰è[]A\A]à € H-¹Rj H=ëV 1Ûëf D ƒÃƒûct;H‹} HƒÅ8L‰æèØþÿÿ„ÀtäHcÛHJRj HƒÄHÝ H)Ø[]L,ÂA\L‰èA]À=ò@m L-ÿ@m ¸ LDèétÿÿÿó úHƒì‹è°ißÿ…Ày è÷€ßÿ‹ ÷ØHƒÄÃff. „ ó úSfïÀºl H5%’c Hì° dH‹%( H‰„$¨ 1ÀHÒ‘c HÇ$· HL$@H‰D$ H‰àH‰D$H¸ H‰D$1ÀHÇD$• HÇD$H D$(D$8ë ¶„Òt ˆHƒÀHƒøuëH|$º ¾@ ÆD@ è"Š ‰Ã…Àx‰ÇèÕhßÿ÷Ó‰ØÁè H‹”$¨ dH+%( u HÄ° [Ãèjßÿff. „ fATUSH‰ûH‹pH…ÿtèëÿÿÿH‹{pèâfßÿHÇCp H‹{xèÑfßÿHƒ{` HÇCx ǃ€ t@‹k8D‹c<¿ èwqßÿ1ÒH‹{`ƒÅH‰ÁƒåøI¯ìHD(ÿH÷ñH¯ÁH‰ÆèprßÿHÇC` H‹ChH…ÀtBH‹xèffßÿH‹ChHÇ@ H‹8èRfßÿH‹ChHÇ H‹xè>fßÿH‹{hè5fßÿHÇCh H‹{è$fßÿHÇC H‹{èfßÿHÇC H‹»ˆ èÿeßÿ‹{Hǃˆ …ÿx èˆgßÿÇCÿÿÿÿ[]A\Ãff. „ Hƒìè·~ßÿ‹ HƒÄ÷ØÃff. „ ATE1äUH‰ýHƒì€ u H‹H…ÀtÿÐA‰ÄH‹}H…ÿtè‚eßÿH‹EH‰ïH…Àt&ÿÐE…äy èZ~ßÿD‰â÷Ú‰HƒÄD‰à]A\à „ èKeßÿëÕf „ ó úAU1Ò¾$ 1ÀATE1íSH‰û‹ è`cßÿ…Ày è~ßÿD‹(A÷ÝD‹C ‹{A9øt D‰Çèfßÿ‹{è•fßÿL‹c(M…ä„ €{0 ¶C1uN„ÀL-Bc HFc LDè‹ äl …ÀxxƒøH=c H/c HEø[L‰áL‰êA\H55c 1ÀA]ééÿÿf„ÀL-áŽc HåŽc LDè‹Räl …ÀxZƒøH=p¬c H‘¬c ë° € D‰è[A\A]à € 1Ò¹ ¿œÿÿÿH5µŽc è ißÿ…À”À¶À‰þãl é]ÿÿÿ D 1Ò¹ ¿œÿÿÿH5…Žc èpißÿ…À”À¶À‰Îãl é{ÿÿÿff. „ fATUSH…ÿ„ã Hƒp I‰üt`H‹Wh1Û H,›HÁåH*‹x…ÿxèHeßÿI‹T$hH*Ç@ÿÿÿÿH‹@hH…ÀtH‹xè†cßÿI‹T$hH‹D*hHÇ@ HƒÃI;\$pr©1íIƒ|$` tj € HD H€I‹D$XH ÐH…ÛtA‹{x…ÿxèÕdßÿÇCxÿÿÿÿH‹» è"cßÿH‹»° Hǃ è cßÿHǃ° HƒÅI;l$`r[]A\ÃèÛ{ßÿÇ ëî AUATUH‰ýSHƒìH‹¿˜ è7m H‹½ HÇ…˜ èÐ& H‹½À H…ÿ„ è[€ßÿH‹½ø HÇ…À HÇ…Ð HÇ…Ø HÇ…à ècbßÿ‹½¨ HÇ…ø HÇ… …ÿ‰ Ç…¨ ÿÿÿÿHÇ…° HÇ…¸ H‰ï1Ûè5þÿÿH‹½ è‰ì H‹½0 è}ì H‹½( è! Hƒ}p t%f. „ H<›HƒÃHÁçH}hèËúÿÿH;]pråH‹½8 è¹aßÿH‹½€ HÇ…8 è¢aßÿ‹… HÇ…€ …À„y H‹½ˆ 1ÛI‰ÜHƒÃIÁäJ‹|'èkaßÿH‹½ˆ Hc… JÇD' H9ÃrÏèJaßÿH‹}hHÇ…ˆ Ç… è,aßÿH‹}XHÇEh HÇEp H…ÿ„Ö Hƒ}` „Ë E1äE1íf D H‰ûLã„ž ‹{x…ÿxè€bßÿÇCxÿÿÿÿH‹» èÍ`ßÿH‹»° Hǃ è¶`ßÿH‹;Hǃ° è£`ßÿHÇ H‹{è“`ßÿHÇC H‹{8è‚`ßÿHÇC8 H‹{Hèq`ßÿÇCP H‹}XHÇCH HÇC@ HÇCÿÿÿÿIƒÅIÄÈ L;m`‚Aÿÿÿè4`ßÿHƒÄH‰ï[]A\A]é"`ßÿfè»aßÿé×ýÿÿf D H‹½ˆ éµþÿÿ @ ó úH‰øH‡Âál Ãó úAUATI‰ôU‰ýSHìØ H‰T$0H‰L$8L‰D$@L‰L$H„Àt7)D$P)L$`)T$p)œ$€ )¤$ )¬$ )´$° )¼$À dH‹%( H‰D$H‹Fál H…ÀtBè\xßÿH‰âL‰æ‰ïD‹(H‰ÃH„$ Ç$ H‰D$HD$ ÇD$0 H‰D$ÿál D‰+H‹D$dH+%( uHÄØ []A\A]Ãè¬bßÿff. „ AWAVAUATUSHì Hƒ $ Hì Hƒ $ Hƒì(dH‹%( H‰„$ 1À‰ûI‰ôLl$è|ßÿHƒìº L‰ïSA‰ÁLC‰c ¹ ¾ 1Àè~ßÿ1À¹ L‰çóH«H5Šý L‰ïèôxßÿZYH…À„D H‰ÅHœ$ L- ‰c L5‰c H‰ê¾ H‰ßè kßÿH…Àt{L|$ 1ÀL‰îH‰ßL‰úèæbßÿƒøu‹D$ A‰$ëÇ € 1ÀL‰úL‰öH‰ßèÀbßÿƒøu ‹D$ A‰D$ë 1ÀL‰úH5³ˆc H‰ßèœbßÿƒøuW‹D$ A‰D$ éyÿÿÿf „ H‰ïE1äèõdßÿH‹„$ dH+%( …Ÿ HÄ( D‰à[]A\A]A^A_Ãf „ 1ÀL‰úH5Rˆc H‰ßè,bßÿƒøu‹D$ A‰D$é ÿÿÿf „ 1ÀL‰úH52ˆc H‰ßèüaßÿƒø…ãþÿÿ‹D$ A‰D$éÕþÿÿèvßÿL‰êH5¾¥c 1ÿD‹ 1ÀA÷ÜD‰áèýÿÿéJÿÿÿèš`ßÿf. „ AUI‰õH5òû ATI‰üUHì dH‹%( H‰„$˜ 1Àè?wßÿH…À„• H‰ÅH‰ÇHT$ 1ÀL‰îè±qßÿƒøtlA½ûÿÿÿƒøÿt è|ußÿD‹(A÷ÝHt$º€ D‰ïè”A ¿ L‰âH5m¥c H‰Á1ÀèküÿÿH‰ïè“cßÿH‹„$˜ dH+%( uWHÄ D‰è]A\A]ÃH‰ïèhcßÿD‹l$ ëÎè ußÿHt$º€ D‹(A÷ÝD‰ïè$A L‰â¿ H5Õ¤c H‰Á1Àèûûÿÿë–è„_ßÿ @ AWAVAUATUSHì8 H‰T$dH‹%( H‰„$( L‰ÈHÁè …, Lt$A‰úI‰Ï1À¹ L‰÷A‰õD‰ÅóH«L‰ËH5ÊÈ E„Ò„ë H=¤¤c èþÿÿA‰Ä…ÀˆD E„í„+ H5P†c H= ¥c èXþÿÿA‰Å…Àˆ} ¸ D‰éÓàH˜H D$HÁã 1ɺÿÿÿÿL‰öH ÃýÿH‹D$A¹ •ÁA¸ÿÿÿÿ¿* D‰d$÷Ù…íH‰D$HIÕ1ÀH‰\$ÇD$ˆ L‰|$Pèå[ßÿA‰Ä…Ày è¹sßÿD‹ A÷ÜH‹„$( dH+%( …7 HÄ8 D‰à[]A\A]A^A_à € H=é£c è”ýÿÿA‰Ä…Àˆ‘ E„ítDH5i…c H=^¤c èqýÿÿA‰Å…À‰ÿÿÿº€ H´$ ‰ÇE‰ìè_? Hm` H‰Áé‘ H‹D$éúþÿÿf D º€ H´$ ‰Çè,? Hr H‰ÁH5‹£c 1ÿ1Àèúÿÿé*ÿÿÿ D º€ H´$ ‰Çèô> H` H‰ÁëÆ „ º€ H´$ ‰ÇE‰ìèÉ> H H‰ÁH5È£c 1ÿ1ÀèŸùÿÿéÇþÿÿf. „ A¼êÿÿÿé²þÿÿè]ßÿó úAU¾@ L e„c Lb„c AT¹@ º SHìÐ dH‹%( H‰„$È 1ÀI‰äL‰çè¥xßÿH5dÆ H=w¢c è"üÿÿ…À‰Ú Ll$@1ÉL‰â¾€ L‰ïèÓÜÿÿ‹ÉØl …Àˆí ƒøH=ã c M‰áM‰èHþ c L%,ƒc ºp HEøHƒìL‰á1Àj H5ăc è'ÝÿÿA‰ÀX1ÀZE…Ày+H‹”$È dH+%( …ç HÄÐ [A\A]à € ‹FØl …Àˆš ƒøH=` c L‰éL‰âH{ c H5Þ‚c HEø1Àè¹Üÿÿ¸ ë—fè‹ußÿE1É1ÉL‰âA‰À1ö1ÿè7üÿÿ‰Ã…Àx‰ÇèªYßÿ‰Ø÷ÐÁè écÿÿÿf D 1Ò¹ ¿œÿÿÿH5e‚c èP]ßÿ…À”À¶À‰®×l éèþÿÿ D 1Ò¹ ¿œÿÿÿH55‚c è ]ßÿ…À”À¶À‰~×l é;ÿÿÿè8[ßÿ „ ó úAUE1ÉA¸ ¹ ATº ¿ H5“‚c UHì dH‹%( H‰„$˜ 1ÀHÇ$· HÇD$• è} …ÀxtH‰áE1ÉA¸ 1öH7c ¿ ‰Åè“€ A‰Å…Àˆˆ 1Ò‰î‰Çè-¿ ‰ïA‰Äè“XßÿA÷ÔD‰ïèˆXßÿAÁì H‹„$˜ dH+%( u]HÄ D‰à]A\A]Ãè«oßÿHt$º€ ‹(A‰ìA÷ÜD‰çèÁ; A‰èH×vc 1ÿH‰ÁH5ó c 1Àè”öÿÿëžf‰ïE1äèXßÿëèZßÿff. „ @ ó úATE1ÉA¸ ¹ Sº ¿ H5tc HìÈ dH‹%( H‰„$¸ 1ÀHÇ$! H¸ H‰D$H¸z * H‰D$HÇD$· HÇD$ • è³{ …ÀxoE1É1ö¿ H‰áA¸ HÝc A‰Ä‰D$è9 D‰ç‰ÃèOWßÿ…Ûy+÷ÓÁë A‰ÜH‹„$¸ dH+%( u^HÄÈ D‰à[A\Ãf‰ßèWßÿëÌ € è[nßÿHt$0º€ ‹A‰ÜA÷ÜD‰çèq: A‰ØH7uc 1ÿH‰ÁH5£Ÿc 1ÀèDõÿÿëèÍXßÿff. „ fAUATUSHì˜ dH‹%( H‰„$ˆ 1ÀHƒ¿À … H‹·¸ H‰ûH…ö…/ L¯ ¾ 1ÀL‰ïèÙtßÿ‰ƒ¨ ‰Ç…Àˆù 1Ò¾ è sßÿH‰ÅH…í„! H‰«À H‰ïè"\ßÿƒø„ñ H“ H5«Ÿc 1ÿ1Àè‚ôÿÿA¼_ðÿÿH‹»À H…ÿ„‚ èrßÿH‹»ø HǃÀ HǃРHÇƒØ Hǃà è Tßÿ‹»¨ Hǃø Hǃ …ÿxèšUßÿǃ¨ ÿÿÿÿHǃ° Hǃ¸ H‹„$ˆ dH+%( …" HĘ D‰à[]A\A]ÃfH‹¿° èÔjßÿH‰Åéòþÿÿ @ H‰ïèP]ßÿƒø…Ÿ H‰ïè oßÿH‰ƒÈ I‰ÅH…À„L H³è H‰ïè cßÿA‰Ä…À… H‹³è H‰ïèSaßÿ1öH‰Çè©fßÿH…À„` fAƒ}uA·Ef…À„@ÿÿÿf=÷ „6ÿÿÿH“ H5RŸc 1ÿ1Àè óÿÿA¼_ðÿÿé‚þÿÿf D H“ H5:žc 1ÿ1ÀèáòÿÿA¼_ðÿÿéZþÿÿf D è«kßÿH‰æº€ D‹ A÷ÜD‰çèÅ7 L‰êH5sc 1ÿH‰Á1ÀèŸòÿÿé°þÿÿf. „ ¿ÿÿÿÿA¼`ðÿÿè hßÿH“ H5bc 1ÿH‰Á1Àèfòÿÿéåýÿÿ¿ÿÿÿÿA¼_ðÿÿèphßÿH“ H5úc 1ÿH‰Á1Àè6òÿÿéµýÿÿ¿ÿÿÿÿA¼_ðÿÿè@hßÿH“ H5’c 1ÿH‰Á1Àèòÿÿé…ýÿÿH5™œc 1ÿA¼`ðÿÿèìñÿÿéýýÿÿ € ¿ÿÿÿÿA¼_ðÿÿèðgßÿH“ H5Âc 1ÿH‰Á1Àè¶ñÿÿé5ýÿÿè<Ußÿff. „ AUATUSHƒìH…öt)H‰ûH‰÷H‰õèbßÿI‰ÄH…Àt+HƒÄL‰à[]A\A]à D HƒÄE1ä[L‰à]A\A]à € ¿ÿÿÿÿèfgßÿH‰ïI‰ÅèË[ßÿH‹ M‰è1ÿH‰ÂH5c 1Àè ñÿÿë¡ff. „ AU¾ H=:|c ATUSHƒìèå[ßÿ…ÀxaA‰Äƒø~HƒÄD‰à[]A\A]à ‰Çº ¾ 1ÀèõOßÿ‰ÅèžißÿD‰çD‹(H‰Ãè@RßÿD‰+…íx9HƒÄA‰ì[D‰à]A\A]à „ èkißÿD‹ HƒÄ[]A÷ÜD‰àA\A]à € D‰íD‰âH5c 1ÿ÷Ý1À‰éA‰ìèSðÿÿD‰+ébÿÿÿff. „ ATHwxº SH‰ûHƒÇhHƒìH‹GHHèŒÒ …ÀtLcàHƒÄL‰à[A\Ãf. „ H‹CpL$€HPIÁäLchH‰SpI‰ $èÏþÿÿA‰D$…Àx¾AÇD$,ÿÿÿÿL‰àAÆ„$’ HƒÄ[A\Ãf „ UH‰ýSH‰óHƒì‹V ‹F‰W4‹V‰G0ƒàû‰W8‹V ‹~‰U@H‹V(‰}<H‰•˜ ‹V ‰UD‹V‰UL‹V‰UPƒø„õ ‹¨…à ¨…“ ¨…; ¨…W ¨u7¨ uS¨@uoöÄ…‹ öÄ…¨ ¨€…Ä öÄ…à HƒÄ[]à D ‹KH‹U1ÀH5ˆœc ¿ èæîÿÿ‹¨ t‹KH‹U1ÀH5˜œc ¿ èÆîÿÿ‹¨@t‘‹K H‹U1ÀH5¨œc ¿ è¦îÿÿ‹öÄ„uÿÿÿH‹K(H‹U1À¿ H5œc è€îÿÿ‹öÄ„Xÿÿÿ‹K$H‹U1ÀH5½œc ¿ è[îÿÿ‹¨€„<ÿÿÿ‹K H‹U1ÀH5Áœc ¿ è7îÿÿ‹öÄ„ ÿÿÿH‹UHƒÄH5Íœc 1À[¿ ]éîÿÿ € ‹K H‹U1ÀH58›c ¿ èîíÿÿ‹¨„©þÿÿ‹KH‹U1ÀH5<›c D‹C¿ èÆíÿÿ‹éˆþÿÿ € ‹KH‹U1ÀH5¸šc D‹C ¿ èšíÿÿ‹éPþÿÿ ‹KH‹U1ÀH5hšc ¿ èvíÿÿ‹é þÿÿ € èÃÎÿÿ‰E<éþýÿÿff. „ AWI‰ÿAVAUATUSHƒìhH‹¯ ‰T$Hº H‰ïH‰t$XH‰L$D‰D$Lèxä …Àˆü ‰ÆH‰ïè†Ð fƒx H‰D$PLp „" ÇD$ ém D ‹D$HL‰ïH‰T$‰B A‹FH‰B ‰D$$H‰D$@èÛHßÿH‹T$H‰BH…À„‹ ‹\$L¾( ¿ H¸ H‰B0‹E‰Z@‰B8ÇB< H‰T$(‰D$è¯`ßÿH‹T$(H‰ÃH‰BhH…À„< ‹T$H‰×H‰T$8èYbßÿ·}¾ H‰CH‰|$(H‰D$0èm`ßÿH‹|$(H‰H‰ÅHÁçè)bßÿL‹D$0H…í”ÁH‰CM…À@”Æ@ñ…Ü H…À„Ó ‹L$$‹D$H‹T$8ÈH‹L$‰ÀH;A‡‘ H‹D$L‰ÇH‹t$@IƒÆ H0èèHßÿD‰c H‹T$1ÀE‹NøD‰áM‰è¿ H5§›c è’ëÿÿH‹D$PƒD$ ‹L$ ·@9Áƒ¨ I‹¿ A‹6èéÎ I‹¿ ‹0èËí I‹¿ A‹6I‰Åè¹Ô A‰Ä…Àˆ† I‹¿ ‰Æè°Î I‹¿ ‹0H‰Åèí €8 H‰D$„‰ ¶Eƒà fƒø… L‰ÿè¸úÿÿH‰ÂH= ðÿÿ† þÿÿHƒÄh[]A\A]A^A_Ãf. „ HƒÄh1À[]A\A]A^A_à € H‹L$XA‹1À1ÿH5µ™c è êÿÿHƒÄh¸êÿÿÿ[]A\A]A^A_à @ 1ÀH5×™c 1ÿèxêÿÿHƒÄh¸¡ÿÿÿ[]A\A]A^A_à @ H‹T$1ÀH5ê™c 1ÿèKêÿÿ¸êÿÿÿéXÿÿÿH‹L$X1ÀL‰ê1ÿH5õ™c è(êÿÿ¸êÿÿÿé5ÿÿÿ¸ôÿÿÿé+ÿÿÿH‹T$X1ÀH5æ˜c 1ÿèÿéÿÿ¸êÿÿÿé ÿÿÿ D HƒìI‰Ñ‹W(H‰øJÿƒù‡é H‰÷ƒúu Iƒù‡¶ D‹@,B4Å Aƒø„ €x8 u)L‰Ê‰ñHÓêH…Òu4Aƒøt~TAƒøu^DˆÆ@ 1ÀHƒÄÃNÿº HÓâ‰ñLÊHÓêH…ÒtÌH‹PL‰É1ÀH5Pšc 1ÿèQéÿÿ¸ÞÿÿÿëÅf. „ Aƒøu D‰ëª D ¸êÿÿÿHƒÄÃf D L‰ë fD‰é„ÿÿÿH‹PL‰É1ÀH5¯™c 1ÿèøèÿÿ¸êÿÿÿéiÿÿÿH‹W1ÀL‰ÉH56™c 1ÿè×èÿÿ¸êÿÿÿéHÿÿÿff. „ fAWAVI‰ö¾= AUATUSH‰ûL‰÷Hƒì(H‰T$dH‹%( H‰D$1ÀèjRßÿH…À„g L‰÷I‰ÅèOßÿH˜IDÿ€8 uÆ A¶EAÆE ˆD$„À„Í ‹ƒ …ÀŽƒ H‹›ˆ ƒèHÁàHl@ëf D HƒÃ@H9ë„[ L‹{L‰öL‰ÿè\[ßÿA‰Ä…ÀuÝ€{ …› IEHck4Hl$H‰D$¶D$<n¬ <l“ <"…£ ƒ{(…a H‹|$èXNßÿA€| "…° LpþHcC,I‰ÁI9ƃ) IuL‰òH‰ïè¹DßÿBÆD5 L‹{ÆC H‹L$L‰ú¿ 1ÀH5M›c è`çÿÿH‹D$dH+%( …“ HƒÄ(D‰à[]A\A]A^A_Ãf. „ €|$ytyè`ßÿH‹|$1ÒHt$Ç I‰ÅèjYßÿH‰ÂA‹E …À…+ H‹D$€8 … ‹C(ƒàýƒø… H‰îH‰ßèãüÿÿ…À„> A‰Äécÿÿÿ E1äéXÿÿÿ „ ‹C(ƒø„œ ƒø„¥ ƒø„´ ¾L$L‰ú1ÿ1ÀH5_˜c A¼êÿÿÿètæÿÿéÿÿÿH‹L$M‰ð1ÀAƒéL‰úH5ÿ˜c 1ÿèPæÿÿ‹C,DpÿMcöé©þÿÿ‹C(ƒøu•€|$mu*¹m L‰ú1ÿ1ÀH5·—c A¼êÿÿÿèæÿÿé¯þÿÿ € €|$y”E ÆC é{þÿÿ€|$ytY1À€|$m”ÀÀ‰E ë߶D$ˆE L‹{ëÑ÷ØH‹T$H5˜c 1ÿA‰Ä‰Á1Àè´åÿÿH‹SH‹L$1ÿ1ÀH5™c è›åÿÿé6þÿÿÇE ëŽL‹{é þÿÿAÆE =L‰ò1ÿ1ÀH5á–c A¼êÿÿÿèfåÿÿéþÿÿH‹L$L‰ú1ÿ1ÀH5~—c A¼êÿÿÿèCåÿÿéÞýÿÿH‹SH‹L$1ÿ1ÀH5Ò˜c A¼êÿÿÿè åÿÿéºýÿÿL‰òH5P–c 1ÿ1ÀèåÿÿA¼êÿÿÿéœýÿÿH‹L$L‰ú1ÿ1ÀH5Y—c A¼êÿÿÿèÞäÿÿéyýÿÿH‹T$H5ý—c 1ÿ1ÀA¼êÿÿÿè¾äÿÿéÿÿÿèDHßÿ @ AVAUATUSHì Hƒ $ HƒìdH‹%( H‰„$ 1ÀH‰ûH‰÷H‰õI‰ÕèKßÿH~ H‰ïH‰ÆèrdßÿH…À„š H‰ÅI‰ä H‰ê¾ L‰çèQßÿH…ÀtKA<$CONFuáfA|$IGu×A€|$_uÏL‰êL‰æH‰ßèQûÿÿA‰Æ…Àtº‰ÁL‰âH5>˜c 1ÿ1Àèõãÿÿë E1öH‰ïèKßÿH‹„$ dH+%( u3HÄ D‰ð[]A\A]A^Ãèš\ßÿH5×c 1ÿD‹01ÀA÷ÞD‰òè¡ãÿÿëºè*Gßÿf. „ AVAUATUSHì Hƒ $ Hì L5lâ dH‹%( H‰„$˜ 1ÀL¤$ H‰ûH‰çI‰õèÅ?ßÿ¹ L‰ç1ÀLŒ$‚ º ¾ Lpnc èbßÿL‰öL‰çè2SßÿH‰ÅH…À„ž f D º L‰æH‰ïè€HßÿH…Àt{A<$CONFuáfA|$IGu×A€|$_uÏL‰êL‰æH‰ßèúÿÿA‰Æ…Àtº‰ÁL‰âH5N—c 1ÿ1Àè¥âÿÿH‰ïè XßÿH‹„$˜ dH+%( uUHÄ D‰ð[]A\A]A^à € E1öëÆ L‰öH=¼mc èyRßÿH‰ÅH…À…MÿÿÿH5¾–c 1ÿ1ÀA¾þÿÿÿè7âÿÿë˜èÀEßÿó úAWAVAUATUSHƒì‹ …À~EH‹™ˆ ƒèI‰þI‰×HÁàI‰ÍHl@ëf D HƒÃ@H9ëtH‹{L‰þè+UßÿA‰Ä…Àuäƒ;t E1äHƒÄD‰à[]A\A]A^A_Ãf. „ ‹sI‹½ è!Å ¶@ƒà fƒøuÅ€{ u#ÆC L‰ñL‰ú¿ L‰s(H5”–c 1ÀèmáÿÿëŸH‹K(L9ñt“M‰ðL‰úH5-–c 1ÿ1ÀA¼êÿÿÿèFáÿÿéuÿÿÿATHƒÄ€dH‹%( H‰D$x1Àƒÿÿt%H‹D$xdH+%( … Hƒì€A\Ãf. „ èëCßÿ…ÀuÒH‰æ¿ è*Gßÿ…ÀuÁL‹ $Iƒùÿt·Iùÿ † Iùÿÿ v^M…Ɉ¥ fïÀòI*ÁòYl3d Ld$L!lc ¹d º ¾d L‰ç¸ èô_ßÿL‰âH5Ê•c 1ÿ1ÀèqàÿÿéGÿÿÿ @ fïÀLd$LÐkc òI*ÁòY;ö ë©f „ Ld$¹d º ¾d L“kc L‰çè_ßÿë— L‰ÈAƒáfïÀHÑèL ÈòH*ÀòXÀéEÿÿÿè„Cßÿ @ AVAUI‰ýATUHì˜ dH‹%( H‰„$ˆ 1Àèç;ßÿH…À„³ H‰ÇH‰ÅèãYßÿ¾À H‰Çè†BßÿA‰Ä…ÀtOèzXßÿD‹0AƒþtqE‰ôH‰ïA÷Üès?ßÿE…ötnH‰æD‰÷º€ è~$ L‰êH5•c 1ÿH‰Á1ÀèXßÿÿëf D H‰ïè8?ßÿH‹„$ˆ dH+%( u2HĘ D‰à]A\A]A^à H‰ïE1äè?ßÿëË E1äëÃA¼ôÿÿÿë»èŽBßÿff. „ AUATUSHì dH‹%( H‰„$ 1ÀH…ÿ„Ø I‰üèß:ßÿH‰ÅH…À„Ï H‰ÇèÛXßÿH‰æH‰ÇI‰ÅèYßÿ…ÀuAH‰ïè>ßÿ¸JþÊH9$uyE1íH‹„$ dH+%( …“ HÄ D‰è[]A\A]à è3WßÿH´$€ º€ ‹8H‰ÃèL# 1ÿL‰êH5 ”c H‰Á1Àè&Þÿÿ‹H‰ïA‰ÝA÷Ýè>ßÿ…Ûué|ÿÿÿL‰âH5û“c 1ÿ1ÀèúÝÿÿA½êÿÿÿélÿÿÿA½êÿÿÿéaÿÿÿA½ôÿÿÿéVÿÿÿèdAßÿ @ HƒìH…ötnH‹FhH…ÀteH‹vpH ¶HÁáHÁH9Ïs:H9øw5H¹ÍÌÌÌÌÌÌÌH)ÇHcÒHÁÿH¯ùH×xHH9þvCH¿HƒÄHÁâHÐà H ]c H5Š“c 1ÿ1ÀèYÝÿÿè4VßÿÇ 1ÀHƒÄà € 1ÀHƒÄÃf „ AWfïÀAVAUI‰õATI‰üUSH‰ÓHƒì8dH‹%( H‰D$(1À)D$HÇD$ è’CßÿHƒø† I|ýH5Àù è'Pßÿ…Àu{H=[hc A¿ è1MßÿI‰ÆHVhc H‰D$H^hc H‰D$ HD$(Hl$H‰D$M…ö„. 1ÀA€>:¾: ”ÀIÆL‰÷èUFßÿH…Àt`H‰ÂL)òA‰Ñ…ÒufI‰ÆëÐf D H5Ûgc L‰çè©DßÿH…À…mÿÿÿH=Ôò A¿ èžLßÿI‰ÆHígc H‰D$étÿÿÿf. „ L‰÷è¨BßÿA‰Á…À„ ATLB º 1ÀAVHÇÁÿÿÿÿH‰ÞL‰ïèI[ßÿ¹ D‰úL‰î¿œÿÿÿè$AßÿZY…Àx>1ÀL‰éL‰â¿ H5’c è¥Ûÿÿ1ÀH‹T$(dH+%( uRHƒÄ8[]A\A]A^A_à @ ¾: L‰÷èSEßÿH…À…ÿÿÿf. „ HƒÅH9l$t L‹u éµþÿÿ @ ¸þÿÿÿëžèÌ>ßÿff. „ AUATUHì Hƒ $ HƒìdH‹%( H‰„$ ‹Ðºl I‰üI‰õ…ÀˆŽ ƒøH‰åHÅfc AUAT¹ º H‰ïL Aec Lºfc ¾ LEÈ1Àè*ZßÿH‰ì…Àx;=ÿ oH5Û§ H‰ïèÝÿÿH‹”$ dH+%( umHÄ ]A\A]à D èSSßÿ‹ ÷ØëÐ D 1Ò¹ ¿œÿÿÿH5Ådc è°?ßÿ…À”À¶À‰ºl éGÿÿÿ1ÀL‰éL‰â¿ H5±c è$Úÿÿ¸ùÿÿÿë€è¨=ßÿ „ H…öt{UL‹FH‰õM…ÀtH‹w Hw(L‰ÇèÎEßÿ…Àu:‹} …ÿyH‹}èÊ9ßÿH‰ï]éÁ9ßÿ1Ò¾$ 1Àèò7ßÿ‹} èJ;ßÿëÕ „ ‹U$1ÿH5\c 1ÀèÙÿÿ‹} …ÿx³ëÄ @ Ãff. „ @ AWAVAUATUSHƒì8H‹BH‰t$H‹ˆ H‰D$(H‰L$L‹¸ H 8L9ù„Æ HFÿI‰ÔH‰D$H3H‰$ë/f D E‹\$$H‰òH‹xD‰ÞAÿÒA‰Æƒøþ…è L9|$„× H‹D$L!øH4D·nJ.H9$sgH‹l$M‰îI‹|$H)ÅI)îM;l$v-H‰t$ è°8ßÿL‰ïèÈNßÿH‹t$ H…ÀI‰D$H‰Ç„ M‰l$H‰êèÅ5ßÿI‹|$H‰ÞL‰òHïè²5ßÿI‹t$I‹$MïL‹M…Ò…Bÿÿÿ‹ƒútsƒú …’ L‹PM…Ò„Cÿÿÿ‹NHV H‹xA‹t$$AÿÒL9|$…0ÿÿÿ € A¾þÿÿÿH‹D$(L‰¸ E…öyvèìPßÿD‰ò÷Ú‰AƒþþudE1öë_f. „ H‹HH…É„ÙþÿÿH‹VH‹xA‹t$$ÿÑéÅþÿÿ € H5¡Žc 1ÿ1Àè¸×ÿÿH‹D$(A¾ÿÿÿÿL‰¸ èPßÿÇ HƒÄ8D‰ð[]A\A]A^A_ÃIÇD$ ëÆH‹D$(H‹\$E1öH‰˜ èEPßÿÇ ëÂff. „ fATL%'·l US‰ûH[I,Ä‹E…ÀuÿU…À~ ÇE H[[]IÄA\‹@ƒø”ÀÃuÇE ëß D H‹U ‰ÁH5ûc 1ÿ1ÀèêÖÿÿëÚ „ AWAVAUATUSH‰ûHì˜ dH‹%( H‰„$ˆ 1ÀH…ÿ„ÿ ‹ox…íˆÄ A‰÷¿ ¾ I‰ÕI‰ÎèÍJßÿI‰ÄH…À„å HJÎÿÿL‰ñD‰þ‰ïI‰$‹“„ è3 …Àx7A‰D$H‹„$ˆ dH+%( …¢ HĘ L‰à[]A\A]A^A_Ãf D èOßÿL‰çE1äD‹0H‰Åè6ßÿH‰æº€ D‰÷÷ßè H‹L‰é1ÿI‰ÀH5^c 1ÀèçÕÿÿD‰u ë‡è¼NßÿÇ H‰ÅH‹H5 c 1ÿ1ÀE1äè½ÕÿÿÇE éWÿÿÿèŒNßÿÇ H‰ÅëÎè,9ßÿèwNßÿÇ é2ÿÿÿff. „ AWA‰ÏAVAUM‰ÍATI‰ÔU‰õSH‰ûHƒì8L‰$dH‹%( H‰D$(1Àè åÿÿI‰ÆH= ðÿÿ‡, D‰x L‰ç‰hXHÇ@ èE1ßÿL‰çI‰Fè¹;ßÿº I|$¾. H9ÐHCи ƒúI‰×LCøD‰|$ èÊ>ßÿE1ÉH…À„¦ L|$Hƒì¹ º AT‹D$ ¾ L‰ÿLù P1ÀSè TßÿD¶d$0HƒÄ E„ätGèÙ2ßÿHt$ H‹8L‰øë @ E„ät,I¾ÔöWuA€ü_•ÁA€ü.•Â„ÑtÆ _HƒÀD¶ H9ðrÏL‰ÿèo0ßÿI‹vI‰FH…ö„‡ H…À„~ ƒíH‹» E‰n8H¸ I‰F01Àƒý–ÀAÇF< ÁàA‰F@H…ÿ„¡ ‹ƒ A9F „‘ A‹VX…Ò„… è(É ‰Æ…Àˆv AÇFL A‰FP…ötvH‹» è2· ‹P‰ÑÁéƒá fƒùuYL` âÿÿ tMƒêHRHlf „ H‹» A‹4$è𶠶Pƒâ fƒúu ‹@ …À… IƒÄ I9ìuÏ € E‹N@A‹N I‹V¿ 1ÀM‹F H5ÊŠc è%ÓÿÿA‹n8E‹f<¿ èÓ=ßÿ1Ò1ÿE1ɃÅH‰ÁA¸ÿÿÿÿƒåøI¯ìHD(ÿH÷ñº H¯Á¹! H‰ÆèKBßÿI‰F`H‰ÇHƒøÿ„ H‹$H…Àt L‰êH‰Æèæ/ßÿL‰òH+ShI‹N¿ HÁúH5ž^c E1äH¸ÍÌÌÌÌÌÌÌH¯Ð1ÀèƒÒÿÿH‹D$(dH+%( …ä HƒÄ8D‰à[]A\A]A^A_à D A‹vPéþÿÿE‹N@AÉ E‰N@é÷þÿÿ H‰ßèÐ8ßÿIc×A¿ I)×I9ÇIFÇI‰Áé7ýÿÿ D A‰Äëˆ èãJßÿI‹VH5à‰c 1ÿD‹ IÇF` 1ÀA÷ÜD‰áèÞÑÿÿI‹~èÅ1ßÿIÇF I‹~è´1ßÿIÇF é4ÿÿÿH‰÷A¼ôÿÿÿè™1ßÿIÇF I‹~èˆ1ßÿIÇF éÿÿÿè5ßÿf D AVA‰ö¹ AUI‰ýATUHì dH‹%( H‰„$ø 1ÀHt$HT$ ÇD$ è H‰÷óH«D‰÷èĆ …Àux‹¼$ …ÿ„á è|Õ H‰ÅH…Àt|H= ðÿÿ‡¸ H‰ïº L‰îèXÈ H‰ïA‰Äè]» E…äŽ| H‹„$ø dH+%( …¦ HÄ D‰à]A\A]A^à A‰Ä‰ÁD‰ò1ÿH5Ljc 1Àè Ðÿÿëºf D èsIßÿD‹ E…ätƒA÷Ü‹”$ 1ÿ1ÀD‰áH5ûˆc ènÐÿÿëˆ @ L‰êH5 ‰c 1ÿ1ÀèUÐÿÿélÿÿÿè+IßÿA‰ìA÷ÜD‰ ë°H5‘ˆc 1ÀA¼êÿÿÿè,ÐÿÿéCÿÿÿè²3ßÿfAUATUH‰ýSHƒìL‹g@H‹8L‰f0Lf@L‰àHÁè=…# H‰óJ4å èF-ßÿH…À„ H‹S0H‰E8L‰e@H‹s8H<ÐH‹C@HÅ èè,ßÿH‹K@L‹1ÀH‹U H5¼ˆc ¿ èšÏÿÿD‹cPDePH9Ý„© Icôº H‹}HH‰ðH÷âH‰Æ€Æ èÉ,ßÿH…ÀI‰Å”ÀE…ät„À…¤ HcCP…ÀuK‹UPA9Ô~.D‰çHcò‹K0)×HvWÿIDÅHòHRITÕ HƒÀH9ÐuõL‰mH1ÀD‰ePHƒÄ[]A\A]ÃHcUPH‹sHHRI|Õ H@HÁâè,ßÿë•HƒÄ1À[]A\A]ÃH‹U 1ÀH5®‡c 1ÿè¿ÎÿÿHƒÄ¸ôÿÿÿ[]A\A]øôÿÿÿë¸ E1íé;ÿÿÿff. „ AVAUATUSH…ötCH‰ûH‰÷H‰õèõ>ßÿI‰ÄH…Àt=D‹0H‹³è H‹»À L‰òè„AßÿI‰ÄH…ÀtT[L‰à]A\A]A^ÃE1ä[]L‰àA\A]A^ÿÿÿÿÿèFDßÿH‰ïI‰Åè«8ßÿH‹ M‰è1ÿH‰ÂH5}zc 1ÀèþÍÿÿë° @ ¿ÿÿÿÿL« èDßÿL‰éL‰ò1ÿI‰ÀH5%‡c 1ÀèÎÍÿÿ¿ÿÿÿÿèäCßÿH‰ïH‰ÃèI8ßÿI‰ØL‰é1ÿH‰ÂH5G‡c 1Àè ÍÿÿéOÿÿÿff. „ AUATI‰ôU1íSH‰ûHƒìL‹¯À H‰îL‰ïè¼2ßÿH‰ÅH…Àt4H‰ßH‰îèÉþÿÿH‰ÇH…Àt!L‰æè™@ßÿ…ÀuÎHƒÄH‰è[]A\A]à € HƒÄ1í[H‰è]A\A]ÃAWAVAUATUH‰ýSH‰ÓHƒì8dH‹%( H‰T$(1ÒH…ö„ƒ H‰ð‹vH‹8èåÌ H‰… H‰ÇH…À„² H= ðÿÿ‡f ¾ E1ä艵 H…Û„ Hƒ½ „Ò ‹sH‹;èç H‰…( H‰ÃH…À„ä H= ðÿÿ‡8 Hc{ L{HC(HƒÃHH‰D$Ll$Lt$(H‰\$ …ÿuIƒÅM9î„£ M‹} Ic…ÿtç¾ èm@ßÿI‰GH…À„õ I‹ A‹G HØH9ÃsÁE1äf D ‹3H‹½ èjÎ H‰ÆH…Àt"€8 t H‰ïèUþÿÿH‰ÇH…Àt èh6ßÿI‹WB‰"A‹G¯CIƒÄH\A‹G IH9Ãr«IƒÅM9î…cÿÿÿf D E1äH‹D$(dH+%( …Y HƒÄ8D‰à[]A\A]A^A_à € A¼þÿÿÿH…Û…±þÿÿ‹µ …öxH5 †c 1ÿ1ÀèGËÿÿë¨ D ‹ …Éyß‹• …ÒyÕ‹… …ÀËë€H‰D$èöCßÿH‹|$D‹ E…ä„?þÿÿA÷ÜHWc 1ÿ1ÀHÇ… D‰áH5„c èÝÊÿÿéwÿÿÿ „ H åVc HãVc ¿ 1ÀH5Ä„c è¯ÊÿÿE…ä…Eÿÿÿéÿÿÿè{CßÿD‹ E…ä„þÿÿA÷ÜH¦Vc 1ÿ1ÀD‰áH5ß„c èrÊÿÿHÇ…( ë¶ D H‰D$è6CßÿH‹|$A‰üA÷ÜD‰ é5ÿÿÿ èCßÿA‰ÜA÷ÜD‰ ë˜è»-ßÿA¼ôÿÿÿé¿þÿÿAVAUATUSH…öt+H‰õI‰ý1öH‰ïèƒEßÿI‰ÄH…Àt+[L‰à]A\A]A^à € E1ä[]L‰àA\A]A^Ãf „ ¿ÿÿÿÿMµ èß?ßÿH‰îL‰ïH‰Ãè!ûÿÿH‰ïH…ÀI‰ÅHËUc LDèè(4ßÿI‰ÙM‰ð1ÿH‰ÂL‰éH5k„c 1Àè|Éÿÿé|ÿÿÿ € AWAVAUATUH‰ýH‰÷SH‰ÓHƒìX·BH‰t$ ‹2‰D$@èµË H‰D$0H…À„b H‹|$0H5YUc èv<ßÿ…À„~ H‹|$0H5IUc è]<ßÿ…À„e ‹SÆD$G …Ò„’ HC H‰D$HH‰D$‹D$@…À„D ÇD$ I½«ªªªªªªªf „ H‹D$H‹|$ ‹0è/¬ H‰ÃH…À„ ¶@ƒà fƒø… ÷C ýÿÿÿ„] ‹3H‹|$ èéÊ H‰D$(H…À„H H‹½Ð H‹wH‰|$H‰òHƒþ†! H‰\$8L‹|$(E1äë) € H‰ðIƒÄI÷åHÁêI9Ôƒ! H‹½Ð H‹WH‰ÐI÷åHÁêL9â†/MßÿH‹KdH ¶C‰Âƒâ€úu²Àèƒè<w¨D‹3H‹µð H‹½À L‰òè÷:ßÿH‰ÆH…À„í L‰ÿè;ßÿ…ÀtCH‹D$H‹péiÿÿÿHC H‰D$H‹t$@H‹|$Hº H b§ÿÿèÍ6ßÿ1ÀHƒÄX[]A\A]A^A_ÃI‰ßH‹\$8Iÿ ðÿÿ‡* €|$G t I‹GH‹L$‰AA¶Gƒàƒèƒøw ÇC D ƒD$ ‹D$ HƒD$ ;D$@…Oþÿÿésÿÿÿf. „ M‰üH‹T$0L‰á1À¿ H5Gƒc èâÆÿÿHƒÄX¸þÿÿÿ[]A\A]A^A_ÿÿÿÿÿM‰üèá<ßÿL‰ò1ÿH I‰ÀH5ûc 1Àè¤ÆÿÿL‰ú1ÿ1ÀH5¾‚c è‘Æÿÿë’H‹T$01À¿ H5,‚c èwÆÿÿHƒÄX¸êÿÿÿ[]A\A]A^A_ÃH‹t$0H‰ïèÆøÿÿH‰ïH‰Æè+üÿÿH…ÀtGH‹@…À„€ ‰CÆD$Gé8ýÿÿL‹d$(é&ÿÿÿ‹L$ H‹T$0¿ H5öc è Æÿÿ¸þÿÿÿé„þÿÿA¸þÿÿÿH‹T$01À1ÉH5Qc ¿ èßÅÿÿ¸þÿÿÿéZþÿÿH5ö€c ¿ èÄÅÿÿ¸þÿÿÿé?þÿÿE1Àë¼ D AUfïÀATUH‰ýSH‰óHì8 dH‹%( H‰„$( 1ÀD$XD$hfoT$`D$xfo\$p„$ˆ fo¤$€ HÇ„$˜ fo¬$ HÇD$PP foL$P)T$) $)\$ )d$0)l$@H…ötaH‹Hƒù†ü HQðHFH…Ò~GHñëf. „ HƒÀH9Át/€8 tòHQc H5Ìc 1ÿ1ÀèËÄÿÿè¦=ßÿE1äÇ ëm H…í„5 D‹mxE…íˆø ¾ ¿ èÓ8ßÿI‰ÄH…À„ HP¼ÿÿI‰$1ÀH…ÛtHƒ;wO‹•„ 1öH‰áD‰ïH‰D$ è'} …Àx]A‰D$H‹„$( dH+%( …Ý HÄ8 L‰à[]A\A]Ãf D H‹Cë«f. „ HGPc H5¢€c 1ÿèûÃÿÿé+ÿÿÿèÑ<ßÿL‰çE1äD‹(H‰ÃèÐ#ßÿH´$ º€ D‰ï÷ßèÙ H‹U H5†€c 1ÿH‰Á1Àè²ÃÿÿD‰+é\ÿÿÿè…<ßÿÇ H‰ÃH‹U H5Ñzc 1ÿ1ÀE1äè…ÃÿÿÇ é,ÿÿÿèU<ßÿÇ H‰ÃëÎèE<ßÿÇ é ÿÿÿèå&ßÿ D ó úU1öH‰ÕSHƒìèŒýÿÿH‰E H…ÀtH‰ÃH= ðÿÿw(HƒÄ1À[]à € èó;ßÿ‹ ÷ØHƒÄ[]à „ èÛ;ßÿI‰À‰Ø÷ØA‰ ÷ØëÞff. „ fó úU1öH‰ÕSHƒìè ýÿÿH‰E H…ÀtH‰ÃH= ðÿÿw(HƒÄ1À[]à € èƒ;ßÿ‹ ÷ØHƒÄ[]à „ èk;ßÿI‰À‰Ø÷ØA‰ ÷ØëÞff. „ fó ú1ÀÃf „ ó ú¸ Ãf D ó ú¸ Ãf D ó úH‚Nc à @ ó úH…ÿtWSH‰û‹x…ÿy<ÇCxÿÿÿÿH‹» èù!ßÿH‹»° Hǃ èâ!ßÿHǃ° [à D èk#ßÿë½f „ Ãff. „ @ ó úATA‰ôUH‰ýSH‰Óè*¥ H…ÛtD‰#¶P¹ ƒâ H£Ñs2A¼ f. „ H…Ût‹P‰‹pH‰ïèë¤ ¶Pƒâ I£ÔrÞ[]A\Ãf „ ATI‰üUH‰Õ1ÒSèÿÿÿL‰ç‹0H‰Ãè¢Ã H…ítÆE ¶Kƒá fƒù„ˆ w&fƒùtHfƒùu‹C…À… € 1À[]A\ÃfƒùuòH55Mc H‰Çè+4ßÿ[]…ÀA\”À¶ÀÁàà ¶S‹CöÂu\H…ítˆU €e ƒøtµPÿƒúw«…Âu§¸ ë¢ „ ƒ{u’ëž „ ‹s 1ÒL‰çè#ÿÿÿƒø…rÿÿÿ¸ éjÿÿÿƒø”À¶ÀÀéZÿÿÿAWAVAUI‰ÍATI‰üUH‰õSH‰ïH‰ÓHƒì‹r1Òèiþÿÿ‹3H‰ïI‰ÇèŒÂ A¶I‰Æƒç fƒÿt;·ÿL‰ñH5 }c èyžÿÿL‰â1ÿI‰À1Àèê¿ÿÿ1ÀHƒÄ[]A\A]A^A_Ãf „ A‹wH‰ïèD£ H…Àtg¶xƒç fƒÿu"‹@A‰E HƒÄ¸ []A\A]A^A_à € ·ÿL‰ñH5}c èþÿÿL‰â1ÿI‰À1Àèo¿ÿÿHƒÄ1À[]A\A]A^A_Ãf D E‹GL‰ñL‰â1ÿH5|c è@¿ÿÿ1ÀéQÿÿÿf „ ó ú¶ƒç é ÿÿó úAWAVAUATUL‰ÅSHìØ H‰|$L‰L$ˆL$ dH‹%( H‰„$È 1À·B‰D$…À„O I‰õHZ E1äL5à› f D ‹3L‰ïè&Á I‰ÇH…À„Z L‰öH‰Çèï1ßÿ…À„G H5Kc L‰ÿèØ1ßÿ…À„h H5 Kc L‰ÿèÁ1ßÿ…À„y H5üJc L‰ÿèª1ßÿ…À„Š H5ïJc L‰ÿè“1ßÿ…À„› H5ú L‰ÿè|1ßÿ…À„Ä H5ÊJc L‰ÿèe1ßÿ…À„u H539c L‰ÿèN1ßÿ…À„Î H5ni L‰ÿè71ßÿ…À…ç ‹EHHJc ‰D$ ƒè ƒø@’ƃøH Jc HGÂHƒ|$ H‰D$(„ž ‹D$ƒèD9à…² @„öu ƒ|$ …z ‹M÷Áûÿÿÿ…* ÇE ‹sL‰ïèç H…À„. ¶Pƒâ fƒú…C ‹P…Ò…8 ‹p 1ÒL‰ïèuûÿÿ¶Pƒâ fƒú…9 ‹p1ÒL‰ïèWûÿÿI‰Â¶@ƒà ƒ|$ „ž fƒø…n L‹L$L|$@¹€ 1ÀL˜Ic º ¾€ L‰ÿL‰T$ è9<ßÿ¶L$ E1ÉL‰îL‹D$H‹T$ L‰ÿèŒýÿÿ…Àu-M AƒÄHƒÃ D9d$…Îýÿÿf D ‹M…É„7 1ÀH‹”$È dH+%( …8 HÄØ []A\A]A^A_ÃfH‹|$HMH‰ÚL‰îèìûÿÿ„À„„ ƒM AƒÄHƒÃ D9d$…]ýÿÿë“ H‹|$HMH‰ÚL‰îè´ûÿÿ„À„L ƒM ëÆf D H‹|$HM H‰ÚL‰îèŒûÿÿ„À„$ ƒM @ëžf D H‹|$HM H‰ÚL‰îèdûÿÿ„À„ü M € épÿÿÿH‹|$HL$<H‰ÚL‰îè;ûÿÿ„À„Ó ‹M D‹D$<…Ét D9Á…¨ ƒM D‰E é1ÿÿÿ‹sL‰ïèÕž I‰ÇH…À„Ê ¶@ƒà fƒø… A‹wL‰ïè<¬ H…ÀˆÆ ‹M …Ét ‰ÎH9Æ…á ‰E A‹GƒM ‰EéÎþÿÿf D H5²Gc L‰ÿè9.ßÿ…À…; Hƒ|$ „3 H‹|$HL$<H‰ÚL‰îèpúÿÿ„À„ ‹L$<ƒù‡ï M ‰M$élþÿÿ @ H‹|$HL$<H‰ÚL‰îè3úÿÿ„À„Ë ‹MD‹D$<…Ét D9Á…w ƒM D‰Eé)þÿÿf „ H‹T$1ÀD‰á1ÿH5xc è8ºÿÿ¸êÿÿÿé³ýÿÿf D ‹sL‰ïè I‰ÇH…À„ ¶@ƒà fƒø…< A‹wL‰ïè« H…ÀˆQ ‹M…Ét ‰ÎH9Æ… ‰EA‹GƒM ‰Eé–ýÿÿH‹T$H5ªwc 1ÿ1Àè±¹ÿÿ¸êÿÿÿé+ýÿÿH5hFc L‰ÿèç,ßÿ…À„ß €|$ H‹T$L‰ù… H5%|c ¿ 1Àèi¹ÿÿé4ýÿÿfƒø „*ýÿÿ·øH5èzc èË—ÿÿH‹T$1ÿH‰Á1Àè:¹ÿÿ¸êÿÿÿéµüÿÿH‹T$I‰ÀH5éwc 1À1ÿè¹ÿÿ¸êÿÿÿé“üÿÿH‹T$1ÀH5ˆyc 1ÿèù¸ÿÿ¸¡ÿÿÿétüÿÿH‹T$H5ãwc 1ÿ1ÀèÚ¸ÿÿé%ÿÿÿH‹T$I‰ÀH5¦xc 1À1ÿ轸ÿÿ¸êÿÿÿé8üÿÿ H‹|$HL$<H‰ÚL‰îèKøÿÿ„À„ãþÿÿ‹D$<M H‰E(éOüÿÿ‹KH‹T$1À1ÿH5”vc èg¸ÿÿ¸êÿÿÿéâûÿÿL‰úI‰ÀI‰Ç1ÿ‹JH‹T$1ÀH5Évc è<¸ÿÿD‰øé¹ûÿÿ·øH5‚vc 襖ÿÿH‹T$1ÿH‰Á1Àè¸ÿÿ¸êÿÿÿéûÿÿH‹L$(H‹T$1À1ÿH5 yc èð·ÿÿ¸êÿÿÿékûÿÿH‹T$1ÀL‰ù1ÿH5+xc èηÿÿ¸êÿÿÿéIûÿÿ·øH5"wc è5–ÿÿH‹T$1ÿH‰Á1À褷ÿÿ¸êÿÿÿé ûÿÿL‰úI‰ÀI‰Ç1ÿ‹JH‹T$1ÀH5wc èy·ÿÿD‰øéöúÿÿ‹KH‹T$1À1ÿH5–vc èY·ÿÿ¸êÿÿÿéÔúÿÿH‹T$1ÀH5xc 1ÿè:·ÿÿ¸êÿÿÿéµúÿÿD‹CH‹L$(H5xc 1ÿH‹T$è·ÿÿ¸êÿÿÿéúÿÿH‹T$1ÀH5wc 1ÿèõ¶ÿÿ¸¡ÿÿÿépúÿÿ·úH5Axc è\•ÿÿH‹L$(H‹T$1ÿI‰À1Àèƶÿÿ¸êÿÿÿéAúÿÿH‹T$H5yc 1ÿ1À觶ÿÿéòüÿÿH‹T$H5¾xc 1ÿè¶ÿÿéÚüÿÿ·øH5`xc èû”ÿÿH‹T$1ÿH‰Á1Àèj¶ÿÿ¸êÿÿÿéåùÿÿ1ÀH5ßxc 1ÿèP¶ÿÿ¸¡ÿÿÿéËùÿÿH‹T$H5yc 1ÿ1Àè1¶ÿÿé|üÿÿè·ßÿ € ó ú¶‡’ à @ ó úH‹€¸˜ u @ˆ·’ 1ÀÃHƒìèÍ.ßÿÇ ¸ðÿÿÿHƒÄÃff. „ fó úAV¹ AUATU‰õSH‰ûHƒìpdH‹%( H‰D$h1ÀLl$HT$ ÇD$ X L‰ïL‰îóH«‰ïè¤k …ÀtYA‰ÄèX.ßÿƒ8I‰Æt8E…äy D‰à÷ØA‰ H‹D$hdH+%( …K HƒÄpD‰à[]A\A]A^à @ L‰î‰ïè ¶ÿÿA‰Ä…Àu·Ld$(L‰çèºßÿHƒøu L‹kº L‰æL‰ïèÐßÿ…À„È L‰çèßÿI‰ÅM…í„è ‰ïº ¾ 1Àèßÿ‰Å…Àxk‹s‰Çè¡ ßÿ…Àˆ™ ‰ïèBßÿH‹{E1äè–ßÿ‹D$L‰kƃ‘ ‰C0H‹D$H‰C4H‹D$ H‰C<H‹D$TH‰CLH‹D$`H‰ƒ˜ éÿÿÿ „ è;-ßÿD‹ A÷ÜL‰ïè=ßÿE…ä‰äþÿÿè -ßÿD‰â÷Ú‰éÓþÿÿ L‰ïèHßÿI‰Åé3ÿÿÿèû,ßÿ‰ïD‹0E‰ôA÷Üè›ßÿE…öu±éOÿÿÿèŒßÿè×,ßÿD‹ A÷ÜéŒþÿÿff. „ ó ú‹G<à „ ó ú‹G0ƒè ƒøvHƒìè˜,ßÿÇ 1ÀHƒÄà H‹Gpà ó úATSHƒìH‹€¸˜ u>‹G0‰w<H‰ûE1äƒàûƒøtHƒÄD‰à[A\Ãf. „ ‰÷è¹”ÿÿ‰C<HƒÄD‰à[A\Ãè&,ßÿA¼ðÿÿÿÇ ëà „ ó úH…ÿtHƒ¿ ¸ tà € ATL%ç’l US‰óH[I,Ä‹E…ÀuÿU…À~ ÇE H[[]IÄA\‹@ƒø”ÀÃuÇE ëß D H‹U ‰ÁH5»ic 1ÿ1À課ÿÿëÚ „ AUATUSHƒìHƒ¿( „ø H‰ó¾ H‰ýI‰ÕèEÿÿÿ„À„Ý L9ë„ì Hƒ» t`H‹…( H‹¬ L‰ïH“ Lƒ¨ Hpè§ÿÿA‰Ä…Àt1Aƒüþ…á Hƒ» I‹U … 1ÿ1ÀH5Œuc èÿ±ÿÿL9ët Hƒ»° t`H‹µ( H‹¼ L‰ïH“° Lƒ¸ HƒÆ(蘦ÿÿA‰Ä…Àt1I‹U ƒøþ…” Hƒ»° …² H5vc 1ÿ1Àè–±ÿÿf D E1äHƒÄD‰à[]A\A]à € H‹…( H‹¬ H‰ßH“ Lƒ¨ Hpè ¦ÿÿA‰Ä…À…ÿÿÿéPÿÿÿI‹U D‰áH5Btc 1ÿ1Àè)±ÿÿëš € ‰ÁH5uc 1ÿ1Àè±ÿÿé|ÿÿÿH5Rtc 1ÿ1Àèù°ÿÿégÿÿÿH5%uc 1ÿ1Àèä°ÿÿéRÿÿÿff. „ @ Hƒz( „ˆ AWAVE1öAUATI‰üUH‰õSH‰ÓHƒìë7f „ A€øuA¶Cƒàð<@„ê f. „ IƒÆL;s(ƒ@ L‹{0H‹E8K7L ÐE¶D‰Àƒà÷<…u´AöÀuÎA‹0À= uÂHcsPH‹{H…ötE1Éë fH‰ÖH9Îv-H1H‰ÂHƒàþHÑêHÐHÇLcHM9ñ„æ wÔHJH9ÎwÓA€ø„ H‹C ITIcCHÂIc´$ L‰çèáÿÿI‰ÅH…À„7 H‹@0H…ÀuGL‰îH‰ïè‘ßÿÿ…Àu}L‰êH‰îL‰çèÿüÿÿ…ÀukL‰êH‰îL‰çè½þÿÿ…ÀuYL‹{0H‹E8K 7L ÈI‹E0A‰ÀHƒìH‹M‹M E)ðL‰ñ¿ IƒÆE)øH5®tc AƒèE‰CP1Àè>¯ÿÿXZL;s(‚Àþÿÿ1ÀHƒÄ[]A\A]A^A_ÃD‹ Aƒø„“þÿÿD‰Âƒâûƒú… Hc@ IcSAƒøt>ÂHcÒHÁêéÿÿÿA¶Cƒàð<@…çþÿÿH‹1ÀL‰ñH5‰tc 1ÿè®ÿÿ¸[ðÿÿë‹ HÁèHTéÉþÿÿf. „ HcsPH‹{H…ö…Zþÿÿë¶H‹1ÀH5šsc 1ÿè{®ÿÿHƒÄ¸[ðÿÿ[]A\A]A^A_ÃH‹L‰ñ1ÀH50sc 1ÿèQ®ÿÿHƒÄ¸[ðÿÿ[]A\A]A^A_Ã1ÀÃf. „ AWAVAUATI‰ÔUSH‰óHìø D‹ž€ H‹„$0 H‰|$HT$X‰L$H‰×¹ H‰D$8dH‹%( H‰„$è 1ÀHÇD$Pp óH«‹Fh‰D$E…Û„l D‹T$M…ä”ÂE…Ò”ÀˆT$7…D H‹|$1öM‰ÆD‰ÍE1ÿè^úÿÿ„À…6 ‹ƒ ‰l$lH‹l$‰D$xH‹ƒ” H‹½ H‰D$p‹ƒŒ ‰D$hH…ÿt èÌ› …À‰ ‹D$‰„$¨ ‹ƒÀ ‰D$dH‹D$H‹€€ H‰„$€ H‹CH…Àt-H‹H(H…Ét$H‹PHt$PH‰ßÿÑA‰Ä…Àˆ ‹C@L‹c8‰D$‹ƒ„ E1í‰D$\H‹D$L‹˜ M…Û… L‰d$ L‰Ýé´ f D H‹D$L‹ h M…ä…Ó KD- A½ÿÿÿ H‰ïL9èH‰D$(LCèL‰îèÙ ßÿI‰ÄH…À„; Æ LcD$LL$PL‰òH‰„$° ‹»€ L‰þ‹D$H‹L$ D‰¬$¬ ‰„$¨ èŸ5 …À‰ è%ßÿº €D‹ H9T$(ƒ¯ Aƒø …¥ L‰å‹L$…ÉuKLcD$H‹L$ L‰òL‰þ‹»€ LL$PH‰¬$° D‰¬$¬ Ç„$¨ è/5 …À‰ ÇD$ L‹cXM…ä„òþÿÿL‰åL‹k`L‹d$ ‹D$‹»€ L‰áL‰òLcD$LL$PL‰þH‰¬$° D‰¬$¬ ‰„$¨ èÍ4 A‰Á…À‰0 è-$ßÿD‹ I‰ÃH‰ïE‰ÄL‰\$D‰D$A÷ÜèÏßÿD‹D$L‹\$HpHèH9èH‰t$(H‰D$„æ ÇD$ M‰ßD‰D$H‰\$H‰ëH‹D$Lpÿë „ A€> t L‰õIƒîI9Þsîº H5Âqc H‰ïèŠ ßÿ…À„b º H5y7c H‰ïèn ßÿ…À…ë M‰ûI‰ïH‰ÝD‹D$H‹\$I9ïuéT f „ A€> t M‰òIƒîI9îsî1ÀHL$LHT$HL‰×H577c L‰\$L‹spL‰T$èåßÿL‹\$ƒø…o ‹D$L-@ÖDw‰D$Lˆ\ H˜I;FpƒP H€L¼$à HƒìHÁàIFhLyqc ÿpD‹L$X¹€ º ¾€ éª D L‰åL‹¨p L‹d$ é þÿÿ @ ÆD$7I‰ëA‰ÁH‹D$€¸š …¬ H‹D$8€|$7 D‰… E1äH‹„$è dH+%( …? HÄø D‰à[]A\A]A^A_ÃL‹;éÂûÿÿ „ ¾ H‰ïèöÿÿ„À„çûÿÿH‹D$H‹¸ èš— ‰D$`H‹ƒ H‰„$ˆ ‹ƒ¨ ‰„$” ‹ƒ¬ ‰„$ H‹ƒ° H‰„$˜ ‹ƒ¸ ‰„$¤ ‹ƒ¼ ‰„$ é{ûÿÿ € H‰ÁH‰Ø‹³€ M‰àH+AXL‰ßL‰ñE1äHº)\Âõ(\HÁøH¯ÂH‹PHD$XPLcL$ èÖÒ H‹D$HÇ ÿÿÿÿ^_éçþÿÿ @ ÆD$7I‰ÃL‰åé ýÿÿM‰ûI‰ïH‰ÝD‹D$H‹\$I9ïué A€> t M‰òIƒîI9îsî1ÀHT$LL‰×L‰\$H5(oc L‰T$è® ßÿL‹\$ƒø…8 ‹SP‹L$LH‹CH…ÒŽ% ƒêL‹T$HRHTЃ8…û ;H…ò H‹PL‰T$H…Ò„ð H‹CpH‹;L‰\$L¼$À L‰ùH‹° èUð L‹\$…À…À L´$à L‰ú¾ L‰÷L¼$à è¸ø ¹ ¾ HsO =ÿ H"c L|nc HFº PAVD‹L$\L‰ÿ1Àè‰&ßÿL‹T$(M‰ùL‰îL‹D$H‹T$8H‰ïL‰ÑM)ÐèF“ÿÿL‹\$ XZE‹éÊ L‹t$¾ D‰L$L‰\$L‰÷è›óÿÿL‹\$D‹L$„À„&ýÿÿIƒ~p „ýÿÿE1äL-tmc E‰Ïë € IƒÄM;fpƒ H‹CpK,¤HÁåHhhƒ}XuÜ‹u1ÒD‰ÿè‡n …ÀtËè> ßÿH´$à º€ ‹8èZë H‹MH‹L‰îI‰À1ÿ1Àè4¦ÿÿëšH‰ÝD‹D$H‹\$L¼$à D‰Çº€ L‰þè ë H‹1ÿH5)nc H‰Á1Àè÷¥ÿÿD‰çè¯Äÿÿ€|$7 „güÿÿ€} …$ H‰ïèÂßÿéPüÿÿ D HƒÀH9Ð…ïýÿÿ E‹L¼$à 뎺 H5©2c H‰ïègßÿH9ÝA‰Á”ÀE…É…ê „À…â H‰ÝM‰ûH‹\$ëA€> t M‰òIƒîI9îsî1ÀHL$LHT$HL‰×H572c L‰\$L‹spL‰T$èå ßÿL‹\$ƒø…oÿÿÿ‹D$L-€Tw‰D$Lˆ\ÿÿÿA;† OÿÿÿH˜L¼$à HƒìHÁàI†ˆ LÇlc ÿpD‹L$Xéùúÿÿf. „ H‹‰ÁH5 kc 1ÿ1À軤ÿÿé9ûÿÿH‹H‰éH51kc 1ÿ1Àè ¤ÿÿéÁþÿÿƒD$ ‹t$ ƒþ „Wþÿÿ„À…OþÿÿH‰l$é„ùÿÿL‹\$E‰ùé×úÿÿL‰ÝE1äé…þÿÿA¼êÿÿÿé×úÿÿH‹NH‹1ÿH5Djc 1ÀA¼êÿÿÿè7¤ÿÿéµúÿÿA¼ôÿÿÿéMþÿÿè²ßÿI‰ëéuúÿÿH‹‰D$L‰á¿ H5Œjc 1ÀÆD$7L‰d$èó£ÿÿL‹\$D‹L$é?úÿÿ @ AWAVAUATUSHì˜ dH‹%( H‰„$ˆ 1À€¿P ÇD$ u Hƒ¿ H‰ût6E1äH‹„$ˆ dH+%( …€ HĘ D‰à[]A\A]A^A_à € ƇP ¾ è'ðÿÿ„Àtµ‹|$Hl$I½vmlinux H‰îèXM …Àt4è ßÿD‹ AƒütˆAƒü„Ü A÷ÜH5ªkc 1ÿ1ÀD‰âè£ÿÿéfÿÿÿ‹|$èGT A‰Ç…Ày0èËßÿ‹|$D‹ AƒütžA÷܉úH5škc 1ÿD‰á1ÀèÆ¢ÿÿé&ÿÿÿfïÀLt$@Ht$ ‰ÇHT$ )D$0ÇD$ L‰t$0ÇD$8@ )D$ è7Y …À…W ‹D$<…À„à L9l$@„¸ H‹³0 D‰ÿèÙ¤ I‰ÀH…À„ù H= ðÿÿ‡¢ H‹ƒX º L‰D$H³` H»H HH艄 A‰Ä…À… L‹£X L‹D$L‰÷ID$IÁäL£H H‰ƒX ‹D$M‰$A‰D$E‰|$èñýÞÿI‰D$H…À„Ä ‹|$ézþÿÿf. „ D‰ÿè8ßÿ‹|$é_þÿÿH‰D$èußÿL‹D$E‰ÄA÷ÜD‰ E…ä„=ÿÿÿA÷Ü‹L$L‰ò1ÿE‰àH5jc 1Àèa¡ÿÿD‰ÿèéßÿé¹ýÿÿH‰D$è*ßÿL‹D$D‹ ë¹H5‘ic ¿ 1Àè-¡ÿÿéŠýÿÿèßÿ‹T$H5jc 1ÿD‹ 1ÀA÷ÜD‰áè¡ÿÿë£èßÿA¼ôÿÿÿë– € AWAVAUATI‰ôUH‰ýS‰ÓHì¸ L‹¯0 H‰ $L‰D$dH‹%( H‰„$¨ 1Àƒú „ã ‡¥ A¾ L ¼-c ƒútƒúL ¸-c H®H A¾ LEÈL|$ Hƒì¾€ ATL‰ÿL¶Dc 1À¹€ º è½ ßÿ^_ƒø‡º D‰òL‰þL‰ïè”— …ÀPƒøþt{H‹”$¨ dH+%( …® Hĸ []A\A]A^A_Ãfƒú+L %-c HH A¾ LEÈéhÿÿÿH‹ $Ç H‹L$‰1Àë A¾ L ó,c é>ÿÿÿf D H‰ïèÈûÿÿ…À…uÿÿÿHƒ½X HÇD$ „· L‰d$L‹l$IÁåLH M‹u ƒû „Ç ‡¡ A¼ L x,c ƒûtƒûL t,c HjG A¼ LEÈHƒì¹€ L‰ÿÿt$ º ¾€ 1ÀLiCc è| ßÿZYƒøw}D‰âL‰þL‰÷èW– …Àuƒøþ…¿þÿÿHƒD$H‹D$H;…X ‚Nÿÿÿ¸ýÿÿÿéþÿÿ „ ƒû+L å+c HÛF A¼ LEÈélÿÿÿA¼ L Ë+c éZÿÿÿf D ¸ÜÿÿÿéSþÿÿA‹UH‹4$‰H‹t$‰1Àé;þÿÿèñßÿAWE1ÿAVI‰þAUATUH‰õS·Ú‰ÚHƒìL‹§0 H‰ $L‰çL‰D$茕 ƒøþt'…À~sH‹ $H‹\$L‰!L‰;HƒÄ[]A\A]A^A_à D L‰÷èúÿÿ…ÀuàE1íIƒ¾X t7 € M‰ï‰ÚH‰îIÁçM¾H M‹'L‰çè• ƒøþu–IƒÅM9®X wиýÿÿÿë•f „ ó úAWAVAUATI‰ôUH‰ýSH‰ÓHƒìdH‹%( H‰D$1Àƒâ…d öÃtAƒL$ƒ½€ „ öà … E1íƒã„¿ ‹” …Û…± H‹}¾/ Ç$ ÇD$ èôßÿH…À„[ ƒ½€ ‹•„ LpD‹½˜ t1E…ÿu5L‹MpI‹¹ H…ÿ„ø L‰öè€Å ¸ ë(f „ E…ÿ„h D‰þL‰÷è,ËÿÿA‰Å…Àˆ ‰ E1퉅” A‰\$(A‰D$ „ H‹D$dH+%( …< HƒÄD‰è[]A\A]A^A_Ãf. „ öÄóþÿÿAƒL$ öà „íþÿÿ „ H‹}p¾ èòèÿÿ„À„ÏþÿÿÇ…„ 0 éÀþÿÿ H‹p¾ èÊèÿÿ„À…†þÿÿAÇD$ éxþÿÿ @ H‰áLD$L‰öL‰ÏèÝúÿÿA‰Å…ÀuX‹ $‹D$éÿÿÿf. „ H‹U H5 ec 1ÿA½êÿÿÿ蘛ÿÿéÿÿÿ H‹U A‰ÁM‰ðD‰ùH5„ec 1ÿ1Àès›ÿÿéîþÿÿH‹U A‰ÀL‰ñ1ÿH5³ec 1ÀèT›ÿÿéÏþÿÿH‹U H5ec 1ÿ1ÀA½êÿÿÿè5›ÿÿé°þÿÿè»þÞÿff. „ ó úSH‰ûè³ßÿ‰Âƒêx;HcÊH< ë ƒêHƒïƒúÿt#€?_tï€_ué€_uã€_uÝ€_t׃ÂHcÂ[Ãff. „ @ ó úH…ÿtUH‰ýH‹?è›úÞÿH‰ï]é’úÞÿfÃff. „ @ ó úAWI‰ÿAVAUATUH‰ÕSD‰ÃHƒì8H‰|$ H‰4$‹wH‹?H‰L$(L‰L$è×} I‹?‹0I‰Ä芉 H‰ïH‰D$è]} 9ØŽA A‰Åf‰ÞH‰ïè¦} A¶T$I‰Æ¶@ƒâ ƒà f9Ðt ·À¾@ H£Æƒü ·ÒH£Öƒï A‹6H‰ïèTœ I‰ÇH…À„Ø A€? „Î L‰ÿè¦þÿÿH;$…¼ H‹$H‹|$L‰þè{ûÞÿ…À…£ A¶~H57dc A‰Ùƒç è xÿÿA¶|$I‰Àƒç èûwÿÿHƒì¿ H‰ÁH‹D$(‹Pÿt$01ÀAWAPL‹D$(èS™ÿÿH‹D$0HƒÄ H‹8‹@‰D$ ƒÀH˜H‰ÆHÁæHÁè<uKè‰öÞÿH…ÀtAH‹|$HcWH‰ÑHÁâHƒÁH‰*‰ZH‰‰OfƒÃA9Ý…ÄþÿÿHƒÄ81À[]A\A]A^A_ÃHƒÄ8¸ôÿÿÿ[]A\A]A^A_Ãff. „ @ AWAVAUI‰ýATI‰Ì¹ì UH‰õSHìø D‹~‰T$L´$€ L‰D$ L‰÷D‰þL‰L$dH‹%( H‰„$è 1ÀHÇD$h óH«I‹E L‰çH‰D$èÑ{ H…À„ ‹0L‰çH‰Ãè«š H‰D$(H…À„õ ƒ} t D‰øH‹|$ HT$hH‰ÆH‰D$0è „ÀtYHƒìL‰áM‰ñH‰îÿt$ L‹D$x‹T$$H‹|$èÅì ZYH‹”$è dH+%( …½ HÄø []A\A]A^A_Ãf. „ D‰þL‰çL‰d$pM‹mpÇD$| D‰|$xè{ H…À„ ‹0L‰çèì™ H‰ÇH…À„ð €8 „ç èBüÿÿ¾ ¿ H‰D$8èŽ ßÿI‰ÂH…À„8 I‹•@ H…Ò„ê H‹t$8H|$pM‰ÑA¸ H “Ð L‰T$@H‰|$HèyüÿÿL‹T$@…À…Œ E‹BE…ÀuIƒ½@ „³ L‰ÑL‰T$hIú ðÿÿwgH‹t$0H‹|$ E1ÉE1À¹ L‰Òè …À„¦þÿÿH‹l$hH…턾þÿÿH‹} ‰D$è„öÞÿH‰ïè|öÞÿ‹D$é þÿÿ HÇÁêÿÿÿHÇÀêÿÿÿH‰D$h¶{H5Rac E‰øƒç è×tÿÿQ1ÿÿt$0‹L$$I‰Á1ÀH‹T$è=–ÿÿ‹D$x^_éOþÿÿL‰ïL‰T$@èEòÿÿL‹T$@…À…¨ 1ÀIƒ½X „#ÿÿÿD‰|$@M‰×H‰\$PH‰ÃH‰l$XH‹l$8L‰d$8M‰ìL‹l$Hë € HƒÃI;œ$X ƒ˜ I‹¼$0 èÙx H‰ÚM‰ùH‰îHÁâI”$H A‰ÀL‰ïH‹JH‹èûÿÿ…Àt¶M‰úH‹\$PD‹|$@H‹l$XL‹d$8 € I‹:L‰T$8‰D$@èOõÞÿH‹|$8èEõÞÿLcT$@éfþÿÿ I‹•0 é þÿÿ @ ¸êÿÿÿéKýÿÿM‰úH‹\$PD‹|$@H‹l$XL‹d$8L‰Ñé-þÿÿèšøÞÿHÇÁôÿÿÿHÇÀôÿÿÿé…þÿÿ € ó úA¸ éñÚ ó úA¹ E1ÀéÎò ff. „ ó úAWAVAUATI‰ôH5¨“ USHì( H‰|$H=å dH‹%( H‰„$ 1ÀèíßÿH…À„Ò H‰ÅH\$ L|$Lt$L-!c ë,f „ ƒøuO¾t$H‹|$L‰áH‰ÚH‹D$ÿÐA‰À…ÀuGL‰òI‰ØL‰ùL‰îH‰ï1Àè ßÿ‰ÂƒøÿuÀH‰ï‰D$è¤ðÞÿ‹T$…ÀuPH5m_c 1ÿ1Àèì“ÿÿA¸êÿÿÿH‰ïD‰D$è ûÞÿD‹D$H‹„$ dH+%( uHÄ( D‰À[]A\A]A^A_ÃE1ÀëÁè2÷Þÿè} ßÿH5Þ^c 1ÿD‹ 1ÀA÷ØD‰ÂD‰D$è“ÿÿD‹D$ë¤ „ ó úAVAUATUSH‰ûHì ‹WxdH‹%( H‰„$ˆ 1À…Òˆè H‰÷I‰õèA³ÿÿA‰Ä…Àt2xpH‹„$ˆ dH+%( …ä HÄ D‰à[]A\A]A^Ãf D L‰ïè ´ÿÿA‰Ä…Àu¿‹{xL‰îè+ A‰Ä…Àu7H‹L‰éH5â^c 1À¿ è¾’ÿÿë” @ è“ ßÿD‰â÷Ú‰ë‚f. „ è{ ßÿH‰æº€ D‹0H‰ÅE‰ôA÷ÜD‰çè× H‹1ÿL‰éI‰ÀH5U^c 1Àèf’ÿÿE…öŽ5ÿÿÿD‰u é,ÿÿÿH‹H5ò]c 1ÿA¼êÿÿÿè=’ÿÿè ßÿÇ éÿÿÿè¸õÞÿ „ ó úAUATS‹GxH‰û…ÀxH‰÷I‰õè³ÿÿA‰Ä…Àt#x D‰à[A\A]ÃèË ßÿD‰â÷Ú‰D‰à[A\A]à L‰ïèóÞÿA‰Ä…Àtè¤ ßÿ[D‹ A÷ÜD‰àA\A]à D H‹L‰é1ÀH5!^c ¿ è—‘ÿÿD‰à[A\A]ÃH‹1À1ÿA¼êÿÿÿH5º]c èu‘ÿÿèP ßÿÇ élÿÿÿ D ó úUH‰õSH‰ûHƒìH…ötH‰÷ècíÞÿH‰ÅH…Àt H‹»ˆ è ñÞÿH‰«ˆ HƒÄ1À[]ÃX[]é7‹ÿÿ € ó úH‹‡ˆ à @ ó ú¶‡ à @ ó úH…ÿtHÿ ðÿÿwééÿÿf „ Ãff. „ @ ó úH…ÿtH‰øà Hƒìè‡ ßÿÇ 1ÀHƒÄÃf. „ ó ú1ÀH…ÿt‹GPÃó úH…ÿtH‹‡ à € 1Àà D ó úH‹¿ H…ÿtéË~ ¸ÿÿÿÿÃfó ú€¿˜ u‰wP1ÀÃHƒìè ßÿÇ ¸êÿÿÿHƒÄà @ ó úH…ö„¶ USH‰óHƒìH‹Hƒù†} HQàH‰ýHF H…Ò~EHñë „ HƒÀH9Èt/€8 tò1ÀH c H5ªLc 1ÿè«ÿÿHƒÄ¸êÿÿÿ[]à € ¾ ¿ø èÉßÿH…Àt=H‰H‰… 1ÀHƒÄ[]Ã1ÀH¾ c H5 Lc 1ÿèYÿÿHƒÄ¸êÿÿÿ[]øòÿÿÿøôÿÿÿëÈó úH‹O`H‰ðI¸)\Âõ(\H…ÉtVH…ÀtYH;xpu[H‹wXH)ðH‰ÂHÁúI¯ÐHƒÂx3H9Ñv.H„È H…Àt Hc— H9Ptà Hƒùu¯Ãf „ 1Àà D H‹GXëÌfHƒìH5][c 1ÿ1À謎ÿÿè‡ßÿÇ 1ÀHƒÄÃf. „ ó úATI‰ô1öUSH‰ûè;ÿÿÿH…ÀtFH‰Åë$H‹} L‰æè´ßÿ…Àt=H‰îH‰ßèÿÿÿH‰ÅH…Àt Hcƒ H9EuÐHƒ{`wÙëÇ € è ßÿ1íÇ H‰è[]A\Ãff. „ ó úAWAVAUATUSHì Hƒ $ HƒìdH‹%( H‰„$ 1ÀH…ÿ„å I‰õ1öI‰üH‰ãè†þÿÿL5Å¥ H‰ÅH…ÀuéŠ fH‰îL‰çèeþÿÿH‰ÅH…ÀtuHƒìÿu ¹ M‰éº M‰ð¾ H‰ß1Àèç ßÿZY…Àxs=ÿ XH‰ÞH‰ïè?ûÿÿA‰Ç…Àt¨x6H‹„$ dH+%( ueHÄ D‰ø[]A\A]A^A_Ãf D E1ÿëÍ èûßÿD‰ú÷ډ뼻$ A¿Üÿÿÿèâßÿ‰ë¨» A¿êÿÿÿëêèÌßÿA¿þÿÿÿÇ ëˆèiðÞÿf „ ó úH‹O`H‰ðI¸)\Âõ(\H‰H’L Õ8ÿÿÿH…ÉtVH…ÀtYH;xpucH‹wXH)ðH‰ÂHÁúI¯ÐHƒêx3H9Ñv.H„8ÿÿÿH…Àt Hc— H9Ptà Hƒùu¯Ãf „ 1Àà D H‹GXLÈëÉ € HƒìH5ÕXc 1ÿ1Àè$ŒÿÿèÿßÿÇ 1ÀHƒÄÃfó úAWAVAUATUSHì Hƒ $ HƒìdH‹%( H‰„$ 1ÀH…ÿ„a €¿˜ I‰ü„A I‰õ1öL5À£ H‰ãèrüÿÿH‰ÅH…Àu!é D H‰îL‰çèUüÿÿH‰ÅH…À„é Hƒìÿu ¾ H‰ßM‰éM‰ð¹ º 1ÀèÓ ßÿ^_…ÀˆÉ =ÿ ³ H‰ÞH‰ïèÓ÷ÿÿA‰Ç…ÀtœL5;£ ë= Hƒìÿu ¹ M‰éº M‰ð¾ H‰ß1Àèz ßÿZY=ÿ w H‰ÞH‰ïèÖøÿÿH‰îL‰çèþÿÿH‰ÅH…Àu³E…ÿx.H‹„$ dH+%( ulHÄ D‰ø[]A\A]A^A_Ãf D è‹ßÿD‰ú÷Ú‰ëÄfE1ÿë½A¿ÜÿÿÿéTÿÿÿA¿êÿÿÿéIÿÿÿH5^Wc 1ÿ1ÀèuŠÿÿèPßÿA¿þÿÿÿÇ éÿÿÿèêíÞÿf. „ ó ú‰·Œ à D ó úH‹Ã „ ó úH‹Gà € ó ú¶G|à € ó úH‹Gp€¸˜ u@ˆw|1ÀÃHƒìèÏßÿÇ ¸êÿÿÿHƒÄÃff. „ @ ó ú¶G}à € ó ú@ˆw}à € ó úH‹G8à € ó úH‹G@à € ó úH‹Gp€¸˜ uH‰ÐATI‰ôH4Õ HÁè=UH‰ýSH‰ÓH‹8ucè¸æÞÿH…ÀH‰Á”ÀH…Ût„Àu&HÝ L‰æH‰ÏècæÞÿH‰]@H‰E81À[]A\à @ H‹U 1ÀH5ûAc 1ÿè ‰ÿÿ¸ôÿÿÿëÜ D ¸ðÿÿÿø 1Éë¢ó úHƒìH…ÿt ‹Gx…ÀxHƒÄÃè²ßÿÇ ¸þÿÿÿëéè ßÿÇ ¸êÿÿÿë× ó ú‹‡€ à D ó úH‹Gp€¸˜ u&9·€ t‰·€ H:Ál H9GtHÇG 1ÀÃHƒìè@ßÿÇ ¸ðÿÿÿHƒÄÃó ú‹‡„ à D ó úH‹Gp€¸˜ u ‰·„ 1ÀÃHƒìèý ßÿÇ ¸ðÿÿÿHƒÄÃff. „ fó ú‹‡À à D ó úH‹Gp€¸˜ u ‰·À 1ÀÃHƒìè ßÿÇ ¸ðÿÿÿHƒÄÃff. „ fó ú‹Ghà „ ó úH‹Gp€¸˜ u‰wh1ÀÃHƒìè` ßÿÇ ¸ðÿÿÿHƒÄÃó úH‹G`H‰H‹GXÃó úH…ÒtH…öt*¸ÿÿÿÿH9G`w H‹Gp€¸˜ uH‰wX1ÀH‰W`à € ¸êÿÿÿÃf¸ðÿÿÿÃf. „ ó úAWI‰ÿAVA‰ÖAUA‰õATUSH‰ËHƒìH…ÉteH‹ Hƒù†° HQØHC(H…Ò~KHÙëf D HƒÀH9Át7€8 tòHc H5¤Cc 1ÿ1À裆ÿÿè~ÿÞÿÇ ¸êÿÿÿéÑ f D D‹%)¿l Aüÿÿÿ„u M…ÿ„û H‹-d¿l º8 H‹=P¿l HuH‰ðH÷âH‰Æ€1 è ãÞÿH…À„# Hí L‰ÿH‰ ¿l H)êH,Ðè9âÞÿH‰E H…À„ø D‰mD‰u H…Ût H‹HƒøwNHÇE HÇE HÇE( 1ÀH‰E0AD$‰u¾l ‰EM…ÿtuHƒ½¾l HƒÄ[]A\A]A^A_Ãf D H‹SH‰UHƒøv¬H‹SH‰U Hƒø v¦H‹SH‰U(Hƒø'†¥ H‹C ë˜ @ €=¾l u}HÇ ¾l H-¾l éDÿÿÿÆõ½l HƒÄ[]A\A]A^A_Ãf. „ Hc H5ÂAc 1ÿ1Àè…ÿÿéqþÿÿèïýÞÿÇ ¸ôÿÿÿéBÿÿÿèÚýÞÿÇ ¸ùÿÿÿé-ÿÿÿèÅýÞÿÇ ¸ðÿÿÿéÿÿÿ1Àéòþÿÿff. „ ó úAUATUSHƒì…ÿŽ? €=O½l …½ H‹-–½l H…í„ L‹-~½l 1ÀL‰êë € HƒÂ8H9è„ë ‰ÃHƒÀ9zuèH‹:ƒÃLeÿHcÛè>äÞÿH9냥 H)ÝHÝ H)ØHí HÁàH)êHÁâIt I|ÈèãÞÿ¸8 L‰% ½l I÷äH‰ÆpL‰ïèYáÞÿH…ÀthH‰å¼l 1ÀHƒÄ[]A\A]Ã9=²¼l …7ÿÿÿfïÀÆu¼l 1ÀHǬ¼l )u¼l )~¼l )‡¼l ëº D ¸8 L‰%”¼l I÷äH‰Æq‹M…äuš1Àë è[üÞÿÇ ¸þÿÿÿé€ÿÿÿèFüÞÿÇ ¸êÿÿÿékÿÿÿf D ó úATUSH…ÿtzI‰üH‰õH‰Óè%zÿÿH…Àt‹P‰U ‹@ ‰1À[]A\ÃL‰âH5$Pc ¿ 1Àèƒÿÿ1ÿèpÿÿH‰ÅH…Àt H‰Â¿ H5:Pc 1Àèã‚ÿÿH‰ïèËâÞÿè¶ûÞÿÇ ¸ýÿÿÿë¦è¤ûÞÿÇ ¸êÿÿÿë” € ó úƒÿ7w‰ÿHžæi H‹øÃf „ 1ÀÃff. „ fó úƒÿ w‰ÿHîåi H‹øÃf „ 1ÀÃff. „ fó úƒÿ w‰ÿHžäi H‹øÃf „ 1ÀÃff. „ fó úƒÿ w‰ÿHNãi H‹øÃf „ 1ÀÃff. „ fó úƒÿ tWw5Hc ¹ ƒÿtH üc ƒÿHï) HDÁ¹ H‰‰ à @ H Øc ƒÿ+HË) HDÁ¹ H‰‰ ÃHÁc ¹ ëÈfó úAWAVAUATI‰üUS‰óHì˜ dH‹%( H‰„$ˆ 1Àè>¥ H‰ÅH…À„B H= ðÿÿ‡v ƒû „ ‡¯ A½ L >c ƒûtƒûL 7) H3c A½ LDÈI‰æHƒì¹€ ATL=%c º 1À¾€ L‰÷èA ßÿL‰ôƒø‡ D‰êL‰öH‰ïèx A‰Å…À~`H‰ïèk H‹„$ˆ dH+%( … HĘ D‰è[]A\A]A^A_à @ ƒû+L š( H– c A½ LDÈé^ÿÿÿ „ 1ÿ1ÀH5íMc L‰âè=€ÿÿH‰ïè¥j E…ítˆD‰ë÷ÛèùÞÿ‰éwÿÿÿ € A½ L C c é ÿÿÿf D èÛøÞÿD‹0I‰ÇE‰õA÷ÝE…ö„°þÿÿ1ÿ1ÀH5[Mc èÖÿÿE…öŽ%ÿÿÿE‰7é ÿÿÿ D è›øÞÿA‰îA÷ÞI‰ÇD‰0ë¸ D L‰âH5FMc 1ÿ1Àè•ÿÿH‰ï»$ A½Üÿÿÿèòi éRÿÿÿèãÞÿ „ ó úATSHƒìH…ÿ„| I‰üH‰óèAvÿÿH…Àt"H¥áÿÿH9P(u_ö@tY‹@ ‰1ÀHƒÄ[A\ÃL‰âH5ðLc ¿ èÿÿ¿ è lÿÿI‰ÄH…Àt$H‰Â¿ H5 Mc 1Àèî~ÿÿL‰çèÖÞÞÿf D è»÷ÞÿÇ ¸êÿÿÿëœff. „ ó úH…ÿt#H‹€¸˜ u€¿‘ u ¸ÿÿÿÿà @ ‹GÃHƒìèk÷ÞÿÇ ¸êÿÿÿHƒÄÃff. „ ó úATSHƒìH…ÿt`‹GXL‹gH‰ûƒøt1ƒøtL‹cHƒÄL‰à[A\à D H5± c L‰çèyñÞÿ…ÀtÙëÛ H5ÐÞ L‰çèañÞÿ…ÀtÁHƒÄL‰à[A\ÃfE1äë³ff. „ ATUSHì Hƒ $ HƒìdH‹%( H‰„$ 1ÀH‰óH…öHD c HDØI‰äH‰ýè=ÿÿÿHƒì¹ L‰çPI‰ÙLœ• º ¾ 1ÀèõüÞÿL‰ä…ÀxU=ÿ GL‰çèÙÞÿH‰ÃH…ÀtJH‹½ˆ èKÝÞÿH‰ˆ 1ÀH‹”$ dH+%( u HÄ []A\à ¸Üÿÿÿë׸êÿÿÿëÐèàÞÿè8wÿÿëÄf D AWAVAUATUH‰ýSHì¸ H‰t$0dH‹%( H‰„$¨ 1ÀÇD$ H…öt4H‹Hƒø†² ¶^‰Úˆ\$ ƒò¶Ú‰\$ Hƒø †” H‹FH‰D$0‹• …Òˆ“ LcâH‹½À L‰æèƒêÞÿH‰ÆH…À„I H‰ïèO²ÿÿH‰D$H…À„N H‹½ L-Å c èn_ A‰ÄƒøŽâ A¾ L-§ c ë AƒÆE9ô„à H‹½ D‰öè”_ H‰Ã¶@ƒà fƒøuÔH‹½ ‹3èf~ L‰îH‰Çè;ïÞÿ…Àu··CHL$pHƒÃ D‰µ H‰L$(HL$@‰D$$ÇD$ H‰L$…À„® fïÀH‹½ D‹µ )D$p)„$€ )„$ ‹3)D$@)D$P)D$`èó^ H‹½ ‹0I‰ÇèÒ} I‰ÄH…À„” €8 „‹ ‹C‹SH‹L$HÐH;A‡` A¶Gƒà fƒø…€ A‹G ƒø… A‹wH‹½ 1ÒèD¹ÿÿI‰Å¶@ƒà fƒø…” ‹CA9E‡i H‰ï蛊ÿÿI‰ÇH= ðÿÿ‡¬ L‰çèäÖÞÿI‰GH…À„x ‹D$ E‰w D‰ñL‰âAÇGX H5jJc ¿ AÇG0 D‹CA‰GH1ÀM‰G èzzÿÿI‹‹L$ L‰êH‹µ L‹L$(L‹D$è9»ÿÿA‰Å…À„ H‹„$¨ dH+%( … Hĸ D‰è[]A\A]A^A_ÃfA‰Å…Àu˃D$ HƒÃ ‹D$ 9D$$…RþÿÿHƒ½ A¼ H 5Hc w%éÞ f D ƒø„' IƒÄL9¥ †¾ H‹•ø KdE‰æL,ÂI‹EH…ÀtÔHƒx tÍA‹E ƒø„— ƒøu²Æ…š H‹½À L‰æè|çÞÿI‰ÇH…À„¹ L‰þH‰ïèÕªÿÿD‰ñ¾ H‰ïH‰ÂI‹EL‹HL‹ èÇ£ÿÿ…À„hÿÿÿA‰Åééþÿÿ € H‹t$L‰ÿès‰ÿÿƒ|$d„Ø öD$A„“ ¾ ¿ è>íÞÿI‰GpI‰ÅH…À„Ë èÙ‡ÿÿI‹WpA‰ED‹jE…툆þÿÿD‰r L‰çH‰T$8ècßÞÿHxèÊîÞÿH‹T$8H‰ÇH‰BH…À„‚ ¾ M‰àH Nc 1ÀHÇÂÿÿÿÿè¸÷ÞÿI‹pH‹t$(èʈÿÿH‹½ H…ÿ„ ‹… A9G „AþÿÿAƒ0„6þÿÿA‹GX…À„ö I‹wèŠm A‰Å…ÀˆáýÿÿAÇGL A‰GPéþÿÿf D HÇD$0 égûÿÿf. „ H‹½À L‰æèñåÞÿI‰ÇH…À„V L‰þH‰ïèJ©ÿÿD‰ñ¾ H‰ïH‰ÂI‹EL‹HL‹ è<¢ÿÿépþÿÿ € H‹½À L‰æè¡åÞÿI‰ÇH…À„. L‰þH‰ïèú¨ÿÿE1ÀD‰ñ¾ H‰ÂI‹EH‰ïL‹Hèì¡ÿÿé þÿÿ € L‰êH5†Gc 1ÿ1ÀèMwÿÿA½þÿÿÿéôüÿÿfH‹t$0L‰ÿèCùÿÿA‰Å…À„þÿÿI‹WH5 Gc 1ÿ1ÀèwÿÿéÁüÿÿ € ‹… …À~uH‹•ˆ pÿ1ÉHÁæHB@HÆë D HƒÀ@ƒ:HDÊH‰ÂH9ðuíH…Ét?D‹I,DI4E1À¾ ‹ McÉHÖc H‰ïè ¡ÿÿA‰Å…À…Güÿÿ‹Epƒè‰…” ‹• H‹Ø ƒúÿt E1ÀH5ºc H‰ïè‰ÿÿA‰Å…À… üÿÿ‹• ƒúÿtDH‹„$¨ dH+%( … H‹à H‰ïHĸ A¸ [H5vc ]A\A]A^A_黈ÿÿE1íéµûÿÿ H c …ÀtƒøH ~« H<c HDÈL‰âH5îDc 1ÿ1ÀA½¡ÿÿÿèÇuÿÿétûÿÿ‹T$ H5Rc 1ÿ1ÀA½êÿÿÿè¨uÿÿéUûÿÿ·øH5Dc A½êÿÿÿèTÿÿL‰â1ÿH‰Á1Àèuÿÿé,ûÿÿL‰âH5èDc 1ÿ1ÀèguÿÿA½êÿÿÿéûÿÿA¶H5˜Dc A½êÿÿÿƒç èÂSÿÿL‰â1ÿH‰Á1Àè3uÿÿéàúÿÿ¿ÿÿÿÿL è=ëÞÿ1ÿL‰éL‰âI‰ÀH5SCc 1Àèuÿÿ1öH‰ïèÚªÿÿL‰éHbc 1ÿ1ÀH5eCc A½êÿÿÿèÚtÿÿé‡úÿÿL‰âH5ƒCc 1ÿ1ÀèÂtÿÿA½êÿÿÿéiúÿÿ¿ÿÿÿÿèÍêÞÿL‰âH‰Þ1ÿI‰ÀH 1Àè”tÿÿé ûÿÿ¿ÿÿÿÿè¥êÞÿL‰âH‰Þ1ÿI‰ÀH 1Àèltÿÿé‚üÿÿ¿ÿÿÿÿè}êÞÿL‰âH‰Þ1ÿI‰ÀH 1ÀèDtÿÿéªüÿÿL‰âH5ÕCc 1ÿA½ôÿÿÿè(tÿÿéÕùÿÿA½ôÿÿÿéÊùÿÿè£×ÞÿL é ÿÿÿ € ó úAUATUHì dH‹%( H‰„$ˆ 1ÀH…ÿ„ L‹§ˆ I‰ýH‰õM…ä„ö H…ötL‰æH‰ïèþæÞÿ…À…o A€½ …8 L‰çè “ÿÿA‰Ä…Àt1ˆ£ H‹„$ˆ dH+%( …ì HÄ D‰à]A\A]à @ I‹½ˆ è\”ÿÿA‰Ä…Àu¼I‹µˆ A‹}èe A‰Ä…À„š èìÞÿH‰æº€ ‹(‰ïA‰ìè!¸ A÷Ü1ÿH55Dc H‰Â1ÀèûrÿÿE…ä‰oÿÿÿèÍëÞÿ‰(écÿÿÿf D è»ëÞÿD‰â÷Ú‰éLÿÿÿ € H…ö„ €¿ …² H‰÷èÊÎÞÿI‰…ˆ I‰ÄH…À…ÿþÿÿéhÿÿÿfAÆ… I‹•ˆ H5P c 1À¿ ènrÿÿéæþÿÿf „ L‰ïèèóÿÿL‰á¿ E1äH‰ÂH5ÛBc 1Àè<rÿÿé´þÿÿL‰ïè¿óÿÿL‰áI‰è1ÿH‰ÂH5uBc 1ÀA¼êÿÿÿèrÿÿèëêÞÿÇ é}þÿÿè‹óÿÿH5üBc 1ÿA¼ïÿÿÿH‰Â1Àèâqÿÿè½êÞÿÇ éOþÿÿH5„ÿb 1ÿA¼êÿÿÿè¾qÿÿè™êÞÿÇ é+þÿÿè9óÿÿH5zBc 1ÿA¼êÿÿÿH‰Â1ÀèqÿÿèkêÞÿÇ éýýÿÿè ÕÞÿff. „ ó úAUATUH…ÿ„ L‹¯ˆ H‰ýI‰ôM…ít|H…ötL‰îL‰çèŒäÞÿ…À…¥ L‰ïè<’ÿÿA‰Ä…Àt-xD‰à]A\A]Ãf. „ èëéÞÿD‰â÷Ú‰D‰à]A\A]à L‰ïè°ÒÞÿA‰Ä…Àt)èÄéÞÿ]D‹ A÷ÜD‰àA\A]à D H…ö„• I‰õëŽfÆ… H‰ïèAòÿÿL‰é¿ H5Bc H‰Â1Àè˜pÿÿD‰à]A\A]ÃH‰ïèòÿÿM‰àL‰é1ÿH‰ÂH5Í@c 1ÀA¼êÿÿÿèhpÿÿèCéÞÿÇ é5ÿÿÿH5 þb 1ÿ1ÀA¼êÿÿÿèBpÿÿè éÞÿÇ éÿÿÿè½ñÿÿH5vAc 1ÿA¼êÿÿÿH‰Â1ÀèpÿÿèïèÞÿÇ éáþÿÿ @ ó ú‹G0à „ ó úH‹€¸˜ t Hƒìè·èÞÿÇ ¸ðÿÿÿHƒÄà € €¿‘ u׉w01ÀÃó ú‹G@à „ ó úH‹€¸˜ t HƒìègèÞÿÇ ¸ðÿÿÿHƒÄà € €¿‘ u׉w@1ÀÃó úH‹‡˜ à @ ó úH‹€¸˜ t HƒìèèÞÿÇ ¸ðÿÿÿHƒÄà € €¿‘ u×H‰·˜ 1ÀÃff. „ fó ú‹GDà „ ó úH‹€¸˜ t Hƒìè·çÞÿÇ ¸ðÿÿÿHƒÄà € €¿‘ u׉wD1ÀÃó ú‹G4à „ ó úH‹€¸˜ t HƒìègçÞÿÇ ¸ðÿÿÿHƒÄà € €¿‘ u׉w41ÀÃó ú‹G8à „ ó úAWAVAUATUSHƒìH‹€¸˜ …^ €¿‘ H‰ý…N Hƒ` A‰ô„¸ ‹_8D‹o<¿ è¿ØÞÿ1Ò¿ ƒÃH‰ÁƒãøI¯ÝHDÿ‹]<H÷ñH¯ÁI‰Åè”ØÞÿ1ÒH‰ÁAD$ƒàøH¯ÃHDÿH÷ñH¯ÁHƒ}` H‰Ã„“ L9ètPE1ÉA¸ÿÿÿÿ¹! 1ÿº H‰Æè÷ÜÞÿI‰ÆHƒøÿ„r L9ëH‰ÚH‹u`H‰ÇIGÕè”ÊÞÿH‹}`L‰îè8ÙÞÿL‰u`H‹E H…À„ï L‹¨ M…í„ß ‹uPL‰ïèlP ‹P‰ÑÁéƒá fƒù…Û âÿÿ „© ‰ÒL‰ïL<RIÁçJ 8‹3è3P 1ÒL‰ï‹pè&«ÿÿI‰Æ¶@ƒà fƒø…J A‹v L‰ïèÖ] H‰ÆA‰Á…ÀŽþ D‰à1Ò+C÷ö‰Á…Ò…ê A‹V A‹vL‰ïèTx A‰Æ…ÀxU‹uPL‰ïèÂO L‰ïIÇH‰ÃA‹7è±O D‰âA+WD‰cA‰WD‰pf D D‰e8E1íHƒÄD‰è[]A\A]A^A_à € ƒøþtÛH‰ïè»íÿÿD‰ñH51?c 1ÿH‰Â1ÀèlÿÿHÇEL ë³ èãäÞÿ‹ A‰ÅA÷Ý…À„ŸþÿÿH‰ïè{íÿÿD‰éH5=c 1ÿH‰Â1ÀèÕkÿÿë‚ è«äÞÿA½ðÿÿÿÇ éiÿÿÿH‰ïD‰L$ A¾êÿÿÿè7íÿÿ‹L$ E‰à1ÿH‰ÂH5D>c 1ÀèkÿÿéUÿÿÿH‰ïA¾êÿÿÿè íÿÿH5ã=c 1ÿH‰Â1Àègkÿÿé/ÿÿÿH‰ïA¾êÿÿÿèäìÿÿH5u=c 1ÿH‰Â1ÀèAkÿÿé ÿÿÿH‰ïA¾êÿÿÿè¾ìÿÿH5=c 1ÿH‰Â1ÀèkÿÿéãþÿÿA½êÿÿÿéÿÿÿff. „ ó ú1ÀH…ÿt‹GLÃó ú1ÀH…ÿt‹GPÃó úHƒìH‹€¸˜ uT€¿‘ uKL‹G`M…Àt*ƒXt$D‹O8I9ÑuL‰ÊL‰ÇèÐÇÞÿ1ÀHƒÄÃf „ èkãÞÿÇ ¸êÿÿÿëàf D èSãÞÿÇ ¸ðÿÿÿëÈf D ó úH‹G`H…Àt‹W8H‰Ãff. „ ó ú‹GX…À•Àà ó ú‹G(à „ ó úH‹€¸˜ t HƒìèçâÞÿÇ ¸ðÿÿÿHƒÄà € €¿‘ u׉w(1ÀÃó úSHƒì‹G0ƒè ƒøv,H5-=c 1ÿ1Àè¼iÿÿè—âÞÿÇ HƒÄ¸êÿÿÿ[Ãf D ƒ,ÿH‰ûu2H‹pH…ÿt ‰t$ èubÿÿH‹{pèlÉÞÿHÇCp ‹t$ ‰s,HƒÄ1À[ÃH5î<c ë—ff. „ ó úHƒìH…öuH…ÿ„ H‹GhHƒÄÃH…ÿtrH‹WhH…ÒtiH‹OpH‰HÁàHÐH9Æs>H9Ör9H¿ÍÌÌÌÌÌÌÌH)ÖH‰ðHÁøH¯ÇHƒÀxKH9ÁvFH„2 HƒÄÃf „ Hièb H5ê c 1ÿ1Àè¹hÿÿè”áÞÿÇ 1ÀHƒÄà € 1ÀHƒÄÃf „ SH‹‡( H‰ûH…Àt ‹pT…ö…Õ ‹“ …Ò~;H‹ƒˆ ƒêHÁâHT@ëf D HƒÀ@H9Âtƒ8uò‹H8…Étë¸ [à @ 1öf D H‰ßèàØÿÿH‰ÆH…Àt8€x| tê‹€€ PåƒâýtɃøu׋†˜ …ÀtºH‰ßèØÿÿH‰ÆH…ÀuÍ D H‰ß1öè†þÿÿH‰ÇH…ÀuëD @ º H‰Þèë‰ÿÿH‰ÇH…Àt+ƒ0uåémÿÿÿ „ Hƒ¿8 … ÿÿÿéRÿÿÿ D 1À[à @ ó úAWAVAUATUSHì Hƒ $ Hƒì(dH‹%( H‰„$ 1ÀH…ÿ„Z H‰ó1öH‰ýèéýÿÿI‰ÇH…À„Í E1äLl$H…ÛMEåL5 ë= D Iƒ¿ˆ tL‰æL‰ÿè‹õÿÿA‰À…À…À L‰ÿº H‰îè‰ÿÿI‰ÇH…ÀtxH…ÛtÃL‰ÿè[èÿÿHƒìI‰ÙM‰ðP¹ º ¾ L‰ï1ÀèæÞÿZY…Àˆ¤ =ÿ ¶T$„Òt‡L‰èf. „ €ú.uÆ _¶PHƒÀ„Òuìéaÿÿÿ € E1ÀH‹„$ dH+%( utHÄ( D‰À[]A\A]A^A_à D yщD$ èßÞÿD‹D$ D‰Â÷ډ뺻$ A¸ÜÿÿÿD‰D$ èâÞÞÿD‹D$ ‰ëœ» A¸êÿÿÿëàèÇÞÞÿA¸þÿÿÿÇ éyÿÿÿèaÉÞÿó úAUI‰õATUH‰ýè¬×ÿÿ…ÀtA‰Äx'D‰à]A\A]Ãf. „ L‰îH‰ïèþÿÿA‰Ä…ÀtÛyÙègÞÞÿD‰â÷Ú‰D‰à]A\A]à € ó úAWAVAUATUSHì Hƒ $ HƒìdH‹%( H‰„$ 1ÀH…ÿ„| €¿˜ H‰û„\ I‰ô1öèÌûÿÿH‰ÅH…À„ E1íI‰æM…äMEîë=Hƒ½ˆ tL‰îH‰ïèëðÿÿA‰Ç…À… H‰ïº H‰Þè ‡ÿÿH‰ÅH…À„´ €½’ tÛM…ät¶H‰ïè>æÿÿHƒìM‰áL‰÷P¹ º ¾ L“| 1ÀèöãÞÿZY…Àˆª =ÿ .¶$L‰ð„Ò„pÿÿÿf D €ú.uÆ _¶PHƒÀ„ÒuìéQÿÿÿA¿ÜÿÿÿH‰ïºÿÿÿÿH‰Þè`†ÿÿH‰ÅH…ÀtCHƒ½ˆ tÞ1öH‰ïè¤òÿÿëÒfE1ÿH‹„$ dH+%( uSHÄ D‰ø[]A\A]A^A_ÃE…ÿyÓè»ÜÞÿD‰ú÷Ú‰ëÅA¿êÿÿÿëŠH5£0c 1ÿ1Àèºcÿÿè•ÜÞÿA¿þÿÿÿÇ ëšè2ÇÞÿfó úAUI‰õATUH‰ýè þÿÿ…ÀtA‰Äx5D‰à]A\A]Ãf. „ L‰îH‰ïèU×ÿÿA‰Ä…ÀtÛL‰îH‰ïèÓûÿÿE…äyËè)ÜÞÿD‰â÷Ú‰D‰à]A\A]Ãf „ ó úI‰øH‰÷H…öu1M…Àt,I‹@pE1ÉH…ÀtI‹PhH€HÁàLŒ`ÿÿÿL‰Èà „ ºÿÿÿÿL‰Æé…ÿÿ ó úAWL=Sðb AVL5à AUI‰ýATUSH‰ó1öHƒìècùÿÿH‰ÅH…Àt9€;.L‹etR‹EXƒøtjƒøt}H‹}H‰ÞèÙÕÞÿ…Àt H‰îL‰ïè*ùÿÿH‰ÅH…ÀuÇèMÛÞÿ1íÇ HƒÄH‰è[]A\A]A^A_à M…ätÆH‰ÞL‰çèÕÞÿ…Àt×ëµf. „ L‰öL‰çèuÕÞÿ…ÀtŒëÔ € L‰þL‰çè]ÕÞÿ…À„pÿÿÿë¸ AWI‰ÿAVAUM‰ÅATUH‰ÍSH‰óHì¨ H‰T$M…ÀtjI‹Hƒù†Œ HQ´I@LH…Ò~?Iëf „ HƒÀH9Ðt'€8 tòHïb H5Œ c 1ÿ1Àè‹aÿÿIÇÆêÿÿÿë}fHƒùv I‹EH…ÀHEèH…Û„ H‰êH5 5c 1ÀI‰ï¿ èMaÿÿM…ítXI‹E Hƒø?vNI‹M8H‰L$HƒøGvHÇD$ M‹e@HƒøK‡‰ L‰àIÇÆêÿÿÿHÁè „‚ HĨ L‰ð[]A\A]A^A_ÃHÇD$ ÇD$ E1äL‰ÿètÇÞÿ¿ H°¡ H‰D$ èþÔÞÿH‹T$ H…ÀI‰Æ„–1 H¸ HƒÂL‰þH‰|$0èŽÞÿ1ÀH…í„r f. „ ¶T „ÒtAˆHƒÀHƒøuéAÆ H‹D$Adž¨ ÿÿÿÿI‰ž° I‰†¸ Adž ÿÿÿÿIdž ÿÿÿÿAdž” ÿÿÿÿèÀÈ AƆ˜ A‰FPIþ ðÿÿ‡ÿÿÿH‹D$M‰¦p I‰†h ‹D$A‰†x M…í„" I‹E Hƒø7† I‹m0H…í„3 H‰ïHÇÃÜÿÿÿèVÆÞÿH=ÿ † L‰÷I‰Þè¯\ÿÿé•þÿÿf. „ A‹EH‰D$éjþÿÿM…ä„žþÿÿHƒ|$ „iþÿÿéþÿÿf „ L‰úH5F3c ¿ 1ÀèJ_ÿÿéøýÿÿ D H+íb H5Òc 1ÿ1Àè)_ÿÿIÇÆêÿÿÿéþÿÿ D L‰ÿè€ÈÞÿ1Òf D ¶ „ÉtAˆ HƒÂHƒúuêAÆ ¾. L‰÷èÀÈÞÿH…À„sþÿÿÆ ékþÿÿ € Hƒø/‡, L‰÷è†iÿÿHcØ…À…ÿÿÿI‹†È €x…$! M‹¾À I¶ L‰ÿè4ÇÞÿ‰D$…À…Ü) I‹¾ ¾ è§ÒÞÿI‰†ø H…À„ç 1í D H‰îL‰ÿè•ÃÞÿH‰ÅH…À„ H‰ïè±ÎÞÿH‰ÃH…À„Ç ƒxuÏIƒ¾Ð …Û H‰îL‰÷èæ“ÿÿI‰ÄH…ÀtAH‰ïè†ÈÞÿM‰¦Ð ‰D$A‰† ‹C(I‰†ð ëˆ „ H5¡9c 1ÿ1ÀM‰þè½]ÿÿL‰÷HÇÃ_ðÿÿè¾ZÿÿI‰Þé¡üÿÿH‰ïè¾¹ÞÿI‰†8 H…Àt"I‹}(H…ÿ„Çþÿÿè ¹ÞÿI‰†€ H…À…²þÿÿHÇÃôÿÿÿéºýÿÿL‰õM‰î¿ÿÿÿÿètÓÞÿH‰ïH‰ÃèÙÇÞÿH‹L$0I‰Ø1ÿH‰ÂH5 c 1Àè.]ÿÿélÿÿÿIƒ¾Ð „Î/ HÇD$ HÇD$( L‰l$8M‰õI‰Æf D L‰öL‰ÿè=ÂÞÿI‰ÆH…À„Ì L‰÷èiÇÞÿL‰÷H‰D$‰D$I‹…ø H‰D$è<ÍÞÿH‰ÃH…À„LÿÿÿD‹ I‹µè I‹½À L‰âèÇÏÞÿH‰ÅH…À„ ‹Cƒøt‹=Lÿot„ƒø„3 º H5nêb H‰ïè/¾Þÿ…À„_ÿÿÿº H5Zêb H‰ïè¾Þÿ…ÀuNLeº H56êb L‰çè÷½Þÿ…À„'ÿÿÿH54èb L‰çè`ÏÞÿ…À„ÿÿÿH5"èb L‰çèIÏÞÿ…À„ùþÿÿL‰öL‰ïèÆ‘ÿÿI‰ÄH…À„þ L‹@‹CH‰é¿ D‹K(H5à0c P1Àÿs‹T$è±[ÿÿH5¾éb H‰ïèòÎÞÿY^…À„ˆ H5“üb H‰ïèÙÎÞÿ…À„ H5dZ H‰ïèÂÎÞÿ…À„•" H5Õéb H‰ïè«ÎÞÿ…À…Å ‹D$A‰… éKþÿÿ Hƒ{ …ÂþÿÿH5Ôð H‰ïèvÎÞÿ…À…«þÿÿé!þÿÿf „ M‹$I‹t$M…À„*+ MMHƒþÿtF¸@ HƒÆL‰ÊL‰ÏH9ÆHGð1ÀHƒîuë# @ HƒÀˆ HWH9Æ„¹ A¶ H‰×„ÉuáÆ H‹T$0L‰É¿ 1ÀH5´èb è“Zÿÿé–ýÿÿH5£æb H‰ïèÏÍÞÿ…ÀuPƒ{…• L‰d$ éoýÿÿIƒ|$I‹$…) H…À„û( ‹H‹T$0H5ø/c 1À¿ A‰MPè0Zÿÿé3ýÿÿH5Eæb H‰ïèlÍÞÿ…ÀuXƒ{…2 L‰d$(é ýÿÿI<1éJÿÿÿ¿ÿÿÿÿL‰d$M‰îHÇÃ_ðÿÿèÐÞÿH‹L$0H‹T$1ÿI‰ÀH5 c 1ÀèÅYÿÿéúÿÿ‹Cƒø„¼üÿÿHcL$HIH‰L$HH‹L$H ÑH‰L$ƒø„‡ ƒø „< ƒø…( H5îçb H‰ïè¾ÌÞÿ…Àt º H5Ûçb H‰ïè&»Þÿ…À…ù H‹D$Ç H‰XL‰`é>üÿÿH‹T$0H5Ò-c 1ÿ1ÀHÇÃ_ðÿÿèYÿÿékùÿÿM‰îL‹l$8I‹–ð H…Ò„X) HcD$H9‡J) I‹v`H…ö…ï H‹T$(H‹t$ L‰÷è°‹ÿÿ‰D$ …À…o Iƒ¾Ð „ Mc¦ I‹¾À L‰æè ÆÞÿH‰ÅH…À„ H‰îL‰÷èéfÿÿH‰D$H…À„¾úÿÿH‹\$H‹K8Hƒù…«úÿÿM‹¾ M…ÿ„* H5ˆäb º L‰ÿè¤O ‰Æ…Àˆ L‰ÿè²; fƒx H‰ÅHX „L E1äë ·EAƒÄHƒÃ A9Ä}‹3L‰ÿè}; ¶@ƒà fƒø uØ·ED9à„ L‰ÿèûBÿÿº H5Ræb L‰ÿ‰Áèn ‰D$H…Àˆ) H‹D$H‹H8H‹D$1Ò¿ H5¥0c H‹@ H÷ñH‰Ã‰Â1ÀèŠWÿÿ…ÛŽ£# CÿL‰l$(1ÛH‰D$HÇD$@ HÇD$P I‹ŽÐ ‰\$H¸«ªªªªªªªH÷aHÁêH9Ú†~ùÿÿH‹H[H,ÂH…í„jùÿÿfƒ} ¶Uu‰ÐÀè¶Àƒèƒø†„ HCH9\$„A H‰Ãë“AƒÄD9d$8…: L‹l$(¹þÿÿÿA‰OH‹T$1ÿ1ÀH50c èÂVÿÿIc_…Û… ÷ÿÿI‹¾ H…ÿt]èÅ9 A¼ ‰ÅƒøëIf D AƒÄD9åt:I‹¾ D‰æè¸9 H‰Â¶@ƒà fƒøuØI‹¶ L‰÷èéŒÿÿ…ÀtÅHcØé£öÿÿL‰îL‰÷è2Ùÿÿ…Àué1öL‰÷L%¢1c èíÆÿÿH‰ÅH…ÀuDëm ‹P‰•€ ‹P ‰•„ H‹P H…ÒtH‹pH‰ïÿÒ…Àˆ H‰îL‰÷è©ÆÿÿH‰ÅH…Àt+L‹mL‰ïèÅLÿÿH‰EH…Àu¬H‹U L‰éL‰æ¿ è¸UÿÿëÂI‹Ž 1íH…É„8 H‰l$ € H‹D$I‹–ø H@Hƒ8…û H‹XH‹@ƒ{ H‰D$‹C,…¼ A;† „Ì A;† „¿ A;† „š ‰ÆH‰t$8H9ñ†ˆ I‹¾À è ÃÞÿI‰ÄH…À„ L‰æL‰÷èçŠÿÿH‰D$@H…À„<÷ÿÿD‹;I‹¶è I‹¾À L‰úèÈÞÿH‰D$(H…À„˜ L‰æL‰÷è7†ÿÿH‰D$hH…À„ H‹T$(H‹L$8I‰ÀH5m5c 1À¿ è™TÿÿH‹C 1ÒH÷s8…ÀŽú ƒèE1ÿH‰D$HH‹\$D‰|$H‹CH‰D$ HÁèI9ǃ¤ L‰ýHÁåH+„” I‹¶Ð ‹M H¸«ªªªªªªªH÷fHÁêH9ÑƒÝ H‹HIL,ÂM…í„É A·]I;ž ƒþ L‹e AöÄ…U H‹D$@L;`ƒF A¶EA‹U IÁìI‹¾À ƒà<u…Ò„Ó I‹¶ð ‰ÓH‰ÚèàÆÞÿI‰ÁH…À„( ‹L$H‹T$(1ÀE‰àH55c ¿ L‰L$ è€SÿÿH‹t$8D‰âL‰÷è€3ÿÿL‹L$ H…ÀH‰Ã„‘ H‹xH‹@Pº L‰L$pHcöH‰ðH÷âH‰ÆÀ¶ÀH‰D$XH…À…»õÿÿ膰ÞÿH…À„õÿÿHcKPD‰ç+{ H‰CHL‹cpE·]‰|$ H‰ÊH IL‹L$LÈH‹C8‰ùE‰ØHÈI‹L$p¶0H‰D$PH‰L$`D‰Ù@€þ…t @€þ…û A¶}‰øÀèf…É„u @€þ…„Ý$ Asÿþþþ ‡:& E9œ$ „ I‹¼$À ·éE;œ$ „“ I‹”$ø HDm H‹ ƒèƒø‡… H ÖÑb H‰îL‰L$x‹D‰\$pL‰T$‰D$Pè(ÀÞÿL‹T$D‹\$pH…ÀL‹L$xH‰Æ„Ò L‰çL‰Œ$€ D‰\$xL‰T$pècƒÿÿL‹T$pD‹\$xH‰D$‹D$PL‹Œ$€ …À„e I‹¼$ø HDm HÇ‹ ƒèƒø†æ H‹H‹L$1ÿ1ÀH5Þ6c HÇÃ[ðÿÿè’QÿÿéãñÿÿI‹Ž f D HƒD$H‹D$H9Á‡Ôûÿÿ1ÛIƒ~` H-þ?ÿÿt7 @ H›H€I‹FXHÐHcpP…ötH‹xHH‰éº èÀÞÿHƒÃI;^`rÍI‹¾À H…ÿ„ðÿÿèÀÎÞÿI‹¾ø IdžÀ IdžРIÇ†Ø Idžà èÈ°ÞÿA‹¾¨ Idžø Idž …ÿxèB²ÞÿAdž¨ ÿÿÿÿIdž° Idž¸ é‡ïÿÿ @ H‹C 1ÒI‹¾ H÷s8…ÀŽïþÿÿƒèH‰\$@M‰÷E1äH‰D$PI‰þH‹\$D‰âH‹CH‰D$HÁèL9à†kòÿÿL‰åHÁåH+„[òÿÿI‹Ð D‹E H¸«ªªªªªªªH÷aHÁêI9Ѓ% H‹K@L ÂM…Û„ E‹+I‹·ð L‰\$I‹¿À L‰êèÃÞÿL‹\$H…ÀI‰Á„å H‹D$@I‹WpH‹} ‹H,H…Ò„ñ M‹oh1ÀëHƒÀIÅ H9Ð„Ô Aƒ}0uåA;M ußI‹u H9÷rÖI‰úE‹E8I)òM9ÂsÇE·S‰øM‹C)ðI‹]h‹M ‰D$(I‹UfD‰T$8A‹AQE‰ÑL‰\$(P1ÀVH5½5c W¿ D‰T$8è OÿÿHƒÄ L‹\$ |$ÿþ ‡4 I‹C¨…Ô ‹s HÁèL‰÷H‰D$ èf2 ‹L$(‹pLH <Í ‰òâÿÿ „f ƒêÁî HRLDL‰ÊëfHƒÂ L9„C ‹B‰Ááÿÿÿ …öEÁ9ÇußH‰Õ‹2L‰÷H‰T$(H¸«ªªªªªªªL)ÍHÁýH¯èèØP H‹T$(L‰÷H‰D$H‹r1Òè‘Œÿÿ¶Pƒâ fƒú…° ‹p1ÒL‰÷èsŒÿÿ¶@ƒà fƒø …’ ‹T$ ·t$8L‰ÿè!.ÿÿH…À„¸ ƒ¸€ …û ‹” ‹K …Ò…º ‰ˆ” ‰¨„ H‹‰íH‰êID$L9d$P„ë I‰Äédýÿÿ D H‰úH5þ3c 1ÿ1ÀM‰þè¢MÿÿHÇÃêÿÿÿéìíÿÿf D I‹UH‹L$H1ÿ1ÀH5d*c M‰þHÇÃêÿÿÿèmMÿÿé¾íÿÿ „ I‹U‹L$(1ÿ1ÀH5]3c M‰þHÇÃêÿÿÿè>Mÿÿéíÿÿf „ ‹°„ 9Êu9õ„@ÿÿÿHƒìL‹@M‹U1ÿÿt$PH‹1ÀA¹ VH5Á*c M‰þHÇÃêÿÿÿRL‰ÒèæLÿÿHƒÄ é3íÿÿ¿ÿÿÿÿèóÂÞÿH‹L$0L‰ê1ÿI‰ÀH5c 1Àè¸LÿÿL‹\$L ÖØb éåüÿÿ € A‹¶ …ö„ïþÿÿI‹¾ H…ÿ„ßþÿÿèü/ I‰ÇH…À„ÎþÿÿH‹C 1ÒH÷s8…ÀŽÑúÿÿHÇD$8 ƒèL‰óH‰D$XHÇD$@ HÇD$( H‹|$H‹L$(H‹G‰L$ H‰D$HÁèH9Ȇ7 I‰ÎIÁæL7„' H‹³Ð A‹N H¸«ªªªªªªªH÷fHÁêH9ÑƒÏ H‹HIH,ÂH…í„» D‹m H‹³ð H‹»À L‰êèà¾ÞÿH‰D$H…À„~ ‹E L‹E¿ H5?*c A‹N M‹ÿt$P1À‹T$0èxKÿÿH‹{pAXAYH…ÿtTD‹‹ L‹kh1Àf D E9M u+A‹UHI‹HTRM$—A‹t$H‰òH9ÎwHƒÁAT$H9Ñv?HƒÀIÅ H9Çu¿M‰õH‹L$‹T$ 1ÿM‹E H5þ)c 1ÀI‰ÞHÇÃêÿÿÿèíJÿÿé>ëÿÿA‹E0Pôƒú†E ƒø…ÿ H‹t$H‰ßè2¼ÿÿH‰D$8H…À„| H‹L$8·EH‹QH9Â…H H‹A H‰D$HHÁàH;E…1 Hcƒ ÆD$H H-ªg H9„ H‹» A‹4$èÛ- H‹» 1Ò‹p芈ÿÿH‰Â‹@f…À„k ·ÀH‹» H‰T$PH@‹4‚èL H5˜õ H‰Çèa½Þÿ…À…9 H‹T$PA‹|$‹r·ÆƒèHD@‹D‚‰Ââÿÿÿ …öH‰þHÂÁè‰ÂI‹I‰ÀI)ø‰×I9ø‚ô A‰ÀA)ðA)ÐAöÀ…á I‹}xAÁèE;…€ ƒâ H‹T$8€|$H D‰ÀI‰éHET$@HƒìH5*c H‰ÇI‹M¿ 1Àÿt$ ‹T$0è_IÿÿH‹L$8^_HAH;L$X„ð H‰D$(éýÿÿ € ¶Àƒèƒø†p M‰ÏI‰ÛM‰â@€þ……q H‹D$P¶@ƒàð<„Ñ I‹H5ø+c 1ÿ1ÀHÇÃ[ðÿÿèèHÿÿé9éÿÿ L‰ÂH5æ$c 1ÿ1ÀèÍHÿÿM‰þHÇÃ_ðÿÿééÿÿf D ‹L$H‹T$(1ÿ1ÀH5¬)c HÇÃ_ðÿÿè˜Hÿÿééèÿÿ·UA9Ñ…™ ƒø u Aƒ}4… H‹t$H‰ßè‰åÿÿH‰D$@H…À„ý ÆD$HH-aT éßýÿÿD‹D$H‹T$(1ÿ1ÀH5m)c HÇÃ_ðÿÿè)Hÿÿézèÿÿ¿ÿÿÿÿè:¾ÞÿH‹L$0L‰ê1ÿI‰ÀH5Vc 1ÀèÿGÿÿH"Ôb H‰D$éLüÿÿH‰ÞèæµÞÿI‰ÁH…À„H L‰ÎL‰÷è?yÿÿI‰ÁH…ÀH±Õb LDÈéôÿÿƒç…‡þÿÿ‹M A‹”$ A‰È…ÒŽ• I‹„$ˆ 1íëf D ƒÅHƒÀ@9êtxD;@uïL‰T$HƒìL‹@A‰ÉD‹d$(H‹1À‰éH5¤.c ¿ ATèHGÿÿXZH‹D$PL‹T$‹SP€8…E‰b”ÀA‰j¶ÀƒÀA‰ƒÂ‰SPIGL;|$H„€õÿÿI‰Çé‰òÿÿI‰ÛM‰ÏH5 .c 1ÿI‹L‰ù1ÀHÇÃ[ðÿÿèâFÿÿé3çÿÿ‹T$ H5"%c 1ÿ1ÀI‰ÞHÇÃ_ðÿÿè¿FÿÿéçÿÿApD‰D$PI‰öHÁæè¤ÞÿH…À„N Icµ€ D‰òI‰Ex)òH<ð1öÁâHcÒè «ÞÿE‰µ€ I‹}xD‹D$PéÊüÿÿ¶Àƒç…Àuƒÿtƒø…Éóÿÿƒÿ…ÀóÿÿH‹D$PM‹E‹@AöÀ… ¨… ‹D$ AÇ E‰B A‰Béíþÿÿ‹T$ H5„$c 1ÿ1ÀI‰ÞHÇÃ_ðÿÿèñEÿÿéBæÿÿHcØH‹U H5†!c 1ÿ‰Ù1ÀèÓEÿÿé$æÿÿL‹D$h‹L$E‰á1ÀH‹T$(H5ì'c ¿ èªEÿÿé‰þÿÿº“ H5'Ôb 1ÿ1ÀèEÿÿHÇÃ\ðÿÿéÚåÿÿƒâ…sîÿÿD‹e I‹¶ð I‹¾À L‰â葸ÞÿH‰D$H…À„! H‹D$€8 „=îÿÿA‹† I‹¾ˆ ƒÀH˜H‰ÆHÁæHÁè:…±çÿÿè|¢ÞÿH…À„£çÿÿIc– fïÀI‰†ˆ HÁâL<AAGAG AG0M‹® Aƒ† M…í„r L‰ïèæ' ‰D$8ƒøŽÔíÿÿH‰\$XA¼ L‰ëD‰æH‰ßè ( I‰Å¶@ƒà fƒø …˜íÿÿA‹u H‰ßèðF H‹t$H‰Çè÷Þÿ…À…wíÿÿA‹uH‹\$X‰ðÁèƒà fƒø„à fƒø u fƒþ…Û E‰gI‹¾ D‰æè' I‹¾ ‹0H‰D$8èŠF I‰GI‰Ä‹D$L‰çA‰G¶EÀè<A”G!èÕ¨ÿÿIÇG L‰çH‰Å肪ÞÿH9ÅtH‰îL‰çè‚¡ÞÿI‰GH…À„UæÿÿI‹® E‹gH…í„k H‰ïèÉ& ƒøŽú H‰\$A½ D‰ãA‰Äë D AƒÅE9ì„Õ D‰îH‰ïèð& ‹p‰òÁêƒâ fƒúu×HP æÿÿ t˃îH4vHD°ë D HƒÂ H9Ât¯9uóE‰o I‹¾ D‰îH‹\$è›& I‹¾ ‹0H‰ÅèzE H51Ïb H‰ÇI‰ÄèH¶Þÿ…À…à H‹D$8¶@ƒà fƒø „â H‹D$8AÇ I‹¾ ‹pèÏ3 A‰G,‰Á…ÀŽº H‹D$8I‹¾ ‹pè½5 A‰G0‰Á…ÀŽw H‹D$8I‹¾ IW8‹pè'ÿÿA‰G(…À„8 H‰l$PéYëÿÿHƒ{`† H‹L$‹T$ 1ÿ1ÀH5Š"c I‰ÞHÇÃ[ðÿÿè3Bÿÿé„âÿÿÇD$H éqêÿÿÇD$H H‹K8é`êÿÿH5@Îb L‰çèQµÞÿ…À…C H‹D$8AÇ IW8I‹¾ ‹pè€ÿÿH‰l$@éÈêÿÿI‰Þé&ôÿÿH‰îL‰L$pD‰\$PL‰T$豯ÞÿL‹T$D‹\$PH…ÀL‹L$pH‰Æ„S L‰çL‰L$xD‰\$pL‰T$PèïrÿÿL‹T$PD‹\$pH‰D$L‹L$xE9œ$ …Ù Hƒ|$` I‹M„ I‹D$hH‹T$XH‹|$`ëHƒÂH H9ׄk D‹XXE…ÛuäD‹H A·uA9ñuÖH;H uÐL‹@‹D$ H‰T$XH‰ÕL‰T$PH5˜%c ¿ P1ÀQH‰ÑH‹èÜ@ÿÿAXAYH‹D$`L‹T$PH9Ń™ ‹D$ ‹SPAÇ AÇB A‰B‹D$XA‰Bé|ùÿÿD‹D$H‹T$(L‰á1ÿH5P"c 1Àè@ÿÿé¿âÿÿ¿ÿÿÿÿè’¶ÞÿH‹L$0H‰Ú1ÿI‰ÀH5®ùb 1ÀèW@ÿÿL ?Îb é§ìÿÿÆD$H H-u] éÏõÿÿ¿ÿÿÿÿHÇÃêÿÿÿèI¶ÞÿH‹L$0L‰ú1ÿI‰ÀH5eùb 1Àè@ÿÿL‰æL‰÷èsqÿÿéTàÿÿ¿ÿÿÿÿè¶ÞÿH‹L$0H‹T$81ÿI‰ÀH5&c 1Àè×?ÿÿéÀêÿÿI‹UD‹D$1ÿ1ÀH‹M H5úc M‰þHÇÃ[ðÿÿè«?ÿÿéüßÿÿL‹l$(A‹oA¸þÿÿÿE‰G H‹T$‰é1ÿH5óc 1Àè|?ÿÿIc_ éµèÿÿ Aƒ} „%ûÿÿL‹l$(¹êÿÿÿé{èÿÿf D I‹UL‹D$H1ÿM‰þ‹L$H5_ c HÇÃêÿÿÿè+?ÿÿé|ßÿÿI‹UH‰ÁH5¸c 1ÿ1ÀM‰þHÇÃ_ðÿÿè?ÿÿéVßÿÿH‹I‹UH5r c 1ÿ1ÀM‰þHÇÃêÿÿÿèß>ÿÿé0ßÿÿI‹ M‰þéKíÿÿHƒ|$` t5I‹D$hH‹T$X‹L$PH‹t$`;HXuD‹H A·}A9ùt3HƒÂH H9ÖuÞH‹H‹L$1ÿ1ÀH5ó#c HÇÃ[ðÿÿèo>ÿÿéÀÞÿÿ‹L$ L‹@H‰T$XH‰ÕL‰T$PH5$c ¿ QH‰ÑH‹ÿp 1Àè8>ÿÿY^H9l$`L‹T$Pvœ‹D$ ‹SPAÇ A‰B‹D$XA‰BI‹EA‰B éáöÿÿH‹T$(I‰ØE‰ù1ÿH5_ c 1ÀHÇÃ_ðÿÿèá=ÿÿé2ÞÿÿM‰îéàÿÿH‹D$ÇD$H H‹H8éæÿÿI‰ÛI‰ÈI‹H‹L$1ÿH5—"c 1ÀHÇÃ[ðÿÿè™=ÿÿéêÝÿÿ @ H5ic 1ÿ1Àè€=ÿÿHc\$HéÌÝÿÿH‹T$0H5¢c 1ÿ1ÀHÇÃ]ðÿÿèZ=ÿÿé«ÝÿÿL‹C ‹T$H‰é¿ H5¦c 1Àè7=ÿÿé:àÿÿ¿ÿÿÿÿèH³ÞÿH‹L$0L‰â1ÿI‰ÀH5döb 1Àè =ÿÿé æÿÿI‹D$H‰D$PH…Àt¤öC„ H5ŽÒ H‰ïè0°Þÿ…Àu ‹D$A‰… I‹$I‹Ð ¿ 1ÒMce`H‰D$XH‹qI‹EXH‰D$@H‰ðH÷÷H‰„$ˆ Hƒþ†™ßÿÿHÇD$ L‰¼$ L‰´$˜ ë&f D HƒD$H‹D$H9„$ˆ †ô I‹Ð H¸«ªªªªªªªH÷aH‹D$HÁêH9†fÁÞÿH‹H@H ·C9D$u«¶Cƒà<u ‹I‹µð I‹½À L‹{H‰T$`L‹sè ¯ÞÿH‹T$`H…ÀH‰D$„ K7H9D$P‚Ï ‹D$A;… t ¶CÀè„/ L‰øL‰ñH‰êM‰ñHÁèHÁé¿ H5šc H‰D$`I‰ÈH‰L$hAWPH‹L$ 1Àèv;ÿÿAD$‰„$€ H˜H‰„$ˆ H‰ÁX¸È ZH÷áH‰Æ€* H‹|$@è ˜ÞÿH‰D$@H…À„ H‹L$@K¤H€L$ÁH‹D$XI‰MXLðH‰„$€ M…ÿ„ L‰øL ð¨…ý 1À¹ L‰çóH«H‹D$HM‰l$pAÇD$xÿÿÿÿI‰D$H‹D$hAÇ„$ˆ ÿÿÿÿI‰D$ H‹D$`I‰D$(I‰D$@HE€} ?I‰Æt AÆD$|I‰îA‹…x AÆD$}L‰÷A‰D$h蜖ÞÿI‰D$H…À„ H‹|$è„–ÞÿI‰$H…À„† L‰ÿè_°ÞÿI‰D$8H‰ÇH…À„m H‹´$€ L‰úè^—Þÿ¶CÀè„1 AÆD$~¶CƒàƒèƒøwAÆD$H‹D$xLcd$pI‰E`éƒýÿÿI‹~XH ØÿÿºÈ è.©Þÿé÷àÿÿH‰îL‰L$pD‰\$PL‰T$è§ÞÿL‹T$D‹\$PH…ÀL‹L$pH‰Æ„õ L‰çL‰T$pè kÿÿÇD$P L‹T$pH‰D$é³çÿÿ¿ÿÿÿÿ虯ÞÿH‹L$0L‰â1ÿI‰ÀH5c 1Àè^9ÿÿéÅàÿÿH‹‹ I‰ÞéÊçÿÿ‹C,Hƒ{8‰D$@…\ûÿÿHcðH‰t$I;µ ƒGûÿÿI‹½À è§ÞÿI‰ÁH…À„t L‰ÎL‰ïè`GÿÿH…À„w ö@„m H‹D$Ç H‰XL‰`éÝÛÿÿH5®c 1ÿM‰îHÇáÿÿÿè½8ÿÿéÙÿÿA‹– 1À¿ H5ƒc L‹l$(è™8ÿÿA‹† …À„ÔáÿÿI‹¾ˆ Hcðº@ H dÿÿ迧ÞÿHƒ|$@ „h I‹¾ 1ÛH-[c èn#ÿÿI‹¾ ‹t$H‰D$èº Aƒ¾ H‰D$~8H‰Ø‰ÚHÁàI†ˆ ƒ8u‹HL‹@H‰î¿ 1Àè 8ÿÿHƒÃA9ž ÈH‹D$@·@…À„… ƒèH‹\$@L‰l$8HkÀ ÇD$ Lc HDH‰D$(I‹¾ A‹4$è+ I‹¾ ‹0H‰Ãè : I‰ÅA‹† …ÀŽÈ I‹¶ˆ ƒèHÁàL~HlPë IƒÇ@I9ï„¢ I‹?L‰î觪Þÿ…Àuä¶Cƒà fƒø „¬ ‹D$ÇC ‰C‹D$IƒÄ AÇD$ü A‰D$øƒÀ‰D$L;d$(…QÿÿÿL‹l$8H‹D$@‹\$‰XHƒ|$P „9àÿÿAƒ¾ ~jD‹d$ 1ÛH-c H‰ÙHÁáIŽˆ ƒ9u7‹q0D‹Y¿ L‹IBD&ÿD‹a,™÷þ‰Ú¯ÆH‰î‰A4A‰ÀAÄD‰Ù1Àè6ÿÿHƒÃA9ž ©D‰d$ H‹\$P‹D$ ‰C·C…À„ßÿÿƒèL‰l$Hk HkÀ HDH‰D$I‹¾ ‹u èº I‹¾ ‹0I‰Åè™8 I‰ÇA‹† …ÀŽS I‹žˆ ƒèHÁàLd@ë HƒÃ@L9ã„1 H‹{L‰þè9©Þÿ…Àuã‹C4AÇE HƒÅ ‰EøH9l$uƒL‹l$é ßÿÿf¶{L‰éH5B c HÇÃýÿÿÿƒç è#ÿÿ1ÿH‰Â1Àè—5ÿÿéèÕÿÿ¿ÿÿÿÿH‰D$ 裫ÞÿH‹L$0H‰Ú1ÿI‰ÀH5·c 1Àèh5ÿÿL‹L$ é„íÿÿH‹L$‹T$ 1ÿI‰ÞH5c HÇÃýÿÿÿè=5ÿÿéŽÕÿÿH‹L$‹T$ 1ÿI‰ÞH5+c HÇÃýÿÿÿè5ÿÿéhÕÿÿH‹L‰ÉH5%c A‰Á1ÿ1ÀHÇÃ[ðÿÿèò4ÿÿéCÕÿÿH‹L$‹T$ 1ÿ1ÀH5!c I‰ÞHÇÃ[ðÿÿèÊ4ÿÿéÕÿÿH‹L‰ÉA‰øD¶Î1ÿH5gc 1ÀHÇÃ[ðÿÿè¡4ÿÿéòÔÿÿƒÏÿHÇÃ_ðÿÿèªÞÿH‹T$0H5éc 1ÿH‰Á1Àèu4ÿÿéÆÔÿÿI‹M‹T$ A¸ 1ÿH5Ùc 1ÀI‰ÞHÇÃêÿÿÿèH4ÿÿé™ÔÿÿÇD$P ƒÏÿL‰L$xD‰\$pL‰T$èDªÞÿH5ec H‰ê1ÿI‰ÀIŒ$ 1Àè4ÿÿL‹L$xD‹\$p1öL‹T$éãáÿÿA€|$~ „ÞùÿÿéÄùÿÿA‹– 1À¿ H5ªc èÅ3ÿÿA‹† …À„ ÝÿÿI‹¾ˆ Hcðº@ H ÿÿèë¢ÞÿéàÜÿÿ‹sI‹¾ è ·HH‰Â…Ét/ƒéH‹t$H@ HTÊD‹XE…Ût D‹E…Òu‹‰HƒÀH9Ðuâ‹D$HA‰$fÇC éüÿÿM‰ÏI‰ÛM‰âI‹ºÀ D·áL‰\$L‰æL‰T$è¡ÞÿL‹T$L‹\$H…ÀH‰Å„® L‰×H‰îL‰\$HÇÃ[ðÿÿèWdÿÿL‹\$L‰ù1ÿI‰ÀH5c 1ÀI‹èÉ2ÿÿéÓÿÿL‰úH5Šc 1ÿ1Àè±2ÿÿHÇÃýÿÿÿéûÒÿÿE1ÀI‹L‰ùH5Ec 1ÿ1ÀHÇÃ[ðÿÿè…2ÿÿéÖÒÿÿH5ÂÀb H‰ïèÁ¥Þÿ…À„|ùÿÿH5»Àb H‰ï誥Þÿ…À„eùÿÿH5¹Àb H‰ïè“¥Þÿ…À„NùÿÿI‹½À H‹t$è* ÞÿI‰ÄH…À„Ü L‰æL‰ïèƒcÿÿI‰ÁH…À„¹ D‹D$@‹T$H‰é1ÀH5 c ¿ èè1ÿÿéëÔÿÿH5“’ H‰ïè$¥Þÿ…À„ º H5ù¿b H‰ï舓Þÿ…À„ H5)¿b H‰ïèñ¤Þÿ…À„¬ º H5Í¿b H‰ïèU“Þÿ…À„ H5ÿb H‰ï辤Þÿ…ÀuS‹D$M‰¥Ø A‰… é[ÔÿÿH‹T$0H5×c 1ÿ1ÀM‰îHÇÃ_ðÿÿè41ÿÿé…ÑÿÿH‹D$Ç H‰XL‰`é ÔÿÿH5m¿b H‰ïèX¤Þÿ…Àu/‹D$M‰¥à A‰… éõÓÿÿH‹D$Ç H‰XL‰`éÝÓÿÿ‹T$H‰éH5·c 1À¿ è»0ÿÿé¾ÓÿÿL‰âH5\ c 1ÿ1Àè£0ÿÿHÇáÿÿÿéíÐÿÿƒÏÿH‰D$H誦ÞÿH‹L$0H‹T$1ÿI‰ÀH5¼þb 1Àèm0ÿÿL‹L$HéX÷ÿÿL‹¼$ L‹´$˜ éVÓÿÿL q¼b é;þÿÿƒÏÿèZ¦ÞÿH‹L$0H‹T$1ÿI‰ÀH5lþb 1Àè 0ÿÿéúýÿÿH‹T$H5< c 1ÿ1ÀHÇÃêÿÿÿèü/ÿÿéMÐÿÿH‹T$H5Û c 1ÿ1ÀL‹l$(èÝ/ÿÿIc_,éÙÿÿH‹T$0H50c 1ÿM‰îHÇÃ_ðÿÿè·/ÿÿéÐÿÿÇD$P éjûÿÿH‹T$0H59c 1ÿ1ÀHÇÃ_ðÿÿè‰/ÿÿéÚÏÿÿH‹L‹D$L‰É1ÿH5Øc 1ÀHÇÃ[ðÿÿèb/ÿÿé³ÏÿÿÇD$ éIøÿÿƒÏÿèh¥ÞÿL‹T$L‰â1ÿI‰ÀH5|ýb 1ÀIŠ è&/ÿÿL‹\$L‹T$éüÿÿL‰úH5 c 1ÿ1Àè/ÿÿIÇÆôÿÿÿéóÍÿÿI‹WH »b 1ÿ1ÀH5’c HÇáÿÿÿèÖ.ÿÿé'ÏÿÿL‹\$L‰ò1ÿ1ÀH5Îc M‰îL‰Ùè³.ÿÿA‹|$x…ÿxè5ÞÿAÇD$xÿÿÿÿI‹¼$ HÇÃôÿÿÿèxŽÞÿI‹¼$° IÇ„$ è_ŽÞÿI‹<$IÇ„$° èJŽÞÿIÇ$ I‹|$è8ŽÞÿI‹|$8IÇD$ è%ŽÞÿI‹|$HIÇD$8 èŽÞÿIÇD$H AÇD$P IÇD$@ IÇD$ÿÿÿÿéOÎÿÿL‹\$M‰òM‰ùH‰êM‰ÐH5‘c 1ÿ1ÀL‰ÙM‰îHÇÃêÿÿÿèË-ÿÿé ÎÿÿH‹D$P¶@ƒàð<uRE9œ$ …núÿÿM‹EAöÀu‹D$ AÇ E‰B A‰BédæÿÿH‹L‰ÉH5éc 1ÿ1ÀHÇÃ[ðÿÿèi-ÿÿéºÍÿÿI‰ÛéZäÿÿL‹l$(¹ýÿÿÿérÖÿÿH‹T$0H5c 1ÿ1ÀHÇÃþÿÿÿè1-ÿÿé‚ÍÿÿI‹MI‰ÛéeïÿÿL‹\$H‰ê1ÿ1ÀH5}c M‰îL‰Ùè-ÿÿéÏÿÿM‰òH‰êH5pc 1ÿL‰Ñ1ÀM‰îHÇÃ_ðÿÿèÚ,ÿÿé+ÍÿÿƒÏÿL‰t$I‰ÔM‰îèâ¢ÞÿH‹L$0L‰â1ÿI‰ÀH5þåb 1ÀHÇÃ_ðÿÿè ,ÿÿH‹L$H‰ê1ÿH5Ïc 1Àèˆ,ÿÿéÙÌÿÿL‹\$H‰ê1ÿ1ÀH58c M‰îHÇáÿÿÿL‰Ùè^,ÿÿé¯ÌÿÿM‰ÏI‰Ûé¬ùÿÿI‰ÞéÖÎÿÿL‹l$(D‰åA¸ýÿÿÿéœìÿÿH‹T$H5Ÿc 1ÿHÇáÿÿÿè,ÿÿéjÌÿÿ @ ó úUSHƒìH…ÿtaH‰ý¿ H‰óèѪÞÿ…Àt%1É1Ò1öI‰ØH‰ïèÜÉÿÿH= ðÿÿwHHƒÄ[]à D H‰êH5c 1ÿ½ è²+ÿÿè¤Þÿ‰(1ÀëÓ € è{¤ÞÿÇ HƒÄ1À[]ÉÅ÷ÝëÔf D ó úUH…ÿt^H‰ý¿ èIªÞÿ…Àt%E1À1É1Ò1öH‰ïèTÉÿÿH= ðÿÿwC]Ãf. „ H‰êH5†c 1ÿ½ è*+ÿÿè¤Þÿ‰(1À]à € èó£ÞÿÇ 1À]ÉÅ÷ÝëÙ ó úAUATUSHƒìXdH‹%( H‰D$H1ÀH…ÿ„‰ I‰ôH…ö„} I‰åHƒìI‰ù¹@ VLb¹b ¾@ H‰ýH‰ÓL‰ïº 1Àè ªÞÿ¿ èr©ÞÿL‰ì…ÀtK1ÿI‰ØL‰éL‰âH‰îèxÈÿÿH= ðÿÿwZH‹T$HdH+%( uEHƒÄX[]A\A]à D è+£ÞÿÇ 1ÀëÑHí¸b H5‚c 1ÿ½ è&*ÿÿè£Þÿ‰(1Àë«è¦Þÿ‰Å÷ÝëêAWAVAUATUSHƒìH‰T$H…ÒtxH‰ýH‰óE1íë& D M…öt ƒxXtH‹@`I‰IƒÅHƒÃL;l$tGL‹;L‹cH‰ïL‹sL‰þèÑÆÿÿI‰$H…ÀuÀL‰úH5c 1ÿè—)ÿÿHƒÄ¸ýÿÿÿ[]A\A]A^A_à HƒÄ1À[]A\A]A^A_Ãff. „ @ ó úHƒìèsÆÿÿH…Àt1H‹€º˜ t‹@HƒÄÃf. „ €¸‘ uå¸ÿÿÿÿHƒÄÃèø¡ÞÿÇ ¸êÿÿÿëÌff. „ ó úSHƒìH…ÿtHÿ ðÿÿw!HƒÄ1À[Ã軡Þÿ‹ ÷ØHƒÄH˜[à € H‰|$èž¡ÞÿH‹|$I‰À‰ø÷ØA‰ ëÔff. „ fó úHƒìH…öt?‹vx…öx ‹1ÒèòÉ …Ày èY¡Þÿ‹ ÷ØHƒÄÃH‰|$èF¡ÞÿH‹|$¾þÿÿÿÇ ëÈH‰|$è*¡ÞÿH‹|$¾êÿÿÿÇ ë¬ „ ó úÆG à € ó úH…ÿtHÿ ðÿÿwéI"ÿÿf „ 1ÀÃff. „ fó ú‹Gà „ ó úH‹Gà € ó úAUATUH‰ýèoÀ …ÀxK¾ ¿ A‰Åèé›ÞÿI‰ÄH…ÀtdHj ÿÿE‰l$H‰ïI‰$詃ÞÿI‰D$H…ÀtWL‰à]A\A]Ãf D èK ÞÿH‰êH5 c 1ÿD‹(I‰Ä1ÀD‰é÷ÙèM'ÿÿE‰,$E1ä]L‰àA\A]ÃD‰ïèňÞÿè ÞÿÇ ë©L‰çE1äèýþÿÿèøŸÞÿÇ ë‘ó úHƒì‹è È …Àt èןÞÿ‹ ÷ØHƒÄÃff. „ ó úAUATUSHƒìHƒ …ß H‰ûH‰÷H‰õèÉFÿÿA‰Ä…ÀtxpHƒÄD‰à[]A\A]ÃfH‰ïè¨GÿÿA‰Ä…ÀußH‰ïè©‚ÞÿH‰CH‰ÆH…À„§ ‹{衾 A‰Ä…ÀuJH‹K‹S1ÀH5*c ¿ èP&ÿÿHƒÄD‰à[]A\A]ÃfèŸÞÿD‰â÷Ú‰HƒÄD‰à[]A\A]Ãf D èûžÞÿH‹{D‹(H‰Åèü…ÞÿHÇC E‰ìA÷ÜE…íŽEÿÿÿD‰m é<ÿÿÿ @ èÞÞÿA¼ðÿÿÿÇ é"ÿÿÿèžÞÿA¼ôÿÿÿÇ é ÿÿÿff. „ ó úATSH‰ûHƒìH‹H…ÿt_èT‡ÞÿA‰Ä…Àt èhžÞÿD‹ A÷ÜHƒÄD‰à[A\à € H‹K‹S1ÀH5Xc ¿ èV%ÿÿH‹{è=…ÞÿHÇC D‰àHƒÄ[A\ÃèžÞÿA¼êÿÿÿÇ ë¥ € ó úAWAVAUATA‰ôUH‰ýSH‰ÓHì8 dH‹%( H‰„$( 1ÀH…ÒtZH‹ Hƒù†} HBHQïH…Ò~@HÙë HƒÀH9Át/€8 tòHq³b H5¤áb 1ÿ1Àè£$ÿÿè~ÞÿE1íÇ éÇ E…äˆG H…í„™ D‹uxE…öˆ\ ¾8 ¿ 袘ÞÿI‰ÅH…À„† Hÿ ÿÿE‰e H‹}pI‰E H ÿÿI‰EH…Û„— Hƒ;†¥ €{ „› ¾ èápÿÿHƒ;v Hƒ{ …Ü 1ÀD‰ò¾$@D‰çè ‚Þÿ…Àˆæ E‰e1Ò1À¾ $ D‰çè‚Þÿ…Àˆ+ H‹„$( dH+%( …Ý HÄ8 L‰è[]A\A]A^A_à D ¾ è^pÿÿ„ÀtŠ1Àë"f D ¾ èFpÿÿ„À„]ÿÿÿHƒ;vÞH‹CfïÀD‰÷H‰áº) D$hD‰æD$XfoT$`D$x„$ˆ fo¤$€ HÇ„$˜ fo¬$ HÇD$PP foL$PH‰D$pfo\$p) $)T$)\$ )d$0)l$@è°Û A‰Æ…Àˆx A‰E1Ò1À¾ $ D‰çèð€Þÿ…À‰ïþÿÿè“›ÞÿH´$ º€ D‹8H‰ÃD‰ÿ÷ßè¦g H‹U 1ÿD‰áI‰ÀH5S c 1Àè|"ÿÿD‰÷è„ÞÿL‰ïE1íèY‚ÞÿD‰;é˜þÿÿH±b H5òÞb 1ÿèK"ÿÿé£ýÿÿf D H‹U D‰áH5R c 1ÿ1Àè)"ÿÿéýÿÿH‹U H5 c 1ÿ1ÀA¿_ è "ÿÿèåšÞÿH‰ÃëŒèÛšÞÿH´$ º€ D‹8H‰ÃD‰ÿ÷ßèîf H‹U 1ÿD‰áI‰ÀH5ë c 1ÀèÄ!ÿÿAƒÿG…FÿÿÿH‹U D‰áH5 c 1ÿ1Àè£!ÿÿé*ÿÿÿèyšÞÿH´$ º€ D‹8H‰ÃD‰ÿ÷ßèŒf H‹U D‰á1ÿI‰ÀH59 c 1Àèb!ÿÿééþÿÿè8šÞÿH´$ º€ D‹8H‰ÃE‰þA÷ÞD‰÷èGf H‹U E‰ðD‰áI‰ÁH5» c 1ÿ1Àè!ÿÿé¡þÿÿèð™ÞÿÇ H‰ÃH‹U H5L c 1ÿ1ÀE1íèð ÿÿÇ é ýÿÿèÀ™ÞÿÇ H‰ÃëÎè`„Þÿè«™ÞÿÇ é÷üÿÿó ú1Òé•ûÿÿ D ó úAWfïÀAVAUATUH‰ýSH‰óHìè dH‹%( H‰„$Ø 1ÀD$(HÇD$ H…Ò„7 L‹Iƒø†b IHàHB H…É~MJ ë € HƒÀH9Át7€8 tòH¯b H5 Ýb 1ÿ1Àè ÿÿèö˜ÞÿE1ÀÇ éz „ Iƒø †– D‹b D¶jE„í„‘ L‹rH‹BL= í H= Éb H‰D$(L‰þèÁ"ÿÿAƒü„ vUAƒüu”…Àˆß H‹}p¾ èilÿÿ„À„É E1ÉA¶õA¸ÿÿÿÿL‰ñH‰Ú1ÿE1ÿE1äè#ÿÿA‰ÁéŽ f „ E…ä„L ÆD$0L¤$Ð L‰ñH‰Ú¾ L‰çèÿÿL‰çèO{ÞÿI‰ÄH…À„N E„íHc©b Hg©b HEÂA€ýEÒH‰D$‹Èþk AƒâþAƒÂr…ÀˆŒ ƒøH=ÚÆb I‰ÙD‰ÒHõÆb M‰àH5Ó©b HEøHƒì1ÀAVH‹L$è%ÿÿA‰ÁXZE…Ɉ ‹mþk …Àˆñ ƒø¹ º ¾ H\ªb L é¨b LEÈH„$Ð ATLTªb ÿt$H‰ÇH‰D$ 1ÀèÁÞÿH‹|$ L‰þèD!ÿÿAZA[LcÈE…Ɉ HT$P1À¹ L‰L$HH‰×Ht$@ºÿÿÿÿA¹ óH«A¸ÿÿÿÿ¿* H¸ ˆ H‰D$@1Àèì~ÞÿA‰Á…Àˆ- A¿ E…Ɉb D‰ÎHT$ H‰ïD‰L$èøÿÿD‹L$H…ÀI‰À„Ì H= ðÿÿ‡0 E„ÿt M‰`(AÆ@0Eˆh1H‹„$Ø dH+%( … HÄè L‰À[]A\A]A^A_ÃfE1äIƒø‡aýÿÿIƒø‡Ñ Iƒø‡} E1öE1í1ÀéVýÿÿfL=_ê H=rÆb E1öE1íHÇD$( L‰þè ÿÿ…Àˆ±ýÿÿémýÿÿf D L‰ÁHÊ«b H5‡Ùb 1ÿèà ÿÿ軕ÞÿE1ÀÇ é?ÿÿÿ D 裕ÞÿE1ÀÇ _ é'ÿÿÿ D …ÀxäÆD$0éýÿÿfD‰Ïº€ D‰L$H´$Ð è–a L‰ñH‰Ú1ÿI‰ÀH5„c 1Àèm ÿÿD‹L$é‚þÿÿ 1Ò¹ ¿œÿÿÿD‰T$H5¸¦b è£ÞÿD‹T$…À”À¶À‰üûk é?ýÿÿ H‹t$D‰Ïº€ D‰L$è!a L‰ñH‰Ú1ÿI‰ÀH5Oc 1ÀèøÿÿD‹L$‹¹ûk …Àˆ¡ ƒøH‹T$L‰áD‰L$HîÃb H=¿Ãb HEøH5F¦b 1Àè% ÿÿD‹L$éÊýÿÿ 1Ò¹ ¿œÿÿÿH5¦b èð€Þÿ…À”À¶À‰Nûk éäüÿÿ D E1íéŒûÿÿèK”ÞÿH´$Ð º€ D‹H‰D$D‰×D‰T$÷ßèW` E„íI‰ØM‰ñH\ H ªb HDÊHƒìH‹U 1ÿPH5êc 1Àèÿÿ_AXD‹T$L‰çD‰T$èîzÞÿH‹D$D‹T$E1ÀD‰é[ýÿÿf „ D‰L$H‰D$豓ÞÿL‹D$D‹L$H‰D$D‹E…Ò„ýÿÿD‰ÏD‰T$è9|Þÿ‹|$º€ H´$Ð ÷ßè¡_ E„íD‹T$…ˆ D‰T$HƒìH‹U 1ÿPM‰ñ1ÀI‰ØH ‰€ H5uc èXÿÿE„ÿXZD‹T$„=ÿÿÿL-–¤b ‹úk …Àˆ$ ƒøH=!Âb L‰áL‰êH<Âb H5Ÿ¤b D‰T$HEø1ÀèuþþÿD‹T$éðþÿÿD‰T$HƒìH‹U 1ÿPH ¶¨b 1ÀM‰ñH5ðc I‰ØèÐÿÿE„ÿY^D‹T$„µþÿÿL-¤b ésÿÿÿè’ÞÿH‹t$º€ D‹A÷ÙD‰ÏD‰L$è¢^ H5#c 1ÿH‰Â1ÀèÿÿD‹L$é‚ýÿÿ D D‰L$H‰D$èA’ÞÿL‹D$D‹L$H‰D$E‰ÂA÷ÚD‰é…þÿÿ1Ò¹ ¿œÿÿÿD‰L$H5œ£b è‡~ÞÿD‹L$…À”À¶À‰àøk é*ýÿÿ1Ò¹ ¿œÿÿÿD‰T$H5g£b èR~ÞÿD‹T$…À”À¶À‰«øk é§þÿÿèe|Þÿè°‘ÞÿE1ÀÇ é4ûÿÿE1íE1öé×øÿÿ € ó úAUfïÀH5Ä~ ATI‰üUH‰ÕSHƒìHH‹_dH‹%( H‰D$81ÀHÇ H‰ßHÇ$ HÇD$( HÇD$ D$蟋Þÿ…À„± H5§b H‰ß舋Þÿ…À„š H‰ßº H5 §b èìyÞÿHS H‰áH5§b …À”D$(HƒÃ…ÀHEÓ1ÀI‰ÕHT$L‰ïè›|Þÿ…ÀŽŽ €|$( H‹$H‹t$t H…À… HT$L‰çH‰D$ è÷ÿÿH‹|$H‰E èšwÞÿH‹] H…Ût)Hû ðÿÿw01ÀH‹T$8dH+%( ujHƒÄH[]A\A]à èSÞÿ‹ ÷Øë× D èCÞÿI‰À‰Ø÷ØA‰ ÷Øë¿1ÀL‰êH5¡c 1ÿèBÿÿ¸êÿÿÿë¥H‰÷è#wÞÿ1ÀH5ªc 1ÿè#ÿÿ¸êÿÿÿë†è§zÞÿ € ó úHƒì8A‰ðfïÀH‰ÖdH‹%( H‰D$(1ÀH‰âHÇ$ HÇD$ D$DˆD$èöÿÿH‹T$(dH+%( uHƒÄ8ÃèAzÞÿó úAUfïÀATI‰ôUH‰ýSH‰ÓHì¸ dH‹%( H‰„$¨ 1ÀHÇ$ HÇD$ D$H…Òt\H‹ Hƒù†W HBHQïH…Ò~BHÙë D HƒÀH9Èt/€8 tòH6¥b H5 Ób 1ÿ1ÀèÿÿèöŽÞÿÇ 1Àëv @ H‹EpH…À„‹ Hƒ¸ „} Ll$ Hƒì1Àº AT¹€ ¾€ L‰ïL ¾ b Lݤb è+•ÞÿXZH…Û… ÆD$ 1ÀH‰âL‰îH‰ïH‰D$èæôÿÿH‹”$¨ dH+%( …™ Hĸ []A\A]ÿ è>ÿÿ„À…qÿÿÿLl$ M‰á¹€ º Ln¤b ¾€ L‰ï訔ÞÿH…Û„ÿÿÿHƒ;wÆD$ …sÿÿÿë @ €{ •D$H‹Cé]ÿÿÿf D H¤b H5’Ñb 1ÿèëÿÿéËþÿÿèqxÞÿó úATfïÀI‰üH5¤b UH‰ÕSHƒì H‹_dH‹%( H‰D$1ÀHÇ H‰ßHÇ$ D$èã‡Þÿ…ÀtNH5Æ£b H‰ßèЇÞÿ…Àt;º H5º£b H‰ßè8vÞÿHS Hs L‰ç…ÀHDòH‰â”D$èšýÿÿH‰E H…Àt!1ÀH‹T$dH+%( uHƒÄ []A\Ãf D èûŒÞÿ‹ ÷ØëÖè wÞÿó úUSHƒìD¶E„ÒteLGHVë% €ù?t D8Ñ… E¶L‰ÇHƒÂIƒÀE„Òt6¶JÿHZÿIxÿH‰Ö€ù*•À„ÉA•ÁD Èu¾€ù*t!€? t\HƒÄ[]à D ¶€ù*uHH‰ó D ¶SHƒÃ€ú*tó¸ „Òt΀? tH‰ÞHoèQÿÿÿ„Àu¹H‰ï€? uèHƒÄ1À[]à @ „É”ÀHƒÄ[]Ãff. „ ó úAWfïÀAVAUATUH‰ÕSHì H‰|$dH‹%( H‰„$ø 1À„$¸ „$È fo”$À „$Ø foœ$Ð „$è fo¤$à HÇ„$ø fo¬$ð HÇ„$° P foŒ$° HÇD$X H‰t$@)L$`)T$p)œ$€ )¤$ )¬$ D$HH…Ò„‰ H‹ Hƒù†” HB)HQ×H…Ò~OHT ë „ HƒÀH9Ât7€8 tòHr¡b H5 Ïb 1ÿ1Àè ÿÿèæŠÞÿE1äÇ éå „ 1ÒHƒùvH‹UHƒù‡2 I‰ð1ÀHƒù'† H‹} H‹MM…À…L H…ÒtªH þt¥Hƒ} (‡Å 1ö‰¼$„ ¿ ‰´$€ ¾ H‰”$ˆ H‰„$ H‰Œ$˜ è®…ÞÿI‰ÄH…À„ô H+ ÿÿHƒ|$ I‰$„P H‹D$‹xx…ÿˆ+ 1öHL$`º* èúÉ …Àˆê A‰D$H‹|$HèqÞÿH‹„$ø dH+%( …, HÄ L‰à[]A\A]A^A_à € ¶u(é4ÿÿÿ € H…ö„¼þÿÿ‹ðk …Àˆ) ¾ ƒø„ H \ýb H‰ßè¼nÞÿƒøÿ…" L%¼ýb H5ƒ L‰çHÇD$ HÇD$ èÛŠÞÿI‰ÅH…À„à HD$E1äHœ$ H‰$L5Žb @ H‰ÚL‰öL‰ï1Àè0…Þÿ‰Âƒøÿ„Å ƒø…Ò H‹t$@H‰ßèÿûÿÿ„ÀtËH‹4$M|$H|$º L‰ùè`ò ‰Á…À…î H‰ßèþkÞÿH‹|$H…À„ê J‰DÿøM‰üë†f D 1ÿHƒù ‡íýÿÿ1Ééêýÿÿ D H‹EI‰ðI ÀéÄýÿÿf „ H yüb L%âüb H‰ßèšmÞÿƒøÿ„åþÿÿH5h H‰ßèÒ‰ÞÿI‰ÄH…À„‹ Hœ$ Lt$ L-¯žb L|$P D L‰òH‰ÙL‰îL‰ç1Àè%„Þÿ‰Âƒøÿ„R ƒø…_ H‹t$@H‰ßèôúÿÿ„ÀtÈH‹D$XH|$Hº L‰þHHèUñ …À…ï H‹D$XH‹L$ HPH‰T$XH‹T$HH‰ Âë‡ € Hžb H5JËb 1ÿE1äè ÿÿè{‡ÞÿÇ é}ýÿÿ1Ò¹ ¿œÿÿÿH5í˜b èØsÞÿ…À”À¶À‰6îk é¬ýÿÿ D L‰ï‰$èõjÞÿ‹$…À…o 1ÿH5Aüb 1Àè:ÿÿH‹|$¹êÿÿÿM…ät(IÁä1Û D H‹< HƒÃ‰ $è nÞÿI9ÜH‹|$‹ $u㉠$èëmÞÿL‰ïè#uÞÿ‹ $…É…¥ H‹D$HH‹|$X1É1ÒH…í„,üÿÿé üÿÿ @ L‰ç‰$è]jÞÿ‹$…À…3 H5cûb 1ÿ1À½ è ÿÿL‰çE1äèÂtÞÿèm†ÞÿH‰ÃL‰çE1äèomÞÿH‹|$HèemÞÿ‰+é[üÿÿH…ö@”Æ„½ H ÐH ÁH ù„‹üÿÿè-†ÞÿE1äÇ é,üÿÿ € è†ÞÿH´$ º€ ‹(H‰Ã‰ï÷ßè(R H5ÙÉb 1ÿH‰ÁH‹D$H‹1Àèý ÿÿénÿÿÿH‹|$é¾þÿÿL‰ç‰$ètÞÿ‹ $éëþÿÿM…ät|H‹|$H îþÿº L‰æè |ÞÿH‹D$Ht$ H=,øþÿL‰d$(H‰D$ HD$@H‰D$0èÓwÿÿHƒ|$X tlH‹|$1ÉéTþÿÿHƒ|$X L‰çuKèŸsÞÿ½ E1äèB…ÞÿH‰ÃéÐþÿÿH‹|$è@lÞÿL‰ïèxsÞÿ¹þÿÿÿ‰ $E1äè…Þÿ‹ $H‰Ã÷Ù‰ÍéŸþÿÿèTsÞÿé7þÿÿH‹|$¹þÿÿÿéåýÿÿèë„Þÿ¿þÿÿÿÇ éÀúÿÿèÖ„Þÿ¿êÿÿÿÇ é«úÿÿH‰<$轄ÞÿH‹<$‹÷Ùé ýÿÿè[oÞÿ覄ÞÿH‰Ú‹÷Ù‰ $H5Mùb 1ÿ1Àè¬ ÿÿ‹ $é´ýÿÿH…ÿu @„ö…‹ùÿÿH…À„ÝùÿÿH…Ò…yùÿÿéÏùÿÿèZ„ÞÿL‰â‹÷Ù‰ $ë²èI„Þÿ½ H‰ÃéÒýÿÿff. „ ó úAUfïÀH5¾šb ATI‰üUH‰ÕSHƒìXH‹_dH‹%( H‰D$H1ÀHÇ H‰ßD$HÇD$8 HÇD$0 D$(èB~Þÿ…À„ H5ošb H‰ßè+~Þÿ…ÀtzH‰ßº H5dšb è“lÞÿHSH5ešb …À”D$8HƒÃ …ÀHEÓ1ÀI‰ÕHT$L‰ïèEoÞÿ…À~tH‹t$HT$L‰çèO÷ÿÿH‹|$H‰E èajÞÿH‹] H…Ût(Hû ðÿÿw/1ÀH‹T$HdH+%( uJHƒÄX[]A\A]ÃfèƒÞÿ‹ ÷ØëØ D è ƒÞÿI‰À‰Ø÷ØA‰ ÷ØëÀ1ÀL‰êH5Qøb 1ÿè ÿÿ¸êÿÿÿë¦èŽmÞÿff. „ ó úAWAVAUATUSHì Hƒ $ Hìh fïÀdH‹%( H‰„$X 1À„$ˆ H‰ýA‰ö„$˜ I‰Ôfo”$ I‰Í„$¨ L‰Ãfoœ$ „$¸ fo¤$° HÇ„$È fo¬$À HÇ„$€ P foŒ$€ HÇD$ )L$0)T$@)\$P)d$`)l$pM…À„ I‹Hƒù†¬ HQÏI@1H…Ò~OIëf „ HƒÀH9Ât7€8 tòHš˜b H5ÌÅb 1ÿ1ÀèËÿÿ è£ÞÿE1ÒÇ éz D 1ÒHƒùvH‹S1ÀHƒùvH‹CE1ÿHƒù vL‹{E1ÉHƒù'vL‹K Hƒù/†v H‹s(H‰t$(M…ätžL‰ïH ÷t–M…í„e H ÐL øL ÈH ð…{ÿÿÿ¾/ L‰çL‰L$èrÞÿL‹L$H…À„ó L‰îHL$(HT$ L‰çL‰L$èÉ™ L‹L$…ÀA‰ÅˆY H‹D$ H‹t$(H‰D$`1ÀL‰d$XL‰|$hL‰L$p‰t$TH…Ût Hƒ;0‡> ‰D$PE…ö„B E…ö~D‰t$x¾ ¿ èà{ÞÿI‰ÂH…À„‹ H]ÿþÿI‰H…í„T ‹}x…ÿˆ* 1öHL$0º0 L‰T$è0À L‹T$…Àˆk A‰BH‹|$ L‰T$è0gÞÿL‹T$H‹„$X dH+%( … HÄh L‰Ð[]A\A]A^A_à € E1ÉE1ÿ1À1Ò1öé‡þÿÿ € H…Ò@”ÇH…À•Á@8Ï…þÿÿH…Ò„âþÿÿHL$ A¸ L‰çL‰L$è)• L‹L$…ÀA‰Å‰°þÿÿf „ è{ÞÿA÷ÝE1ÒD‰(éRÿÿÿ D ¶C0‰D$PE…ö…¾þÿÿèƒÞÿA‰Æé±þÿÿf. „ H–b H5òÂb 1ÿèKÿÿè&ÞÿE1ÒÇ éýþÿÿ „ HŒ$P º L‰çL‰L$H‰ÎH‰L$H‰D$èÙ(ÿÿH‹L$L‹L$…ÀL‹T$A‰ÀumI‰ÌéÈýÿÿ èÃ~ÞÿH´$Ð º€ D‹ H‰ÃD‰ç÷ßèÖJ H‹U H5kôb 1ÿH‰Á1Àè¯ÿÿL‹T$H‹|$ L‰T$è‹eÞÿH‹|$èeÞÿD‰#E1ÒéKþÿÿH‹U ‰D$L‰á1ÿH5âób 1ÀL‰T$èfÿÿèA~ÞÿD‹D$L‹T$A÷ØD‰ éþÿÿL‰T$è"~ÞÿL‹T$¿þÿÿÿÇ é·ýÿÿL‰T$è~ÞÿL‹T$¿êÿÿÿÇ é˜ýÿÿè™hÞÿH‰D$A¼ èÙ}ÞÿL‹T$H‰ÃéBÿÿÿff. „ ó úAUfïÀH5¤”b ATE1äUH‰ýSH‰ÓHƒìhH‹dH‹%( H‰D$X1ÀHÇ HL$HT$LD$D$(HÇD$ HÇD$ HÇD$ HÇD$ 8 D$8D$Hè iÞÿƒøtSƒø…Ž H‹|$H5,”b Ll$ èˆwÞÿH‹L$H‰ïM‰èH‹T$…À¾ÿÿÿÿ”D$Pè'úÿÿH‰H‰ÅH…ÀtlH= ðÿÿwtH‹|$èêcÞÿH‹|$èàcÞÿH‹|$èÖcÞÿH‹D$XdH+%( uQHƒÄhD‰à[]A\A]à „ H‹MH‹U 1ÿ1ÀH5•òb A¼êÿÿÿè¢ÿÿëœè{|Þÿ‹(÷ÝA‰ìëŽfèk|Þÿ÷݉(ëìègÞÿó úAWAVAUATUSHì Hƒ $ Hì Hƒ $ Hì8 fïÀH‰|$I‰ÔH‰ËM‰Æ‰t$dH‹%( H‰„$(# 1ÀD$8HÇD$0 M…À„ I‹Hƒù†Æ HQÔI@,H…Ò~qIë HƒÀH9Ðt_€8 tòHß’b H5Ì¿b 1ÿ1ÀèËÿÿ è£{ÞÿE1ÉÇ H‹„$(# dH+%( …Q HÄ8# L‰È[]A\A]A^A_Ãf D Hƒù+†– A‹n(E¶nE„í„ I‹FH‰$Hƒù†g I‹FH‰D$8M…ät„H5Y’b L‰çèjÞÿI‰ÇH…À„™ H‰ÆÆ„$à H¼$à L)æHƒþÿtH¸ HƒÆH‰úI‰øH9ÆHGð1ÀHƒîuë$ D HƒÀˆ IPH9Æ„ A¶ I‰Ð„ÉuáAÆ MgI‰ÿM…ö„õ Iƒ>'†ë M‹v M…ö„Þ M…ÿ„} L‰ÿèe‚ H‰D$H= ðÿÿ‡t H‹|$HT$PL‰æ貄 LcØM…Û… D‹D$t1ÀL‰ùL‰âH5âðb ¿ èHÿÿfƒ|$P …8 ‹t$pH‹|$hèNxÞÿH…À„5 L‰òL‰æH‰ÇH‰D$ è"‹ L‹T$ H…ÀI‰Ãá L‰×L‰\$ è¤~ÞÿL‹\$ H‹|$L‰\$ è „ L‹\$ M‰üLÛM…ÛˆÆ @ L5÷Í H=Ú©b L‰öè²ÿÿƒý„y ‡C …í„Û Hƒ<$ ÆD$@…Ú èÖ}Þÿº ¹@ L¼$à SA‰ÁL€b ¾@ ATL‰ÿ1ÀèÈÞÿH¾¬$ð XZ@„ít'èƒ^ÞÿH‹L‰ø D öjuÆ _H¾hHƒÀ@„íuéL‰ÿè9\ÞÿH‰ÅH…À„À E„íHkŠb L=YŠb LDøA€ý‹ºßk EÒAƒâþAƒÂr…Àˆã ƒøH=¨b I‰èM‰áH4¨b L‰ùD‰ÒHEøHƒìH5Ùb 1ÀSèäþÿA[A‰ÀXE…Àˆx ‹^ßk …Àˆ H¼$à ƒøU¹ AWHL‹b L Ù‰b º LEÈLI‹b ¾ 1ÀH‰|$è¸~ÞÿH‹|$L‰öè;ÿÿAYAZLcÀE…Àˆ; HT$`1À¹ A¹ H‰×ºÿÿÿÿHt$PóH«1ÉL‰D$X¿* H¸ ˆ A¸ÿÿÿÿH‰D$P‹D$ƒøÿ•Á÷Ù…ÀIÐ1ÀèÐ_ÞÿA‰À…Àˆ A¾ E…Àˆö H‹|$D‰ÆHT$0D‰$è€ÙÿÿD‹$H…ÀI‰Á„à H= ðÿÿ‡ª E„ö„ÁûÿÿI‰i(AÆA0 Eˆi1é¯ûÿÿf „ ƒý…ûÿÿ…Àˆ÷ H‹D$¾ H‹xpè Kÿÿ„À„Ü D‹D$L‹ $A¶õH‰ÙL‰â¿ E1ö1íè"ÿÿA‰ÀéKÿÿÿf. „ HÇ$ E1í1í1Àé–ûÿÿ @ 1íHƒù‡bûÿÿE1íHƒù‡cûÿÿHÇ$ é^ûÿÿf…ÀyˆHƒ<$ „&ýÿÿèŒvÞÿÇ E1Ééäúÿÿf D ¾/ L‰çèkgÞÿH…À…¼ûÿÿHŒ$à º L‰çH‰D$ H‰ÎH‰L$è0 ÿÿH‹L$L‹L$ …ÀA‰À…’ I‰Ìé}ûÿÿ H=b H5Ò¹b 1ÿè+ýþÿé^úÿÿf D L‰öL‰çè‹ I‰ÃLÛM…Û‰>üÿÿD‰Û÷ÛèÛuÞÿE1ɉé7úÿÿH‰ÙL‰âH5³íb 1ÿ1ÀD‰$èÖüþÿD‹$‹˜Ük …Àˆ@ ƒøH=¥b H‰éL‰úH ¥b H50‡b D‰$HEø1ÀèáþÿD‹$éÉýÿÿf D 1Ò¹ ¿œÿÿÿH5å†b èÐaÞÿ…À”À¶À‰.Ük éÓüÿÿ D è3uÞÿE1ÉÇ _ é‹ùÿÿ D L7éfúÿÿ € …ÀxÔÆD$@éîýÿÿfH‰ÙL‰âH5£ìb 1ÿ1ÀD‰$èüþÿD‹$é8ýÿÿ D 1Ò¹ ¿œÿÿÿD‰$H5Q†b è<aÞÿD‹$…À”À¶À‰–Ûk éêûÿÿ D è›tÞÿH´$à º€ D‹8H‰$D‰ÿ÷ßè@ E„íM‰àI‰ÙHê H €‹b HDÊHƒìH5Çìb 1ÿPH‹D$H‹1Àèeûþÿ_AXH‰ïèJ[ÞÿH‹$D‰8é¨ýÿÿf D M‰ØL‰ùL‰â1ÿH5†êb 1ÀL‰\$ è*ûþÿL‹\$ é1úÿÿ‹D$tL‰T$(L‰áM‰øH5Jëb L‰ò¿ LØP1ÀASD‹Œ$„ L‰\$0èèúþÿ‹„$„ L‹\$0Y^IÃL‹T$(éÌùÿÿD‰D$H‰D$èžsÞÿL‹L$D‹D$H‰$D‹8E…ÿ„ üÿÿD‰Çè,\ÞÿD‰ÿº€ H´$à ÷ßè•? E„í„+ HƒìH kŠb I‰Ù1ÿPH‹D$H5÷ëb M‰àH‹1ÀèRúþÿY^E„ö„åþÿÿL%„b ‹Úk …Àˆµ ƒøH=p¢b H‰éL‰âH‹¢b H5ž„b HEø1ÀèyÞþÿé¢þÿÿL‰ùL‰âH5·éb 1ÿ1À»¡ èéùþÿH‹|$èÿ| éÚüÿÿD‰D$H‰D$è«rÞÿL‹L$D‹D$H‰$E‰ÏA÷ßD‰8éÿÿÿèŠrÞÿH5»êb 1ÿD‹ 1ÀA÷ØD‰ÂD‰$èùþÿD‹$é²üÿÿ1Ò¹ ¿œÿÿÿD‰$H5݃b èÈ^ÞÿD‹$…À”À¶À‰"Ùk éüÿÿHƒìI‰ÙM‰à1ÿPH‹D$H •ÿ H5Éêb H‹1Àè'ùþÿXZE„ö„ºýÿÿL%}ƒb éÐþÿÿH‰ÁL‰úH5+èb 1ÿ1ÀèúøþÿL‹\$éøÿÿ¿ÿÿÿÿ» èoÞÿL‰ùL‰â1ÿI‰ÀH5×èb 1ÀèÈøþÿH‹|$èÞ{ é¹ûÿÿ‰$H‹D$L‰á1ÿH5çb L‰L$H‹1Àè–øþÿèqqÞÿD‹$L‹L$A÷ØD‰ éÃõÿÿ1Ò¹ ¿œÿÿÿH5Ú‚b èÅ]Þÿ…À”À¶À‰#Øk é þÿÿèÝ[Þÿè(qÞÿÇ é—úÿÿff. „ fó úAUfïÀH5ô‡b ATUH‰ýSH‰ÓHƒìxH‹dH‹%( H‰D$h1ÀHÇ HL$HT$LD$ D$8HÇD$X HÇD$00 HÇD$ HÇD$ HÇD$ HÇD$( D$HèR\Þÿƒøtuƒø„” E1äƒøt H‹MH‹U 1ÿ1ÀH5aæb A¼êÿÿÿèn÷þÿH‹|$èTWÞÿH‹|$èJWÞÿH‹|$ è@WÞÿH‹D$hdH+%( …¸ HƒÄxD‰à[]A\A]Ãf D H‹MH‹U 1ÿ1ÀH5íèb A¼êÿÿÿè ÷þÿëš „ H‹|$ ¾+ èñmÞÿI‰ÄH…À„ H‰ÇHL$ HT$(1ÀH5 ‡b èz[ÞÿƒøtuL‹d$H5³†b HÇD$( L‰çèøiÞÿ…À…À ÆD$HE1äH‹D$ H‹T$L‰áH‰ïLD$0¾ÿÿÿÿH‰D$PèôòÿÿH‰I‰ÄH…À„¥ H= ðÿÿ‡© E1äéãþÿÿHcD$ A€< …{ÿÿÿAÆ$ L‹l$H5&†b L‹d$(L‰ïèoiÞÿ…Àt#H5W†b L‰ïè\iÞÿ…ÀtÆD$H éfÿÿÿf D ÆD$HM…äuKE1äéNÿÿÿf D L‰çH5†b E1äè iÞÿ…ÀuÂÆD$HëÕ è›nÞÿD‹ A÷ÜéBþÿÿè‹nÞÿA÷ÜD‰ ëëH‹U H5Àçb 1ÿ1ÀA¼êÿÿÿè‰õþÿéþÿÿèYÞÿff. „ @ ó úHƒìHA‰ñfïÀ‰ÖdH‹%( H‰D$81ÀH‰ÊL‰ÁI‰àD$HÇD$( HÇ$0 DˆL$D$è¡ñÿÿH‹T$8dH+%( uHƒÄHÃè—XÞÿ € ó úAWI‰ÏAVA‰öAUI‰ÕATUH‰ýSL‰ËHì8 L‹OpdH‹%( H‰„$( 1ÀH…Ût`H‹ Hƒù†# HQÔHC,H…Ò~FHÙë HƒÀH9Èt7€8 tòH„b H5|±b 1ÿ1Àè{ôþÿèVmÞÿE1äÇ é© „ ‹Ex…Àˆ| M…ítÕ¾/ L‰ïL‰D$L‰L$è^ÞÿL‹L$L‹D$H…ÀI‰Ä„³ M‹¡˜ Iü ðÿÿ‡´ M…ä„Þ 1ÀH…Ût Hƒ;vH‹CHƒìM‰ÁL‰éD‰òPL‰çM‰øH‰îèy^ ZYI‰ÄH…À„Û H= ðÿÿ‡ H‹„$( dH+%( …x HÄ8 L‰à[]A\A]A^A_à Hƒb H5"°b 1ÿè{óþÿéûþÿÿf D HL$ º L‰ïL‰D$H‰ÎL‰L$H‰L$è ÿÿH‹L$L‹L$…ÀL‹D$…§ I‰Íé ÿÿÿ D L‰ÏL‰D$L‰L$è–\ L‹L$L‹D$H= ðÿÿI‰˜ ‡± I‰ÄéëþÿÿèËkÞÿ‹ …À¸ LEàéÿÿÿè´kÞÿH‹U 1ÿE1äÇ H‰ÃH5 Üb 1Àè´òþÿÇ éêþÿÿf „ è{kÞÿI‰ÀD‰à÷ØA‰ ë¥H‹U A‰À‰D$L‰éH5éàb 1ÿ1ÀèpòþÿèKkÞÿD‹T$A÷ÚD‰éœþÿÿè6kÞÿA÷ÜD‰ E1äé‰þÿÿH‰D$è kÞÿH‹T$÷Ú‰éqþÿÿè»UÞÿff. „ ó úAUH5b‚b ATUH‰ýSH‰ÓHƒì(L‹odH‹%( H‰D$1ÀHÇ$ HÇD$ L‰ïHÇD$ è eÞÿ…Àu3HÇ A‰ÄH‹D$dH+%( …Ú HƒÄ(D‰à[]A\A]à € 1ÀHL$H‰âL‰ïLD$H5Ób è*VÞÿƒøtEL‰êH5Ûãb 1ÿ1ÀèbñþÿA¼êÿÿÿH‹<$èCQÞÿH‹|$è9QÞÿH‹|$è/QÞÿéyÿÿÿf. „ L‹D$H‹L$E1ÉH‰ïH‹$¾ÿÿÿÿèüÿÿH‰I‰ÄH…ÀtH= ðÿÿw E1äëžf. „ èËiÞÿD‹ A÷Üë‡ è»iÞÿA÷ÜD‰ ëëè^TÞÿff. „ ó úAWfïÀAVAUI‰ýATI‰ôUSH‰ÓHìX dH‹%( H‰„$H 1ÀD$HÇD$ H…ÉthL‹Iƒø†û IPðHAH…ÒŽ Jë @ HƒÀH9Єû €8 tîH¥€b H5(b 1ÿ1Àè'ðþÿèiÞÿE1öÇ éš @ 1ÀH‰ÞL‰çH‰D$èÎÿÿHcè…íˆÃ HT$@1À¹ A¹ H‰×Ht$0A¸ÿÿÿÿºÿÿÿÿóH«¿* H‰l$8H¸ ˆ H‰D$01Àè«PÞÿ‰Å…Àˆá HT$‰îL‰ïèrÊÿÿI‰ÆH…À„6 H= ðÿÿ‡’ H‹„$H dH+%( …Ž HÄX L‰ð[]A\A]A^A_Ãf D Iƒø†.ÿÿÿH‹Aé'ÿÿÿ D L´$À º€ ‰ïL‰öè)4 H‰ÙL‰â1ÿI‰ÀH5Çáb 1Àè ïþÿL‰ö‰ïº€ ÷Ýèÿ3 I‹U I‰ØL‰áI‰ÁH5#âb 1ÿ1ÀèÒîþÿE1öèªgÞÿ‰(éIÿÿÿ è›gÞÿL´$À º€ D‹8L‰öD‰ý÷݉ïè¬3 1ÿH‰ÙL‰âI‰ÀH5’áb 1ÀèƒîþÿE…ÿŽÙþÿÿéuÿÿÿ D L‰ÁHÔ~b H5ÿªb 1ÿèXîþÿé,þÿÿ è+gÞÿD‹8I‰ÂE…ÿ„Âþÿÿ‰ïL‰T$E1öè½OÞÿD‰ÿº€ H´$À ÷ßè&3 I‹U I‰ØL‰áI‰ÁH5’áb 1ÿ1ÀèùíþÿL‹T$E‰:érþÿÿ @ èÃfÞÿE‰÷A÷ßI‰ÂD‰8ëè`QÞÿó úAVAUATI‰üUH‰ÕSH‹_HÇ €;tu €{p„¤ H5* H‰ßèå`Þÿ…Àu[]A\A]A^à „ H‰ßè˜IÞÿI‰ÅH…À„É €;tu€{puy€{/usLp¾/ L‰÷è*WÞÿH…À„Œ Æ 1ÉL‰çHPL‰öèmüÿÿL‰ïH‰E H‰ÃèMÞÿH…Ût9Hû ðÿÿwH[1À]A\A]A^à D ¶C…À…Pÿÿÿ[]A\A]A^à Mu ë‹fè»eÞÿ‹ ÷Ø[]A\A]A^Ãf D è£eÞÿI‰À‰Ø÷ØA‰ ÷ØëÞL‰ïèLÞÿ¸êÿÿÿéÿÿÿ¸ôÿÿÿéÿÿÿf „ ó ú1ÉéÅûÿÿ D ó úAVAUATUSH‰ûHì dH‹%( H‰„$ˆ 1ÀH…ÿ„í ‹ox…툲 I‰õ¿ ¾ èq`ÞÿI‰ÄH…À„Ù Hîãþÿ‰îL‰ïI‰$è࣠…Àx4A‰D$H‹„$ˆ dH+%( …Ÿ HÄ L‰à[]A\A]A^à D è³dÞÿL‰çE1äD‹0H‰Åè²KÞÿH‰æº€ D‰÷÷ßèÀ0 H‹L‰é1ÿI‰ÀH5nßb 1Àè—ëþÿD‰u ëŠèldÞÿÇ H‰ÅH‹H5¹¢b 1ÿ1ÀE1äèmëþÿÇE éZÿÿÿè<dÞÿÇ H‰ÅëÎèÜNÞÿè'dÞÿÇ é5ÿÿÿff. „ ó úAWA¿ AVAUL-Ù4i ATL%S‡b UH‰ýSH‰ÓHƒìHÇ L‹wL‰æL‰úL‰÷è»LÞÿA‰Ä…ÀuDC¶>„Àt$</u7H‰ïKt>èJþÿÿH‰H‰ÅH…ÀtGH= ðÿÿwOHƒÄD‰à[]A\A]A^A_à D IƒÅHu4i L9èt@M‹e L‰çè$QÞÿI‰Çë† € èScÞÿD‹ A÷Üë´ èCcÞÿA‰ìA÷ÜD‰ ëè „ H‹U L‰ñH5RÞb 1ÿ1ÀA¼êÿÿÿè3êþÿéwÿÿÿff. „ ó ú1öée$ÿÿ D ó úéW$ÿÿ € ó ú1öéE$ÿÿ D ó ú1ÉHÖ éþÿÿff. „ ó ú1ÉHEzb éÞÿÿff. „ ó ú1ÉH+zb é¾ÿÿff. „ ó úHì¸ fïÀdH‹%( H‰„$¨ 1ÀD$XD$hfoT$`D$xfo\$p„$ˆ fo¤$€ HÇ„$˜ fo¬$ HÇD$PP foL$P)T$) $)\$ )d$0)l$@H…Ò„ý L‹Iƒø† IHàHB H…É~CJ ë D HƒÀH9Èt/€8 tòHOyb H5´¥b 1ÿ1Àè³èþÿèŽaÞÿÇ 1Àëi @ Iƒøvz‹J‹B …ö„ …Àt …Ét H‹H5úÜb 1ÿ1Àèqèþÿë¼ € Iƒø vPL‹B‰D$ ‰L$$L‰D$(‹BH‰áHÝxb ‰D$è[ÿÿH‹”$¨ dH+%( u]Hĸ ÃIƒøwT…öt1À1ɉD$ ‰L$$Iƒø w³1Àë²…öuøH‹H52Üb ésÿÿÿ D L‰ÁHjxb H5w¤b 1ÿèÐçþÿéÿÿÿèVKÞÿ‹B …ötÃ1Éë©ff. „ ó úHì¸ fïÀdH‹%( H‰„$¨ 1ÀD$XD$hfoT$`D$xfo\$p„$ˆ fo¤$€ HÇ„$˜ fo¬$ HÇD$PP foL$P)T$) $)\$ )d$0)l$@H…Ò„ý L‹Iƒø† IHàHB H…É~CJ ë D HƒÀH9Èt/€8 tòH€wb H5Ô£b 1ÿ1ÀèÓæþÿè®_ÞÿÇ 1Àëi @ Iƒøvz‹J‹B …ö„ …Àt …Ét H‹H5Ûb 1ÿ1Àè‘æþÿë¼ € Iƒø vPL‹B‰D$ ‰L$$L‰D$(‹BH‰áHwb ‰D$è{ÿÿH‹”$¨ dH+%( u]Hĸ ÃIƒøwT…öt1À1ɉD$ ‰L$$Iƒø w³1Àë²…öuøH‹H5RÚb ésÿÿÿ D L‰ÁH›vb H5—¢b 1ÿèðåþÿéÿÿÿèvIÞÿ‹B …ötÃ1Éë©ff. „ ó úATI‰üH‰×USHì° dH‹%( H‰„$¨ 1À…ö•ÂH…ÿ•À8Â… Aƒ¼$€ …6 ‰õ…ö„¬ HÇ„$˜ fïÀD$XD$hfoT$`D$xfo\$p„$ˆ fo¤$€ fo¬$ HÇD$PP foL$P)T$) $)\$ )d$0)l$@è‹ÿÿ‰Ã…Àyeèà]Þÿ÷Û‰1ÀH‹”$¨ dH+%( … HÄ° []A\à € H‹„$¨ dH+%( uzHÄ° L‰ç1ö[]A\éø ÿÿ „ H‰áHJub ‰îL‰ç‰D$ è¨ ÿÿëŒf D I‹$H5EÙb 1ÿ1ÀèläþÿèG]ÞÿÇ 1Àé`ÿÿÿf. „ I‹$H5eÙb ëÎèÎGÞÿff. „ ó úAUfïÀATUSH‰ûHì8 dH‹%( H‰„$( 1ÀD$XD$hfoT$`D$xfo\$p„$ˆ fo¤$€ HÇ„$˜ fo¬$ HÇD$PP foL$P)T$) $)\$ )d$0)l$@H…öthH‹Hƒù† HQìHFH…ÒŽÒ Hë @ HƒÀH9Є» €8 tîHtb H5H b 1ÿ1ÀèGãþÿè"\ÞÿE1äÇ ëa € 1À‰D$H…Û„= ‹kx…íˆ ¾ ¿ èGWÞÿI‰ÄH…À„, HÄÚþÿ1öH‰á‰ïI‰$º 诛 …Àx{A‰D$H‹„$( dH+%( …ë HÄ8 L‰à[]A\A]Ãf D 1ÀHƒùvH‹FH‰D$Hƒù†]ÿÿÿ‹FéWÿÿÿ D H6sb H5Ÿb 1ÿ1Àèiâþÿé ÿÿÿ @ è;[ÞÿL‰çE1äD‹(H‰Åè:BÞÿH´$ º€ D‰ï÷ßèC' H‹H5‘×b 1ÿH‰Á1Àè âþÿD‰m é>ÿÿÿèïZÞÿÇ H‰ÅH‹H5<™b 1ÿ1ÀE1äèðáþÿÇE éÿÿÿè¿ZÞÿÇ H‰ÅëÎè_EÞÿèªZÞÿÇ ééþÿÿff. „ @ ó úU1öH‰ÕSHƒìèlýÿÿH‰E H…ÀtH‰ÃH= ðÿÿw(HƒÄ1À[]à € èSZÞÿ‹ ÷ØHƒÄ[]à „ è;ZÞÿI‰À‰Ø÷ØA‰ ÷ØëÞff. „ fó úAUfïÀATUH‰ýSH‰óHì8 dH‹%( H‰„$( 1ÀD$XD$hfoT$`D$xfo\$p„$ˆ fo¤$€ HÇ„$˜ fo¬$ HÇD$PP foL$P)T$) $)\$ )d$0)l$@H…öteH‹Hƒù†8 HQèHFH…Ò~KHñëf D HƒÀH9Èt7€8 tòH=qb H5\b 1ÿ1Àè[àþÿè6YÞÿE1íÇ éÀ „ H…í„m D‹exE…äˆ0 ¾ ¿ è[TÞÿI‰ÅH…À„U HØ×þÿI‰E H…ÛtWH‹Hƒø v6‹S‰T$ Hƒøv1‹S ‰T$$Hƒøv,‹S‰T$(Hƒøv'‹Cë$f. „ ÇD$ ÇD$$ ÇD$( 1À1öH‰áº- D‰ç‰D$,è`˜ …ÀxFA‰EH‹„$( dH+%( …Ç HÄ8 L‰è[]A\A]ÃH+pb H5ò›b 1ÿèKßþÿéëþÿÿè!XÞÿL‰ïE1íD‹ H‰Ãè ?ÞÿH´$ º€ D‰ç÷ßè)$ H‹U H5®Ôb 1ÿH‰Á1ÀèßþÿD‰#érÿÿÿèÕWÞÿÇ H‰ÃH‹U H5!–b 1ÿ1ÀE1íèÕÞþÿÇ éBÿÿÿè¥WÞÿÇ H‰ÃëÎè•WÞÿÇ é"ÿÿÿè5BÞÿ D ó úATSHƒìdH‹%( H‰D$1ÀH‹GHÇ$ H…ÀtDH‹H0H…Ét;H‹pH‰âÿщÅÀu<L‹$$M…ätCH‹D$dH+%( u@HƒÄL‰à[A\à „ è WÞÿE1äÇ _ ëÍèûVÞÿ÷ÛE1ä‰ë¿fèëVÞÿÇ _ ë°èŽAÞÿff. „ ó úATUSHƒìdH‹%( H‰D$1Àƒ0ÇD$ …Ò ‹oH‰ûƒýÿ„à ¾( ¿ èäQÞÿI‰ÄH…À„Ö H‹Ch‰ïHt$1ÉH‹PèÂn ‰Å…ÀuLHuËþÿ‹{I‰$öCA uQA‰|$AÇD$ ÿÿÿÿH‹D$dH+%( … HƒÄL‰à[]A\Ãf. „ öCA tJƒøðuEH Ëþÿ‹{I‰$1ɺ, 1öèÙ• ‰Å…Àx#A‰D$‹CA‰D$ ëš @ èËUÞÿE1äÇ ë†L‰ç÷ÝE1äèÃ<Þÿè®UÞÿ‰(émÿÿÿèR@ÞÿèUÞÿÇ éXÿÿÿfó úUSHƒìdH‹%( H‰D$1Àƒ~0ÇD$ uaH‹H‰ýH‰ó€¸˜ tF‹E …ÀxHH‹Ch‹{1ÉHt$H‹Pè˜m Pƒâït0H‹T$dH+%( u;HƒÄ[]Ãf „ €¾‘ u±¸êÿÿÿëЋs‹}1Òèƒ} …Àx¿‹C‰E 1Àëµè?Þÿó úH…ÿ„‹ ATUH‰ýSHÿ ðÿÿwsH‹0H…ÿt=‹E@1Û…À~/L‹$ßM…ät ‹}HIt$(èÊo H‰ïL‰æèŸÿÿH‹}0HƒÃ9]@Òè;Þÿ‹}D…ÿyH‹}8è};Þÿ[H‰ï]A\éq;Þÿè =Þÿëãf „ []A\à à € ó ú‹GDà „ ó úAV‰ñAUATI‰üUS‹W@H‹w8‹Dè GÞÿ…ÀxlA‰ÆtXH˜1íL,@IÁåëf „ HƒÅ L9ít8I‹D$8I‹t$(I‹|$ H‹T(ènÿÿ‰Ã…Àt؉ÂH5·Ðb 1ÿ1ÀèÖÚþÿA‰Þ…Ûx/[D‰ð]A\A]A^à è›SÞÿ[]D‹0A\A]A÷ÞD‰ðA^Ãf „ è{SÞÿ‰Ú÷Ú‰D‰ð[]A\A]A^Ãf „ ó úHcG@à € ó úHƒìHcG@H9ðvH‹G0H‹ðH…Àt‹@ HƒÄÃè%SÞÿÇ ¸êÿÿÿëéèSÞÿÇ ¸þÿÿÿë×f D ó úHƒì9w@~%H‹G0HcöH‹ðH…Àt'H‹@H‰H‹G(H‰1ÀHƒÄÃèÉRÞÿÇ ¸êÿÿÿëéè·RÞÿÇ ¸þÿÿÿë×f. „ ó úHƒìHcG@H9ðv H‹G0H‹ðH…Òt&H‹w(H‹ HƒÄé ÿÿèlRÞÿÇ ¸êÿÿÿHƒÄÃèWRÞÿÇ ¸þÿÿÿëéf. „ ó úAUATUSHƒì‹G@…À~5H‰ý1Ûf D H‹E0H‹ØH…ÒtH‹u(H‹} è¦ÿþÿA‰Ä…Àu HƒÃ9]@ÖE1äHƒÄD‰à[]A\A]à D ‰Á1ÿ1À‰ÚH5ùÎb èìØþÿE…äyÔèÂQÞÿD‰â÷Ú‰HƒÄD‰à[]A\A]Ãff. „ fó úAWAVAUATUSHƒìdH‹%( H‰D$1ÀÇ$ ÇD$ H…ÿ„& …öˆ L‹pH‰ýA€¿˜ … I‰Ô…ötrH…Òu5‰·˜ E1íH‹D$dH+%( …F HƒÄD‰è[]A\A]A^A_Ãf D …öt4H‰×‰óèšÿÿ‰D$A‰Å…Àxe‹$D‰” E1퉘 ‰… ë @ M…䄇 Iƒ¿0 tM‹•„ H‰áL‰æL‰ÿLD$èÔ6ÿÿA‰Å…Àu D‹l$1Ûë¥ @ ‰Vÿÿÿè…PÞÿD‰ê÷Ú‰éEÿÿÿf „ Iƒ¿ u©èqû I‰‡0 H‰ÃH…Àt(H= ðÿÿwbL‹}pë‡ @ è;PÞÿA½êÿÿÿÇ éöþÿÿè%PÞÿ‹I‰ÆA‰ÝA÷Ý…ÛtÌD‰êH5|Íb 1ÿ1Àè#×þÿILJ0 …ÛŽ¼þÿÿA‰ é´þÿÿèãOÞÿ÷Û‰I‰Æëºè…:Þÿ D ó úAVI‰þAUL-Ügb ATI‰ÔUH‰õSHƒì dH‹%( H‰D$1ÀHÇ Ç ¶ÇD$ÿÿÿÿ„À…Ä éh HL$ HT$L‰îL‰÷I‰ÉLD$1Àè);ÞÿPÿƒú‡ ‹T$ƒø„° ‹L$…Òˆ´ 9ʬ ƒÁH‹} Hcñè3ÞÿH‰ÃH…À„ Ic<$‹T$H‰E 1ö)úHÇHcÒè¦:ÞÿHcD$‹T$¾ )ÂH<ƒÂHcÒè‡:Þÿ‹D$ƒÀA‰$HcD$ IÆA¶„Àt<,t< …8ÿÿÿA¶FIƒÆ„ÀuçA‹$…À„„ E1äë<f‰T$‰Ñ…Ò‰VÿÿÿfM‰ðH56Ìb 1ÿ1ÀèÕþÿA¼êÿÿÿH‹} èn5ÞÿHÇE H‹D$dH+%( uSHƒÄ D‰à[]A\A]A^Ãf D ‰ÁL‰òH5¼Ëb 1ÿ1ÀA¼êÿÿÿè5Õþÿë¬H5fb 1ÿ1ÀA¼êÿÿÿè Õþÿë¥A¼ôÿÿÿëŒèž8Þÿff. „ ó úAWAVI‰ÖAUI‰õ¾ ATI‰üUSHì˜ dH‹%( H‰„$ˆ 1ÀèÅTÞÿ…ÀxqI‰ç‰Çº€ ‰ÅL‰þèMEÞÿ‰ïH‰Ãè36Þÿ…Û~wƒû‡œ L‰îHcÛL‰òL‰ÿÆ è‘ýÿÿA‰ÅH‹„$ˆ dH+%( …‹ HĘ D‰è[]A\A]A^A_Ãfè+MÞÿL‰âH5Ëb 1ÿD‹(1ÀA÷ÝD‰éè/Ôþÿë¯ D A½êÿÿÿt èûLÞÿD‹(A÷ÝD‰éL‰âH5Ëb 1ÿ1ÀèÿÓþÿé|ÿÿÿL‰âH5 Ëb 1ÿ1ÀèçÓþÿA½ùÿÿÿé^ÿÿÿèg7Þÿ € ATH= Ëb SHƒì(dH‹%( H‰D$1ÀHT$ Ht$è£þÿÿA‰Ä…Àu\‹T$ H‹|$1Û…Ò~ ƒêH‰øHTf€8AƒÜÿHƒÀH9ÐuðD‰ãèX3Þÿ‰ l H‹D$dH+%( u"HƒÄ(D‰à[A\à € yÜèLÞÿD‰â÷Ú‰ëÎè»6Þÿff. „ ATSH‰ûHƒìD‹%¯ l E…ä~2H‹SD‰á1ÀH5ÂÊb ¿ èðÒþÿD‰c<E1äHƒÄD‰à[A\Ãf D èÿÿÿA‰Ä…ÀyÂH‹S‰ÁH5?Êb 1À1ÿè¶ÒþÿHƒÄD‰à[A\Ãff. „ AVfïÀAUE1íATA‰ÔUH‰ýSH‰ó1öHìÀ dH‹%( H‰„$¸ 1ÀD$HÇD$( D$HÇ$0 è ÿÿ„ÀtL‹k‹C(D‹S0‰D$,‹C@‰D$ ‹CD‰D$(H‹ƒ˜ H‰D$ Aƒú„ H‹½ H…ÿtè„À …À‰ D‹S0ABôƒø†# Aƒúw$¸ñÇL£ÐsHÇD$ ÇD$ HÇCL H‹½ D‹C<‹K8D‹[4H…ÿ„– ¸ÿÿÿÿE„䄘 PE‰ÁL‰êA‰ÈD‰ÖD‰ÙLt$AVè ÷ D‹cL‰ôE…䈬 ‹C0ƒè ƒø†Ý ‹sE1öD9æt D‰çè*<Þÿ…Ày è!JÞÿD‹0A÷ÞD‰çèÃ2ÞÿH‹„$¸ dH+%( … HÄÀ D‰ð[]A\A]A^Ãf „ H‰ØH+EhHÁøiÀÍÌÌÌéRÿÿÿf. „ H‹½ èT¿ ‰D$H‹CLH‰D$ éÆþÿÿf‹D$ D$u ‹C0ƒè ƒø†ç E‰æélÿÿÿ € èsIÞÿHt$0º€ D‹ A÷ÜD‰çè‹ H‹SE‰à1ÿH‰ÁH5Èb 1ÀèaÐþÿ‹K8‹S4M‰ñHÇD$ ‹{0L‰îHÇCL D‹C<ÇD$ èðU A‰Ä‹C0ƒè ƒø†þ E‰æE…äˆßþÿÿ‹sE1öD9æ…±þÿÿéËþÿÿf D ‹CTH‹½ ‰D$H…ÿ„ þÿÿè\¾ …ÀˆØýÿÿéïþÿÿ € H‹spH…ö„ƒ ƒ~0„Á º H‰ïèýÿÿA‰Æ…À…ñ H‹CpD‹S0‹@‰C,…ÀyZé—ýÿÿfH‹{pH…ÿ„þÿÿHƒ½ tÇGÿÿÿÿèMÈþÿH‹{pE‰æèA/ÞÿHÇCp E…ä‰.ÿÿÿéþÿÿ ‹C,…ÀˆSýÿÿ‰D$é9ýÿÿ @ H‹{pH…ÿu¤éôþÿÿfI‰æD‰ÚL‰îD‰×M‰ñè¼T A‰Äéýÿÿ @ ‹F<…À…4ÿÿÿH‰÷è½ûÿÿA‰Æ…À…ŸýÿÿH‹spéÿÿÿf „ H‹{pH…ÿ…@ÿÿÿéþÿÿf D H‹S‰ÁH5‹Æb 1ÿ1Àè’ÎþÿéZýÿÿè2Þÿ „ AWAVAUATUSHì dH‹%( H‰„$ 1ÀHƒp „‰ ÇD$ I‰ü1ÀL€IÁâMT$hE‹BXM‰ÖE…À… A€¾’ „& Aƒ~0„ 1Ûëgf. „ A‹NI‹V¿ 1ÀH5òÇb èåÍþÿIƒ¾ˆ „û A€¾ …í 1öL‰÷è¿YÿÿA‰Å…À„Ø ƒóƒøï”À Äà I‹¾ˆ H…ÿtlèBf ‰Å…À‰À ècFÞÿD‹(Aƒý„V H¬$€ º€ D‰ïH‰îèn I‹–ˆ 1ÿH5&Æb H‰Á1ÀèDÍþÿE…í…B „Ût A‹v…öˆÉ A€¾‘ … ÿÿÿ1ÒL‰öL‰çèpúÿÿA‰Å…À…X A‹NI‹V¿ 1ÀH5/Çb èêÌþÿA‹nX…í…N A‹Ž€ …É„êþÿÿAƒ~0„ßþÿÿˆ\$I‹~x1ÒL|$ ÇD$ Ll$L‰óH½ÍÌÌÌÌÌÌÌëkf „ L‰ñH‰ÞI+L$hI+t$hHÁùHÁþ¯Í¯õèm H‹SD‹L$ ¿ 1ÀM‹F‹L$H5vÇb èIÌþÿH‹{x‹D$P‰T$;“€ ƒ¦ ‰ÐL‹4ÇM…ötÞA‹FI‹¼$ ‰D$ H…ÿ…zÿÿÿ‹{1ÉL‰úL‰îè:] …Àt‰èÑDÞÿM‰÷HƒìI‰Þ‹(¶\$1ÀH5·Æb I‹VM‹G1ÿA‰íA÷ÝAUD‹L$,‹L$(è·ËþÿXZ…íŽÈýÿÿM‰÷L´$€ º€ L‰öD‰ïè¢ I‹WE‰è1ÿH‰ÁH5Çb 1ÀèxËþÿD‰ïè0êþÿ‹D$…ÀtDH,€I‹T$h1ÛHÁåf „ H‹x…ÿxèÐ,ÞÿI‹T$hHHà Ç@ÿÿÿÿH9ëuÔH‹„$ dH+%( … HÄ D‰è[]A\A]A^A_à „ A‹~<…ÿ…ÖüÿÿL‰÷è¼÷ÿÿA‰Å…À„Ãüÿÿé ÿÿÿ @ Ll$ 1À¹ ÇD$ X L‰ïHT$ L‰îóH«‰ïè¿€ …À„é èrCÞÿ‹8I‰Çƒÿ„Ä M‰÷L´$€ º€ L‰öè| ‰êH5kÃb 1ÿH‰Á1ÀèWÊþÿI‹—ˆ H5‰Ãb 1ÿ1ÀA½êÿÿÿè:Êþÿ‰ïèÃ+Þÿ I‹WH5ÍÃb 1ÿ1Àè Êþÿéuþÿÿ € ¾ L‰çèÓÿÿ„À…ÔûÿÿAƆ’ I‹VH5`Âb ¿ 1ÀèÜÉþÿƒD$‹D$I;D$p‚„ûÿÿE1íéœþÿÿL‰î‰ïè¦Êþÿ…À…¥ A‹F09D$ „@ M‰÷L´$€ é9ÿÿÿI‹¼$ I‹V`ÇD$ H…ÿtwL‰öI+t$hA‹N8ƒíI½ÍÌÌÌÌÌÌÌHÁþA¯õèaÿ ƒý‡jüÿÿL‰öI+t$hI‹¼$ HÁþA¯õè[ éHüÿÿf D I‹–ˆ H5ºÁb ¿ 1ÀèÉþÿéÆûÿÿA‹~1ÉHt$ è0Z …À…8 ƒíƒý‡þûÿÿA‹~èƒ^ …À„íûÿÿè¦AÞÿH¬$€ º€ D‹(H‰îA÷ÝD‰ïè¸ I‹VH5EÃb 1ÿH‰Á1Àè‘Èþÿé @ I‰Þ¶\$èk(ÞÿIÇFx Adž€ é~úÿÿ A‹F49D$(…²þÿÿA‹F89D$,…¤þÿÿA‹F<9D$0…–þÿÿA‹F@9D$4…ˆþÿÿI‹†˜ H9D$p…vþÿÿL‰÷‰îè<ÿÿ‰ïA‰Åè’)ÞÿE…í„É M‰÷L´$€ é¹ýÿÿf „ I‹Žˆ I‹VE‰è1ÿH5)Ãb 1ÀM‰÷è¿ÇþÿL´$€ éüÿÿfè‹@ÞÿH¬$€ º€ D‹(H‰îA÷ÝD‰ïè I‹VH5òÁb 1ÿH‰Á1ÀèvÇþÿE…í‰úÿÿM‰÷I‰îéÀûÿÿI‹VH5/Áb 1ÿ1ÀM‰÷A½þÿÿÿL´$€ è=Çþÿé–ûÿÿ „ AƆ I‹–ˆ H5šÀb 1À¿ èÇþÿéÎùÿÿM‡÷A‹>é}üÿÿè‰*ÞÿM‰÷A÷ÝI‰îé»üÿÿff. „ AWAVAUATUSHìx dH‹%( H‰„$h 1ÀH…ÿ„ . ¶‡˜ I‰þˆ$„À…ö- H‹¿ H…ÿ„ A‹NpA‹V`1öèOç Iƒ¾ HÇ„$Ð · HÇ„$Ø • „ë I‹†€ H‰D$ A‹† …À„œ HÇD$ Ic–” …ÒxH’HÁâIVhH‹J`H‰L$…ÀŽ ÆD$ 1íL-SM ÆD$ é· D H5øVb L‰ÿè19Þÿ…À„‰ H5öVb L‰ÿè9Þÿ…À„™ H5ôVb L‰ÿè9Þÿ…À„ º H5òVb L‰ÿèg'Þÿ…À…9( €{! „/( E1ÿIcôL‰úHt$H‰ßèÛþÿ…À…6 H‹SL‰ù¿ H5äÂb èOÅþÿHƒÅA9® ŽV# H‰ëHÁãIžˆ ‹ƒø„¥ L‹{ƒø…Ó$ º L‰îL‰ÿD‹c4èÔ&Þÿ…À… ÿÿÿÆD$ë¦1ÛH- Åb …À~F „ H‰ØHÁàI†ˆ €x u €x! H‹P„ê& H‰î¿ 1Àè¯ÄþÿHƒÃA9ž Â1öë(f D ‹EX…Àt¾ L‰÷èTÿÿ„Àue@ÿûÿÿH‰îL‰÷è [ÿÿH‰ÅH…ÀuÎHÇD$ Iƒ~p „S L‰t$ë H‹L$HƒD$H‹D$H;Apƒ, H‹D$H‹L$H€HÁàHAhƒx0H‰D$ uÅH‹L$ H‹D$H‹IhL‹¸ H‹˜0 ‹q L‰ÿH‰L$`L‰|$è\§ L‰ÿ‹0H‰D$(è=Æ º H‰ßH‰ÆI‰Äè» A‰Ç…Àˆ× ‰ÆH‰ß‰„$ˆ L¬$à è§ Hƒì¹€ L‰ïATH‰ÅL ØTb 1ÀLÍgb º ¾€ èÖBÞÿA^A_ƒø‡ó% º L‰îH‰ß詺 A‰Ç…Àˆž ‰ÆH‰ßè´¦ ·PI‰ÆLh …Ò„ ‹Œ$ˆ 1Àëf D ƒÀIƒÅ 9Єî A;MuëL‹d$ H‹L$`E‰ù1ÀD‹„$ˆ H5ÝÃb ¿ ‹I I‹T$èËÂþÿA‹vE‰|$T¿ A‰t$8èó6ÞÿH‹L$`H‰D$pH‰AH…À„Ó- H‹D$`H‹@H‰D$xA‹EÁ艄$Œ H‰„$€ H‹D$(fƒx Lh „ þÿÿHE Ç$ H‰D$0H„$˜ HÇD$H H‰D$hf D A‹u H‹|$èšÄ fƒ} I‰Ç„Ì L‹t$0E1äëf·EAƒÄIƒÆ A9Ä« A‹6H‰ßè`Ä L‰þH‰Çè55Þÿ…ÀuÑH¹«ªªªªªªªL‰ðH+D$0HÁøH¯ÁH‰D$PH‹D$(‹P…Òy A€} …š D‹eE…äy‹D$PHD@€|… …} A‹FA‹uH‹T$hH‹|$ÁèE‹e‰D$\è¬ÿþÿA‹vH‰ßAÁìH”$ H‰D$@H‰T$8èŠÿþÿL‹D$@H‹T$8D¶HE¶@D‰ÁD1Éƒá …è Aƒà fAƒø…ð H‹L$`H‹t$HH‹ L‹4qM…ö„ ‹pH‰ßè3ÿþÿ¶@ƒà fƒø …@ ‹L$\H‹t$HHƒìE‰á‹„$ M‹¿ ‹”$” A‰†” ‹D$XÊA‰†„ H‹D$hH‹@‰0H‹D$(H5Ãb H‹PQ1ÀL‰ùèÀþÿAZA[H‹D$(ƒ$IƒÅ ‹ $HƒD$H·@9Á‚#þÿÿéüÿÿf D H‹D$ L‰ù1ÿL‹t$H5Êb H‹P1Àè/ÀþÿIƒ¾ A¿¡ÿÿÿt%I‹¾ A¿¡ÿÿÿH…ÿt¾ÿÿÿÿè“® E…ÿ„œ I‹¾€ 1ÛèÜ ÞÿIƒ¾X Idž€ tL € I‹†H H‰ÝHƒÃHÁå‹|(èE!ÞÿI‹†H H‹<(èª I‹†H H‹|(è„ ÞÿI9žX w»I‹¾H èo ÞÿI‹¾0 èã© AƆ˜ Idž0 E…ÿ…œ H‹„$h dH+%( …‡* HÄx D‰ø[]A\A]A^A_à ‹´$˜ H‹|$è'° ‹´$ H‰ßH‰D$8è° L‹T$8L‰ÑH Áˆ I9Â…þ H‹D$ HƒìE‰áE‰ÐD‹t$dL‰ù¿ H5þÁb H‹P1ÀAVL‰T$Hè´¾þÿH‹T$HD‰÷D‰æH¼$ H´$ˆ H¼$€ è¼ÞÿAXAYéþÿÿ D‹K8¶ $¸ E…ÉDȈ $¶L$EȈL$é ùÿÿf „ èë& A‰ÇM…ÿ…½øÿÿH‹SH5D»b 1ÿ1Àè+¾þÿIƒ¾ „: I‹¾ A¿êÿÿÿH…ÿ…úýÿÿéþÿÿI‰ÎI‹¾8 I‹†( H…ÿ„X H…À„¡ ‹pT…ö„D 1öèýà I‰†@ H‰ÃH…À„²# H= ðÿÿ‡ ' 1ÒH5ežþÿH=Nžþÿè©0 H‰D$ H= ðÿÿ‡ý" I‹†( H‹HHH‰D$‹@TH‰ $HÈH9Áƒ HÇD$8 H‹D$H‹L$8I‹¾ H‹@X‹‰D$H‹$‹0西 H‰D$0H…Àt €8 … A¿êÿÿÿI‹¾@ 耧 Hƒ|$ Idž@ „ƒ H‹D$ Hƒx tJL‹l$ E1äI‹EJ‹ àH…Ût+ „ H‹kH…ítH‹} è® ÞÿH‰ïè¦ ÞÿH‹[H…ÛuÝIƒÄM9e w¾H‹|$ è‰0 E…ÿ… 1ÛIƒ~` H-"«þÿ„l @ H›H€I‹FXHЋBP…ÀtH‹zHHcðH‰éº è+ÞÿI‹v`HƒÃH9ÞwÈëI‹v`H…ö„! I‹FXH¶H’I‰ÂL Ðf D IcJPH…Ét:I‹RHH IM‹J8H<Ê € ƒ:uLcBC¶LÁƒáƒÉ@CˆLÁHƒÂH9×uÝIÂÈ M9Óu±1Û € H›HƒþH’•ÁH,ÐIc– H9Uu„É…À €}| „¶ H4¶H4¶H4ðfH9Pu „ÉtHÇ@0 HÈ H9ÆuãH‰êH‰îL‰÷èµÿÿ…À… H‰êH‰îL‰÷èo ÿÿ…À…w Iƒ¾ „& ¾ L‰÷èìÿÿ„À„ I‹¾ è(ž A‰ÅƒøŽù A¿ H‰\$D‰ûë @ ƒÃA9Ý„Ô I‹¾ ‰Þèž I‰Ä¶@ƒà fƒøuÖAƒ|$ ÿuÎI‹¾ A‹4$èæ© º H5Lb H‰ÇI‰Çè_ Þÿ…Àu£A‹t$I‹¾ èº ‹H‰ÊÁêƒâ fƒú … fƒù… I‹¾ ‹0è© L‹e H‰ÆL‰çèŽ-Þÿ…À…Nÿÿÿ‹ˆ …ɉ< A€ … L‰âH5[Ãb éÚûÿÿf D H‹\$Hc…ˆ …Àx H€H€I‹FXL$ÐIƒ|$0 „t I‹v`HƒÃH9Þ†‰ I‹FXéþÿÿfH‹U A‰Ç‰ÁH5À¾b 1ÿ1À觹þÿIƒ¾ „ŸùÿÿI‹¾ H…ÿ…|ùÿÿéùÿÿ @ M‹^`IƒÇM…Û„_ IƒûIc† I‹VXL‰t$•$E1ÒH‰l$ H‰ÅD‰l$(I‰ÕL‰d$M‰Ô‰\$0L‰ûM‰ßI9mu€<$ ufIƒÄIÅÈ M9üuäL‹|$L‹t$I‰ÙL‰ú1ÿ1ÀL‰ÉH5Ãb A¿þÿÿÿèí¸þÿIƒ¾ „åøÿÿI‹¾ A¿þÿÿÿH…ÿ…¼øÿÿéÊøÿÿ @ M‹u H‰ßL‰öè,Þÿ…Àu‡L‰êL‰öM‰âH‹l$ €z~ ‹\$0D‹l$(L‹d$L‹t$„U €z …K D‰•ˆ é„ýÿÿ @ L‰æH‰ïè=èþÿ…Àu(L‰âH‰îL‰÷è«ÿÿ…ÀuL‰âH‰îL‰÷èiÿÿ…À„UþÿÿA‰Çé‚þÿÿ¾ L‰÷èìÿÿD¶øé‘òÿÿL‹t$1ÿ1ÀM‰àH ZIb L‰âH5F¹b èñ·þÿIƒ¾ …ÆùÿÿA¿êÿÿÿéÞ÷ÿÿL‰âH5>¸b 1ÿ1ÀL‹t$èÀ·þÿéþÿÿ1ÛIƒ~p u ë9HƒÃI9^pv/H<›HÁçI~h€¿ tဿ‘ uØ1öHƒÃè FÿÿI9^pwÑL‰÷è³þÿ1ÿ1ÀI– H5å¿b èX·þÿE…ÿ‰ø÷ÿÿè*0ÞÿD‰ú÷Ú‰éç÷ÿÿL‹t$ H‹|$è ÞÿI‹v`Hƒ$H‹$HD$È H9Ƈð I‹† H‰D$H…À„p ¾ L‰÷è¾ÿÿ„À„ I‹v`1íE1íH…öu é× IƒÅHÅÈ L9î†À M‹fXIìA€|$ tÝIc† I9D$uÏHƒþtÉI‹¾ A¿ 觙 ‰$ƒø éD f. „ AƒÇD9<$„, I‹¾ D‰þè“™ ‹PH‰Ã‰ÐÁèƒà fƒø uÏfƒúuÉI‹¾ ‹3èk¥ I‹4$H‰Çèo)Þÿ…Àu«I‹v`IƒÅÇC HÅÈ L9î‡@ÿÿÿ¾ L‰÷è¿ÿÿ¾ L‰÷‰Ãè°ÿÿ¾ L‰÷A‰Äè ÿÿ¾ L‰÷A‰Åèÿÿ¾ L‰÷A‰Çè€ÿÿ¾ L‰÷ˆ$èpÿÿ¾ L‰÷‰ÅèaÿÿE„ät E„ÿt„ÛtE„ít@„,$t„À…m H„$ I‹¾ H‰ÆH‰D$8èô£ ‹´$ H‰ÇèEµ H‰ÅH…À„Ä Hý ðÿÿ‡Û I‹¾ ¾ » E1ÿèã ¾ L‰÷èÖÿÿ¾ L‰÷ˆD$ èÅÿÿ¾ L‰÷A‰Äèµÿÿ¾ L‰÷ˆD$è¤ÿÿ¾ L‰÷ˆ$è”ÿÿ¾ L‰÷ˆD$èƒÿÿ¾ L‰÷ˆD$(èrÿÿL‰t$ˆD$0ëV¶@ƒà fƒøt€|$ ufƒøtrfƒø„– €<$ „9 €|$ …~ A¶Eƒà fƒø …l AÇE ƒÃH‰ïèY— 9؆" ‰ÞH‰ï觗 I‰ÅE„ätˆ€|$ u¥¶@ƒà fƒøu˜H¸ AÇE I‰Eë¯E‹–x 1ÉI‹–p I‹¶h H‹|$E…Ò•Áè\Ÿ A‰Ç…Àt:E‹Ž E…ɉú E‹† E…À‰ê H ?Eb D‰ú1ÿ1ÀH5h¼b 苳þÿL‰÷èåÿÿA‰Ç…À…ÑùÿÿIƒ~` „¿ E1íë „ I‹v`IƒÅI9õƒò Iƒ¾ uåKD H€I‹FXL$ÐIƒ|$@ tÌI‹\$81íë HƒÃHƒÅI9l$@v±¶‰Âƒâ÷€ú…uä¨uà€{ uÚ‹Cƒøq*ƒøo~ÍIƒ¾ uÿ è‰Ûþÿ„ÀuµÇC ë¬ @ ƒèrƒøw Iƒ¾ u–¿ è\Ûþÿ„ÀuˆÇC- é|ÿÿÿ¾ L‰÷è_ÿþÿD¶øéíÿÿHÇ„$Ð · HÇ„$Ø • è™7 …À…Å ¿ E1ÉA¸ 1öL¬$Ð L%J<b L‰éL‰âè§; ‰Ç…ÀˆÏ è¸ÞÿIƒ¾0 …ÁëÿÿIƒ¾ …³ëÿÿL‰÷ètIÿÿ„À„£ëÿÿèçÕ I‰†0 H‰ÃH…À„c H= ðÿÿ†ëÿÿè³*Þÿ÷Û‰…Û„nëÿÿ÷ÛH5¨b 1ÿ1À‰ÚA‰ßè°±þÿIdž0 éù÷ÿÿL‹t$L‰áHëBb 1ÿ1ÀH5>²b è±þÿéÕ÷ÿÿIƒ¾ „tñÿÿI‹¾ H…ÿ…QñÿÿI‹¾ A‹VpA‹v`èªÓ A‰ÇéHñÿÿH…ö„)úÿÿHÇD$ HÇ$ „ L‹|$M~XIc† I9Gu Hƒþ…ÕùÿÿA€| „ÊùÿÿA‹wP1íE1í…ö~] „ I‹WHI‹G8HêHcJH È‹I‰Èƒø‡— H (0b HcHÈ>ÿàf D ¶Cƒàð<@…‡ AƒÅHƒÅE;oP|«Iƒ¾( I‹ž „GùÿÿIƒ¿ „9ùÿÿè“¡þÿ…À,ùÿÿA‹·€ º H øi 1À9òtƒÀƒø„ùÿÿ‹HƒÁ9òuêH˜HÃi HÁàH‹DH‰D$(H…À„ÝøÿÿE‹§¬ ¾ L‰çè8$ÞÿH‰D$H…À„6 E…ät:H‹L$M‹‡ 1ÒA‹¿¨ H‰ÈJ4¡f „ ‰ÑHƒÀúA‹L‰HüH9ÆuëH‰ß½ è¾’ ÇD$0 A‰ÅƒøŽQøÿÿL‰t$ A‰îL‰|$ë AƒÆE9õ„-øÿÿD‰öH‰ßèà’ I‰Ä¶@ƒà fƒøuØA‹4$H‰ßè„ž H5»@b H‰Çè…"Þÿ…Àu¹E‹|$H‰ßD‰þèa’ ‹PH‰Å‰ÐÁèƒà fƒø u•fƒúu‹uH‰ßè<’ H‰ÂH…À„xÿÿÿ‹x‰øÁèƒà fƒø …cÿÿÿH‹D$‹°¬ …ö„PÿÿÿE‹L$L‹D$1Àë HƒÀH9Æ„5ÿÿÿ‰ÁE9 €uëH‹D$¯ˆ¨ Hˆ H‰L$8„ÿÿÿE‹d$ ·ÿD9ç†þþÿÿIcÄ‹u H‰ßHÅ HÂH‰D$@H‰T$Hè“ H‹T$HH‰ßH…ÀH‰ÅHF?b ‹rHDè1Òèpìþÿ¶Pƒâ fƒúuj‹p1ÒH‰ßèVìþÿö@ „s ‹0H‰ßH‰D$Hè= H‹T$HH…ÀH‰ÇHó>b HDø¶Bƒà fƒø„î H‹L$‹‰€ ƒù„ ƒù„¹ H‹D$L‹L$(E‰àH‰éH5´b 1ÿH‹1Àè–þÿéþÿÿIƒ¾ I‹FhD‹b„ ¶CD‰cAƒÅHƒÅƒàƒÈPˆCE;oPŒwüÿÿéÇüÿÿfHcB¶SI‰ÄƒâHÁàI†ˆ ƒÊ €x ˆS„ ‹P4·@<AƒÅHƒÅ‰Sf‰CE;oPŒ'üÿÿéwüÿÿfHcBHÁàI†ˆ ƒ8„ú D‹`8E…ä„‹ €x „ ¶SAƒÅHƒÅƒâƒÊ0ˆS‹P4‹@0‰S‰C E;oPŒÆûÿÿéüÿÿ‹B CIƒ¾ I‹NhD‹b‰C „i ¶CD‰cAƒÅHƒÅƒàƒÈ`ˆCE;oPŒ~ûÿÿéÎûÿÿf „ H‹@(AƒÅHƒÅ‰CHÁè ‰C E;oPŒPûÿÿé ûÿÿ I‹A‰ÀD‰éH5Ȳb 1ÿ1ÀM‰üè ¬þÿI‹$¹êÿÿÿH5ܲb 1ÿ1Àèó«þÿéÃíÿÿIƒ¾ IcŽ” ¶S„ ƒâƒÊ`ˆS‹@4‰KAƒÅHƒÅ‰C E;oPŒÑúÿÿé!ûÿÿ @ L‹HI‹D‰é¿ H5Ò±b 1ÀAƒÅHƒÅ胫þÿAÄ€TwÇ… D‰cE;oPŒˆúÿÿéØúÿÿ IcÔH’HÁâHЀ¸’ „À ¶SAƒÅHƒÅƒâƒÊˆS‹@‰CE;oPŒ@úÿÿéúÿÿ IcÄH€HÁàHÁ€¹’ „Õ ¶CAƒÅHƒÅƒàƒÈ ˆC‹A‰CE;oPŒøùÿÿéHúÿÿ A‹ž A¿¡ÿÿÿ…Ûˆ H d³b D‰ú1ÿ1ÀH5~³b 衪þÿéõðÿÿ‰ÂH5“¦b 1ÿ1À芪þÿé$øÿÿHƒìÿpI‹E‰áD‰é1ÀAÄ@ÖDwH5U°b AƒÅHƒÅ¿ èSªþÿÇ… D‰cÇC… D‰c XZE;oPŒRùÿÿé¢ùÿÿ D Hƒìÿqë¡H‹ $H‹T$01À¿ H5 ³b ‹Kè ªþÿH‰ØH[‹H…É„“ E1íë+f „ H‹D$H‹ $AƒÅ‹PPH‰ÐHÓ‹QD9ê†> D‹AöÃ…5 Hct$AÁëL‰÷D‰Úè‰þÿI‰ÄH…À„ €x| t«D+X IcëH;h@ƒþ H‹@8º I‹|$HH‰D$A‹D$PpHcöH‰ðH÷âH‰Æ€Ö è¨ÞÿH…À„È IcL$PH‰ÊH IH ȃÂÇ ‰iH‰YI‰D$HI‹D$pA‰T$PHƒ¸ …"ÿÿÿI‹Ž D‰êH‰ÞL‰çL‹D$ LŒ$ L‰L$(èÿÿL‹L$(…À…ë H‹D$I‹<$E‰èH‰Ù‰êH4èè$ö …À„ÌþÿÿI‹$A‰ÇA‰ÁA‰èD‰éH5-b 1ÿ1À茨þÿékëÿÿ € H‹T$0E‰ØD‰é¿ H5!¬b 1Àèb¨þÿé}þÿÿH…ö„¦ H„$ D‰|$ 1íE1äH‰$IFH‰D$ D M‹nXIc† IíI9Eu Hƒþ… A€}| „> Iƒ¾ „À A‹MPM‹}p…ÉŽ° H‰è1ÛL‰d$L‰íM‰üI‰ÅI‰ßëƒø„/ IƒÇD9}P~vH‹UHKHÂHcZ‹HÁãIœ$ˆ ƒø„Æ ƒøuÁ‹BI‹¼$ IƒÇH‹4$Áà‰„$ H‹B‹P‰”$¤ ‹P‹@ ‰”$¨ ‰„$¬ è=Ñ D9}PŠL‰èL‹d$I‰íH‰ÅHƒìIExI‹M@I‹U8PE‹NPL‰îL‰÷L‹D$èäøþÿ^_…À…¥ I‹v`IƒÄHÅÈ L9æ‡ÂþÿÿD‹|$ H…öt:1Ûf D H›HƒÃH€I‹FXH,ÐH‹}Hè³ÞÿHÇEH ÇEP I9^`wÎ1ÛIƒ~p L¤$ H„$˜ „õÿÿD‰|$H‰Åë € I‹FpHƒÃH9؆í L›IÁâMVhM‰×E‹’€ E…ÒtÔAƒ0uÍIƒ¾ … Ç„$˜ I‹x1Àf D L‹,ÇM…ítZA‹Ex…ÀˆÌ ‰„$ A‹1ÉL‰âH‰îè;7 …À…Í I‹WM‹E ¿ 1ÀD‹Œ$ ‹Œ$˜ H5 ®b èÉ¥þÿI‹x‹„$˜ ƒÀ‰„$˜ A;‡€ rƒè–ÞÿI‹FpHƒÃIÇGx ALJ€ H9؇ÿÿÿD‹|$H…À„øóÿÿ1íëHƒÅI9np†æóÿÿHD HÁàIFhƒx0ußL‹`hH‹ A‹t$ H‹¸ è·ˆ ‹xH‰Æf…ÿt¼M‹,$1Ûë @ I‹T$I‹L$‹šH‰HƒÃ·Ç9Øv”I‹DÝ H…ÀtëHc@x…ÀyÒH‰4$èÉ ÞÿH‹4$Ç HÇÀþÿÿÿ‹~ë³ ‹RHƒìD¶S!E1ÀH‹sI‹¼$ A¹ 1ÉRD‰ÒèäÍ A[[éÕüÿÿ @ ƒ;…Èüÿÿ‹sI‹¼$ H‰T$èú‡ E1ÀD¶S!H‹s¶@I‹¼$ ƒà fƒø‹C8A”À1É…ÀGL A¸ ”ÁHƒìH‹T$ ‹RRD‰ÒèmÍ XZé_üÿÿè ÞÿHƒìI‹W1ÿD‹M‹E H5 ¬b D‰ÐD‰T$÷؉D$PD‹Œ$° 1À‹Œ$¨ èä£þÿAXAYD‹$E…ÒŽSýÿÿD‹|$é"êÿÿI‹U ¿ 1ÀIƒÄH5c«b HÅÈ è§£þÿI‹v`L9æ‡jûÿÿé£üÿÿ D H…À„Içÿÿ‹xT…ÿ…ÎåÿÿéçæÿÿI‹$A¸ôÿÿÿD‰é1ÿH5§b 1ÀA¿ôÿÿÿèT£þÿé3æÿÿH‹U H5Œ¨b é åÿÿH‹D$ Aƒá Aƒà L‰ùH5¥b 1ÿL‹t$H‹P1Àè£þÿéââÿÿH‹D$ L‰ù1ÿL‹t$H5›¤b H‹P1Àèð¢þÿé¼âÿÿI‰ÁH‹D$ M‰ÐL‰ùH5¶¥b 1ÿL‹t$H‹P1ÀèÄ¢þÿéâÿÿƒâƒÊ ˆSH‰HÁâIVh‹JéÖöÿÿH‹D$ L‰ù1ÿL‹t$H5¼¤b H‹P1Àè¢þÿéMâÿÿA¿êÿÿÿD‰úH5D§b 1ÿ1Àèc¢þÿé·èÿÿ¿ E1ÉA¸ 1öL‰éL‰âè³+ ‰Ç…À‰ ðÿÿèÞÿH´$à º€ ‹‰ßA‰ßè+ç A‰Ø1ÿA÷ßH‰ÁHÉ!b H5Zžb 1Àèû¡þÿ…Û…LèÿÿéÆïÿÿf D H‹t$ H…ö„æ €|$ tdH‹T$L‰÷è½þÿ…À…“ãÿÿA‹– …Ò~DI‹†ˆ ƒêHÁâHT@ëf D HƒÀ@H9Ât ƒ8uò€x uìH‹t$L‰÷èç½þÿ…À…Dãÿÿ€<$ …X €|$ A‹† „^ÜÿÿHŒ$˜ 1íH‰ $…À!éšÜÿÿ @ ÆC HÇC0 HƒÅ9èŽ+ÜÿÿH‰ëHÁãIžˆ ƒ;uáD‹C8E…ÀtØIƒ¾ u‹sI‹¾ èk„ ¶@HÇ„$˜ HÇ„$ ƒà fƒø„t H‹sD‹{8H…ö„ý L‹$HŒ$ º L‰÷è8ÿÿA‰Å…À‰ ƒøýu €{! …Š H‹SH5CŸb 1ÿ1Àèj þÿé:âÿÿI‹U ‰Ã‰ÁH5.¨b 1ÿ1ÀA‰ßèJ þÿéžæÿÿL‰úH5ûb éâÿÿI‹v`é]éÿÿH‰ñL‰âH5À¥b 1ÿ1Àè þÿéçáÿÿI‹D‰éH5¦b 1ÿ1ÀM‰üèùŸþÿéèóÿÿ€|$ …eþÿÿéuþÿÿ @ €|$ uA¶Eƒà fƒø„] €|$( uA¶Eƒà fƒø„W €|$0 …_ëÿÿA‹E‰ÂÁêƒâ fƒú„. fƒú…?ëÿÿE…ÿ„¹ ·ÀIU ‰ÁÉ A‰M…À„ëÿÿƒèH@ID…D‰zHƒÂ ÇBü H9Âuìéöêÿÿf. „ A‹E‰ÂÁêƒâ fƒú „ fƒú …0ÿÿÿAÇE é¿êÿÿIƒ¾ „ëÿÿH‹|$H´$ Ç„$ èx H‰ÆH…À„7 I‹¾ ‹”$ è à H‹|$1öè= é ëÿÿE‹ž E…Û‰ÝóÿÿH5™§b ¿ 1Àè…žþÿéõêÿÿ¯ÂHƒÀH‹\$H$H‹ $HƒD$8‹CTHCHH9Á‚úàÿÿI‹¾@ 躈 Hƒ|$ Idž@ „£áÿÿH‹D$ E1ÿHƒx …3áÿÿH‰Çè éƒáÿÿ M‰ùM‰çéüäÿÿ·ÀAÇE A‰Eé¨éÿÿÇ…ˆ ÿÿÿÿH‹\$I‹v`éüãÿÿ1ÿ1ÀH5Éb A¿ýÿÿÿè¾þÿIƒ¾ „¶ÝÿÿI‹¾ A¿ýÿÿÿH…ÿ…Ýÿÿé›ÝÿÿIƒ¾ A¿ôÿÿÿ„‡ÝÿÿI‹¾ A¿ôÿÿÿH…ÿ…^ÝÿÿélÝÿÿL‹t$A¿Üÿÿÿé»ëÿÿL‰úH5œšb éßÿÿè"ÞÿÇ ¸þÿÿÿé ÷ÿÿI‹¾ A¿¡ÿÿÿH…ÿ„"Ýÿÿ¾ÿÿÿÿ袋 éÝÿÿL‰öH=Óºþÿè>ÿÿ…À„‘ûÿÿéÆÞÿÿH‹¼$ ‰Æèa€ I‹¾ H‹”$ D‰þD‹`A¸ D‰áèÍâ …ÀŽÅ H‹„$˜ H…À„$ ‹P…ÒuvI‹† H=ÿ „ï HHH…ÀuIdž ¹ I¶ˆ I¾€ º èÉ~ …À…&ÞÿÿI‹– H‹„$˜ I‹Ž€ Hr‰PI‰¶ ‹p‰4‘‹PH‹HÆC D‰k4f‰S<‹P‰S0H‹SE‰èH5È›b 1À¿ èô›þÿA‹† é¼úÿÿH‹t$(H‰|$Hè)ÞÿH‹|$H…À„TìÿÿH‹D$‹€€ ƒøt‡ýíÿÿƒø…ôíÿÿH5,-b èñÞÿ…À…àíÿÿH‹D$8D;x„ß ‹l$0…íu'H‹t$(1ÒH‰ßè¨ H‰ß‰Æ‰Åè§ Å‰D$0ˆ% L‹|$8D‰áH5Ê,b H‰ßA‹W耴 …Àˆ A‹wH‰ßèl~ H‰ß‹pèa~ H‹L$@‹t$0‰té—ëÿÿL‹t$Iƒ¾ „¸ H‹t$8H‰ïÇ„$ 脉 H‰ÆH…À„CýÿÿI‹¾ ‹”$ è¿ 1öH‰ïèK‰ H‰ïè3‰ I‹¾ ‰Æè5‰ H‰ï¾ÿÿÿÿè(‰ H‰ïè … é çÿÿI‹¾@ D‹|$ èê„ Idž@ éÑÝÿÿH¸ I‰E éæÿÿH¸ I‰E é æÿÿA‹¾x 1ÉI‹–p I‹¶h …ÿH‰ï•Áè°… A‰Ç…À„ZÿÿÿH‰ïè}„ éCæÿÿèãÞÿ‹…Û„KÜÿÿ÷ÛH5€b 1ÿ1À‰ÚA‰ßèâ™þÿég÷ÿÿA‹u H‰ïMu è=œ ¶„Ét€ù.uÆ _¶HHƒÀ„ÉuìA·E‰ÁÉ A‰M…À„UåÿÿƒèH@Ml…A‹FA‹6H‰ïIƒÆ ÁàA‰vøA‰Füèï| ‹ A‰FôM9îu×éåÿÿ·À A‰Eé åÿÿH‹sL‹$º L‰÷HŒ$ èÑúþÿA‰Å…À‰§ ƒøýu €{! …#ýÿÿH‹S1ÿ1ÀH5ø–b è™þÿIƒ¾ …ØÚÿÿé áÿÿ€{! …òüÿÿH‹„$˜ E‡üLOÒ H…ÀtL‹@H‹SE‰ùD‰á1ÿH5Зb 1À豘þÿéÚÿÿ @ H‰úH5f”b 1ÿ1À蕘þÿèpÞÿA¿êÿÿÿÇ é(ÙÿÿH‹¼$ ‰ÆD‹c8èì{ H‹¼$ ‹0I‰ÇèÊš A‹wH‹¼$ H”$” H‰D$è|ÖþÿI‹¾ H‹”$ D‰æH‰D$‹„$” A¸ ‰Á‰D$è Þ …ÀŽ¦ H‹”$˜ ÆC 1ÀH…Òt‹B‰C0A¶D‰éH5u–b D‰k4ƒç èQvþÿH‹SL‹L$¿ I‰À1Àè¹—þÿéÀûÿÿH‹séúöÿÿD‰þH‰ßèàz H‰ß‹pH‰ÅèÒz ‹M H‰ß‹p‰L$H‹M‰L$P‹M·h‰L$\èž« A‰Ç…Àˆ- …í„{ Eÿ½ HÅ H‰D$hë!D‰þH‰ßèyz ‹L$`‰ (HƒÅH9l$h„C ‹t$\H‰ßèWz H5<? H‰ßHè‹‹P‰L$`èÌ« …Àt´ˆE ‰ÅH‹D$8‰héYûÿÿI‹$A‰ÇA‰ÀD‰éH5/›b 1ÿ1ÀèÆ–þÿé¥Ùÿÿ1ɺ H5A(b H‰ïèK A‰Ç…Àxd‰ÞH‰ïèz I‰Å‹@é÷ÿÿèjÞÿ÷Û‰é€üÿÿè\Þÿ‹é¦äÿÿèPÞÿ‹ A‰ÇA÷ß…À…¹Üÿÿé/áÿÿ¸ éØ÷ÿÿè,ÞÿI‰À‰è÷ØA‰ ëÒL‹t$éÜÿÿL‹d$L‹t$ A¿êÿÿÿH‹|$è öÝÿI‹$D‰ùH5~b 1ÿ1Àè–þÿéYÜÿÿfƒè…=èÿÿƒz…3èÿÿéNúÿÿ € H‹D$·T$PD‰ùH‰ßH‹0èX© ‰Å…ÀxŒ‰ÆH‰ßèøx ‹L$H‰é½þÿÿL‹d$L‹t$ A‰ÇéuÿÿÿH‹S1ÉH5ö”b ééÿÿf „ 1ÀÆC H îÎ D‰k4f‰C<ÇC0 éQùÿÿI‹¾ D‰æE‰åèÍx I‹¾ ‹0H‰Å謗 L‹|$H‹¼$ I‰ÄA‹7è”— A¶M‰áH‰Æƒç è‘sþÿ¶}H‰Áƒç è‚sþÿH‹SI‰ÀW1ÿVH5 “b Q‹D$0D‰éP1Àèà”þÿHƒÄ Iƒ¾ …±ÖÿÿéæÜÿÿL‹t$A¿ôÿÿÿéÛÿÿèDøÝÿM‰üA¿ôÿÿÿéŠþÿÿf D ó úé·Íÿÿ € H‹€¸˜ u €¿‘ tCHƒì‹G4I‰ÀH9ð…Å „Ét ‹G0ƒøw ¹` H£Ár!‹G8I‰ÀH9Ðu1ÀHƒÄà € ¸þÿÿÿÃf‹ÊÌk …À~F‹w8HcÈDNAƒáøI¯ÉH9ÑtÉHƒìL‹W1ÿA‰ÀQ1ÀH‰ÑH5…žb L‰Òèí“þÿX¸êÿÿÿZë @ H‰T$H‰<$èÀÿÿH‹T$H‹<$ë¡L‹OH‰Ñ1ÀH5§žb 1ÿL‰Êè“þÿ¸êÿÿÿé_ÿÿÿH‹WH‰ñ1ÀH5Ûb 1ÿ茓þÿ¸êÿÿÿé>ÿÿÿfó úAVM‰ÎAUI‰Í¹ ATUH‰õH‰ÖL‰ÂSH‰ûèÈþÿÿ…Àt4A‰Äx[D‰à]A\A]A^à è ÞÿD‰â÷Ú‰D‰à[]A\A]A^à „ ‹{L‰ñ[L‰êH‰î]A\A]A^ég% € ó úAVM‰ÎAUI‰Í¹ ATUH‰õH‰ÖL‰ÂSH‰ûèHþÿÿ…Àt4A‰Äx[D‰à]A\A]A^Ã è› ÞÿD‰â÷Ú‰D‰à[]A\A]A^à „ ‹{L‰ñ[L‰êH‰î]A\A]A^éÇ# € ó úAUI‰Í1ÉATUH‰õH‰Ö1ÒSH‰ûHƒìèÍýÿÿ…Àt9A‰ÄxHƒÄD‰à[]A\A]Ãf D è ÞÿD‰â÷Ú‰HƒÄD‰à[]A\A]Ãf D ‹{HƒÄL‰êH‰î[]A\A]é˜& „ ó úAVM‰ÎAUI‰Í¹ ATUH‰õH‰ÖL‰ÂSH‰ûèHýÿÿ…Àt4A‰Äx[D‰à]A\A]A^Ã è› ÞÿD‰â÷Ú‰D‰à[]A\A]A^à „ ‹{L‰ñ[L‰êH‰î]A\A]A^é% € ó úAUI‰Õ1ÒATUH‰õH‰Î1ÉSH‰ûHƒìèÍüÿÿ…Àt9A‰ÄxHƒÄD‰à[]A\A]Ãf D è ÞÿD‰â÷Ú‰HƒÄD‰à[]A\A]Ãf D ‹{HƒÄL‰êH‰î[]A\A]é(& „ AWAVAUATI‰ôUSHì( dH‹%( H‰„$ 1ÀHÇD$( H…öt H^ÿH!ótJL‰âH5ð›b 1ÿ1Àè¯þÿIÇÇêÿÿÿH‹„$ dH+%( …ˆ HÄ( L‰ø[]A\A]A^A_à @ Ht$0A‰ý¹ H‰ØH‰÷H‰ÕHT$ ÇD$ X óH«D‰ïèjF …À…Z ƒ|$0…ç ¾P ¿ èhÞÿI‰ÇH…À„$ H‹EI‰H‹EI‰GH‹EI‰GH‹E I‰GèÈ ÞÿE‰oH¿ H˜I‰G I¯ÄI‰G(èÌøÝÿA‰GD…Àˆà ‹}(…ÿŽÕ A‰@Lcç¾ L‰çèñÞÿI‰G8H…À„Ò ¾ L‰çè×ÞÿI‰G0H…À„ž HT$ Ht$(H=œb ètºÿÿ‰$…À…a A‹W@HD$$H‰D$…Ò< éž f D H‹E0D‹,˜H‹E8‹˜‰T$$¾0 ¿ ‰T$L‹e è^ÞÿI‰ÆH…À„ ‹T$L‰8A¹ D‰éD‰h$A¸ÿÿÿÿL‰æ¿* ‰P(ºÿÿÿÿ1ÀèáïÝÿA‰F …Àˆ5 I‹w E1ÉIw(A‰À¹ º 1ÿè&þÝÿI‰FHƒøÿ„x A‹~ 1Ò1À¾ $ èÆìÝÿ…Àˆþ Iþ ðÿÿ‡É Lc$$I‹G01ÉIV A‹HH‹t$N‰4àè¡ …À…É I‹G8KdA‹D¾ H A‹V Ç L‰qèáêÝÿ…Àˆá ƒ$HƒÃA9_@Žg ‹E(A‰Ý…ÀÁþÿÿ‰\$$9\$ ~ÚH‹D$(€< tωÚé¸þÿÿ D èÃÞÿD‹Aƒú„† A÷ÚH´$ º€ McúD‰ÿèËÒ D‰êH5¹†b 1ÿH‰Á1Àè¥þÿéøüÿÿè{ÞÿH´$ º€ D‹ A÷ÜD‰çèÒ D‰êH5fšb 1ÿH‰Á1ÀèjþÿL‰öL‰ÿMcôèL³þÿéÉþÿÿ € D‰êH5¶˜b ¿ 1Àè:þÿéþüÿÿ D IÇF èÞÿH´$ º€ D‹ A÷ÜD‰çèÒ D‰êH5.šb 1ÿH‰Á1ÀèòŒþÿ놋ŠÅk ‰$…ÀŽ· ‹$A‰G@‹|$@…ÿt ;<$‚ýÿÿA‹@éýüÿÿf D M‰ôD‰$$H‹|$(è—ìÝÿL‰ÿ蟰ÿÿLc<$éîûÿÿf D èkÞÿH´$ º€ D‹ A÷ÜD‰çè€Ñ D‰êH5Ιb 1ÿH‰Á1ÀèZŒþÿéëþÿÿ D HT$HH5˜b 1ÿ1Àè;ŒþÿIÇÇêÿÿÿé‡ûÿÿ € èS¸ÿÿ‰$A‰G@…Àˆcÿÿÿé7ÿÿÿ € ‹$H5¾˜b 1ÿ1Àèõ‹þÿé?ÿÿÿèËÞÿH´$ º€ D‹ A÷ÜD‰çD‰$$èÜÐ H5Å—b 1ÿH‰Â1À蹋þÿéÿÿÿ @ ‹$H‹|$(A‰G@èëÝÿéòúÿÿf. „ èkÞÿH´$ º€ ‹ ÷؉lj$è€Ð E‹F ‹L$$D‰êI‰ÁH5™b 1ÿ1ÀèR‹þÿéœþÿÿ D è#ÞÿH´$ º€ ‹ ÷؉lj$è8Ð A‹N D‰ê1ÿI‰ÀH5ý˜b 1Àè‹þÿéXþÿÿè”îÝÿIÇÄôÿÿÿéCþÿÿIÇÇôÿÿÿéDúÿÿH5M—b 1ÿèÞŠþÿÇ$ôÿÿÿé!þÿÿH5û–b 1ÿèÄŠþÿÇ$ôÿÿÿéþÿÿ „ ó úATfïÀA‰úI‰ÓUI‰ÌSHìÐ dH‹%( H‰„$È 1À)$)D$)D$ )D$0M…ÉtiI‹ Hƒù† HQôIA H…ÒŽë I ë D HƒÀH9Â„Ó €8 tîHãb H5Gb 1ÿ1ÀèŠþÿèòÞÿE1äÇ ë{ € » º LL$`1À¹ L‰d$L‰ÏHl$@HÇD$H óH«‰T$pD‰×H‰âH¸ ˆ H‰\$PH‰D$@HÇD$X H‰,$L‰\$L‰D$ è—øÿÿI‰ÄH= ðÿÿwlH‹„$È dH+%( uiHÄÐ L‰à[]A\Ãf. „ Hƒù †VÿÿÿA‹Q¸ …ÒDЉÓéKÿÿÿHõb H5ÒEb 1ÿè+‰þÿéÿÿÿf D èûÞÿA÷ÜD‰ E1äë„è›ìÝÿff. „ ó úATfïÀHƒìPdH‹%( H‰D$H1À)$)D$)D$ )D$0H…ÒtOM…Ét]M‹Iƒû†è MSàIA M…ÒŽ‡ Oë HƒÀL9Ðtw€8 tòHXb H5|Eb 1ÿ1Àè{ˆþÿèVÞÿE1äÇ ë- H‰$H‰L$L‰D$ H‰âL‰L$8èM÷ÿÿI‰ÄH= ðÿÿ‡Ž H‹D$HdH+%( … HƒÄPL‰àA\ÃH‰$1ÀH‰L$L‰D$ Iƒû vA‹A‰D$(1ÀIƒûvI‹AH‰D$0Iƒû w E1ÉëŒf D M‹Ië€f. „ L‰ÙH“b 1ÿ1ÀH5[Db 趇þÿé6ÿÿÿè‹ ÞÿA÷ÜD‰ E1äé_ÿÿÿè(ëÝÿ „ ó ú‹&Àk …À~Ã髳ÿÿff. „ ó úAWAVAUATUH‰ýSH‰óHƒìL‹gL‹oL‹wM…ätGM…íuBÇD$ êÿÿÿA¿ 1Ò‹L$ H5G•b 1ÿ1Àè ‡þÿèùÿÝÿD‰8‹D$ HƒÄ[]A\A]A^A_à ¿ èÖÞÿ…À„þ I‰ØL‰éL‰òL‰æ1ÿèÛ$ÿÿI‰ÇH= ðÿÿ‡ H‹E HcU(L‰ÿH‹u0L‰8è¥\ÿÿ‰D$ …À…‰ HcE8H‹]@E1öH‰$H…ÀuézÿÿÿIƒÆHƒÃL94$„hÿÿÿL‹+L‹cL‰ÿL‰îèÜ÷þÿI‰$H…ÀuÓL‰êH5ñ”b 1ÿèR†þÿH‹U¹ýÿÿÿ1ÿH5•b 1Àè9†þÿèÿÝÿÇD$ ýÿÿÿÇ é ÿÿÿH‹U‰Ã‰Á1ÿ1ÀH5m”b è†þÿ…Û‰êþÿÿèÛþÝÿ‰Ú÷Ú‰éÚþÿÿHb H52nb 1ÿA¿ èÕ…þÿÇD$ `ðÿÿH‹Ué’þÿÿH‹U‰D$ ‰Á1ÿ1ÀH5Ï“b 誅þÿE…ÿ‰‹þÿÿA÷ßé{þÿÿf „ ó úAWAVI‰þAUATUSHƒì(H‹H…ÿ„â H‹Ÿ H…Û„ê IcVI‹vèA[ÿÿ‰D$ …À…b IcF I‹NM‹n(H‰D$H‰L$H…À„ E1ÿëIƒÇIƒÅL9|$tjI‹m H‹|$M‹eH‰îèlöþÿI‰$H…ÀuÓH‰êH5“b 1ÿèâ„þÿºýÿÿÿ1ÿ1ÀH5”b èÍ„þÿè¨ýÝÿÇD$ ýÿÿÿÇ ‹D$ HƒÄ([]A\A]A^A_ÃA‹F0E1í…À~â @ I‹V8KDm 1öH,ÂH‹EH‹ H‰D$H…Àt‹pPH‰ßèíg ‹H‰ÊÁêƒâ fƒú…¡ Lx áÿÿ tVƒéH ILdˆëf D IƒÇ M9üt9A‹7H‰ßè¤g H‰ß‹0芆 H‹u H‰Çè^÷Ýÿ…ÀuÒH‹T$H‹MA‹GHB`H‰IƒÅE9n0Pÿÿÿé)ÿÿÿ‰Ã‰Â1ÿ1ÀH5“b èσþÿ…Û‰ ÿÿÿè¢üÝÿ‰Ú÷Ú‰éýþÿÿ·úè/bþÿH‹|$I‰Äè2ÿÿL‰áH5“b 1ÿH‰Â1À范þÿègüÝÿÇ ÇD$ êÿÿÿéºþÿÿH‰úH5j’b 1ÿ1Àèaƒþÿè<üÝÿ‹ ÷؉D$ é•þÿÿff. „ @ ó úH…ÿt/UH‰ýH‹èãÝÿH‹}(èãÝÿH‹}8èãÝÿH‰ï]éÿâÝÿ € à € ó úAWAVI‰þAUATUSHƒìH‹G H‹8èÿ»ÿÿ‰D$ …À…# A‹F(E1ÿ…À_é² %€ H‹}`ƒøEÛAƒÄ1ÒE1ÉAƒäøAƒãM¯åAƒÃJD!ÿH÷ñD‰ÚH¯Á¹ H‰ÆèìñÝÿH‰Hƒøÿt{IƒÇE9~(~XI‹F0K ¿ HÁãH‹DH‹(D‹m<D‹e8èíÝÿD‹EH‰ÁI‹F0H‹\H…Ût»‹E@öÄ…bÿÿÿHÇ IƒÇE9~(¨‹D$ HƒÄ[]A\A]A^A_Ãf D èÓúÝÿH‰ïD‹(HÇ I‰ÄE‰ïA÷ßD‰|$ ècÿÿ1ÿD‰ùH5§‘b H‰Â1Àè½þÿE…í~§E‰,$ë¡f‹\$ I‹V1ÿ1ÀH5M‘b ‰Ùè–þÿ…ÛyèmúÝÿ‰Ú÷Ú‰éqÿÿÿfó úAUATUSHƒì‹G8…ÀŽ‡ I‰ü1Ûë HƒÃA9\$8~uI‹T$@H[HÂH‹PH‹*H‹P€}| t×€}} tÑH‹EH…ÀtÈH‹H0H…Ét¿Hƒ: u¹H‹pH‰ïÿÑA‰Å…Àt©H‹U ‰Á1ÿ1ÀH5‘b èó€þÿE…íyèÉùÝÿD‰ê÷Ú‰ëE1íHƒÄD‰è[]A\A]Ãff. „ @ ó ú‹O8…É~UATI‰üUS1Û @ I‹T$@H[HÂH‹hH‹} H…ÿtHÿ ðÿÿwèÀzþÿHÇE HƒÃA9\$8Å[]A\à „ Ãff. „ @ ó úH…ÿtOUHƒ@ H‰ýtèwÿÿÿH‹E H…ÀtH‹8H…ÿtHÿ ðÿÿwè(}þÿH‹}0èÿßÝÿH‹}@èößÝÿH‰ï]éíßÝÿ D à € AWAVI‰þ‰÷AUI‰ÿATU‰ÕS‰ËHƒì‰|$H¯ýèÙõÝÿH‰D$H…ÀtDE…ÿt?I‰íA‰ÜE1ÿA)ÝH‰Ã L‰öH‰ßL‰âIîèÇÜÝÿJ<#L‰ê1öèäÝÿHëAƒÇD9|$uÓH‹D$HƒÄ[]A\A]A^A_à € S‰û÷Ûè6øÝÿ‰[ÃfS¹ H‰ó‰ÖHì dH‹%( H‰„$˜ 1ÀH‰â‰<$¿A HÇD$ èàÝÿA‰À…Àu+‹D$‰H‹„$˜ dH+%( u!HÄ D‰À[Ãf D yÙè¹÷ÝÿD‹ A÷ØëÌè\âÝÿff. „ ATA‰ú‰÷H‰ÖSHì¨ H‹”$È H‹œ$À dH‹%( H‰„$˜ 1ÀH…Ò„ú L‹"Iƒü† M\$èHBM…Û~GN "ë HƒÀI9Ãt7€8 tòHT b H5<;b 1ÿ1Àè;~þÿè÷ÝÿA¸êÿÿÿÇ ëx „ ‹‰|$$H‰4$‰D$ 1ÀH‰L$L‰D$L‰L$IƒüvH‹BH‰D$(Iƒü†† H‹BH‰D$0H‰â¹8 D‰Ö¿A 1ÀèÈÞÝÿ‹T$ A‰À‰…Ày è–öÝÿD‹ A÷ØH‹„$˜ dH+%( ubHĨ D‰À[A\à € ‹‰|$$H‰4$H‰L$L‰D$L‰L$‰D$ HÇD$( 1Àéwÿÿÿ L‰áHWb H5ç9b 1ÿè@}þÿé ÿÿÿèÆàÝÿf D ó úAWAVAUATI‰üU‰õS‰ÓHƒì € ‰éL‰â¾ ¿A 1ÀèúÝÝÿA‰Æ…Àxƒø~.HƒÄD‰ð[]A\A]A^A_à @ è³õÝÿD‹8Aƒÿ u܃ë…Û³ëӉǺ ¾ 1ÀèÝÛÝÿA‰Åè…õÝÿD‰÷D‹8H‰D$è%ÞÝÿL‹D$E‰8E…íxE‰îë• D‰ùD‰òH5+)b 1ÿ÷Ù1ÀE‰îèe|þÿL‹D$E‰8ë‹ff. „ ó úAV¹ ¾ AUATE1äUSHì° dH‹%( H‰„$¨ H¸… HT$(LD$HÇD$• H‰×L‰ÂH‰$1ÀóH«H‰à¹t H‰D$H¸ H‰D$HØb H‰D$ 1ÀÇ ¿A è¹ÜÝÿ…Àx‰Åƒø~>‰ïA¼ è1ÝÝÿH‹„$¨ dH+%( …€ HÄ° D‰à[]A\A]A^Ãf D ‰Çº ¾ 1ÀèÚÝÿA‰Åè5ôÝÿ‰ïD‹0H‰ÃèØÜÝÿD‰3E…íxD‰íA¼ ‰ïèÀÜÝÿëŽf D D‰ñ‰êH5Ô'b 1ÿ÷Ù1Àè{þÿD‰3éiÿÿÿè”ÞÝÿ @ ó ú€=ý³k u H‰=¼Zk 1ÀÃHƒìèÀóÝÿÇ ¸ðÿÿÿHƒÄÃó úHƒì(dH‹%( H‰D$1À€=¹³k t 1ÀH‹T$dH+%( uUHƒÄ(à „ 1ÿ¾ èTÇþÿ„ÀuÑH‹IZk Æz³k H…Àt¾H‰æ¿ H‰D$H‰$èçÝÿ…Àt¤è.óÝÿ‹ ÷Øë›èÓÝÝÿ ó úAWI‰÷AVA‰þAUE‰ÅATA‰ÌU‰ÕSL‰ËHì¨ dH‹%( H‰„$˜ 1Àè2ÿÿÿfïÀHÇD$@ )$)D$)D$ )D$0H…ÛtmH‹ Hƒù†è HQÐHC0H…ÒŽŸ H ëf „ HƒÀH9„ƒ €8 tîH³b H5ˆ6b 1ÿ1Àè‡yþÿèbòÝÿA¼êÿÿÿÇ é D‰4$M…ÿ„£ 1ö1ÿè*Æþÿ„À„’ 1ÀHL$ A¶„Òt ˆHƒÀHƒøuêÆD ‰l$D‰d$D‰l$ H…ÛthH‹ Hƒù ‡& ÇD$0 ÇD$4 ÇD$8 ÇD$< ÇD$ ÇD$ HÇD$@ ÇD$ 1ÀëD „ ‰l$D‰d$D‰l$ HÇD$0 1ÀHÇD$8 HÇD$@ HÇD$ ÇD$ ‰D$,H‰â¹H 1ö¿A 1ÀèjÙÝÿA‰Ä…Àˆ ƒøŽ H‹„$˜ dH+%( …œ HĨ D‰à[]A\A]A^A_Ãf. „ D‰4$M…ÿ„ 1ö1ÿèÚÄþÿ„À…°þÿÿ‰l$H‹ D‰d$D‰l$ Hƒù †Úþÿÿ‹C‰D$0Hƒù†Ñþÿÿ‹C ‰D$4Hƒù†Èþÿÿ‹C‰D$8Hƒù†¿þÿÿ‹C‰D$<Hƒù†¶þÿÿ‹C‰D$Hƒù †þÿÿ‹C ‰D$Hƒù'†¤þÿÿH‹C H‰D$@Hƒù+†šþÿÿ‹C(‰D$Hƒù/†¿ ‹C,éÑþÿÿ D è+ðÝÿD‹ A÷Üéêþÿÿ‰Çº ¾ 1Àè]ÖÝÿ‰ÅèðÝÿD‰çD‹(H‰Ãè¨ØÝÿD‰+…íxIA‰ìé³þÿÿf „ ‰l$D‰d$D‰l$ éüþÿÿ D Hýb H5z3b 1ÿ1ÀèÑvþÿéEýÿÿ @ D‰íD‰âH5s#b 1ÿ÷Ý1À‰éA‰ìè«vþÿD‰+éMþÿÿè.ÚÝÿ1Àéþÿÿ € ó úAWI‰÷AVAUM‰ÍATUH‰ÕSL‰ÃHìØ ‰<$H‰L$dH‹%( H‰„$È 1ÀèûÿÿM…í„f M‹E Iƒø†( IP”IElH…Ò~sKT ë @ HƒÀH9Ðt_€8 tòH;b H5ü2b 1ÿ1ÀèûuþÿèÖîÝÿÇ ¸êÿÿÿ H‹”$È dH+%( …X HÄØ []A\A]A^A_à € Iƒø †6 E‹uE…öxª„' Ld$0¹ 1ÀL‰çóH«‹$‰D$01ÀIƒøvA‹E ‰D$t1ÀIƒøvA‹E‰D$x1ÀIƒøvA‹E‰D$\1ÀIƒøvA‹E‰D$pIƒø †| A‹E ‰D$XM…ÿt1ö1ÿèöÁþÿ„À…. H‰ØH‰l$@HÁè …w H‹D$‰\$4H‰D$8M…í„m I‹E Hƒø'†7 A‹U$Hƒø+†Y A‹M(…Ét…Ò…ÎþÿÿA‹u ‰´$œ …Ò„ ‰”$ Hƒøg†M I‹]`H‰\$A‹}\A‹]X…ÿ‰|$$•D$#Hƒ|$ ¶|$#•Â‰\$@8ú…sþÿÿA‹}D‰|$I‹]8‹|$H‰\$(‰|$|H‰œ$€ HƒøC†ƒ A‹U@‰”$ˆ HƒøW†y I‹EHA‹]TH‰D$‰œ$Œ H‰„$ A‹EP‰„$˜ I‹E0H‰„$¨ ‹D$…ÀtH‹|$‰D$HH‰|$P‹|$$‰|$LD‰ò¾ L‰çèöÿÿIƒ} kv ‹”$¼ A‰Uh…À‰ËýÿÿèŽìÝÿE1ÿ1íH‰$é– ‹´$ˆ …öt‹L$|;L$‚— M…ÿ…Ñ ‹´$˜ …ö„¿ ‹Œ$Œ 9Ùƒ° H‹|$‰ÚèdóÿÿI‰ÇH…À„ˆ H‰„$ ‰œ$Œ D‰ò¾ L‰çèùõÿÿM…ítIƒ} kv ‹”$¼ A‰Uh…À‰Z H‹$ƒ8uTH…í„XÿÿÿM…ÿuFH…í…lÿÿÿéEÿÿÿ D Ld$0L‰è¹ A¾ L‰çóH«‹$‰D$01Àéýÿÿf „ E1ÿ‹D$…Àu €|$# …" H‰ïè‚ÒÝÿL‰ÿèzÒÝÿH‹$‹ ÷Øé•üÿÿ D Ld$0¹ 1ÀA¾ L‰çóH«éÎüÿÿ Hƒø_‡Ú Hƒø[‡Þ HƒøG‡ Hƒø?‡" HÇD$| HÇ„$„ HÇD$( ÇD$ ÆD$# ÇD$$ HÇD$ ÇD$ HÇ„$Œ HÇ„$” Hƒø7‡ç HÇD$ 1À1Ûéµýÿÿ „ Hƒø#‡Ó Ç„$œ 1ɉŒ$ éÞüÿÿ D D‰ò¾ L‰ç1ÛHÇD$| HÇ„$„ HÇ„$Œ HÇ„$” HÇ„$œ HÇ„$¨ èôÿÿÆD$# HÇD$ HÇD$( HÇD$ ÇD$$ ÇD$ ÇD$ é9ýÿÿ @ ‹T$H‹|$(èòðÿÿH‰ÅH…À„ H‰„$€ ‹D$‰D$|éˆýÿÿÇ„$ˆ HƒøO†¿þÿÿÇ„$Œ I‹]HH‰\$H‰œ$ HƒøS†B 1Ûélüÿÿf D H‹D$D‰ò¾ L‰çÇD$H H‰D$P‹D$$‰D$Lè óÿÿM…ítIƒ} kv ‹”$¼ A‰UhH‰ï‰D$èÐÝÿL‰ÿèÐÝÿ‹D$…À‰/úÿÿéˆýÿÿfL‰ÁH6b 1ÿ1ÀH5›,b èöoþÿéöùÿÿ1ÀHL$`f „ A¶„Òt ˆHƒÀHƒøuêÆD` é¢úÿÿH‹$Ç éýÿÿH‰ï‰$è•ÏÝÿL‰ÿèÏÝÿ‹$éùÿÿèpèÝÿÇ ¸ùÿÿÿé˜ùÿÿ1Éé°úÿÿèÓÝÿHÇD$ éÊúÿÿA‹]XÇD$$ HÇD$ ‰\$ÆD$# éÕúÿÿÇ„$˜ 1Ûé*ûÿÿHÇD$ ÇD$$ ÆD$# ÇD$ é úÿÿHÇD$ ÇD$$ ÆD$# ÇD$ ÇD$ é}úÿÿHÇD$ 1ÛéÌúÿÿA‹U 1ɉ”$œ é(ýÿÿó úHì¨ I‰ÐdH‹%( H‰„$˜ 1ÀH‰â‰<$¿A H‰t$¾ H‰L$¹ L‰D$ÇD$ ènÏÝÿA‰À…Ày èBçÝÿD‹ A÷ØH‹„$˜ dH+%( u D‰ÀHĨ ÃèÉÑÝÿf „ ó úHì¨ fïÀI‰Ð¹ dH‹%( H‰„$˜ 1ÀH‰â)$‰<$¿A H‰t$¾ )D$L‰D$èÞÎÝÿA‰À…Ày è²æÝÿD‹ A÷ØH‹„$˜ dH+%( u D‰ÀHĨ Ãè9ÑÝÿf „ ó úHì¨ I‰ÐdH‹%( H‰„$˜ 1ÀH‰â‰<$¿A H‰t$¾ H‰L$¹ L‰D$ÇD$ èNÎÝÿA‰À…Ày è"æÝÿD‹ A÷ØH‹„$˜ dH+%( u D‰ÀHĨ Ãè©ÐÝÿf „ ó úHì¨ fïÀI‰Ð¹ dH‹%( H‰„$˜ 1ÀH‰â)$‰<$¿A H‰t$¾ )D$L‰D$è¾ÍÝÿA‰À…Ày è’åÝÿD‹ A÷ØH‹„$˜ dH+%( u D‰ÀHĨ ÃèÐÝÿf „ ó úHì¨ I‰ÐdH‹%( H‰„$˜ 1ÀH‰â‰<$¿A H‰t$¾ H‰L$¹ L‰D$ÇD$ è.ÍÝÿA‰À…Ày èåÝÿD‹ A÷ØH‹„$˜ dH+%( u D‰ÀHĨ Ãè‰ÏÝÿf „ ó úHì¨ fïÀ¹ dH‹%( H‰„$˜ 1ÀH‰â)$‰<$¿A H‰t$¾ )D$è¦ÌÝÿA‰À…Ày èzäÝÿD‹ A÷ØH‹„$˜ dH+%( u D‰ÀHĨ ÃèÏÝÿó úHì¨ fïÀI‰Ð¹ dH‹%( H‰„$˜ 1ÀH‰â)$‰<$¿A H‰t$¾ L‰D$HÇD$ èÌÝÿA‰À…Ày èîãÝÿD‹ A÷ØH‹„$˜ dH+%( u D‰ÀHĨ ÃèuÎÝÿ D ó úHì¨ I‰Ð¹ dH‹%( H‰„$˜ 1ÀH‰â‰<$¿A H‰t$¾ L‰D$ÇD$ è“ËÝÿA‰À…Ày ègãÝÿD‹ A÷ØH‹„$˜ dH+%( u D‰ÀHĨ ÃèîÍÝÿff. „ ó úHì¨ ¹ ¾ dH‹%( H‰„$˜ 1ÀH‰â‰<$¿A èËÝÿA‰À…Ày èìâÝÿD‹ A÷ØH‹„$˜ dH+%( u D‰ÀHĨ ÃèsÍÝÿ ó úHƒìI‰ðE1ɉþQ¿ 1ÉR1Òè ëÿÿHƒÄÃff. „ ó úATÿt$AQM‰ÁI‰ÈH‰ÑH‰ò‰þ¿ èÌêÿÿZYA\à € ó úATÿt$AQM‰ÁI‰ÈH‰ÑH‰ò‰þ¿ èœêÿÿZYA\à € ó úHƒìI‰Ñ1ÒAPI‰ð‰þ¿ Q1ÉèoêÿÿHƒÄÃf. „ ó úHì¨ dH‹%( H‰„$˜ 1ÀH…Ò„é L‹Iƒø†ì IHðHBH…É~OJ ëf „ HƒÀH9Èt7€8 tòHþb H5¬%b 1ÿ1Àè«hþÿè†áÝÿA¸êÿÿÿÇ ëO „ Iƒøvb‹B H‰4$‰D$‹B‰D$ H‰â¹ 1À‰|$¾ ¿A è[ÉÝÿA‰À…Ày è/áÝÿD‹ A÷ØH‹„$˜ dH+%( uSD‰ÀHĨ à ÇD$ H‰4$Iƒø w—1Àë–fÇD$ 1ÀH‰4$ë„L‰ÁH9b H5$b 1ÿèègþÿé8ÿÿÿènËÝÿff. „ ó úHì¨ ¹ dH‹%( H‰„$˜ 1ÀH‰âH‰4$¾ ‰|$¿A HÇD$ èŠÈÝÿA‰À…Ày è^àÝÿD‹ A÷ØH‹„$˜ dH+%( u D‰ÀHĨ ÃèåÊÝÿ D ó úAU¹ ¾ ATUSHì¨ dH‹%( H‰„$˜ 1ÀH‰âH‰<$¿A ÇD$ HÇD$ è ÈÝÿ…ÀxdA‰Äƒø~$H‹„$˜ dH+%( u~HĨ D‰à[]A\A]ÉǺ ¾ 1ÀèíÅÝÿ‰Åè–ßÝÿD‰çD‹(H‰Ãè8ÈÝÿD‰+…íxA‰ìë¨ @ èsßÝÿD‹ A÷Üë— D‰íD‰âH53b 1ÿ÷Ý1À‰éA‰ìèkfþÿD‰+éoÿÿÿèîÉÝÿff. „ ó úAUATUSHì¨ dH‹%( H‰„$˜ 1ÀH…ö„ë H‹Hƒù†n HQðHFH…Ò~IHë HƒÀH9Ât7€8 tòH?b H5Ü"b 1ÿ1ÀèÛeþÿè¶ÞÝÿA¼êÿÿÿÇ ëe „ ÇD$ Hƒùv‹F H‰<$‰D$‹FëfÇD$ H‰<$Hƒù wç1À‰D$ H‰â¹ 1À¾ ¿A èoÆÝÿA‰Ä…ÀxHƒø~SH‹„$˜ dH+%( …¾ HĨ D‰à[]A\A]à ÇD$ ÇD$ H‰<$ë”fèûÝÝÿD‹ A÷Üë° ‰Çº ¾ 1Àè-ÄÝÿ‰ÅèÖÝÝÿD‰çD‹(H‰ÃèxÆÝÿD‰+…íxA‰ìévÿÿÿf „ D‰íD‰âH5{b 1ÿ÷Ý1À‰éA‰ìè³dþÿD‰+éHÿÿÿ Hõb H5:!b 1ÿè“dþÿé³þÿÿèÈÝÿf „ ó úSA‰ù‰÷‰ÖHì dH‹%( H‰„$˜ 1ÀH…É„¥ L‹Iƒø†l IPàHA H…ÒŽë Jë D HƒÀH9Ð„Ó €8 tîHtb H5 !b 1ÿ1ÀèÿcþÿèÚÜÝÿA¸êÿÿÿÇ f D H‹„$˜ dH+%( … HÄ D‰À[à D Iƒø‡ Iƒø ‡ý ‰<$1Ò1ÀD‰L$‰t$ÇD$ HÇD$ ‰D$ ‰T$H‰â¹ ¾ 1À¿A èjÄÝÿA‰À…À‰wÿÿÿè:ÜÝÿD‹ A÷Øégÿÿÿ € Iƒøv‚D‹Q‹Q‹AE…Ò•ÃA‰Û…Òt„Û…$ÿÿÿ‰t$1ö‰<$D‰L$Iƒøv‹q ‰t$Iƒø vJH‹IH‰L$E„Û„eÿÿÿƒÈ D‰T$‰D$ é\ÿÿÿ € L‰ÁH3b H5g b 1ÿèÀbþÿé¼þÿÿ 1Éë¶è?ÆÝÿ‹AE1Ò1ÒE1Ûé|ÿÿÿ‹Q‹AE1ÒE1Ûékÿÿÿff. „ ó úHƒìXfïÀdH‹%( H‰D$H1ÀD$(HÇD$8 foT$0‰L$(H‰áHÇD$ foL$ )T$) $è¬ýÿÿH‹T$HdH+%( uHƒÄXÃè¢ÅÝÿfó úSA‰ù‰÷‰ÖHì dH‹%( H‰„$˜ 1ÀH…É„¥ L‹Iƒø†d IPàHA H…ÒŽë Jë D HƒÀH9Ð„Ó €8 tîH b H5 b 1ÿ1ÀèaþÿèjÚÝÿA¸êÿÿÿÇ f D H‹„$˜ dH+%( … HÄ D‰À[à D Iƒø‡ü Iƒø ‡ ÇD$ 1Ò1À‰<$D‰L$‰t$HÇD$ ‰D$ ‰T$H‰â¹ ¾ 1À¿A èúÁÝÿA‰À…À‰wÿÿÿèÊÙÝÿD‹ A÷Øégÿÿÿ € Iƒøv‚D‹Q‹Q ‹AE…Ò•ÃA‰Û…Òt„Û…$ÿÿÿfïÀ‰<$D$D‰L$‰t$Iƒø vJH‹IH‰L$E„Û„kÿÿÿƒÈ D‰T$‰D$ ébÿÿÿ D L‰ÁHàþa H5ÿ b 1ÿèX`þÿéÄþÿÿèÞÃÝÿ1É붋Q ‹AE1ÒE1Û뉋AE1Ò1ÒE1Ûéyÿÿÿff. „ ó úHì¨ fïÀ¹ dH‹%( H‰„$˜ 1ÀH‰â‰<$¿A D$‰t$¾ ÇD$ HÇD$ èÊÀÝÿA‰À…Ày èžØÝÿD‹ A÷ØH‹„$˜ dH+%( u D‰ÀHĨ Ãè%ÃÝÿ D ó úHì¨ A‰ÐfïÀ¹ dH‹%( H‰„$˜ 1ÀH‰â‰4$¾ ‰|$¿A D$HÇD$ D‰D$è:ÀÝÿA‰À…Ày èØÝÿD‹ A÷ØH‹„$˜ dH+%( u D‰ÀHĨ Ãè•ÂÝÿ D ó úHì¨ ¹ ¾" dH‹%( H‰„$˜ 1ÀH‰â‰<$¿A èÈ¿ÝÿA‰À…Ày èœ×ÝÿD‹ A÷ØH‹„$˜ dH+%( u D‰ÀHĨ Ãè#ÂÝÿ ó úHì¨ dH‹%( H‰„$˜ 1ÀH…Ò„) L‹Iƒø†< IHìHBH…É~OJ ëf „ HƒÀH9Át7€8 tòHºüa H5 b 1ÿ1Àè^þÿèöÖÝÿA¸êÿÿÿÇ ëZ „ IƒøwrÇD$ ‰<$‰t$Iƒø ‡ ÇD$ H‰â¹ ¾ 1À¿A èÀ¾ÝÿA‰À…Ày è”ÖÝÿD‹ A÷ØH‹„$˜ dH+%( …· D‰ÀHĨ à @ ‹J …ÉtIƒøw{‹BÇD$ ‰<$‰D$‹B ‰t$…ÀuIƒø†{ÿÿÿ‹B…À„pÿÿÿ‰D$ égÿÿÿÇD$ ‰<$‰t$ÇD$ éKÿÿÿ @ L‰ÁH¥ûa H5¯b 1ÿè]þÿéèþÿÿ ‹B…À„zÿÿÿ¿êÿÿÿè‹ÝÿÿA¸êÿÿÿé2ÿÿÿèkÀÝÿ‹B‰D$éqÿÿÿff. „ @ ó úAU¹ ¾! ATUSHì¨ dH‹%( H‰„$˜ 1ÀH‰â‰<$¿A ÇD$ èz½Ýÿ…ÀxnA‰Äƒø~.H‹„$˜ dH+%( …„ HĨ D‰à[]A\A]Ãf D ‰Çº ¾ 1Àè]»Ýÿ‰ÅèÕÝÿD‰çD‹(H‰Ã訽ÝÿD‰+…íxA‰ìëž @ èãÔÝÿD‹ A÷Üë D‰íD‰âH5£b 1ÿ÷Ý1À‰éA‰ìèÛ[þÿD‰+éeÿÿÿè^¿Ýÿff. „ ó úSHì dH‹%( H‰„$˜ 1ÀH…Ò„¸ H‹ H‰ÓHƒù†ð HB@HQÀH…Ò~KH ë D HƒÀH9Ðt7€8 tòHÿùa H5Lb 1ÿ1ÀèK[þÿè&ÔÝÿÇ ¸êÿÿÿéº f D fïÀ‰<$1ÀHÇD$8 ‰t$D$D$D$(Hƒù ‡ñ ‰D$Hƒù‡› Hƒù‡˜ HÇD$ HÇD$ 1ÀH‰D$0H‰â¹@ 1À¾ ¿A è·»ÝÿH‹Hƒú†² ‹L$ ‰K Hƒú?†¡ H‹T$8H‰S8‹T$‰S…Ày è`ÓÝÿ‹ ÷ØH‹”$˜ dH+%( …ç HÄ [à @ ‹C‰D$H‹CH‰D$Hƒù/†Å H‹C(H‰D$(H‹C H‰D$ Hƒù7†¸ H‹C0éDÿÿÿf „ ‹C‰D$Hƒùw«é ÿÿÿf D Hƒú†eÿÿÿéYÿÿÿf „ fïÀ‰<$H‰â¹@ ‰t$¿A 1À¾ HÇD$8 D$D$D$(褺Ýÿéÿÿÿ € H5øa H5*b 1ÿèƒYþÿé3þÿÿè ½ÝÿHƒù'†þÿÿé5ÿÿÿ1ÀéŽþÿÿ ó úUfïÀH‰ÍSL‰ËHì˜ dH‹%( H‰„$ˆ 1ÀD$HA‹HÇD$@@ foL$@D$XfoT$PD$hfo\$`HÇD$x fod$p) $‰T$H‰â)T$)\$ L‰D$‰D$)d$0èýÿÿH…ít‹T$ ‰U ‹T$‰…Ày è—ÑÝÿ‹ ÷ØH‹”$ˆ dH+%( u HĘ []Ãè!¼Ýÿó úSHì dH‹%( H‰„$˜ 1ÀH…ö„ H‹H‰óHƒù†8 HQ°HFPH…Ò~KHë D HƒÀH9Ðt7€8 tòHãöa H5 b 1ÿ1ÀèXþÿèöÐÝÿÇ ¸êÿÿÿé f D fïÀ)$)D$ ‰<$)D$0)D$@HƒùO‡ HƒùK‡ HƒùG‡ Hƒù?‡ Hƒù3‡ Hƒù‡ 1À‰D$1ÀHƒù v‹C ‰D$ Hƒù'† H‹C H‰D$0Hƒù/v H‹C(H‰D$8H‹CH‰D$1ÀHƒùvH‹CH‰D$H‰â¹P 1À¾ ¿A è@¸ÝÿH‹Hƒú †Ã ‹L$ ‰K Hƒú7†² ‹L$,‰K4HƒúC†¡ ‹T$$‰S@‹T$‰S8…Ày èÚÏÝÿ‹ ÷ØH‹”$˜ dH+%( …Ù HÄ [Ãf D ‹CL‰D$H‹CH‰D$D‹CD‰D$@‹C<‰D$ HƒùCv‹C@‰D$$‹C0‰D$(Hƒù7v‹C4‰D$,‹Céãþÿÿ Hƒù‡ ÿÿÿ1Àéÿÿÿ € Hƒú;†cÿÿÿéWÿÿÿfïÀH‰â¹P 1À)$¾ ‰<$¿A )D$)D$ )D$0)D$@è(·Ýÿé ÿÿÿ HÑôa H5²b 1ÿè Vþÿéëýÿÿ葹Ýÿó úº é¢Öÿÿfó úº é’Öÿÿfó úº é‚Öÿÿfó úº érÖÿÿfó úAUATUSHì¨ dH‹%( H‰„$˜ 1ÀH…ö„ H‹Hƒù†N HQôHF H…Ò~yHë HƒÀH9Âtg€8 tòH%ôa H5Lb 1ÿ1ÀèKUþÿè&ÎÝÿA¼êÿÿÿÇ f. „ H‹„$˜ dH+%( …û HĨ D‰à[]A\A]à „ ÇD$ 1À‰<$Hƒù we‰D$H‰â¹ 1À¾ ¿A èеÝÿA‰Ä…ÀxYƒø”‰Çº ¾ 1Àèá³Ýÿ‰ÅèŠÍÝÿD‰çD‹(H‰Ãè,¶ÝÿD‰+…íx5A‰ìé]ÿÿÿ D ‹Fë– ÇD$ 1À‰<$ë„èKÍÝÿD‹ A÷Üé0ÿÿÿD‰íD‰âH5 b 1ÿ÷Ý1À‰éA‰ìèCTþÿD‰+é ÿÿÿ Hûòa H5Êb 1ÿè#TþÿéÓþÿÿè©·Ýÿf „ ó úAU¹ ¾ ATUSHì¨ dH‹%( H‰„$˜ 1ÀH‰â‰<$¿A ÇD$ ÇD$ è´Ýÿ…ÀxnA‰Äƒø~.H‹„$˜ dH+%( …„ HĨ D‰à[]A\A]Ãf D ‰Çº ¾ 1À襲Ýÿ‰ÅèNÌÝÿD‰çD‹(H‰Ãèð´ÝÿD‰+…íxA‰ìëž @ è+ÌÝÿD‹ A÷Üë D‰íD‰âH5ëÿa 1ÿ÷Ý1À‰éA‰ìè#SþÿD‰+éeÿÿÿ覶Ýÿf D ó úAUATUSHì¨ dH‹%( H‰„$˜ 1ÀH…ö„ H‹Hƒù†N HQôHF H…Ò~yHë HƒÀH9Âtg€8 tòHuña H5œb 1ÿ1Àè›RþÿèvËÝÿA¼êÿÿÿÇ f. „ H‹„$˜ dH+%( …û HĨ D‰à[]A\A]à „ ÇD$ 1À‰<$Hƒù we‰D$H‰â¹ 1À¾ ¿A è ³ÝÿA‰Ä…ÀxYƒø”‰Çº ¾ 1Àè1±Ýÿ‰ÅèÚÊÝÿD‰çD‹(H‰Ãè|³ÝÿD‰+…íx5A‰ìé]ÿÿÿ D ‹Fë– ÇD$ 1À‰<$ë„è›ÊÝÿD‹ A÷Üé0ÿÿÿD‰íD‰âH5[þa 1ÿ÷Ý1À‰éA‰ìè“QþÿD‰+é ÿÿÿ HKða H5b 1ÿèsQþÿéÓþÿÿèù´Ýÿf „ ó úAU¹ ¾ ATUSHì¨ dH‹%( H‰„$˜ 1ÀH‰â‰<$¿A ÇD$ ÇD$ è²Ýÿ…ÀxnA‰Äƒø~.H‹„$˜ dH+%( …„ HĨ D‰à[]A\A]Ãf D ‰Çº ¾ 1Àèõ¯Ýÿ‰ÅèžÉÝÿD‰çD‹(H‰Ãè@²ÝÿD‰+…íxA‰ìëž @ è{ÉÝÿD‹ A÷Üë D‰íD‰âH5;ýa 1ÿ÷Ý1À‰éA‰ìèsPþÿD‰+éeÿÿÿèö³Ýÿf D ó úAUATUSHì¨ dH‹%( H‰„$˜ 1ÀH…ö„ H‹Hƒù†N HQôHF H…Ò~yHë HƒÀH9Âtg€8 tòHÅîa H5ì b 1ÿ1ÀèëOþÿèÆÈÝÿA¼êÿÿÿÇ f. „ H‹„$˜ dH+%( …û HĨ D‰à[]A\A]à „ ÇD$ 1À‰<$Hƒù we‰D$H‰â¹ 1À¾ ¿A èp°ÝÿA‰Ä…ÀxYƒø”‰Çº ¾ 1Àè®Ýÿ‰Åè*ÈÝÿD‰çD‹(H‰ÃèÌ°ÝÿD‰+…íx5A‰ìé]ÿÿÿ D ‹Fë– ÇD$ 1À‰<$ë„èëÇÝÿD‹ A÷Üé0ÿÿÿD‰íD‰âH5«ûa 1ÿ÷Ý1À‰éA‰ìèãNþÿD‰+é ÿÿÿ H›ía H5j b 1ÿèÃNþÿéÓþÿÿèI²Ýÿf „ ó úAU¹ ¾ ATUSHì¨ dH‹%( H‰„$˜ 1ÀH‰â‰<$¿A ÇD$ ÇD$ èb¯Ýÿ…ÀxnA‰Äƒø~.H‹„$˜ dH+%( …„ HĨ D‰à[]A\A]Ãf D ‰Çº ¾ 1ÀèEÝÿ‰ÅèîÆÝÿD‰çD‹(H‰Ãè¯ÝÿD‰+…íxA‰ìëž @ èËÆÝÿD‹ A÷Üë D‰íD‰âH5‹úa 1ÿ÷Ý1À‰éA‰ìèÃMþÿD‰+éeÿÿÿèF±Ýÿf D ó úAUATUSHì¨ dH‹%( H‰„$˜ 1ÀH…ö„ H‹Hƒù†N HQôHF H…Ò~yHë HƒÀH9Âtg€8 tòHìa H5< b 1ÿ1Àè;MþÿèÆÝÿA¼êÿÿÿÇ f. „ H‹„$˜ dH+%( …û HĨ D‰à[]A\A]à „ ÇD$ 1À‰<$Hƒù we‰D$H‰â¹ 1À¾ ¿A èÀÝÿA‰Ä…ÀxYƒø”‰Çº ¾ 1ÀèÑ«Ýÿ‰ÅèzÅÝÿD‰çD‹(H‰Ãè ®ÝÿD‰+…íx5A‰ìé]ÿÿÿ D ‹Fë– ÇD$ 1À‰<$ë„è;ÅÝÿD‹ A÷Üé0ÿÿÿD‰íD‰âH5ûøa 1ÿ÷Ý1À‰éA‰ìè3LþÿD‰+é ÿÿÿ Hëêa H5ºb 1ÿèLþÿéÓþÿÿ虯Ýÿf „ ó úAU¹ ¾ ATUSHì¨ dH‹%( H‰„$˜ 1ÀH‰â‰<$¿A ÇD$ ÇD$ 責Ýÿ…ÀxnA‰Äƒø~.H‹„$˜ dH+%( …„ HĨ D‰à[]A\A]Ãf D ‰Çº ¾ 1À蕪Ýÿ‰Åè>ÄÝÿD‰çD‹(H‰Ãèà¬ÝÿD‰+…íxA‰ìëž @ èÄÝÿD‹ A÷Üë D‰íD‰âH5Û÷a 1ÿ÷Ý1À‰éA‰ìèKþÿD‰+éeÿÿÿè–®Ýÿf D ó úS¹ H‰ÓHì dH‹%( H‰„$˜ 1À‹‰<$H‰âH‰t$¿A ¾ ‰D$1Àè·«ÝÿA‰À…Àu(‹D$‰H‹„$˜ dH+%( u HÄ D‰À[à yÜèaÃÝÿD‹ A÷ØëÏè®Ýÿ @ ó úS¹ H‰ÓHì dH‹%( H‰„$˜ 1À‹‰<$H‰âH‰t$¿A ¾ ‰D$1Àè'«ÝÿA‰À…Àu(‹D$‰H‹„$˜ dH+%( u HÄ D‰À[à yÜèÑÂÝÿD‹ A÷ØëÏètÝÿ @ ó úS¹ H‰ÓHì dH‹%( H‰„$˜ 1À‹‰<$H‰âH‰t$¿A ¾ ‰D$1Àè—ªÝÿA‰À…Àu(‹D$‰H‹„$˜ dH+%( u HÄ D‰À[à yÜèAÂÝÿD‹ A÷ØëÏèä¬Ýÿ @ ó úS¹ H‰ÓHì dH‹%( H‰„$˜ 1À‹‰<$H‰âH‰t$¿A ¾ ‰D$1ÀèªÝÿA‰À…Àu(‹D$‰H‹„$˜ dH+%( u HÄ D‰À[à yÜè±ÁÝÿD‹ A÷ØëÏèT¬Ýÿ @ ó úS¹ H‰ÓHì dH‹%( H‰„$˜ 1À‹‰<$H‰âH‰t$¿A ¾ ‰D$1Àèw©ÝÿA‰À…Àu(‹D$‰H‹„$˜ dH+%( u HÄ D‰À[à yÜè!ÁÝÿD‹ A÷ØëÏèÄ«Ýÿ @ ó úAU¹ ATUSHì¨ dH‹%( H‰„$˜ 1ÀH‰âH‰<$¿A ‰t$¾ ÇD$ èå¨Ýÿ…ÀxiA‰Äƒø~)H‹„$˜ dH+%( … HĨ D‰à[]A\A]ÉǺ ¾ 1ÀèͦÝÿ‰ÅèvÀÝÿD‰çD‹(H‰Ãè©ÝÿD‰+…íxA‰ìë£ @ èSÀÝÿD‹ A÷Üë’ D‰íD‰âH5ôa 1ÿ÷Ý1À‰éA‰ìèKGþÿD‰+éjÿÿÿèΪÝÿff. „ ó úAWAVAUATA‰üU‰ÕSH‰ËHì¸ dH‹%( H‰„$¨ 1ÀH…É„g H‹ Hƒù†Š HQ´HCLH…Ò~MH ë € HƒÀH9Ât7€8 tòH›åa H5¬b 1ÿ1Àè«Fþÿ膿ÝÿÇ A½êÿÿÿé D HƒùwZfïÀD‰d$‰t$‰l$)D$ )D$0)D$@Hƒù ‡¨ ÇD$ E1À1ÒEèƒø ‡ H5¨Æa Hc†Hð>ÿàf D D‹CHƒù †Š ‹{ D‰À ø„< E…Àt…ÿ…\ÿÿÿHQàHC H…Ò~"H ë @ HƒÀH9Ðt€8 tòé2ÿÿÿ D ‹SfïÀD‰d$‰t$‰l$‰T$ )D$ )D$0)D$@…ÿ„Vÿÿÿ‰|$ HT$¹@ ¾ 1À¿A 芦ÝÿA‰Å…Àx;ƒøŽš H‹„$¨ dH+%( …U Hĸ D‰è[]A\A]A^A_Ãf D è#¾ÝÿD‹0E‰õA÷ÝAƒþuº‹D$ D$ A½êÿÿÿuªH…Û„ H‹HCHJøH…ÉŽ HÚëfHƒÀH9„ó €8 tîéIþÿÿf „ º ‰Ç¾ 1Àèý£Ýÿ‰D$ 褽ÝÿD‰ïD‹0I‰ÇèF¦Ýÿ‹T$ E‰7…Òˆ A‰Õé%ÿÿÿ € E…À„· ‹SfïÀD‰d$‰t$‰l$‰T$ )D$ )D$0)D$@éþÿÿ H9ãa H5ò b 1ÿèKDþÿé›ýÿÿf D H…Û„÷ 1ÀHƒù'vH‹C HQØH‰D$(HÙHC(H…Ò¿ éhþÿÿ D H…Û„· € Hƒù#‡û 1À‰D$ 1ÀHƒù/vH‹C(HQÐH‰D$(HÙHC0H…Òé þÿÿfHƒÀH9È„þÿÿ€8 tîé¡ f „ D‰ñD‰êH5Kða 1ÿ÷Ù1À‰L$ è„CþÿE‰7D‹l$ é=þÿÿ € H…Û„ Hƒù#‡1 1À‰D$ 1ÀHƒù/vH‹C(HQÐH‰D$(HÙHC0H…ÒéŒýÿÿHƒÀH9È„~ýÿÿ€8 tîé H…Û„i Hƒù#†’ ‹C ‰D$ Hƒù'†‰ ‹C$‰D$$Hƒù+†€ ‹C(‰D$(Hƒù/†w ‹C,éq H…Û„ò Hƒù#†ï ‹C ‰D$ Hƒù'†æ ‹C$‰D$$Hƒù/†Ý H‹C(H‰D$(Hƒù7†Ó H‹C0H‰D$0Hƒù?†É H‹C8é H…Û„Î 1ÀHƒù'vH‹C HQØH‰D$ HÙHC(H…ÒÆ éüÿÿE1ÀH…Û„ã 1ÀHƒ;vH‹CH‰D$ D‰D$(éhüÿÿH…Û„‚ Hƒù#†È ‹C ‰D$DHƒù'†¿ ‹C$‰D$@Hƒù/†¶ H‹C(H‰D$ Hƒù7†¬ H‹C0H‰D$(Hƒù?†¢ H‹C8H‰D$0HƒùG†˜ H‹C@H‰D$8HƒùK†Ž ‹CHéˆ @ HƒÀH9È„Îûÿÿ€8 tîéa f „ HƒÀH9È„®ûÿÿ€8 tîéA f „ HQôHC H…ÒŽŠûÿÿHÙëf. „ HƒÀH9È„nûÿÿ€8 tîé f „ ƒíA½êÿÿÿƒý‡tûÿÿD‰æ1ÿè´øÿÿA‰Åébûÿÿ @ D‰d$fïÀ‰t$‰l$)D$ )D$0)D$@‹SEè‰T$ ƒø ‡eÿÿÿH5†Áa Hc†Hð>ÿà @ fïÀBè‰|$‰t$‰T$ÇD$ )D$ )D$0)D$@ƒø ‡¸úÿÿH¾Áa Hc‚HÐ>ÿà @ ÇD$ HÇD$( éúÿÿÇD$D ÇD$@ HÇD$ HÇD$( HÇD$0 HÇD$8 1ÀHQ°‰D$HHÙHCPH…Òé>úÿÿ HƒÀH9È„.úÿÿ€8 tîéÁ ÇD$ ÇD$$ HÇD$( HÇD$0 1ÀHQÀH‰D$8HÙHC@H…Òéæùÿÿ HƒÀH9È„Öùÿÿ€8 tîëlÇD$ ÇD$$ ÇD$( 1ÀHQЉD$,HÙHC0H…ÒéœùÿÿHƒÀH9È„Žùÿÿ€8 tîë$‹C Hƒù'†Äûÿÿ‹s$…À„î …ö„±ûÿÿ @ ¿êÿÿÿA½êÿÿÿ蘿ÿÿéyùÿÿ‹C Hƒù'†úúÿÿ‹s$…À„ …ö„çúÿÿëÉHÇD$ HÇD$( HÇD$0 HÇD$8 éùÿÿHÇD$ HÇD$( éëøÿÿHÇD$ éÝøÿÿHÇD$ HÇD$( HÇD$0 HÇD$8 HÇD$@ ÇD$H é£øÿÿE1À1Àé"üÿÿ…ö„JúÿÿƒÊ ‰t$ ‰T$ é>úÿÿ…ö„ÃúÿÿƒÊ ‰t$ ‰T$ é·úÿÿ虡Ýÿf „ ó úAWAVI‰ÖAUATUH‰õSH‰ûHìÈ dH‹%( H‰„$¸ 1ÀLl$ èõÂÿÿfïÀ)D$ )D$0M…ö„Ž I‹Hƒù†) HQäIF H…Ò~tIëf D HƒÀH9Ðt_€8 tòHhÜa H5dúa 1ÿ1Àèc=þÿè>¶ÝÿA¿êÿÿÿÇ fH‹„$¸ dH+%( …, HÄÈ D‰ø[]A\A]A^A_à @ Hƒù‡Þ HÇD$ Hƒù†£ A‹FE‹fH‰D$H…ÀtHƒ|$ t†H‰\$ ‰l$0E…ätH‹D$D‰d$8H‰D$(‹D$‰D$4¹ L‰ê¾ 1À¿A è«ÝÿA‰Ç…Àˆø ƒøŽ— Iƒ>†=ÿÿÿ‹D$<A‰FE…ÿ‰,ÿÿÿèWµÝÿD‹A÷ÙE‰Ïéÿÿÿf „ Hƒù‡N H‰\$ E1ä‰l$0HÇD$ éxÿÿÿ @ I‹FH‰D$é ÿÿÿf. „ ¹ L‰ê¾ 1À¿A H‰\$ ‰l$0èþœÝÿA‰Ç…Àˆwÿÿÿƒøšþÿÿ‰Çº ¾ 1Àè›Ýÿ‰Åè°´ÝÿD‰ÿD‹ H‰ÃèRÝÿD‰#…íˆÁ A‰ïé_þÿÿ € Hƒ|$ tE…ätCIƒ>‡ÿÿÿèl´ÝÿD‹A÷ÙE‰Ïé.þÿÿf D HfÚa H5 øa 1ÿ1Àèa;þÿéùýÿÿ @ H‹D$¹ L‰ê¾ ¿A ÇD$8 H‰D$(‹D$‰D$41Àè%œÝÿA‰Ç…Àˆ² ƒøŽ¯ M…ö…qþÿÿé³ýÿÿ º ¾ D‰ÿ1Àè šÝÿ‰D$ èóÝÿD‰ÿ‹H‰ÅèfœÝÿ‹D$ ‰] …ÀyS‰Ù1ÿ1ÀD‰ú÷ÙH5qça è´:þÿHƒ|$ ‰] „Ï E…ä„DÿÿÿD‹|$ M…ö…óþÿÿèi³ÝÿD‹A÷ÙE‰Ïé+ýÿÿ D‹|$ é]ÿÿÿf D ‰D$ ëƉǺ ¾ 1Àè™Ýÿ‰D$ ‰Ãè$³ÝÿD‰ÿD‹ H‰ÅèÆ›ÝÿD‰e …Ûy¶D‰áD‰úH5Ùæa 1ÿ÷Ù1Àè:þÿD‰e éqÿÿÿè˜ÝÿHÇD$ E‹fé ýÿÿD‰áD‰úH5¡æa 1ÿ÷Ù1ÀèÞ9þÿD‰#éZýÿÿD‹|$ M…ö…-þÿÿéGýÿÿ ó úAVA‰ÒfïÀAUATUL‰ÍSL‰ÃHì dH‹%( H‰„$˜ 1ÀA‹ ‰<$H‰â‰t$¿A ¾ L‹´$Ð H‰L$¹0 L‹¬$Ø ‰D$ 1ÀL‹¤$à HÇD$( D‰T$D$è6šÝÿ‹T$ A‰À‰‹T$‰U ‹T$ A‰H‹T$ I‰U H‹T$(I‰$…Ày èä±ÝÿD‹ A÷ØH‹„$˜ dH+%( uHÄ D‰À[]A\A]A^ÃècœÝÿ ó úAU¹ ¾ ATUSHì¨ dH‹%( H‰„$˜ 1ÀH‰â‰<$¿A è’™Ýÿ…ÀxnA‰Äƒø~.H‹„$˜ dH+%( …„ HĨ D‰à[]A\A]Ãf D ‰Çº ¾ 1Àèu—Ýÿ‰Åè ±ÝÿD‰çD‹(H‰ÃèÀ™ÝÿD‰+…íxA‰ìëž @ èû°ÝÿD‹ A÷Üë D‰íD‰âH5»äa 1ÿ÷Ý1À‰éA‰ìèó7þÿD‰+éeÿÿÿèv›Ýÿf D ó úHì¨ dH‹%( H‰„$˜ 1ÀH…Ò„É L‹Iƒø†Ì IHôHB H…É~OJ ëf „ HƒÀH9Át7€8 tòH‚Öa H5lôa 1ÿ1Àèk7þÿèF°ÝÿA¸êÿÿÿÇ ëI „ ‰<$1À‰t$Iƒø v‹B‰D$H‰â¹ 1À¾# ¿A è!˜ÝÿA‰À…Ày èõ¯ÝÿD‹ A÷ØH‹„$˜ dH+%( u9D‰ÀHĨ É<$1À‰t$ë§ D L‰ÁHÝÕa H5oóa 1ÿèÈ6þÿéXÿÿÿèNšÝÿf. „ @ ó úAWL=“¸a AVI‰þAUA‰õATM‰ÄUH‰ÕV1öSHcÒ‰ËHÁâHƒìè›ÝÿH !Gb ƒû~ ·U fƒúw1ÀHƒÄ[]A\A]A^A_÷Â9Ã|çD·EAàÿ?ÿÿE9ÅŒ¥ IcðM…ätlH<vI<|D·fAƒùwYD·WDXüfE…ÒufE…Ét4E·ÑG·WE9Ór ·f…ÿtD9ß|fAƒùu!€|ÿ tƒÈÿérÿÿÿf·Wf…ÒtD9Ú|èfM öIƒ9 t$H‰Î1ÀD‰Â1ÿL‰L$è¢5þÿ·E L‹L$H BFb I‰)ƒÀƒàü)ÃH˜HŃûŽÿÿÿéÿÿÿ @ ó ú·I‰ÈHƒÂHüéªþÿÿf. „ ó úHƒìXfïÀdH‹%( H‰D$H1À)$H¸ H‰D$·GHÇD$ öÄtMöÄtb¾$ ¸$ ‹HI‰àH|$ )ñ¾ è6þÿÿ…ÀuRH‹T$(H5&Fb H…ÒHBHEÐ1ÿ1ÀèÂ4þÿH‹D$HdH+%( u41ÀHƒÄXà ‹GƒÀH˜HƒÀH‰Æë— € H5¡Eb 1ÿ1Àè€4þÿë¼è ˜Ýÿf „ ó ú‹…Àt ‹V@DÿFP‰1Àà € ó úH‰øà „ ó ú1ÀÃf „ ó úH9÷”Àà D ‹‹wHW H‰ÁHÁáH)Á‰ðHÁH‰ÈHÁàH)È‹OHÈæÿÿ t8NÿH IH| @ H‰Æ‹ HƒÂ HÁæH)ÆHñH‰ÈHÁàH)È‹JüHÈH9úuØà € ‹‹wHW H‰ÁHÁáH)Á‰ðHÁH‰ÈHÁàH)È‹OHÈæÿÿ t8NÿH|Ï „ H‰Æ‹ HƒÂHÁæH)ÆHñH‰ÈHÁàH)È‹JüHÈH9úuØà € ó ú‹L‹Në @ …Àx‰Â‰ÁA‹‘L• 9ÁuèH‹F B‹ …Àx‰1ÀøêÿÿÿÃD‹^1ÀE…Û„± ATD‹I‰òAöÁ… H‹D‰É‹BHÈ‹OhHÐHÊD‰ÙHÁH9Ê‚I Aƒû† D‹ D9f‡³ AöÄ…© LHAƒë„Ø D‰ÚL‰É1öE‰àƒúvk‹A…Àt<I¯À‰×HƒÀH9Çr-HÁHƒÆ)ÂuÚI‹BD‰X D‰`L‰‰p1ÀA\à à € I‹R1À¿ H5Eb è!2þÿ¸êÿÿÿA\Ãf „ I‹R1À¿ H5¦Db èù1þÿ¸êÿÿÿA\ÃI‹R1ÀD‰áH5Db ¿ è×1þÿ¸êÿÿÿë´H‹V¿ H58Cb è»1þÿ¸êÿÿÿë˜H‹V1À¿ H5Db è1þÿ¸êÿÿÿéwÿÿÿH‹V1À¿ H5‰Cb è|1þÿ¸êÿÿÿéVÿÿÿH‹V1ÀE‰ØD‰ÉH5Cb ¿ èU1þÿ¸êÿÿÿé/ÿÿÿff. „ AT¾x SH‰û¿ Hƒìèg¥ÝÿH…À„º HÇ@P I‰ÄH¸ÿÿÿÿ I‰D$lAÆD$ H…Û„… ‹C@CPI‰\$H¾ A‰D$PH‹C‹@A‰D$T¶CAˆD$¸ A‰D$¿ è÷¤ÝÿI‰$H…ÀtSºŸëÿÿI‰D$f‰HPI‰T$ I‰T$X1ÒH…Û”ÂÇ@ Æ@‰PHƒÄL‰à[A\Ãf¾ ¸ ëžIÇÄôÿÿÿëÞL‰çIÇÄôÿÿÿè<ÝÿëÍf. „ ‹w‰òÁêƒâ fƒú‡ˆ H‰ù·ÂH="²a Hc‡Hø>ÿà @ HA æÿÿ t$VÿHLÑ @ ‹HƒÀʉPø‹PüʉPüH9Áuè1Àà D ‹A ȉA 1Àà D HA æÿÿ tÜVÿHRHL‘‹HƒÀ ʉPô‹PøʉPø‹PüʉPüH9Áuàë®f D HA æÿÿ tœVÿHRHL‘‹HƒÀ ʉPô‹PøʉPø‹PüʉPüH9Áuàékÿÿÿ HA æÿÿ „XÿÿÿVÿHRHL‘ @ ‹HƒÀ ʉPô‹PøʉPø‹PüʉPüH9Áuàé#ÿÿÿ ‹A ȉA ‹AȉA‹AȉA1Àà D HA æÿÿ „ðþÿÿVÿHLÑ „ ‹HƒÀʉPø‹PüʉPüH9ÁuèéÃþÿÿHƒì1À·Ò¿ H5®Ab è‰.þÿ¸êÿÿÿHƒÄÃff. „ @ ‹1À9tà € ‹W9Vuð‹N9Ouè·ÊÁêHG HƒÆ ƒâ fƒútI…ÉtuQÿHRHT—ë$ € ‹~9xu‹N9HuHƒÀ HƒÆ H9ÐtC‹9tÝ1ÀÃf. „ …Ét,QÿHT×ëf‹N9HuÛHƒÀHƒÆH9Ât ‹>98tåëÆ ¸ Ãf. „ ‹1À9tà € ‹W9Vuð‹N9OuèHG HƒÆ âÿÿ t0ƒêHRHT—ëf‹~9xuHƒÀ HƒÆ H9Ðt ‹9tå1ÀÃf¸ Ãf. „ ‹1À9tà € ‹N9Ouð‹N9Ouè‹N 9O uà‹V9WuØ‹F9G”ÀÃf D AWI‰ÿAVAUATUSHƒì(„ÒL‹gLD'H‰t$L‹oM…ät‹G‰HƒÄ(L‰à[]A\A]A^A_ÃA‹]A‹E ¿ A‰ÖØAE‰Æ‰D$ èß ÝÿH‰ÅH…ÀtʼnÚL‰îH‰Ç躉ÝÿE„öuUE‹uA‹U I‹w JD5 H‰ÇH‰D$è—‰ÝÿI‹wXE‹e A‹ULd$H…ö„Õ L‰çI‰ìèr‰ÝÿH‹D$‹L$ ‰é`ÿÿÿf‹EI‹w fÁE ȉE‹EE‹uȉE‹E ȉE ‹EA‹U ȉE‹EȉEJD5 H‰ÇH‰D$è‰ÝÿA‹G@…À„rÿÿÿ1Ûë/ D A‹HƒÃÈA‰A‹FÈA‰FA‹FÈA‰FA9_@†?ÿÿÿI‹G0‹˜H‹D$L4L‰÷èNûÿÿ…ÀtºH‰ïèr‹Ýÿé«þÿÿ D I‹`H‰T$èjö H‹T$H‰Æéÿÿÿff. „ f‰ùÁéƒá fƒù w:f…Ét}fƒù ‡Ã H€a ·ÉHcŠHÐ>ÿà € A¸ D‰ÀÃf D Aò·Éfƒøw>¸ A¸ HÓà© uÕA¸ © @ uÈ© € t·ÿDDAÁàë³ D 1ÉHƒì1À‰Ê¿ H5Ê=b è¥*þÿ¸êÿÿÿHƒÄà ·ÿDý évÿÿÿ „ A¸ écÿÿÿ D A¸ éSÿÿÿ D AVAUATUSH‰ûHƒìH‹oH‹?H9ýt=H…ÿt è+ŠÝÿHÇ H‹{H…ÿt èŠÝÿHÇC 1ÀHƒÄ[]A\A]A^à € D‹uL‰÷è Ýÿ‹} I‰Äè ÝÿI‰ÅM…ä„‘ H…À„ˆ L‰òH‰îL‰çèþ†Ýÿ‹U H‹s L‰ïèï†Ýÿ‹UH‹sX¿ÿÿÿèó H‰ÇH= ðÿÿw[A‹D$ L‰cL‰k H‰C(A‹D$HÇCX H‰{`…Àt Hƒ{H uƒøtH‹;é$ÿÿÿf „ ÆChH‹;éÿÿÿ¸ôÿÿÿ1ÿ D ‰D$ èßó L‰çè'‰ÝÿL‰ïè ‰Ýÿ‹D$ é ÿÿÿf D ‹WA¹@ L‰È‰ÑÁéƒá HÓèƒàtf…Òu‹E1À9t>D‰ÀÃf‹NA¸@ ‰ÊÁêƒâ I£Ðsf…Éu‹A¸ 9DDÀD‰ÀÃféKúÿÿ ¶Nƒá IÓéE‰ÈAƒàë¯ D AUATUH‰ýSHƒìH‹GD‹` H‹G(LæH9ÆvH‰ñHÁé …Š H‰ÂH‰óH‹ HÁêH¸ H9ÂHBиÿÿÿÿH9ÂHGÐH9òHCÚH‰Þèš…ÝÿI‰ÅH…ÀtJH‹}(H‰Ú1öH+U(HÇèŒÝÿL‰m KD% H‰](HƒÄ[]A\A]à D H‹G HƒÄ[]LàA\A]Ãf D HƒÄ1À[]A\A]Ãff. „ AWAVAUA‰õATUSH‰ûHƒìD‹@H‹GH‹O8IWD‹` H9ʆ§ Húÿÿÿ‡§ H‰ÈH‹0HÁèHȹ H9ÈHBÁ¹ÿÿÿH9ÈHGÁH9ÐHCÐH4• H‰Õ资ÝÿI‰ÆH…ÀtbH‹C8H‰ê1öH)ÂI<†HÁâèÄ‹ÝÿL‰s0H‹CK¾H‰k8D‰"Dh Dh‹C@ƒÀ‰C@CPHƒÄ[ƒè]A\A]A^A_à H‹W0JºH…ÒuÇèÆŸÝÿÇ HƒÄ¸ôÿÿÿ[]A\A]A^A_Ãff. „ AUA‰ÕATA‰ôHƒì‹GP‹W@Â9Ös6…öu ë H‹H‹GPA9ÄrôD‰â)ÂH‹G0‹HG t 1ÀHƒÄA\A]à € èKŸÝÿÇ 1ÀD‰áD‰ê1ÿH5œ9b èO&þÿ¸êÿÿÿëÈ „ H‰øH=F_k …öt"H‰Áë D H‹IH‹yP9þrõ)þH‹y0‹<·Hy H5_k …Òu ë H‹@H‹HP9Êrõ)ÊH‹H0‹4‘Hp ¶Gƒà fƒøu ¶Fƒà fƒøt1Àà éƒøÿÿ AWLÇ^k AVAUATUSH‰ûHƒìL‹'…öt"L‰àë @ H‹@H‹HP9Îrõ)ÎH‹H0D‹±L@ H-ˆ^k …Òt$L‰àë € H‹@H‹HP9Êrõ)ÊH‹H0‹,‘Hh E‹HE1ÿD‰ÈÁèƒà Püfƒúw ¶Uƒâ f9ÂtHƒÄD‰ø[]A\A]A^A_Ãf „ H‰îL‰ÇèU÷ÿÿA‰Ç„ÀtÓMp HƒÅ Aáÿÿ tÂAAÿH@Ml€ëf D IƒÆ HƒÅ M9ît E‹FD‹ME9ÈtæD‰ÊD‰ÆL‰çèpþÿÿ„ÀuÔD‰ÊD‰ÆH‰ßèÞþÿÿ„ÀuÂE1ÿégÿÿÿfAWAVAUA‰õATUSHƒìH‹OJ4©‹ƒøþ„Ê L‰ë…Àx% D 9Ãt ‰Â‰Ã‹‘…Àyñ‰ØHƒÄ[]A\A]A^A_ÃH‹I‰þH-C]k E…íu ë @ H‹@H‹PP9Órõ‰Ù)ÑH‹P0‹,ŠHh Çþÿÿÿ¶Eƒà fƒø‡ H|¦a ·ÀHc‚HÐ>ÿà ‹uL‰÷èEÿÿÿ…Àx‚‹M M‹V‰EH˜H‰ÊM‹BHÁâH)Ê‹ML‰$HÊI‰ÔIÁäI)ÔIÄM…À„Ë M‹z(I‹rL‰çAÿL‹$E…ÿt Hº|J¹y7ž¹@ H¯ÂD)ùHÓèMÀM‹8M‹VM…ÿué† fM‹M…ÿ„s I‹FI‹?L‰æH‹PÿP„ÀtÞI‹OI‹H0\k A‰È…Éu ë € H‹@H‹PPA9Ðrô)ÑH‹P0‹ŠHP ‹9E u ‹B9Eu˜‹B9Euéë HƒÄ¸êÿÿÿ[]A\A]A^A_ËuL‰÷è)þÿÿ…Àˆbþÿÿ‹U M‹V‰EH˜H‰ÑM‹BHÁáH)Ñ‹UL‰$HÑH‰ÊHÁâH)ÊHÐI‰ÄIÁäI)Ä‹E IÄM…À„› M‹z(I‹rL‰çAÿL‹$E…ÿt Hº|J¹y7ž¹@ H¯ÂD)ùHÓèMÀM‹8M‹VM…ÿuéV fM‹M…ÿ„C I‹FI‹?L‰æH‹PÿP„ÀtÞI‹OI‹H [k A‰È…Éu ë € H‹@H‹PPA9Ðrô)ÑH‹P0‹ŠHP ‹9E u ‹B9Eu˜‹B9Eu‹B 9E uˆé³ ‹uL‰÷èýÿÿ…ÀˆAýÿÿ‰EHE H‰$·E…Àt-ƒèL‹<$LdÅA‹wL‰÷èÕüÿÿ…ÀˆýÿÿA‰GIƒÇM9çußH‰ïè˜íÿÿM‹VI‰ÄM‹zM…ÿ„h I‹R(I‹rH‰ÇH‰T$AÿH‹T$…Òt H¹|J¹y7žH¯Á¹@ )ÑHÓèM<ÇM‹?M‹VM…ÿué M‹M…ÿ„ I‹FI‹?L‰æH‹PÿP„ÀtÞI‹wI‹HÈYk A‰ð…öu ë € H‹@H‹PPA9Ðrô)ÖH‹P0‹²HP ‹9E u ‹E;Bu˜‹z9}uHƒÂ %ÿÿ „y ƒèHtÅH‹$ë ‹z9x…dÿÿÿHƒÀHƒÂH9ð„K ‹:98tÝéHÿÿÿ‹u L‰÷è•ûÿÿ…ÀˆÎûÿÿ‰E ‹uL‰÷èûÿÿ…Àˆ¸ûÿÿ‹U M‹V‰EH˜H‰ÑM‹BHÁáH)Ñ‹UL‰$HÑH‰ÊHÁâH)Ê‹MHÊH‰ÑHÁáH)Ñ‹U HÑH‰ÊHÁâH)ÊHÐI‰ÄIÁäI)Ä‹EIÄM…À„Ñ M‹z(I‹rL‰çAÿL‹$E…ÿt Hº|J¹y7ž¹@ H¯ÂD)ùHÓèMÀM‹8M‹VM…ÿuéŒ „ M‹M…ÿtwI‹FI‹?L‰æH‹PÿP„ÀtâI‹OI‹H54Xk A‰È…Éu ë H‹@H‹PPA9Ðrô)ÑH‹P0‹4ŠHp H‰ïè·ñÿÿ„Àt£ I‹FF‰¨A9ØtUHƒÄD‰À[]A\A]A^A_ÃM‹VI‹FB‰ ¨E1ÉE1À¹ L‰êL‰æL‰×èû’ …ÀuA‰Ø뿸ØÿÿÿéIúÿÿ¸ôÿÿÿé?úÿÿM‹VëÄ „ ó úAWIÉI‰ÏAVI‰þAUATI‰ÔUSHƒìH‹I9Á†Ž M9Á‡¥ H‰ÂI‰õH‹?HÁêH¸ H9ÂHBÐL9ÂIGÐL9ÊLCÊL‰ÈL‰ÍI÷äH‰Æpmèp{ÝÿH‰ÃH…Àt`I‹} H‰êM¯ü1öH)úI¯üI¯ÔHÇèx‚ÝÿI‰ J;I‰m HƒÄ[]A\A]A^A_Ãf D H‰ÈH¯ÂHHƒÄ[]A\A]A^A_à € HƒÄ1À[]A\A]A^A_à € ó úAWE1ÿAVAUATUSHƒìH‹H9ÈrHƒÄD‰ø[]A\A]A^A_ÃH‰ÅH‰ÓI‰ýI‰ôHÁíH‹?HŸ H9ÁHBÈH9ÍHBéH‰èH÷ãH‰Æp4è‡zÝÿI‰ÆH…Àt'I‹$H‰ê1öH)ÂH¯ÓH¯ØI< è’ÝÿM‰u I‰,$ë…A¿ôÿÿÿézÿÿÿff. „ fó ú‹GPG@à D ó úH‹GHà € ó úHÅUk …öu ë € H‹H‹GP9ðwõ)ÆH‹G0‹°HG Ãff. „ @ ó ú‹WP‹G@Ð9ðv0HyUk …öu ë H‹H‹WP9ÖrõH‹G0)Ö‹°HG ÃÃf D Hƒìè•ÝÿÇ 1ÀHƒÄÃf. „ AWAVA‰öAUL-èža ATL%Uk UH‰ýS‰ÓHƒì(H‹uD‰ðë …Àx ‰ÀH‰Â‹†9Âuð‰Øë @ 9Át ‰ÀH‰Á‹†…Àyð9Ñ„³ L‹} A‹WPA‹G@Ð9Ãê ÝÿL‰à…Ût(L‰øë f D H‹@H‹PP9Órõ‰Ù)ÑH‹P0‹ŠHP H‰Ð¶@A‰ÙIÁáƒà fƒø„# H‹U LÊD‹E…À‰É H‹E0H‹}(H;E8„^ HHM‰àH‰M0‰ ‡D‰2E…öt#L‰øë H‹@H‹PPA9ÖrôA)ÖH‹P0F‹²L@ M‰æ…Ût)L‰øë f „ H‹@H‹PP9Órõ‰Ù)ÑH‹P0D‹4ŠLp E‹HA‹NA‹>D‰È‰ÊÁèÁêƒà ƒâ A98…9 fƒøt*fƒút$f9Ð…$ fƒø‡Ñ ·ÀIcD… Lè>ÿà f9Ðtàfƒø„ Áé E1҉ʃÂf9Ð…l Aº A9_P†\ ÆE@éS @ ‰Øë @ …Àx‰Â‰Á‹–L• 9Áué‰ÎL‰ÿL‰L$L‰D$‰L$è‰ýÿÿL‹D$L‹L$¶@‹L$ƒà fƒøMEÈEÙéþÿÿ @ H‰Â¹ L‰L$HÑêH9ÊHBÑHÂH‰U8H4• HÁê>… è wÝÿL‹L$H…ÀH‰Ç„ H‹U L‹} H‰E(H‹E0LÊéDþÿÿfD9É… A‹^E‹pénýÿÿf. „ L‰öL‰ÇE1Òè¢ëÿÿ„Àt]IX IƒÆ Aáÿÿ t0AAÿH@Md€A‹V‹sH‰ïèýÿÿA‰Â…À~)HƒÃ IƒÆ L9ãuÝAº ë D L‰öL‰ÇèÕïÿÿD¶ÐHƒÄ(D‰Ð[]A\A]A^A_à € E1ÒD9ÉußA‹FA9@uÕë· @ AºêÿÿÿëÇE1ÒD9Éu¿IX Mf áÿÿ „£ ‰È1Òëf D HƒÂH9ЄŠ A‹|Ö A9|Ð tçE1ÒëE1ÒD9É…uÿÿÿA‹FA9@…gÿÿÿE1ÒA‹F A9@ A”ÂéSÿÿÿD9ÉuÈA‹FA9@u¾A‹FA9@u´A‹VA‹pH‰ïL‰D$èöûÿÿA‰Â…ÀŽÿÿÿL‹D$A‹^ E‹p éýûÿÿA‹pA‹VH‰ïL‰D$èÄûÿÿL‹D$…ÀA‰ÂŽãþÿÿA·@…À„ºþÿÿƒèMlÀA‹T$‹sH‰ïèûÿÿA‰Â…ÀŽ³þÿÿHƒÃIƒÄL9ëuØé…þÿÿAºôÿÿÿé–þÿÿE9Æ„qþÿÿD‰òD‰ÆL‰ÿè0ñÿÿ„À…[þÿÿD‰òD‰ÆH‰ïèšñÿÿD¶Ðé`þÿÿD‰ÈE1ÒÁè ƒÀf9ÂA”ÂéHþÿÿf „ ó úHFüH©ûÿÿÿu‰wp1ÀÃHƒìèñÝÿÇ ¸êÿÿÿHƒÄÃó ú¶Gà € ó úATSHƒìƒþw<@ˆwH‰ûE1ä€g…ötHƒÄD‰à[A\à H‹è§vÝÿHÇC D‰àHƒÄ[A\ÃèÝÿA¼êÿÿÿÇ ëÃó úSD‹OPD‹_@C9ÖƒÔ ‰ðI‰úH5{Ok …Àt)D‰ÉH‰úë € H‹RH‹JP9Èrõ‰Æ)ÎH‹J0‹4±Hr 1ÿLEOk » O EË D H…öt[L9ÆtV¶Vƒâ fƒútI·ÒH£ÓsP‹FD‰ÉD9ØsML‰Æ…Àt L‰ÒëH‹RH‹JP9Èrõ‰Æ)ÎH‹J0‹4±Hr ƒÇƒÿ u¦f D 裎ÝÿÇ ¸êÿÿÿ[Ãf D è‹ŽÝÿÇ ëàè~ŽÝÿÇ ëÎf D ó úH…ÿ„ƒ UH‰ýHÿ ðÿÿwn‹l…ÿyOL‹EH‹} I9øt L‰ÇèJuÝÿH‹} èAuÝÿH‹}`èèß H‹} è/uÝÿH‹}è&uÝÿH‹}0è uÝÿH‰ï]éuÝÿ @ è«vÝÿL‹EH‹} I9øu¬ëÈ @ ]Ãf D Ãff. „ @ ó úAT1ÿè£ãÿÿI‰ÄH= ðÿÿwL‰àA\Ãfè«ÝÿA÷ÜD‰ E1äL‰àA\Ãff. „ ó úATèeãÿÿI‰ÄH= ðÿÿw L‰àA\à @ èkÝÿA÷ÜD‰ E1äL‰àA\Ãff. „ ó úAWfïÀAVAUATUSHƒìhH‰T$dH‹%( H‰D$X1À‹GlD$8HÇD$H HÇD$0 …À‰/ Hƒ|$ I‰üI‰ö‰Ít H…ö„ Ht$,1ÒL‰çèûæÿÿI‰ÇH…À„‡ ‹D$,M‰<$» HÇ$ A‰D$HD$0ÇD$ H‰D$ …íu ‹t$,H‹T$L‰ÿè«ÕÿÿA‰D$l…Ày9½ M…öth‹D$‹t$,HT$0L‰ÿL‰t$8‰D$D‰l$@èvÕÿÿA‰D$l…Àˆ¹ H‹<$E1äèMsÝÿH‹D$XdH+%( …‹ HƒÄhD‰à[]A\A]A^A_à € Ñd$‹L$¸ÿÿÿ H‹<$9ÁCÁ‰Æ‰D$èopÝÿI‰ÅH…À„S ‹t$,H‹T$Æ L‰ÿH‰D$8‹D$‰l$@‰D$DèÞÔÿÿA‰D$l…À‰ 謋Ýÿ‹ ƒø …ã ƒëtdL‰,$éóþÿÿ è‹‹ÝÿH5d&b 1ÿ‹ ÷ØA‰Ä‰Â1Àè’þÿH‹<$èyrÝÿE…ä‰#ÿÿÿD‰ã÷ÛèV‹Ýÿ‰éÿÿÿ € » A¼ôÿÿÿëà 1ÿ1ÀH5 &b ºäÿÿÿèCþÿA€} uL‰ïA¼äÿÿÿè rÝÿë¬A¼äÿÿÿL‰êH5œ%b 1ÿ1ÀèþÿL‰,$éxÿÿÿèåŠÝÿA¼êÿÿÿÇ é—þÿÿèÏŠÝÿA¼ïÿÿÿÇ éþÿÿ÷Ø1ÿH5“%b ‰ÂA‰Ä1ÀèÇþÿA€} të˜èIuÝÿL‰,$éGþÿÿH‹<$» A¼ôÿÿÿèŒqÝÿé ÿÿÿ € ó ú1É1Ò1öéýÿÿó ú‹Glà „ ó ú‰wlà „ ó úATUH‰õSH‰ûHƒì¶WdH‹%( H‰D$1ÀHt$è0äÿÿI‰ÄH…ÀtH‹D$€{ ‰Cu+L‰#‰E H‹D$dH+%( u2HƒÄL‰à[]A\Ãf „ L‰cëÒf. „ 軉ÝÿÇ ë¾è^tÝÿff. „ ó úU‰õSH‰ûHƒì‹GT9Æsf. „ H‹[H‹CT9èwõ‰ê)ÂH‹C;PsH‹CXH…Àt'+kTHƒÄHè[]ÃfèK‰ÝÿÇ HƒÄ1À[]à @ H‹{`èOÛ ëÎff. „ fAWI‰ÿAVAUATUSHƒìH‹GHH…Àt ‹@p…À× A‹GPA‹O@» H- vh Á‰L$ ƒùŽÃ „ ‰Â9Ù†:•Ýÿ9ØL‰øv € H‹@H‹PP9Úwõ‰Ù)ÑH‹P0‹ŠHP ¶BI‰Õƒà fƒøuN‹BƒèƒàûuC‹2L‰ÿèÙþÿÿI‰ÄH…Àt1L5Ruh H5Ưa ëI‹6IƒÆL‰çèÁ‚Ýÿ…Àt%L9õuè „ ƒÃ9\$ t"A‹GPA‹O@ÁéXÿÿÿA‹EHƒÄ[]A\A]A^A_ÃHƒÄ¸ÿÿÿÿ[]A\A]A^A_Ãó ú‹Gp…Àt 1Ò…ÀHÂH˜Ã SH‰ûè¿þÿÿ1Ò…À‰Cp[HÂH˜Ãó úUH‰ýSHƒì‹PD‹E@B9Æƒà …ö„ã ‰úH‰èëH‹@H‹PP9Örõ)ÖH‹P0A» Aø» LªGk A¹ ‹4²Hp H…ö„Ÿ L9Ö„– ¶Fƒà fƒø„… fƒø‡¾ fƒøv:·ÈL‰ÊHÓâ÷ O … ÷Âp€ „‘ ‹N…Ûub‰ØH¯ÁHƒÄ[]à D fƒøtáfƒøur‹Ep…À„ …Àº HÂHcÈ…Ûu(ëÄf D èˆÝÿÇ èÀ†ÝÿÇ HÇÀêÿÿÿ른ÿÿÿÿ1Ò÷óH9È}è†ÝÿÇ HÇÀùÿÿÿéÿÿÿ fƒøt"è}†ÝÿÇ HƒÄHÇÀêÿÿÿ[]Ãf „ ‹N…Ûui¯Ù‹N ‰úD9ÁsFL‰Ö…Ét H‰èëH‹@H‹PP9Ñrõ)ÑH‹P0‹4ŠHp Aƒë…±þÿÿéTÿÿÿf „ ‹N‰úD9Árºè†ÝÿÇ é6ÿÿÿf D ‰È÷ãq‘éCÿÿÿ D H‰ïè¸üÿÿº …À‰EpHÂHcÈéçþÿÿ ó úAWLãEk A¹ AVAUATUSH‰ûHƒì‹PD‹C@AøD9ƃ’ÝÿL‰Õ…öt$‰úH‰Øë D H‹@H‹PP9Örõ)ÖH‹P0‹,²Hh ‹U‰ÐÁè‰Áƒá fƒù‡æ ¨ u fƒù„; fƒù…È ‹u ë˜ @ ·ÉL‰ÈHÓà© … ©@ …Ñ ¨0„¡ Lu âÿÿ „1 BÿA¿ H@Ll… € A‹vH‰ßè ÿÿÿA‰Ä…ÀŽ A9ÇDLø‹E…ÀA‹Fy‰ÇÁïuAÁä1ÒA÷ô…Ò…× IƒÆ M9îu¶‹E1ÒE‰üA÷÷…Ò…» HƒÄD‰à[]A\A]A^A_Ãfƒùt+·É‰ÊH5W b 1ÿ1Àèn þÿE1äèF„ÝÿÇ ëÃf D ‹Cp…Àt[…Àº D‹eHÂH˜I9ÄLGàë „ ‹uétþÿÿ „ D‹cpE…ätE…ä¸ DHàékÿÿÿH‰ßè¾úÿÿ‰CpA‰ÄëßH‰ßè®úÿÿ‰Cpë˜f „ A¼ é:ÿÿÿ„4ÿÿÿ誃ÝÿD‰â÷Ú‰é#ÿÿÿff. „ ó úAVAUATI‰üUH‰õH5û· SD‹wP‹_@H‰ïèØ}Ýÿ…À„ A A‰Åƒøvt» € D‰ò9ÃÙÝÿL‰àD9ós D H‹@H‹PP9Órõ‰ÙL‰ç)ÑH‹P0H‹@ ‹Š‹4èkùÿÿH‰ÆH…Àt H‰ïèk}Ýÿ…Àt0ƒÃD9ëtE‹t$PA‹D$@Dðë˜èÛ‚ÝÿÇ ¸þÿÿÿ[]A\A]A^ÉØ[]A\A]A^Ãff. „ AWAVAUATUSHƒì‹_PD‹g@H‰T$…É„Ó I‰ýA‰÷H‰×‰ÍH5ÿ¶ èç|Ýÿ…ÀtB#A‰ÄA9ÇscL5Bk D9ø†ÝÿL‰òE…ÿt+L‰èëf. „ H‹@H‹XPD9ûwôH‹P0D‰ù)Ù‹ŠHP ¶Bƒà 9èt9AƒÇE9çs A‹]PA‹E@Øë¤èÿÝÿÇ ¸þÿÿÿHƒÄ[]A\A]A^A_à D ‹2L‰ïè6øÿÿH‰ÆH…ÀtµH‹|$è4|Ýÿ…Àu§D‰øëÇHƒÄ1À[]A\A]A^A_Ãf. „ ó úI‰ð‹wP‰ÑL‰ÂéÜþÿÿff. „ ó ú‰ÑH‰ò¾ é½þÿÿff. „ fAWAVAUI‰ý¿ ATA‰ô¾x USH‰ÓHƒìèš|ÝÿH…À„% HÇ@P H‰ÅÇ@lÿÿÿÿH…ÛtH‰XH‹C@CP‰EPH‹C‹@‰ETE‰æL‰÷è(~ÝÿH‰E H‰ÃH…À„V L‰òL‰îH‰Çè*eÝÿD‰eH‰]Aƒü†¥ ·f=럄k f=Ÿë…+ ‹SA9Ô‚Ã D‹CD‹KD‰ÀD‰çD‰Î)×H H9ÏŒ ‹KD‹k J<)I‰ÊH9øŒ& Aƒâ…¤ ‰ÒHÐHÑH‹UHHØHËH‰EXH‰] E…ÉuH…Òu Aƒéˆ? €|0ÿ …4 H…Ò„" IÝHC I9Å‚: Lu8ëm @ H˜L$M9å‚9 €} tH‰ßèËÖÿÿ…À…E ‹M@H}0A¹ L‰öA¸ÿÿÿº H+] è_èÿÿH…À„$ ‰ID$ ƒE@I9Å‚Í L‰ã€} ‹{t‹Ï‰{ȉ‹CȉCèNÛÿÿ…À‰nÿÿÿLcàH‰ïèûðÿÿHƒÄL‰à[]A\A]A^A_Ãf „ ‹CÆE‰ÂÊ= …Ö ¸ŸëÿÿD‹CD‹KÇC f‰‹CAÈAÉD‰CȉC‹C D‰KȉC écþÿÿ€8 „ÕþÿÿH5ˆb ¿ 1ÀIÇÄêÿÿÿèýþÿéeÿÿÿI‰ÜM9å…Ì D‹eP‹E@H ‰a Dà‰D$ A9ă f D L-Ñ>k E…ät+H‰èë € H‹@H‹PPD9âwôD‰á)ÑH‹P0‹ ŠHH I‰ÍE‹u H‰ïE‹}D‰öè¾ôÿÿH…À„å AÁïAƒç fAƒÿ‡ E·ÿJc»HØ>ÿà @ ‹UP‹E@E‹}ÐA9ǃK E…ÿtvH‰èëH‹@H‹PPA9×rôD‰ù)ÑH‹P0‹ŠHP uRD‰ùD‰âH5Mb 1ÿ1ÀèüþÿIÇÄêÿÿÿé]þÿÿA‹u D‰âH‰ïè!Þÿÿ…À…CþÿÿA‹uD‰âH‰ïè Þÿÿ…À…,þÿÿfAƒÄD9d$ ‡éþÿÿI‰ìé þÿÿA·EMu …Àt܃èH@M|…E‹.H‰ïD‰îèÂóÿÿH…À„> ‹UP‹E@E‹nÐA9Ń\ E…ít1H‰èëf. „ H‹@H‹PPA9ÕrôD‰î)ÖH‹P0‹²HP „1 IƒÆ M9þu•é`ÿÿÿA·EMu …À„OÿÿÿƒèH@M|… E‹.H‰ïD‰îè2óÿÿH…À„( IƒÆ M9þuàéÿÿÿA·EM} …À„ ÿÿÿƒèH@Ml…f D E‹7H‰ïD‰öè*çÿÿH…À„: IƒÇ M9ïuàéÓþÿÿ‹UP‹E@E‹}ÐA9ǃŽ E…ÿt+H‰èë @ H‹@H‹PPA9×rôD‰þ)ÖH‹P0‹²HP „<þÿÿD‰þH‰ïèÃæÿÿ¶@ƒà fƒø „rþÿÿA‹MD‰âH5Lb 1ÿ1ÀIÇÄêÿÿÿèþÿé|üÿÿ € A·EM} …À„7þÿÿƒèMlÅ € E‹7H‰ïD‰öèòÿÿH…À„Š ‹UP‹E@E‹wÐA9ƃœ E…öt%H‰èë fH‹@H‹PPA9ÖrôD‰ö)ÖH‹P0‹²HP t}IƒÇM9ïu¡éÄýÿÿA·EMu …À„³ýÿÿƒèM|Å E‹.H‰ïD‰îèšñÿÿH…À„ IƒÆM9þuàéƒýÿÿD‰âA·ÏH5b 1ÿ1ÀIÇÄêÿÿÿè%þÿéûÿÿèûzÝÿÇ D‰ñéþüÿÿ D èãzÝÿÇ D‰ééæüÿÿ D èËzÝÿÇ éÎüÿÿ‹U@H5vb UP1ÿ1ÀIÇÄêÿÿÿèÃþÿé+ûÿÿIÇÄêÿÿÿé ûÿÿIÇÄôÿÿÿéûÿÿ·ÐH5üb 1À¿ èþÿIÇÄêÿÿÿéñúÿÿH5…b 1ÿ1ÀIÇÄ¡ÿÿÿèmþÿéÕúÿÿD‰éD‰ÒH5;b 1À¿ IÇÄêÿÿÿèHþÿé°úÿÿH5V a ¿ 1ÀIÇÄêÿÿÿè)þÿé‘úÿÿD‰âH5Òb ¿ 1ÀèþÿIÇÄêÿÿÿéoúÿÿD‰áH5xb ¿ 1Àèì þÿIÇÄêÿÿÿéMúÿÿH5b ¿ 1ÀIÇÄêÿÿÿèÆ þÿé.úÿÿE‰èH a D‰âH5b 1ÿIÇÄêÿÿÿèŸ þÿéúÿÿf. „ D‰âE‰ðH »Ÿa 1ÿH5jb 1ÀIÇÄêÿÿÿèl þÿéÔùÿÿD‰âD‰ñH5¢b 1ÿèS þÿIÇÄêÿÿÿé´ùÿÿE‰ðH ”Ÿa ë„E‰èH sŸa éuÿÿÿIÇÄôÿÿÿé•ùÿÿH5áb 1ÿ1ÀIÇÄêÿÿÿè þÿéqùÿÿ @ ó úAT1Òès÷ÿÿI‰ÄH= ðÿÿwL‰àA\Ãfè»xÝÿA÷ÜD‰ E1äL‰àA\Ãff. „ AUATI‰ôH5Ÿa USHƒìdH‹%( H‰D$1ÀèzÝÿH…À„K H|$H‰Áº H‰Å¾ ètiÝÿHƒø†º ·D$f=ëŸt?f=Ÿët9H‰ïIÇĹÿÿÿèzfÝÿH‹D$dH+%( … HƒÄL‰à[]A\A]à „ 1öº H‰ïè¡}Ýÿ…ÀuuH‰ïè¥aÝÿH‰ÃH…Àxe1Ò1öH‰ïè}Ýÿ…ÀuUH‰ßèõtÝÿI‰ÅH…À„¨ H‰éH‰Ú¾ H‰ÇèÆhÝÿH9ÃvQL‰ïè©^Ýÿf „ H‰ïIÇÄûÿÿÿèÑeÝÿéRÿÿÿ @ èswÝÿH‰ïD‹ A÷ÜèµeÝÿE…äu5E1äé.ÿÿÿ „ L‰â‰ÞL‰ïèãõÿÿL‰ïI‰ÄèH^ÝÿH‰ïè€eÝÿéÿÿÿMcäéùþÿÿè wÝÿD‹ A÷Üë±èÁaÝÿH‰ïIÇÄôÿÿÿèReÝÿéÓþÿÿff. „ fó úAT1öèCþÿÿI‰ÄH= ðÿÿwL‰àA\ÃfèËvÝÿA÷ÜD‰ E1äL‰àA\Ãff. „ ó úATèþÿÿI‰ÄH= ðÿÿw L‰àA\à @ è‹vÝÿA÷ÜD‰ E1äL‰àA\Ãff. „ ó úéÇìÿÿ € ó úAWAVAUI‰õATA‰ü¿ USHƒìXdH‹%( H‰D$H1ÀÇD$ èVsÝÿH…À„ Lt$ L|$ D‰çH‰ÃfïÀL‰úL‰öH‰D$ D$(HÇD$8 ÇD$( è³³ÿÿ…ÀuWD‹D$(Aø waL‰êD‰ÆH‰ßH‰Ýè`ôÿÿI‰ÄH‰ïèÅ\ÝÿH‹D$HdH+%( …ª HƒÄXL‰à[]A\A]A^A_ÃH‰ë @ èƒuÝÿH‰ÝD‹ A÷ÜMcäë¸ D D‰ÆH‰ßD‰D$ èàYÝÿH‰ÅH…ÀtfD‹D$ fïÉL‰úL‰öD‰çL$(ÇD$ D‰D$(HÇD$8 H‰D$ èñ²ÿÿD‹D$ …Àu‰‹D$(A9Às,IÇÄùÿÿÿéFÿÿÿIÇÄôÿÿÿéBÿÿÿè¢_ÝÿH‰ÝIÇÄôÿÿÿé&ÿÿÿH‰ëA‰Àéÿÿÿ „ ó úAUI‰õATE1äUè,ÿÿ…Àx ‰ÇL‰î‰ÅèLþÿÿ‰ïI‰ÄèR]ÝÿIü ðÿÿw L‰à]A\A]Ãè‹tÝÿA÷ÜD‰ E1äëçó úATE1äUHƒìèݬÿÿ…Àx 1ö‰Ç‰Åèþýÿÿ‰ïI‰Äè]ÝÿIü ðÿÿw HƒÄL‰à]A\Ãè;tÝÿA÷ÜD‰ E1äëåó úATUH‰õSH‰ûH‹HH…ÿt èäÿÿÿA‰Äƒøþu#H‰ßèÄÐÿÿ…Àu.H‹{`H‰îè$Æ A‰Ä…Àx DcTD‰à[]A\ÃèÛsÝÿD‰â÷Ú‰ëéèÍsÝÿA¼ôÿÿÿÇ ëÖff. „ @ ó úAT1ÀUSH‰ó‹7…öt H‰ýH‹;9wTv []A\à D èãéÿÿI‰ÄH‹H‹xHH…ÿtL‰æè<ÿÿÿ…ÀyƒøþuÑH‹{`L‰æè7Æ …ÀxÁH‹BT‰E 1À[]A\à ó úATUH‰õSH‰ûH‹HH…ÿt èôþÿÿA‰Äƒøþu3H‰ßèÔÏÿÿ…ÀuDH‹{`H‰îèäÅ A‰Ä…Àx H‹{`èÅ H‹SDcT‰BD‰à[]A\ÃèÛrÝÿD‰â÷Ú‰D‰à[]A\ÃèÇrÝÿA¼ôÿÿÿÇ ëÐf „ ó úATE1äUSH‰óHƒì‹7dH‹%( H‰D$1À…öt`H‰ýH‹{H…ÿtH‰âèq „Àux‹u H‹;èÅèÿÿH‹{H‰ÆèÿÿÿA‰Ä…Àx*H‹{H…ÿtA‹u E1ÉE1ÀHcй è£m …Àt'A‰Ä @ H‹D$dH+%( u)HƒÄD‰à[]A\à @ D‰e E1äë× € H‹$‰E ëÇèš\Ýÿf. „ AVAUATUS…Ɉ¢ H‰ýA‰ôI‰ÖA‰ÍèÎÿÿ…Àu{H‹EHu(H} A¹ A¸ÿÿÿÿº ‹H è6ÚÿÿH‰ÃH…ÀtN1ÀM…ötA€> u)AÁä‰H‰ï¾ D‰cD‰k[]A\A]A^é®Ðÿÿf D L‰öH‰ïè þÿÿ…ÀyÈ[]A\A]A^Ãè;qÝÿÇ ¸ôÿÿÿëåè)qÝÿÇ ¸êÿÿÿëÓff. „ AVI‰ÖAUA‰ÍATA‰ôUH‰ýSè·Íÿÿ…À… H‹EHu(H} A¹ A¸ÿÿÿÿº ‹H èjÙÿÿH‰ÃH…ÀtR1ÀM…ötA€> u%AÁä‰H‰ï¾ D‰cD‰k[]A\A]A^éâÏÿÿfL‰öH‰ïèEýÿÿ…ÀyÌ[]A\A]A^à „ èkpÝÿÇ ¸ôÿÿÿëÝff. „ AWAVAUATUSZÿHƒìƒû‡¶ A‰Õ!Ó…« H‰ýI‰÷A‰ÌE‰ÆèÚÌÿÿ…À…² H‹Eº Hu(H} A¹ A¸ÿÿÿÿ‹H èØÿÿH‰ÂH…À„ M…ÿtA€? u6AÁæAÁä ‰H‰ïE ôD‰j¾ D‰bHƒÄ[]A\A]A^A_éöÎÿÿf D L‰þH‰ïH‰D$èPüÿÿ…Àx H‹T$‰Ãë è{oÝÿÇ ¸êÿÿÿHƒÄ[]A\A]A^A_Ãè[oÝÿÇ ¸ôÿÿÿëÞff. „ ó úAVAUATUSH…ö„» €> I‰õ„¯ HBÿH‰ÓHƒø‡ž H…Â…• A‰Î÷Áøÿÿÿ…† H‰ýè®Ëÿÿ…À…– H‹EHu(H} A¹ A¸ÿÿÿÿº ‹H èa×ÿÿI‰ÄH…ÀtiL‰îH‰ïènûÿÿ…ÀxJAÁæA‰$H‰ï¾ A‰\$ÁãAÇD$ A ÞE‰t$ []A\A]A^éÄÍÿÿ @ èknÝÿÇ ¸êÿÿÿ[]A\A]A^à € èKnÝÿÇ ¸ôÿÿÿëÞff. „ ó úAUATUSHƒìH…ö„™ €> I‰ô„ I‰ÕHƒú‡€ HÇÀëîþÿH£ÐrsH‰ýè«Êÿÿ…À…ƒ H‹EHu(H} A¹ A¸ÿÿÿÿº ‹H è^ÖÿÿH‰ÃH…ÀtVL‰æH‰ïèkúÿÿ…Àx7‰H‰ï¾ ÇC D‰kHƒÄ[]A\A]éÓÌÿÿ è{mÝÿÇ ¸êÿÿÿHƒÄ[]A\A]à D è[mÝÿÇ ¸ôÿÿÿëÞff. „ ó ú‰ñ1Ò¾ éNûÿÿff. „ ó úAU‰ðATUSHƒì Ј˜ H‰ý‰óA‰ÔA‰Íè¸Éÿÿ…ÀudH‹EHu(H} A¹ A¸ÿÿÿÿº ‹H èoÕÿÿH…Àt:Hº D‰` H‰ï¾ H‰Ç@ ‰XD‰hHƒÄ[]A\A]éäËÿÿ @ è‹lÝÿÇ ¸ôÿÿÿHƒÄ[]A\A]à D èklÝÿÇ ¸êÿÿÿëÞff. „ ó ú‰ÑH‰ò¾ é-ûÿÿff. „ fó ú‰ÑH‰ò¾ é ûÿÿff. „ fó úAWAVAUATUSHƒì‹G@…À„y A‰Õ‹WP‰ÍI‰ÿI‰ôD‰ÃLÿH,k …Ét&H‰øë f D H‹@H‹PP9Ñrõ)ÑH‹P0‹ŠHP H‰Ð¶@ƒà Püfƒú‡ E…íˆ …Û„ Sÿúþ ‡ÿ ýÿÿÿ ‡ó ÇD$ fƒøu…í…Ý L‰ÿèÈÿÿA‰Æ…À… ¾ L‰ÿè·ÉÿÿH‰ÂH…À„ý 1ÀM…ät A€<$ …¹ Áã‰A‹G@H59+k ëD‰j‰ZA‹WPLÿ…Ét$L‰øë € H‹@H‹PP9Ñrõ)ÑH‹P0‹4ŠHp ‹F‹T$‰Áá €…Òº €Eʉ·Àâ ƒÀ РȉFI‹Gƒ@ ƒ@ HƒÄD‰ð[]A\A]A^A_à @ @öÅt:èujÝÿA¾êÿÿÿÇ ëÑ € L‰æL‰ÿH‰T$è÷ÿÿ…ÀxH‹T$é)ÿÿÿfÇD$ éÎþÿÿA‰Æë˜è)jÝÿA¾ôÿÿÿÇ é‚ÿÿÿ „ ó úA¸ 1Éé¯ùÿÿff. „ @ ó úAUATUSHƒì‹G@…À„7 H‰Ó‹WPH‰ýI‰ôLÿHð)k …Ét'H‰øë € H‹@H‹PP9Ñrõ)ÑH‹P0‹ŠHP H‰Ð¶@ƒà fƒø…ä M…ä„Û A€<$ „Ð Hºÿÿÿ ¸ €HØH9Ї٠H‰ïè Æÿÿ…À…· ¾ H‰ïè¸ÇÿÿI‰ÅH…À„ž L‰æH‰ïèáõÿÿ…ÀxrA‰E ‹UPH5?)k ‹E@A‰]Lÿ…Ét H‰èë H‹@H‹PP9Ñrõ)ÑH‹P0‹4ŠHp ‹F·Ð% ŸƒÂ ЉÂâÿÿ Ê €H…ÛH‰FH‹Eƒ@ ƒ@1ÀHƒÄ[]A\A]Ãè›hÝÿÇ ¸êÿÿÿëãè‰hÝÿÇ ¸ôÿÿÿëÑèwhÝÿÇ ¸ùÿÿÿë¿f. „ ó ú¶ÉA¸ éþ÷ÿÿff. „ ó úAUATUSHƒì‹G@…À„# H‰Õ‹WPH‰ûI‰ôLÿH@(k …Ét'H‰øë € H‹@H‹PP9Ñrõ)ÑH‹P0‹ŠHP H‰Ð¶@ƒà fƒø…Ð M…ä„Ç A€<$ „¼ H‰ßèxÄÿÿ…À…¾ H‹CHs(H{ A¹ A¸ÿÿÿÿº ‹H è+ÐÿÿI‰ÅH…À„ L‰æH‰ßè4ôÿÿ…ÀxaI‰m‹SPH5’'k A‰E ‹C@Lÿ…Ét#H‰Øë f D H‹@H‹PP9Ñrõ)ÑH‹P0‹4ŠHp ‹F·Ð% ŸƒÂ ЉFH‹Cƒ@ ƒ@ 1ÀHƒÄ[]A\A]ÃèÿfÝÿÇ ¸êÿÿÿëãèífÝÿÇ ¸ôÿÿÿëÑó úUSHƒìH…ö„} €> txH‰ý‰Óƒúv ƒúuiHƒÄA¸ 1ɺ []éQöÿÿ1ÉH‰ò¾ è±ôÿÿ…ÀHƒÄ[]Ãf D H‹mH‹UP9Ðrõ‰ÁÁã )ÑH‹U0Ë ‹ŠH‹M ‰\HƒÄ[]ÃfèKfÝÿÇ HƒÄ¸êÿÿÿ[]Ãf „ ó úH…öt€> t‰ÑH‰ò¾ é3ôÿÿ HƒìèfÝÿÇ ¸êÿÿÿHƒÄà € ó ú‰ñ1Ò¾ éþóÿÿff. „ ó ú‰ñ1Ò¾ éÞóÿÿff. „ ó ú‰ñ1Ò¾ é¾óÿÿff. „ ó úH…öt€> t‰ÑH‰ò¾ é“óÿÿ HƒìègeÝÿÇ ¸êÿÿÿHƒÄà € ó úATUSH…ötq€> tl‰ÕƒúweH‰ò¾ H‰ûèGóÿÿA‰Ä…À$t èeÝÿD‰â÷Ú‰D‰à[]A\Ãf. „ H‹[H‹CPA9ÄrôD‰âÍ )ÂH‹C0‹H‹S ‰lD‰à[]A\ÃèÍdÝÿA¼êÿÿÿÇ ëff. „ @ ó úUSHƒì…öxyH‰ý‰óèXÁÿÿ…ÀuTH‹EHu(H} A¹ A¸ÿÿÿÿº ‹H èÍÿÿH…Àt*Hº ‰XH‰ï¾ H‰HƒÄ[]é—Ãÿÿ € è;dÝÿÇ ¸ôÿÿÿHƒÄ[]Ãè$dÝÿÇ ¸êÿÿÿëç € ó úAVAUATUS…Òˆ( ‹G@H‰û…À„ A‰Ô‹WPH‰õLÿH $k …Ét!H‰øëH‹@H‹PP9Ñrõ)ÑH‹P0‹ŠHP H‰Ð¶@ƒà fƒø …Ð H‰ßè\ÀÿÿA‰Å…À…Ð H‹CHs(H{ A¹ A¸ÿÿÿÿº ‹H è ÌÿÿI‰ÆH…À„Ÿ 1ÀH…ít€} ukA‰‹SPH5v#k ‹C@E‰fLÿ…Ét H‰Øë fH‹@H‹PP9Ñrõ)ÑH‹P0‹4ŠHp ‹F·Ð% ŸƒÂ ЉFH‹Cƒ@ ƒ@[D‰è]A\A]A^à D H‰îH‰ßèïÿÿ…Ày†A‰ÅëÛèÏbÝÿA½êÿÿÿÇ ëÈè¼bÝÿA½ôÿÿÿÇ ëµff. „ ó úAVAUATUSH…ö„“ €> I‰ô„‡ A‰ÕƒúwA‰Î…ÉxxH‰ýè(¿ÿÿ…À…ˆ H‹EHu(H} A¹ A¸ÿÿÿÿº ‹H èÛÊÿÿH‰ÃH…Àt[L‰æH‰ïèèîÿÿ…Àx<‰H‰ï¾ ÇC D‰sD‰k []A\A]A^éNÁÿÿf D èóaÝÿÇ ¸êÿÿÿ[]A\A]A^à € èÓaÝÿÇ ¸ôÿÿÿëÞf D ó úAUATUSHƒìH…öt}€> I‰ôtuH‰ýA‰ÕèZ¾ÿÿ…À…‚ H‹EHu(H} A¹ A¸ÿÿÿÿº ‹H è ÊÿÿH‰ÃH…ÀtUL‰æH‰ïèîÿÿ…Àx6‰H‰ï¾ ÇC D‰kHƒÄ[]A\A]é‚Àÿÿfè+aÝÿÇ ¸êÿÿÿHƒÄ[]A\A]à D è aÝÿÇ ¸ôÿÿÿëÞff. „ ó úAVAUATUS‹G@…À„ A‰Õ‹WPA‰ÌH‰û‰õLÿHð k …Ét'H‰øë € H‹@H‹PP9Ñrõ)ÑH‹P0‹ŠHP H‰Ð¶@ƒà fƒø…¯ …툧 H‰ßè4½ÿÿA‰Æ…À…§ H‹CHs(H{ A¹ A¸ÿÿÿÿº ‹H èäÈÿÿH…Àt}‰(‹SPH5c k D‰hD‰`‹C@Lÿ…Ét H‰Øë H‹@H‹PP9Ñrõ)ÑH‹P0‹4ŠHp ‹F·Ð% ŸƒÂ ЉFH‹Cƒ@ ƒ@ [D‰ð]A\A]A^ÃèÐ_ÝÿA¾êÿÿÿÇ ëáè½_ÝÿA¾ôÿÿÿÇ ëÎff. „ @ ó úAVAUATUSH…ö„“ €> I‰ô„‡ A‰Íƒùÿ|A‰Ö…ÒxxH‰ýè(¼ÿÿ…À…ˆ H‹EHu(H} A¹ A¸ÿÿÿÿº ‹H èÛÇÿÿH‰ÃH…Àt[L‰æH‰ïèèëÿÿ…Àx<‰H‰ï¾ ÇC D‰sD‰k []A\A]A^éN¾ÿÿf D èó^ÝÿÇ ¸êÿÿÿ[]A\A]A^à € èÓ^ÝÿÇ ¸ôÿÿÿëÞf D ó úH…ÿtGUH‰ýHÿ ðÿÿw2H‹è±EÝÿH‹}8è¨EÝÿH‹}XèŸEÝÿH‹} è–EÝÿH‰ï]éEÝÿ D ]Ãf D Ãff. „ @ ó úAUATUH‰ý¿ S‰ó¾p Hƒì8dH‹%( H‰D$(1ÀèŽYÝÿI‰ÄH…À„G ‰XhA‰ÝL‰ïèD[ÝÿI‰$H…À„" L‰êH‰îH‰ÇèIBÝÿH‰Áƒû†] ‹@9ÂR ·fú럄¸ fúŸë…V ¶Q€ú…f ¶Q„Ò…w 9Ħ ƒø†ÿ H‹AH‰åL‰çÇD$ H‰îH‰$ID$H‰D$H„a H‰D$英ÿÿ…Àt?÷؉ÃL‰çE1äè˜þÿÿèS]Ýÿ‰H‹D$(dH+%( …r HƒÄ8L‰à[]A\A]à € I‹$H‰îL‰çH‹@ÇD$ H‰$ID$(H‰D$Hªƒa H‰D$è±ÿÿ…ÀuˆI‹$ƒx v”H‹@H‰îL‰çÇD$ H‰$ID$HH‰D$Huƒa H‰D$èÔ°ÿÿ…À„[ÿÿÿé@ÿÿÿ € » é3ÿÿÿf D H5Aúa ¿ 1À» è˜ãýÿéÿÿÿH5Œúa ¿ 1À» è{ãýÿéóþÿÿH5—úa ¿ 1À»_ è^ãýÿéÖþÿÿH5¢úa ¿ 1À»_ èAãýÿé¹þÿÿH5õùa 1ÿ1À»_ è'ãýÿéŸþÿÿH5‚a ¿ 1À» è ãýÿé‚þÿÿ» éxþÿÿèÖ[ÝÿÇ ézþÿÿèvFÝÿf D AWAVAUATUSHìØ H‰t$¾ H‰|$H‰T$dH‹%( H‰„$È 1Àè£bÝÿ…Àˆ« 1Ò¾ ‰ÇA‰ÆèÚ`ÝÿI‰ÄH…À„F H´$€ H‰Çè.SÝÿH‹T$H5"úa H…À„Õ Ht$8L‰çèìQÝÿA‰Å…À…é H‹t$8L‰ç1íH\$@è-PÝÿ1öH‰ÇèƒUÝÿHÇD$( HÇD$ H…À„x „ H‰îL‰çèEGÝÿH‰ÅH…À„á H‰ÞH‰ïAƒÅèºEÝÿH9Ã…! ‹T$@H‹t$8L‰çèðTÝÿI‰ÇH…À„$ H5Éma H‰ÇèõTÝÿ…À„ Hƒ|$ t•H5¯ma L‰ÿèÖTÝÿ…Àu‚1öH‰ïèø\ÝÿH‰D$(H…À…jÿÿÿL‹D$L‰ùD‰ê1ÿH5úa èQáýÿL‰çIÇÅ_ðÿÿE1äèï^ÝÿD‰÷èÇBÝÿHƒ|$ t H‹D$H‹8èBûÿÿL‰çèŠËÿÿëV „ 1öH‰ïè†\ÝÿH‰D$ H…À…øþÿÿëŒf D èËYÝÿD‹(D‰ïA÷Ýè RÝÿH‹T$1ÿMcíH‰ÁH5Aøa 1ÀèÂàýÿH‹„$È dH+%( …6 HÄØ L‰è[]A\A]A^A_Ãf D H‹T$H5¬øa 1ÿIÇÅ_ðÿÿèvàýÿL‰çE1äè^ÝÿD‰÷èóAÝÿé'ÿÿÿf D H‹T$H54øa 1ÿ1ÀèCàýÿéíþÿÿf D H‹T$H5Ä÷a 1ÿ1ÀIÇÅ_ðÿÿè àýÿD‰÷è¤AÝÿéØþÿÿ € Hƒ|$ „ H‹D$ H‹T$‹pH‹8èg×ÿÿH‰ÇI‰ÅèܶþÿL‰çH‰Ã…Àt_è}]ÝÿD‰÷M‰ìLcëèOAÝÿéƒþÿÿf. „ H‹L$D‰ê1ÿ1ÀH5õ÷a è˜ßýÿéBþÿÿ H‹L$D‰ê1ÿ1ÀH5 øa èxßýÿé"þÿÿè IÝÿƒø„ã ƒø„Í H‹T$H5xøa 1ÿ1ÀèGßýÿH‹\$H…Û„É H‹D$(H…Àtz‹pH‹8è¤ùÿÿH‰H‰Çè¶þÿL‰çH‰Ãè¾\ÝÿD‰÷è–@Ýÿ…Û„<þÿÿM‰ìLcëéÄýÿÿ H‹L$H ka 1ÿ1ÀH5Ñ÷a IÇÅÃÿÿÿèÍÞýÿL‰çE1äèr\ÝÿD‰÷èJ@Ýÿé~ýÿÿH‹D$H…Àt;HÇ L‰çèL\ÝÿD‰÷è$@ÝÿéÍýÿÿAÇEp é;ÿÿÿAÇEp é.ÿÿÿè BÝÿL‰çè\ÝÿD‰÷èð?Ýÿé™ýÿÿff. „ ó úATI‰ôUH‰ý¿ Sè]Ýÿ…Àt$1ÒL‰æH‰ïèGûÿÿH= ðÿÿw3[]A\Ãf. „ H‰êH5VÆa 1ÿ» èúÝýÿèÕVÝÿ‰1À[]A\ÉÃ÷Ûëìf D ó úATI‰ôUH‰ý¿ Sè¨\Ýÿ…Àt$1öL‰âH‰ïè×úÿÿH= ðÿÿw3[]A\Ãf. „ H‰êH5æÅa 1ÿ» èŠÝýÿèeVÝÿ‰1À[]A\ÉÃ÷Ûëìf D ó úAUI‰õATUH‰ýèœÝÿÿH‰ÇI‰ÄèQ´þÿ…ÀtLcàƒø¹tIü ðÿÿw\L‰à]A\A]à ¿ è\Ýÿ…Àt1ÒL‰îH‰ïè5úÿÿI‰ÄëËH‰êH5VÅa 1ÿA¼ èùÜýÿèÔUÝÿD‰ E1ä]L‰àA\A]à D A÷Üëâff. „ ó úAUI‰õATUH‰ýH…ötHÇ 1öH‰ïèëÜÿÿH‰ÇI‰Äè ³þÿ…ÀtLcàƒø¹tIü ðÿÿw[L‰à]A\A]Ãf¿ èV[Ýÿ…ÀtL‰ê1öH‰ïè…ùÿÿI‰ÄëÌH‰êH5¦Äa 1ÿA¼ èIÜýÿè$UÝÿD‰ E1ä]L‰àA\A]à D A÷Üëâff. „ ó ú‹Gh‰H‹Ã ó úAWAVAUATUSHì Hƒ $ Hìø L=(öa dH‹%( H‰„$è H‰{a Ll$PHl$L‰ïL´$Ò Hœ$à H‰D$Hõa H‰D$ Hõa H‰D$(H/õa H‰D$0HKõa H‰D$8Hgõa H‰D$@Hƒõa H‰D$Hèá7ÝÿLûza ¹ º H‰ß1À¾ M‰ñè®ZÝÿ¹ º H‰Þ¿œÿÿÿè‡@Ýÿ…Àuc1öH‰ßèIþÿÿH‰ÇI‰Äè²þÿH‰ÚL‰þ¿ H‰D$‰Á1ÀèõÚýÿL‹D$E…Àu+H‹„$è dH+%( uPHÄø L‰à[]A\A]A^A_à L9ítL‹E HƒÅéTÿÿÿf D H5 õa 1ÿ1ÀE1äè•ÚýÿèpSÝÿÇ ëè>Ýÿ ó úAUI‰ù¹P º ATL0za UH‰õ¾P Hƒì`dH‹%( H‰D$X1ÀI‰åL‰ïè¬YÝÿL‰ïH‰îèqÚÿÿH‰ÇI‰Äè&±þÿ…ÀtLcàƒø¹t*Iü ðÿÿwiH‹D$XdH+%( u^HƒÄ`L‰à]A\A]à @ ¿ èÆXÝÿ…Àt1ÒH‰îL‰ïèõöÿÿI‰Äë¶L‰êH5Âa 1ÿA¼ è¹Ùýÿè”RÝÿD‰ E1äë› @ A÷Üëêè.=Ýÿff. „ ó úAUATUH‰ÕSHƒì‹W‰ÐÁèƒà fƒø‡ H Û\a ·ÀI‰üH‰óHcHÈ>ÿàâÿÿ t0BÿLoH@Ld‡ „ H‰îL‰ïÿÓ…ÀuIƒÅ M9åuë 1ÀHƒÄ[]A\A]à HHƒÄH‰îH‰Ø[]A\A]ÿàfH H‰îÿÓ…ÀuÍI|$ëØ @ HH‰îÿÓ…ÀuµA·D$…Àt©ƒèMl$MdÄ @ H‰îL‰ïÿÓ…ÀuŽIƒÅM9åuëëf „ Lo âÿÿ „hÿÿÿBÿH@Ld‡ @ H‰îL‰ïÿÓ…À…JÿÿÿIƒÅ M9åuçé:ÿÿÿ¸êÿÿÿé2ÿÿÿ „ ó úAVAUATI‰üUH‰ÕSH‰óH‰ÖÿÓA‰Å…Àu_A‹D$‰ÁÁé‰Êƒâ fƒú „Ö ‡ fƒúvJfƒúu4Mt$ %ÿÿ t(ƒèMdÄëf D IƒÆM9ôtH‰îL‰÷ÿÓ…ÀtëA‰Å[D‰è]A\A]A^à @ ƒá tëMt$ %ÿÿ t߃èH@Md„ë IƒÆ M9ætÇH‰îL‰÷ÿÓ…Àtëë¶f „ fƒúuªMt$ %ÿÿ tžƒèH@Md„ë IƒÆ M9愃ÿÿÿH‰îL‰÷ÿÓ…ÀtçéoÿÿÿfMt$ %ÿÿ „`ÿÿÿƒèMdÄëf D IƒÆM9ô„CÿÿÿH‰îL‰÷ÿÓ…Àtçé/ÿÿÿfó úAVAUI‰ÕATUH‰ýHƒì(dH‹%( H‰D$1ÀH‰|$‹zHÇD$ H‰4$èa«ÿÿA‰Ä…Àˆ¦ H‰ïè>¬ÿÿ…À…® H‹EMcôH} Hu(M‰ñA¸ÿÿÿÿº ‹H èñ·ÿÿH‰ÇH…À„} L‰îL‰òèŠ3ÝÿH‰âH5€ÜÿÿH‰ÇèþÿÿA‰Å…Àty èOÝÿD‰ê÷Ú‰ëD‰æH‰ïèU®ÿÿA‰ÅH‹D$dH+%( u=HƒÄ(D‰è]A\A]A^à èÛNÝÿD‰âE‰å÷Ú‰ëÍ € èÃNÝÿA½ôÿÿÿÇ ë³è`9Ýÿó úAWAVAUATUSHƒìHdH‹%( H‰D$81ÀHƒ~H H‰t$ HÇD$0 H‰|$(…& H‰ýI‰ôè%«ÿÿ…À…ý H‹EA‹T$@H‰ï‹@‰D$I‹D$‹H A‹D$PDÿ‰L$ ‰D$ HcÁH‰ÆH‰D$衬ÿÿI‰ÇH…À„µ ‹M@LcL$ Hu8H}0A¸ÿÿÿº 蕶ÿÿH‰ÃH…À„‰ 1ÒH5Ð ÿÿH=© ÿÿèH H‰D$0H= ðÿÿ‡c I‹t$ H‹T$L‰ÿè2Ýÿ‹D$ …ÀŽ HƒLt$ H‰$L-áÚÿÿëQ € L‰øH+E L‰òL‰î‰L‰ÿèQüÿÿ…À…É H‰êH5 ÿÿL‰ÿèçúÿÿ…À…¯ MçHƒÃH; $„® A‹è©ÿÿLcàE…äy¥H‹EH‹T$1ö‹x H} èÆ8ÝÿH‹EHc|$1ö‹PH‰û)úH}Xèª8ÝÿH‹EH‹|$0‰XèùG E…äx,H‹D$8dH+%( …œ HƒÄHD‰à[]A\A]A^A_Ãf D è³LÝÿD‰â÷Ú‰ëÆf. „ A‰Äékÿÿÿ „ H‹E‹L$ ‹\$ H‹|$0H H]@èG D‹e@DePA)Üë€ @ è[LÝÿA¼ôÿÿÿÇ éfÿÿÿèELÝÿA¼¡ÿÿÿÇ _ éPÿÿÿèß6Ýÿff. „ @ ó úAWAVAUATI‰ÔUH‰õSH‰ûHƒìH‹W‹OH I‰ÕH9ÂslA‹uMu…ö„ª E1ÿë D ‹SAƒÇH‰ÐIÖA‹UD9úv"I~L‰æÿÕ…ÀyÝHƒÄ[]A\A]A^A_Ãf D ¯Â‹KH‹SHƒÀIÅH I9År”H‹SH‹KTH I‰ÕH9Âs\A‹EMu…ÀtWE1ÿëf‹SPAƒÇH‰ÐIÖA‹UD9úvI~L‰æÿÕ…ÀyÝéƒÿÿÿ¸ 럯‹KTH‹SHHƒÀIÅH I9År¤1Àé[ÿÿÿ¸ ëæf „ ó úAWAVAUATI‰ÔUH‰õSH‰ûHƒìL‹o‹GLèI9År ë< @ ‹CA¯EMl‹CHCI9Ås L‰æL‰ïÿÕ…ÀtÛHƒÄ[]A\A]A^A_à @ L‹{(‹C4LøI9ÇsL‰æL‰ÿÿÕA‰Æ…À…Í A‹WMo…Òu-éµ D I}L‰æÿÕ…Àu¨‹S0AƒÆH‰ÐIÕA‹WD9òv I}L‰æÿÕ…ÀtÐHƒÄ[]A\A]A^A_ïÂHƒÀIÇ‹C4HC(I9ÇrL‹kH‹CTLèI9ÅspL‰æL‰ïÿÕA‰Æ…ÀuCA‹EM}…Àu ëZf D ‹SPAƒÆH‰ÐI×A‹UD9òv!IL‰æÿÕ…ÀtÝéÿÿÿ¸ ëD‰ðéöþÿÿ¯ÂHƒÀIÅ‹CTHCHI9År1ÀéÙþÿÿ¸ ëãff. „ fó úAWAVAUATUH‰ýSH‰óHƒìxdH‹%( H‰D$h1ÀH…ö„‹ L‹&Iƒü†U IT$ïHFH…Ò~GJ&ëf D HƒÀH9Ðt2€8 tòHpa H5a 1ÿ1ÀèÐýÿèîHÝÿA¾êÿÿÿÇ é2 ¾h ¿ è.DÝÿI‰ÇH…À„‘ Iƒü†¥ €{ H=}›ÿÿH†›ÿÿI‰/HEøH‹[I‰_1ÒH5~›ÿÿè¹B I‰GI‰ÄH= ðÿÿ‡z ‹]@]PLcëIÁåL‰ïè‘EÝÿI‰GI‰ÀH…À„, Ç ƒûŽ¹ I‹?A‰Ú¾ A¹ÿÿÿÿ‹WP‰ñH‰ø9òv @ H‹@H‹PP9ÊwõA‰ËA)ÓH‹P0H‹@ B‹š¶Dƒà ƒèfƒøACÉA‰ °HƒÆI9òu³L‰ïè EÝÿI‰G H‰ÇH…À„¦ Cÿ…Û¾ÿ H… ¸ HNÐè[3ÝÿIÿ ðÿÿ‡ú H‰ïèV¤ÿÿ…À…¥ M‹ Iƒ{H L‰Ø„Ò A‹SPƒúŽÅ ½ H LRa @ ‰éA‰è9êv € H‹@H‹PP9Êwõ‰Î)ÖH‹P0‹<²Hx I‹G‰ ¨‹O‰ÈÁèƒà fƒø‡ ·ÐHc“HÚ>ÿâ D ‹H‰ÐHÁàH)ÐHÈH‰ÆHÁæH)Æ‹GHÆf „ I‹E1ÉE1À¹ H‰êè9B …À…H M‹ A‹SPHƒÅL‰Ø9êKÿÿÿA€{h „{ E‹C@ÇD$ E…À„ A‹SP‹\$H-©k Óu ë H‹@H‹PP9Órõ‰Ù)ÑH‹P0‹,ŠHh ‹U‰ÑÁéƒá fƒù„& Aþfƒø‡é ·É¸ HÓà©<ÿ „™ ƒD$A‹S@L‰Ø‹\$9Úw‚…Ò„Š ÇD$ L‰Þë D ƒD$H‰ð‹\$9^@†c ‹VP‹\$M‹GÓ‰ÛH‰\$@I‰ÞHÁãIØH‰\$HA‹8…ÿyÁH Úk H‰\$E…öuë'f D H‹@H‹PPA9ÖrôD‰ñ)ÑH‹P0‹ŠHP H‰T$H‹|$¶Gƒà ƒèfƒø‡nÿÿÿèY˜ÿÿM‹WH‰D$I‹ZH…Û„• I‹j(I‹rH‰ÇAÿ…ít H¿|J¹y7ž¹@ H¯Ç)éHÓèH ÃL‹+M‹WM…í„ê D‰t$Tëf D M‹mM…í„+ I‹GH‹t$I‹} H‹PÿP„ÀtÛI‹MI‹H5õk A‰Ì…Éu ë @ H‹@H‹PPA9Ôrô)ÑH‹P0‹4ŠHp H‹|$èžÿÿ„Àt™I‹W0H…Òt"I‹G(I‹w H @ ‹HƒÀÇ–ÿÿÿÿH9ÁuîAÆG@ ‹t$TD‰âL‰ÿIÇG0 èJ¯ÿÿ…Àˆª „DÿÿÿI‹G0H‰D$0H…À„i I‹G(I‹oL‰l$XE1öI‹ E‰åH‰D$ I‹G H‰D$(f D H‹D$ H‹|$(B‹4°‹·H‰ðëf. „ …Òx*‰ÑLD ‰ÑA‹9ÑuìH|µ ‰Æ‹9Æt € …Àx‰ÆH|µ ‰Æ‹9ÆuíD‹SPD‹c@EÔD9áƒiPÝÿL ºk …Ét<E‰ÓI‰Ùëf D M‹IHE‹YPD9ÙróL‰L$8A‰ÉE)ÙL‹\$8M‹[0G‹ ‹L‹L$8MY E¶[Aƒã D9æƒüOÝÿL ak …öt/I‰Ùë „ M‹IHE‹QPD9ÖróA‰ôE)ÔM‹Q0G‹¢MQ M‰ÑE¶IE¶W@Aƒá fAƒû„Å fAƒù…º ‰IƒÆL9t$0…ÉþÿÿE‰ìL‹l$XA€@ …¾ýÿÿD‹t$TI‹oH‹D$@D‰d… E9æ„š I‹7é¢üÿÿ‹H‰ÂHÁâH)ÂHÊH‰ÐHÁàH)ЋWHÐH‰ÆHÁæH)Æ‹G HÆé~ûÿÿ‹7éwûÿÿèR•ÿÿH‰Æéjûÿÿ‹H‰ÂHÁâH)ÂHÊH‰ÐHÁàH)ЋWHÐH‰ÂHÁâH)‹G HÂH‰ÐHÁàH)ЋWHÐH‰ÆHÁæH)Æ‹GHÆéûÿÿèa•ÿÿH‰Æé ûÿÿ» A¾ôÿÿÿI‹èå< I‹èÜ(ÝÿI‹ èÓ(ÝÿI‹(èÊ(ÝÿL‰ÿèÂ(ÝÿèAÝÿ‰H‹D$hdH+%( …Š HƒÄxD‰ð[]A\A]A^A_é€ …m ©@ „$ M‹WD‹m M‹rM…ö„ M‹b(I‹rL‰ïAÿE…ät H¿|J¹y7ž¹@ H¯ÇD)áHÓèM4ÆM‹&M‹WM…äu éÝ f „ M‹d$M…ä„ I‹GI‹<$L‰îH‹PÿP„ÀtÜM‹t$M‹ L k E‰òL‰ØE…öuë H‹@H‹PPA9ÒrôD‰ñ)ÑH‹P0D‹ŠL@ L‰ÆH‰ïèX™ÿÿ„Àu*L‰ÆH‰ï虞ÿÿ„Àt…‹U¹@ ‰ÐÁèƒà H£Ás f…ÒuI‹G‰ÚD‰D9Ó…IúÿÿM‹Wë.I‹GM‹d$E‰öB‰ °M…ä…Eÿÿÿ € M‹WI‹G‰Ú‰ E1ÉE1À¹ L‰îL‰×è; …À…Ô M‹ éïùÿÿ‹M M‹WH‰ÈM‹rHÁàH)ÈHÐI‰ÅIÁåI)Å‹EIÅM…öt¤I‹R(I‹rL‰ïH‰T$AÿH‹T$…Òt H¿|J¹y7ž¹@ H¯Ç)ÑHÓèM4ÆM‹6M‹WM…öué[ÿÿÿ € M‹vM…ö„CÿÿÿI‹GI‹>L‰îH‹PÿP„ÀtÞI‹NM‹ Hÿj A‰ÊL‰Ø…Éu ë @ H‹@H‹PPA9Òrô)ÑH‹P0‹ŠHP ‹9E u ‹B9Eu˜‹B9Eué¡þÿÿ‹M M‹WH‰ÈM‹rHÁàH)ÈHÂH‰ÐHÁàH)ЋUHÐI‰ÅIÁåI)Å‹E IÅM…ö„žþÿÿM‹b(I‹rL‰ïAÿE…ät H¿|J¹y7ž¹@ H¯ÇD)áHÓèM4ÆM‹6M‹WM…öué]þÿÿf „ M‹vM…ö„CþÿÿI‹GI‹>L‰îH‹PÿP„ÀtÞI‹NM‹ Hþj A‰ÊL‰Ø…Éu ë @ H‹@H‹PPA9Òrô)ÑH‹P0‹ŠHP ‹9E u ‹B9Eu˜‹B9Eu‹B 9E uˆé™ýÿÿI‰/H=Ùÿÿ„dõÿÿ1ÛéaõÿÿIÇG ‰Ã…À„?öÿÿE1äL‰çèï8 I‹èæ$ÝÿI‹ èÝ$ÝÿI‹(èÔ$ÝÿL‰ÿLcûèÉ$Ýÿé öÿÿ¾h ¿ è9ÝÿI‰ÇH…À„h I‰/H=_ÿÿéïôÿÿ·ÐD‰ÁH5]ßa 1À¿ » A¾êÿÿÿè†ÄýÿD‰òH5dßa ¿ 1ÀèpÄýÿémûÿÿ» A¾êÿÿÿD‰òH5vàa ¿ 1ÀèJÄýÿéGûÿÿ¿ÿÿÿ1Ò1öè— I‰G`H‰ÇA‰ÆH= ðÿÿ‡V M‹ Iƒ{H L‰Ú„ö E‹K@E1äH-2ÉÿÿH ýj E…ÉtQf D A‹CPH‰ß‰ÁDáu ëH‹RH‹BP9Árõ)ÁH‹B0‹<ˆHz L‰úH‰îè}ëÿÿ…À…ã M‹ AƒÄL‰ÚE9c@wµI‹H…ÿt L‰úH5ÂÈÿÿèmñÿÿA‰Æ…À…³ M‹ I‹{`èŽ I‹`è]Ž M‹ I‰ÀI‹SL‰ØD‰BI‹W`I‰S`IÇG` AÆChé‚õÿÿfE„Ò…?ùÿÿfAƒù•ÁfAƒû…¤ „É„œ A‰0IƒÆL9t$0…ê÷ÿÿD‹t$TE‰ìé0ùÿÿL‰áHÒba H5Œa 1ÿèåÂýÿéÍòÿÿD‹t$TM‹WL‹D$HMGE‰0H‹T$@H‹t$E1ÉE1À¹ L‰×èþ6 …À„ìøÿÿA¾ôÿÿÿéæ 1ÒH5_ŽÿÿH=8Žÿÿè“5 I‰ÄH= ðÿÿ‡Î M‹ A‹SPA‹C@L‰Ù,ƒý†ä » D ‰ÞL‰Ø9Úv € H‹@H‹PP9òwõ‰÷)×H‹P0D‹,ºLh A¶Eƒà ƒèfƒøw I‹G94˜tHƒÃH9Ý„ª A‹SPë¨A‹u E1ÉE1À1ÉH‰ÚL‰çè16 A‰Æƒøï„â E…ö…ó M‹ L‰Ùë¹L‰úH5RÜa ¿ 1Àè®Áýÿé–ñÿÿL‰ïè±7ÝÿI‰G H‰ÇH…À„L ƒû…½òÿÿé˜òÿÿ AƒëfAƒû‡Xþÿÿ„É„Pþÿÿ…ÀˆHþÿÿ…Ò‰@þÿÿé8þÿÿA‹s@…ö„Ú 1ÛH-Oúj € A‹CPH‰î‰ÂÚuë#f „ H‹IH‹AP9Ârõ‰Ö)ÆH‹A0‹4°Hq D‹nD‰èÁèƒà fƒøu I‹GA‰ÖB;°tgL‰ÙƒÃA9[@w¢E1öL‰çè¿4 E…öˆÞ I‹1Û‹H@…Éué7 D I‹ƒÃ9X@†# ‹pPL‰ÿÞèœÿÿ…ÀyàA‰Æ‰ÂH5ìÛa éÐ ‹6HT$`L‰çèð7 „À„F M‹ H‹t$`L‰ÙH…ö„qÿÿÿ‰÷H‰è…öt"L‰ØëH‹@H‹PP9×rõ‰÷)×H‹P0‹ºHP H‰Ð¶@AÁí ƒà fƒøu E…í…,ÿÿÿfƒøu E…í„ ÿÿÿI‹GB‰4°éÿÿÿA‹u E1ÉE1À¹ 1ÒL‰çè*4 A‰ÆéýýÿÿA‰ÆI‹`èfŠ IÇG` E…öy0D‰òH5¿Úa ¿ 1ÀD‰óè ¿ýÿ÷Ûé›öÿÿ» A¾ôÿÿÿéûÿÿM‹ L‰Øé¾ñÿÿI‹èe3 M‹ I‹ IÇG ¸ E‹kPÇ L‰ÚIcKPƒù~‰‡IcKPHƒÀ9ÁñA‹s@I‹[ …ö„þ H 1ÀÇÿÿÿÿA‹s@HƒÀ9ÆwíA‹kP…ö„Ù Lcå1ÉI‰ÞIÁä‰ËëL‰ÚA‹s@ƒÃƒÅIƒÄ9Þ†© I‹GB9, uÝA‹CPÆ9DÝÿH5Ï÷j …íuë#f „ H‹RH‹BP9èwõ‰é)ÁH‹B0‹4ˆHr ‹~H‰t$è9“ÿÿHcȅɈà H‹t$H‰ÊL‰÷H‰L$èY ÝÿM‹ I‹G D‰îH‹L$L‰÷F‰, I‹C0L‰ÚAƒÅA+sPI+{ IΉ<°éAÿÿÿD‰öA+s I‹SD‰èA+CPA‰C@I‹{0I‰C8‰r H4… ègÝÿH‰ÂI‹Hƒx8 t H…Ò„É H‹HH‰P0E1äH-ŸŠÿÿH èöj ‹Q ‰QQQ‰P‹P@…ÒtM‹PPD‰áH‰ßÑu ë H‹@H‹PP9Ñrõ)ÑH‹P0‹<ŠHx L‰úH‰îèýãÿÿA‰Æ…À…† I‹AƒÄD9`@w³I‹H…ÿtL‰úH5"Šÿÿè êÿÿA‰Æ…ÀuZE1öI‹è:1 I‹è1 ÝÿI‹ è( ÝÿI‹(è ÝÿL‰ÿè ÝÿéWôÿÿM‹ é4üÿÿH5?e èΈ A‰Æ…Àx{M‹ L‰ÚéìøÿÿE…öy¤D‰òH5Øa é9ýÿÿD‰òH5Øa é*ýÿÿˆüûÿÿM‹ Aƒ{@ L‰Ù…zûÿÿéæûÿÿ D A‰ÆD‰òH5›Øa é÷üÿÿE‰æéÏûÿÿA‰ÎD‰òH5!Øa éÝüÿÿI‹`è#‡ IÇG` é½üÿÿ…À…&ûÿÿL‰çèV0 é›ûÿÿ» A¾ôÿÿÿéñ÷ÿÿHÇÂôÿÿÿé„úÿÿ»ôÿÿÿé4÷ÿÿL‹D$HMGé_ùÿÿè¸ ÝÿA¾ôÿÿÿë…M‹WéLùÿÿ € ó úATUSH…ö„ß I‰ÔH…Ò„Ó ‰øH\ÿH‰÷A‰ÁA÷ÙDHÈAùŸ Ž‚ Aù ~A1ÀL\a º L‰æHÇÁÿÿÿÿè ;ÝÿÆ Hcèè4ÝÿL9åslÇ ¸þÿÿÿ[]A\à @ Aé Hš!h HÈà L‰æMcÉJ‹ È1Àè²$ÝÿÆ H˜L9àsM[1À]A\ÃD‰Ïè¨ÝÿÆ …Ày°è 4Ýÿ‹ ÷Øë¥f D Ç " ¸Þÿÿÿ[]A\Ãèû3ÝÿÇ ¸êÿÿÿézÿÿÿèæ3ÝÿÇ " ¸Þÿÿÿéeÿÿÿf D ó úATI‰ôUHcêS‰û÷ßH‰êHûè3Ýÿ…ÀuL‰à[]A\à € HƒìA‰Ùº H‰îPL‰çLæ[a 1ÀHÇÁÿÿÿÿè:ÝÿXL‰àZ[]A\Ãf. „ @ ó úSE1ÀH‰Ó¾ HWHƒìpdH‹%( H‰D$h‹H‰çHìèƒÿÿH‹D$H…ÀtSH‹T$E1ÀH…Òt‹@9t H‹D$hdH+%( u4HƒÄpD‰À[Ãf D H‹BA¸ H‰CH‹D$ H…ÀtÉ‹@‰CëÁE1Àë¼èv Ýÿf D ó úAUE1ÀLoATUH‰ÕHW SH‰ó¾A Hì( dH‹%( H‰„$ 1À‹I‰äL‰çHàèæ‚ÿÿ…Àu2L‰âL‰îH‰ïÿÓH‹”$ dH+%( uHÄ( []A\A]Ãf D ¸SðÿÿëÒèä Ýÿ @ ó úSE1ÀH‰Ó¾ HWHƒì dH‹%( H‰D$‹H‰çHìèm‚ÿÿH‹D$E1ÀH…Àt ·@A¸ f‰H‹D$dH+%( u HƒÄ D‰À[Ãèu Ýÿ D ó úSH‰ûHƒìPdH‹%( H‰D$H‹…Àt(;Ft#1ÀH‹T$HdH+%( …Š HƒÄP[à € H‹’X H…ÒtÑ1ÉH‰ç¾ è ƒÿÿ…ÀuÀH‹T$H…Òt´¶RˆS„Òt©H‹T$ H…Òt‹R‰SH‹T$0H…Òt‹R‰SH‹T$(H…Òt‹R‰S H‹T$8H…Ò„kÿÿÿ‹R‰Sébÿÿÿè¦Ýÿf D ó úATE1À¾ UH‰ÕHW$SH‰ûHìð dH‹%( H‰„$è ‹H|$`HÜè ÿÿ1ÀHƒ|$h „” D·cAƒäH…턧 Hƒ} „œ fE…ät €} …Œ H‹T$p1ÀH…Òt[H‰ç1ɾ è ‚ÿÿH‹T$XH…ÒtgH‹E H…Àt(H‹Hƒùv ‹R‰PHƒùv‹S‰PHƒùv·S"‰PÆEfAƒü¸ ƒÐ H‹”$è dH+%( uHÄð []A\Ãf D ¸êÿÿÿëÔèŒÝÿff. „ ATA‰üUH‰õS‰Ó @ ‰ÚH‰îD‰çèCÝÿA‰À…Àyè§/Ýÿ‹ ƒøtàƒø tÛ÷ØA‰À[D‰À]A\Ãff. „ AWI‰ÿ¿ AVAUM‰ÅATUSH‰Ó‰ò¾ Hìˆ H‰ $dH‹%( H‰D$x1À¸ HÇD$@ ÇD$0 ÇD$H f‰D$@è~ Ýÿ…Àˆ^ HL$0A¸ ‰ÇA‰Æº ¾ ègÝÿ…Àˆ¯ Ld$@º D‰÷L‰æè -Ýÿ…ÀxfHT$,L‰æD‰÷ÇD$, èNÝÿ…ÀxJƒ|$, „¯ D‰÷A¾\ðÿÿèQÝÿH‹D$xdH+%( …Ó HĈ D‰ð[]A\A]A^A_à € èk.ÝÿD‰÷‹(÷ÝèÝÿA‰î…íx¸ÇD$ AÇG 1ÿè%ÝÿA‹1ÉL‰þA‰G‰ïè¾ÝÿH…Àˆ… fïÀHD$0¿ HÇD$p H‰D$PE‹HÇD$X )D$0)D$@)D$`è+ÝÿH‰ÇH…À„8 H‰D$0Ld$@HÇD$8 º" L‰æ‰ïèêýÿÿLcðE…öˆÐ L;t$8‡{ ‰ï1ÒL‰æèÇýÿÿH‹|$0A‰Æ…Àˆ· ƒøŽ3 1É‹ƒø† E‰ñA9Æ‚ ‹t$ 9w … D;…… ·WöG¾ EÎfƒú„¤ fƒú„Ú H…Û„ž D‰L$ H‹4$L‰êˆL$H‰|$ÿÓA‰Æƒø„5ÿÿÿƒø„¥ …ÀH‹|$¶L$D‹L$ „þ H‹|$0f „ èÛÝÿ‰ïètÝÿé þÿÿ € è³,Ýÿ‹(÷ÝéKþÿÿf. „ è›,ÝÿD‹ A÷ØE‰ÆëÅD‹wE…ö…“ ƒÀƒàüA)ÁHÇE‰ÎAƒùîþÿÿf. „ „É…þÿÿ „ H‹|$0E1öésÿÿÿ H5IÐa 1ÿ1ÀèP³ýÿé<ýÿÿ H‹|$0L‰öè›ÝÿH…ÀtbH‰D$0L‰t$8édþÿÿ € ‹D$DD‰õ‰D$ é ýÿÿè»}ÿÿH‹|$0éÿÿÿ‹éVÿÿÿH‹|$0A¾UðÿÿéùþÿÿH‹|$0A¾TðÿÿééþÿÿèdÝÿH‹|$0A¾ôÿÿÿéÔþÿÿA¾ôÿÿÿéÉþÿÿf „ UHì° dH‹%( H‰„$¨ 1ÀH…ÿtLH‹I‰øHƒùv@‹G ƒøv4ƒøº¡ÿÿÿ¸êÿÿÿDÂH‹”$¨ dH+%( …Ž HÄ° ]à @ …Àu ¸êÿÿÿëÑ D HƒùwbLL$1À¹ H‰åL‰ÏƒÊf‰t$óH«A‹@f‰T$Ç$$ ‰D$Ç H‰ïè3 …ÀxƒE1À1É1Ò1öH‰ïè>ûÿÿémÿÿÿf „ ‹G…Àt—ëƒèRÝÿfó úH¸ ÿÿñÿÿÿH‰G‹ƒÀƒàüP ú¤ w3Høºct Ç Ç@clsaf‰PÆ@ ‹ƒÀƒàüƒÀ ‰1ÀÃf D ¸¦ÿÿÿÃfSHì° dH‹%( H‰„$¨ 1ÀH…ÿtPL‹Iƒø†“ A‰ÑIPìHGH…Ò~[Jë D HƒÀH9ÐtG€8 tòH\Ra H5ôma 1ÿ1Àèó°ýÿ ¸êÿÿÿH‹”$¨ dH+%( …q HÄ° [à H…ötCH‹Hƒù†6 HQäHF H…Ò~)Hñë @ HƒÀH9Èt€8 tòHðQa ë†f „ Iƒø ‡& E1ÒIƒøA¸ ‡% E1ÛH…ö„& H‹Hƒø†’ ‹^Hƒø†ß ‹V‹~Hƒø†] ‹N‹F E…ÒŽ.ÿÿÿ È ø…$ÿÿÿúÿÿ ‡ÿÿÿE„É… …Û„ÿÿÿ…Ò„ÿþÿÿHt$1À¹ ÁâH‰÷€ÎóH«D‰T$H¸$ - H‰$‰\$‰T$ Ç Aƒû E…ÛŽ³þÿÿE…À…ªþÿÿE1ÀAƒûA•ÀAƒèD‰D$ E„ÉuÇD$$ ÇD$(bpf Ç$, H‰çE1À1É1Ò1öè¹øÿÿéiþÿÿ @ D‹WIƒø†ÏþÿÿD‹GD‹_ H…ö…ÚþÿÿE…ÒŽ8þÿÿE„É„/þÿÿHT$1À¹ H‰×óH«D‰T$H¸$ - H‰$Ç AƒûŽ>ÿÿÿAƒû…ðýÿÿE…À…Lÿÿÿéâýÿÿf1ÉHƒø‡šþÿÿ1Àé–þÿÿ D 1ÛHƒø wR1Ò1ÿépþÿÿ € L‰ÁHïOa H5/ka 1ÿ1À膮ýÿé‘ýÿÿHÞOa ëá € Ú„IÿÿÿésýÿÿèîÝÿ1Òé þÿÿ € ó úATA‰ùA‰òHì° dH‹%( H‰„$¨ 1ÀH…É„¡ L‹Iƒø†„ IpôHA H…ö~oJ4ë HƒÀH9ðt_€8 tòH\Oa H5Üja 1ÿ1ÀèÛýÿè¶&ÝÿA¼êÿÿÿÇ f. „ H‹„$¨ dH+%( …X HÄ° D‰àA\à @ Iƒø v‹q…ö… € Ht$1À¹ H‰÷óH«D‰L$H¸ +€ H‰D$ H¸, H‰$¸, D‰T$(Ç …Ò…Ä Hƒè E1À1É1Ò1öH‰çf‰D$ èzöÿÿA‰Ä…À‰Oÿÿÿèê%ÝÿD‰â÷Ú‰é>ÿÿÿf D LD$1À¹ ƒÊL‰ÇÇD$ óH«¸+€ÿÿD‰L$f‰D$"ÇD$$ D‰T$(ÇD$, ‰T$0Ç ÇD$4 ¸< ‰t$8Ç$< é\ÿÿÿL‰ÁH÷Ma H5 ia 1ÿèx¬ýÿé˜þÿÿ ‰T$0ƒâÇD$, Ç$4 t ¾ÿÿÿÿë¤èÜÝÿ¸4 éÿÿÿfó úH‰Ñ‰ò¾ÿÿÿÿéÝýÿÿff. „ fó úAW¹ fïÀA» AVAUA½ ATA‰üUSH‰ÓHìÈ dH‹%( H‰„$¸ 1ÀHl$h)D$ H‰ïÇD$` fD‰\$dfD‰l$fHÇD$P D‰d$ óH«)D$0ÆD$p)D$@Ç H…Ò„ H‹ Hƒù† HB,HQÔH…Ò~sHÙëf D HƒÀH9Èt_€8 tòHØLa H5Dha 1ÿ1ÀèC«ýÿè $ÝÿA½êÿÿÿÇ fH‹„$¸ dH+%( …” HÄÈ D‰è[]A\A]A^A_à @ ÷Æàÿÿÿuµ‰ðƒàPÿ…Âu©Lt$`LD$01ö‰D$4H õñÿÿHîðÿÿL‰÷D‰d$0è!ôÿÿA‰Å…À…6 H…ÛtH‹Hƒø †tÿÿÿ‹T$8‰SHƒø†cÿÿÿ‹T$<‰S Hƒø†Rÿÿÿ‹T$@‰SHƒø†Aÿÿÿ‹T$D‰SHƒø†0ÿÿÿ¶T$HˆSHƒø'† ÿÿÿE1ÿ¹ ¾ A¸ L‰øH¼$ f‰´$ A¹ óH«Aºev fD‰„$& H¹ðÿÿLD$ ¾ Æ„$ Æ„$! fD‰Œ$$ Ç„$( netdfD‰”$, Ç ¿ f‰¼$ H¼$ Ç„$ èóÿÿ…Àycƒøþ…ú HÇC é]þÿÿA‰Å…À „ ‰JþÿÿèU"ÝÿD‰ê÷Ú‰é9þÿÿf „ HÞJa H5òea 1ÿèK©ýÿéþÿÿf D L‰ø¹ H‰ïº óH«¸ f‰T$pLD$ f‰D$f·D$ Hîÿÿ¾ ÇD$t f‰D$dD‰d$xÇD$` Ç L‰÷è@òÿÿ…À…KÿÿÿH‹Hƒø'†›ýÿÿH‹T$(H‰S Hƒø+†ˆýÿÿ‹D$$E1í‰C(éyýÿÿf „ ‰D$ èw!Ýÿ‹T$ ‰ÑA‰Õ÷Ù‰éUýÿÿè Ýÿó úATfïÀUH‰ÕS‰óHƒì@dH‹%( H‰D$81ÀH‰âHÇ$0 HÇD$( D$D$èüÿÿA‰Ä…ÀuAƒã€|$t'…Ûu#‹D$‰E H‹D$8dH+%( u]HƒÄ@D‰à[]A\ÃöÃt‹D$ ‰E ëÖfyÒèÉ ÝÿD‰â÷Ú‰ëÄöÃuƒãt ‹D$‰E ë± D ‹D$‰E ë£ € ÇE ë“è: Ýÿf. „ ó úATH…ÿ„ H‹Hƒù†| HQìHGH…Ò~7Hë HƒÀH9Ât'€8 tòH´Ha H5Lda 1ÿ1ÀèK§ýÿëXf „ Hƒù vI‹G…À~Bº ¾$ ètôÿÿA‰Ä…Ày èø ÝÿD‰â÷Ú‰D‰àA\à HZHa H5šca 1ÿ1Àèñ¦ýÿèÌ ÝÿA¼êÿÿÿÇ ëÍff. „ ó úATH…ÿtMH‹Hƒù†è HQìHGH…Ò~KHë D HƒÀH9Ât7€8 tòHäGa H5|ca 1ÿ1Àè{¦ýÿ èS ÝÿA¼êÿÿÿÇ D‰àA\ÃHƒù vâ‹G…À~ÛHƒùvÕ‹G ƒøtUw3ƒèƒøwú 1öèÏôÿÿA‰Ä…ÀyÁè ÝÿD‰â÷Ú‰D‰àA\Ãf D ƒøu“èæ ÝÿA¼¡ÿÿÿÇ _ D‰àA\à @ 1Ò¾% è4óÿÿA‰Ä…ÀxµD‰àA\à € H"Ga H5bba 1ÿ1Àè¹¥ýÿé<ÿÿÿ @ ó úAUfïÀATUSHìØ dH‹%( H‰„$È 1À)D$H…ÿ„Œ H‰óH…ö„€ H‹Hƒù† HQìHGH…Ò~<Hëf D HƒÀH9Ðt'€8 tòHŒFa H5$ba 1ÿ1Àè#¥ýÿé0 f D L‹Iƒø†+ IPäHC H…Ò~>Jë „ HƒÀH9Ðt'€8 tòH@Fa H5Ìaa 1ÿ1ÀèˤýÿéØ f D E1ÛHƒù † D‹_Hƒù†õ D‹WD‹O Iƒø†ý ‹kD‹kIƒø†7 ‹K‹S‹C …É•ÁE…Û@žÆ@ñuzE…ítuúÿÿ wm©þÿÿÿufƒøöfæ fÆ LD$(¹ 1ÀÁâL‰Ç€ÎA¼, ÇD$ $ óH«f‰t$&fD‰d$$D‰\$4‰l$8‰T$@Ç Aƒù§ E…É~ èÉ ÝÿA¼êÿÿÿÇ H‹„$È dH+%( …v HÄØ D‰à[]A\A]à D E1ÒHƒù‡ÿÿÿE1ÉIƒø‡ÿÿÿIƒø v¢D‹kE…ÛžÁE…í”À1íIƒø‡) ÁIƒø‡E 1Ò¾ „É„ÿÿÿéfÿÿÿ @ Aƒù…XÿÿÿE…Ò„OÿÿÿH´$Ð 1À¹ D‰T$<H‰÷HT$ ÇD$D Hl$ óH«D‰ïÇD$Hbpf ÇD$L €ÇD$ 0 ÇD$ è èyXÿÿA‰Ä…Àˆ ‹D$ ƒÀƒàüPú¤ ‡h Hè¾ ¹ Ç L¤$À HƒìL7Da ‰T$(L‰çº D‰h‹„$Ü P1ÀLŒ$ èè!Ýÿ‹t$0_PƒÀAXƒÆƒàüƒæüð=¤ ‡ø ‰ð¹ Hèf‰HJf‰HHƒúƒ öÂ…¢ …Òt¶¼$À @ˆxöÂ…£ B%üÿ ðP‰D$ ú¤ ‡E ‰ÁƒÀLD$H‰ïH¾ H‰\$H‰t HŒ$Ð 1ö‰T$ H‰êH)Ê1ÉH„„ HŸéÿÿf‰D$LèëÿÿA‰Ä…Àˆ €|$ …²ýÿÿèjÝÿA¼þÿÿÿÇ éœýÿÿf „ E…Ò…yýÿÿE1ÒAƒùA•ÂAƒêéþÿÿ H¢Ba H5â]a 1ÿè;¡ýÿéHýÿÿf D H‹¼$À HƒÀ H‰xø‰×HƒàøM‹D<øL‰D9øH)ÁI)Ìуáøƒù‚êþÿÿƒáø1ÿA‰øƒÇO‹ N‰ 9ÏrîéÎþÿÿL‰ÁH;Ba 1ÿ1ÀH5k]a èÆ ýÿéÓüÿÿ‰Ã÷Ûè—Ýÿ‰éÓüÿÿè‹ÝÿA¼¦ÿÿÿÇ Z é½üÿÿèuÝÿD‰â÷Ú‰é¬üÿÿ‹¼$À ‰x‰ÐA‹|ü‰|üé]þÿÿ‰ÐA·|þf‰|þéKþÿÿ»Z A¼¦ÿÿÿë”èÛÝÿƒ{ ‹C •ÂE…ÛžÁÊ…EüÿÿE…í„<üÿÿ1ÒéÈûÿÿ‹C „É…*üÿÿ1Òé¶ûÿÿó úATH…öt 1ÒèžîÿÿA‰Ä…Ày èÒÝÿD‰â÷Ú‰D‰àA\ÃèÀÝÿA¼êÿÿÿÇ ëçfó úATfïÀHìÀ dH‹%( H‰„$¸ 1À)$H…ÿ„c H‰òH…ö„W L‹Iƒù†f IIìHGH…É~9J ë HƒÀH9Át'€8 tòH´@a H5L\a 1ÿ1ÀèKŸýÿé f D L‹Iƒø†3 IHäHB H…É~6J ë HƒÀH9Át'€8 tòHp@a H5ü[a 1ÿ1Àèûžýÿéº f D E1ÛIƒù †ã D‹_Iƒù†Õ D‹WD‹O Iƒø†Ý D‹b‹JIƒø†è ‹r‹z‹B E…Û~h ø ÈubE…ät]…ötYþÿÿ wQLD$1À¹ ÁæL‰ÇÎ óH«D‰\$$H¸$ . H‰D$D‰d$(‰t$0Ç Aƒù… E…Éü èÝÿA¼êÿÿÿÇ H‹„$¸ dH+%( …E HÄÀ D‰àA\à € E1ÒIƒù‡"ÿÿÿE1ÉIƒø‡#ÿÿÿIƒø ‡ 1É1ÿ1öE1äIƒø‡ ÿÿÿ1ÀéÿÿÿfAƒù…zÿÿÿE…Ò„qÿÿÿH‰$H|$I‰à1ÉHˆåÿÿ1öD‰T$,ÇD$4 ÇD$8bpf ÇD$, èÔæÿÿA‰Ä…Àˆ‰ €|$ …3ÿÿÿè9ÝÿA¼þÿÿÿÇ é ÿÿÿ „ E…Ò…ûþÿÿE1ÒAƒùA•ÂAƒêévÿÿÿ L‰ÉHo>a H5¯Ya 1ÿèýÿéÇþÿÿ L‰ÁH[>a 1ÿ1ÀH5‹Ya èæœýÿé¥þÿÿè»ÝÿD‰â÷Ú‰é¤þÿÿèZ Ýÿ1öéþÿÿ‹JE1ä1öIƒø‡þÿÿéÒþÿÿf. „ fó úH…ÿt7UH‰ýH‹?è{üÜÿH‹}èrüÜÿH‹}èiüÜÿH‹}è`üÜÿH‰ï]éWüÜÿ € Ãff. „ @ ó úAWAVAUATUSHƒì(‹Ÿ” …Û„0 D‹¯¬ I‰ÿAƒý† ¾0 ¿ èMÝÿI‰ÄH…À„G A‰ÞD‰h(M¯î‰X L‰ïèûÝÿI‰$H‰ÅH…À„« I‹·˜ L‰êH‰ÇèùøÜÿE‹ohE…í„Ê I‹· H…öH‰4$„¶ A9Ÿ¨ …© A‹° ƒù†™ E9ol… M‹GpM…ÀL‰D$„} I‹GxH‰D$H…À„k L¯ñE‰l$$A‰L$,H‰L$L‰÷èRÝÿI‰D$I‰ÇH…À„ L‰òH‹4$E‰îH‰ÇIÁæèKøÜÿL‰÷è#ÝÿI‰D$H‰$H…À„Ñ L‰÷è ÝÿI‰D$I‰ÁH…À„¸ L‹D$I‹I9…§ Ç E1Ûƒû† Aƒý†ú H‰l$H‹L$¸ ¿ H‹l$L‰d$L‹$$ë € H9ÖsQƒÀ9Æ A9ý†— IÏA‰úH‰ÖI‹K9ÐuÕC‰‘DWÿHƒÆF‹t• K+4ÐL9öw‰ÆƒÇD)ÞA‰ÃC‰4”ë¯H‹l$L‹d$H‰ïèúÜÿI‹|$èúÜÿI‹|$èúÜÿI‹|$èúùÜÿL‰çèòùÜÿfèÛÝÿE1äÇ HƒÄ(L‰à[]A\A]A^A_ÃH‹l$L‹d$A9ýu¡H‹ $AEÿD)Û‰ ëÏ¿ ëäè•ÝÿÇ ë»ff. „ fó úHƒì9W$vsH‹G‰ÒD‹A9ÈvdH‹GD‹O,D‹ AËD‰ÚD‰ØA¯ÑHWH92wBD‹W(A)È1ÉA¯ÂHD‰Ïë D H92wƒÁI‰ÁHúLÐA9ÈuêL‰ÈHƒÄÃf. „ èûÝÿE1ÉÇ L‰ÈHƒÄÃf. „ ó úHƒì‹O 9ÑvAD‹G(‰Ð)Ñ1ÒA¯ÀHD‰Ç90v ë' € 90w ƒÂI‰ÀHø9ÑuïL‰ÀHƒÄà € è‹ÝÿE1ÀÇ L‰ÀHƒÄÃf. „ AUATSHì dH‹%( H‰„$˜ 1ÀH|$èçôÜÿH¼$Ó H5ø9a è³ ÝÿH…À„Ê H\$ Ll$H‰Ç1ÀLd$I‰ØL‰éL‰âH5Î9a èqõÜÿƒøtlI‰ØH¼$’ L‰é1ÀL‰âH5±9a èMõÜÿA‰À1ÀAƒøu ‹D$‹T$¹ÿ ÁâÁàЋT$ 9ÊGÑÐH‹”$˜ dH+%( uSHÄ [A\A]Ãf‹D$‹T$¹ÿ ÁâÁàЋT$ 9ÊGÑÐu¼émÿÿÿf „ H\$ Ll$Ld$éPÿÿÿè÷úÜÿ € ó úU¹ º ¿œÿÿÿSH-^ H‰îHƒì(dH‹%( H‰D$1ÀèˆüÜÿ…Àt$H‹D$dH+%( …“ HƒÄ([]éuþÿÿ D H‰ïH5ô• èaÝÿH‰ÅH…ÀtÅH‰ÇHL$1ÀHT$ LD$H5†8a è‰öÜÿH‰ï‰ÃèïýÜÿƒûu–‹D$ ‹T$¹ÿ ÁâÁàЋT$9ÊGÑЄpÿÿÿH‹T$dH+%( uHƒÄ([]ÃèúÜÿ „ AVAUATUSHì Hƒ $ HƒÄ€dH‹%( H‰„$x 1ÀI‰ôHt$I‰È‰ý¹ H‰÷HÇ$p óH«1ÀH…ÒD‰D$\•ÀH‰T$`‰D$Xƒý ‡æÝÿHa ‰èHc‚HÐ>ÿà ÇD$ „ I‰áA¸ L‰á1öHÓ a ‰ïè4 ÿÿ‰Ã…Ày.‰Ø÷ÐÁè H‹”$x dH+%( …ž HÄ€ []A\A]A^Éßè÷ÜÿëÉ € H¸ Ll$pL5ª²a H‰D$X1Àƒý•ÀL‰l$`D ‰D$ ‰ïI‰áA¸ L‰áHC a 1öÇD$ èœ ÿÿ‰ÅèÝÿ‹ …í‰ ƒø…ò L‰öL‰ïègýÜÿH…À„Þ ¸ é=ÿÿÿ @ ÇD$ - éÿÿÿ è{ýÿÿ‰D$ éòþÿÿfÇD$ éãþÿÿ ÇD$ éÓþÿÿ ÇD$ éÃþÿÿ I‰áA¸ L‰á1öH“ a ¿ èñ ÿÿ‰ÅèZ Ýÿ‹ …íyI= uM¸ é¬þÿÿ Ll$pL5t±a H¸ L‰l$`H‰D$Xéëþÿÿ ÇD$ $ éKþÿÿ‰ïè´õÜÿ @ 1Àébþÿÿf „ ‰ïè™õÜÿ1ÀéKþÿÿè÷Üÿff. „ fó úATHƒì dH‹%( H‰D$1ÀHÇ$· HÇD$• H…öu@H‰æ1É1ÒèDýÿÿA‰Ä…Ày èˆ ÝÿD‰â÷Ú‰H‹D$dH+%( u$HƒÄ D‰àA\à € è[ ÝÿA¼êÿÿÿÇ ëÌèøöÜÿ „ ó úAWI‰ÿAVDt1AUMcöI‰ÍATL‰÷I‰ÔUSH‰óHƒì(HÇD$ ÆD$ è4 ÝÿH…À„ƒ H‰Å¸Ÿëÿÿ‰\$L‰þf‰$H}D‰l$H‹D$‰\$ ‰ÛÆD$H‰ÚÇD$ fo$H‰EE èðÜÿL‰æH| D‰êèòïÜÿH‰ï1ÒL‰öèµTÿÿH‰ïA‰ÄèšòÜÿHƒÄ(D‰à[]A\A]A^A_ÃA¼ôÿÿÿëæó úAWAVAUATUSHìÈ dH‹%( H‰„$¸ 1ÀH…ö…ÿ HÇD$8 fïÀ‰ýHÇD$0 D$D$(ƒÿ ‡ï HÉa ‰øHc‚HÐ>ÿà» A½ A¿ Eôƒø†³ D‰éA‰ØD‰úE1í‰ïLL$1öè©ÿÿ‰Åè Ýÿ‹÷Û…í‰f E…턶 Áí ûôýÿÿA‰ì”ÀA!ÄH‹„$¸ dH+%( …Z HÄÈ D‰à[]A\A]A^A_à € H|$@¹ ¾L H¸al cnt lH‰„$ fo/äa H¸ H”$ H‰D$@H¸ H‰D$HH¸ H‰D$PH¸ H‰D$XH¸ H‰D$hH¸ H‰D$pH¸ ÇD$, Æ„$¨ HÇD$` HÇD$x H‰„$€ Ç„$ˆ )„$ èQýÿÿA‰Ä…Àˆ6 Aº A» 1ÛEôƒø†„ º ¹ A¾ÿÿÿÿAƒüÿtD‰d$D‰\$ D‰T$ A‰Ø‰ïLL$1öèÿÿE1í‰Åè, Ýÿ‹÷Û…í‰Ü AƒþÿtD‰÷èÂñÜÿAƒüÿ„RþÿÿD‰çè°ñÜÿE…í…Jþÿÿ÷ÕA‰ìAÁì éNþÿÿf „ ¿ E1íE1ÿè°úÜÿ‰ÃéÚýÿÿf „ 1ÛA½ A¿ é¾ýÿÿ D » A½ E1ÿé¦ýÿÿ D º ÇD$$ ¹ A½ôýÿÿA¸ é–ýÿÿ D ÇD$, º ¹ E1íëÙA¼ÿÿÿÿA¾ÿÿÿÿ‰ïèíðÜÿéÿÿÿ „ E1ÉA¸ ¹ 1öº ¿ èñÿÿA‰Æ…ÀxxA¼ÿÿÿÿE1ÛE1ÒD‰t$(D‰éD‰úé’þÿÿf D E1ÉA¸ ¹ 1öº ¿ D‰\$ D‰T$èŸÿÿA‰Æ…ÀxD‹\$ D‹T$A½ A¿ ë¢AƒüÿtD‰çèBðÜÿ½ÿÿÿÿé‘þÿÿ „ A¼ÿÿÿÿE1ÒE1Û» éòýÿÿf. „ 1Ò¹ E1íéÙþÿÿ‰Ã÷ÛèGÝÿ‰é¥üÿÿè;ÝÿA¼êÿÿÿÇ éüÿÿèÕñÜÿ»_ A¼¡ÿÿÿëÌ „ ó úATUHì Hƒ $ Hƒì(dH‹%( H‰„$ 1ÀÇ$… ‰t$HÇD$• H…Ò…© Gæƒø† Hl$H‰æ¹ ÆD$ H‰êèS÷ÿÿA‰Ä…Àx\t*A¼ H‹„$ dH+%( uwHÄ( D‰à]A\à H5S/a H‰ïèáõÜÿH…ÀuÈH5M/a H‰ïE1äèÊõÜÿH…ÀA”Äëè;ÝÿD‰â÷Ú‰ëžfA¼¡ÿÿÿë” „ èÝÿA¼êÿÿÿÇ évÿÿÿèµðÜÿ D ó úH‰7H‰WH‰OHÇG HÇG HÇG( HÇG0 Ãó úATI‰ôUH‰ý¿8 SH‰ÓèåÝÿH…Àt0H‰(L‰`H‰XHÇ@ HÇ@ HÇ@( HÇ@0 []A\ÃHÇÀôÿÿÿëò € ó úATI‰üIƒ|$ USH‹t:1í € H‹ ïH…Ût € H‰ßH‹[èDìÜÿH…ÛuïI‹|$HƒÅI9l$ wÏè*ìÜÿ[]IÇD$ IÇD$0 IÇD$( IÇD$ A\Ãó úH…ÿt'UH‰ýHÿ ðÿÿwèeÿÿÿH‰ï]éÜëÜÿ @ ]Ãf D Ãff. „ @ ó úH‹G0à € ó úH‹G à € ó úAWI‰ÿAVAUATA‰ÌUL‰ÅSL‰ËHƒì8H‰t$H‰T$M…ÀtIÇ H…ÛtHÇ M‹w(I‹wE1íH‹|$AÿE…öt Hº|J¹y7ž¹@ H¯ÂD)ñHÓèI‰ÅAƒü… I‹O H…É„ H¾«ªªªªªªªI‹G0H… H‰ÐH÷æHÑêH9у& I‹G(¾ HP¸ H9ÂHCÂH‰ÂH‰D$ ¸ ‰ÑHÓàH‰ÇH‰D$(èÿÜÿH‰ÃH…À„u ‹l$ A½@ I‹HÇD$ A)íD‰l$f. „ I¼|J¹y7žH‹D$L‹,ÇM…ítC „ M‰îI‹wM‹mI‹>AÿH‰Ù…ítI¯Ä¶L$HÓèH ÃH‹I‰FL‰1M…íuÉI‹HƒD$H‹D$I;G r”H‹D$(E1íI‰G H‹D$ I‰G(èúéÜÿI‰_I‹_(I‹wH‹|$Aÿ…ÛtHº|J¹y7ž¹@ H¯Â)ÙHÓèI‰Å¿ èÝÿÜÿH…À„€ H‹T$H‰H‹T$H‰PI‹WJêH‹ H‰HH‰1ÀIƒG0HƒÄ8[]A\A]A^A_à I‹G(¾ HP¸ H9ÂHCÂH‰ÂH‰D$ ¸ ‰ÑHÓàH‰ÇH‰D$(èýÜÿH‰ÃH…À…´ HƒÄ8¸ôÿÿÿ[]A\A]A^A_ÃI‹GH…ÀtgN‹4èM…öuë\ @ M‹vM…ötOI‹WH‹t$I‹>AÿW„ÀtãH…ítI‹H‰E H…ÛtI‹FH‰AD$ÿƒøv1E…ä…žýÿÿ¸ïÿÿÿé,ÿÿÿf D Aƒü…„ýÿÿ¸þÿÿÿéÿÿÿ @ H‹D$I‰H‹D$I‰F1ÀéöþÿÿI‹écþÿÿ € ó úAUI‰ÕATI‰ôUH‰ýSHƒìH‹_(H‹wL‰çÿU 1Ò…ÛtHº|J¹y7ž¹@ H¯Â)ÙHÓèH‰ÂH‹EH…ÀtIH‹ ÐH…Ûuë>f D H‹[H…Ût/H‹UH‹;L‰æÿU„ÀtæM…ítH‹SI‰U HƒÄ[]A\A]Ãf D HƒÄ1À[]A\A]Ãff. „ ó úAWI‰×AVI‰ÎAUATI‰üUSH‰óHƒìH‹o(H‹wH‰ßAÿ$1Ò…ítHº|J¹y7ž¹@ H¯Â)éHÓèH‰ÂI‹D$H…À„„ L,ÐI‹m H…íuëu D LmH‹mH…ítcI‹T$H‹} H‰ÞAÿT$„ÀtÞM…ÿtH‹U I‰M…ötH‹UI‰H‹UH‰ïˆD$I‰U èçÜÿIƒl$0¶D$HƒÄ[]A\A]A^A_à „ HƒÄ1À[]A\A]A^A_Ãf. „ D ó úH¾E1À„ÀtL‰ÂHƒÇHÁâL)ÂLH¾„ÀuæL‰ÀÃfó úHƒìèãùÜÿ…À”ÀHƒÄÃf „ AWAVAUI‰ýATE1äUSHƒìH‹?è„iÿÿhÿA9m |HƒÄD‰à[]A\A]A^A_Ãf „ LcàIu0I}(º L‰áè˜hÿÿ…À…} L‰áIu@I}8º è{hÿÿA‰Ä…À…] A‹E …ÀuI‹U(¶ƒàðƒÈ ˆI‹} è iÿÿ‰ÃA‹E DxD9û~bL5ê a f. „ I‹} D‰þè4iÿÿ‹HH‰Â‰ÈÁèƒà fƒø‡ ·ÀIc†Lð>ÿà € ‹RI‹E(€ @ D AƒÇD9ûu¯A‰m é ÿÿÿf D HB áÿÿ t܃éI‹u(H IHLŠ @ ‹PHƒÀ € –@H9Èuðë¶f D ‹JI‹E(‹R € ˆ@€ @ëœ @ HB áÿÿ tŒƒéI‹u(H IHLŠ @ ‹HƒÀ € –@H9Áuñédÿÿÿ @ HB áÿÿ „PÿÿÿƒéI‹u(HLÊ @ ‹PHƒÀ€ –@H9Èuðé+ÿÿÿA¼ôÿÿÿé=þÿÿA¼êÿÿÿé2þÿÿff. „ f‹F…ÀtLATI‰ôU½ SH‰ûë „ A‹D$ƒèA‰D$t I‹$H˜H‹;‹t‚üè¿gÿÿ¶@ƒà H£ÅrÒ[]A\ÃÃff. „ ATA‰ôUSHcGTH‰û‹WPH‹H9Ð}P‰STD‰$‡1À[]A\Ãf D R‰ÐÁè к Ñø9ÐMÐHcòH‰õHÁæè+áÜÿH‰ÇH…Àt H‰CHHcCT‰kP미ôÿÿÿë´ff. „ @ AWA‰÷AVAUATUSHƒìH‹G(N,¸A¶E ƒà<„— H‰ýH‹?D‰þ‰ÓM‰üèäfÿÿA¶U I‰Æ‰Ðƒà<t3A‹v‰ðÁèƒà fƒø‡Á H ¦a ·ÀHcHÈ>ÿàf „ A¶Fƒà ƒèfƒø‡N „Û„F A‹6…ö„; 1ÀHƒÄ[]A\A]A^A_à € HƒÄ¸ []A\A]A^A_à @ H‹U(B¶ºƒàüƒÈBˆºë» A‹v¶ÓHƒÄH‰ï[]A\A]A^A_éóþÿÿ A‹…Àuƒâ@uD‰æH‰ïèYþÿÿ…À…{ÿÿÿA¶E ƒàüƒÈAˆE ¸ ébÿÿÿ „ A¶E ƒàüƒÈAˆE 1ÀéDÿÿÿf. „ „Û„ˆ A‹…É…%ÿÿÿA¶E ƒàüƒÈæÿÿ AˆE ‰t$ t–M~ 1ÛA‹w1ÒH‰ïèNþÿÿ…ÀˆðþÿÿƒÃIƒÇ 9\$ ÝA‹…Ò„]ÿÿÿD‰æH‰ïè£ýÿÿ…À‰JÿÿÿéÀþÿÿf D ¶ÛA‹vH‰ï‰Úèÿýÿÿ…Àˆ¡þÿÿA·FAŸÅ…Àt5ƒèM~ A¼ MtÆA‹w‰ÚH‰ïèÊýÿÿ…ÀˆlþÿÿEEìIƒÇM9þuÝA¶ÅéVþÿÿ @ A‹v¶ÓH‰ïè™ýÿÿ…Àˆ;þÿÿu„Û…/þÿÿD‰æH‰ïèüüÿÿ…À… þÿÿH‹U(B¶ºƒàüƒÈBˆº¸ éþÿÿ € A‹vº H‰ïè?ýÿÿA¶U ƒâüƒÊAˆU éÕýÿÿ A‹v 1Òéþÿÿ1ÀD‰âH5ža 1ÿ誀ýÿ¸ØÿÿÿéªýÿÿA¶E ƒàüƒÈæÿÿ AˆE ‰t$ …þÿÿé£þÿÿ¸êÿÿÿé|ýÿÿfHìØ I‰úH‰T$0H‰L$8L‰D$@L‰L$H„Àt7)D$P)L$`)T$p)œ$€ )¤$ )¬$ )´$° )¼$À dH‹%( H‰D$1ÀI‹zÇ$ H‰âH„$à ÇD$0 H‰D$HD$ H‰D$AÿRH‹D$dH+%( uHÄØ ÃèIãÜÿf „ ‹F…À„¥ AVI‰öAUL-‡!a ATL%…!a UH-l!a SH‰ûI‹H˜H‹;‹t‚üèñbÿÿ¶@ƒà fƒø t fƒø tNfƒø t8[]A\A]A^à € L‰îH‰ß1ÀèËþÿÿA‹FƒèA‰Fu¬[]A\A]A^à D H‰îH‰ß1Àè£þÿÿëÖL‰æH‰ß1Àè“þÿÿëÆÃff. „ @ AWAVAUATUSHƒìhdH‹%( H‰D$XH a ÇD$( ÇD$8 ÇD$H H‰D$‹G Å H¿ a H‰D$ HG#a H‰D$0HT ‰\$H‰D$@9Ö}ZA‰òHt$A‰×A‰ËH‰t$Ld$PBDÿL‹6™÷û¯Ã‰ÅA9Ç}UHƒÆI9ôtt‹^ëÝAÁãCDÿ™A÷ûA¯ÃA9Ç…n D H‹D$XdH+%( …œ HƒÄh[]A\A]A^A_à D A9Â}#E„À…ª A9Çt¦D‰ú)ÂD)ÐA‰ê9ÂŽä fMcéD‰ÕL% a L‰àL)èHƒÀ Iƒý LFàë/ € L‰ñL‰âH5œ a 1ÀH‰<$Díè ýÿÿH‹<$A9ï„`ÿÿÿD‰øA‰ÝA‰Ø)è9ØDNè}ÅHD$@» L‹0A9Ý E‰èë®f D H;D$tÀ‹XøHƒèëÝA‰ÀL%~a McéE)ÐL‰âIƒý wº L%ca L)êLâ1ÀL‰ñH5 a H‰<$èüÿÿA9ïH‹<$…0ÿÿÿéÎþÿÿMcéE1ÀIƒý v»L%#a E1ÀL‰ñ1ÀL‰âH5Ê a H‰<$èPüÿÿH‹<$éôþÿÿMcéIƒý wE1Àë‚H‹D$XdH+%( u)HƒÄhL‰ñE1À1À[HÍa H5 a ]A\A]A^A_é üÿÿèûßÜÿff. „ Hƒì¶FI‰øH‰Ïƒà fƒøt1‹FA‰Àƒèƒøw,IcÐH5Qµj èLøÜÿƒøÀƒàÃHƒÄà € E‹@D‰Àë̉Ñ1ÀD‰Â1ÿH5—™a èú{ýÿ¸êÿÿÿëÏ AUI‰ýH‰÷ATI‰ôUHƒì dH‹%( H‰D$1ÀHÇD$ èà×ÜÿH…ÀtuHT$L‰æL‰ïH‰Åè(óÿÿH‹D$E1ÉH‰îLD$¹ L‰ïHPH‰T$èÒïÿÿ…Àu.H‹|$èdÛÜÿH‹D$H‹T$dH+%( u HƒÄ ]A\A]à D H‰ïè8ÛÜÿëȸ ëÐèÊÞÜÿf. „ UH‰åAWL=O# AVAUATA‰ôSH‰ûD‰æHƒì(H‰U¸L‹w(H‹?dH‹%( H‰EÈ1Àèp^ÿÿH‹;‹0I‰ÅèS}ÿÿA‹U …Òt[I‰ÇH‹C8O4¦J àAö u<A‹U‰ÐÁèƒà fƒøt fƒøuf…Òu A€ ë# H‹}¸L‰þè¤þÿÿHƒøw6A€ H‹H…ÀLEøH‹EÈdH+%( …‚ HeØL‰ø[A\A]A^A_]à I‰äL9ätHì HƒŒ$ø L9äuëHì HƒŒ$ø L0 a º ¾ HÇÁÿÿÿÿI‰åHƒìM‰ùPL‰ï1ÀènùÜÿL‰ïèÖÜÿH‰L‰äé]ÿÿÿèvÝÜÿf D AWAVAUATUH‰ýSH‰ÓHƒì(D‹bH‹Wh‰L$è‹þÿÿ‹3HSæ H‰ïH‰ÁHÑ! …öH5±a HDÐ1Àè!ùÿÿfE…äuHƒÄ([]A\A]A^A_à @ 1ÀH5à Lk H‰ïèóøÿÿ‹CA·Ì‰L$ ‰ÂÁè Áêƒâ fƒú„› ‹|$ H € a H‰L$H‰Î…ÿ„Ð …ÀL=ya H‚a H‰\$IE×L5ƒa H‰$‹T$ƒÂHcÒH)ÑHƒú La LGæ…ÀHsa LDðGÿH@HDƒL‰ëI‰Çë&f. „ L‰éL‰âL‰öH‰ï1ÀHƒÃ è9øÿÿI9ßtG‹3H‹} è {ÿÿH‹}pH‰ÆI‰ÅèšüÿÿL‹KI‰ÀHƒøw½H‹4$M‰ÈL‰éL‰âH‰ï1ÀHƒÃ èò÷ÿÿI9ßu¹H‹\$HcD$H”ÿ` Hƒø w H‹T$H)ÂHƒÂ H5Ûa 1ÀH‰ïè¹÷ÿÿ‹CH5Ìa ƒøtTƒø…†þÿÿƒ}…|þÿÿ¶Cƒà fƒøt-‹L$ …Ét%QÿHCHRHT“ f‹…É…KþÿÿHƒÀ H9ÂuíH5a HƒÄ(H‰ï1À[]A\A]A^A_é>÷ÿÿf D …É„Ñ …ÀL=µa ‹L$H¶a IE×A¼ H‰\$L5¬a H‰$QH °þ` HcÒH‰L$I)ÔIÌHƒú LGá…ÀH‘a LDð‹D$ ƒèL|ÃL‰ëë( @ D‹KL‰éL‰âL‰öH‰ï1Àè©öÿÿHƒÃL9û„¯þÿÿ‹3H‹} èqyÿÿH‹}pH‰ÆI‰ÅèûÿÿI‰ÀHƒøw¹D‹CH‹4$L‰éL‰âH‰ï1Àèaöÿÿë¶Hþ` H‰D$éfþÿÿff. „ UH‰ýSH‰ÓHƒìH‹Whèkûÿÿ¶SH‰ïH .ã I‰À‹H5‡Ó …ÀH¤ HDȃâ H`… fƒúH# a HEÐHƒÄ1À[]éÞõÿÿff. „ AVA‰ÎAUI‰õATUL‰ÅSD‹f‰ÎH‰ÓèAiÿÿ…ÀtHcÈ1ÒH‰ØH÷ñH…Òt%A‹Uƒú‡½ HÇE 1À[]A\A]A^à D A‹UAÁì ƒút[w)ƒút4ƒúuoH¿E…ä·ÂHEÂH‰E 1ÀëÃf „ ƒúuKH‹H‰E 1ÀëªH¾E…ä¶ÂHEÂH‰E 1Àë”f. „ HcE…ä‰ÐHEÂH‰E 1Àésÿÿÿf „ 1ÀD‰ñH5<“a 1ÿèMuýÿ¸êÿÿÿéMÿÿÿ1ÀH5ú’a 1ÿè3uýÿ¸êÿÿÿé3ÿÿÿf „ AUA‰ÑH‰ÊATD‰ÉUH‰ýSH‰óHƒìH‹?dH‹%( H‰D$1ÀI‰àè¬þÿÿA‰Ä…À…¡ ‹SL‹ $HC ‰Ö·ÊÁêƒâ Áî fƒú„¦ …Ét QÿHRHT“L;H„ô HƒÀ H9ÂuíH‹ExL¼ €x ‹P,…“ …ÒH‡Ž L‰ÁLEÀH ô HEÈ…öHTa H5Fa HDðL‰ÊH‰ï1Àè×óÿÿ € H‹D$dH+%( …m HƒÄD‰à[]A\A]Ãf D …Ét QÿHLÓHcPL9Ê„¿ HƒÀH9ÈuêH‹Ex€x ‹P,… Lë H wó …Òu Lø L‰Á…öH§a H5Ë: é\ÿÿÿ @ H‹UxH Ñ €z ‹J,uL…ÉH I‰ÝHEÚH%ó LEêH‹} ‹0èæuÿÿI‰ØL‰éH‰ïH‰ÂH5iÐ 1Àèìòÿÿéÿÿÿ € …ÉL-çò LDëëÀH‹Ux€z ‹J,u#H 9 L-Åò …Éu H F I‰Ýë” D H 5 …ÉL- ò LDëévÿÿÿ € …ÒH ‡ò IDÈévþÿÿf D Lý …ÒH hò IDÈéöþÿÿèJÖÜÿf. „ AWAVAUATI‰ôUH‰ýSH Yø` Hƒì(‹FH‰T$‰L$ÆD$ …À„Ÿ @ ƒèI‹$A‰D$H˜D‹<‚E…ÿtAH‹} D‰þèÕUÿÿD‹XI‰ÆE‰ÙAÁéE‰ÍAƒå fAƒý‡5 A·ÅHcƒHØ>ÿà € L‰æH‰ïèeòÿÿH5q H‰ï1Àè”ñÿÿÆD$ A‹D$…À…zÿÿÿH‹D$€8 t €|$ „# H H‹L$HƒÄ(H‰ïH5a [1À]A\A]A^A_éBñÿÿfH‰ïL‰æèõñÿÿA‹>…ÿ… €} …¸ ‹L$L‰òD‰þH‰ïèž÷ÿÿël @ L‰æH‰ïè½ñÿÿE‹E…À…q €} …g ‹L$L‰òD‰þH‰ïè5 ë3 L‰æH‰ïè…ñÿÿA‹6H‹} è™sÿÿH‰ÂH5ty H‰ï1Àè¥ðÿÿ D fAƒý”D$ éÿÿÿHƒÄ(A·ÕD‰ù1ÿ[H5+a ]1ÀA\A]A^A_éÛpýÿ L‰æH‰ïèMìÿÿIcD$…À„x I‹$H‹} ‹t‚üè/Tÿÿ¶XH‹D$ƒã €8 t €|$ „å fƒû„ 1ÀH5Ñ H‰ïèðÿÿ‹L$L‰æH‰ïH‹T$è´ýÿÿH5Àæ H‰ï1ÀèãïÿÿA‹VHƒÄ(H‰ï1À[H5Ùa ]A\A]A^A_éÀïÿÿ€|$ H H‰ïHv H5hx HDÐ1Àè˜ïÿÿéóþÿÿ L‰æH‰ïèEðÿÿA‹6H‹} èYrÿÿH5úa H‰ïH‰Â1ÀèeïÿÿéÀþÿÿL‰æH‰ïD‰\$ è@ëÿÿA‹L$D‹\$ …É… H‹D$€8 t€|$ H9Ü tH» H‹L$H‰ï1ÀD‰\$ H5Ña èïÿÿD‹\$ H5¹ H‰ï1ÀD‰\$ èéîÿÿD‹\$ fE…Û„n fAƒû„W E·ãE1ÿL-Æå A\$ÿE…äuëO D L‰îH‰ï1Àè£îÿÿD9ûu C‹Dþ…À„1 C‹tþ H‹} ècqÿÿC‹tþ‹L$H‰ïH‰ÂIƒÇèK M9çu¶H52å HƒÄ(H‰ï1À[]A\A]A^A_éGîÿÿ € H5Öa H‰ï1Àè/îÿÿéŠýÿÿf. „ H5¯a H‰ï1Àèîÿÿéjýÿÿf. „ H5…a H‰ï1ÀèïíÿÿéJýÿÿf. „ L‰æH‰ïè•îÿÿH‹UpD‰þH‰ïèóÿÿéýÿÿL‰æH‰ïèuîÿÿH‹UhD‰þH‰ïèæòÿÿA‹vH‰Â…öy[H5 a H‰ï1ÀèŠíÿÿéåüÿÿ D L‰òD‰þH‰ïè2÷ÿÿéÍüÿÿ D H‹UhD‰þH‰ïè™òÿÿH5Ãa H‰ïH‰Â1ÀèEíÿÿé üÿÿH5»a H‰ï1Àè/íÿÿéŠüÿÿf. „ 1ÀH5E° H‰ïD‰\$ è íÿÿ‹L$L‰æH‰ïH‹T$è¶úÿÿH5Âã H‰ï1ÀèåìÿÿD‹\$ éÜýÿÿ H‹D$€8 t€|$ HÓÙ tHU H‹L$H5ua H‰ï1Àè£ìÿÿé»üÿÿf D ‹L$H‹T$L‰æH‰ïèDúÿÿéœüÿÿ € A‹V…Ò…ýÿÿH5 a éþÿÿH5©ç` H‰ï1ÀèOìÿÿéäýÿÿHTÙ éØúÿÿH5HÙ H‰ï1Àè-ìÿÿéüÿÿ „ AWA‰÷AVAUA‰ÍATI‰ÔUSH‰ûHƒì8D‹wddH‹%( H‰D$(1ÀH‹;D‰þè×Oÿÿ€{ H‰Åt¶@¿ ƒà H£Çr HcCd‹S`H‹{X9Щ P‰SdD‰<‡E…ÿtG¶M¸ ‰Îƒá HÓàƒæ ‰Ê©ò u*©. tD‹}ëŽfƒþ„® D‰ùH5 Ša 1ÿ1ÀèÓkýÿH‹SXIcÆHt$D‰éH‰ßH‚L‰âH‰D$‹CdD)ð‰D$èöøÿÿD‰sdH‹D$(dH+%( ucHƒÄ8[]A\A]A^A_à R‰ÂÁê ¸ Ñú9ÂLÐHcò‰T$ HÁæèºÈÜÿ‹T$ H…ÀH‰Çt$H‰CXHcCd‰S`éÿÿÿf D D‹} éÍþÿÿèºÎÜÿºôÿÿÿH5ž‰a 1ÀèkýÿélÿÿÿfAWAVI‰ÖAUATA‰ôUH‰ýSHZ HƒìH‹BH‹?‰L$4‰D$0ÁèA‰ÇAƒç fD‰|$:èò]ÿÿ‰D$<fAƒÿ„ó H‹UhD‰æH‰ïè„ïÿÿA‹ÆD$ H F× I‰ÀHÇ …ÒHˆy HDÈH5Ä a H‰ï1Àè êÿÿ‹t$0æÿÿ „¥ ‹D$4Hªñ` L‰t$Dh¸ IcÍH)ÈHÐHƒù HFÐFÿE1äE1ÿH@ID†H‰T$ E‰æH‰D$éÄ € ‹C¹ A‰ÂAÁêA•À%ÿÿÿ D‰T$(E¶ÀE!ð€|$ A‰Æ„1 E‰éD‰òD‰þH‰ïD‰$èáêÿÿH‹T$ H‰ï1ÀH5¿‘ èKéÿÿ‹sD‰éL‰âH‰ïèýÿÿD‹$E…Ò„³ D‹|$(H5¡0 H‰ï1ÀD‰úE÷A¾ è éÿÿH5~ a H‰ï1ÀHƒÃ èöèÿÿH;\$„Ë ‹3H‹} èÀkÿÿI‰ÄH‹D$‹@A‰Â‰$AÁê … ÿÿÿ€|$ D‹stj¹ E‰éE1ÀD‰òD‰þH‰ïè!êÿÿH‹T$ H‰ï1ÀH5ÿ è‹èÿÿ‹sD‰éL‰âH‰ïèZüÿÿ‹sH‹} èîYÿÿ1ÒH…ÀHHÂE<ÆE1öéNÿÿÿf „ ÇD$( E1À‹sH‹} D‰T$,D‰$èÀ[ÿÿD‹T$,D‹$‰ÁéªþÿÿL‹t$fƒ|$:„‡ fƒ|$0 uA‹N…Ét_1ÀH5s‚ H‰ïèîçÿÿHcD$4Hšï` H‰ïH‰ÑH5î a H)ÂHƒÂ Hƒø HCÑ1Àè¿çÿÿ€|$ u0HƒÄH[]A\A]A^A_Ãf „ 1ÀH5ᢠH‰ïèçÿÿ€|$ tÐHƒÄHH‰ïH50 a 1À[]A\A]A^A_éiçÿÿf „ A·FH‹M …À„ ƒèH‰ $A½ I‰ÏH@H‰l$D‰íID†I‰Å ‹sL‰ÿèZÿÿA‹v‰Á¸ …öy€{ ”À…Ét„Àt‹C4Í 1Ò÷ö…Ò…™ 9ÍLéHƒÃ I9Ýu³A‹FA‰í1ÒH‹ $H‹l$A÷õ…Òu{H‹UhH‰ïD‰æèóëÿÿA‹>I‰À…ÿ…— ÆD$ H 5 HÆð` éoüÿÿ D A‹F‹L$<E1ÀD‰þH‰ïÅ ‹D$4DHèãçÿÿéOþÿÿf D E1ÿé5þÿÿH‹ $H‹l$H‹UhD‰æH‰ïèxëÿÿÆD$H =Ó HYð` I‰ÀA‹…À…ùûÿÿH ¬ ë ÆD$ H Ó H/ð` éØûÿÿf D H‹Gx€x0 tà D ATA‰ôUH‰ýSH‹?‰Óè¼Iÿÿ¶@ƒà ƒèfƒøv'„Ûu(¸ 1ÉD‰æH‰ïf‰E H< è{ùÿÿ1Òf‰U []A\ÃH‰ï1ÀH5E èåÿÿ¹ D‰æH‰ïf‰M H 1ÉèBùÿÿ1öH‰ï1Àf‰u H5#Ü []A\éGåÿÿ € ATUH‰ýSH‰ÓH‹WpèmêÿÿI‰Ä‹C…ÀuH5ëa L‰çèÔØÜÿ…Àt(H‰ïH5äa 1Àèÿäÿÿ‹sL‰â[H‰ï1É]A\éËøÿÿ [H‰ïH5ýƒa ]A\éÕäÿÿ D AWAVAUATUS‰Ó‰òHƒìH‹G(L<A¶ƒà <thH‰ýA‰ôL5 ë` H‹} D‰æè‚HÿÿA¶D‹@I‰Å‰ÑD‰Àƒá Áè‰Æƒà €ù„^ fƒøw%·ÀIc†Lð>ÿà …Û„( A¶ƒàóƒÈAˆHƒÄ[]A\A]A^A_à @ E‹eH‹U(D‰àL<‚A¶ƒà <…tÿÿÿëÍA¶A‹M ƒâóƒÊAˆ…Û„ …É„ öÂ…G D9ã„> L‰êD‰æH‰ïèíÿÿH5Øa H‰ï1Àè¾ãÿÿA¶ƒÊAˆé € E‹e ésÿÿÿ € H‹UhD‰æH‰ïèÉèÿÿH‰ÂA‹E…À‰ê H5ìa H‰ï1ÀèiãÿÿH5ra H‰ï1ÀèXãÿÿéÿÿÿ A¶A‹uD‰âH‰ïƒàóƒÈAˆèdþÿÿAö…ÚþÿÿH‹} D‰æèGÿÿ‹0…öt(H‹} èïeÿÿH5ùa H‰ÇèÀÖÜÿ…À„¨þÿÿ „ D‰æH‰ïL‰êè¢ýÿÿH5ëa H‰ï1ÀèÑâÿÿé|þÿÿ @ A‹u‰ÚH‰ïD‰D$Me èáýÿÿD‹D$Aàÿÿ „\þÿÿA@ÿMlÅA‹t$‰ÚH‰ïIƒÄè³ýÿÿM9ìuèHƒÄ[]A\A]A^A_à € H‹UhD‰æH‰ï1ÛL%eÉg èçÿÿH50a M‰åI‰ÆL‰÷èûÕÜÿ…Àt ƒÃIƒÅƒû„×ýÿÿI‹u L‰÷èÛÕÜÿ…ÀuàHcÛL‰ñH5 a H‰ïHÁãI‹T èùáÿÿé¤ýÿÿ @ Mu …É„Œ D‰ÀD‰d$%ÿÿ „‘ ‰ÀH@I–H‰D$A‹v‹T$H‰ïIƒÆ èÞüÿÿL;t$uå…ÛtcA¶ƒâóAˆéQýÿÿ @ H5 a H‰ï1Àèáÿÿéþÿÿf. „ D‰À‰\$Mu %ÿÿ uë½ @ D‰ÀÇD$ %ÿÿ …qÿÿÿf1ÉL‰êD‰æH‰ïèöÿÿéÂýÿÿ 1ÉL‰êD‰æH‰ïè¨çÿÿéªýÿÿ ƒâ…Äüÿÿfƒøw?ƒæ „µüÿÿD9ㄬüÿÿA‹U …Ò…ƒ HƒÄD‰âH5%€a 1ÿ[1À]A\A]A^A_é2aýÿfƒø…uüÿÿH‹} D‰æèœDÿÿ‹0…öt%H‹} è}cÿÿH5‡a H‰ÇèNÔÜÿ…Àu A€é>üÿÿD‰æH‰ïL‰êè3ûÿÿH5|a H‰ï1ÀèbàÿÿëÖL‰êD‰æH‰ïèêÿÿH5[a H‰ï1ÀèAàÿÿA€éõûÿÿ „ AWAVAUATUSHƒì(dH‹%( H‰D$H‹Gx€x …– D‹H,E…É„‰ €x0 H‰ýA‰öI‰ÔA‰Í¶Ùt€x2 tnH‹} 1ÒD‰öD‰D$è{žýÿ‹PI‰Ç‰ÐÁèƒà fƒøwGH €æ` ·ÀD‹D$HcHÈ>ÿàf D H‹} LD$D‰ñL‰âL‰þè±éÿÿ…ÀuHƒ|$ „Ô 1ÀH‹T$dH+%( …Ö HƒÄ([]A\A]A^A_à E„À…O H‹D$dH+%( …§ HƒÄ(L‰áD‰òL‰þ[H‰ï]A\A]A^A_é ãÿÿ @ Mo âÿÿ t_BÿH@I\‡A‹uH‹} èÓBÿÿA‹G…À‰G E‹ED‰ÂAÁèâÿÿÿ ‰ÑA‹uÁêH‰ïƒáLâèþÿÿƒø=…8ÿÿÿIƒÅ I9Ýu¸Ãÿÿÿé%ÿÿÿ E‹o H‹} D‰îè PÿÿH‹} 1ÒD‰îI‰Æ‰D$èýÿ¶@ƒà fƒø”ÂAƒþ”À!ˆT$A‹W…Òt«E1ÛE1öfE…öu€|$ tA€<$ tD‰ÚE1À‰ÙD‰îLâH‰ïD‰\$èâýÿÿƒøÃ…›þÿÿD‹\$AƒÆD\$E9wwµéSÿÿÿA‹Wƒúwhƒê1ÀHcʃúÿ„9ÿÿÿf D A¶ HÁàHƒéHЃùÿuëº@ EʼnÑD)éHÓà‰ÑD)ÁHÓèH…À…*þÿÿéøþÿÿ D A‹UE1Àé¾þÿÿèÁÜÿ1ÀH5¦{a 1ÿèß]ýÿ¸êÿÿÿé÷ýÿÿ D AWE¶ùAVE¶ðAUA‰ÕATUH‰ýSD‰ËHƒìhH‰t$ H‰L$D‰D$,dH‹%( H‰D$X1ÀE„ÉtmGd7H‹WxAÁüIcÄHÈH9‚± H‹T$D‰ñE‰øD‰îH‰ïè»üÿÿA‰Æ…À„ AƒþÃEEæH‹D$XdH+%( …¸ HƒÄhD‰à[]A\A]A^A_ÃfH‹?‰Öè&NÿÿI‰ÄH=þÿÿ‡µ H‹} 1ÒD‰îè9›ýÿH…À„· ¶@ºF ƒà H£ÂƒiÿÿÿH‹D$H‹UxLàH9ƒTÿÿÿ D A¼ùÿÿÿémÿÿÿ D H‹Ux€z uD¶B B,‰D$…À~51ÉL=ãd f D HƒÂ L‰þH‰ï1À‰L$èÜÿÿ‹L$H‹UxƒÁ9L$uÚ€z u#H‹D$ H…Àt €8 …‘ º D‰îH‰ïèÙõÿÿH‹} 1ÒD‰îèkšýÿ‹HI‰Ç‰ÊÁê‰Öƒæ fƒþw5H=¾â` ·ÆHc‡Hø>ÿà·ÖH‰ïH5®ÿ` 1Àè|ÛÿÿA¼¡ÿÿÿé™þÿÿƒâ D‰éH5³{a 1ÿ1ÀA¼êÿÿÿèÄ[ýÿéwþÿÿ € H‰ÂH5bÿ` H‰ï1Àè4ÛÿÿéVÿÿÿ € „Û„ E‹GAƒø‡ ¶t$,¸@ APÿ‰ÁÞ¶Û@¶ö)Ø)ñ·ø·ÉE…À„9 HcÒ1ÀH‹\$HÁà¶4HƒêHðƒúÿuçHÓà‰ùHÓèHL$0D‰êL‰þH‰ïH‰D$0è÷åÿÿée fH‹UxMo ‹B,ƒÀ€z ‰B,u Hÿt …ÀuH H5°£ H‰ï1À‰L$èbÚÿÿ‹L$áÿÿ „* AÿH@I\‡ëF @ E‹ME‰ÈAÁéAàÿÿÿ D‰ÁA‹UAƒàH‰ïÁéHL$è³üÿÿ…Àˆ IƒÅ I9Ý„Ö A‹uH‹} èá=ÿÿA‹u H‹} èÄ\ÿÿA‹WH‰Æ…Òx™E‹EE1Éë¢A‹_ H‹} 1Ò‰Þèo˜ýÿH‹} ‰ÞH‰D$è/KÿÿH‹L$H…ÀH‰D$Ž0 ¶AH‹Uxƒà fƒøu Hƒ|$„D ‹B,ƒÀ€z ‰B,u Hæs …ÀuHú 1ÀH5üý` H‰ïèMÙÿÿH‹UxA‹O¶B0ÆB0ˆD$…Ét:E1íë/H‹L$E1ÉE1À‰Ú1öH‰ïAƒÅèµûÿÿH‹|$H|$E;oH‹Uxs€z1 t˶D$¶J ˆB0‹B,ƒè€z ‰B,…t …Û~8L=“a f D HƒÂ L‰þH‰ï1Àè·ØÿÿAƒÆH‹UxD9óuâ€z ‹B,…5 H s HŸØ …Àu H H‰ÊH5%ý` H‰ï1ÀèpØÿÿé“ûÿÿH‹} D‰îèïKÿÿ…À„' HcÈH‹D$1ÒH÷ñH…Ò… ‹]ƒû„ H‹t$HcÓH|$0¹ è.ÂÜÿH‹ExL¯ ƒû„Ï €x … ‹x,Hsr L‰Á…ÿLEÀHö× HEÈH‹T$0H5ü` H‰ï1ÀèÌ×ÿÿéïúÿÿA‹G HÐû` …ÀtƒøHJ HÃû` HDÐH5a` H‰ï1Àè’×ÿÿE‹oH‹} D‰îèr;ÿÿ1ÒD‰îH‰ïè…ñÿÿA‹7H‹} èIZÿÿH5ü` H‰ïH‰Â1ÀèU×ÿÿH‹L$E1ÉE1ÀD‰ê1öH‰ïèÝùÿÿ…ÀDHàéZúÿÿH‹} D‰îE‹wè²Jÿÿ…ÀtHcÈH‹D$1ÒH÷ñH…Òt H‹t$IcÖH|$0¹ èÁÜÿH‰D$Aƒþ„é Aƒþ„‰ Aƒþ„, D‰éD‰òH5Íta 1ÿ1ÀA¼êÿÿÿè&WýÿéÙùÿÿH‹ExH Bÿ €x ‹P,…L …ÒH q I‰ÝHEØH’Ö LEèA‹7H‹} èRYÿÿI‰ØL‰éH‰ïH‰ÂH5 û` I_ 1ÀèTÖÿÿfAƒ „pùÿÿE1íL5¸ø` ë' @ 1ÀL‰öH‰ïAƒÅè'ÖÿÿA·GHƒÃ A9Ń=ùÿÿ‹3H‹} èú9ÿÿ‹‹KE1ÉHL$E1À1öH‰ïèøÿÿ…Ày´A‰Äé ùÿÿE‹w„Û„; Aƒþ‡ƒ ¶L$,¸@ AVÿ‰ÆÙ¶Û¶É)Ø)ηø·ÎE…ö„Ó HcÒ1Àf D H‹\$HÁà¶4HƒêHðƒúÿuçHÓà‰ùHÓèH‹Ux€z ‹r,…¾ LÜo H hÕ …öu Léý L‰ÁH‰ÂH5ù` H‰ï1Àè6ÕÿÿéYøÿÿ‹]éóüÿÿH‹Ux‹B,€z Xÿ¶B ‰Z,…L Ã…Û~2L=Å] HƒÂ L‰þH‰ï1ÀèïÔÿÿAƒÆH‹UxD9óuâ€z ‹Z,… ‹B,H Ho LÔÔ …Àu H Uý I‰ÈL‰ÂH5]ù` H‰ï1Àè¢ÔÿÿéÅ÷ÿÿA¶_AFÿƒãƒø‡¶ýÿÿH‹} D‰îè Hÿÿ…ÀtHcÈH‹D$1ÒH÷ñH…Òt H‹t$IcÖH|$@¹ è_¾ÜÿH‰D$AƒþwHÛ` D‰ðHc‚HÐ>ÿàD‰éD‰òH5ta 1ÿ1ÀA¼êÿÿÿè„Týÿé7÷ÿÿH‹D$H‹PL‹H‹ExH…Ò…q €x …€ ƒx, L^n H êÓ u Lmü L‰ÁL‰ÚH5ø` H‰ï1ÀèºÓÿÿéÝöÿÿH‹Ex„Û„˜ €x …Ø ƒx, Ln H Ó u L ü L‰ÁH‹D$H5Ó÷` H‰ïH‹1ÀèhÓÿÿé‹öÿÿH‹Ex„Û„ €x …¡ ƒx, L¿m H KÓ u LÎû L‰ÁH‹D$H5“÷` H‰ï‹1ÀèÓÿÿé:öÿÿH‹Ex„Û„; €x …Ð ƒx, Lnm H úÒ u L}û L‰ÁH‹D$H5B÷` H‰ï¿1ÀèÅÒÿÿéèõÿÿL‹mxA€}2 „ A€}1 …ÎõÿÿH‹D$D¶0E„ö…® AÆE1é²õÿÿf. „ H‹L$D‰êL‰þH‰ïè½Ýÿÿé+ûÿÿH ýú HjÒ …À…ÑùÿÿéÂùÿÿ…ÒL-TÒ LDëé½ûÿÿ€x …¢ D‹P,H£l L‰ÁE…ÒLEÀH%Ò HEÈ‹T$0H5¤ö` H‰ï1ÀèüÑÿÿé õÿÿ‹p,H ýÑ …öIDÈé úÿÿH‰ÂD‰éH5Uqa 1ÿ1ÀA¼êÿÿÿè6Rýÿééôÿÿ…Û„ùüÿÿH Nú L»Ñ éðüÿÿH‹Ex€x ‹p,… H l H—Ñ …öu H ú H‰ÊH‹D$fïÀH5ùõ` H‰ïóZ ¸ èXÑÿÿé{ôÿÿH‹ExH äù €x ‹p,…Ü …öH¯k H‰ÊHEÈH4Ñ HEÐH‹D$H‰ïH5‘õ` ÿpÿ01ÀèÑÿÿ]A]é%ôÿÿH‹ExH Žù €x ‹p,…˜ …öHYk H‰ÊHEÈHÞÐ HEÐH‹D$H5Fõ` H‰ïò ¸ èÐÿÿéÐóÿÿL=ù …öH ¨Ð IDÈéEûÿÿD‹H,H ”Ð E…ÉIDÈégþÿÿH ù …öHxÐ HDÑéæþÿÿ…öHfÐ HDÑé-ÿÿÿ…öHTÐ HDÑéqÿÿÿÆB2é³öÿÿH‹Ex€x u=‹X,L›j H 'Ð …Ûu L¨ø L‰ÁH‹D$H5”ô` H‰ïH‹1ÀèðÏÿÿéóÿÿD‹X,L|ø H éÏ E…ÛIDÈëÇ1ÀéRúÿÿD‰êH5ooa 1ÿA¼êÿÿÿè"PýÿéÕòÿÿ1Àéçôÿÿ„Û„V A€} … Aƒ}, Lj H Ï u Lø L‰ÁH‹D$H5Øó` H‰ï¾1Àè[Ïÿÿé~òÿÿ€x …e ƒx, L¾i H JÏ u LÍ÷ L‰ÁH‹D$H5yò` H‰ï‹1ÀèÏÿÿé9òÿÿ€x …» ƒx, Lyi H Ï u Lˆ÷ L‰ÁH‹D$H5Dó` H‰ïH‹1ÀèÐÎÿÿéóñÿÿ€x …5 ƒx, L3i H ¿Î u LB÷ L‰ÁH‹D$H5îñ` H‰ï·1ÀèŠÎÿÿéñÿÿ€x uƒx, L ñh L}Î u L ÷ M‰ÈL‰ÙH5£ò` H‰ï1ÀèMÎÿÿépñÿÿA€} …6 Aƒ}, L®h H :Î u L½ö L‰ÁH‹D$H5iñ` H‰ï¶1ÀèÎÿÿé(ñÿÿƒx, L ‘ö LþÍ u‹M‰È놃x, Lxö H åÍ …¡þÿÿL‰Áé™þÿÿL\ö H ÉÍ ƒx, IDÈé+úÿÿƒx, L=ö H ªÍ …eúÿÿL‰Áé]úÿÿƒx, L ö H ŠÍ …ÑþÿÿL‰ÁéÉþÿÿƒx, Lýõ H jÍ …†ùÿÿL‰Áé~ùÿÿƒx, LÝõ H JÍ …KþÿÿL‰ÁéCþÿÿƒx, L½õ H *Í …6úÿÿL‰Áé.úÿÿè±ÜÿAƒ}, L—õ H Í …ÐþÿÿL‰ÁéÈþÿÿè‘«ÜÿI‰ÀI¾ÆI‹öDB@„&ýÿÿA€} …” Aƒ}, L2g H ¾Ì u LAõ L‰ÁA¾ÖH5ñ` H‰ï1ÀèÌÿÿé°ïÿÿL õ H ŠÌ Aƒ}, IDÈéøüÿÿH‰ÂD‰éH5wla 1ÿ1ÀA¼êÿÿÿèÀLýÿésïÿÿD‰òH5qja 1ÿ1ÀA¼êÿÿÿè¢LýÿéUïÿÿLÂô H /Ì Aƒ}, IDÈéoÿÿÿD‰ÂëÄff. „ ó úH…ÿ„ AUATI‰üUSHƒìHÿ ðÿÿ‡ö H‹(è0¬ÜÿM‹D$8M…Àt,A‹D$ 1Û…Àx! I‹<ØH…ÿt è ¬ÜÿM‹D$8HƒÃA9\$ }âL‰Ç1íèð«ÜÿI‹|$Hèæ«ÜÿI‹|$XèÜ«ÜÿM‹l$hIƒ} t+I‹EH‹ èH…Ût H‹;踫ÜÿH‹[H…ÛuïHƒÅI;m rÕL‰ï1í蛿ÿÿM‹l$pIƒ} t2 € I‹EH‹ èH…Ût H‹;èp«ÜÿH‹[H…ÛuïHƒÅI;m rÕL‰ïèU¿ÿÿHƒÄL‰ç[]A\A]éC«ÜÿHƒÄ[]A\A]Ãà € ó úAUI‰ÕATUH‰ýSH‰óHƒìH…ÉtlL‹Iƒø†? IPøHAH…Ò~RLÁë D HƒÀH9Át?€8 tòHHï` H5Üa 1ÿ1ÀèÛJýÿè¶ÃÜÿE1äÇ HƒÄL‰à[]A\A]à € H…Ûtؾ€ ¿ èä¾ÜÿI‰ÄH…À„ý H‰(H‰ïH-»ÃÿÿL‰hL-àÃÿÿH‰XèW;ÿÿº L‰îH‰ïH…ÀHDÂ1ÒA‰D$èi½ÿÿI‰D$hH= ðÿÿw<1ÒL‰îH‰ïèO½ÿÿI‰D$pH= ðÿÿ‡† L‰çè¦Ãÿÿ‰Ã…ÀuHƒÄL‰à[]A\A]ÃfIÇD$h ‰ÃL‰çE1äèŠýÿÿèÕÂÜÿI‰À‰Ø÷ØA‰ HƒÄL‰à[]A\A]à D L‰ÁH+î` 1ÿ1ÀH5ca E1äè»Iýÿè–ÂÜÿÇ éÞþÿÿ IÇD$p ‰Ãë–èvÂÜÿÇ ékÿÿÿff. „ ó úATU‰õSH‰ûH‹?è‹,ÿÿ9膞 H‰ßèÛÂÿÿA‰Ä…Àt,xD‰à[]A\Ãf. „ èÂÜÿD‰â÷Ú‰D‰à[]A\à @ ÇCT ‰î1ÒH‰ßèuÅÿÿ‰Å…Àx7‹CT1í…À~´f D H‹CH1ÒH‰ß‹4¨HƒÅè«ãÿÿ9kTæD‰à[]A\Ãf D è³ÁÜÿ‰êA‰ì÷Ú‰ésÿÿÿè ÁÜÿA¼êÿÿÿÇ é]ÿÿÿff. „ @ ó úAUA‰õATUH‰ýSHƒìH…Ò„Ã H‹ H‰ÓHƒù†û HBHQëH…Ò~FHÙë HƒÀH9Át7€8 tòH¶ì` H5<a 1ÿ1Àè;HýÿèÁÜÿA¼êÿÿÿÇ ëT „ H‰ïè˜ÁÿÿA‰Ä…ÀugH‹Hƒø†| H‹SHƒøvyD‹cHƒøvo¶CˆE D‰áD‰îH‰ïE1äèHÛÿÿÆE HƒÄD‰à[]A\A]Ãf D è;ÁÿÿHàï A‰Ä1ÀE…ät¾E…äyÑè€ÀÜÿD‰â÷Ú‰HƒÄD‰à[]A\A]à Hï 1Àë‘ D HÜë` H5 a 1ÿ1ÀèaGýÿé!ÿÿÿff. „ ó úAVfïÀI‰ÎAUA‰õATI‰ÔUH‰ýSHƒì@dH‹%( H‰D$81À)$HÇD$0 )D$)D$ M…À„p I‹L‰ÃHƒù†˜ HQéI@H…Ò~KLÁëf D HƒÀH9Èt7€8 tòHKë` H5´a 1ÿ1Àè³Fýÿ莿ÜÿA¼êÿÿÿÇ éì D H‹} D‰îè *ÿÿH…À„E K 4H‰àH‰ $H‹ H‰ExHƒùvc‹CˆD$ H‹sH…öt^1ÀH|$ @ ¶„Òt ˆHƒÀHƒø uëÆD Hƒùv>¶CˆD$Hƒùv5¶CˆD$ Hƒùv,¶Cë(f D ÆD$ Hƒùw™ÆD$ HƒùwÂÆD$ ÆD$ 1ÀL‰áE1ÉE1ÀD‰ê1öH‰ïˆD$ èüçÿÿHÇEx A‰Ä…Ày 蘾ÜÿD‰â÷Ú‰H‹D$8dH+%( uyHƒÄ@D‰à[]A\A]A^ÃH‹?è)ÿÿH…ÀtEH‰àK 41ÒH‰Ex¸ f‰D$ 1ÀH‰ $f‰T$évÿÿÿ @ HÙé` H5êa 1ÿèCEýÿé‹þÿÿè¾ÜÿA¼þÿÿÿÇ éwÿÿÿ賨Üÿ AUI‰ýATUSHƒìH‹GH‹(E1äI‹E H‹H9Ýr?ëO ‰Ð%ÿÿÿ?ƒÀ%øÿÿHÅ÷ @uHƒÆI‹}AÿU …Àx6IƒÄI‹EH‰(H9ÝsµI‹u(H!îIuHc…Òy´HƒÄL‰à[]A\A]Ãf D I‹ULcàL‰àH‰*HƒÄ[]A\A]ÃUH‰õSH‰ûHƒìH‹~H…ÿtH‹sèB°ÜÿHÇE H‹} H…ÿtH‹U(H‹CHtPè °ÜÿHƒÄH‰ï[]é!¤ÜÿUH‰ýSHƒì‹G …À~!1Ûf D H‹EH‰ïH‹4ØHƒÃè„ÿÿÿ9] ç‹}…ÿx胥ÜÿH‹} èÚ£ÜÿH‹}èÑ£ÜÿHƒÄH‰ï[]éãÜÿ UH‰ýH‹H…ÿtH‹u0蚯ÜÿHÇE H‹}H…ÿtH‹U(H‹E0HtPèw¯ÜÿHÇE ‹}<…ÿxè¥ÜÿH‰ï]éj£Üÿf. „ ó úAWI‰×AVA‰öAUATUH‰ýSH‰Ë¹ HƒìxdH‹%( H‰D$h1ÀHt$HT$ ÇD$ X H‰÷óH«D‰÷è=ùþÿ…À…} ƒ|$…X A‰Å‹E H‹}ƒÀH˜H4Å HÁè=…Ï èD ÜÿH…À„Á H‰E‹E º H‹} pHcöH‰ðH÷âH‰Æ€œ è ÜÿH…À„Ž H‰E ¾8 ¿ èÕ¶ÜÿI‰ÄH…À„o HcU H‹EE1É1ÿH‹uE‰ð¹ L‰$ЋD$ º E‰t$0ƒèM‰<$I‰\$I‰D$(踱ÜÿHƒøÿ„> I‰D$L‹M1ÿE‰ð‹D$ ¹ º I4A艱ÜÿHƒøÿ„¯ I‰D$ HE¾ I‰D$HcE H@H‹E H D‰òHÇA ‹E Ç ‹}‰Aè}žÜÿ…Àˆí ƒE H‹D$hdH+%( …$ HƒÄxD‰è[]A\A]A^A_à èsºÜÿ1ÿD‰òH5—aa ‹(H‰Ã1ÀA‰íA÷ÝD‰éèrAýÿ…í~‰+ë©f. „ è;ºÜÿD‰òH5ba 1ÿD‹(1ÀA÷ÝD‰éè?AýÿL‰æH‰ïè´üÿÿE…í‰jÿÿÿèºÜÿD‰ê÷Ú‰éYÿÿÿèõ¹ÜÿA½ôÿÿÿÇ éCÿÿÿ @ èÛ¹ÜÿD‰òH5qaa 1ÿD‹(1ÀA÷ÝD‰éèß@ýÿëž D è³¹ÜÿD‰òH5Ñaa 1ÿD‹(1ÀA÷ÝD‰éè·@ýÿésÿÿÿD‰òH5ð`a 1ÿ1ÀèŸ@ýÿA½êÿÿÿèt¹ÜÿÇ éÈþÿÿè¤Üÿ @ ó úH…ÿtéBüÿÿfÃff. „ @ ó úAVAUI‰ÕATI‰ôU‰ýHƒìH…ÉtlL‹Iƒø†Ç IPøHAH…Ò~RLÁë D HƒÀH9Át?€8 tòHå` H5üü` 1ÿ1Àèû?ýÿèÖ¸ÜÿE1öÇ HƒÄL‰ð]A\A]A^Ãf D ¾ ¿ è ´ÜÿI‰ÆH…À„½ 舼Üÿ¿ H˜I‰F蘨ÜÿA‰F…Àˆ| ‰îL‰éL‰âL‰÷è üÿÿ‰Å…Àu6HƒÄL‰ð]A\A]A^à € L‰ÁHaä` 1ÿ1ÀH5ûû` èV?ýÿéVÿÿÿè+¸Üÿ÷ÝI‰ÄL‰÷E1öè ûÿÿA‰,$HƒÄL‰ð]A\A]A^à „ èû·ÜÿH5T`a 1ÿ‹(I‰Ä1À‰ê÷Úè?ýÿëºèÛ·ÜÿÇ éjÿÿÿó úAUATUSHƒì‹G …À~qI‰ü1íE1íëIÅHƒÅA9l$ ~:I‹D$H‹<èè”ùÿÿH‰ÃH…ÀyÜA‰Å…Ày 耷Üÿ÷Û‰HƒÄD‰è[]A\A]Ãf D Iýÿÿÿ¸ÿÿÿDOèHƒÄ[]D‰èA\A]ÃE1íëÉ D ó úAV‰ñAUI‰ýATI‹u US‹W ‹èªÜÿLcàE…äxxtFO4d1íE1äIÁæë € HƒÅ IÄI9ît4I‹E ‹T(I‹EH‹<ÐèßøÿÿH‰ÃH…Ày×A‰Ä…ÀxP[D‰à]A\A]A^à @ ¸ÿÿÿIüÿÿÿ[]DOàD‰àA\A]A^à @ 蛶Üÿ[]D‹ A÷ÜD‰àA\A]A^Ãf „ è{¶Üÿ÷Û‰D‰à[]A\A]A^Ãff. „ ó ú‹Gà „ ó ú9w vH‹G‰öH‹ðà @ Hƒìè/¶ÜÿÇ " 1ÀHƒÄÃfó úH‹GH‹ à @ ó úH‹G H‹ à @ ó úH‹GH‹H‹G H‹ H)ÐÃf. „ ó úH‹G(HƒÀà ó ú‹G0à „ ó úATSHƒìè°÷ÿÿH‰Ã¸ÿÿÿH9ÃHNÃI‰ÄH…ÛxHƒÄD‰à[A\Ãf D A‰Ü…Ûyèè|µÜÿ÷Û‰HƒÄD‰à[A\Ãff. „ fó úH…ÿté¢øÿÿfÃff. „ @ ó úAUA‰ýATSHƒìpdH‹%( H‰D$h1ÀH…öt[H‹Hƒù†î HQøHFH…Ò~AHÎë @ HƒÀH9Æt/€8 tòHùà` H5ôø` 1ÿ1Àèó;ýÿèδÜÿE1äÇ é ¾@ ¿ è°ÜÿI‰ÄH…À„5 è¸Üÿ¿ H˜I‰D$0蟤ÜÿA‰D$<…Àˆ‚ Ht$1À¹ ÇD$ X H‰÷HT$ óH«D‰ïè›ñþÿ…À… ƒ|$ …³ ‹D$ E‰l$8E1É1ÿI‹t$0E‰è¹ º ƒèI‰D$(諪ÜÿHƒøÿ„‰ I‰D$M‹L$01ÿE‰è‹D$ ¹ º I4Aè{ªÜÿHƒøÿ„ I‰D$ID$0L‰áD‰êI‰D$ A‹|$<¾ AÇ$ è…—Üÿ…Àˆõ H‹D$hdH+%( …9 HƒÄpL‰à[A\A]à @ 胳ÜÿD‰êH5Ù\a 1ÿ‹1À÷Û‰ÙèŠ:ýÿ…Ût¹èa³Üÿ÷ÛI‰ÅL‰çE1äè¡öÿÿA‰] ëž èC³ÜÿD‰êH5\a 1ÿ‹1À÷Û‰ÙèJ:ýÿë¾ „ H/ß` H5Òö` 1ÿè+:ýÿé3þÿÿf D èû²ÜÿH5Œ[a 1ÿ‹I‰Å1À‰Ú÷Úè:ýÿë„èÛ²ÜÿD‰êH5y\a 1ÿ‹1À÷Û‰Ùèâ9ýÿéSÿÿÿ D è³²ÜÿD‰êH5™\a 1ÿ‹1À÷Û‰Ùèº9ýÿé+ÿÿÿD‰êH5£[a 1ÿ1Àè¢9ýÿ» èx²ÜÿI‰Åéÿÿÿèk²ÜÿÇ é³þÿÿè Üÿff. „ ó úH‹W H‹O(H)ÖHD1ùH!ÈH‹%ÿÿÿ @‡Ã € ó úH‹G H‹O(H)ÆHT1ùH!ÊHЋâÿÿÿ‡Ãff. „ ó úHƒì÷Æ ÀuhH‹GH‰úH‹H‹GH‹ H‹(DODÉ)ÁA‰ÈNƒáøA9Ér<A9ÈrOH!ÇÎ €Hz ‰7ÇG H‹rHÁHƒÀH‰H#B(HB HƒÄÃf D ès±ÜÿÇ 1ÀHƒÄÃf D è[±ÜÿÇ 1ÀHƒÄÃff. „ ó úAWAVAUATUSHƒì8dH‹%( H‰D$(1ÀƒúÿŒ H‰ýA‰ô‰ÓA¾ÿÿÿÿ…¹ I½Û4¶×‚ÞCëq D èë°Üÿƒ8 uv‹}<D‰ñº H‰îèãÜÿ…Àx_ƒûÿtAHt$¿ èûœÜÿ…ÀuGHi$ Êš;A‰ÞHiT$ Êš;H+T$HT$H)ÂH‰ÐI÷åHÁêA)ÖE…ö~\D‰æH‰ïè‰þÿÿI‰ÇH…ÀtH‹D$(dH+%( ueHƒÄ8L‰ø[]A\A]A^A_Ãf D H‰æ¿ è{œÜÿ…Àu7A‰Þé.ÿÿÿ € D‰æH‰ïè-þÿÿI‰Çë¨ „ è °ÜÿE1ÿÇ ëE1ÿë‹è¦šÜÿf D ó úH>E1ÀH¾„Àt f D L‰ÂHƒÇHÁâL)ÂLH¾„ÀuæL‰ÀÃf. „ ó úHƒìI‰øH‹:HþLÇèªÜÿ…À”ÀHƒÄÃff. „ fó úAVI‰þ¿ AUI‰õ¾( ATUSH‰Ó輪ÜÿH…À„ü H‰ÂH5™ÿÿÿH=RÿÿÿI‰Äèj©ÿÿH‰ÅH= ðÿÿ‡Ë M‰t$I‰D$ M…ítsH‰ßèD¬ÜÿI‰$H‰ÇH…À„¤ H‰ÚL‰îèI“ÜÿI‰\$I‰\$H…ÛtA1ö1Ûf D E1ÉE1À1ÉH‰òH‰ïè=ªÿÿ…Àtƒøïu,I‹<$HßèxœÜÿH\H‰ÞI;\$rÉ[L‰à]A\A]A^à D HcØIü ðÿÿwI‹|$ è’©ÿÿI‹<$艕ÜÿL‰çè•ÜÿI‰Ü[]L‰àA\A]A^ÃfHÇÃôÿÿÿëÂIÇÄôÿÿÿë¥ff. „ ó úH…ÿt7UH‰ýHÿ ðÿÿw"H‹ è1©ÿÿH‹} è(•ÜÿH‰ï]é •Üÿ € ]Ãf D Ãff. „ @ ó úH‹Gà € ó úH‹Ã „ ó úAUATUH‰õSH‰ûH‰÷HƒìdH‹%( H‰D$1Àèd›ÜÿH‹KL‹CH‰ßL`Hsº M‰áè$ÿÿH…ÀtGL‹kH‰ÇL‰âH‰î轑ÜÿH‹{ H‰âL‰îèþ«ÿÿ„À¸þÿÿÿE$H‹T$dH+%( uHƒÄ[]A\A]øôÿÿÿëÞèÜ—Üÿff. „ ó úAUATI‰ôUSH‰ûH‰÷HƒìdH‹%( H‰D$1Àè´šÜÿH‹KL‹CH‰ßHhHsº I‰éètÿÿH…Àt\L‹kH‰ÇH‰êL‰æè ‘ÜÿH‹{ E1É1ÉI‰àL‰êL‰îè¨ÿÿƒøït)…ÀuHkD‰èH‹T$dH+%( uHƒÄ[]A\A]à ‹$ëݸôÿÿÿëÖè—Üÿ € ó ú‹H‰Â‹†…Àu…Òu‰1ÀÃHƒìH5lVa 1ÿèU3ýÿ¸êÿÿÿHƒÄÃff. „ AUI‰õATUH‰ýSHƒì‹](H‹ …Û„‰ ƒÃ¸ HcÛH÷ãH‰Æ€Š èeÜÿI‰ÄH…Àt}HcE(H‰Ú1öH)ÂH<€H’HÁçLçHÁâèi—ÜÿH›L‰e L‰ïHÁà‰](ƒëM¤`ÿÿÿA‰\$èÒŽÜÿI‰$H…Àt)HƒÄL‰à[]A\A]à ¾@ » éÿÿÿf „ HƒÄE1ä[L‰à]A\A]Ãff. „ @ AUI‰ýATI‰ôUSHƒìA‹]@H‹8…ÛttƒÃHcÛH‰ØH‰ÞHÁè:•ÀHÁæ¶ÀH…Àueè€ÜÿH‰ÅH…ÀtXIc}@H‰Ú1öH)úHÁçHÁâHÇ茖ÜÿH‰ØA‰]@ƒëHÁàI‰m8HDÀ‰XL‰ HƒÄ[]A\A]à @ ¾€ » ëŸ @ HƒÄ1À[]A\A]à ó úSI‰øH‰÷A‹è½ÿÿ9Ã[À÷ЃàêÃfó úI‰øHƒìH‰÷A‹0èº ÿÿHƒøÀHƒÄƒàêÃff. „ UH‰õSH‰ûHƒìH‹‹SH‹HpH‰ðH÷âp;H‰Æè–ŽÜÿH…Àt.‹SH‹ H‰CH‰îH¯ÊLL‰ÇèDŽÜÿHƒHƒÄI‰À[]L‰ÀÃHƒÄE1ÀL‰À[]Ãf D AWA‰ò‰ÎAVM‰ÆAUI‰ÕATUSHƒìHHD$<H‰|$H\$8‰L$<D‰L$8Dˆ$H‰D$H‹T$L‰ïèénýÿ‹t$8H‰ÚL‰÷H‰Åè×nýÿ€<$ ‹MI‰ÄukA¶T$‰ÈÁèƒâ ƒà fƒú@”Çfƒø@”Æ@8÷… f9Ð…ˆ ·Ð¾ðP E1ÿH£Ör?fƒø‡} H=Ž·` ·ÀHc‡Hø>ÿàf „ ¶P‰ÈÁèƒâ ƒà ë® € ‹u L‰ïè= ÿÿA‹4$L‰÷I‰Çè. ÿÿL‰ÿH‰ÆH‰D$è.£ÜÿL‹L$…À…# ‹M‰ÈÁèƒà fƒøvƒH‰ïèˆpýÿH‹T$H5äUa 1ÿH‰Á1Àè /ýÿ1ÀHƒÄH[]A\A]A^A_à € ‹]E‹d$D9ã…÷ HƒÄH¸ []A\A]A^A_à €<$ tãE‹|$·Á‰D$fA9Ï…< ‹D$HƒÅ IƒÄ …Àt½Ç$ ‹u L‰ïèb ÿÿA‹4$L‰÷I‰ÇèS ÿÿL‰ÿH‰ÆH‰ÃèU¢Üÿ…À…e A‹D$9E… ‹ME‹L$M‰ðL‰êH‹|$¾ èâýÿÿ„À„« ƒ$HƒÅ ‹$IƒÄ ;D$uˆé9ÿÿÿf…É”ÂfAƒ|$ ”À8Â…U ‹uA‹D$‰t$<‰D$8éÍýÿÿ ‹u A‹D$ ‰t$<ëæf‹uA‹D$Æ$ ‰t$<ëÒf D ‹U A‹L$ …Ҕ…ɔÀ8ÂtªH‹T$1ÀL‰ù1ÿH5Sa è*.ýÿ1Àé…þÿÿ E‹|$D·ÁfA9Ï…Â L} MT$ E…À„cÿÿÿA@ÿ¶ $H‰\$0IDÄH‹\$H‰l$ L‰ýH‰D$A‰ÏL‰d$(M‰Ô‹ME‹L$M‰ðL‰êD‰þH‰ßèÃüÿÿ„À„Œ HƒÅIƒÄL;d$uÐH‹l$ L‹d$(H‹\$0éðþÿÿ „ H‰ïèHnýÿHƒì1ÿA‰ÙATH‹T$ H‰ÁM‰øH5ËQa 1ÀèT-ýÿ^1À_éýÿÿH‰ïD‰$ènýÿD‹$H‹T$1ÿH‰ÁE·ÏH5Sa 1Àè -ýÿHƒÄH1À[]A\A]A^A_Ãf D H‰ïèÐmýÿD‹D$E·Ï1ÿH‹T$H‰ÁH5Ra 1Àèß,ýÿ1Àé:ýÿÿ „ L‰çè˜mýÿH‰ïH‰ÃèmýÿH‹T$I‰Ø1ÿH‰ÁH5¡Pa 1Àè¢,ýÿ1Àéýüÿÿ ‹ $H‹T$1ÀI‰ÙM‰øH5éQa 1ÿèz,ýÿ1ÀéÕüÿÿ ‹ $H‹T$1ÀM‰øH5 Ra 1ÿèU,ýÿ1Àé°üÿÿf D ‹u L‰ïè}ÿÿA‹4$L‰÷I‰ÅènÿÿL‰ïH‰ÆH‰ÃèpŸÜÿ…À…ô ‹U‰ÐÁèƒà fƒø„’ E‹T$E…Òy}fƒø„xüÿÿH‰ïè·lýÿE‹L$I‰ÀE…ÉH™µ` H Ä: H‹T$HIÈH5fOa 1À1ÿèµ+ýÿ1ÀéüÿÿH‰ïL‰ $èrlýÿL‹ $H‹T$1ÿH‰ÁM‰øH5ºOa 1Àèƒ+ýÿ1ÀéÞûÿÿfƒøu‡éúûÿÿA¶D$ƒà …Òybfƒø„ãûÿÿL‰çè"lýÿD‹]I‰ÀE…ÛégÿÿÿH‹T$1ÀL‰ù1ÿH5àOa è++ýÿ1Àé†ûÿÿH‹T$1ÀI‰ØL‰éH5hNa 1ÿè +ýÿ1Àédûÿÿfƒøu¢é€ûÿÿ € AWAVAUATI‰üUSHì¨ dH‹%( H‰„$˜ A‹AL‹”$à 9BuA‹A H‰ÓL‰Í9B tSH H·` ë fH ³ 1ÀL‰âH5õPa 1ÿè†*ýÿ1ÀH‹”$˜ dH+%( …· HĨ []A\A]A^A_à I‰Î‹JE‹I…É•ÂE…É•À8Âu?I‰õM‰Çöu‹E9Ct<H Ò¶` ëŠ H‰ò¾ L‰T$è ùÿÿL‹T$„ÀuÑ D H Ï` é[ÿÿÿ @ ‹KD‹M…É•ÂE…É•À8Âu"ö…Á ‹E9Ct!H F¶` é$ÿÿÿ D H ÐÎ` éÿÿÿ @ ‹E 9C …¶ ‹E 9C …¶ ‹E$9C$…¶ ‹‹E 1ÐöÄ…² ¸ €æ„âþÿÿHl$M‰á¹€ 1ÀL¶` º ¾€ H‰ïL‰T$詨Üÿ1ÉL‰òM‰øPL‰îH‰ïj L‹L$è.þÿÿZYé“þÿÿ € M‰øL‰ê¾ L‰çL‰T$èøÿÿL‹T$„À…ÿÿÿéæþÿÿH oµ` éAþÿÿH mµ` é5þÿÿH ˆµ` é)þÿÿH ÐÍ` é þÿÿèAŒÜÿAUATUH‰ýSHƒìH‹?苈ÜÿH‹}H…ÿtè=¦Üÿ‹}…ÿxèŠÜÿH‹}0èóÿÿH‹}HèßÿÿH‹}Pè†Bÿÿƒ}(~cA½ A¼ @ H‹] AƒÄLëIÅ H‹;è&ˆÜÿH‹{8è ˆÜÿH‹{PèˆÜÿH‹{hè ˆÜÿH‹»€ èÿ‡ÜÿH‹»˜ èó‡ÜÿD;e(|H‹} èä‡ÜÿH‹}`èÛ‡ÜÿHƒÄH‰ï[]A\A]éɇÜÿf „ AVAUI‰ýATUH‰ÕSH‹0H‰ËèvóÿÿA‰Ä…ÀxI‹}膚ÜÿI‰ÆH…Àt~H‰Çèv¡ÜÿI‰ÅH…ÀtnL‰÷è˜ÜÿH…ÀtiD‰ E1äÇ@ HÇ@ H‰X HÇ@( HÇ@0 HÇ@8 AÇE I‰]I‰m IÇE IÇE [D‰à]A\A]A^à @ A¼ôÿÿÿëèA¼êÿÿÿëàAWAVI‰þAUI‰ÕATI‰ôUSHƒìH‹èЙÜÿH…À„Ç H‰ÇH‰Åè¼ ÜÿI‰ÇH…À„° H‰ïèH—ÜÿH‰ÃH…À„œ I‰l$H‰ïI‰D$ M‰|$(è5‘ÜÿI‹~0I‹u I‰D$èSòÿÿ…Àx`‰I‹E(‹P‰SH‹PHÇC( H‰SH‹P0H‹@8HÇC H‰S0H‰C8I‹E0‹PH‹@ IÇG IÇ A‰WIÇG I‰G 1ÀHƒÄ[]A\A]A^A_øôÿÿÿëêf „ Hƒì‹B9FuDH‹BH9FuH‹J8¸ H9N8uKHƒÄÃf D H‰ú1ÀH5„La 1ÿèÍ%ýÿ1ÀHƒÄÃf D H‰ú1ÀH5DLa 1ÿè%ýÿ1ÀHƒÄÃf D H‰ú1ÀH5dLa 1ÿè%ýÿ1ÀHƒÄÃf D H¹«ªªªªªªªH¶ATI‰ÔHÁàUSH HcS0H‹{8H‰ÐH÷áHÁêHrH‰Õº H‰ðH÷âpQH‰Æè•‚ÜÿH…ÀtDHTm fïÀLÐIÇ@ A H‰C8H‹C ƒC0Hƒ@ H‹C(Hƒ@M…ätI‰,$[L‰À]A\ÃE1À[]L‰ÀA\Ã1À€z … AVAUI‰ÕATUS€~ H‰ó…Ì H‹K I‹u(¸ H‹i0L‹v H…íHDèH‹F0H9ÅHBèHcC01ÒHDÿH÷õH¯ÅIƃ~I‰Äu'H‹C(D‰s0L‰q L‰pH‰i0H‰h 1ÀE‰e[]A\A]A^ÃH‹{8L‰öè¤ÜÿH…ÀuM…äusHcS0H‰C8M‰à1öI)ÐH<L‰Â讈ÜÿI‹U0I‹E(H‹{8H‹2H‹P Lçè3ÜÿH‹K éƒÿÿÿf. „ ÇF0 HÇF ÆF èÈüÿÿ…À„ÿÿÿérÿÿÿ øôÿÿÿédÿÿÿff. „ fó úH…ÿtéòúÿÿfÃff. „ @ ó úAUI‰ýATSH…öt_H‹Hƒù†š HQøHFH…Ò~EHÎë HƒÀH9ðt7€8 tòHuÈ` H5<à` 1ÿ1Àè;#ýÿèœÜÿE1äÇ L‰à[A\A]à @ ¿ èö¡Üÿ…À„ ¾h ¿ è?—ÜÿI‰ÄH…À„' Ç@ÿÿÿÿL‰ïèÜÿI‰$H…À„B L‰ïº¤ ¾A 1ÀèâÜÿA‰D$‰Ç…ÀˆŒ 1Ò¾ èø ÜÿI‰D$H‰ÇH…À„3 èò~ÜÿI‰D$H…À„ù Æ@¿ÿÿÿº H5›Ê Ç@ ÷ èÃëÿÿI‰D$0H‰ÇèVùýÿH…À…í H5€Ç` L‰çèþîÿÿI‰ÅH…À„ I‹|$è•ÜÿI‰EH‰ÇH…À„Û è“’ÜÿI‰E H…À„g I‹}èÝ›ÜÿI‰E(H…À„4 I‹|$0I‹u è¢íÿÿ‰Ã…Àˆ I‹}è_ŒÜÿI‹T$H5#¸ L‰çI‰Ef‰B>I‰D$8I‹E ‰Ç@ HÇ@ HÇ@ HÇ@( HÇ@0 AÇE0 HÇ@ HÇ@8 è)îÿÿI‰ÅH…À„È I‹|$è3”ÜÿI‰EH‰ÇH…À„R 辑ÜÿI‰E H…À„’ I‹}è›ÜÿI‰E(H…À„ I‹|$0I‹u èÍìÿÿ‰Ã…Àˆ» I‹}芋ÜÿI‹T$8I‰EI‰D$@I‹E ‰‰P(Ç@ HÇ@ HÇ@ Ç@, HÇ@0 HÇ@8 èÀ ÿÿI‰D$HH‰Çè£÷ýÿH‰Ã…ÀuTI‹t$@I‹|$ 1Òè ûÿÿH…À„ã HÇ HÇ@ HÇ@ é9ýÿÿf D I‹|$0èV÷ýÿ‰Ã…Û„ ýÿÿ @ ÷ÛL‰çE1äè‹÷ÿÿè™Üÿ‰éýÿÿ € è™ÜÿL‰êH5AGa 1ÿ‹1À÷Û‰Ùè ýÿë´ „ ¿ÿÿÿÿè–ÜÿH5çFa 1ÿH‰Â1Àèã ýÿé£üÿÿf D HûÄ` H5jÜ` 1ÿ1ÀèÁ ýÿéüÿÿ¿ÿÿÿÿèÒ•ÜÿH5‹Ga 1ÿH‰Â1ÀèŸ ýÿ» éOÿÿÿ» éEÿÿÿ¿ÿÿÿÿ» 蜕ÜÿH5õFa 1ÿH‰Â1Àèi ýÿé ÿÿÿ¿ÿÿÿÿ» èu•ÜÿH5žFa 1ÿH‰Â1ÀèB ýÿé÷þÿÿ¿ÿÿÿÿ» èN•ÜÿH5×Fa 1ÿH‰Â1Àè ýÿéÐþÿÿƒÏÿ» è)•ÜÿH5BGa 1ÿH‰Â1Àèö ýÿé«þÿÿƒÏÿ» è•ÜÿH5íFa 1ÿH‰Â1ÀèÑ ýÿé†þÿÿ觗ÜÿÇ éûÿÿff. „ ó úAW¹ I‰ÿAVAUI‰õATUSHì˜ dH‹%( H‰„$ˆ 1ÀH¼$0 H‰|$óH«H…ÒthH‹ Hƒù†¶ HqøHBH…ö~NHÊëf „ HƒÀH9Ðt7€8 tòHmÃ` H5 Û` 1ÿ1Àè ýÿèö–ÜÿAºêÿÿÿÇ é¬ D Iƒ tÞL‰êH5_Fa ¿ 1Àèã ýÿL‰ï¾ 1ÀL‰¬$0 èÌÜÿ‰„$8 ‰Ç…ÀˆÜ 1Ò¾ èÿ›ÜÿH‰„$@ H‰ÇH…À„ è&™ÜÿH…À„¹ €x…C' x ÷ …s €x…i H‹¼$@ H´$H 1íèõŒÜÿ…À… L‰|$ H‹¼$@ H‰î舂ÜÿH‰ÅH…À„œ H‰ïè´‡ÜÿH‰ïH‰D$è—ÜÿH‰ÃH…À„Ä ‹H‹´$H H‹¼$@ è$ÜÿI‰ÄH…À„ 1öH‰ïè^˜ÜÿI‰ÆH…À„> H‹|$L‰æèeêÿÿI‰ÇH…À„¡ H‰h H‰ïH‰X(L‰p0è5‡ÜÿI‹W(I‹?I‰G‹Bƒø„N =Lÿo„C ƒø„m º H5uª` H‰|$è4~Üÿ…À„ H‹|$º H5Zª` è~Üÿ…ÀuYH‹|$º H58ª` HƒÇH‰|$èó}Üÿ…À„Û H‹|$H5+¨` èZÜÿ…À„ H‹|$H5¨` èAÜÿ…À„© ‹Cƒø„Ÿ ‡§ ƒø…³ H5ã§` L‰çèÜÿ…ÀtVH5Õ§` L‰çèüŽÜÿ…À…\þÿÿI‹>‹s è6ÿÿH‰ÇH‰„$` è‰òýÿ…ÀtE‰D$‰ÁL‰êH5]Fa 1ÿ1ÀèlýÿD‹T$ëuI‹>‹s èZÿÿH‰ÇH‰„$X èJòýÿ…À…¸ fAÆGéîýÿÿf D ƒø„ßýÿÿƒèƒø†ÓýÿÿH‹T$M‰èL‰á1ÿH5 Fa 1Àè ýÿAºêÿÿÿf. „ H‹¼$€ D‰T$èÎzÜÿH‹¼$X èAÿÿH‹¼$` èä4ÿÿH‹¼$h è§zÜÿH‹¼$x èšzÜÿH‹¼$@ D‹T$H…ÿt èC˜ÜÿD‹T$‹¼$8 …ÿxD‰T$è |ÜÿD‹T$E…ÒyD‰T$èE“ÜÿD‹T$D‰Ò÷Ú‰H‹„$ˆ dH+%( …t% HĘ D‰Ð[]A\A]A^A_ÃH‹„$` H…À„Š H‹h‹P‹HHê‰L$H9Õƒÿ ‹u H‹¼$X èb ÿÿH‹Œ$h I‰Ä‹„$p ƒøŽ2 ƒèLi@HÁàHœ€ ëfIƒÅ@L9ë„ I‹} L‰æè÷ŒÜÿA‰Æ…ÀuàIcE H €HÁãI_ ‹C`…À…^ ‹D$‰C`‹uLe…ö„" HƒÃXëAf „ ‹pA‹MAƒÆH‹Œ$€ ‹ ±‰HH‹„$` ‹pH‰ñIô‹uD9ö† L‰æH‰ßè½çÿÿH…Àu¸Aºôÿÿÿé þÿÿHƒz …ˆüÿÿH5¡® H‰|$èAŒÜÿH‹|$…À…jüÿÿéŸýÿÿ躑ÜÿL‰êH5pAa 1ÿD‹1ÀA÷ÚD‰ÑD‰T$è¹ýÿD‹T$E…Ò…»ýÿÿƒ¼$p H‹œ$h Ž\ HÇD$@ ÇD$ L‰|$ € H‹D$L$A€|$ … A¶D$ˆD$ „ÀuI‹D$(‹@ƒøt ƒø…å H‹D$M‹4$H‹P ‹@(ƒøŽ& ƒèLº H€HÁàHœ@ ëf. „ IÇ L9û„ð M‹/L‰öL‰ýL‰ïè/‹Üÿ…ÀuÛA€ u$€|$ u I‹T$(I‹w L‰ïè¬ñÿÿ„À„Á M‹4$H5½¥` L‰÷èñŠÜÿ…À„Y H5”¸` L‰÷èÚŠÜÿ…À„B ‹EH‹|$L‰âH‰îA‰D$ èŠòÿÿ…À…È H‹œ$h ƒD$‹D$HƒD$@;„$p ŒÆþÿÿL‹|$H‹„$P 1Ò¾ HÁàH H‹A0H‰L$8H‹I(L‹ H‹A ‹i(H÷q8x‰D$(I‰ÆHcÿè5‹ÜÿH‰„$x H…À„ÌýÿÿHÇD$ HcÅE1íH‰D$0H„$ H‰D$hE…öŽû AƒÅIƒÄD9l$(„Ì A‹$H‹t$0H‹¼$@ èÁ‰ÜÿI‰ÆH…À„l A¶D$‰ÁÀèˆD$¶Àƒá‰D$HA¶D$ˆL$NˆD$OA·D$f‰D$f…À… H‹¼$X H…ÿ„ HÇD$8 €|$ HÇD$@ „q è7ùþÿ‰ÃƒøŽ# ÇD$ ½ D‰l$XL‰d$`H‹¼$X ‰îèfùþÿ‹p‰òÁêƒâ fƒú„™ fƒú „ÿ fƒú…³ L` æÿÿ „£ VÿHRHDH‰D$PA‹4$H‹¼$X è ùþÿH‹¼$X ‹0I‰Åè¹ÿÿL‰öH‰Ç辈Üÿ…À… A‹U‰ÐÁèƒà fƒø„ñ fƒø u f…Ò„ñ ‹D$M‰àD‹l$XL‹d$`E‹ …Àt A9À… fƒ|$ D‰D$„Ì A‹GX…ÀŽX 1ÒL‰d$P1íA‰Ôë D AƒÄHƒÅ E;gX. I‹_`I‹0èÑßÿÿHëL‰öHcKH<èˆÜÿ…ÀuÊ‹H‹„$x H‹L$ fƒ|$ L‹d$P‰t€{ u€{t ƒ|$H…¡! ‹C …À„& ‹l$…í„ H‹¼$X ‹t$èÜ÷þÿH‰Ç¶@ƒà fƒø …á HcCH‹¬$X …Àt#H€H5Ÿ¢` HÁàIG H‹8èm‡Üÿ…À„Ú ‹K I‹WHI‰è¾ D‹L$L‰÷è ãÿÿ„À„á I‹G@HcH€HRHÁàIG €|$H‹@8HÐu¶PƒâƒÂˆPÆC ¶P¶L$O‰Öƒáƒæ@8ñvƒâü ʈPfƒ|$ „œ €{t ƒ|$H„‹ ¶PH‹L$8H‹t$@ƒâðT$NˆPH‹QM‹wHf‰PHcVIT$‹s L‰÷H‰PI‹T$H‰P‹AÆC ‰CH‹„$X H‰D$ècöþÿ‹t$H‹|$H‰ÅèRöþÿ¶Uƒâ fƒú„Ü ‹pH‹|$ÇE è-öþÿ‹uL‰÷H‰D$è öþÿL‹D$Hh ·@IP …ÀteƒèH‰\$8H‰ëH‹l$IDÀD‰l$L‰d$I‰ÅI‰Ô A‹4$…ötH‰ïèÐÿÿL‰÷H‰Æè%ÿÿ…Àxq‰IƒÄHƒÃM9ìuÒD‹l$L‹d$H‹\$8‹H‹„$x ÇC H‹L$ ‰éQ D I‹D$(IcW0H;P „¥ L‰òH5{Ca 1ÿ1Àèýÿf. „ Aºêÿÿÿé÷ÿÿ D H‹|$L‰öè³ÞÿÿH‰ÅH…À„ÏøÿÿA¶D$ÇE0 HÇE ˆE „À…EúÿÿH‹|$L‰âH‰îè§êÿÿ…À„-úÿÿI‹$‰D$H5 Ba 1ÿ1Àè—ýÿD‹T$éöÿÿ D I‹D$0I‹8H‹0è—Üÿ…À…BÿÿÿA‹GAÆD$H‹œ$h A‰D$ éùùÿÿL‰òH5iDa 1ÿ1Àè@ýÿé+ÿÿÿ ‹P …Òt'‹0H‹¼$X èb ÿÿL‰öH‰Çèg„Üÿ…À‹D$DʼnD$ƒÅ9ë… ûÿÿ‹D$D‹l$XL‹d$`…À…ÚûÿÿL‰òH5'Ca 1ÿ1ÀèÖýÿAºþÿÿÿéÛõÿÿ f…öu’ƒÅ9ë…Ãúÿÿë·f D L‹d$PI‹0L‰öè_Üÿÿ‰Ã…Àˆý I‹w@I‹ H‹T$hèëÿÿH…À„b÷ÿÿ‰A¶T$H‹L$8ˆPA¶T$ˆPH…É„¨ ·QH‹L$@f‰P1ÒH…ÉtHcQIT$H‹L$ H‰PI‹T$€|$NH‰PH‹”$x H‹¬$ ‰, uH‹L$8‰i@HÇ@ €|$ … HƒD$ AƒÅIƒÄD9l$(…4ùÿÿH‹„$P H‹œ$h HÁàHØH‰D$8ƒ¼$p Ž HÇD$@ ÇD$ L‰|$ H‹D$L$fAƒ|$ …ú I‹D$(ƒx H‰D$ …æ ‹@,HÁàHÀ{ …Ò H‹D$M‹<$H‹H ‹@(H‰L$(ƒøŽÁ ƒèH‰\$0L± H€HÁàL¬@ ë IÆ M9õ„ˆ I‹ L‰þL‰õH‰ßèG‚Üÿ…ÀuÛA€~ I‰ÝI‹v H‹\$0u+A€|$ u#H‹T$ L‰ïè»èÿÿ„À„< H‹D$H‹@ H‰D$(H‹|$H‹E H‰îH‹W@‰P(HcS L,’IÁåLl$(I‹U‰P,‹EL‰âA‰D$ èšéÿÿ…À…Ø I‹D$0I‹|$(1ÒIcL$HM8H‹0H‹G H÷w8…ÀŽÂ H‹T$8DHÿLcSIƒÁL‹œ$x L‹¤$h H‹R0IÁáIñH‹*ëf „ HƒÆHƒÁL9Ît{H‹FH‰Â‰ÀHÁê Mc“H<RH‹H|ý IÁà LÒLÀH‰H‰A¶Gƒà<uº·GH‹{(HÁàLàöG„¹ IU8Hc@€:…‹z„ ÇHƒÆHƒÁ‰zL9Îuˆ ƒD$‹D$HƒD$@;„$p S H‹œ$h éÇýÿÿA‹E …À…øÿÿ IƒÄ L;d$P…¥÷ÿÿé2üÿÿ @ ·D$f=ÿþw}HÁàH„$h €x H‰D$@… ýÿÿHc@ H€HÁàIG €|$NH‰D$8„ €|$ „<üÿÿH‹¼$X H…ÿ…ºöÿÿH‹”$0 H5×>a 1ÀèÀ ýÿAºêÿÿÿéÅñÿÿ D HÇD$8 HÇD$@ ëª @ A‰Âé ñÿÿHÁèljzérþÿÿfH‹\$0H‹|$L‰þè.ÙÿÿH‰ÅH…À„JóÿÿA¶D$ÇE0 HÇE ˆE „À…ýÿÿL‹t$L‰âH‰îL‰÷è åÿÿ…À…xúÿÿI‹F H‰D$(édýÿÿL‹|$Hƒ¼$X „ØñÿÿI‹Hè ïþÿH‹¼$X ‰D$ è ïþÿ¾ x‰D$‰ÃHcÿè€ÜÿH‰„$€ H…À„¬òÿÿHÇD$ A½ ƒûŽy D‰l$ € ‹t$H‹¼$X èïþÿ‹PI‰Ä‰ÐÁèƒà fƒø„+ fƒøtafƒø „ I‹HH‹´$X L‰âèc4ÿÿA‰Â…À‰ö D‹l$H5@a 1ÿ1ÀH‹Œ$0 D‰T$D‰êè# ýÿD‹T$é)ðÿÿf „ E‹L$ E…ÉtŸA‹4$H‹¼$X E1íE1öè/úþÿA‹WXH‰Å…Òé“ € AƒÆIƒÅ E;wX}~I‹_`I‹0è½ÕÿÿLëHcsH<0H‰îèú}Üÿ…Àu΋K…Éu A‹D$÷؉C‹C …À…N I‹HH‹´$X L‰âè†3ÿÿA‰Â…Àˆ#ÿÿÿH‹„$€ H‹L$D‰A‹D$D‰S ÷؉CƒD$‹D$HƒD$9D$…“þÿÿI‹H‹\$ L%¤Öÿÿè?íþÿ‰Å9Ã}6f „ I‹H‰ÞèEíþÿH‹”$€ L‰æH‰Çèb0ÿÿ…À…Ú÷ÿÿƒÃ9ÝuÓE‹GX1ÛE…À~P „ I‹W`HÝ H)ØH,‚‹E…Ày$H‹”$€ ÷Ø‹u H˜I‹H‹‚‰EèØìþÿ‹U‰PHƒÃA9_X¸1Àƒ¼$p !éJïÿÿ € H‹D$ P9”$p Ž.ïÿÿHƒÀI‰ÆH‰D$ IÁæL´$h A‹v8L‰t$…ötÆH‹D$€x u»Hc@ H‹¼$X L$€IÁäMg AÆD$Dèˆìþÿ·PHh …ÒtŒƒêHRHDH‰D$(é™ f D 1Ûfƒú „ƒ A‹D$H¹ ƒÀH˜H÷áH‰Æ€¡ïÿÿH‹|$èfÜÿH…À„ŽïÿÿA‹L$HI‰D$PQA‰T$HHcÒ‹u HRHDôH‹”$€ ‹²H‹t$‰‹U‰P‹UV‰PH…Ût‰KHƒÅ H;l$(„ÝþÿÿI‹D$P‹U I‹HH‰D$H‹„$€ ‹4èlëþÿ‹H‰ÊÁêƒâ fƒú…7ÿÿÿ‹x 1Û…ÿ„6ÿÿÿI‹H‹0è?÷þÿH‰D$A‹GX…ÀŽä E1íE1öëf D AƒÆIƒÅ E;wX¿ I‹_`I‹0èÁÒÿÿLëHcsH<0H‹t$èüzÜÿ…ÀuÈ‹KE‹D$D9Á… HcC…Àˆ·þÿÿH@‹sI‹D$PI‹HL,è‚øþÿH…Àˆâ A‰Eéÿÿÿf…Ò…QüÿÿéëûÿÿH‹„$€ H‹L$D‰éðüÿÿH‹”$€ H‹L$‰ éÛüÿÿ9D$„ŸíÿÿL‰âH5‹<a 1ÿ1Àè ýÿAºêÿÿÿéìÿÿ € H5i;a 1ÿ1ÀèèýÿAºêÿÿÿéíëÿÿA‹GXº I‹`pHcöH‰ðH÷âH‰Æ€£íÿÿèdÜÿH…À„•íÿÿIcOXfïÀHÍ H)ÊH‹L$8HHÇB ÇB ÇBÿÿÿÿI‰G`1ÀAƒGX‰*H…Ét‹Afƒ|$ ‰B”Bƒ|$H‰ZÇB ”BéJöÿÿHƒ¼$P …\ H‹D$H‰„$P éÕèÿÿ¯ÎHQHÕ‹PHPH9Õ‚ìÿÿL‹`(‹P4‹H0Lâ‰L$I9Ôƒk A‹4$H‹¼$X èHÿÿH‹”$h I‰Æ‹„$p ƒøŽô ƒèLj@HÁàHœ€ ë IƒÅ@L9ë„Ò I‹} L‰öèßxÜÿ‰Å…ÀuáIcE H€HÁàIG ‹Px…Ò…» ‹L$‰HxA‹t$Mt$…ö„´ HƒÀpH‰D$ëwA‹EA‹vH‹¼$X èsôþÿI‹HH‰ÆèÇ ÿÿ…ÀˆìÿÿA‹vH‹¼$X ‰CèKôþÿI‹HH‰ÆèŸ ÿÿ…Àˆßëÿÿ‰CH‹„$` ƒÅ‹p0H‰ñIöA‹t$9î†= H‹|$L‰öèfÓÿÿH‰ÃH…À…pÿÿÿéëÿÿ D A·T$éQôÿÿHà©` H57Á` 1ÿèýÿépæÿÿèf}Üÿ¿ÿÿÿÿD‹A÷ÚD‰T$è‘zÜÿL‰êH5÷-a 1ÿH‰Á1Àè[ýÿD‹T$éëÿÿf…É…>üÿÿéoûÿÿH‹¼$X ‰îè´çþÿH‹¼$X ‹0èeóþÿH5u©` H‰ÇH‰ÃècwÜÿ…À„üîÿÿ‹„$p H‹Œ$h ƒøŽ ƒèHi@D‰l$8HÁàL‰d$@I‰ìH„€ I‰Åëf D IƒÄ@M9å„I I‹<$H‰ÞL‰åèüvÜÿ…ÀuàHcE D‹l$8L‹d$@H‰l$@H€HÁàIG H‰D$8épîÿÿèZ|Üÿ¿ÿÿÿÿD‹A÷ÚD‰T$è…yÜÿL‰êH5#,a 1ÿH‰Á1ÀèOýÿD‹T$é‘êÿÿ‹@@…À„HöÿÿH‹”$x H‹L$ ‰ é1óÿÿÇE é¶ðÿÿH‹Œ$0 D‰ê1ÿ1ÀH5£4a èþýÿAºêÿÿÿéèÿÿI‹$H54a 1ÿ1ÀèßýÿAºÿÿÿÿéäçÿÿè¯{Üÿ¿ÿÿÿÿD‹A÷ÚD‰T$èÚxÜÿL‰êH5¨+a 1ÿH‰Á1Àè¤ýÿD‹T$éæéÿÿA‰Âé¢çÿÿE1Òéšçÿÿ‰D$‰ÁL‰êH52-a 1ÿ1ÀèqýÿD‹T$éwçÿÿè2CýÿL‰ñH5°5a 1ÿH‰Â1ÀèLýÿé7ðÿÿè"{Üÿ¿ÿÿÿÿL‹|$ D‹A÷ÚD‰T$èHxÜÿH‹T$L‰é1ÿI‰ÀH5ä+a 1Àè ýÿD‹T$éOéÿÿ¿ÿÿÿÿèxÜÿL‰êH5O+a 1ÿH‰Á1ÀèãýÿAº¡ÿÿÿéèæÿÿè³zÜÿ¿ÿÿÿÿL‹|$ D‹A÷ÚD‰T$èÙwÜÿH‹T$L‰é1ÿI‰ÀH5+a 1ÀèžýÿD‹T$éàèÿÿèozÜÿ¿ÿÿÿÿL‹|$ D‹A÷ÚD‰T$è•wÜÿH‹T$M‰èL‰áI‰ÁH5 +a 1ÿ1ÀèWýÿD‹T$é™èÿÿH‹„$` º é%ûÿÿ‹t$fïÀH‰ï)D$p)„$€ )„$ )„$ )„$° )„$À )„$Ð )„$à )„$ð )„$ )„$ )„$ èNäþÿ¶Pƒâ fƒútY‹L$L‰òH5c4a 1ÿ1Àèª ýÿé•îÿÿL‰âH5S6a 1ÿ1Àè’ ýÿAºêÿÿÿé—åÿÿI‹$H5Ì4a 1ÿ1Àès ýÿAºÿÿÿÿéxåÿÿ‹pH‹¼$X 1ÒH¬$Ð èŽ>ýÿL‹L$hI‰èL‰÷H‹´$X H‰Â¹ èAýÿ…À…1 ‹s I‹HèšãþÿI‹H1Ò‹pèL>ýÿL”$ L\$pL‰÷I‹wHM‰ÑM‰ØH‰Â¹ L‰T$XL‰\$Pè»@ýÿL‹\$PL‹T$X…À… HƒìI‹wHL‰ÑL‰Úÿt$pL‹„$h I‰éL‰÷è´ÔÿÿAZA[„À…§ëÿÿéƒíÿÿ H‹„$P L‹|$ H‰D$ H…À„† Hƒ¼$H „* ‹„$p ‰D$ƒøŽÁ ‹D$H‹¬$h L‰|$0ƒèH]@HÁàH„€ H‰D$(H‹;€? „º º H5` H‰|$è×`Üÿ…Àt^H‹S(H‹|$H‹J0H…É„L HAÿH…È„? H‹SL‹„$0 1ÿ1ÀH595a èÄþüÿAºêÿÿÿéÉãÿÿf „ =Lÿo…R HƒÃ@H9\$(…mÿÿÿL‹|$0H‹¼$X H…ÿ„ß è›áþÿA½ L%¾ÌÿÿH-×Ìÿÿ‰Ãƒø~XH‹¼$X D‰îèáþÿH‹”$X L‰æH‰ÇI‰Æèª$ÿÿA‰Â…À…?ãÿÿH‹”$X H‰îL‰÷èÜ%ÿÿA‰Â…À…!ãÿÿAƒÅD9ëu¨H‹¼$` H‹”$X H…ÿtOH…Ò„ÚëÿÿH53Ìÿÿèž*ÿÿA‰Â…À…ãâÿÿH‹”$X H‹¼$` H5,Ìÿÿè—+ÿÿA‰Â…À…¼âÿÿH‹”$X H…Ò„ðäÿÿH‰×è³àþÿ¹ ‰D$ƒøŽÖäÿÿL‰|$ A‰Íë € AƒÅD9l$„Ô H‹¼$X D‰îè‘àþÿH‰Å¶@ƒà fƒøuÑ‹u H‹¼$X èqìþÿH‹Œ$h I‰Ä‹„$p ƒøŽ¾ ƒèLy@HÁàL´€ ë IƒÇ@M9þ„œ I‹?L‰æL‰ûè6pÜÿ…ÀuáI‹G(H…ÀtH‹@ ‰E·ED‰k8L} …À„NÿÿÿƒèD‰l$(H@L‰d$H‰\$0Lt…ëIƒÇ M9÷„³ A‹7H‹¼$X èàþÿH‰Å¶@ƒà fƒøuÓ‹u H‹¼$X è£ëþÿƒ} I‰ÄuºH‹D$0L‹HH‹„$P HÁàH„$h H‹p(H‹P0H‹F L‹*1ÒHcn(H÷v8…ÀŽF ƒèL‰t$8HD@I\Å I‰ÞL‰Ëë IƒÅM9õ„ A·EH9ÃuéA¶Eƒà<uÝA‹U H‹¼$@ H‰îèûnÜÿH‰ÆH…À„é L‰çèoÜÿ…Àu±I‹EL‹t$8A‰GéÿÿÿL‹c0M‹D$ L9Á…á L‹r M‹D$M9Æ…d ‹Bƒø ‡Áüÿÿ…À„Œ ƒø wH5ƒ` Hc †Hñ>ÿáI‰ýH‹SI‰ÀL‰é1ÿL‹Œ$0 H5õ+a 1Àè.ûüÿAºêÿÿÿé3àÿÿHƒz8…éÿÿAöÆ…þèÿÿD‹z(L9|$ …Æ ‹B,…À„’ ‰ÁH‰L$;D$ƒƒ L‹l$º H‰|$8H5܈` IÁåIíè‘\Üÿ…À…ä H‹|$8I‹u HƒÇè÷mÜÿ‰Â…À…È A€} …íûÿÿI‹}(‹Gƒøt ƒø…n L‰þIÁîI‹ $HÁæE‰òHîE…öŽºûÿÿH‹AI‰À‰ÀLHÿIÁè Iƒù†¤ Hƒø „š H‹KI‰ÀH5*a 1ÿL‹Œ$0 1ÀèúüÿAºêÿÿÿé ßÿÿHƒz8…õçÿÿH¸«ªªªªªªªH¹ªªªªªªª I¯ÆHÁÈH9ȇÐçÿÿ‹B(…À„× ‰Á;D$ƒÍ H‰ÈHÁàH‹D(ƒx…Ž H¸«ªªªªªªªI÷æI‹$HÁêA‰Ò…ÒŽîúÿÿ1Òëe‰Î@ÀîD¶Æ@€þ‡M @öÇ… ·xƒáf…ÿ…J „É…˜ E…À„ Hƒx …„ Hƒx …y ƒÂHƒÀA9Ò„…úÿÿ¶H¶x…ÒuHƒ8 uHƒx uHƒx tÐH‹”$0 H5#&a 1ÿ1ÀèòøüÿAºêÿÿÿé÷ÝÿÿöB„8úÿÿAöÆ„.úÿÿH‹SL‹„$0 1ÿ1ÀL‰ñH5)'a è´øüÿAºêÿÿÿé¹Ýÿÿf „ M…À„$ L‹N(K@HÁàI;A ƒ öGt ö…& ƒÂHƒÁA9Ò…þÿÿé¸ùÿÿ D H5¨` L‰çè™kÜÿ…À„ÑúÿÿH‹|$L‰æèÔÅÿÿH‰ÃH…À„ßÿÿÆ@HÇ@ éEûÿÿfÿÿþw ·÷;t$e €ù…ÀþÿÿHƒx „µþÿÿéÚåÿÿf. „ D‹l$(éfúÿÿH‹L$L‰â1ÿ1ÀH5ë-a è¾÷üÿAºþÿÿÿéÃÜÿÿ9T$„BòÿÿL‰òé‡ðÿÿH‹„$` ‹H0¯Î‹P4HP(Md I9Ô‚•ñÿÿ‹HPH‹XH‰L$‹PTHPHH9ÓƒÑôÿÿ‹3H‹¼$X èÄùþÿH‹”$h H‰Å‹„$p ƒøŽ— ƒèLj@HÁàL¤€ ë IƒÅ@M9ì„u I‹} H‰îè[jÜÿA‰Æ…ÀuàIcE HiÀ IG ‹ …Ò…c ‹L$‰ˆ ‹SHk…Ò„4 Hˆ H‰D$ëdA‹EA‹T$A$H‹„$€ ‹uH‹¼$X ‹A‰D$èÔåþÿI‹HH‰Æè(üþÿ…ÀˆhÝÿÿA‰D$H‹„$` AƒÆ‹PPHÕ‹SD9ò†Ë H‹|$H‰îèðÄÿÿI‰ÄH…Àu‡é+Ýÿÿ ¿ÿÿÿÿèVlÜÿL‰êH5T a 1ÿH‰Á1Àè öüÿAº¡ÿÿÿé%Ûÿÿ‰ÁL‰òH5‘(a 1ÿ1Àè öüÿAºêÿÿÿéÛÿÿL‰òH5Ó)a 1ÿ1ÀèâõüÿéÍãÿÿI‰ý1ÀéƒúÿÿH5L a 1ÿ1ÀèÃõüÿAº¡ÿÿÿéÈÚÿÿH5‰'a è¬õüÿAº¡ÿÿÿé±ÚÿÿHƒ¼$` …‚ãÿÿéâÜÿÿL‹|$ éØÜÿÿH‹T$H5w*a 1ÿ1ÀènõüÿAºêÿÿÿésÚÿÿH‹SH‹Œ$0 1ÿ1ÀH5!a èGõüÿAºêÿÿÿéLÚÿÿH‹”$0 H5¥ a 1ÿ1Àè$õüÿAºêÿÿÿé)ÚÿÿH‹SL‹Œ$0 1ÿ1ÀL‰ñH57!a èúôüÿAºêÿÿÿéÿÙÿÿH‹”$0 H5( a 1ÿèÙôüÿAºêÿÿÿéÞÙÿÿèYXÜÿL‰òé ôÿÿH‹Œ$0 H5š"a 1ÿ1Àè©ôüÿAºêÿÿÿé®ÙÿÿH‹KD·Ç1À1ÿL‹Œ$0 H5£"a è~ôüÿAºêÿÿÿéƒÙÿÿH‹KL‹Œ$0 1ÿ1ÀH5|$a èWôüÿAºêÿÿÿé\ÙÿÿH‹KL‹Œ$0 1ÿ1ÀH5¥$a è0ôüÿAºêÿÿÿé5ÙÿÿH‹SL‹„$0 1ÿ1ÀH5æ a è ôüÿAºêÿÿÿéÙÿÿ1ÉH‹SL‹„$0 1ÿ1ÀH5m a èàóüÿAºêÿÿÿéåØÿÿH‹SH‹Œ$0 1ÿ1ÀH5#a è¹óüÿAºêÿÿÿé¾ØÿÿH‹SL‹Œ$0 1ÿ1ÀH5 a è’óüÿAºêÿÿÿé—ØÿÿL‹l$‰ÁH5©(a 1ÿ1ÀL‰êèmóüÿAºêÿÿÿérØÿÿ1ÉH‹SL‹„$0 1ÿ1ÀH5Q"a èDóüÿAºêÿÿÿéIØÿÿH‹SL‹„$0 1ÿ1ÀL‰ùH5×!a èóüÿAºêÿÿÿé ØÿÿH‹L$H‹S1ÿ1ÀL‹„$0 H5ƒ"a èîòüÿAºêÿÿÿéó×ÿÿL‹„$0 L‰ñD‰ê1ÿH5¤%a 1ÀèÅòüÿAºêÿÿÿéÊ×ÿÿL‰òH5È&a 1ÿ1Àè§òüÿé’àÿÿH‰êéøñÿÿH‹„$` ¯PPH\éûÿÿ9T$„ûÿÿH‰êéXëÿÿH‰ÚH5`(a 1ÿ1Àè_òüÿAºþÿÿÿéd×ÿÿA‰øH‹KH5Þ a 1ÿAƒà1Àè9òüÿAºêÿÿÿé>×ÿÿH‹KH5s a 1ÿ1ÀèòüÿAºêÿÿÿé ×ÿÿéôwÜÿéïwÜÿ D ó úAWAVAUATUSHƒìhdH‹%( H‰D$X1ÀHƒ „3 L‹gHH‰ûfïÀHÇD$@ D$HL‰çèÒÔþÿƒø„É ƒ{(A½ A¾ éF f‹K(AƒÆIÅ A9Α L‹{ MïA€D tÛA‹W0I‹7L‰çè|ÿÿ…ÀˆÌ A‹GH1í…Àë¸ „ HƒÅA9oH~¦I‹WPHDm L‰çH‚‹H‹P‹0è ÿÿ…ÀtÕ» AºêÿÿÿD‰T$èàiÜÿD‹T$‰H‹D$XdH+%( …€ HƒÄhD‰Ð[]A\A]A^A_ÃH‹D$(Lx H…턧 E‰'IƒÇƒ{(Ž– A¼ ½ D H‹S LâHƒzp H‹2H‰T$t]H‹{Hè!öþÿ…ÀˆS H‹T$A‰IH‹BpD‹BxH‹²€ L¯ÀA‰GL‰ÂL‰D$èyMÜÿL‹D$J L)øA‰Â…Àˆe H˜IǃÅIÄ ;k(ŒzÿÿÿM…ö„™ ƒ{(E‰/MoŽˆ A¼ ½ D L‹s MæIƒ¾ˆ I‹6tUH‹{Hèsõþÿ…Àˆ¥ A‰E A‹– I}I‹†ˆ I‹¶˜ H¯ÐA‰EI‰×èÎLÜÿJ8L)èA‰Â…Àˆ¿ H˜IŃÅIÄ ;k(|ˆH‹|$(‹t$ èê ÿÿH‰CPH‰Çè^Æýÿ…À…f H‹|$(è<OÜÿH‹CPH‹{HHt$@H‰D$Hè¥ ÿÿ…À…Í H‹{HHl$<H‰îè¼ÝþÿH‰ÂH…À„› ‹L$<H5!{` H‰ßè-Çÿÿ…À…² H‹{PH…ÿ… „ H‹{0èǹÿÿH‹{0H‰Åè˹ÿÿH‹S8H‹s I‰ÀH’HÁàHðH‹H(H‹@ HÇA HÇA L‰ÇA H‰i‹K(H‰h ƒù~EƒéH†° H ‰HÁáH¼P f „ H;tHƒx t H‹HH‹p(H‰1H H9ÇuÞH‹{1öè“fÜÿH…ÀˆZ H‹{¾ è|fÜÿH…Àˆ‰ H‹{èºkÜÿ‹{è’OÜÿHÇC E1ÒÇCÿÿÿÿéòüÿÿ ƒùŽ“þÿÿƒéH‹S E1öE1íH ‰1íE1äE1ÉHÁáH‚ø E1ÀH´ ˜ ë\f D D‹@I¯ÈML H‹HH…ÉtM…äueD‹` I¯ÌHl H‹H0H…ÉtM…í…~ D‹h8I¯ÍMtH H9ð„ó H‹H…Ét¯M…Àt‹xL9Çt™‰ùL‰ÂH59$a ë € ‹x L9çt—‰ùL‰âH5|$a 1ÿ1Àè íüÿºêÿÿÿ1ÿ1ÀH5;$a èöìüÿéÜûÿÿ‹x8L9ï„zÿÿÿ‰ùL‰êH5x$a ëÂf D è«eÜÿ¿ÿÿÿÿ‹(H‰ÃA‰êA÷ÚD‰T$èÑbÜÿH52%a H‰Â1ÿ1Àèžìüÿ…íD‹T$Ž˜ûÿÿ‰+é‘ûÿÿèeeÜÿ¿ÿÿÿÿ‹(H‰ÃA‰êA÷ÚD‰T$è‹bÜÿH5 %a H‰Âë¸L‰ÈH èL ð„ýÿÿHÇD$ M…Ét IA$IƒÁH‰D$ H…ít HƒÅHl$ M…öt IƒÆLt$ H‹t$ ¿ H‰T$L‰D$L‰L$è;`ÜÿL‹L$L‹D$H…ÀH‰D$(H‹T$„T H¸Ÿë H‹t$(H‰BD ÇF D‰N D‰N‰n‰FD‰v M…É„ÒúÿÿD‰F L~$A¹ A¸ ë € H‹S LÊHƒzX H‹2H‰T$tqH‹{HD‰D$L‰L$èÿðþÿ…Àˆ1 H‹T$A‰IH‹BXD‹R`H‹rhL¯ÐA‰GL‰ÒL‰T$èZHÜÿL‹T$H‰ÇL×L)ÿA‰ú…ÿˆD HcÿD‹D$L‹L$IÿAƒÀIÁ D;C(Œdÿÿÿé úÿÿH‰îè¿ÿÿH‰ÂH…À„^ ‹L$<H5év` H‰ßèðÂÿÿ…À„Øûÿÿ‰D$‰ÂH5û"a 1ÿ1Àè¢êüÿD‹T$E…Ò‰›ùÿÿéŽ € I‹‰D$‰ÁH58!a 1ÿ1ÀèoêüÿD‹T$D‰Ó÷ÛéVùÿÿ‰D$‰ÂH5²` 1ÿ1ÀèJêüÿD‹T$릉D$‰ÂH5N"a 1ÿ1Àè-êüÿD‹T$ë‰H‹|$(è JÜÿºôÿÿÿ1ÿ1ÀH5L!a èêüÿAºôÿÿÿD‰Ó÷Ûéíøÿÿ € ‰D$‰ÂH5Ã!a 1ÿHÇCP 1ÀèÒéüÿD‹T$H‹|$(D‰T$è®IÜÿ‹T$1ÿ1ÀH5ï a èªéüÿD‹T$éÿÿÿè{bÜÿAºêÿÿÿÇ é‘øÿÿºôÿÿÿH5¾ a 1ÿ1Àèuéüÿ» Aºôÿÿÿé[øÿÿèðLÜÿAWAVAUATUSHƒì(‹o<dH‹%( H‰D$1ÀHÇD$ …í…¶ DbH‰ûA‰ÖH‹WH‹Aƒäøˆ² H)úE‰åI‰÷J4*Hþÿÿÿ‡˜ H‰T$èNFÜÿH‹T$H…À„Ž H,H‰CH‰kM…ÿt_D‰òL‰þH‰ïH‰T$èìEÜÿD‰âH‹|$Ht$H{D)òèÓEÜÿLk+kH‹D$dH+%( u5HƒÄ(‰è[]A\A]A^A_à 1íëØ @ L‰ê1öH‰ïèóLÜÿë¾ÇC<Þÿÿÿë»èâKÜÿÇC<ôÿÿÿH‹{è2HÜÿHÇC ëœ „ AWI‰ÿAVI‰öAUATUSHƒì‹—è L‹‡à …Ò„Ó Bÿ‹nL‰ÃHÁàMl ë HƒÃ L9ët?I‰Ü9k uïA¶F8CuåI‹6H‹;L‰D$‰T$è[Üÿ‹T$L‹D$…ÀuăCëhf D rHÁæL‰ÇèùDÜÿI‰ÄH…ÀtdI‰‡à A‹‡è PHÁàIÄI‹A‰—è I‰$A‹FIÇD$ A‰D$ A¶FAÇD$ AˆD$HƒÄL‰à[]A\A]A^A_þ ëŒAÇG<ôÿÿÿëÝ ‹G<…ÀuIATUH‰õSH‰ûH‹L‹c I)üIt$Hþÿÿÿw.èQDÜÿH…Àt-H‰CLàH‰C H‰(HƒC []A\à @ à € ÇC<ÞÿÿÿëæÇC<ôÿÿÿH‹{èŸFÜÿHÇC ëÌ D AUƒêHtn` ·ÉATHÁáA‰ôE‰ÅUH‰ýSHƒì‹ 1Àƒã‰ÚƒÊaˆÐ´`·ðH Îè@ÿÿÿE„íu;H‰ïIÁä ¾a è*ÿÿÿL‰æH‰ïè ÿÿÿHƒÄ¶óH‰ï[HÎc ]A\A]éÿÿÿ ¾ H‰ïèóþÿÿë¶ATI‰ÔUIÁä H‰ýS‰ó¾` HÁã èÒþÿÿL‰æH‰ïèÇþÿÿH‰ï¾a èºþÿÿH‰ÞH‰ïè¯þÿÿ[H‰ï¾{ ]A\éžþÿÿff. „ ATHÁæ A‰ÔUHη H‰ýIÁä S‰ËèpþÿÿH‰ï¾b ècþÿÿL‰æH‰ïèXþÿÿH‰ÞH‰ïHÁæ Hη èBþÿÿH‰ïH¾… ¦ è0þÿÿ[H‰ï¾¿ ]A\é þÿÿff. „ @ AUI‰ÍATIÁå A‰ô¾b UH‰ýIÁä S‰ÓHƒìèéýÿÿL‰îH‰ïèÞýÿÿSÿHÔl` H‰ï‹ 1Àƒã‰ÚƒÊaˆÐ´ ·ðè¸ýÿÿH‰ï¾a è«ýÿÿL‰æH‰ïè ýÿÿHƒÄ¶óH‰ï[HÎc ]A\A]é„ýÿÿ @ AVM‰ÁI‰È¹ AUA‰Õº ATUH‰ýS‰ó¾ Hì dH‹%( H‰„$ 1ÀI‰æL‰÷è¶EÜÿ=ø Aƒýÿ„½ L‰÷èÝJÜÿL‰öH‰ïD`D‰âèËúÿÿ¾a H‰ïI‰ÆèûüÿÿIÁæ H‰ïL‰öèìüÿÿL‰æH‰ïHÁæ Hη èÖüÿÿHcóH‰ïHÁæ Hο èÀüÿÿAƒýÿtD‰îH‰ïƒæHÁæ Hο è¡üÿÿH¾… H‰ïèüÿÿH‹„$ dH+%( u-HÄ []A\A]A^à @ º H5ùˆ` L‰÷èDTÜÿé*ÿÿÿèúFÜÿf. „ HìØ L‰D$@L‰L$H„Àt7)D$P)L$`)T$p)œ$€ )¤$ )¬$ )´$° )¼$À dH‹%( H‰D$1ÀH„$à Ç$ H‰D$HD$ H‰D$‹G8ÇD$0 …ÀtI‰àè/þÿÿH‹D$dH+%( uHÄØ ÃèBFÜÿfHìØ H‰T$0H‰L$8L‰D$@L‰L$H„Àt7)D$P)L$`)T$p)œ$€ )¤$ )¬$ )´$° )¼$À dH‹%( H‰D$1ÀH„$à Ç$ H‰D$HD$ H‰D$‹G8ÇD$0 …ÀtH‰ñI‰àºÿÿÿÿ¾ èhýÿÿH‹D$dH+%( uHÄØ Ãè{EÜÿff. „ Uƒ8H‰ýöƒæúƒÆ·öHÁæHÎÕ èúÿÿH‰ï¾¿ èúÿÿH‰ïH¾… ¨ è~úÿÿH‰ïH ‡` ]1Ò¾ 1Àé%þÿÿ D ATI‰ô¾` UIÁä H‰ýHƒìèEúÿÿL‰æH‰ïè:úÿÿH‰ï¾a è-úÿÿHƒÄH‰ï]A\é^ÿÿÿff. „ ATA‰ÔUH‰ýSH‰ó¾a‡ èùùÿÿH‰ï¾i‰ èìùÿÿATD¶KH‰ïÿ3D¶CH Üa 1Àº ¾ èƒýÿÿH‰ï¾q‰ è¶ùÿÿATD¶KH‰ïÿ3D¶CH Þa 1Àºÿÿÿÿ¾ èMýÿÿHƒÄ []A\à @ AUATI‰ôUH‰ýSHƒìL‹.L‰ïè%GÜÿL‰îH‰ïX‰Úè÷ÿÿH‰ï¾a I‰ÅèEùÿÿIÁå H‰ïL‰îè6ùÿÿH‰ÞH‰ïHÁæ Hη è ùÿÿA‹t$H‰ïHÁæ Hη èùÿÿH‰ï¾· èûøÿÿH‰ïH¾… § èéøÿÿH‰ï¾¿ èÜøÿÿA‹L$I‹$1ÀHƒÄH‰ïH5w…` []A\A]é(ýÿÿ „ UH‰ýS‰ó·òHÁæHÁã HÎa HƒìèŽøÿÿH‰ï¾a èøÿÿH‰ÞH‰ïèvøÿÿHƒÄH‰ï¾c []écøÿÿ H‹G(H‹W H+WH)ÐHpHIðHÁþHƒîH¿ÆH9ÆtÇG<Þÿÿÿ÷öHÁæHÎÅ é øÿÿff. „ fó úAWAVAUA‰õ1öATA‰Ôº UH‰ýS‰ËHƒìè§õÿÿD‰m8¾¿ H‰ï‰…ì èÐ÷ÿÿ¾¿¡ H‰ïèÃ÷ÿÿH‰ïH¾ xÿÿÿè±÷ÿÿH‰ïH¾· ˆ èŸ÷ÿÿ¾· H‰ïè’÷ÿÿH‰ïH¾… q è€÷ÿÿIcÔH‰ïHƒÂƒ}8ÀL$• TRƒàúƒÀ ¯Ã4·öHÁæHƒÎèH÷ÿÿH‹E H+EH‰E(M…ätZI½ÿÿ ÿÿÿÿE1ÿI¾… ¨ A‡xÿÿÿL‰îH‰ïIƒÇ·Àæa¡ HÁàH Æèúöÿÿ¾Õ H‰ïèíöÿÿL‰öH‰ïèâöÿÿM9üw½…Û~$E1äf D ‹…ì H‰ïB4 AƒÄèZüÿÿD9ãuåH‰ï¾¿p è¨öÿÿHƒÄH‰ï¾• []A\A]A^A_éöÿÿff. „ fó úAUATUSH‰ûHƒì‹O0D‹O49ñ‡j D9Ê…a ¾a¡xÿE1íI¼ÿÿ ÿÿÿÿè@öÿÿH‰ßèxûÿÿ‹S0…ÒtT‹C4L‰æH‰ßæa Il…B€ÿÿÿIƒÅ·ÀÁåHÁà·íH ÆHÁåè÷õÿÿL‰æH‰ßæc H îèãõÿÿD9k0wH½ÿÿ ÿÿÿÿ‹C4E1ä…Àtjf „ ‹ƒì ¾a H‰ßF, è©õÿÿIÁå H‰ßL‰îèšõÿÿ¾a H‰ßèõÿÿD‰àH‰îH‰ßÁàæc AƒÄƒÀ·ÀHÁàH ÆèeõÿÿD9c4wŸ¾· H‰ßèRõÿÿ¾• H‰ßèEõÿÿ‹S<1À¿ H5‚` èOÜüÿ‹C<…Àu'H‹sH‹K H‹H)ñH‰rH‹s‰J H‹KH‰rH)ñ‰JHƒÄ[]A\A]ÃA‰Ð1À‰ò1ÿH5Na èÜüÿÇC<òÿÿÿ¸òÿÿÿëÒ ó úH…ÿt'UH‰ýH‹èÊ;ÜÿH‹}èÁ;ÜÿH‰ï]é¸;Üÿ „ Ãff. „ @ ó úAWfïÀAVAUA‰ÕATI‰ôH5 a UH‰ý¿ Hì dH‹%( H‰„$˜ 1ÀI‰ç)$HÇD$ ÇD$ èSÛüÿL‰æD‰êH‰ïèåñÿÿº L‰þH‰ïA‰ÆD‰l$èÍñÿÿE1À¹ H‰ïA‰Äpº èrôÿÿE1ÀAt$H‰ï¹ º èXôÿÿE1À¹ H‰ïAt$º è>ôÿÿD‰òD‰æH‰ïèÀôÿÿ¹ D‰âH‰ï¾ è õÿÿ1ÀD‰êH‰ïH5q€` è÷÷ÿÿH‰ïè ûÿÿ¾czxÿH‰ïèróÿÿH‹„$˜ dH+%( uHÄ ]A\A]A^A_Ãèù=Üÿf „ ó úAWA‰ÊfïÀAVA‰öAUATUH‰ýSD‰ÃHì¸ dH‹%( H‰„$¨ 1ÀD$Ll$,H‹Œ$ð ‰t$D‹¤$ø ‹A D‰T$HÇD$H ‰D$ H‹A D‰D$H‰D$PD$(D$8H…Òt,H‰Ö1ÀLl$,f D ¶„ÒtAˆT HƒÀHƒøuéÆD, ‹A(D‰L$ L|$E‰ðD‹IL‰ê¿ H5!a ‰D$(‹A,‰D$<H‹A D‰áH‰D$D1ÀèkÙüÿL‰þH‰ïºH èûïÿÿ‹|$HA‰Ç…ÿ…| ‹D$ÆD$ ƒè ƒø† E…䉎 1ö¹H D‰úH‰ïèlóÿÿHƒìL‰êA‰Ù‹D$PE‰ðD‰áH‰ïH5Öa P1ÀèFöÿÿH‰ïènùÿÿ¾cz|ÿH‰ïèÁñÿÿXZ€|$ …< @ H‹„$¨ dH+%( …_ Hĸ []A\A]A^A_à € D‰áA¸ Aw H‰ïÁẠƒÁ èàñÿÿ¹H D‰ú1öH‰ïè¾òÿÿHƒìD‰áA‰Ù‹D$PE‰ðL‰êH‰ïH5(a P1Àè˜õÿÿH‰ïèÀøÿÿY^D;e4tÇE<ßÿÿÿé\ÿÿÿ @ Aƒü@„ AD$AÁä‰E4D¥ì ¾a H‰ïèÞðÿÿIÁä H‰ïL‰æèÏðÿÿ¾cq H‰ïèÂðÿÿ€|$ „ÿÿÿë= D p0ºxÿÿÿH‰ïèð÷ÿÿéoþÿÿ Awº|ÿÿÿH‰ïè×÷ÿÿÆD$éfþÿÿ D H‰ï¾a¡|ÿèkðÿÿH‰ïè£õÿÿé®þÿÿº@ H5Ša 1ÿ1Àèi×üÿE1äÇE<ùÿÿÿéHÿÿÿèå:Üÿ D ó úUH‰õSH‰û‰×Hƒì(dH‹%( H‰D$1ÀHT$ Ht$è/Uýÿ‹D$ Hƒì¹€ UL‹L$ º H{\‰ƒÜ LN{` ¾€ 1ÀèZVÜÿZYƒøvÇC<äÿÿÿH‹D$dH+%( uHƒÄ([]ÃèP:Üÿó úAWI‰ÿAVI‰öAUA‰Õº ATUSHƒìA‹GHH‹@pHcöH‰ðH÷âpXH‰ÆA‰ÌD‰ÅD‰ËèÙ3ÜÿH…ÀtBIcOHI‰G@H‰ÊH IHÈ‹L$@ƒÂL‰0DˆhDˆ`@ˆh‰X‰H A‰WHHƒÄ[]A\A]A^A_ÃAÇG<ôÿÿÿHƒÄ[]A\A]A^A_Ãff. „ ó úUH‰õSH‰ûHƒì‹CXH‹PƒÀH˜H‰ÆHÁæHÁè<u*èB3ÜÿH…Àt HcSXH‰CPóoE HÁâƒCXHƒÄ[]ÃÇC<ôÿÿÿHƒÄ[]Ãff. „ @ ó úAWA‰÷AVI‰þAUM‰ÍATUH‰Õ‰òH5¶a SH‰Ë¹ HìØ L‰D$LL$0D‹„$ L‰ÏL‹¤$ dH‹%( H‰„$È 1ÀL‰L$óH«L‰éÇ ¿ è#ÕüÿH‰ßè»;ÜÿH‰ÞL‰÷PèëÿÿH‹t$Bí L‰÷‰Ãè–ëÿÿA‹T$DI‹t$8L‰÷‰D$A‹D$ ‰T$|‰D$tA‹D$ D‰|$0‰„$œ A‹D$ÇD$X ‰D$pA‹D$D‰l$4‰D$\A‹D$@¯Ð‰„$ˆ è4ëÿÿA‹T$TI‹t$HL‰÷A‰ÇA‹D$P‰”$Œ ¯Ð‰„$˜ è ëÿÿA‹VXI‹vPL‰÷Ç„$¸ A‰Ä‰”$¤ ÁâèáêÿÿHL$`L‹L$H‰L$(A‰À1À D ¶T „Òt ˆHƒÀHƒøuêL‰ÎºŒ L‰÷D‰D$ÆD` è˜êÿÿ‰ÚL‰÷p‰Å‰D$èÕíÿÿ‹T$uL‰÷èÆíÿÿuPD‰úL‰÷è¸íÿÿD‰âu`L‰÷èªíÿÿ‹T$µ€ L‰÷è˜íÿÿA‹–ì uxL‰÷è†íÿÿuE1À¹ º L‰÷èÞìÿÿu E1À¹ º L‰÷èÆìÿÿu E1À¹ º L‰÷è®ìÿÿuHºxÿÿÿL‰÷ènóÿÿE‹¦Ü E…ä… E‹^H1ÛL=Á a E…Û† é èÛêÿÿI‰ÀH…À„_ ƒxe ‰hI‹m Æ@H‰ïH‰D$ è}9ÜÿH‰îL‰÷H‰Ê‰L$èiéÿÿº 1öL‰÷A‰ÄèWéÿÿIÁä ¾a L‰÷‰Åè„ëÿÿL‰æL‰÷HÁå èuëÿÿ‹L$L‰÷H‰ÎHÁæ Hη è[ëÿÿ¾· L‰÷èNëÿÿ¾d L‰÷èAëÿÿH‰îL‰÷è6ëÿÿ¾¿G L‰÷è)ëÿÿL‰÷H¾… ³ èëÿÿ¾yy L‰÷è ëÿÿ¾¿ L‰÷èýêÿÿA‹MI‹U 1ÀH5 x` L‰÷èTïÿÿL‰÷H¾ þÿÿÿèÒêÿÿL‰÷èjòÿÿ¾c˜ L‰÷è½êÿÿL‰÷H¾w è«êÿÿ¾c˜ L‰÷èžêÿÿL‹D$ E‹N8E…ÉtA‹PL‰îL‰÷èqðÿÿHƒÃA9^HŽ‚ I‹V@H[L‰þ¿ L þ L,ÂHFw` A€} A‹ULEÈE‹E I‹M 1ÀèTÑüÿA‹E ‹L$L‰÷¾h ,Áè êÿÿI‰ìL‰÷IÁä L‰æè êÿÿA€} L‰îL‰÷„Y A€} …þýÿÿèÙèÿÿI‰ÄH…À„]ÿÿÿƒx# ‰hL‰îL‰÷èEðÿÿA€} „B ¾u L‰÷èéÿÿ¾b L‰÷è éÿÿ¾b L‰÷è“éÿÿ¾ L‰÷è†éÿÿ¾cx L‰÷èyéÿÿL‰÷H¾w ègéÿÿ¾cx L‰÷èZéÿÿ¾ L‰÷èMéÿÿ¾q‰ L‰÷è@éÿÿL‰÷H¾T è.éÿÿL‰÷¾s˜ è!éÿÿA‹~8…ÿ„•þÿÿA‹T$L‰îL‰÷HƒÃèñîÿÿA9^H…þÿÿ € ‹T$¹Œ ¾ 1íL‰÷èHêÿÿ‹L$4H‹T$(1ÀH5Áu` L‰÷è.íÿÿE‹–è E…Òu7ëx‹SA‹†ì L‰÷4è;îÿÿ{? Aƒ®ð A‹†è HƒÅ9èv;H‰ëHÁãIžà €{ t·€{ u׋sL‰÷HƒÅƒÆ èïíÿÿA‹†è 9èwÉ @ …À…H A‹NH…É…j A‹VX…ÒtI‹~Pè+/ÜÿAÇFX IÇFP A‹†Ü …À…Ô L‰÷è”ïÿÿA‹v0L‰÷4µ€ÿÿÿ·öHÁæHÎcz èÓçÿÿAƒF0H‹„$È dH+%( …Ü HÄØ []A\A]A^A_à D è‹æÿÿI‰ÄH…À„ýÿÿƒx] ‰hL‰îL‰÷è÷íÿÿA€} „ A‹®ð ý „ EƒÅ@A‰†ð ýÿ A‰l$¾u L‰÷è.çÿÿ¾b L‰÷è!çÿÿ¾j L‰÷èçÿÿ¾ L‰÷èçÿÿ¾cx L‰÷èúæÿÿ¾¿y L‰÷èíæÿÿL‰÷H¾w èÛæÿÿA‹†ì ¾` L‰÷D¨IÁà L‰D$èºæÿÿH‹t$L‰÷èæÿÿ¾c L‰÷è æÿÿ¾U L‰÷è“æÿÿ¾j L‰÷è†æÿÿ¾ L‰÷èyæÿÿH‰îL‰÷HÁæ HÎj ècæÿÿA‹v8…ö„×ûÿÿL‰÷¾a‡ èJæÿÿL‰÷¾i‰ è=æÿÿE‹L$M‹E 1ÀH sa L‰÷º ¾ èÙéÿÿA‹T$L‰÷A‹†ì ¾` ,èýåÿÿHÁå L‰÷H‰îèîåÿÿL‰÷¾a èáåÿÿE‹L$M‹E 1ÀH ÿr` ºÿÿÿÿ¾ L‰÷è}éÿÿé8ûÿÿ „ ‹@u L‰÷º H èŠçÿÿA‹D$uL‰÷º Hèrçÿÿ¾U L‰÷èuåÿÿé#üÿÿ‹@uº L‰÷L‰D$HèEçÿÿL‹D$u L‰÷º A‹@H è)çÿÿL‹D$é–úÿÿ € ‹@uL‰÷º HèçÿÿA‹D$uL‰÷º Hèêæÿÿé’þÿÿ D I‹¾à èô+ÜÿA‹NHAdžè IÇ†à …É„–üÿÿI‹~@èÉ+ÜÿAÇFH IÇF@ éxüÿÿ @ I‹M ‰êH5ƒa 1ÿ1ÀèªËüÿAÇF<ùÿÿÿéýùÿÿ D L‰÷èìÿÿé±úÿÿ L‰÷è ìÿÿA‹®ð ý …ôüÿÿº 1öL‰÷èþáÿÿA+†ì HcèHÁíéßüÿÿ ‹t$L‰÷ƒÆpè¹éÿÿAÇ†Ü é üÿÿf „ M~\L‰ÿè´1ÜÿD‰áL‰ú¿ XH5wa 1ÀèøÊüÿ‰ÚL‰þL‰÷è‹áÿÿL‰÷¾a H‰Åè»ãÿÿHÁå L‰÷H‰îè¬ãÿÿH‰ÞL‰÷HÁæ Hη è–ãÿÿA‹¶Ü L‰÷HÁæ Hη è|ãÿÿL‰÷¾· èoãÿÿL‰÷H¾… § è]ãÿÿL‰÷¾¿ èPãÿÿL‰ú1ÀL‰÷A‹ŽÜ H5îo` è¥çÿÿL‰÷èÍêÿÿH‹l$L‰÷¾` èãÿÿL‰÷HÁå H‰îè ãÿÿL‰÷¾cpl èÿâÿÿL‰÷H¾w èíâÿÿ¾cpp L‰÷èàâÿÿéÍöÿÿè†-Üÿf D ó úAWfïÀAVA‰öAUI‰Õ‰òH5#a ATA‰ÌUH‰ý¿ SHìÈ dH‹%( H‰„$¸ 1À)D$ H\$ )D$0ÇD$ èŽÉüÿL‰îD‰âH‰ïè àÿÿº Ht$ H‰ïA‰Åè àÿÿD‰öH‰ïÁæA‰ÇƒÆ ·öHÁæHÎyc è)âÿÿ¾ H‰ïè âÿÿM‰è¾a H‰ïIÁà L‰D$èâÿÿH‹t$H‰ïèöáÿÿL‰æH‰ïHÁæ Hη èàáÿÿ¾a` H‰ïèÓáÿÿH‰ïH¾E èÁáÿÿH‰ïH¾… ” è¯áÿÿ¾ H‰ïè¢áÿÿH‰ïH¾… q èáÿÿH‰Þº H‰ïè@ßÿÿº H‰ï‰Ã‹…ì ‰ÞB °èUãÿÿsD‰úH‰ïègâÿÿsD‰êH‰ïèYâÿÿ¹ ‰ÚH‰ï¾ è¥âÿÿH‰ï1ÀD‰áD‰òH5»a èŽåÿÿH‰ïè¶èÿÿH‹„$¸ dH+%( uHÄÈ []A\A]A^A_Ãèœ+Üÿff. „ ó úAVfïÀA‰ÈAUA‰õATUH‰ý¿ S‰Ë‰ÑHì° ‰T$ ‰òH5ja Ld$dH‹%( H‰„$¨ 1À)D$)D$ è£ÇüÿHt$ º H‰ïè1ÞÿÿL‰æº H‰ïA‰Æè Þÿÿº H‰ïA‰Ä‹…ì D‰æB ¨è1âÿÿAt$D‰òH‰ïèAáÿÿ‹…ì At$H‰ï˜è+áÿÿ¹ D‰âH‰ï¾ èváÿÿ‹L$ H‰ï1ÀA‰ØD‰êH5ða è[äÿÿH‰ïèƒçÿÿH‹„$¨ dH+%( uHÄ° []A\A]A^Ãèk*Üÿff. „ ó úAT‰òUH‰ý¿ S‰óH5Åa Hì dH‹%( H‰„$˜ 1ÀI‰äÇ$ èŒÆüÿL‰æº H‰ïè Ýÿÿº H‰ïA‰Ä‹…ì D‰æ ˜è0áÿÿ¹ D‰âH‰ï¾ è›àÿÿH‰ï1ÀH5kl` èŠãÿÿH‰ïè²æÿÿH‹„$˜ dH+%( u HÄ []A\Ãèž)Üÿf. „ @ ƒÿ ‡ß HðM` ‰ÿHcºHÐ>ÿà @ Hl` à „ H l` à „ Hl` à „ Hüe` à „ Hîk` à „ Hék` à „ H l` à „ Hl` à „ Hl` à „ H´k` à „ H²k` à „ H±k` à „ Hºk` ÃH¤ú ÃAWAVAUATI‰ÌUSH‰ÓHƒì8H‰|$L‹|$pL‰ $dH‹%( H‰D$(1ÀAÇ ƒ~ „e H…Ò„ HcŠ H‹:I‰öL‰ÅHÁáL, A‹uøèã§þÿIƒ} I‰Á„µ A‹EüH‹;HT$$L‰L$HD@A‹tèµýÿL‹L$D‹ƒ H‰D$H‰ÆA‹EüA‹Q…ÒyHD@A¶| …ÿ…ò H‹;‹t$$D‰D$èAµþÿH‰ÇH…Àˆk ‰Á‹ƒ D‹D$ÁçE1ÉÁèM…ÿtE…ÉA”Aƒ~ ‡ A‹V H5!L` Hc–Hò>ÿâ A‹N …É„¬ ƒù…õ A‹uøH‹;èÏ´þÿH…Àˆü I‰$M…ÿt>AÆ1ÀH‹T$(dH+%( …í HƒÄ8[]A\A]A^A_à @ º@ D)ÂÂ)øI‰$1ÀëÄ 1ÀH…Ò•ÀH‰1Àë²f „ E‰Á‹N1ÒE 8AÁéD‰ÞD‰È÷ñ¯ÁÅ )ÖÍ 9Öw0é, @ ‰ÎD‰ÈÉ1Ò÷ñD‰ÚÁæ¯ÁDÅ D)Ò9ò† ƒùvÔE‹A‹N 1ÀH5dÿ` H‹T$1ÿAÁèèÌÂüÿ¸ùÿÿÿéÿÿÿf¸@ )øéþþÿÿ @ H‹D$‹P¸@ ‰ÑÁé‰Îƒá HÓèƒæ ƒàt…ÒˆÐþÿÿ1Àfƒþ…ÄþÿÿH‹D$¶@ƒàé³þÿÿf „ ‰ÈI‰$1Àé¬þÿÿ I‰$E…É…Ôþÿÿ‹D$$H‹ $‰M ‰1Àéˆþÿÿ € ‹ƒ A‹uøH‹;ÁèI‰$è ³þÿH…ÀxP‰E H‹ $A‹Eø‰éFþÿÿ „ A‰ùéÙýÿÿ „ ¸¡ÿÿÿé/þÿÿE‹H‹T$1ÿ1ÀH5ûý` AÁèèºÁüÿ¸êÿÿÿé þÿÿ¸‹ÿÿÿéÿýÿÿè1%ÜÿSH‰ðH‰ÓH…ÉtÆH…Àtl‹w ƒþ tDwƒþt%ƒþuHÇ 1À[à D ƒþ t븡ÿÿÿ[à @ ‹€ H‰1ÀH…ÉtÙÆ [à ‹° H‹8èB²þÿH…ÀxH‰1À[Ãf D HÇ [øêÿÿÿ[ÃAUATUH‰ÕSH‰ËHƒìèkÃþÿ‰ÞH‰ïI‰Äè^ÃþÿH…Àt1€8 H‰Åt)H‰Çè¹%ýÿL‰çI‰Åè®%ýÿI9Åt11ÀHƒÄ[]A\A]à @ ¸ M…ätçA€<$ ”ÀHƒÄ[]A\A]à L‰êH‰îL‰çèZ"Üÿ…À”ÀHƒÄ[]A\A]Ãf. „ UH‰ÕSH‰óHƒìƒÿ tG¸¡ÿÿÿƒÿ u0H…ötb‹vH‹;è…£þÿ¶Pƒâ fƒú‹S t5HTRH‹DH‰E 1ÀHƒÄ[]Ãf D 1ÀH…ö•ÀH‰HƒÄ1À[]à @ HcDÐH‰E HƒÄ1À[]ø‹ÿÿÿë € AWAº I‰ÏAVM‰ÆAUI‰ýATUH‰õSL‰ËHƒìIÇ IÇA fE‰QAÆA IÇA IÇA D‹N ‰T$ AƒùwVHƒìHCLCH‰ÙPLKL‰úèZúÿÿ_AXA‰Ä…À„Ä Aƒü‹„ª Aƒü¡„ HƒÄD‰à[]A\A]A^A_Ãf D Aƒù w2HKH‰ÚL‰þH‰ïèxýÿÿA‰Ä…ÀuµHS1ÉL‰öH‰ïè`ýÿÿA‰ÄëŸ Aƒù tÈAAöƒø†Õ D‰ÏH5«û` A¼¡ÿÿÿèÐøÿÿ‹U Hƒì1ÿI‰À1ÀÁêR‹L$ L‰êè²¾üÿXZécÿÿÿ ÆCE1äéTÿÿÿ @ HƒìHKH‰îL‰òj LK LC L‰ïèhùÿÿY^A‰Ä…À…ÿÿÿÆC ‹C 9C„ÿÿÿ‹sI‹?è¡þÿ‹s I‹>H‰Åè‚¡þÿ¶Uƒâ fƒútUfƒúu ¶Pƒâ fƒútZÆCéÑþÿÿf „ H‰ÚH‰ÎD‰Ïè’ýÿÿA‰Ä…À…›þÿÿ‹} HSL‰öèxýÿÿA‰Äé„þÿÿ¶@ƒà fƒøu±é†þÿÿf D ¶Uƒâ€útš¶@ƒà<…eþÿÿë‰D‹M é½þÿÿfAWM‰ÇAVAUATI‰ÔUSHƒìXH‰|$HT$<L‰çH‰t$‰Î‰L$<L‰L$(dH‹%( H‰D$H1ÀèšûüÿH‰D$H…À„L ¶@ƒà ƒèfƒøv,E1ÉH‹D$HdH+%( …0 HƒÄXD‰È[]A\A]A^A_à H‹\$L‹t$‹3L‰÷è< þÿL‰÷I‰Á‹CHD@I‹0H‰D$0èN¿þÿH‰D$ H‹D$‹PLp ‰Ð%ÿÿ ‰D$8t„M‰õL‰$$A‹‡ 1íM‰þëZ A‹ML‹L$(M‰ðH‹$H‹t$H‹|$èéþÿÿ…À…y A‹† E)¦ IƒÅ ƒèA‰† 9\$8„ ÿÿÿH‹|$‰Ý‹WE‹e]D‰ááÿÿÿ …ÒDHáƒø@„j E¦ PH˜H‹<$A‰– A‰¬† A‹u èz¾þÿI‰ÇH…À„Vÿÿÿ€8 „MÿÿÿH‹|$ H‰Æè8/Üÿ…À…_ÿÿÿA‰ÁL‰úH‹\$(L‹$$Ic† E‰ÏHHÁàA‰Ž ‹L$<Lð‰h Hl$D‰HH‰PA‹E‰H‹\$0A‹EM‰õ‹sH\$@‰t$@H‹|$H‰Ú‰D$Dè´ùüÿ‹t$DL‰çH‰êI‰Æè¢ùüÿH‰ÇM…ö„V H…À„M A¶F¶Wƒà ƒâ püfƒþv=f9Ðt·ðA¸@ I£ðsA·ÒI£Ðs8fƒøw2H5WC` ·ÀHc†Hð>ÿàf D rüfƒþ†£ f9Ðu¶f D E‰ùM‰ïAƒ¯ é”ýÿÿ D A¹ùÿÿÿé„ýÿÿD‰<$M‰ïM‰õI‰þA‹u H‹|$è½þÿA‹6L‰çH‰Åè½þÿH‰ïI‰Åèi ýÿL‰ïI‰Äè^ ýÿM…ät1H…ÀD‹ $t(I9Äu‘L‰âL‰îH‰ïD‰ $è) ÜÿD‹ $…À…sÿÿÿ D A¹ éýÿÿA‹v ‹G ‰t$@é¨þÿÿE‰ùM‰ïM‰õA€} …?ÿÿÿ€ tËé4ÿÿÿf D A‰ÁéÇüÿÿA¹êÿÿÿé¼üÿÿè€ Üÿó úAWAVAUATUH‰ÕSH‰ûHƒì8D‰D$‰t$,‰L$(èþÿ‹t$(H‰ïI‰Äè÷œþÿI‰ÀA¶D$A¶Pƒà ƒâ f9Є ·À¹@ H£ÁƒØ ·ÒÇ$ H£ÑƒÄ Ld$,Ll$(‹t$,L‰âH‰ßè›÷üÿ‹t$(L‰êH‰ïI‰Çè‰÷üÿI‰ÂM…ÿ„¿ H…À„¶ ‹pA‹O‰ò‰ÈÁèÁêƒà ƒâ f9Ðt·øA¸@ I£øsY·ÒI£ÐsPfƒøwH=A` ·ÀHc‡Hø>ÿàf D ‹\$(D‹d$,L‰ÿèŸùüÿH5èõ` 1ÿH‰ÂA‰ØD‰á1À趸üÿf D 1ÀHƒÄ8[]A\A]A^A_à € HƒÄ8¸ []A\A]A^A_à @ Ç$ é ÿÿÿ @ M_ Mr f9Îu³áÿÿ „Ž ‹D$…ÀŽÍ ƒèL‰T$ ‰D$AÿIDÇL‰|$M‰ßH‰D$f. „ A‹wL‰âH‰ßèQöüÿA‹vL‰êH‰ïèBöüÿD‹D$H‰êH‰ß‹L$(‹t$,èúýÿÿ…ÀŽ4ÿÿÿIƒÇIƒÆL;|$u³L‹|$L‹T$ A‹wL‰âH‰ßL‰T$èõõüÿL‹T$L‰êH‰ïA‹rèáõüÿë € A‹G ‰D$,A‹B ‰D$(ƒ,$…þÿÿ¸êÿÿÿéÆþÿÿ @ A€ …µþÿÿ1ÀA€z ”Àé¨þÿÿf D A‹G‰D$,A‹B‰D$(ë¶ff. „ ó úAWAVAUATUH‰ÍSH‰ÓHƒìHH‰|$H‰÷H‰t$‹rdH‹%( H‰D$81Àèc¹þÿH…Àt I‰Ç¶ „Àu,¸êÿÿÿH‹T$8dH+%( …2 HƒÄH[]A\A]A^A_à @ <:tÐH}H‰é1ÀHÇ… HƒçøH)ùÁ ÁéóH«H‹D$H‰E ‹C‰… ‹C ‰… ƒø w-ƒøw-A¶Lt$0Ll$,L%VG` „Àugéfÿÿÿf. „ ƒø uÓA€?0…MÿÿÿA€ …Bÿÿÿ1Àé@ÿÿÿ € Hc… ƒø@tLHcT$0‹L$,I×P‰• ‰Œ… A¶„Àt8<:L‰ñL‰êL‰æ”À¶ÀIÇ1ÀL‰ÿèÜÿƒøtéÜþÿÿ¸ùÿÿÿé×þÿÿf D …Ò„Äþÿÿ‹sH‹|$Ll$4L‰êèÓóüÿH‰ÂH…À„£þÿÿ‹K Hc… ‹t$4ƒ… yö‰D$,‰u‰E ƒÿ†¼ ƒù‡oþÿÿH‹|$èY¦þÿH…Àˆaþÿÿ¯D$,Áàƒ½ ‰… ŽÿþÿÿA¼ éÙ f. „ ‰L$fƒú…6 A‹v H‹|$L‰êè1óüÿH…À„þÿÿHcL$A‹FHÁáHƒ| HT „š …À…’ ‹rðH‹|$H‰T$èð—þÿH‹T$·@ƒè9Bô…` ‹L$,Hc… ‹t$4H‹|$H‰ÂHÁàHèƒÂ‰p‰H ‰• èy¥þÿH…Àˆýÿÿ¯D$,Áà… IƒÄD9¥ Žþÿÿ‹t$4H‹|$L‰êèpòüÿI‰ÆH…À„@ýÿÿA‹vB‹„¥ ‹ ‰ò‰D$,Áêƒâ züfƒÿ‡éþÿÿ·Ö9Ð ýÿÿ‰ÂHTRA‹T–‰×çÿÿÿ …öH׃À• H˜H@M4†A‹6…ö…Ÿ A‹F‰D$4éXÿÿÿf. „ ‹JA¸@ ‰ÎÁî‰÷ƒæ ƒç I£ðƒœüÿÿƒ½ üÿÿ·É9È„üÿÿfƒÿt!ƒÀH˜H@‹4‚H‹|$è¼µþÿH‰E1Àébüÿÿ‹t ëåA‹F € ‹L$,9Á‚þÿÿé;üÿÿ € H‹|$‰L$èzµþÿH…À„ üÿÿ€8 „üÿÿHcL$HÁáHT ‹L$4H‰B‰J‹L$,‰J ƒ… éÿÿÿL‰÷è”óüÿ‹KE‰áM‰øP‹D$<H5ð` 1ÿPH‹T$ 1Àè ²üÿXZéµûÿÿè$Üÿ @ ó úAVD‰ÁA‰ÖAUI‰ýATUL‰ÍSH‰óHƒì€} D¶…; D‰ÈH‹} H‹UƒàAöÁ…› „À…£ A€ù…Í ÷ ðÿÿ…Á f÷Fÿ…µ ÷F ðÿÿ…¨ LcN ‹FIÁá I ÁL9Ït €} …· H‰ÐHƒì‰SE‰ðHÁè RH5Þó` L‰ê‰C 1À¿ E1äèɱüÿXZD‰àHƒÄ[]A\A]A^à € HÇÆoÿÿÿH£Æƒ¿ ‹CE‰ðH5âó` 1ÿA¼êÿÿÿP¿CP¶C‰ÂÀèƒâ¶ÀRL‰êP1Àèi±üÿHƒÄ D‰àHƒÄ[]A\A]A^à D E‰ðL‰êH5£ð` 1ÿ1À‰L$ è6±üÿD¶ ‹L$ f D H5áî` A€ù„O 1ÀE‰ðL‰ê¿ è±üÿE1äH¸… # H‰HƒÄD‰à[]A\A]A^à D Aƒá…‹ €} LcKt L9Ï…¨ Hƒì‰SE‰ðH5ï` RL‰êéÑþÿÿf „ €} tH¿FI‰ÁH9ø…Ï Húÿ ‡ˆ €} …"ÿÿÿHƒìL¿Kf‰S1ÀRE‰ðL‰êH5eð` ¿ E1ä‰L$ èD°üÿ‹E D‹MA[]D9È„<ÿÿÿ¶H5‡9` ‹L$ H‰×ƒç‹4¾A9ñ…A pÿƒþwyH=B9` ‹4·…öxkƒâçHƒìE‰ð¿ òPH5êð` 1ÀˆL‰êèÖ¯üÿ_AXéÙþÿÿf D 1ÀEFL‰ê¿ ‰L$ 豯üÿ‹L$ H5fí` H¸… # H‰Cé|þÿÿ A‰ÁE‰ðL‰ê1ÿH56ð` 1ÀA¼êÿÿÿèq¯üÿéwþÿÿE‰ðL‰êH5·ð` 1ÿ1ÀA¼êÿÿÿèP¯üÿéVþÿÿA¼êÿÿÿéKþÿÿRH5Øð` E‰ðL‰êW1À1ÿA¼êÿÿÿè"¯üÿY^é&þÿÿRE‰ðL‰êH5í` W1ÿ1Àè¯üÿA\A¼êÿÿÿA]éÿýÿÿI‰ÑE‰ðL‰ê1ÿH5úí` 1ÀA¼ÞÿÿÿèÕ®üÿéÛýÿÿE‰ðARL‰êAQA‰ñH5 ï` ë®RE‰ðL‰êH5dí` Wëf „ ó úAWAVAUL-—?` ATI‰üUH‰õSH‰ÓHƒìD‹² H‹:D‰ö謑þÿH‹;‹0I‰ÇèÏ°þÿH…ÀtI‰Å€8 HU?` LDèL‰ÿèïüÿ‹» L(U` H‰îH‰Áè)èÿÿHƒìº L‰çAUI‰Á1ÀQHÇÁÿÿÿÿAVèw-ÜÿHcÕHƒÄ A‰ÅH˜H9èHC‹“ ƒú ‡µ ƒú‡ M<H)Å‹ƒ E1äL5`O` …ÀK D Hoð H‰î1ÀL‰ÿèôÜÿHcÕD‹ƒ F$(H˜H9èHCÂM,H)ÅE…À~pE1ÿL5Õ € M…ÿL ’U H‰îL‰ïMEÎHƒìB‹„» º Le. HÇÁÿÿÿÿP1Àè¥,ÜÿHcÕ^_AÄH˜H9èHCÂIƒÇIÅH)ÅD9» ¡‹ƒ A‰ÁAÁéƒà„« Hƒìº L‰ïH‰îPHÇÁÿÿÿÿLáS` 1ÀèF,ÜÿZYF, HƒÄD‰è[]A\A]A^A_Ãf D LÙ H‰îL‰ÿ1ÀHÇÁÿÿÿÿº è,ÜÿAÅH˜HcÕH9èHCÂIÇH)ÅIƒÄD9£ ŽºþÿÿL‰àHÁàL‹LM…Éu©M…äu D‹K E…ÉtÐD‹L M‰ðº H‰îHÇÁÿÿÿÿL‰ÿ1Àè¢+Üÿ똃ú „Wÿÿÿƒê IÄH)Ńú‡EÿÿÿH‹;1ÒD‰öèHêüÿI‰Æ¶@ƒà fƒøHcƒ taHD@H‹;M<†A‹7èM®þÿA‹^L®R` I‰ÁH°R` …ÛLIÀHƒìAÿwHÇÁÿÿÿÿº H‰îL‰ç1Àè+ÜÿAZA[AÅéÅþÿÿ D M|Æ H‹;A‹7èðþÿE‹vL=R` I‰ÁH=R` E…öLIÀA‹GHƒìPëŸf „ L‰ïL[R` H‰î1ÀHÇÁÿÿÿÿº è *ÜÿF, éWþÿÿ € ó úAWI‰÷AVAUI‰ÍATM‰ÌUSHìØ D‹vH‹„$ H‰|$0H‰ÏH‰t$PD‰ö‰T$pL‰D$H‰D$XdH‹%( H‰„$È 1Àè ŽþÿL‰ï‹0H‰Åè#þÿH…À„ H‹|$0L‰áL‰úL‰îH‰Ãèdóÿÿ‰D$t…À…þ H„$À L‰â¾ H‰ÇI‰ÇH‰D$èÈûÿÿ‹L$pH‹T$01ÀM‰øH5kí` ¿ èIªüÿH‹D$PD‹H Aƒù„ €; „e H‹D$‹h…펬 I„$H ÇD$, L‰ãI¬$ H‰D$@I„$( H‰D$HH„$ H‰D$`H„$Œ HÇD$ H‰D$h D H‹D$H‹L$‰D$(HÁàH‰D$ HH‰é‹pL‹0‰´$Œ HÇE H‹D$@HÇ@ð H‹|$H1ÀHƒçøH)ùÁ ÁéóH«L‰³ ‰³( ‹ƒ ‰ƒ, ƒø ‡} ƒø‡ ‹ƒ …ÀŽ L‹|$hLcL‰÷E1íëK D ‹Œ$Œ H‹;M‰ùI‰èL‰òL‰æèeëÿÿ…ÀŽM AƒÅIƒÄD;« È ‹´$Œ H‹» L‰úèçüÿH‰ÂH…À„Þ Iƒ|$ užE…ítq¶@ƒà fƒø…À Iƒ¼$ ‹B„ž …À…– A‹´$ L‰÷H‰T$8蹋þÿH‹T$8·@ƒèA9„$ …_ ‹r L‰÷L‰úè‘æüÿH…À„` ‹ƒ4 ƒø@„ A‹T$‹´$Œ HcȃÀIÇ„$( L‰÷A‰”$$ A‰´$ ƒƒ0 ‰”‹4 ‰ƒ4 èÿ˜þÿ‰Â…Àˆ A¯D$Áàƒ8 éÔþÿÿƒø …‡ D‹ƒ H‹;‰ñL‰òD‰ÆèÐýÿA‰ÇE…ÿˆ H‹|$H‰ê¾ èòøÿÿE…ÿ… HƒìL©N` H5ÿê` 1Àÿt$ D‹L$8¿ ‹Œ$€ H‹T$@èV§üÿZYH‹T$HƒD$H‹D$9Bsýÿÿ‹D$,I‰Ü…À„» ‰Béú @ H‹|$H‰ê¾ ènøÿÿf D HƒìL,N` H5~ê` 1Àÿt$ L‹|$@¿ D‹´$€ D‹L$8L‰úD‰ñèΦüÿL‹L$pI‰èH‰ÙH‹t$`D‰òL‰ÿèÓæÿÿAYAZ…À…t D‹D$,E…À…É H‹T$X¹¤ H‰îfoŒ$ fo”$ H‹„$° H»@ H‰B RóH¥H‹D$H‹t$ H‹HcD$,óo2H‰ÁHÁàA‰D$,éÛþÿÿ € D‹ƒ H‹;‰ñL‰òD‰Æè!ýÿA‰Çé\þÿÿf „ ‹B D A;D$‡Žýÿÿ D H‹|$H‰ê¾ è6÷ÿÿéHþÿÿD‹ƒ8 D‹‹X E9È…Å H‹L$X¶„$ L‹Œ$˜ ¶QH‹I8Ðu L9É„2ÿÿÿH5«L` „ÒL¦è QH‰òIEЄÀLDÆH5jé` 1ÿR‹Œ$€ 1ÀH‹T$@èT¥üÿ^_ÇD$têÿÿÿé D ƒè ƒø‡½ H‹T$hL‰÷ègãüÿº@ I‰Å¶@ƒà H£Âƒ&ÿÿÿH‹{E1äèâ ýÿI‰ÆA‹Ef…À„ ÿÿÿH‰l$xH‰ÝL‰ãëT D H[A‹t… H‹½ è;§þÿH‰ÇI‰Äè ýÿI9ÆuH‹}L‰òL‰æè|Üÿ…À„Ô A‹EHƒÃ·Ð9ÚŽ™ Áè‰\$8A‰ßƒà fƒøužA‹tÝ ë ÇD$têÿÿÿH‹\$H‰ê¾ H‰ßèºõÿÿHƒìI‰Ù1ÿ‹D$|H5†ç` PD‹D$81À‹Œ$€ H‹T$@è-¤üÿA[[H‹„$È dH+%( … ‹D$tHÄØ []A\A]A^A_à D H‰ëH‹l$xéþÿÿ ºêÿÿÿ‰T$tékÿÿÿf. „ ‹„$Œ H‰ëH‹l$x¾ Hc“4 ƒƒ0 ‰ƒ( ‹D$8L‰£0 H‹|$‰ƒ, H‰ÐƒÀD‰¼“4 H‰ê‰ƒ4 èÖôÿÿéiüÿÿD‹|$pH‹\$0H5°ç` 1À¿ D‰ùH‰ÚèN£üÿL‹L$XE1ÀL‰áH‹t$PD‰úH‰ßèSãÿÿ‰D$té ÿÿÿºùÿÿÿé=ÿÿÿH‹\$XfïÀHÇC CA‹„$ H‰H‰CéÊþÿÿ‹L$pH‹T$01ÿ1ÀH5 æ` èÛ¢üÿÇD$têÿÿÿé¤þÿÿf D D‰ÏH5Fç` è¹Üÿÿ‹L$pH‹T$01ÿI‰À1À褢üÿÇD$t¡ÿÿÿémþÿÿÇD$têÿÿÿé`þÿÿH‹D$PL‰ï‹pèê¤þÿH‰ïH…ÀI‰ÅH”.` LDè€; Hd3` HDØè#ãüÿHƒìE‰ð1ÿI‰Á‹D$|H5 å` P1ÀAUS‹Œ$ H‹T$Pè%¢üÿHƒÄ ÇD$têÿÿÿéêýÿÿD‰|$té›ýÿÿè•Üÿ D ó úAWAVAUATUSHƒìX‰t$L‰L$HD‰L$DˆD$E…ÉŽ| H‰ûLl$LL|$HI‰ÔÇD$ ‹t$LL‰êH‰ßèìßüÿ‹t$HL‰úL‰çH‰ÅèÚßüÿI‰ÆH…í„7 H…À„. ‹u ‹L‰âH‰ßèeàÿÿ‰Æ„Àta‹UA‹~‰Ð‰ùÁèÁéƒà ƒá fƒøwL7*` D·ÀOc‚MÐ>Aÿà @ ‹\$HD‹d$LH‰ïè÷áüÿH5@Þ` 1ÿH‰ÂA‰ØD‰á1Àè¡üÿ1ÀHƒÄX[]A\A]A^A_à D €|$ „Ý f9Á„T fƒùuÐfƒø”ÀÁï @8ø”À¶Àë½f „ ·É¸@ HÓèƒàH‰D$tA‹F9Eu”f9úw‰Ð%ÿÿ „ ƒÀ·ÿH‰l$H‰D$(H‹D$‰|$ H‰D$G‰D$0‰Ðf „ Áèƒà fƒø„( H‹D$H‹|$H@D‹,‡‹T$ …Ò„$ÿÿÿD‹|$0H‹l$ë2f D HDm A‹ †L‰âL‰îH‰ßèùÞÿÿ„À…± HƒÅL9ý„æþÿÿA¶Fƒà fƒøuÆA‹LîëÈ € 1Àf…É”ÀHƒÄX[]A\A]A^A_Ãfƒù…¨þÿÿ‹U A‹F A‹^9]…”þÿÿÁèÁê1Ш…„þÿÿf¸ ézþÿÿf D fƒù…hþÿÿ‹E@ˆt$‰D$LA‹Fƒl$‰D$H…œýÿÿ¸êÿÿÿéAþÿÿ D fƒù…0þÿÿA‹F9E…#þÿÿ‹E ‰D$LA‹F ë¾ @ Áê €|$ „â fƒù„â fƒùu…Ò„jÿÿÿfƒù”À!Ðéàýÿÿ @ L] MV f9×…Éýÿÿfƒù …¿ýÿÿâÿÿ t~‹D$D¶D$H‰l$(L‰ÕL‰t$0DHÿBÿL‰|$8IDÆL‰l$@E‰ÆE‰ÏH‰D$ M‰Ý‹MA‹uE‰ùE‰ðL‰âH‰ßèrüÿÿ…ÀŽ^ýÿÿIƒÅHƒÅH;l$ uÑH‹l$(L‹t$0L‹|$8L‹l$@‹E‰D$LA‹FéÑþÿÿ € fƒù…ýÿÿÁï 1À9×”Àé ýÿÿ € f9Á…ùüÿÿf9ú‡ðüÿÿâÿÿ „bþÿÿIF ·ÿD‹|$Lm H‰D$BÿH@‰|$AƒïHD…H‰D$ GÿH@Il†‹D$…À„žüÿÿL‹t$ € A‹A‹u L‰âH‰ßè~Üÿÿ„Àt#A‹NA‹uE1ÀE‰ùL‰âH‰ßèqûÿÿ…Àˆ]üÿÿuSIƒÆ L9õu¾éKüÿÿf „ HƒD$H‹D$H9D$(„ªýÿÿH‹D$‹@éÍüÿÿ D H‹D$H‹|$D‹løéÖüÿÿIƒÅ L9l$ …Mÿÿÿépýÿÿó úH‹H9À¶ÀD ÿÃff. „ ó úH¾E1À„ÀtL‰ÂHƒÇHÁâL)ÂLH¾„ÀuæL‰ÀÃfó úUH‰ýH‹0èüÛÿH‹}@è†üÛÿH‰ï]é}üÛÿff. „ fó úAUATUH‰ýS1ÛHƒìL‹o H‹Hè@týÿHƒ}8 uëN € HƒÃH9]8v=H‹E@I‰ÜIÁäJ‹| ètýÿA€}( uÚI‹}Le@HƒÃèY ýÿL‰æ‰Çè 0þÿH9]8wÃI‹}H‹](H…ÿt|I]H‰ØH4 HÁè>…„ è>ùÛÿH…ÀI‰Ä•ÀH…Ût„ÀuHƒÄ1À[]A\A]à € I‹EH‹u0I<„H‹E(H… èËøÛÿM‰e1ÀI‰]HƒÄ[]A\A]Ãf D H‹E0I‰]I‰E1ÀHÇE0 HƒÄ[]A\A]Ã1ÀE1äëƒ „ ó úHƒìè“Üÿ…À”ÀHƒÄÃf „ AVI‰ÎAUI‰õATI‰ÔUSH‰ûHƒìdH‹%( H‰D$1ÀH‰æè Üÿ…À…ˆ H‹4$H‰ßèìÜÿ1öH‰ÇèBÜÿH…Àtm1í H‰îH‰ßè ÜÿH‰ÅH…ÀteL‰æH‰ïèšþÛÿH…ÀtEH‹4$A‹$H‰ßèÕ ÜÿH‰ÆH…ÀtÅL‰ïèå Üÿ…Àu¹I‰.H‹T$dH+%( u%HƒÄ[]A\A]A^øêÿÿÿëÛf „ ¸þÿÿÿëËèäýÛÿ @ AUH5D¥ E1íATI‰üUH-7g SHƒìL‰çH]àèv Üÿ…ÀtHƒÃH9ët1H‹3L‰çè^ Üÿ…ÀuèMcíHà g KT ‹DÐ HƒÄ[]A\A]à @ AƒÅHƒÅ(Aƒýt H‹uàë¢ @ L‰â1ÀH5¤Þ` 1ÿè½™üÿHƒÄ¸þÿÿÿ[]A\A]Ãff. „ fAWAVAUATUSHì Hƒ $ Hì Hƒ $ Hƒìx‰|$,H‰óLd$`A‰þH‰t$ H‰ßH5”@` H‰T$HT$4H‰L$dH‹%( H‰„$h 1ÀHÇ 1ÀL‰áèyöÛÿƒøuD9t$4tH‹|$ º L‰æè«ÜÿH…À„ D‹D$,L¬$` º 1ÀH /@` ¾ L‰ïè ÜÿH5Ñ— L‰ïè;ÜÿH‰ÅH…À„ HD$8H\$PH‰$L|$HLt$@ € HƒìL‰ñM‰ùI‰ØAUH‹T$H5Û?` 1ÀH‰ïè;øÛÿZYƒø…ä è«öÛÿH‹1Àf D I¾T HcøHƒÀöQuíLïL‰æè’ Üÿ…ÀužHƒì¿ I‰ÙL‰âÿt$PL‹D$PH5ÇÝ` H‹L$Hè˜üÿ^_€|$Rx…hÿÿÿH‹D$H‹8H‹D$H‹ H‰D$HƒÀH‰ÆHÁæHÁè;…Ô è9õÛÿH…À„Æ H‹t$H‰H‹t$H‹H‰ÑHƒÂH‰HÁáH‹T$8HÈH‰H‹T$@Æ@H‰PH‹T$HH‰PéìþÿÿH‹D$H‹0H…ötPH‹D$H súÿÿº E1äH‹8è³ÜÿH‰ïè‹þÛÿH‹„$h dH+%( …Š HÄx D‰à[]A\A]A^A_ÃD‹D$,H‹T$ L‰á1ÿH5Ý` 1ÀA¼ýÿÿÿè —üÿë§A¼ôÿÿÿëŸèÝÜÿH‹\$ H5Ü` 1ÿ‹1ÀH‰Ú÷Ùèá–üÿ1ÀH‰Ù¶„ÒtAˆHƒÀH=ÿ uèÆD` é¸ýÿÿèEúÛÿèÜÿH‹L$ L‰ê1ÿD‹ H5Ü` 1ÀA÷ÜE‰àè–üÿé/ÿÿÿf. „ ó úAUH5æ=` ATUH‰ýSHƒìèƒ3ýÿH5à=` H‰ïH‰Ãèq3ýÿH…Ût|I‰ÅH…Àtt¾0 ¿ èu ÜÿI‰ÄH…À„~ H‰¾ H‰ïL‰hèåâüÿ1Ò¹ H5¿Ü` AˆD$(¿œÿÿÿèXûÛÿ¾ H‰ï…ÀA”D$)è³âüÿAˆD$*HƒÄL‰à[]A\A]Ã1ÀH5 Ü` 1ÿIÇÄýÿÿÿ蹕üÿHƒÄL‰à[]A\A]ÃIÇÄôÿÿÿëÄfó úH…ÿt/UH‰ýHÿ ðÿÿwH‹èqõÛÿH‰ï]éhõÛÿ „ ]Ãf D à € ó úAWI‰ÿfïÀAVAUATUSH‰ËHìX H‹?H‰t$h‰”$ H‰L$8L‰D$@L‰L$XdH‹%( H‰„$H 1À„$( „$8 HÇ„$H HÇ„$ 0 è#ýÿI‹‰„$” èýÿH‰ß‰„$ H„$ H‰ÆH‰„$¨ èa …À…Q H‹¬$ H‰ïèüÛÿƒø…ï H‰ïè8þÛÿ‰„$¤ ƒø„ ƒø…w L¬$ð H‰ïL‰îè ÜÿI‰ÄH…À„È ·„$ Pþfƒú‡Q €¼$õ … ‹œ$ …ÛˆÞ „à H‹¬$ H„$ L%„* HÇ„$Ø HŒ$è H‰ÂL‰æHÇ„$à H‰ïH‰D$0èžøÿÿ‰Ã…À… ƒ¼$” …H L‰îH‰ïèkÜÿH…À„4 H„$ H‰ïH‰ÆH‰D$pèŠÜÿ…À…â Hƒ¼$ „` L‰|$1ÛL‹|$8L-Ü` HÇD$P L¤$P HÇD$` éÜ HƒìL‰ù‰ÚL‰î‹„$\ ¿ P‹„$` P1Àÿ´$p L‹Œ$˜ L‹„$€ è“üÿHƒÄ ƒ¼$P u|L‹t$`INH‰ÎH‰ÈH‰ $HÁæHÁè;…Þ H‹|$Pè(ðÛÿH…À„Ë H‹”$` IÁæH‹ $H‰D$PIÆI‰H”$x I‰VH‹”$X H‰L$`I‰V‹”$T AˆVA€fHƒÃH;œ$ ƒ! L‰â‰ÞH‰ïè¨ÜÿH…À…ÿÿÿè* ÜÿL‹|$D‹A÷ÙL¤$P E…É…E HŒ$ð L‰âH5Þ( H‰ïèäöÿÿH‹¼$è …À¸ HD„$` 1öH‰„$¸ èm ÜÿHÇ$ H‰D$ H„$Ð H‰„$ˆ H„$È HÇD$ HÇD$ H‰„$€ L‰|$xf „ L‹„$ˆ H‹Œ$€ H‹T$pH‹t$H‹|$ è ÜÿH‰D$H…À„[ H‹D$ ‹”$ H5ä' H‹¼$È H‹¬$Ð H‹¸ H9ÂHGÐHßèóÛÿ…À…´ ƒ¼$ …¦ ‹”$ HëHƒú†’ óo H‹CH{1öHÓHƒêH‰|$(H‰„$à )Œ$Ð è;øÛÿH…À„Z HxH‰|$HH9û†H €x „> H‰Ú1öH)úè øÛÿH…À„( HHH‰L$H9ˆ ¶@„À„B <:„: H‹t$@H‹|$(H‹¬$Ð L‹¤$Ø H‹œ$à è£Üÿ…À…«þÿÿH‹t$XH‹|$HèŒÜÿ…À…”þÿÿH‹„$¸ H‹|$`I‰ÅM)åIíH…ÀLDíH…ÿt,H‹D$P1Ò H‹L9é H‹pI9õŒË HƒÂHƒÀ H9×uÞL‹D$8H‹L$XM‰é1ÿH‹T$@H5cß` 1ÀL‹|$xè¿üÿA¹ýÿÿÿHÇ$ HÇD$H H‹|$PD‰L$è‰ïÛÿH‹¼$à è|ïÛÿD‹L$E…Ɉ „© 1ÒH5 ôÿÿH=ˆòÿÿèsÿÿI‰ÄH= ðÿÿ‡ê ¾P ¿ è…ÜÿH‰ÅH…À„ù L‰x H®òÿÿA€* H‰E HnòÿÿH‰E„” H‹ $¾ H‰ßèCÜÿ¾ H‰ßH‰D$I‰Æè.Üÿ¾ H‰ßH‰D$ I‰ÅèÜÿH‰D$(M…ö„i H…À„` M…í„W Hƒ<$ „Y H„$P L‹l$H1ÛH‰D$ë@ „ H‹t$H‰ ÞH‹L$(H‰ÙHc„$P H‹L$ H‰ÙHƒÃIÅð H; $ƒø I‹µè H‹T$0L‰ç‰\$èÀÿÿ„À… H‹E(H‹}0HƒÀH4… HÁè>…¸ èuëÛÿH…À„ª H‰E0I‹GH…À„c I‹WI‹µè E1É1ÉE1ÀL‰çHcT‚ü‰”$P è$ÿÿA‰Æ…À… IƒoH‹E(H‹U0‹Œ$P H‹t$‹¼$” ‰ ‚HƒÀ1ÉIUH‰E(èÓ þÿ…À…/ A€( „j A€* I‹EI‹M…ÝþÿÿH‰„$( 1ÀA€( tHc„$P H‹|$hH‹T$8L„$ H‰„$0 ‹´$ 讉ýÿH‰ÇI‰Æè#dýÿ…À… I‹U H‰ØHÁàHE@L‰pH‰HƒE8éŽþÿÿ H‹T$8H5dÔ` 1ÿ1ÀèãŒüÿÇ„$¤ HÇD$H E1äè§ÜÿH‰ÃH‹|$HèªìÛÿL‰çè¢ ÿÿH‹¼$¨ è… ‹„$¤ ‰1ÀH‹”$H dH+%( … HÄX []A\A]A^A_ÃH‹T$8H5”Ó` ésÿÿÿ € ‰Ãè1Üÿ÷Û‰1Àë¯f „ Ç„$ ÿÿÿÿéøÿÿH‹„$ A€( ‰„$P …–þÿÿH‹T$‹¼$ ¹ L‰îè= þÿ…À„uþÿÿèÐÜÿD‹œ$P H‰Ã‹ ‰„$¤ ƒø„™ ‹„$¤ I‹U 1ÿD‰ÙH5¬Ù` ÷ØP1Àÿt$@L‹L$hL‹D$P褋üÿ_AXéM @ I‹?M‹w è¬×üÿ‰ÀI9ƃl I‹W I‹µè E1É1ÉE1ÀL‰ç‰”$P HcÒè¬ÿþÿA‰Æ…À…¡ IƒG éƒýÿÿ € He3 H‰D$éµúÿÿ € €x „H H‹@M‰î·”$ I)ÎIÆfƒú„ß fƒúL¹ HŠ2` LEÂP¿ 1ÀVH5™Õ` Qÿt$ AVAUATUL‹L$xH‹Œ$˜ H‹”$€ 賊üÿHƒÄ@H…Û…F H‹$HH¸ð H÷áH‰Œ$° H‰Æ€í H‹|$èÛçÛÿH‰„$˜ H…À„Ò H‹$¹ H‰ÅHÁåH)Å1ÀHÁåH¬$˜ HUH‰×óH«H‹D$H‹Œ$ L‰m L‰uH‰]H‰…è H‰Ø €8 „ H„$ø L‹l$1ÛL¼$Ä H‰$L¤$0 L´$À @ ¿ÃH‹ $M‰ùM‰à‰D$L‰ò1ÀH5e1` L‰ïè çÛÿƒø„š 1ÀM‰øL‰áL‰òH5]1` L‰ïèèæÛÿƒø„Ç 1ÀM‰øL‰áL‰òH5Q1` L‰ïèÅæÛÿƒø„Ì H‹ $1ÀM‰øL‰òH5=1` L‰ïè¡æÛÿƒø…K H¿ÛH‹”$ø E1ÉH‰ØHÁàHèÇ@ H‰PHÁãHT fD‰J$LcŒ$Ä E…Ɉ! D‹„$À D‰ÀÁè ˆB&E…Ày A÷ØD‰„$À ·à Aƒøw ¸ L£Àr<1À¿ÓL‰é1ÿH5ãÕ` L‹|$x豈üÿH‹„$˜ A¹êÿÿÿH‰D$éàøÿÿf „ ¸ ƒÃMÍD)ÀÁàˆB'f‰à A€} „ê fƒû Ž€þÿÿL‹L$L‹D$H1À1ÿH‹L$(º L‹|$xH5äÔ` è7ˆüÿH‹„$˜ A¹ùÿÿÿH‰D$éføÿÿ € H¿ÛH‹”$ø H‰ØHÁàHèÇ@ H‰PL‰çèŸíÿÿA‰Á…À‰ÀþÿÿL‹|$xH‹„$˜ H‰D$éøÿÿ D H¿ÛH‰ØHÁàHèÇ@ HÇ@ ë²f „ H¿ÛH‰ØHÁàHèÇ@ ëÖf „ H‹„$˜ H‰D$H‹„$° H‰$éÂõÿÿè= ÜÿÇ„$¤ H‰ÃH‹|$è5çÛÿH‹|$(è+çÛÿH‹|$ è!çÛÿH‰ïè _ýÿé`úÿÿ @ H‹|$x€( … D‹œ$ E…Ûˆ L‹Œ$Ø H‹”$à M…É„6 1ÿ D H‹BI9Æ|H‹rH‹ I‰ðI)ÈIÀM9ÆŒ@ HƒÇHƒÂ L9ÏrÑL‹D$8H‹L$XM‰ñ1ÿH‹T$@H5ÆÕ` 1ÀL‹|$x芆üÿA¹ýÿÿÿéÆöÿÿ € L‹|$xA¹êÿÿÿé¯öÿÿ „ H‹D$x€x) „Á H‹D$PH‹t$`1Ò D H‹H9Ù L‹@I9Ø?HƒÂHƒÀ H9òuâL‹D$8H‹L$XI‰Ù1ÿH‹T$@H5×Ô` 1ÀL‹|$xèû…üÿA¹ýÿÿÿé7öÿÿ€x …6 H‹@H‰Ú¿ H5ûÑ` H)Êfƒ¼$ H,PHX-` APLų QLEÀ1ÀUATSL‹L$hH‰ëH‹Œ$ˆ H‹T$pè…üÿHƒÄ0éÞúÿÿ @ H‹<$¾ è²ùÛÿH‰D$H‰E@H…À„ö HÇD$ Hƒ<$ HÇD$( HÇD$ …Œöÿÿf. „ H‹|$HèåÛÿL‰çèùþÿH‹¼$¨ èñ H‰èéoøÿÿf „ L–,` é úÿÿL‹|$A¹ôÿÿÿH‹T$8D‰É1ÿ1ÀH5&Î` D‰L$èÌ„üÿHÇ$ D‹L$HÇD$H HÇD$ é õÿÿ „ è{ýÛÿHÇD$P HÇD$` D‹A÷Ùé?òÿÿI‰Í·”$ I)ÅMõéiùÿÿ „ A€* „%ÿÿÿH‹D$fïÀL‹D$01É„$˜ H‹T$8H‹|$hH‰„$ H‹D$(‹´$ „$¸ H‰„$¨ H‹D$ HÇ„$ 8 H‰„$° H‹$H‰„$¸ èõyýÿH‰EHH…À„î H‹|$è¾ãÛÿH‹|$(è´ãÛÿH‹|$ èªãÛÿé…þÿÿ D H‹L$81ÿ1ÀL‰âH5ÕË` 蘃üÿ…ÛŽK HÇ$ HÇD$H éôÿÿH‹|$D‰ $E1äèYãÛÿD‹ $A÷ÙD‰Œ$¤ é‰öÿÿè Üÿ‰„$ é,ïÿÿHƒ|$` L‹|$„) H‹t$`H‹|$Pº H æÿÿèhòÛÿéåðÿÿH‹D$L‹|$xD‹ $H‰D$HéSóÿÿ‰$HƒìH5-Ñ` 1ÿPL‹L$H1ÀL‹D$hH‹L$P‹T$èЂüÿè«ûÛÿD‹T$H‰ÃA÷ÚD‰”$´ Y^ébûÿÿH‹t$8‹¼$ HŒ$Ø H”$à èðèÿÿ…À…n L‹Œ$Ø H‹”$à M…É…ˆûÿÿé¹ûÿÿ÷؉„$¤ éõÿÿè7ûÛÿHƒìH5¬Ï` 1ÿH‰Ã‹ ‰„$¬ ÷ØPL‹L$H1ÀL‹D$hH‹L$P‹”$` è ‚üÿAYAZéÆúÿÿèðúÛÿÇ„$¤ H‰Ãé®úÿÿ‹T$L‰éH5çÎ` 1ÿ1ÀL‹|$xèáüÿA¹êÿÿÿé÷ùÿÿL‹|$xAUI‰ðH5]Ë` ÿt$`L‹L$PH‹T$H1À1ÿè®üÿXA¹ýÿÿÿZéèñÿÿH‹L$8‰ÂH5‹È` 1ÿ1ÀE1äè‡üÿÇ„$¤ HÇD$H é¢ôÿÿH‹L$8L‰â1ÿ1ÀH5ËÉ` E1äèSüÿÇ„$¤ HÇD$H énôÿÿL‹L$8L‹D$XD‰Ú1ÿH‹L$@H5ÇÎ` 1ÀèüÿéÄùÿÿHÇD$P H‹T$8H5Ê` 1ÿ1Àèõ€üÿA¹ýÿÿÿéüÿÿèÅùÛÿL‹D$81ÿH‹L$XH‰Ã‹ H‹T$@H5PÏ` ‰„$¤ ÷ØA‰Á1Àèµ€üÿéaùÿÿL‹|$xH5\Ì` Sÿt$`L‹L$PH‹T$HéÙþÿÿL‹D$8H‹L$XI‰Ç1ÿH‹T$@H5ÕË` 1Àèn€üÿA¹¡ÿÿÿéªðÿÿI‰ÿH5YÊ` 1ÿ1ÀèP€üÿA¹¡ÿÿÿéŒðÿÿHÇD$H ÷ÛE1䉜$¤ é_óÿÿH‹T$8H5'È` é.óÿÿH‹L$8‰$A‰À1ÿ‹”$ H5gÊ` 1ÀL‹|$xèóüÿD‹ $é1ðÿÿH‹T$8·È1ÿ1ÀH5Ç` E1äèÏüÿÇ„$¤ HÇD$H éêòÿÿf D è‹øÛÿA÷ÞD‰´$¤ H‰ÃéIøÿÿL‹|$xA¹ôÿÿÿéÏïÿÿHÇD$H Ç„$¤ é£òÿÿèúâÛÿèEøÛÿHÇD$ HÇD$( H‰ÃÇ„$¤ éñ÷ÿÿÇ„$¤ édòÿÿó úAV1À¾ AUATUSèÿÛÿ…Àˆ˜ º 1ö‰Ç‰ÅèàõÛÿI‰ÅHƒøÿ„› ¸ÿÿÿÿI9Å E1ÉA‰è¹ º L‰î1ÿè;îÛÿI‰Æè£÷Ûÿ‰ïD‹ èIàÛÿA÷ÜMcäIƒþÿ„ä ¿ è¯ôÛÿI‰ÄH…À„– L‰0E‰éD‰hAƒý†÷ D‰íHEêHêÿþÿH9ØŽà HUéLðJA9É‚¾ D H…À„° 8PK…+ ·HHL H9Í…’ fƒx ·p…â fƒx …× f;p …Í ‹HH‰×E1ÛH÷×A‰ÊDP A’ÃHÁï?H9ÓAœÀA!øE9Ñr+E…Ûu&‰ÏL÷t A‰L$ A‰t$[L‰à]A\A]A^Ãf „ E„Àt#HƒêHƒèJA9ɃGÿÿÿH9Ó} H…Òyâ D HÇÃêÿÿÿëN € èSöÛÿ[]D‹ A÷ÜMcäL‰àA\A]A^Ãf D ‰ïIÇÄêÿÿÿèÚÞÛÿ[L‰à]A\A]A^Ãf D HÇáÿÿÿL‰îL‰÷èéÛÿL‰çI‰Üè ÝÛÿéQÿÿÿf D H…ÒxƒH9ÓŒWÿÿÿéuÿÿÿL‰îL‰÷IÇÄôÿÿÿèËèÛÿé!ÿÿÿf D ó úUH‰ý‹wH‹?èèÛÿH‰ï]é´ÜÛÿ @ ó úAWAVAUATUSHƒì(D‹g‹_ H‰T$E…ä„i ‰ÝD‹1ÀƒÅ.’ÀD9ýwv…ÀurL‹/LëtjH‰÷I‰öèãÛÿ1ÉH‰Â;PKuRD·K L‰ÈAérEE9ùw@‰íH‰îLît6öC tH·C ·s ƒÁðDÈD9á„÷ ‰ÆƒÆ.‰õrD9þw LèH‰Ãu§¸êÿÿÿHƒÄ([]A\A]A^A_à @ H9Ðu³L‰÷D‰L$ ‰L$H‰T$èý÷ÛÿH‹T$‹L$…ÀD‹L$ u‹‹S*r ƒúâs°D9þw«H‰ÑLét£9PKu›öA u•·QA‰ÐòrŠD9úw…·y ú‚yÿÿÿD9ú‡pÿÿÿ‹yA‰ÒE1ÉAúA’ÁE9ú‡WÿÿÿE…É…Nÿÿÿ·IH‹\$f‰ ‰ñLéfD‰CH‰K‰ÑI͉{ L‰k‰S$é%ÿÿÿ¸þÿÿÿéÿÿÿf D ó úH‹6H‹?éaîÛÿAWAVLw@AULoHATUSH‰ûHƒì(H‹o8dH‹%( H‰D$1ÀHG`H‰D$H;o réï € H9k †Þ H‹{‰îL‰êA‰ìHƒÅè)ôÛÿH…ÀtܶCLƒà;ƒ¨ uÍ‹SHH‹s(H‹;è¶íÛÿI‰ÇH…Àt¶H‹;·sNèrèÛÿH‰ÇH…Àt¢H‹t$è@ÞÛÿH…Àt“H‹{H‰k8L‰{@ǃ ƃ¤ H…ÿt3HT$D‰æè|õÛÿH…À„[ÿÿÿ·D$‰ÂfÁèâÿ ˆƒ¤ ‰“ H‹D$dH+%( uHƒÄ(L‰ð[]A\A]A^A_à @ E1öëÕèfÝÛÿf D AWAVAUI‰ýATA‰Ì¹ USH‰óHìè H‰T$H´$ D‰D$dH‹%( H‰„$Ø 1ÀóH«H‰ßèAêÛÿH…À„{ E1öHl$PL‰öH‰ßèµÞÛÿI‰ÆH…À„‰ H‰îL‰÷è.ÝÛÿH…ÀtÙD9d$TuÒL|$L‰÷L‰þèÝÛÿH…À„" ‹D$81öL‰÷I‰E(è—ôÛÿI‰EH…À„\ H‹@1ÒI‰] H÷t$HI‰E ‹D$A‰…¨ Aƒü t.1ÀH‹”$Ø dH+%( …j HÄè []A\A]A^A_à E1ä D L‰æH‰ßèõÝÛÿI‰ÄH…Àt·H‰îL‰çèrÜÛÿH…ÀtÝ|$TÿÿÿouÓL‰ç1öE1äèöóÛÿI‰EfL‰æH‰ßèµÝÛÿI‰ÄH…À„sÿÿÿH‰îL‰çè.ÜÛÿH…ÀtÙ|$TýÿÿouÏ1öL‰çèµóÛÿI‰EH…À„¦ L‰þL‰çèýÛÛÿH…À„’ ‹D$8I‰E0é!ÿÿÿ¸êÿÿÿéÿÿÿ¿ÿÿÿÿèîÛÿH‹T$H5×Ç` 1ÿH‰Á1ÀèÛwüÿ¸êÿÿÿéíþÿÿH‹T$1À¿ H5]È` è¸wüÿ¸þÿÿÿéÊþÿÿ¿ÿÿÿÿèÄíÛÿH‹T$H5¸Ç` 1ÿH‰Á1ÀèŒwüÿ¸êÿÿÿéžþÿÿH‹T$1ÀH5ÜÇ` 1ÿèmwüÿ¸êÿÿÿéþÿÿèîÚÛÿff. „ ó úAUATI‰ü¿ USH‰óHì˜ dH‹%( H‰„$ˆ 1ÀèüõÛÿ…À„œ ¾ L‰ç1Àè÷Ûÿ‰Å…ÀxO1Ò¾ ‰ÇèAõÛÿH…À„‰ ‰kE1íH‰H‹„$ˆ dH+%( …› HĘ D‰è[]A\A]à € è‹ïÛÿH‰æº€ D‹(A÷ÝD‰ï襻þÿL‰âH5S!` 1ÿH‰Á1Àèvüÿëž D L‰âH5NÇ` 1ÿA½`ðÿÿèavüÿ뀿ÿÿÿÿA½_ðÿÿèoìÛÿL‰âH5UÇ` 1ÿH‰Á1Àè9vüÿ‰ïèÂ×ÛÿéNÿÿÿè¸ÙÛÿ „ ó úH…ÿtSH‰ûH‹?è»óÛÿ‹{[é’×ÛÿfÃff. „ @ ó úAWAVAUI‰ÕATUSHì˜ H‰t$H‰|$(dH‹%( H‰„$ˆ 1ÀH„$@ Ç„$< H‰ÆH‰D$0è[æÛÿH…À„E ·„$P ¾@ L‰ïf‰D$FèXßÛÿH‰D$H‰ÁH…À„? H‰Ã1ÀL)ë€y@”ÀHDH‰D$H„$8 ÇD$@ H¬$€ H‰D$HD$`H‰D$ HD$XH‰D$8‹L$@H‹T$A¸ H‰ïH‹t$(è1ûÿÿLcàƒøþ„Ö M…ä… ÇD$ÿÿÿÿH‰ïèÌùÿÿI‰ÇH…À„¨ M‹7H‰ÚL‰îL‰÷èÖÛÿ…Àu×Aö ¿uÐHƒ|$ t ƒ|$@ „ù L‰îL‰÷èæçÛÿ…À”À„Àt©A¶W I‹w0I‹OI‹G8Àê¶úM…ä~oHÈH‰ÁH)ñI9Ì„{ÿÿÿƒ|$t ƒÿ…? €ú„bÿÿÿ‰|$H)ðH‰ïI‰Äè$ùÿÿI‰ÇH…À…XÿÿÿM…äÑ HƒD$H‹D$H;D$0t‹ ‰D$@éåþÿÿHÈë· D M…ä„f H‹L$L‰ê1ÿ1ÀH5Æ` è×süÿH‹„$ˆ dH+%( …¡ HĘ L‰à[]A\A]A^A_à H‹¼$˜ E‹w`H…ÿ„¯þÿÿL‰|$HA‰ÇH‹T$ D‰þèžÝÛÿH…À„‘þÿÿ·D$dA9Æ„~ ‹D$p…À„wþÿÿH‹¼$˜ AÇëÃH‹L$M‰àL‰ê¿ H5ÿÄ` 1Àè0süÿéTÿÿÿ L‰ïèÀÙÛÿH‰ÃéÊýÿÿ „ L‹D$I‹L‰é1ÿH5ŒÄ` 1ÀIÇÄ_ðÿÿèîrüÿéÿÿÿH‹T$8H‹¼$˜ D‰þt$lL‹|$Hè[ÐÛÿH…À„ÞýÿÿH‹¼$€ ‹T$XH‹´$° èÙåÛÿH‰ÇH…À„¹ýÿÿH‹t$èãåÛÿ…À”Àéøýÿÿfƒ|$FHäÃ` H‹L$L‰êLÃ` H5nÄ` IÇÄþÿÿÿLEÀ1ÿ1ÀèRrüÿévþÿÿ¿ÿÿÿÿIÇÄ_ðÿÿè\èÛÿH‹T$H5 Â` 1ÿH‰Á1Àè$rüÿéHþÿÿèªÕÛÿf. „ ó úAVAUI‰õATUH‰ýHƒì(dH‹%( H‰D$1ÀH‰æè“úÿÿLcàM…äu&L‹4$L‰êH‰îL‰÷èÙûÿÿL‰÷I‰ÄènïÛÿ‹|$èEÓÛÿH‹D$dH+%( uHƒÄ(L‰à]A\A]A^Ãè!ÕÛÿó úAWAVA‰öAUATUSH‰ÓHì8 ‰t$XHt$`H‰|$0H‰L$PD‰D$<dH‹%( H‰„$( 1ÀÇ„$$ èêùÿÿ‰D$8…Àt-H‹„$( dH+%( …º ‹D$8HÄ8 []A\A]A^A_ÃMcþ¾ L‰ÿL‰|$è0åÛÿ¾ L‰ÿH‰D$ I‰ÅèåÛÿH‰ÅH‹D$`H‰D$@M…í„i H…í„` H‹t$H‰ê1ÀE…ö~ D H‹ ÉB HƒÀHƒÂH‰JðH9ÆuèH‹t$H dõÿÿº H‰ïèÇßÛÿH„$ ¹ H‰D$(H„$( H‰D$HHD$pH‰D$D‹D$<H‹T$0H‹t$@H‹|$èeöÿÿ‰D$\ƒøþ„" …À…£ H‹|$èõÿÿH…À„ ¶H L‹`8E1ÿL`L+`0ÀéL‹0L‹l$L‰d$ˆL$f D M9ïs»O$/L‰÷IÑìL‰ãHÁãHëH‹3èãÛÿ…ÀxtM|$M9ïrÔë D M‰åëà HcC H‹T$ HÂL‹M…Ét[L;L$„`ÿÿÿƒ{„‰ €|$„KÿÿÿL‹D$0H‹L$L‰ò1ÿH5ÅÁ` 1ÀèNoüÿH‰ïè6ÏÛÿÇD$8ýÿÿÿé° f „ ƒD$8H‹T$D¶l$H‹|$H‰D‰kèÿóÿÿH…À…ùþÿÿHƒD$(H‹D$(H9D$Ht‹éŸþÿÿ€|$u»éÁþÿÿ‹L$X9L$8u=H‹D$PH‹T$ H‰ïH‰è±ÎÛÿ‹D$\…ÀuNÇD$8 H‹|$@èWìÛÿ‹|$hè.ÐÛÿégýÿÿH‰ïèÎÛÿÇD$8þÿÿÿH‹|$ èoÎÛÿëÌH‰ïèeÎÛÿ‹D$\‰D$8ëâ‹D$\‰D$8ëØèìÑÛÿH‰ïèDÎÛÿÇD$8ôÿÿÿëÁf. „ ó úAWAVAUI‰ýATUH‰õSHì H‰T$ Ht$@H‰L$(dH‹%( H‰„$ 1ÀÇ„$ HÇD$0 HÇD$8 è‘öÿÿA‰Á…À… H‹D$@¹ Ld$PLt$8H‰D$H„$ H‰D$H„$ H‰D$H‹t$A¸ L‰êL‰çè½óÿÿƒøþtz…À… 1Ûf D L‰çè`òÿÿI‰ÇH…ÀtUI‹?H‰îèMYýÿ„ÀtáHƒÃH|$0º L‰öH‰Ùè°OþÿA‰Á…ÀuOH‹T$0I‹G8L‰çIGI+G0H‰DÚøè òÿÿI‰ÇH…Àu«H…Ûu}HƒD$H‹D$H9D$t H‹D$‹éMÿÿÿA¹þÿÿÿH‹|$0D‰L$èËÌÛÿD‹L$H‹|$D‰L$èwêÛÿ‹|$HèNÎÛÿD‹L$H‹„$ dH+%( u4HÄ D‰È[]A\A]A^A_ÃH‹D$0H‹L$ E1ÉH‰H‹D$(H‰ë¡A‰ÁëˆèýÏÛÿf. „ ó úH‹ ˆg 1öénáÛÿ H‰øH‰Ñó¤Ã € H‰øHƒú r~@8þ|5Hƒê Hƒê L‹L‹NL‹VL‹^Hv L‰L‰OL‰WL‰_H sԃ ëDHÖH×Hƒê Hƒê L‹FøL‹NðL‹VèL‹^àHvàL‰GøL‰OðL‰WèL‰_àHàs҃ H)ÖH)׃úr$L‹L‹NL‹TðL‹\øL‰L‰OL‰TðL‰\øÃúrL‹L‹LøL‰L‰LøÃf. „ ƒúr‹D‹Dü‰D‰DüÃff. „ ƒêr¶tL¶FL¶ DˆGDˆ ˆÃI‰ù@ˆðH‰ÑóªL‰ÈÃI‰ú@¶ÎH¸H¯ÁA‰ùAƒáupH‰ÑHÁét9f „ HÿÉH‰H‰GH‰GH‰GH‰G H‰G(H‰G0H‰G8H@uØ „ ‰Ñƒá8tÁéf D ÿÉH‰Huõƒât ÿʈHuöL‰ÐÃHƒúvçH‰IÇÀ M)ÈLÇL)Âérÿÿÿó úHƒìHƒÄà cmd_config ¨0ÜÿP0ÜÿP0ÜÿÐ0Üÿø0Üÿ 1ÜÿP0ÜÿH1Üÿp1Üÿ1Üÿ>Üÿß<Üÿ>Üÿ¨<ÜÿÀ=Üÿv=Üÿ=Üÿ¨<ÜÿÖ]ÜÿÆ]Üÿ¶]Üÿ¦]Üÿ¦\Üÿ_Üÿ`Üÿä_Üÿ_Üÿd`Üÿ teÝÿ5fÝÿBhÝÿ:eÝÿ·dÝÿšbÝÿtrigger_on trigger_hit setup and enables call-graph (stack chain/backtrace): record_mode: call graph recording mode (fp|dwarf|lbr) record_size: if record_mode is 'dwarf', max size of stack recording (<bytes>) default: 8192 (bytes) Default: fp cmd_report Display call graph (stack chain/backtrace): print_type: call graph printing style (graph|flat|fractal|folded|none) threshold: minimum call graph inclusion threshold (<percent>) print_limit: maximum number of call graph entry (<number>) order: call graph order (caller|callee) sort_key: call graph sort key (function|address) branch: include last branch info to call graph (branch) value: call graph value (percent|period|count) Default: graph,0.5,caller,function,percent ´¼ÝÿļÝÿÔ¼Ýÿ½Ýÿä¼Ýÿô¼Ýÿ{»Ýÿ{»Ýÿ\¼Ýÿ0½Ýÿ ½ÝÿP½Ýÿ½Ýÿ ½Ýÿð¼Ýÿ@½Ýÿ@½Ýÿ@»ÝÿÜÍÝÿÌÍÝÿ¼ÍÝÿ¬ÍÝÿœÍÝÿtÎÝÿìÍÝÿìÍÝÿ<ÍÝÿ ÎÝÿÎÝÿ€ÎÝÿ¸ÎÝÿpÎÝÿ`ÎÝÿ°ÎÝÿ°ÎÝÿXÌÝÿ a3Þÿ./Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿ!/Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿà.Þÿ@,Þÿ;1Þÿ@,Þÿ.1Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿü0Þÿ¦0ÞÿŽ0Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿà.Þÿ@,Þÿr/Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿ@,Þÿe/Þÿ setup and enables call-graph (stack chain/backtrace): record_mode: call graph recording mode (fp|dwarf|lbr) record_size: if record_mode is 'dwarf', max size of stack recording (<bytes>) default: 8192 (bytes) print_type: call graph printing style (graph|flat|fractal|folded|none) threshold: minimum call graph inclusion threshold (<percent>) print_limit: maximum number of call graph entry (<number>) order: call graph order (caller|callee) sort_key: call graph sort key (function|address) branch: include last branch info to call graph (branch) value: call graph value (percent|period|count) Default: fp,graph,0.5,caller,function ¨_ÞÿÈ_Þÿ`ÞÿH`Þÿp`Þÿ`Þÿ°`Þÿ8_Þÿp_Þÿ‘ÿÞÿGÿÞÿ\üÞÿüÞÿèùÞÿZûÞÿ¶þÞÿ˜üÞÿ›áÞÿcmd_script per_vcpu_record ENTER Toggle callchains (if present) n Toggle Node details info s Toggle full length of symbol and source line columns q Return back to cacheline list d Display cacheline details ENTER Toggle callchains (if present) q Quit Display call graph (stack chain/backtrace): print_type: call graph printing style (graph|flat|fractal|folded|none) threshold: minimum call graph inclusion threshold (<percent>) print_limit: maximum number of call graph entry (<number>) order: call graph order (caller|callee) sort_key: call graph sort key (function|address) branch: include last branch info to call graph (branch) value: call graph value (percent|period|count) Default: graph,0.5,caller,function,percent insert_caller_stat insert_alloc_stat ^_?_?(alloc|get_free|get_zeroed)_pages? page_sort_dimension__add setup_page_sorting slab_sort_dimension__add setup_slab_sorting No %s allocation events found. Have you run 'perf kmem record --%s'? rate, runtime avg, max, count runtime, max, count RSDTtZXxKWP add_sched_out_event thread_atoms_insert avg, max, switch, runtime €câÿ]câÿ…aâÿcâÿÛbâÿXaâÿpcâÿMcâÿmaâÿ câÿËbâÿ$dâÿ¤zâÿzâÿ°zâÿ„zâÿxzâÿlzâÿ`zâÿTzâÿHzâÿ<zâÿ0zâÿ$zâÿzâÿ zâÿ zâÿôyâÿèyâÿÜyâÿÐyâÿÄyâÿ¸yâÿ¬yâÿ yâÿ”yâÿˆyâÿ|yâÿpyâÿdyâÿXyâÿLyâÿ@yâÿ4yâÿ(yâÿ yâÿyâÿyâÿøxâÿìxâÿàxâÿÔxâÿÈxâÿ¤zâÿ¼xâÿ°xâÿ¤xâÿ˜xâÿŒxâÿ€xâÿtxâÿhxâÿ\xâÿPxâÿDxâÿ8xâÿ,xâÿ xâÿxâÿxâÿ¤zâÿüwâÿðwâÿäwâÿØwâÿÌwâÿÀwâÿ´wâÿ¨wâÿœwâÿwâÿ„wâÿxwâÿlwâÿ`wâÿTwâÿHwâÿ<wâÿ0wâÿ$wâÿwâÿ wâÿ wâÿôvâÿèvâÿÜvâÿÐvâÿÄvâÿ¸vâÿ¬vâÿ vâÿ”vâÿˆvâÿ|vâÿpvâÿdvâÿXvâÿLvâÿ@vâÿ4vâÿ(vâÿ vâÿvâÿvâÿøuâÿìuâÿàuâÿÔuâÿÈuâÿ¼uâÿ°uâÿ¤uâÿ˜uâÿŒuâÿ€uâÿtuâÿhuâÿ\uâÿPuâÿDuâÿ8uâÿ,uâÿ uâÿuâÿ uâÿuâÿùtâÿðtâÿçtâÿÞtâÿÕtâÿÌtâÿÃtâÿºtâÿ±tâÿŽtâÿìxâÿü~âÿâÿð~âÿä~âÿØ~âÿÌ~âÿÀ~âÿ´~âÿ¨~âÿœ~âÿ~âÿ„~âÿx~âÿl~âÿ`~âÿT~âÿH~âÿ<~âÿ0~âÿ$~âÿ~âÿ ~âÿ ~âÿô}âÿè}âÿÜ}âÿÐ}âÿÄ}âÿ¸}âÿ¬}âÿ }âÿ”}âÿˆ}âÿ|}âÿp}âÿd}âÿX}âÿL}âÿ@}âÿ4}âÿ(}âÿ }âÿ}âÿ}âÿø|âÿì|âÿà|âÿÔ|âÿÈ|âÿ¼|âÿ°|âÿ¤|âÿ˜|âÿŒ|âÿ€|âÿt|âÿh|âÿ\|âÿP|âÿD|âÿ8|âÿ,|âÿ |âÿ|âÿ|âÿü{âÿìxâÿð{âÿä{âÿØ{âÿÌ{âÿìxâÿìxâÿìxâÿìxâÿìxâÿÀ{âÿ´{âÿìxâÿ¨{âÿœ{âÿ{âÿ„{âÿx{âÿl{âÿ`{âÿT{âÿH{âÿ<{âÿ0{âÿ${âÿ{âÿ {âÿ {âÿôzâÿèzâÿÜzâÿÐzâÿÄzâÿ¸zâÿ¬zâÿ zâÿìxâÿ”zâÿˆzâÿ|zâÿpzâÿdzâÿXzâÿLzâÿ@zâÿ4zâÿ(zâÿ zâÿzâÿzâÿøyâÿìyâÿàyâÿÔyâÿÈyâÿ¼yâÿ°yâÿ¤yâÿ˜yâÿŒyâÿ€yâÿtyâÿkyâÿbyâÿYyâÿPyâÿGyâÿ>yâÿ5yâÿ,yâÿ#yâÿyâÿyâÿl}âÿ{ƒâÿ‡ƒâÿoƒâÿcƒâÿWƒâÿKƒâÿ?ƒâÿ3ƒâÿ'ƒâÿƒâÿƒâÿƒâÿ÷‚âÿë‚âÿß‚âÿÓ‚âÿÇ‚âÿ»‚âÿ¯‚âÿ£‚âÿ—‚âÿ‹‚âÿ‚âÿs‚âÿg‚âÿ[‚âÿO‚âÿC‚âÿ7‚âÿ+‚âÿ ‚âÿ‚âÿ‚âÿûâÿïâÿãâÿ×âÿËâÿ¿âÿ³âÿ§âÿ›âÿâÿƒâÿwâÿkâÿl}âÿl}âÿl}âÿ_âÿSâÿGâÿ;âÿ/âÿ#âÿâÿl}âÿl}âÿ âÿÿ€âÿó€âÿç€âÿÛ€âÿÏ€âÿÀâÿ·€âÿ«€âÿŸ€âÿ“€âÿ‡€âÿ{€âÿl}âÿo€âÿc€âÿl}âÿl}âÿW€âÿK€âÿ?€âÿ3€âÿ'€âÿ€âÿ€âÿ€âÿ÷âÿëâÿßâÿÓâÿÇâÿ»âÿ¯âÿ£âÿ—âÿ‹âÿâÿsâÿgâÿ[âÿOâÿl}âÿl}âÿl}âÿl}âÿl}âÿl}âÿl}âÿl}âÿl}âÿl}âÿl}âÿl}âÿl}âÿl}âÿl}âÿl}âÿl}âÿl}âÿl}âÿl}âÿCâÿ7âÿ+âÿ âÿâÿâÿû~âÿï~âÿã~âÿ×~âÿË~âÿ¿~âÿ³~âÿ§~âÿ›~âÿ~âÿl}âÿƒ~âÿw~âÿk~âÿ_~âÿS~âÿG~âÿ;~âÿ/~âÿ#~âÿ~âÿ ~âÿÿ}âÿó}âÿç}âÿÛ}âÿl}âÿl}âÿl}âÿl}âÿl}âÿl}âÿÏ}âÿÆ}âÿ½}âÿ´}âÿ«}âÿ¢}âÿ™}âÿ}âÿ‡}âÿ~}âÿu}âÿXâÿh‡âÿt‡âÿ\‡âÿP‡âÿD‡âÿ8‡âÿ,‡âÿ ‡âÿ‡âÿ‡âÿü†âÿð†âÿä†âÿ؆âÿ̆âÿÀ†âÿ´†âÿ¨†âÿœ†âÿ†âÿ„†âÿx†âÿl†âÿ`†âÿT†âÿH†âÿ<†âÿ0†âÿ$†âÿ†âÿ †âÿ †âÿô…âÿè…âÿÜ…âÿÐ…âÿÄ…âÿ¸…âÿ¬…âÿ …âÿ”…âÿˆ…âÿ|…âÿp…âÿd…âÿX…âÿL…âÿXâÿXâÿ@…âÿ4…âÿ(…âÿ …âÿ…âÿ…âÿXâÿø„âÿì„âÿà„âÿÔ„âÿÈ„âÿXâÿXâÿ¼„âÿXâÿ°„âÿ¤„âÿ˜„âÿŒ„âÿ€„âÿt„âÿh„âÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿ\„âÿP„âÿD„âÿ8„âÿ,„âÿ „âÿ„âÿ„âÿüƒâÿðƒâÿäƒâÿ؃âÿ̃âÿÀƒâÿ´ƒâÿ¨ƒâÿœƒâÿƒâÿ„ƒâÿxƒâÿlƒâÿ`ƒâÿTƒâÿHƒâÿ<ƒâÿ0ƒâÿ$ƒâÿƒâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿXâÿ ƒâÿ ƒâÿô‚âÿè‚âÿÜ‚âÿЂâÿÄ‚âÿ¸‚âÿ¬‚âÿ ‚âÿ”‚âÿˆ‚âÿ|‚âÿp‚âÿd‚âÿX‚âÿL‚âÿ@‚âÿ4‚âÿ(‚âÿ ‚âÿ‚âÿ‚âÿøâÿXâÿìâÿàâÿXâÿ×âÿÎâÿXâÿÅâÿ¼âÿ³âÿXâÿªâÿXâÿ¡âÿ˜âÿâÿ†âÿ}âÿà‰âÿÔ‰âÿȉâÿ¼‰âÿ°‰âÿ¤‰âÿ˜‰âÿŒ‰âÿ€‰âÿt‰âÿh‰âÿ\‰âÿP‰âÿD‰âÿ8‰âÿ,‰âÿ ‰âÿ‰âÿ‰âÿüˆâÿðˆâÿäˆâÿ؈âÿ̈âÿÀˆâÿ´ˆâÿ¨ˆâÿœˆâÿˆâÿ„ˆâÿxˆâÿlˆâÿ`ˆâÿTˆâÿHˆâÿ<ˆâÿ0ˆâÿ$ˆâÿˆâÿ ˆâÿ ˆâÿà‰âÿô‡âÿè‡âÿ܇âÿЇâÿćâÿ¸‡âÿ¬‡âÿ ‡âÿ”‡âÿˆ‡âÿ|‡âÿp‡âÿd‡âÿX‡âÿL‡âÿ@‡âÿ4‡âÿ(‡âÿ ‡âÿ‡âÿ‡âÿø†âÿì†âÿà†âÿÔ†âÿȆâÿ¼†âÿ°†âÿ¤†âÿ˜†âÿŒ†âÿ€†âÿt†âÿh†âÿ\†âÿP†âÿD†âÿ8†âÿ,†âÿ †âÿ†âÿ†âÿü…âÿð…âÿä…âÿØ…âÿÌ…âÿÀ…âÿ´…âÿ¨…âÿœ…âÿ…âÿ„…âÿx…âÿl…âÿ`…âÿT…âÿH…âÿ<…âÿ0…âÿ$…âÿ…âÿ …âÿ …âÿô„âÿè„âÿÜ„âÿЄâÿÄ„âÿ¸„âÿ¬„âÿ „âÿ”„âÿˆ„âÿ|„âÿp„âÿd„âÿX„âÿL„âÿ@„âÿ7„âÿ.„âÿ%„âÿ „âÿ„âÿ „âÿ„âÿøƒâÿïƒâÿæƒâÿ݃âÿºƒâÿ`ŽâÿTŽâÿHŽâÿ<Žâÿ0Žâÿ$ŽâÿŽâÿ Žâÿ ŽâÿôâÿèâÿÜâÿÐâÿÄâÿ¸âÿ¬âÿ âÿ”âÿˆâÿ|âÿpâÿdâÿXâÿLâÿ@âÿ4âÿ(âÿ âÿâÿâÿøŒâÿìŒâÿàŒâÿÔŒâÿÈŒâÿ`Žâÿ¼Œâÿ°Œâÿ¤Œâÿ˜ŒâÿŒŒâÿ€ŒâÿtŒâÿhŒâÿ\ŒâÿPŒâÿDŒâÿ8Œâÿ,Œâÿ ŒâÿŒâÿŒâÿü‹âÿð‹âÿä‹âÿØ‹âÿÌ‹âÿÀ‹âÿ´‹âÿ¨‹âÿœ‹âÿ‹âÿ„‹âÿx‹âÿl‹âÿ`‹âÿT‹âÿH‹âÿ<‹âÿ0‹âÿ$‹âÿ‹âÿ ‹âÿ ‹âÿôŠâÿèŠâÿÜŠâÿЊâÿÄŠâÿ¸Šâÿ¬Šâÿ Šâÿ”ŠâÿˆŠâÿ|ŠâÿpŠâÿdŠâÿXŠâÿLŠâÿ@Šâÿ4Šâÿ(Šâÿ ŠâÿŠâÿŠâÿø‰âÿì‰âÿà‰âÿÔ‰âÿȉâÿ¼‰âÿ°‰âÿ¤‰âÿ˜‰âÿŒ‰âÿ€‰âÿt‰âÿh‰âÿ\‰âÿP‰âÿD‰âÿ8‰âÿ,‰âÿ ‰âÿ‰âÿ‰âÿüˆâÿðˆâÿäˆâÿ؈âÿ̈âÿÀˆâÿ´ˆâÿ¨ˆâÿŸˆâÿ–ˆâÿˆâÿ„ˆâÿ{ˆâÿrˆâÿiˆâÿ`ˆâÿWˆâÿNˆâÿEˆâÿ"ˆâÿèâÿHâÿ‘âÿ@‘âÿh‘âÿ‘âÿ¸‘âÿèâÿèâÿèâÿà‘âÿL¨âÿ ¨âÿì§âÿ¼§âÿŒ§âÿ\§âÿ,§âÿü¦âÿ̦âÿœ¦âÿl¦âÿ<¦âÿ ¦âÿÜ¥âÿ¬¥âÿ|¥âÿL¥âÿ ¥âÿì¤âÿ¼¤âÿŒ¤âÿ\¤âÿ,¤âÿü£âÿÌ£âÿœ£âÿl£âÿ<£âÿ £âÿÜ¢âÿ¬¢âÿd¢âÿL«âÿ„«âÿ¼«âÿÔ«âÿ¬âÿ ¬âÿ<¬âÿ\¬âÿ|¬âÿœ¬âÿÔ¬âÿ4ªâÿ«âÿ(ãÿ²ãÿŽ±ãÿ²ãÿ²ãÿ²ãÿ²ãÿ²ãÿX±ãÿ²ãÿ²ãÿ²ãÿ²ãÿ²ãÿ²ãÿ²ãÿ²ãÿ²ãÿ+¬ãÿ²ãÿ²ãÿ²ãÿ²ãÿ²ãÿ²ãÿ²ãÿ²ãÿ²ãÿ²ãÿ5ãÿ²ãÿ²ãÿ?¯ãÿ²ãÿ²ãÿ²ãÿ²ãÿ²ãÿ²ãÿ²ãÿ¯ãÿ event-hyphen event-two-hyph test__syscall_openat_tp_fields `¢åÿ¨£åÿ`¢åÿh£åÿ¸£åÿ`¢åÿ`¢åÿ`¢åÿ`¢åÿ¢åÿ®¢åÿ print_hists_out print_hists_in Çæÿø‡æÿˆæÿ¨‡æÿè‡æÿ write_mmap write_comm leafloop sqrtloop brstack datasym ˜2èÿè2èÿ3èÿ(3èÿX2èÿx2èÿ symbol__disassemble evsel__get_arch __symbol__inc_addr_samples ”dèÿddèÿLdèÿ4dèÿlcèÿ|dèÿdeèÿÌeèÿ´eèÿäeèÿ¬dèÿœeèÿäfèÿÌfèÿ´fèÿœfèÿäeèÿgèÿhèÿÔgèÿ<hèÿ¼gèÿgèÿìgèÿ$ièÿièÿôhèÿähèÿ<hèÿièÿœjèÿ‰jèÿyjèÿÛjèÿ2ièÿÈjèÿ add_config_item add_section collect_config ((((( AAAAAABBBBBB @ éÿh éÿÈ éÿØ éÿ€ éÿ@ éÿ@ éÿ€ éÿ@ éÿ@ éÿà éÿø éÿ0 éÿ@ éÿÀ éÿÀ éÿ` éÿx éÿp éÿ¨ éÿ éÿ@ éÿ evlist__prepare_workload ˆ—éÿ¨—éÿð—éÿ ˜éÿ¨–éÿ —éÿ «éÿ¨ªéÿhªéÿHªéÿ(ªéÿø©éÿØ©éÿ¸©éÿ¸¨éÿبéÿH©éÿبéÿ©éÿ4ëéÿ¤ëéÿ¤íéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿdíéÿ¤ëéÿ4ëéÿ4ëéÿ$ëéÿ4ëéÿ4ëéÿìéÿ4ëéÿ4ëéÿ4ìéÿ4ëéÿ íéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿ4ëéÿDíéÿ êÿ£êÿ‹êÿ—êÿ¯êÿÇêÿ»êÿ÷êÿëêÿßêÿÓêÿ êÿ§êÿêÿãêÿ×êÿËêÿ¿êÿ³êÿ<þéÿTêÿtêÿ”êÿ„êÿdêÿ÷êÿëêÿ ÿéÿ»êÿßêÿÓêÿÇêÿêÿêÿêÿF6êÿì4êÿì4êÿ&6êÿ6êÿX7êÿì4êÿì4êÿì4êÿì4êÿì4êÿì4êÿn7êÿì4êÿì4êÿý5êÿì4êÿì4êÿì4êÿñ5êÿì4êÿì4êÿì4êÿì4êÿì4êÿì4êÿì4êÿì4êÿì4êÿì4êÿå5êÿì4êÿì4êÿÙ5êÿì4êÿì4êÿ¸5êÿì4êÿì4êÿ—5êÿì4êÿì4êÿì4êÿì4êÿˆ5êÿì4êÿì4êÿì4êÿì4êÿÀ4êÿZ6êÿ$4êÿ$4êÿ:6êÿ 6êÿ›6êÿ$4êÿ$4êÿ$4êÿ$4êÿ$4êÿ$4êÿ²6êÿ$4êÿ$4êÿ6êÿ$4êÿ$4êÿ$4êÿ 6êÿ$4êÿ$4êÿ$4êÿ$4êÿ$4êÿ$4êÿ$4êÿ$4êÿ$4êÿ$4êÿ6êÿ$4êÿ$4êÿù5êÿ$4êÿ$4êÿß5êÿ$4êÿ$4êÿÅ5êÿ$4êÿ$4êÿ$4êÿ$4êÿ¹5êÿ$4êÿ$4êÿ$4êÿ$4êÿŠ5êÿü8êÿd9êÿ<9êÿÔ8êÿ¬8êÿŒ8êÿl8êÿL8êÿ 8êÿÌ7êÿŒ7êÿl7êÿ 7êÿì6êÿ„6êÿ 9êÿpêÿ”oêÿÔoêÿoêÿnêÿ<mêÿLnêÿTlêÿdnêÿToêÿ mêÿTlêÿTlêÿTlêÿTlêÿTlêÿTlêÿTlêÿpêÿ¬mêÿTlêÿÌnêÿ<mêÿ mêÿt«êÿ„«êÿtªêÿdªêÿTªêÿDªêÿ4ªêÿ$ªêÿªêÿªêÿô©êÿä©êÿÔ©êÿÄ©êÿ´©êÿ¤©êÿ”©êÿ„©êÿôªêÿäªêÿÔªêÿĪêÿ´ªêÿ¤ªêÿ”ªêÿ„ªêÿ4«êÿ$«êÿ«êÿ«êÿT«êÿD«êÿd«êÿT©êÿT©êÿT©êÿT©êÿT©êÿT©êÿT©êÿT©êÿT©êÿT©êÿT©êÿT©êÿT©êÿt©êÿÈ«êÿ «êÿH¬êÿX¬êÿh¬êÿx¬êÿˆ¬êÿ˜¬êÿ¨¬êÿ¬êÿ¬êÿ(¬êÿ8¬êÿè«êÿø«êÿØ«êÿXêÿ`êÿpêÿXêÿ€êÿXêÿêÿP®êÿ êÿ°êÿÀêÿÐêÿàêÿðêÿ ®êÿ®êÿ ®êÿ0®êÿ@®êÿ8êÿ¯êÿà®êÿø¯êÿè¯êÿدêÿȯêÿ¸¯êÿ¨¯êÿ˜¯êÿˆ¯êÿx¯êÿh¯êÿX¯êÿH¯êÿ8¯êÿ(¯êÿ¯êÿx°êÿh°êÿX°êÿH°êÿ8°êÿ(°êÿ°êÿ°êÿ¸°êÿ¨°êÿ˜°êÿˆ°êÿØ°êÿÈ°êÿè°êÿ³êÿ0³êÿ³êÿø²êÿè²êÿزêÿȲêÿ¸²êÿ¨²êÿ˜²êÿˆ²êÿx²êÿh²êÿX²êÿH²êÿ8²êÿ(²êÿ²êÿ²êÿø±êÿè±êÿرêÿȱêÿ¸±êÿ¨±êÿ˜±êÿ(³êÿ(³êÿˆ±êÿx±êÿh±êÿ@±êÿ¸³êÿ³êÿH·êÿ8·êÿ(·êÿ·êÿ·êÿø¶êÿè¶êÿضêÿȶêÿ¸¶êÿ¨¶êÿ˜¶êÿˆ¶êÿx¶êÿh¶êÿX¶êÿH¶êÿ8¶êÿ(¶êÿ¶êÿ¶êÿøµêÿèµêÿصêÿȵêÿ¸µêÿ¸´êÿ¨´êÿ˜´êÿˆ´êÿx´êÿh´êÿX´êÿH´êÿ8´êÿ(´êÿ´êÿ´êÿø³êÿè³êÿسêÿȳêÿ8µêÿ(µêÿµêÿµêÿø´êÿè´êÿØ´êÿÈ´êÿxµêÿhµêÿXµêÿHµêÿ˜µêÿˆµêÿ¨µêÿ\·êÿ4·êÿL¸êÿ<¸êÿ,¸êÿ ¸êÿ ¸êÿü·êÿì·êÿÜ·êÿÌ·êÿ¼·êÿ¬·êÿœ·êÿŒ·êÿ|·êÿl·êÿ̸êÿ¼¸êÿ¬¸êÿœ¸êÿŒ¸êÿ|¸êÿl¸êÿ\¸êÿ ¹êÿü¸êÿì¸êÿܸêÿ,¹êÿ ¹êÿ<¹êÿ¼¹êÿ”¹êÿ¬»êÿ¼ºêÿ¬ºêÿœºêÿŒºêÿ|ºêÿlºêÿ\ºêÿLºêÿ<ºêÿ,ºêÿ ºêÿ ºêÿü¹êÿì¹êÿܹêÿ̹êÿ<»êÿ,»êÿ »êÿ »êÿüºêÿìºêÿܺêÿ̺êÿ|»êÿl»êÿ\»êÿL»êÿœ»êÿŒ»êÿ¼»êÿ„¾êÿ”¾êÿt¾êÿd¾êÿT¾êÿD¾êÿ4¾êÿ$¾êÿ¾êÿ¾êÿô½êÿä½êÿÔ½êÿĽêÿ´½êÿ¤½êÿ”½êÿ„½êÿt½êÿd½êÿT½êÿD½êÿ4½êÿ$½êÿ¼êÿ¼êÿ¼êÿ¼êÿ¼êÿ¼êÿ¼êÿ¼êÿ¤¼êÿ¤¼êÿ”¼êÿ”¼êÿ„¼êÿ„¼êÿt¼êÿt¼êÿd¼êÿd¼êÿT¼êÿT¼êÿD¼êÿD¼êÿ4¼êÿ4¼êÿä¼êÿä¼êÿÔ¼êÿÔ¼êÿļêÿļêÿ´¼êÿ´¼êÿ½êÿ½êÿô¼êÿô¼êÿ½êÿ½êÿ$¼êÿ$¼êÿüñêÿ¼ñêÿ¼ñêÿ¼ñêÿ¼ñêÿ,òêÿ¼ñêÿ¼ñêÿ¼ñêÿ òêÿ¼ñêÿ òêÿ¼ñêÿ¼ñêÿ¼ñêÿ¼ñêÿ¼ñêÿ¼ñêÿÜñêÿ¼ñêÿ¼ñêÿ¼ñêÿ¼ñêÿ¼ñêÿ¼ñêÿ¼ñêÿ¼ñêÿ¼ñêÿ¼ñêÿ¼ñêÿ¼ñêÿ¼ñêÿüñêÿ¼ñêÿ¼ñêÿ¼ñêÿ¼ñêÿ,òêÿ¼ñêÿ¼ñêÿ¼ñêÿ òêÿ¼ñêÿ òêÿ¼ñêÿ¼ñêÿ¼ñêÿ¼ñêÿ¼ñêÿ¼ñêÿÜñêÿSee 'perf help COMMAND' for more information on a specific command. perf [--version] [--help] [OPTIONS] COMMAND [ARGS] _$ëÿ_$ëÿX#ëÿX#ëÿ_$ëÿð#ëÿp$ëÿ$ëÿ $ëÿð$ëÿ8%ëÿ`&ëÿX#ëÿ #ëÿ #ëÿX#ëÿX#ëÿÈ#ëÿÈ#ëÿ¸%ëÿkgvVjlBDfuxbdGMKm o šëÿ@šëÿ šëÿ@šëÿp—ëÿp—ëÿ‹—ëÿ‹—ëÿp—ëÿp—ëÿp—ëÿp—ëÿp—ëÿ šëÿ šëÿ šëÿ šëÿ šëÿ@šëÿp—ëÿsymbol__new symbols__fixup_end perf_event__process_tracing_data do_write_feat write_tracing_data write_build_id write_auxtrace build_mem_topology 6.8.12 get_tls_callchain_cursor líÿÄíÿäíÿ$íÿDíÿdíÿ„íÿ¼íÿüíÿ4íÿ 8—íÿȘíÿø˜íÿ™íÿH™íÿ8—íÿ8—íÿЙíÿ8—íÿ8—íÿPšíÿ šíÿ(šíÿ€—íÿh—íÿh—íÿ —íÿЗíÿ ˜íÿ0˜íÿp˜íÿ ˜íÿ maps__set_modules_path_dir machine__process_text_poke pstack__pop pstack__push pstack__remove À îÿ îÿ îÿ@ îÿð îÿ( îÿx îÿP îÿ0 îÿ îÿ îÿè îÿÐ îÿ¸ îÿ˜ îÿH îÿ0 îÿT îÿ îÿ îÿ” îÿl îÿL îÿ, îÿÔ îÿ´ îÿô îÿ„ îÿT îÿ$ îÿäîÿÄîÿ”îÿ¤îÿ¤îÿtîÿ<îÿ îÿüîÿÜîÿ\îÿ prefetch_event HVîÿÈUîÿ¸Uîÿ UîÿØUîÿ”Wîÿ4XîÿtXîÿŒWîÿ„XîÿÍ YÙîÿ ¸îÿTµîÿTµîÿ¿îÿš¹îÿ\¹îÿ ¹îÿà¸îÿŠ»îÿL»îÿ»îÿкîÿ’ºîÿTºîÿºîÿعîÿXÈîÿôÃîÿ¶ÏîÿxÏîÿ:Ïîÿ«¾îÿm¾îÿ/¾îÿñ½îÿ¢½îÿS½îÿ½îÿµ¼îÿf¼îÿ¼îÿÈ»îÿ³ÍîÿëÎîÿôÏîÿWÎîÿÎîÿé¾îÿƒÀîÿÀîÿ³¿îÿK¿îÿŸÃîÿTÃîÿÿÂîÿ—Âîÿ/ÂîÿÁîÿ&Áîÿ¼ÀîÿëÅîÿ¬ÅîÿmÅîÿ.ÅîÿïÄîÿ°ÄîÿqÄîÿ2Äîÿ›Çîÿ\Çîÿ ÇîÿÞÆîÿÈîÿÚÇîÿÞ·îÿŸ·îÿ`·îÿ!·îÿâ¶îÿ£¶îÿd¶îÿ%¶îÿÀÑîÿíÐîÿÑîÿ¬Îîÿ˜ÐîÿCÐîÿ,Ñîÿ0ËîÿÛÊîÿÊîÿqÊîÿ²Éîÿ]ÉîÿÉîÿÏÈîÿ–Èîÿ‚ÍîÿIÍîÿÍîÿçÌîÿµîÿµîÿœÌîÿîËîÿKµîÿiËîÿKµîÿ~Ëîÿ H £ $ & . $ . . H £ º & + + + + + / ä G º / / 6 - - - - - l C G 6 C ä l 0 < & Y ? 0 &< ‰ ¬ ? ~ ? ~0 Y , , , , , ‰ ? ¦ # # # # # 7 b # # # # b 7 7 ¦ 7 8 # # # # # # ¬ 7 9 i 7 8 J, 4 M M M M M 9 8 9 4 9 9 ¶ 4 4 4 i ¶ 8 = 4 i 4 4 ; Ì 4 8 ; 4 Ì = 4 B J> ; 4 > þý4 : = B = > ; ; ³@ õ³: y E B > > y y = @ > A z : E : ; z z F > : @ A @ { B E @ : : F @ : ðKA { A : V ôV ÐF V F E ó{ A E F A D åäV ðKD D D D D D ÐD D D D w w w w w ãD D D D D D D o o o o o € … Ú o o o o Ú Ú â€ … o o o o o o ƒ á‚ € … „ ‚ ‡ ˆ Š ƒ ð ‚ ƒ „ ð‡ ˆ ·Š € ƒ ‹ † ‚ † … „ † ‡ ˆ ‡ Š ˆ ‹ àŠ „ Œ Ž … † Š …‹ ‘ ’ Œ Ž ò Ô ò·‘ ’ Œ Ž ‹ ß ‘ “ ‘ ’ ” Þ• Œ – ˜ ™ÔÑ“ ™ ” ’ • – ˜ ’ — “ ™ š ” › • š – ˜ З • Ι š !› !œ — ˜ “ — ž ” ™ š – › œ š ÍÌ™ ž š ËÊ› Ÿ Éœ Ÿ ™ ¸ ž ¡ · Ÿ › ¢ µœ § ´¡ ž œ ±Ÿ ¢ ¯®§ Ÿ % %¡ &)&)¢ ¡ ¨ § *§ *¢ ¤ ¤ ¤ ¤ ¤ ¨ ¬© ¤ ¤ ¤ ¤ —–ª « Þ Ý ¨ © ¤ ¤ ¤ ¤ ¤ ¤ ª « Þ Ý •+© +”á ß ’¨ ª « Þ Ý ¤ Ý ‘« á ß ,,© ª · -Ž-· á ß Þ .Œ.ß xá · · ß · · â · · /â /· Ó Ó Ó Ó Ó â vuÓ Ó Ó Ó 0t0ã å sâ ã Ó Ó Ó Ó Ó Ó à ã å 1æ 1ç é æ è î 2à 2ã å æ rç é qè î à pà î à oæ å ç é nè î mlà à ç à à ê à à ë è é à ë ó ì í ï ê kð ë jñ ò ô ó ì í ï Rê ð Pë ñ ò ô ê ó ì í ï õ Oð ö ð ñ ò ô Nê ì í õ ï ó ö õ ÷ ñ ò ô ø LKù õ û ú ö ÷ û ü ý ø ö þ ù Jû ú Iÿ ÷ ü ý Hø þ ÷ ù û ú ÿ ù Gü ý ù þ FEÿ ø ú 33D ý 4þ 4 ÿ 55 C BDA @ 6 6D7 7 D 8D8 ? >FK >?>FK9 9?: :;;>FK 55555@A?5555KFBCE@A555555BCE@A@@AGHJBCEI CBANGHJELMI< <ON GHJLM IH=O=NPR NLM>G>JOIPROISUQLMQLPRTSUQPVá?X?W@T@SUQVßUXRWÞSTÝYZUVT[XÜWV\WYZA]A[B^BÛ\^_YZ]Z`[^XaÚ\_CbC]`Ù]^aYdØ_b[×e`DÖDadÕÓfbgeÒh_iÑÏd`fÎgaeheidbjlkfmgkphqiÍjlkÌmËrpÊqfhÉjlkÈmrÇpiqÆpÅ’‘Žlr‹mqŠ‰jnnnnnˆrsnnnn‡†…„ƒ‚€snnnnnnooooousvoooost}|utvoooooot{zyuxvv¤wvust¥¤rqp¦§¨¥¤¤¦§¨o¥n©ª«m¬5¦§¨§¨©ª«4¬32¥0®¯/©ª«¦¬«¬ª®¯.-°²,±+³´©µ®¯°²*±¯³´)µ('¶·°²°±®³´°µ±¶·%$¸³¹²#"´!»¶·¶¸ ¹ µº¼½»º ¾¿¸À¹ º¼½·»¸¾¿ À»º¼½ÁÂþ¿À½¹ÄÆÅÁÂüÀ¿ÇÄÆÅÁÂþ¿ÇÄÆÅÃÈÆÊËÇÁÌÉÏÈÉÊËÇÄÅÍÌÉÏÍÎÈÐÊËÑÍËÌÉÏÎÒÐÑÒÏÑÐÍÏÎÈÊÎÌÐÒËÌÑÓ×ÎÊÙ×ÑÉÈÒÇÖÓ×ÐÆÙÅÄÃÂÁÀÖ¿Ó×¾ÒÙÓÔÔÔÔÔÖ½ØÔÔÔÔÙ¼»º¹¸¶ØÔÔÔÔÔÔÕÕÕÕÕÖØÚÕÕÕÕØµÛ ÚÕÕÕÕÕÕÛ ´Ú²±Ú °Û ¯®¬«ª©¨§¦¥Û jih g f dcba`_^]\[ZY XW V U T RQ PO NM ! I H "G!F"$ EDC'#" %!&$ ###'#"%&$(!'#)*%+&,'(&-.)*$+ ,%/(-.ÿþ)*ý+ü,/ú0-.*21.ù)1÷/0öõô21/354-,60ó0721354ñ86ï927îíì3548ë69347ê7éèç68=æ95å8:::::ä=ã::::âáàßÞÝ¢=::::::;;;;;<>?;;;;¡=@A <>?;;;;;;@AŸl<>??<m>rž@Alœ›šl™m˜rAn@Ll—–Lv•mprn”o’LLvLLpLLnoLSmrvSnp‘voSŽSSŒSSoSS‹pSeeeeeqŠ‰eeeeˆ‡stwqsteeeeeestw†qxz„ƒ‚y€stwxz~t}yq|{zy:9xz{suyxwu|8y}7{6z4uu|uu}uu{€u‚3ƒ|„…}20€/‚{ƒ.„…-,|+€}†‚‡ƒˆ„…„ƒŠ‚†*‡)ˆ(€‰‹ŒŠ‰†…‡Žˆ‰‹Œ'Š%ŠŽ$#‰‹Œ"‘! Ž’ ‹‘ “Œ’”Ž•–—‘“˜™’”’•–—“˜™“š”‘•–—–˜™”š›ž¡ וŸ Ø —š›ž¡ ×™Ÿ˜× Ö Õ Ô Ò ›ž¡ ×Ñ ŸÐ šœœœœœžÏ ŸœœœœÎ Í ¡Ë Ê ×É ¢œœœœœœ¢È £Ç Æ ÕÅ Ä Ô¢£Õà ÖÔ Á £À ¢¿ ¾ ½ ¼ ÕÖ» Ô¹ ¸ Õ£ÍÍÍÍÍÔÖØÍÍÍÍÖµ ÙÚÛÜ´ ØÍÍÍÍÍÍÙÚÛܲ ÝØÞ¯ ® ßàØÙÚÛÜÝ ÞÜÛßॠáâ~ äãÝ} ÞÙÚßàáât äãÞs r åÝq p n áâßäãàáåm æk j h æçèêéâëåæâãäíçèêég ëf åæe ìíd çèêéc ëîa ` ìîí_ ïðæéñî] ëçìèêïð\ òñ[ îìóZ ôõíïðòX ñöïóW ôõñ÷U T òùöS R óðôõ÷Q øP ùO öK òúûõö÷ø÷J ùôüóúû5 ýþ øøÿ% üù" úûýþ ! ÿ üûú ýþ ÿþ ý ü ÿ = = 8= = 1111198 1111 :;<9 8111111:;< 9>? 98@AC:;< >?<D;@AC B: >?D E@ACAB @FA DE H>?BCFDG BEGH EJIKFGF LMHNJIK OGP LM N JIKO PHILM N Q ROSP TJKUPQMRLS NT VUOWQXR SXYTVQUWRX Z Y V[\W XZS]UY^ [\ Y_`Z]Va^Wb[\c_` ]aZ^b [c _` fai b c _^af i ` h f icdddddh gddddi f hgddddddeeeeejgkeeeeg –•œjhkeeeeee–•œ j k –•œj —˜• ™›š–—˜™›š —˜ —ž ˜™›š Ÿ™š ž ¡¢ Ÿ £ ›ž¤¡¢ž ¥Ÿ£ ¦ ¤ ¡¢¨¥ §£ ¦§ ¤Ÿ©¨£¥§ ¡ ¦¢¥ª© ¨¬«§¤® ª ©¯¬« ® ª ¯ ¬«° ®©«±²¯ µ° ª³ ´± ² ®µ °¶³ ´ ±·² ¸µ ¶ ³±´²· °¸ ´³¶¹ ºµ·»¿¸¼ÀÁ¹ ¶º »¿ ¼ÀÁ ¹· ºÂ »¿ ¼ÀÁà Á  ¹ Âà » ¼½½½½½ åý½½½ å ½½½½½½¾¾¾¾¾å æ¾¾¾¾ å æ¾¾¾¾¾¾àààààçæèààààæ äéêçäèààààààäéê çëèìí î ïäéêïë ìíêîçï è ð ë ìíéîëï íðî ïñò óôõö ôðì÷ñò óôõöðø ÷ ñòñóôõöø ô÷ ù úû÷üýøòóýøùöúû üý þÿ ùúûüýü0þÿ "ûú 0ùþÿ " 0 "" þÿ $ $ $ $ # # % &'()#% &'() *%+#, -&'()* + , - %.( * +&,')- . /1 23-4 * ./1+,23 4 56/1782394.356 2781 9 / 456:;78579X>7 :; X>6 :;<<<<<X>X<<<<> T<<<<<<=====T ==== T TU======QQQQQU VQQQQ WYZ[UVQQQQQQWYZ[ VU \ ^WYZ[W ]YV\]^ _ Z `] ab\c^_\d^`[]ab c e_d z`h_ab{ce `dzdh z { ce az h { }{ efffff}h|ffff }|ffffffggggg |gggg } | ggggggwwwww€wwww ~ ‚€~wwwwww~‚ €ƒ„… €†‡~Š‚›ƒŠ„…‚ †‡ Š› ƒ „… †‡„Š†› › ƒ ‡…ˆˆˆˆˆ œˆˆˆˆ œˆˆˆˆˆˆ‰‰‰‰‰œ ‰‰‰‰œ ž‰‰‰‰‰‰˜˜˜˜˜ž Ÿ˜˜˜˜ ¡¢£žŸ˜˜˜˜˜˜ ¡¢£ žŸ¤¥¦ ž ¡¢£§º¤¥¦ ¡»Ÿ §º ¤¥¦¢ » ½ §º ¦ »½¤¥ §¨¨¨¨¨º½¾¨¨¨¨½ » ¾¨¨¨¨¨¨©©©©©ª¾ ©©©© ª ©©©©©© ª¼¿ª ª¶¶¶¶¶¼¿ ¶¶¶¶ ÀÁÂü¿¶¶¶¶¶¶ÀÁÂà ÆÇ ¼¿ÙÖ ÀÁÂÃÆÇ ÂÙÖ ÆÇÆ ÙÖÃÄÄÄÄÄ ÔÓÄÄÄÄÇÖ ÔÓÄÄÄÄÄÄÅÅÅÅÅÔÓÔÅÅÅÅÓ Õ× ØÛ÷ÅÅÅÅÅÅÕ× ØÛ÷ Õ×ÕØÛ÷ ÛØÜç ç×ÚÚÚÚÚÜç ÚÚÚÚ èéêëÜçÚÚÚÚÚÚèéêë ì Ü øïèéêëìèé ë øï î ì êøïî ìíííííîïöíííí ùúûîüöííííííùúû ü ö ùúû üùöûö ü " "" """"##############$$$$ $$ $$$$$' ' ''''(((( (( ((((( ! " # $ % & ' ( * L I R S * + , - - - - . Q L I ÿT * M M M M M M M M M M V L W j X Y ` k { q L l y c r / ty y ® / / * J * a · t + , - - - - . J * N Z v v v v v [ z à { b L z z \ ] { t^ w w w w w _ Ï ¢ « / € £ { Ð / / 0 1 2 3 0 0 0 4 5 6 0 7 0 0 0 8 9 : ; < = 0 5 > 0 5 ? @ A B C 0 D E F G 0 0 0 0 0 ' ( O O O L †e { ‡P O L O L | O ‘“ O { š ëO f | ìL O ¼ g w w w w w }æ L h o o o o o L ~Ä o o o o Å ‚ ò{ | L o o o o p o ® ƒ { Ì L | Lx L M M M M M {|† L ‡ | ˆ ‰ ~ ~ ~ S „ L L S ~ L S ~ … ~ S | ~ L çL | ~ õ– ~ L L | ” | ‘ L öL | Ú L L — L Ú Ú • | ˜ L Û L | Š ’ Û Û L ™ ‹ L | › L ¡ L œ Œ | Ž SLL | ž L S LL ¹ © O§ ÿL PŸ ¨ ª L L õôº T«¤ ¥ ¥ ¥ ¥ | | ¥ ¥ ¥ ¥ w w w w w óL L ¥ ¥ ¥ ¥ ¦ ¥ Ó Ó Ó Ó Ó L L <Ó Ó Ó Ó <<Ý L ò| | ß Ó Ó Ó Ó Ó Ó L | ñL L L L à L L ®L | ýL | ¯‚ | þ| | L| Þ L L { L ‚ â L ã L L å L ‚ | çç á L L L éL ä L è êL L L | | | V| L| vWç| | wL L L é L çL î ì L L L L ðL ê L L ·å| ¸ë | ï | í | | ð ³ L ³ L L L L L L ù L L ä| ó ã| | Ù | Ù L L õ ö ñ L L ò L L ô L | | ‚ âá÷ | ‚ àßú L ÞL L ø ÑL L L Ðþ | û L Îü L ÿ | Í| ý ÌL | ËÊ| L L ;x;xL L L £ £É| tL µ´L L L L L | | | | | ³ÜL Ü^ L L ² L L L L >± | | ° BB¬L L ?ktk@™KAL ¤L¤ 55555| —–5555Ó•ÓL L ”L M555555L | | L L L OL L 7| 7L L | “| | ’| | B‘L ‚ CL NL L L L ŽDEPFGL HIL QRJUL L L L | ŒL | S L L L | | | | xL | vL | | | SL L L L L uL L YL L L tTVW| X\| ‚ L Z[]L ŒsL L L L L | bL L | ^L | r| | qL L c| LL | _L L L L | ‚ pL L L ‚ L L | onL L `al| lL | mL d| ”e”gfL | ÄL ÄL L L l‚ hL kL L S i| | jkL ã| ã| jRL L N| lL L uL MmnnnnnL | Lnnnn!¬!KstJL nnnnnnoooooL IL oooovHL L L | ¤| oooooo| | | ?L ?L SqSiGiL L L FrL L ¥´®L L L | | E| | | çL L ¦t§¨L L L L L L L D«ª©L | | | L L | yCyL | tL L L | | tL °‹| ‹L L L B¸L L š¯š³L ±| | ¹²L L L Aµ·»@¶L L L | | | ºL «L «L ¹| ¹L L L | ¿| ¼| ½L L L ÀL ¾L L L ÁL ‚ | | ÈL È| ÒL Ò| ÆL L L | ÄL L | ÂL L | ÝL ÝL | ‚ L | ÃL L | ÅL L ææL | L L L | L ÇL tL È| | ÉL | Ì| ËÊL L L L L L ÑL L L L | | | | L | t| ÍÎ L L L L | çL ÏL ÖâáûßÒL ÞÓ×ÝÜÐÔÔÔÔÔÛØL ÔÔÔÔÚÙØ×ÖÕÔ| ÔÔÔÔÔÔÕÕÕÕÕL L L ÕÕÕÕÙÓL ÒÑ| Ú| ÕÕÕÕÕÕ| ÐÏÎL ÍL ÛL ttÌËL L | ÊÉÈL L L | L | | | ÇL ÆL L L ÅL L “L L L | | | ’| | ‘ ŽL L L L L L L | | Œ‹L L ŠL ‰L L L L L | | ˆ| | | ‡| †øL L L L L L L L | | …„L L ƒ‚L L L | €| L L L | ~L L L L L }| | | L | | || {z!L L L L L L L L yL # L L L | | | "'%xL u| | | tL L L $s&| rqL L L )L ,L L poL (L L L n| /| | -*+L | | | 3L L L L L mL | 1L L L | 6| 5L 5| 4L 32.0L 0L | /2L L L 4.L =7-,L +L | | 6*| )('&%$| #L L "8L 9:::::L !L ::::?· | ::::::;;;;;<L L ;;;;>L L L L L | ;;;;;;| | | | | L L @lL L L L L ‚ m| nççS S L AeeeeeL L ÒeeeeÑÐL L L | | peeeeee| | | ÏL L L ÎoÌuqL L L L L L | rsËÊL | ÉL È| | ÇL ÆL t| ÅL | ÄÃL L L v| L L ÂÁL wL À| ¿L L | ¾L L ½| ¼~L | xL L | z| ¹¸L yç·L | ¶µL L L ª|{€©L L ¨| §…L }¦¥S L L | ‚L L L | ƒ†‡ˆ| | jL | i| hL gL f„L L L L L L L L Œ| ‹L L d| | ‰| c| ŠL L | | baL L `L _L | ^L L L ŽL L ‘]”\L | [ZY| | ’L L L L L X“L L L | | | UL | RL •| QPOL L L | NL | –—L çšçML™L L KL ˜J›œœœœœI| HœœœœGFES DCL œœœœœœL L L ŸL L | | | | | L L L L ¡žL L L L | ÿ‚ þ| ý| £L ¢¬L üûL úL L L | ùL L ø®¯| °±| ²³L | | ´ÔÙL ÕL ÷ôäL L ºóò»ñÖ ïð× ÍÍÍÍÍL ïîÍÍÍÍíìL L L | uuÍÍÍÍÍÍ| | | ëL L L èçæL åäL L L ã| | âÚá| ØàßÞÝ¢¡L L L ÛL æåÜL L Ÿ| žçL œÝÞ| ßà| áâL L | ãL ›L L L L L š™| ˜L | è| —| | S –é•L êL L L L L L L òíñL ð| ”| “| S îL L L | ôL L óL L L L | | | ’L | L õ| Ž| L L L ŒL L | ‹ŠL L L ‰ˆöú| …L L ø÷| „L ùL L L L | ƒL L ‚L | ü| | | €L | | ýL L ûL L L zyL L þ| L L L L L ÿL p:L | | | | | | 98764L L L L L S L 3210 /.9S L | -L ,+L *)L L | | S L | ('L & %$#"L | !L ‚ 111118L L 1111‚ L L L L | 111111| | | | ± L L L ° ° L L :L L L L | | <;| | { L L { L L L Ü L L L | | Ø | | >× Ö L =Õ Ô Ò L L ?L L @A| Ñ L Î Í Ë uL L L L BL L | CDEL | | | | Ê | É FL È L | Ç L L L L Æ L L à  | à L Á L L IL | À KGL HJ| | ¿ L | ¾ L LL ½ L L ML L | S L L N| » | | PL ¸ S L L | · ¶ L OL L | µ L ´ | L L ± QL L TUL | V° L SL R| | { L L L L WL s | Xn L L | | | m L | i d L ZL YU L L L | L L ]L | L \L L [| ^L | _`| L L L L bL a| | fcdddddL L ddddiddddddeeeeeL gL eeeeL L | | eeeeee| | L L hjL L L škL | L L L | L | | | L L L –•L L L L L L | | ™L ˜| | | L —L L | L L L L ž| L ŸL | L ›œL ¡| ¢L L ¥| £L L L L | ¤L L L L | | | L L L | | | L L L | | ¦§L L L L L L L L L ¨©L ®| «| ª| ¬| L | L L L L L ´L L | ¯L | °| L | L L L L L | ±L (L L | | µL L L | ²L | ³L L L L | | L | ¶L | ·| L L L L L L L ¹¸»| | ºL L L ¼½½½½½| L ½½½½Â¿L | ½½½½½½¾¾¾¾¾L L L ¾¾¾¾ÀL L L | Á| ¾¾¾¾¾¾| | | L L L L L ÃàààààL L ààààäL L L å| | àààààà| | | L L L æL çL L L | L èéL | L L L | L | êL ëL | | œL L | L L | ìL L L | L L | òL œL | ïL | íL îñL | L L L L L ðL | L L | | | | L | L L L L L óõL öL L L | ôL L | | ÷| L L | | L L L L L | L ùL ú| ø| üûL L L ýL L L L L L L | þ| L | | | | | L ÿL | L L L L L L L | +L L | L L #| L L L L L L | "| | | | L L L L L L L L L L u| | | &| $| %L L L L œL 'L )| œ*L L L L L L uL (L | | | | | | +L | L L ,L L L L | /L L L L 1L L L -.72| 0| | | | L L L L L L L L L L 6L | | | | L | 54| 3L L L L L | L ;L | TL 89:<<<<<L L <<<<>| <<<<<<=====L ====VL ======QQQQQ| L QQQQL L L L L | QQQQQQ| | | | L L L UL L L L L L | | | | œL XL L œL WœL | L L L L [L L | | YZ| | | L L L L L L L L L L \`| | _| | ^| ]aL L L L L L bdL L L e| | | | cL L fffffL L }ffffhL ffffffggggg| ggggzL L ggggggwwwww| L wwwwL L L L L | wwwwww| | | | L ‚ L L L L L L |L ~{| u| L L | L L L L L | L ‚| €L | | | L L | L L L ƒL L L L | „L | †| ‚ | …L ¸L L L L ›‡ˆˆˆˆˆ| ŠL ˆˆˆˆL | ˆˆˆˆˆˆ‰‰‰‰‰L L ‰‰‰‰œ| ‰‰‰‰‰‰˜˜˜˜˜L L L ˜˜˜˜L L | ž| ˜˜˜˜˜˜| Ÿ| L L L L L L L L L L L | ª| | ¢| | | ¡| L L L L L ¤L ¦L œ£§¥¨¨¨¨¨L L ¨¨¨¨| | ¨¨¨¨¨¨©©©©©L L ©©©©º»L ©©©©©©¶¶¶¶¶| L ¶¶¶¶L L L L L | ¶¶¶¶¶¶| | | | ¼L L L L ½L L L L L L | | | ¿L ¾| | L L L À| L L L ÂL | Ž ÁÃÄÄÄÄÄœL L ÄÄÄÄÕÓ| ÄÄÄÄÄÄÅÅÅÅÅL L ÅÅÅÅ| ÅÅÅÅÅÅL L L ÆÇÏÏÏÏÏ| | ÏÏÏÏL L L L L L ÏÏÏÏÏÏ| | | | L L ÔÖL L L L L L | | ×| | L L ÛL L ØÙÙÙÙÙL L ÙÙÙÙÜê| | ÙÙÙÙÙÙÚÚÚÚÚL L èÚÚÚÚçL L L L L ÚÚÚÚÚÚ| | | | | L L éL L L îìL L öëííííí| | ííííL L L L L L íííííí| | | | L ïL L L L L L | ø| | L L ÷L L | ùúúúúúL üL úúúúL L L ûL | úúúúúú| | | | L L L L L L L L L | | | | L L L L L L L L | | | L L | L L L L | | L L | øL L | L œœL ) ) ) ) ) ) ) ) ) ) ) ) ) ) H H H H H H H H H H H H H H K K K K L L L L L L L L u u u u u u u u u u u u u u { { { { { { { { { } } } } ¬ ¬ ¬ ¬ ¬ ¬ ¬ ¬ ¬ ¬ ¬ ¬ ¯ ¯ ¯ ¯ ¯ ¯ ¯ ¯ ¯ ¯ ¯ ¯ ¯ ¯ ² ² ² ² ² ² ² ² ² ² | | | | | | | ======wwwwwwwwwww 4 4 4 4 4 4 o !" 4 4 4 4 D ¤ ¤ # $ % Ó &'4 D D #($)*'"(+,-./0à à 123456789:;<=>?@ABCD 8 l ¡ 7 D } ÆÆ ÆÆI D ÆÆÆ [ 3 K + a W ; Q Ù c = ? G û 0 D D ÆÆÆÆv ñ ˆ 5 W Û ÆÆ $= q TAà <Læ ]kJ{ ˜bsj 3 Æ G + 8 7 & m É õ ö ç ò Ý ô â Ø Ó Ñ æ Ô » à ¿ t Æ º ²º ¾ © ¨ ² ÆƤ 5@y ¼ ª ™¾ÈÖÓÙ¿ÓÛÜÑ Þíýþÿ "$&6'9:<JKPahjoB Š à rŠ˜Ÿ ç ¶ } | Æ ‡ o °l ˆ l b ƒ d \ V ~ Z Y l J U H G A I 8 ( $+ G ! $ Û8 ”Æ ¢¡µü´Ûñ€ ò '*012589/:LO]adgfklou~†‰”¤ÁÛ) 窴¥Â òà öôçæÜÒÙ² ÈËÆÑÍǵÁ ¾°—šˆ™®Æx’vkoh Æ ðé ¬ ñ2384òBC=HWiXgrhw|zŽ’—œ ¥ª®³ ¼ÂËÍÐÒáãâå &èêó;24 iQQc`LVUVBANåJ05,#';)÷ þîìûâ ßëNÔÞÊЫ OZcdeuvwzy‹Œ›žœ ¡£²³ÂÄÓÊÔÕÙÚÜïðñøúù (- /3=MeXNsQ” º»¸·¥¯§•ºž—ƒ€Ž{~‰åšeitm b` Ma[WSS¼B?A33 •–—˜È¨ÉÑÓÒãéíîô÷þ $4>ICLNH^cdfhlmv„‰ˆ—™˜œ §ªÀÚæÁçèïð 7# ÿÿò÷ööæ ñßØÙÔÞÊÛÊ×·E¾Ü¢¦£ þ# QZ[q\kpl†Ì • "£¥§¨»½¿ÎÅÏÐÓ×Ùáëñùÿ % @ Z & + ( ' Z h ŸŽŽš›Ž“‚}ˆ1yeXåOMSWuS;E25<ADD412%(!‰ $% r o } ) — ž Ÿ ¡ ¯ ± ´ µ Ã Ä Ç Æ × å ê ë í ì ï õ $ & ' . 5 C 9 J K T Y Z ^ [ i o y } · à ‘ Å Ì òùóôßÚäõâËÇÌÌÚª¤¢œš§ž „‚€¥€ttlg\å [T]V æ ñ ú û ü Î ! ( 0 > 7 G F H N O Q V X l n p s v „ † ‹ ” › œ ¢ ¥ « ¬ ° ³ ¶ Þ ø È ì Þ Ê PFUCB>& 23#/ & ø ÷ôþýüøäèß ÜÜ# ëè 0 1 8 : 9 H N V Y ^ _ d i n s | y „ ” “ – ˜ ž ® ´ ¶ ½ ¿ ¹ È Î Ñ â å è ë , é ì í ó ááÑÌÈÓѽ¹µ‡°´ž œ¦¤Žˆ‡_\WF R [ : R T \ ] l n o q s ƒ “ ” – — ˜ ™ ž § ¹ » ¼ ¾ ¿ Ï Ð Ñ Ó ø ë Ö VA:# þñÝØ À¸º§§s ,œ á ,:ABCDRTVYhvÚ wz{}Ž‘’•¨©¼Ö° œ†ƒŠ{mefuWRA5 .2ð Öðþ¯$ +/2359CiƒI 'ÿòêæñàÔÁÌ¿Ð GMwi²‘©«´ÃÅÆÉÊîÌ ²¦·–›‰ †‚yu" Îüû"0789:JKLTvœ j_T] P VB¶P; U\¶j„·ËÌÍÎöÜÝ CDC21% $ %â&(áH)HÆ ýܨ«ˆvrÆI]^_`nƒuº sj0ž*t¥¦§©)2 ¹»¼½Íù ó » ÏÐØáo G * ãçòÆ!,8ERYer~/Aˆ”¢z~¬¸†ª¼ÂÊØèù‹”›¯´Îùý ?MWsw•™¬¾ !"#$%&'()*+,-./0123456789 ! % ) , / 3 6 9 = @ C F I L P S V Y ] ` c e f h k n p s w { † ‹ ” ˜ ¡ ¥ ª ® ² ¶ º ¾ Â Ç Ë Ï Ó Ø Ú Ü Ý Ý Þ ß ß á â ã ä æ ç è ê ë ì î ï ð ñ ò ô õ ö ÷ ø ù ú û ü ý þ ÿ "$&(+-/2468:=?ACEGIKMOQSUWY[]_bdfimquwy{}€€€€‚‚ƒ„…†‡ˆ‰ŒŽ‘’“”•–—˜™š›œžŸ ¡¢£¤¦¨©ª«¬®¯¯±³µ·¹»½ÂÄÆÈÊÌÎÐÒÔÖØÚÜÞàâäæèêìîðòôöøúüþ !"#$%&'()*+,-./0123456789:;<=>@ABCDEFGHJLNPRTVXZ\^`bdfhjlnprtvxz|~€‚„‡‰‹‘“•—™›ž ¢¤¦¨ª®±³µ·¹»¾ÀÁÂÃÄÅÆÇÈÉÊËÌÍÎÏÐÑÒÓÔÕÖ×ØÙÚÛÜÞßàáâãäåæçéêëìíîïñóõ÷ùûýÿ !#%')+.02468:<>@BDFHJLNPTWY[]_acdefghijklmnpqrstuvwxz{|}~€ƒ„…‡ˆ‰Š‹Œ‘’“”•—™›Ÿ¡£¥§©¯±³µ·¹»½¿ÁÅÇÉËÍÐÒÔÖØÜÞàãåçéëíïñóõ÷ùûý !"#$%&'()*+,-./012345678:;<=>?@BDFHJLNRVXZ\^`bdfhjlnprtvx{~ƒ…‡‰‹’”–˜šœž ¢¤¦©°²´¶¸º¼½¾¿ÀÁÂÃÄÅÆÇÈÉÊËÌÍÎÏÑÒÓÔÕØÙÚÛÜÝÞßàáâãäåæçèêëìíîïðòôöøúüþ "$&,.02468:<>@BDFHJLNPRTVX\_acegiklmnopqrstuvwxyz{|}~€‚ƒ„†‡ˆ‰Š‹ŒŽ’“”•–˜™›Ÿ¡£¥§©«¯±³µ·¹»½¿ÁÃÅÇÉËÍÏÑÔÖØÚÜÞàâåèêìîðóõùüþ "#$%&'()*+,./0245689;=?ACEGKMOQSUWY[]`begikoqsvxz|~€‚„†‰‹Ž’–™ ¢¤§¨©ª«¬¯±²³´µ·¸¹º¼½¾¿ÀÁÂÃÄÅÆÇÉÊÌÍÏÑÓÕ×Ûßáãåçëíïñó÷úüþ !"#$%&()*+,-/01234568:<>?@BDFHJLNRTVXZ\^bdfhjlnptwz}„†‡ˆ‰Š‹ŒŽ’“”•–˜™š›žŸ¡£¥§©«¯±·¹»½¿ÂÄÆÈÌÏÑÒÓÔÕÖ×ØÙÚÛÜÝÞßáâãåçéëíïñóõ÷ùûýÿ !#%'*,.13579=@BCDEFGIJLNOPRSTUWY[]`bfikmqtvxyz{|}~‚ƒ„†ˆŠŒŽ”—™›œžŸ ¡¢£¤¥§©«¯±´¶¸¹»½¾¿ÀÂÆÊÌÏÑÓÔÕ×ØÙÛÝáãåæçèéëíïñòóôöøúú ` ^ _ ] _ ^ _ U ^ _ X ^ _ W ^ _ R ^ _ R ^ _ Y ^ _ \ ^ _ T U ^ _ T U ^ _ T U ^ _ U ^ _ U ^ _ T U ^ _ U ^ _ U ^ _ T U ^ _ U ^ _ U ^ _ U ^ _ U ^ _ U ^ _ T U ^ _ U ^ _ U ^ _ U ^ _ T U ^ _ Z ^ _ [ ^ _ 3 _ _ 3 _ 1 3 _ 1 3 _ 3 _ - 3 _ + U ^ _ & X ^ _ ' W ^ _ ^ _ + T U ^ _ + T U ^ _ + T U ^ _ + U ^ _ + U ^ _ + T U ^ _ + U ^ _ + U ^ _ + T U ^ _ + U ^ _ + U ^ _ + U ^ _ + U ^ _ + U ^ _ + U ^ _ + T U ^ _ + U ^ _ + U ^ _ + U ^ _ + T U ^ _ _ _ _ U R T U U U U M U U U T U U U T U U U U U C U U U U U U U U U U U U U U U U U Q U Q U U U U U 0 / 1 . - + U + , + T U + U + U + U ( + M U + U + U + U + T U + U + U + T U + U + U + U + U + C U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + T U $ + Q U $ + Q U $ + Q U + U + U + U + U + U V S U U U U U U M T U U U U U U U U U U U U U U U U U U U U U U U U U Q U Q U U U U U 2 . - + U + U + U + U + U + U + U ( + M T U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U $ + Q U + U $ + Q U + U + U + U + U + U S U U U U U U U U U U U U U U U U U U U U U U U U U U U U U U U P U U U Q U U U U U U 2 . , + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + P + U + U + U + U + U + U + U + U + U + U $ + Q U % + U + U + U + U + U + U + U + U S U U U U U U U U U U U U U U U U U U U U U U U U U U G U U U U U U U U U U Q U U U U U U 2 + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + G U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U $ + Q U % + U + U + U + U + U + U + U S U U U U U U U U U U N U U U U U U U U U M U U U U U U U U 4 U U U @ U U U U U U U Q U U U U U U 2 + U + U + U + U + U + U + U + U + U + U ) + N U + U + U + U + U + U + U + U + U + U + U ( + M U + U + U + U + U + U + U + U + U + U + 4 U + U + U + @ U + U + U + U + U + U + U + U + U + U + U + U + U + U + U $ + Q U % + U + U + U + U + U + U + U S U U U U U U U N U N U U U U U U U U U U U U U U U U U U U U U U U U U U Q U U U U U U 2 + U + U + U + U + U + U + U ) + N U ) + N U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U $ + Q U % + U + U + U + U + U + U + U S U U U U U U U U U U U U U U U U U U N U U U U U : M U U U U U U U U U U U U U U U U U Q U U U U U U 2 + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U ) + N U + U + U + U + U + U + U + U ( + : M U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U $ + Q U % + U + U + U + U + U + U + U S U U U U U U U U U U U U U U U U U U U U U U U U > U U U U U U U U U U U Q U U U U U I U 2 + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + > U + U + U + U + U + U + U + U + U + U + U + U + U + U + U + U $ + Q U % + U + U + U + U + U + U + I U S U U U U U U U O U U U U U U U U U U K U U U < U U U U U U U U U U U D U U U Q U = U U U ? U 2 + U + U + U + U + U + U + U * + O U + U + U + U + U + U + U + U + U + U + U + U + K U + U + U + U " + < U + U + U + U + U + U + U + U + U + U + U + U + D U + U + U + U + U $ + Q U % + U # + = U + U + U + U + ? U S U U U U U O U O U U U U U N U U U U N U U U U U U U U U U U U Q U U J U 2 + U + U + U + U + U * + O U * + O U + U + U + U + U ) + N U + U + U + U + U ) + N U + U + U + U + U + U + U + U + U + U + U + U + U + U $ + Q U % + U + U + J U S U U U U U U U O U U U U U U 9 U U U U U U U U 7 U B U A U Q U U 2 + U + U + U + U + U + U + U * + O U + U + U + U + U + U + U + 9 U + U + U + U + U + U + U + U + 7 U + B U + A U + U $ + Q U % + U + U S U U U U U U U U ; N U U U U U H U U U U Q U U 2 + U + U + U + U + U + U + U + U + U ! ) + ; N U + U + U + U + U + H U + U + U + U $ + Q U % + U + U S U U U U U U U U U U U U U Q U U 2 + U + U + U + U + U + U + U + U + U + U + U + U + U + U $ + Q U % + U + U S U O U U U U U U L U U U U U Q U U 2 + U * + O U + U + U + U + U + U + U + L U + U + U + U + U $ + Q U % + U + U S U U U U E U U 8 U F U U U Q U U U 2 + U + U + U + U + E U + U + 8 U + F U + U + U $ + Q U % + U + U + U S U U U U U U Q U U U 2 + U + U + U + U + U + U $ + Q U % + U + U + U S U U U U U U U U 2 + U + U + U + U + U + U % + U + U + U U : U 6 U U U U + U + : U + 6 U + U % + U + U + U U U 5 U U U + U + U + 5 U + U + U U U U U + U + U + U + U U U U + U + U + U iîÿiîÿiîÿiîÿiîÿhiîÿhiîÿiîÿhiîÿhiîÿiîÿiîÿhiîÿhiîÿhiîÿhiîÿhiîÿhiîÿhiîÿhiîÿhiîÿxnîÿ nîÿèkîÿ˜kîÿHkîÿøjîÿ¨jîÿPjîÿ jîÿhiîÿiîÿmîÿ¸lîÿhlîÿ8lîÿ¨mîÿXmîÿ@iîÿ@iîÿhiîÿ@iîÿiîÿømîÿØ‚îÿì|îÿì|îÿžpîÿžpîÿ‡îÿžpîÿàîÿ°…îÿì|îÿžpîÿžpîÿ…îÿžpîÿ•†îÿžpîÿžpîÿžpîÿžpîÿžpîÿžpîÿžpîÿžpîÿCîÿè€îÿžpîÿžpîÿ€îÿ™}îÿÒ…îÿg„îÿ„îÿȃîÿ)ƒîÿîÿð‰îÿÛ‰îÿ-‰îÿ]ˆîÿh}îÿ}îÿ}îÿh}îÿ}îÿs†îÿ@†îÿð‡îÿžpîÿžpîÿžpîÿІîÿ}îÿ‡îÿ}îÿ‰îÿp~îÿû‚îÿ`pîÿ`pîÿX‡îÿ±‰îÿ‡îÿ‚îÿôrîÿôrîÿôrîÿôrîÿôrîÿýrîÿýrîÿôrîÿýrîÿýrîÿôrîÿôrîÿýrîÿýrîÿýrîÿýrîÿýrîÿýrîÿýrîÿýrîÿýrîÿ uîÿœtîÿlyîÿüxîÿŒxîÿ xîÿ¬wîÿ<wîÿÌvîÿýrîÿ\vîÿ4tîÿ|uîÿìuîÿ4sîÿLsîÿÄsîÿ$sîÿ$sîÿýrîÿ$sîÿôrîÿ$tîÿ !!""#$$%%&&&&&&&''(()))*++++,-./00011233444555555555555566777 !#$%&'()*+,-./ 2345 7 &0160"# 76660663 "30 # 3 4540#000 04 8>GI; J U jkq H3;ÿ 7) *RSo D0 ! 0 0" !#$8;"ML#$QG HP !gTHZ"Hi#$ma[eK\X<]^f@+c_,`]^23=4_ABCdEFlÍ .+np> ÌËrH . !IJ "K2#$4UUNVhYkjqbOW/ ? 9: 15%&'(6- îîîîKîR îîîîîîîîîîîõîîñï<6r G -D- GDDD-DDA6;:B<0 2 F !D *C "- C' -E, ( / & @?345>=1897)+ .-- % $-# Býdóîî*bø3øQî î%îî?îîGî)))ø)) >IJîîîTVîîmî\î`îîqQîîîüeîýsî îîîîîîîî2d=øîîîfît|îQîîîîîîîîîîîîîîîîîîîøþîîîuîøî ZøîÿyøîÿÀøîÿqúîÿ4úîÿÊøîÿ)øîÿ)øîÿº÷îÿÔøîÿ6øîÿ èïÿïÿ¸ïÿÐïÿàïÿ`ïÿ ÿ úúý þ úûúúÿúÿúú €ðÿ8ðÿððÿ¨ðÿðÿðÿðÿðÿðÿðÿðÿðÿðÿðÿðÿðÿðÿðÿðÿðÿðÿðÿðÿðÿðÿðÿðÿðÿðÿðÿ`ðÿðÿtrace dso,symbol dso,symbol local_weight,mem,sym,dso,symbol_daddr,dso_daddr,snoop,tlb,locked,blocked,local_ins_lat,local_p_stage_cyc comm,dso_from,symbol_from,symbol_to,cycles ^sys_|^do_page_fault init_cpunode_map `UñÿFSñÿÀUñÿðUñÿ8VñÿVñÿØVñÿFSñÿSñÿ´Sñÿ"SñÿÄRñÿTñÿLTñÿ”Tñÿ¬Tñÿ"Sñÿ UñÿWñÿþRñÿ`WñÿˆWñÿÈWñÿ@Xñÿ€XñÿþRñÿXñÿÑxñÿ |ñÿäzñÿäzñÿäzñÿäzñÿ |ñÿTyñÿäzñÿâˆñÿ ‰ñÿb‚ñÿb‚ñÿb‚ñÿb‚ñÿ›ˆñÿŸ‚ñÿb‚ñÿŸ‚ñÿ read_addr2line_record addr2line_configure addr2line //anon Äòÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿÄòÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿ|Žòÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿ4òÿl‹òÿdŽòÿl‹òÿl‹òÿ|ŒòÿÄŽòÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿôŽòÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿÜŽòÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿl‹òÿLŽòÿ4ŽòÿŽòÿÔòÿD‹òÿ”Žòÿ4òÿl‹òÿ´‹òÿl‹òÿl‹òÿ|Œòÿ¬Žòÿl‹òÿäòÿÌòÿ´òÿ”òÿTòÿ<òÿl‹òÿl‹òÿ$òÿ òÿ´‹òÿmòÿŠòÿŠòÿŠòÿòÿ'òÿŠòÿŠòÿŠòÿŠòÿŠòÿSòÿ òÿ+Àòÿø¾òÿ¿òÿ(¿òÿ@¿òÿX¿òÿX¾òÿ ¸ßòÿxãòÿ¸ßòÿ¸ßòÿ¸ßòÿ¸ßòÿ¸ßòÿ¸ßòÿ¸ßòÿ¸ßòÿ¸ßòÿ¸ßòÿ¸ßòÿƒâòÿ¸ßòÿ¸ßòÿ¸ßòÿ*ãòÿ¸ßòÿ¸ßòÿ¸ßòÿ¸ßòÿ¸ßòÿ¸ßòÿ¸ßòÿØâòÿ¸ßòÿ¸ßòÿ¸ßòÿÆãòÿlåòÿeäòÿäòÿ+âòÿ+âòÿ@ßòÿMåòÿ|åòÿ!äòÿ åòÿ¶âòÿ¶âòÿ$ßòÿ˜äòÿJåòÿÆäòÿŸäòÿèâòÿèâòÿßòÿâãòÿZåòÿƒãòÿdãòÿãòÿãòÿìÞòÿ£ãòÿàæòÿ{æòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿ8æòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿÐÞòÿ•åòÿzåòÿçòÿJçòÿHÞòÿHÞòÿHÞòÿHÞòÿHÞòÿHÞòÿHÞòÿHÞòÿHÞòÿHÞòÿHÞòÿHÞòÿHÞòÿHÞòÿHÞòÿ/çòÿHÞòÿHÞòÿHÞòÿHÞòÿHÞòÿHÞòÿHÞòÿHÞòÿHÞòÿHÞòÿHÞòÿHÞòÿHÞòÿHÞòÿçòÿãæòÿHÞòÿHÞòÿHÞòÿHÞòÿªæòÿtëòÿtëòÿ”íòÿ¬ëòÿ¬ëòÿ$ëòÿtíòÿTíòÿ|ìòÿ$ëòÿ¬ëòÿ¬ëòÿ$ëòÿ$ëòÿtëòÿtëòÿ$ëòÿtëòÿ¤ìòÿtëòÿ$ëòÿ ïòÿÌìòÿ ìòÿüëòÿ$íòÿììòÿÔîòÿ¤îòÿdîòÿ ìòÿüëòÿ<ìòÿ<ìòÿ„îòÿ óÿóÿ%óÿpóÿóÿXóÿóÿ¸óÿ“ óÿ“ óÿ“ óÿ“ óÿ“ óÿ“ óÿ“ óÿ“ óÿ“ óÿ“ óÿ“ óÿ“ óÿ“ óÿ“ óÿ“ óÿ“ óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿÀ óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿà óÿà óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿà óÿà óÿð óÿð óÿð óÿ. óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ óÿ óÿ óÿ“ óÿ°óÿ°óÿ°óÿ°óÿ óÿ óÿ óÿ óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ°óÿ‰óÿ E C E E @ @ @( @( @( @( @( @( @( @( @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ H H H H H H H( H( H H H H H H H H H H H H p 0 H @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ À @ À @ À @ @ p p @ @ @ @ @ @ H H @ @ @ @ @ @ @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @, @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @, @( @( @, @, @, @, @, @, @, @, @, @, @, @, @, H H( H H H H H( H H H H H H H H H H H H H H H H H H( H( H H( H( H H H H( H( H( H( H H H H H H H( H( H( H( H H H H( H H H H H H( H( H( H( H( H( H H H H H( H( H( H( H( H( H H H H H H H, H, H, H, H, H, H, H @ @ @( @( @ @( @( @( @( @( @( @ @ @ @ @ @ @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @( @ @( @ @ @( @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @( @( @ @ @ @ @ @ @ @ @( @ @ @ @( @ @ @ @ @ @ @( @( @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @( @( @( @ @ @ @ @ @( @( @( @( @ @ @ @ @( @( @ @ @ @( @ @( @( @( @( @( @( @( @( @( @( @( @( @ @ @( @( @( @( @( @( @ @ @ @( @( @( @( @( @ @( @ @( @ @ @ @ @ @ @ @ @ @ @ @ @ @ @( @( @( @( @ @ @ @ @ @ @ @ @ @ @( @( @ @ @ @ @ @ @ @ @ @ @( @( @( @( @( @( @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @F €F @ @ @ @ @ @ @ @ @ ÀF @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @( H @( @( @( @( @ @ @( @ @ @ @ H @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ H @( @( @( @( @ @ @ @ @ H @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ H @ @ @ @( @( @( @( @ @ @ @ @ @ @ @ @ @ @ @ H H H H @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ €B ÀB @ @ C H @ @ @ @ @ @ @ @ @C @ @ €C ÀC @ @ @ @ @ @ @ @ @ @ @ @ @ 0 @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ H D @D €D @ @ @ @ @ @ @ ° ° ° ° ° ° ° ° ° ° ° ° ° ° ° ° @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ € € @ H @ ÀD E € € @ H @ @E @ @ @ @ @ @ @ @ @ €E ÀM @ @ @ @ @ @ @ H @ H H H F @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ @ 0 @ @ @ @ 0 @ @ @ @ 0 @ @ @ @ 0 @ @ @ @ 0 @ @ @ @ 0 @ @ @ @ 0 @ @ @ @ 0 € € € € € € € € € € € € € € € € @ @ 0 p ˆ H @H @p @H @H @ @ @ @ @ @ @ @ @ @ @ €À ( € € 0 8 8 8 8 8 8 8 8 ÀH ÀH @ @ I @q € À@ À@ À@ À@ @ @ @ @ @ @ @ @ ˆ ˆ ˆ ˆ ° ° ( ˆ €A ÀA B @B PÀòÿ5ÀòÿPÀòÿPÀòÿPÀòÿpÀòÿ€Àòÿ5Àòÿ5Àòÿ5ÀòÿPÀòÿ5Àòÿ5Àòÿ(ÀòÿPÀòÿ˜Àòÿ5ÀòÿPÀòÿ`ÀòÿPÀòÿ5ÀòÿÒòÿÌÑòÿÌÑòÿÒòÿÌÑòÿ$ÒòÿtÒòÿÌÑòÿÌÑòÿüÐòÿdêòÿ‰èòÿdêòÿdêòÿdêòÿÀìòÿìòÿ}ìòÿiìòÿ<ìòÿdêòÿìòÿóëòÿ‰èòÿdêòÿÓìòÿKëòÿdêòÿ)ëòÿ‘êòÿ‰èòÿdêòÿdêòÿdêòÿdêòÿdêòÿdêòÿdêòÿdêòÿdêòÿdêòÿdêòÿdêòÿdêòÿdêòÿØìòÿÌìòÿ¶ìòÿ™ìòÿƒìòÿØìòÿbìòÿKðòÿíòÿãîòÿ¢îòÿ¬îòÿïòÿ ïòÿmðòÿðòÿ±ðòÿ¬îòÿÑðòÿ-ñòÿíòÿíòÿ òòÿbñòÿËîòÿ@ñòÿ³ïòÿíòÿ¬îòÿ¬îòÿ¬îòÿ¬îòÿ¬îòÿ¬îòÿ¬îòÿ¬îòÿ¬îòÿ¬îòÿ¬îòÿ¬îòÿ¬îòÿ¬îòÿ?òòÿ0òòÿòòÿ÷ñòÿáñòÿ?òòÿ†ñòÿ¸÷òÿ¤÷òÿ†÷òÿR÷òÿ4÷òÿ¸÷òÿ½öòÿØúòÿÓýòÿØúòÿûòÿ@ûòÿØúòÿØúòÿûòÿØúòÿ±ûòÿ1ýòÿØúòÿmýòÿùòÿØúòÿØúòÿÞûòÿØúòÿ†üòÿ™üòÿùòÿØúòÿØúòÿØúòÿØúòÿØúòÿØúòÿØúòÿØúòÿØúòÿØúòÿØúòÿØúòÿØúòÿØúòÿÊÿòÿHÿòÿ/ÿòÿ ÿòÿòþòÿÊÿòÿôüòÿ ÿòÿÇþòÿ®þòÿŠþòÿqþòÿ ÿòÿMýòÿ‹ÿòÿuÿòÿ\ÿòÿ8ÿòÿ ÿòÿ‹ÿòÿ—ýòÿóÿXóÿ…óÿØóÿ óÿóÿØóÿ¸óÿóóÿ#óÿˆóÿ óÿúóÿXóÿ‚óÿXóÿKóÿ óÿB óÿ\ óÿXóÿþ óÿ/ óÿœ óÿ¿ óÿ óÿ@ óÿp óÿ¡ óÿp óÿæ óÿyóÿ,óÿóÿ²óÿ‹ óÿ‹ óÿÌ óÿŒóÿ‹ óÿ‹ óÿ‹ óÿ‹ óÿ‹ óÿ‹ óÿÈóÿ7 óÿ‹ óÿ‹ óÿ–óÿ8óÿ¥óÿŒóÿhóÿRóÿ8óÿáóÿ,óÿ¯óÿ–óÿ óÿÊóÿ,óÿ¾óÿ óÿkóÿRóÿ.óÿóÿ óÿP óÿëóÿÖóÿóÿâóÿÀóÿëóÿ`óÿïóÿ}óÿ-óÿ¨óÿ’óÿïóÿ‰óÿhóÿ¦óÿóÿióÿPóÿhóÿ€óÿ]óÿNóÿ5óÿóÿøóÿ]óÿWóÿ¹óÿªóÿ’óÿvóÿaóÿ¹óÿóÿV óÿ óÿ% óÿ´ óÿ@ óÿ@ óÿ0 óÿ0 óÿ›#óÿ§ óÿ¹#óÿO"óÿ$!óÿ¬+óÿL óÿL óÿû'óÿŒ*óÿ+óÿ*óÿ%*óÿ[*óÿq*óÿ¥'óÿ+óÿY+óÿL óÿY(óÿL óÿg)óÿf+óÿˆ+óÿ 'óÿÜ óÿÜ óÿ*$óÿ^3óÿ*$óÿu1óÿa1óÿÜ óÿÜ óÿ?1óÿ*$óÿ $óÿà/óÿº/óÿA.óÿ0.óÿ-óÿh-óÿU-óÿ,óÿÜ óÿÜ óÿÜ óÿÜ óÿÜ óÿÜ óÿÜ óÿÜ óÿ,1óÿô/óÿ&óÿ&óÿ*3óÿ´9óÿ›9óÿ€9óÿq9óÿ*3óÿL9óÿ3óÿ“:óÿw:óÿU:óÿC:óÿ3óÿ§9óÿò2óÿå9óÿ°9óÿ :óÿý9óÿò2óÿô9óÿÖ2óÿ`9óÿG9óÿ,9óÿ 9óÿÖ2óÿø8óÿ$Aóÿ.Aóÿ*óÿ.Aóÿ.Aóÿ.Aóÿ.Aóÿ.Aóÿ.Aóÿ.Aóÿ.Aóÿ.AóÿLAóÿ.Aóÿ.Aóÿ.Aóÿ.Aóÿ.Aóÿ.Aóÿ.Aóÿ.Aóÿ.Aóÿ.Aóÿ.Aóÿ.Aóÿ.Aóÿ.Aóÿ.AóÿBAóÿ.Aóÿ.Aóÿ.Aóÿ.Aóÿ.Aóÿ.Aóÿ.Aóÿ.Aóÿ.Aóÿ™2óÿintel_pt_calc_expected_tsc intel_pt_synth_event intel_pt_setup_time_ranges intel_pt_process_auxtrace_info intel_bts_synth_events PôÿÈôÿÈôÿÈôÿÈôÿÈôÿÈôÿÈôÿAôÿ_ôÿ2ôÿŒôÿ2ôÿ}ôÿnôÿ ÀÐA ð ÔA ð ÔA ð ,ôÿ ,ôÿ ,ôÿ -ôÿ .ôÿP-ôÿÀ-ôÿ .ôÿð.ôÿ -ôÿÅ3ôÿ-3ôÿ-3ôÿ-3ôÿ¹3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ3ôÿ-3ôÿ-3ôÿ-3ôÿ¡3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ•3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿŒ3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ-3ôÿ3ôÿá5ôÿ 7ôÿ78ôÿÀ7ôÿß7ôÿÎ7ôÿ.8ôÿ†7ôÿ 7ôÿ 7ôÿ s390_cpumsf_make_event s390_cpumsf_run_decoder ¦¿ôÿ¥Àôÿ›Àôÿ‘Àôÿ‡Àôÿ}ÀôÿsÀôÿiÀôÿ_Àôÿ¯ÀôÿÀôÿпôÿÆ¿ôÿ¬¾ôÿ¥¾ôÿž¾ôÿ—¾ôÿ¾ôÿ‰¾ôÿ‚¾ôÿY¾ôÿȾôÿÁ¾ôÿº¾ôÿ³¾ôÿ–¿ôÿ!¾ôÿϾôÿ¿¿ôÿ Y ! ! " * & ! " # # " ' $ ( # $ + & , * # $ - 3 0 3 . ' + ( 0 1 . 2 1 6 , - . 2 7 9 ; < 7 = > < ; ? 6 @ A C B > = @ 9 C D E D E G H A B ? H I J K L I N G O P R Q S U V U K S L J Q P W X N T O R M F V : 8 5 4 / ) % X W [ [ \ \ Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z " ! # % % ! ! ! ! & % ' ! ) $ ( ! ! ! * % % . ! + ! ! % ! , " $ # - $ ! / ! ! 0 ! 1 ! 4 $ ! ! ! 0 ; . 2 5 3 ! ! ! ! 9 ! 6 7 $ : ! ! ! ! = ! ! @ ? ! < ! ! ! ! B A D > G ! ! H I ! ! E F C K ! ! ! ! L ! J ! ! ! ! ! ! ! V N U O M S R ! ! P ! Q T ! ! W ! 8 ! ! 8 ! ! Y X ! ! Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z [ Z Z Z Z Z Z Z Z \ Z \ \ Z Z Z Z \ \ \ \ \ \ Z [ \ \ Z \ \ \ \ \ \ \ \ \ \ \ \ \ Z \ \ \ \ \ \ \ \ Z \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ \ Z Z · ¸ ¸ ¸ ¸ ¸ ¸ ¸ ¸ ¸ ¸ ¸ ¢ ¸ ¸ $ ¸ # ' ( ¸ ¡ 1 6 4 > E š 2 ; = ™ / @ B F P ž N O Q G — – S X › Y ” Z [ ] ^ a c d f e l m ’ p q v w x y ‘ { } ~ € Ž ‚ ƒ ‹ Œ ) ¸ ¯ ° !"#$%&'() àÒôÿàÒôÿ3Þôÿ€ÝôÿàÒôÿÄ×ôÿ‚ßôÿ¢ØôÿOØôÿ àôÿ_Þôÿ ÜôÿzÛôÿÛôÿ”Úôÿ)Úôÿ¾ÙôÿSÙôÿÔØôÿïÞôÿâÜôÿÌÜôÿúßôÿÕßôÿ°ßôÿÄ×ôÿ !!!!!!!!!!!!!!!!!!!!! !! !!! !!!!!!!!!!! !!! !" 567;ÿ ÿÿÿÿÿÿÿÿÿÿ ÿÿÿÿ ÿÿÿÿ ÿÿÿ ÿÿÿ ÿÿÿ !"#$% !"*+,-./01234 &') <=>?( 89: !"; !" !" 5 !" 6 !" 7 !" @ !" A !" B !" !" !" ééõ÷ éÿéÿêÿîÿéÿ ' éÿ( % & . éÿ éÿ C R a éÿ9 ™ ¡ ¨ öÿöÿìÿìÿéÿéÿéÿ éÿéÿéÿ p ~ Œ éÿéÿéÿéÿ cond_broadcast cond_signal cond_wait cond_destroy __cond_init mutex_trylock mutex_unlock mutex_lock mutex_destroy __mutex_init populate_sdt_note dso__load_sym_internal symsrc__init filename__read_debuglink sysfs__read_build_id elf_read_build_id read_build_id dso__synthesize_plt_symbols ô£öÿü¢öÿ4£öÿ´£öÿü¢öÿü¢öÿü¢öÿü¢öÿÔ£öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿ £öÿ £öÿ ¤öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿ,¤öÿü¢öÿT£öÿ4£öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿt£öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿü¢öÿ”£öÿxÌöÿXÌöÿ8ÌöÿpËöÿÌöÿøËöÿpËöÿpËöÿpËöÿpËöÿpËöÿpËöÿpËöÿpËöÿpËöÿpËöÿpËöÿpËöÿpËöÿpËöÿpËöÿpËöÿpËöÿpËöÿpËöÿpËöÿØËöÿ P ÷ÿ8 ÷ÿ€÷ÿ÷ÿ° ÷ÿˆ ÷ÿø÷ÿØ÷ÿP ÷ÿ` ÷ÿ` ÷ÿ°÷ÿ` ÷ÿ` ÷ÿ` ÷ÿˆ ÷ÿset_table_handlers python_process_general_event python_process_brstacksym python_process_brstack get_sample_value_as_tuple set_sample_read_in_dict get_perf_sample_dict python_process_callchain define_field define_value python_process_tracepoint process_stat stat__interval python_process_stat_interval handler_call_die tuple_new ÂG÷ÿH÷ÿóG÷ÿH÷ÿH÷ÿüG÷ÿ#H÷ÿdH÷ÿ[H÷ÿRH÷ÿIH÷ÿ@H÷ÿœM÷ÿtM÷ÿtL÷ÿtL÷ÿtL÷ÿtL÷ÿtL÷ÿ,M÷ÿtL÷ÿtL÷ÿtL÷ÿtL÷ÿtL÷ÿtL÷ÿtL÷ÿtL÷ÿtL÷ÿtL÷ÿtL÷ÿìL÷ÿtL÷ÿtL÷ÿtL÷ÿtL÷ÿtL÷ÿtL÷ÿÌL÷ÿÌL÷ÿÌL÷ÿtL÷ÿÌL÷ÿtL÷ÿtL÷ÿÌL÷ÿÌL÷ÿtL÷ÿôM÷ÿtL÷ÿtL÷ÿtL÷ÿtL÷ÿtL÷ÿtL÷ÿÌL÷ÿtL÷ÿtL÷ÿÔM÷ÿtL÷ÿtL÷ÿtL÷ÿÌL÷ÿ¼M÷ÿ jit_add_pid ÿÿÿÿ ÿÿÿÿûò perf_env__add_bpf_info perf_event__synthesize_one_bpf_prog perf_event__synthesize_bpf_events get_bpf_prog_info_linear intel_pt_track_switches intel_pt_find_snapshot intel_bts_find_snapshot € € þ ü £ Q £ Ñ £ € / F £ÿÿÿÿÿÿ / Fÿÿÿÿÿÿ - M m Í 1 Q q ‘ Ñ ! A a Á = ] } Ý C C ™ ™ @ ™ ™ ™ @ ™ ™ ™! ™" ƒ Y s s s ÿ ÿ s€À ÿ ÿ €À û ÿþ ÿ ÿÿþ ÿÿ ÿÿÿþ ÿÿÿ ÿÿÿÿþ ÿÿÿÿ ÿÿÿÿÿþ ÿÿÿÿÿ ÿÿÿÿÿÿþ ÿÿÿÿÿ € ÿÿÿÿÿÿÿþ ÿÿÿÿÿÿ? @ ÿÿÿÿÿÿÿÿþ ÿÿÿÿÿÿÿ ÿÿÿÿÿÿÿÿÿ ÿÿÿÿÿÿÿÿ È ó ó ó ‚‚‚‚‚‚‚‚ ‚‚‚‚‚‚‚‚ ‚‚‚‚‚‚‚‚ # È 2 ’ ² b â   Âÿ ÿ " " "€4 €4 " V V ¢ ¢ ¢ÿÿÿÿÿ ÿÿÿÿÿ c c€ c cŸ ü ü ü ü 3 ³ 3 ³ ! Ÿÿ ! ÿ S " S? " ? bp_2 bp_1 v Á ðùøÿàúøÿ°úøÿ ùøÿPùøÿ@úøÿ`úøÿ Äùÿðùÿðùÿðùÿxùÿðùÿðùÿðùÿðùÿðùÿi ùÿðùÿðùÿðùÿ>ùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿxùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿUùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿxùÿðùÿxùÿ5ùÿðùÿðùÿðùÿðùÿÛùÿðùÿðùÿðùÿ`ùÿðùÿÀùÿðùÿðùÿðùÿðùÿ¢ùÿ‹ùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿðùÿ¼ùÿùùÿðùÿðùÿ7ùÿðùÿ ùÿðùÿ»ùÿ¬ùÿRùÿðùÿ=ùÿ¥ùÿ¼ùÿxùÿ…ùÿØùÿ·ùÿìùÿùÿùÿùÿ ùÿùÿùÿùÿùÿùÿšùÿùÿùÿùÿfùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿ ùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿ}ùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿ ùÿùÿ ùÿ]ùÿùÿùÿùÿùÿùÿùÿùÿùÿˆùÿùÿèùÿùÿùÿùÿùÿÊùÿ³ùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿùÿäùÿ!ùÿùÿùÿ_ùÿùÿHùÿùÿãùÿÔùÿzùÿùÿeùÿÍùÿäùÿ ùÿùÿ ùÿßùÿùÿàùÿàùÿàùÿÈùÿàùÿàùÿàùÿàùÿàùÿ°ùÿàùÿàùÿàùÿðùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿÈùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿW ùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿÈùÿàùÿÈùÿ‚ùÿàùÿàùÿàùÿàùÿ(ùÿàùÿàùÿàùÿ°ùÿàùÿ ùÿàùÿàùÿàùÿàùÿïùÿØùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿàùÿ ùÿFùÿàùÿàùÿ„ùÿàùÿhùÿàùÿùÿùùÿŸùÿàùÿŠùÿòùÿ ùÿÈùÿÒùÿ%ùÿùÿ 8…ùÿЄùÿ¸„ùÿèƒùÿèƒùÿH„ùÿèƒùÿèƒùÿèƒùÿèƒùÿèƒùÿèƒùÿèƒùÿèƒùÿèƒùÿèƒùÿèƒùÿèƒùÿèƒùÿèƒùÿèƒùÿèƒùÿèƒùÿèƒùÿèƒùÿèƒùÿèƒùÿèƒùÿèƒùÿèƒùÿèƒùÿèƒùÿ„ùÿèƒùÿ5„ùÿ>‰ùÿÚˆùÿȈùÿ\ƒùÿ\ƒùÿ_ˆùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿ\ƒùÿå†ùÿ\ƒùÿ‡ùÿ¡ùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ”ùÿ`Žùÿ`Žùÿ`ŽùÿÈŽùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ “ùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`ŽùÿV“ùÿxŽùÿxŽùÿxŽùÿxŽùÿxŽùÿxŽùÿxŽùÿxŽùÿxŽùÿxŽùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿè’ùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`ŽùÿJ“ùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ°˜ùÿ`Žùÿ`Žùÿ`Žùÿp–ùÿ`Žùÿ`Žùÿò•ùÿ`Žùÿ`Žùÿº•ùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ •ùÿ`Žùÿ`Žùÿ•ùÿ`Žùÿ¦”ùÿ`Žùÿè’ùÿŠ”ùÿ`Žùÿ_”ùÿ`ŽùÿÈŽùÿ`Žùÿ`Žùÿ`Žùÿ¡ùÿ'”ùÿù“ùÿÞ“ùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ`Žùÿ¾“ùÿ q Quit h/?/F1 Show this window UP/DOWN/PGUP PGDN/SPACE Navigate q/ESC/CTRL+C Exit browser or go back to previous screen For multiple event sessions: TAB/UNTAB Switch events For symbolic views (--sort has sym): ENTER Zoom into DSO/Threads & Annotate current symbol ESC Zoom out + Expand/Collapse one callchain level a Annotate current symbol C Collapse all callchains d Zoom into current DSO e Expand/Collapse main entry callchains E Expand all callchains F Toggle percentage of filtered entries H Display column headers k Zoom into the kernel map L Change percent limit m Display context menu S Zoom into current Processor Socket P Print histograms to perf.hist.N t Zoom into current Thread V Verbose (DSO names in callchains, etc) z Toggle zeroing of samples f Enable/Disable events / Filter symbol by name h/?/F1 Show this window UP/DOWN/PGUP PGDN/SPACE Navigate q/ESC/CTRL+C Exit browser or go back to previous screen For multiple event sessions: TAB/UNTAB Switch events For symbolic views (--sort has sym): ENTER Zoom into DSO/Threads & Annotate current symbol ESC Zoom out + Expand/Collapse one callchain level a Annotate current symbol C Collapse all callchains d Zoom into current DSO e Expand/Collapse main entry callchains E Expand all callchains F Toggle percentage of filtered entries H Display column headers k Zoom into the kernel map L Change percent limit m Display context menu S Zoom into current Processor Socket i Show header information P Print histograms to perf.hist.N r Run available scripts s Switch to another data file in PWD t Zoom into current Thread V Verbose (DSO names in callchains, etc) / Filter symbol by name 0-9 Sort by event n in group h/?/F1 Show this window UP/DOWN/PGUP PGDN/SPACE LEFT/RIGHT Navigate q/ESC/CTRL+C Exit browser Usage: %14s: %s # Running %s/%s benchmark... # Running '%s/%s' benchmark: --help Unknown collection: '%s' default|simple repeat sched Scheduler and IPC benchmarks System call benchmarks Memory access benchmarks futex Futex stressing benchmarks epoll Epoll stressing benchmarks internals Perf-internals benchmarks Breakpoint benchmarks uprobe uprobe benchmarks All benchmarks trace_printk enable Run all breakpoint benchmarks kallsyms-parse Benchmark kallsyms parsing inject-build-id Benchmark build-id injection evlist-open-close pmu-scan Run all futex benchmarks wake-parallel lock-pi memcpy find_bit basic getpgid Benchmark for fork(2) calls execve Benchmark for execve(2) calls Run all syscall benchmarks messaging seccomp-notify Run all scheduler benchmarks Benchmark for NUMA workloads Run all NUMA benchmarks %10d %10d %10d %*s%s %s %*s} Annotate data type stats: no_sym %10d : %s no_insn no_insn_ops no_mem_ops no_reg no_dbginfo no_cuinfo no_var no_typeinfo invalid_size bad_offset Instruction Annotate %s stats Bad Good %-10s: %5s %5s %-10s: %5d %5d struct union event[%d] = %s %*s %10s %10s %s hist_entry__gtk_annotate GTK browser not found! dso,type input input file name dsos dso[,dso...] symbol to annotate don't complain, do it quiet dump-raw-trace dump raw trace in ASCII tui Use the TUI interface stdio Use the stdio interface stdio2 ignore-vmlinux vmlinux pathname print-line full-paths skip-missing list of cpus to profile symfs asm-raw disassembler-style disassembler style prefix-strip Enable symbol demangling demangle-kernel show-total-period show-nr-samples stdio-color always percent-type local-period percent data-type type-stat insn-stat The %s data has no samples! perf_gtk__show_annotations perf annotate [<options>] HOME %s/.perfconfig system Error: takes no arguments %s.%s=%s %s: strdup failed invalid config variable: %s Failed to add '%s=%s' %s = %s show current config variables use system config file use user config file %%%d.2f%%%% %s/%d diff.order diff.compute delta delta-abs wdiff Invalid compute method: %s ± %s%5.1f%% %s %6.2f%% %+4.2F%% %14.6F %.0F / %.0F (%lu * %ld) - (%lu * %ld) [%s -> %s] %4ld [%7lx -> %7lx] %4ld %%%d.6f %%14ld %%%+d.2f%%%% perf.data.host perf.data.guest Order option out of limit. Failed to open %s srcline,symbol,dso Memory allocation failed Invalid time string Failed to process %s %s# Event '%s' # # Data files: # [%d] %s %s (Baseline) perf.data.old baseline-only Show period values. formula Show formula. cycles-hist kallsyms pathname comms comm[,comm...] symbol[,symbol...] only consider these symbols sort key[,key2...] field-separator Specify compute sorting. relative|absolute pid[,pid...] tid[,tid...] stream Baseline Period Base period Delta Ratio Weighted diff Formula Delta Abs stddev/Hist Input file name Show the sample frequency Show all event attr details Show event group information trace-fields Show tracepoint fields perf evlist [<options>] nosleep-time noirqs irq-info cannot get tracing file: %s failed to allocate cpu mask tracing_cpumask ftrace. ftrace.tracer function_graph Filter parse error at %td. Source: "%s" %*c available_filter_functions cannot open tracing file: %s tracing_on nop current_tracer set_ftrace_pid max_graph_depth tracing_thresh set_ftrace_filter set_ftrace_notrace set_graph_function set_graph_notrace function-fork options/%s func_stack_trace funcgraph-irqs funcgraph-proc funcgraph-abstime latency-format invalid graph depth: %d failed to set graph depth buffer_size_kb failed to set tracing thresh failed to set ftrace pid s ftrace only works for %s! failed to reset ftrace trace_pipe failed to open trace_pipe can't enable tracing workload failed: %s No data found GRAPH DURATION # %14s | %10s | %-*s | %s tracer is used func Trace on existing process id Be more verbose all-cpus List of cpus to monitor [FILTER] notrace-funcs Do not trace given functions func-opts nograph-funcs graph-opts Trace children processes use-nsec Use nano-second histogram help.format web unrecognized help format '%s' man.viewer man. .path woman konqueror .cmd emacsclient kfmclient failed to exec '%s': %s Failed to start emacsclient. (woman "%s") -e DISPLAY man:%s(1) newTab -c /bin/sh '%s': unknown man viewer. %-*s print all available commands show man page show manual in web browser show info page buildid-list bench timechart kmem inject Usage: %s perf commands usage: %s %s perf-%s PERF_MAN_VIEWER MANPATH share/man %s:%s Unable to setup man path share/info INFOPATH perfman share/doc/perf-doc %s/perf.html %s/%s.html help.browser web--browse %s %16lx %16lx with-hits Show only DSOs with hits Show current kernel build id kernel-maps be more verbose perf buildid-list [<options>] buildid-cache.debuginfod [kernel.kcore] %s/%s/modules same kcore found in %s %s/%s/%s/%s file list file(s) to add kcore file to add file(s) to remove purge purge-all purge all cached files list all cached files file(s) to update debuginfod urls target-ns -l is exclusive. Failed to get buildids: -%d %s already in the cache Couldn't add %s: %s %s wasn't in the cache Couldn't remove %s: %s Purging %s: %s Updating %s %s: %s Couldn't update %s: %s Couldn't add %s Ok Purged all: %s Removing %s (%s): %s Removing %s %s: %s Adding %s %s: %s Couldn't read /proc/kallsyms %s: not found [ %*s %s%.*s %s. Unit: %s %s Unit: %s %s: %s OR %s default_core Metric Groups: Metrics: %s: [%s] \n %s{ "MetricGroup": "%S" %s "MetricName": "%S" %s "MetricExpr": "%S" %s "MetricThreshold": "%S" %s "ScaleUnit": "%S" %s "BriefDescription": "%S" %s "PublicDescription": "%S" "Unit": "%S" %s "Topic": "%S" %s "EventName": "%S" %s "EventAlias": "%S" %s "EventType": "%S" %s "Deprecated": "%S" %s "Encoding": "%S" raw-dump Dump raw events long-desc output file name deprecated Print deprecated events. cputype PMU name Enable debugging output hwcache metricgroup metricgroups *%s* threads_spec: %s record.build-id no-cache record.call-graph call-graph.record-mode record.aio record.debuginfod Invalid synth option: %s Couldn't synthesize cpu map. callchain: type %s callchain: disabled Failed to allocate CPUs mask Failed to init cpu mask Failed to allocate full mask Empty maps mask: %s Empty affinity mask: %s Intersecting maps mask: %s thread_masks[%d]: nr_threads: %d [ perf record: Dump %s.%s ] .<timestamp> %s/proc/kcore Couldn't run the workload! failed to mmap with %d (%s) %s/proc ERROR: Failed to copy kcore Failed to start threads: %s threads[%d]: sent %s Events disabled Events enabled perf record has started Failed to switch to new file written=%lu read LOST count failed (%lu samples) cycles:P cycles:Pu No such process no BUILD_BPF_SKEL=1 off-cpu switch-output Failed to allocate NUMA spec threads_spec[%d]: %s maps mask: %s affinity mask: %s nr_cblocks: %d mmap flush: %d comp level: %d DWARF LBR event filter exclude-perf realtime no-buffering list of cpus to monitor event period to sample no-inherit tail-synthesize use overwrite mode no-bpf-event do not record bpf events strict-freq freq or 'max' profile at this frequency mmap-pages pages[,pages] mmap-flush number enables call-graph recording record_mode[,record_size] per thread counts Record the sample addresses code-page-size Record the sample cpu sample-identifier Record the sample identifier Record the sample timestamps Record the sample period no-samples don't sample no-buildid-cache no-buildid copy /proc/kcore user to profile branch-any branch any sample any taken branches branch-filter branch filter mask branch stack filter modes per-thread use per-thread mmaps intr-regs any register user-regs running-time aux-sample sample AUX area namespaces Record namespaces events all-cgroups Record cgroup events Record context switch events kernel-callchains collect kernel callchains user-callchains collect user callchains buildid-mmap Record build-id in map events timestamp-filename timestamp-boundary switch-output-event switch output event switch-max-files dry-run Parse options then exit node|cpu max-size num-thread-synthesize no|all|task|mmap|cgroup Enable off-cpu analysis switch_output_trigger auxtrace_snapshot_trigger undefined package UNDEFINED time quantum cannot be 0 %8d %8d %8d |%*s report.group report.percent-limit report.children report.queue-size report.sort_order report.skip-empty disable-order total-cycles show-on-off-events switch-off switch-on time-quantum time (ms|us|ns|s) socket-filter stitch-lbr show-ref-call-graph full-source-path branch-history branch-stack group-sort-idx show-info hide-unresolved column-widths width[,width...] symbol-filter regex inverted max-stack exclude-other parent showcpuutilization show-cpu-utilization header-only pretty perf report [<options>] normal sort by key(s): Display event stats Display recorded tasks Show data header. Show only data header. key[,keys...] alias for inverted call graph ignore-callees Disable symbol demangling mem access profile Show entries in a hierarchy Show inline function Show times in nanosecs Disable raw trace ordering ipc ipc_lbr ipc_null failed to set cpu bitmap arm_spe failed to process sample # %8s %8s %8s %s Merging related events... failed to process hist entry Sorting events for output... share/doc/perf-tip evlist__gtk_browse_hists # Samples: %lu%c of event%s '%s' (time slices: %s) call-graph=no , show reference callgraph # Total weight : %lu # Sort order : %s # Event count (approx.): %lu # Processor Socket: %d # # (%s) # failed to read counter %s failed to process counter %s cannot build %s map stats double allocation failed to write stat event %s: %d: %lu %lu %lu cannot allocate aggr counts no-aggr per-node per-core per-cache cache level per-die per-socket Perf session creation failed disable CPU count aggregation log-fd failed to create output file # started on %s Failed opening logfd interval-clear duration_time failed to setup -r option Missing transaction metrics devices/cpu/freeze_on_smi Failed to set freeze_on_smi. Missing smi metrics stalled-cycles-frontend stalled-cycles-backend Default for-each-cgroup %s: %s interval-count timeout must be >= 10ms. failed to prepare workload reopening weak %s Workload failed: %s failed to parse CPUs map perf stat report [<options>] perf stat record [<options>] none unset detailed hybrid-merge json-output print counts in JSON format expand events for each cgroup append append to the output file pre post interval-print aggregate counts per thread metric-only metric-no-group metric-no-merge metric-no-threshold topdown measure top-down statistics td-level smi-cost measure SMI cost metric/metric group list percore-show-thread hybrid cpu type iostat %s: failed to process events [unknown] modules Can't parse sample, err = %d top.call-graph top.children Couldn't annotate %s: %s perf-top-UI yes [H[2J %-*.*s [31m Showing %s for %s Events Pcnt (>=%d%%) Available events: Mapped keys: [S] stop annotation. [qQ] quit. Enter display delay Enter display entries (lines) Enter details event counter %d %s exiting. Enter details symbol Sorry, %s is not active. hide_user_symbols sym-annotate symbol name count-filter dump-symtab number of mmap data pages hide_kernel_symbols hide kernel symbols zero history across updates display this many functions hide user symbols perf top [<options>] Failed to mmap with %d (%s) xed -F insn: -A -64 | less xed -F insn: -A -64 description: args: ENA BPF output: %17s %04x: %02x Invalid field requested. crewp cewp |%-8d %.*s +insn,-event,-period +disasm,-event,-period Only accept raw|disasm i0nse record -R DATA_SRC WEIGHT IREGS UREGS PHYS_ADDR DATA_PAGE_SIZE CODE_PAGE_SIZE WEIGHT_STRUCT cannot resolve %lx-%lx %+d ABORT INTX MISPRED PRED %016lx %-30s ilen: %d #%s%s%s%s %d cycles [%d] %.2f IPC /%c/%c/%c/%d/%s/%s :-1 VM:%5d VCPU:%03d %8.8s %16s %7d/%-7d %7d %3d [%03d] disabled %F %H:%M:%S %s.%09lu %s.%06lu %5lu.%09llu: %12s: metric: ABI:%lu %5s:0x%lx %s.%s.dump %s/scripts %s/%s/bin -report %-36s %s %s/scripts/%s/%s invalid language specifier invalid script extension %-42s [%s] %d: %lx-%lx patching up to %lx-%lx %016lx %s ilen: %d ... not reaching sample ... ilen: %d insn: vmentry jcc iret sysret hw int tx abrt tr strt vmexit tr end (%s%s%s) tr end %-7s%6s tr strt %-7s%6s %-15s%6s via unknown PFA VMXQ UINTR UIRET SMI RSM SIPI VMEXIT VMEXIT_INTR %10lu %*s: %-21s ) %*s%s %*s%16lx IPC: %u.%02u (%lu/%lu) IP: %u payload: %#lx %s hints: %#x extensions: %#x IP: %u cbr: %2u freq: %4u MHz (%3u%%) psb offs: %#lx VMXR cfe: %s IP: %d vector: %u cfe: %u IP: %d vector: %u %s: %#lx EVD_%u: %#lx IFLAG: %d->%d %s branch %16lx %s %16lu %16u BPF string: %17s "%s" top. %s/bin/%s-record dump-unsorted-raw-trace list available scripts list-dlfilters list available dlfilters gen-script dlfilter filter .so file name dlarg filter argument debug-mode hide-call-graph addr-range insn-trace raw|disasm call-trace Decode calls from itrace call-ret-trace graph-function stop-bt reltime deltatime show-kernel-path show-task-events show-mmap-events Show the mmap events show-switch-events show-namespace-events show-cgroup-events show-lost-events show-round-events show-bpf-events show-text-poke-events per-event-dump max-blocks guestmount guestvmlinux file saving guest os vmlinux guestkallsyms guestmodules guest-code perf script [<options>] failed to create pipe failed to fork -a -q -o x86_64 i386 failed to open file failed to stat file perf-script Misordered timestamps: %lu perf script stopped dsoff iregs uregs brstack brstacksym data_src bpf-output callindent brstackinsn brstackoff phys_addr misc tod code_page_size brstackinsnlen machine_pid vcpu Failed to allocate kvm info Failed to look up CPU type CPU %s is not supported. %s.%06ld 00:00:00.000000 Analyze events for all VMs, pid(s) %s, all VCPUs: VCPU %d: Samples %10s Samples% Time% Min Time %11s Max Time Avg time %10llu %8.2f%% %9.2fus %9.2fus ( +-%7.2f%% ) Lost events: %lu %s: Not enough memory %.2F%% Invalid field key: '%s' UNKNOWN -m 1024 sort-key report event display Output file name Collect guest os data Collect host os data perf.data.kvm # Available commands: record: record kvm events vcpu id to report use the stdio interface Invalid vcpu:%d. ev_name max_t min_t mean_t Unsupported sort key: %s kvm record Sorting... ? - help live timerfd_create failed timerfd_settime failed: %d Failed to parse sample Failed to enqueue sample: %d Failed to read timer fd: %d Missed timer beats: %lu percent_sample Sample% percent_time Mean Time (ns) Min Time (ns) Max Time (ns) Event name [vdso] CPU %u/KVM Invalid VCPU %u //anon /dev/zero /anon_hugepage [stack /SYSV [heap] no build_id found for %s Bad id_hdr_size %u Bad event size %u Bad raw event size %u No evsel for id %lu Bad id sample size %d Bad new event size %u Failed to add guest attr. Failed to find guest id %lu known-build-ids sched-stat jit vm-time-correlation guest-data perf inject [<options>] sched:sched_switch sched:sched_process_exit sched:sched_stat_ Guest data has no sample IDs Failed to flush guest events Failed to copy guest kcore %d%s%d%s0x%lx%s0x%lx%s %lu%s0x%lx%s%s:%s %5lu%s0x%06lx%s%s:%s ??? 0x%016lx%s ldlat --mem-mode dump-raw-samples dump raw samples in ASCII collect only user level data -W --phys-data --data-page-size --all-user --all-kernel -C calling: record # PID, TID, IP, ADDR, PHYS ADDR, DATA PAGE SIZE, LOCAL WEIGHT, DSRC, SYMBOL -n ,phys_daddr ,data_page_size store You must specify --to-json. Unknown command: %s to-json Convert to JSON format Convert all events perf data convert [<options>] perf version %s dwarf %22s: [ %-3s [32m HAVE_DWARF_SUPPORT # %s dwarf_getlocations syscall_table HAVE_SYSCALL_TABLE_SUPPORT libbfd HAVE_LIBBFD_SUPPORT HAVE_DEBUGINFOD_SUPPORT HAVE_LIBELF_SUPPORT libnuma HAVE_LIBNUMA_SUPPORT numa_num_possible_cpus libperl HAVE_LIBPERL_SUPPORT libpython HAVE_LIBPYTHON_SUPPORT libslang HAVE_SLANG_SUPPORT libcrypto HAVE_LIBCRYPTO_SUPPORT libunwind HAVE_LIBUNWIND_SUPPORT libdw-dwarf-unwind zlib HAVE_ZLIB_SUPPORT lzma HAVE_LZMA_SUPPORT get_cpuid HAVE_AUXTRACE_SUPPORT HAVE_LIBBPF_SUPPORT HAVE_AIO_SUPPORT zstd HAVE_ZSTD_SUPPORT libpfm4 HAVE_LIBPFM libtraceevent HAVE_LIBTRACEEVENT bpf_skeletons HAVE_BPF_SKEL perf version [<options>] build-options display the build options setup mem-loads latency --sample-cpu calling: WARNING: failed to find node Cacheline 0x%lx Invalid --fields key: `%s' Unknown --fields key: `%s' WARNING: no sample cpu value %21s %2d{%2d %5.1f%% n/a %5.1f%%} %6s} %2d{ %*u %6.0f builtin-c2c.c assertion failed at %s:%d cl_srcline, dso, symbol, mean_rmt,mean_lcl, iaddr, mean_rmt_peer,mean_lcl_peer, tid, cl_num_empty, tot_hitm rmt_hitm,lcl_hitm lcl_hitm,rmt_hitm tot_peer Data address Double-Cacheline Double-CL Events the input file to process node-info full-symbols no-source show-all Show all captured HITM lines. Switch HITM output type tot,lcl,rmt,peer coalesce coalesce fields double-cl Error creating perf session arm64 tot offset,%s unrecognized sort token: %s %s%s%s%s%s%s%s%s%s%s%s%s mean_load,tot_recs,cpucnt, coalesce sort fields: %s coalesce resort fields: %s coalesce output fields: %s dcacheline Failed to initialize hists node/cpu topology bug Failed setup nodes failed to setup UI %-36s: %s failed to setup sort entries Node{cpu list} Node{cpus %peers %stores} Node{cpus %hitms %stores} Node Num cl_num_empty cl_num Index cl_idx cpucnt lcl peer mean_lcl_peer ---------- cycles ---------- rmt peer mean_rmt_peer mean_load lcl hitm mean_lcl rmt hitm mean_rmt Shared Tid Pid Rmt dram_rmt --- Load Dram ---- Lcl dram_lcl percent_stores_na L1 Miss percent_stores_l1miss ------- Store Refs ------ L1 Hit percent_stores_l1hit percent_lcl_peer -- Peer Snoop -- percent_rmt_peer LclHitm percent_lcl_hitm ----- HITM ----- RmtHitm percent_rmt_hitm percent_costly_snoop Tot Peer Total Loads tot_loads records tot_recs - RMT Load Hit -- RmtHit ld_rmthit - LLC Load Hit -- LclHit ld_lclhit ld_l2hit ld_l1hit ----- Core Load Hit ----- ld_fbhit cl_stores_na cl_stores_l1miss cl_stores_l1hit L1Miss --------- Stores -------- L1Hit Stores tot_stores cl_lcl_peer ----- Peer ----- cl_rmt_peer cl_lcl_hitm cl_rmt_hitm Remote Local ------- Load Peer ------- ------- Load Hitm ------- Code address offset_node --- Data address - Off PA cnt dcacheline_count dcacheline_node --- Cacheline ---- cl_srcline perf c2c report perf c2c {record|report} Local HITMs Remote HITMs Total HITMs Peer Snoop failed: control ack timeout ack failed: read ack %d daemon.base %s/lock failed: write failed: ftruncate failed: realpath failed: socket %s/control failed: connect failed to read signal fd failed: poll failed: base not defined failed: fdopen session- foreground Ping to specific session config file path base directory field separator stay on console failed: config not found reconfig: started failed: chdir failed: open failed: fcntl FD_CLOEXEC daemon started (pid %d) socket: %s failed: bind failed: listen failed: inotify_init config file: %s, dir: %s failed: inotify_add_watch %s/session-%s failed: asprintf failed: mkdir failed: open /dev/null failed: open session output failed: create control fifo failed: create ack fifo failed: accept failed: read daemon %d%c%s%c%s%c%s/%s %c%lu [%d:daemon] base: %s output: %s/%s lock: %s/lock up: %lu minutes %d%c%s%c%s %c%s/%s%c%s/%s [%d:%s] perf record %s base: %s control: %s/%s ack: %s/%s perf daemon is exciting %-4s %s %-4s %s (not found) failed to wait for sessions daemon exited failed: unknown command '%s' perf daemon [<options>] Invalid regex: %s %s cannot load kernel map alloc func: %s call_site bytes_req bytes_alloc %s: malloc failed kmem.default slab ... thread: %s:%d %s: memdup failed Unknown slab --sort key: '%s' Unknown page --sort key: '%s' gfp_flags migratetype pfn gfp_flags= skipping alloc function: %s unknown callsite: %lx Callsite Alloc Ptr %-34s | %s+%lx Live PFN Page kmem:mm_page_alloc kmem:mm_page_free kmem:kmalloc_node kmem:kmem_cache_alloc_node kmem:kmalloc kmem:kfree kmem:kmem_cache_alloc kmem:kmem_cache_free caller show per-callsite statistics show n lines raw-ip show raw ip instead of symbol Analyze slab allocator Analyze page allocator Show live page stat -g frag,hit,bytes bytes,hit page,order,migtype,gfp callsite,order,migtype,gfp kmem record SUMMARY (SLAB allocator) ======================== Total bytes requested: %'lu Total bytes allocated: %'lu Total bytes freed: %'lu Internal fragmentation: %f%% # GFP flags # --------- # %08x: %*s: %s %.105s SUMMARY (page allocator) Total allocation requests Total free requests Total alloc+freed requests Total alloc-only requests Total free-only requests Total allocation failures Movable Reclaimable Unmovable Order CMA/Isolated Reserved %5d %'12d %12c UNMOVABL CMA/ISLT GFP_TRANSHUGE THP GFP_TRANSHUGE_LIGHT THL GFP_HIGHUSER_MOVABLE HUM GFP_HIGHUSER HU GFP_USER GFP_KERNEL_ACCOUNT KAC GFP_KERNEL GFP_NOFS NF GFP_ATOMIC GFP_NOIO NI GFP_NOWAIT NW GFP_DMA __GFP_HIGHMEM HM GFP_DMA32 D32 __GFP_HIGH __GFP_IO __GFP_FS __GFP_NOWARN NWR __GFP_RETRY_MAYFAIL __GFP_NOFAIL __GFP_NORETRY NR __GFP_COMP __GFP_ZERO __GFP_NOMEMALLOC NMA __GFP_MEMALLOC __GFP_HARDWALL HW __GFP_THISNODE __GFP_RECLAIMABLE __GFP_MOVABLE __GFP_ACCOUNT __GFP_WRITE __GFP_RECLAIM __GFP_DIRECT_RECLAIM __GFP_KSWAPD_RECLAIM KR (s)%s:%lu Capture signal %d common_pid prev_pid prev_comm next_pid next_comm irq, softirq, workqueue Unknown --event key: `%s' Config event list: Invalid report type %d Invalid cpu bitmap Invalid time span Runtime end Runtime start Delaytime Kwork name Cpu (TYPE)NAME:NUM Unknown --sort key: `%s' Sort order: %s (w)%s (w)0x%lx vec Failed to copy symbol name Kwork Name Sorting %s ... Total Runtime Avg delay Count Max runtime start Max runtime %-*s | %-*s | %-*s | Max runtime end Max delay start Max delay Max delay end %.*s %0*d | %*.*f ms | %*lu | %*.*f ms | %*s s | %*s s | %lu %s%s INFO: use %lld atom pages Failed to zalloc kwork work %*s [%0*d] %-*s %*.*f __softirqentry_text_start __do_softirq SPID event name to profile kwork with-summary Show summary with statistics perf kwork report [<options>] perf kwork top [<options>] timehist record comm: sched, irq, softirq %%Cpu%-*d[%.*s%.*s %*.*f%%] %*s %s%*s%s %*s %*s %-*s RUNTIME %CPU %*lu %*.*f ms %s%s%s Total : %*.*f ms, %d cpus avg irq:softirq_raise irq:softirq_entry irq:softirq_exit irq:irq_handler_entry irq:irq_handler_exit semaphore spinlock rwlock rt-mutex rwlock-rt percpu-rwsem rwlock:R rwlock:W rwsem:R rwsem:W rwlock-rt:R rwlock-rt:W pcpu-sem:R pcpu-sem:W mutex-spin Unknown lock flags: %s Failed to create cgroup: %s Memory allocation failure Unknown output field: %s %*llu === output for debug === bad: %d, total: %d bad rate: %.2f %% %10s: %d h %*.2f %s %*llu %s memory allocation failed invalid BPF map length: %s invalid max stack depth: %s invalid max stack depth: %ld Cannot open %s lock record Unknown compare key: %s Thread ID %10s: comm %10d: %s %#llx: %s Unknown type of information %20s lock_addr Invalid aggregation mode: %d lockdep_addr powerpc Unknown ignore unknown symbol: %s memory allocation failure %s+%#lx lock:contention_end lock:contention_begin --synth dump thread list in perf.data combine-locks show per-thread lock stats wait_total use-bpf map-nr-entries Max number of BPF map entries stack-skip lock-addr show lock stats by address type-filter Filter specific type of locks lock-filter ADDRS/NAMES callstack-filter lock-owner lock-cgroup show lock stats by cgroup cgroup-filter CGROUPS Filter specific cgroups perf lock info [<options>] contention perf lock report [<options>] lock:lock_acquire lock:lock_acquired lock:lock_contended lock:lock_release --call-graph fp,8 # output: %s%s %s%s %s stacktrace %s%s %s%s %s %10s %s %16s %s %d%s %s %llx%s %s%s %s %s %#lx %s %10s %s %10d %s %016llx %s (%s) %#lx %s # debug: total=%d%s bad=%d %s bad_%s=%d histogram of failure reasons total wait wait_max max wait wait_min min wait avg_wait avg wait (due to lost events?) kernel/pid_max fork event ... parent: %s/%d ... child: %s/%d %15s lost %llu events on cpu %d sched:sched_stat_runtime sched:sched_wakeup sched:sched_waking sched:sched_wakeup_new sched:sched_migrate_task Error creating perf session %s[%d/%d] <- Non memory at %s %*s %5d %9lu %*lu.%03lu %5.2f %5lu No memory at %s sched_wakeup event %p ... pid %d woke up %s/%d <unknown> prev_state sched_switch event %p hm, delta: %lu < 0 ? %15s [%04d] %9s %9s %9s awakened: %s orig_cpu dest_cpu migrated: %s cpu %d => %d [34m [41m swapper %12s secs %s => %s:%d (CPU %d) %2s __schedule preempt_schedule %5c next: %s[%d] in-event: Internal tree error RSDTtZXxKWP sched:sched_stat_wait sched:sched_stat_sleep sched:sched_stat_iowait sched:sched_process_fork CPU to profile on compact map output in compact mode color-pids highlight given pids in map color-cpus highlight given CPUs in map display given CPUs in map wakeups Show wakeup events next Show next task Show migration events cpu-visual Add CPU visual idle-hist Show idle events only perf sched replay [<options>] perf sched map [<options>] replay %s:(%d) %s:%d the run test took %lu nsecs nr_run_events: %ld nr_sleep_events: %ld nr_wakeup_events: %ld target-less wakeups: %ld multi-target wakeups: %ld run atoms optimized: %ld #%-3ld: %0.3f, ravg: %0.2f, cpu: %0.2f / %0.2f (%ld sleep corrections) sch delay wait time %-*s %9s %9s %9s run time %15s %-6s [tid/pid] %5s %.15s %.6s %.*s %.*s %.9s %.9s %.9s %.5s Idle-time summary %*s parent sched-out Wait-time summary %*s parent sched-in Runtime summary %*s (count) %.117s <no still running tasks> Idle stats: CPU %2d idle for msec (%6.2f%%) (x %d) Idle stats by callchain: CPU %2d: msec Callchains Idle time (msec) %16s %8s %s %.16s %.8s %.50s %8d %15s %6s %lu%cs open_memstream error ..... %016lx %s ..... %016lx Invalid pidcomm! problem building topology common_flags disk syscalls:sys_enter_epoll_wait syscalls:sys_enter_poll syscalls:sys_enter_ppoll syscalls:sys_enter_pselect6 syscalls:sys_enter_select syscalls:sys_exit_epoll_pwait syscalls:sys_exit_epoll_wait syscalls:sys_exit_poll syscalls:sys_exit_ppoll syscalls:sys_exit_pselect6 syscalls:sys_exit_select syscalls:sys_enter_recvfrom syscalls:sys_enter_recvmmsg syscalls:sys_enter_recvmsg syscalls:sys_enter_sendto syscalls:sys_enter_sendmsg syscalls:sys_enter_sendmmsg syscalls:sys_exit_recvfrom syscalls:sys_exit_recvmmsg syscalls:sys_exit_recvmsg syscalls:sys_exit_sendto syscalls:sys_exit_sendmsg syscalls:sys_exit_sendmmsg syscalls:sys_enter_read syscalls:sys_enter_pread64 syscalls:sys_enter_readv syscalls:sys_enter_preadv syscalls:sys_enter_write syscalls:sys_enter_pwrite64 syscalls:sys_enter_writev syscalls:sys_enter_pwritev syscalls:sys_enter_sync syscalls:sys_enter_fsync syscalls:sys_enter_msync syscalls:sys_exit_read syscalls:sys_exit_pread64 syscalls:sys_exit_readv syscalls:sys_exit_preadv syscalls:sys_exit_write syscalls:sys_exit_pwrite64 syscalls:sys_exit_writev syscalls:sys_exit_pwritev syscalls:sys_exit_sync syscalls:sys_exit_fsync syscalls:sys_exit_msync power:power_start power:power_end power:power_frequency power:cpu_frequency power:cpu_idle output.svg power-only output power data only tasks-only output processes data only page width highlight duration or task name proc-num min. number of tasks to print io-skip-eagain skip EAGAIN errors io-min-time io-merge-dist io-only record only IO data record callchain --filter timechart record process3 %s:%i (%3.1f %sbytes) %s:%i (%2.2fs) %s:%i (%3.1fms) [%i] EPERM ENOENT ESRCH EINTR ENXIO E2BIG ENOEXEC EBADF ECHILD EAGAIN ENOMEM EACCES EFAULT ENOTBLK EBUSY EEXIST EXDEV ENODEV ENOTDIR EISDIR EINVAL ENFILE EMFILE ENOTTY ETXTBSY EFBIG ENOSPC ESPIPE EROFS EMLINK EPIPE EDOM ERANGE EDEADLK ENAMETOOLONG ENOLCK ENOSYS ENOTEMPTY ELOOP ENOMSG EIDRM ECHRNG EL2NSYNC EL3HLT EL3RST ELNRNG EUNATCH ENOCSI EL2HLT EBADE EBADR EXFULL ENOANO EBADRQC EBADSLT EBFONT ENOSTR ENODATA ETIME ENOSR ENONET ENOPKG EREMOTE ENOLINK EADV ESRMNT ECOMM EPROTO EMULTIHOP EDOTDOT EBADMSG EOVERFLOW ENOTUNIQ EBADFD EREMCHG ELIBACC ELIBBAD ELIBSCN ELIBMAX ELIBEXEC EILSEQ ERESTART ESTRPIPE EUSERS ENOTSOCK EDESTADDRREQ EMSGSIZE EPROTOTYPE ENOPROTOOPT EPROTONOSUPPORT ESOCKTNOSUPPORT EOPNOTSUPP EPFNOSUPPORT EAFNOSUPPORT EADDRINUSE EADDRNOTAVAIL ENETDOWN ENETUNREACH ENETRESET ECONNABORTED ECONNRESET ENOBUFS EISCONN ENOTCONN ESHUTDOWN ETOOMANYREFS ETIMEDOUT ECONNREFUSED EHOSTDOWN EHOSTUNREACH EALREADY EINPROGRESS ESTALE EUCLEAN ENOTNAM ENAVAIL EISNAM EREMOTEIO EDQUOT ENOMEDIUM EMEDIUMTYPE ECANCELED ENOKEY EKEYEXPIRED EKEYREVOKED EKEYREJECTED EOWNERDEAD ENOTRECOVERABLE ERFKILL EHWPOISON (unknown) EDEADLOCK EINIT EREMDEV ECANCELLED EPROCLIM ERREMOTE NOHANG UNTRACED CONTINUED %s%#x SOCK_ STREAM DGRAM RDM SEQPACKET DCCP |%s NONBLOCK |%#x SECCOMP_FILTER_FLAG_ TSYNC SECCOMP_SET_MODE_ STRICT SCHED_ NORMAL ISO IDLE DEADLINE RESET_ON_FORK |%s%s MSG_ OOB PEEK DONTROUTE CTRUNC PROBE DONTWAIT EOR WAITALL FIN SYN CONFIRM ERRQUEUE NOSIGNAL MORE WAITFORONE ZEROCOPY SPLICE_PAGES FASTOPEN CMSG_CLOEXEC PERF_ FD_NO_GROUP FD_OUTPUT PID_CGROUP %s%s: %s MADV_%s HUP QUIT TRAP ABRT BUS FPE USR1 SEGV USR2 TERM CHLD CONT TSTP TTIN TTOU URG XCPU XFSZ VTALRM PROF WINCH PWR STKFLT GRND_ RANDOM FUTEX_ WAKE CMP_REQUEUE CMP_REQUEUE_PI WAKE_OP UNLOCK_PI TRYLOCK_PI WAIT_BITSET WAKE_BITSET WAIT_REQUEUE_PI PRIVATE_FLAG CLOCK_REALTIME "%.*s" EFD_ SEMAPHORE _OK F%s "%-.*s" IALLUGO IRWXUGO IRUGO IWUGO IXUGO IFMT IFSOCK IFLNK IFREG IFBLK IFDIR IFCHR IFIFO ISUID ISGID ISVTX IRWXU IRUSR IWUSR IXUSR IRWXG IRGRP IWGRP IXGRP IRWXO IROTH IWOTH IXOTH maj __syscall_nr %s@ %s+0x%lx trace.add_events Not enough memory for %s trace.show_timestamp trace.show_duration trace.show_arg_names trace.show_zeros trace.show_prefix trace.no_inherit trace.args_alignment trace.tracepoint_beautifiers libbeauty const char * pid_t umode_t share/perf-core/strace/groups Skipping unknown syscalls: sys_enter_%s exit_group %sNONE FUTEX_BITSET_ MATCH_ANY %#xd Summary of events: %s (%d), %lu events, , %lu majfaults , %lu minfaults , %.3f msec %-15s %8lu %6lu %9.3f %9.3f %9.3f %9.3f %9.2f%% %s: %d LOST %lu events! %10.3f ? %6.3f ms [33m %.14s/ arg%d: /proc/%d/fd/%d /proc/%d/task/%d/fd/%d /* %s??? */ raw_syscalls %22s %10.3f %s %d/%d [%d] ... [ continued ]: %s() )%*s= -1 %s (%s) 0 (Timeout) vruntime AT_FD CWD %sfault [ ] => (%c%c) ( ): sys_enter_ %*s= ? alpha mips parisc sparc x86 RDONLY RDWR APPEND CREAT DIRECT DIRECTORY LARGEFILE TMPFILE NOATIME NOCTTY DSYNC WRONLY minor-faults expr tool_stats show tool stats Analyze events in file filter-pids CSV list of pids float errno-summary all|maj|min Trace pagefaults Trace syscalls libtraceevent_print kernel-syscall-graph max-events min-stack sort-events print-sample Not enough memory to run! raw_syscalls:sys_exit syscalls:sys_exit_ raw_syscalls:sys_enter major-faults %s.old probe:vfs_getname sys_(enter|exit) probe:vfs_getname* sshd gnome-terminal errno=%d,%s %.*s%s%s out of memory! =<>! New filter for %s: %s SEQUENTIAL WILLNEED DONTNEED DONTFORK DOFORK UNMERGEABLE NOHUGEPAGE DONTDUMP DODUMP WIPEONFORK KEEPONFORK COLD PAGEOUT POPULATE_READ POPULATE_WRITE DONTNEED_LOCKED COLLAPSE SOFT_OFFLINE vector arch_prctl brk clock_gettime clock_nanosleep clone child_stack parent_tidptr child_tidptr tls epoll_ctl eventfd2 fchmodat fchownat fcntl flock fsconfig fsmount fspick newfstat newfstatat futimesat getitimer getpid getppid getrandom getrlimit gettid ioctl kcmp pid1 pid2 idx1 idx2 keyctl lseek newlstat mkdirat mknodat move_mount mq_unlink mremap name_to_handle_at open_by_handle_at pipe2 pkey_alloc pkey_free pkey_mprotect pread prlimit64 pwrite readlinkat renameat renameat2 rt_sigaction rt_sigprocmask rt_sigqueueinfo rt_tgsigqueueinfo sched_setscheduler seccomp sendfile sendfile64 set_tid_address setitimer setrlimit socketpair newstat statx swapoff swapon symlinkat sync_file_range tgkill tkill umount2 umount newuname unlinkat utimensat wait4 waitid MREMAP_ MAYMOVE FIXED DONTUNMAP SHARED PRIVATE ANONYMOUS 32BIT GROWSDOWN DENYWRITE EXECUTABLE NORESERVE POPULATE HUGETLB FIXED_NOREPLACE PROT_ GROWSUP CLOCK_ MONOTONIC PROCESS_CPUTIME_ID THREAD_CPUTIME_ID MONOTONIC_RAW REALTIME_COARSE MONOTONIC_COARSE BOOTTIME REALTIME_ALARM BOOTTIME_ALARM SGI_CYCLE TAI SIG_ UNBLOCK SETMASK RLIMIT_ FSIZE RSS NPROC NOFILE MEMLOCK SIGPENDING MSGQUEUE NICE RTPRIO RTTIME SETLEASE GETLEASE NOTIFY CANCELLK DUPFD_CLOEXEC SETPIPE_SZ GETPIPE_SZ ADD_SEALS GET_SEALS GET_RW_HINT SET_RW_HINT GET_FILE_RW_HINT SET_FILE_RW_HINT DUPFD GETFD SETFD GETFL SETFL GETLK SETLK SETLKW SETOWN GETOWN SETSIG GETSIG GETLK64 SETLK64 SETLKW64 SETOWN_EX GETOWN_EX GETOWNER_UIDS SEEK_ CUR HOLE KEYCTL_ GET_KEYRING_ID JOIN_SESSION_KEYRING REVOKE CHOWN SETPERM DESCRIBE UNLINK SEARCH INSTANTIATE NEGATE SET_REQKEY_KEYRING SET_TIMEOUT ASSUME_AUTHORITY GET_SECURITY SESSION_TO_PARENT REJECT INSTANTIATE_IOV INVALIDATE GET_PERSISTENT ITIMER_ REAL VIRTUAL EPOLL_CTL_ DEL MOD FSCONFIG_ SET_FLAG SET_STRING SET_BINARY SET_PATH SET_PATH_EMPTY SET_FD CMD_CREATE CMD_RECONFIGURE CMD_CREATE_EXCL FSMOUNT_ BPF_ MAP_CREATE MAP_LOOKUP_ELEM MAP_UPDATE_ELEM MAP_DELETE_ELEM MAP_GET_NEXT_KEY PROG_LOAD OBJ_PIN OBJ_GET PROG_ATTACH PROG_DETACH PROG_TEST_RUN PROG_GET_NEXT_ID MAP_GET_NEXT_ID PROG_GET_FD_BY_ID MAP_GET_FD_BY_ID OBJ_GET_INFO_BY_FD PROG_QUERY RAW_TRACEPOINT_OPEN BTF_LOAD BTF_GET_FD_BY_ID TASK_FD_QUERY MAP_LOOKUP_AND_DELETE_ELEM MAP_FREEZE BTF_GET_NEXT_ID MAP_LOOKUP_BATCH MAP_LOOKUP_AND_DELETE_BATCH MAP_UPDATE_BATCH MAP_DELETE_BATCH LINK_CREATE LINK_UPDATE LINK_GET_FD_BY_ID LINK_GET_NEXT_ID ENABLE_STATS ITER_CREATE LINK_DETACH PROG_BIND_MAP CLONE_ FILES PIDFD PTRACE VFORK NEWNS SYSVSEM SETTLS PARENT_SETTID CHILD_CLEARTID DETACHED CHILD_SETTID NEWCGROUP NEWUTS NEWIPC NEWUSER NEWPID NEWNET CLEAR_SIGHAND INTO_CGROUP RDLCK WRLCK UNLCK NB RW MOUNT_ATTR_ RELATIME NOSUID STRICTATIME NODIRATIME IDMAP NOSYMFOLLOW SYMLINK_NOFOLLOW NO_AUTOMOUNT FSPICK_ VHOST_%s (%#x, %#x, %#x) KVM_%s DRM_%s SNDRV_CTL_%s SNDRV_PCM_%s PERF_%s _IOC_ USBDEVFS_%s (%c, %#x, %#x) , %#x, %#x, %#x) REFRESH PERIOD SET_OUTPUT SET_FILTER SET_BPF PAUSE_OUTPUT QUERY_BPF MODIFY_ATTRIBUTES TTSTAMP USER_PVERSION HW_REFINE HW_PARAMS HW_FREE SW_PARAMS HWSYNC SYNC_PTR STATUS_EXT CHANNEL_INFO PREPARE DRAIN REWIND XRUN FORWARD WRITEI_FRAMES READI_FRAMES WRITEN_FRAMES READN_FRAMES TCGETS TCSETS TCSETSW TCSETSF TCGETA TCSETA TCSETAW TCSETAF TCSBRK TCXONC TCFLSH TIOCEXCL TIOCNXCL TIOCSCTTY TIOCGPGRP TIOCSPGRP TIOCOUTQ TIOCSTI TIOCGWINSZ TIOCSWINSZ TIOCMGET TIOCMBIS TIOCMBIC TIOCMSET TIOCGSOFTCAR TIOCSSOFTCAR FIONREAD TIOCLINUX TIOCCONS TIOCGSERIAL TIOCSSERIAL TIOCPKT FIONBIO TIOCNOTTY TIOCSETD TIOCGETD TCSBRKP TIOCSBRK TIOCCBRK TIOCGSID TCGETS2 TCSETS2 TCSETSW2 TCSETSF2 TIOCGRS48 TIOCSRS485 TIOCGPTN TIOCSPTLCK TIOCGDEV TCSETX TCSETXF TCSETXW TIOCSIG TIOCVHANGUP TIOCGPKT TIOCGPTLCK TIOCGEXCL TIOCGPTPEER TIOCGISO7816 TIOCSISO7816 FIONCLEX FIOCLEX FIOASYNC TIOCSERCONFIG TIOCSERGWILD TIOCSERSWILD TIOCGLCKTRMIOS TIOCSLCKTRMIOS TIOCSERGSTRUCT TIOCSERGETLSR TIOCSERGETMULTI TIOCSERSETMULTI TIOCMIWAIT TIOCGICOUNT CARD_INFO ELEM_LIST ELEM_INFO ELEM_READ ELEM_WRITE ELEM_LOCK ELEM_UNLOCK SUBSCRIBE_EVENTS ELEM_ADD ELEM_REPLACE ELEM_REMOVE TLV_READ TLV_WRITE TLV_COMMAND HWDEP_NEXT_DEVICE HWDEP_INFO PCM_NEXT_DEVICE PCM_INFO PCM_PREFER_SUBDEVICE RAWMIDI_NEXT_DEVICE RAWMIDI_INFO RAWMIDI_PREFER_SUBDEVICE UMP_NEXT_DEVICE UMP_ENDPOINT_INFO UMP_BLOCK_INFO POWER POWER_STATE GET_UNIQUE GET_MAGIC IRQ_BUSID GET_MAP GET_CLIENT GET_STATS SET_VERSION MODESET_CTL GEM_CLOSE GEM_FLINK GEM_OPEN GET_CAP SET_CLIENT_CAP SET_UNIQUE AUTH_MAGIC ADD_MAP ADD_BUFS MARK_BUFS INFO_BUFS MAP_BUFS FREE_BUFS RM_MAP SET_SAREA_CTX GET_SAREA_CTX SET_MASTER DROP_MASTER ADD_CTX RM_CTX MOD_CTX GET_CTX SWITCH_CTX NEW_CTX RES_CTX ADD_DRAW RM_DRAW PRIME_HANDLE_TO_FD PRIME_FD_TO_HANDLE AGP_ACQUIRE AGP_RELEASE AGP_ENABLE AGP_INFO AGP_ALLOC AGP_FREE AGP_BIND AGP_UNBIND SG_ALLOC SG_FREE WAIT_VBLANK CRTC_GET_SEQUENCE CRTC_QUEUE_SEQUENCE UPDATE_DRAW I915_INIT I915_FLUSH I915_FLIP I915_BATCHBUFFER I915_IRQ_EMIT I915_IRQ_WAIT I915_GETPARAM I915_SETPARAM I915_ALLOC I915_FREE I915_INIT_HEAP I915_CMDBUFFER I915_DESTROY_HEAP I915_SET_VBLANK_PIPE I915_GET_VBLANK_PIPE I915_VBLANK_SWAP I915_HWS_ADDR I915_GEM_INIT I915_GEM_EXECBUFFER I915_GEM_PIN I915_GEM_UNPIN I915_GEM_BUSY I915_GEM_THROTTLE I915_GEM_ENTERVT I915_GEM_LEAVEVT I915_GEM_CREATE I915_GEM_PREAD I915_GEM_PWRITE I915_GEM_MMAP I915_GEM_SET_DOMAIN I915_GEM_SW_FINISH I915_GEM_SET_TILING I915_GEM_GET_TILING I915_GEM_GET_APERTURE I915_GEM_MMAP_GTT I915_GET_PIPE_FROM_CRTC_ID I915_GEM_MADVISE I915_OVERLAY_PUT_IMAGE I915_OVERLAY_ATTRS I915_GEM_EXECBUFFER2 I915_GET_SPRITE_COLORKEY I915_SET_SPRITE_COLORKEY I915_GEM_WAIT I915_GEM_CONTEXT_CREATE I915_GEM_CONTEXT_DESTROY I915_GEM_SET_CACHING I915_GEM_GET_CACHING I915_REG_READ I915_GET_RESET_STATS I915_GEM_USERPTR I915_GEM_CONTEXT_GETPARAM I915_GEM_CONTEXT_SETPARAM I915_PERF_OPEN I915_PERF_ADD_CONFIG I915_PERF_REMOVE_CONFIG I915_QUERY I915_GEM_VM_CREATE I915_GEM_VM_DESTROY I915_GEM_CREATE_EXT MODE_GETRESOURCES MODE_GETCRTC MODE_SETCRTC MODE_CURSOR MODE_GETGAMMA MODE_SETGAMMA MODE_GETENCODER MODE_GETCONNECTOR MODE_ATTACHMODE MODE_DETACHMODE MODE_GETPROPERTY MODE_SETPROPERTY MODE_GETPROPBLOB MODE_GETFB MODE_ADDFB MODE_RMFB MODE_PAGE_FLIP MODE_DIRTYFB MODE_CREATE_DUMB MODE_MAP_DUMB MODE_DESTROY_DUMB MODE_GETPLANERESOURCES MODE_GETPLANE MODE_SETPLANE MODE_ADDFB2 MODE_OBJ_GETPROPERTIES MODE_OBJ_SETPROPERTY MODE_CURSOR2 MODE_ATOMIC MODE_CREATEPROPBLOB MODE_DESTROYPROPBLOB SYNCOBJ_CREATE SYNCOBJ_DESTROY SYNCOBJ_HANDLE_TO_FD SYNCOBJ_FD_TO_HANDLE SYNCOBJ_WAIT SYNCOBJ_RESET SYNCOBJ_SIGNAL MODE_CREATE_LEASE MODE_LIST_LESSEES MODE_GET_LEASE MODE_REVOKE_LEASE SYNCOBJ_TIMELINE_WAIT SYNCOBJ_QUERY SYNCOBJ_TRANSFER SYNCOBJ_TIMELINE_SIGNAL MODE_GETFB2 SYNCOBJ_EVENTFD MODE_CLOSEFB GET_API_VERSION CREATE_VM GET_MSR_INDEX_LIST CHECK_EXTENSION GET_VCPU_MMAP_SIZE GET_SUPPORTED_CPUID GET_EMULATED_CPUID GET_MSR_FEATURE_INDEX_LIST CREATE_VCPU GET_DIRTY_LOG SET_NR_MMU_PAGES GET_NR_MMU_PAGES SET_USER_MEMORY_REGION SET_TSS_ADDR SET_IDENTITY_MAP_ADDR SET_USER_MEMORY_REGION2 CREATE_IRQCHIP IRQ_LINE GET_IRQCHIP SET_IRQCHIP CREATE_PIT GET_PIT SET_PIT IRQ_LINE_STATUS SET_GSI_ROUTING REINJECT_CONTROL IRQFD CREATE_PIT2 SET_BOOT_CPU_ID IOEVENTFD XEN_HVM_CONFIG SET_CLOCK GET_CLOCK GET_REGS SET_REGS GET_SREGS SET_SREGS TRANSLATE GET_MSRS SET_MSRS SET_CPUID SET_SIGNAL_MASK GET_FPU SET_FPU GET_LAPIC SET_LAPIC SET_CPUID2 GET_CPUID2 TPR_ACCESS_REPORTING SET_VAPIC_ADDR GET_MP_STATE SET_MP_STATE SET_GUEST_DEBUG X86_SETUP_MCE X86_GET_MCE_CAP_SUPPORTED X86_SET_MCE GET_VCPU_EVENTS SET_VCPU_EVENTS ENABLE_CAP SIGNAL_MSI GET_XCRS SET_XCRS CREATE_SPAPR_TCE ALLOCATE_RMA DIRTY_TLB GET_ONE_REG SET_ONE_REG KVMCLOCK_CTRL GET_REG_LIST SET_PMU_EVENT_FILTER MEMORY_ENCRYPT_OP MEMORY_ENCRYPT_REG_REGION MEMORY_ENCRYPT_UNREG_REGION HYPERV_EVENTFD GET_NESTED_STATE SET_NESTED_STATE CLEAR_DIRTY_LOG GET_SUPPORTED_HV_CPUID X86_SET_MSR_FILTER RESET_DIRTY_RINGS XEN_HVM_GET_ATTR XEN_HVM_SET_ATTR XEN_VCPU_GET_ATTR XEN_VCPU_SET_ATTR GET_SREGS2 SET_SREGS2 GET_STATS_FD XEN_HVM_EVTCHN_SEND SET_MEMORY_ATTRIBUTES CREATE_GUEST_MEMFD CREATE_DEVICE SET_DEVICE_ATTR GET_DEVICE_ATTR HAS_DEVICE_ATTR SET_FEATURES RESET_OWNER SET_MEM_TABLE SET_LOG_BASE SET_LOG_FD FREE_WORKER SET_VRING_NUM SET_VRING_ADDR SET_VRING_BASE SET_VRING_ENDIAN GET_VRING_ENDIAN ATTACH_VRING_WORKER SET_VRING_KICK SET_VRING_CALL SET_VRING_ERR SET_VRING_BUSYLOOP_TIMEOUT GET_VRING_BUSYLOOP_TIMEOUT SET_BACKEND_FEATURES NET_SET_BACKEND SCSI_SET_ENDPOINT SCSI_CLEAR_ENDPOINT SCSI_GET_ABI_VERSION SCSI_SET_EVENTS_MISSED SCSI_GET_EVENTS_MISSED VSOCK_SET_GUEST_CID VSOCK_SET_RUNNING VDPA_SET_STATUS VDPA_SET_CONFIG VDPA_SET_VRING_ENABLE VDPA_SET_CONFIG_CALL VDPA_SET_GROUP_ASID VDPA_SUSPEND VDPA_RESUME GET_FEATURES NEW_WORKER GET_VRING_BASE GET_VRING_WORKER GET_BACKEND_FEATURES VDPA_GET_DEVICE_ID VDPA_GET_STATUS VDPA_GET_CONFIG VDPA_GET_VRING_NUM VDPA_GET_IOVA_RANGE VDPA_GET_CONFIG_SIZE VDPA_GET_AS_NUM VDPA_GET_VRING_GROUP VDPA_GET_VRING_DESC_GROUP VDPA_GET_VQS_COUNT VDPA_GET_GROUP_NUM BULK RESETEP SETINTERFACE SETCONFIGURATION GETDRIVER SUBMITURB DISCARDURB REAPURB REAPURBNDELAY DISCSIGNAL CLAIMINTERFACE RELEASEINTERFACE CONNECTINFO IOCTL HUB_PORTINFO CLEAR_HALT DISCONNECT CLAIM_PORT RELEASE_PORT GET_CAPABILITIES DISCONNECT_CLAIM ALLOC_STREAMS FREE_STREAMS DROP_PRIVILEGES GET_SPEED CONNINFO_EX FORBID_SUSPEND ALLOW_SUSPEND WAIT_FOR_RESUME KCMP_ EPOLL_TFD SYNCHRONOUS REMOUNT MANDLOCK DIRSYNC REC SILENT POSIXACL UNBINDABLE SLAVE KERNMOUNT LAZYTIME SUBMOUNT NOREMOTELOCK NOSEC BORN ACTIVE NOUSER MS_ F_SYMLINKS F_AUTOMOUNTS F_EMPTY_PATH T_SYMLINKS T_AUTOMOUNTS T_EMPTY_PATH SET_GROUP BENEATH MOVE_MOUNT_ 0x%# DISABLE_ACCESS DISABLE_WRITE PKEY_ ARCH_ GET_UNTAG_MASK ENABLE_TAGGED_ADDR GET_MAX_TAG_BITS FORCE_TAGGED_SVA MAP_VDSO_X32 MAP_VDSO_32 MAP_VDSO_64 SET_GS SET_FS GET_FS GET_GS GET_CPUID GET_XCOMP_SUPP GET_XCOMP_PERM REQ_XCOMP_PERM GET_XCOMP_GUEST_PERM REQ_XCOMP_GUEST_PERM PR_SET_MM_ PR_ START_CODE END_CODE START_DATA END_DATA START_STACK START_BRK ARG_START ARG_END ENV_START ENV_END AUXV EXE_FILE SET_PDEATHSIG GET_PDEATHSIG GET_DUMPABLE SET_DUMPABLE GET_UNALIGN SET_UNALIGN GET_KEEPCAPS SET_KEEPCAPS GET_FPEMU SET_FPEMU GET_FPEXC SET_FPEXC GET_TIMING SET_TIMING SET_NAME GET_NAME GET_ENDIAN SET_ENDIAN GET_SECCOMP SET_SECCOMP CAPBSET_READ CAPBSET_DROP GET_TSC SET_TSC GET_SECUREBITS SET_SECUREBITS SET_TIMERSLACK GET_TIMERSLACK TASK_PERF_EVENTS_DISABLE TASK_PERF_EVENTS_ENABLE MCE_KILL MCE_KILL_GET SET_MM SET_CHILD_SUBREAPER GET_CHILD_SUBREAPER SET_NO_NEW_PRIVS GET_NO_NEW_PRIVS GET_TID_ADDRESS SET_THP_DISABLE GET_THP_DISABLE MPX_ENABLE_MANAGEMENT MPX_DISABLE_MANAGEMENT SET_FP_MODE GET_FP_MODE CAP_AMBIENT SVE_SET_VL SVE_GET_VL GET_SPECULATION_CTRL SET_SPECULATION_CTRL PAC_RESET_KEYS SET_TAGGED_ADDR_CTRL GET_TAGGED_ADDR_CTRL SET_IO_FLUSHER GET_IO_FLUSHER SET_SYSCALL_USER_DISPATCH PAC_SET_ENABLED_KEYS PAC_GET_ENABLED_KEYS SCHED_CORE SME_SET_VL SME_GET_VL SET_MDWE GET_MDWE SET_MEMORY_MERGE GET_MEMORY_MERGE RISCV_V_SET_CONTROL RISCV_V_GET_CONTROL EXCHANGE WHITEOUT RENAME_ , path: %s , port: %d, addr: %s , flowinfo: %lu , scope_id: %lu { .family: %s UNSPEC LOCAL INET AX25 IPX APPLETALK NETROM BRIDGE ATMPVC INET6 ROSE DECnet NETBEUI NETLINK ASH ECONET ATMSVC RDS SNA IRDA PPPOX WANPIPE LLC IB MPLS CAN TIPC BLUETOOTH IUCV RXRPC ISDN PHONET IEEE802154 CAIF ALG NFC VSOCK KCM QIPCRTR SMC XDP MCTP SOL_ %sSOCKET IPPROTO_ UDP IPV6 ICMPV6 SCTP UDPLITE ATALK DECNET ATM AAL PPPOL2TP PNPIPE MPTCP ICMP IGMP IPIP EGP PUP IDP RSVP GRE AH MTP BEETPH ENCAP PIM ETHERNET AT_STATX_ AT_ SYNC_AS_STAT REMOVEDIR SYMLINK_FOLLOW STATX_FORCE_SYNC STATX_DONT_SYNC MTIME CTIME INO BLOCKS BTIME MNT_ID DIOALIGN MNT_ID_UNIQUE SYNC_FILE_RANGE_ WRITE_AND_WAIT WAIT_BEFORE WAIT_AFTER _VECTOR IA32_SYSCALL LOCAL_TIMER HYPERV_STIMER0 HYPERV_REENLIGHTENMENT MANAGED_IRQ_SHUTDOWN POSTED_INTR_NESTED POSTED_INTR_WAKEUP POSTED_INTR HYPERVISOR_CALLBACK DEFERRED_ERROR IRQ_WORK X86_PLATFORM_IPI REBOOT THRESHOLD_APIC THERMAL_APIC CALL_FUNCTION_SINGLE CALL_FUNCTION RESCHEDULE ERROR_APIC SPURIOUS_APIC MSR_ K7_EVNTSEL0 K7_EVNTSEL1 K7_EVNTSEL2 K7_EVNTSEL3 K7_PERFCTR0 K7_PERFCTR1 K7_PERFCTR2 K7_PERFCTR3 AMD64_SYSCFG K7_HWCR K8_TOP_MEM1 K7_CLK_CTL K8_TOP_MEM2 AMD64_NB_CFG AMD64_PATCH_LOADER K7_FID_VID_CTL K7_FID_VID_STATUS AMD64_MC0_MASK K8_INT_PENDING_MSG FAM10H_MMIO_CONF_BASE AMD_PERF_CTL AMD_PERF_STATUS AMD_PSTATE_DEF_BASE F15H_CU_PWR_ACCUMULATOR F15H_CU_MAX_PWR_ACCUMULATOR K8_TSEG_ADDR K8_TSEG_MASK VM_CR VM_IGNNE VM_HSAVE_PA AMD64_SVM_AVIC_DOORBELL AMD64_VM_PAGE_FLUSH AMD64_VIRT_SPEC_CTRL AMD64_SEV_ES_GHCB AMD64_SEV AMD64_OSVW_ID_LENGTH AMD64_OSVW_STATUS F15H_PERF_CTL F15H_PERF_CTR F16H_L2I_PERF_CTL F16H_L2I_PERF_CTR F15H_NB_PERF_CTL F15H_NB_PERF_CTR F15H_PTSC AMD_RAPL_POWER_UNIT AMD_CORE_ENERGY_STATUS AMD_PKG_ENERGY_STATUS AMD_CPPC_CAP1 AMD_CPPC_ENABLE AMD_CPPC_CAP2 AMD_CPPC_REQ AMD_CPPC_STATUS AMD_PPIN_CTL AMD_PPIN AMD_SAMP_BR_FROM F19H_UMC_PERF_CTL F19H_UMC_PERF_CTR EFER LSTAR CSTAR SYSCALL_MASK K6_UWCCR K6_EPMR K6_PSOR K6_PFIR F17H_IRPERF FS_BASE KERNEL_GS_BASE TSC_AUX AMD64_TSC_RATIO AMD64_LBR_SELECT AMD_DBG_EXTN_CFG IA32_MBA_BW_BASE IA32_SMBA_BW_BASE AMD64_PERF_CNTR_GLOBAL_STATUS AMD64_PERF_CNTR_GLOBAL_CTL IA32_EVT_CFG_BASE IA32_P5_MC_ADDR IA32_P5_MC_TYPE IA32_TSC IA32_PLATFORM_ID IA32_APICBASE KNC_PERFCTR0 KNC_PERFCTR1 KNC_EVNTSEL0 KNC_EVNTSEL1 IA32_EBL_CR_POWERON EBC_FREQUENCY_ID TEST_CTRL SMI_COUNT IA32_FEAT_CTL IA32_TSC_ADJUST LBR_CORE_FROM IA32_SPEC_CTRL IA32_PRED_CMD LBR_CORE_TO IA32_UCODE_WRITE IA32_MKTME_KEYID_PARTITIONING AMD64_PATCH_LEVEL IA32_SGXLEPUBKEYHASH0 IA32_SGXLEPUBKEYHASH1 IA32_SGXLEPUBKEYHASH2 IA32_SGXLEPUBKEYHASH3 IA32_SMM_MONITOR_CTL IA32_SMBASE IA32_PERFCTR0 IA32_PERFCTR1 FSB_FREQ PLATFORM_INFO IA32_CORE_CAPS PKG_CST_CONFIG_CONTROL IA32_MPERF IA32_APERF MTRRcap IDT_FCR1 IDT_FCR2 IDT_FCR3 IA32_ARCH_CAPABILITIES IA32_FLUSH_CMD TSX_FORCE_ABORT IDT_MCR0 IDT_MCR1 IDT_MCR2 IDT_MCR3 IDT_MCR4 IDT_MCR5 IDT_MCR6 IDT_MCR7 IA32_BBL_CR_CTL IA32_BBL_CR_CTL3 IDT_MCR_CTRL IA32_TSX_CTRL IA32_MCU_OPT_CTRL MISC_FEATURES_ENABLES IA32_SYSENTER_CS IA32_SYSENTER_ESP IA32_SYSENTER_EIP IA32_MCG_CAP IA32_MCG_STATUS IA32_MCG_CTL ERROR_CONTROL IA32_MCG_EAX IA32_MCG_EBX IA32_MCG_ECX IA32_MCG_EDX IA32_MCG_ESI IA32_MCG_EDI IA32_MCG_EBP IA32_MCG_ESP IA32_MCG_EFLAGS IA32_MCG_EIP IA32_MCG_RESERVED IA32_PERF_STATUS IA32_PERF_CTL IA32_THERM_CONTROL IA32_THERM_INTERRUPT IA32_THERM_STATUS THERM2_CTL IA32_MISC_ENABLE IA32_TEMPERATURE_TARGET MISC_FEATURE_CONTROL OFFCORE_RSP_0 OFFCORE_RSP_1 MISC_PWR_MGMT TURBO_RATIO_LIMIT1 TURBO_RATIO_LIMIT2 IA32_ENERGY_PERF_BIAS IA32_PACKAGE_THERM_STATUS IA32_PACKAGE_THERM_INTERRUPT IA32_XFD IA32_XFD_ERR LBR_TOS IA32_DEBUGCTLMSR IA32_LASTBRANCHFROMIP IA32_LASTBRANCHTOIP IA32_LASTINTFROMIP IA32_LASTINTTOIP IA32_POWER_CTL MTRRfix64K_00000 MTRRfix16K_80000 MTRRfix16K_A0000 MTRRfix4K_C0000 MTRRfix4K_C8000 MTRRfix4K_D0000 MTRRfix4K_D8000 MTRRfix4K_E0000 MTRRfix4K_E8000 MTRRfix4K_F0000 MTRRfix4K_F8000 IA32_CR_PAT IA32_MC0_CTL2 INTEGRITY_CAPS MTRRdefType CORE_PERF_FIXED_CTR0 CORE_PERF_FIXED_CTR1 CORE_PERF_FIXED_CTR2 CORE_PERF_FIXED_CTR3 PERF_METRICS IA32_PERF_CAPABILITIES CORE_PERF_FIXED_CTR_CTRL CORE_PERF_GLOBAL_STATUS CORE_PERF_GLOBAL_CTRL CORE_PERF_GLOBAL_OVF_CTRL IA32_PEBS_ENABLE PEBS_DATA_CFG PEBS_LD_LAT_THRESHOLD PEBS_FRONTEND PKG_C3_RESIDENCY PKG_C6_RESIDENCY PKG_C7_RESIDENCY CORE_C3_RESIDENCY CORE_C7_RESIDENCY KNL_CORE_C6_RESIDENCY IA32_MC0_CTL IA32_MC0_STATUS IA32_MC0_ADDR IA32_MC0_MISC IA32_VMX_BASIC IA32_VMX_PINBASED_CTLS IA32_VMX_PROCBASED_CTLS IA32_VMX_EXIT_CTLS IA32_VMX_ENTRY_CTLS IA32_VMX_MISC IA32_VMX_CR0_FIXED0 IA32_VMX_CR0_FIXED1 IA32_VMX_CR4_FIXED0 IA32_VMX_CR4_FIXED1 IA32_VMX_VMCS_ENUM IA32_VMX_PROCBASED_CTLS2 IA32_VMX_EPT_VPID_CAP IA32_VMX_TRUE_PINBASED_CTLS IA32_VMX_TRUE_PROCBASED_CTLS IA32_VMX_TRUE_EXIT_CTLS IA32_VMX_TRUE_ENTRY_CTLS IA32_VMX_VMFUNC IA32_VMX_PROCBASED_CTLS3 IA32_PMC0 IA32_MCG_EXT_CTL IA32_RTIT_OUTPUT_BASE IA32_RTIT_OUTPUT_MASK IA32_RTIT_CTL IA32_RTIT_STATUS IA32_RTIT_CR3_MATCH IA32_RTIT_ADDR0_A IA32_RTIT_ADDR0_B IA32_RTIT_ADDR1_A IA32_RTIT_ADDR1_B IA32_RTIT_ADDR2_A IA32_RTIT_ADDR2_B IA32_RTIT_ADDR3_A IA32_RTIT_ADDR3_B IA32_DS_AREA VR_CURRENT_CONFIG PKGC3_IRTL PKGC6_IRTL PKGC7_IRTL PKG_C2_RESIDENCY PKG_POWER_LIMIT PKG_PERF_STATUS PKG_POWER_INFO DRAM_POWER_LIMIT DRAM_ENERGY_STATUS DRAM_PERF_STATUS DRAM_POWER_INFO PKG_C8_RESIDENCY PKG_C9_RESIDENCY PKG_C10_RESIDENCY PKGC8_IRTL PKGC9_IRTL PKGC10_IRTL PP0_POWER_LIMIT PP0_ENERGY_STATUS PP0_POLICY PP0_PERF_STATUS PP1_POWER_LIMIT PP1_ENERGY_STATUS PP1_POLICY CONFIG_TDP_NOMINAL CONFIG_TDP_LEVEL_1 CONFIG_TDP_LEVEL_2 CONFIG_TDP_CONTROL TURBO_ACTIVATION_RATIO PLATFORM_ENERGY_STATUS PPERF SECONDARY_TURBO_RATIO_LIMIT PKG_WEIGHTED_CORE_C0_RES PKG_ANY_CORE_C0_RES PKG_ANY_GFXE_C0_RES PKG_BOTH_CORE_GFXE_C0_RES CORE_C1_RES MODULE_C6_RES_MS CC6_DEMOTION_POLICY_CONFIG MC6_DEMOTION_POLICY_CONFIG LBR_NHM_FROM CORE_PERF_LIMIT_REASONS IA32_U_CET IA32_S_CET IA32_PL0_SSP IA32_PL1_SSP IA32_PL2_SSP IA32_PL3_SSP IA32_INT_SSP_TAB GFX_PERF_LIMIT_REASONS RING_PERF_LIMIT_REASONS LBR_NHM_TO PM_ENABLE HWP_CAPABILITIES HWP_REQUEST_PKG HWP_INTERRUPT HWP_REQUEST HWP_STATUS IA32_BNDCFGS IA32_PASID IA32_XSS LBR_INFO_0 IA32_BNDCFGS_RSVD Add filter: %s probe-definition(%d): %s %d arguments [GROUP:]EVENT list up probe events del delete a probe event. definition Show source code lines. externs path to kernel source no-inlines dry run max-probes !_* & !*@plt [!]FILTER executable|path modname|path Manipulate probe cache bootconfig '-' is not supported. Error: Command Parse Error. Reason: %s (Code: %d) lda !__k???tab_* & !__crc_* Error: Failed to show vars. Delete filter: '%s' Failed to get buildids: %d Removed event: %s "%s" does not hit any event. Added new event%s CLIENT: ready write SERVER: read SENDER: write pipe() socketpair() main:malloc() fork() pthread_attr_init: pthread_attr_setstacksize pthread_create failed Reading for readyfds Writing to start them # %d groups == %d %s run Total time %14s: %lu.%03lu [sec] %lu.%03lu Unknown format:%d Specify number of groups nr_loops cgroup.threads cgroup.procs Cannot enter to cgroup: %s perf_event Hint: try to run as root %14s: %lu.%03lu [sec] %14lf usecs/op %14d ops/sec Specify number of loops threaded SEND,RECV unexpected syscall: %d waitpid(%d) failed unexpected exit code: %d # Executed %lu system calls sync-mode getppid() # Executed %'d %s calls %'14d ops/sec getpgid() fork failed waitpid failed /bin/true execve /bin/true failed execve() perf bench syscall <options> # function '%s' (%s) # Copying %s bytes ... %14lf cycles/byte %14lf bytes/sec %14lfd KB/sec %14lf MB/sec %14lf GB/sec %lf Invalid size:%s Unknown function: %s Available functions: %s ... %s x86-64-unrolled x86-64-stosq x86-64-movsq 1MB shared private mlockall pthread_attr_setaffinity_np pthread_create pthread_join calloc Specify amount of threads Specify runtime (in seconds) silent nwakes Must be perfectly divisible nwakers futex_wait futex_wait_requeue_pi PI cpu_map__new nrequeue broadcast Requeue all threads at once Use multiple futexes epoll_create lineal single (EPOLLONESHOT semantics) (nonblocking) CPU affinity Using %s queue model Nesting level(s): %d eventfd main thread: toggling done nfds noaffinity Disables CPU affinity randomize Verbose mode multiq nonblocking nested oneshot Use EPOLLONESHOT semantics edge epoll_ct data Session creation failed. Thread map creation failed. Run single threaded benchmark Run multi-threaded benchmark min-threads max-threads single-iterations multi-iterations outer-iterations inner-iterations Adding DSO: %s Iteration #%d [%d] injecting: %s Child %d exited with %d Build-id injection failed -b --buildid-all Memory allocation failed /usr/lib/ Collected %d DSOs nr-mmaps strbuf_init: %s strbuf_add: %s strbuf_addch: %s Number of cpus: %d Number of threads: %d Number of iterations: %d Started iteration %d evlist__mmap: %s Iteration %d took: %luus nr-events dummy %14lf usecs/op/cpu Unknown format: %d ioctl(PERF_EVENT_IOC_DISABLE) ioctl(PERF_EVENT_IOC_ENABLE) passive Specify amount of breakpoints Specify amount of parallelism Cannot find PMU %s core usleep(1000) usec %14s: %'lu %ss %s%'ld to baseline %s%'ld to previous %'.3f %ss/op %'.3f %ss/op to baseline %'.3f %ss/op to previous perf bench uprobe <options> got NODE list: {%s} got CPU list: {%s} thread %d/%d # %5.1f%% [%.1f mins] %2d/%-2d [%2d/%-2d] l:%3d-%-3d (%3d) [%4.1f%%] {%d-%d} (%6.1fs converged) (%6.1fs de-converged) main, g->p.nr_tasks: %d # binding tasks to CPUs: # token: {%s}, end: {%s} CPUs: %d_%d-%d#%dx%d %2d/%d # binding tasks to NODEs: NODEs: %d-%d #%d ,%2d ### # # process %2d: PID %d process %d NUMA-convergence-latency %-30s %15.3f, %-15s %s secs latency to NUMA-converge %14.3f %s runtime-max/thread runtime-min/thread runtime-avg/thread secs average thread-runtime spread-runtime/thread %, data/thread GB, GB data processed, per thread data-total GB data processed, total runtime/byte/thread nsecs, nsecs/byte/thread runtime thread-speed GB/sec, GB/sec/thread speed total-speed GB/sec total speed process%d:thread%d GB/sec thread-system-time system CPU time/thread thread-user-time user CPU time/thread RAM-bw-local, -p -t -P -M -s -zZq --thp --no-data_rand_walk RAM-bw-local-NOTHP, RAM-bw-remote, RAM-bw-local-2x, 0,2 RAM-bw-remote-2x, 1x2 RAM-bw-cross, 0,8 1,0 1x3-convergence, -zZ0qcm 1x4-convergence, 1x6-convergence, 1020 2x3-convergence, 3x3-convergence, 4x4-convergence, 4x4-convergence-NOTHP, 4x6-convergence, 4x8-convergence, 8x4-convergence, 8x4-convergence-NOTHP, 3x1-convergence, 4x1-convergence, 8x1-convergence, 16x1-convergence, 32x1-convergence, 2x1-bw-process, -zZ0q 3x1-bw-process, 4x1-bw-process, 8x1-bw-process, 512 8x1-bw-process-NOTHP, 16x1-bw-process, 1x4-bw-thread, -T 1x8-bw-thread, 1x16-bw-thread, 1x32-bw-thread, 2x3-bw-process, 4x4-bw-process, 4x6-bw-process, 4x8-bw-process, 4x8-bw-process-NOTHP, 3x3-bw-process, 5x5-bw-process, 2x16-bw-process, 1x32-bw-process, 2048 numa02-bw, numa02-bw-NOTHP, numa01-bw-thread, 192 numa01-bw-thread-NOTHP, perf bench numa <options> nr_proc number of processes nr_threads number of threads per process mb_global global memory (MBs) mb_proc process memory (MBs) mb_proc_locked mb_thread thread memory (MBs) nr_secs usleep data_reads data_writes data_backwards data_zero_memset init_zero bzero the initial allocations init_random init_cpu0 perturb_secs show_details Show details Run all tests in the suite show_convergence measure_convergence measure convergence latency serialize-startup serialize thread startup cpu[,cpu2,...cpuN] memnodes node[,node2,...nodeN] annotate.objdump --- start --- failed to fork test: %s test child forked, pid %d test child finished with %d test child interrupted ---- end ---- %s: %s subtest %d: Ok Skip (%s) Skip FAILED! -v tests to skip dont-fork Do not fork for testcase workload to run for testing dso to test %3d: %s %3d:%1d: %s No workload found: %s %3d: %-*s: Skip (user override) %3d.%1d: %-*s: .sh Too many script files ./tools/perf/tests ./tests %s/shell %s/tests/shell wrong number of entries tests/parse-events.c FAILED %s:%d %s wrong type wrong config wrong period wrong time wrong callgraph wrong config1 wrong config2 wrong config3 wrong bp_type wrong bp_len wrong exclude_user wrong exclude_kernel wrong exclude_hv wrong precise_ip wrong sample_type wrong sample_period wrong type term wrong type val wrong val r0xead wrong pinned wrong exclusive check_parse_fake %s failed %s/bus/event_source/devices/ ... SKIP Failed allocation can't access trace events %s/event=1/,%s/event=1/ wrong number of groups intel_pt krava wrong name cpu/config=2/u breakpoint1 breakpoint2 event not parsed as raw type PMU type expected once No PMU found for type Raw PMU not matched can't open pmu event dir: %s %s:u,%s/event=%s/u unexpected PMU type PMU missing event cachepmu wrong name setting wrong complex name parsing intel_pt//u numpmu rawpmu Can't open events dir header_event header_page Can't get sys path Can't open sys dir wrong events count running test %d '%s' wrong exclude idle wrong exclude guest wrong exclude host cache-misses wrong leader group1 wrong group name wrong core.nr_members wrong group_idx wrong sample_read branch-misses mem:0:u mem:0:x:k mem:0:r:hp mem:0:w:up l1d mem:0:rw:kp Test event parsing permissions pmu_events pmu_events2 alias no aliases in sysfs pmu_events_alias2 Parsing of aliased events terms2 software/r1a/ software/r0x1a/ cpu/L1-dcache-load-miss/ cpu/L1-dcache-load-miss/kp cpu/instructions/ cpu/instructions/h cpu/instructions/G cpu/instructions/H cpu/instructions/uDp cpu/instructions/I cpu/instructions/kIG cpu/cycles/u cpu/cycles/k cpu/instructions/uep cpu/cycles,name=name/ cpu/cycles,name=l1d/ syscalls:sys_enter_openat syscalls:* r1a 1:1 cycles/period=100000,config2/ L1-dcache-load-miss mem:0 mem:0:x mem:0:r mem:0:w syscalls:sys_enter_openat:k syscalls:*:u r1a:kp 1:1:hp instructions:h faults:u L1-dcache-load-miss:kp instructions:G instructions:H mem:0:rw {instructions:k,cycles:upp} {cycles:u,instructions:kp}:p *:* {cycles,cache-misses:G}:H {cycles,cache-misses:H}:G {cycles:G,cache-misses:H}:u {cycles:G,cache-misses:H}:uG instructions:uDp mem:0/1 mem:0/2:w mem:0/4:rw:u instructions:I instructions:kIG task-clock:P,cycles instructions/name=insn/ r1234/name=rawpmu/ 4:0x6530160/name=numpmu/ cycles//u cycles:k instructions:uep cycles/name=name/ cycles/name=l1d/ mem:0/name=breakpoint/ mem:0:x/name=breakpoint/ mem:0:r/name=breakpoint/ mem:0:w/name=breakpoint/ mem:0/name=breakpoint/u mem:0:x/name=breakpoint/k mem:0:r/name=breakpoint/hp mem:0:w/name=breakpoint/up mem:0:rw/name=breakpoint/ mem:0:rw/name=breakpoint/kp mem:0/1/name=breakpoint/ mem:0/2:w/name=breakpoint/ mem:0/4:rw/name=breakpoint/u %s/self/fd fd path: %s failed to open fd directory tests/dso-data.c mkstemp failed No test file Wrong size Wrong data ENOMEM Failed to access to dso file limit %ld, new %d failed to set file limit failed to alloc dsos array failed to get dso file failed to get dso failed to create dsos failed to get fd failed to read dso dsos[0] is not open failed to close dsos[0] nr start %ld, nr stop %ld failed leaking files failed to open extra fd failed to close dso_0 failed to close dso_1 DSO data tests dso_data dso_data_cache dso_data_reopen %s/event-%d-%llu-%d [event-%d-%llu-%d] group_fd=%d cpu=%d pid=%d flags=%lu size=%u config=%llu sample_period=%llu read_format=%llu disabled=%d inherit=%d pinned=%d exclusive=%d exclude_user=%d exclude_kernel=%d exclude_hv=%d exclude_idle=%d mmap=%d comm=%d freq=%d inherit_stat=%d enable_on_exec=%d task=%d watermark=%d precise_ip=%d mmap_data=%d sample_id_all=%d exclude_host=%d exclude_guest=%d exclude_callchain_kernel=%d exclude_callchain_user=%d mmap2=%d comm_exec=%d context_switch=%d write_backward=%d namespaces=%d use_clockid=%d wakeup_events=%u bp_type=%u config1=%llu config2=%llu branch_sample_type=%llu sample_regs_user=%llu sample_stack_user=%u Skip test on hybrid systems ./perf %s/tests /usr/bin %s/perf PERF_TEST_ATTR test attr FAILED Setup struct perf_event_attr : WARN: *%lx-%lx %lx kallsyms_offsets _from_arm .long_branch. machine__load_kallsyms failed __kernel_syscall_via_break __kernel_syscall_via_epc __kernel_sigtramp __gp WARN: Maps only in kallsyms: WARN: Maps only in vmlinux: .plt_branch. _from_thumb _veneer __crc_ __efistub_ __kvm_nvhe_$ __kvm_nvhe_.L __AArch64ADRPThunk_ __ARMV5PILongThunk_ __ARMV7PILongThunk_ __ThumbV7PILongThunk_ __LA25Thunk_ __microLA25Thunk_ kallsyms_relative_base kallsyms_num_syms kallsyms_names kallsyms_markers kallsyms_token_table kallsyms_token_index _SDA_BASE_ _SDA2_BASE_ vmlinux_matches_kallsyms thread_map__new /etc/passwd evsel__read_on_cpu Detect openat syscall event openat_syscall_event perf_cpu_map__new Ignoring CPU %d %s: evlist__new %s: evsel__newtp %s: evlist__create_maps perf_evlist__open: %s %s: no events! syscall_openat_tp_fields failed to create threads tests/mmap-basic.c failed to create evsel failed to open evsel: %s failed to mmap evsel: %s loop = %u, count = %llu getsid evsel__new(%s) unexpected %s event mmap interface tests basic_mmap mmap_user_read_instr mmap_user_read_cycles sched_getaffinity sched_setaffinity: %s Couldn't parse sample %lu %d %s with different pid/tid! %s with unexpected comm! coreutils libc No PERF_RECORD_EXIT event! %s with unexpected pid/tid PERF_RECORD Failed to alloc evlist Roundtrip evsel->name %s: "%s" field not found! evsel__newtp failed with %ld prev_prio next_prio target_cpu perf_evsel__tp_sched_test fdarray__new() failed! before after before growing array after 3rd add after 4th add fdarray__add fdarray__filter perf-pmu-test rm -f %s/* rmdir %s Parse perf pmu format krava01 krava02 krava03 krava11 krava12 krava13 krava21 krava22 krava23 config:0-1,62-63 config:10-17 config:5 config1:0,2,4,6,8,20-28 config1:63 config1:45-47 config2:8,18,48,58 config2:28-29,38 Found metric '%s' Didn't find parsed metric %s Result %f Broken metric %s pmu_events__test_soc_sys testcpu testarch parsing '%s': '%s' expr__ctx_new failed expr__find_ids failed check_parse_fake failed expr__parse failed for %s tma_clears_resteers tma_mispredicts_resteers skipping testing core PMU %s bp_l1_btb_correct testing event table %s: pass PMU events pmu_event_table PMU event table sanity PMU event map aliases some metrics failed parsing_fake parsing_threshold hisi_sccl1_ddrc2 uncore_cbox_0 hisi_sccl3_l3c7 uncore_imc_free_running_0 uncore_imc_0 uncore_sys_ddr_pmu0 v8 uncore_sys_ccn_pmu4 0x01 uncore_sys_cmn_pmu0 43401 43602 43c03 43a01 sys_cmn_pmu.hnf_cache_miss (434|436|43c|43a).* eventid=0x1,type=0x5 uncore uncore_sys_cmn_pmu sys_ccn_pmu.read_cycles config=0x2c ccn read-cycles event uncore_sys_ccn_pmu sys_ddr_pmu.write_cycles event=0x2b ddr write-cycles event uncore_sys_ddr_pmu uncore_imc.cache_hits event=0x34 Total cache hits uncore_imc event=0x12 Total cache misses uncore_imc_free_running uncore_hisi_l3c.rd_hit_cpipe event=0x7 Total read hits hisi_sccl,l3c event-two-hyph event=0xc0,umask=0x00 UNC_CBO_TWO_HYPH uncore_cbox event=0xc0,umask=0 event-hyphen event=0xe0,umask=0x00 UNC_CBO_HYPHEN event=0xe0,umask=0 event=0x22,umask=0x81 uncore_hisi_ddrc.flux_wcmd event=0x2 DDRC write commands hisi_sccl,ddrc l3_cache_rd event=0x40 L3 cache access, read eist_trans dispatch_blocked.any segment_reg_loads.any bp_l2_btb_correct event=0x8b L2 BTB Correction event=0x8a L1 BTB Correction ----- %s -------- bash [kernel] page_fault sys_perf_event_open realloc main xmalloc xfree run_command cmd_record Can't find the matched entry cpu-clock task-clock Match and link multiple hists hists_link No memory tests/hists_filter.c Normal histogram Invalid nr samples Invalid nr hist entries Invalid total period Unmatched nr samples Unmatched nr hist entries Unmatched total period Histogram for thread filter Histogram for dso filter Histogram for symbol filter Histogram for socket filters Histogram for all filters Filter hist entries hists_filter tests/hists_output.c cpu,pid,comm,dso,sym dso,pid [fields = %s, sort = %s] Invalid hist entry overhead,cpu dso,sym,comm,overhead,dso Sort output of hist entries hists_output tests/hists_cumulate.c callchains expected Invalid hist entry #%zd Cumulate child hist entries hists_cumulate 2> /dev/null '/usr/bin/python3' python usage test: "%s" 'import perf' in python python_use failed opening event %llx failed to read: %d bp_signal count %lld, overflow %d Breakpoint overflow sampling bp_signal_overflow failed to create wp tests/bp_account.c wp %d created failed to modify wp wp 0 modified to bp failed to create max wp wp max created Breakpoint accounting bp_accounting failed opening event %x WO watchpoint tests/wp.c RW watchpoint Modify watchpoint missing kernel support wp_ro Read Only Watchpoint missing hardware support wp_wo Write Only Watchpoint wp_rw Read / Write Watchpoint wp_modify Modify Watchpoint evlist__new_dummy Couldn't open the evlist: %s received %d EXIT records task_exit evsel__new Error during parse sample sw_clock_freq mmap failed tid = %d, map = %p failed to notify tests/mmap-thread-lookup.c failed to destroy threads failed to synthesize maps looking for map %p failed, couldn't find map map %p, addr %lx failed with sythesizing all Lookup mmap thread mmap_thread_lookup tests/thread-maps-share.c wrong refcnt FAILED %s:%d %s (%d != %d) maps don't match failed to find other leader Share thread maps thread_maps_share thread_map__new failed! perf_cpu_map__new failed! evlist__new failed! cpu-clock:u cycles:u Failed to parse event %s No sched_switch Failed to create event %s cycles event already at front dummy:u Tracking event not tracking Not supported evlist__mmap failed! spin_sleep failed! Test COMM 1 PR_SET_NAME failed! Test COMM 2 Test COMM 3 Test COMM 4 evlist__parse_sample failed event with no time Missing sched_switch events cycles event Duplicate comm event comm event: %s nr: %d Unexpected comm event Missing comm events Missing cycles events %u events recorded Track with sched_switch switch_tracking threads failed! cpus failed! evlist failed! keep_tracking qsort failed map__load failed perf_cpu_map__new failed evlist__new failed Parsing event '%s' parse_events failed evlist__mmap failed pipe failed thread__find_map failed File is: %s On file address is: %#lx dso__data_read_offset failed kcore map tested already - skipping decompression failed Objdump command is: %s 2>/dev/null popen failed getline failed Reducing len to %zu objdump failed for kcore read_via_objdump failed buf1 (dso): 0x%02x buf2 (objdump): no vmlinux no kcore no access no kernel obj Object code reading code_reading Samples differ at 'pid' Samples differ at 'tid' Samples differ at 'time' Samples differ at 'addr' Samples differ at 'id' Samples differ at 'cpu' Samples differ at 'period' Samples differ at 'raw_size' Samples differ at 'raw_data' Samples differ at 'weight' Samples differ at 'data_src' Samples differ at 'cgroup' perf_event__synthesize_sample evsel__parse_sample Samples differ at 'ip' read_format %#lx parse_no_sample_id_all kmod_path__parse tests/kmod-path.c wrong kmod wrong comp [x_x] /xxxx/xxxx/x-x.ko is_kernel_module false [x] /xxxx/xxxx/x.ko.gz /xxxx/xxxx/x.gz [test_module] [test.module] [vdso32] [vdsox32] [vsyscall] [kernel.kallsyms] failed to set process name tests/thread-map.c failed to alloc map wrong nr wrong pid wrong comm failed to synthesize map %d,%d failed to allocate map string failed to allocate thread_map failed to remove thread thread_map count != 1 thread_map count != 0 failed to not remove thread Remove thread map thread_map_remove Synthesize thread map thread_map_synthesize Thread map can't get templ file tests/topology.c templ file: %s can't get session can't get evlist failed to write header failed to get system cpumap s390 aarch64 CPU %d, core %d, socket %d Cpu map - Node ID is set Cpu map - Thread IDX is set Core map - Node ID is set Core map - Thread IDX is set Die map - Node ID is set Die map - Core is set Die map - CPU is set Die map - Thread IDX is set Socket map - Node ID is set Socket map - Die ID is set Socket map - Core is set Socket map - CPU is set Node map - Socket is set Node map - Die ID is set Node map - Core is set Node map - CPU is set Node map - Thread IDX is set ppc64le Session topology session_topology unexpected %s tests/mem.c N/AL4 hit N/ARemote L4 hit N/APMEM miss N/ARemote PMEM miss FwdRemote RAM miss Test data source output 1-2 tests/cpumap.c not equal 4,2,1 4,5,7 failed to merge map: bad nr 1-2,4-5,7 0,2-20 1,256 1-256 wrong cpu wrong any_cpu wrong start_cpu wrong end_cpu wrong long_size 6-8 6-9 1-8 6-8,15 6-9,15 1-8,12-20 failed to convert map 1,5 2-5 1,3-6,8-10,24,35-37 1-10,12-20,22-30,32-40 CPU map cpu_map_synthesize Synthesize cpu map cpu_map_print Print cpu map cpu_map_merge Merge cpu map cpu_map_intersect Intersect cpu map cpu_map_equal Equal cpu map tests/stat.c wrong thread wrong id wrong run wrong ena wrong aggr_mode wrong scale wrong interval Synthesize stat round synthesize_stat_round Synthesize stat synthesize_stat Synthesize stat config synthesize_stat_config failed to get evlist tests/event_update.c failed to allocate ids KRAVA 1,2,3 wrong cpus wrong unit Synthesize attr update event_update failed to create event list SKIP : not enough rights failed to attach tests/event-times.c failed to detach OK %s: ena %lu, run %lu Event times event_times ids__new tests/expr.c foo ids__insert bar baz Intel ids_union expr__ctx_new FOO 1+1 parse test failed unexpected value FOO+BAR (BAR/2)%2 1 - -4 (FOO-1)*2 + (BAR/2)%2 - -4 1-1 | 1 1-1 & 1 min(1,2) + 1 max(1,2) + 1 1+1 if 3*4 else 0 1.1 + 2.1 .1 + 2. d_ratio(1, 2) d_ratio(2.5, 0) 1.1 < 2.2 2.2 > 1.1 1.1 < 1.1 2.2 > 2.2 2.2 < 1.1 1.1 > 2.2 1.1e10 < 1.1e100 1.1e2 > 1.1e-2 FOO/0 division by zero BAR/ missing operand FOO + BAR + BAZ + BOZO find ids BAZ EVENT1,param=3@ EVENT2,param=3@ dash\-event1 - dash\-event2 dash-event1 dash-event2 EVENT1 if #smt_on else EVENT2 EVENT1 0 & EVENT1 > 0 EVENT1 > 0 & 0 1 & EVENT1 > 0 EVENT1 > 0 & 1 1 | EVENT1 > 0 EVENT1 > 0 | 1 0 | EVENT1 > 0 EVENT1 > 0 | 0 #num_cpus #num_cpus >= #num_cpus_online #num_cpus >= #num_cores #num_cores >= #num_dies #num_dies >= #num_packages #system_tsc_freq #system_tsc_freq > 0 #system_tsc_freq == 0 source_count(EVENT1) source count strcmp_cpuid_str(0x0) \- \, \= strcmp_cpuid_str(%s) has_event(cycles) Simple expression parser p:%d Unexpected record of type %d Read backward ring buffer backward_ring_buffer Probe SDT events sdt_event failed: test %u is_printable_array bitmap: %s tests/bitmap.c Print bitmap bitmap_print Setting failed: %d (%p) perf hooks perf_hooks 1B 10K 20M 30G 0B n %lu, str '%s', buf '%s' unit_number__scnprintf unit_number__scnprint failed: alloc bitmap tests/mem2node.c failed: mem2node__init failed: mem2node__node mem2node 5-7,9 Expected %d maps, got %d Expected: Got: bpf_prog_1 bpf_prog_2 bpf_prog_3 kcore1 kcore3 failed to create maps tests/maps.c failed to create map failed to insert map kcore2 failed to merge map merge check failed maps__merge_in parse_nsec_time("%s") failed to keep 0 failed to skip %lu failed to keep %lu 0.000000001 1.000000001 123456.123456 18446744073.709551615 perf_time__parse_str("%s") Error %d Failed. Expected %lu to %lu 1234567.123456789, 0,1234567.123456789 10%/1 10%/1,10%/2 10%/1,10%/3,10%/10 time utils time_utils Writing jit code to: %s Test jit_write_elf short write Failed to open '%s' Failed to allocate memory tests/api-io.c %s:%d: %d != %d %s:%d: %lld != %lld 12345678abcdef90 a b c d 1 2 3 12345678ABCDEF90;a;b 0x1x2x x1x 12345678;1;2 Test api io api_io Ljava/lang/Object;<init>()V void java.lang.Object<init>() FAILED: %s: %s != %s Demangle Java demangle_java (null) camlStdlib__array__map_154 Stdlib.array.map_154 Stdlib.bytes.++_2205 Demangle OCaml demangle_ocaml Test libpfm4 support pfm_events not compiled in pfm_group test groups of --pfm-events inst_retired.any cpu_clk_unhalted.thread failed to compute metric tests/parse-metric.c idq_uops_not_delivered.core cpu_clk_unhalted.ref_xclk Frontend_Bound_SMT IPC failed l2_rqsts.demand_data_rd_hit l2_rqsts.pf_hit l2_rqsts.rfo_hit l2_rqsts.all_demand_data_rd l2_rqsts.pf_miss l2_rqsts.rfo_miss DCache_L2_Hits frontend failed DCache_L2_Misses DCache_L2 failed failed to find recursion l1d.replacement L1D_Cache_Fill_BW recursion fail failed l1d-loads-misses l1i-loads-misses cache_miss_cycles Memory bandwidth cache_miss_cycles failed group IPC failed, wrong ratio test metric group Parse and process metrics parse_metric PE file support pe_file_parsing evlist is empty tests/expand-cgroup.c event count doesn't match event name doesn't match: cgroup name doesn't match: failed to expand event group libpfm was not enabled failed to parse '%s' metric Event expansion for cgroups expand_cgroup_events evlist__open() failed Convert perf time to TSC tsc_is_supported TSC support perf_time_to_tsc Perf time to TSC >/dev/null 2>&1 Command: %s Failed with return value %d dlfilter-test-api-v%d.so dlfilter to test v%d C API /tmp/dlfilter-test-%u-prog.c /tmp/dlfilter-test-%u-prog %s/dlfilters/%s dlfilters not found Checking for gcc gcc --version gcc not found dlfilters path: %s Failed to write test C file cat %s ; echo gcc -g -o %s %s objdump -x -dS %s Failed to write sample %s script -i %s -D dlfilter C API FAILED sigaction(): %s FAILED pthread_create(): %s misfired signal? tests/sigtrap.c enable failed pthread_join() failed disable failed unexpected sigtraps unexpected si_addr Sigtrap sigtrap Pass Fail amd_l3 amd_df hv_24x7 Event groups event_groups machine__new_host() failed! Testing %s Failed to create map! dso__load() failed! DSO has no symbols! Overlapping symbols: Zero-length symbol: Symbols 123 empty string tests/util.c no match 124 replace 1 abcabc efbcefbc replace 2 longlong longlongbclonglongbc replace long util got: %s 0x%lx, expecting %s failed to get unwind sample unwind failed Could not get machine Failed to create kernel maps Could not init machine Could not get thread test__arch_unwind_sample test_dwarf_unwind__thread test_dwarf_unwind__compare bsearch test_dwarf_unwind__krava_3 test_dwarf_unwind__krava_2 test_dwarf_unwind__krava_1 test__dwarf_unwind Test dwarf unwind noploop thloop cat PERF_PAGER pager. tui. gtk. perf-help PERF_EXEC_PATH libexec/perf-core /usr PERF_CONFIG -vv --exec-path --html-path --paginate --no-pager --debugfs-dir --buildid-dir --debugfs-dir= --list-cmds --list-opts --%s --debug --debug-file Unknown option: %s FATAL: unable to run '%s' archive c2c ftrace %-*s %s %-*s %s,%s %-*s %.*s%lx (%r %s: unsupported arch %s ↓ ↑ ↠→ Sorted summary for file %s Nothing higher than %1.1f%% %7.2f sub dec ^blr?$ %-*s *%lx [35m %7lu %11lu %*lx: # +%.2f%% -%.2f%% (p:%.2f%%) // %s %*s: %*s: %-*d %s %s: addr=%#lx bez bnez bnezad bhsz bhz blsz blz jmpi bsr jsri jsr rts brinc bper bnl+ bnl- bnla bnla+ bnla- bnl bras brasl basr lrl lgrl llgfrl strl stgrl (%rip) %*[^,],%u,%u,%u AuthenticAMD annotate. annotate.offset_level annotate.hide_src_code annotate.jump_arrows annotate.show_linenr annotate.show_nr_jumps annotate.show_nr_samples annotate.show_total_period annotate.use_offset annotate.disassembler_style annotate.addr2line annotate.demangle annotate.demangle_kernel Percent %6.2f %6lu %11lu %*.2f %lu(%lu/%lu) Cycle(min/max) %-*s %lx: %*lx: --prefix-strip= --prefix -S --no-show-raw-insn -l -M to be implemented Executing: %s Failure starting to run %s Error running %s No output from %s nop nopl nopw jirl bltu bgeu bgezal bltzal bgtzal blezal beqzal bnezal bgtzl bltzl bgezl blezl jialc beql bnel jal jr jmpl retl mov account_cycles failed %d ^/[^:]+:([0-9]+) Invalid BPF file: %s. util/annotate.h %-*.*s---- h->nr_samples %*s: %lu %*lx: %lu %s.annotation %s() %s Event: %s %.*s %s Couldn't annotate %s: %s %s, [percent: %s] %s() %s local hits global hits local period global period csky bwlq riscv64 loongarch adc andps btr cmovbe cmove cmovae cmpxch cmpxchg divsd divss imul ja jae jb jbe jc jcxz je jecxz jg jge jl jle jna jnae jnb jnbe jnc jne jng jnge jnl jnle jno jnp jns jnz jo jp jpe jpo jrcxz js jz lea movapd movaps movdqu movss movsb movsw movsl movupd movups movzb movzw movzl mulss paddq pcmpeqb por rcl sbb sete tzcnt ucomiss vaddsd vandpd vmovdqa vmovq vmovsd vmulsd vorpd vsubsd vucomisd xadd xbegin xor xorpd xorps [%s -> %s] [%7lx -> %7lx] %.1fM %.1fK %1d Sampled Cycles% Sampled Cycles Avg Cycles% Avg Cycles [Program Block Range] (%d:%d):(%d:%d) %s/sys/kernel/notes %s/%s/%s/kallsyms %s/.build-id/%.2s/%s vdso %s/.build-id/ Error in lsdir(%s): %d /usr/lib/debug/.build-id/ %.2s/%s.debug Can't read link: %s Found %d SDTs in %s util/build-id.c /etc/perfconfig PERF_CONFIG_NOGLOBAL  core. core.proc-map-timeout core.addr2line-timeout hist. ui.show-headers call-graph. buildid. buildid.dir Invalid buildid directory! stat. stat.big-num stat.no-csv-summary stat.bpf-counter-events PERF_CONFIG_NOSYSTEM %s.%s Missing value for '%s' PERF_BUILDID_DIR %s.XXXXXXx no branch trace begin / %s %s / trace end unconditional jump software interrupt return from interrupt return from system call asynchronous branch hardware interrupt transaction abort trace begin vm entry vm exit duplicated bpf prog info %u duplicated btf %u mips64 parisc64 s390x sparc64 pmu mappings not available %u:%s sun4u sa110 Old New %s bytes: INVALID exec %s: %s:%d/%d %u/%s: %lu/%#lx%s cgroup: %llu %s nr: pid: %u tid: %u hw_id: %#llx IN prev OUT OUT preempt %s %s pid/tid: %5d/%-5d type %u, flags %u, id %u %llx old len %u new len %u lost %llu <not found> [hypervisor] ...... dso: %s TOTAL LOST UNTHROTTLE SAMPLE MMAP2 ITRACE_START LOST_SAMPLES SWITCH_CPU_WIDE NAMESPACES KSYMBOL BPF_EVENT TEXT_POKE AUX_OUTPUT_HW_ID EVENT_TYPE TRACING_DATA BUILD_ID FINISHED_ROUND ID_INDEX AUXTRACE_INFO AUXTRACE AUXTRACE_ERROR THREAD_MAP CPU_MAP STAT_CONFIG STAT_ROUND EVENT_UPDATE TIME_CONV FEATURE COMPRESSED FINISHED_INIT kernel/perf_event_mlock_kb mmap size %zuB %s && common_pid != %d failed to create 'ready' pipe failed to create 'go' pipe perf-exec unable to read pipe unable to write to pipe Hint: Shouldn't get there Weak group for %s/%d failed fifo: \0 Message from ctl_fd: "%s%s" disable is snapshot failed: wrong command Event %s %s ctlfd: unsupported %d , %u - %u %n timerfd_create failed: %s timerfd_settime failed: %s %s... mem-loads-aux %-32s %s %s/%s/comm oprofiled ppp user_time system_time ftrace:function unknown-hardware unknown-ext-hardware-cache-op invalid-cache unknown-software raw 0x%lx %s-%s-%s unknown tracepoint mem:0x%lx: unknown attr type: %d anon group %s { , %s offcpu-time (%s) && (%s) %.60s perf_event_attr: switching off bpf_event switching off ksymbol switching off write_backward switching off clockid switching off use_clockid switching off cloexec flag switching off mmap2 switching off sample_id_all switching off group read Opening: %s broken group leader for %s user stack dump failure %s%su fs/selinux/enforce wrong clockid (%d). Reference prefetch prefetches speculative-read speculative-load L1-dcache l1-d L1-data L1-icache l1-i l1i L1-instruction dTLB d-tlb Data-TLB iTLB i-tlb Instruction-TLB bpu btb bpc page-faults context-switches cpu-migrations alignment-faults emulation-faults cache-references bus-cycles ref-cycles sample_freq %s{ %s=%lu (not a tracepoint) (no trace field) trace_fields: %s <- %c%16lx (inlined) PERF_TYPE_RAW PERF_TYPE_BREAKPOINT PERF_TYPE_HARDWARE PERF_TYPE_SOFTWARE PERF_TYPE_TRACEPOINT PERF_TYPE_HW_CACHE PERF_COUNT_HW_CACHE_L1D PERF_COUNT_HW_CACHE_L1I PERF_COUNT_HW_CACHE_LL PERF_COUNT_HW_CACHE_DTLB PERF_COUNT_HW_CACHE_ITLB PERF_COUNT_HW_CACHE_BPU PERF_COUNT_HW_CACHE_NODE PERF_COUNT_HW_CACHE_OP_READ PERF_COUNT_HW_CACHE_OP_WRITE PERF_COUNT_HW_REF_CPU_CYCLES PERF_COUNT_HW_BUS_CYCLES PERF_COUNT_HW_BRANCH_MISSES PERF_COUNT_HW_CACHE_MISSES PERF_COUNT_HW_INSTRUCTIONS PERF_COUNT_HW_CPU_CYCLES PERF_COUNT_SW_CGROUP_SWITCHES PERF_COUNT_SW_BPF_OUTPUT PERF_COUNT_SW_DUMMY PERF_COUNT_SW_PAGE_FAULTS_MAJ PERF_COUNT_SW_PAGE_FAULTS_MIN PERF_COUNT_SW_CPU_MIGRATIONS PERF_COUNT_SW_PAGE_FAULTS PERF_COUNT_SW_TASK_CLOCK PERF_COUNT_SW_CPU_CLOCK %lu (%s) %#lx (%s) %#lx (%s | %s | %s) CALLCHAIN STREAM_ID BRANCH_STACK REGS_USER STACK_USER IDENTIFIER REGS_INTR TOTAL_TIME_ENABLED TOTAL_TIME_RUNNING read_format exclude_idle inherit_stat enable_on_exec mmap_data exclude_host exclude_guest exclude_callchain_kernel exclude_callchain_user mmap2 comm_exec use_clockid context_switch write_backward ksymbol bpf_event aux_output text_poke build_id inherit_thread remove_on_exec { bp_addr, config1 } { bp_len, config2 } HV ANY_CALL ANY_RETURN IND_CALL ABORT_TX IN_TX NO_TX CALL_STACK IND_JUMP NO_FLAGS NO_CYCLES TYPE_SAVE HW_INDEX PRIV_SAVE COUNTERS branch_sample_type sample_regs_user sample_stack_user sample_regs_intr aux_watermark sample_max_stack aux_sample_size sig_data %p: %s mask[%zd]: %s event syntax error: %s'%s' %*s\___ %s %s <no help> expected numeric value expected string value failed to add tracepoint *? hardware-cache No PMU found for '%s' Initial error: nr_addr_filters unknown term %s=%#lx valid terms: %s,%s valid terms: %s invalid branch sample type expected 0 or 1 Invalid term_type %s// Attempt to add: %s %s -> %s/%s/ fake_pmu <sysfs term> branch_type stack-size no-overwrite driver-config percore aux-output aux-sample-size metric-id legacy-cache cgroup-switches cpu-cycles branch-instructions idle-cycles-frontend idle-cycles-backend Tracepoint event %s:%s@%s %s@%s(%.12s) SDT event %s/%s/ Hardware cache event tool Tool event OR Hardware event Software event rNNN Raw hardware event descriptor mem:<addr>[/len][:access] Hardware breakpoint riscv regs0 regs1 regs2 regs3 regs4 regs5 regs6 regs7 regs8 regs9 %r1 %r2 %r3 %r4 %r5 %r6 %r7 %r8 %r9 %r10 %r11 %r12 %r13 %r14 %r15 %r16 %r17 %r18 %r19 %r20 %r21 %r22 %r23 %r24 %r25 %r26 %r27 %r28 %r29 %r30 %r31 $1 $2 $3 $4 $5 $6 $7 $8 $9 $10 $11 $12 $13 $14 $15 $16 $17 $18 $19 $20 $21 $22 $23 $24 $25 $28 $29 $30 $31 nip orig_r3 ccr softe sier mmcra mmcr0 mmcr1 mmcr2 mmcr3 sier2 sier3 pmc1 pmc2 pmc3 pmc4 pmc5 pmc6 sdar siar t0 s10 s11 t3 t5 R8 R9 R10 R11 R12 R13 R14 R15 FP0 FP1 FP2 FP3 FP4 FP5 FP6 FP7 FP8 FP9 FP10 FP11 FP12 FP13 FP14 FP15 XMM0 XMM1 XMM2 XMM3 XMM4 XMM5 XMM6 XMM7 XMM8 XMM9 XMM10 XMM11 XMM12 XMM13 XMM14 XMM15 /bad-path/ devices/system/cpu/smt/active || != && %s %s %d file:// %lu%s ], (target_pid: %s (target_tid: %s (uid: %s (all , CPU%s: %s) , %d CPU%s) Usage: %s /usr/lib/debug .debug%s dso open failed: %s failed to get fd limit dso cache fstat failed: %s [guest.kernel.kallsyms [%.*s] NOT dso: %s ( %sloaded, /tmp/perf-%d.map Invalid ELF file Can not read build id Mismatching build id Decompression failure %.0s%s %s/.debug/%s /usr/lib/debug%s/%s [JIT] tid %d Duplicated dso name: %s %-40s %s acpi_idle_do_entry arch_cpu_idle cpu_startup_entry idle_cpu intel_idle intel_idle_ibrs default_idle native_safe_halt enter_idle exit_idle mwait_idle mwait_idle_with_hints poll_idle ppc64_runlatch_off pseries_dedicated_idle_sleep psw_idle psw_idle_exit /boot/vmlinux __entry_SYSCALL_64_trampoline [guest.kernel].%d [kernel].%d _stext Using %s for kernel data %s: %s %#lx-%#lx compat_SyS %s sym:%s end:%#lx @@ Using %s for symbols (deleted) problems parsing %s list Invalid file: %s /boot/vmlinux-%s /lib/modules/%s/build/vmlinux %lx-%lx %c %s [%#lx] [m never auto dumb color.ui TopdownL No_group found event %s ,metric-id= /metric-id= ,-=@ }:W Parsing metric events '%s' Matched metric-id %s to %s metric expr %s for %s __threshold__ %s/level %s/coherency_line_size %s/number_of_sets %s/ways_of_associativity %s/type %s/size %s/shared_cpu_list # hostname : %s # os release : %s # arch : %s # cpudesc : %s # nrcpus online : %u # nrcpus avail : %u # perf version : %s # clockid frequency: %lu MHz # hybrid cpu system: # %s cpu list : %s , %s = %s # total memory : %llu kB # cpuid : %s # contains stat data # CPU cache info: L%d %-15s %8s [%s] Zstd # sibling sockets : %s # sibling dies : %s # sibling threads : %s # btf info of id %u # %3lu [%s]: %s # time of first sample : %s # time of last sample : %s # group: %s{%s # pmu mappings: %s%s = %u # node%u cpu list : # cmdline : %s\' broken or missing trace data # %s pmu capabilities: # reference time disabled %F %T %s.%06d # clockid: %s (%u) legacy perf.data format %s/devices/system/node/ node%u memory%u /proc/meminfo MemTotal: %*s %lu ibs_op util/header.c branch_counter_nr branch_counter_width group desc not available {anon_group} invalid group desc # event : name = %s, , id = { failed to write perf header failed to write feature %s /proc/cpuinfo model name /sys/devices/system/cpu/cpu%d # captured on : %s # header version : %u # data offset : %lu # data size : %lu # feat offset : %lu # missing features: magic/endian check failed endian/magic failed incompatible file format ... id: %llu ... scale: %f ... unit: %s ... name: %s ... failed to get cpus ... unknown type %s: reading input file HOSTNAME OSRELEASE NRCPUS CPUDESC TOTAL_MEM CMDLINE EVENT_DESC CPU_TOPOLOGY NUMA_TOPOLOGY PMU_MAPPINGS GROUP_DESC SAMPLE_TIME MEM_TOPOLOGY CLOCKID DIR_FORMAT BPF_PROG_INFO BPF_BTF CPU_PMU_CAPS CLOCK_DATA HYBRID_TOPOLOGY flat fractal folded Chain comparison error callee dump-size print-type Invalid callchain mode: %s Invalid callchain order: %s print-limit %s: not enough memory %s %s%s (calltrace) %s%s:%.1f%% %s%s:%ld avg_cycles # %*s %*s %*s %*s %*s Raw %*d %*d %*s %*lx %*lu # %*s %*s %*d %*d %04x: debug_file not set [%s.%06lu] [%13lu.%06lu] Obtained %zd stack frames. ordered-events stderr data-convert perf-event-open %s: cannot open %s dir build %s/proc/version Linux version %s/lib/modules/%s %s/proc/modules _etext _edata Thread init failed thread %d [guest/%d] [guest.kernel.kallsyms] [guest.kernel.kallsyms.%d] Can't access file %s : id:%llu: lost:%llu : id:%lu: lost samples :%llu bpf_trampoline_ bpf_dispatcher_ [0] %s [%d] %s Threads: %u [kernel.vmlinux] _entry_trampoline __entry_trampoline_start [guest.kernel] %s/%s/proc/kallsyms __sched_text_start __sched_text_end __lock_text_start __lock_text_end _text /data/app-lib/ /system/lib/ APP_ABI APK_PATH %s/libs/%s/%s NDK_ROOT APP_PLATFORM bpf_prog_ %s with build id %s not found Failed to open %s , continuing without symbols %lx-%lx %lx %s Map missing from maps overlapping maps: Map: %s: %p not on the pstack! %s: top=%d, overflow! %s: underflow! : unhandled! failed to mmap file %#lx@%s [%#x]: event: %d -1 -1 %#lx [%#x]: PERF_RECORD_%s .... %-5s 0x%016lx ... LBR call chain: nr:%lu ..... %2d: %016lx ... FP chain: nr:%lu ... branch stack %s: nr:%lu ... branch callstack ..... %2lu: %016lx ... weight: %lu ,0x%x . data_src: 0x%lx .. phys_addr: 0x%lx .. data page size: %s .. code page size: %s ... transaction: %lx ... sample_read: ...... time enabled %016lx ...... time running %016lx .... group nr %lu ..... id %016lx, value %016lx , lost %lu : %d %d %s %llu ... time enabled : %llu ... time running : %llu ... id : %llu ... lost : %llu non matching sample_type non matching sample_id_all non matching read_format Cannot read kernel map failed to read event header bad event header size failed to read event data Sorting events... Processing events... Aggregated stats:%s Invalid cpu_list # ======== # ======== # Too big: nr %zu max_nr %zu Too big2: nr %zu max_nr %zu nr: %zu ... id: %llu idx: %llu cpu: %lld tid: %lld machine_pid: %lld vcpu: %llu 32-bit 64-bit event= event=%x NNPA_ALL CRYPTO_ALL cpum_cf L2Miss 1 L2Miss 0 uOps OpReturn 1 OpReturn 0 CacheHitSt 1=O-State CacheHitSt 0=M-state OpBrnTaken 0 OpBrnTaken 1 OpBrnMisp 0 OpBrnMisp 1 L1TlbPgSz 4KB L1TlbPgSz 16KB L1TlbPgSz 1GB L1TlbPgSz 2MB L1TlbPgSz RESERVED IcMiss 0 IcMiss 1 IbsFetchLinAd: %016llx IbsFetchPhysAd: %016llx L3MissOnly %d IbsOpRip: %016llx L2Miss %d OpDcMissOpenMemReqs %2d OpMemWidth %2d bytes IbsDCLinAd: %016llx IbsDCPhysAd: %016llx IbsBrTarget: %016llx %u:%9s ibs_fetch zen4_ibs_extensions %*[^,],%u,%u problem parsing cpuid DataSrc 1=(reserved) DataSrc 2=Local node cache DataSrc 3=DRAM DataSrc 4=Remote node cache DataSrc 5=(reserved) DataSrc 6=(reserved) DataSrc 7=Other DataSrc 4=(reserved) DataSrc 6=Long-latency DIMM DataSrc 8=Extension Memory DataSrc 9=(reserved) DataSrc 10=(reserved) DataSrc 11=(reserved) munmap rt_sigreturn sched_yield mincore shmget shmat shmctl dup dup2 pause alarm shutdown vfork semget semop semctl shmdt msgget msgsnd msgrcv msgctl fdatasync getdents getcwd fchdir rename rmdir creat symlink readlink fchmod fchown lchown gettimeofday getrusage sysinfo ptrace getuid syslog getgid setuid setgid geteuid getegid setpgid getpgrp setsid setreuid setregid getgroups setgroups setresuid getresuid setresgid getresgid setfsuid setfsgid capget capset rt_sigpending rt_sigtimedwait rt_sigsuspend sigaltstack utime mknod uselib personality ustat fstatfs getpriority setpriority sched_setparam sched_getparam sched_getscheduler sched_get_priority_max sched_get_priority_min sched_rr_get_interval mlock munlock munlockall vhangup modify_ldt pivot_root adjtimex chroot acct settimeofday reboot sethostname setdomainname iopl ioperm create_module delete_module get_kernel_syms query_module quotactl nfsservctl getpmsg putpmsg afs_syscall tuxcall security readahead lsetxattr fsetxattr lgetxattr fgetxattr llistxattr flistxattr lremovexattr fremovexattr sched_setaffinity set_thread_area io_setup io_destroy io_getevents io_submit io_cancel get_thread_area lookup_dcookie epoll_ctl_old epoll_wait_old remap_file_pages getdents64 restart_syscall semtimedop fadvise64 timer_create timer_settime timer_gettime timer_getoverrun timer_delete clock_settime clock_getres utimes vserver mbind set_mempolicy get_mempolicy mq_open mq_timedsend mq_timedreceive mq_notify mq_getsetattr kexec_load add_key request_key ioprio_set ioprio_get inotify_rm_watch migrate_pages faccessat unshare set_robust_list get_robust_list tee vmsplice move_pages signalfd timerfd_create fallocate timerfd_settime timerfd_gettime accept4 signalfd4 epoll_create1 dup3 inotify_init1 fanotify_init fanotify_mark clock_adjtime syncfs setns getcpu process_vm_readv process_vm_writev finit_module sched_setattr sched_getattr memfd_create kexec_file_load execveat userfaultfd membarrier mlock2 copy_file_range preadv2 pwritev2 io_pgetevents rseq pidfd_send_signal io_uring_setup io_uring_enter io_uring_register open_tree fsopen pidfd_open clone3 close_range openat2 pidfd_getfd faccessat2 process_madvise epoll_pwait2 mount_setattr quotactl_fd landlock_create_ruleset landlock_add_rule landlock_restrict_self memfd_secret process_mrelease futex_waitv set_mempolicy_home_node cachestat fchmodat2 map_shadow_stack futex_wake futex_requeue statmount listmount lsm_get_self_attr lsm_set_self_attr lsm_list_modules queue_event nr_events %u empty queue max_timestamp last_flush out of order event FINAL HALF TOP TIME Tgid: NStgid: /proc/%d/ns/mnt /proc/%d/status nsinfo refcnt unbalanced util/namespaces.c /proc/self/status uts %d/task/%d/comm Thread %d %s /proc/%s %d thread%s: %s/%d/comm input in flex scanner failed bad buffer in yy_scan_bytes() Bad modifier uncore_ Bad event or PMU Bad event name parser error %s/events/%s.snapshot %s/events/%s.per-pkg %s/events/%s.unit %s/events/%s.scale long_desc topic no value assigned for term Invalid sysfs entry %s=%s value too big for format events/%s Cannot parse alias %s: %d %s/events Cannot set up %s PERF_CPUID Using CPUID %s Failure to duplicate terms %.*s/%s ,%s=%s %G%s kprobe caps caps/max_precise Unexpected event %s/%s/ cpu_ Kernel PMU event Cannot open %s for output ]]> </style> </defs> <g> </g> %.1f us %.1f ms <desc>Blocked on: %s</desc> blocked sample_hi waiting WAITING <desc>Waiting on: %s</desc> CPU %i c%i %9lli %6lli Mhz %6.2f Ghz <desc>%s</desc> Disk Network Sync Poll Running Deeper Idle Deepest Idle process2 Sleeping Waiting for cpu Blocked on IO </svg> topology: no memory Can't read '%s' writing file size failed can't read directory '%s' can't write count %s/%s/format Can't make temp file 0.6 can't read '%s' can't write header_page can't write header_event can't get tracing/events printk_formats saved_cmdlines Python Perl common_lock_depth common_preempt_count %d %16s HI_SOFTIRQ NET_TX_SOFTIRQ NET_RX_SOFTIRQ BLOCK_SOFTIRQ IRQ_POLL_SOFTIRQ TASKLET_SOFTIRQ SCHED_SOFTIRQ HRTIMER_SOFTIRQ RCU_SOFTIRQ HRTIMER_NORESTART HRTIMER_RESTART repiping input file no data repiping input file string no trace data in the file trace_event__init failed did not read header page did not read header event error reading ftrace file. error parsing ftrace file. error parsing event file. error reading saved cmdlines %7d:%-*.*s [other] %*.*d %lu/0x%lx %-*llu %-*u [%c] %-#*llx %-5.2f [%5.1f%%] %-5s %2s :%lx %*.*s SVE [e] %s [p] %s [.] %s %-*hd [%c] %-#.*llx [%c] %s+0x%llx %-#*llx %c %s %+d (%s) local_ins_lat local_p_stage_cyc unsupported field option %s trace_fields Cannot find event: %s %s is not a tracepoint event # %s: %s sym_from sym_to dso_from dso_to addr_from addr_to Invalid --sort key: `+' overhead overhead_children {}, Invalid --sort key: `%s' Invalid --fields key: `+' overhead_sys overhead_us overhead_guest_sys overhead_guest_us symbol_daddr dso_daddr symbol_iaddr symbol_from symbol_to mispredict in_tx srcline_from srcline_to srcfile local_weight symbol_size dso_size cgroup_id local_retire_lat simd typeoff Data Type Offset Data Type DSO size Symbol size Transaction Branch in transaction Transaction abort Code Page Size Data Page Size Data Physical Address Blocked Data Cacheline Memory access TLB access Locked Data Object Code Symbol Data Symbol Local Pipeline Stage Cycle Local INSTR Latency Local Weight Branch Mispredicted Basic Block Cycles Target Address Source Address Target Symbol Source Symbol Target Shared Object Source Shared Object Trace output Socket Cgroup cgroup id (dev/inode) Parent symbol Source File IPC [IPC Coverage] To Source:Line From Source:Line Symbol Offset Simd Pid:Command comm,dso,symbol %s stats: %16s events: %10d , UID: %s , Thread: %s(%d) , Thread: %s , DSO: %s , Processor Socket: %d %d Hz, relative Invalid percentage: %s hist.percentage kcore_dir__[1-9]* kernel/perf_event_max_stack kernel/nmi_watchdog data.* kernel/perf_event_paranoid /proc/version_signature %d.%d.%d tips.txt Tip: %s /proc/self/exe DEBUGINFOD_URLS DEBUGINFOD_URLS=%s /proc/%d/root %s/devices/system/cpu/present physical_package_id die_id core_id cpu_map not initialized %s: calloc failed %s/devices/system/node cpu%u %s%d-%d cpumask list: %s Error creating CPU topology %s/devices/system/node/online %*s %*d %31s %lu MemFree: no access to cgroup %s {}[]()|*+?^$ no cgroup matched: %s PID/TID switch overriding CPU PID/TID switch overriding UID UID switch overriding CPU UID switch overriding SYSTEM BPF switch overriding CPU BPF switch overriding PID/TID BPF switch overriding UID BPF switch overriding THREAD Invalid User: %s /proc/self/maps cannot open maps %p-%p r-xp %*x %*x:%*x %*u %n perf-read-vdso32 perf-read-vdsox32 %s: %lu %lu %lu Invalid CPU %d for event %s. INTERVAL ... time %llu, type %s ... aggr_mode %d ... scale %d ... interval %u CPUs utilized %8.3f Invalid tool event 'max' Unknown tool event '%s' of all cache refs %7.2f%% insn per cycle %7.2f stalled cycles per insn of all dTLB cache accesses frontend cycles idle of all LL-cache accesses of all L1-dcache accesses of all L1-icache accesses backend cycles idle of all branches of all iTLB cache accesses %s %s_%d %s %s %8.1f %8.2f %c/sec "metric-value" : "%f", "metric-unit" : "%s" "variance" : %.2f, %s%.2f%% ( +-%6.2f%% ) of all time, "core" : "S%d-D%d-C%d" "cpu" : "%d", "thread" : "%s-%d", S%d-D%d-C%d%s%d%s S%d-D%d-L%d-ID%d%s%d%s S%d-D%d%s%d%s S%d%s%d%s N%d%s%d%s S%d-D%d-C%d%s CPU%d%s %s-%d%s S%d-D%d-C%d S%d-D%d-L%d-ID%d S%d-D%d S%d N%d S%d-D%d-C%d CPU%-*d %*s-%-*d %-*s %*d { %s%lu%s%.2f (%.2f%%) # %s"%s" : "%s" "cgroup" : "%s", "metricgroup" : "%s"} <not counted> <not supported> %.2f%s %.0f%s %'*.2f %'*.0f %*.0f "counter-value" : "%f", "counter-value" : "%s", "unit" : "%s", "event" : "%s", %s [%s] "interval" : %lu.%09lu, %lu.%09lu%s %6lu.%09lu #%*s %-*s cpus #%*s %-*s #%*s %*s-%-*s #%*s %*s %*s events 'BPF program(s) %s 'system wide 'CPU(s) %s process id '%s thread id '%s (%d runs) "metric-value" : "none" %17.9f seconds time elapsed %17.9f seconds user %17.9f seconds sys %17.*f %*s# Final result: %17.*f (%+.*f) comm-pid cpu, socket,cpus, die,cpus, cache,cpus, core,cpus, comm-pid, node, instructions:u %s:%u ??:0 .debug_line -f %c%s %016lx , /tmp/perf- %s[%lx] cannot open source file %s cannot mmap source file %s /proc/%u/ns/%s /proc/%d/task/%d/status couldn't open %s Name: PPid: VmPeak: Threads: process synth event failed failed to open directory: %s %s/proc/%d/task/%d/maps %s/proc/%d/task Synthesizing id index Couldn't synthesize attrs. Couldn't synthesize config. Error writing feature Unknown file found failed to open %s: %s (try 'perf record' first) failed to open %s : %s util/data.c %s/data.%d %s/data Failed to rename %s to %s Failed to lseek to %zu: %s %s/kcore_dir %s/kcore_dir/kallsyms %s/kcore_dir__%d/kallsyms ... Time Shift %llu ... Time Muliplier %llu ... Time Zero %llu ... Time Cycles %llu ... Time Mask %#llx ... Cap Time Zero %d ... Cap Time Short %d Error flushing thread stack! __x86_indirect_thunk_ â– â–‚ â–ƒ â–„ â–… â–† â–‡ â–ˆ hot chain %d: cycles: %ld, hits: %.2f%% %35s %35s %35s %35s hot chain pair %d: --------------------------- [ Matched hot streams ] %s 0x%lx/0x%lx%s%s %s 0x%lx%s%s itrace.debug-log-buffer-size #%d 0x%lx %c %s which is near %s Symbol '%s' not found. Kernel symbol lookup: Uninitialized auxtrace_mmap failed to mmap AUX area AUX area mmap length %zu No AUX area event to sample type: %u unknown AUX %s error type %u time %lu.%09llu time 0 machine_pid %d vcpu %d %u %s errors instruction trace tracestop , Address filter: %s TNT %s no ip %s 0x%llx %s CTC 0x%x FC 0x%x MODE.Exec %s IF:%d %lld MODE.TSX %s TXAbort:%u InTX:%u %s 0x%llx (NR=%d) PTWRITE %s 0x%llx IP:0 %s 0x%llx IP:1 %s IP:0 %s IP:1 PWRE PWRX BBP %s SZ %s-byte Type 0x%llx BIP %s ID 0x%02x Value 0x%llx EVD %s Type 0x%02x Payload 0x%llx %s 0x%llx (%d) Bad Packet! PAD TIP.PGD MTC TIP CYC PSB CBR TraceSTOP OVF EXSTOP <bad> %s %s%d Call Jcc Jmp Loop IRet Int Syscall Sysret VMentry Erets Eretu .log Dumping debug log buffer End of debug log buffer dump %08lx: Bad instruction! Getting more data No more data Reference timestamp 0x%lx Setting timestamp %s to 0x%lx %s at 0x%lx ERROR: Bad packet Scanning for PSB ‚‚‚‚‚‚‚‚ ERROR: Never-ending loop ERROR: Internal error Wraparound timestamp Suppressing bad timestamp Timestamp out of range ERROR: Unexpected packet ERROR: Buffer overflow Setting IP Emulated ptwrite detected ERROR: Missing TIP after FUP Omitting PGE ip 0x%lx Skipping zero TIP.PGE Skipping zero FUP ERROR: Missing FUP after BEP ERROR: Missing FUP after CFE ERROR: Too many EVD packets timestamp: mtc_shift %u timestamp: tsc_ctc_mult %u timestamp: tsc_slip %#x Unknown error! Scanning for full IP ERROR: PSB without PSBEND Surprising PGE change in OVF! ERROR: TSC without TMA %s: last_mtc_ctc %#lx %s: last_ctc %#x %s: ctc_delta %#lx %s: delta %#lx %s: ctc %#x %s: new_ctc_delta %#lx %s: last_ctc_timestamp %#lx %s: fc %#x %s: expected_tsc %#lx ERROR: Missing VMCS ERROR: Unknown VMCS VMCS: %#lx TSC Offset %#lx Internal error Bad packet No more data Failed to get instruction Overflow packet Lost trace data Broken emulated ptwrite GenuineIntel,6,92, intel-pt.mispred-all intel-pt.max-loops intel-pt.cache-divisor %08x: Bad packet! ERROR: no guest machine ERROR: no guest thread ERROR: no thread perf,ptwrite switch: cpu %d tid %d perf_trace_sched_switch __perf_event_task_sched_out __switch_to switch_ip: %lx ptss_ip: %lx TSC %lx est. TSC %lx queue %u getting timestamp queue %u has no timestamp queue %u timestamp 0x%lx Bad AUX output hardware ID transactions cbr psb mwait pwre exstop pwrx evt iflag Max non-turbo ratio %lu Filter string len. %lu %s: bad filter string length Filter string %-20s%s Cap Event Trace %d TSC frequency %lu Maximum non-turbo ratio %u %s: %u range(s) PMU Type %ld Time Shift %lu Time Muliplier %lu Time Zero %lu Cap Time Zero %ld TSC bit %#lx NoRETComp bit %#lx Have sched_switch %ld Snapshot mode %ld Per-cpu maps %ld MTC bit %#lx MTC freq bits %#lx TSC:CTC numerator %lu TSC:CTC denominator %lu CYC bit %#lx %lx -> %lx %s Bad record! PMU Type %ld Time Shift %lu Time Muliplier %lu Time Zero %lu Cap Time Zero %ld Snapshot mode %ld l1d-miss l1d-access llc-miss llc-access tlb-miss tlb-access branch-miss remote-access COND-SELECT INSN-OTHER EXCEPTION-GEN RETIRED L1D-ACCESS L1D-REFILL TLB-ACCESS TLB-REFILL NOT-TAKEN LLC-ACCESS LLC-REFILL REMOTE-ACCESS ALIGNMENT SVE-PARTIAL-PRED SVE-EMPTY-PRED SVE-OTHER EVLEN %d FP AT EXCL AR SIMD-FP GP-REG UNSPEC-REG NV-SYSREG MTE-TAG MEMCPY MEMSET SG COND IND %s %lld %s 0x%llx el%d ns=%d VA 0x%llx PA 0x%llx ns=%d ch=%d pat=%x CONTEXT %s 0x%lx el%d %s %d TOT ISSUE XLAT TGT PBT OP-TYPE DATA-SOURCE Get packet error! Prefix Header DW0 Header DW1 Header DW2 Header DW3 Format Length T8 T9 auxtrace.dumpdir %s/aux.ctr.%02x %s/aux.smp.%02x %*[^,],%u , version supported <= %x Magic number %llx CPU %lld NR_TRC_PARAMS %llx TRCCONFIGR %llx TRCTRACEIDR %llx TRCIDR0 %llx TRCIDR1 %llx TRCIDR2 %llx TRCIDR8 %llx TRCAUTHSTATUS %llx TS_SOURCE %lld ETMCR %llx ETMTRACEIDR %llx ETMCCER %llx ETMIDR %llx Header version %llx Snapshot %llx any_call any_ret ind_call abort_tx no_tx cond ind_jmp no_flags no_cycles save_type hw_index priv -I --user-regs= available registers: Unknown option name '%s' LINES COLUMNS help.autocorrect this Did you mean %s? one of these ./%s dlopen failed for: '%s' filter_event filter_event_early perf_dlfilter_fns filter_description %39s%s List of available dlfilters: %s/dlfilters %s/devices/%s : available %-*s%-*s%s Fwd Yes N/A Data Addr |OP STORE PFETCH |LVL |SNP |TLB |LCK |BLK None HitM core, same node node, same socket socket, same board Uncached CXL I/O Any cache LFB/MAB PMEM HIT MISS Local RAM Remote RAM (1 hop) Remote RAM (2 hops) Remote Cache (1 hop) Remote Cache (2 hops) Walker Fault ldlat-loads cpu/mem-loads,ldlat=%u/P cpu/events/mem-loads ldlat-stores cpu/mem-stores/P cpu/events/mem-stores start time %lu, end time %lu start time %d: %lu, end time %d: %lu %lu.%06lu %lu.%09lu %Y%m%d%H%M%S %s%02u Error creating IDs for '%s' division by zero syntax error memory exhausted %s/firmware/acpi/tables/NFIT adding ref metric %s: %s %s not found lookup(%s): val %f processing metric: %s ENTRY parsing metric: %s %s failed to count #smt_on #core_wide #slots #has_pmem Unrecognized literal '%s' literal: %s = %f FAULT_ALGN FAULT_DATA FAULT_INST ARCH_1 ARCH_2 ARCH_3 ARCH_4 ARCH_5 UNCOND SYSRET COND_CALL COND_RET ERET SERROR # # Branch Statistics: COND_FWD %8s: %5.1f%% COND_BWD CROSS_4K CROSS_2M SPEC_WRONG_PATH NON_SPEC_CORRECT_PATH monotonic (not found) monotonic_raw boottime tai mono real %s error: '%s' [%d] = %d, [%d] = ERROR, .text %s: cannot get elf header. .note.gnu.build-id .notes .note .plt.got .rela.dyn %s@plt offset_%#lx@plt .plt.sec .rela.plt .rel.plt ó ú %s: cannot read %s ELF file. .gnu_debuglink .symtab .dynsym .opd adtx %s/kcore .note.stapsdt gelf_xlatetom : %s %s : cannot get elf header. .stapsdt.base .probes Failed to get cache from %s %s/probes Failed to open cache(%d): %s Opening %s write=%d README uprobe_events CONFIG_UPROBE_EVENTS=y kprobe_events CONFIG_KPROBE_EVENTS=y {k,u}probe_events strlist__add failed (%d) Writing event: %s Failed to write event: %s -:%s Failed to delete event: %s Cache open error: %d Cache read error: %d Failed to add probe caches Added probe cache: %d Failed to get sdt note: %d sdt_%s %s:%s=%s p:%s/%s %s:0x%llx (0x%llx) [sp, Allocation error arg%d=%s%s Writing cache: %s%s Cache committed: %d Removed cached event: %s list cache with filter: %s %s (%s): *type: * x8/16/32/64,* *place (kretprobe): * *ref_ctr_offset* *u]<offset>* *Create/append/* *\imm-value,* :s64 :s32 :s16 :s8 :u8 :u16 :u32 :u64 %return .gnu.linkonce.this_module Failed to find module %s. Rebuild with -g, %s is out of .text, skip it. %7d File read error: %s Debuginfo analysis failed. <%s@%s:%d> <%s:%d> Failed to open %s: %s +u %s%ld( %+ld( %s= %s%+ld __return .@ snprintf() failed: %d %s/kprobes/blacklist 0x%lx-0x%lx Blacklist: 0x%lx-0x%lx, %s Failed to init symbol map. Use vmlinux: %s machine__new_host() failed. Failed to init vmlinux path. Searching variables at %s Available variables at %s @<%s+%lu> (No matched variables) start line end line Line range is %d to %d Failed to split arguments. sdt_ ;=@+% %%%s ;: ;:+@% util/probe-event.c %s_L%d parsing arg: %s into name:%s user_access type:%s -.[ %s(%d), %s(%d) $params $vars Parsing probe_events: %s Group:%s Event:%s probe:%c -> %s:%s= %c:%s/%s 0x0 %s:0x%lx (0x%lx) %s%s0x%lx %s%s%s+%lu %-20s (on in %s with Failed to make a group name. %s_%s abs_%lx Found %d probe_trace_events. Probe point '%s' not found. Trying to use symbols. *?[ [$+-]* Failed to get a map for %s Failed to load symbols in %s \%ld DW_OP %x is not supported. converting %s in %s Var real type: %s (%x) Array real type: %s (%x) Probe point found: %s+%lu Expanding %s into: ustring b%d@%d/%zd %s type is %s. Out of memory error unsigned char %c%d Ignoring tail call from %s fname: %s, lineno:%d New line range: %d to %d [INV] [VAL] [EXT] Add new var: %s Error in strbuf Reversed line: %s:%d Matched function: %s [%lx] %s has no entry PC. Skipped .eh_frame \%lx found inline addr: 0x%jx Get %zd lines from this CU enum (function_type) void* (unknown_type) @<%s+[%lu-%lu ,%lu-%lu ]> ,) %r0 $0 $26 $27 %29 $hi $lo %g0 %g1 %g2 %g3 %g4 %g5 %g6 %g7 %o0 %o1 %o2 %o3 %o4 %o5 %sp %o7 %l0 %l1 %l2 %l3 %l4 %l5 %l6 %l7 %i0 %i1 %i2 %i3 %i4 %i5 %fp %i7 %f0 %f1 %f2 %f3 %f4 %f5 %f6 %f7 %f8 %f9 %f10 %f11 %f12 %f13 %f14 %f15 %f16 %f17 %f18 %f19 %f20 %f21 %f22 %f23 %f24 %f25 %f26 %f27 %f28 %f29 %f30 %f31 %f32 %f33 %f34 %f35 %f36 %f37 %f38 %f39 %f40 %f41 %f42 %f43 %f44 %f45 %f46 %f47 %f48 %f49 %f50 %f51 %f52 %f53 %f54 %f55 %f56 %f57 %f58 %f59 %f60 %f61 %f62 %f63 %c0 %c1 %c2 %c3 %c4 %c5 %c6 %c7 %c8 %c9 %c10 %c11 %c12 %c13 %c14 %c15 %a0 %a1 %a2 %a3 %a4 %a5 %a6 %a7 %a8 %a9 %a10 %a11 %a12 %a13 %a14 %a15 %pswm %pswa %gpr0 %gpr1 %gpr2 %gpr3 %gpr4 %gpr5 %gpr6 %gpr7 %gpr8 %gpr9 %gpr10 %gpr11 %gpr12 %gpr13 %gpr14 %gpr15 %gpr16 %gpr17 %gpr18 %gpr19 %gpr20 %gpr21 %gpr22 %gpr23 %gpr24 %gpr25 %gpr26 %gpr27 %gpr28 %gpr29 %gpr30 %gpr31 %msr %xer %link %ctr %dsisr %dar %x0 %x1 %x2 %x3 %x4 %x5 %x6 %x7 %x8 %x9 %x10 %x11 %x12 %x13 %x14 %x15 %x16 %x17 %x18 %x19 %x20 %x21 %x22 %x23 %x24 %x25 %x26 %x27 %x28 %x29 %lr %ip %pc %ax %dx %cx %bx %si %di %bp $stack Open Debuginfo file: %s cannot get the debug info variable has no type no pointer or no type type size is unknown (unknown type) unwind: resume unsupported '' WARNING: ui->thread is NULL unwind: Only supports local. unwind: Unspecified error. unwind: no map for %lx unwind: access_reg w %d unwind: can't read reg %d unwind: reg %d, val %lx .eh_frame_hdr \" \\ \b \f \r \t \u%04x "0x%lx" Sample resolution failed! Error opening output file! Error creating perf session! Symbol init error! "linux-perf-json-version": 1 "headers": { header-version %FT%TZ captured-on data-offset data-size feat-offset os-release cpu-desc nrcpus-online nrcpus-avail clock-time real-time perf-version cmdline "samples": [ %s.py import os import sys from Core import * def trace_begin(): print("in trace_begin") def trace_end(): print("in trace_end") def %s__%s( event_name, context, common_cpu, common_secs, common_nsecs, common_pid, common_comm, common_callchain, perf_sample_dict print(" " %% \ ( " \ " %%u )) if 'sym' in node: else: print() flag_str(" %s__%s", "%s", %s) symbol_str(" generated Python script: %s couldn't create Python tuple stat__%s can't find python handler %s error resizing Python tuple couldn't create Python list %s+0x%x trace_end unthrottle define_symbolic_field define_flag_field define_flag_value define_symbolic_value auxtrace_error binding sym_off sym_srcline Can't open python script "%s" __main__ perf_trace_context perf_script_context trace_begin failed to initialize export perf_db_export_mode perf_db_export_calls perf_db_export_callchains evsel_table machine_table comm_table comm_thread_table dso_table symbol_table branch_type_table sample_table call_path_table call_return_table context_switch_table synth_data bcrosyiABExghDt time_enabled time_running values datasrc datasrc_decode raw_buf mispred from_dsoname to_dsoname cpumode addr_correlates_sym addr_dso_map_end addr_dso_map_start addr_dso_bid addr_dso addr_symoff addr_symbol flags_disp insn_cnt cyc_cnt %s__%s trace_unhandled couldn't create Python dict common_cpu common_s common_ns common_comm common_callchain func_code __code__ co_argcount 1.2.11 ‹ Compressed file is corrupt Unknown error, possibly a bug rb lzma: read error: %s lzma: write error: %s lzma: failed %s [] void byte double boolean $SP$ $BP$ $RF$ $LT$ $GT$ $LP$ $RP$ $u20$ $u27$ $u5b$ $u5d$ $u7e$ jit marker trying : %s /jit- jit marker found: %s [anon: /memfd: %s/jitted-%d-%lu.so write ELF image %s cannot create jit ELF %s: %s injected: %s (%d) ELF initialization failed elf_begin failed cannot get ehdr cannot create section cannot get new data cannot get section header cannot allocate strsym failed to create EVP_MD_CTX elf_update 4 failed elf_update debug failed Overwrite existing hook: %s record_end record_start [bpf] bpf_trampoline_%lu bpf_dispatcher_%s -- kernel too old? # bpf_prog_info %u: can't get prog info: %s %s: mismatch in rec size CROSS_COMPILE riscv32 mips-unknown-linux-gnu- mipsel-linux-android- mips-linux-gnu- mips64-linux-gnu- mips64el-linux-gnuabi64- mips64-linux-gnuabi64- mipsel-linux-gnu- x86_64-pc-linux-gnu- x86_64-unknown-linux-gnu- i686-pc-linux-gnu- i586-pc-linux-gnu- i486-pc-linux-gnu- i386-pc-linux-gnu- i686-linux-android- i686-android-linux- x86_64-linux-gnu- i586-linux-gnu- sparc-unknown-linux-gnu- sparc64-unknown-linux-gnu- sparc64-linux-gnu- sh-unknown-linux-gnu- sh-linux-gnu- s390-ibm-linux- s390x-linux-gnu- riscv64-unknown-linux-gnu- riscv64-linux-android- riscv64-linux-gnu- riscv32-unknown-linux-gnu- riscv32-linux-android- riscv32-linux-gnu- powerpc-unknown-linux-gnu- powerpc-linux-gnu- powerpc64-unknown-linux-gnu- powerpc64-linux-gnu- powerpc64le-linux-gnu- aarch64-linux-android- aarch64-linux-gnu- arm-eabi- arm-linux-androideabi- arm-unknown-linux- arm-unknown-linux-gnu- arm-unknown-linux-gnueabi- arm-linux-gnu- arm-linux-gnueabihf- arm-none-eabi- arc-linux- arc-snps-linux-uclibc- arc-snps-linux-gnu- %s,%u,%u,%u$ %s-%u-%X-%X$ @ @ %lfGHz intel_bts %#llx:%s POUT %#lx:%s kvm:kvm_msr kvm:kvm_pio kvm:kvm_mmio gpa VMX SVM Hygon ioport kvm:kvm_entry kvm:kvm_exit MSR Access IO Port Access MMIO Access exit_reason vcpu_id VM-EXIT read_cr0 read_cr2 read_cr3 read_cr4 read_cr8 write_cr0 write_cr2 write_cr3 write_cr4 write_cr8 read_dr0 read_dr1 read_dr2 read_dr3 read_dr4 read_dr5 read_dr6 read_dr7 write_dr0 write_dr1 write_dr2 write_dr3 write_dr4 write_dr5 write_dr6 write_dr7 DE excp DB excp BP excp OF excp BR excp UD excp NM excp DF excp TS excp NP excp SS excp GP excp PF excp MF excp AC excp MC excp XF excp nmi vintr cr0_sel_write read_idtr read_gdtr read_ldtr read_rt write_idtr write_gdtr write_ldtr write_rt rdtsc rdpmc pushf popf rsm swint hlt invlpg invlpga task_switch ferr_freeze vmrun hypercall vmload vmsave stgi clgi skinit rdtscp icebp wbinvd xsetbv write_efer_trap write_cr0_trap write_cr4_trap write_cr8_trap invpcid npf avic_incomplete_ipi avic_unaccelerated_access vmgexit vmgexit_mmio_read vmgexit_mmio_write vmgexit_nmi_complete vmgexit_ap_hlt_loop vmgexit_ap_jump_table vmgexit_page_state_change vmgexit_guest_request vmgexit_ext_guest_request vmgexit_ap_creation vmgexit_hypervisor_feature invalid_guest_state EXCEPTION_NMI EXTERNAL_INTERRUPT TRIPLE_FAULT INIT_SIGNAL SIPI_SIGNAL INTERRUPT_WINDOW NMI_WINDOW TASK_SWITCH INVLPG RDPMC RDTSC VMCALL VMCLEAR VMLAUNCH VMPTRLD VMPTRST VMREAD VMRESUME VMWRITE VMOFF VMON CR_ACCESS DR_ACCESS IO_INSTRUCTION MSR_READ MSR_WRITE INVALID_STATE MSR_LOAD_FAIL MWAIT_INSTRUCTION MONITOR_TRAP_FLAG MONITOR_INSTRUCTION PAUSE_INSTRUCTION MCE_DURING_VMENTRY TPR_BELOW_THRESHOLD APIC_ACCESS EOI_INDUCED GDTR_IDTR LDTR_TR EPT_VIOLATION EPT_MISCONFIG INVEPT RDTSCP PREEMPTION_TIMER INVVPID WBINVD XSETBV APIC_WRITE RDRAND INVPCID ENCLS RDSEED PML_FULL XSAVES XRSTORS UMWAIT TPAUSE BUS_LOCK %eax Regex compilation error. +0 %.*s%.*s%.*s%.*s%.*s %rax %al %ah %ebx %rbx %bl %bh %ecx %rcx %cl %ch %edx %rdx %dl %dh %esi %rsi %sil %edi %rdi %dil %ebp %rbp %bpl %rsp %esp %spl %r8b %r8w %r8d %r9b %r9w %r9d %r10b %r10w %r10d %r11b %r11w %r11d %r12b %r12w %r12d %r13b %r13w %r13d %r14b %r14w %r14d %r15b %r15w %r15d Local Retire Latency uops_retired.slots cpu_core mem-ldst ibs_op// %s/mem-loads,ldlat=%u/P %s/events/mem-loads %s/mem-stores/P %s/events/mem-stores %s/devices/uncore_iio_%d devices/uncore_iio_%d/die%d Mode iostat is not supported %04x:%02hhx Failed to realloc memory %08x:%02hhx S%d-uncore_iio_%d<%04x:%02x> %6lu.%09lu%s%04x:%02x%s port, port %8.0f Inbound Read(MB) Inbound Write(MB) Outbound Read(MB) Outbound Write(MB) unwind: invalid reg id %d GenuineIntel, -%u caps/topa_multiple_entries psb_period %s psb_period %zu not %s: failed, error %d caps/mtc caps/mtc_periods ,mtc,mtc_period=%d caps/psb_cyc caps/psb_periods ,psb_period=%d format/pt format/branch ,pt,branch %s default config: %s noretcomp mtc_period max_nonturbo_ratio caps/event_trace cyc_thresh caps/cycle_thresholds Intel PT snapshot size: %zu JITDUMP_USE_ARCH_TIMESTAMP Intel BTS: TSC not available Intel BTS snapshot size: %zu failed to get stack map x86 hybrid x86 hybrid event parsing not hybrid AMD IBS via core pmu amd_ibs_via_core_pmu x86 Sample parsing x86_sample_parsing x86 bp modify bp_modify Intel PT intel_pt_pkt_decoder Intel PT packet decoder intel_pt_hybrid_compat Samples differ at 'ins_lat' arch/x86/tests/hybrid.c wrong hybrid type missing pmu unexpected pmu cpu_core/cycles/ {cpu-clock,cpu_core/cycles/} {cpu_core/cycles/,cpu-clock} cpu_core/r1a/ cpu_core/LLC-loads/ intel_pt_pkt_desc failed! eax = 0x%08x ebx = 0x%08x ecx = 0x%08x edx = 0x%08x Decoding failed! Decoding: Packet context changed! Decoded ok: CPU %d not found CPU %d OK failed to PTRACE_TRACEME tracee exited prematurely 1 failed to set dr7: %s failed to PTRACE_CONT: %s tracee exited prematurely 2 rip %lx, bp_1 %p failed to PTRACE_DETACH: %s modify test 1 failed arch/x86/tests/bp-modify.c failed to set breakpoint: %s modify test 2 failed Fail Pass libperf-gtk.so Error: Warning: %*.2f%% Self Overhead guest sys guest usr Children Not enough memory! | %s Bad callchain mode / # %s%-.*s %*sno entry >= %.2f%% %.10s end %16s events: %10d (%4.1f%%) colors. Press any key... Warning! medium green selected black yellow blue magenta white %s %s [Percent: %s] String not found! Press ESC to exit No source file location. Source file location: %s ENTER: OK, ESC: Cancel String: Search ui/browsers/annotate.c Invalid jump offset: %lx %*s%c %s lost: %lu/%lu drop: %lu/%lu [z] -c %s -S %s --time %s,%s # Samples: %lu of event '%s' %lu%c%s%s : %ld%c%schunks LOST! PWD <...> no entry >= %.2f%% Run scripts for all samples%s the Kernel %.*lx Annotate %s ui/browsers/hists.c out of into Collapse Expand Collecting samples... perf.hist.%d Couldn't write to %s: %s %s written! Verbosity level set to %d Symbol to show Percent Limit Invalid percent: %.2f Do you really want to exit? Zoom %s %s(%d) thread Zoom %s %s thread Browse map details Zoom %s Processor Socket %d with assembler with source Exit Available samples %*lx %*lx %c restart with -v to use Search by name/addr %s not found! scripts. Running %s Cannot run %s [c[H[J --inline -i perf script -s Show individual samples %s script %s -F +metric %s %s -F +insn --xed -F +srcline,+srccode perf script command %s script %s %s%s %s %s%s 2>&1 | less Press 'q' to exit Header information samples.context --tid --cpu %s: CPU %d tid %d --show-lost-events TUI initialization failed. ^(kB) Fatal Error -------- backtrace -------- Error: Warning: Help Enter: Yes, ESC: No %s [%s/%s] (sI) (sIs#) common_pc perf_sample_insn perf_set_itrace_options Set --itrace options. perf_sample_srcline perf_sample_srccode perf bench [<common options>] <collection> <benchmark> [<options>] # List of all available benchmark collections: Unknown format descriptor: '%s' Invalid repeat option: Must specify a positive value # List of available benchmarks for collection '%s': Unknown benchmark: '%s' for collection '%s' Specify the output formatting style Specify number of times to repeat the run NUMA scheduling and MM benchmarks Baseline libc usleep(1000) call Attach empty BPF prog to uprobe on usleep, system wide Attach trace_printk BPF prog to uprobe on usleep syswide Benchmark thread start/finish with breakpoints Benchmark breakpoint enable/disable Benchmark perf event synthesis Benchmark evlist open and close Benchmark sysfs PMU info scanning Benchmark epoll concurrent epoll_waits Benchmark epoll concurrent epoll_ctls Benchmark for futex hash table Benchmark for futex wake calls Benchmark for parallel futex wake calls Benchmark for futex requeue calls Benchmark for futex lock_pi calls Benchmark for memcpy() functions Benchmark for memset() functions Benchmark for find_bit() functions Run all memory access benchmarks Benchmark for basic getppid(2) calls Benchmark for getpgid(2) calls Benchmark for scheduling and IPC Benchmark for pipe() between two processes Benchmark for seccomp user notify problem processing %d event, skipping it. problem incrementing symbol count, skipping event total %d, ok %d (%.1f%%), bad %d (%.1f%%) ----------------------------------------------------------- total %d, ok %d (%.1f%%), bad %d (%.1f%%) Annotate type: '%s' in %s (%d samples): ============================================================================ only consider symbols in these dsos be more verbose (show symbol address, etc) do now show any warnings or messages don't load vmlinux even if found load module symbols - WARNING: use only with -k and LIVE kernel print matching source lines (may be slow) Don't shorten the displayed pathnames Skip symbols that cannot be annotated Show event group information together Look for files with symbols relative to this directory Interleave source code with assembly code (default) Display raw encoding of assembly instructions (default) Specify disassembler style (e.g. -M intel for intel syntax) Add prefix to source file path names in programs (with --prefix-strip) Strip first N entries of source file path name in programs (with --prefix) objdump binary to use for disassembly and annotations addr2line binary to use for line numbers Enable kernel symbol demangling Show a column with the sum of periods Show a column with the number of samples 'always' (default), 'never' or 'auto' only applicable to --stdio mode Set percent type local/global-period/hits Don't show entries under that percent Instruction Tracing options i[period]: synthesize instructions events y[period]: synthesize cycles events (same period as i) b: synthesize branches events (branch misses for Arm SPE) c: synthesize branches events (calls only) r: synthesize branches events (returns only) x: synthesize transactions events w: synthesize ptwrite events p: synthesize power events o: synthesize other events recorded due to the use of aux-output (refer to perf record) I: synthesize interrupt or similar (asynchronous) events (e.g. Intel PT Event Trace) e[flags]: synthesize error events each flag must be preceded by + or - error flags are: o (overflow) l (data lost) d[flags]: create a debug log each flag must be preceded by + or - log flags are: a (all perf events) o (output to stdout) f: synthesize first level cache events m: synthesize last level cache events t: synthesize TLB events a: synthesize remote access events g[len]: synthesize a call chain (use with i or x) G[len]: synthesize a call chain on existing event records l[len]: synthesize last branch entries (use with i or x) L[len]: synthesize last branch entries on existing event records sNUMBER: skip initial number of events q: quicker (less detailed) decoding A: approximate IPC Z: prefer to ignore timestamps (so-called "timeless" decoding) T: use the timestamp trace as kernel time PERIOD[ns|us|ms|i|t]: specify period to sample stream concatenate multiple options. Default is iybxwpe or cewp Show data type annotate for the memory accesses Show stats for the data type annotation Show instruction stats for the data type annotation Error: only one config file at a time The config variable does not contain a section name: %s The config variable does not contain a variable name: %s The config variable does not contain a value: %s Failed to set the configs on %s # this file is auto-generated. perf config [<file-option>] [options] [section.name[=value] ...] problem incrementing symbol period, skipping event problem adding hist entry, skipping event compute wdiff w1(%ld) w2(%ld) Failed: wrong weight data, use 'wdiff:w1,w2' Failed: extra option specified '%s' Failed: '%s' is not computation method (use 'delta','ratio' or 'wdiff') (%lu * 100 / %lu) - (%lu * 100 / %lu) Do not show any warnings or messages Show only items with match in baseline delta,delta-abs,ratio,wdiff:w1,w2 (default delta-abs),cycles Entries differential computation selection Show cycles histogram and standard deviation - WARNING: use only with -c cycles. only consider symbols in these comms sort by key(s): pid, comm, dso, symbol, parent, cpu, srcline, ... Please refer the man page for the complete list. separator for columns, no spaces will be added between columns '.' is reserved. How to display percentage of filtered entries Time span (time percent or absolute timestamp) only consider symbols in these pids only consider symbols in these tids Enable hot streams comparison. perf diff [<options>] [old_file] [new_file] [Program Block Range] Cycles Diff --group option is not compatible with other options # Tip: use 'perf evlist --trace-fields' to show fields for tracepoint events buffer size too small, must larger than 1KB. cannot open tracing file: %s: %s write '%s' to tracing/%s failed: %s Please select "function_graph" (default) or "function" failed to set tracing cpumask failed to set tracing option func_stack_trace failed to set tracing option irq-info failed to set tracing filters failed to set tracing per-cpu buffer size failed to set tracing option function-fork failed to set tracing option sleep-time failed to set tracing option funcgraph-irqs failed to set tracing option funcgraph-proc/funcgraph-abstime users with the CAP_PERFMON or CAP_SYS_ADMIN capability failed to set current_tracer to function_graph %4d - %-4d %s | %10d | %.*s%*s | %4d - %-4s %s | %10d | %.*s%*s | failed to set current_tracer to %s Trace on existing thread id (exclusive to --pid) System-wide collection from all CPUs Tracer to use: function_graph(default) or function Show available functions to filter Trace given functions using function tracer Function tracer options, available options: call-graph,irq-info Trace given functions using function_graph tracer Set nograph filter on given functions Graph tracer options, available options: nosleep-time,noirqs,verbose,thresh=<n>,depth=<n> Size of per cpu buffer, needs to use a B, K, M or G suffix. Number of milliseconds to wait before starting tracing after program start Show latency of given function perf ftrace [<options>] [<command>] perf ftrace [<options>] -- [<command>] [<options>] perf ftrace {trace|latency} [<options>] [<command>] perf ftrace {trace|latency} [<options>] -- [<command>] [<options>] Should provide a function to measure Config with no key for man viewer: %s '%s': path for unsupported man viewer. Please consider using 'man.<tool>.%s' instead. '%s': unsupported man viewer sub key. Failed to read emacsclient version Failed to parse emacsclient version. emacsclient version '%d' too old (< 22). The most commonly used perf commands are: perf help [--all] [--man|--web|--info] [command] no man viewer handled the request '%s': not a documentation directory. Show build id of current kernel + modules Problems with %s file, consider removing it from the cache kcore added to build-id cache directory %s file(s) to remove (remove old caches too) to find missing build ids in the cache Enable debuginfod data retrieval from DEBUGINFOD_URLS or specified urls target pid for namespace context perf buildid-cache [<options>] Couldn't read a build-id in %s Couldn't remove some caches. Error: %s. be more verbose (show counter open errors, etc) perf kallsyms [<options>] symbol_name %s: %s %s %#lx-%#lx (%#lx-%#lx) List of pre-defined events (to be used in -e or -M): Unexpected format character '%c' JSON encode events and metrics Print extra event descriptions. --no-desc to not print. Print longer event descriptions. Print information on the perf event names and expressions used internally by events. Limit PMU or metric printing to the given PMU (e.g. cpu, core or atom). Limit PMU or metric printing to the specified PMU. perf list [<options>] [hw|sw|cache|tracepoint|pmu|sdt|metric|metricgroup|event_glob] ERROR: cputype is not supported! Critical: Not enough memory! Trying to continue... failed to write perf data, error: %m failed to queue perf data, error: %m failed to signal wakeup fd, error: %m Couldn't record kernel reference relocation symbol Symbol resolution may be skewed if relocation was used (e.g. kexec). Check /proc/kallsyms permission or run as root. Couldn't record kernel module information. Symbol resolution may be skewed if relocation was used (e.g. kexec). Check /proc/modules permission or run as root. Couldn't synthesize thread map. Couldn't synthesize bpf events. Couldn't synthesize cgroup events. Recording AUX area tracing snapshot failed to sync perf data, error: %m Couldn't record guest kernel [%d]'s reference relocation symbol. callchain: stack dump size %d trigger '%s' state transist error: %d in %s() [ perf record: perf size limit reached (%lu KB), stopping session ] threads[%d]: running on cpu%d: threads[%d]: failed to notify on start: %s threads[%d]: started on cpu%d threads[%d]: failed to notify on termination: %s Failed to allocate thread mask Failed to initialize maps thread mask Failed to initialize affinity thread mask Intersecting affinity mask: %s Failed to reallocate thread masks Failed to get current timestamp Perf session creation failed. Parallel trace streaming is not available in pipe mode. Parallel trace streaming is not available in AUX area tracing mode. Failed to create wakeup eventfd, error: %m Failed to add wakeup eventfd to poll list ERROR: kcore is not readable. gettimeofday failed, cannot set reference time. clock_gettime failed, cannot set reference time. WARNING: --timestamp-filename option is not available in pipe mode. perf record opening and mmapping events WARNING: Kernel address maps (/proc/{kallsyms,modules}) are restricted, check /proc/sys/kernel/kptr_restrict and /proc/sys/kernel/perf_event_paranoid. Samples in kernel functions may not be resolved if a suitable vmlinux file is not found in the buildid cache or in the vmlinux path. Samples in kernel modules won't be resolved at all. If some relocation was applied (e.g. kexec) symbols may be misresolved even with a suitable vmlinux or kallsyms file. failed to set filter "%s" on event %s with %d (%s) Permission error mapping pages. Consider increasing /proc/sys/kernel/perf_event_mlock_kb, or try again with a smaller value of -m/--mmap_pages. (current value: %u,%u) Failed to allocate thread data thread_data[%p]: nr_mmaps=%d, maps=%p, ow_maps=%p thread_data[%p]: cpu%d: maps[%d] -> mmap[%d] thread_data[%p]: cpu%d: ow_maps[%d] -> ow_mmap[%d] Failed to initialize thread[%d] maps thread_data[%p]: pollfd[%d] <- event_fd=%d thread_data[%p]: msg=[%d,%d], ack=[%d,%d] Failed to open thread[%d] communication pipes Failed to add descriptor to thread[%d] pollfd thread_data[%p]: pollfd[%d] <- ctl_fd=%d Failed to duplicate descriptor in main thread pollfd thread_data[%p]: pollfd[%d] <- non_perf_event fd=%d Failed to map thread and evlist pollfd indexes Failed to create data directory: %s perf record done opening and mmapping events WARNING: No sample_id_all support, falling back to unordered processing Couldn't generate buildids. Use --no-buildid to profile anyway. Couldn't create side band evlist. . Couldn't ask for PERF_RECORD_BPF_EVENT side band events. . Couldn't start the BPF side band thread: BPF programs starting from now on won't be annotatable Could not set realtime priority. Failed to block signals on threads start: %s threads[%d]: failed to receive termination notification from %d threads[%d]: failed to receive start notification from %d Failed to unblock signals on threads start: %s AUX area tracing snapshot failed [ perf record: dump data: Woken up %ld times ] Thread and evlist pollfd index mismatch Failed to collect '%s' for the '%s' workload: %s [ perf record: Woken up %ld times to write data ] threads[%d]: samples=%lld, wakes=%ld, transferred=%lu, compressed=%lu Unmatched FD vs. sample ID: skip reading LOST count [ perf record: Captured and wrote %.3f MB %s%s%s , compressed (original %.3f MB, ratio is %.3f) Failed to initialize thread[%d] pollfd cgroup monitoring only available in system-wide mode Failed: no support to record build id in mmap events, update your kernel. Enabling build id in mmap2 events. Kernel has no cgroup sampling support. --affinity option is mutually exclusive to parallel streaming mode. Asynchronous streaming mode (--aio) is mutually exclusive to parallel streaming mode. Compression enabled, disabling build id collection at the end of the session. kernel does not support recording context switch events WARNING: --switch-output-event option is not available in parallel streaming mode. WARNING: --switch-output option is not available in parallel streaming mode. switch-output with SIGUSR2 signal switch-output with %s size threshold switch-output with %s time threshold (%lu seconds) WARNING: switch-output data size lower than wakeup kernel buffer size (%s) expect bigger perf.data sizes WARNING: --timestamp-filename option is not available in parallel streaming mode. AUX area tracing options are not available in parallel streaming mode. Couldn't create thread/CPU maps: %s record__config_text_poke failed, error %d record__config_off_cpu failed, error %d record__config_tracking_events failed, error %d Failed to allocate thread masks Failed to allocate thread masks[%d] Failed to allocate CPU topology Failed to allocate NUMA topology Failed to reallocate maps spec Failed to allocate maps spec[%d] Invalid thread maps or affinity specs Failed to reallocate affinity spec Failed to allocate affinity spec[%d] Failed to initialize parallel data streaming masks --per-thread option is mutually exclusive to parallel streaming mode. event selector. use 'perf list' to list available events don't record events from perf itself record events on existing process id record events on existing thread id collect data with this RT SCHED_FIFO priority collect data without buffering collect raw sample records from all opened counters system-wide collection from all CPUs child tasks do not inherit counters synthesize non-sample events at the end of output Fail if the specified frequency can't be used number of mmap data pages and AUX area tracing mmap pages Minimal number of bytes that is extracted from mmap data pages (default: 1) don't print any warnings or messages Record the sample physical addresses Record the sampled data address data page size Record the sampled code address (ip) page size do not update the buildid cache do not collect buildids in perf.data monitor event in cgroup name only ms to wait before starting measurement after program start (-1: start with events disabled), or ranges of time to enable events e.g. '-D 10-20,30-40' sample by weight (on special events only) sample transaction flags (special events only) sample selected machine registers on interrupt, use '-I?' to list register names sample selected machine registers on interrupt, use '--user-regs=?' to list register names Record running/enabled time of read (:S) events clockid to use for events, see clock_gettime() AUX area tracing Snapshot Mode per thread proc mmap processing timeout in ms Configure all used events to run in kernel space. Configure all used events to run in user space. Record build-id of all DSOs regardless of hits append timestamp to output filename Record timestamp boundary (time of first/last samples) signal or size[BKMG] or time[smhd] Switch output when receiving SIGUSR2 (signal) or cross a size or time threshold switch output event selector. use 'perf list' to list available events Limit number of switch output generated files Use <n> control blocks in asynchronous trace writing mode (default: 1, max: 4) Set affinity mask of trace reading thread to NUMA node cpu mask or cpu of processed mmap buffer Limit the maximum size of the output file number of threads to run for event synthesis fd:ctl-fd[,ack-fd] or fifo:ctl-fifo[,ack-fifo] Listen on ctl-fd descriptor for command to control measurement ('enable': enable events, 'disable': disable events, 'snapshot': AUX area tracing snapshot). Optionally send control command completion ('ack\n') to ack-fd descriptor. Alternatively, ctl-fifo / ack-fifo will be opened and used as ctl-fd / ack-fd. Fine-tune event synthesis: default=all write collected trace data into several data files using parallel threads perf record [<options>] [<command>] perf record [<options>] -- <command> [<options>] Cannot parse time quantum `%s' failed: wrong feature ID: %llu %*s %lx-%lx %c%c%c%c %08lx %lu %s Invalid --ignore-callees regex: %s %s Not enough memory for report.sort_order %s variable unknown, ignoring... If some relocation was applied (e.g. kexec) symbols may be misresolved. As no suitable kallsyms nor vmlinux was found, kernel samples can't be resolved. Stop considering events after the occurrence of this event Consider events after the occurrence of this event Set time quantum for time sort key (default 100ms) Time span of interest (start,stop) how to display percentage of filtered entries use branch records for per branch histogram filling don't try to adjust column width, use these fixed values only show symbols that (partially) match with this filter ignore callees of these functions in call graphs print_type,threshold[,print_limit],order,sort_key[,branch],value regex filter to identify parent, see: '--sort parent' pretty printing style key: normal raw output field(s): overhead period sample Display recorded tasks memory maps Show per-thread event counters Show sample percentage for different cpu modes Only display entries with parent-match Accumulate callchains of children and show total overhead as well. Enabled by default, use --no-children to disable. Set the maximum stack depth when parsing the callchain, anything beyond the specified depth will be ignored. Default: kernel.perf_event_max_stack or 127 Only display entries resolved to a symbol Display extended information about perf.data file Sort the output by the event at the index n in group. If n is invalid, sort by the first event. WARNING: should be used on grouped events. add last branch records to call history Number of samples to save per histogram entry for individual browsing Show full source file name path for source lines Show callgraph from reference event Enable LBR callgraph stitching approach only show processor socket that match with this filter Show raw trace event output (do not use print fmt or plugins) Show the on/off switch events, used with --switch-on and --switch-off Sort all blocks by 'Sampled Cycles%' Do not display empty (or dummy) events in the output branch and mem mode incompatible Error: --hierarchy and --fields options cannot be used together Error: --tasks and --mmaps can't be used together with --stats # To display the perf.data header info, please use --header/--header-only options. # %s: failed to set libtraceevent function resolver Selected --sort parent, but no callchain data. Did you call 'perf record' without -g? Selected -g or --branch-history. But no callchain or branch data. Did you call 'perf record' without -g or -b? Can't register callchain params. Selected -b but no branch data. Did you call perf record without -b? Selected --mem-mode but no mem data. Did you call perf record without -d? Can't find LBR callchain. Switch off --stitch-lbr. Please apply --call-graph lbr when recording. Error: failed to process tasks Kernel address maps (/proc/{kallsyms,modules}) were restricted. Check /proc/sys/kernel/kptr_restrict before running 'perf record'. %s Samples in kernel modules can't be resolved as well. Failed to setup hierarchy output formats /build/linux-azure-6.8-1vyVPW/linux-azure-6.8-6.8.0/debian/build/tools-perarch/tools/perf/Documentation Cannot load tips.txt file, please install perf! # # Total Lost Samples: %lu # Cache level must be of form L[1-%d], or l[1-%d] perf only supports max cache level of %d. Consider increasing MAX_CACHE_LVL %s event is not supported by the kernel. skipping event %s that kernel failed to open . Extra cpu map event, ignoring. Must define cputype before events/metrics --cputype %s is not supported! --cgroup and --for-each-cgroup cannot be used together warning: processing task data, aggregation mode not set failed to write stat round event Extra thread map event, ignoring. aggregate count at this cache level (Default: LLC) perf stat [<options>] [<command>] Cannot use -r option with perf stat record. aggregate counts per processor socket aggregate counts per processor die aggregate counts per physical processor core aggregate counts per numa node cannot use both --output and --log-fd --metric-only is not supported with --per-thread --metric-only is not supported with -r --table is only supported with -r argument to --log-fd must be a > 0 --interval-clear does not work with output -B option not supported with -x Run count must be a positive number The --per-thread option is only available when monitoring via -p -t -a options or only --per-thread. freeze_on_smi is not supported. Topdown requested but the topdown metric groups aren't present. (See perf list the metric groups have names like TopdownL1) Invalid top-down metrics level. The max level is %u. Topdown accuracy may decrease when measuring long periods. Please print the result regularly, e.g. -I1000 WARNING: grouped events cpus do not match. Events with CPUs not matching the leader will be removed from the group. interval-count option should be used together with interval-print. timeout < 100ms. The overhead percentage could be high in some cases. Please proceed with caution. timeout option is not supported with interval-print. [ perf stat: executing run #%d ... ] Couldn't synthesize the kernel mmap record, harmless, older tools may produce warnings about this file . cpu_aggr_map refcnt unbalanced Problems finding threads of monitor both cgroup and no-aggregation modes only available in system-wide mode hardware transaction statistics stat events on existing process id stat events on existing thread id Use --no-scale to disable counter scaling for multiplexing repeat command and print average + stddev (max: 100, forever: 0) display details about each run (only with -r option) null run - dont start any counters detailed run - start a lot of events call sync() before starting a run print large numbers with thousands' separators list of cpus to monitor in system-wide disable aggregation across CPUs or PMUs disable aggregation the same as -A or -no-aggr Merge identical named hybrid events print counts with custom separator log output to fd, instead of stderr command to run prior to the measured command command to run after to the measured command print counts at regular interval in ms (overhead is possible for values <= 100ms) print counts for fixed number of times clear screen in between new interval stop workload and print counts after a timeout period in ms (>= 10ms) ms to wait before starting measurement after program start (-1: start with events disabled) Only print computed metrics. No raw values don't group metric events, impacts multiplexing don't try to share events between metrics in a group disable adding events for the metric threshold calculation Set the metrics level for the top-down statistics (0: max level) monitor specified metrics or metric groups (separated by ,) Use with 'percore' event qualifier to show the event counts of one hardware thread by sum up total hardware threads of same physical core print summary for interval mode don't print 'summary' for CSV summary output don't print any output, messages or warnings (useful with record) Only enable events on applying cpu with this type for hybrid platform (e.g. core or atom) Listen on ctl-fd descriptor for command to control measurement ('enable': enable events, 'disable': disable events). Optionally send control command completion ('ack\n') to ack-fd descriptor. Alternatively, ctl-fifo / ack-fifo will be opened and used as ctl-fd / ack-fd. measure I/O performance metrics provided by arch/platform Out of bounds address found: Addr: %lx DSO: %s %c Map: %lx-%lx Symbol: %lx-%lx %c %s Arch: %s Kernel: %s Tools: %s Not all samples will be on the annotation output. Please report to linux-kernel@vger.kernel.org Not enough memory for annotating '%s' symbol! Can't find guest [%d]'s kernel information %u unprocessable samples recorded. Kernel address maps (/proc/{kallsyms,modules}) are restricted. Check /proc/sys/kernel/kptr_restrict and /proc/sys/kernel/perf_event_paranoid. Kernel%s samples will not be resolved. The %s file can't be used: %s %s A vmlinux file was not found. %s Problem incrementing symbol period, skipping event Too slow to read ring buffer (change period (-c/-F) or limit CPUs (-C) Can't annotate %s: No vmlinux file was found in the path For a higher level overview, try: perf top --sort comm,dso WARNING: LOST %d chunks, Check IO/CPU overload %d lines not displayed, maybe increase display entries [e] [d] display refresh delay. (%d) [e] display entries (lines). (%d) [E] active event counter. (%s) [f] profile display filter (count). (%d) [F] annotate display filter (percent). (%d%%) [s] annotate symbol. (%s) [K] hide kernel symbols. (%s) [U] hide user symbols. (%s) [z] toggle sample zeroing. (%d) Enter selection, or unmapped key to continue: Sorry, no such event, using %s. Enter display event count filter Enter details display event filter (percent) record_mode[,record_size],print_type,threshold[,print_limit],order,sort_key[,branch] output field(s): overhead, period, sample plus all of sort keys profile events on existing thread id profile events on existing process id number of seconds to delay between refreshes dump the symbol table used for profiling only display functions with more events than this enables call-graph recording and display Accumulate callchains of children and show total overhead as well Set the maximum stack depth when parsing the callchain. Default: kernel.perf_event_max_stack or 127 Use a backward ring buffer, default: no number of thread to run event synthesize Couldn't read the cpuid for this machine: %s Error: --stitch-lbr must be used with --call-graph lbr --cgroup and --all-cgroups cannot be used together Couldn't synthesize BPF events: Pre-existing BPF programs won't have symbols resolved. Could not read the CPU topology map: %s fall back to non-overwrite mode Could not create process thread. Could not create display thread. perf top only support consistent per-event overwrite setting for all events Samples for '%s' event do not have %s attribute set. Cannot print '%s' field. Samples for '%s' event do not have %s attribute set. Skipping '%s' field. %3s %8s %15s %15s %15s %15s %s %3d %8d %15lu %15lu %15lu %15lu %s Invalid event type in field string. Overriding previous field request for %s events. Cannot set fields to 'none' for all event types. '%s' not valid for %s events. Ignoring. '%s' not valid for %s events. No fields requested for %s type. Events will not be displayed. Cannot mix +-field with overridden fields Overriding previous field request for all events. -ip,-addr,-event,-period,+callindent,+flags -ip,-addr,-event,-period,+callindent Display of symbols requested but neither sample IP nor sample address available. Hence, no addresses to convert to symbols. Display of offsets requested but symbol is notselected. Display of DSO requested but no address to convert. Display of source line number requested but sample IP is not selected. Hence, no address to lookup the source line number. Display of branch stack assembler requested, but non all-branch filter set Hint: run 'perf record -b ...' Hint: run 'perf record --all-cgroups ...' block %lx-%lx transfers between kernel and user brstack does not reach to final jump (%lx-%lx) block %lx-%lx (%lu) too long to dump cannot fetch code for block at %lx-%lx open(%s) failed. Check "PERF_EXEC_PATH" env to set scripts dir. List of available trace scripts: Scripting language extensions (used in perf script -s [spec:]script.[spec]): mismatch of LBR data and executable Samples misordered, previous: %lu this: %lu hw: %u cstate: %u sub-cstate: %u deepest cstate: %u last cstate: %u wake reason: %#x dump unsorted raw trace in ASCII show latency attributes (irqs/preemption disabled, etc) script file name (lang:script name, script name, or *) generate perf-script.xx script in specified language do various checks like samples ordering and lost events When printing symbols do not display call chain comma separated output fields prepend with 'type:'. +field to add and -field to remove.Valid types: hw,sw,trace,raw,synth. Fields: comm,tid,pid,time,cpu,event,trace,ip,sym,dso,dsoff,addr,symoff,srcline,period,iregs,uregs,brstack,brstacksym,flags,data_src,weight,bpf-output,brstackinsn,brstackinsnlen,brstackoff,callindent,insn,insnlen,synth,phys_addr,metric,misc,srccode,ipc,tod,data_page_size,code_page_size,ins_lat,machine_pid,vcpu,cgroup,retire_lat only consider symbols in these DSOs Use with -S to list traced records within address range Decode instructions from itrace Run xed disassembler on output Decode calls and returns from itrace Only print symbols and callees with --call-trace/--call-ret-trace Stop display of callgraph at these symbols only display events for these comms Show time stamps relative to start Show time stamps relative to previous event display extended information from perf.data file Show the path of [kernel.kallsyms] Show the fork/comm/exit events Show context switch events (if recorded) Show namespace events (if recorded) Show cgroup events (if recorded) Show lost events (if recorded) Show round events (if recorded) Show bpf related events (if recorded) Show text poke related events (if recorded) Dump trace output to files named by the monitored events Maximum number of code blocks to dump with brstackinsn Use 9 decimal places when displaying time guest mount directory under which every guest os instance has a subdir file saving guest os /proc/kallsyms file saving guest os /proc/modules Guest code can be found in hypervisor process perf script [<options>] record <script> [<record-options>] <command> perf script [<options>] report <script> [script-args] perf script [<options>] <script> [<record-options>] <command> perf script [<options>] <top-script> [script-args] Please specify a valid report script(see 'perf script -l' for listing) reltime and deltatime - the two don't get along well. Please limit to --reltime or --deltatime. Couldn't find script `%s' See perf script -l for available scripts. `%s' script requires options. See perf script -l for available scripts and options. zero-sized file, nothing to do! perf script started with script %s %s events do not exist. Remove corresponding -F option to proceed. Can't provide 'tod' time, missing clock data. Please record with -k/--clockid option. Couldn't create the per event dump files [ perf script: Wrote %.3f MB %s (%lu samples) ] custom fields not supported for generated scripts KVM event statistics (%lu entries) Failed to allocate hist entry Failed to look up CPU type: %s Fail to find format for sorting %s. Fail to find format for output field %s. dazed and confused on what is monitored, Total Samples:%lu, Total events handled time:%.2fus. Fail to resolve address location, skip sample. End time before begin time; skipping event. %lu VM %d, vcpu %d: %s event took %luusec unknown kvm exit code:%lld on %s analyze events only for given process id(s) key for sorting: sample(sort by samples number) time (sort by avg time) event for reporting: vmexit, mmio (x86 only), ioport (x86 only) Failed to allocate memory for filename Usage: perf kvm stat <command> report: report statistical data of kvm events live: live reporting of statistical data of kvm events Otherwise, it is the alias of 'perf stat': perf kvm stat record [<options>] Unable to setup the kvm tracepoints perf kvm stat report [<options>] Error parsing process id string Initializing perf session failed ev_name,sample,percent_sample,time,percent_time,max_t,min_t,mean_t time in seconds between display updates show events other than HLT (x86 only) or Wait state (s390 only) that take longer than duration usecs perf kvm stat live [<options>] Error parsing %s tracepoint: subsystem delimiter not found Failed to add %s tracepoint to the list Couldn't create the events: %s Failed to mmap the events: %s Failed to get current flags for fd %d Failed to set non-block option on fd %d Error reading timer fd - invalid size returned cannot find or create a task %d/%d. --guest-data option requires guest perf.data file name, guest machine PID, and optionally guest timestamp offset, and guest timestamp scale factor, separated by commas. Found VCPU: tid %u comm %s vcpu %u Fatal error: Two threads found with the same VCPU Not enough memory to process sched switch event! Can't synthesize build_id event for %s Unexpected type fetching guest event Parse failed fetching guest event Guest event with unknown VCPU %u Guest event with unknown id %llu No VCPU threads found for pid %u Failed to synthesize id_index Failed to add guest build IDs Switch event does not have CPU Inject build-ids into the output stream Inject build-ids of all DSOs into the output stream buildid path [,buildid path...] build-ids to use for given paths Merge sched-stat and sched-switch for getting events where and how long tasks slept merge jitdump files into perf.data file be more verbose (show build ids, etc) strip non-synthesized events (use with --itrace) correlate time between VM guests and the host inject events from a guest perf.data file --strip option requires --itrace option Input file name required for in-place updating Output file name must not be specified for in-place updating The input file would be updated in place, the --force option is required. Couldn't write a new pipe header. Couldn't parse known build ids. Samples for %s event do not have %s attribute set. Failed to process %s, error %d cp -r -n %s/kcore_dir* %s >/dev/null 2>&1 cp -r -n %s/kcore_dir %s/kcore_dir__%u >/dev/null 2>&1 unknown sampling op %s, check man page %5d%s%5d%s0x%016lx%s0x016%lx%s event selector. use 'perf mem record -e list' to list available events memory operations(load,store) Default load,store Record/Report sample physical addresses Record/Report sample data address page size collect only kernel level data failed: memory events not supported perf mem record [<options>] [<command>] perf mem record [<options>] -- <command> [<options>] You cannot specify both --to-ctf and --to-json. converts data file between formats HAVE_DWARF_GETLOCATIONS_SUPPORT event selector. Use 'perf c2c record -e list' to list available events Shared Data Cache Line Table (%lu entries, sorted on %s) percent_rmt_peer,percent_lcl_peer, percent_rmt_hitm,percent_lcl_hitm, cl_idx,dcacheline,dcacheline_node,dcacheline_count,percent_costly_snoop,tot_hitm,lcl_hitm,rmt_hitm,tot_recs,tot_loads,tot_stores,stores_l1hit,stores_l1miss,stores_na,ld_fbhit,ld_l1hit,ld_l2hit,ld_lclhit,lcl_hitm,ld_rmthit,rmt_hitm,dram_lcl,dram_rmt cl_idx,dcacheline,dcacheline_node,dcacheline_count,percent_costly_snoop,tot_peer,lcl_peer,rmt_peer,tot_recs,tot_loads,tot_stores,stores_l1hit,stores_l1miss,stores_na,ld_fbhit,ld_l1hit,ld_l2hit,ld_lclhit,lcl_hitm,ld_rmthit,rmt_hitm,dram_lcl,dram_rmt cl_num,cl_rmt_hitm,cl_lcl_hitm,cl_stores_l1hit,cl_stores_l1miss,cl_stores_na,dcacheline cl_num,cl_rmt_peer,cl_lcl_peer,cl_stores_l1hit,cl_stores_l1miss,cl_stores_na,dcacheline show extra node info in report (repeat for more info) Display only statistic tables (implies --stdio) Display full length of symbols Do not display Source Line column coalesce fields: pid,tid,iaddr,dso Detect adjacent cacheline false sharing failed: unknown display type: %s percent_stores_l1hit,percent_stores_l1miss,percent_stores_na,offset,offset_node,dcacheline_count, No pipe support at the moment. ================================================= Trace Event Information Total records : %10d Locked Load/Store Operations : %10d Load Operations : %10d Loads - uncacheable : %10d Loads - IO : %10d Loads - Miss : %10d Loads - no mapping : %10d Load Fill Buffer Hit : %10d Load L1D hit : %10d Load L2D hit : %10d Load LLC hit : %10d Load Local HITM : %10d Load Remote HITM : %10d Load Remote HIT : %10d Load Local DRAM : %10d Load Remote DRAM : %10d Load MESI State Exclusive : %10d Load MESI State Shared : %10d Load LLC Misses : %10d Load access blocked by data : %10d Load access blocked by address : %10d Load HIT Local Peer : %10d Load HIT Remote Peer : %10d LLC Misses to Local DRAM : %10.1f%% LLC Misses to Remote DRAM : %10.1f%% LLC Misses to Remote cache (HIT) : %10.1f%% LLC Misses to Remote cache (HITM) : %10.1f%% Store Operations : %10d Store - uncacheable : %10d Store - no mapping : %10d Store L1D Hit : %10d Store L1D Miss : %10d Store No available memory level : %10d No Page Map Rejects : %10d Unable to parse data source : %10d Global Shared Cache Line Event Information Total Shared Cache Lines : %10d Load HITs on shared lines : %10d Fill Buffer Hits on shared lines : %10d L1D hits on shared lines : %10d L2D hits on shared lines : %10d LLC hits on shared lines : %10d Load hits on peer cache or nodes : %10d Locked Access on shared lines : %10d Blocked Access on shared lines : %10d Store HITs on shared lines : %10d Store L1D hits on shared lines : %10d Total Merged records : %10d c2c details Cachelines sort on : %s Cacheline data grouping : %s Shared Data Cache Line Table Shared Cache Line Distribution Pareto ---------------------------------------------------------------------- perf c2c record [<options>] [<command>] perf c2c record [<options>] -- <command> [<options>] failed: did not received an ack failed: write to control pipe: %d (%s) failed: another perf daemon (pid %d) owns %s failed: control path too long '%s' session '%s' exited, status=%d session '%s' killed (signal %d) session '%s' stopped (signal %d) session '%s' Unexpected status (0x%x) failed to wait for session %s failed: permission denied for '%s' base failed: base '%s' does not exists failed: can't access base '%s': %s failed: base '%s' is not directory reconfig: found new session %s reconfig: found current session %s reconfig: session %s is changed failed: can't redefine base, bailing out Sent signal to specific session reconfig: session '%s' killed reconfig: ruining session [%s:%d]: %s %s record --control=fifo:%s,%s %s signal %d sent to session '%s [%d]' perf daemon {start|signal|stop|ping} [<options>] invalid default value ('slab' or 'page' required): %s Total_alloc/Per | Total_req/Per | Hit | Ping-pong | Frag ... | ... | ... | ... | ... | ... %9llu/%-5lu | %9llu/%-5lu | %8lu | %9lu | %6.3f%% missing free at page %lx (order: %d) %16llu | %'16llu | %'9d | %5d | %8s | %-*s | %s %016llx | %'16llu | %'9d | %5d | %8s | %-*s | %s show per-allocation statistics sort by keys: ptr, callsite, bytes, hit, pingpong, frag, page, order, migtype, gfp Initializing perf session tracepoint handlers failed error during process events: %d Net total bytes allocated: %'lu Total bytes wasted on internal fragmentation: %'lu Cross CPU allocations: %'lu/%'lu ... | ... | ... | ... | %-*s | ... %'16llu | %'9d | %5d | %8s | %-*s | %s %-16s | %5s alloc (KB) | Hits | Order | Mig.type | %-*s | Callsite ... | ... | ... | ... | ... | %-*s | ... %-30s: %'16lu [ %'16lu KB ] %5s %12s %12s %12s %12s %12s %.5s %.12s %.12s %.12s %.12s %.12s Failed to set irq tracepoints handlers Failed to set softirq tracepoints handlers Failed to set workqueue tracepoints handlers Failed to set sched tracepoints handlers Failed to set libtraceevent function resolver %-*s %-*s %-*s %-*s %-*s %-*s %.*s %.*s %.*s %.*s %.*s %.*s Failed to process events, error %d Samples do not have callchains Failed to zalloc kwork atom page Total count : %9lu Total runtime (msec) : %9.3f (%.3f%% load average) Total time span (msec) : %9.3f INFO: %.3f%% lost events (%ld out of %ld, in %ld chunks) INFO: %.3f%% skipped events (%lu including Problem processing event, skipping it Failed to get thread for pid %d Failed to resolve callchain, skipping Time span for analysis (start,stop) list of kwork to profile (irq, softirq, workqueue, sched, etc) sort by key(s): runtime, max, count sort by key(s): avg, max, count Display call chains if present Maximum number of functions to display backtrace. sort by key(s): rate, runtime, tid perf kwork latency [<options>] perf kwork timehist [<options>] Failed to validate sym arguments %%Cpu(s): %*.*f%% id, %*.*f%% hi, %*.*f%% si |||||||||||||||||||||||||||||||||||||||||||||||| workqueue:workqueue_activate_work workqueue:workqueue_execute_start workqueue:workqueue_execute_end Failed to read cgroup id for %s histogram of events caused bad sequence Address of instance: name of class map of lock instances (address:name table) key for sorting (acquired / contended / avg_wait / wait_total / wait_max / wait_min) output fields (acquired / contended / avg_wait / wait_total / wait_max / wait_min) combine locks in the same class key for sorting (contended / wait_total / wait_max / wait_min / avg_wait) contended,wait_total,wait_max,avg_wait output fields (contended / wait_total / wait_max / wait_min / avg_wait) use BPF program to collect lock contention stats Set the maximum stack depth when collecting lock contention, Default: 8 Set the number of stack depth to skip when finding a lock caller, Default: 4 Filter specific address/symbol of locks Filter specific function in the callstack show lock owners instead of waiters print result in CSV format with custom separator perf lock contention [<options>] tracepoint %s is not enabled. Are CONFIG_LOCKDEP and CONFIG_LOCK_STAT enabled? tracepoint %s is not enabled. Cannot use thread and addr mode together Lock owners are available only with BPF Cannot use owner and addr mode together Cgroups are available only with BPF Cannot use cgroup and addr mode together Cannot use cgroup and thread mode together Cannot use the separator that is already used lock contention evsel not found INFO: %.3f%% unordered timestamps (%ld out of %ld) INFO: %.3f%% context switch bugs (%ld out of %ld) registered task #%ld, PID %ld (%s) thread does not exist on fork event: child %p, parent %p Failed to process events, error %d time travel: wakeup time for task > previous sched_switch event time travel: last sched out time for task > previous sched_switch event Internal error: can't find thread Failed to malloc memory for runtime data. ... switch from %s/%d to %s/%d [ran %lu nsecs] problem processing %d event. skipping it Failed to get idle thread for cpu %d. Failed to get thread for tid %d. skipping sample. Failed to get thread for pid %d. Failed to resolve callchain. Skipping wakeup-event: Internal tree error migration-event: Internal tree error out-event: Internal tree error sort by key(s): runtime, switch, avg, max latency stats per pid instead of per comm repeat the workload replay N times (-1: infinite) Display call chains if present (default on) Show only syscall summary with statistics Show all syscalls and summary with statistics Show task state when sched-out analyze events only for given thread id(s) perf sched latency [<options>] perf sched timehist [<options>] ------------------------------------------------------------------------------------------------------------------------------------------- Task | Runtime ms | Switches | Avg delay ms | Max delay ms | Max delay start | Max delay end | ------------------------------------------------------------------------------------------------------------------------------------------- ----------------------------------------------------------------------------------------------------------------- TOTAL: |%11.3f ms |%9lu | --------------------------------------------------- |%11.3f ms |%9lu | avg:%8.3f ms | max:%8.3f ms | max start: %12s s | max end: %12s s failed to get cpus map from %s failed to get thread map from %s run measurement overhead: %lu nsecs sleep measurement overhead: %lu nsecs the sleep test took %lu nsecs task %6ld (%20s:%10ld), nr_events: %ld Error: sys_perf_event_open() syscall returned with %d (%s) %s Error: -s and -[n|w] are mutually exclusive. Failed to allocate memory for evsel runtime data No sched_switch events found. Have you run 'perf sched record'? idle-time min-idle avg-idle max-idle stddev migrations run-time sleep iowait preempt delay run-time min-run avg-run max-run stddev migrations (msec) (msec) (msec) (msec) %s CPU %2d idle entire time window Total number of unique tasks: %lu Total number of context switches: %lu Total run time (msec): Total scheduling time (msec): Samples of sched_switch event do not have callchains. invalid callchain context: %ld Skip invalid end event: previous event already ended! Skip invalid end event: invalid event type! Skip invalid start event: previous event already started! syscalls:sys_enter_epoll_pwait syscalls:sys_enter_sync_file_range syscalls:sys_exit_sync_file_range highlight tasks. Pass duration in ns or process name. process selector. Pass a pid or process name. sort CPUs according to topology all IO faster than min-time will visually appear longer merge events that are merge-dist us apart perf timechart [<options>] {record} perf timechart record [<options>] -P and -T options cannot be used at the same time. Initializing session tracepoint handlers failed Written %2.1f seconds of trace to %s. trace.show_zeros has to be set when trace.show_arg_names=no Kernel address maps (/proc/{kallsyms,modules}) are restricted. Check /proc/sys/kernel/kptr_restrict and /proc/sys/kernel/perf_event_paranoid. Kernel samples will not be resolved. Not enough memory to parse event qualifier Error: Not enough memory for allocating events qualifier ids Error: Not enough memory for parsing Invalid syscall %d id, skipping (%s, %lu) ... Problems reading syscall %d: %d (%s) syscall calls errors total min avg max stddev (msec) (msec) (msec) (msec) (%%) --------------- -------- ------ -------- --------- --------- --------- ------ Error sorting output by nr_events! Can't parse sample, err = %d, skipping... Unknown tp ID %lu, skipping... %s sample with no payload for tid: %d, cpu %d, raw_size=%d, skipping... WARNING: not enough memory, dropping samples! Not enough memory for errno stats for thread "%s"(%d/%d), results will be incomplete Problem processing %s callchain, skipping... %s: comm=%s,pid=%u,runtime=%lu,vruntime=%lu) perf trace [<options>] [<command>] perf trace [<options>] -- <command> [<options>] perf trace record [<options>] [<command>] perf trace record [<options>] -- <command> [<options>] event/syscall selector. use 'perf list' to list available events show the thread COMM next to its id list of syscalls/events to trace trace events on existing process id trace events on existing thread id pids to filter (by the kernel) show only events with duration > N.M ms show blocking scheduler events Show full timestamp, not time relative to first start Show only syscalls that failed Show errno stats per syscall, use with -s or -S Use libtraceevent to print the tracepoint arguments. Show the kernel callchains on the syscall exit path Set the maximum number of events to print, exit after that is reached. Set the minimum stack depth when parsing the callchain, anything below the specified depth will be ignored. Sort batch of events before processing, use if getting out of order events print the PERF_RECORD_SAMPLE PERF_SAMPLE_ info, for debugging ms to wait before starting measurement after program start raw_syscalls:sys_enter,raw_syscalls:sys_exit syscalls:sys_enter,syscalls:sys_exit Neither raw_syscalls nor syscalls events exist. Error during initialize raw_syscalls:sys_enter event Error during initialize raw_syscalls:sys_exit event Problems parsing the target to trace, check your options! Problems initializing symbol libraries! event qualifier tracepoint filter: %s "%s" not found in "%s", can't set filter "%s" "%.*s" not found for "%s" in "%s", can't set filter "%s" No resolver (strtoul) for "%s" in "%s", can't set filter "%s" Failed to set filter "%s" on event %s with %d (%s) Stats: vfs_getname : %lu proc_getname: %lu trying to expand "%s" "%.*s" "%.*s" -> failed to set syscalls:* tracepoint fields { .tv_sec: %lu, .tv_nsec: %lu } AMD64_PERF_CNTR_GLOBAL_STATUS_CLR Failed to parse %s as a pid: %s Failed to get the absolute path of %s: %m Too many probes (> %d) were specified. Error: '--vars' doesn't accept arguments. Warning: more than one --line options are detected. Only the first one is valid. [EVENT=]FUNC[@SRC][+OFF|%return|:RL|;PT]|SRC:AL|SRC;PT [[NAME=]ARG ...] perf probe [<options>] 'PROBEDEF' ['PROBEDEF' ...] perf probe [<options>] --add 'PROBEDEF' [--add 'PROBEDEF' ...] perf probe [<options>] --del '[GROUP:]EVENT' ... perf probe --list [GROUP:]EVENT ... perf probe [<options>] --line 'LINEDESC' perf probe [<options>] --vars 'PROBEPOINT' perf probe [<options>] --funcs be more verbose (show parsed arguments, etc) be quiet (do not show any warnings or messages) probe point definition, where GROUP: Group name (optional) EVENT: Event name FUNC: Function name OFF: Offset from function entry (in byte) %return: Put the probe at function return SRC: Source code path RL: Relative line number from function entry. AL: Absolute line number in file. PT: Lazy expression of line code. ARG: Probe argument (local variable name or kprobe-tracer argument format.) Show trace event definition of given traceevent for k/uprobe_events. forcibly add events with existing name FUNC[:RLN[+NUM|-RLN2]]|SRC:ALN[+NUM|-ALN2] FUNC[@SRC][+OFF|%return|:RL|;PT]|SRC:AL|SRC;PT Show accessible variables on PROBEDEF Show external variables too (with --vars only) Show variables location range in scope (with --vars only) Don't search inlined functions Set how many probe points can be found for a probe. Show potential probe-able functions. Set a filter (with --vars/funcs only) (default: "!__k???tab_* & !__crc_*" for --vars, "!_* & !*@plt" for --funcs) target executable name or path target module name (for online) or path (for offline) target pid for namespace contexts Output probe definition with bootconfig format Error: -v and -q are exclusive. another command except --add is set. Error: Don't use --list with --exec. Error: Failed to show event list. Error: Failed to show functions. Error: Failed to show lines. Failed to remove entries for %s Error: Failed to delete events. Error: --bootconfig doesn't support uprobes. Error: -x/-m must follow the probe definitions. You can now use it in all perf tools, such as: perf record -e %s:%s -aR sleep 1 Error: Failed to add events. # %d sender and receiver %s per group perf bench sched messaging <options> Use pipe() instead of socketpair() Be multi thread instead of multi process Specify the number of loops to run (default: 100) Failed to open cgroup file in %s Hint: create the cgroup first, like 'mkdir %s/%s' it should have two cgroup names: %s # Executed %d pipe operations between two %s perf bench sched pipe <options> Specify threads/process based task setup Put sender and receivers in given cgroups can't create a notification descriptor can't set the parent death signal can't set SECCOMP_USER_NOTIF_FD_SYNC_WAKE_UP SECCOMP_IOCTL_NOTIF_RECV failed SECCOMP_IOCTL_NOTIF_SEND failed perf bench sched secccomp-notify <options> Enable the synchronous mode for seccomp notifications # Memory allocation failed - maybe size (%s) is too large? No CONFIG_PERF_EVENTS=y kernel support configured? Failed to open cycles counter Default memset() provided by glibc unrolled memset() in arch/x86/lib/memset_64.S movsq-based memset() in arch/x86/lib/memset_64.S perf bench mem memset <options> perf bench mem memcpy <options> Default memcpy() provided by glibc unrolled memcpy() in arch/x86/lib/memcpy_64.S movsq-based memcpy() in arch/x86/lib/memcpy_64.S Specify the size of the memory buffers. Available units: B, KB, MB, GB and TB (case insensitive) Specify the function to run, "all" runs all available functions, "help" lists them Specify the number of loops to run. (default: 1) Use a cycles event instead of gettimeofday() to measure performance Non-expected futex return call Run summary [PID %d]: %d threads, each operating on %d [%s] futexes for %d secs. [thread %2d] futex: %p [ %ld ops/sec ] [thread %2d] futexes: %p ... %p [ %ld ops/sec ] %sAveraged %ld operations/sec (+- %.2f%%), total secs = %d perf bench futex hash <options> Specify amount of futexes per threads Silent mode: do not display data/details Use shared futexes instead of private ones Lock all current and future memory Run summary [PID %d]: blocking on %d threads (at [%s] futex %p), waking up %d at a time. Wokeup %d of %d threads in %.4f ms (+-%.2f%%) [Run %d]: Wokeup %d of %d threads in %.4f ms perf bench futex wake <options> Specify amount of threads to wake at once couldn't wakeup all tasks (%d/%d) Run summary [PID %d]: blocking on %d threads (at [%s] futex %p), %d threads waking up %d at a time. Avg per-thread latency (waking %d/%d threads) in %.4f ms (+-%.2f%%) [Run %d]: Avg per-thread latency (waking %d/%d threads) in %.4f ms (+-%.2f%%) perf bench futex wake-parallel <options> Specify amount of waking threads Run summary [PID %d]: Requeuing %d threads (from [%s] %p to %s%p), %d at a time. Requeued %d of %d threads in %.4f ms (+-%.2f%%) couldn't requeue from %p to %p [Run %d]: Requeued %d of %d threads in %.4f ms [Run %d]: Awoke and Requeued (%d+%d) of %d threads in %.4f ms perf bench futex requeue <options> Specify amount of threads to requeue at once Use PI-aware variants of FUTEX_CMP_REQUEUE thread %d: Could not lock pi-lock for %p (%d) thread %d: Could not unlock pi-lock for %p (%d) Run summary [PID %d]: %d threads doing pi lock/unlock pairing for %d secs. [thread %3d] futex: %p [ %ld ops/sec ] perf bench futex lock-pi <options> starting writer-thread: doing %s writes ... exiting writer-thread (total full-loops: %zd) Setting RLIMIT_NOFILE rlimit from %lu to: %lu Run summary [PID %d]: %d threads monitoring%s on %d file-descriptors for %d secs. starting worker/consumer %sthreads%s Averaged %ld operations/sec (+- %.2f%%), total secs = %d [thread %2d] fdmap: %p [ %04ld ops/sec ] [thread %2d] fdmap: %p ... %p [ %04ld ops/sec ] perf bench epoll wait <options> Specify amount of file descriptors to monitor for each thread Enable random write behaviour (default is lineal) Use multiple epoll instances (one per thread) Nonblocking epoll_wait(2) behaviour Nesting level epoll hierarchy (default is 0, no nesting) Use Edge-triggered interface (default is LT) Run summary [PID %d]: %d threads doing epoll_ctl ops %d file-descriptors for %d secs. [thread %2d] fdmap: %p [ add: %04ld; mod: %04ld; del: %04lds ops ] [thread %2d] fdmap: %p ... %p [ add: %04ld ops; mod: %04ld ops; del: %04ld ops ] Averaged %ld ADD operations (+- %.2f%%) Averaged %ld MOD operations (+- %.2f%%) Averaged %ld DEL operations (+- %.2f%%) perf bench epoll ctl <options> Perform random operations on random fds Average %ssynthesis took: %.3f usec (+- %.3f usec) Average num. events: %.3f (+- %.3f) Average time per event %.3f usec Computing performance of single threaded perf event synthesis by synthesizing events on the perf process itself: Computing performance of multi threaded perf event synthesis by synthesizing events on CPU 0: Number of synthesis threads: %u Average synthesis took: %.3f usec (+- %.3f usec) Average num. events: %.3f (+- %.3f) Average time per event %.3f usec perf bench internals synthesize <options> Minimum number of threads in multithreaded bench Maximum number of threads in multithreaded bench Number of iterations used to compute single-threaded average Number of iterations used to compute multi-threaded average Average kallsyms__parse took: %.3f ms (+- %.3f ms) perf bench internals kallsyms-parse <options> Number of iterations used to compute average %d operations %d bits set of %d bits Average for_each_set_bit took: %.3f usec (+- %.3f usec) Average test_bit loop took: %.3f usec (+- %.3f usec) perf bench mem find_bit <options> Number of outer iterations used Number of inner iterations used Build-id%s injection benchmark Build-id injection setup failed Average build-id%s injection took: %.3f msec (+- %.3f msec) Average time per event: %.3f usec (+- %.3f usec) Average memory usage: %.0f KB (+- %.0f KB) Cannot collect DSOs for injection perf bench internals inject-build-id <options> Number of iterations used to compute average (default: 100) Number of mmap events for each iteration (default: 100) Number of sample events per mmap event (default: 100) be more verbose (show iteration count, DSO name, etc) Not enough memory to create evlist Run 'perf list' for a list of valid events Not enough memory to create thread/cpu maps Number of events: %d (%d fds) Average open-close took: %.3f usec (+- %.3f usec) perf bench internals evlist-open-close <options> number of dummy events to create (default 1). If used with -e, it clones those events n times (1 = no change) Number of iterations used to compute average (default=100) list of cpus where to open events Skipping perf bench breakpoint thread: No hardware support # Created/joined %d threads with %d breakpoints and %d parallelism Skipping perf bench breakpoint enable: No hardware support # Enabled/disabled breakpoint %d time with %d passive and %d active threads perf bench breakpoint enable <options> Specify amount of passive threads Specify amount of active threads perf bench breakpoint thread <options> Computing performance of sysfs PMU event scan for %u times pmu[%d] name=%s, nr_caps=%d, nr_aliases=%d, nr_formats=%d Failed to initialize PMU scan result Unmatched number of event caps in %s: expect %d vs got %d Unmatched number of event aliases in %s: expect %d vs got %d Unmatched number of event formats in %s: expect %d vs got %d Average%s PMU scanning took: %.3f usec (+- %.3f usec) perf bench internals pmu-scan <options> binding to node %d, mask: %016lx => %d WARNING: Could not enable THP - do: 'echo madvise > /sys/kernel/mm/transparent_hugepage/enabled' WARNING: Could not disable THP: run a CONFIG_TRANSPARENT_HUGEPAGE kernel? # thread %2d / %2d global mem: %p, process mem: %p, thread mem: %p (injecting perturbalance, moved to CPU#%d) #%2d / %2d: %14.2lf nsecs/op [val: %016lx] Test not applicable, system has only %d CPUs. Test not applicable, bind_cpu_0 or bind_cpu_1 is offline # NOTE: ignoring bind CPUs starting at CPU#%d # # NOTE: %d tasks bound, %d tasks unbound Test not applicable, system has only %d nodes. # NOTE: ignoring bind NODEs starting at NODE#%d # NOTE: %d tasks mem-bound, %d tasks unbound # %d %s will execute (on %d nodes, %d CPUs): # %5dx %5ldMB global shared mem operations # %5dx %5ldMB process shared mem operations # %5dx %5ldMB thread local mem operations # Startup synchronization: ... # process %2d global mem: %p, process mem: %p threads initialized in %.6f seconds. secs slowest (max) thread-runtime secs fastest (min) thread-runtime % difference between max/avg runtime # Running %s "perf bench numa echo ' #'; echo ' # Running test on: '$(uname -a); echo ' #' perf bench numa mem [<options>] process serialized/locked memory access (MBs), <= process_memory max number of loops to run (default: unlimited) max number of seconds to run (default: 5 secs) usecs to sleep per loop iteration access the data via reads (can be mixed with -W) access the data via writes (can be mixed with -R) access the data backwards as well access the data via glibc bzero only access the data with random (32bit LFSR) walk randomize the contents of the initial allocations do the initial allocations on CPU#0 perturb thread 0/0 every X secs, to test convergence stability MADV_NOHUGEPAGE < 0 < MADV_HUGEPAGE show convergence details, convergence is reached when each process (all its threads) is running on a single NUMA node. quiet mode (do not show any warnings or messages) bind the first N tasks to these specific cpus (the rest is unbound) bind the first N tasks to these specific memory nodes (the rest is unbound) perf test [<options>] [{list <test-name-fragment>|[<test-name-fragments>|<test-numbers>]}] Out of memory while building test list Out of memory while duplicating test script string failed to parse event '%s', err %d, str '%s' %s/bus/event_source/devices/%s/alias %s/bus/event_source/devices/%s/events/ skipping PMU %s events tests: %s pmu event name crossed PATH_MAX(%d) size can't open pmu event file for '%s' pmu event: %s is a null event skipping parameterized PMU event: %s which contains ? Test PMU event failed for '%s' COMPLEX_CYCLES_NAME:orig=cycles,desc=chip-clock-ticks config=10,config1,config2=3,config3=4,umask=1,read,r0xead failed to parse terms '%s', err %d Event test failure: test %d '%s' Parse event definition strings Parsing of all PMU events from sysfs Parsing of given PMU events from sysfs Parsing of aliased events from sysfs Parsing of terms (event modifiers) cpu/config=10,config1=1,config2=3,period=1000/u cpu/config=1,name=krava/u,cpu/config=2/u cpu/config=1,call-graph=fp,time,period=100000/,cpu/config=2,call-graph=no,time=0,period=2000/ cpu/name='COMPLEX_CYCLES_NAME:orig=cycles,desc=chip-clock-ticks',period=0x1,event=0x2/ukp cpu/L1-dcache-misses,name=cachepmu/ cpu/cycles,period=100000,config2/ {cpu/instructions/k,cpu/cycles/upp} {cpu/cycles/u,cpu/instructions/kp}:p {cpu/cycles/,cpu/cache-misses/G}:H {cpu/cycles/,cpu/cache-misses/H}:G {cpu/cycles/G,cpu/cache-misses/H}:u {cpu/cycles/G,cpu/cache-misses/H}:uG {cpu/cycles/,cpu/cache-misses/,cpu/branch-misses/}:S {cpu/instructions/,cpu/branch-misses/}:Su {cpu/cycles/,cpu/cache-misses/,cpu/branch-misses/}:D {cpu/cycles/,cpu/cache-misses/,cpu/branch-misses/}:e r1,syscalls:sys_enter_openat:k,1:1:hp {faults:k,cache-references}:u,cycles:k group1{syscalls:sys_enter_openat:H,cycles:kppp},group2{cycles,1:3}:G,instructions:u {cycles,instructions}:G,{cycles:G,instructions:G},cycles {cycles,cache-misses,branch-misses}:S {instructions,branch-misses}:Su {cycles,cache-misses,branch-misses}:D L1-dcache-misses/name=cachepmu/ cycles/name='COMPLEX_CYCLES_NAME:orig=cycles,desc=chip-clock-ticks'/Duk {cycles,cache-misses,branch-misses}:e mem:0/1/name=breakpoint1/,mem:0/4:rw/name=breakpoint2/ test attr - failed to open event file test attr - failed to write event file '/usr/bin/python3' %s/attr.py -d %s/attr/ -p %s %.*s WARN: Maps in vmlinux with a different name in kallsyms: WARN: %lx-%lx %lx %s in kallsyms as machine__create_kernel_maps failed Couldn't find a vmlinux that matches the kernel running on this machine, skipping test WARN: %#lx: diff end addr for %s v: %#lx k: %#lx WARN: %#lx: diff name v: %s k: %s ERR : %#lx: %s not on kallsyms vmlinux symtab matches kallsyms failed to open counter: %s, tweak /proc/sys/kernel/perf_event_paranoid? evsel__read_on_cpu: expected to intercept %d calls, got %lu sched_setaffinity() failed on CPU %d: %s evsel__read_on_cpu: expected to intercept %d calls on cpu %d, got %lu Detect openat syscall event on all cpus openat_syscall_event_on_all_cpus %s: Expected flags=%#x, got %#x syscalls:sys_enter_openat event fields failed to get mmapped address userspace counter access not %s userspace counter width not set (%d) failed to read value for evsel failed to mmap events: %d (%s) event with id %lu doesn't map to an evsel expected %d %s events, got %d Read samples using the mmap interface User space counter reading of instructions User space counter reading of cycles sched__get_first_possible_cpu: %s %s going backwards in time, prev=%lu, curr=%lu %s with unexpected cpu, expected %d, got %d %s with unexpected pid, expected %d, got %d %s with unexpected tid, expected %d, got %d Unexpected perf_event->header.type %d! Excessive number of PERF_RECORD_COMM events! Missing PERF_RECORD_COMM for %s! PERF_RECORD_MMAP for %s missing! PERF_RECORD_* events & perf_sample fields failed to parse event '%s', err %d Failure to parse cache event '%s' possibly as PMUs don't support it perf_evsel__roundtrip_name_test %s: "%s" signedness(%d) is wrong, should be %d %s: "%s" size (%d) should be %d! Parse sched tracepoints fields fdarray__filter()=%d != %d shouldn't have filtered anything fdarray__filter()=%d != %d, should have filtered all fds filtering all but fda->entries[2]: fdarray__filter()=%d != 1, should have left just one event filtering all but (fda->entries[0], fda->entries[3]): fdarray__filter()=%d != 2, should have left just two events %d: fdarray__add(fda, %d, %d) failed! %d: fdarray__add(fda, %d, %d)=%d != %d %d: fda->entries[%d](%d) != %d! %d: fda->entries[%d].revents(%d) != %d! Add fd to a fdarray, making it autogrow Filter fds with revents mask in a fdarray config2:0-3,10-13,20-23,30-33,40-43,50-53,60-63 Expected broken metric %s skipping testing event table: found %d, but expected %d Missing test event in test architecture testing core PMU %s aliases: failed testing core PMU %s aliases: no events to match testing core PMU %s aliases: pass testing aliases uncore PMU %s: mismatch expected aliases (%d) vs found (%d) testing aliases uncore PMU %s: mismatched matching_pmu, %s vs %s testing aliases uncore PMU %s: could not match alias %s testing aliases uncore PMU %s: mismatch found aliases (%d) vs matched (%d) testing aliases PMU %s: mismatched name, %s vs %s testing aliases PMU %s: mismatched desc, %s vs %s testing aliases PMU %s: mismatched long_desc, %s vs %s testing aliases PMU %s: mismatched topic, %s vs %s testing aliases PMU %s: mismatched str, %s vs %s testing aliases PMU %s: mismatched pmu_name, %s vs %s testing aliases core PMU %s: matched event %s testing event e1 %s: mismatched name string, %s vs %s testing event e1 %s: mismatched compat string, %s vs %s testing event e1 %s: mismatched event, %s vs %s testing event e1 %s: mismatched desc, %s vs %s testing event e1 %s: mismatched topic, %s vs %s testing event e1 %s: mismatched long_desc, %s vs %s testing event e1 %s: mismatched pmu string, %s vs %s testing event e1 %s: mismatched unit, %s vs %s testing event e1 %s: mismatched perpkg, %d vs %d testing event e1 %s: mismatched deprecated, %d vs %d testing sys event table %s: pass testing sys event table: could not find event %s testing event table: could not find event %s Parsing of PMU event table metrics Parsing of PMU event table metrics with fake PMUs Parsing of metric thresholds with fake PMUs (unc_p_power_state_occupancy.cores_c0 / unc_p_clockticks) * 100. imx8_ddr0@read\-cycles@ * 4 * 4 imx8_ddr0@axid\-read\,axi_mask\=0xffff\,axi_id\=0x0000@ * 4 (cstate_pkg@c2\-residency@ / msr@tsc@) * 100 (imx8_ddr0@read\-cycles@ + imx8_ddr0@write\-cycles@) Counts total cache misses in first lookup result (high priority) uncore_imc_free_running.cache_miss unc_cbo_xsnp_response.miss_eviction A cross-core snoop resulted from L3 Eviction which misses in some processor core Attributable Level 3 cache access, read event=0x3a,period=200000,umask=0x0 Number of Enhanced Intel SpeedStep(R) Technology (EIST) transitions event=0x3a,period=0x30d40,umask=0 event=0x9,period=200000,umask=0x20 Memory cluster signals to block micro-op dispatch for any reason event=0x9,period=0x30d40,umask=0x20 event=0x6,period=200000,umask=0x80 Number of segment register loads event=0x6,period=0x30d40,umask=0x80 Not enough memory for machine setup %2d: entry: %-8s [%-8s] %20s: period = %lu %2d: entry: %8s:%5d [%-8s] %20s: period = %lu/%lu Invalid count for matched entries: %zd of %zd A entry from the other hists should have pair Invalid count of dummy entries: %zd of %zd Invalid count of total leader entries: %zd of %zd Invalid count of total other entries: %zd of %zd Other hists should not have dummy entries: %zd Not enough memory for adding a hist entry Unmatched nr samples for thread filter Unmatched nr hist entries for thread filter Unmatched total period for thread filter Unmatched nr samples for dso filter Unmatched nr hist entries for dso filter Unmatched total period for dso filter Unmatched nr samples for symbol filter Unmatched nr hist entries for symbol filter Unmatched total period for symbol filter Unmatched nr samples for socket filter Unmatched nr hist entries for socket filter Unmatched total period for socket filter Unmatched nr samples for all filter Unmatched nr hist entries for all filter Unmatched total period for all filter use callchain: %d, cumulate callchain: %d Incorrect number of hist entry Invalid callchain entry #%zd/%zd Incorrect number of callchain entry echo "import sys ; sys.path.insert(0, '%s'); import perf" | %s %s failed setting up signal handler failed setting up signal handler 2 count1 %lld, count2 %lld, count3 %lld, overflow %d, overflows_2 %d failed: RF EFLAG recursion issue detected failed: wrong count for bp1: %lld, expected 1 failed: wrong overflow (%d) hit, expected 3 failed: wrong overflow_2 (%d) hit, expected 3 failed: wrong count for bp2 (%lld), expected 3 failed: wrong count for bp3 (%lld), expected 2 Breakpoint overflow signal handler Wrong number of executions %lld != %d Wrong number of overflows %d != %d way too many debug registers, fix the test watchpoints count %d, breakpoints count %d, has_ioctl %d, share %d ioctl(PERF_EVENT_IOC_MODIFY_ATTRIBUTES) failed Failed after retrying 1000 times Number of exit events of a simple workload /proc/sys/kernel/perf_event_max_sample_rate Couldn't open evlist: %s Hint: check %s, using %lu in this test. failed to mmap event: %d (%s) All (%d) samples have period value of 1! Software clock events period values failed with sythesizing process Failed to parse event dummy:u Failed to move cycles event to front Front event no longer at front Non-tracking event is tracking perf_evlist__disable_event failed! sched_switch: cpu: %d prev_tid %d next_tid %d cycles events even though event was disabled parse_event(evlist, "dummy:u") failed! parse_event(evlist, "cycles:u") failed! Unable to open dummy and cycles event evlist__mmap(evlist, UINT_MAX) failed! prctl(PR_SET_NAME, (unsigned long)comm, 0, 0, 0) failed! First time, failed to find tracking event. evsel__disable(evsel) failed! Second time, failed to find tracking event. Use a dummy software event to keep tracking machine__create_kernel_maps failed thread_map__new_by_tid failed perf_event__synthesize_thread_map failed machine__findnew_thread failed perf_evlist__open() failed! %s temp-perf-code-reading-test-file-- Reading object code for memory address: %#lx Hypervisor address can not be resolved - skipping Unexpected kernel address - skipping skipping the module address %#lx after text end Too many kcore maps - skipping addr going backwards, read beyond section? Bytes read differ from those read by objdump Bytes read match those read by objdump machine__process_event failed, event type %u objdump read too few bytes: %zd %s -z -d --start-address=0x%lx --stop-address=0x%lx %s Samples differ at 'stream_id' Samples differ at 'read.group.nr' Samples differ at 'read.one.value' Samples differ at 'read.time_enabled' Samples differ at 'read.time_running' Samples differ at 'read.group.values[i]' Samples differ at 'read.one.id' Samples differ at 'read.one.lost' Samples differ at 'callchain->nr' Samples differ at 'callchain->ips[i]' Samples differ at 'branch_stack->nr' Samples differ at 'branch_stack->hw_idx' Samples differ at 'branch_stack->entries[i]' Samples differ at 'user_regs.mask' Samples differ at 'user_regs.abi' Samples differ at 'user_regs' Samples differ at 'user_stack.size' Samples differ at 'user_stack' Samples differ at 'transaction' Samples differ at 'intr_regs.mask' Samples differ at 'intr_regs.abi' Samples differ at 'intr_regs' Samples differ at 'phys_addr' Samples differ at 'data_page_size' Samples differ at 'code_page_size' Samples differ at 'aux_sample.size' Samples differ at 'aux_sample' %s failed for sample_type %#lx, error %d Event size mismatch: actual %zu vs expected %zu parsing failed for sample_type %#lx perf_event__process_attr failed Parse with no sample_id_all bit set %s - alloc name %d, kmod %d, comp %d, name '%s' %s (cpumode: %d) - is_kernel_module: %s Session header CPU map not set Cpu map - CPU ID doesn't match Cpu map - Core ID doesn't match Cpu map - Socket ID doesn't match Cpu map - Die ID doesn't match Core map - Core ID doesn't match Core map - Socket ID doesn't match Core map - Die ID doesn't match Die map - Socket ID doesn't match Die map - Die ID doesn't match Socket map - Socket ID doesn't match Socket map - Thread IDX is set Node map - Node ID doesn't match failed to intersect map: bad nr failed to intersect map: bad result failed to merge map: bad result 1,3,5,7,9,11,13,15,17,19,21-40 failed to synthesize stat_config failed to synthesize attr update unit failed to synthesize attr update scale failed to synthesize attr update name failed to synthesize attr update cpus failed to parse event cpu-clock:u attaching to spawned child, enable on exec attaching to current thread as enabled failed to call thread_map__new attaching to current thread as disabled Failed to open event cpu-clock:u attaching to CPU 0 as enabled failed to call perf_cpu_map__new 100 if 1 else 200 if 1 else 300 100 if 0 else 200 if 1 else 300 100 if 1 else 200 if 0 else 300 100 if 0 else 200 if 0 else 300 EVENT1\,param\=?@ + EVENT2\,param\=?@ EVENT1 if #core_wide else EVENT2 1.0 if EVENT1 > 100.0 else 1.0 syscalls:sys_enter_prctl/overwrite/ Failed to parse tracepoint event, try use root Unexpected counter: sample_count=%d, comm_count=%d Skip SDT event test because SDT support is not compiled SIGSEGV is observed as expected, try to recover. start: %lu end: %lu name: '%s' refcnt: %d start: %lu end: %lu name: '%s' refcnt: 1 Failed. ptime %lu expected %lu perf_time__parse_for_ranges("%s") first_sample_time %lu last_sample_time %lu bad size: range_size %d range_num %d expected num %d bad range %d expected %lu to %lu 1234567.123456789,1234567.123456789 1234567.123456789,1234567.123456790 1234567.123456789,1234567.123456790 7654321.987654321,7654321.987654444 8000000,8000000.000000005 10000000000000000000000000000abcdefgh99i 10000000000000000000000000000000000000000000000000000000000123456789ab99c Ljava/lang/StringLatin1;equals([B[B)Z boolean java.lang.StringLatin1.equals(byte[], byte[]) Ljava/util/zip/ZipUtils;CENSIZ([BI)J long java.util.zip.ZipUtils.CENSIZ(byte[], int) Ljava/util/regex/Pattern$BmpCharProperty;match(Ljava/util/regex/Matcher;ILjava/lang/CharSequence;)Z boolean java.util.regex.Pattern$BmpCharProperty.match(java.util.regex.Matcher, int, java.lang.CharSequence) Ljava/lang/AbstractStringBuilder;appendChars(Ljava/lang/String;II)V void java.lang.AbstractStringBuilder.appendChars(java.lang.String, int, int) camlStdlib__anon_fn$5bstdlib$2eml$3a334$2c0$2d$2d54$5d_1453 Stdlib.anon_fn[stdlib.ml:334,0--54]_1453 camlStdlib__bytes__$2b$2b_2205 test of individual --pfm-events cpu_clk_unhalted.one_thread_active Frontend_Bound_SMT failed, wrong ratio DCache_L2_Hits failed, wrong ratio DCache_L2_Misses failed, wrong ratio L1D_Cache_Fill_BW, wrong ratio cache_miss_cycles failed, wrong ratio group cache_miss_cycles failed, wrong ratio failed to expand events for cgroups evsel[%d]: %s expected: %s event group doesn't match: got %s, expect %s event group member doesn't match: %d vs %d failed to expand default events failed to expand metric events perf_read_tsc_conversion is not supported in current kernel prctl(PR_SET_NAME, (unsigned long)comm1, 0, 0, 0) failed! prctl(PR_SET_NAME, (unsigned long)comm2, 0, 0, 0) failed! evsel = evlist__event2evsel(evlist, event) failed! evsel__parse_sample(evsel, event, &sample) failed! 1st event perf time %lu tsc %lu rdtsc time %lu tsc %lu 2nd event perf time %lu tsc %lu This architecture does not support perf_read_tsc_conversion is not supported -- Testing version %d API -- /tmp/dlfilter-test-%u-perf-data Filter used by the 'dlfilter C API' perf test Failed to get expected filter description int bar(){};int foo(){bar();};int main(){foo();return 0;} Creating new host machine structure Failed to find program symbols Failed to create test perf.data file perf_header__write_pipe() failed perf_event__synthesize_attr() failed perf_event__synthesize_sample() failed %s script -i %s --dlfilter %s/%s --dlarg first --dlarg %d --dlarg %lu --dlarg %lu --dlarg %d --dlarg last perf_event_attr doesn't have sigtrap FAILED sys_perf_event_open(): %s missing signals or incorrectly delivered Using %s for uncore pmu event 0x%x 0x%lx, 0x%x 0x%lx, 0x%x 0x%lx: %s machine__findnew_thread() failed! failed: crossed the max stack value %d failed: got unresolved address 0x%lx got wrong number of stack entries %lu != %d write failure on standard output: %s unknown write failure on standard output close failed on standard output: %s No directory given for --debugfs-dir. No directory given for --buildid-dir. No variable specified for --debug. No path given for --debug-file. Open debug file '%s' failed: %s Failed to run command '%s': %s %s: failed to initialize %s arch priv area ---------------------------------------------- ^[ct]?br?\.?(cc|cs|eq|ge|gt|hi|hs|le|lo|ls|lt|mi|ne|pl|vc|vs)?n?z?$ ^blx?(cc|cs|eq|ge|gt|hi|le|ls|lt|mi|ne|pl|vc|vs)?$ ^bx?(cc|cs|eq|ge|gt|hi|le|ls|lt|mi|ne|pl|vc|vs)?$ %*[^,],%u,%[^,],%[^,],%[^,],%s %s(%d): ERANGE! sym->name=%s, start=%#lx, addr=%#lx, end=%#lx %s(%d): ENOMEM! sym->name=%s, start=%#lx, addr=%#lx, end=%#lx, func: %d %#lx %s: period++ [addr: %#lx, %#lx, evidx=%d] => nr_samples: %lu, period: %lu Not enough memory for annotate.disassembler_style Not enough memory for annotate.objdump Not enough memory for annotate.addr2line (Average IPC: %.2f, IPC Coverage: %.1f%%) %s: filename=%s, sym=%s, start=%#lx, end=%#lx annotating [%p] %30s : [%p] %30s %s %s%s --start-address=0x%016lx --stop-address=0x%016lx %s -d %s %s %s %c%s%c %s%s -C "$1" Failure allocating memory for the command to run Failure creating FILE stream for %s Failure allocating memory for tab expansion BB with bad start: addr %lx start %lx sym %lx saddr %lx No vmlinux file%s was found in the path. Note that annotation using /proc/kcore requires CAP_SYS_RAWIO capability. Please use: perf buildid-cache -vu vmlinux or: --vmlinux vmlinux Please link with binutils's libopcode to enable BPF annotation Problems with arch specific instruction name regular expressions. Problems while parsing the CPUID in the arch specific initialization. The %s BPF file has no BTF section, compile with -g or use pahole -J. Internal error: Invalid %d error code %-*.*s| Source code & Disassembly of %s for %s (%lu samples, percent: %s) --prefix-strip requires --prefix build <%s> already linked to %s Failed to update/scan SDT cache for %s bad config value for '%s' in %s, ignoring... bad config value for '%s', ignoring... Not enough memory to process %s/.perfconfig, ignoring it. File %s not owned by current user or root, ignoring it. bad config file line %d in %s Error in the given config file: wrong config key-value pair %s=%s no arch specific strerrno function unknown stat config term %llu %d/%d - nr_namespaces: %u [ %d/%d: [%#llx(%#llx) @ %#llx]: %c %s %d/%d: [%#llx(%#llx) @ %#llx <%s>]: %c%c%c%c %s %d/%d: [%#llx(%#llx) @ %#llx %02x:%02x %llu %llu]: %c%c%c%c %s failed to get threads from event failed to get cpumap from event offset: %#llx size: %#llx flags: %#llx [%s%s%s] addr %llx len %u type %u flags 0x%x name %s rounding mmap pages size to %s (%lu pages) Invalid argument for --mmap_pages/-m Read format differs %#lx vs %#lx FATAL: evlist->threads need to be set at this point (%s:%d). Error: %s. Hint: Check /proc/sys/kernel/perf_event_paranoid setting. For your workloads it needs to be <= 1 Hint: For system wide tracing it needs to be set to -1. Hint: Try: 'sudo sh -c "echo -1 > /proc/sys/kernel/perf_event_paranoid"' Hint: The current value is %d. kernel/perf_event_max_sample_rate Error: %s. Hint: Check /proc/sys/kernel/perf_event_max_sample_rate. Hint: The current value is %d and %lu is being requested. Error: %s. Hint: Check /proc/sys/kernel/perf_event_mlock_kb (%d kB) setting. Hint: Tried using %zd kB. Hint: Try 'sudo sh -c "echo %d > /proc/sys/kernel/perf_event_mlock_kb"', or Hint: Try using a smaller -m/--mmap-pages value. Control descriptor is not initialized Failed to add ctl fd entry: %m failed to write to ctl_ack_fd %d: %m Failed to read from ctlfd %d: %m failed: can't find '%s' event WARNING: A requested CPU in '%s' is not supported by PMU '%s' (CPUs %s) for event '%s' cannot locate proper evsel for the side band event enabling sample_id_all for all side band events LBR callstack option is only available to get user callchain information. Falling back to framepointers. Cannot use LBR callstack with branch stack. Falling back to framepointers. WARNING: The use of --call-graph=dwarf may require all the user registers, specifying a subset with --user-regs may render DWARF unwinding unreliable, so the minimal registers set (IP, SP) is explicitly forced. Cannot use DWARF unwind for function trace event, falling back to framepointers. Disabling user space callchains for function trace event. unknown-ext-hardware-cache-type unknown-ext-hardware-cache-result per-event callgraph setting for %s failed. Apply callgraph global setting for it decreasing precise_ip by one (%d) switching off branch counters support switching off PERF_FORMAT_LOST support switching off weight struct support Kernel has no PERF_SAMPLE_CODE_PAGE_SIZE support, bailing out Kernel has no PERF_SAMPLE_DATA_PAGE_SIZE support, bailing out Kernel has no cgroup sampling support, bailing out switching off branch HW index support Kernel has no attr.aux_output support, bailing out PMU has no exclude_host/guest support, bailing out switching off exclude_guest, exclude_host switching off branch sample type no (cycles/flags) sys_perf_event_open: pid %d cpu %d group_fd %d flags %#lx sys_perf_event_open failed, error %d failed to attach bpf fd %d: %s WARNING: Ignored open failure for pid %d The cycles event is not supported, trying to fall back to %s kernel.perf_event_paranoid=%d, trying to fall back to excluding kernel and hypervisor samples Access to performance monitoring and observability operations is limited. Enforced MAC policy settings (SELinux) can limit access to performance monitoring and observability operations. Inspect system audit records for more perf_event access control information and adjusting the policy. No permission to enable %s event. Consider adjusting /proc/sys/kernel/perf_event_paranoid setting to open access to performance monitoring and observability operations for processes without CAP_PERFMON, CAP_SYS_PTRACE or CAP_SYS_ADMIN Linux capability. More information can be found at 'Perf events and tool security' document: https://www.kernel.org/doc/html/latest/admin-guide/perf-security.html perf_event_paranoid setting is %d: -1: Allow use of (almost) all events by all users Ignore mlock limit after perf_event_mlock_kb without CAP_IPC_LOCK >= 0: Disallow raw and ftrace function tracepoint access >= 1: Disallow CPU event access >= 2: Disallow kernel profiling To make the adjusted perf_event_paranoid setting permanent preserve it in /etc/sysctl.conf (e.g. kernel.perf_event_paranoid = <setting>) The %s event is not supported. Too many events are opened. Probably the maximum number of open file descriptors has been reached. Hint: Try again after reducing the number of events. Hint: Try increasing the limit with 'ulimit -n <limit>' Not enough memory to setup event with callchain. Hint: Try tweaking /proc/sys/kernel/perf_event_max_stack Hint: Current value: %d No such device - did you specify an out-of-range profile CPU? %s: PMU Hardware or event type doesn't support branch stack sampling. %s: PMU Hardware doesn't support 'aux_output' feature %s: PMU Hardware doesn't support sampling/overflow-interrupts. Try 'perf stat' 'precise' request may not be supported. Try removing 'p' modifier. No hardware sampling interrupt available. The PMU counters are busy/taken by another profiler. We found oprofile daemon running, please stop it and try again. Asking for the code page size isn't supported by this kernel. Asking for the data page size isn't supported by this kernel. Reading from overwrite event is not supported by this kernel. clockid feature not supported. The 'aux_output' feature is not supported, update the kernel. Invalid event (%s) in per-thread mode, enable system wide with '-a'. Cannot collect data source with the load latency event alone. Please add an auxiliary event in front of the load latency event. The sys_perf_event_open() syscall returned with %d (%s) for event (%s). /bin/dmesg | grep -i perf may provide additional information. /proc/sys/kernel/perf_event_max_stack <not enough memory for the callchain cursor>%s PERF_COUNT_HW_CACHE_OP_PREFETCH PERF_COUNT_HW_CACHE_RESULT_ACCESS PERF_COUNT_HW_CACHE_RESULT_MISS PERF_COUNT_HW_STALLED_CYCLES_BACKEND PERF_COUNT_HW_STALLED_CYCLES_FRONTEND PERF_COUNT_HW_BRANCH_INSTRUCTIONS PERF_COUNT_HW_CACHE_REFERENCES PERF_COUNT_SW_EMULATION_FAULTS PERF_COUNT_SW_ALIGNMENT_FAULTS PERF_COUNT_SW_CONTEXT_SWITCHES { sample_period, sample_freq } { wakeup_events, wakeup_watermark } ERROR: switch-%s event not found (%s) HINT: use 'perf evlist' to see the available event names failed to mmap perf event ring buffer, error %d failed to alloc mmap affinity mask, error %d failed to mmap data buffer, error %d failed to allocate aiocb for data buffer, error %m failed to allocate cblocks for data buffer, error %m failed to allocate data buffer, error %m failed to allocate data buffer area, error %m Failed to allocate node mask for mbind: error %m Failed to bind [%p-%p] AIO buffer to node %lu: error %m invalid or unsupported event: WARNING: failed to provide error string or struct Multiple errors dropping message: %s (%s) WARNING: failed to set leader: empty list WARNING: event parser found nothing WARNING: events were regrouped to match PMUs --filter option should follow a -e tracepoint or HW tracer option not enough memory to hold filter string --exclude-perf option should follow a -e tracepoint option '%s' is not usable in 'perf stat' valid terms: call-graph,stack-size Failed to find PMU for type %d Cannot find PMU `%s'. Missing kernel support? ..after resolving event: %s/%s/ Error: failed to open tracing events directory Failed to allocate new strlist for SDT Failed to allocate new strlist for symbol events %s/t1=v1[,t2=v2,t3 ...]/modifier (see 'man perf-list' on how to encode it) Fail to find IP register for arch %s, returns 0 Fail to find SP register for arch %s, returns 0 Couldn't bump rlimit(MEMLOCK), failures may take place when creating BPF maps, etc this should not happen, your vsnprintf is broken ............................................................................................................................................................................................................... --------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------- PerfTop:%8.0f irqs/sec kernel:%4.1f%% exact: %4.1f%% lost: %lu/%lu drop: %lu/%lu [ PerfTop:%8.0f irqs/sec kernel:%4.1f%% us:%4.1f%% guest kernel:%4.1f%% guest us:%4.1f%% exact: %4.1f%% [ DSO data fd counter out of bounds. Internal error: passing unmasked cpumode (%x) to is_kernel_module Failed to check whether %s is a kernel module or not. Assume it is. DSO %s is still in rbtree when being deleted! %s/sys/module/%.*s/notes/.note.gnu.build-id Internal tools/perf/ library error acpi_processor_ffh_cstate_enter mwait_idle_with_hints.constprop.0 %s/proc/{kallsyms,modules} inconsistency while looking for "%s" module! Failed to open %s. Note /proc/kcore requires CAP_SYS_RAWIO capability to access. Using %s for kernel object code Looking at the vmlinux_path (%d entries long) No kallsyms or vmlinux with build-id %s was found Annotation needs to be init before symbol__init() '.' is the only non valid --field-separator argument /proc/sys/kernel/kptr_restrict /usr/lib/debug/boot/vmlinux-%s /usr/lib/debug/lib/modules/%s/vmlinux /usr/lib/debug/boot/vmlinux-%s.debug Bad metric-id encoding in: '%s' Cannot find metric or group `%s' Try disabling the NMI watchdog to comply NO_NMI_WATCHDOG metric constraint: echo 0 > /proc/sys/kernel/nmi_watchdog perf stat ... echo 1 > /proc/sys/kernel/nmi_watchdog Events in '%s' fully contained within '%s' Cannot resolve IDs for %s: %s failed: recursion detected for %s Not grouping metric %s's events. copying metric event for cgroup '%s': %s (idx=%d) devices/system/cpu/cpu%d/cache/index%d/ # directory data version : %lu # contains samples with branch stack # contains AUX area data (e.g. instruction trace) # compressed : %s, level = %d, ratio = %d # CPU %d: Core ID %d, Die ID %d, Socket ID %d # Core ID, Die ID and Socket ID information is not available # CPU %d: Core ID %d, Socket ID %d # Core ID and Socket ID information is not available # memory nodes (nr %d, block size 0x%llx): # sample duration : %10.3f ms Error: calling %s in pipe-mode. Failed to write auxtrace index # pmu mappings: not available # pmu mappings: unable to read # node%u meminfo : total = %lu kB, free = %lu kB failed to write buildid table cannot find event format for %d # %s pmu capabilities: not available # reference time: %s = %ld.%06d (TOD) = %ld.%09ld (%s) Failed to process auxtrace index Pipe ABI%d perf.data file detected ABI%d perf.data file detected, need_swap=%d build id event received for %s: %s [%zu] Failed to read buildids, continuing... %s: couldn't read %s, does this arch have topology information? Failed to write MEM_TOPOLOGY, size %zd nodes %s/devices/system/node/node%lu failed: can't open memory sysfs data # AMD systems uses ibs_op// PMU for some precise events, e.g.: cycles:p, see the 'perf list' man page for further details. devices/system/memory/block_size_bytes cpu pmu capabilities not available pmu capabilities not available %s pmu capabilities not available interpreting btf from systems with endianness is not yet supported interpreting bpf_prog_info from systems with endianness is not yet supported detected invalid bpf_prog_info Reserved bits are set unexpectedly. Please update perf tool. Unknown sample type (0x%llx) is detected. Please update perf tool. Unknown read format (0x%llx) is detected. Please update perf tool. Unknown branch sample type (0x%llx) is detected. Please update perf tool. # event desc: not available or unable to read socket_id number is too big.You may need to upgrade the perf tool. failed to write perf header attribute failed to write feature section Invalid regular expression %s /sys/devices/system/cpu/cpu%d/online devices/system/cpu/cpu%d/online Failed to lseek to %lu offset for feature %d, continuing... # %s info available, use -I to display failed to write perf pipe header In-place update not supported when byte-swapping is required WARNING: The %s file's data size field is 0 which is unexpected. Was the 'perf record' command properly terminated? ERROR: The %s file's attr size field is 0 which is unexpected. Was the 'perf record' command properly terminated? cannot read %d bytes of header attr file uses a more recent and unsupported ABI (%zu bytes extra) invalid record type %d in pipe-mode failed to get event_update cpus %s: repiping tracing data padding %s: tracing data size mismatch not enough memory to create child for code path tree Warning: empty node in callchain tree not enough memory for the code path tree not enough memory for the code path branch statistics callchain cursor creation failed callchain: Incorrect stack dump size (max %ld): %s callchain: No more arguments needed for --call-graph lbr callchain: Unknown --call-graph option value: %s Can't register callchain params Invalid callchain sort key: %s Invalid callchain threshold: %s Invalid callchain print limit: %s failed to allocate read_values threads arrays failed to allocate read_values counters arrays failed to enlarge read_values threads arrays failed to allocate read_values counters array failed to enlarge read_values rawid array failed to enlarge read_values ->values array INTERNAL ERROR: Failed to allocate counterwidth array . ... raw event: size %d bytes Problems setting modules path maps, continuing anyway... Discarding thread maps for %d:%d Failed to join map groups for %d:%d Failed to allocate space for stitched LBRs. Disable LBR stitch corrupted branch chain. skipping... problem inserting idle task for machine pid %d problem processing PERF_RECORD_COMM, skipping event. WARNING: kernel seems to support more namespaces than perf tool. Try updating the perf tool.. WARNING: perf tool seems to support more namespaces than the kernel. Try updating the kernel.. problem processing PERF_RECORD_NAMESPACES, skipping event. %s: unsupported cpumode - ignoring Failed to write kernel text poke at %#llx Failed to find kernel text poke address map for %#llx Added extra kernel map %s %lx-%lx Problems creating extra kernel maps, continuing anyway... Problems creating module maps, continuing anyway... Problems creating module maps for guest %d, continuing anyway... invalid directory (%s). Skipping. problem processing PERF_RECORD_MMAP2, skipping event. problem processing PERF_RECORD_MMAP, skipping event. removing erroneous parent thread %d/%d problem processing PERF_RECORD_FORK, skipping event. %.*s/platforms/%.*s/arch-%s/usr/lib/%s Internal error: map__kmaps with a non-kernel map %.*s was updated (is prelink enabled?). Restart the long running apps that use it! no symbols found in %s, maybe install a debug package? Internal error: map__kmap with a non-kernel map Internal error: kernel dso with non kernel map overlapping maps in %s (disable tui for more info) Reloading kvm_intel module with vmm_exclusive=0 will reduce the gaps to only guest's timeslices. Processed %d events and lost %d chunks! Check IO/CPU overload! Processed %lu samples and lost %3.2f%%! AUX data lost %lu times out of %u! module/kvm_intel/parameters/vmm_exclusive AUX data had gaps in it %lu times out of %u! Are you running a KVM guest in the background?%s AUX data detected collision %lu times out of %u! Found %u unknown events! Is this an older tool processing a perf.data file generated by a more recent tool? If that is not the case, consider reporting to linux-kernel@vger.kernel.org. %u samples with id not present in the header Found invalid callchains! %u out of %u events were discarded for this reason. Consider reporting to linux-kernel@vger.kernel.org. %u unprocessable samples recorded. Do you have a KVM guest running and not using 'perf kvm'? %u out of order events recorded. %d map information files for pre-existing threads were not processed, if there are samples for addresses they will not be resolved, you may find out which are these threads by running with -v and redirecting the output to a file. The time limit to process proc map is too short? Increase it by --proc-map-timeout cpu_map swap: unsupported long size ... %s regs: mask 0x%lx ABI %s (IP, 0x%x): %d/%d: %#lx period: %lu addr: %#lx ..... %2lu: %016lx -> %016lx %hu cycles %s%s%s%s %x %s %s ..... %2lu: %016lx ..... %2lu: %016lx ... branch stack counters: nr:%lu (counter width: %u max counter nr:%u) ... ustack: size %lu, offset 0x%x %s: head=%#lx event->header.size=%#x, mmap_size=%#zx: fuzzed or compressed perf.data? %#lx [%#x]: failed to process type: %d %#lx [%#x]: failed to process type: %d [%s] incompatible file format (rerun with -v to learn more) failed to allocate memory to read event unexpected end of event stream No trace sample to read. Did you call 'perf %s'? (excludes AUX area (e.g. instruction trace) decoded / synthesized events) File does not contain CPU events. Remove -C option to proceed. Requested CPU %d too large. Consider raising MAX_NR_CPUS Invalid counter set entry at %zd Invalid counter set data encountered [%#08zx] Trailer:%c%c%c%c%c Cfvn:%d Csvn:%d Speed:%d TOD:%#llx 1:%lx 2:%lx 3:%lx TOD-Base:%#llx Type:%x [%#08zx] Counterset:%d Counters:%d Counter:%03d %s Value:%#018lx Invalid %s raw data encountered Invalid raw IBS Fetch MSR data encountered L3MissOnly %d FetchOcMiss %d FetchL3Miss %d ibs_fetch_ctl: %016llx MaxCnt %7d Cnt %7d Lat %5d En %d Val %d Comp %d%s PhyAddrValid %d%s L1TlbMiss %d L2TlbMiss %d RandEn %d%s%s ic_ibs_ext_ctl: %016llx IbsItlbRefillLat %3d ibs_op_ctl: %016llx MaxCnt %9d%s En %d Val %d CntCtl %d=%s CurCnt %9d ibs_op_data: %016llx CompToRetCtr %5d TagToRetCtr %5d%s%s%s BrnRet %d RipInvalid %d BrnFuse %d Microcode %d ibs_op_data2: %016llx %sRmtNode %d%s ibs_op_data3: %016llx LdOp %d StOp %d DcL1TlbMiss %d DcL2TlbMiss %d DcL1TlbHit2M %d DcL1TlbHit1G %d DcL2TlbHit2M %d DcMiss %d DcMisAcc %d DcWcMemAcc %d DcUcMemAcc %d DcLockedOp %d DcMissNoMabAlloc %d DcLinAddrValid %d DcPhyAddrValid %d DcL2TlbHit1G %d%s SwPf %d%s%s DcMissLat %5d TlbRefillLat %5d Invalid raw IBS Op MSR data encountered DataSrc 1=Local L3 or other L1/L2 in CCX DataSrc 2=Another CCX cache in the same NUMA node DataSrc 5=Another CCX cache in a different NUMA node DataSrc 7=MMIO/Config/PCI/APIC DataSrc 12=Coherent Memory of a different processor type next_flush - ordered_events__flush PRE %s, nr_events %u Processing time ordered events... next_flush - ordered_events__flush POST %s, nr_events %u last flush, last_flush_type %d alloc size %luB (+%zu), max %luB allocation limit reached %luB broken map groups on thread %d/%d parent %d/%d Couldn't resolve comm name for pid %d out of dynamic memory in yyensure_buffer_stack() out of dynamic memory in yy_create_buffer() out of dynamic memory in yylex() flex scanner push-back overflow fatal flex scanner internal error--end of buffer missed input buffer overflow, can't enlarge buffer because scanner uses REJECT out of dynamic memory in yy_get_next_buffer() fatal flex scanner internal error--no action found out of dynamic memory in yy_scan_buffer() out of dynamic memory in yy_scan_bytes() yyset_lineno called with no buffer yyset_column called with no buffer Unable to find PMU or event on a PMU of '%s' Unable to find event on a PMU of '%s' alias %s differs in field '%s' ('%s' != '%s') unknown term '%s' for pmu '%s' Required parameter '%s' not specified value too big for format, maximum is %llu WARNING: '%s' format '%s' requires 'perf_event_attr::config%d'which is not supported by this version of perf! Attempt to set event's unit twice Attempt to set event's scale twice Attempt to set event snapshot twice WARNING: event '%s' not valid (bits %s of %s '%llx' not supported by kernel)! Failure to set up any core PMUs FATAL: not enough memory to print PMU events fatal error - scanner input buffer overflow <?xml version="1.0" standalone="no"?> <!DOCTYPE svg SYSTEM "http://www.w3.org/Graphics/SVG/1.1/DTD/svg11.dtd"> <svg width="%i" height="%lu" version="1.1" xmlns="http://www.w3.org/2000/svg"> <defs> <style type="text/css"> <![CDATA[ rect { stroke-width: 1; } rect.process { fill:rgb(180,180,180); fill-opacity:0.9; stroke-width:1; stroke:rgb( 0, 0, 0); } rect.process2 { fill:rgb(180,180,180); fill-opacity:0.9; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.process3 { fill:rgb(180,180,180); fill-opacity:0.5; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.sample { fill:rgb( 0, 0,255); fill-opacity:0.8; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.sample_hi{ fill:rgb(255,128, 0); fill-opacity:0.8; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.error { fill:rgb(255, 0, 0); fill-opacity:0.5; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.net { fill:rgb( 0,128, 0); fill-opacity:0.5; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.disk { fill:rgb( 0, 0,255); fill-opacity:0.5; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.sync { fill:rgb(128,128, 0); fill-opacity:0.5; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.poll { fill:rgb( 0,128,128); fill-opacity:0.2; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.blocked { fill:rgb(255, 0, 0); fill-opacity:0.5; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.waiting { fill:rgb(224,214, 0); fill-opacity:0.8; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.WAITING { fill:rgb(255,214, 48); fill-opacity:0.6; stroke-width:0; stroke:rgb( 0, 0, 0); } rect.cpu { fill:rgb(192,192,192); fill-opacity:0.2; stroke-width:0.5; stroke:rgb(128,128,128); } rect.pstate { fill:rgb(128,128,128); fill-opacity:0.8; stroke-width:0; } rect.c1 { fill:rgb(255,214,214); fill-opacity:0.5; stroke-width:0; } rect.c2 { fill:rgb(255,172,172); fill-opacity:0.5; stroke-width:0; } rect.c3 { fill:rgb(255,130,130); fill-opacity:0.5; stroke-width:0; } rect.c4 { fill:rgb(255, 88, 88); fill-opacity:0.5; stroke-width:0; } rect.c5 { fill:rgb(255, 44, 44); fill-opacity:0.5; stroke-width:0; } rect.c6 { fill:rgb(255, 0, 0); fill-opacity:0.5; stroke-width:0; } line.pstate { stroke:rgb(255,255, 0); stroke-opacity:0.8; stroke-width:2; } <title>fd=%d error=%d merges=%d</title> <rect x="%.8f" width="%.8f" y="%.1f" height="%.1f" class="%s"/> <title>#%d blocked %s</title> <title>#%d running %s</title> <desc>Switched because: %s</desc> <text x="%.8f" y="%.8f" font-size="%.8fpt">%i</text> <g transform="translate(%.8f,%.8f)"> <title>#%d waiting %s</title> <rect x="0" width="%.8f" y="0" height="%.1f" class="%s"/> <text transform="rotate(90)" font-size="%.8fpt"> %s</text> <rect x="%.8f" width="%.8f" y="%.1f" height="%.1f" class="cpu"/> <text x="%.8f" y="%.8f">%s</text> /sys/devices/system/cpu/cpu0/cpufreq/scaling_available_frequencies <text transform="translate(%.8f,%.8f)" font-size="1.25pt">%s</text> <title>%d %s running %s</title> <text transform="rotate(90)" font-size="%.8fpt">%s</text> <rect class="%s" x="%.8f" width="%.8f" y="%.1f" height="%.1f"/> <text x="%.8f" y="%.8f" font-size="%.8fpt">C%i</text> <line x1="%.8f" x2="%.8f" y1="%.1f" y2="%.1f" class="pstate"/> <text x="%.8f" y="%.8f" font-size="0.25pt">%s</text> <title>%s wakes up %s</title> <line x1="%.8f" y1="%.2f" x2="%.8f" y2="%.2f" style="stroke:rgb(32,255,32);stroke-width:0.009"/> <g transform="translate(%.8f,%.8f)"><text transform="rotate(90)" font-size="0.02pt">%s ></text></g> <g transform="translate(%.8f,%.8f)"><text transform="rotate(90)" font-size="0.02pt">%s <</text></g> <circle cx="%.8f" cy="%.2f" r = "0.01" style="fill:rgb(32,255,32)"/> <title>Wakeup from interrupt</title> <circle cx="%.8f" cy="%.2f" r = "0.01" style="fill:rgb(255,128,128)"/> <rect x="%i" width="%.8f" y="0" height="%.1f" class="%s"/> <text transform="translate(%.8f, %.8f)" font-size="%.8fpt">%s</text> <line x1="%.8f" y1="%.2f" x2="%.8f" y2="%lu" style="stroke:rgb(%i,%i,%i);stroke-width:%.3f"/> topology: can't parse siblings map No memory to alloc tracepoints list can't get tracing/events/header_page can't record header_page file can't get tracing/events/header_event can't record header_event file can't get tracing/events/ftrace can't get tracing/printk_formats can't get tracing/saved_cmdline Python scripting not supported. Install libpython and rebuild perf to enable it. For example: # apt-get install python-dev (ubuntu) # yum install python-devel (Fedora) etc. Perl scripting not supported. Install libperl and rebuild perf to enable it. For example: # apt-get install libperl-dev (ubuntu) # yum install 'perl(ExtUtils::Embed)' (Fedora) etc. Error registering Python script extension: disabling it Error registering Perl script extension: disabling it printk format with empty entry reading input file (size expected=%d received=%d) not a trace file (missing 'tracing' tag) '%s' event is ambiguous: it can be %s or %s Cannot find event field for %s.%s Not enough memory to set up --sort Not enough memory to setup sort keys Not enough memory to setup overhead keys The "dcacheline" --sort key needs to know the cacheline size and it couldn't be determined on this system Not enough memory to setup output fields Samples: %lu%c of event%s '%s',%s%sEvent count (approx.): %lu FATAL ERROR: Couldn't setup hists class kernel/perf_event_max_contexts_per_stack Open /proc/version_signature failed: %s Reading from /proc/version_signature failed: %s Parsing /proc/version_signature failed: %s Unable to get kernel version from /proc/version_signature '%s' Unable to get kernel version from uname '%s' WARNING: debuginfod support requested, but perf is not built with it devices/system/cpu/cpu%d/topology/%s %s/devices/system/cpu/possible sysfs path crossed PATH_MAX(%d) size Failed to read max cpus, using default of %d %s/devices/system/node/possible Failed to read max nodes, using default of %d cpu_map__new_data unknown type %d %s/devices/system/cpu/cpu%d/topology/die_cpus_list %s/devices/system/cpu/cpu%d/topology/package_cpus_list %s/devices/system/cpu/cpu%d/topology/core_siblings_list %s/devices/system/cpu/cpu%d/topology/core_cpus_list %s/devices/system/cpu/cpu%d/topology/thread_siblings_list %s/devices/system/node/node%d/meminfo %s/devices/system/node/node%d/cpulist must define events before cgroups PID/TID switch overriding SYSTEM SYSTEM/CPU switch overriding PER-THREAD Problems obtaining information for user %s failed to read per-pkg counter Unmatched aggregation mode between aliases Failed to resolve counter for stat event. Failed to find perf count for CPU %d thread %d on event %s. ... id %llu, cpu %d, thread %d ... value %llu, enabled %llu, running %llu "core" : "S%d-D%d-C%d", "aggregate-number" : %d, "cache" : "S%d-D%d-L%d-ID%d", "aggregate-number" : %d, "die" : "S%d-D%d", "aggregate-number" : %d, "socket" : "S%d", "aggregate-number" : %d, "node" : "N%d", "aggregate-number" : %d, "event-runtime" : %lu, "pcnt-running" : %.2f, Performance counter stats for Cannot allocate per-core aggr map for display %*s# Table of individual measurements: %17.*f +- %.*f seconds time elapsed Some events weren't counted. Try disabling the NMI watchdog: echo 0 > /proc/sys/kernel/nmi_watchdog perf stat ... echo 1 > /proc/sys/kernel/nmi_watchdog The events in group usually have to be from the same PMU. Try reorganizing the group. cannot set frequency and period at the same time frequency and count are zero, aborting error: Maximum frequency rate (%'u Hz) exceeded. Please use -F freq option with a lower value or consider tweaking /proc/sys/kernel/perf_event_max_sample_rate. warning: Maximum frequency rate (%'u Hz) exceeded, throttling from %'u Hz to %'u Hz. The limit can be raised via /proc/sys/kernel/perf_event_max_sample_rate. The kernel will lower it when perf's interrupts take too long. Use --strict-freq to disable this throttling, refusing to record. Lowering default frequency rate from %u to %u. Please consider tweaking /proc/sys/kernel/perf_event_max_sample_rate. couldn't read /proc/sys/kernel/perf_event_max_sample_rate info: Using a maximum frequency rate of %'d Hz %s %s: addr2line read address for sentinel: %s %s %s: addr2line read line: %s %s %s: addr2line filename:number : %s addr2line missing ':' in filename split Failed to allocate memory for addr2line could not start addr2line (%s) for %s: start_command return code %d %s %s: addr2line_subprocess_init failed Detected LLVM addr2line style Detected binutils addr2line style %s %s: addr2line configuration failed Unknown/broken addr2line style %s %s: could not send request %s %s: could not read first record %s %s: could not read sentinel record %s %s: unexpected record instead of sentinel not enough memory for the srcline node not enough memory for the inline node Failed to read build ID for %s Couldn't get COMM, tigd and ppid for pid %d Name: string not found for pid %d Tgid: string not found for pid %d PPid: string not found for pid %d Reading %s/proc/%d/task/%d/maps time out. You may want to increase the time limit by --proc-map-timeout cannot find cgroup mount point Not enough memory synthesizing mmap event for kernel modules Perf runs in non-root PID namespace but it tries to gather process info from its parent PID namespace. Please mount the proc file system properly, e.g. add the option '--mount-proc' for unshare command. failed to create perf header attribute Couldn't synthesize evsel unit. Couldn't synthesize evsel evsel. Couldn't synthesize evsel cpus. Couldn't synthesize evsel name. No record header feature for header :%d Couldn't synthesize features. Couldn't record tracing data. Can't remove old data: %s (%s) Can't move data: %s (%s to %s) File %s not owned by current user or root (use -f to override) zero-sized data (%s), nothing to do! failed to get perf_event_mmap_page lock Synthesizing TSC conversion information perf_event_open(..., PERF_FLAG_FD_CLOEXEC) failed with unexpected error %d (%s) perf_event_open(..., 0) failed unexpectedly with error %d (%s) Out of memory: no thread stack Out of memory: discarding thread stack iostat mode is not supported on current platform [ Hot streams in old perf data only ] [ Hot streams in new perf data only ] auxtrace idx %d old %#lx head %#lx diff %#lx Bad Instruction Tracing options '%s' Disambiguate symbol name by inserting #n after the name e.g. %s #2 Or select a global symbol by inserting #0 or #g or #G N'th occurrence (N=%d) of symbol '%s' not found. Global symbol '%s' not found. Note that symbols must be functions. Multiple symbols with name '%s' Failed to parse /proc/kallsyms Multiple kernel symbols with name '%s' AUX area tracing is not supported on this architecture No AUX area tracing to snapshot Bad AUX area sampling option: '%s' Cannot add AUX area sampling to an AUX area event Cannot add AUX area sampling to a group leader AUX area sample size %u too big, max. %d Cannot add AUX area sampling because group leader is not an AUX area event AUX area sampling requires an AUX area event group leader plus other events to which to add samples AUX area sampling is not supported by kernel Synthesizing auxtrace information size: %#llx offset: %#llx ref: %#llx idx: %u tid: %d cpu: %d cpu %d pid %d tid %d ip %#llx code %u: %s Error: number of address filters (%d) exceeds maximum (%d) Kernel addresses are restricted. Unable to resolve kernel symbols. Symbol '%s' (0x%lx) comes before '%s' (0x%lx) Symbol '%s' (0x%lx) comes before address 0x%lx) Cannot determine size of symbol '%s' Failed to load symbols from: %s File '%s' not found or has no symbols. Failed to determine filter for %s Cannot determine file size. Failed to parse address filter: '%s' Filter format is: filter|start|stop|tracestop <start symbol or address> [/ <end symbol or size>] [@<file name>] Where multiple filters are separated by space or comma. %s 0x%llx Hints 0x%x Extensions 0x%x %s 0x%llx HW:%u CState:%u Sub-CState:%u %s 0x%llx Last CState:%u Deepest CState:%u Wake Reason 0x%x %s IP:%d Type 0x%02x Vector 0x%llx Suppressing CYC timestamp 0x%lx less than current timestamp 0x%lx ERROR: Unexpected branch at FUP instruction CTC timestamp 0x%lx last MTC %#x CTC rem %#x Timestamp: calculated %g TSC ticks per cycle too big (c.f. CBR-based value %g), pos 0x%lx Timestamp: calculated %g TSC ticks per cycle c.f. CBR-based value %g, pos 0x%lx Timestamp: calculated %g TSC ticks per cycle c.f. unknown CBR-based value, pos 0x%lx ERROR: Failed to get instruction ERROR: Conditional branch when expecting indirect branch ERROR: Unexpected indirect branch ERROR: Unexpected conditional branch Buffer 1st timestamp 0x%lx ref timestamp 0x%lx Suppressing MTC timestamp 0x%lx less than current timestamp 0x%lx Suppressing backwards timestamp ERROR: RET when expecting conditional branch ERROR: Bad RET compression (stack empty) ERROR: Bad RET compression (TNT=N) ERROR: Missing deferred TIP for indirect branch ERROR: Missing FUP after MODE.TSX ERROR: Missing FUP after PTWRITE ERROR: Missing FUP after EXSTOP WARNING: Unknown block type %u WARNING: Duplicate block type %u WARNING: Unknown block item %u type %d WARNING: Duplicate block item %u type %d timestamp: tsc_ctc_ratio_n %u timestamp: tsc_ctc_ratio_d %u Hop mode: decoding FUP and TIPs, but not TNT ERROR: First TSC is not in PSB+ Translated VM TSC %#lx -> %#lx VMCS %#lx TSC Offset %#lx ERROR: First TSC, unknown TSC Offset ERROR: First TSC, no PIP, unknown TSC Offset %s: intel_pt_ctc_to_tsc(decoder, new_ctc_delta) %#lx ERROR: Unknown TSC Offset for VMCS %#lx Fast forward towards timestamp 0x%lx Fast forward to next PSB timestamp 0x%lx Trace doesn't match instruction Never-ending loop (refer perf config intel-pt.max-loops) TIP.PGD ip %#lx offset %#lx in %s hit filter: %s offset %#lx size %#lx TIP.PGD ip %#lx offset %#lx in %s is not in a filter region Intel Processor Trace: failed to deliver error event, error %d . ... Intel Processor Trace data: size %zu bytes Intel PT: failed to deliver event, error %d ERROR: cpu %d expecting switch ip ERROR: guest sideband but no guest machine ERROR: thread has no dso for %#lx ERROR: thread has no map for %#lx ERROR: failed to read at offset %#lx Emulated ptwrite signature found Emulated ptwrite signature not found queue %u decoding cpu %d pid %d tid %d PEBS-via-PT record with no applicable_counters PEBS-via-PT record with no matching event, hw_id %d queue %u processing 0x%lx to 0x%lx Intel Processor Trace requires ordered events queue %u cpu %d pid %d tid %d sched_switch: cpu %d tid %d time %lu tsc %#lx itrace_start: cpu %d pid %d tid %d time %lu tsc %#lx Expecting CPU-wide context switch event context_switch event has no tid Invalidated instruction cache for %s at %#lx event %u: cpu %d time %lu tsc %#lx Synthesizing '%s' event with id %lu sample type %#lx %s: failed to synthesize '%s' event type There are no selected events with Intel Processor Trace data %s: filter string not null terminated Intel PT has no time information for VM Time Correlation Time ranges cannot be specified with VM Time Correlation %s: missing sched_switch event range %d: perf time interval: %lu to %lu range %d: TSC time interval: %#lx to %#lx WARNING: Intel PT with pipe mode is not recommended. The output cannot relied upon. In particular, timestamps and the order of events may be incorrect. Intel PT decoding without timestamps %s: missing context_switch attribute flag Failed to parse VM Time Correlation options MTC packets must have been enabled for VM Time Correlation Intel BTS: failed to deliver error event, error %d Intel BTS: failed to deliver branch event, error %d Synthesizing 'branches' event with id %lu sample type %#lx %s: failed to synthesize 'branches' event type There are no selected events with Intel BTS data Intel BTS requires ordered events . ... Intel BTS data: size %zu bytes ARM SPE: failed to deliver event, error %d . ... ARM SPE data: size %#zx bytes No data or all data has been processed. SPE trace requires ordered events Arm SPE CONTEXT packets not found in the traces. Matching of TIDs to SPE events could be inaccurate. Only instruction-based sampling period is currently supported by Arm SPE. Arm SPE has a hardware-based sample period. Additional instruction events will be discarded by --itrace No selected events with SPE trace data ignoring unsupported address packet index: 0x%x . ... HISI PTT data: size %zu bytes %s %x %s %x %s %x %s %x %s %x %s %x %s %x %s %x %s pos:%#zx ip:%#lx P:%d CL:%d pid:%d.%d cpumode:%d cpu:%d s390 Auxiliary Trace: failed to deliver event Failed to find auxtrace log directory %s, continue with current directory... Missing auxtrace log directory %s, continue with current directory... s390 Auxiliary Trace: failed to deliver error event,error %d . ... s390 AUX data: size %zu bytes Invalid AUX trace data block size:%zu (type:%d bsdes:%hd dsdes:%hd) Invalid AUX trace basic entry [%#08zx] [%#08zx] Basic Def:%04x Inst:%#04x %c%c%c%c AS:%d ASN:%#04x IA:%#018llx CL:%d HPP:%#018llx GPP:%#018llx Invalid AUX trace diagnostic entry [%#08zx] [%#08zx] Diag Def:%04x %c Invalid AUX trace trailer entry [%#08zx] [%#08zx] Trailer %c%c%c bsdes:%d dsdes:%d Overflow:%lld Time:%#llx C:%d TOD:%#lx s390 Auxiliary Trace requires ordered events Failed to open counter set log file %s, continue... Failed to write counter set data Failed to open auxiliary log file %s,continue... Failed to write auxiliary data %s queue_nr:%d buffer:%ld offset:%#lx size:%#zx rest:%#zx [%#08lx] Invalid AUX trailer entry TOD clock base Unsupported --itrace options specified CS ETM Trace: Unknown Header Version = %#lx Magic number Unknown %lx Unknown parameter [%d] %lx CS ETM Trace: OpenCSD is not linked in, please recompile with CORESIGHT=1 TRCDEVARCH %llx TS_SOURCE %lld PMU type/num cpus %llx unknown branch filter %s, check man page Error: Can't use --branch-any (-b) with --branch-filter (-j). Unknown register "%s", check man page or run "perf record %s?" ERROR: Failed to allocate command list for unknown command. perf: '%s' is not a perf-command. See 'perf --help'. WARNING: You called a perf program named '%s', which does not exist. Continuing under the assumption that you meant '%s' in %0.1f seconds automatically... failed: event '%s' not found, use '-e list' to get list of available events failed: event '%s' not supported HINT: no first/last sample time found in perf data. Please use latest perf binary to execute 'perf record' (if '--buildid-all' is enabled, please set '--timestamp-boundary'). lookup(%s): ref metric name %s processing metric: %s EXIT: %f lookup(%s): ref val %f metric name %s No memory nodes, is CONFIG_MEMORY_HOTPLUG enabled? mem2node %03lu [0x%016lx-0x%016lx] WARNING: Failed to determine specified clock resolution. unknown clockid %s, check man page Missing PLT entry size for %s %s: problems reading %s PLT info. Failed to decompress (error %d) %s %s: truncating reading of build id in sysfs file %s: n_namesz=%u, n_descsz=%u. unrecognized DSO data encoding %d %s: build id mismatch for %s. %s: failed to find program header for symbol: %s st_value: %#lx %s: adjusting symbol: st_value: %#lx sh_addr: %#lx sh_offset: %#lx %s: adjusting symbol: st_value: %#lx p_vaddr: %#lx p_offset: %#lx Failed to get build-id from %s. Failed to add build-id cache: %s strlist__add failed with -ENOMEM run this command again with sudo. try 'sudo mount -o remount,mode=755 /sys/kernel/tracing/' No permission to %s tracefs. Please %s Debugfs or tracefs is not mounted Please try 'sudo mount -t tracefs nodev /sys/kernel/tracing/' %s/%s does not exist. Please rebuild kernel with %s. Failed to open %s/%cprobe_events: %s CONFIG_KPROBE_EVENTS=y and CONFIG_UPROBE_EVENTS=y Failed to open %s/kprobe_events: %s. Failed to open %s/uprobe_events: %s. Failed to synthesize probe trace event. Internal error: %s should have ':' but not. Failed to get a valid sdt type Module %s is not loaded, please specify its full path name. Failed to find the path for the kernel: %s Rebuild with CONFIG_DEBUG_INFO=y, or install an appropriate debuginfo package. The %s file has no debug information. %s is blacklisted function, skip it. Warning: The probe function (%s) is a GNU indirect function. Consider identifying the final function used at run time and set the probe directly on that. Symbol %s address found : %lx Specified source line is not found. Failed to find source file path. Source file is shorter than expected. Semantic error :%s is bad for event name -it must follow C symbol-naming rule. Error: event "%s" already exists. Hint: Remove existing event by 'perf probe -d' or force duplicates by 'perf probe -f' or set 'force=yes' in BPF source. Internal error: "%s" is an invalid event name. Too many events are on the same function. Failed to find the address of %s Semantic error :'%s' is not a valid number. Semantic error :Start line must be smaller than end line. Semantic error :Tailing with invalid str '%s'. Semantic error :'%s' is not a valid function name. Semantic error :Too many probe arguments (%d). Semantic error :%s must be an SDT name. Semantic error :Invalid absolute address. Semantic error :There is non-digit char in line number. Semantic error :There is non-digit character in offset. Semantic error :SRC@SRC is not allowed. Semantic error :%%%s is not supported. This program has a bug at %s:%d. Semantic error :Lazy pattern can't be used with line number. Semantic error :Lazy pattern can't be used with offset. Semantic error :Offset can't be used with line number. Semantic error :File always requires line number or lazy pattern. Semantic error :Offset requires an entry function. Semantic error :Offset/Line/Lazy pattern can't be used with return probe. symbol:%s file:%s line:%d offset:%lu return:%d lazy:%s Semantic error :ftrace does not support user access Semantic error :Array index must be a number. Semantic error :Argument parse error: %s Semantic error :You can't specify local variable for kretprobe. Semantic error :Too few probe arguments. Semantic error :Failed to parse event name: %s try to find information at %lx in %s Failed to find corresponding probes from debuginfo. Failed to find probe point from both of dwarf and map. No kprobe blacklist support, ignored Too many entries matched in the cache of %s Could not open debuginfo. Try to use symbols. Try to find probe point from debuginfo. Failed to get ELF symbols for %s Relocated base symbol is not found! Check /proc/sys/kernel/kptr_restrict and /proc/sys/kernel/perf_event_paranoid. Or run as privileged perf user. Post processing failed or all events are skipped. (%d) An error occurred in debuginfo analysis (%d). Warning: No dwarf info found in the vmlinux - please rebuild kernel with CONFIG_DEBUG_INFO=y. Failed to load symbols from %s Please ensure the file is not stripped. Please ensure you can read the /proc/kallsyms symbol addresses. If /proc/sys/kernel/kptr_restrict is '2', you can not read kernel symbol addresses even if you are a superuser. Please change it to '1'. If kptr_restrict is '1', the superuser can read the symbol addresses. In that case, please run this command again with sudo. Failed to find symbol %s in %s Too many functions matched in %s Found duplicated symbol %s @ %lx Too many symbols are listed. Skip it. Offset %ld is bigger than the size of %s WARN: Group name %s is ignored ERROR: Bootconfig doesn't support uprobes %sftrace.event.kprobes.%s.probe = Failed to get current event list. A semaphore is associated with %s:%s and seems your kernel doesn't support it. %s accesses a variable by symbol name, but that is not supported for user application probe. Please upgrade your kernel to at least 3.14 to have access to feature %s Failed to add event to probe cache Failed to find symbols matched to "%s" Specified offset is out of %s Failed to find symbol at 0x%lx Failed to find "%s%%return", because %s is an inlined function and has no return point. Mapping for the register number %u missing on this architecture. Failed to get the type of %s. Semantic error: %s must be referred by '->' %s is not a data structure nor a union. Semantic error: %s is not a pointer nor array. Semantic error: %s must be referred by '.' Structure on a register is not supported yet. %s(type:%s) has no member %s. Failed to get the offset of %s. Too many( > %d) probe point found. Searching '%s' variable in context. Failed to find '%s' in this function. Converting variable %s into trace event. Failed to find the location of the '%s' variable at this address. Perhaps it has been optimized out. Use -V with the --range option to show '%s' location range. Sorry, we don't support this variable location yet. Failed to get a type information of %s. Failed to cast into string: %s(%s) is not a pointer nor array. Failed to get a type information. Failed to cast into string: %s is not (unsigned) char *. %s exceeds max-bitwidth. Cut down to %d bits. Failed to convert variable type: %s Caller must pass a scope DIE. Program error. Failed to find probe point in any functions. Failed to get call frame on 0x%jx Probe line found: line:%d addr:0x%llx Failed to find scope of probe point. This line is sharing the address with other lines. Please try to probe at %s:%d instead. Failed to find debug information for address %#lx No matched lines found in %s. A function DIE doesn't have decl_line. Maybe broken DWARF? Target program is compiled without optimization. Skipping prologue. Probe on address 0x%lx to force probing at the function entry. Failed to get entry address of %s. %s has no valid entry address. skipped. Unable to get offset:Unexpected OP %x (%zd) Failed to get the declared file name of %s Failed to get CU from given DIE. Failed to get source lines on this CU. Failed to get line info. Possible error in debuginfo. Failed to get type, make it unknown. ELF MACHINE %x is not supported. offset: %d is bigger than size: %lu cannot find CU for address %lx unwind: get_proc_name unsupported unwind: access_fpreg unsupported unwind: put_unwind_info called unwind: Register unavailable. unwind: %s:ip = 0x%lx (0x%lx) unwind: access_mem %p not inside range 0x%lx-0x%lx unwind: access_mem addr %p val %lx, offset %d unwind: Can't create unwind address space. unwind: find_proc_info dso %s unwind: thread map already set, dso=%s unwind: target platform=%s is not supported --all is currently unsupported for JSON output. --tod is currently unsupported for JSON output. Output file exists. Use --force to overwrite it. Failed to get mtime of source file, not writing captured-on [ perf data convert: Converted '%s' into JSON data '%s' ] [ perf data convert: Converted and wrote %.3f MB (%lu samples) ] # perf script event handlers, generated by perf script -g python # Licensed under the terms of the GNU GPL License version 2 # The common_* event handler fields are the most useful fields common to # all events. They don't necessarily correspond to the 'common_*' fields # in the format files. Those fields not available as handler params can # be retrieved using Python functions of the form common_*(context). # See the perf-script-python Documentation for the list of available functions. from __future__ import print_function sys.path.append(os.environ['PERF_EXEC_PATH'] + \ '/scripts/python/Perf-Trace-Util/lib/Perf/Trace') from perf_trace_context import * print_header(event_name, common_cpu, common_secs, common_nsecs, common_pid, common_comm) print('Sample: {'+get_dict_as_string(perf_sample_dict['sample'], ', ')+'}') for node in common_callchain: print(" [%%x] %%s%%s%%s%%s" %% ( node['ip'], node['sym']['name'], "+0x{:x}".format(node['sym_off']) if 'sym_off' in node else "", " ({})".format(node['dso']) if 'dso' in node else "", " " + node['sym_srcline'] if 'sym_srcline' in node else "")) print(" [%%x]" %% (node['ip'])) def trace_unhandled(event_name, context, event_fields_dict, perf_sample_dict): print(get_dict_as_string(event_fields_dict)) def print_header(event_name, cpu, secs, nsecs, pid, comm): print("%%-20s %%5u %%05u.%%09u %%8u %%-20s " %% \ (event_name, cpu, secs, nsecs, pid, comm), end="") def get_dict_as_string(a_dict, delimiter=' '): return delimiter.join(['%%s=%%s'%%(k,str(v))for k,v in sorted(a_dict.items())]) problem in Python trace event handler couldn't create Python dictionary Error running python script %s Error starting python script %s failed to create calls processor failed to create call path root Failed to setting regs in dict ug! no event found for type %lu Unsupported decompressor flags The input is not in the .xz format Compressed file is truncated or otherwise corrupt lzma: fopen failed on %s: '%s' lzma: lzma_stream_decoder failed %s (%d) demangle-rust: unexpected escape sequence demangle-rust: unexpected character '%c' in symbol problem processing JIT mmap event, skipping it. version=%u hdr.size=%u ts=0x%llx pid=%d elf_mach=%d use_arch_timestamp=%d wrong jitdump version %u, expected 1 jitdump file contains invalid or unsupported flags 0x%llx jitdump file uses arch timestamps but there is no timestamp conversion next_entry: unknown record type %d, skipping %s: thread %d not found or created error, jitted code must be sampled with perf record -k 1 Fatal error (SEGFAULT) in perf hook '%s' %s: failed to get BTF of id %u, aborting unexpected bpf event type of %d %s: failed to get BPF program info. aborting %s: can't get next program: %s%s %s: failed to get fd for prog_id %u %s: the kernel is too old, aborting %s: mismatch in BPF sub program count and BTF function info count, aborting %s: failed to synthesize bpf images: %s # bpf_prog_info %u: %s addr 0x%llx size %u # sub_prog %u: %s addr 0x%llx size %u %s: mismatch in element count binutils for %s not supported. Please install %s for %s. You can add it to PATH, set CROSS_COMPILE or override the default using --%s. Invalid CPUID %s. Full CPUID is required, vendor-family-model-stepping Failed to read /proc/cpuinfo for TSC frequency Failed to find TSC frequency in /proc/cpuinfo ^([+\-]?)([0-9]*)(\(?)(%[a-z][a-z0-9]+)(\)?)$ Skipping unsupported SDT argument: %s Not enough memory synthesizing mmap event for extra kernel maps {%s/mem-loads-aux/,%s/mem-loads,ldlat=%u/}:P WARNING: Hw internally resets sampling period when L3 Miss Filtering is enabled and tagged operation does not cause L3 Miss. This causes sampling period skew. AMD IBS doesn't support privilege filtering. Try again without the privilege modifiers (like 'k') at the end. Invalid mapping data: iio_%d; die%d The -e and -M options are not supported.All chosen events/metrics will be dropped {uncore_iio_%x/event=0x83,umask=0x04,ch_mask=0xF,fc_mask=0x07/, uncore_iio_%x/event=0x83,umask=0x01,ch_mask=0xF,fc_mask=0x07/, uncore_iio_%x/event=0xc0,umask=0x04,ch_mask=0xF,fc_mask=0x07/, uncore_iio_%x/event=0xc0,umask=0x01,ch_mask=0xF,fc_mask=0x07/} Unsupported uncore pmu configuration ^([a-f0-9A-F]{1,}):([a-f0-9A-F]{1,2}) Requested root ports were not found Root port %04x:%02x were not found Unrecognized root port format: %s Please use the following format: [domain]:[bus] for example: 0000:3d # time port intel_pt and intel_bts may not be used together Invalid %s for %s. Valid values are: %s %s: mmap index %d old head %zu new head %zu %s: wrap-around %sdetected, adjusted old head %zu adjusted new head %zu Intel Processor Trace: TSC not available There may be only one intel_pt event module/kvm_intel/parameters/pt_mode Snapshot mode (-S option) requires intel_pt PMU event (-e intel_pt) Snapshot mode (intel_pt PMU) and sample trace cannot be used together Cannot use clockid (-k option) with intel_pt intel_pt supports at most one event with aux-output pt=0 doesn't make sense, forcing pt=1 Snapshot size %zu must not be greater than AUX area tracing mmap size %zu Failed to calculate default snapshot size and/or AUX area tracing mmap pages Intel PT snapshot size (%zu) may be too small for PSB period (%zu) Sample size %zu must not be greater than AUX area tracing mmap size %zu Intel PT min. sample size: %zu max. sample size: %zu Intel PT sample size (%zu) may be too small for PSB period (%zu) Invalid mmap size for Intel Processor Trace: must be at least %zuKiB and a power of 2 %s: failed to create %s, error = %d Unable to select sched:sched_switch Intel Processor Trace decoding will not be possible except for kernel tracing! Intel BTS does not support AUX area sampling There may be only one intel_bts event Snapshot mode (-S option) requires intel_bts PMU event (-e intel_bts) intel_bts does not support per-cpu recording Invalid mmap size for Intel BTS: must be at least %zuKiB and a power of 2 failed to allocate sample uregs data Intel PT hybrid CPU compatibility Samples differ at 'retire_lat' {cpu_core/cycles/,cpu_core/branches/} {cpu_core/cycles/k,cpu_core/branches/u} cpu_core/config=10,config1,config2=3,period=1000/u {cpu_core/cycles/,cpu_core/cpu-cycles/} sched_setaffinity() failed for CPU %d CPU %d CPUID leaf 20 subleaf %d intel_pt_get_packet returned %d Expected length: %d Decoded length %d Expected type: %d Decoded type %d Expected count: %d Decoded count %d Expected payload: 0x%llx Decoded payload 0x%llx Expected packet context: %d Decoded packet context %d Is %shybrid : CPUID leaf 7 subleaf 0 edx %#x (bit-15 indicates hybrid) CPU %d same caps as previous CPU CPU %d subleaf %d reg %d FAIL %#x vs %#x CPU %d subleaf 1 reg 0 FAIL address filter count %#x vs %#x failed to set breakpoint, 1st time: %s failed to set breakpoint, 2nd time: %s failed to PTRACE_PEEKUSER: %s failed, breakpoint set to bogus address type: 0x%x, config: 0x%lx, fd: %d - GTK browser requested but could not find %s Not enough memory to display remaining hits WARN: jump target inconsistency, press 'o', notes->offsets[%#x] = NULL Press 'h' for help on key bindings ui/browsers/../../util/annotate.h UP/DOWN/PGUP PGDN/SPACE Navigate </> Move to prev/next symbol q/ESC/CTRL+C Exit ENTER Go to target H Go to hottest instruction TAB/shift+TAB Cycle thru hottest instructions j Toggle showing jump to target arrows J Toggle showing number of jump sources on targets n Search next string o Toggle disassembler output/simplified view O Bump offset level (jump targets -> +call -> all -> cycle thru) s Toggle source code view t Circulate percent, total period, samples view c Show min/max cycle / Search string k Toggle line numbers l Show full source file location P Print to [symbol_name].annotation file. r Run available scripts p Toggle percent type [local/global] b Toggle percent base [period/hits] ? Search string backwards f Toggle showing offsets to full address Only available for source code lines. %d: nr_ent=%d, height=%d, idx=%d, top_idx=%d, nr_asm_entries=%d Actions are only available for assembly lines. Actions are only available for function call/return & jump/branch instructions. Huh? No selection. Report to linux-kernel@vger.kernel.org The called function was not found. Can't search all data files due to memory shortage. Too many perf data files in PWD! Only the first 32 files will be listed. Data switch failed due to memory shortage! Won't switch the data files due to no valid data file get selected! Run scripts for samples of thread [%s]%s Run scripts for samples of symbol [%s]%s To zoom out press ESC or ENTER + "Zoom out of %s DSO" To zoom out press ESC or ENTER + "Zoom out of %s(%d) thread" To zoom out press ESC or ENTER + "Zoom out of %s thread" Events are being lost, check IO/CPU overload! You may want to run 'perf' using a RT scheduler policy: perf top -r 80 Or reduce the sampling frequency. %d: nr_ent=(%d,%d), etl: %d, rows=%d, idx=%d, fve: idx=%d, row_off=%d, nrows=%d Press '?' for help on key bindings Press 'f' again to re-enable the events Press 'f' to disable the events or 'h' to see other hotkeys Max event group index to sort is %d (index from 0 to %d) Annotation is only available for symbolic views, include "sym*" in --sort to use it. No samples for the "%s" symbol. Probably appeared just in a callchain Too many perf.hist.N files, nothing written! Please enter the name of symbol you want to see. To remove the filter later, press / + ENTER. Please enter the value you want to hide entries under that percent. Zoom %s %s DSO (use the 'k' hotkey to zoom directly into the kernel) %s [%s] callchain (one level, same as '+' hotkey, use 'e'/'c' for the whole main level entry) Show context for individual samples %s Switch to another data file in PWD ESC: exit, ENTER|->: Browse histograms Press ESC to exit, %s / to search Prefix with 0x to search by address Show individual samples with assembler Show individual samples with source Show samples with custom perf script arguments Enter perf script command line (without perf script prefix) --show-switch-events --show-task-events %s script %s%s --time %s %s%s %s%s --ns %s %s %s %s %s | less +/%s ESC: exit, ENTER|->: Select option maximum size of symbol name reached! Get the common preempt count event field value. Get the common flags event field value. Get the common lock depth event field value. Get the machine code instruction. Get source file name and line number. Get source file name, line number and line. ð? Y@ àC @@ à? P? ÿÿÿÿ ü©ñÒMbP? €„.A @ eÍÍA{®Gáz„? 0A ÐA ˆ N@ ÿÿÿÿ ô ÿÿÿÿf g n °rh‘í|¿? @ @ @ i@ Àr@š™™™™™ @ÍÌÌÌÌÌ @ÿÿÿÿÿÿï ø?ÍÌÌÌÌÌÜ?333333Ó?ffffffæ?{®Gázô? ô?90 :0 ˆ ð¿ è?š™™™™™¹?ÿÿÿÿÿÿÿÿ jø@íµ ÷Æ°> ÿÿÿÿ 0C š™™™™™©? ø >@ Ð? )@ 9@ $@ €K@ @ @ ˆ³@ÍÌÌÌÌÌì? î?«ªªªªªà? ä? é? €1@ `]@ 0k@ Øs@ z@ øv@ ¼@ Ü„@ Œ‰@333333³? .@333333ã?ÿÿÿÿ •Ö&è .> 4@ I@ ÀR@ @ ÿÿÿ h Z ! 4 @ L Ð> ÿÿÿÿÿÿÿ ÿÿÿÿÿÿÿÿ############################### @B InvalidTimestamp graph,0.5,caller,function,percen /tmp/perf-inject-guest_session-X--sort=mem,sym,dso,symbol_daddr,dso_daddr,tlb,lo--sort=local_weight,mem,sym,dso,symbol_daddr,dso_daddr,snoop,tlb,locked,blocked ' Need privilege Have a try with @B è <>>< < >< SSSSSSSSSSSSSSSSÿÿÿÿÿÿÿÿ@B ô ú gfffgfffgfffgfffÿ ÿ ÿ ÿ ÿ ÿ ÿ ÿ /tmp/perf-test-X/tmp/perf-pmu-test-format-XXXXXXd €ðú ÿŸ ÿŸ ÿŸ ÿŸ É Ê Ë ÿÿÿÿÿÿÿÿÓ Ô xV4 wˆUf3D" Z¥ îÝî ‚‚‚‚h i j k l m o q s t Þ§üdÖY í˜ëSåj þþþþþþþþþþþþþþþþ‡ª†·®Ÿxc d È È , ô X „ , ô X „ è è L d è & : p L SØÕb SØÕb SØÕb SØÕb ±·1 ,·1 4&õk 4&õk °·1 -·1 ÿÿ3&õk 4&õk ª3|1 dª3|1 ª3|1 ª3|1 ÿ©3|1 ª3|1 ª3|1 ª3|1 ª3|1 ª3|1 àOh’ß' dàOh’ß' àOh’ß' àOh’ß' àOh’ß' àOh’ß' ÿßOh’ß' àOh’ß' àOh’ß' àOh’ß' àOh’ß' àOh’ß' àOh’ß' àOh’ß' àOh’ß' àOh’ß' ZàOh’ß' dàOh’ß' ÿßOh’ß' àOh’ß' àOh’ß' àOh’ß' YàOh’ß' eàOh’ß' {cycles,instruct @ @ @ test-prog with build id „ /tmp/perf-kmod-XPERFILE2h PERFILE2 ÿÿÿÿÿÿÿÿ /proc/self/ns/mn/tmp/perf-XXXXXX show reference ÿÿÿÿÿÿÿÿÿÿÿÿ € 0000000000000000ÿÿÿÿÿÿÿÿ ‚‚‚‚‚‚‚‚ ÿÿÿÿÿÿÿÿÿÿÿÿLost Auxiliary Trace Buffer /tmp/perf-kcore-perf_trace_conte€ € € ÿÿ † Sort by index only available with group events! -F +brstackinsn zD.ŒQTv„_Q(knN $tIÍÌÌ= default_core bp_l1_btb_correct branch L1 BTB Correction event=0x8a 00 bp_l2_btb_correct branch L2 BTB Correction event=0x8b 00 l3_cache_rd cache L3 cache access, read event=0x40 00 Attributable Level 3 cache access, read segment_reg_loads.any other Number of segment register loads event=0x6,period=200000,umask=0x80 00 dispatch_blocked.any other Memory cluster signals to block micro-op dispatch for any reason event=0x9,period=200000,umask=0x20 00 eist_trans other Number of Enhanced Intel SpeedStep(R) Technology (EIST) transitions event=0x3a,period=200000,umask=0x0 00 hisi_sccl,ddrc uncore_hisi_ddrc.flux_wcmd uncore DDRC write commands event=0x2 00 DDRC write commands uncore_cbox unc_cbo_xsnp_response.miss_eviction uncore A cross-core snoop resulted from L3 Eviction which misses in some processor core event=0x22,umask=0x81 00 A cross-core snoop resulted from L3 Eviction which misses in some processor core event-hyphen uncore UNC_CBO_HYPHEN event=0xe0,umask=0x00 00 UNC_CBO_HYPHEN event-two-hyph uncore UNC_CBO_TWO_HYPH event=0xc0,umask=0x00 00 UNC_CBO_TWO_HYPH hisi_sccl,l3c uncore_hisi_l3c.rd_hit_cpipe uncore Total read hits event=0x7 00 Total read hits uncore_imc_free_running uncore_imc_free_running.cache_miss uncore Total cache misses event=0x12 00 Total cache misses uncore_imc uncore_imc.cache_hits uncore Total cache hits event=0x34 00 Total cache hits uncore_sys_ddr_pmu sys_ddr_pmu.write_cycles uncore ddr write-cycles event event=0x2b v8 00 uncore_sys_ccn_pmu sys_ccn_pmu.read_cycles uncore ccn read-cycles event config=0x2c 0x01 00 uncore_sys_cmn_pmu sys_cmn_pmu.hnf_cache_miss uncore Counts total cache misses in first lookup result (high priority) eventid=0x1,type=0x5 (434|436|43c|43a).* 00 l1d.hwpf_miss cache L1D.HWPF_MISS event=0x51,period=1000003,umask=0x20 00 l1d.replacement cache Counts the number of cache lines replaced in L1 data cache event=0x51,period=100003,umask=0x1 00 Counts L1D data line replacements including opportunistic replacements, and replacements that require stall-for-replace or block-for-replace l1d_pend_miss.fb_full cache Number of cycles a demand request has waited due to L1D Fill Buffer (FB) unavailability event=0x48,period=1000003,umask=0x2 00 Counts number of cycles a demand request has waited due to L1D Fill Buffer (FB) unavailability. Demand requests include cacheable/uncacheable demand load, store, lock or SW prefetch accesses l1d_pend_miss.fb_full_periods cache Number of phases a demand request has waited due to L1D Fill Buffer (FB) unavailability event=0x48,cmask=1,edge=1,period=1000003,umask=0x2 00 Counts number of phases a demand request has waited due to L1D Fill Buffer (FB) unavailability. Demand requests include cacheable/uncacheable demand load, store, lock or SW prefetch accesses l1d_pend_miss.l2_stall cache This event is deprecated. Refer to new event L1D_PEND_MISS.L2_STALLS event=0x48,period=1000003,umask=0x4 10 l1d_pend_miss.l2_stalls cache Number of cycles a demand request has waited due to L1D due to lack of L2 resources event=0x48,period=1000003,umask=0x4 00 Counts number of cycles a demand request has waited due to L1D due to lack of L2 resources. Demand requests include cacheable/uncacheable demand load, store, lock or SW prefetch accesses l1d_pend_miss.pending cache Number of L1D misses that are outstanding event=0x48,period=1000003,umask=0x1 00 Counts number of L1D misses that are outstanding in each cycle, that is each cycle the number of Fill Buffers (FB) outstanding required by Demand Reads. FB either is held by demand loads, or it is held by non-demand loads and gets hit at least once by demand. The valid outstanding interval is defined until the FB deallocation by one of the following ways: from FB allocation, if FB is allocated by demand from the demand Hit FB, if it is allocated by hardware or software prefetch. Note: In the L1D, a Demand Read contains cacheable or noncacheable demand loads, including ones causing cache-line splits and reads due to page walks resulted from any request type l1d_pend_miss.pending_cycles cache Cycles with L1D load Misses outstanding event=0x48,cmask=1,period=1000003,umask=0x1 00 Counts duration of L1D miss outstanding in cycles l2_lines_in.all cache L2 cache lines filling L2 event=0x25,period=100003,umask=0x1f 00 Counts the number of L2 cache lines filling the L2. Counting does not cover rejects l2_lines_out.useless_hwpf cache Cache lines that have been L2 hardware prefetched but not used by demand accesses event=0x26,period=200003,umask=0x4 00 Counts the number of cache lines that have been prefetched by the L2 hardware prefetcher but not used by demand access when evicted from the L2 cache l2_request.all cache All accesses to L2 cache [This event is alias to L2_RQSTS.REFERENCES] event=0x24,period=200003,umask=0xff 00 Counts all requests that were hit or true misses in L2 cache. True-miss excludes misses that were merged with ongoing L2 misses. [This event is alias to L2_RQSTS.REFERENCES] l2_request.miss cache Read requests with true-miss in L2 cache. [This event is alias to L2_RQSTS.MISS] event=0x24,period=200003,umask=0x3f 00 Counts read requests of any type with true-miss in the L2 cache. True-miss excludes L2 misses that were merged with ongoing L2 misses. [This event is alias to L2_RQSTS.MISS] l2_rqsts.all_code_rd cache L2 code requests event=0x24,period=200003,umask=0xe4 00 Counts the total number of L2 code requests l2_rqsts.all_demand_data_rd cache Demand Data Read access L2 cache event=0x24,period=200003,umask=0xe1 00 Counts Demand Data Read requests accessing the L2 cache. These requests may hit or miss L2 cache. True-miss exclude misses that were merged with ongoing L2 misses. An access is counted once l2_rqsts.all_demand_miss cache Demand requests that miss L2 cache event=0x24,period=200003,umask=0x27 00 Counts demand requests that miss L2 cache l2_rqsts.all_hwpf cache L2_RQSTS.ALL_HWPF event=0x24,period=200003,umask=0xf0 00 l2_rqsts.all_rfo cache RFO requests to L2 cache event=0x24,period=200003,umask=0xe2 00 Counts the total number of RFO (read for ownership) requests to L2 cache. L2 RFO requests include both L1D demand RFO misses as well as L1D RFO prefetches l2_rqsts.code_rd_hit cache L2 cache hits when fetching instructions, code reads event=0x24,period=200003,umask=0xc4 00 Counts L2 cache hits when fetching instructions, code reads l2_rqsts.code_rd_miss cache L2 cache misses when fetching instructions event=0x24,period=200003,umask=0x24 00 Counts L2 cache misses when fetching instructions l2_rqsts.demand_data_rd_hit cache Demand Data Read requests that hit L2 cache event=0x24,period=200003,umask=0xc1 00 Counts the number of demand Data Read requests initiated by load instructions that hit L2 cache l2_rqsts.demand_data_rd_miss cache Demand Data Read miss L2 cache event=0x24,period=200003,umask=0x21 00 Counts demand Data Read requests with true-miss in the L2 cache. True-miss excludes misses that were merged with ongoing L2 misses. An access is counted once l2_rqsts.hwpf_miss cache L2_RQSTS.HWPF_MISS event=0x24,period=200003,umask=0x30 00 l2_rqsts.miss cache Read requests with true-miss in L2 cache. [This event is alias to L2_REQUEST.MISS] event=0x24,period=200003,umask=0x3f 00 Counts read requests of any type with true-miss in the L2 cache. True-miss excludes L2 misses that were merged with ongoing L2 misses. [This event is alias to L2_REQUEST.MISS] l2_rqsts.references cache All accesses to L2 cache [This event is alias to L2_REQUEST.ALL] event=0x24,period=200003,umask=0xff 00 Counts all requests that were hit or true misses in L2 cache. True-miss excludes misses that were merged with ongoing L2 misses. [This event is alias to L2_REQUEST.ALL] l2_rqsts.rfo_hit cache RFO requests that hit L2 cache event=0x24,period=200003,umask=0xc2 00 Counts the RFO (Read-for-Ownership) requests that hit L2 cache l2_rqsts.rfo_miss cache RFO requests that miss L2 cache event=0x24,period=200003,umask=0x22 00 Counts the RFO (Read-for-Ownership) requests that miss L2 cache l2_rqsts.swpf_hit cache SW prefetch requests that hit L2 cache event=0x24,period=200003,umask=0xc8 00 Counts Software prefetch requests that hit the L2 cache. Accounts for PREFETCHNTA and PREFETCHT0/1/2 instructions when FB is not full l2_rqsts.swpf_miss cache SW prefetch requests that miss L2 cache event=0x24,period=200003,umask=0x28 00 Counts Software prefetch requests that miss the L2 cache. Accounts for PREFETCHNTA and PREFETCHT0/1/2 instructions when FB is not full longest_lat_cache.miss cache Counts the number of cacheable memory requests that miss in the LLC. Counts on a per core basis event=0x2e,period=200003,umask=0x41 00 Counts the number of cacheable memory requests that miss in the Last Level Cache (LLC). Requests include demand loads, reads for ownership (RFO), instruction fetches and L1 HW prefetches. If the platform has an L3 cache, the LLC is the L3 cache, otherwise it is the L2 cache. Counts on a per core basis longest_lat_cache.miss cache Core-originated cacheable requests that missed L3 (Except hardware prefetches to the L3) event=0x2e,period=100003,umask=0x41 00 Counts core-originated cacheable requests that miss the L3 cache (Longest Latency cache). Requests include data and code reads, Reads-for-Ownership (RFOs), speculative accesses and hardware prefetches to the L1 and L2. It does not include hardware prefetches to the L3, and may not count other types of requests to the L3 longest_lat_cache.reference cache Counts the number of cacheable memory requests that access the LLC. Counts on a per core basis event=0x2e,period=200003,umask=0x4f 00 Counts the number of cacheable memory requests that access the Last Level Cache (LLC). Requests include demand loads, reads for ownership (RFO), instruction fetches and L1 HW prefetches. If the platform has an L3 cache, the LLC is the L3 cache, otherwise it is the L2 cache. Counts on a per core basis longest_lat_cache.reference cache Core-originated cacheable requests that refer to L3 (Except hardware prefetches to the L3) event=0x2e,period=100003,umask=0x4f 00 Counts core-originated cacheable requests to the L3 cache (Longest Latency cache). Requests include data and code reads, Reads-for-Ownership (RFOs), speculative accesses and hardware prefetches to the L1 and L2. It does not include hardware prefetches to the L3, and may not count other types of requests to the L3 mem_bound_stalls.ifetch cache Counts the number of cycles the core is stalled due to an instruction cache or TLB miss which hit in the L2, LLC, DRAM or MMIO (Non-DRAM) event=0x34,period=200003,umask=0x38 00 Counts the number of cycles the core is stalled due to an instruction cache or translation lookaside buffer (TLB) miss which hit in the L2, LLC, DRAM or MMIO (Non-DRAM) mem_bound_stalls.ifetch_dram_hit cache Counts the number of cycles the core is stalled due to an instruction cache or TLB miss which hit in DRAM or MMIO (Non-DRAM) event=0x34,period=200003,umask=0x20 00 Counts the number of cycles the core is stalled due to an instruction cache or translation lookaside buffer (TLB) miss which hit in DRAM or MMIO (non-DRAM) mem_bound_stalls.ifetch_l2_hit cache Counts the number of cycles the core is stalled due to an instruction cache or TLB miss which hit in the L2 cache event=0x34,period=200003,umask=0x8 00 Counts the number of cycles the core is stalled due to an instruction cache or Translation Lookaside Buffer (TLB) miss which hit in the L2 cache mem_bound_stalls.ifetch_llc_hit cache Counts the number of cycles the core is stalled due to an instruction cache or TLB miss which hit in the LLC or other core with HITE/F/M event=0x34,period=200003,umask=0x10 00 Counts the number of cycles the core is stalled due to an instruction cache or Translation Lookaside Buffer (TLB) miss which hit in the Last Level Cache (LLC) or other core with HITE/F/M mem_bound_stalls.load cache Counts the number of cycles the core is stalled due to a demand load miss which hit in the L2, LLC, DRAM or MMIO (Non-DRAM) event=0x34,period=200003,umask=0x7 00 mem_bound_stalls.load_dram_hit cache Counts the number of cycles the core is stalled due to a demand load miss which hit in DRAM or MMIO (Non-DRAM) event=0x34,period=200003,umask=0x4 00 mem_bound_stalls.load_l2_hit cache Counts the number of cycles the core is stalled due to a demand load which hit in the L2 cache event=0x34,period=200003,umask=0x1 00 mem_bound_stalls.load_llc_hit cache Counts the number of cycles the core is stalled due to a demand load which hit in the LLC or other core with HITE/F/M event=0x34,period=200003,umask=0x2 00 Counts the number of cycles the core is stalled due to a demand load which hit in the Last Level Cache (LLC) or other core with HITE/F/M mem_inst_retired.all_loads cache Retired load instructions Supports address when precise (Precise event) event=0xd0,period=1000003,umask=0x81 00 Counts all retired load instructions. This event accounts for SW prefetch instructions of PREFETCHNTA or PREFETCHT0/1/2 or PREFETCHW Supports address when precise (Precise event) mem_inst_retired.all_stores cache Retired store instructions Supports address when precise (Precise event) event=0xd0,period=1000003,umask=0x82 00 Counts all retired store instructions Supports address when precise (Precise event) mem_inst_retired.any cache All retired memory instructions Supports address when precise (Precise event) event=0xd0,period=1000003,umask=0x83 00 Counts all retired memory instructions - loads and stores Supports address when precise (Precise event) mem_inst_retired.lock_loads cache Retired load instructions with locked access Supports address when precise (Precise event) event=0xd0,period=100007,umask=0x21 00 Counts retired load instructions with locked access Supports address when precise (Precise event) mem_inst_retired.split_loads cache Retired load instructions that split across a cacheline boundary Supports address when precise (Precise event) event=0xd0,period=100003,umask=0x41 00 Counts retired load instructions that split across a cacheline boundary Supports address when precise (Precise event) mem_inst_retired.split_stores cache Retired store instructions that split across a cacheline boundary Supports address when precise (Precise event) event=0xd0,period=100003,umask=0x42 00 Counts retired store instructions that split across a cacheline boundary Supports address when precise (Precise event) mem_inst_retired.stlb_miss_loads cache Retired load instructions that miss the STLB Supports address when precise (Precise event) event=0xd0,period=100003,umask=0x11 00 Number of retired load instructions that (start a) miss in the 2nd-level TLB (STLB) Supports address when precise (Precise event) mem_inst_retired.stlb_miss_stores cache Retired store instructions that miss the STLB Supports address when precise (Precise event) event=0xd0,period=100003,umask=0x12 00 Number of retired store instructions that (start a) miss in the 2nd-level TLB (STLB) Supports address when precise (Precise event) mem_load_completed.l1_miss_any cache Completed demand load uops that miss the L1 d-cache event=0x43,period=1000003,umask=0xfd 00 Number of completed demand load requests that missed the L1 data cache including shadow misses (FB hits, merge to an ongoing L1D miss) mem_load_l3_hit_retired.xsnp_fwd cache Retired load instructions whose data sources were HitM responses from shared L3 Supports address when precise (Precise event) event=0xd2,period=20011,umask=0x4 00 Counts retired load instructions whose data sources were HitM responses from shared L3 Supports address when precise (Precise event) mem_load_l3_hit_retired.xsnp_hit cache Retired load instructions whose data sources were L3 and cross-core snoop hits in on-pkg core cache Supports address when precise (Precise event) event=0xd2,period=20011,umask=0x2 00 Counts retired load instructions whose data sources were L3 and cross-core snoop hits in on-pkg core cache Supports address when precise (Precise event) mem_load_l3_hit_retired.xsnp_hitm cache Retired load instructions whose data sources were HitM responses from shared L3 Supports address when precise (Precise event) event=0xd2,period=20011,umask=0x4 00 Counts retired load instructions whose data sources were HitM responses from shared L3 Supports address when precise (Precise event) mem_load_l3_hit_retired.xsnp_miss cache Retired load instructions whose data sources were L3 hit and cross-core snoop missed in on-pkg core cache Supports address when precise (Precise event) event=0xd2,period=20011,umask=0x1 00 Counts the retired load instructions whose data sources were L3 hit and cross-core snoop missed in on-pkg core cache Supports address when precise (Precise event) mem_load_l3_hit_retired.xsnp_none cache Retired load instructions whose data sources were hits in L3 without snoops required Supports address when precise (Precise event) event=0xd2,period=100003,umask=0x8 00 Counts retired load instructions whose data sources were hits in L3 without snoops required Supports address when precise (Precise event) mem_load_l3_hit_retired.xsnp_no_fwd cache Retired load instructions whose data sources were L3 and cross-core snoop hits in on-pkg core cache Supports address when precise (Precise event) event=0xd2,period=20011,umask=0x2 00 Counts retired load instructions whose data sources were L3 and cross-core snoop hits in on-pkg core cache Supports address when precise (Precise event) mem_load_l3_miss_retired.local_dram cache Retired load instructions which data sources missed L3 but serviced from local dram Supports address when precise (Precise event) event=0xd3,period=100007,umask=0x1 00 Retired load instructions which data sources missed L3 but serviced from local DRAM Supports address when precise (Precise event) mem_load_misc_retired.uc cache Retired instructions with at least 1 uncacheable load or lock Supports address when precise (Precise event) event=0xd4,period=100007,umask=0x4 00 Retired instructions with at least one load to uncacheable memory-type, or at least one cache-line split locked access (Bus Lock) Supports address when precise (Precise event) mem_load_retired.fb_hit cache Number of completed demand load requests that missed the L1, but hit the FB(fill buffer), because a preceding miss to the same cacheline initiated the line to be brought into L1, but data is not yet ready in L1 Supports address when precise (Precise event) event=0xd1,period=100007,umask=0x40 00 Counts retired load instructions with at least one uop was load missed in L1 but hit FB (Fill Buffers) due to preceding miss to the same cache line with data not ready Supports address when precise (Precise event) mem_load_retired.l1_hit cache Retired load instructions with L1 cache hits as data sources Supports address when precise (Precise event) event=0xd1,period=1000003,umask=0x1 00 Counts retired load instructions with at least one uop that hit in the L1 data cache. This event includes all SW prefetches and lock instructions regardless of the data source Supports address when precise (Precise event) mem_load_retired.l1_miss cache Retired load instructions missed L1 cache as data sources Supports address when precise (Precise event) event=0xd1,period=200003,umask=0x8 00 Counts retired load instructions with at least one uop that missed in the L1 cache Supports address when precise (Precise event) mem_load_retired.l2_hit cache Retired load instructions with L2 cache hits as data sources Supports address when precise (Precise event) event=0xd1,period=200003,umask=0x2 00 Counts retired load instructions with L2 cache hits as data sources Supports address when precise (Precise event) mem_load_retired.l2_miss cache Retired load instructions missed L2 cache as data sources Supports address when precise (Precise event) event=0xd1,period=100021,umask=0x10 00 Counts retired load instructions missed L2 cache as data sources Supports address when precise (Precise event) mem_load_retired.l3_hit cache Retired load instructions with L3 cache hits as data sources Supports address when precise (Precise event) event=0xd1,period=100021,umask=0x4 00 Counts retired load instructions with at least one uop that hit in the L3 cache Supports address when precise (Precise event) mem_load_retired.l3_miss cache Retired load instructions missed L3 cache as data sources Supports address when precise (Precise event) event=0xd1,period=50021,umask=0x20 00 Counts retired load instructions with at least one uop that missed in the L3 cache Supports address when precise (Precise event) mem_load_uops_retired.dram_hit cache Counts the number of load uops retired that hit in DRAM Supports address when precise (Precise event) event=0xd1,period=200003,umask=0x80 00 mem_load_uops_retired.l2_hit cache Counts the number of load uops retired that hit in the L2 cache Supports address when precise (Precise event) event=0xd1,period=200003,umask=0x2 00 mem_load_uops_retired.l3_hit cache Counts the number of load uops retired that hit in the L3 cache Supports address when precise (Precise event) event=0xd1,period=200003,umask=0x4 00 mem_scheduler_block.all cache Counts the number of cycles that uops are blocked for any of the following reasons: load buffer, store buffer or RSV full event=0x4,period=20003,umask=0x7 00 mem_scheduler_block.ld_buf cache Counts the number of cycles that uops are blocked due to a load buffer full condition event=0x4,period=20003,umask=0x2 00 mem_scheduler_block.rsv cache Counts the number of cycles that uops are blocked due to an RSV full condition event=0x4,period=20003,umask=0x4 00 mem_scheduler_block.st_buf cache Counts the number of cycles that uops are blocked due to a store buffer full condition event=0x4,period=20003,umask=0x1 00 mem_store_retired.l2_hit cache MEM_STORE_RETIRED.L2_HIT event=0x44,period=200003,umask=0x1 00 mem_uops_retired.all_loads cache Counts the number of load uops retired Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x81 00 Counts the total number of load uops retired Supports address when precise (Precise event) mem_uops_retired.all_stores cache Counts the number of store uops retired Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x82 00 Counts the total number of store uops retired Supports address when precise (Precise event) mem_uops_retired.load_latency_gt_128 cache Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 128 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled Supports address when precise (Must be precise) event=0xd0,period=1000003,umask=0x5,ldlat=0x80 00 Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 128 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly Supports address when precise (Must be precise) mem_uops_retired.load_latency_gt_16 cache Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 16 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled Supports address when precise (Must be precise) event=0xd0,period=1000003,umask=0x5,ldlat=0x10 00 Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 16 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly Supports address when precise (Must be precise) mem_uops_retired.load_latency_gt_256 cache Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 256 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled Supports address when precise (Must be precise) event=0xd0,period=1000003,umask=0x5,ldlat=0x100 00 Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 256 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly Supports address when precise (Must be precise) mem_uops_retired.load_latency_gt_32 cache Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 32 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled Supports address when precise (Must be precise) event=0xd0,period=1000003,umask=0x5,ldlat=0x20 00 Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 32 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly Supports address when precise (Must be precise) mem_uops_retired.load_latency_gt_4 cache Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 4 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled Supports address when precise (Must be precise) event=0xd0,period=1000003,umask=0x5,ldlat=0x4 00 Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 4 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly Supports address when precise (Must be precise) mem_uops_retired.load_latency_gt_512 cache Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 512 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled Supports address when precise (Must be precise) event=0xd0,period=1000003,umask=0x5,ldlat=0x200 00 Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 512 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly Supports address when precise (Must be precise) mem_uops_retired.load_latency_gt_64 cache Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 64 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled Supports address when precise (Must be precise) event=0xd0,period=1000003,umask=0x5,ldlat=0x40 00 Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 64 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly Supports address when precise (Must be precise) mem_uops_retired.load_latency_gt_8 cache Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 8 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled Supports address when precise (Must be precise) event=0xd0,period=1000003,umask=0x5,ldlat=0x8 00 Counts the number of tagged loads with an instruction latency that exceeds or equals the threshold of 8 cycles as defined in MEC_CR_PEBS_LD_LAT_THRESHOLD (3F6H). Only counts with PEBS enabled. If a PEBS record is generated, will populate the PEBS Latency and PEBS Data Source fields accordingly Supports address when precise (Must be precise) mem_uops_retired.split_loads cache Counts the number of retired split load uops Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x41 00 mem_uops_retired.store_latency cache Counts the number of stores uops retired. Counts with or without PEBS enabled Supports address when precise (Must be precise) event=0xd0,period=1000003,umask=0x6 00 Counts the number of stores uops retired. Counts with or without PEBS enabled. If PEBS is enabled and a PEBS record is generated, will populate PEBS Latency and PEBS Data Source fields accordingly Supports address when precise (Must be precise) mem_uop_retired.any cache Retired memory uops for any access event=0xe5,period=1000003,umask=0x3 00 Number of retired micro-operations (uops) for load or store memory accesses ocr.demand_data_rd.l3_hit cache Counts demand data reads that were supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0001 00 ocr.demand_data_rd.l3_hit.snoop_hitm cache Counts demand data reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0001 00 ocr.demand_data_rd.l3_hit.snoop_hitm cache Counts demand data reads that resulted in a snoop hit in another cores caches, data forwarding is required as the data is modified event=0x2a,period=100003,umask=0x1,offcore_rsp=0x10003C0001 00 ocr.demand_data_rd.l3_hit.snoop_hit_no_fwd cache Counts demand data reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0001 00 ocr.demand_data_rd.l3_hit.snoop_hit_with_fwd cache Counts demand data reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0001 00 ocr.demand_data_rd.l3_hit.snoop_hit_with_fwd cache Counts demand data reads that resulted in a snoop hit in another cores caches which forwarded the unmodified data to the requesting core event=0x2a,period=100003,umask=0x1,offcore_rsp=0x8003C0001 00 ocr.demand_rfo.l3_hit cache Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0002 00 ocr.demand_rfo.l3_hit.snoop_hitm cache Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0002 00 ocr.demand_rfo.l3_hit.snoop_hitm cache Counts demand read for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that resulted in a snoop hit in another cores caches, data forwarding is required as the data is modified event=0x2a,period=100003,umask=0x1,offcore_rsp=0x10003C0002 00 offcore_requests.all_requests cache OFFCORE_REQUESTS.ALL_REQUESTS event=0x21,period=100003,umask=0x80 00 offcore_requests.data_rd cache Demand and prefetch data reads event=0x21,period=100003,umask=0x8 00 Counts the demand and prefetch data reads. All Core Data Reads include cacheable 'Demands' and L2 prefetchers (not L3 prefetchers). Counting also covers reads due to page walks resulted from any request type offcore_requests.demand_data_rd cache Demand Data Read requests sent to uncore event=0x21,period=100003,umask=0x1 00 Counts the Demand Data Read requests sent to uncore. Use it in conjunction with OFFCORE_REQUESTS_OUTSTANDING to determine average latency in the uncore offcore_requests_outstanding.all_data_rd cache This event is deprecated. Refer to new event OFFCORE_REQUESTS_OUTSTANDING.DATA_RD Spec update: ADL038 event=0x20,period=1000003,umask=0x8 10 offcore_requests_outstanding.cycles_with_data_rd cache OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RD Spec update: ADL038 event=0x20,cmask=1,period=1000003,umask=0x8 00 offcore_requests_outstanding.cycles_with_demand_data_rd cache Cycles where at least 1 outstanding demand data read request is pending event=0x20,cmask=1,period=2000003,umask=0x1 00 offcore_requests_outstanding.cycles_with_demand_rfo cache For every cycle where the core is waiting on at least 1 outstanding Demand RFO request, increments by 1 event=0x20,cmask=1,period=1000003,umask=0x4 00 OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO offcore_requests_outstanding.data_rd cache OFFCORE_REQUESTS_OUTSTANDING.DATA_RD Spec update: ADL038 event=0x20,period=1000003,umask=0x8 00 offcore_requests_outstanding.demand_data_rd cache For every cycle, increments by the number of outstanding demand data read requests pending event=0x20,period=1000003,umask=0x1 00 For every cycle, increments by the number of outstanding demand data read requests pending. Requests are considered outstanding from the time they miss the core's L2 cache until the transaction completion message is sent to the requestor sq_misc.bus_lock cache Counts bus locks, accounts for cache line split locks and UC locks event=0x2c,period=100003,umask=0x10 00 Counts the more expensive bus lock needed to enforce cache coherency for certain memory accesses that need to be done atomically. Can be created by issuing an atomic instruction (via the LOCK prefix) which causes a cache line split or accesses uncacheable memory sw_prefetch_access.nta cache Number of PREFETCHNTA instructions executed event=0x40,period=100003,umask=0x1 00 Counts the number of PREFETCHNTA instructions executed sw_prefetch_access.prefetchw cache Number of PREFETCHW instructions executed event=0x40,period=100003,umask=0x8 00 Counts the number of PREFETCHW instructions executed sw_prefetch_access.t0 cache Number of PREFETCHT0 instructions executed event=0x40,period=100003,umask=0x2 00 Counts the number of PREFETCHT0 instructions executed sw_prefetch_access.t1_t2 cache Number of PREFETCHT1 or PREFETCHT2 instructions executed event=0x40,period=100003,umask=0x4 00 Counts the number of PREFETCHT1 or PREFETCHT2 instructions executed topdown_fe_bound.icache cache Counts the number of issue slots every cycle that were not delivered by the frontend due to instruction cache misses event=0x71,period=1000003,umask=0x20 00 arith.fpdiv_active floating point ARITH.FPDIV_ACTIVE event=0xb0,cmask=1,period=1000003,umask=0x1 00 assists.fp floating point Counts all microcode FP assists event=0xc1,period=100003,umask=0x2 00 Counts all microcode Floating Point assists assists.sse_avx_mix floating point ASSISTS.SSE_AVX_MIX event=0xc1,period=1000003,umask=0x10 00 fp_arith_dispatched.port_0 floating point FP_ARITH_DISPATCHED.PORT_0 event=0xb3,period=2000003,umask=0x1 00 fp_arith_dispatched.port_1 floating point FP_ARITH_DISPATCHED.PORT_1 event=0xb3,period=2000003,umask=0x2 00 fp_arith_dispatched.port_5 floating point FP_ARITH_DISPATCHED.PORT_5 event=0xb3,period=2000003,umask=0x4 00 fp_arith_inst_retired.128b_packed_double floating point Counts number of SSE/AVX computational 128-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 2 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=0x4 00 Number of SSE/AVX computational 128-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 2 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.128b_packed_single floating point Number of SSE/AVX computational 128-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=0x8 00 Number of SSE/AVX computational 128-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.256b_packed_double floating point Counts number of SSE/AVX computational 256-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=0x10 00 Number of SSE/AVX computational 256-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.256b_packed_single floating point Counts number of SSE/AVX computational 256-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=0x20 00 Number of SSE/AVX computational 256-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.4_flops floating point Number of SSE/AVX computational 128-bit packed single and 256-bit packed double precision FP instructions retired; some instructions will count twice as noted below. Each count represents 2 or/and 4 computation operations, 1 for each element. Applies to SSE* and AVX* packed single precision and packed double precision FP instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=0x18 00 Number of SSE/AVX computational 128-bit packed single precision and 256-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 2 or/and 4 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point and packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.scalar floating point Number of SSE/AVX computational scalar floating-point instructions retired; some instructions will count twice as noted below. Applies to SSE* and AVX* scalar, double and single precision floating-point: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 RANGE SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform multiple calculations per element event=0xc7,period=1000003,umask=0x3 00 Number of SSE/AVX computational scalar single precision and double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.scalar_double floating point Counts number of SSE/AVX computational scalar double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=0x1 00 Number of SSE/AVX computational scalar double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.scalar_single floating point Counts number of SSE/AVX computational scalar single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=0x2 00 Number of SSE/AVX computational scalar single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.vector floating point Number of any Vector retired FP arithmetic instructions event=0xc7,period=1000003,umask=0xfc 00 Number of any Vector retired FP arithmetic instructions. The DAZ and FTZ flags in the MXCSR register need to be set when using these events machine_clears.fp_assist floating point Counts the number of floating point operations retired that required microcode assist event=0xc3,period=20003,umask=0x4 00 Counts the number of floating point operations retired that required microcode assist, which is not a reflection of the number of FP operations, instructions or uops uops_retired.fpdiv floating point Counts the number of floating point divide uops retired (x87 and SSE, including x87 sqrt) (Precise event) event=0xc2,period=2000003,umask=0x8 00 baclears.any frontend Counts the total number of BACLEARS due to all branch types including conditional and unconditional jumps, returns, and indirect branches event=0xe6,period=100003,umask=0x1 00 Counts the total number of BACLEARS, which occur when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontend. Includes BACLEARS due to all branch types including conditional and unconditional jumps, returns, and indirect branches baclears.any frontend Clears due to Unknown Branches event=0x60,period=100003,umask=0x1 00 Number of times the front-end is resteered when it finds a branch instruction in a fetch line. This is called Unknown Branch which occurs for the first time a branch instruction is fetched or when the branch is not tracked by the BPU (Branch Prediction Unit) anymore decode.lcp frontend Stalls caused by changing prefix length of the instruction event=0x87,period=500009,umask=0x1 00 Counts cycles that the Instruction Length decoder (ILD) stalls occurred due to dynamically changing prefix length of the decoded instruction (by operand size prefix instruction 0x66, address size prefix instruction 0x67 or REX.W for Intel64). Count is proportional to the number of prefixes in a 16B-line. This may result in a three-cycle penalty for each LCP (Length changing prefix) in a 16-byte chunk decode.ms_busy frontend Cycles the Microcode Sequencer is busy event=0x87,period=500009,umask=0x2 00 dsb2mite_switches.penalty_cycles frontend DSB-to-MITE switch true penalty cycles event=0x61,period=100003,umask=0x2 00 Decode Stream Buffer (DSB) is a Uop-cache that holds translations of previously fetched instructions that were decoded by the legacy x86 decode pipeline (MITE). This event counts fetch penalty cycles when a transition occurs from DSB to MITE frontend_retired.any_dsb_miss frontend Retired Instructions who experienced DSB miss (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x1 00 Counts retired Instructions that experienced DSB (Decode stream buffer i.e. the decoded instruction-cache) miss (Precise event) frontend_retired.dsb_miss frontend Retired Instructions who experienced a critical DSB miss (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x11 00 Number of retired Instructions that experienced a critical DSB (Decode stream buffer i.e. the decoded instruction-cache) miss. Critical means stalls were exposed to the back-end as a result of the DSB miss (Precise event) frontend_retired.itlb_miss frontend Retired Instructions who experienced iTLB true miss (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x14 00 Counts retired Instructions that experienced iTLB (Instruction TLB) true miss (Precise event) frontend_retired.l1i_miss frontend Retired Instructions who experienced Instruction L1 Cache true miss (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x12 00 Counts retired Instructions who experienced Instruction L1 Cache true miss (Precise event) frontend_retired.l2_miss frontend Retired Instructions who experienced Instruction L2 Cache true miss (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x13 00 Counts retired Instructions who experienced Instruction L2 Cache true miss (Precise event) frontend_retired.latency_ge_1 frontend Retired instructions after front-end starvation of at least 1 cycle (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x600106 00 Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of at least 1 cycle which was not interrupted by a back-end stall (Precise event) frontend_retired.latency_ge_128 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 128 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x608006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 128 cycles which was not interrupted by a back-end stall (Precise event) frontend_retired.latency_ge_16 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 16 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x601006 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 16 cycles. During this period the front-end delivered no uops (Precise event) frontend_retired.latency_ge_2 frontend Retired instructions after front-end starvation of at least 2 cycles (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x600206 00 Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of at least 2 cycles which was not interrupted by a back-end stall (Precise event) frontend_retired.latency_ge_256 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 256 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x610006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 256 cycles which was not interrupted by a back-end stall (Precise event) frontend_retired.latency_ge_2_bubbles_ge_1 frontend Retired instructions that are fetched after an interval where the front-end had at least 1 bubble-slot for a period of 2 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x100206 00 Counts retired instructions that are delivered to the back-end after the front-end had at least 1 bubble-slot for a period of 2 cycles. A bubble-slot is an empty issue-pipeline slot while there was no RAT stall (Precise event) frontend_retired.latency_ge_32 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 32 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x602006 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 32 cycles. During this period the front-end delivered no uops (Precise event) frontend_retired.latency_ge_4 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 4 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x600406 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 4 cycles which was not interrupted by a back-end stall (Precise event) frontend_retired.latency_ge_512 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 512 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x620006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 512 cycles which was not interrupted by a back-end stall (Precise event) frontend_retired.latency_ge_64 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 64 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x604006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 64 cycles which was not interrupted by a back-end stall (Precise event) frontend_retired.latency_ge_8 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 8 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x600806 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 8 cycles. During this period the front-end delivered no uops (Precise event) frontend_retired.ms_flows frontend FRONTEND_RETIRED.MS_FLOWS (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x8 00 frontend_retired.stlb_miss frontend Retired Instructions who experienced STLB (2nd level TLB) true miss (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x15 00 Counts retired Instructions that experienced STLB (2nd level TLB) true miss (Precise event) frontend_retired.unknown_branch frontend FRONTEND_RETIRED.UNKNOWN_BRANCH (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x17 00 icache.accesses frontend Counts the number of requests to the instruction cache for one or more bytes of a cache line event=0x80,period=200003,umask=0x3 00 Counts the total number of requests to the instruction cache. The event only counts new cache line accesses, so that multiple back to back fetches to the exact same cache line or byte chunk count as one. Specifically, the event counts when accesses from sequential code crosses the cache line boundary, or when a branch target is moved to a new line or to a non-sequential byte chunk of the same line icache.misses frontend Counts the number of instruction cache misses event=0x80,period=200003,umask=0x2 00 Counts the number of missed requests to the instruction cache. The event only counts new cache line accesses, so that multiple back to back fetches to the exact same cache line and byte chunk count as one. Specifically, the event counts when accesses from sequential code crosses the cache line boundary, or when a branch target is moved to a new line or to a non-sequential byte chunk of the same line icache_data.stalls frontend Cycles where a code fetch is stalled due to L1 instruction cache miss event=0x80,period=500009,umask=0x4 00 Counts cycles where a code line fetch is stalled due to an L1 instruction cache miss. The decode pipeline works at a 32 Byte granularity icache_tag.stalls frontend Cycles where a code fetch is stalled due to L1 instruction cache tag miss event=0x83,period=200003,umask=0x4 00 Counts cycles where a code fetch is stalled due to L1 instruction cache tag miss idq.dsb_cycles_any frontend Cycles Decode Stream Buffer (DSB) is delivering any Uop event=0x79,cmask=1,period=2000003,umask=0x8 00 Counts the number of cycles uops were delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path idq.dsb_cycles_ok frontend Cycles DSB is delivering optimal number of Uops event=0x79,cmask=6,period=2000003,umask=0x8 00 Counts the number of cycles where optimal number of uops was delivered to the Instruction Decode Queue (IDQ) from the MITE (legacy decode pipeline) path. During these cycles uops are not being delivered from the Decode Stream Buffer (DSB) idq.dsb_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path event=0x79,period=2000003,umask=0x8 00 Counts the number of uops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path idq.mite_cycles_any frontend Cycles MITE is delivering any Uop event=0x79,cmask=1,period=2000003,umask=0x4 00 Counts the number of cycles uops were delivered to the Instruction Decode Queue (IDQ) from the MITE (legacy decode pipeline) path. During these cycles uops are not being delivered from the Decode Stream Buffer (DSB) idq.mite_cycles_ok frontend Cycles MITE is delivering optimal number of Uops event=0x79,cmask=6,period=2000003,umask=0x4 00 Counts the number of cycles where optimal number of uops was delivered to the Instruction Decode Queue (IDQ) from the MITE (legacy decode pipeline) path. During these cycles uops are not being delivered from the Decode Stream Buffer (DSB) idq.mite_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,period=2000003,umask=0x4 00 Counts the number of uops delivered to Instruction Decode Queue (IDQ) from the MITE path. This also means that uops are not being delivered from the Decode Stream Buffer (DSB) idq.ms_cycles_any frontend Cycles when uops are being delivered to IDQ while MS is busy event=0x79,cmask=1,period=2000003,umask=0x20 00 Counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Uops maybe initiated by Decode Stream Buffer (DSB) or MITE idq.ms_switches frontend Number of switches from DSB or MITE to the MS event=0x79,cmask=1,edge=1,period=100003,umask=0x20 00 Number of switches from DSB (Decode Stream Buffer) or MITE (legacy decode pipeline) to the Microcode Sequencer idq.ms_uops frontend Uops delivered to IDQ while MS is busy event=0x79,period=1000003,umask=0x20 00 Counts the total number of uops delivered by the Microcode Sequencer (MS) idq_bubbles.core frontend Uops not delivered by IDQ when backend of the machine is not stalled [This event is alias to IDQ_UOPS_NOT_DELIVERED.CORE] event=0x9c,period=1000003,umask=0x1 00 Counts the number of uops not delivered to by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle. [This event is alias to IDQ_UOPS_NOT_DELIVERED.CORE] idq_bubbles.cycles_0_uops_deliv.core frontend Cycles when no uops are not delivered by the IDQ when backend of the machine is not stalled [This event is alias to IDQ_UOPS_NOT_DELIVERED.CYCLES_0_UOPS_DELIV.CORE] event=0x9c,cmask=6,period=1000003,umask=0x1 00 Counts the number of cycles when no uops were delivered by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle. [This event is alias to IDQ_UOPS_NOT_DELIVERED.CYCLES_0_UOPS_DELIV.CORE] idq_bubbles.cycles_fe_was_ok frontend Cycles when optimal number of uops was delivered to the back-end when the back-end is not stalled [This event is alias to IDQ_UOPS_NOT_DELIVERED.CYCLES_FE_WAS_OK] event=0x9c,cmask=1,inv=1,period=1000003,umask=0x1 00 Counts the number of cycles when the optimal number of uops were delivered by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle. [This event is alias to IDQ_UOPS_NOT_DELIVERED.CYCLES_FE_WAS_OK] idq_uops_not_delivered.core frontend Uops not delivered by IDQ when backend of the machine is not stalled [This event is alias to IDQ_BUBBLES.CORE] event=0x9c,period=1000003,umask=0x1 00 Counts the number of uops not delivered to by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle. [This event is alias to IDQ_BUBBLES.CORE] idq_uops_not_delivered.cycles_0_uops_deliv.core frontend Cycles when no uops are not delivered by the IDQ when backend of the machine is not stalled [This event is alias to IDQ_BUBBLES.CYCLES_0_UOPS_DELIV.CORE] event=0x9c,cmask=6,period=1000003,umask=0x1 00 Counts the number of cycles when no uops were delivered by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle. [This event is alias to IDQ_BUBBLES.CYCLES_0_UOPS_DELIV.CORE] idq_uops_not_delivered.cycles_fe_was_ok frontend Cycles when optimal number of uops was delivered to the back-end when the back-end is not stalled [This event is alias to IDQ_BUBBLES.CYCLES_FE_WAS_OK] event=0x9c,cmask=1,inv=1,period=1000003,umask=0x1 00 Counts the number of cycles when the optimal number of uops were delivered by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle. [This event is alias to IDQ_BUBBLES.CYCLES_FE_WAS_OK] cycle_activity.stalls_l3_miss memory Execution stalls while L3 cache miss demand load is outstanding event=0xa3,cmask=6,period=1000003,umask=0x6 00 ld_head.any_at_ret memory Counts the number of cycles that the head (oldest load) of the load buffer is stalled due to any number of reasons, including an L1 miss, WCB full, pagewalk, store address block or store data block, on a load that retires event=0x5,period=1000003,umask=0xff 00 ld_head.l1_bound_at_ret memory Counts the number of cycles that the head (oldest load) of the load buffer is stalled due to a core bound stall including a store address match, a DTLB miss or a page walk that detains the load from retiring event=0x5,period=1000003,umask=0xf4 00 ld_head.l1_miss_at_ret memory Counts the number of cycles that the head (oldest load) of the load buffer and retirement are both stalled due to a DL1 miss event=0x5,period=1000003,umask=0x81 00 ld_head.other_at_ret memory Counts the number of cycles that the head (oldest load) of the load buffer and retirement are both stalled due to other block cases event=0x5,period=1000003,umask=0xc0 00 Counts the number of cycles that the head (oldest load) of the load buffer and retirement are both stalled due to other block cases such as pipeline conflicts, fences, etc ld_head.pgwalk_at_ret memory Counts the number of cycles that the head (oldest load) of the load buffer and retirement are both stalled due to a pagewalk event=0x5,period=1000003,umask=0xa0 00 ld_head.st_addr_at_ret memory Counts the number of cycles that the head (oldest load) of the load buffer and retirement are both stalled due to a store address match event=0x5,period=1000003,umask=0x84 00 machine_clears.memory_ordering memory Counts the number of machine clears due to memory ordering caused by a snoop from an external agent. Does not count internally generated machine clears such as those due to memory disambiguation event=0xc3,period=20003,umask=0x2 00 machine_clears.memory_ordering memory Number of machine clears due to memory ordering conflicts event=0xc3,period=100003,umask=0x2 00 Counts the number of Machine Clears detected dye to memory ordering. Memory Ordering Machine Clears may apply when a memory read may not conform to the memory ordering rules of the x86 architecture memory_activity.cycles_l1d_miss memory Cycles while L1 cache miss demand load is outstanding event=0x47,cmask=2,period=1000003,umask=0x2 00 memory_activity.stalls_l1d_miss memory Execution stalls while L1 cache miss demand load is outstanding event=0x47,cmask=3,period=1000003,umask=0x3 00 memory_activity.stalls_l2_miss memory Execution stalls while L2 cache miss demand cacheable load request is outstanding event=0x47,cmask=5,period=1000003,umask=0x5 00 Execution stalls while L2 cache miss demand cacheable load request is outstanding (will not count for uncacheable demand requests e.g. bus lock) memory_activity.stalls_l3_miss memory Execution stalls while L3 cache miss demand cacheable load request is outstanding event=0x47,cmask=9,period=1000003,umask=0x9 00 Execution stalls while L3 cache miss demand cacheable load request is outstanding (will not count for uncacheable demand requests e.g. bus lock) mem_trans_retired.load_latency_gt_128 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 128 cycles Supports address when precise (Must be precise) event=0xcd,period=1009,umask=0x1,ldlat=0x80 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 128 cycles. Reported latency may be longer than just the memory latency Supports address when precise (Must be precise) mem_trans_retired.load_latency_gt_16 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 16 cycles Supports address when precise (Must be precise) event=0xcd,period=20011,umask=0x1,ldlat=0x10 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 16 cycles. Reported latency may be longer than just the memory latency Supports address when precise (Must be precise) mem_trans_retired.load_latency_gt_256 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 256 cycles Supports address when precise (Must be precise) event=0xcd,period=503,umask=0x1,ldlat=0x100 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 256 cycles. Reported latency may be longer than just the memory latency Supports address when precise (Must be precise) mem_trans_retired.load_latency_gt_32 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 32 cycles Supports address when precise (Must be precise) event=0xcd,period=100007,umask=0x1,ldlat=0x20 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 32 cycles. Reported latency may be longer than just the memory latency Supports address when precise (Must be precise) mem_trans_retired.load_latency_gt_4 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 4 cycles Supports address when precise (Must be precise) event=0xcd,period=100003,umask=0x1,ldlat=0x4 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 4 cycles. Reported latency may be longer than just the memory latency Supports address when precise (Must be precise) mem_trans_retired.load_latency_gt_512 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 512 cycles Supports address when precise (Must be precise) event=0xcd,period=101,umask=0x1,ldlat=0x200 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 512 cycles. Reported latency may be longer than just the memory latency Supports address when precise (Must be precise) mem_trans_retired.load_latency_gt_64 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 64 cycles Supports address when precise (Must be precise) event=0xcd,period=2003,umask=0x1,ldlat=0x40 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 64 cycles. Reported latency may be longer than just the memory latency Supports address when precise (Must be precise) mem_trans_retired.load_latency_gt_8 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 8 cycles Supports address when precise (Must be precise) event=0xcd,period=50021,umask=0x1,ldlat=0x8 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 8 cycles. Reported latency may be longer than just the memory latency Supports address when precise (Must be precise) mem_trans_retired.store_sample memory Retired memory store access operations. A PDist event for PEBS Store Latency Facility Supports address when precise (Must be precise) event=0xcd,period=1000003,umask=0x2 00 Counts Retired memory accesses with at least 1 store operation. This PEBS event is the precisely-distributed (PDist) trigger covering all stores uops for sampling by the PEBS Store Latency Facility. The facility is described in Intel SDM Volume 3 section 19.9.8 Supports address when precise (Must be precise) ocr.demand_data_rd.l3_miss memory Counts demand data reads that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84400001 00 ocr.demand_data_rd.l3_miss memory Counts demand data reads that were not supplied by the L3 cache event=0x2a,period=100003,umask=0x1,offcore_rsp=0x3FBFC00001 00 ocr.demand_data_rd.l3_miss_local memory Counts demand data reads that were not supplied by the L3 cache. [L3_MISS_LOCAL is alias to L3_MISS] event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84400001 00 ocr.demand_rfo.l3_miss memory Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84400002 00 ocr.demand_rfo.l3_miss memory Counts demand read for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the L3 cache event=0x2a,period=100003,umask=0x1,offcore_rsp=0x3FBFC00002 00 ocr.demand_rfo.l3_miss_local memory Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the L3 cache. [L3_MISS_LOCAL is alias to L3_MISS] event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84400002 00 offcore_requests.l3_miss_demand_data_rd memory Counts demand data read requests that miss the L3 cache event=0x21,period=100003,umask=0x10 00 offcore_requests_outstanding.l3_miss_demand_data_rd memory For every cycle, increments by the number of demand data read requests pending that are known to have missed the L3 cache event=0x20,period=2000003,umask=0x10 00 For every cycle, increments by the number of demand data read requests pending that are known to have missed the L3 cache. Note that this does not capture all elapsed cycles while requests are outstanding - only cycles from when the requests were known by the requesting core to have missed the L3 cache assists.hardware other ASSISTS.HARDWARE event=0xc1,period=100003,umask=0x4 00 assists.page_fault other ASSISTS.PAGE_FAULT event=0xc1,period=1000003,umask=0x8 00 core_power.license_1 other CORE_POWER.LICENSE_1 event=0x28,period=200003,umask=0x2 00 core_power.license_2 other CORE_POWER.LICENSE_2 event=0x28,period=200003,umask=0x4 00 core_power.license_3 other CORE_POWER.LICENSE_3 event=0x28,period=200003,umask=0x8 00 ocr.corewb_m.any_response other Counts modified writebacks from L1 cache and L2 cache that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008 00 ocr.demand_data_rd.any_response other Counts demand data reads that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10001 00 ocr.demand_data_rd.any_response other Counts demand data reads that have any type of response event=0x2a,period=100003,umask=0x1,offcore_rsp=0x10001 00 ocr.demand_data_rd.dram other Counts demand data reads that were supplied by DRAM event=0x2a,period=100003,umask=0x1,offcore_rsp=0x184000001 00 ocr.demand_rfo.any_response other Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002 00 ocr.demand_rfo.any_response other Counts demand read for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that have any type of response event=0x2a,period=100003,umask=0x1,offcore_rsp=0x10002 00 ocr.streaming_wr.any_response other Counts streaming stores that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10800 00 ocr.streaming_wr.any_response other Counts streaming stores that have any type of response event=0x2a,period=100003,umask=0x1,offcore_rsp=0x10800 00 rs.empty other Cycles when Reservation Station (RS) is empty for the thread event=0xa5,period=1000003,umask=0x7 00 Counts cycles during which the reservation station (RS) is empty for this logical processor. This is usually caused when the front-end pipeline runs into starvation periods (e.g. branch mispredictions or i-cache misses) rs.empty_count other Counts end of periods where the Reservation Station (RS) was empty event=0xa5,cmask=1,edge=1,inv=1,period=100003,umask=0x7 00 Counts end of periods where the Reservation Station (RS) was empty. Could be useful to closely sample on front-end latency issues (see the FRONTEND_RETIRED event of designated precise events) rs_empty.count other This event is deprecated. Refer to new event RS.EMPTY_COUNT event=0xa5,cmask=1,edge=1,inv=1,period=100003,umask=0x7 10 rs_empty.cycles other This event is deprecated. Refer to new event RS.EMPTY event=0xa5,period=1000003,umask=0x7 10 xq.full_cycles other Cycles the uncore cannot take further requests event=0x2d,cmask=1,period=1000003,umask=0x1 00 number of cycles when the thread is active and the uncore cannot take any further requests (for example prefetches, loads or stores initiated by the Core that miss the L2 cache) arith.divider_active pipeline This event is deprecated. Refer to new event ARITH.DIV_ACTIVE event=0xb0,cmask=1,period=1000003,umask=0x9 10 arith.div_active pipeline Cycles when divide unit is busy executing divide or square root operations event=0xb0,cmask=1,period=1000003,umask=0x9 00 Counts cycles when divide unit is busy executing divide or square root operations. Accounts for integer and floating-point operations arith.fp_divider_active pipeline This event is deprecated. Refer to new event ARITH.FPDIV_ACTIVE event=0xb0,cmask=1,period=1000003,umask=0x1 10 arith.idiv_active pipeline This event counts the cycles the integer divider is busy event=0xb0,cmask=1,period=1000003,umask=0x8 00 arith.int_divider_active pipeline This event is deprecated. Refer to new event ARITH.IDIV_ACTIVE event=0xb0,cmask=1,period=1000003,umask=0x8 10 assists.any pipeline Number of occurrences where a microcode assist is invoked by hardware event=0xc1,period=100003,umask=0x1b 00 Counts the number of occurrences where a microcode assist is invoked by hardware. Examples include AD (page Access Dirty), FP and AVX related assists br_inst_retired.all_branches pipeline Counts the total number of branch instructions retired for all branch types (Precise event) event=0xc4,period=200003 00 Counts the total number of instructions in which the instruction pointer (IP) of the processor is resteered due to a branch instruction and the branch instruction successfully retires. All branch type instructions are accounted for (Precise event) br_inst_retired.all_branches pipeline All branch instructions retired (Precise event) event=0xc4,period=400009 00 Counts all branch instructions retired (Precise event) br_inst_retired.call pipeline This event is deprecated. Refer to new event BR_INST_RETIRED.NEAR_CALL (Precise event) event=0xc4,period=200003,umask=0xf9 10 br_inst_retired.cond pipeline Counts the number of retired JCC (Jump on Conditional Code) branch instructions retired, includes both taken and not taken branches (Precise event) event=0xc4,period=200003,umask=0x7e 00 br_inst_retired.cond pipeline Conditional branch instructions retired (Precise event) event=0xc4,period=400009,umask=0x11 00 Counts conditional branch instructions retired (Precise event) br_inst_retired.cond_ntaken pipeline Not taken branch instructions retired (Precise event) event=0xc4,period=400009,umask=0x10 00 Counts not taken branch instructions retired (Precise event) br_inst_retired.cond_taken pipeline Counts the number of taken JCC (Jump on Conditional Code) branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xfe 00 br_inst_retired.cond_taken pipeline Taken conditional branch instructions retired (Precise event) event=0xc4,period=400009,umask=0x1 00 Counts taken conditional branch instructions retired (Precise event) br_inst_retired.far_branch pipeline Counts the number of far branch instructions retired, includes far jump, far call and return, and interrupt call and return (Precise event) event=0xc4,period=200003,umask=0xbf 00 br_inst_retired.far_branch pipeline Far branch instructions retired (Precise event) event=0xc4,period=100007,umask=0x40 00 Counts far branch instructions retired (Precise event) br_inst_retired.indirect pipeline Counts the number of near indirect JMP and near indirect CALL branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xeb 00 br_inst_retired.indirect pipeline Indirect near branch instructions retired (excluding returns) (Precise event) event=0xc4,period=100003,umask=0x80 00 Counts near indirect branch instructions retired excluding returns. TSX abort is an indirect branch (Precise event) br_inst_retired.indirect_call pipeline Counts the number of near indirect CALL branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xfb 00 br_inst_retired.ind_call pipeline This event is deprecated. Refer to new event BR_INST_RETIRED.INDIRECT_CALL (Precise event) event=0xc4,period=200003,umask=0xfb 10 br_inst_retired.jcc pipeline This event is deprecated. Refer to new event BR_INST_RETIRED.COND (Precise event) event=0xc4,period=200003,umask=0x7e 10 br_inst_retired.near_call pipeline Counts the number of near CALL branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xf9 00 br_inst_retired.near_call pipeline Direct and indirect near call instructions retired (Precise event) event=0xc4,period=100007,umask=0x2 00 Counts both direct and indirect near call instructions retired (Precise event) br_inst_retired.near_return pipeline Counts the number of near RET branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xf7 00 br_inst_retired.near_return pipeline Return instructions retired (Precise event) event=0xc4,period=100007,umask=0x8 00 Counts return instructions retired (Precise event) br_inst_retired.near_taken pipeline Counts the number of near taken branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xc0 00 br_inst_retired.near_taken pipeline Taken branch instructions retired (Precise event) event=0xc4,period=400009,umask=0x20 00 Counts taken branch instructions retired (Precise event) br_inst_retired.non_return_ind pipeline This event is deprecated. Refer to new event BR_INST_RETIRED.INDIRECT (Precise event) event=0xc4,period=200003,umask=0xeb 10 br_inst_retired.rel_call pipeline Counts the number of near relative CALL branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xfd 00 br_inst_retired.return pipeline This event is deprecated. Refer to new event BR_INST_RETIRED.NEAR_RETURN (Precise event) event=0xc4,period=200003,umask=0xf7 10 br_inst_retired.taken_jcc pipeline This event is deprecated. Refer to new event BR_INST_RETIRED.COND_TAKEN (Precise event) event=0xc4,period=200003,umask=0xfe 10 br_misp_retired.all_branches pipeline Counts the total number of mispredicted branch instructions retired for all branch types (Precise event) event=0xc5,period=200003 00 Counts the total number of mispredicted branch instructions retired. All branch type instructions are accounted for. Prediction of the branch target address enables the processor to begin executing instructions before the non-speculative execution path is known. The branch prediction unit (BPU) predicts the target address based on the instruction pointer (IP) of the branch and on the execution path through which execution reached this IP. A branch misprediction occurs when the prediction is wrong, and results in discarding all instructions executed in the speculative path and re-fetching from the correct path (Precise event) br_misp_retired.all_branches pipeline All mispredicted branch instructions retired (Precise event) event=0xc5,period=400009 00 Counts all the retired branch instructions that were mispredicted by the processor. A branch misprediction occurs when the processor incorrectly predicts the destination of the branch. When the misprediction is discovered at execution, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path (Precise event) br_misp_retired.cond pipeline Counts the number of mispredicted JCC (Jump on Conditional Code) branch instructions retired (Precise event) event=0xc5,period=200003,umask=0x7e 00 br_misp_retired.cond pipeline Mispredicted conditional branch instructions retired (Precise event) event=0xc5,period=400009,umask=0x11 00 Counts mispredicted conditional branch instructions retired (Precise event) br_misp_retired.cond_ntaken pipeline Mispredicted non-taken conditional branch instructions retired (Precise event) event=0xc5,period=400009,umask=0x10 00 Counts the number of conditional branch instructions retired that were mispredicted and the branch direction was not taken (Precise event) br_misp_retired.cond_taken pipeline Counts the number of mispredicted taken JCC (Jump on Conditional Code) branch instructions retired (Precise event) event=0xc5,period=200003,umask=0xfe 00 br_misp_retired.cond_taken pipeline number of branch instructions retired that were mispredicted and taken (Precise event) event=0xc5,period=400009,umask=0x1 00 Counts taken conditional mispredicted branch instructions retired (Precise event) br_misp_retired.indirect pipeline Counts the number of mispredicted near indirect JMP and near indirect CALL branch instructions retired (Precise event) event=0xc5,period=200003,umask=0xeb 00 br_misp_retired.indirect pipeline Miss-predicted near indirect branch instructions retired (excluding returns) (Precise event) event=0xc5,period=100003,umask=0x80 00 Counts miss-predicted near indirect branch instructions retired excluding returns. TSX abort is an indirect branch (Precise event) br_misp_retired.indirect_call pipeline Counts the number of mispredicted near indirect CALL branch instructions retired (Precise event) event=0xc5,period=200003,umask=0xfb 00 br_misp_retired.indirect_call pipeline Mispredicted indirect CALL retired (Precise event) event=0xc5,period=400009,umask=0x2 00 Counts retired mispredicted indirect (near taken) CALL instructions, including both register and memory indirect (Precise event) br_misp_retired.ind_call pipeline This event is deprecated. Refer to new event BR_MISP_RETIRED.INDIRECT_CALL (Precise event) event=0xc5,period=200003,umask=0xfb 10 br_misp_retired.jcc pipeline This event is deprecated. Refer to new event BR_MISP_RETIRED.COND (Precise event) event=0xc5,period=200003,umask=0x7e 10 br_misp_retired.near_taken pipeline Counts the number of mispredicted near taken branch instructions retired (Precise event) event=0xc5,period=200003,umask=0x80 00 br_misp_retired.near_taken pipeline Number of near branch instructions retired that were mispredicted and taken (Precise event) event=0xc5,period=400009,umask=0x20 00 Counts number of near branch instructions retired that were mispredicted and taken (Precise event) br_misp_retired.non_return_ind pipeline This event is deprecated. Refer to new event BR_MISP_RETIRED.INDIRECT (Precise event) event=0xc5,period=200003,umask=0xeb 10 br_misp_retired.ret pipeline This event counts the number of mispredicted ret instructions retired. Non PEBS (Precise event) event=0xc5,period=100007,umask=0x8 00 This is a non-precise version (that is, does not use PEBS) of the event that counts mispredicted return instructions retired (Precise event) br_misp_retired.return pipeline Counts the number of mispredicted near RET branch instructions retired (Precise event) event=0xc5,period=200003,umask=0xf7 00 br_misp_retired.taken_jcc pipeline This event is deprecated. Refer to new event BR_MISP_RETIRED.COND_TAKEN (Precise event) event=0xc5,period=200003,umask=0xfe 10 cpu_clk_unhalted.c01 pipeline Core clocks when the thread is in the C0.1 light-weight slower wakeup time but more power saving optimized state event=0xec,period=2000003,umask=0x10 00 Counts core clocks when the thread is in the C0.1 light-weight slower wakeup time but more power saving optimized state. This state can be entered via the TPAUSE or UMWAIT instructions cpu_clk_unhalted.c02 pipeline Core clocks when the thread is in the C0.2 light-weight faster wakeup time but less power saving optimized state event=0xec,period=2000003,umask=0x20 00 Counts core clocks when the thread is in the C0.2 light-weight faster wakeup time but less power saving optimized state. This state can be entered via the TPAUSE or UMWAIT instructions cpu_clk_unhalted.c0_wait pipeline Core clocks when the thread is in the C0.1 or C0.2 or running a PAUSE in C0 ACPI state event=0xec,period=2000003,umask=0x70 00 Counts core clocks when the thread is in the C0.1 or C0.2 power saving optimized states (TPAUSE or UMWAIT instructions) or running the PAUSE instruction cpu_clk_unhalted.core pipeline Counts the number of unhalted core clock cycles. (Fixed event) event=0x3c,period=2000003 00 Counts the number of core cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. The core frequency may change from time to time. For this reason this event may have a changing ratio with regards to time. This event uses fixed counter 1 cpu_clk_unhalted.core_p pipeline Counts the number of unhalted core clock cycles event=0x3c,period=2000003 00 Counts the number of core cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. The core frequency may change from time to time. For this reason this event may have a changing ratio with regards to time. This event uses a programmable general purpose performance counter cpu_clk_unhalted.distributed pipeline Cycle counts are evenly distributed between active threads in the Core event=0xec,period=2000003,umask=0x2 00 This event distributes cycle counts between active hyperthreads, i.e., those in C0. A hyperthread becomes inactive when it executes the HLT or MWAIT instructions. If all other hyperthreads are inactive (or disabled or do not exist), all counts are attributed to this hyperthread. To obtain the full count when the Core is active, sum the counts from each hyperthread cpu_clk_unhalted.one_thread_active pipeline Core crystal clock cycles when this thread is unhalted and the other thread is halted event=0x3c,period=25003,umask=0x2 00 Counts Core crystal clock cycles when current thread is unhalted and the other thread is halted cpu_clk_unhalted.pause pipeline CPU_CLK_UNHALTED.PAUSE event=0xec,period=2000003,umask=0x40 00 cpu_clk_unhalted.pause_inst pipeline CPU_CLK_UNHALTED.PAUSE_INST event=0xec,cmask=1,edge=1,period=2000003,umask=0x40 00 cpu_clk_unhalted.ref_distributed pipeline Core crystal clock cycles. Cycle counts are evenly distributed between active threads in the Core event=0x3c,period=2000003,umask=0x8 00 This event distributes Core crystal clock cycle counts between active hyperthreads, i.e., those in C0 sleep-state. A hyperthread becomes inactive when it executes the HLT or MWAIT instructions. If one thread is active in a core, all counts are attributed to this hyperthread. To obtain the full count when the Core is active, sum the counts from each hyperthread cpu_clk_unhalted.ref_tsc pipeline Counts the number of unhalted reference clock cycles at TSC frequency. (Fixed event) event=0,period=2000003,umask=0x3 00 Counts the number of reference cycles that the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. This event is not affected by core frequency changes and increments at a fixed frequency that is also used for the Time Stamp Counter (TSC). This event uses fixed counter 2 cpu_clk_unhalted.ref_tsc pipeline Reference cycles when the core is not in halt state event=0,period=2000003,umask=0x3 00 Counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. It is counted on a dedicated fixed counter, leaving the eight programmable counters available for other events. Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'. The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'. After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this case cpu_clk_unhalted.ref_tsc_p pipeline Counts the number of unhalted reference clock cycles at TSC frequency event=0x3c,period=2000003,umask=0x1 00 Counts the number of reference cycles that the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. This event is not affected by core frequency changes and increments at a fixed frequency that is also used for the Time Stamp Counter (TSC). This event uses a programmable general purpose performance counter cpu_clk_unhalted.ref_tsc_p pipeline Reference cycles when the core is not in halt state event=0x3c,period=2000003,umask=0x1 00 Counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. It is counted on a dedicated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other events. Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'. The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'. After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this case cpu_clk_unhalted.thread pipeline Counts the number of unhalted core clock cycles. (Fixed event) event=0x3c,period=2000003 00 Counts the number of core cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. The core frequency may change from time to time. For this reason this event may have a changing ratio with regards to time. This event uses fixed counter 1 cpu_clk_unhalted.thread pipeline Core cycles when the thread is not in halt state event=0x3c,period=2000003 00 Counts the number of core cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. This event is a component in many key event ratios. The core frequency may change from time to time due to transitions associated with Enhanced Intel SpeedStep Technology or TM2. For this reason this event may have a changing ratio with regards to time. When the core frequency is constant, this event can approximate elapsed time while the core was not in the halt state. It is counted on a dedicated fixed counter, leaving the eight programmable counters available for other events cpu_clk_unhalted.thread_p pipeline Counts the number of unhalted core clock cycles event=0x3c,period=2000003 00 Counts the number of core cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. The core frequency may change from time to time. For this reason this event may have a changing ratio with regards to time. This event uses a programmable general purpose performance counter cpu_clk_unhalted.thread_p pipeline Thread cycles when thread is not in halt state event=0x3c,period=2000003 00 This is an architectural event that counts the number of thread cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. The core frequency may change from time to time due to power or thermal throttling. For this reason, this event may have a changing ratio with regards to wall clock time cycle_activity.cycles_l1d_miss pipeline Cycles while L1 cache miss demand load is outstanding event=0xa3,cmask=8,period=1000003,umask=0x8 00 cycle_activity.cycles_l2_miss pipeline Cycles while L2 cache miss demand load is outstanding event=0xa3,cmask=1,period=1000003,umask=0x1 00 cycle_activity.cycles_mem_any pipeline Cycles while memory subsystem has an outstanding load event=0xa3,cmask=16,period=1000003,umask=0x10 00 cycle_activity.stalls_l1d_miss pipeline Execution stalls while L1 cache miss demand load is outstanding event=0xa3,cmask=12,period=1000003,umask=0xc 00 cycle_activity.stalls_l2_miss pipeline Execution stalls while L2 cache miss demand load is outstanding event=0xa3,cmask=5,period=1000003,umask=0x5 00 cycle_activity.stalls_total pipeline Total execution stalls event=0xa3,cmask=4,period=1000003,umask=0x4 00 exe_activity.1_ports_util pipeline Cycles total of 1 uop is executed on all ports and Reservation Station was not empty event=0xa6,period=2000003,umask=0x2 00 Counts cycles during which a total of 1 uop was executed on all ports and Reservation Station (RS) was not empty exe_activity.2_ports_util pipeline Cycles total of 2 uops are executed on all ports and Reservation Station was not empty event=0xa6,period=2000003,umask=0x4 00 Counts cycles during which a total of 2 uops were executed on all ports and Reservation Station (RS) was not empty exe_activity.3_ports_util pipeline Cycles total of 3 uops are executed on all ports and Reservation Station was not empty event=0xa6,period=2000003,umask=0x8 00 Cycles total of 3 uops are executed on all ports and Reservation Station (RS) was not empty exe_activity.4_ports_util pipeline Cycles total of 4 uops are executed on all ports and Reservation Station was not empty event=0xa6,period=2000003,umask=0x10 00 Cycles total of 4 uops are executed on all ports and Reservation Station (RS) was not empty exe_activity.bound_on_loads pipeline Execution stalls while memory subsystem has an outstanding load event=0xa6,cmask=5,period=2000003,umask=0x21 00 exe_activity.bound_on_stores pipeline Cycles where the Store Buffer was full and no loads caused an execution stall event=0xa6,cmask=2,period=1000003,umask=0x40 00 Counts cycles where the Store Buffer was full and no loads caused an execution stall exe_activity.exe_bound_0_ports pipeline Cycles no uop executed while RS was not empty, the SB was not full and there was no outstanding load event=0xa6,period=1000003,umask=0x80 00 Number of cycles total of 0 uops executed on all ports, Reservation Station (RS) was not empty, the Store Buffer (SB) was not full and there was no outstanding load inst_decoded.decoders pipeline Instruction decoders utilized in a cycle event=0x75,period=2000003,umask=0x1 00 Number of decoders utilized in a cycle when the MITE (legacy decode pipeline) fetches instructions inst_retired.any pipeline Counts the total number of instructions retired. (Fixed event) (Precise event) event=0xc0,period=2000003 00 Counts the total number of instructions that retired. For instructions that consist of multiple uops, this event counts the retirement of the last uop of the instruction. This event continues counting during hardware interrupts, traps, and inside interrupt handlers. This event uses fixed counter 0 (Precise event) inst_retired.any pipeline Number of instructions retired. Fixed Counter - architectural event (Precise event) event=0xc0,period=2000003 00 Counts the number of X86 instructions retired - an Architectural PerfMon event. Counting continues during hardware interrupts, traps, and inside interrupt handlers. Notes: INST_RETIRED.ANY is counted by a designated fixed counter freeing up programmable counters to count other events. INST_RETIRED.ANY_P is counted by a programmable counter (Precise event) inst_retired.any_p pipeline Counts the total number of instructions retired (Precise event) event=0xc0,period=2000003 00 Counts the total number of instructions that retired. For instructions that consist of multiple uops, this event counts the retirement of the last uop of the instruction. This event continues counting during hardware interrupts, traps, and inside interrupt handlers. This event uses a programmable general purpose performance counter (Precise event) inst_retired.any_p pipeline Number of instructions retired. General Counter - architectural event (Precise event) event=0xc0,period=2000003 00 Counts the number of X86 instructions retired - an Architectural PerfMon event. Counting continues during hardware interrupts, traps, and inside interrupt handlers. Notes: INST_RETIRED.ANY is counted by a designated fixed counter freeing up programmable counters to count other events. INST_RETIRED.ANY_P is counted by a programmable counter (Precise event) inst_retired.macro_fused pipeline INST_RETIRED.MACRO_FUSED event=0xc0,period=2000003,umask=0x10 00 inst_retired.nop pipeline Retired NOP instructions event=0xc0,period=2000003,umask=0x2 00 Counts all retired NOP or ENDBR32/64 instructions inst_retired.prec_dist pipeline Precise instruction retired with PEBS precise-distribution (Precise event) event=0,period=2000003,umask=0x1 00 A version of INST_RETIRED that allows for a precise distribution of samples across instructions retired. It utilizes the Precise Distribution of Instructions Retired (PDIR++) feature to fix bias in how retired instructions get sampled. Use on Fixed Counter 0 (Precise event) inst_retired.rep_iteration pipeline Iterations of Repeat string retired instructions event=0xc0,period=2000003,umask=0x8 00 Number of iterations of Repeat (REP) string retired instructions such as MOVS, CMPS, and SCAS. Each has a byte, word, and doubleword version and string instructions can be repeated using a repetition prefix, REP, that allows their architectural execution to be repeated a number of times as specified by the RCX register. Note the number of iterations is implementation-dependent int_misc.clears_count pipeline Clears speculative count event=0xad,cmask=1,edge=1,period=500009,umask=0x1 00 Counts the number of speculative clears due to any type of branch misprediction or machine clears int_misc.clear_resteer_cycles pipeline Counts cycles after recovery from a branch misprediction or machine clear till the first uop is issued from the resteered path event=0xad,period=500009,umask=0x80 00 Cycles after recovery from a branch misprediction or machine clear till the first uop is issued from the resteered path int_misc.recovery_cycles pipeline Core cycles the allocator was stalled due to recovery from earlier clear event for this thread event=0xad,period=500009,umask=0x1 00 Counts core cycles when the Resource allocator was stalled due to recovery from an earlier branch misprediction or machine clear event int_misc.unknown_branch_cycles pipeline Bubble cycles of BAClear (Unknown Branch) event=0xad,period=1000003,umask=0x40,frontend=0x7 00 int_misc.uop_dropping pipeline TMA slots where uops got dropped event=0xad,period=1000003,umask=0x10 00 Estimated number of Top-down Microarchitecture Analysis slots that got dropped due to non front-end reasons int_vec_retired.128bit pipeline INT_VEC_RETIRED.128BIT event=0xe7,period=1000003,umask=0x13 00 int_vec_retired.256bit pipeline INT_VEC_RETIRED.256BIT event=0xe7,period=1000003,umask=0xac 00 int_vec_retired.add_128 pipeline integer ADD, SUB, SAD 128-bit vector instructions event=0xe7,period=1000003,umask=0x3 00 Number of retired integer ADD/SUB (regular or horizontal), SAD 128-bit vector instructions int_vec_retired.add_256 pipeline integer ADD, SUB, SAD 256-bit vector instructions event=0xe7,period=1000003,umask=0xc 00 Number of retired integer ADD/SUB (regular or horizontal), SAD 256-bit vector instructions int_vec_retired.mul_256 pipeline INT_VEC_RETIRED.MUL_256 event=0xe7,period=1000003,umask=0x80 00 int_vec_retired.shuffles pipeline INT_VEC_RETIRED.SHUFFLES event=0xe7,period=1000003,umask=0x40 00 int_vec_retired.vnni_128 pipeline INT_VEC_RETIRED.VNNI_128 event=0xe7,period=1000003,umask=0x10 00 int_vec_retired.vnni_256 pipeline INT_VEC_RETIRED.VNNI_256 event=0xe7,period=1000003,umask=0x20 00 ld_blocks.4k_alias pipeline This event is deprecated. Refer to new event LD_BLOCKS.ADDRESS_ALIAS (Precise event) event=0x3,period=1000003,umask=0x4 10 ld_blocks.address_alias pipeline Counts the number of retired loads that are blocked because it initially appears to be store forward blocked, but subsequently is shown not to be blocked based on 4K alias check (Precise event) event=0x3,period=1000003,umask=0x4 00 ld_blocks.address_alias pipeline False dependencies in MOB due to partial compare on address event=0x3,period=100003,umask=0x4 00 Counts the number of times a load got blocked due to false dependencies in MOB due to partial compare on address ld_blocks.data_unknown pipeline Counts the number of retired loads that are blocked because its address exactly matches an older store whose data is not ready (Precise event) event=0x3,period=1000003,umask=0x1 00 ld_blocks.no_sr pipeline The number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in use event=0x3,period=100003,umask=0x88 00 Counts the number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in use ld_blocks.store_forward pipeline Loads blocked due to overlapping with a preceding store that cannot be forwarded event=0x3,period=100003,umask=0x82 00 Counts the number of times where store forwarding was prevented for a load operation. The most common case is a load blocked due to the address of memory access (partially) overlapping with a preceding uncompleted store. Note: See the table of not supported store forwards in the Optimization Guide load_hit_prefetch.swpf pipeline Counts the number of demand load dispatches that hit L1D fill buffer (FB) allocated for software prefetch event=0x4c,period=100003,umask=0x1 00 Counts all not software-prefetch load dispatches that hit the fill buffer (FB) allocated for the software prefetch. It can also be incremented by some lock instructions. So it should only be used with profiling so that the locks can be excluded by ASM (Assembly File) inspection of the nearby instructions lsd.cycles_active pipeline Cycles Uops delivered by the LSD, but didn't come from the decoder event=0xa8,cmask=1,period=2000003,umask=0x1 00 Counts the cycles when at least one uop is delivered by the LSD (Loop-stream detector) lsd.cycles_ok pipeline Cycles optimal number of Uops delivered by the LSD, but did not come from the decoder event=0xa8,cmask=6,period=2000003,umask=0x1 00 Counts the cycles when optimal number of uops is delivered by the LSD (Loop-stream detector) lsd.uops pipeline Number of Uops delivered by the LSD event=0xa8,period=2000003,umask=0x1 00 Counts the number of uops delivered to the back-end by the LSD(Loop Stream Detector) machine_clears.count pipeline Number of machine clears (nukes) of any type event=0xc3,cmask=1,edge=1,period=100003,umask=0x1 00 Counts the number of machine clears (nukes) of any type machine_clears.disambiguation pipeline Counts the number of machine clears due to memory ordering in which an internal load passes an older store within the same CPU event=0xc3,period=20003,umask=0x8 00 machine_clears.mrn_nuke pipeline Counts the number of machines clears due to memory renaming event=0xc3,period=1000003,umask=0x80 00 machine_clears.page_fault pipeline Counts the number of machine clears due to a page fault. Counts both I-Side and D-Side (Loads/Stores) page faults. A page fault occurs when either the page is not present, or an access violation occurs event=0xc3,period=20003,umask=0x20 00 machine_clears.slow pipeline Counts the number of machine clears that flush the pipeline and restart the machine with the use of microcode due to SMC, MEMORY_ORDERING, FP_ASSISTS, PAGE_FAULT, DISAMBIGUATION, and FPC_VIRTUAL_TRAP event=0xc3,period=20003,umask=0x6f 00 machine_clears.smc pipeline Counts the number of machine clears due to program modifying data (self modifying code) within 1K of a recently fetched code page event=0xc3,period=20003,umask=0x1 00 machine_clears.smc pipeline Self-modifying code (SMC) detected event=0xc3,period=100003,umask=0x4 00 Counts self-modifying code (SMC) detected, which causes a machine clear misc2_retired.lfence pipeline LFENCE instructions retired event=0xe0,period=400009,umask=0x20 00 number of LFENCE retired instructions misc_retired.lbr_inserts pipeline Increments whenever there is an update to the LBR array event=0xcc,period=100003,umask=0x20 00 Increments when an entry is added to the Last Branch Record (LBR) array (or removed from the array in case of RETURNs in call stack mode). The event requires LBR enable via IA32_DEBUGCTL MSR and branch type selection via MSR_LBR_SELECT resource_stalls.sb pipeline Cycles stalled due to no store buffers available. (not including draining form sync) event=0xa2,period=100003,umask=0x8 00 Counts allocation stall cycles caused by the store buffer (SB) being full. This counts cycles that the pipeline back-end blocked uop delivery from the front-end resource_stalls.scoreboard pipeline Counts cycles where the pipeline is stalled due to serializing operations event=0xa2,period=100003,umask=0x2 00 serialization.non_c01_ms_scb pipeline Counts the number of issue slots not consumed by the backend due to a micro-sequencer (MS) scoreboard, which stalls the front-end from issuing from the UROM until a specified older uop retires event=0x75,period=200003,umask=0x2 00 Counts the number of issue slots not consumed by the backend due to a micro-sequencer (MS) scoreboard, which stalls the front-end from issuing from the UROM until a specified older uop retires. The most commonly executed instruction with an MS scoreboard is PAUSE topdown.backend_bound_slots pipeline TMA slots where no uops were being issued due to lack of back-end resources event=0xa4,period=10000003,umask=0x2 00 Number of slots in TMA method where no micro-operations were being issued from front-end to back-end of the machine due to lack of back-end resources topdown.bad_spec_slots pipeline TMA slots wasted due to incorrect speculations event=0xa4,period=10000003,umask=0x4 00 Number of slots of TMA method that were wasted due to incorrect speculation. It covers all types of control-flow or data-related mis-speculations topdown.br_mispredict_slots pipeline TMA slots wasted due to incorrect speculation by branch mispredictions event=0xa4,period=10000003,umask=0x8 00 Number of TMA slots that were wasted due to incorrect speculation by (any type of) branch mispredictions. This event estimates number of speculative operations that were issued but not retired as well as the out-of-order engine recovery past a branch misprediction topdown.memory_bound_slots pipeline TOPDOWN.MEMORY_BOUND_SLOTS event=0xa4,period=10000003,umask=0x10 00 topdown.slots pipeline TMA slots available for an unhalted logical processor. Fixed counter - architectural event event=0,period=10000003,umask=0x4 00 Number of available slots for an unhalted logical processor. The event increments by machine-width of the narrowest pipeline as employed by the Top-down Microarchitecture Analysis method (TMA). The count is distributed among unhalted logical processors (hyper-threads) who share the same physical core. Software can use this event as the denominator for the top-level metrics of the TMA method. This architectural event is counted on a designated fixed counter (Fixed Counter 3) topdown.slots_p pipeline TMA slots available for an unhalted logical processor. General counter - architectural event event=0xa4,period=10000003,umask=0x1 00 Counts the number of available slots for an unhalted logical processor. The event increments by machine-width of the narrowest pipeline as employed by the Top-down Microarchitecture Analysis method. The count is distributed among unhalted logical processors (hyper-threads) who share the same physical core topdown_bad_speculation.all pipeline Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear event=0x73,period=1000003 00 Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear. Only issue slots wasted due to fast nukes such as memory ordering nukes are counted. Other nukes are not accounted for. Counts all issue slots blocked during this recovery window including relevant microcode flows and while uops are not yet available in the instruction queue (IQ) even if an FE_bound event occurs during this period. Also includes the issue slots that were consumed by the backend but were thrown away because they were younger than the mispredict or machine clear topdown_bad_speculation.fastnuke pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to fast nukes such as memory ordering and memory disambiguation machine clears event=0x73,period=1000003,umask=0x2 00 topdown_bad_speculation.machine_clears pipeline Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a machine clear (nuke) of any kind including memory ordering and memory disambiguation event=0x73,period=1000003,umask=0x3 00 topdown_bad_speculation.mispredict pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to branch mispredicts event=0x73,period=1000003,umask=0x4 00 topdown_bad_speculation.nuke pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to a machine clear (nuke) event=0x73,period=1000003,umask=0x1 00 topdown_be_bound.all pipeline Counts the total number of issue slots every cycle that were not consumed by the backend due to backend stalls event=0x74,period=1000003 00 topdown_be_bound.alloc_restrictions pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to certain allocation restrictions event=0x74,period=1000003,umask=0x1 00 topdown_be_bound.mem_scheduler pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to memory reservation stalls in which a scheduler is not able to accept uops event=0x74,period=1000003,umask=0x2 00 topdown_be_bound.non_mem_scheduler pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to IEC or FPC RAT stalls, which can be due to FIQ or IEC reservation stalls in which the integer, floating point or SIMD scheduler is not able to accept uops event=0x74,period=1000003,umask=0x8 00 topdown_be_bound.register pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to the physical register file unable to accept an entry (marble stalls) event=0x74,period=1000003,umask=0x20 00 topdown_be_bound.reorder_buffer pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to the reorder buffer being full (ROB stalls) event=0x74,period=1000003,umask=0x40 00 topdown_be_bound.serialization pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to scoreboards from the instruction queue (IQ), jump execution unit (JEU), or microcode sequencer (MS) event=0x74,period=1000003,umask=0x10 00 topdown_fe_bound.all pipeline Counts the total number of issue slots every cycle that were not consumed by the backend due to frontend stalls event=0x71,period=1000003 00 topdown_fe_bound.branch_detect pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to BACLEARS event=0x71,period=1000003,umask=0x2 00 Counts the number of issue slots every cycle that were not delivered by the frontend due to BACLEARS, which occurs when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontend. Includes BACLEARS due to all branch types including conditional and unconditional jumps, returns, and indirect branches topdown_fe_bound.branch_resteer pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to BTCLEARS event=0x71,period=1000003,umask=0x40 00 Counts the number of issue slots every cycle that were not delivered by the frontend due to BTCLEARS, which occurs when the Branch Target Buffer (BTB) predicts a taken branch topdown_fe_bound.cisc pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to the microcode sequencer (MS) event=0x71,period=1000003,umask=0x1 00 topdown_fe_bound.decode pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to decode stalls event=0x71,period=1000003,umask=0x8 00 topdown_fe_bound.frontend_bandwidth pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to frontend bandwidth restrictions due to decode, predecode, cisc, and other limitations event=0x71,period=1000003,umask=0x8d 00 topdown_fe_bound.frontend_latency pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to a latency related stalls including BACLEARs, BTCLEARs, ITLB misses, and ICache misses event=0x71,period=1000003,umask=0x72 00 topdown_fe_bound.itlb pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to ITLB misses event=0x71,period=1000003,umask=0x10 00 Counts the number of issue slots every cycle that were not delivered by the frontend due to Instruction Table Lookaside Buffer (ITLB) misses topdown_fe_bound.other pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to other common frontend stalls not categorized event=0x71,period=1000003,umask=0x80 00 topdown_fe_bound.predecode pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to wrong predecodes event=0x71,period=1000003,umask=0x4 00 topdown_retiring.all pipeline Counts the total number of consumed retirement slots (Precise event) event=0xc2,period=1000003 00 uops_decoded.dec0_uops pipeline UOPS_DECODED.DEC0_UOPS event=0x76,period=1000003,umask=0x1 00 uops_dispatched.port_0 pipeline Uops executed on port 0 event=0xb2,period=2000003,umask=0x1 00 Number of uops dispatch to execution port 0 uops_dispatched.port_1 pipeline Uops executed on port 1 event=0xb2,period=2000003,umask=0x2 00 Number of uops dispatch to execution port 1 uops_dispatched.port_2_3_10 pipeline Uops executed on ports 2, 3 and 10 event=0xb2,period=2000003,umask=0x4 00 Number of uops dispatch to execution ports 2, 3 and 10 uops_dispatched.port_4_9 pipeline Uops executed on ports 4 and 9 event=0xb2,period=2000003,umask=0x10 00 Number of uops dispatch to execution ports 4 and 9 uops_dispatched.port_5_11 pipeline Uops executed on ports 5 and 11 event=0xb2,period=2000003,umask=0x20 00 Number of uops dispatch to execution ports 5 and 11 uops_dispatched.port_6 pipeline Uops executed on port 6 event=0xb2,period=2000003,umask=0x40 00 Number of uops dispatch to execution port 6 uops_dispatched.port_7_8 pipeline Uops executed on ports 7 and 8 event=0xb2,period=2000003,umask=0x80 00 Number of uops dispatch to execution ports 7 and 8 uops_executed.core_cycles_ge_1 pipeline Cycles at least 1 micro-op is executed from any thread on physical core event=0xb1,cmask=1,period=2000003,umask=0x2 00 Counts cycles when at least 1 micro-op is executed from any thread on physical core uops_executed.core_cycles_ge_2 pipeline Cycles at least 2 micro-op is executed from any thread on physical core event=0xb1,cmask=2,period=2000003,umask=0x2 00 Counts cycles when at least 2 micro-ops are executed from any thread on physical core uops_executed.core_cycles_ge_3 pipeline Cycles at least 3 micro-op is executed from any thread on physical core event=0xb1,cmask=3,period=2000003,umask=0x2 00 Counts cycles when at least 3 micro-ops are executed from any thread on physical core uops_executed.core_cycles_ge_4 pipeline Cycles at least 4 micro-op is executed from any thread on physical core event=0xb1,cmask=4,period=2000003,umask=0x2 00 Counts cycles when at least 4 micro-ops are executed from any thread on physical core uops_executed.cycles_ge_1 pipeline Cycles where at least 1 uop was executed per-thread event=0xb1,cmask=1,period=2000003,umask=0x1 00 Cycles where at least 1 uop was executed per-thread uops_executed.cycles_ge_2 pipeline Cycles where at least 2 uops were executed per-thread event=0xb1,cmask=2,period=2000003,umask=0x1 00 Cycles where at least 2 uops were executed per-thread uops_executed.cycles_ge_3 pipeline Cycles where at least 3 uops were executed per-thread event=0xb1,cmask=3,period=2000003,umask=0x1 00 Cycles where at least 3 uops were executed per-thread uops_executed.cycles_ge_4 pipeline Cycles where at least 4 uops were executed per-thread event=0xb1,cmask=4,period=2000003,umask=0x1 00 Cycles where at least 4 uops were executed per-thread uops_executed.stalls pipeline Counts number of cycles no uops were dispatched to be executed on this thread event=0xb1,cmask=1,inv=1,period=2000003,umask=0x1 00 Counts cycles during which no uops were dispatched from the Reservation Station (RS) per thread uops_executed.stall_cycles pipeline This event is deprecated. Refer to new event UOPS_EXECUTED.STALLS event=0xb1,cmask=1,inv=1,period=2000003,umask=0x1 10 uops_executed.thread pipeline Counts the number of uops to be executed per-thread each cycle event=0xb1,period=2000003,umask=0x1 00 uops_executed.x87 pipeline Counts the number of x87 uops dispatched event=0xb1,period=2000003,umask=0x10 00 Counts the number of x87 uops executed uops_issued.any pipeline Uops that RAT issues to RS event=0xae,period=2000003,umask=0x1 00 Counts the number of uops that the Resource Allocation Table (RAT) issues to the Reservation Station (RS) uops_retired.all pipeline Counts the total number of uops retired (Precise event) event=0xc2,period=2000003 00 uops_retired.cycles pipeline Cycles with retired uop(s) event=0xc2,cmask=1,period=1000003,umask=0x2 00 Counts cycles where at least one uop has retired uops_retired.heavy pipeline Retired uops except the last uop of each instruction event=0xc2,period=2000003,umask=0x1 00 Counts the number of retired micro-operations (uops) except the last uop of each instruction. An instruction that is decoded into less than two uops does not contribute to the count uops_retired.idiv pipeline Counts the number of integer divide uops retired (Precise event) event=0xc2,period=2000003,umask=0x10 00 uops_retired.ms pipeline Counts the number of uops that are from complex flows issued by the micro-sequencer (MS) (Precise event) event=0xc2,period=2000003,umask=0x1 00 Counts the number of uops that are from complex flows issued by the Microcode Sequencer (MS). This includes uops from flows due to complex instructions, faults, assists, and inserted flows (Precise event) uops_retired.ms pipeline UOPS_RETIRED.MS event=0xc2,period=2000003,umask=0x4,frontend=0x8 00 uops_retired.slots pipeline Retirement slots used event=0xc2,period=2000003,umask=0x2 00 Counts the retirement slots used each cycle uops_retired.stalls pipeline Cycles without actually retired uops event=0xc2,cmask=1,inv=1,period=1000003,umask=0x2 00 This event counts cycles without actually retired uops uops_retired.stall_cycles pipeline This event is deprecated. Refer to new event UOPS_RETIRED.STALLS event=0xc2,cmask=1,inv=1,period=1000003,umask=0x2 10 uops_retired.x87 pipeline Counts the number of x87 uops retired, includes those in MS flows (Precise event) event=0xc2,period=2000003,umask=0x2 00 uncore_arb unc_arb_coh_trk_requests.all uncore interconnect Number of requests allocated in Coherency Tracker event=0x84,umask=0x1 01 unc_arb_dat_occupancy.all uncore interconnect Each cycle counts number of any coherent request at memory controller that were issued by any core event=0x85,umask=0x1 01 unc_arb_dat_occupancy.rd uncore interconnect Each cycle counts number of coherent reads pending on data return from memory controller that were issued by any core event=0x85,umask=0x2 01 unc_arb_dat_requests.rd uncore interconnect This event is deprecated. Refer to new event UNC_ARB_REQ_TRK_REQUEST.DRD event=0x81,umask=0x2 11 unc_arb_ifa_occupancy.all uncore interconnect This event is deprecated. Refer to new event UNC_ARB_DAT_OCCUPANCY.ALL event=0x85,umask=0x1 11 unc_arb_req_trk_occupancy.drd uncore interconnect Each cycle count number of 'valid' coherent Data Read entries . Such entry is defined as valid when it is allocated till deallocation. Doesn't include prefetches [This event is alias to UNC_ARB_TRK_OCCUPANCY.RD] event=0x80,umask=0x2 01 unc_arb_req_trk_request.drd uncore interconnect Number of all coherent Data Read entries. Doesn't include prefetches [This event is alias to UNC_ARB_TRK_REQUESTS.RD] event=0x81,umask=0x2 01 unc_arb_trk_occupancy.all uncore interconnect Each cycle counts number of all outgoing valid entries in ReqTrk. Such entry is defined as valid from its allocation in ReqTrk till deallocation. Accounts for Coherent and non-coherent traffic event=0x80,umask=0x1 01 unc_arb_trk_occupancy.rd uncore interconnect Each cycle count number of 'valid' coherent Data Read entries . Such entry is defined as valid when it is allocated till deallocation. Doesn't include prefetches [This event is alias to UNC_ARB_REQ_TRK_OCCUPANCY.DRD] event=0x80,umask=0x2 01 unc_arb_trk_requests.all uncore interconnect Counts the number of coherent and in-coherent requests initiated by IA cores, processor graphic units, or LLC event=0x81,umask=0x1 01 unc_arb_trk_requests.rd uncore interconnect Number of all coherent Data Read entries. Doesn't include prefetches [This event is alias to UNC_ARB_REQ_TRK_REQUEST.DRD] event=0x81,umask=0x2 01 uncore_imc_free_running_0 unc_mc0_rdcas_count_freerun uncore memory Counts every 64B read request entering the Memory Controller 0 to DRAM (sum of all channels) event=0xff,umask=0x20 01 Counts every 64B read request entering the Memory Controller 0 to DRAM (sum of all channels) unc_mc0_wrcas_count_freerun uncore memory Counts every 64B write request entering the Memory Controller 0 to DRAM (sum of all channels). Each write request counts as a new request incrementing this counter. However, same cache line write requests (both full and partial) are combined to a single 64 byte data transfer to DRAM event=0xff,umask=0x30 01 uncore_imc_free_running_1 unc_mc1_rdcas_count_freerun uncore memory Counts every 64B read request entering the Memory Controller 1 to DRAM (sum of all channels) event=0xff,umask=0x20 01 Counts every 64B read entering the Memory Controller 1 to DRAM (sum of all channels) unc_mc1_wrcas_count_freerun uncore memory Counts every 64B write request entering the Memory Controller 1 to DRAM (sum of all channels). Each write request counts as a new request incrementing this counter. However, same cache line write requests (both full and partial) are combined to a single 64 byte data transfer to DRAM event=0xff,umask=0x30 01 unc_m_act_count_rd uncore memory ACT command for a read request sent to DRAM event=0x24 01 unc_m_act_count_total uncore memory ACT command sent to DRAM event=0x26 01 unc_m_act_count_wr uncore memory ACT command for a write request sent to DRAM event=0x25 01 unc_m_cas_count_rd uncore memory Read CAS command sent to DRAM event=0x22 01 unc_m_cas_count_wr uncore memory Write CAS command sent to DRAM event=0x23 01 unc_m_clockticks uncore memory Number of clocks event=0x1 01 unc_m_dram_page_empty_rd uncore memory incoming read request page status is Page Empty event=0x1d 01 unc_m_dram_page_empty_wr uncore memory incoming write request page status is Page Empty event=0x20 01 unc_m_dram_page_hit_rd uncore memory incoming read request page status is Page Hit event=0x1c 01 unc_m_dram_page_hit_wr uncore memory incoming write request page status is Page Hit event=0x1f 01 unc_m_dram_page_miss_rd uncore memory incoming read request page status is Page Miss event=0x1e 01 unc_m_dram_page_miss_wr uncore memory incoming write request page status is Page Miss event=0x21 01 unc_m_dram_thermal_hot uncore memory Any Rank at Hot state event=0x19 01 unc_m_dram_thermal_warm uncore memory Any Rank at Warm state event=0x1a 01 unc_m_prefetch_rd uncore memory Incoming read prefetch request from IA event=0xa 01 unc_m_pre_count_idle uncore memory PRE command sent to DRAM due to page table idle timer expiration event=0x28 01 unc_m_pre_count_page_miss uncore memory PRE command sent to DRAM for a read/write request event=0x27 01 unc_m_vc0_requests_rd uncore memory Incoming VC0 read request event=0x2 01 unc_m_vc0_requests_wr uncore memory Incoming VC0 write request event=0x3 01 unc_m_vc1_requests_rd uncore memory Incoming VC1 read request event=0x4 01 unc_m_vc1_requests_wr uncore memory Incoming VC1 write request event=0x5 01 uncore_clock unc_clock.socket uncore other This 48-bit fixed counter counts the UCLK cycles event=0xff 01 dtlb_load_misses.stlb_hit virtual memory Loads that miss the DTLB and hit the STLB event=0x12,period=100003,umask=0x20 00 Counts loads that miss the DTLB (Data TLB) and hit the STLB (Second level TLB) dtlb_load_misses.walk_active virtual memory Cycles when at least one PMH is busy with a page walk for a demand load event=0x12,cmask=1,period=100003,umask=0x10 00 Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a demand load dtlb_load_misses.walk_completed virtual memory Counts the number of page walks completed due to load DTLB misses to any page size event=0x8,period=200003,umask=0xe 00 Counts the number of page walks completed due to loads (including SW prefetches) whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to any page size. Includes page walks that page fault dtlb_load_misses.walk_completed virtual memory Load miss in all TLB levels causes a page walk that completes. (All page sizes) event=0x12,period=100003,umask=0xe 00 Counts completed page walks (all page sizes) caused by demand data loads. This implies it missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_load_misses.walk_completed_1g virtual memory Page walks completed due to a demand data load to a 1G page event=0x12,period=100003,umask=0x8 00 Counts completed page walks (1G sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_load_misses.walk_completed_2m_4m virtual memory Page walks completed due to a demand data load to a 2M/4M page event=0x12,period=100003,umask=0x4 00 Counts completed page walks (2M/4M sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_load_misses.walk_completed_4k virtual memory Page walks completed due to a demand data load to a 4K page event=0x12,period=100003,umask=0x2 00 Counts completed page walks (4K sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_load_misses.walk_pending virtual memory Number of page walks outstanding for a demand load in the PMH each cycle event=0x12,period=100003,umask=0x10 00 Counts the number of page walks outstanding for a demand load in the PMH (Page Miss Handler) each cycle dtlb_store_misses.stlb_hit virtual memory Stores that miss the DTLB and hit the STLB event=0x13,period=100003,umask=0x20 00 Counts stores that miss the DTLB (Data TLB) and hit the STLB (2nd Level TLB) dtlb_store_misses.walk_active virtual memory Cycles when at least one PMH is busy with a page walk for a store event=0x13,cmask=1,period=100003,umask=0x10 00 Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a store dtlb_store_misses.walk_completed virtual memory Counts the number of page walks completed due to store DTLB misses to any page size event=0x49,period=2000003,umask=0xe 00 Counts the number of page walks completed due to stores whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to any page size. Includes page walks that page fault dtlb_store_misses.walk_completed virtual memory Store misses in all TLB levels causes a page walk that completes. (All page sizes) event=0x13,period=100003,umask=0xe 00 Counts completed page walks (all page sizes) caused by demand data stores. This implies it missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_store_misses.walk_completed_1g virtual memory Page walks completed due to a demand data store to a 1G page event=0x13,period=100003,umask=0x8 00 Counts completed page walks (1G sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_store_misses.walk_completed_2m_4m virtual memory Page walks completed due to a demand data store to a 2M/4M page event=0x13,period=100003,umask=0x4 00 Counts completed page walks (2M/4M sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_store_misses.walk_completed_4k virtual memory Page walks completed due to a demand data store to a 4K page event=0x13,period=100003,umask=0x2 00 Counts completed page walks (4K sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_store_misses.walk_pending virtual memory Number of page walks outstanding for a store in the PMH each cycle event=0x13,period=100003,umask=0x10 00 Counts the number of page walks outstanding for a store in the PMH (Page Miss Handler) each cycle itlb_misses.miss_caused_walk virtual memory Counts the number of page walks initiated by a instruction fetch that missed the first and second level TLBs event=0x85,period=1000003,umask=0x1 00 itlb_misses.pde_cache_miss virtual memory Counts the number of page walks due to an instruction fetch that miss the PDE (Page Directory Entry) cache event=0x85,period=2000003,umask=0x80 00 itlb_misses.stlb_hit virtual memory Instruction fetch requests that miss the ITLB and hit the STLB event=0x11,period=100003,umask=0x20 00 Counts instruction fetch requests that miss the ITLB (Instruction TLB) and hit the STLB (Second-level TLB) itlb_misses.walk_active virtual memory Cycles when at least one PMH is busy with a page walk for code (instruction fetch) request event=0x11,cmask=1,period=100003,umask=0x10 00 Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a code (instruction fetch) request itlb_misses.walk_completed virtual memory Counts the number of page walks completed due to instruction fetch misses to any page size event=0x85,period=200003,umask=0xe 00 Counts the number of page walks completed due to instruction fetches whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to any page size. Includes page walks that page fault itlb_misses.walk_completed virtual memory Code miss in all TLB levels causes a page walk that completes. (All page sizes) event=0x11,period=100003,umask=0xe 00 Counts completed page walks (all page sizes) caused by a code fetch. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB. The page walk can end with or without a fault itlb_misses.walk_completed_2m_4m virtual memory Code miss in all TLB levels causes a page walk that completes. (2M/4M) event=0x11,period=100003,umask=0x4 00 Counts completed page walks (2M/4M page sizes) caused by a code fetch. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB. The page walk can end with or without a fault itlb_misses.walk_completed_4k virtual memory Code miss in all TLB levels causes a page walk that completes. (4K) event=0x11,period=100003,umask=0x2 00 Counts completed page walks (4K page sizes) caused by a code fetch. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB. The page walk can end with or without a fault itlb_misses.walk_pending virtual memory Number of page walks outstanding for an outstanding code request in the PMH each cycle event=0x11,period=100003,umask=0x10 00 Counts the number of page walks outstanding for an outstanding code (instruction fetch) request in the PMH (Page Miss Handler) each cycle ld_head.dtlb_miss_at_ret virtual memory Counts the number of cycles that the head (oldest load) of the load buffer and retirement are both stalled due to a DTLB miss event=0x5,period=1000003,umask=0x90 00 bp_dyn_ind_pred branch Dynamic Indirect Predictions event=0x8e 00 Indirect Branch Prediction for potential multi-target branch (speculative) bp_de_redirect branch Decoder Overrides Existing Branch Prediction (speculative) event=0x91 00 bp_l1_tlb_fetch_hit branch The number of instruction fetches that hit in the L1 ITLB event=0x94 00 ic_fw32 cache The number of 32B fetch windows transferred from IC pipe to DE instruction decoder (includes non-cacheable and cacheable fill responses) event=0x80 00 ic_fw32_miss cache The number of 32B fetch windows tried to read the L1 IC and missed in the full tag event=0x81 00 ic_cache_fill_l2 cache The number of 64 byte instruction cache line was fulfilled from the L2 cache event=0x82 00 ic_cache_fill_sys cache The number of 64 byte instruction cache line fulfilled from system memory or another cache event=0x83 00 bp_l1_tlb_miss_l2_hit cache The number of instruction fetches that miss in the L1 ITLB but hit in the L2 ITLB event=0x84 00 bp_l1_tlb_miss_l2_miss cache The number of instruction fetches that miss in both the L1 and L2 TLBs event=0x85 00 bp_snp_re_sync cache The number of pipeline restarts caused by invalidating probes that hit on the instruction stream currently being executed. This would happen if the active instruction stream was being modified by another processor in an MP system - typically a highly unlikely event event=0x86 00 ic_fetch_stall.ic_stall_any cache Instruction Pipe Stall. IC pipe was stalled during this clock cycle for any reason (nothing valid in pipe ICM1) event=0x87,umask=0x04 00 ic_fetch_stall.ic_stall_dq_empty cache Instruction Pipe Stall. IC pipe was stalled during this clock cycle (including IC to OC fetches) due to DQ empty event=0x87,umask=0x02 00 ic_fetch_stall.ic_stall_back_pressure cache Instruction Pipe Stall. IC pipe was stalled during this clock cycle (including IC to OC fetches) due to back-pressure event=0x87,umask=0x01 00 ic_cache_inval.l2_invalidating_probe cache IC line invalidated due to L2 invalidating probe (external or LS). The number of instruction cache lines invalidated. A non-SMC event is CMC (cross modifying code), either from the other thread of the core or another core event=0x8c,umask=0x02 00 ic_cache_inval.fill_invalidated cache IC line invalidated due to overwriting fill response. The number of instruction cache lines invalidated. A non-SMC event is CMC (cross modifying code), either from the other thread of the core or another core event=0x8c,umask=0x01 00 bp_tlb_rel cache The number of ITLB reload requests event=0x99 00 l2_request_g1.rd_blk_l cache All L2 Cache Requests (Breakdown 1 - Common). Data cache reads (including hardware and software prefetch) event=0x60,umask=0x80 00 l2_request_g1.rd_blk_x cache All L2 Cache Requests (Breakdown 1 - Common). Data cache stores event=0x60,umask=0x40 00 l2_request_g1.ls_rd_blk_c_s cache All L2 Cache Requests (Breakdown 1 - Common). Data cache shared reads event=0x60,umask=0x20 00 l2_request_g1.cacheable_ic_read cache All L2 Cache Requests (Breakdown 1 - Common). Instruction cache reads event=0x60,umask=0x10 00 l2_request_g1.change_to_x cache All L2 Cache Requests (Breakdown 1 - Common). Data cache state change requests. Request change to writable, check L2 for current state event=0x60,umask=0x08 00 l2_request_g1.prefetch_l2_cmd cache All L2 Cache Requests (Breakdown 1 - Common). PrefetchL2Cmd event=0x60,umask=0x04 00 l2_request_g1.l2_hw_pf cache All L2 Cache Requests (Breakdown 1 - Common). L2 Prefetcher. All prefetches accepted by L2 pipeline, hit or miss. Types of PF and L2 hit/miss broken out in a separate perfmon event event=0x60,umask=0x02 00 l2_request_g1.group2 cache Miscellaneous events covered in more detail by l2_request_g2 (PMCx061) event=0x60,umask=0x01 00 l2_request_g1.all_no_prefetch cache event=0x60,umask=0xf9 00 l2_request_g2.group1 cache Miscellaneous events covered in more detail by l2_request_g1 (PMCx060) event=0x61,umask=0x80 00 l2_request_g2.ls_rd_sized cache All L2 Cache Requests (Breakdown 2 - Rare). Data cache read sized event=0x61,umask=0x40 00 l2_request_g2.ls_rd_sized_nc cache All L2 Cache Requests (Breakdown 2 - Rare). Data cache read sized non-cacheable event=0x61,umask=0x20 00 l2_request_g2.ic_rd_sized cache All L2 Cache Requests (Breakdown 2 - Rare). Instruction cache read sized event=0x61,umask=0x10 00 l2_request_g2.ic_rd_sized_nc cache All L2 Cache Requests (Breakdown 2 - Rare). Instruction cache read sized non-cacheable event=0x61,umask=0x08 00 l2_request_g2.smc_inval cache All L2 Cache Requests (Breakdown 2 - Rare). Self-modifying code invalidates event=0x61,umask=0x04 00 l2_request_g2.bus_locks_originator cache All L2 Cache Requests (Breakdown 2 - Rare). Bus locks event=0x61,umask=0x02 00 l2_request_g2.bus_locks_responses cache All L2 Cache Requests (Breakdown 2 - Rare). Bus lock response event=0x61,umask=0x01 00 l2_latency.l2_cycles_waiting_on_fills cache Total cycles spent waiting for L2 fills to complete from L3 or memory, divided by four. Event counts are for both threads. To calculate average latency, the number of fills from both threads must be used event=0x62,umask=0x01 00 l2_wcb_req.wcb_write cache LS to L2 WCB write requests. LS (Load/Store unit) to L2 WCB (Write Combining Buffer) write requests event=0x63,umask=0x40 00 l2_wcb_req.wcb_close cache LS to L2 WCB close requests. LS (Load/Store unit) to L2 WCB (Write Combining Buffer) close requests event=0x63,umask=0x20 00 l2_wcb_req.zero_byte_store cache LS to L2 WCB zero byte store requests. LS (Load/Store unit) to L2 WCB (Write Combining Buffer) zero byte store requests event=0x63,umask=0x04 00 l2_wcb_req.cl_zero cache LS to L2 WCB cache line zeroing requests. LS (Load/Store unit) to L2 WCB (Write Combining Buffer) cache line zeroing requests event=0x63,umask=0x01 00 l2_cache_req_stat.ls_rd_blk_cs cache Core to L2 cacheable request access status (not including L2 Prefetch). Data cache shared read hit in L2 event=0x64,umask=0x80 00 l2_cache_req_stat.ls_rd_blk_l_hit_x cache Core to L2 cacheable request access status (not including L2 Prefetch). Data cache read hit in L2 event=0x64,umask=0x40 00 l2_cache_req_stat.ls_rd_blk_l_hit_s cache Core to L2 cacheable request access status (not including L2 Prefetch). Data cache read hit on shared line in L2 event=0x64,umask=0x20 00 l2_cache_req_stat.ls_rd_blk_x cache Core to L2 cacheable request access status (not including L2 Prefetch). Data cache store or state change hit in L2 event=0x64,umask=0x10 00 l2_cache_req_stat.ls_rd_blk_c cache Core to L2 cacheable request access status (not including L2 Prefetch). Data cache request miss in L2 (all types) event=0x64,umask=0x08 00 l2_cache_req_stat.ic_fill_hit_x cache Core to L2 cacheable request access status (not including L2 Prefetch). Instruction cache hit modifiable line in L2 event=0x64,umask=0x04 00 l2_cache_req_stat.ic_fill_hit_s cache Core to L2 cacheable request access status (not including L2 Prefetch). Instruction cache hit clean line in L2 event=0x64,umask=0x02 00 l2_cache_req_stat.ic_fill_miss cache Core to L2 cacheable request access status (not including L2 Prefetch). Instruction cache request miss in L2 event=0x64,umask=0x01 00 l2_cache_req_stat.ic_access_in_l2 cache Core to L2 cacheable request access status (not including L2 Prefetch). Instruction cache requests in L2 event=0x64,umask=0x07 00 l2_cache_req_stat.ic_dc_miss_in_l2 cache Core to L2 cacheable request access status (not including L2 Prefetch). Instruction cache request miss in L2 and Data cache request miss in L2 (all types) event=0x64,umask=0x09 00 l2_cache_req_stat.ic_dc_hit_in_l2 cache Core to L2 cacheable request access status (not including L2 Prefetch). Instruction cache request hit in L2 and Data cache request hit in L2 (all types) event=0x64,umask=0xf6 00 l2_fill_pending.l2_fill_busy cache Cycles with fill pending from L2. Total cycles spent with one or more fill requests in flight from L2 event=0x6d,umask=0x01 00 l2_pf_hit_l2 cache L2 prefetch hit in L2. Use l2_cache_hits_from_l2_hwpf instead event=0x70,umask=0xff 00 l2_pf_miss_l2_hit_l3 cache L2 prefetcher hits in L3. Counts all L2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit the L3 event=0x71,umask=0xff 00 l2_pf_miss_l2_l3 cache L2 prefetcher misses in L3. All L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches event=0x72,umask=0xff 00 amd_l3 l3_request_g1.caching_l3_cache_accesses cache Caching: L3 cache accesses event=0x1,umask=0x80 00 l3_lookup_state.all_l3_req_typs cache All L3 Request Types event=0x4,umask=0xff 00 l3_comb_clstr_state.other_l3_miss_typs cache Other L3 Miss Request Types event=0x6,umask=0xfe 00 l3_comb_clstr_state.request_miss cache L3 cache misses event=0x6,umask=0x01 00 xi_sys_fill_latency cache L3 Cache Miss Latency. Total cycles for all transactions divided by 16. Ignores SliceMask and ThreadMask event=0x90,umask=0x00 00 xi_ccx_sdp_req1.all_l3_miss_req_typs cache All L3 Miss Request Types. Ignores SliceMask and ThreadMask event=0x9a,umask=0x3f 00 ex_ret_instr core Retired Instructions event=0xc0 00 ex_ret_cops core Retired Uops event=0xc1 00 The number of uOps retired. This includes all processor activity (instructions, exceptions, interrupts, microcode assists, etc.). The number of events logged per cycle can vary from 0 to 4 ex_ret_brn core Retired Branch Instructions event=0xc2 00 The number of branch instructions retired. This includes all types of architectural control flow changes, including exceptions and interrupts ex_ret_brn_misp core Retired Branch Instructions Mispredicted event=0xc3 00 The number of branch instructions retired, of any type, that were not correctly predicted. This includes those for which prediction is not attempted (far control transfers, exceptions and interrupts) ex_ret_brn_tkn core Retired Taken Branch Instructions event=0xc4 00 The number of taken branches that were retired. This includes all types of architectural control flow changes, including exceptions and interrupts ex_ret_brn_tkn_misp core Retired Taken Branch Instructions Mispredicted event=0xc5 00 The number of retired taken branch instructions that were mispredicted ex_ret_brn_far core Retired Far Control Transfers event=0xc6 00 The number of far control transfers retired including far call/jump/return, IRET, SYSCALL and SYSRET, plus exceptions and interrupts. Far control transfers are not subject to branch prediction ex_ret_brn_resync core Retired Branch Resyncs event=0xc7 00 The number of resync branches. These reflect pipeline restarts due to certain microcode assists and events such as writes to the active instruction stream, among other things. Each occurrence reflects a restart penalty similar to a branch mispredict. This is relatively rare ex_ret_near_ret core Retired Near Returns event=0xc8 00 The number of near return instructions (RET or RET Iw) retired ex_ret_near_ret_mispred core Retired Near Returns Mispredicted event=0xc9 00 The number of near returns retired that were not correctly predicted by the return address predictor. Each such mispredict incurs the same penalty as a mispredicted conditional branch instruction ex_ret_brn_ind_misp core Retired Indirect Branch Instructions Mispredicted event=0xca 00 ex_ret_mmx_fp_instr.sse_instr core SSE instructions (SSE, SSE2, SSE3, SSSE3, SSE4A, SSE41, SSE42, AVX) event=0xcb,umask=0x04 00 The number of MMX, SSE or x87 instructions retired. The UnitMask allows the selection of the individual classes of instructions as given in the table. Each increment represents one complete instruction. Since this event includes non-numeric instructions it is not suitable for measuring MFLOPS. SSE instructions (SSE, SSE2, SSE3, SSSE3, SSE4A, SSE41, SSE42, AVX) ex_ret_mmx_fp_instr.mmx_instr core MMX instructions event=0xcb,umask=0x02 00 The number of MMX, SSE or x87 instructions retired. The UnitMask allows the selection of the individual classes of instructions as given in the table. Each increment represents one complete instruction. Since this event includes non-numeric instructions it is not suitable for measuring MFLOPS. MMX instructions ex_ret_mmx_fp_instr.x87_instr core x87 instructions event=0xcb,umask=0x01 00 The number of MMX, SSE or x87 instructions retired. The UnitMask allows the selection of the individual classes of instructions as given in the table. Each increment represents one complete instruction. Since this event includes non-numeric instructions it is not suitable for measuring MFLOPS. x87 instructions ex_ret_cond core Retired Conditional Branch Instructions event=0xd1 00 ex_div_busy core Div Cycles Busy count event=0xd3 00 ex_div_count core Div Op Count event=0xd4 00 ex_tagged_ibs_ops.ibs_count_rollover core Tagged IBS Ops. Number of times an op could not be tagged by IBS because of a previous tagged op that has not retired event=0x1cf,umask=0x04 00 ex_tagged_ibs_ops.ibs_tagged_ops_ret core Tagged IBS Ops. Number of Ops tagged by IBS that retired event=0x1cf,umask=0x02 00 ex_tagged_ibs_ops.ibs_tagged_ops core Tagged IBS Ops. Number of Ops tagged by IBS event=0x1cf,umask=0x01 00 ex_ret_fus_brnch_inst core The number of fused retired branch instructions retired per cycle. The number of events logged per cycle can vary from 0 to 3 event=0x1d0 00 amd_df remote_outbound_data_controller_0 data fabric event=0x7c7,umask=0x02 01 Remote Link Controller Outbound Packet Types: Data (32B): Remote Link Controller 0 remote_outbound_data_controller_1 data fabric event=0x807,umask=0x02 01 Remote Link Controller Outbound Packet Types: Data (32B): Remote Link Controller 1 remote_outbound_data_controller_2 data fabric event=0x847,umask=0x02 01 Remote Link Controller Outbound Packet Types: Data (32B): Remote Link Controller 2 remote_outbound_data_controller_3 data fabric event=0x887,umask=0x02 01 Remote Link Controller Outbound Packet Types: Data (32B): Remote Link Controller 3 dram_channel_data_controller_0 data fabric event=0x7,umask=0x38 01 DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0 dram_channel_data_controller_1 data fabric event=0x47,umask=0x38 01 DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0 dram_channel_data_controller_2 data fabric event=0x87,umask=0x38 01 DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0 dram_channel_data_controller_3 data fabric event=0xc7,umask=0x38 01 DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0 dram_channel_data_controller_4 data fabric event=0x107,umask=0x38 01 DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0 dram_channel_data_controller_5 data fabric event=0x147,umask=0x38 01 DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0 dram_channel_data_controller_6 data fabric event=0x187,umask=0x38 01 DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0 dram_channel_data_controller_7 data fabric event=0x1c7,umask=0x38 01 DRAM Channel Controller Request Types: Requests with Data (64B): DRAM Channel Controller 0 fpu_pipe_assignment.dual floating point Total number multi-pipe uOps assigned to all pipes event=0,umask=0xf0 00 The number of operations (uOps) and dual-pipe uOps dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number multi-pipe uOps assigned to all pipes fpu_pipe_assignment.dual3 floating point Total number multi-pipe uOps assigned to pipe 3 event=0,umask=0x80 00 The number of operations (uOps) and dual-pipe uOps dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number multi-pipe uOps assigned to pipe 3 fpu_pipe_assignment.dual2 floating point Total number multi-pipe uOps assigned to pipe 2 event=0,umask=0x40 00 The number of operations (uOps) and dual-pipe uOps dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number multi-pipe uOps assigned to pipe 2 fpu_pipe_assignment.dual1 floating point Total number multi-pipe uOps assigned to pipe 1 event=0,umask=0x20 00 The number of operations (uOps) and dual-pipe uOps dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number multi-pipe uOps assigned to pipe 1 fpu_pipe_assignment.dual0 floating point Total number multi-pipe uOps assigned to pipe 0 event=0,umask=0x10 00 The number of operations (uOps) and dual-pipe uOps dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number multi-pipe uOps assigned to pipe 0 fpu_pipe_assignment.total floating point Total number uOps assigned to all fpu pipes event=0,umask=0x0f 00 The number of operations (uOps) and dual-pipe uOps dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to all pipes fpu_pipe_assignment.total3 floating point Total number of fp uOps on pipe 3 event=0,umask=0x08 00 The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one-cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to pipe 3 fpu_pipe_assignment.total2 floating point Total number of fp uOps on pipe 2 event=0,umask=0x04 00 The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to pipe 2 fpu_pipe_assignment.total1 floating point Total number of fp uOps on pipe 1 event=0,umask=0x02 00 The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to pipe 1 fpu_pipe_assignment.total0 floating point Total number of fp uOps on pipe 0 event=0,umask=0x01 00 The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to pipe 0 fp_sched_empty floating point This is a speculative event. The number of cycles in which the FPU scheduler is empty. Note that some Ops like FP loads bypass the scheduler event=0x1 00 fp_retx87_fp_ops.all floating point All Ops event=0x2,umask=0x07 00 The number of x87 floating-point Ops that have retired. The number of events logged per cycle can vary from 0 to 8 fp_retx87_fp_ops.div_sqr_r_ops floating point Divide and square root Ops event=0x2,umask=0x04 00 The number of x87 floating-point Ops that have retired. The number of events logged per cycle can vary from 0 to 8. Divide and square root Ops fp_retx87_fp_ops.mul_ops floating point Multiply Ops event=0x2,umask=0x02 00 The number of x87 floating-point Ops that have retired. The number of events logged per cycle can vary from 0 to 8. Multiply Ops fp_retx87_fp_ops.add_sub_ops floating point Add/subtract Ops event=0x2,umask=0x01 00 The number of x87 floating-point Ops that have retired. The number of events logged per cycle can vary from 0 to 8. Add/subtract Ops fp_ret_sse_avx_ops.all floating point All FLOPS event=0x3,umask=0xff 00 This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15 fp_ret_sse_avx_ops.dp_mult_add_flops floating point Double precision multiply-add FLOPS. Multiply-add counts as 2 FLOPS event=0x3,umask=0x80 00 This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Double precision multiply-add FLOPS. Multiply-add counts as 2 FLOPS fp_ret_sse_avx_ops.dp_div_flops floating point Double precision divide/square root FLOPS event=0x3,umask=0x40 00 This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Double precision divide/square root FLOPS fp_ret_sse_avx_ops.dp_mult_flops floating point Double precision multiply FLOPS event=0x3,umask=0x20 00 This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Double precision multiply FLOPS fp_ret_sse_avx_ops.dp_add_sub_flops floating point Double precision add/subtract FLOPS event=0x3,umask=0x10 00 This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Double precision add/subtract FLOPS fp_ret_sse_avx_ops.sp_mult_add_flops floating point Single precision multiply-add FLOPS. Multiply-add counts as 2 FLOPS event=0x3,umask=0x08 00 This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Single precision multiply-add FLOPS. Multiply-add counts as 2 FLOPS fp_ret_sse_avx_ops.sp_div_flops floating point Single-precision divide/square root FLOPS event=0x3,umask=0x04 00 This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Single-precision divide/square root FLOPS fp_ret_sse_avx_ops.sp_mult_flops floating point Single-precision multiply FLOPS event=0x3,umask=0x02 00 This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Single-precision multiply FLOPS fp_ret_sse_avx_ops.sp_add_sub_flops floating point Single-precision add/subtract FLOPS event=0x3,umask=0x01 00 This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15. Single-precision add/subtract FLOPS fp_num_mov_elim_scal_op.optimized floating point Number of Scalar Ops optimized event=0x4,umask=0x08 00 This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemes. Number of Scalar Ops optimized fp_num_mov_elim_scal_op.opt_potential floating point Number of Ops that are candidates for optimization (have Z-bit either set or pass) event=0x4,umask=0x04 00 This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemes. Number of Ops that are candidates for optimization (have Z-bit either set or pass) fp_num_mov_elim_scal_op.sse_mov_ops_elim floating point Number of SSE Move Ops eliminated event=0x4,umask=0x02 00 This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemes. Number of SSE Move Ops eliminated fp_num_mov_elim_scal_op.sse_mov_ops floating point Number of SSE Move Ops event=0x4,umask=0x01 00 This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemes. Number of SSE Move Ops fp_retired_ser_ops.x87_ctrl_ret floating point x87 control word mispredict traps due to mispredictions in RC or PC, or changes in mask bits event=0x5,umask=0x08 00 The number of serializing Ops retired. x87 control word mispredict traps due to mispredictions in RC or PC, or changes in mask bits fp_retired_ser_ops.x87_bot_ret floating point x87 bottom-executing uOps retired event=0x5,umask=0x04 00 The number of serializing Ops retired. x87 bottom-executing uOps retired fp_retired_ser_ops.sse_ctrl_ret floating point SSE control word mispredict traps due to mispredictions in RC, FTZ or DAZ, or changes in mask bits event=0x5,umask=0x02 00 The number of serializing Ops retired. SSE control word mispredict traps due to mispredictions in RC, FTZ or DAZ, or changes in mask bits fp_retired_ser_ops.sse_bot_ret floating point SSE bottom-executing uOps retired event=0x5,umask=0x01 00 The number of serializing Ops retired. SSE bottom-executing uOps retired ls_locks.bus_lock memory Bus lock when a locked operations crosses a cache boundary or is done on an uncacheable memory type event=0x25,umask=0x01 00 ls_dispatch.ld_st_dispatch memory Counts the number of operations dispatched to the LS unit. Unit Masks ADDed. Load-op-Stores event=0x29,umask=0x04 00 ls_dispatch.store_dispatch memory Counts the number of stores dispatched to the LS unit. Unit Masks ADDed event=0x29,umask=0x02 00 ls_dispatch.ld_dispatch memory Counts the number of loads dispatched to the LS unit. Unit Masks ADDed event=0x29,umask=0x01 00 ls_stlf memory Number of STLF hits event=0x35 00 ls_dc_accesses memory The number of accesses to the data cache for load and store references. This may include certain microcode scratchpad accesses, although these are generally rare. Each increment represents an eight-byte access, although the instruction may only be accessing a portion of that. This event is a speculative event event=0x40 00 ls_mab_alloc.dc_prefetcher memory LS MAB allocates by type - DC prefetcher event=0x41,umask=0x08 00 ls_mab_alloc.stores memory LS MAB allocates by type - stores event=0x41,umask=0x02 00 ls_mab_alloc.loads memory LS MAB allocates by type - loads event=0x41,umask=0x01 00 ls_l1_d_tlb_miss.all memory L1 DTLB Miss or Reload off all sizes event=0x45,umask=0xff 00 ls_l1_d_tlb_miss.tlb_reload_1g_l2_miss memory L1 DTLB Miss of a page of 1G size event=0x45,umask=0x80 00 ls_l1_d_tlb_miss.tlb_reload_2m_l2_miss memory L1 DTLB Miss of a page of 2M size event=0x45,umask=0x40 00 ls_l1_d_tlb_miss.tlb_reload_32k_l2_miss memory L1 DTLB Miss of a page of 32K size event=0x45,umask=0x20 00 ls_l1_d_tlb_miss.tlb_reload_4k_l2_miss memory L1 DTLB Miss of a page of 4K size event=0x45,umask=0x10 00 ls_l1_d_tlb_miss.tlb_reload_1g_l2_hit memory L1 DTLB Reload of a page of 1G size event=0x45,umask=0x08 00 ls_l1_d_tlb_miss.tlb_reload_2m_l2_hit memory L1 DTLB Reload of a page of 2M size event=0x45,umask=0x04 00 ls_l1_d_tlb_miss.tlb_reload_32k_l2_hit memory L1 DTLB Reload of a page of 32K size event=0x45,umask=0x02 00 ls_l1_d_tlb_miss.tlb_reload_4k_l2_hit memory L1 DTLB Reload of a page of 4K size event=0x45,umask=0x01 00 ls_tablewalker.iside memory Total Page Table Walks on I-side event=0x46,umask=0x0c 00 ls_tablewalker.ic_type1 memory Total Page Table Walks IC Type 1 event=0x46,umask=0x08 00 ls_tablewalker.ic_type0 memory Total Page Table Walks IC Type 0 event=0x46,umask=0x04 00 ls_tablewalker.dside memory Total Page Table Walks on D-side event=0x46,umask=0x03 00 ls_tablewalker.dc_type1 memory Total Page Table Walks DC Type 1 event=0x46,umask=0x02 00 ls_tablewalker.dc_type0 memory Total Page Table Walks DC Type 0 event=0x46,umask=0x01 00 ls_misal_accesses memory Misaligned loads event=0x47 00 ls_pref_instr_disp.prefetch_nta memory Software Prefetch Instructions (PREFETCHNTA instruction) Dispatched event=0x4b,umask=0x04 00 ls_pref_instr_disp.store_prefetch_w memory Software Prefetch Instructions (3DNow PREFETCHW instruction) Dispatched event=0x4b,umask=0x02 00 ls_pref_instr_disp.load_prefetch_w memory Software Prefetch Instructions Dispatched. Prefetch, Prefetch_T0_T1_T2 event=0x4b,umask=0x01 00 ls_inef_sw_pref.mab_mch_cnt memory The number of software prefetches that did not fetch data outside of the processor core. Software PREFETCH instruction saw a match on an already-allocated miss request buffer event=0x52,umask=0x02 00 ls_inef_sw_pref.data_pipe_sw_pf_dc_hit memory The number of software prefetches that did not fetch data outside of the processor core. Software PREFETCH instruction saw a DC hit event=0x52,umask=0x01 00 ls_not_halted_cyc memory Cycles not in Halt event=0x76 00 ic_oc_mode_switch.oc_ic_mode_switch other OC Mode Switch. OC to IC mode switch event=0x28a,umask=0x02 00 ic_oc_mode_switch.ic_oc_mode_switch other OC Mode Switch. IC to OC mode switch event=0x28a,umask=0x01 00 de_dis_dispatch_token_stalls0.retire_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. RETIRE Tokens unavailable event=0xaf,umask=0x40 00 de_dis_dispatch_token_stalls0.agsq_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. AGSQ Tokens unavailable event=0xaf,umask=0x20 00 de_dis_dispatch_token_stalls0.alu_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. ALU tokens total unavailable event=0xaf,umask=0x10 00 de_dis_dispatch_token_stalls0.alsq3_0_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. ALSQ 3_0 Tokens unavailable event=0xaf,umask=0x08 00 de_dis_dispatch_token_stalls0.alsq3_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. ALSQ 3 Tokens unavailable event=0xaf,umask=0x04 00 de_dis_dispatch_token_stalls0.alsq2_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. ALSQ 2 Tokens unavailable event=0xaf,umask=0x02 00 de_dis_dispatch_token_stalls0.alsq1_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. ALSQ 1 Tokens unavailable event=0xaf,umask=0x01 00 all_dc_accesses recommended All L1 Data Cache Accesses event=0x29,umask=0x07 00 l2_cache_accesses_from_ic_misses recommended L2 Cache Accesses from L1 Instruction Cache Misses (including prefetch) event=0x60,umask=0x10 00 l2_cache_accesses_from_dc_misses recommended L2 Cache Accesses from L1 Data Cache Misses (including prefetch) event=0x60,umask=0xc8 00 l2_cache_misses_from_ic_miss recommended L2 Cache Misses from L1 Instruction Cache Misses event=0x64,umask=0x01 00 l2_cache_misses_from_dc_misses recommended L2 Cache Misses from L1 Data Cache Misses event=0x64,umask=0x08 00 l2_cache_hits_from_ic_misses recommended L2 Cache Hits from L1 Instruction Cache Misses event=0x64,umask=0x06 00 l2_cache_hits_from_dc_misses recommended L2 Cache Hits from L1 Data Cache Misses event=0x64,umask=0x70 00 l2_cache_hits_from_l2_hwpf recommended L2 Cache Hits from L2 HWPF event=0x70,umask=0xff 00 l3_accesses recommended L3 Accesses event=0x4,umask=0xff 00 l3_misses recommended L3 Misses (includes Chg2X) event=0x4,umask=0x01 00 l2_itlb_misses recommended L2 ITLB Misses & Instruction page walks event=0x85,umask=0x07 00 l1_dtlb_misses recommended L1 DTLB Misses event=0x45,umask=0xff 00 l2_dtlb_misses recommended L2 DTLB Misses & Data page walks event=0x45,umask=0xf0 00 all_tlbs_flushed recommended All TLBs Flushed event=0x78,umask=0xdf 00 uops_dispatched recommended Micro-ops Dispatched event=0xaa,umask=0x03 00 sse_avx_stalls recommended Mixed SSE/AVX Stalls event=0xe,umask=0x0e 00 uops_retired recommended Micro-ops Retired event=0xc1 00 bp_l1_btb_correct branch L1 Branch Prediction Overrides Existing Prediction (speculative) event=0x8a 00 bp_l2_btb_correct branch L2 Branch Prediction Overrides Existing Prediction (speculative) event=0x8b 00 bp_l1_tlb_fetch_hit branch The number of instruction fetches that hit in the L1 ITLB event=0x94,umask=0xff 00 bp_l1_tlb_fetch_hit.if1g branch The number of instruction fetches that hit in the L1 ITLB. Instruction fetches to a 1GB page event=0x94,umask=0x04 00 bp_l1_tlb_fetch_hit.if2m branch The number of instruction fetches that hit in the L1 ITLB. Instruction fetches to a 2MB page event=0x94,umask=0x02 00 bp_l1_tlb_fetch_hit.if4k branch The number of instruction fetches that hit in the L1 ITLB. Instruction fetches to a 4KB page event=0x94,umask=0x01 00 bp_tlb_rel branch The number of ITLB reload requests event=0x99 00 bp_l1_tlb_miss_l2_tlb_miss cache The number of instruction fetches that miss in both the L1 and L2 TLBs event=0x85,umask=0xff 00 bp_l1_tlb_miss_l2_tlb_miss.if1g cache The number of instruction fetches that miss in both the L1 and L2 TLBs. Instruction fetches to a 1GB page event=0x85,umask=0x04 00 bp_l1_tlb_miss_l2_tlb_miss.if2m cache The number of instruction fetches that miss in both the L1 and L2 TLBs. Instruction fetches to a 2MB page event=0x85,umask=0x02 00 bp_l1_tlb_miss_l2_tlb_miss.if4k cache The number of instruction fetches that miss in both the L1 and L2 TLBs. Instruction fetches to a 4KB page event=0x85,umask=0x01 00 ic_oc_mode_switch.oc_ic_mode_switch cache OC Mode Switch. OC to IC mode switch event=0x28a,umask=0x02 00 ic_oc_mode_switch.ic_oc_mode_switch cache OC Mode Switch. IC to OC mode switch event=0x28a,umask=0x01 00 ex_ret_cops core Retired Uops event=0xc1 00 The number of micro-ops retired. This count includes all processor activity (instructions, exceptions, interrupts, microcode assists, etc.). The number of events logged per cycle can vary from 0 to 8 ex_ret_cond_misp core Retired Conditional Branch Instructions Mispredicted event=0xd2 00 ex_ret_fus_brnch_inst core Retired Fused Instructions. The number of fuse-branch instructions retired per cycle. The number of events logged per cycle can vary from 0-8 event=0x1d0 00 fpu_pipe_assignment.total floating point Total number of fp uOps event=0,umask=0x0f 00 Total number of fp uOps. The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS fpu_pipe_assignment.total3 floating point Total number uOps assigned to pipe 3 event=0,umask=0x08 00 The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one-cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to pipe 3 fpu_pipe_assignment.total2 floating point Total number uOps assigned to pipe 2 event=0,umask=0x04 00 The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to pipe 2 fpu_pipe_assignment.total1 floating point Total number uOps assigned to pipe 1 event=0,umask=0x02 00 The number of operations (uOps) dispatched to each of the 4 FPU execution pipelines. This event reflects how busy the FPU pipelines are and may be used for workload characterization. This includes all operations performed by x87, MMX, and SSE instructions, including moves. Each increment represents a one- cycle dispatch event. This event is a speculative event. Since this event includes non-numeric operations it is not suitable for measuring MFLOPS. Total number uOps assigned to pipe 1 fp_ret_sse_avx_ops.all floating point All FLOPS. This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15 event=0x3,umask=0xff 00 fp_ret_sse_avx_ops.mac_flops floating point Multiply-add FLOPS. Multiply-add counts as 2 FLOPS. This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15 event=0x3,umask=0x08 00 fp_ret_sse_avx_ops.div_flops floating point Divide/square root FLOPS. This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15 event=0x3,umask=0x04 00 fp_ret_sse_avx_ops.mult_flops floating point Multiply FLOPS. This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15 event=0x3,umask=0x02 00 fp_ret_sse_avx_ops.add_sub_flops floating point Add/subtract FLOPS. This is a retire-based event. The number of retired SSE/AVX FLOPS. The number of events logged per cycle can vary from 0 to 64. This event can count above 15 event=0x3,umask=0x01 00 fp_num_mov_elim_scal_op.optimized floating point Number of Scalar Ops optimized. This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemes event=0x4,umask=0x08 00 fp_num_mov_elim_scal_op.opt_potential floating point Number of Ops that are candidates for optimization (have Z-bit either set or pass). This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemes event=0x4,umask=0x04 00 fp_num_mov_elim_scal_op.sse_mov_ops_elim floating point Number of SSE Move Ops eliminated. This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemes event=0x4,umask=0x02 00 fp_num_mov_elim_scal_op.sse_mov_ops floating point Number of SSE Move Ops. This is a dispatch based speculative event, and is useful for measuring the effectiveness of the Move elimination and Scalar code optimization schemes event=0x4,umask=0x01 00 fp_retired_ser_ops.sse_bot_ret floating point SSE bottom-executing uOps retired. The number of serializing Ops retired event=0x5,umask=0x08 00 fp_retired_ser_ops.sse_ctrl_ret floating point The number of serializing Ops retired. SSE control word mispredict traps due to mispredictions in RC, FTZ or DAZ, or changes in mask bits event=0x5,umask=0x04 00 fp_retired_ser_ops.x87_bot_ret floating point x87 bottom-executing uOps retired. The number of serializing Ops retired event=0x5,umask=0x02 00 fp_retired_ser_ops.x87_ctrl_ret floating point x87 control word mispredict traps due to mispredictions in RC or PC, or changes in mask bits. The number of serializing Ops retired event=0x5,umask=0x01 00 fp_disp_faults.ymm_spill_fault floating point Floating Point Dispatch Faults. YMM spill fault event=0xe,umask=0x08 00 fp_disp_faults.ymm_fill_fault floating point Floating Point Dispatch Faults. YMM fill fault event=0xe,umask=0x04 00 fp_disp_faults.xmm_fill_fault floating point Floating Point Dispatch Faults. XMM fill fault event=0xe,umask=0x02 00 fp_disp_faults.x87_fill_fault floating point Floating Point Dispatch Faults. x87 fill fault event=0xe,umask=0x01 00 ls_bad_status2.stli_other memory Non-forwardable conflict; used to reduce STLI's via software. All reasons. Store To Load Interlock (STLI) are loads that were unable to complete because of a possible match with an older store, and the older store could not do STLF for some reason event=0x24,umask=0x02 00 Store-to-load conflicts: A load was unable to complete due to a non-forwardable conflict with an older store. Most commonly, a load's address range partially but not completely overlaps with an uncompleted older store. Software can avoid this problem by using same-size and same-alignment loads and stores when accessing the same data. Vector/SIMD code is particularly susceptible to this problem; software should construct wide vector stores by manipulating vector elements in registers using shuffle/blend/swap instructions prior to storing to memory, instead of using narrow element-by-element stores ls_locks.spec_lock_hi_spec memory Retired lock instructions. High speculative cacheable lock speculation succeeded event=0x25,umask=0x08 00 ls_locks.spec_lock_lo_spec memory Retired lock instructions. Low speculative cacheable lock speculation succeeded event=0x25,umask=0x04 00 ls_locks.non_spec_lock memory Retired lock instructions. Non-speculative lock succeeded event=0x25,umask=0x02 00 ls_locks.bus_lock memory Retired lock instructions. Bus lock when a locked operations crosses a cache boundary or is done on an uncacheable memory type. Comparable to legacy bus lock event=0x25,umask=0x01 00 ls_ret_cl_flush memory Number of retired CLFLUSH instructions event=0x26 00 ls_ret_cpuid memory Number of retired CPUID instructions event=0x27 00 ls_dispatch.ld_st_dispatch memory Dispatch of a single op that performs a load from and store to the same memory address. Number of single ops that do load/store to an address event=0x29,umask=0x04 00 ls_dispatch.store_dispatch memory Number of stores dispatched. Counts the number of operations dispatched to the LS unit. Unit Masks ADDed event=0x29,umask=0x02 00 ls_dispatch.ld_dispatch memory Number of loads dispatched. Counts the number of operations dispatched to the LS unit. Unit Masks ADDed event=0x29,umask=0x01 00 ls_smi_rx memory Number of SMIs received event=0x2b 00 ls_int_taken memory Number of interrupts taken event=0x2c 00 ls_rdtsc memory Number of reads of the TSC (RDTSC instructions). The count is speculative event=0x2d 00 ls_st_commit_cancel2.st_commit_cancel_wcb_full memory A non-cacheable store and the non-cacheable commit buffer is full event=0x37 00 ls_dc_accesses memory Number of accesses to the dcache for load/store references event=0x40 00 The number of accesses to the data cache for load and store references. This may include certain microcode scratchpad accesses, although these are generally rare. Each increment represents an eight-byte access, although the instruction may only be accessing a portion of that. This event is a speculative event ls_mab_alloc.dc_prefetcher memory LS MAB Allocates by Type. DC prefetcher event=0x41,umask=0x08 00 ls_mab_alloc.stores memory LS MAB Allocates by Type. Stores event=0x41,umask=0x02 00 ls_mab_alloc.loads memory LS MAB Allocates by Type. Loads event=0x41,umask=0x01 00 ls_refills_from_sys.ls_mabresp_rmt_dram memory Demand Data Cache Fills by Data Source. DRAM or IO from different die event=0x43,umask=0x40 00 ls_refills_from_sys.ls_mabresp_rmt_cache memory Demand Data Cache Fills by Data Source. Hit in cache; Remote CCX and the address's Home Node is on a different die event=0x43,umask=0x10 00 ls_refills_from_sys.ls_mabresp_lcl_dram memory Demand Data Cache Fills by Data Source. DRAM or IO from this thread's die event=0x43,umask=0x08 00 ls_refills_from_sys.ls_mabresp_lcl_cache memory Demand Data Cache Fills by Data Source. Hit in cache; local CCX (not Local L2), or Remote CCX and the address's Home Node is on this thread's die event=0x43,umask=0x02 00 ls_refills_from_sys.ls_mabresp_lcl_l2 memory Demand Data Cache Fills by Data Source. Local L2 hit event=0x43,umask=0x01 00 ls_l1_d_tlb_miss.all memory All L1 DTLB Misses or Reloads event=0x45,umask=0xff 00 ls_l1_d_tlb_miss.tlb_reload_1g_l2_miss memory L1 DTLB Miss. DTLB reload to a 1G page that miss in the L2 TLB event=0x45,umask=0x80 00 ls_l1_d_tlb_miss.tlb_reload_2m_l2_miss memory L1 DTLB Miss. DTLB reload to a 2M page that miss in the L2 TLB event=0x45,umask=0x40 00 ls_l1_d_tlb_miss.tlb_reload_coalesced_page_miss memory L1 DTLB Miss. DTLB reload coalesced page miss event=0x45,umask=0x20 00 ls_l1_d_tlb_miss.tlb_reload_4k_l2_miss memory L1 DTLB Miss. DTLB reload to a 4K page that miss the L2 TLB event=0x45,umask=0x10 00 ls_l1_d_tlb_miss.tlb_reload_1g_l2_hit memory L1 DTLB Miss. DTLB reload to a 1G page that hit in the L2 TLB event=0x45,umask=0x08 00 ls_l1_d_tlb_miss.tlb_reload_2m_l2_hit memory L1 DTLB Miss. DTLB reload to a 2M page that hit in the L2 TLB event=0x45,umask=0x04 00 ls_l1_d_tlb_miss.tlb_reload_coalesced_page_hit memory L1 DTLB Miss. DTLB reload hit a coalesced page event=0x45,umask=0x02 00 ls_l1_d_tlb_miss.tlb_reload_4k_l2_hit memory L1 DTLB Miss. DTLB reload to a 4K page that hit in the L2 TLB event=0x45,umask=0x01 00 ls_pref_instr_disp memory Software Prefetch Instructions Dispatched (Speculative) event=0x4b,umask=0xff 00 ls_pref_instr_disp.prefetch_nta memory Software Prefetch Instructions Dispatched (Speculative). PrefetchNTA instruction. See docAPM3 PREFETCHlevel event=0x4b,umask=0x04 00 ls_pref_instr_disp.prefetch_w memory Software Prefetch Instructions Dispatched (Speculative). See docAPM3 PREFETCHW event=0x4b,umask=0x02 00 ls_pref_instr_disp.prefetch memory Software Prefetch Instructions Dispatched (Speculative). Prefetch_T0_T1_T2. PrefetchT0, T1 and T2 instructions. See docAPM3 PREFETCHlevel event=0x4b,umask=0x01 00 ls_sw_pf_dc_fill.ls_mabresp_rmt_dram memory Software Prefetch Data Cache Fills by Data Source. From DRAM (home node remote) event=0x59,umask=0x40 00 ls_sw_pf_dc_fill.ls_mabresp_rmt_cache memory Software Prefetch Data Cache Fills by Data Source. From another cache (home node remote) event=0x59,umask=0x10 00 ls_sw_pf_dc_fill.ls_mabresp_lcl_dram memory Software Prefetch Data Cache Fills by Data Source. DRAM or IO from this thread's die. From DRAM (home node local) event=0x59,umask=0x08 00 ls_sw_pf_dc_fill.ls_mabresp_lcl_cache memory Software Prefetch Data Cache Fills by Data Source. From another cache (home node local) event=0x59,umask=0x02 00 ls_sw_pf_dc_fill.ls_mabresp_lcl_l2 memory Software Prefetch Data Cache Fills by Data Source. Local L2 hit event=0x59,umask=0x01 00 ls_hw_pf_dc_fill.ls_mabresp_rmt_dram memory Hardware Prefetch Data Cache Fills by Data Source. From DRAM (home node remote) event=0x5a,umask=0x40 00 ls_hw_pf_dc_fill.ls_mabresp_rmt_cache memory Hardware Prefetch Data Cache Fills by Data Source. From another cache (home node remote) event=0x5a,umask=0x10 00 ls_hw_pf_dc_fill.ls_mabresp_lcl_dram memory Hardware Prefetch Data Cache Fills by Data Source. From DRAM (home node local) event=0x5a,umask=0x08 00 ls_hw_pf_dc_fill.ls_mabresp_lcl_cache memory Hardware Prefetch Data Cache Fills by Data Source. From another cache (home node local) event=0x5a,umask=0x02 00 ls_hw_pf_dc_fill.ls_mabresp_lcl_l2 memory Hardware Prefetch Data Cache Fills by Data Source. Local L2 hit event=0x5a,umask=0x01 00 ls_tlb_flush memory All TLB Flushes event=0x78 00 de_dis_uop_queue_empty_di0 other Cycles where the Micro-Op Queue is empty event=0xa9 00 de_dis_uops_from_decoder other Ops dispatched from either the decoders, OpCache or both event=0xaa,umask=0xff 00 de_dis_uops_from_decoder.opcache_dispatched other Count of dispatched Ops from OpCache event=0xaa,umask=0x02 00 de_dis_uops_from_decoder.decoder_dispatched other Count of dispatched Ops from Decoder event=0xaa,umask=0x01 00 de_dis_dispatch_token_stalls1.fp_misc_rsrc_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. FP Miscellaneous resource unavailable. Applies to the recovery of mispredicts with FP ops event=0xae,umask=0x80 00 de_dis_dispatch_token_stalls1.fp_sch_rsrc_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. FP scheduler resource stall. Applies to ops that use the FP scheduler event=0xae,umask=0x40 00 de_dis_dispatch_token_stalls1.fp_reg_file_rsrc_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. Floating point register file resource stall. Applies to all FP ops that have a destination register event=0xae,umask=0x20 00 de_dis_dispatch_token_stalls1.taken_branch_buffer_rsrc_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. Taken branch buffer resource stall event=0xae,umask=0x10 00 de_dis_dispatch_token_stalls1.int_sched_misc_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. Integer Scheduler miscellaneous resource stall event=0xae,umask=0x08 00 de_dis_dispatch_token_stalls1.store_queue_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. Store queue resource stall. Applies to all ops with store semantics event=0xae,umask=0x04 00 de_dis_dispatch_token_stalls1.load_queue_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. Load queue resource stall. Applies to all ops with load semantics event=0xae,umask=0x02 00 de_dis_dispatch_token_stalls1.int_phy_reg_file_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. Integer Physical Register File resource stall. Applies to all ops that have an integer destination register event=0xae,umask=0x01 00 de_dis_dispatch_token_stalls0.sc_agu_dispatch_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. SC AGU dispatch stall event=0xaf,umask=0x40 00 de_dis_dispatch_token_stalls0.retire_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. RETIRE Tokens unavailable event=0xaf,umask=0x20 00 de_dis_dispatch_token_stalls0.agsq_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. AGSQ Tokens unavailable event=0xaf,umask=0x10 00 de_dis_dispatch_token_stalls0.alu_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. ALU tokens total unavailable event=0xaf,umask=0x08 00 de_dis_dispatch_token_stalls0.alsq3_0_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. ALSQ3_0_TokenStall event=0xaf,umask=0x04 00 bp_dyn_ind_pred branch Dynamic Indirect Predictions event=0x8e 00 The number of times a branch used the indirect predictor to make a prediction bp_de_redirect branch Decode Redirects event=0x91 00 The number of times the instruction decoder overrides the predicted target bp_l1_tlb_fetch_hit.if1g branch The number of instruction fetches that hit in the L1 ITLB. L1 Instruction TLB hit (1G page size) event=0x94,umask=0x04 00 bp_l1_tlb_fetch_hit.if2m branch The number of instruction fetches that hit in the L1 ITLB. L1 Instruction TLB hit (2M page size) event=0x94,umask=0x02 00 bp_l1_tlb_fetch_hit.if4k branch The number of instruction fetches that hit in the L1 ITLB. L1 Instrcution TLB hit (4K or 16K page size) event=0x94,umask=0x01 00 l2_cache_req_stat.ls_rd_blk_l_hit_x cache Core to L2 cacheable request access status (not including L2 Prefetch). Data cache read hit in L2. Modifiable event=0x64,umask=0x40 00 l2_cache_req_stat.ls_rd_blk_l_hit_s cache Core to L2 cacheable request access status (not including L2 Prefetch). Data cache read hit non-modifiable line in L2 event=0x64,umask=0x20 00 l2_cache_req_stat.ls_rd_blk_c cache Core to L2 cacheable request access status (not including L2 Prefetch). Data cache request miss in L2 (all types). Use l2_cache_misses_from_dc_misses instead event=0x64,umask=0x08 00 l2_cache_req_stat.ic_fill_hit_s cache Core to L2 cacheable request access status (not including L2 Prefetch). Instruction cache hit non-modifiable line in L2 event=0x64,umask=0x02 00 l2_cache_req_stat.ic_fill_miss cache Core to L2 cacheable request access status (not including L2 Prefetch). Instruction cache request miss in L2. Use l2_cache_misses_from_ic_miss instead event=0x64,umask=0x01 00 l2_pf_miss_l2_l3 cache L2 prefetcher misses in L3. Counts all L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches event=0x72,umask=0xff 00 ic_cache_fill_l2 cache Instruction Cache Refills from L2. The number of 64 byte instruction cache line was fulfilled from the L2 cache event=0x82 00 ic_cache_fill_sys cache Instruction Cache Refills from System. The number of 64 byte instruction cache line fulfilled from system memory or another cache event=0x83 00 bp_l1_tlb_miss_l2_tlb_hit cache L1 ITLB Miss, L2 ITLB Hit. The number of instruction fetches that miss in the L1 ITLB but hit in the L2 ITLB event=0x84 00 bp_l1_tlb_miss_l2_tlb_miss.coalesced_4k cache The number of valid fills into the ITLB originating from the LS Page-Table Walker. Tablewalk requests are issued for L1-ITLB and L2-ITLB misses. Walk for >4K Coalesced page event=0x85,umask=0x08 00 bp_l1_tlb_miss_l2_tlb_miss.if1g cache The number of valid fills into the ITLB originating from the LS Page-Table Walker. Tablewalk requests are issued for L1-ITLB and L2-ITLB misses. Walk for 1G page event=0x85,umask=0x04 00 bp_l1_tlb_miss_l2_tlb_miss.if2m cache The number of valid fills into the ITLB originating from the LS Page-Table Walker. Tablewalk requests are issued for L1-ITLB and L2-ITLB misses. Walk for 2M page event=0x85,umask=0x02 00 bp_l1_tlb_miss_l2_tlb_miss.if4k cache The number of valid fills into the ITLB originating from the LS Page-Table Walker. Tablewalk requests are issued for L1-ITLB and L2-ITLB misses. Walk to 4K page event=0x85,umask=0x01 00 ic_tag_hit_miss.all_instruction_cache_accesses cache All Instruction Cache Accesses. Counts various IC tag related hit and miss events event=0x18e,umask=0x1f 00 ic_tag_hit_miss.instruction_cache_miss cache Instruction Cache Miss. Counts various IC tag related hit and miss events event=0x18e,umask=0x18 00 ic_tag_hit_miss.instruction_cache_hit cache Instruction Cache Hit. Counts various IC tag related hit and miss events event=0x18e,umask=0x07 00 op_cache_hit_miss.all_op_cache_accesses cache All Op Cache accesses. Counts Op Cache micro-tag hit/miss events event=0x28f,umask=0x07 00 op_cache_hit_miss.op_cache_miss cache Op Cache Miss. Counts Op Cache micro-tag hit/miss events event=0x28f,umask=0x04 00 op_cache_hit_miss.op_cache_hit cache Op Cache Hit. Counts Op Cache micro-tag hit/miss events event=0x28f,umask=0x03 00 l3_lookup_state.all_l3_req_typs cache All L3 Request Types. All L3 cache Requests event=0x4,umask=0xff 00 xi_sys_fill_latency cache L3 Cache Miss Latency. Total cycles for all transactions divided by 16. Ignores SliceMask and ThreadMask event=0x90 00 xi_ccx_sdp_req1 cache L3 Misses by Request Type. Ignores SliceID, EnAllSlices, CoreID, EnAllCores and ThreadMask. Requires unit mask 0xFF to engage event for counting event=0x9a,umask=0xff 00 ex_ret_ops core Retired Ops. Use macro_ops_retired instead event=0xc1 00 The number of macro-ops retired ex_ret_brn_misp core Retired Branch Instructions Mispredicted event=0xc3 00 The number of retired branch instructions, that were mispredicted ex_ret_brn_ind_misp core Retired Indirect Branch Instructions Mispredicted event=0xca 00 The number of indirect branches retired that were not correctly predicted. Each such mispredict incurs the same penalty as a mispredicted conditional branch instruction. Note that only EX mispredicts are counted ex_ret_mmx_fp_instr.sse_instr core SSE instructions (SSE, SSE2, SSE3, SSSE3, SSE4A, SSE41, SSE42, AVX) event=0xcb,umask=0x04 00 The number of MMX, SSE or x87 instructions retired. The UnitMask allows the selection of the individual classes of instructions as given in the table. Each increment represents one complete instruction. Since this event includes non-numeric instructions it is not suitable for measuring MFLOPS ex_ret_ind_brch_instr core Retired Indirect Branch Instructions. The number of indirect branches retired event=0xcc 00 ex_ret_msprd_brnch_instr_dir_msmtch core Retired Mispredicted Branch Instructions due to Direction Mismatch event=0x1c7 00 The number of retired conditional branch instructions that were not correctly predicted because of a branch direction mismatch ex_ret_fused_instr core Counts retired Fused Instructions event=0x1d0 00 fp_ret_sse_avx_ops.mac_flops floating point Multiply-Accumulate FLOPs. Each MAC operation is counted as 2 FLOPS. This is a retire-based event. The number of retired SSE/AVX FLOPs. The number of events logged per cycle can vary from 0 to 64. This event requires the use of the MergeEvent since it can count above 15 events per cycle. See 2.1.17.3 [Large Increment per Cycle Events]. It does not provide a useful count without the use of the MergeEvent event=0x3,umask=0x08 00 fp_ret_sse_avx_ops.div_flops floating point Divide/square root FLOPs. This is a retire-based event. The number of retired SSE/AVX FLOPs. The number of events logged per cycle can vary from 0 to 64. This event requires the use of the MergeEvent since it can count above 15 events per cycle. See 2.1.17.3 [Large Increment per Cycle Events]. It does not provide a useful count without the use of the MergeEvent event=0x3,umask=0x04 00 fp_ret_sse_avx_ops.mult_flops floating point Multiply FLOPs. This is a retire-based event. The number of retired SSE/AVX FLOPs. The number of events logged per cycle can vary from 0 to 64. This event requires the use of the MergeEvent since it can count above 15 events per cycle. See 2.1.17.3 [Large Increment per Cycle Events]. It does not provide a useful count without the use of the MergeEvent event=0x3,umask=0x02 00 fp_ret_sse_avx_ops.add_sub_flops floating point Add/subtract FLOPs. This is a retire-based event. The number of retired SSE/AVX FLOPs. The number of events logged per cycle can vary from 0 to 64. This event requires the use of the MergeEvent since it can count above 15 events per cycle. See 2.1.17.3 [Large Increment per Cycle Events]. It does not provide a useful count without the use of the MergeEvent event=0x3,umask=0x01 00 fp_retired_ser_ops.sse_bot_ret floating point SSE/AVX bottom-executing ops retired. The number of serializing Ops retired event=0x5,umask=0x08 00 fp_retired_ser_ops.sse_ctrl_ret floating point SSE/AVX control word mispredict traps. The number of serializing Ops retired event=0x5,umask=0x04 00 fp_retired_ser_ops.x87_bot_ret floating point x87 bottom-executing ops retired. The number of serializing Ops retired event=0x5,umask=0x02 00 ls_locks.bus_lock memory Retired lock instructions. Comparable to legacy bus lock event=0x25,umask=0x01 00 ls_ret_cl_flush memory The number of retired CLFLUSH instructions. This is a non-speculative event event=0x26 00 ls_ret_cpuid memory The number of CPUID instructions retired event=0x27 00 ls_dispatch.ld_st_dispatch memory Load-op-Store Dispatch. Dispatch of a single op that performs a load from and store to the same memory address. Counts the number of operations dispatched to the LS unit. Unit Masks ADDed event=0x29,umask=0x04 00 ls_dispatch.store_dispatch memory Dispatch of a single op that performs a memory store. Counts the number of operations dispatched to the LS unit. Unit Masks ADDed event=0x29,umask=0x02 00 ls_dispatch.ld_dispatch memory Dispatch of a single op that performs a memory load. Counts the number of operations dispatched to the LS unit. Unit Masks ADDed event=0x29,umask=0x01 00 ls_smi_rx memory Counts the number of SMIs received event=0x2b 00 ls_int_taken memory Counts the number of interrupts taken event=0x2c 00 ls_st_commit_cancel2.st_commit_cancel_wcb_full memory A non-cacheable store and the non-cacheable commit buffer is full event=0x37,umask=0x01 00 ls_mab_alloc.all_allocations memory All Allocations. Counts when a LS pipe allocates a MAB entry event=0x41,umask=0x7f 00 ls_mab_alloc.hardware_prefetcher_allocations memory Hardware Prefetcher Allocations. Counts when a LS pipe allocates a MAB entry event=0x41,umask=0x40 00 ls_mab_alloc.load_store_allocations memory Load Store Allocations. Counts when a LS pipe allocates a MAB entry event=0x41,umask=0x3f 00 ls_dmnd_fills_from_sys.mem_io_remote memory Demand Data Cache Fills by Data Source. From DRAM or IO connected in different Node event=0x43,umask=0x40 00 ls_dmnd_fills_from_sys.ext_cache_remote memory Demand Data Cache Fills by Data Source. From CCX Cache in different Node event=0x43,umask=0x10 00 ls_dmnd_fills_from_sys.mem_io_local memory Demand Data Cache Fills by Data Source. From DRAM or IO connected in same node event=0x43,umask=0x08 00 ls_dmnd_fills_from_sys.ext_cache_local memory Demand Data Cache Fills by Data Source. From cache of different CCX in same node event=0x43,umask=0x04 00 ls_dmnd_fills_from_sys.int_cache memory Demand Data Cache Fills by Data Source. From L3 or different L2 in same CCX event=0x43,umask=0x02 00 ls_dmnd_fills_from_sys.lcl_l2 memory Demand Data Cache Fills by Data Source. From Local L2 to the core event=0x43,umask=0x01 00 ls_any_fills_from_sys.mem_io_remote memory Any Data Cache Fills by Data Source. From DRAM or IO connected in different Node event=0x44,umask=0x40 00 ls_any_fills_from_sys.ext_cache_remote memory Any Data Cache Fills by Data Source. From CCX Cache in different Node event=0x44,umask=0x10 00 ls_any_fills_from_sys.mem_io_local memory Any Data Cache Fills by Data Source. From DRAM or IO connected in same node event=0x44,umask=0x08 00 ls_any_fills_from_sys.ext_cache_local memory Any Data Cache Fills by Data Source. From cache of different CCX in same node event=0x44,umask=0x04 00 ls_any_fills_from_sys.int_cache memory Any Data Cache Fills by Data Source. From L3 or different L2 in same CCX event=0x44,umask=0x02 00 ls_any_fills_from_sys.lcl_l2 memory Any Data Cache Fills by Data Source. From Local L2 to the core event=0x44,umask=0x01 00 ls_l1_d_tlb_miss.all memory All L1 DTLB Misses or Reloads. Use l1_dtlb_misses instead event=0x45,umask=0xff 00 ls_l1_d_tlb_miss.tlb_reload_1g_l2_miss memory L1 DTLB Miss. DTLB reload to a 1G page that also missed in the L2 TLB event=0x45,umask=0x80 00 ls_l1_d_tlb_miss.tlb_reload_2m_l2_miss memory L1 DTLB Miss. DTLB reload to a 2M page that also missed in the L2 TLB event=0x45,umask=0x40 00 ls_l1_d_tlb_miss.tlb_reload_coalesced_page_miss memory L1 DTLB Miss. DTLB reload coalesced page that also missed in the L2 TLB event=0x45,umask=0x20 00 ls_l1_d_tlb_miss.tlb_reload_4k_l2_miss memory L1 DTLB Miss. DTLB reload to a 4K page that missed the L2 TLB event=0x45,umask=0x10 00 ls_l1_d_tlb_miss.tlb_reload_coalesced_page_hit memory L1 DTLB Miss. DTLB reload to a coalesced page that hit in the L2 TLB event=0x45,umask=0x02 00 ls_misal_loads.ma4k memory The number of 4KB misaligned (i.e., page crossing) loads event=0x47,umask=0x02 00 ls_misal_loads.ma64 memory The number of 64B misaligned (i.e., cacheline crossing) loads event=0x47,umask=0x01 00 ls_pref_instr_disp.prefetch_w memory Software Prefetch Instructions Dispatched (Speculative). PrefetchW instruction. See docAPM3 PREFETCHW event=0x4b,umask=0x02 00 ls_pref_instr_disp.prefetch memory Software Prefetch Instructions Dispatched (Speculative). PrefetchT0, T1 and T2 instructions. See docAPM3 PREFETCHlevel event=0x4b,umask=0x01 00 ls_sw_pf_dc_fills.mem_io_remote memory Software Prefetch Data Cache Fills by Data Source. From DRAM or IO connected in different Node event=0x59,umask=0x40 00 ls_sw_pf_dc_fills.ext_cache_remote memory Software Prefetch Data Cache Fills by Data Source. From CCX Cache in different Node event=0x59,umask=0x10 00 ls_sw_pf_dc_fills.mem_io_local memory Software Prefetch Data Cache Fills by Data Source. From DRAM or IO connected in same node event=0x59,umask=0x08 00 ls_sw_pf_dc_fills.ext_cache_local memory Software Prefetch Data Cache Fills by Data Source. From cache of different CCX in same node event=0x59,umask=0x04 00 ls_sw_pf_dc_fills.int_cache memory Software Prefetch Data Cache Fills by Data Source. From L3 or different L2 in same CCX event=0x59,umask=0x02 00 ls_sw_pf_dc_fills.lcl_l2 memory Software Prefetch Data Cache Fills by Data Source. From Local L2 to the core event=0x59,umask=0x01 00 ls_hw_pf_dc_fills.mem_io_remote memory Hardware Prefetch Data Cache Fills by Data Source. From DRAM or IO connected in different Node event=0x5a,umask=0x40 00 ls_hw_pf_dc_fills.ext_cache_remote memory Hardware Prefetch Data Cache Fills by Data Source. From CCX Cache in different Node event=0x5a,umask=0x10 00 ls_hw_pf_dc_fills.mem_io_local memory Hardware Prefetch Data Cache Fills by Data Source. From DRAM or IO connected in same node event=0x5a,umask=0x08 00 ls_hw_pf_dc_fills.ext_cache_local memory Hardware Prefetch Data Cache Fills by Data Source. From cache of different CCX in same node event=0x5a,umask=0x04 00 ls_hw_pf_dc_fills.int_cache memory Hardware Prefetch Data Cache Fills by Data Source. From L3 or different L2 in same CCX event=0x5a,umask=0x02 00 ls_hw_pf_dc_fills.lcl_l2 memory Hardware Prefetch Data Cache Fills by Data Source. From Local L2 to the core event=0x5a,umask=0x01 00 ls_alloc_mab_count memory Count of Allocated Mabs event=0x5f 00 This event counts the in-flight L1 data cache misses (allocated Miss Address Buffers) divided by 4 and rounded down each cycle unless used with the MergeEvent functionality. If the MergeEvent is used, it counts the exact number of outstanding L1 data cache misses. See 2.1.17.3 [Large Increment per Cycle Events] ls_tlb_flush.all_tlb_flushes memory All TLB Flushes. Requires unit mask 0xFF to engage event for counting. Use all_tlbs_flushed instead event=0x78,umask=0xff 00 de_dis_cops_from_decoder.disp_op_type.any_integer_dispatch other Any Integer dispatch. Types of Oops Dispatched from Decoder event=0xab,umask=0x08 00 de_dis_cops_from_decoder.disp_op_type.any_fp_dispatch other Any FP dispatch. Types of Oops Dispatched from Decoder event=0xab,umask=0x04 00 de_dis_dispatch_token_stalls1.fp_flush_recovery_stall other Cycles where a dispatch group is valid but does not get dispatched due to a Token Stall. Also counts cycles when the thread is not selected to dispatch but would have been stalled due to a Token Stall. FP Flush recovery stall event=0xae,umask=0x80 00 de_dis_dispatch_token_stalls1.fp_sch_rsrc_stall other Cycles where a dispatch group is valid but does not get dispatched due to a Token Stall. Also counts cycles when the thread is not selected to dispatch but would have been stalled due to a Token Stall. FP scheduler resource stall. Applies to ops that use the FP scheduler event=0xae,umask=0x40 00 de_dis_dispatch_token_stalls1.fp_reg_file_rsrc_stall other Cycles where a dispatch group is valid but does not get dispatched due to a Token Stall. Also counts cycles when the thread is not selected to dispatch but would have been stalled due to a Token Stall. Floating point register file resource stall. Applies to all FP ops that have a destination register event=0xae,umask=0x20 00 de_dis_dispatch_token_stalls1.taken_brnch_buffer_rsrc other Cycles where a dispatch group is valid but does not get dispatched due to a Token Stall. Also counts cycles when the thread is not selected to dispatch but would have been stalled due to a Token Stall. Taken branch buffer resource stall event=0xae,umask=0x10 00 de_dis_dispatch_token_stalls1.store_queue_rsrc_stall other Cycles where a dispatch group is valid but does not get dispatched due to a Token Stall. Also counts cycles when the thread is not selected to dispatch but would have been stalled due to a Token Stall. Store Queue resource stall. Applies to all ops with store semantics event=0xae,umask=0x04 00 de_dis_dispatch_token_stalls1.load_queue_rsrc_stall other Cycles where a dispatch group is valid but does not get dispatched due to a Token Stall. Also counts cycles when the thread is not selected to dispatch but would have been stalled due to a Token Stall. Load Queue resource stall. Applies to all ops with load semantics event=0xae,umask=0x02 00 de_dis_dispatch_token_stalls1.int_phy_reg_file_rsrc_stall other Cycles where a dispatch group is valid but does not get dispatched due to a Token Stall. Also counts cycles when the thread is not selected to dispatch but would have been stalled due to a Token Stall. Integer Physical Register File resource stall. Integer Physical Register File, applies to all ops that have an integer destination register event=0xae,umask=0x01 00 de_dis_dispatch_token_stalls2.retire_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. Insufficient Retire Queue tokens available event=0xaf,umask=0x20 00 de_dis_dispatch_token_stalls2.agsq_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. AGSQ Tokens unavailable event=0xaf,umask=0x10 00 de_dis_dispatch_token_stalls2.int_sch3_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. No tokens for Integer Scheduler Queue 3 available event=0xaf,umask=0x08 00 de_dis_dispatch_token_stalls2.int_sch2_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. No tokens for Integer Scheduler Queue 2 available event=0xaf,umask=0x04 00 de_dis_dispatch_token_stalls2.int_sch1_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. No tokens for Integer Scheduler Queue 1 available event=0xaf,umask=0x02 00 de_dis_dispatch_token_stalls2.int_sch0_token_stall other Cycles where a dispatch group is valid but does not get dispatched due to a token stall. No tokens for Integer Scheduler Queue 0 available event=0xaf,umask=0x01 00 all_data_cache_accesses recommended All L1 Data Cache Accesses event=0x29,umask=0x07 00 l2_cache_accesses_from_dc_misses recommended L2 Cache Accesses from L1 Data Cache Misses (including prefetch) event=0x60,umask=0xe8 00 l2_cache_hits_from_dc_misses recommended L2 Cache Hits from L1 Data Cache Misses event=0x64,umask=0xf0 00 l2_cache_hits_from_l2_hwpf recommended L2 Cache Hits from L2 Cache HWPF event=0x70,umask=0xff 00 l3_cache_accesses recommended L3 Cache Accesses event=0x4,umask=0xff 00 l3_misses recommended L3 Misses (includes cacheline state change requests) event=0x4,umask=0x01 00 l1_data_cache_fills_from_memory recommended L1 Data Cache Fills: From Memory event=0x44,umask=0x48 00 l1_data_cache_fills_from_remote_node recommended L1 Data Cache Fills: From Remote Node event=0x44,umask=0x50 00 l1_data_cache_fills_from_within_same_ccx recommended L1 Data Cache Fills: From within same CCX event=0x44,umask=0x03 00 l1_data_cache_fills_from_external_ccx_cache recommended L1 Data Cache Fills: From External CCX Cache event=0x44,umask=0x14 00 l1_data_cache_fills_all recommended L1 Data Cache Fills: All event=0x44,umask=0xff 00 all_tlbs_flushed recommended All TLBs Flushed event=0x78,umask=0xff 00 macro_ops_retired recommended Macro-ops Retired event=0xc1 00 bp_l2_btb_correct branch L2 branch prediction overrides existing prediction (speculative) event=0x8b 00 bp_dyn_ind_pred branch Dynamic indirect predictions (branch used the indirect predictor to make a prediction) event=0x8e 00 bp_de_redirect branch Instruction decoder corrects the predicted target and resteers the branch predictor event=0x91 00 ex_ret_brn branch Retired branch instructions (all types of architectural control flow changes, including exceptions and interrupts) event=0xc2 00 ex_ret_brn_misp branch Retired branch instructions mispredicted event=0xc3 00 ex_ret_brn_tkn branch Retired taken branch instructions (all types of architectural control flow changes, including exceptions and interrupts) event=0xc4 00 ex_ret_brn_tkn_misp branch Retired taken branch instructions mispredicted event=0xc5 00 ex_ret_brn_far branch Retired far control transfers (far call/jump/return, IRET, SYSCALL and SYSRET, plus exceptions and interrupts). Far control transfers are not subject to branch prediction event=0xc6 00 ex_ret_near_ret branch Retired near returns (RET or RET Iw) event=0xc8 00 ex_ret_near_ret_mispred branch Retired near returns mispredicted. Each misprediction incurs the same penalty as a mispredicted conditional branch instruction event=0xc9 00 ex_ret_brn_ind_misp branch Retired indirect branch instructions mispredicted (only EX mispredicts). Each misprediction incurs the same penalty as a mispredicted conditional branch instruction event=0xca 00 ex_ret_ind_brch_instr branch Retired indirect branch instructions event=0xcc 00 ex_ret_cond branch Retired conditional branch instructions event=0xd1 00 ex_ret_msprd_brnch_instr_dir_msmtch branch Retired branch instructions mispredicted due to direction mismatch event=0x1c7 00 ex_ret_uncond_brnch_instr_mispred branch Retired unconditional indirect branch instructions mispredicted event=0x1c8 00 ex_ret_uncond_brnch_instr branch Retired unconditional branch instructions event=0x1c9 00 ls_mab_alloc.load_store_allocations cache Miss Address Buffer (MAB) entries allocated by a Load-Store (LS) pipe for load-store allocations event=0x41,umask=0x3f 00 ls_mab_alloc.hardware_prefetcher_allocations cache Miss Address Buffer (MAB) entries allocated by a Load-Store (LS) pipe for hardware prefetcher allocations event=0x41,umask=0x40 00 ls_mab_alloc.all_allocations cache Miss Address Buffer (MAB) entries allocated by a Load-Store (LS) pipe for all types of allocations event=0x41,umask=0x7f 00 ls_dmnd_fills_from_sys.local_l2 cache Demand data cache fills from local L2 cache event=0x43,umask=0x01 00 ls_dmnd_fills_from_sys.local_ccx cache Demand data cache fills from L3 cache or different L2 cache in the same CCX event=0x43,umask=0x02 00 ls_dmnd_fills_from_sys.near_cache cache Demand data cache fills from cache of another CCX when the address was in the same NUMA node event=0x43,umask=0x04 00 ls_dmnd_fills_from_sys.dram_io_near cache Demand data cache fills from either DRAM or MMIO in the same NUMA node event=0x43,umask=0x08 00 ls_dmnd_fills_from_sys.far_cache cache Demand data cache fills from cache of another CCX when the address was in a different NUMA node event=0x43,umask=0x10 00 ls_dmnd_fills_from_sys.dram_io_far cache Demand data cache fills from either DRAM or MMIO in a different NUMA node (same or different socket) event=0x43,umask=0x40 00 ls_dmnd_fills_from_sys.alternate_memories cache Demand data cache fills from extension memory event=0x43,umask=0x80 00 ls_dmnd_fills_from_sys.all cache Demand data cache fills from all types of data sources event=0x43,umask=0xff 00 ls_any_fills_from_sys.local_l2 cache Any data cache fills from local L2 cache event=0x44,umask=0x01 00 ls_any_fills_from_sys.local_ccx cache Any data cache fills from L3 cache or different L2 cache in the same CCX event=0x44,umask=0x02 00 ls_any_fills_from_sys.local_all cache Any data cache fills from local L2 cache or L3 cache or different L2 cache in the same CCX event=0x44,umask=0x03 00 ls_any_fills_from_sys.near_cache cache Any data cache fills from cache of another CCX when the address was in the same NUMA node event=0x44,umask=0x04 00 ls_any_fills_from_sys.dram_io_near cache Any data cache fills from either DRAM or MMIO in the same NUMA node event=0x44,umask=0x08 00 ls_any_fills_from_sys.far_cache cache Any data cache fills from cache of another CCX when the address was in a different NUMA node event=0x44,umask=0x10 00 ls_any_fills_from_sys.remote_cache cache Any data cache fills from cache of another CCX when the address was in the same or a different NUMA node event=0x44,umask=0x14 00 ls_any_fills_from_sys.dram_io_far cache Any data cache fills from either DRAM or MMIO in a different NUMA node (same or different socket) event=0x44,umask=0x40 00 ls_any_fills_from_sys.dram_io_all cache Any data cache fills from either DRAM or MMIO in any NUMA node (same or different socket) event=0x44,umask=0x48 00 ls_any_fills_from_sys.far_all cache Any data cache fills from either cache of another CCX, DRAM or MMIO when the address was in a different NUMA node (same or different socket) event=0x44,umask=0x50 00 ls_any_fills_from_sys.all_dram_io cache Any data cache fills from either DRAM or MMIO in any NUMA node (same or different socket) event=0x44,umask=0x48 00 ls_any_fills_from_sys.alternate_memories cache Any data cache fills from extension memory event=0x44,umask=0x80 00 ls_any_fills_from_sys.all cache Any data cache fills from all types of data sources event=0x44,umask=0xff 00 ls_pref_instr_disp.prefetch cache Software prefetch instructions dispatched (speculative) of type PrefetchT0 (move data to all cache levels), T1 (move data to all cache levels except L1) and T2 (move data to all cache levels except L1 and L2) event=0x4b,umask=0x01 00 ls_pref_instr_disp.prefetch_w cache Software prefetch instructions dispatched (speculative) of type PrefetchW (move data to L1 cache and mark it modifiable) event=0x4b,umask=0x02 00 ls_pref_instr_disp.prefetch_nta cache Software prefetch instructions dispatched (speculative) of type PrefetchNTA (move data with minimum cache pollution i.e. non-temporal access) event=0x4b,umask=0x04 00 ls_pref_instr_disp.all cache Software prefetch instructions dispatched (speculative) of all types event=0x4b,umask=0x07 00 ls_inef_sw_pref.data_pipe_sw_pf_dc_hit cache Software prefetches that did not fetch data outside of the processor core as the PREFETCH instruction saw a data cache hit event=0x52,umask=0x01 00 ls_inef_sw_pref.mab_mch_cnt cache Software prefetches that did not fetch data outside of the processor core as the PREFETCH instruction saw a match on an already allocated Miss Address Buffer (MAB) event=0x52,umask=0x02 00 ls_inef_sw_pref.all cache event=0x52,umask=0x03 00 ls_sw_pf_dc_fills.local_l2 cache Software prefetch data cache fills from local L2 cache event=0x59,umask=0x01 00 ls_sw_pf_dc_fills.local_ccx cache Software prefetch data cache fills from L3 cache or different L2 cache in the same CCX event=0x59,umask=0x02 00 ls_sw_pf_dc_fills.near_cache cache Software prefetch data cache fills from cache of another CCX in the same NUMA node event=0x59,umask=0x04 00 ls_sw_pf_dc_fills.dram_io_near cache Software prefetch data cache fills from either DRAM or MMIO in the same NUMA node event=0x59,umask=0x08 00 ls_sw_pf_dc_fills.far_cache cache Software prefetch data cache fills from cache of another CCX in a different NUMA node event=0x59,umask=0x10 00 ls_sw_pf_dc_fills.dram_io_far cache Software prefetch data cache fills from either DRAM or MMIO in a different NUMA node (same or different socket) event=0x59,umask=0x40 00 ls_sw_pf_dc_fills.alternate_memories cache Software prefetch data cache fills from extension memory event=0x59,umask=0x80 00 ls_sw_pf_dc_fills.all cache Software prefetch data cache fills from all types of data sources event=0x59,umask=0xdf 00 ls_hw_pf_dc_fills.local_l2 cache Hardware prefetch data cache fills from local L2 cache event=0x5a,umask=0x01 00 ls_hw_pf_dc_fills.local_ccx cache Hardware prefetch data cache fills from L3 cache or different L2 cache in the same CCX event=0x5a,umask=0x02 00 ls_hw_pf_dc_fills.near_cache cache Hardware prefetch data cache fills from cache of another CCX when the address was in the same NUMA node event=0x5a,umask=0x04 00 ls_hw_pf_dc_fills.dram_io_near cache Hardware prefetch data cache fills from either DRAM or MMIO in the same NUMA node event=0x5a,umask=0x08 00 ls_hw_pf_dc_fills.far_cache cache Hardware prefetch data cache fills from cache of another CCX when the address was in a different NUMA node event=0x5a,umask=0x10 00 ls_hw_pf_dc_fills.dram_io_far cache Hardware prefetch data cache fills from either DRAM or MMIO in a different NUMA node (same or different socket) event=0x5a,umask=0x40 00 ls_hw_pf_dc_fills.alternate_memories cache Hardware prefetch data cache fills from extension memory event=0x5a,umask=0x80 00 ls_hw_pf_dc_fills.all cache Hardware prefetch data cache fills from all types of data sources event=0x5a,umask=0xdf 00 ls_alloc_mab_count cache In-flight L1 data cache misses i.e. Miss Address Buffer (MAB) allocations each cycle event=0x5f 00 l2_request_g1.group2 cache L2 cache requests of non-cacheable type (non-cached data and instructions reads, self-modifying code checks) event=0x60,umask=0x01 00 l2_request_g1.l2_hw_pf cache L2 cache requests: from hardware prefetchers to prefetch directly into L2 (hit or miss) event=0x60,umask=0x02 00 l2_request_g1.prefetch_l2_cmd cache L2 cache requests: prefetch directly into L2 event=0x60,umask=0x04 00 l2_request_g1.change_to_x cache L2 cache requests: data cache state change to writable, check L2 for current state event=0x60,umask=0x08 00 l2_request_g1.cacheable_ic_read cache L2 cache requests: instruction cache reads event=0x60,umask=0x10 00 l2_request_g1.ls_rd_blk_c_s cache L2 cache requests: data cache shared reads event=0x60,umask=0x20 00 l2_request_g1.rd_blk_x cache L2 cache requests: data cache stores event=0x60,umask=0x40 00 l2_request_g1.rd_blk_l cache L2 cache requests: data cache reads including hardware and software prefetch event=0x60,umask=0x80 00 l2_request_g1.all_dc cache L2 cache requests of common types from L1 data cache (including prefetches) event=0x60,umask=0xe8 00 l2_request_g1.all_no_prefetch cache L2 cache requests of common types not including prefetches event=0x60,umask=0xf9 00 l2_request_g1.all cache L2 cache requests of all types event=0x60,umask=0xff 00 l2_cache_req_stat.ic_fill_miss cache Core to L2 cache requests (not including L2 prefetch) with status: instruction cache request miss in L2 event=0x64,umask=0x01 00 l2_cache_req_stat.ic_fill_hit_s cache Core to L2 cache requests (not including L2 prefetch) with status: instruction cache hit non-modifiable line in L2 event=0x64,umask=0x02 00 l2_cache_req_stat.ic_fill_hit_x cache Core to L2 cache requests (not including L2 prefetch) with status: instruction cache hit modifiable line in L2 event=0x64,umask=0x04 00 l2_cache_req_stat.ic_hit_in_l2 cache Core to L2 cache requests (not including L2 prefetch) for instruction cache hits event=0x64,umask=0x06 00 l2_cache_req_stat.ic_access_in_l2 cache Core to L2 cache requests (not including L2 prefetch) for instruction cache access event=0x64,umask=0x07 00 l2_cache_req_stat.ls_rd_blk_c cache Core to L2 cache requests (not including L2 prefetch) with status: data cache request miss in L2 event=0x64,umask=0x08 00 l2_cache_req_stat.ic_dc_miss_in_l2 cache Core to L2 cache requests (not including L2 prefetch) for data and instruction cache misses event=0x64,umask=0x09 00 l2_cache_req_stat.ls_rd_blk_x cache Core to L2 cache requests (not including L2 prefetch) with status: data cache store or state change hit in L2 event=0x64,umask=0x10 00 l2_cache_req_stat.ls_rd_blk_l_hit_s cache Core to L2 cache requests (not including L2 prefetch) with status: data cache read hit non-modifiable line in L2 event=0x64,umask=0x20 00 l2_cache_req_stat.ls_rd_blk_l_hit_x cache Core to L2 cache requests (not including L2 prefetch) with status: data cache read hit modifiable line in L2 event=0x64,umask=0x40 00 l2_cache_req_stat.ls_rd_blk_cs cache Core to L2 cache requests (not including L2 prefetch) with status: data cache shared read hit in L2 event=0x64,umask=0x80 00 l2_cache_req_stat.dc_hit_in_l2 cache Core to L2 cache requests (not including L2 prefetch) for data cache hits event=0x64,umask=0xf0 00 l2_cache_req_stat.ic_dc_hit_in_l2 cache Core to L2 cache requests (not including L2 prefetch) for data and instruction cache hits event=0x64,umask=0xf6 00 l2_cache_req_stat.dc_access_in_l2 cache Core to L2 cache requests (not including L2 prefetch) for data cache access event=0x64,umask=0xf8 00 l2_cache_req_stat.all cache Core to L2 cache requests (not including L2 prefetch) for data and instruction cache access event=0x64,umask=0xff 00 l2_pf_hit_l2.l2_stream cache L2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L2Stream (fetch additional sequential lines into L2 cache) event=0x70,umask=0x01 00 l2_pf_hit_l2.l2_next_line cache L2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L2NextLine (fetch the next line into L2 cache) event=0x70,umask=0x02 00 l2_pf_hit_l2.l2_up_down cache L2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L2UpDown (fetch the next or previous line into L2 cache for all memory accesses) event=0x70,umask=0x04 00 l2_pf_hit_l2.l2_burst cache L2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L2Burst (aggressively fetch additional sequential lines into L2 cache) event=0x70,umask=0x08 00 l2_pf_hit_l2.l2_stride cache L2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L2Stride (fetch additional lines into L2 cache when each access is at a constant distance from the previous) event=0x70,umask=0x10 00 l2_pf_hit_l2.l1_stream cache L2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L1Stream (fetch additional sequential lines into L1 cache) event=0x70,umask=0x20 00 l2_pf_hit_l2.l1_stride cache L2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L1Stride (fetch additional lines into L1 cache when each access is a constant distance from the previous) event=0x70,umask=0x40 00 l2_pf_hit_l2.l1_region cache L2 prefetches accepted by the L2 pipeline which hit in the L2 cache of type L1Region (fetch additional lines into L1 cache when the data access for a given instruction tends to be followed by a consistent pattern of other accesses within a localized region) event=0x70,umask=0x80 00 l2_pf_hit_l2.all cache L2 prefetches accepted by the L2 pipeline which hit in the L2 cache of all types event=0x70,umask=0xff 00 l2_pf_miss_l2_hit_l3.l2_stream cache L2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L2Stream (fetch additional sequential lines into L2 cache) event=0x71,umask=0x01 00 l2_pf_miss_l2_hit_l3.l2_next_line cache L2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L2NextLine (fetch the next line into L2 cache) event=0x71,umask=0x02 00 l2_pf_miss_l2_hit_l3.l2_up_down cache L2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L2UpDown (fetch the next or previous line into L2 cache for all memory accesses) event=0x71,umask=0x04 00 l2_pf_miss_l2_hit_l3.l2_burst cache L2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L2Burst (aggressively fetch additional sequential lines into L2 cache) event=0x71,umask=0x08 00 l2_pf_miss_l2_hit_l3.l2_stride cache L2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L2Stride (fetch additional lines into L2 cache when each access is a constant distance from the previous) event=0x71,umask=0x10 00 l2_pf_miss_l2_hit_l3.l1_stream cache L2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L1Stream (fetch additional sequential lines into L1 cache) event=0x71,umask=0x20 00 l2_pf_miss_l2_hit_l3.l1_stride cache L2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L1Stride (fetch additional lines into L1 cache when each access is a constant distance from the previous) event=0x71,umask=0x40 00 l2_pf_miss_l2_hit_l3.l1_region cache L2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache of type L1Region (fetch additional lines into L1 cache when the data access for a given instruction tends to be followed by a consistent pattern of other accesses within a localized region) event=0x71,umask=0x80 00 l2_pf_miss_l2_hit_l3.all cache L2 prefetches accepted by the L2 pipeline which miss the L2 cache and hit in the L3 cache cache of all types event=0x71,umask=0xff 00 l2_pf_miss_l2_l3.l2_stream cache L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L2Stream (fetch additional sequential lines into L2 cache) event=0x72,umask=0x01 00 l2_pf_miss_l2_l3.l2_next_line cache L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L2NextLine (fetch the next line into L2 cache) event=0x72,umask=0x02 00 l2_pf_miss_l2_l3.l2_up_down cache L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L2UpDown (fetch the next or previous line into L2 cache for all memory accesses) event=0x72,umask=0x04 00 l2_pf_miss_l2_l3.l2_burst cache L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L2Burst (aggressively fetch additional sequential lines into L2 cache) event=0x72,umask=0x08 00 l2_pf_miss_l2_l3.l2_stride cache L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L2Stride (fetch additional lines into L2 cache when each access is a constant distance from the previous) event=0x72,umask=0x10 00 l2_pf_miss_l2_l3.l1_stream cache L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L1Stream (fetch additional sequential lines into L1 cache) event=0x72,umask=0x20 00 l2_pf_miss_l2_l3.l1_stride cache L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L1Stride (fetch additional lines into L1 cache when each access is a constant distance from the previous) event=0x72,umask=0x40 00 l2_pf_miss_l2_l3.l1_region cache L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of type L1Region (fetch additional lines into L1 cache when the data access for a given instruction tends to be followed by a consistent pattern of other accesses within a localized region) event=0x72,umask=0x80 00 l2_pf_miss_l2_l3.all cache L2 prefetches accepted by the L2 pipeline which miss the L2 and the L3 caches of all types event=0x72,umask=0xff 00 ic_cache_fill_l2 cache Instruction cache lines (64 bytes) fulfilled from the L2 cache event=0x82 00 ic_cache_fill_sys cache Instruction cache lines (64 bytes) fulfilled from system memory or another cache event=0x83 00 ic_tag_hit_miss.instruction_cache_hit cache Instruction cache hits event=0x18e,umask=0x07 00 ic_tag_hit_miss.instruction_cache_miss cache Instruction cache misses event=0x18e,umask=0x18 00 ic_tag_hit_miss.all_instruction_cache_accesses cache Instruction cache accesses of all types event=0x18e,umask=0x1f 00 op_cache_hit_miss.op_cache_hit cache Op cache hits event=0x28f,umask=0x03 00 op_cache_hit_miss.op_cache_miss cache Op cache misses event=0x28f,umask=0x04 00 op_cache_hit_miss.all_op_cache_accesses cache Op cache accesses of all types event=0x28f,umask=0x07 00 l3_lookup_state.l3_miss cache L3 cache misses event=0x4,umask=0x01 00 l3_lookup_state.l3_hit cache L3 cache hits event=0x4,umask=0xfe 00 l3_lookup_state.all_coherent_accesses_to_l3 cache L3 cache requests for all coherent accesses event=0x4,umask=0xff 00 l3_xi_sampled_latency.dram_near cache Average sampled latency when data is sourced from DRAM in the same NUMA node event=0xac,umask=0x01,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x3 00 l3_xi_sampled_latency.dram_far cache Average sampled latency when data is sourced from DRAM in a different NUMA node event=0xac,umask=0x02,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x3 00 l3_xi_sampled_latency.near_cache cache Average sampled latency when data is sourced from another CCX's cache when the address was in the same NUMA node event=0xac,umask=0x04,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x3 00 l3_xi_sampled_latency.far_cache cache Average sampled latency when data is sourced from another CCX's cache when the address was in a different NUMA node event=0xac,umask=0x08,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x3 00 l3_xi_sampled_latency.ext_near cache Average sampled latency when data is sourced from extension memory (CXL) in the same NUMA node event=0xac,umask=0x10,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x3 00 l3_xi_sampled_latency.ext_far cache Average sampled latency when data is sourced from extension memory (CXL) in a different NUMA node event=0xac,umask=0x20,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x3 00 l3_xi_sampled_latency.all cache Average sampled latency from all data sources event=0xac,umask=0x3f,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x3 00 l3_xi_sampled_latency_requests.dram_near cache L3 cache fill requests sourced from DRAM in the same NUMA node event=0xad,umask=0x01,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x3 00 l3_xi_sampled_latency_requests.dram_far cache L3 cache fill requests sourced from DRAM in a different NUMA node event=0xad,umask=0x02,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x3 00 l3_xi_sampled_latency_requests.near_cache cache L3 cache fill requests sourced from another CCX's cache when the address was in the same NUMA node event=0xad,umask=0x04,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x3 00 l3_xi_sampled_latency_requests.far_cache cache L3 cache fill requests sourced from another CCX's cache when the address was in a different NUMA node event=0xad,umask=0x08,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x3 00 l3_xi_sampled_latency_requests.ext_near cache L3 cache fill requests sourced from extension memory (CXL) in the same NUMA node event=0xad,umask=0x10,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x3 00 l3_xi_sampled_latency_requests.ext_far cache L3 cache fill requests sourced from extension memory (CXL) in a different NUMA node event=0xad,umask=0x20,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x3 00 l3_xi_sampled_latency_requests.all cache L3 cache fill requests sourced from all data sources event=0xad,umask=0x3f,enallcores=0x1,enallslices=0x1,sliceid=0x3,threadmask=0x3 00 ls_locks.bus_lock core Retired Lock instructions which caused a bus lock event=0x25,umask=0x01 00 ls_ret_cl_flush core Retired CLFLUSH instructions event=0x26 00 ls_ret_cpuid core Retired CPUID instructions event=0x27 00 ls_smi_rx core SMIs received event=0x2b 00 ls_int_taken core Interrupts taken event=0x2c 00 ls_not_halted_cyc core Core cycles not in halt event=0x76 00 ex_ret_instr core Retired instructions event=0xc0 00 ex_ret_ops core Retired macro-ops event=0xc1 00 ex_div_busy core Number of cycles the divider is busy event=0xd3 00 ex_div_count core Divide ops executed event=0xd4 00 ex_no_retire.empty core Cycles with no retire due to the lack of valid ops in the retire queue (may be caused by front-end bottlenecks or pipeline redirects) event=0xd6,umask=0x01 00 ex_no_retire.not_complete core Cycles with no retire while the oldest op is waiting to be executed event=0xd6,umask=0x02 00 ex_no_retire.other core Cycles with no retire caused by other reasons (retire breaks, traps, faults, etc.) event=0xd6,umask=0x08 00 ex_no_retire.thread_not_selected core Cycles with no retire because thread arbitration did not select the thread event=0xd6,umask=0x10 00 ex_no_retire.load_not_complete core Cycles with no retire while the oldest op is waiting for load data event=0xd6,umask=0xa2 00 ex_no_retire.all core Cycles with no retire for any reason event=0xd6,umask=0x1b 00 ls_not_halted_p0_cyc.p0_freq_cyc core Reference cycles (P0 frequency) not in halt event=0x120,umask=0x1 00 ex_ret_ucode_instr core Retired microcoded instructions event=0x1c1 00 ex_ret_ucode_ops core Retired microcode ops event=0x1c2 00 ex_tagged_ibs_ops.ibs_tagged_ops core Ops tagged by IBS event=0x1cf,umask=0x01 00 ex_tagged_ibs_ops.ibs_tagged_ops_ret core Ops tagged by IBS that retired event=0x1cf,umask=0x02 00 ex_ret_fused_instr core Retired fused instructions event=0x1d0 00 local_processor_read_data_beats_cs0 data fabric event=0x1f,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 0 local_processor_read_data_beats_cs1 data fabric event=0x5f,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 1 local_processor_read_data_beats_cs2 data fabric event=0x9f,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 2 local_processor_read_data_beats_cs3 data fabric event=0xdf,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 3 local_processor_read_data_beats_cs4 data fabric event=0x11f,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 4 local_processor_read_data_beats_cs5 data fabric event=0x15f,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 5 local_processor_read_data_beats_cs6 data fabric event=0x19f,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 6 local_processor_read_data_beats_cs7 data fabric event=0x1df,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 7 local_processor_read_data_beats_cs8 data fabric event=0x21f,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 8 local_processor_read_data_beats_cs9 data fabric event=0x25f,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 9 local_processor_read_data_beats_cs10 data fabric event=0x29f,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 10 local_processor_read_data_beats_cs11 data fabric event=0x2df,umask=0x7fe 01 Read data beats (64 bytes) for local processor at Coherent Station (CS) 11 local_processor_write_data_beats_cs0 data fabric event=0x1f,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 0 local_processor_write_data_beats_cs1 data fabric event=0x5f,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 1 local_processor_write_data_beats_cs2 data fabric event=0x9f,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 2 local_processor_write_data_beats_cs3 data fabric event=0xdf,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 3 local_processor_write_data_beats_cs4 data fabric event=0x11f,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 4 local_processor_write_data_beats_cs5 data fabric event=0x15f,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 5 local_processor_write_data_beats_cs6 data fabric event=0x19f,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 6 local_processor_write_data_beats_cs7 data fabric event=0x1df,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 7 local_processor_write_data_beats_cs8 data fabric event=0x21f,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 8 local_processor_write_data_beats_cs9 data fabric event=0x25f,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 9 local_processor_write_data_beats_cs10 data fabric event=0x29f,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 10 local_processor_write_data_beats_cs11 data fabric event=0x2df,umask=0x7ff 01 Write data beats (64 bytes) for local processor at Coherent Station (CS) 11 remote_processor_read_data_beats_cs0 data fabric event=0x1f,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 0 remote_processor_read_data_beats_cs1 data fabric event=0x5f,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 1 remote_processor_read_data_beats_cs2 data fabric event=0x9f,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 2 remote_processor_read_data_beats_cs3 data fabric event=0xdf,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 3 remote_processor_read_data_beats_cs4 data fabric event=0x11f,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 4 remote_processor_read_data_beats_cs5 data fabric event=0x15f,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 5 remote_processor_read_data_beats_cs6 data fabric event=0x19f,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 6 remote_processor_read_data_beats_cs7 data fabric event=0x1df,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 7 remote_processor_read_data_beats_cs8 data fabric event=0x21f,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 8 remote_processor_read_data_beats_cs9 data fabric event=0x25f,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 9 remote_processor_read_data_beats_cs10 data fabric event=0x29f,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 10 remote_processor_read_data_beats_cs11 data fabric event=0x2df,umask=0xbfe 01 Read data beats (64 bytes) for remote processor at Coherent Station (CS) 11 remote_processor_write_data_beats_cs0 data fabric event=0x1f,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 0 remote_processor_write_data_beats_cs1 data fabric event=0x5f,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 1 remote_processor_write_data_beats_cs2 data fabric event=0x9f,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 2 remote_processor_write_data_beats_cs3 data fabric event=0xdf,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 3 remote_processor_write_data_beats_cs4 data fabric event=0x11f,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 4 remote_processor_write_data_beats_cs5 data fabric event=0x15f,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 5 remote_processor_write_data_beats_cs6 data fabric event=0x19f,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 6 remote_processor_write_data_beats_cs7 data fabric event=0x1df,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 7 remote_processor_write_data_beats_cs8 data fabric event=0x21f,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 8 remote_processor_write_data_beats_cs9 data fabric event=0x25f,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 9 remote_processor_write_data_beats_cs10 data fabric event=0x29f,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 10 remote_processor_write_data_beats_cs11 data fabric event=0x2df,umask=0xbff 01 Write data beats (64 bytes) for remote processor at Coherent Station (CS) 11 local_socket_upstream_read_beats_iom0 data fabric event=0x81f,umask=0x7fe 01 Read data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 0 local_socket_upstream_read_beats_iom1 data fabric event=0x85f,umask=0x7fe 01 Read data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 1 local_socket_upstream_read_beats_iom2 data fabric event=0x89f,umask=0x7fe 01 Read data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 2 local_socket_upstream_read_beats_iom3 data fabric event=0x8df,umask=0x7fe 01 Read data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 3 local_socket_upstream_write_beats_iom0 data fabric event=0x81f,umask=0x7ff 01 Write data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 0 local_socket_upstream_write_beats_iom1 data fabric event=0x85f,umask=0x7ff 01 Write data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 1 local_socket_upstream_write_beats_iom2 data fabric event=0x89f,umask=0x7ff 01 Write data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 2 local_socket_upstream_write_beats_iom3 data fabric event=0x8df,umask=0x7ff 01 Write data beats (64 bytes) for local socket upstream DMA at IO Moderator (IOM) 3 remote_socket_upstream_read_beats_iom0 data fabric event=0x81f,umask=0xbfe 01 Read data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 0 remote_socket_upstream_read_beats_iom1 data fabric event=0x85f,umask=0xbfe 01 Read data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 1 remote_socket_upstream_read_beats_iom2 data fabric event=0x89f,umask=0xbfe 01 Read data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 2 remote_socket_upstream_read_beats_iom3 data fabric event=0x8df,umask=0xbfe 01 Read data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 3 remote_socket_upstream_write_beats_iom0 data fabric event=0x81f,umask=0xbff 01 Write data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 0 remote_socket_upstream_write_beats_iom1 data fabric event=0x85f,umask=0xbff 01 Write data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 1 remote_socket_upstream_write_beats_iom2 data fabric event=0x89f,umask=0xbff 01 Write data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 2 remote_socket_upstream_write_beats_iom3 data fabric event=0x8df,umask=0xbff 01 Write data beats (64 bytes) for remote socket upstream DMA at IO Moderator (IOM) 3 local_socket_inf0_inbound_data_beats_ccm0 data fabric event=0x41e,umask=0x7fe 01 Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 0 local_socket_inf0_inbound_data_beats_ccm1 data fabric event=0x45e,umask=0x7fe 01 Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 1 local_socket_inf0_inbound_data_beats_ccm2 data fabric event=0x49e,umask=0x7fe 01 Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 2 local_socket_inf0_inbound_data_beats_ccm3 data fabric event=0x4de,umask=0x7fe 01 Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 3 local_socket_inf0_inbound_data_beats_ccm4 data fabric event=0x51e,umask=0x7fe 01 Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 4 local_socket_inf0_inbound_data_beats_ccm5 data fabric event=0x55e,umask=0x7fe 01 Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 5 local_socket_inf0_inbound_data_beats_ccm6 data fabric event=0x59e,umask=0x7fe 01 Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 6 local_socket_inf0_inbound_data_beats_ccm7 data fabric event=0x5de,umask=0x7fe 01 Data beats (32 bytes) at interface 0 for local socket inbound data to CPU Moderator (CCM) 7 local_socket_inf1_inbound_data_beats_ccm0 data fabric event=0x41f,umask=0x7fe 01 Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 0 local_socket_inf1_inbound_data_beats_ccm1 data fabric event=0x45f,umask=0x7fe 01 Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 1 local_socket_inf1_inbound_data_beats_ccm2 data fabric event=0x49f,umask=0x7fe 01 Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 2 local_socket_inf1_inbound_data_beats_ccm3 data fabric event=0x4df,umask=0x7fe 01 Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 3 local_socket_inf1_inbound_data_beats_ccm4 data fabric event=0x51f,umask=0x7fe 01 Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 4 local_socket_inf1_inbound_data_beats_ccm5 data fabric event=0x55f,umask=0x7fe 01 Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 5 local_socket_inf1_inbound_data_beats_ccm6 data fabric event=0x59f,umask=0x7fe 01 Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 6 local_socket_inf1_inbound_data_beats_ccm7 data fabric event=0x5df,umask=0x7fe 01 Data beats (32 bytes) at interface 1 for local socket inbound data to CPU Moderator (CCM) 7 local_socket_inf0_outbound_data_beats_ccm0 data fabric event=0x41e,umask=0x7ff 01 Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 0 local_socket_inf0_outbound_data_beats_ccm1 data fabric event=0x45e,umask=0x7ff 01 Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 1 local_socket_inf0_outbound_data_beats_ccm2 data fabric event=0x49e,umask=0x7ff 01 Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 2 local_socket_inf0_outbound_data_beats_ccm3 data fabric event=0x4de,umask=0x7ff 01 Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 3 local_socket_inf0_outbound_data_beats_ccm4 data fabric event=0x51e,umask=0x7ff 01 Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 4 local_socket_inf0_outbound_data_beats_ccm5 data fabric event=0x55e,umask=0x7ff 01 Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 5 local_socket_inf0_outbound_data_beats_ccm6 data fabric event=0x59e,umask=0x7ff 01 Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 6 local_socket_inf0_outbound_data_beats_ccm7 data fabric event=0x5de,umask=0x7ff 01 Data beats (64 bytes) at interface 0 for local socket outbound data from CPU Moderator (CCM) 7 local_socket_inf1_outbound_data_beats_ccm0 data fabric event=0x41f,umask=0x7ff 01 Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 0 local_socket_inf1_outbound_data_beats_ccm1 data fabric event=0x45f,umask=0x7ff 01 Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 1 local_socket_inf1_outbound_data_beats_ccm2 data fabric event=0x49f,umask=0x7ff 01 Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 2 local_socket_inf1_outbound_data_beats_ccm3 data fabric event=0x4df,umask=0x7ff 01 Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 3 local_socket_inf1_outbound_data_beats_ccm4 data fabric event=0x51f,umask=0x7ff 01 Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 4 local_socket_inf1_outbound_data_beats_ccm5 data fabric event=0x55f,umask=0x7ff 01 Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 5 local_socket_inf1_outbound_data_beats_ccm6 data fabric event=0x59f,umask=0x7ff 01 Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 6 local_socket_inf1_outbound_data_beats_ccm7 data fabric event=0x5df,umask=0x7ff 01 Data beats (64 bytes) at interface 1 for local socket outbound data from CPU Moderator (CCM) 7 remote_socket_inf0_inbound_data_beats_ccm0 data fabric event=0x41e,umask=0xbfe 01 Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 0 remote_socket_inf0_inbound_data_beats_ccm1 data fabric event=0x45e,umask=0xbfe 01 Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 1 remote_socket_inf0_inbound_data_beats_ccm2 data fabric event=0x49e,umask=0xbfe 01 Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 2 remote_socket_inf0_inbound_data_beats_ccm3 data fabric event=0x4de,umask=0xbfe 01 Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 3 remote_socket_inf0_inbound_data_beats_ccm4 data fabric event=0x51e,umask=0xbfe 01 Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 4 remote_socket_inf0_inbound_data_beats_ccm5 data fabric event=0x55e,umask=0xbfe 01 Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 5 remote_socket_inf0_inbound_data_beats_ccm6 data fabric event=0x59e,umask=0xbfe 01 Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 6 remote_socket_inf0_inbound_data_beats_ccm7 data fabric event=0x5de,umask=0xbfe 01 Data beats (32 bytes) at interface 0 for remote socket inbound data to CPU Moderator (CCM) 7 remote_socket_inf1_inbound_data_beats_ccm0 data fabric event=0x41f,umask=0xbfe 01 Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 0 remote_socket_inf1_inbound_data_beats_ccm1 data fabric event=0x45f,umask=0xbfe 01 Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 1 remote_socket_inf1_inbound_data_beats_ccm2 data fabric event=0x49f,umask=0xbfe 01 Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 2 remote_socket_inf1_inbound_data_beats_ccm3 data fabric event=0x4df,umask=0xbfe 01 Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 3 remote_socket_inf1_inbound_data_beats_ccm4 data fabric event=0x51f,umask=0xbfe 01 Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 4 remote_socket_inf1_inbound_data_beats_ccm5 data fabric event=0x55f,umask=0xbfe 01 Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 5 remote_socket_inf1_inbound_data_beats_ccm6 data fabric event=0x59f,umask=0xbfe 01 Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 6 remote_socket_inf1_inbound_data_beats_ccm7 data fabric event=0x5df,umask=0xbfe 01 Data beats (32 bytes) at interface 1 for remote socket inbound data to CPU Moderator (CCM) 7 remote_socket_inf0_outbound_data_beats_ccm0 data fabric event=0x41e,umask=0xbff 01 Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 0 remote_socket_inf0_outbound_data_beats_ccm1 data fabric event=0x45e,umask=0xbff 01 Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 1 remote_socket_inf0_outbound_data_beats_ccm2 data fabric event=0x49e,umask=0xbff 01 Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 2 remote_socket_inf0_outbound_data_beats_ccm3 data fabric event=0x4de,umask=0xbff 01 Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 3 remote_socket_inf0_outbound_data_beats_ccm4 data fabric event=0x51e,umask=0xbff 01 Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 4 remote_socket_inf0_outbound_data_beats_ccm5 data fabric event=0x55e,umask=0xbff 01 Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 5 remote_socket_inf0_outbound_data_beats_ccm6 data fabric event=0x59e,umask=0xbff 01 Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 6 remote_socket_inf0_outbound_data_beats_ccm7 data fabric event=0x5de,umask=0xbff 01 Data beats (64 bytes) at interface 0 for remote socket outbound data from CPU Moderator (CCM) 7 remote_socket_inf1_outbound_data_beats_ccm0 data fabric event=0x41f,umask=0xbff 01 Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 0 remote_socket_inf1_outbound_data_beats_ccm1 data fabric event=0x45f,umask=0xbff 01 Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 1 remote_socket_inf1_outbound_data_beats_ccm2 data fabric event=0x49f,umask=0xbff 01 Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 2 remote_socket_inf1_outbound_data_beats_ccm3 data fabric event=0x4df,umask=0xbff 01 Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 3 remote_socket_inf1_outbound_data_beats_ccm4 data fabric event=0x51f,umask=0xbff 01 Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 4 remote_socket_inf1_outbound_data_beats_ccm5 data fabric event=0x55f,umask=0xbff 01 Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 5 remote_socket_inf1_outbound_data_beats_ccm6 data fabric event=0x59f,umask=0xbff 01 Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 6 remote_socket_inf1_outbound_data_beats_ccm7 data fabric event=0x5df,umask=0xbff 01 Data beats (64 bytes) at interface 1 for remote socket outbound data from CPU Moderator (CCM) 7 local_socket_outbound_data_beats_link0 data fabric event=0xb5f,umask=0xf3e 01 Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 0 local_socket_outbound_data_beats_link1 data fabric event=0xb9f,umask=0xf3e 01 Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 1 local_socket_outbound_data_beats_link2 data fabric event=0xbdf,umask=0xf3e 01 Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 2 local_socket_outbound_data_beats_link3 data fabric event=0xc1f,umask=0xf3e 01 Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 3 local_socket_outbound_data_beats_link4 data fabric event=0xc5f,umask=0xf3e 01 Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 4 local_socket_outbound_data_beats_link5 data fabric event=0xc9f,umask=0xf3e 01 Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 5 local_socket_outbound_data_beats_link6 data fabric event=0xcdf,umask=0xf3e 01 Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 6 local_socket_outbound_data_beats_link7 data fabric event=0xd1f,umask=0xf3e 01 Data beats (64 bytes) for local socket outbound data from inter-socket xGMI link 7 fp_ret_x87_fp_ops.add_sub_ops floating point Retired x87 floating-point add and subtract ops event=0x2,umask=0x01 00 fp_ret_x87_fp_ops.mul_ops floating point Retired x87 floating-point multiply ops event=0x2,umask=0x02 00 fp_ret_x87_fp_ops.div_sqrt_ops floating point Retired x87 floating-point divide and square root ops event=0x2,umask=0x04 00 fp_ret_x87_fp_ops.all floating point Retired x87 floating-point ops of all types event=0x2,umask=0x07 00 fp_ret_sse_avx_ops.add_sub_flops floating point Retired SSE and AVX floating-point add and subtract ops event=0x3,umask=0x01 00 fp_ret_sse_avx_ops.mult_flops floating point Retired SSE and AVX floating-point multiply ops event=0x3,umask=0x02 00 fp_ret_sse_avx_ops.div_flops floating point Retired SSE and AVX floating-point divide and square root ops event=0x3,umask=0x04 00 fp_ret_sse_avx_ops.mac_flops floating point Retired SSE and AVX floating-point multiply-accumulate ops (each operation is counted as 2 ops) event=0x3,umask=0x08 00 fp_ret_sse_avx_ops.bfloat_mac_flops floating point Retired SSE and AVX floating-point bfloat multiply-accumulate ops (each operation is counted as 2 ops) event=0x3,umask=0x10 00 fp_ret_sse_avx_ops.all floating point Retired SSE and AVX floating-point ops of all types event=0x3,umask=0x1f 00 fp_retired_ser_ops.x87_ctrl_ret floating point Retired x87 control word mispredict traps due to mispredictions in RC or PC, or changes in exception mask bits event=0x5,umask=0x01 00 fp_retired_ser_ops.x87_bot_ret floating point Retired x87 bottom-executing ops. Bottom-executing ops wait for all older ops to retire before executing event=0x5,umask=0x02 00 fp_retired_ser_ops.sse_ctrl_ret floating point Retired SSE and AVX control word mispredict traps event=0x5,umask=0x04 00 fp_retired_ser_ops.sse_bot_ret floating point Retired SSE and AVX bottom-executing ops. Bottom-executing ops wait for all older ops to retire before executing event=0x5,umask=0x08 00 fp_retired_ser_ops.all floating point Retired SSE and AVX serializing ops of all types event=0x5,umask=0x0f 00 fp_ops_retired_by_width.x87_uops_retired floating point Retired x87 floating-point ops event=0x8,umask=0x01 00 fp_ops_retired_by_width.mmx_uops_retired floating point Retired MMX floating-point ops event=0x8,umask=0x02 00 fp_ops_retired_by_width.scalar_uops_retired floating point Retired scalar floating-point ops event=0x8,umask=0x04 00 fp_ops_retired_by_width.pack_128_uops_retired floating point Retired packed 128-bit floating-point ops event=0x8,umask=0x08 00 fp_ops_retired_by_width.pack_256_uops_retired floating point Retired packed 256-bit floating-point ops event=0x8,umask=0x10 00 fp_ops_retired_by_width.pack_512_uops_retired floating point Retired packed 512-bit floating-point ops event=0x8,umask=0x20 00 fp_ops_retired_by_width.all floating point Retired floating-point ops of all widths event=0x8,umask=0x3f 00 fp_ops_retired_by_type.scalar_add floating point Retired scalar floating-point add ops event=0xa,umask=0x01 00 fp_ops_retired_by_type.scalar_sub floating point Retired scalar floating-point subtract ops event=0xa,umask=0x02 00 fp_ops_retired_by_type.scalar_mul floating point Retired scalar floating-point multiply ops event=0xa,umask=0x03 00 fp_ops_retired_by_type.scalar_mac floating point Retired scalar floating-point multiply-accumulate ops event=0xa,umask=0x04 00 fp_ops_retired_by_type.scalar_div floating point Retired scalar floating-point divide ops event=0xa,umask=0x05 00 fp_ops_retired_by_type.scalar_sqrt floating point Retired scalar floating-point square root ops event=0xa,umask=0x06 00 fp_ops_retired_by_type.scalar_cmp floating point Retired scalar floating-point compare ops event=0xa,umask=0x07 00 fp_ops_retired_by_type.scalar_cvt floating point Retired scalar floating-point convert ops event=0xa,umask=0x08 00 fp_ops_retired_by_type.scalar_blend floating point Retired scalar floating-point blend ops event=0xa,umask=0x09 00 fp_ops_retired_by_type.scalar_other floating point Retired scalar floating-point ops of other types event=0xa,umask=0x0e 00 fp_ops_retired_by_type.scalar_all floating point Retired scalar floating-point ops of all types event=0xa,umask=0x0f 00 fp_ops_retired_by_type.vector_add floating point Retired vector floating-point add ops event=0xa,umask=0x10 00 fp_ops_retired_by_type.vector_sub floating point Retired vector floating-point subtract ops event=0xa,umask=0x20 00 fp_ops_retired_by_type.vector_mul floating point Retired vector floating-point multiply ops event=0xa,umask=0x30 00 fp_ops_retired_by_type.vector_mac floating point Retired vector floating-point multiply-accumulate ops event=0xa,umask=0x40 00 fp_ops_retired_by_type.vector_div floating point Retired vector floating-point divide ops event=0xa,umask=0x50 00 fp_ops_retired_by_type.vector_sqrt floating point Retired vector floating-point square root ops event=0xa,umask=0x60 00 fp_ops_retired_by_type.vector_cmp floating point Retired vector floating-point compare ops event=0xa,umask=0x70 00 fp_ops_retired_by_type.vector_cvt floating point Retired vector floating-point convert ops event=0xa,umask=0x80 00 fp_ops_retired_by_type.vector_blend floating point Retired vector floating-point blend ops event=0xa,umask=0x90 00 fp_ops_retired_by_type.vector_shuffle floating point Retired vector floating-point shuffle ops (may include instructions not necessarily thought of as including shuffles e.g. horizontal add, dot product, and certain MOV instructions) event=0xa,umask=0xb0 00 fp_ops_retired_by_type.vector_logical floating point Retired vector floating-point logical ops event=0xa,umask=0xd0 00 fp_ops_retired_by_type.vector_other floating point Retired vector floating-point ops of other types event=0xa,umask=0xe0 00 fp_ops_retired_by_type.vector_all floating point Retired vector floating-point ops of all types event=0xa,umask=0xf0 00 fp_ops_retired_by_type.all floating point Retired floating-point ops of all types event=0xa,umask=0xff 00 sse_avx_ops_retired.mmx_add floating point Retired MMX integer add event=0xb,umask=0x01 00 sse_avx_ops_retired.mmx_sub floating point Retired MMX integer subtract ops event=0xb,umask=0x02 00 sse_avx_ops_retired.mmx_mul floating point Retired MMX integer multiply ops event=0xb,umask=0x03 00 sse_avx_ops_retired.mmx_mac floating point Retired MMX integer multiply-accumulate ops event=0xb,umask=0x04 00 sse_avx_ops_retired.mmx_cmp floating point Retired MMX integer compare ops event=0xb,umask=0x07 00 sse_avx_ops_retired.mmx_shift floating point Retired MMX integer shift ops event=0xb,umask=0x09 00 sse_avx_ops_retired.mmx_mov floating point Retired MMX integer MOV ops event=0xb,umask=0x0a 00 sse_avx_ops_retired.mmx_shuffle floating point Retired MMX integer shuffle ops (may include instructions not necessarily thought of as including shuffles e.g. horizontal add, dot product, and certain MOV instructions) event=0xb,umask=0x0b 00 sse_avx_ops_retired.mmx_pack floating point Retired MMX integer pack ops event=0xb,umask=0x0c 00 sse_avx_ops_retired.mmx_logical floating point Retired MMX integer logical ops event=0xb,umask=0x0d 00 sse_avx_ops_retired.mmx_other floating point Retired MMX integer multiply ops of other types event=0xb,umask=0x0e 00 sse_avx_ops_retired.mmx_all floating point Retired MMX integer ops of all types event=0xb,umask=0x0f 00 sse_avx_ops_retired.sse_avx_add floating point Retired SSE and AVX integer add ops event=0xb,umask=0x10 00 sse_avx_ops_retired.sse_avx_sub floating point Retired SSE and AVX integer subtract ops event=0xb,umask=0x20 00 sse_avx_ops_retired.sse_avx_mul floating point Retired SSE and AVX integer multiply ops event=0xb,umask=0x30 00 sse_avx_ops_retired.sse_avx_mac floating point Retired SSE and AVX integer multiply-accumulate ops event=0xb,umask=0x40 00 sse_avx_ops_retired.sse_avx_aes floating point Retired SSE and AVX integer AES ops event=0xb,umask=0x50 00 sse_avx_ops_retired.sse_avx_sha floating point Retired SSE and AVX integer SHA ops event=0xb,umask=0x60 00 sse_avx_ops_retired.sse_avx_cmp floating point Retired SSE and AVX integer compare ops event=0xb,umask=0x70 00 sse_avx_ops_retired.sse_avx_clm floating point Retired SSE and AVX integer CLM ops event=0xb,umask=0x80 00 sse_avx_ops_retired.sse_avx_shift floating point Retired SSE and AVX integer shift ops event=0xb,umask=0x90 00 sse_avx_ops_retired.sse_avx_mov floating point Retired SSE and AVX integer MOV ops event=0xb,umask=0xa0 00 sse_avx_ops_retired.sse_avx_shuffle floating point Retired SSE and AVX integer shuffle ops (may include instructions not necessarily thought of as including shuffles e.g. horizontal add, dot product, and certain MOV instructions) event=0xb,umask=0xb0 00 sse_avx_ops_retired.sse_avx_pack floating point Retired SSE and AVX integer pack ops event=0xb,umask=0xc0 00 sse_avx_ops_retired.sse_avx_logical floating point Retired SSE and AVX integer logical ops event=0xb,umask=0xd0 00 sse_avx_ops_retired.sse_avx_other floating point Retired SSE and AVX integer ops of other types event=0xb,umask=0xe0 00 sse_avx_ops_retired.sse_avx_all floating point Retired SSE and AVX integer ops of all types event=0xb,umask=0xf0 00 sse_avx_ops_retired.all floating point Retired SSE, AVX and MMX integer ops of all types event=0xb,umask=0xff 00 fp_pack_ops_retired.fp128_add floating point Retired 128-bit packed floating-point add ops event=0xc,umask=0x01 00 fp_pack_ops_retired.fp128_sub floating point Retired 128-bit packed floating-point subtract ops event=0xc,umask=0x02 00 fp_pack_ops_retired.fp128_mul floating point Retired 128-bit packed floating-point multiply ops event=0xc,umask=0x03 00 fp_pack_ops_retired.fp128_mac floating point Retired 128-bit packed floating-point multiply-accumulate ops event=0xc,umask=0x04 00 fp_pack_ops_retired.fp128_div floating point Retired 128-bit packed floating-point divide ops event=0xc,umask=0x05 00 fp_pack_ops_retired.fp128_sqrt floating point Retired 128-bit packed floating-point square root ops event=0xc,umask=0x06 00 fp_pack_ops_retired.fp128_cmp floating point Retired 128-bit packed floating-point compare ops event=0xc,umask=0x07 00 fp_pack_ops_retired.fp128_cvt floating point Retired 128-bit packed floating-point convert ops event=0xc,umask=0x08 00 fp_pack_ops_retired.fp128_blend floating point Retired 128-bit packed floating-point blend ops event=0xc,umask=0x09 00 fp_pack_ops_retired.fp128_shuffle floating point Retired 128-bit packed floating-point shuffle ops (may include instructions not necessarily thought of as including shuffles e.g. horizontal add, dot product, and certain MOV instructions) event=0xc,umask=0x0b 00 fp_pack_ops_retired.fp128_logical floating point Retired 128-bit packed floating-point logical ops event=0xc,umask=0x0d 00 fp_pack_ops_retired.fp128_other floating point Retired 128-bit packed floating-point ops of other types event=0xc,umask=0x0e 00 fp_pack_ops_retired.fp128_all floating point Retired 128-bit packed floating-point ops of all types event=0xc,umask=0x0f 00 fp_pack_ops_retired.fp256_add floating point Retired 256-bit packed floating-point add ops event=0xc,umask=0x10 00 fp_pack_ops_retired.fp256_sub floating point Retired 256-bit packed floating-point subtract ops event=0xc,umask=0x20 00 fp_pack_ops_retired.fp256_mul floating point Retired 256-bit packed floating-point multiply ops event=0xc,umask=0x30 00 fp_pack_ops_retired.fp256_mac floating point Retired 256-bit packed floating-point multiply-accumulate ops event=0xc,umask=0x40 00 fp_pack_ops_retired.fp256_div floating point Retired 256-bit packed floating-point divide ops event=0xc,umask=0x50 00 fp_pack_ops_retired.fp256_sqrt floating point Retired 256-bit packed floating-point square root ops event=0xc,umask=0x60 00 fp_pack_ops_retired.fp256_cmp floating point Retired 256-bit packed floating-point compare ops event=0xc,umask=0x70 00 fp_pack_ops_retired.fp256_cvt floating point Retired 256-bit packed floating-point convert ops event=0xc,umask=0x80 00 fp_pack_ops_retired.fp256_blend floating point Retired 256-bit packed floating-point blend ops event=0xc,umask=0x90 00 fp_pack_ops_retired.fp256_shuffle floating point Retired 256-bit packed floating-point shuffle ops (may include instructions not necessarily thought of as including shuffles e.g. horizontal add, dot product, and certain MOV instructions) event=0xc,umask=0xb0 00 fp_pack_ops_retired.fp256_logical floating point Retired 256-bit packed floating-point logical ops event=0xc,umask=0xd0 00 fp_pack_ops_retired.fp256_other floating point Retired 256-bit packed floating-point ops of other types event=0xc,umask=0xe0 00 fp_pack_ops_retired.fp256_all floating point Retired 256-bit packed floating-point ops of all types event=0xc,umask=0xf0 00 fp_pack_ops_retired.all floating point Retired packed floating-point ops of all types event=0xc,umask=0xff 00 packed_int_op_type.int128_add floating point Retired 128-bit packed integer add ops event=0xd,umask=0x01 00 packed_int_op_type.int128_sub floating point Retired 128-bit packed integer subtract ops event=0xd,umask=0x02 00 packed_int_op_type.int128_mul floating point Retired 128-bit packed integer multiply ops event=0xd,umask=0x03 00 packed_int_op_type.int128_mac floating point Retired 128-bit packed integer multiply-accumulate ops event=0xd,umask=0x04 00 packed_int_op_type.int128_aes floating point Retired 128-bit packed integer AES ops event=0xd,umask=0x05 00 packed_int_op_type.int128_sha floating point Retired 128-bit packed integer SHA ops event=0xd,umask=0x06 00 packed_int_op_type.int128_cmp floating point Retired 128-bit packed integer compare ops event=0xd,umask=0x07 00 packed_int_op_type.int128_clm floating point Retired 128-bit packed integer CLM ops event=0xd,umask=0x08 00 packed_int_op_type.int128_shift floating point Retired 128-bit packed integer shift ops event=0xd,umask=0x09 00 packed_int_op_type.int128_mov floating point Retired 128-bit packed integer MOV ops event=0xd,umask=0x0a 00 packed_int_op_type.int128_shuffle floating point Retired 128-bit packed integer shuffle ops (may include instructions not necessarily thought of as including shuffles e.g. horizontal add, dot product, and certain MOV instructions) event=0xd,umask=0x0b 00 packed_int_op_type.int128_pack floating point Retired 128-bit packed integer pack ops event=0xd,umask=0x0c 00 packed_int_op_type.int128_logical floating point Retired 128-bit packed integer logical ops event=0xd,umask=0x0d 00 packed_int_op_type.int128_other floating point Retired 128-bit packed integer ops of other types event=0xd,umask=0x0e 00 packed_int_op_type.int128_all floating point Retired 128-bit packed integer ops of all types event=0xd,umask=0x0f 00 packed_int_op_type.int256_add floating point Retired 256-bit packed integer add ops event=0xd,umask=0x10 00 packed_int_op_type.int256_sub floating point Retired 256-bit packed integer subtract ops event=0xd,umask=0x20 00 packed_int_op_type.int256_mul floating point Retired 256-bit packed integer multiply ops event=0xd,umask=0x30 00 packed_int_op_type.int256_mac floating point Retired 256-bit packed integer multiply-accumulate ops event=0xd,umask=0x40 00 packed_int_op_type.int256_cmp floating point Retired 256-bit packed integer compare ops event=0xd,umask=0x70 00 packed_int_op_type.int256_shift floating point Retired 256-bit packed integer shift ops event=0xd,umask=0x90 00 packed_int_op_type.int256_mov floating point Retired 256-bit packed integer MOV ops event=0xd,umask=0xa0 00 packed_int_op_type.int256_shuffle floating point Retired 256-bit packed integer shuffle ops (may include instructions not necessarily thought of as including shuffles e.g. horizontal add, dot product, and certain MOV instructions) event=0xd,umask=0xb0 00 packed_int_op_type.int256_pack floating point Retired 256-bit packed integer pack ops event=0xd,umask=0xc0 00 packed_int_op_type.int256_logical floating point Retired 256-bit packed integer logical ops event=0xd,umask=0xd0 00 packed_int_op_type.int256_other floating point Retired 256-bit packed integer ops of other types event=0xd,umask=0xe0 00 packed_int_op_type.int256_all floating point Retired 256-bit packed integer ops of all types event=0xd,umask=0xf0 00 packed_int_op_type.all floating point Retired packed integer ops of all types event=0xd,umask=0xff 00 fp_disp_faults.x87_fill_fault floating point Floating-point dispatch faults for x87 fills event=0xe,umask=0x01 00 fp_disp_faults.xmm_fill_fault floating point Floating-point dispatch faults for XMM fills event=0xe,umask=0x02 00 fp_disp_faults.ymm_fill_fault floating point Floating-point dispatch faults for YMM fills event=0xe,umask=0x04 00 fp_disp_faults.ymm_spill_fault floating point Floating-point dispatch faults for YMM spills event=0xe,umask=0x08 00 fp_disp_faults.sse_avx_all floating point Floating-point dispatch faults of all types for SSE and AVX ops event=0xe,umask=0x0e 00 fp_disp_faults.all floating point Floating-point dispatch faults of all types event=0xe,umask=0x0f 00 amd_umc umc_mem_clk memory controller event=0 01 Number of memory clock cycles umc_act_cmd.all memory controller event=0x5 01 Number of ACTIVATE commands sent umc_act_cmd.rd memory controller event=0x5,rdwrmask=0x1 01 Number of ACTIVATE commands sent for reads umc_act_cmd.wr memory controller event=0x5,rdwrmask=0x2 01 Number of ACTIVATE commands sent for writes umc_pchg_cmd.all memory controller event=0x6 01 Number of PRECHARGE commands sent umc_pchg_cmd.rd memory controller event=0x6,rdwrmask=0x1 01 Number of PRECHARGE commands sent for reads umc_pchg_cmd.wr memory controller event=0x6,rdwrmask=0x2 01 Number of PRECHARGE commands sent for writes umc_cas_cmd.all memory controller event=0xa 01 Number of CAS commands sent umc_cas_cmd.rd memory controller event=0xa,rdwrmask=0x1 01 Number of CAS commands sent for reads umc_cas_cmd.wr memory controller event=0xa,rdwrmask=0x2 01 Number of CAS commands sent for writes umc_data_slot_clks.all memory controller event=0x14 01 Number of clocks used by the data bus umc_data_slot_clks.rd memory controller event=0x14,rdwrmask=0x1 01 Number of clocks used by the data bus for reads umc_data_slot_clks.wr memory controller event=0x14,rdwrmask=0x2 01 Number of clocks used by the data bus for writes ls_bad_status2.stli_other memory Store-to-load conflicts (load unable to complete due to a non-forwardable conflict with an older store) event=0x24,umask=0x02 00 ls_dispatch.ld_dispatch memory Number of memory load operations dispatched to the load-store unit event=0x29,umask=0x01 00 ls_dispatch.store_dispatch memory Number of memory store operations dispatched to the load-store unit event=0x29,umask=0x02 00 ls_dispatch.ld_st_dispatch memory Number of memory load-store operations dispatched to the load-store unit event=0x29,umask=0x04 00 ls_stlf memory Store-to-load-forward (STLF) hits event=0x35 00 ls_st_commit_cancel2.st_commit_cancel_wcb_full memory Non-cacheable store commits cancelled due to the non-cacheable commit buffer being full event=0x37,umask=0x01 00 ls_l1_d_tlb_miss.tlb_reload_4k_l2_hit memory L1 DTLB misses with L2 DTLB hits for 4k pages event=0x45,umask=0x01 00 ls_l1_d_tlb_miss.tlb_reload_coalesced_page_hit memory L1 DTLB misses with L2 DTLB hits for coalesced pages. A coalesced page is a 16k page created from four adjacent 4k pages event=0x45,umask=0x02 00 ls_l1_d_tlb_miss.tlb_reload_2m_l2_hit memory L1 DTLB misses with L2 DTLB hits for 2M pages event=0x45,umask=0x04 00 ls_l1_d_tlb_miss.tlb_reload_1g_l2_hit memory L1 DTLB misses with L2 DTLB hits for 1G pages event=0x45,umask=0x08 00 ls_l1_d_tlb_miss.tlb_reload_4k_l2_miss memory L1 DTLB misses with L2 DTLB misses (page-table walks are requested) for 4k pages event=0x45,umask=0x10 00 ls_l1_d_tlb_miss.tlb_reload_coalesced_page_miss memory L1 DTLB misses with L2 DTLB misses (page-table walks are requested) for coalesced pages. A coalesced page is a 16k page created from four adjacent 4k pages event=0x45,umask=0x20 00 ls_l1_d_tlb_miss.tlb_reload_2m_l2_miss memory L1 DTLB misses with L2 DTLB misses (page-table walks are requested) for 2M pages event=0x45,umask=0x40 00 ls_l1_d_tlb_miss.tlb_reload_1g_l2_miss memory L1 DTLB misses with L2 DTLB misses (page-table walks are requested) for 1G pages event=0x45,umask=0x80 00 ls_l1_d_tlb_miss.all_l2_miss memory L1 DTLB misses with L2 DTLB misses (page-table walks are requested) for all page sizes event=0x45,umask=0xf0 00 ls_l1_d_tlb_miss.all memory L1 DTLB misses for all page sizes event=0x45,umask=0xff 00 ls_misal_loads.ma64 memory 64B misaligned (cacheline crossing) loads event=0x47,umask=0x01 00 ls_misal_loads.ma4k memory 4kB misaligned (page crossing) loads event=0x47,umask=0x02 00 ls_tlb_flush.all memory All TLB Flushes event=0x78,umask=0xff 00 bp_l1_tlb_miss_l2_tlb_hit memory Instruction fetches that miss in the L1 ITLB but hit in the L2 ITLB event=0x84 00 bp_l1_tlb_miss_l2_tlb_miss.if4k memory Instruction fetches that miss in both the L1 and L2 ITLBs (page-table walks are requested) for 4k pages event=0x85,umask=0x01 00 bp_l1_tlb_miss_l2_tlb_miss.if2m memory Instruction fetches that miss in both the L1 and L2 ITLBs (page-table walks are requested) for 2M pages event=0x85,umask=0x02 00 bp_l1_tlb_miss_l2_tlb_miss.if1g memory Instruction fetches that miss in both the L1 and L2 ITLBs (page-table walks are requested) for 1G pages event=0x85,umask=0x04 00 bp_l1_tlb_miss_l2_tlb_miss.coalesced_4k memory Instruction fetches that miss in both the L1 and L2 ITLBs (page-table walks are requested) for coalesced pages. A coalesced page is a 16k page created from four adjacent 4k pages event=0x85,umask=0x08 00 bp_l1_tlb_miss_l2_tlb_miss.all memory Instruction fetches that miss in both the L1 and L2 ITLBs (page-table walks are requested) for all page sizes event=0x85,umask=0x0f 00 bp_l1_tlb_fetch_hit.if4k memory Instruction fetches that hit in the L1 ITLB for 4k or coalesced pages. A coalesced page is a 16k page created from four adjacent 4k pages event=0x94,umask=0x01 00 bp_l1_tlb_fetch_hit.if2m memory Instruction fetches that hit in the L1 ITLB for 2M pages event=0x94,umask=0x02 00 bp_l1_tlb_fetch_hit.if1g memory Instruction fetches that hit in the L1 ITLB for 1G pages event=0x94,umask=0x04 00 bp_l1_tlb_fetch_hit.all memory Instruction fetches that hit in the L1 ITLB for all page sizes event=0x94,umask=0x07 00 resyncs_or_nc_redirects other Pipeline restarts not caused by branch mispredicts event=0x96 00 de_op_queue_empty other Cycles when the op queue is empty. Such cycles indicate that the front-end is not delivering instructions fast enough event=0xa9 00 de_src_op_disp.decoder other Ops fetched from instruction cache and dispatched event=0xaa,umask=0x01 00 de_src_op_disp.op_cache other Ops fetched from op cache and dispatched event=0xaa,umask=0x02 00 de_src_op_disp.loop_buffer other Ops dispatched from loop buffer event=0xaa,umask=0x04 00 de_src_op_disp.all other Ops dispatched from any source event=0xaa,umask=0x07 00 de_dis_ops_from_decoder.any_fp_dispatch other Number of ops dispatched to the floating-point unit event=0xab,umask=0x04 00 de_dis_ops_from_decoder.disp_op_type.any_integer_dispatch other Number of ops dispatched to the integer execution unit event=0xab,umask=0x08 00 de_dis_dispatch_token_stalls1.int_phy_reg_file_rsrc_stall other Number of cycles dispatch is stalled for integer physical register file tokens event=0xae,umask=0x01 00 de_dis_dispatch_token_stalls1.load_queue_rsrc_stall other Number of cycles dispatch is stalled for Load queue token event=0xae,umask=0x02 00 de_dis_dispatch_token_stalls1.store_queue_rsrc_stall other Number of cycles dispatch is stalled for store queue tokens event=0xae,umask=0x04 00 de_dis_dispatch_token_stalls1.taken_brnch_buffer_rsrc other Number of cycles dispatch is stalled for taken branch buffer tokens event=0xae,umask=0x10 00 de_dis_dispatch_token_stalls1.fp_reg_file_rsrc_stall other Number of cycles dispatch is stalled for floating-point register file tokens event=0xae,umask=0x20 00 de_dis_dispatch_token_stalls1.fp_sch_rsrc_stall other Number of cycles dispatch is stalled for floating-point scheduler tokens event=0xae,umask=0x40 00 de_dis_dispatch_token_stalls1.fp_flush_recovery_stall other Number of cycles dispatch is stalled for floating-point flush recovery event=0xae,umask=0x80 00 de_dis_dispatch_token_stalls2.int_sch0_token_stall other Number of cycles dispatch is stalled for integer scheduler queue 0 tokens event=0xaf,umask=0x01 00 de_dis_dispatch_token_stalls2.int_sch1_token_stall other Number of cycles dispatch is stalled for integer scheduler queue 1 tokens event=0xaf,umask=0x02 00 de_dis_dispatch_token_stalls2.int_sch2_token_stall other Number of cycles dispatch is stalled for integer scheduler queue 2 tokens event=0xaf,umask=0x04 00 de_dis_dispatch_token_stalls2.int_sch3_token_stall other Number of cycles dispatch is stalled for integer scheduler queue 3 tokens event=0xaf,umask=0x08 00 de_dis_dispatch_token_stalls2.retire_token_stall other Number of cycles dispatch is stalled for retire queue tokens event=0xaf,umask=0x20 00 de_no_dispatch_per_slot.no_ops_from_frontend other In each cycle counts dispatch slots left empty because the front-end did not supply ops event=0x1a0,umask=0x01 00 de_no_dispatch_per_slot.backend_stalls other In each cycle counts ops unable to dispatch because of back-end stalls event=0x1a0,umask=0x1e 00 de_no_dispatch_per_slot.smt_contention other In each cycle counts ops unable to dispatch because the dispatch cycle was granted to the other SMT thread event=0x1a0,umask=0x60 00 all_data_cache_accesses recommended All data cache accesses event=0x29,umask=0x07 00 l1d_cache.all_cache_ref cache L1 Data Cacheable reads and writes event=0x40,period=2000000,umask=0xa3 00 l1d_cache.all_ref cache L1 Data reads and writes event=0x40,period=2000000,umask=0x83 00 l1d_cache.evict cache Modified cache lines evicted from the L1 data cache event=0x40,period=200000,umask=0x10 00 l1d_cache.ld cache L1 Cacheable Data Reads event=0x40,period=2000000,umask=0xa1 00 l1d_cache.repl cache L1 Data line replacements event=0x40,period=200000,umask=0x8 00 l1d_cache.replm cache Modified cache lines allocated in the L1 data cache event=0x40,period=200000,umask=0x48 00 l1d_cache.st cache L1 Cacheable Data Writes event=0x40,period=2000000,umask=0xa2 00 l2_ads.self cache Cycles L2 address bus is in use event=0x21,period=200000,umask=0x40 00 l2_data_rqsts.self.e_state cache All data requests from the L1 data cache event=0x2c,period=200000,umask=0x44 00 l2_data_rqsts.self.i_state cache All data requests from the L1 data cache event=0x2c,period=200000,umask=0x41 00 l2_data_rqsts.self.mesi cache All data requests from the L1 data cache event=0x2c,period=200000,umask=0x4f 00 l2_data_rqsts.self.m_state cache All data requests from the L1 data cache event=0x2c,period=200000,umask=0x48 00 l2_data_rqsts.self.s_state cache All data requests from the L1 data cache event=0x2c,period=200000,umask=0x42 00 l2_dbus_busy.self cache Cycles the L2 cache data bus is busy event=0x22,period=200000,umask=0x40 00 l2_dbus_busy_rd.self cache Cycles the L2 transfers data to the core event=0x23,period=200000,umask=0x40 00 l2_ifetch.self.e_state cache L2 cacheable instruction fetch requests event=0x28,period=200000,umask=0x44 00 l2_ifetch.self.i_state cache L2 cacheable instruction fetch requests event=0x28,period=200000,umask=0x41 00 l2_ifetch.self.mesi cache L2 cacheable instruction fetch requests event=0x28,period=200000,umask=0x4f 00 l2_ifetch.self.m_state cache L2 cacheable instruction fetch requests event=0x28,period=200000,umask=0x48 00 l2_ifetch.self.s_state cache L2 cacheable instruction fetch requests event=0x28,period=200000,umask=0x42 00 l2_ld.self.any.e_state cache L2 cache reads event=0x29,period=200000,umask=0x74 00 l2_ld.self.any.i_state cache L2 cache reads event=0x29,period=200000,umask=0x71 00 l2_ld.self.any.mesi cache L2 cache reads event=0x29,period=200000,umask=0x7f 00 l2_ld.self.any.m_state cache L2 cache reads event=0x29,period=200000,umask=0x78 00 l2_ld.self.any.s_state cache L2 cache reads event=0x29,period=200000,umask=0x72 00 l2_ld.self.demand.e_state cache L2 cache reads event=0x29,period=200000,umask=0x44 00 l2_ld.self.demand.i_state cache L2 cache reads event=0x29,period=200000,umask=0x41 00 l2_ld.self.demand.mesi cache L2 cache reads event=0x29,period=200000,umask=0x4f 00 l2_ld.self.demand.m_state cache L2 cache reads event=0x29,period=200000,umask=0x48 00 l2_ld.self.demand.s_state cache L2 cache reads event=0x29,period=200000,umask=0x42 00 l2_ld.self.prefetch.e_state cache L2 cache reads event=0x29,period=200000,umask=0x54 00 l2_ld.self.prefetch.i_state cache L2 cache reads event=0x29,period=200000,umask=0x51 00 l2_ld.self.prefetch.mesi cache L2 cache reads event=0x29,period=200000,umask=0x5f 00 l2_ld.self.prefetch.m_state cache L2 cache reads event=0x29,period=200000,umask=0x58 00 l2_ld.self.prefetch.s_state cache L2 cache reads event=0x29,period=200000,umask=0x52 00 l2_ld_ifetch.self.e_state cache All read requests from L1 instruction and data caches event=0x2d,period=200000,umask=0x44 00 l2_ld_ifetch.self.i_state cache All read requests from L1 instruction and data caches event=0x2d,period=200000,umask=0x41 00 l2_ld_ifetch.self.mesi cache All read requests from L1 instruction and data caches event=0x2d,period=200000,umask=0x4f 00 l2_ld_ifetch.self.m_state cache All read requests from L1 instruction and data caches event=0x2d,period=200000,umask=0x48 00 l2_ld_ifetch.self.s_state cache All read requests from L1 instruction and data caches event=0x2d,period=200000,umask=0x42 00 l2_lines_in.self.any cache L2 cache misses event=0x24,period=200000,umask=0x70 00 l2_lines_in.self.demand cache L2 cache misses event=0x24,period=200000,umask=0x40 00 l2_lines_in.self.prefetch cache L2 cache misses event=0x24,period=200000,umask=0x50 00 l2_lines_out.self.any cache L2 cache lines evicted event=0x26,period=200000,umask=0x70 00 l2_lines_out.self.demand cache L2 cache lines evicted event=0x26,period=200000,umask=0x40 00 l2_lines_out.self.prefetch cache L2 cache lines evicted event=0x26,period=200000,umask=0x50 00 l2_lock.self.e_state cache L2 locked accesses event=0x2b,period=200000,umask=0x44 00 l2_lock.self.i_state cache L2 locked accesses event=0x2b,period=200000,umask=0x41 00 l2_lock.self.mesi cache L2 locked accesses event=0x2b,period=200000,umask=0x4f 00 l2_lock.self.m_state cache L2 locked accesses event=0x2b,period=200000,umask=0x48 00 l2_lock.self.s_state cache L2 locked accesses event=0x2b,period=200000,umask=0x42 00 l2_m_lines_in.self cache L2 cache line modifications event=0x25,period=200000,umask=0x40 00 l2_m_lines_out.self.any cache Modified lines evicted from the L2 cache event=0x27,period=200000,umask=0x70 00 l2_m_lines_out.self.demand cache Modified lines evicted from the L2 cache event=0x27,period=200000,umask=0x40 00 l2_m_lines_out.self.prefetch cache Modified lines evicted from the L2 cache event=0x27,period=200000,umask=0x50 00 l2_no_req.self cache Cycles no L2 cache requests are pending event=0x32,period=200000,umask=0x40 00 l2_reject_busq.self.any.e_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x74 00 l2_reject_busq.self.any.i_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x71 00 l2_reject_busq.self.any.mesi cache Rejected L2 cache requests event=0x30,period=200000,umask=0x7f 00 l2_reject_busq.self.any.m_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x78 00 l2_reject_busq.self.any.s_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x72 00 l2_reject_busq.self.demand.e_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x44 00 l2_reject_busq.self.demand.i_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x41 00 l2_reject_busq.self.demand.mesi cache Rejected L2 cache requests event=0x30,period=200000,umask=0x4f 00 l2_reject_busq.self.demand.m_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x48 00 l2_reject_busq.self.demand.s_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x42 00 l2_reject_busq.self.prefetch.e_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x54 00 l2_reject_busq.self.prefetch.i_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x51 00 l2_reject_busq.self.prefetch.mesi cache Rejected L2 cache requests event=0x30,period=200000,umask=0x5f 00 l2_reject_busq.self.prefetch.m_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x58 00 l2_reject_busq.self.prefetch.s_state cache Rejected L2 cache requests event=0x30,period=200000,umask=0x52 00 l2_rqsts.self.any.e_state cache L2 cache requests event=0x2e,period=200000,umask=0x74 00 l2_rqsts.self.any.i_state cache L2 cache requests event=0x2e,period=200000,umask=0x71 00 l2_rqsts.self.any.mesi cache L2 cache requests event=0x2e,period=200000,umask=0x7f 00 l2_rqsts.self.any.m_state cache L2 cache requests event=0x2e,period=200000,umask=0x78 00 l2_rqsts.self.any.s_state cache L2 cache requests event=0x2e,period=200000,umask=0x72 00 l2_rqsts.self.demand.e_state cache L2 cache requests event=0x2e,period=200000,umask=0x44 00 l2_rqsts.self.demand.i_state cache L2 cache demand requests from this core that missed the L2 event=0x2e,period=200000,umask=0x41 00 l2_rqsts.self.demand.mesi cache L2 cache demand requests from this core event=0x2e,period=200000,umask=0x4f 00 l2_rqsts.self.demand.m_state cache L2 cache requests event=0x2e,period=200000,umask=0x48 00 l2_rqsts.self.demand.s_state cache L2 cache requests event=0x2e,period=200000,umask=0x42 00 l2_rqsts.self.prefetch.e_state cache L2 cache requests event=0x2e,period=200000,umask=0x54 00 l2_rqsts.self.prefetch.i_state cache L2 cache requests event=0x2e,period=200000,umask=0x51 00 l2_rqsts.self.prefetch.mesi cache L2 cache requests event=0x2e,period=200000,umask=0x5f 00 l2_rqsts.self.prefetch.m_state cache L2 cache requests event=0x2e,period=200000,umask=0x58 00 l2_rqsts.self.prefetch.s_state cache L2 cache requests event=0x2e,period=200000,umask=0x52 00 l2_st.self.e_state cache L2 store requests event=0x2a,period=200000,umask=0x44 00 l2_st.self.i_state cache L2 store requests event=0x2a,period=200000,umask=0x41 00 l2_st.self.mesi cache L2 store requests event=0x2a,period=200000,umask=0x4f 00 l2_st.self.m_state cache L2 store requests event=0x2a,period=200000,umask=0x48 00 l2_st.self.s_state cache L2 store requests event=0x2a,period=200000,umask=0x42 00 mem_load_retired.l2_hit cache Retired loads that hit the L2 cache (precise event) event=0xcb,period=200000,umask=0x1 00 mem_load_retired.l2_miss cache Retired loads that miss the L2 cache event=0xcb,period=10000,umask=0x2 00 fp_assist.ar floating point Floating point assists for retired operations event=0x11,period=10000,umask=0x81 00 fp_assist.s floating point Floating point assists event=0x11,period=10000,umask=0x1 00 simd_assist floating point SIMD assists invoked event=0xcd,period=100000 00 simd_comp_inst_retired.packed_single floating point Retired computational Streaming SIMD Extensions (SSE) packed-single instructions event=0xca,period=2000000,umask=0x1 00 simd_comp_inst_retired.scalar_double floating point Retired computational Streaming SIMD Extensions 2 (SSE2) scalar-double instructions event=0xca,period=2000000,umask=0x8 00 simd_comp_inst_retired.scalar_single floating point Retired computational Streaming SIMD Extensions (SSE) scalar-single instructions event=0xca,period=2000000,umask=0x2 00 simd_instr_retired floating point SIMD Instructions retired event=0xce,period=2000000 00 simd_inst_retired.packed_single floating point Retired Streaming SIMD Extensions (SSE) packed-single instructions event=0xc7,period=2000000,umask=0x1 00 simd_inst_retired.scalar_double floating point Retired Streaming SIMD Extensions 2 (SSE2) scalar-double instructions event=0xc7,period=2000000,umask=0x8 00 simd_inst_retired.scalar_single floating point Retired Streaming SIMD Extensions (SSE) scalar-single instructions event=0xc7,period=2000000,umask=0x2 00 simd_inst_retired.vector floating point Retired Streaming SIMD Extensions 2 (SSE2) vector instructions event=0xc7,period=2000000,umask=0x10 00 simd_sat_instr_retired floating point Saturated arithmetic instructions retired event=0xcf,period=2000000 00 simd_sat_uop_exec.ar floating point SIMD saturated arithmetic micro-ops retired event=0xb1,period=2000000,umask=0x80 00 simd_sat_uop_exec.s floating point SIMD saturated arithmetic micro-ops executed event=0xb1,period=2000000 00 simd_uops_exec.ar floating point SIMD micro-ops retired (excluding stores) (Must be precise) event=0xb0,period=2000000,umask=0x80 00 simd_uops_exec.s floating point SIMD micro-ops executed (excluding stores) event=0xb0,period=2000000 00 simd_uop_type_exec.arithmetic.ar floating point SIMD packed arithmetic micro-ops retired event=0xb3,period=2000000,umask=0xa0 00 simd_uop_type_exec.arithmetic.s floating point SIMD packed arithmetic micro-ops executed event=0xb3,period=2000000,umask=0x20 00 simd_uop_type_exec.logical.ar floating point SIMD packed logical micro-ops retired event=0xb3,period=2000000,umask=0x90 00 simd_uop_type_exec.logical.s floating point SIMD packed logical micro-ops executed event=0xb3,period=2000000,umask=0x10 00 simd_uop_type_exec.mul.ar floating point SIMD packed multiply micro-ops retired event=0xb3,period=2000000,umask=0x81 00 simd_uop_type_exec.mul.s floating point SIMD packed multiply micro-ops executed event=0xb3,period=2000000,umask=0x1 00 simd_uop_type_exec.pack.ar floating point SIMD packed micro-ops retired event=0xb3,period=2000000,umask=0x84 00 simd_uop_type_exec.pack.s floating point SIMD packed micro-ops executed event=0xb3,period=2000000,umask=0x4 00 simd_uop_type_exec.shift.ar floating point SIMD packed shift micro-ops retired event=0xb3,period=2000000,umask=0x82 00 simd_uop_type_exec.shift.s floating point SIMD packed shift micro-ops executed event=0xb3,period=2000000,umask=0x2 00 simd_uop_type_exec.unpack.ar floating point SIMD unpacked micro-ops retired event=0xb3,period=2000000,umask=0x88 00 simd_uop_type_exec.unpack.s floating point SIMD unpacked micro-ops executed event=0xb3,period=2000000,umask=0x8 00 x87_comp_ops_exe.any.ar floating point Floating point computational micro-ops retired (Must be precise) event=0x10,period=2000000,umask=0x81 00 x87_comp_ops_exe.any.s floating point Floating point computational micro-ops executed event=0x10,period=2000000,umask=0x1 00 x87_comp_ops_exe.fxch.ar floating point FXCH uops retired (Must be precise) event=0x10,period=2000000,umask=0x82 00 x87_comp_ops_exe.fxch.s floating point FXCH uops executed event=0x10,period=2000000,umask=0x2 00 baclears.any frontend BACLEARS asserted event=0xe6,period=2000000,umask=0x1 00 cycles_icache_mem_stalled.icache_mem_stalled frontend Cycles during which instruction fetches are stalled event=0x86,period=2000000,umask=0x1 00 decode_stall.iq_full frontend Decode stall due to IQ full event=0x87,period=2000000,umask=0x2 00 decode_stall.pfb_empty frontend Decode stall due to PFB empty event=0x87,period=2000000,umask=0x1 00 icache.accesses frontend Instruction fetches event=0x80,period=200000,umask=0x3 00 icache.hit frontend Icache hit event=0x80,period=200000,umask=0x1 00 icache.misses frontend Icache miss event=0x80,period=200000,umask=0x2 00 macro_insts.all_decoded frontend All Instructions decoded event=0xaa,period=2000000,umask=0x3 00 macro_insts.cisc_decoded frontend CISC macro instructions decoded event=0xaa,period=2000000,umask=0x2 00 macro_insts.non_cisc_decoded frontend Non-CISC macro instructions decoded event=0xaa,period=2000000,umask=0x1 00 uops.ms_cycles frontend This event counts the cycles where 1 or more uops are issued by the micro-sequencer (MS), including microcode assists and inserted flows, and written to the IQ event=0xa9,cmask=1,period=2000000,umask=0x1 00 misalign_mem_ref.bubble memory Nonzero segbase 1 bubble event=0x5,period=200000,umask=0x97 00 misalign_mem_ref.ld_bubble memory Nonzero segbase load 1 bubble event=0x5,period=200000,umask=0x91 00 misalign_mem_ref.ld_split memory Load splits event=0x5,period=200000,umask=0x9 00 misalign_mem_ref.ld_split.ar memory Load splits (At Retirement) event=0x5,period=200000,umask=0x89 00 misalign_mem_ref.rmw_bubble memory Nonzero segbase ld-op-st 1 bubble event=0x5,period=200000,umask=0x94 00 misalign_mem_ref.rmw_split memory ld-op-st splits event=0x5,period=200000,umask=0x8c 00 misalign_mem_ref.split memory Memory references that cross an 8-byte boundary event=0x5,period=200000,umask=0xf 00 misalign_mem_ref.split.ar memory Memory references that cross an 8-byte boundary (At Retirement) event=0x5,period=200000,umask=0x8f 00 misalign_mem_ref.st_bubble memory Nonzero segbase store 1 bubble event=0x5,period=200000,umask=0x92 00 misalign_mem_ref.st_split memory Store splits event=0x5,period=200000,umask=0xa 00 misalign_mem_ref.st_split.ar memory Store splits (Ar Retirement) event=0x5,period=200000,umask=0x8a 00 prefetch.hw_prefetch memory L1 hardware prefetch request event=0x7,period=2000000,umask=0x10 00 prefetch.prefetchnta memory Streaming SIMD Extensions (SSE) Prefetch NTA instructions executed event=0x7,period=200000,umask=0x88 00 prefetch.prefetcht0 memory Streaming SIMD Extensions (SSE) PrefetchT0 instructions executed event=0x7,period=200000,umask=0x81 00 prefetch.prefetcht1 memory Streaming SIMD Extensions (SSE) PrefetchT1 instructions executed event=0x7,period=200000,umask=0x82 00 prefetch.prefetcht2 memory Streaming SIMD Extensions (SSE) PrefetchT2 instructions executed event=0x7,period=200000,umask=0x84 00 prefetch.software_prefetch memory Any Software prefetch event=0x7,period=200000,umask=0xf 00 prefetch.software_prefetch.ar memory Any Software prefetch event=0x7,period=200000,umask=0x8f 00 prefetch.sw_l2 memory Streaming SIMD Extensions (SSE) PrefetchT1 and PrefetchT2 instructions executed event=0x7,period=200000,umask=0x86 00 busq_empty.self other Bus queue is empty event=0x7d,period=200000,umask=0x40 00 bus_bnr_drv.all_agents other Number of Bus Not Ready signals asserted event=0x61,period=200000,umask=0x20 00 bus_bnr_drv.this_agent other Number of Bus Not Ready signals asserted event=0x61,period=200000 00 bus_data_rcv.self other Bus cycles while processor receives data event=0x64,period=200000,umask=0x40 00 bus_drdy_clocks.all_agents other Bus cycles when data is sent on the bus event=0x62,period=200000,umask=0x20 00 bus_drdy_clocks.this_agent other Bus cycles when data is sent on the bus event=0x62,period=200000 00 bus_hitm_drv.all_agents other HITM signal asserted event=0x7b,period=200000,umask=0x20 00 bus_hitm_drv.this_agent other HITM signal asserted event=0x7b,period=200000 00 bus_hit_drv.all_agents other HIT signal asserted event=0x7a,period=200000,umask=0x20 00 bus_hit_drv.this_agent other HIT signal asserted event=0x7a,period=200000 00 bus_io_wait.self other IO requests waiting in the bus queue event=0x7f,period=200000,umask=0x40 00 bus_lock_clocks.all_agents other Bus cycles when a LOCK signal is asserted event=0x63,period=200000,umask=0xe0 00 bus_lock_clocks.self other Bus cycles when a LOCK signal is asserted event=0x63,period=200000,umask=0x40 00 bus_request_outstanding.all_agents other Outstanding cacheable data read bus requests duration event=0x60,period=200000,umask=0xe0 00 bus_request_outstanding.self other Outstanding cacheable data read bus requests duration event=0x60,period=200000,umask=0x40 00 bus_trans_any.all_agents other All bus transactions event=0x70,period=200000,umask=0xe0 00 bus_trans_any.self other All bus transactions event=0x70,period=200000,umask=0x40 00 bus_trans_brd.all_agents other Burst read bus transactions event=0x65,period=200000,umask=0xe0 00 bus_trans_brd.self other Burst read bus transactions event=0x65,period=200000,umask=0x40 00 bus_trans_burst.all_agents other Burst (full cache-line) bus transactions event=0x6e,period=200000,umask=0xe0 00 bus_trans_burst.self other Burst (full cache-line) bus transactions event=0x6e,period=200000,umask=0x40 00 bus_trans_def.all_agents other Deferred bus transactions event=0x6d,period=200000,umask=0xe0 00 bus_trans_def.self other Deferred bus transactions event=0x6d,period=200000,umask=0x40 00 bus_trans_ifetch.all_agents other Instruction-fetch bus transactions event=0x68,period=200000,umask=0xe0 00 bus_trans_ifetch.self other Instruction-fetch bus transactions event=0x68,period=200000,umask=0x40 00 bus_trans_inval.all_agents other Invalidate bus transactions event=0x69,period=200000,umask=0xe0 00 bus_trans_inval.self other Invalidate bus transactions event=0x69,period=200000,umask=0x40 00 bus_trans_io.all_agents other IO bus transactions event=0x6c,period=200000,umask=0xe0 00 bus_trans_io.self other IO bus transactions event=0x6c,period=200000,umask=0x40 00 bus_trans_mem.all_agents other Memory bus transactions event=0x6f,period=200000,umask=0xe0 00 bus_trans_mem.self other Memory bus transactions event=0x6f,period=200000,umask=0x40 00 bus_trans_p.all_agents other Partial bus transactions event=0x6b,period=200000,umask=0xe0 00 bus_trans_p.self other Partial bus transactions event=0x6b,period=200000,umask=0x40 00 bus_trans_pwr.all_agents other Partial write bus transaction event=0x6a,period=200000,umask=0xe0 00 bus_trans_pwr.self other Partial write bus transaction event=0x6a,period=200000,umask=0x40 00 bus_trans_rfo.all_agents other RFO bus transactions event=0x66,period=200000,umask=0xe0 00 bus_trans_rfo.self other RFO bus transactions event=0x66,period=200000,umask=0x40 00 bus_trans_wb.all_agents other Explicit writeback bus transactions event=0x67,period=200000,umask=0xe0 00 bus_trans_wb.self other Explicit writeback bus transactions event=0x67,period=200000,umask=0x40 00 cycles_int_masked.cycles_int_masked other Cycles during which interrupts are disabled event=0xc6,period=2000000,umask=0x1 00 cycles_int_masked.cycles_int_pending_and_masked other Cycles during which interrupts are pending and disabled event=0xc6,period=2000000,umask=0x2 00 eist_trans other Number of Enhanced Intel SpeedStep(R) Technology (EIST) transitions event=0x3a,period=200000 00 ext_snoop.all_agents.any other External snoops event=0x77,period=200000,umask=0x2b 00 ext_snoop.all_agents.clean other External snoops event=0x77,period=200000,umask=0x21 00 ext_snoop.all_agents.hit other External snoops event=0x77,period=200000,umask=0x22 00 ext_snoop.all_agents.hitm other External snoops event=0x77,period=200000,umask=0x28 00 ext_snoop.this_agent.any other External snoops event=0x77,period=200000,umask=0xb 00 ext_snoop.this_agent.clean other External snoops event=0x77,period=200000,umask=0x1 00 ext_snoop.this_agent.hit other External snoops event=0x77,period=200000,umask=0x2 00 ext_snoop.this_agent.hitm other External snoops event=0x77,period=200000,umask=0x8 00 hw_int_rcv other Hardware interrupts received event=0xc8,period=200000 00 snoop_stall_drv.all_agents other Bus stalled for snoops event=0x7e,period=200000,umask=0xe0 00 snoop_stall_drv.self other Bus stalled for snoops event=0x7e,period=200000,umask=0x40 00 thermal_trip other Number of thermal trips event=0x3b,period=200000,umask=0xc0 00 bogus_br pipeline Bogus branches event=0xe4,period=2000000,umask=0x1 00 br_inst_decoded pipeline Branch instructions decoded event=0xe0,period=2000000,umask=0x1 00 br_inst_retired.any pipeline Retired branch instructions event=0xc4,period=2000000 00 br_inst_retired.any1 pipeline Retired branch instructions event=0xc4,period=2000000,umask=0xf 00 br_inst_retired.mispred pipeline Retired mispredicted branch instructions (precise event) (Precise event) event=0xc5,period=200000 00 br_inst_retired.mispred_not_taken pipeline Retired branch instructions that were mispredicted not-taken event=0xc4,period=200000,umask=0x2 00 br_inst_retired.mispred_taken pipeline Retired branch instructions that were mispredicted taken event=0xc4,period=200000,umask=0x8 00 br_inst_retired.pred_not_taken pipeline Retired branch instructions that were predicted not-taken event=0xc4,period=2000000,umask=0x1 00 br_inst_retired.pred_taken pipeline Retired branch instructions that were predicted taken event=0xc4,period=2000000,umask=0x4 00 br_inst_retired.taken pipeline Retired taken branch instructions event=0xc4,period=2000000,umask=0xc 00 br_inst_type_retired.cond pipeline All macro conditional branch instructions event=0x88,period=2000000,umask=0x1 00 br_inst_type_retired.cond_taken pipeline Only taken macro conditional branch instructions event=0x88,period=2000000,umask=0x41 00 br_inst_type_retired.dir_call pipeline All non-indirect calls event=0x88,period=2000000,umask=0x10 00 br_inst_type_retired.ind pipeline All indirect branches that are not calls event=0x88,period=2000000,umask=0x4 00 br_inst_type_retired.ind_call pipeline All indirect calls, including both register and memory indirect event=0x88,period=2000000,umask=0x20 00 br_inst_type_retired.ret pipeline All indirect branches that have a return mnemonic event=0x88,period=2000000,umask=0x8 00 br_inst_type_retired.uncond pipeline All macro unconditional branch instructions, excluding calls and indirects event=0x88,period=2000000,umask=0x2 00 br_missp_type_retired.cond pipeline Mispredicted cond branch instructions retired event=0x89,period=200000,umask=0x1 00 br_missp_type_retired.cond_taken pipeline Mispredicted and taken cond branch instructions retired event=0x89,period=200000,umask=0x11 00 br_missp_type_retired.ind pipeline Mispredicted ind branches that are not calls event=0x89,period=200000,umask=0x2 00 br_missp_type_retired.ind_call pipeline Mispredicted indirect calls, including both register and memory indirect event=0x89,period=200000,umask=0x8 00 br_missp_type_retired.return pipeline Mispredicted return branches event=0x89,period=200000,umask=0x4 00 cpu_clk_unhalted.bus pipeline Bus cycles when core is not halted event=0x3c,period=200000,umask=0x1 00 cpu_clk_unhalted.core pipeline Core cycles when core is not halted event=0x3c,period=2000003 00 cpu_clk_unhalted.core_p pipeline Core cycles when core is not halted event=0x3c,period=2000000 00 cpu_clk_unhalted.ref pipeline Reference cycles when core is not halted event=0x0,umask=0x03,period=2000003 00 div.ar pipeline Divide operations retired event=0x13,period=2000000,umask=0x81 00 div.s pipeline Divide operations executed event=0x13,period=2000000,umask=0x1 00 inst_retired.any pipeline Instructions retired event=0xc0,period=2000003 00 inst_retired.any_p pipeline Instructions retired (precise event) (Must be precise) event=0xc0,period=2000003 00 machine_clears.smc pipeline Self-Modifying Code detected event=0xc3,period=200000,umask=0x1 00 mul.ar pipeline Multiply operations retired event=0x12,period=2000000,umask=0x81 00 mul.s pipeline Multiply operations executed event=0x12,period=2000000,umask=0x1 00 reissue.any pipeline Micro-op reissues for any cause event=0x3,period=200000,umask=0x7f 00 reissue.any.ar pipeline Micro-op reissues for any cause (At Retirement) event=0x3,period=200000,umask=0xff 00 reissue.overlap_store pipeline Micro-op reissues on a store-load collision event=0x3,period=200000,umask=0x1 00 reissue.overlap_store.ar pipeline Micro-op reissues on a store-load collision (At Retirement) event=0x3,period=200000,umask=0x81 00 resource_stalls.div_busy pipeline Cycles issue is stalled due to div busy event=0xdc,period=2000000,umask=0x2 00 store_forwards.any pipeline All store forwards event=0x2,period=200000,umask=0x83 00 store_forwards.good pipeline Good store forwards event=0x2,period=200000,umask=0x81 00 uops_retired.any pipeline Micro-ops retired event=0xc2,period=2000000,umask=0x10 00 uops_retired.stalled_cycles pipeline Cycles no micro-ops retired event=0xc2,period=2000000,umask=0x10 00 uops_retired.stalls pipeline Periods no micro-ops retired event=0xc2,period=2000000,umask=0x10 00 data_tlb_misses.dtlb_miss virtual memory Memory accesses that missed the DTLB event=0x8,period=200000,umask=0x7 00 data_tlb_misses.dtlb_miss_ld virtual memory DTLB misses due to load operations event=0x8,period=200000,umask=0x5 00 data_tlb_misses.dtlb_miss_st virtual memory DTLB misses due to store operations event=0x8,period=200000,umask=0x6 00 data_tlb_misses.l0_dtlb_miss_ld virtual memory L0 DTLB misses due to load operations event=0x8,period=200000,umask=0x9 00 data_tlb_misses.l0_dtlb_miss_st virtual memory L0 DTLB misses due to store operations event=0x8,period=200000,umask=0xa 00 itlb.flush virtual memory ITLB flushes event=0x82,period=200000,umask=0x4 00 itlb.hit virtual memory ITLB hits event=0x82,period=200000,umask=0x1 00 itlb.misses virtual memory ITLB misses (Must be precise) event=0x82,period=200000,umask=0x2 00 mem_load_retired.dtlb_miss virtual memory Retired loads that miss the DTLB (precise event) (Precise event) event=0xcb,period=200000,umask=0x4 00 page_walks.cycles virtual memory Duration of page-walks in core cycles event=0xc,period=2000000,umask=0x3 00 page_walks.d_side_cycles virtual memory Duration of D-side only page walks event=0xc,period=2000000,umask=0x1 00 page_walks.d_side_walks virtual memory Number of D-side only page walks event=0xc,period=200000,umask=0x1 00 page_walks.i_side_cycles virtual memory Duration of I-Side page walks event=0xc,period=2000000,umask=0x2 00 page_walks.i_side_walks virtual memory Number of I-Side page walks event=0xc,period=200000,umask=0x2 00 page_walks.walks virtual memory Number of page-walks executed event=0xc,period=200000,umask=0x3 00 l1d.replacement cache L1D data line replacements event=0x51,period=2000003,umask=0x1 00 This event counts L1D data line replacements including opportunistic replacements, and replacements that require stall-for-replace or block-for-replace l1d_pend_miss.fb_full cache Cycles a demand request was blocked due to Fill Buffers unavailability event=0x48,cmask=1,period=2000003,umask=0x2 00 l1d_pend_miss.pending cache L1D miss outstandings duration in cycles event=0x48,period=2000003,umask=0x1 00 This event counts duration of L1D miss outstanding, that is each cycle number of Fill Buffers (FB) outstanding required by Demand Reads. FB either is held by demand loads, or it is held by non-demand loads and gets hit at least once by demand. The valid outstanding interval is defined until the FB deallocation by one of the following ways: from FB allocation, if FB is allocated by demand; from the demand Hit FB, if it is allocated by hardware or software prefetch. Note: In the L1D, a Demand Read contains cacheable or noncacheable demand loads, including ones causing cache-line splits and reads due to page walks resulted from any request type l1d_pend_miss.pending_cycles cache Cycles with L1D load Misses outstanding event=0x48,cmask=1,period=2000003,umask=0x1 00 This event counts duration of L1D miss outstanding in cycles l1d_pend_miss.pending_cycles_any cache Cycles with L1D load Misses outstanding from any thread on physical core event=0x48,any=1,cmask=1,period=2000003,umask=0x1 00 l2_demand_rqsts.wb_hit cache Not rejected writebacks that hit L2 cache event=0x27,period=200003,umask=0x50 00 This event counts the number of WB requests that hit L2 cache l2_lines_in.all cache L2 cache lines filling L2 event=0xf1,period=100003,umask=0x7 00 This event counts the number of L2 cache lines filling the L2. Counting does not cover rejects l2_lines_in.e cache L2 cache lines in E state filling L2 event=0xf1,period=100003,umask=0x4 00 This event counts the number of L2 cache lines in the Exclusive state filling the L2. Counting does not cover rejects l2_lines_in.i cache L2 cache lines in I state filling L2 event=0xf1,period=100003,umask=0x1 00 This event counts the number of L2 cache lines in the Invalidate state filling the L2. Counting does not cover rejects l2_lines_in.s cache L2 cache lines in S state filling L2 event=0xf1,period=100003,umask=0x2 00 This event counts the number of L2 cache lines in the Shared state filling the L2. Counting does not cover rejects l2_lines_out.demand_clean cache Clean L2 cache lines evicted by demand event=0xf2,period=100003,umask=0x5 00 l2_rqsts.all_code_rd cache L2 code requests event=0x24,period=200003,umask=0xe4 00 This event counts the total number of L2 code requests l2_rqsts.all_demand_data_rd cache Demand Data Read requests event=0x24,period=200003,umask=0xe1 00 This event counts the number of demand Data Read requests (including requests from L1D hardware prefetchers). These loads may hit or miss L2 cache. Only non rejected loads are counted l2_rqsts.all_demand_miss cache Demand requests that miss L2 cache event=0x24,period=200003,umask=0x27 00 l2_rqsts.all_demand_references cache Demand requests to L2 cache event=0x24,period=200003,umask=0xe7 00 l2_rqsts.all_pf cache Requests from L2 hardware prefetchers event=0x24,period=200003,umask=0xf8 00 This event counts the total number of requests from the L2 hardware prefetchers l2_rqsts.all_rfo cache RFO requests to L2 cache event=0x24,period=200003,umask=0xe2 00 This event counts the total number of RFO (read for ownership) requests to L2 cache. L2 RFO requests include both L1D demand RFO misses as well as L1D RFO prefetches l2_rqsts.code_rd_hit cache L2 cache hits when fetching instructions, code reads event=0x24,period=200003,umask=0xc4 00 l2_rqsts.code_rd_miss cache L2 cache misses when fetching instructions event=0x24,period=200003,umask=0x24 00 l2_rqsts.demand_data_rd_hit cache Demand Data Read requests that hit L2 cache event=0x24,period=200003,umask=0xc1 00 Counts the number of demand Data Read requests, initiated by load instructions, that hit L2 cache l2_rqsts.demand_data_rd_miss cache Demand Data Read miss L2, no rejects event=0x24,period=200003,umask=0x21 00 This event counts the number of demand Data Read requests that miss L2 cache. Only not rejected loads are counted l2_rqsts.l2_pf_hit cache L2 prefetch requests that hit L2 cache event=0x24,period=200003,umask=0xd0 00 This event counts the number of requests from the L2 hardware prefetchers that hit L2 cache. L3 prefetch new types l2_rqsts.l2_pf_miss cache L2 prefetch requests that miss L2 cache event=0x24,period=200003,umask=0x30 00 This event counts the number of requests from the L2 hardware prefetchers that miss L2 cache l2_rqsts.miss cache All requests that miss L2 cache event=0x24,period=200003,umask=0x3f 00 l2_rqsts.references cache All L2 requests event=0x24,period=200003,umask=0xff 00 l2_rqsts.rfo_hit cache RFO requests that hit L2 cache event=0x24,period=200003,umask=0xc2 00 l2_rqsts.rfo_miss cache RFO requests that miss L2 cache event=0x24,period=200003,umask=0x22 00 l2_trans.all_pf cache L2 or L3 HW prefetches that access L2 cache event=0xf0,period=200003,umask=0x8 00 This event counts L2 or L3 HW prefetches that access L2 cache including rejects l2_trans.all_requests cache Transactions accessing L2 pipe event=0xf0,period=200003,umask=0x80 00 This event counts transactions that access the L2 pipe including snoops, pagewalks, and so on l2_trans.code_rd cache L2 cache accesses when fetching instructions event=0xf0,period=200003,umask=0x4 00 This event counts the number of L2 cache accesses when fetching instructions l2_trans.demand_data_rd cache Demand Data Read requests that access L2 cache event=0xf0,period=200003,umask=0x1 00 This event counts Demand Data Read requests that access L2 cache, including rejects l2_trans.l1d_wb cache L1D writebacks that access L2 cache event=0xf0,period=200003,umask=0x10 00 This event counts L1D writebacks that access L2 cache l2_trans.l2_fill cache L2 fill requests that access L2 cache event=0xf0,period=200003,umask=0x20 00 This event counts L2 fill requests that access L2 cache l2_trans.l2_wb cache L2 writebacks that access L2 cache event=0xf0,period=200003,umask=0x40 00 This event counts L2 writebacks that access L2 cache l2_trans.rfo cache RFO requests that access L2 cache event=0xf0,period=200003,umask=0x2 00 This event counts Read for Ownership (RFO) requests that access L2 cache lock_cycles.cache_lock_duration cache Cycles when L1D is locked event=0x63,period=2000003,umask=0x2 00 This event counts the number of cycles when the L1D is locked. It is a superset of the 0x1 mask (BUS_LOCK_CLOCKS.BUS_LOCK_DURATION) longest_lat_cache.miss cache Core-originated cacheable demand requests missed L3 event=0x2e,period=100003,umask=0x41 00 This event counts core-originated cacheable demand requests that miss the last level cache (LLC). Demand requests include loads, RFOs, and hardware prefetches from L1D, and instruction fetches from IFU longest_lat_cache.reference cache Core-originated cacheable demand requests that refer to L3 event=0x2e,period=100003,umask=0x4f 00 This event counts core-originated cacheable demand requests that refer to the last level cache (LLC). Demand requests include loads, RFOs, and hardware prefetches from L1D, and instruction fetches from IFU mem_load_uops_l3_hit_retired.xsnp_hit cache Retired load uops which data sources were L3 and cross-core snoop hits in on-pkg core cache Supports address when precise. Spec update: BDM100 (Precise event) event=0xd2,period=20011,umask=0x2 00 This event counts retired load uops which data sources were L3 hit and a cross-core snoop hit in the on-pkg core cache Supports address when precise. Spec update: BDM100 (Precise event) mem_load_uops_l3_hit_retired.xsnp_hitm cache Retired load uops which data sources were HitM responses from shared L3 Supports address when precise. Spec update: BDM100 (Precise event) event=0xd2,period=20011,umask=0x4 00 This event counts retired load uops which data sources were HitM responses from a core on same socket (shared L3) Supports address when precise. Spec update: BDM100 (Precise event) mem_load_uops_l3_hit_retired.xsnp_miss cache Retired load uops which data sources were L3 hit and cross-core snoop missed in on-pkg core cache Supports address when precise. Spec update: BDM100 (Precise event) event=0xd2,period=20011,umask=0x1 00 This event counts retired load uops which data sources were L3 Hit and a cross-core snoop missed in the on-pkg core cache Supports address when precise. Spec update: BDM100 (Precise event) mem_load_uops_l3_hit_retired.xsnp_none cache Retired load uops which data sources were hits in L3 without snoops required Supports address when precise. Spec update: BDM100 (Precise event) event=0xd2,period=100003,umask=0x8 00 This event counts retired load uops which data sources were hits in the last-level (L3) cache without snoops required Supports address when precise. Spec update: BDM100 (Precise event) mem_load_uops_l3_miss_retired.local_dram cache Data from local DRAM either Snoop not needed or Snoop Miss (RspI) Supports address when precise. Spec update: BDE70, BDM100 (Precise event) event=0xd3,period=100007,umask=0x1 00 Retired load uop whose Data Source was: local DRAM either Snoop not needed or Snoop Miss (RspI) Supports address when precise. Spec update: BDE70, BDM100 (Precise event) mem_load_uops_retired.hit_lfb cache Retired load uops which data sources were load uops missed L1 but hit FB due to preceding miss to the same cache line with data not ready Supports address when precise (Precise event) event=0xd1,period=100003,umask=0x40 00 This event counts retired load uops which data sources were load uops missed L1 but hit a fill buffer due to a preceding miss to the same cache line with the data not ready. Note: Only two data-sources of L1/FB are applicable for AVX-256bit even though the corresponding AVX load could be serviced by a deeper level in the memory hierarchy. Data source is reported for the Low-half load Supports address when precise (Precise event) mem_load_uops_retired.l1_hit cache Retired load uops with L1 cache hits as data sources Supports address when precise (Precise event) event=0xd1,period=2000003,umask=0x1 00 This event counts retired load uops which data sources were hits in the nearest-level (L1) cache. Note: Only two data-sources of L1/FB are applicable for AVX-256bit even though the corresponding AVX load could be serviced by a deeper level in the memory hierarchy. Data source is reported for the Low-half load. This event also counts SW prefetches independent of the actual data source Supports address when precise (Precise event) mem_load_uops_retired.l1_miss cache Retired load uops misses in L1 cache as data sources Supports address when precise (Precise event) event=0xd1,period=100003,umask=0x8 00 This event counts retired load uops which data sources were misses in the nearest-level (L1) cache. Counting excludes unknown and UC data source Supports address when precise (Precise event) mem_load_uops_retired.l2_hit cache Retired load uops with L2 cache hits as data sources Supports address when precise. Spec update: BDM35 (Precise event) event=0xd1,period=100003,umask=0x2 00 This event counts retired load uops which data sources were hits in the mid-level (L2) cache Supports address when precise. Spec update: BDM35 (Precise event) mem_load_uops_retired.l2_miss cache Miss in mid-level (L2) cache. Excludes Unknown data-source Supports address when precise (Precise event) event=0xd1,period=50021,umask=0x10 00 This event counts retired load uops which data sources were misses in the mid-level (L2) cache. Counting excludes unknown and UC data source Supports address when precise (Precise event) mem_load_uops_retired.l3_hit cache Retired load uops which data sources were data hits in L3 without snoops required Supports address when precise. Spec update: BDM100 (Precise event) event=0xd1,period=50021,umask=0x4 00 This event counts retired load uops which data sources were data hits in the last-level (L3) cache without snoops required Supports address when precise. Spec update: BDM100 (Precise event) mem_load_uops_retired.l3_miss cache Miss in last-level (L3) cache. Excludes Unknown data-source Supports address when precise. Spec update: BDM100, BDE70 (Precise event) event=0xd1,period=100007,umask=0x20 00 mem_uops_retired.all_loads cache Retired load uops Supports address when precise (Precise event) event=0xd0,period=2000003,umask=0x81 00 Counts all retired load uops. This event accounts for SW prefetch uops of PREFETCHNTA or PREFETCHT0/1/2 or PREFETCHW Supports address when precise (Precise event) mem_uops_retired.all_stores cache Retired store uops Supports address when precise (Precise event) event=0xd0,period=2000003,umask=0x82 00 Counts all retired store uops Supports address when precise (Precise event) mem_uops_retired.lock_loads cache Retired load uops with locked access Supports address when precise. Spec update: BDM35 (Precise event) event=0xd0,period=100007,umask=0x21 00 This event counts load uops with locked access retired to the architected path Supports address when precise. Spec update: BDM35 (Precise event) mem_uops_retired.split_loads cache Retired load uops that split across a cacheline boundary Supports address when precise (Precise event) event=0xd0,period=100003,umask=0x41 00 This event counts line-splitted load uops retired to the architected path. A line split is across 64B cache-line which includes a page split (4K) Supports address when precise (Precise event) mem_uops_retired.split_stores cache Retired store uops that split across a cacheline boundary Supports address when precise (Precise event) event=0xd0,period=100003,umask=0x42 00 This event counts line-splitted store uops retired to the architected path. A line split is across 64B cache-line which includes a page split (4K) Supports address when precise (Precise event) mem_uops_retired.stlb_miss_loads cache Retired load uops that miss the STLB Supports address when precise (Precise event) event=0xd0,period=100003,umask=0x11 00 This event counts load uops with true STLB miss retired to the architected path. True STLB miss is an uop triggering page walk that gets completed without blocks, and later gets retired. This page walk can end up with or without a fault Supports address when precise (Precise event) mem_uops_retired.stlb_miss_stores cache Retired store uops that miss the STLB Supports address when precise (Precise event) event=0xd0,period=100003,umask=0x12 00 This event counts store uops with true STLB miss retired to the architected path. True STLB miss is an uop triggering page walk that gets completed without blocks, and later gets retired. This page walk can end up with or without a fault Supports address when precise (Precise event) offcore_requests.all_data_rd cache Demand and prefetch data reads event=0xb0,period=100003,umask=0x8 00 This event counts the demand and prefetch data reads. All Core Data Reads include cacheable Demands and L2 prefetchers (not L3 prefetchers). Counting also covers reads due to page walks resulted from any request type offcore_requests.all_requests cache Any memory transaction that reached the SQ event=0xb0,period=100003,umask=0x80 00 This event counts memory transactions reached the super queue including requests initiated by the core, all L3 prefetches, page walks, and so on offcore_requests.demand_code_rd cache Cacheable and non-cacheable code read requests event=0xb0,period=100003,umask=0x2 00 This event counts both cacheable and non-cacheable code read requests offcore_requests.demand_data_rd cache Demand Data Read requests sent to uncore event=0xb0,period=100003,umask=0x1 00 This event counts the Demand Data Read requests sent to uncore. Use it in conjunction with OFFCORE_REQUESTS_OUTSTANDING to determine average latency in the uncore offcore_requests.demand_rfo cache Demand RFO requests including regular RFOs, locks, ItoM event=0xb0,period=100003,umask=0x4 00 This event counts the demand RFO (read for ownership) requests including regular RFOs, locks, ItoM offcore_requests_buffer.sq_full cache Offcore requests buffer cannot take more entries for this thread core event=0xb2,period=2000003,umask=0x1 00 This event counts the number of cases when the offcore requests buffer cannot take more entries for the core. This can happen when the superqueue does not contain eligible entries, or when L1D writeback pending FIFO requests is full. Note: Writeback pending FIFO has six entries offcore_requests_outstanding.all_data_rd cache Offcore outstanding cacheable Core Data Read transactions in SuperQueue (SQ), queue to uncore Spec update: BDM76 event=0x60,period=2000003,umask=0x8 00 This event counts the number of offcore outstanding cacheable Core Data Read transactions in the super queue every cycle. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTS Spec update: BDM76 offcore_requests_outstanding.cycles_with_data_rd cache Cycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncore Spec update: BDM76 event=0x60,cmask=1,period=2000003,umask=0x8 00 This event counts cycles when offcore outstanding cacheable Core Data Read transactions are present in the super queue. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTS Spec update: BDM76 offcore_requests_outstanding.cycles_with_demand_data_rd cache Cycles when offcore outstanding Demand Data Read transactions are present in SuperQueue (SQ), queue to uncore Spec update: BDM76 event=0x60,cmask=1,period=2000003,umask=0x1 00 This event counts cycles when offcore outstanding Demand Data Read transactions are present in the super queue (SQ). A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation) Spec update: BDM76 offcore_requests_outstanding.cycles_with_demand_rfo cache Offcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore, every cycle Spec update: BDM76 event=0x60,cmask=1,period=2000003,umask=0x4 00 This event counts the number of offcore outstanding demand rfo Reads transactions in the super queue every cycle. The Offcore outstanding state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTS Spec update: BDM76 offcore_requests_outstanding.demand_code_rd cache Offcore outstanding code reads transactions in SuperQueue (SQ), queue to uncore, every cycle Spec update: BDM76 event=0x60,period=2000003,umask=0x2 00 This event counts the number of offcore outstanding Code Reads transactions in the super queue every cycle. The Offcore outstanding state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTS Spec update: BDM76 offcore_requests_outstanding.demand_data_rd cache Offcore outstanding Demand Data Read transactions in uncore queue Spec update: BDM76 event=0x60,period=2000003,umask=0x1 00 This event counts the number of offcore outstanding Demand Data Read transactions in the super queue (SQ) every cycle. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor. See the corresponding Umask under OFFCORE_REQUESTS. Note: A prefetch promoted to Demand is counted from the promotion point Spec update: BDM76 offcore_requests_outstanding.demand_data_rd_ge_6 cache Cycles with at least 6 offcore outstanding Demand Data Read transactions in uncore queue Spec update: BDM76 event=0x60,cmask=6,period=2000003,umask=0x1 00 offcore_requests_outstanding.demand_rfo cache Offcore outstanding RFO store transactions in SuperQueue (SQ), queue to uncore Spec update: BDM76 event=0x60,period=2000003,umask=0x4 00 This event counts the number of offcore outstanding RFO (store) transactions in the super queue (SQ) every cycle. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTS Spec update: BDM76 offcore_response cache Offcore response can be programmed only with a specific pair of event select and counter MSR, and with specific event codes and predefine mask bit value in a dedicated MSR to specify attributes of the offcore transaction event=0xb7,period=100003,umask=0x1 00 offcore_response.all_data_rd.any_response cache Counts all demand & prefetch data reads have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10091 00 offcore_response.all_data_rd.l3_hit.any_snoop cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0091 00 offcore_response.all_data_rd.l3_hit.snoop_hitm cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0091 00 offcore_response.all_data_rd.l3_hit.snoop_hit_no_fwd cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0091 00 offcore_response.all_data_rd.l3_hit.snoop_miss cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0091 00 offcore_response.all_data_rd.l3_hit.snoop_none cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0091 00 offcore_response.all_data_rd.l3_hit.snoop_not_needed cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0091 00 offcore_response.all_data_rd.supplier_none.any_snoop cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020091 00 offcore_response.all_data_rd.supplier_none.snoop_hitm cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020091 00 offcore_response.all_data_rd.supplier_none.snoop_hit_no_fwd cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020091 00 offcore_response.all_data_rd.supplier_none.snoop_miss cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020091 00 offcore_response.all_data_rd.supplier_none.snoop_none cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020091 00 offcore_response.all_data_rd.supplier_none.snoop_not_needed cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020091 00 offcore_response.all_pf_code_rd.any_response cache Counts all prefetch code reads have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10240 00 offcore_response.all_pf_code_rd.l3_hit.any_snoop cache Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0240 00 offcore_response.all_pf_code_rd.l3_hit.snoop_hitm cache Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0240 00 offcore_response.all_pf_code_rd.l3_hit.snoop_hit_no_fwd cache Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0240 00 offcore_response.all_pf_code_rd.l3_hit.snoop_miss cache Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0240 00 offcore_response.all_pf_code_rd.l3_hit.snoop_none cache Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0240 00 offcore_response.all_pf_code_rd.l3_hit.snoop_not_needed cache Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0240 00 offcore_response.all_pf_code_rd.supplier_none.any_snoop cache Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020240 00 offcore_response.all_pf_code_rd.supplier_none.snoop_hitm cache Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020240 00 offcore_response.all_pf_code_rd.supplier_none.snoop_hit_no_fwd cache Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020240 00 offcore_response.all_pf_code_rd.supplier_none.snoop_miss cache Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020240 00 offcore_response.all_pf_code_rd.supplier_none.snoop_none cache Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020240 00 offcore_response.all_pf_code_rd.supplier_none.snoop_not_needed cache Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020240 00 offcore_response.all_pf_data_rd.any_response cache Counts all prefetch data reads have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10090 00 offcore_response.all_pf_data_rd.l3_hit.any_snoop cache Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0090 00 offcore_response.all_pf_data_rd.l3_hit.snoop_hitm cache Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0090 00 offcore_response.all_pf_data_rd.l3_hit.snoop_hit_no_fwd cache Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0090 00 offcore_response.all_pf_data_rd.l3_hit.snoop_miss cache Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0090 00 offcore_response.all_pf_data_rd.l3_hit.snoop_none cache Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0090 00 offcore_response.all_pf_data_rd.l3_hit.snoop_not_needed cache Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0090 00 offcore_response.all_pf_data_rd.supplier_none.any_snoop cache Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020090 00 offcore_response.all_pf_data_rd.supplier_none.snoop_hitm cache Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020090 00 offcore_response.all_pf_data_rd.supplier_none.snoop_hit_no_fwd cache Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020090 00 offcore_response.all_pf_data_rd.supplier_none.snoop_miss cache Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020090 00 offcore_response.all_pf_data_rd.supplier_none.snoop_none cache Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020090 00 offcore_response.all_pf_data_rd.supplier_none.snoop_not_needed cache Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020090 00 offcore_response.all_pf_rfo.any_response cache Counts prefetch RFOs have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10120 00 offcore_response.all_pf_rfo.l3_hit.any_snoop cache Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0120 00 offcore_response.all_pf_rfo.l3_hit.snoop_hitm cache Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0120 00 offcore_response.all_pf_rfo.l3_hit.snoop_hit_no_fwd cache Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0120 00 offcore_response.all_pf_rfo.l3_hit.snoop_miss cache Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0120 00 offcore_response.all_pf_rfo.l3_hit.snoop_none cache Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0120 00 offcore_response.all_pf_rfo.l3_hit.snoop_not_needed cache Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0120 00 offcore_response.all_pf_rfo.supplier_none.any_snoop cache Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020120 00 offcore_response.all_pf_rfo.supplier_none.snoop_hitm cache Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020120 00 offcore_response.all_pf_rfo.supplier_none.snoop_hit_no_fwd cache Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020120 00 offcore_response.all_pf_rfo.supplier_none.snoop_miss cache Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020120 00 offcore_response.all_pf_rfo.supplier_none.snoop_none cache Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020120 00 offcore_response.all_pf_rfo.supplier_none.snoop_not_needed cache Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020120 00 offcore_response.all_rfo.any_response cache Counts all demand & prefetch RFOs have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10122 00 offcore_response.all_rfo.l3_hit.any_snoop cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0122 00 offcore_response.all_rfo.l3_hit.snoop_hitm cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0122 00 offcore_response.all_rfo.l3_hit.snoop_hit_no_fwd cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0122 00 offcore_response.all_rfo.l3_hit.snoop_miss cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0122 00 offcore_response.all_rfo.l3_hit.snoop_none cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0122 00 offcore_response.all_rfo.l3_hit.snoop_not_needed cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0122 00 offcore_response.all_rfo.supplier_none.any_snoop cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020122 00 offcore_response.all_rfo.supplier_none.snoop_hitm cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020122 00 offcore_response.all_rfo.supplier_none.snoop_hit_no_fwd cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020122 00 offcore_response.all_rfo.supplier_none.snoop_miss cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020122 00 offcore_response.all_rfo.supplier_none.snoop_none cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020122 00 offcore_response.all_rfo.supplier_none.snoop_not_needed cache Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020122 00 offcore_response.corewb.any_response cache Counts writebacks (modified to exclusive) have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008 00 offcore_response.corewb.l3_hit.any_snoop cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0008 00 offcore_response.corewb.l3_hit.snoop_hitm cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0008 00 offcore_response.corewb.l3_hit.snoop_hit_no_fwd cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0008 00 offcore_response.corewb.l3_hit.snoop_miss cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0008 00 offcore_response.corewb.l3_hit.snoop_none cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0008 00 offcore_response.corewb.l3_hit.snoop_not_needed cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0008 00 offcore_response.corewb.supplier_none.any_snoop cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020008 00 offcore_response.corewb.supplier_none.snoop_hitm cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020008 00 offcore_response.corewb.supplier_none.snoop_hit_no_fwd cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020008 00 offcore_response.corewb.supplier_none.snoop_miss cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020008 00 offcore_response.corewb.supplier_none.snoop_none cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020008 00 offcore_response.corewb.supplier_none.snoop_not_needed cache Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020008 00 offcore_response.demand_code_rd.any_response cache Counts all demand code reads have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004 00 offcore_response.demand_code_rd.l3_hit.any_snoop cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0004 00 offcore_response.demand_code_rd.l3_hit.snoop_hitm cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0004 00 offcore_response.demand_code_rd.l3_hit.snoop_hit_no_fwd cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0004 00 offcore_response.demand_code_rd.l3_hit.snoop_miss cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0004 00 offcore_response.demand_code_rd.l3_hit.snoop_none cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0004 00 offcore_response.demand_code_rd.l3_hit.snoop_not_needed cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0004 00 offcore_response.demand_code_rd.supplier_none.any_snoop cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020004 00 offcore_response.demand_code_rd.supplier_none.snoop_hitm cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020004 00 offcore_response.demand_code_rd.supplier_none.snoop_hit_no_fwd cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020004 00 offcore_response.demand_code_rd.supplier_none.snoop_miss cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020004 00 offcore_response.demand_code_rd.supplier_none.snoop_none cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020004 00 offcore_response.demand_code_rd.supplier_none.snoop_not_needed cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020004 00 offcore_response.demand_data_rd.any_response cache Counts demand data reads have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10001 00 offcore_response.demand_data_rd.l3_hit.any_snoop cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0001 00 offcore_response.demand_data_rd.l3_hit.snoop_hitm cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0001 00 offcore_response.demand_data_rd.l3_hit.snoop_hit_no_fwd cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0001 00 offcore_response.demand_data_rd.l3_hit.snoop_miss cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0001 00 offcore_response.demand_data_rd.l3_hit.snoop_none cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0001 00 offcore_response.demand_data_rd.l3_hit.snoop_not_needed cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0001 00 offcore_response.demand_data_rd.supplier_none.any_snoop cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020001 00 offcore_response.demand_data_rd.supplier_none.snoop_hitm cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020001 00 offcore_response.demand_data_rd.supplier_none.snoop_hit_no_fwd cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020001 00 offcore_response.demand_data_rd.supplier_none.snoop_miss cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020001 00 offcore_response.demand_data_rd.supplier_none.snoop_none cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020001 00 offcore_response.demand_data_rd.supplier_none.snoop_not_needed cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020001 00 offcore_response.demand_rfo.any_response cache Counts all demand data writes (RFOs) have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002 00 offcore_response.demand_rfo.l3_hit.any_snoop cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0002 00 offcore_response.demand_rfo.l3_hit.snoop_hitm cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0002 00 offcore_response.demand_rfo.l3_hit.snoop_hit_no_fwd cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0002 00 offcore_response.demand_rfo.l3_hit.snoop_miss cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0002 00 offcore_response.demand_rfo.l3_hit.snoop_none cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0002 00 offcore_response.demand_rfo.l3_hit.snoop_not_needed cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0002 00 offcore_response.other.any_response cache Counts any other requests have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x18000 00 offcore_response.other.l3_hit.any_snoop cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C8000 00 offcore_response.other.l3_hit.snoop_hitm cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C8000 00 offcore_response.other.l3_hit.snoop_hit_no_fwd cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C8000 00 offcore_response.other.l3_hit.snoop_miss cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C8000 00 offcore_response.other.l3_hit.snoop_none cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C8000 00 offcore_response.other.l3_hit.snoop_not_needed cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C8000 00 offcore_response.other.supplier_none.any_snoop cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80028000 00 offcore_response.other.supplier_none.snoop_hitm cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000028000 00 offcore_response.other.supplier_none.snoop_hit_no_fwd cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400028000 00 offcore_response.other.supplier_none.snoop_miss cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200028000 00 offcore_response.other.supplier_none.snoop_none cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80028000 00 offcore_response.other.supplier_none.snoop_not_needed cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100028000 00 offcore_response.pf_l2_code_rd.any_response cache Counts all prefetch (that bring data to LLC only) code reads have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040 00 offcore_response.pf_l2_code_rd.l3_hit.any_snoop cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0040 00 offcore_response.pf_l2_code_rd.l3_hit.snoop_hitm cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0040 00 offcore_response.pf_l2_code_rd.l3_hit.snoop_hit_no_fwd cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0040 00 offcore_response.pf_l2_code_rd.l3_hit.snoop_miss cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0040 00 offcore_response.pf_l2_code_rd.l3_hit.snoop_none cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0040 00 offcore_response.pf_l2_code_rd.l3_hit.snoop_not_needed cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0040 00 offcore_response.pf_l2_code_rd.supplier_none.any_snoop cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020040 00 offcore_response.pf_l2_code_rd.supplier_none.snoop_hitm cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020040 00 offcore_response.pf_l2_code_rd.supplier_none.snoop_hit_no_fwd cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020040 00 offcore_response.pf_l2_code_rd.supplier_none.snoop_miss cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020040 00 offcore_response.pf_l2_code_rd.supplier_none.snoop_none cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020040 00 offcore_response.pf_l2_code_rd.supplier_none.snoop_not_needed cache Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020040 00 offcore_response.pf_l2_data_rd.any_response cache Counts prefetch (that bring data to L2) data reads have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010 00 offcore_response.pf_l2_data_rd.l3_hit.any_snoop cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0010 00 offcore_response.pf_l2_data_rd.l3_hit.snoop_hitm cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0010 00 offcore_response.pf_l2_data_rd.l3_hit.snoop_hit_no_fwd cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0010 00 offcore_response.pf_l2_data_rd.l3_hit.snoop_miss cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0010 00 offcore_response.pf_l2_data_rd.l3_hit.snoop_none cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0010 00 offcore_response.pf_l2_data_rd.l3_hit.snoop_not_needed cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0010 00 offcore_response.pf_l2_data_rd.supplier_none.any_snoop cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020010 00 offcore_response.pf_l2_data_rd.supplier_none.snoop_hitm cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020010 00 offcore_response.pf_l2_data_rd.supplier_none.snoop_hit_no_fwd cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020010 00 offcore_response.pf_l2_data_rd.supplier_none.snoop_miss cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020010 00 offcore_response.pf_l2_data_rd.supplier_none.snoop_none cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020010 00 offcore_response.pf_l2_data_rd.supplier_none.snoop_not_needed cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020010 00 offcore_response.pf_l2_rfo.any_response cache Counts all prefetch (that bring data to L2) RFOs have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020 00 offcore_response.pf_l2_rfo.l3_hit.any_snoop cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0020 00 offcore_response.pf_l2_rfo.l3_hit.snoop_hitm cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0020 00 offcore_response.pf_l2_rfo.l3_hit.snoop_hit_no_fwd cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0020 00 offcore_response.pf_l2_rfo.l3_hit.snoop_miss cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0020 00 offcore_response.pf_l2_rfo.l3_hit.snoop_none cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0020 00 offcore_response.pf_l2_rfo.l3_hit.snoop_not_needed cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0020 00 offcore_response.pf_l2_rfo.supplier_none.any_snoop cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020020 00 offcore_response.pf_l2_rfo.supplier_none.snoop_hitm cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020020 00 offcore_response.pf_l2_rfo.supplier_none.snoop_hit_no_fwd cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020020 00 offcore_response.pf_l2_rfo.supplier_none.snoop_miss cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020020 00 offcore_response.pf_l2_rfo.supplier_none.snoop_none cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020020 00 offcore_response.pf_l2_rfo.supplier_none.snoop_not_needed cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020020 00 offcore_response.pf_l3_code_rd.any_response cache Counts prefetch (that bring data to LLC only) code reads have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10200 00 offcore_response.pf_l3_code_rd.l3_hit.any_snoop cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0200 00 offcore_response.pf_l3_code_rd.l3_hit.snoop_hitm cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0200 00 offcore_response.pf_l3_code_rd.l3_hit.snoop_hit_no_fwd cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0200 00 offcore_response.pf_l3_code_rd.l3_hit.snoop_miss cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0200 00 offcore_response.pf_l3_code_rd.l3_hit.snoop_none cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0200 00 offcore_response.pf_l3_code_rd.l3_hit.snoop_not_needed cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0200 00 offcore_response.pf_l3_code_rd.supplier_none.any_snoop cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020200 00 offcore_response.pf_l3_code_rd.supplier_none.snoop_hitm cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020200 00 offcore_response.pf_l3_code_rd.supplier_none.snoop_hit_no_fwd cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020200 00 offcore_response.pf_l3_code_rd.supplier_none.snoop_miss cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020200 00 offcore_response.pf_l3_code_rd.supplier_none.snoop_none cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020200 00 offcore_response.pf_l3_code_rd.supplier_none.snoop_not_needed cache Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020200 00 offcore_response.pf_l3_data_rd.any_response cache Counts all prefetch (that bring data to LLC only) data reads have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10080 00 offcore_response.pf_l3_data_rd.l3_hit.any_snoop cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0080 00 offcore_response.pf_l3_data_rd.l3_hit.snoop_hitm cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0080 00 offcore_response.pf_l3_data_rd.l3_hit.snoop_hit_no_fwd cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0080 00 offcore_response.pf_l3_data_rd.l3_hit.snoop_miss cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0080 00 offcore_response.pf_l3_data_rd.l3_hit.snoop_none cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0080 00 offcore_response.pf_l3_data_rd.l3_hit.snoop_not_needed cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0080 00 offcore_response.pf_l3_data_rd.supplier_none.any_snoop cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020080 00 offcore_response.pf_l3_data_rd.supplier_none.snoop_hitm cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020080 00 offcore_response.pf_l3_data_rd.supplier_none.snoop_hit_no_fwd cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020080 00 offcore_response.pf_l3_data_rd.supplier_none.snoop_miss cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020080 00 offcore_response.pf_l3_data_rd.supplier_none.snoop_none cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020080 00 offcore_response.pf_l3_data_rd.supplier_none.snoop_not_needed cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020080 00 offcore_response.pf_l3_rfo.any_response cache Counts all prefetch (that bring data to LLC only) RFOs have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10100 00 offcore_response.pf_l3_rfo.l3_hit.any_snoop cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0100 00 offcore_response.pf_l3_rfo.l3_hit.snoop_hitm cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0100 00 offcore_response.pf_l3_rfo.l3_hit.snoop_hit_no_fwd cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0100 00 offcore_response.pf_l3_rfo.l3_hit.snoop_miss cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0100 00 offcore_response.pf_l3_rfo.l3_hit.snoop_none cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0100 00 offcore_response.pf_l3_rfo.l3_hit.snoop_not_needed cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0100 00 offcore_response.pf_l3_rfo.supplier_none.any_snoop cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020100 00 offcore_response.pf_l3_rfo.supplier_none.snoop_hitm cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020100 00 offcore_response.pf_l3_rfo.supplier_none.snoop_hit_no_fwd cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020100 00 offcore_response.pf_l3_rfo.supplier_none.snoop_miss cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020100 00 offcore_response.pf_l3_rfo.supplier_none.snoop_none cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020100 00 offcore_response.pf_l3_rfo.supplier_none.snoop_not_needed cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020100 00 sq_misc.split_lock cache Split locks in SQ event=0xf4,period=100003,umask=0x10 00 This event counts the number of split locks in the super queue fp_arith_inst_retired.128b_packed_double floating point Number of SSE/AVX computational 128-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 2 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=2000003,umask=0x4 00 Number of SSE/AVX computational 128-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 2 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.128b_packed_single floating point Number of SSE/AVX computational 128-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 4 calculations per element event=0xc7,period=2000003,umask=0x8 00 Number of SSE/AVX computational 128-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.256b_packed_double floating point Number of SSE/AVX computational 256-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 4 calculations per element event=0xc7,period=2000003,umask=0x10 00 Number of SSE/AVX computational 256-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.256b_packed_single floating point Number of SSE/AVX computational 256-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 8 calculations per element event=0xc7,period=2000003,umask=0x20 00 Number of SSE/AVX computational 256-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.4_flops floating point Number of SSE/AVX computational 128-bit packed single and 256-bit packed double precision FP instructions retired; some instructions will count twice as noted below. Each count represents 2 or/and 4 computation operations, 1 for each element. Applies to SSE* and AVX* packed single precision and packed double precision FP instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB count twice as they perform 2 calculations per element event=0xc7,period=2000003,umask=0x18 00 Number of SSE/AVX computational 128-bit packed single precision and 256-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 2 or/and 4 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point and packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.double floating point Number of SSE/AVX computational double precision floating-point instructions retired; some instructions will count twice as noted below. Applies to SSE* and AVX* scalar and packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform multiple calculations per element event=0xc7,period=2000006,umask=0x15 00 fp_arith_inst_retired.packed floating point Number of SSE/AVX computational packed floating-point instructions retired; some instructions will count twice as noted below. Applies to SSE* and AVX* packed double and single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform multiple calculations per element event=0xc7,period=2000004,umask=0x3c 00 fp_arith_inst_retired.scalar floating point Number of SSE/AVX computational scalar floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computation operation. Applies to SSE* and AVX* scalar double and single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform multiple calculations per element event=0xc7,period=2000003,umask=0x3 00 Number of SSE/AVX computational scalar single precision and double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.scalar_double floating point Number of SSE/AVX computational scalar double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform multiple calculations per element event=0xc7,period=2000003,umask=0x1 00 Number of SSE/AVX computational scalar double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.scalar_single floating point Number of SSE/AVX computational scalar single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform multiple calculations per element event=0xc7,period=2000003,umask=0x2 00 Number of SSE/AVX computational scalar single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.single floating point Number of SSE/AVX computational single precision floating-point instructions retired; some instructions will count twice as noted below. Applies to SSE* and AVX* scalar and packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform multiple calculations per element event=0xc7,period=2000005,umask=0x2a 00 fp_arith_inst_retired.vector floating point Number of any Vector retired FP arithmetic instructions event=0xc7,period=2000003,umask=0xfc 00 fp_assist.any floating point Cycles with any input/output SSE or FP assist event=0xca,cmask=1,period=100003,umask=0x1e 00 This event counts cycles with any input and output SSE or x87 FP assist. If an input and output assist are detected on the same cycle the event increments by 1 fp_assist.simd_input floating point Number of SIMD FP assists due to input values event=0xca,period=100003,umask=0x10 00 This event counts any input SSE* FP assist - invalid operation, denormal operand, dividing by zero, SNaN operand. Counting includes only cases involving penalties that required micro-code assist intervention fp_assist.simd_output floating point Number of SIMD FP assists due to Output values event=0xca,period=100003,umask=0x8 00 This event counts the number of SSE* floating point (FP) micro-code assist (numeric overflow/underflow) when the output value (destination register) is invalid. Counting covers only cases involving penalties that require micro-code assist intervention fp_assist.x87_input floating point Number of X87 assists due to input value event=0xca,period=100003,umask=0x4 00 This event counts x87 floating point (FP) micro-code assist (invalid operation, denormal operand, SNaN operand) when the input value (one of the source operands to an FP instruction) is invalid fp_assist.x87_output floating point Number of X87 assists due to output value event=0xca,period=100003,umask=0x2 00 This event counts the number of x87 floating point (FP) micro-code assist (numeric overflow/underflow, inexact result) when the output value (destination register) is invalid move_elimination.simd_eliminated floating point Number of SIMD Move Elimination candidate uops that were eliminated event=0x58,period=1000003,umask=0x2 00 move_elimination.simd_not_eliminated floating point Number of SIMD Move Elimination candidate uops that were not eliminated event=0x58,period=1000003,umask=0x8 00 other_assists.avx_to_sse floating point Number of transitions from AVX-256 to legacy SSE when penalty applicable Spec update: BDM30 event=0xc1,period=100003,umask=0x8 00 This event counts the number of transitions from AVX-256 to legacy SSE when penalty is applicable Spec update: BDM30 other_assists.sse_to_avx floating point Number of transitions from SSE to AVX-256 when penalty applicable Spec update: BDM30 event=0xc1,period=100003,umask=0x10 00 This event counts the number of transitions from legacy SSE to AVX-256 when penalty is applicable Spec update: BDM30 uop_dispatches_cancelled.simd_prf floating point Micro-op dispatches cancelled due to insufficient SIMD physical register file read ports event=0xa0,period=2000003,umask=0x3 00 This event counts the number of micro-operations cancelled after they were dispatched from the scheduler to the execution units when the total number of physical register read ports across all dispatch ports exceeds the read bandwidth of the physical register file. The SIMD_PRF subevent applies to the following instructions: VDPPS, DPPS, VPCMPESTRI, PCMPESTRI, VPCMPESTRM, PCMPESTRM, VFMADD*, VFMADDSUB*, VFMSUB*, VMSUBADD*, VFNMADD*, VFNMSUB*. See the Broadwell Optimization Guide for more information baclears.any frontend Counts the total number when the front end is resteered, mainly when the BPU cannot provide a correct prediction and this is corrected by other branch handling mechanisms at the front end event=0xe6,period=100003,umask=0x1f 00 dsb2mite_switches.penalty_cycles frontend Decode Stream Buffer (DSB)-to-MITE switch true penalty cycles event=0xab,period=2000003,umask=0x2 00 This event counts Decode Stream Buffer (DSB)-to-MITE switch true penalty cycles. These cycles do not include uops routed through because of the switch itself, for example, when Instruction Decode Queue (IDQ) pre-allocation is unavailable, or Instruction Decode Queue (IDQ) is full. SBD-to-MITE switch true penalty cycles happen after the merge mux (MM) receives Decode Stream Buffer (DSB) Sync-indication until receiving the first MITE uop. MM is placed before Instruction Decode Queue (IDQ) to merge uops being fed from the MITE and Decode Stream Buffer (DSB) paths. Decode Stream Buffer (DSB) inserts the Sync-indication whenever a Decode Stream Buffer (DSB)-to-MITE switch occurs. Penalty: A Decode Stream Buffer (DSB) hit followed by a Decode Stream Buffer (DSB) miss can cost up to six cycles in which no uops are delivered to the IDQ. Most often, such switches from the Decode Stream Buffer (DSB) to the legacy pipeline cost 02 cycles icache.hit frontend Number of Instruction Cache, Streaming Buffer and Victim Cache Reads. both cacheable and noncacheable, including UC fetches event=0x80,period=2000003,umask=0x1 00 This event counts the number of both cacheable and noncacheable Instruction Cache, Streaming Buffer and Victim Cache Reads including UC fetches icache.ifdata_stall frontend Cycles where a code fetch is stalled due to L1 instruction-cache miss event=0x80,period=2000003,umask=0x4 00 This event counts cycles during which the demand fetch waits for data (wfdM104H) from L2 or iSB (opportunistic hit) icache.misses frontend Number of Instruction Cache, Streaming Buffer and Victim Cache Misses. Includes Uncacheable accesses event=0x80,period=200003,umask=0x2 00 This event counts the number of instruction cache, streaming buffer and victim cache misses. Counting includes UC accesses idq.all_dsb_cycles_4_uops frontend Cycles Decode Stream Buffer (DSB) is delivering 4 Uops event=0x79,cmask=4,period=2000003,umask=0x18 00 This event counts the number of cycles 4 uops were delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Counting includes uops that may bypass the IDQ idq.all_dsb_cycles_any_uops frontend Cycles Decode Stream Buffer (DSB) is delivering any Uop event=0x79,cmask=1,period=2000003,umask=0x18 00 This event counts the number of cycles uops were delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Counting includes uops that may bypass the IDQ idq.all_mite_cycles_4_uops frontend Cycles MITE is delivering 4 Uops event=0x79,cmask=4,period=2000003,umask=0x24 00 This event counts the number of cycles 4 uops were delivered to Instruction Decode Queue (IDQ) from the MITE path. Counting includes uops that may bypass the IDQ. This also means that uops are not being delivered from the Decode Stream Buffer (DSB) idq.all_mite_cycles_any_uops frontend Cycles MITE is delivering any Uop event=0x79,cmask=1,period=2000003,umask=0x24 00 This event counts the number of cycles uops were delivered to Instruction Decode Queue (IDQ) from the MITE path. Counting includes uops that may bypass the IDQ. This also means that uops are not being delivered from the Decode Stream Buffer (DSB) idq.dsb_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) from Decode Stream Buffer (DSB) path event=0x79,cmask=1,period=2000003,umask=0x8 00 This event counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Counting includes uops that may bypass the IDQ idq.dsb_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path event=0x79,period=2000003,umask=0x8 00 This event counts the number of uops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Counting includes uops that may bypass the IDQ idq.empty frontend Instruction Decode Queue (IDQ) empty cycles event=0x79,period=2000003,umask=0x2 00 This counts the number of cycles that the instruction decoder queue is empty and can indicate that the application may be bound in the front end. It does not determine whether there are uops being delivered to the Alloc stage since uops can be delivered by bypass skipping the Instruction Decode Queue (IDQ) when it is empty idq.mite_all_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,period=2000003,umask=0x3c 00 This event counts the number of uops delivered to Instruction Decode Queue (IDQ) from the MITE path. Counting includes uops that may bypass the IDQ. This also means that uops are not being delivered from the Decode Stream Buffer (DSB) idq.mite_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,cmask=1,period=2000003,umask=0x4 00 This event counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) from the MITE path. Counting includes uops that may bypass the IDQ idq.mite_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,period=2000003,umask=0x4 00 This event counts the number of uops delivered to Instruction Decode Queue (IDQ) from the MITE path. Counting includes uops that may bypass the IDQ. This also means that uops are not being delivered from the Decode Stream Buffer (DSB) idq.ms_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,period=2000003,umask=0x30 00 This event counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may bypass the IDQ. Uops maybe initiated by Decode Stream Buffer (DSB) or MITE idq.ms_dsb_cycles frontend Cycles when uops initiated by Decode Stream Buffer (DSB) are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,period=2000003,umask=0x10 00 This event counts cycles during which uops initiated by Decode Stream Buffer (DSB) are being delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may bypass the IDQ idq.ms_dsb_occur frontend Deliveries to Instruction Decode Queue (IDQ) initiated by Decode Stream Buffer (DSB) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,edge=1,period=2000003,umask=0x10 00 This event counts the number of deliveries to Instruction Decode Queue (IDQ) initiated by Decode Stream Buffer (DSB) while the Microcode Sequencer (MS) is busy. Counting includes uops that may bypass the IDQ idq.ms_dsb_uops frontend Uops initiated by Decode Stream Buffer (DSB) that are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x10 00 This event counts the number of uops initiated by Decode Stream Buffer (DSB) that are being delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may bypass the IDQ idq.ms_mite_uops frontend Uops initiated by MITE and delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x20 00 This event counts the number of uops initiated by MITE and delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may bypass the IDQ idq.ms_switches frontend Number of switches from DSB (Decode Stream Buffer) or MITE (legacy decode pipeline) to the Microcode Sequencer event=0x79,cmask=1,edge=1,period=2000003,umask=0x30 00 idq.ms_uops frontend Uops delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x30 00 This event counts the total number of uops delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may bypass the IDQ. Uops maybe initiated by Decode Stream Buffer (DSB) or MITE idq_uops_not_delivered.core frontend Uops not delivered to Resource Allocation Table (RAT) per thread when backend of the machine is not stalled event=0x9c,period=2000003,umask=0x1 00 This event counts the number of uops not delivered to Resource Allocation Table (RAT) per thread adding 4 x when Resource Allocation Table (RAT) is not stalled and Instruction Decode Queue (IDQ) delivers x uops to Resource Allocation Table (RAT) (where x belongs to {0,1,2,3}). Counting does not cover cases when: a. IDQ-Resource Allocation Table (RAT) pipe serves the other thread; b. Resource Allocation Table (RAT) is stalled for the thread (including uop drops and clear BE conditions); c. Instruction Decode Queue (IDQ) delivers four uops idq_uops_not_delivered.cycles_0_uops_deliv.core frontend Cycles per thread when 4 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalled event=0x9c,cmask=4,period=2000003,umask=0x1 00 This event counts, on the per-thread basis, cycles when no uops are delivered to Resource Allocation Table (RAT). IDQ_Uops_Not_Delivered.core =4 idq_uops_not_delivered.cycles_fe_was_ok frontend Counts cycles FE delivered 4 uops or Resource Allocation Table (RAT) was stalling FE event=0x9c,cmask=1,inv=1,period=2000003,umask=0x1 00 idq_uops_not_delivered.cycles_le_1_uop_deliv.core frontend Cycles per thread when 3 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalled event=0x9c,cmask=3,period=2000003,umask=0x1 00 This event counts, on the per-thread basis, cycles when less than 1 uop is delivered to Resource Allocation Table (RAT). IDQ_Uops_Not_Delivered.core >=3 idq_uops_not_delivered.cycles_le_2_uop_deliv.core frontend Cycles with less than 2 uops delivered by the front end event=0x9c,cmask=2,period=2000003,umask=0x1 00 idq_uops_not_delivered.cycles_le_3_uop_deliv.core frontend Cycles with less than 3 uops delivered by the front end event=0x9c,cmask=1,period=2000003,umask=0x1 00 hle_retired.aborted memory Number of times HLE abort was triggered (Precise event) event=0xc8,period=2000003,umask=0x4 00 Number of times HLE abort was triggered (Precise event) hle_retired.aborted_misc1 memory Number of times an HLE execution aborted due to various memory events (e.g., read/write capacity and conflicts) event=0xc8,period=2000003,umask=0x8 00 Number of times an HLE abort was attributed to a Memory condition (See TSX_Memory event for additional details) hle_retired.aborted_misc2 memory Number of times an HLE execution aborted due to uncommon conditions event=0xc8,period=2000003,umask=0x10 00 Number of times the TSX watchdog signaled an HLE abort hle_retired.aborted_misc3 memory Number of times an HLE execution aborted due to HLE-unfriendly instructions event=0xc8,period=2000003,umask=0x20 00 Number of times a disallowed operation caused an HLE abort hle_retired.aborted_misc4 memory Number of times an HLE execution aborted due to incompatible memory type event=0xc8,period=2000003,umask=0x40 00 Number of times HLE caused a fault hle_retired.aborted_misc5 memory Number of times an HLE execution aborted due to none of the previous 4 categories (e.g. interrupts) event=0xc8,period=2000003,umask=0x80 00 Number of times HLE aborted and was not due to the abort conditions in subevents 3-6 hle_retired.commit memory Number of times HLE commit succeeded event=0xc8,period=2000003,umask=0x2 00 Number of times HLE commit succeeded hle_retired.start memory Number of times we entered an HLE region; does not count nested transactions event=0xc8,period=2000003,umask=0x1 00 Number of times we entered an HLE region does not count nested transactions machine_clears.memory_ordering memory Counts the number of machine clears due to memory order conflicts event=0xc3,period=100003,umask=0x2 00 This event counts the number of memory ordering Machine Clears detected. Memory Ordering Machine Clears can result from one of the following: 1. memory disambiguation, 2. external snoop, or 3. cross SMT-HW-thread snoop (stores) hitting load buffer mem_trans_retired.load_latency_gt_128 memory Randomly selected loads with latency value being above 128 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) event=0xcd,period=1009,umask=0x1,ldlat=0x80 00 Counts randomly selected loads with latency value being above 128 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) mem_trans_retired.load_latency_gt_16 memory Randomly selected loads with latency value being above 16 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) event=0xcd,period=20011,umask=0x1,ldlat=0x10 00 Counts randomly selected loads with latency value being above 16 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) mem_trans_retired.load_latency_gt_256 memory Randomly selected loads with latency value being above 256 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) event=0xcd,period=503,umask=0x1,ldlat=0x100 00 Counts randomly selected loads with latency value being above 256 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) mem_trans_retired.load_latency_gt_32 memory Randomly selected loads with latency value being above 32 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) event=0xcd,period=100007,umask=0x1,ldlat=0x20 00 Counts randomly selected loads with latency value being above 32 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) mem_trans_retired.load_latency_gt_4 memory Randomly selected loads with latency value being above 4 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) event=0xcd,period=100003,umask=0x1,ldlat=0x4 00 Counts randomly selected loads with latency value being above four Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) mem_trans_retired.load_latency_gt_512 memory Randomly selected loads with latency value being above 512 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) event=0xcd,period=101,umask=0x1,ldlat=0x200 00 Counts randomly selected loads with latency value being above 512 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) mem_trans_retired.load_latency_gt_64 memory Randomly selected loads with latency value being above 64 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) event=0xcd,period=2003,umask=0x1,ldlat=0x40 00 Counts randomly selected loads with latency value being above 64 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) mem_trans_retired.load_latency_gt_8 memory Randomly selected loads with latency value being above 8 Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) event=0xcd,period=50021,umask=0x1,ldlat=0x8 00 Counts randomly selected loads with latency value being above eight Supports address when precise. Spec update: BDM100, BDM35 (Must be precise) misalign_mem_ref.loads memory Speculative cache line split load uops dispatched to L1 cache event=0x5,period=2000003,umask=0x1 00 This event counts speculative cache-line split load uops dispatched to the L1 cache misalign_mem_ref.stores memory Speculative cache line split STA uops dispatched to L1 cache event=0x5,period=2000003,umask=0x2 00 This event counts speculative cache line split store-address (STA) uops dispatched to the L1 cache offcore_response.all_data_rd.l3_hit.snoop_non_dram memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C0091 00 offcore_response.all_data_rd.l3_miss.snoop_hit_no_fwd memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000091 00 offcore_response.all_data_rd.l3_miss.snoop_miss memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000091 00 offcore_response.all_data_rd.l3_miss.snoop_none memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000091 00 offcore_response.all_data_rd.l3_miss.snoop_not_needed memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000091 00 offcore_response.all_data_rd.l3_miss_local_dram.any_snoop memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000091 00 offcore_response.all_data_rd.l3_miss_local_dram.snoop_hitm memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000091 00 offcore_response.all_data_rd.l3_miss_local_dram.snoop_hit_no_fwd memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000091 00 offcore_response.all_data_rd.l3_miss_local_dram.snoop_miss memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000091 00 offcore_response.all_data_rd.l3_miss_local_dram.snoop_none memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000091 00 offcore_response.all_data_rd.l3_miss_local_dram.snoop_non_dram memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2004000091 00 offcore_response.all_data_rd.l3_miss_local_dram.snoop_not_needed memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000091 00 offcore_response.all_data_rd.supplier_none.snoop_non_dram memory Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000020091 00 offcore_response.all_pf_code_rd.l3_hit.snoop_non_dram memory Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C0240 00 offcore_response.all_pf_code_rd.l3_miss.snoop_hit_no_fwd memory Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000240 00 offcore_response.all_pf_code_rd.l3_miss.snoop_miss memory Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000240 00 offcore_response.all_pf_code_rd.l3_miss.snoop_none memory Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000240 00 offcore_response.all_pf_code_rd.l3_miss.snoop_not_needed memory Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000240 00 offcore_response.all_pf_code_rd.l3_miss_local_dram.any_snoop memory Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000240 00 offcore_response.all_pf_code_rd.l3_miss_local_dram.snoop_hitm memory Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000240 00 offcore_response.all_pf_code_rd.l3_miss_local_dram.snoop_hit_no_fwd memory Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000240 00 offcore_response.all_pf_code_rd.l3_miss_local_dram.snoop_miss memory Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000240 00 offcore_response.all_pf_code_rd.l3_miss_local_dram.snoop_none memory Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000240 00 offcore_response.all_pf_code_rd.l3_miss_local_dram.snoop_non_dram memory Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2004000240 00 offcore_response.all_pf_code_rd.l3_miss_local_dram.snoop_not_needed memory Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000240 00 offcore_response.all_pf_code_rd.supplier_none.snoop_non_dram memory Counts all prefetch code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000020240 00 offcore_response.all_pf_data_rd.l3_hit.snoop_non_dram memory Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C0090 00 offcore_response.all_pf_data_rd.l3_miss.snoop_hit_no_fwd memory Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000090 00 offcore_response.all_pf_data_rd.l3_miss.snoop_miss memory Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000090 00 offcore_response.all_pf_data_rd.l3_miss.snoop_none memory Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000090 00 offcore_response.all_pf_data_rd.l3_miss.snoop_not_needed memory Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000090 00 offcore_response.all_pf_data_rd.l3_miss_local_dram.any_snoop memory Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000090 00 offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_hitm memory Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000090 00 offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_hit_no_fwd memory Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000090 00 offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_miss memory Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000090 00 offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_none memory Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000090 00 offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_non_dram memory Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2004000090 00 offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_not_needed memory Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000090 00 offcore_response.all_pf_data_rd.supplier_none.snoop_non_dram memory Counts all prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000020090 00 offcore_response.all_pf_rfo.l3_hit.snoop_non_dram memory Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C0120 00 offcore_response.all_pf_rfo.l3_miss.snoop_hit_no_fwd memory Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000120 00 offcore_response.all_pf_rfo.l3_miss.snoop_miss memory Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000120 00 offcore_response.all_pf_rfo.l3_miss.snoop_none memory Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000120 00 offcore_response.all_pf_rfo.l3_miss.snoop_not_needed memory Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000120 00 offcore_response.all_pf_rfo.l3_miss_local_dram.any_snoop memory Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000120 00 offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_hitm memory Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000120 00 offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_hit_no_fwd memory Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000120 00 offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_miss memory Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000120 00 offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_none memory Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000120 00 offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_non_dram memory Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2004000120 00 offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_not_needed memory Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000120 00 offcore_response.all_pf_rfo.supplier_none.snoop_non_dram memory Counts prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000020120 00 offcore_response.all_rfo.l3_hit.snoop_non_dram memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C0122 00 offcore_response.all_rfo.l3_miss.snoop_hit_no_fwd memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000122 00 offcore_response.all_rfo.l3_miss.snoop_miss memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000122 00 offcore_response.all_rfo.l3_miss.snoop_none memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000122 00 offcore_response.all_rfo.l3_miss.snoop_not_needed memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000122 00 offcore_response.all_rfo.l3_miss_local_dram.any_snoop memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000122 00 offcore_response.all_rfo.l3_miss_local_dram.snoop_hitm memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000122 00 offcore_response.all_rfo.l3_miss_local_dram.snoop_hit_no_fwd memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000122 00 offcore_response.all_rfo.l3_miss_local_dram.snoop_miss memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000122 00 offcore_response.all_rfo.l3_miss_local_dram.snoop_none memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000122 00 offcore_response.all_rfo.l3_miss_local_dram.snoop_non_dram memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2004000122 00 offcore_response.all_rfo.l3_miss_local_dram.snoop_not_needed memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000122 00 offcore_response.all_rfo.supplier_none.snoop_non_dram memory Counts all demand & prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000020122 00 offcore_response.corewb.l3_hit.snoop_non_dram memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C0008 00 offcore_response.corewb.l3_miss.snoop_hit_no_fwd memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000008 00 offcore_response.corewb.l3_miss.snoop_miss memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000008 00 offcore_response.corewb.l3_miss.snoop_none memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000008 00 offcore_response.corewb.l3_miss.snoop_not_needed memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000008 00 offcore_response.corewb.l3_miss_local_dram.any_snoop memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000008 00 offcore_response.corewb.l3_miss_local_dram.snoop_hitm memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000008 00 offcore_response.corewb.l3_miss_local_dram.snoop_hit_no_fwd memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000008 00 offcore_response.corewb.l3_miss_local_dram.snoop_miss memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000008 00 offcore_response.corewb.l3_miss_local_dram.snoop_none memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000008 00 offcore_response.corewb.l3_miss_local_dram.snoop_non_dram memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2004000008 00 offcore_response.corewb.l3_miss_local_dram.snoop_not_needed memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000008 00 offcore_response.corewb.supplier_none.snoop_non_dram memory Counts writebacks (modified to exclusive) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000020008 00 offcore_response.demand_code_rd.l3_hit.snoop_non_dram memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C0004 00 offcore_response.demand_code_rd.l3_miss.snoop_hit_no_fwd memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000004 00 offcore_response.demand_code_rd.l3_miss.snoop_miss memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000004 00 offcore_response.demand_code_rd.l3_miss.snoop_none memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000004 00 offcore_response.demand_code_rd.l3_miss.snoop_not_needed memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000004 00 offcore_response.demand_code_rd.l3_miss_local_dram.any_snoop memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000004 00 offcore_response.demand_code_rd.l3_miss_local_dram.snoop_hitm memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000004 00 offcore_response.demand_code_rd.l3_miss_local_dram.snoop_hit_no_fwd memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000004 00 offcore_response.demand_code_rd.l3_miss_local_dram.snoop_miss memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000004 00 offcore_response.demand_code_rd.l3_miss_local_dram.snoop_none memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000004 00 offcore_response.demand_code_rd.l3_miss_local_dram.snoop_non_dram memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2004000004 00 offcore_response.demand_code_rd.l3_miss_local_dram.snoop_not_needed memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000004 00 offcore_response.demand_code_rd.supplier_none.snoop_non_dram memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000020004 00 offcore_response.demand_data_rd.l3_hit.snoop_non_dram memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C0001 00 offcore_response.demand_data_rd.l3_miss.snoop_hit_no_fwd memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000001 00 offcore_response.demand_data_rd.l3_miss.snoop_miss memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000001 00 offcore_response.demand_data_rd.l3_miss.snoop_none memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000001 00 offcore_response.demand_data_rd.l3_miss.snoop_not_needed memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000001 00 offcore_response.demand_data_rd.l3_miss_local_dram.any_snoop memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000001 00 offcore_response.demand_data_rd.l3_miss_local_dram.snoop_hitm memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000001 00 offcore_response.demand_data_rd.l3_miss_local_dram.snoop_hit_no_fwd memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000001 00 offcore_response.demand_data_rd.l3_miss_local_dram.snoop_miss memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000001 00 offcore_response.demand_data_rd.l3_miss_local_dram.snoop_none memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000001 00 offcore_response.demand_data_rd.l3_miss_local_dram.snoop_non_dram memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2004000001 00 offcore_response.demand_data_rd.l3_miss_local_dram.snoop_not_needed memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000001 00 offcore_response.demand_data_rd.supplier_none.snoop_non_dram memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000020001 00 offcore_response.demand_rfo.l3_hit.snoop_non_dram memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C0002 00 offcore_response.demand_rfo.l3_miss.snoop_hit_no_fwd memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000002 00 offcore_response.demand_rfo.l3_miss.snoop_miss memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000002 00 offcore_response.demand_rfo.l3_miss.snoop_none memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000002 00 offcore_response.demand_rfo.l3_miss.snoop_not_needed memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000002 00 offcore_response.demand_rfo.l3_miss_local_dram.any_snoop memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000002 00 offcore_response.other.l3_hit.snoop_non_dram memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C8000 00 offcore_response.other.l3_miss.snoop_hit_no_fwd memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C008000 00 offcore_response.other.l3_miss.snoop_miss memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C008000 00 offcore_response.other.l3_miss.snoop_none memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC008000 00 offcore_response.other.l3_miss.snoop_not_needed memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C008000 00 offcore_response.other.l3_miss_local_dram.any_snoop memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84008000 00 offcore_response.other.l3_miss_local_dram.snoop_hitm memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004008000 00 offcore_response.other.l3_miss_local_dram.snoop_hit_no_fwd memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404008000 00 offcore_response.other.l3_miss_local_dram.snoop_miss memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204008000 00 offcore_response.other.l3_miss_local_dram.snoop_none memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84008000 00 offcore_response.other.l3_miss_local_dram.snoop_non_dram memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2004008000 00 offcore_response.other.l3_miss_local_dram.snoop_not_needed memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104008000 00 offcore_response.other.supplier_none.snoop_non_dram memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000028000 00 offcore_response.pf_l2_code_rd.l3_hit.snoop_non_dram memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C0040 00 offcore_response.pf_l2_code_rd.l3_miss.snoop_hit_no_fwd memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000040 00 offcore_response.pf_l2_code_rd.l3_miss.snoop_miss memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000040 00 offcore_response.pf_l2_code_rd.l3_miss.snoop_none memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000040 00 offcore_response.pf_l2_code_rd.l3_miss.snoop_not_needed memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000040 00 offcore_response.pf_l2_code_rd.l3_miss_local_dram.any_snoop memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000040 00 offcore_response.pf_l2_code_rd.l3_miss_local_dram.snoop_hitm memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000040 00 offcore_response.pf_l2_code_rd.l3_miss_local_dram.snoop_hit_no_fwd memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000040 00 offcore_response.pf_l2_code_rd.l3_miss_local_dram.snoop_miss memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000040 00 offcore_response.pf_l2_code_rd.l3_miss_local_dram.snoop_none memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000040 00 offcore_response.pf_l2_code_rd.l3_miss_local_dram.snoop_non_dram memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2004000040 00 offcore_response.pf_l2_code_rd.l3_miss_local_dram.snoop_not_needed memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000040 00 offcore_response.pf_l2_code_rd.supplier_none.snoop_non_dram memory Counts all prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000020040 00 offcore_response.pf_l2_data_rd.l3_hit.snoop_non_dram memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C0010 00 offcore_response.pf_l2_data_rd.l3_miss.snoop_hit_no_fwd memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000010 00 offcore_response.pf_l2_data_rd.l3_miss.snoop_miss memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000010 00 offcore_response.pf_l2_data_rd.l3_miss.snoop_none memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000010 00 offcore_response.pf_l2_data_rd.l3_miss.snoop_not_needed memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000010 00 offcore_response.pf_l2_data_rd.l3_miss_local_dram.any_snoop memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000010 00 offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_hitm memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000010 00 offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_hit_no_fwd memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000010 00 offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_miss memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000010 00 offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_none memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000010 00 offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_non_dram memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2004000010 00 offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_not_needed memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000010 00 offcore_response.pf_l2_data_rd.supplier_none.snoop_non_dram memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000020010 00 offcore_response.pf_l2_rfo.l3_hit.snoop_non_dram memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C0020 00 offcore_response.pf_l2_rfo.l3_miss.snoop_hit_no_fwd memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000020 00 offcore_response.pf_l2_rfo.l3_miss.snoop_miss memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000020 00 offcore_response.pf_l2_rfo.l3_miss.snoop_none memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000020 00 offcore_response.pf_l2_rfo.l3_miss.snoop_not_needed memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000020 00 offcore_response.pf_l2_rfo.l3_miss_local_dram.any_snoop memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000020 00 offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_hitm memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000020 00 offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_hit_no_fwd memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000020 00 offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_miss memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000020 00 offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_none memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000020 00 offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_non_dram memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2004000020 00 offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_not_needed memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000020 00 offcore_response.pf_l2_rfo.supplier_none.snoop_non_dram memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000020020 00 offcore_response.pf_l3_code_rd.l3_hit.snoop_non_dram memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C0200 00 offcore_response.pf_l3_code_rd.l3_miss.snoop_hit_no_fwd memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000200 00 offcore_response.pf_l3_code_rd.l3_miss.snoop_miss memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000200 00 offcore_response.pf_l3_code_rd.l3_miss.snoop_none memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000200 00 offcore_response.pf_l3_code_rd.l3_miss.snoop_not_needed memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000200 00 offcore_response.pf_l3_code_rd.l3_miss_local_dram.any_snoop memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000200 00 offcore_response.pf_l3_code_rd.l3_miss_local_dram.snoop_hitm memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000200 00 offcore_response.pf_l3_code_rd.l3_miss_local_dram.snoop_hit_no_fwd memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000200 00 offcore_response.pf_l3_code_rd.l3_miss_local_dram.snoop_miss memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000200 00 offcore_response.pf_l3_code_rd.l3_miss_local_dram.snoop_none memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000200 00 offcore_response.pf_l3_code_rd.l3_miss_local_dram.snoop_non_dram memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2004000200 00 offcore_response.pf_l3_code_rd.l3_miss_local_dram.snoop_not_needed memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000200 00 offcore_response.pf_l3_code_rd.supplier_none.snoop_non_dram memory Counts prefetch (that bring data to LLC only) code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000020200 00 offcore_response.pf_l3_data_rd.l3_hit.snoop_non_dram memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C0080 00 offcore_response.pf_l3_data_rd.l3_miss.snoop_hit_no_fwd memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000080 00 offcore_response.pf_l3_data_rd.l3_miss.snoop_miss memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000080 00 offcore_response.pf_l3_data_rd.l3_miss.snoop_none memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000080 00 offcore_response.pf_l3_data_rd.l3_miss.snoop_not_needed memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000080 00 offcore_response.pf_l3_data_rd.l3_miss_local_dram.any_snoop memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000080 00 offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_hitm memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000080 00 offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_hit_no_fwd memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000080 00 offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_miss memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000080 00 offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_none memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000080 00 offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_non_dram memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2004000080 00 offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_not_needed memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000080 00 offcore_response.pf_l3_data_rd.supplier_none.snoop_non_dram memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000020080 00 offcore_response.pf_l3_rfo.l3_hit.snoop_non_dram memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20003C0100 00 offcore_response.pf_l3_rfo.l3_miss.snoop_hit_no_fwd memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000100 00 offcore_response.pf_l3_rfo.l3_miss.snoop_miss memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000100 00 offcore_response.pf_l3_rfo.l3_miss.snoop_none memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000100 00 offcore_response.pf_l3_rfo.l3_miss.snoop_not_needed memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000100 00 offcore_response.pf_l3_rfo.l3_miss_local_dram.any_snoop memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000100 00 offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_hitm memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000100 00 offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_hit_no_fwd memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000100 00 offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_miss memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000100 00 offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_none memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000100 00 offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_non_dram memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2004000100 00 offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_not_needed memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000100 00 offcore_response.pf_l3_rfo.supplier_none.snoop_non_dram memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000020100 00 rtm_retired.aborted memory Number of times RTM abort was triggered (Precise event) event=0xc9,period=2000003,umask=0x4 00 Number of times RTM abort was triggered (Precise event) rtm_retired.aborted_misc1 memory Number of times an RTM execution aborted due to various memory events (e.g. read/write capacity and conflicts) event=0xc9,period=2000003,umask=0x8 00 Number of times an RTM abort was attributed to a Memory condition (See TSX_Memory event for additional details) rtm_retired.aborted_misc2 memory Number of times an RTM execution aborted due to various memory events (e.g., read/write capacity and conflicts) event=0xc9,period=2000003,umask=0x10 00 Number of times the TSX watchdog signaled an RTM abort rtm_retired.aborted_misc3 memory Number of times an RTM execution aborted due to HLE-unfriendly instructions event=0xc9,period=2000003,umask=0x20 00 Number of times a disallowed operation caused an RTM abort rtm_retired.aborted_misc4 memory Number of times an RTM execution aborted due to incompatible memory type event=0xc9,period=2000003,umask=0x40 00 Number of times a RTM caused a fault rtm_retired.aborted_misc5 memory Number of times an RTM execution aborted due to none of the previous 4 categories (e.g. interrupt) event=0xc9,period=2000003,umask=0x80 00 Number of times RTM aborted and was not due to the abort conditions in subevents 3-6 rtm_retired.commit memory Number of times RTM commit succeeded event=0xc9,period=2000003,umask=0x2 00 Number of times RTM commit succeeded rtm_retired.start memory Number of times we entered an RTM region; does not count nested transactions event=0xc9,period=2000003,umask=0x1 00 Number of times we entered an RTM region does not count nested transactions tx_exec.misc1 memory Counts the number of times a class of instructions that may cause a transactional abort was executed. Since this is the count of execution, it may not always cause a transactional abort event=0x5d,period=2000003,umask=0x1 00 tx_exec.misc2 memory Counts the number of times a class of instructions (e.g., vzeroupper) that may cause a transactional abort was executed inside a transactional region event=0x5d,period=2000003,umask=0x2 00 Unfriendly TSX abort triggered by a vzeroupper instruction tx_exec.misc3 memory Counts the number of times an instruction execution caused the transactional nest count supported to be exceeded event=0x5d,period=2000003,umask=0x4 00 Unfriendly TSX abort triggered by a nest count that is too deep tx_exec.misc4 memory Counts the number of times a XBEGIN instruction was executed inside an HLE transactional region event=0x5d,period=2000003,umask=0x8 00 RTM region detected inside HLE tx_exec.misc5 memory Counts the number of times an HLE XACQUIRE instruction was executed inside an RTM transactional region event=0x5d,period=2000003,umask=0x10 00 tx_mem.abort_capacity_write memory Number of times a TSX Abort was triggered due to an evicted line caused by a transaction overflow event=0x54,period=2000003,umask=0x2 00 Number of times a TSX Abort was triggered due to an evicted line caused by a transaction overflow tx_mem.abort_conflict memory Number of times a TSX line had a cache conflict event=0x54,period=2000003,umask=0x1 00 Number of times a TSX line had a cache conflict tx_mem.abort_hle_elision_buffer_mismatch memory Number of times a TSX Abort was triggered due to release/commit but data and address mismatch event=0x54,period=2000003,umask=0x10 00 Number of times a TSX Abort was triggered due to release/commit but data and address mismatch tx_mem.abort_hle_elision_buffer_not_empty memory Number of times a TSX Abort was triggered due to commit but Lock Buffer not empty event=0x54,period=2000003,umask=0x8 00 Number of times a TSX Abort was triggered due to commit but Lock Buffer not empty tx_mem.abort_hle_elision_buffer_unsupported_alignment memory Number of times a TSX Abort was triggered due to attempting an unsupported alignment from Lock Buffer event=0x54,period=2000003,umask=0x20 00 Number of times a TSX Abort was triggered due to attempting an unsupported alignment from Lock Buffer tx_mem.abort_hle_store_to_elided_lock memory Number of times a TSX Abort was triggered due to a non-release/commit store to lock event=0x54,period=2000003,umask=0x4 00 Number of times a TSX Abort was triggered due to a non-release/commit store to lock tx_mem.hle_elision_buffer_full memory Number of times we could not allocate Lock Buffer event=0x54,period=2000003,umask=0x40 00 Number of times we could not allocate Lock Buffer cpl_cycles.ring0 other Unhalted core cycles when the thread is in ring 0 event=0x5c,period=2000003,umask=0x1 00 This event counts the unhalted core cycles during which the thread is in the ring 0 privileged mode cpl_cycles.ring0_trans other Number of intervals between processor halts while thread is in ring 0 event=0x5c,cmask=1,edge=1,period=100007,umask=0x1 00 This event counts when there is a transition from ring 1,2 or 3 to ring0 cpl_cycles.ring123 other Unhalted core cycles when thread is in rings 1, 2, or 3 event=0x5c,period=2000003,umask=0x2 00 This event counts unhalted core cycles during which the thread is in rings 1, 2, or 3 lock_cycles.split_lock_uc_lock_duration other Cycles when L1 and L2 are locked due to UC or split lock event=0x63,period=2000003,umask=0x1 00 This event counts cycles in which the L1 and L2 are locked due to a UC lock or split lock. A lock is asserted in case of locked memory access, due to noncacheable memory, locked operation that spans two cache lines, or a page walk from the noncacheable page table. L1D and L2 locks have a very high performance penalty and it is highly recommended to avoid such access arith.fpu_div_active pipeline Cycles when divider is busy executing divide operations event=0x14,period=2000003,umask=0x1 00 This event counts the number of the divide operations executed. Uses edge-detect and a cmask value of 1 on ARITH.FPU_DIV_ACTIVE to get the number of the divide operations executed br_inst_exec.all_branches pipeline Speculative and retired branches event=0x88,period=200003,umask=0xff 00 This event counts both taken and not taken speculative and retired branch instructions br_inst_exec.all_conditional pipeline Speculative and retired macro-conditional branches event=0x88,period=200003,umask=0xc1 00 This event counts both taken and not taken speculative and retired macro-conditional branch instructions br_inst_exec.all_direct_jmp pipeline Speculative and retired macro-unconditional branches excluding calls and indirects event=0x88,period=200003,umask=0xc2 00 This event counts both taken and not taken speculative and retired macro-unconditional branch instructions, excluding calls and indirects br_inst_exec.all_direct_near_call pipeline Speculative and retired direct near calls event=0x88,period=200003,umask=0xd0 00 This event counts both taken and not taken speculative and retired direct near calls br_inst_exec.all_indirect_jump_non_call_ret pipeline Speculative and retired indirect branches excluding calls and returns event=0x88,period=200003,umask=0xc4 00 This event counts both taken and not taken speculative and retired indirect branches excluding calls and return branches br_inst_exec.all_indirect_near_return pipeline Speculative and retired indirect return branches event=0x88,period=200003,umask=0xc8 00 This event counts both taken and not taken speculative and retired indirect branches that have a return mnemonic br_inst_exec.nontaken_conditional pipeline Not taken macro-conditional branches event=0x88,period=200003,umask=0x41 00 This event counts not taken macro-conditional branch instructions br_inst_exec.taken_conditional pipeline Taken speculative and retired macro-conditional branches event=0x88,period=200003,umask=0x81 00 This event counts taken speculative and retired macro-conditional branch instructions br_inst_exec.taken_direct_jump pipeline Taken speculative and retired macro-conditional branch instructions excluding calls and indirects event=0x88,period=200003,umask=0x82 00 This event counts taken speculative and retired macro-conditional branch instructions excluding calls and indirect branches br_inst_exec.taken_direct_near_call pipeline Taken speculative and retired direct near calls event=0x88,period=200003,umask=0x90 00 This event counts taken speculative and retired direct near calls br_inst_exec.taken_indirect_jump_non_call_ret pipeline Taken speculative and retired indirect branches excluding calls and returns event=0x88,period=200003,umask=0x84 00 This event counts taken speculative and retired indirect branches excluding calls and return branches br_inst_exec.taken_indirect_near_call pipeline Taken speculative and retired indirect calls event=0x88,period=200003,umask=0xa0 00 This event counts taken speculative and retired indirect calls including both register and memory indirect br_inst_exec.taken_indirect_near_return pipeline Taken speculative and retired indirect branches with return mnemonic event=0x88,period=200003,umask=0x88 00 This event counts taken speculative and retired indirect branches that have a return mnemonic br_inst_retired.all_branches pipeline All (macro) branch instructions retired event=0xc4,period=400009 00 This event counts all (macro) branch instructions retired br_inst_retired.all_branches_pebs pipeline All (macro) branch instructions retired. (Precise Event - PEBS) Spec update: BDW98 (Must be precise) event=0xc4,period=400009,umask=0x4 00 This is a precise version of BR_INST_RETIRED.ALL_BRANCHES that counts all (macro) branch instructions retired Spec update: BDW98 (Must be precise) br_inst_retired.conditional pipeline Conditional branch instructions retired (Precise event) event=0xc4,period=400009,umask=0x1 00 This event counts conditional branch instructions retired (Precise event) br_inst_retired.far_branch pipeline Far branch instructions retired Spec update: BDW98 event=0xc4,period=100007,umask=0x40 00 This event counts far branch instructions retired Spec update: BDW98 br_inst_retired.near_call pipeline Direct and indirect near call instructions retired (Precise event) event=0xc4,period=100007,umask=0x2 00 This event counts both direct and indirect near call instructions retired (Precise event) br_inst_retired.near_call_r3 pipeline Direct and indirect macro near call instructions retired (captured in ring 3) (Precise event) event=0xc4,period=100007,umask=0x2 00 This event counts both direct and indirect macro near call instructions retired (captured in ring 3) (Precise event) br_inst_retired.near_return pipeline Return instructions retired (Precise event) event=0xc4,period=100007,umask=0x8 00 This event counts return instructions retired (Precise event) br_inst_retired.near_taken pipeline Taken branch instructions retired (Precise event) event=0xc4,period=400009,umask=0x20 00 This event counts taken branch instructions retired (Precise event) br_inst_retired.not_taken pipeline Not taken branch instructions retired event=0xc4,period=400009,umask=0x10 00 This event counts not taken branch instructions retired br_misp_exec.all_branches pipeline Speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0xff 00 This event counts both taken and not taken speculative and retired mispredicted branch instructions br_misp_exec.all_conditional pipeline Speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0xc1 00 This event counts both taken and not taken speculative and retired mispredicted macro conditional branch instructions br_misp_exec.all_indirect_jump_non_call_ret pipeline Mispredicted indirect branches excluding calls and returns event=0x89,period=200003,umask=0xc4 00 This event counts both taken and not taken mispredicted indirect branches excluding calls and returns br_misp_exec.indirect pipeline Speculative mispredicted indirect branches event=0x89,period=200003,umask=0xe4 00 Counts speculatively miss-predicted indirect branches at execution time. Counts for indirect near CALL or JMP instructions (RET excluded) br_misp_exec.nontaken_conditional pipeline Not taken speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0x41 00 This event counts not taken speculative and retired mispredicted macro conditional branch instructions br_misp_exec.taken_conditional pipeline Taken speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0x81 00 This event counts taken speculative and retired mispredicted macro conditional branch instructions br_misp_exec.taken_indirect_jump_non_call_ret pipeline Taken speculative and retired mispredicted indirect branches excluding calls and returns event=0x89,period=200003,umask=0x84 00 This event counts taken speculative and retired mispredicted indirect branches excluding calls and returns br_misp_exec.taken_indirect_near_call pipeline Taken speculative and retired mispredicted indirect calls event=0x89,period=200003,umask=0xa0 00 br_misp_exec.taken_return_near pipeline Taken speculative and retired mispredicted indirect branches with return mnemonic event=0x89,period=200003,umask=0x88 00 This event counts taken speculative and retired mispredicted indirect branches that have a return mnemonic br_misp_retired.all_branches pipeline All mispredicted macro branch instructions retired event=0xc5,period=400009 00 This event counts all mispredicted macro branch instructions retired br_misp_retired.all_branches_pebs pipeline Mispredicted macro branch instructions retired. (Precise Event - PEBS) (Must be precise) event=0xc5,period=400009,umask=0x4 00 This is a precise version of BR_MISP_RETIRED.ALL_BRANCHES that counts all mispredicted macro branch instructions retired (Must be precise) br_misp_retired.conditional pipeline Mispredicted conditional branch instructions retired (Precise event) event=0xc5,period=400009,umask=0x1 00 This event counts mispredicted conditional branch instructions retired (Precise event) br_misp_retired.near_taken pipeline number of near branch instructions retired that were mispredicted and taken (Precise event) event=0xc5,period=400009,umask=0x20 00 Number of near branch instructions retired that were mispredicted and taken (Precise event) br_misp_retired.ret pipeline This event counts the number of mispredicted ret instructions retired. Non PEBS (Precise event) event=0xc5,period=100007,umask=0x8 00 This event counts mispredicted return instructions retired (Precise event) cpu_clk_thread_unhalted.one_thread_active pipeline Count XClk pulses when this thread is unhalted and the other thread is halted event=0x3c,period=100003,umask=0x2 00 cpu_clk_thread_unhalted.ref_xclk pipeline Reference cycles when the thread is unhalted (counts at 100 MHz rate) event=0x3c,period=100003,umask=0x1 00 This is a fixed-frequency event programmed to general counters. It counts when the core is unhalted at 100 Mhz cpu_clk_thread_unhalted.ref_xclk_any pipeline Reference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate) event=0x3c,any=1,period=100003,umask=0x1 00 cpu_clk_unhalted.one_thread_active pipeline Count XClk pulses when this thread is unhalted and the other thread is halted event=0x3c,period=100003,umask=0x2 00 cpu_clk_unhalted.ref_tsc pipeline Reference cycles when the core is not in halt state event=0,period=2000003,umask=0x3 00 This event counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. This event has a constant ratio with the CPU_CLK_UNHALTED.REF_XCLK event. It is counted on a dedicated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other events. Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'. This event is clocked by base clock (100 Mhz) on Sandy Bridge. The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'. After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this case cpu_clk_unhalted.ref_xclk pipeline Reference cycles when the thread is unhalted (counts at 100 MHz rate) event=0x3c,period=100003,umask=0x1 00 Reference cycles when the thread is unhalted (counts at 100 MHz rate) cpu_clk_unhalted.ref_xclk_any pipeline Reference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate) event=0x3c,any=1,period=100003,umask=0x1 00 cpu_clk_unhalted.thread pipeline Core cycles when the thread is not in halt state event=0x3c,period=2000003 00 This event counts the number of core cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. This event is a component in many key event ratios. The core frequency may change from time to time due to transitions associated with Enhanced Intel SpeedStep Technology or TM2. For this reason this event may have a changing ratio with regards to time. When the core frequency is constant, this event can approximate elapsed time while the core was not in the halt state. It is counted on a dedicated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other events cpu_clk_unhalted.thread_any pipeline Core cycles when at least one thread on the physical core is not in halt state event=0x3c,any=1,period=2000003 00 cpu_clk_unhalted.thread_p_any pipeline Core cycles when at least one thread on the physical core is not in halt state event=0x3c,any=1,period=2000003 00 cycle_activity.cycles_l1d_miss pipeline Cycles while L1 cache miss demand load is outstanding event=0xa3,cmask=8,period=2000003,umask=0x8 00 cycle_activity.cycles_l1d_pending pipeline Cycles while L1 cache miss demand load is outstanding event=0xa3,cmask=8,period=2000003,umask=0x8 00 Counts number of cycles the CPU has at least one pending demand load request missing the L1 data cache cycle_activity.cycles_l2_miss pipeline Cycles while L2 cache miss demand load is outstanding event=0xa3,cmask=1,period=2000003,umask=0x1 00 cycle_activity.cycles_l2_pending pipeline Cycles while L2 cache miss demand load is outstanding event=0xa3,cmask=1,period=2000003,umask=0x1 00 Counts number of cycles the CPU has at least one pending demand* load request missing the L2 cache cycle_activity.cycles_ldm_pending pipeline Cycles while memory subsystem has an outstanding load event=0xa3,cmask=2,period=2000003,umask=0x2 00 Counts number of cycles the CPU has at least one pending demand load request (that is cycles with non-completed load waiting for its data from memory subsystem) cycle_activity.cycles_mem_any pipeline Cycles while memory subsystem has an outstanding load event=0xa3,cmask=2,period=2000003,umask=0x2 00 cycle_activity.cycles_no_execute pipeline This event increments by 1 for every cycle where there was no execute for this thread event=0xa3,cmask=4,period=2000003,umask=0x4 00 Counts number of cycles nothing is executed on any execution port cycle_activity.stalls_l1d_miss pipeline Execution stalls while L1 cache miss demand load is outstanding event=0xa3,cmask=12,period=2000003,umask=0xc 00 cycle_activity.stalls_l1d_pending pipeline Execution stalls while L1 cache miss demand load is outstanding event=0xa3,cmask=12,period=2000003,umask=0xc 00 Counts number of cycles nothing is executed on any execution port, while there was at least one pending demand load request missing the L1 data cache cycle_activity.stalls_l2_miss pipeline Execution stalls while L2 cache miss demand load is outstanding event=0xa3,cmask=5,period=2000003,umask=0x5 00 cycle_activity.stalls_l2_pending pipeline Execution stalls while L2 cache miss demand load is outstanding event=0xa3,cmask=5,period=2000003,umask=0x5 00 Counts number of cycles nothing is executed on any execution port, while there was at least one pending demand* load request missing the L2 cache.(as a footprint) * includes also L1 HW prefetch requests that may or may not be required by demands cycle_activity.stalls_ldm_pending pipeline Execution stalls while memory subsystem has an outstanding load event=0xa3,cmask=6,period=2000003,umask=0x6 00 Counts number of cycles nothing is executed on any execution port, while there was at least one pending demand load request cycle_activity.stalls_mem_any pipeline Execution stalls while memory subsystem has an outstanding load event=0xa3,cmask=6,period=2000003,umask=0x6 00 cycle_activity.stalls_total pipeline Total execution stalls event=0xa3,cmask=4,period=2000003,umask=0x4 00 ild_stall.lcp pipeline Stalls caused by changing prefix length of the instruction event=0x87,period=2000003,umask=0x1 00 This event counts stalls occurred due to changing prefix length (66, 67 or REX.W when they change the length of the decoded instruction). Occurrences counting is proportional to the number of prefixes in a 16B-line. This may result in the following penalties: three-cycle penalty for each LCP in a 16-byte chunk inst_retired.any pipeline Instructions retired from execution event=0xc0,period=2000003 00 This event counts the number of instructions retired from execution. For instructions that consist of multiple micro-ops, this event counts the retirement of the last micro-op of the instruction. Counting continues during hardware interrupts, traps, and inside interrupt handlers. Notes: INST_RETIRED.ANY is counted by a designated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other events. INST_RETIRED.ANY_P is counted by a programmable counter and it is an architectural performance event. Counting: Faulting executions of GETSEC/VM entry/VM Exit/MWait will not count as retired instructions inst_retired.any_p pipeline Number of instructions retired. General Counter - architectural event Spec update: BDM61 event=0xc0,period=2000003 00 This event counts the number of instructions (EOMs) retired. Counting covers macro-fused instructions individually (that is, increments by two) Spec update: BDM61 inst_retired.prec_dist pipeline Precise instruction retired event with HW to reduce effect of PEBS shadow in IP distribution Spec update: BDM11, BDM55 (Must be precise) event=0xc0,period=2000003,umask=0x1 00 This is a precise version (that is, uses PEBS) of the event that counts instructions retired Spec update: BDM11, BDM55 (Must be precise) inst_retired.x87 pipeline FP operations retired. X87 FP operations that have no exceptions: event=0xc0,period=2000003,umask=0x2 00 This event counts FP operations retired. For X87 FP operations that have no exceptions counting also includes flows that have several X87, or flows that use X87 uops in the exception handling int_misc.rat_stall_cycles pipeline Cycles when Resource Allocation Table (RAT) external stall is sent to Instruction Decode Queue (IDQ) for the thread event=0xd,period=2000003,umask=0x8 00 This event counts the number of cycles during which Resource Allocation Table (RAT) external stall is sent to Instruction Decode Queue (IDQ) for the current thread. This also includes the cycles during which the Allocator is serving another thread int_misc.recovery_cycles pipeline Core cycles the allocator was stalled due to recovery from earlier clear event for this thread (e.g. misprediction or memory nuke) event=0xd,cmask=1,period=2000003,umask=0x3 00 Cycles checkpoints in Resource Allocation Table (RAT) are recovering from JEClear or machine clear int_misc.recovery_cycles_any pipeline Core cycles the allocator was stalled due to recovery from earlier clear event for any thread running on the physical core (e.g. misprediction or memory nuke) event=0xd,any=1,cmask=1,period=2000003,umask=0x3 00 ld_blocks.no_sr pipeline This event counts the number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in use event=0x3,period=100003,umask=0x8 00 ld_blocks.store_forward pipeline Cases when loads get true Block-on-Store blocking code preventing store forwarding event=0x3,period=100003,umask=0x2 00 This event counts how many times the load operation got the true Block-on-Store blocking code preventing store forwarding. This includes cases when: - preceding store conflicts with the load (incomplete overlap); - store forwarding is impossible due to u-arch limitations; - preceding lock RMW operations are not forwarded; - store has the no-forward bit set (uncacheable/page-split/masked stores); - all-blocking stores are used (mostly, fences and port I/O); and others. The most common case is a load blocked due to its address range overlapping with a preceding smaller uncompleted store. Note: This event does not take into account cases of out-of-SW-control (for example, SbTailHit), unknown physical STA, and cases of blocking loads on store due to being non-WB memory type or a lock. These cases are covered by other events. See the table of not supported store forwards in the Optimization Guide ld_blocks_partial.address_alias pipeline False dependencies in MOB due to partial compare event=0x7,period=100003,umask=0x1 00 This event counts false dependencies in MOB when the partial comparison upon loose net check and dependency was resolved by the Enhanced Loose net mechanism. This may not result in high performance penalties. Loose net checks can fail when loads and stores are 4k aliased load_hit_pre.hw_pf pipeline Not software-prefetch load dispatches that hit FB allocated for hardware prefetch event=0x4c,period=100003,umask=0x2 00 This event counts all not software-prefetch load dispatches that hit the fill buffer (FB) allocated for the hardware prefetch load_hit_pre.sw_pf pipeline Not software-prefetch load dispatches that hit FB allocated for software prefetch event=0x4c,period=100003,umask=0x1 00 This event counts all not software-prefetch load dispatches that hit the fill buffer (FB) allocated for the software prefetch. It can also be incremented by some lock instructions. So it should only be used with profiling so that the locks can be excluded by asm inspection of the nearby instructions lsd.cycles_4_uops pipeline Cycles 4 Uops delivered by the LSD, but didn't come from the decoder event=0xa8,cmask=4,period=2000003,umask=0x1 00 lsd.cycles_active pipeline Cycles Uops delivered by the LSD, but didn't come from the decoder event=0xa8,cmask=1,period=2000003,umask=0x1 00 lsd.uops pipeline Number of Uops delivered by the LSD event=0xa8,period=2000003,umask=0x1 00 machine_clears.count pipeline Number of machine clears (nukes) of any type event=0xc3,cmask=1,edge=1,period=100003,umask=0x1 00 machine_clears.cycles pipeline Cycles there was a Nuke. Account for both thread-specific and All Thread Nukes event=0xc3,period=2000003,umask=0x1 00 This event counts both thread-specific (TS) and all-thread (AT) nukes machine_clears.maskmov pipeline This event counts the number of executed Intel AVX masked load operations that refer to an illegal address range with the mask bits set to 0 event=0xc3,period=100003,umask=0x20 00 Maskmov false fault - counts number of time ucode passes through Maskmov flow due to instruction's mask being 0 while the flow was completed without raising a fault machine_clears.smc pipeline Self-modifying code (SMC) detected event=0xc3,period=100003,umask=0x4 00 This event counts self-modifying code (SMC) detected, which causes a machine clear move_elimination.int_eliminated pipeline Number of integer Move Elimination candidate uops that were eliminated event=0x58,period=1000003,umask=0x1 00 move_elimination.int_not_eliminated pipeline Number of integer Move Elimination candidate uops that were not eliminated event=0x58,period=1000003,umask=0x4 00 other_assists.any_wb_assist pipeline Number of times any microcode assist is invoked by HW upon uop writeback event=0xc1,period=100003,umask=0x40 00 resource_stalls.any pipeline Resource-related stall cycles event=0xa2,period=2000003,umask=0x1 00 This event counts resource-related stall cycles resource_stalls.rob pipeline Cycles stalled due to re-order buffer full event=0xa2,period=2000003,umask=0x10 00 This event counts ROB full stall cycles. This counts cycles that the pipeline backend blocked uop delivery from the front end resource_stalls.rs pipeline Cycles stalled due to no eligible RS entry available event=0xa2,period=2000003,umask=0x4 00 This event counts stall cycles caused by absence of eligible entries in the reservation station (RS). This may result from RS overflow, or from RS deallocation because of the RS array Write Port allocation scheme (each RS entry has two write ports instead of four. As a result, empty entries could not be used, although RS is not really full). This counts cycles that the pipeline backend blocked uop delivery from the front end resource_stalls.sb pipeline Cycles stalled due to no store buffers available. (not including draining form sync) event=0xa2,period=2000003,umask=0x8 00 This event counts stall cycles caused by the store buffer (SB) overflow (excluding draining from synch). This counts cycles that the pipeline backend blocked uop delivery from the front end rob_misc_events.lbr_inserts pipeline Count cases of saving new LBR event=0xcc,period=2000003,umask=0x20 00 This event counts cases of saving new LBR records by hardware. This assumes proper enabling of LBRs and takes into account LBR filtering done by the LBR_SELECT register rs_events.empty_cycles pipeline Cycles when Reservation Station (RS) is empty for the thread event=0x5e,period=2000003,umask=0x1 00 This event counts cycles during which the reservation station (RS) is empty for the thread. Note: In ST-mode, not active thread should drive 0. This is usually caused by severely costly branch mispredictions, or allocator/FE issues rs_events.empty_end pipeline Counts end of periods where the Reservation Station (RS) was empty. Could be useful to precisely locate Frontend Latency Bound issues event=0x5e,cmask=1,edge=1,inv=1,period=200003,umask=0x1 00 uops_dispatched_port.port_0 pipeline Cycles per thread when uops are executed in port 0 event=0xa1,period=2000003,umask=0x1 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 0 uops_dispatched_port.port_1 pipeline Cycles per thread when uops are executed in port 1 event=0xa1,period=2000003,umask=0x2 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 1 uops_dispatched_port.port_2 pipeline Cycles per thread when uops are executed in port 2 event=0xa1,period=2000003,umask=0x4 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 2 uops_dispatched_port.port_3 pipeline Cycles per thread when uops are executed in port 3 event=0xa1,period=2000003,umask=0x8 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 3 uops_dispatched_port.port_4 pipeline Cycles per thread when uops are executed in port 4 event=0xa1,period=2000003,umask=0x10 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 4 uops_dispatched_port.port_5 pipeline Cycles per thread when uops are executed in port 5 event=0xa1,period=2000003,umask=0x20 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 5 uops_dispatched_port.port_6 pipeline Cycles per thread when uops are executed in port 6 event=0xa1,period=2000003,umask=0x40 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 6 uops_dispatched_port.port_7 pipeline Cycles per thread when uops are executed in port 7 event=0xa1,period=2000003,umask=0x80 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 7 uops_executed.core pipeline Number of uops executed on the core event=0xb1,period=2000003,umask=0x2 00 Number of uops executed from any thread uops_executed.core_cycles_ge_1 pipeline Cycles at least 1 micro-op is executed from any thread on physical core event=0xb1,cmask=1,period=2000003,umask=0x2 00 uops_executed.core_cycles_ge_2 pipeline Cycles at least 2 micro-op is executed from any thread on physical core event=0xb1,cmask=2,period=2000003,umask=0x2 00 uops_executed.core_cycles_ge_3 pipeline Cycles at least 3 micro-op is executed from any thread on physical core event=0xb1,cmask=3,period=2000003,umask=0x2 00 uops_executed.core_cycles_ge_4 pipeline Cycles at least 4 micro-op is executed from any thread on physical core event=0xb1,cmask=4,period=2000003,umask=0x2 00 uops_executed.core_cycles_none pipeline Cycles with no micro-ops executed from any thread on physical core event=0xb1,inv=1,period=2000003,umask=0x2 00 uops_executed.cycles_ge_1_uop_exec pipeline Cycles where at least 1 uop was executed per-thread event=0xb1,cmask=1,period=2000003,umask=0x1 00 uops_executed.cycles_ge_2_uops_exec pipeline Cycles where at least 2 uops were executed per-thread event=0xb1,cmask=2,period=2000003,umask=0x1 00 uops_executed.cycles_ge_3_uops_exec pipeline Cycles where at least 3 uops were executed per-thread event=0xb1,cmask=3,period=2000003,umask=0x1 00 uops_executed.cycles_ge_4_uops_exec pipeline Cycles where at least 4 uops were executed per-thread event=0xb1,cmask=4,period=2000003,umask=0x1 00 uops_executed.stall_cycles pipeline Counts number of cycles no uops were dispatched to be executed on this thread event=0xb1,cmask=1,inv=1,period=2000003,umask=0x1 00 This event counts cycles during which no uops were dispatched from the Reservation Station (RS) per thread uops_executed.thread pipeline Counts the number of uops to be executed per-thread each cycle event=0xb1,period=2000003,umask=0x1 00 Number of uops to be executed per-thread each cycle uops_executed_port.port_0 pipeline Cycles per thread when uops are executed in port 0 event=0xa1,period=2000003,umask=0x1 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 0 uops_executed_port.port_0_core pipeline Cycles per core when uops are executed in port 0 event=0xa1,any=1,period=2000003,umask=0x1 00 uops_executed_port.port_1 pipeline Cycles per thread when uops are executed in port 1 event=0xa1,period=2000003,umask=0x2 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 1 uops_executed_port.port_1_core pipeline Cycles per core when uops are executed in port 1 event=0xa1,any=1,period=2000003,umask=0x2 00 uops_executed_port.port_2 pipeline Cycles per thread when uops are executed in port 2 event=0xa1,period=2000003,umask=0x4 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 2 uops_executed_port.port_2_core pipeline Cycles per core when uops are dispatched to port 2 event=0xa1,any=1,period=2000003,umask=0x4 00 uops_executed_port.port_3 pipeline Cycles per thread when uops are executed in port 3 event=0xa1,period=2000003,umask=0x8 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 3 uops_executed_port.port_3_core pipeline Cycles per core when uops are dispatched to port 3 event=0xa1,any=1,period=2000003,umask=0x8 00 uops_executed_port.port_4 pipeline Cycles per thread when uops are executed in port 4 event=0xa1,period=2000003,umask=0x10 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 4 uops_executed_port.port_4_core pipeline Cycles per core when uops are executed in port 4 event=0xa1,any=1,period=2000003,umask=0x10 00 uops_executed_port.port_5 pipeline Cycles per thread when uops are executed in port 5 event=0xa1,period=2000003,umask=0x20 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 5 uops_executed_port.port_5_core pipeline Cycles per core when uops are executed in port 5 event=0xa1,any=1,period=2000003,umask=0x20 00 uops_executed_port.port_6 pipeline Cycles per thread when uops are executed in port 6 event=0xa1,period=2000003,umask=0x40 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 6 uops_executed_port.port_6_core pipeline Cycles per core when uops are executed in port 6 event=0xa1,any=1,period=2000003,umask=0x40 00 uops_executed_port.port_7 pipeline Cycles per thread when uops are executed in port 7 event=0xa1,period=2000003,umask=0x80 00 This event counts, on the per-thread basis, cycles during which uops are dispatched from the Reservation Station (RS) to port 7 uops_executed_port.port_7_core pipeline Cycles per core when uops are dispatched to port 7 event=0xa1,any=1,period=2000003,umask=0x80 00 uops_issued.any pipeline Uops that Resource Allocation Table (RAT) issues to Reservation Station (RS) event=0xe,period=2000003,umask=0x1 00 This event counts the number of Uops issued by the Resource Allocation Table (RAT) to the reservation station (RS) uops_issued.flags_merge pipeline Number of flags-merge uops being allocated. Such uops considered perf sensitive; added by GSR u-arch event=0xe,period=2000003,umask=0x10 00 Number of flags-merge uops being allocated. Such uops considered perf sensitive added by GSR u-arch uops_issued.single_mul pipeline Number of Multiply packed/scalar single precision uops allocated event=0xe,period=2000003,umask=0x40 00 uops_issued.slow_lea pipeline Number of slow LEA uops being allocated. A uop is generally considered SlowLea if it has 3 sources (e.g. 2 sources + immediate) regardless if as a result of LEA instruction or not event=0xe,period=2000003,umask=0x20 00 uops_issued.stall_cycles pipeline Cycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for the thread event=0xe,cmask=1,inv=1,period=2000003,umask=0x1 00 This event counts cycles during which the Resource Allocation Table (RAT) does not issue any Uops to the reservation station (RS) for the current thread uops_retired.all pipeline Actually retired uops (Precise event) event=0xc2,period=2000003,umask=0x1 00 This event counts all actually retired uops. Counting increments by two for micro-fused uops, and by one for macro-fused and other uops. Maximal increment value for one cycle is eight (Precise event) uops_retired.retire_slots pipeline Retirement slots used (Precise event) event=0xc2,period=2000003,umask=0x2 00 This event counts the number of retirement slots used (Precise event) uops_retired.stall_cycles pipeline Cycles without actually retired uops event=0xc2,cmask=1,inv=1,period=2000003,umask=0x1 00 This event counts cycles without actually retired uops uops_retired.total_cycles pipeline Cycles with less than 10 actually retired uops event=0xc2,cmask=16,inv=1,period=2000003,umask=0x1 00 Number of cycles using always true condition (uops_ret < 16) applied to non PEBS uops retired event unc_cbo_cache_lookup.any_es uncore cache L3 Lookup any request that access cache and found line in E or S-state event=0x34,umask=0x86 01 L3 Lookup any request that access cache and found line in E or S-state unc_cbo_cache_lookup.any_i uncore cache L3 Lookup any request that access cache and found line in I-state event=0x34,umask=0x88 01 L3 Lookup any request that access cache and found line in I-state unc_cbo_cache_lookup.any_m uncore cache L3 Lookup any request that access cache and found line in M-state event=0x34,umask=0x81 01 L3 Lookup any request that access cache and found line in M-state unc_cbo_cache_lookup.any_mesi uncore cache L3 Lookup any request that access cache and found line in MESI-state event=0x34,umask=0x8f 01 L3 Lookup any request that access cache and found line in MESI-state unc_cbo_cache_lookup.read_es uncore cache L3 Lookup read request that access cache and found line in E or S-state event=0x34,umask=0x16 01 L3 Lookup read request that access cache and found line in E or S-state unc_cbo_cache_lookup.read_i uncore cache L3 Lookup read request that access cache and found line in I-state event=0x34,umask=0x18 01 L3 Lookup read request that access cache and found line in I-state unc_cbo_cache_lookup.read_m uncore cache L3 Lookup read request that access cache and found line in M-state event=0x34,umask=0x11 01 L3 Lookup read request that access cache and found line in M-state unc_cbo_cache_lookup.read_mesi uncore cache L3 Lookup read request that access cache and found line in any MESI-state event=0x34,umask=0x1f 01 L3 Lookup read request that access cache and found line in any MESI-state unc_cbo_cache_lookup.write_es uncore cache L3 Lookup write request that access cache and found line in E or S-state event=0x34,umask=0x26 01 L3 Lookup write request that access cache and found line in E or S-state unc_cbo_cache_lookup.write_m uncore cache L3 Lookup write request that access cache and found line in M-state event=0x34,umask=0x21 01 L3 Lookup write request that access cache and found line in M-state unc_cbo_cache_lookup.write_mesi uncore cache L3 Lookup write request that access cache and found line in MESI-state event=0x34,umask=0x2f 01 L3 Lookup write request that access cache and found line in MESI-state unc_cbo_xsnp_response.hitm_xcore uncore cache A cross-core snoop initiated by this Cbox due to processor core memory request which hits a modified line in some processor core event=0x22,umask=0x48 01 unc_cbo_xsnp_response.hit_xcore uncore cache A cross-core snoop initiated by this Cbox due to processor core memory request which hits a non-modified line in some processor core event=0x22,umask=0x44 01 unc_cbo_xsnp_response.miss_eviction uncore cache A cross-core snoop resulted from L3 Eviction which misses in some processor core event=0x22,umask=0x81 01 unc_cbo_xsnp_response.miss_xcore uncore cache A cross-core snoop initiated by this Cbox due to processor core memory request which misses in some processor core event=0x22,umask=0x41 01 unc_arb_coh_trk_requests.all uncore interconnect Number of entries allocated. Account for Any type: e.g. Snoop, Core aperture, etc event=0x84,umask=0x1 01 unc_arb_trk_occupancy.all uncore interconnect Each cycle counts number of all Core outgoing valid entries. Such entry is defined as valid from its allocation till first of IDI0 or DRS0 messages is sent out. Accounts for Coherent and non-coherent traffic event=0x80,umask=0x1 01 unc_arb_trk_occupancy.cycles_with_any_request uncore interconnect Cycles with at least one request outstanding is waiting for data return from memory controller. Account for coherent and non-coherent requests initiated by IA Cores, Processor Graphics Unit, or LLC.; event=0x80,cmask=1,umask=0x1 01 unc_arb_trk_occupancy.drd_direct uncore interconnect Each cycle count number of 'valid' coherent Data Read entries that are in DirectData mode. Such entry is defined as valid when it is allocated till data sent to Core (first chunk, IDI0). Applicable for IA Cores' requests in normal case event=0x80,umask=0x2 01 Each cycle count number of valid coherent Data Read entries that are in DirectData mode. Such entry is defined as valid when it is allocated till data sent to Core (first chunk, IDI0). Applicable for IA Cores' requests in normal case unc_arb_trk_requests.all uncore interconnect Total number of Core outgoing entries allocated. Accounts for Coherent and non-coherent traffic event=0x81,umask=0x1 01 unc_arb_trk_requests.drd_direct uncore interconnect Number of Core coherent Data Read entries allocated in DirectData mode event=0x81,umask=0x2 01 Number of Core coherent Data Read entries allocated in DirectData mode unc_arb_trk_requests.writes uncore interconnect Number of Writes allocated - any write transactions: full/partials writes and evictions event=0x81,umask=0x20 01 unc_clock.socket uncore other This 48-bit fixed counter counts the UCLK cycles event=0xff 01 This 48-bit fixed counter counts the UCLK cycles dtlb_load_misses.miss_causes_a_walk virtual memory Load misses in all DTLB levels that cause page walks Spec update: BDM69 event=0x8,period=100003,umask=0x1 00 This event counts load misses in all DTLB levels that cause page walks of any page size (4K/2M/4M/1G) Spec update: BDM69 dtlb_load_misses.stlb_hit virtual memory Load operations that miss the first DTLB level but hit the second and do not cause page walks event=0x8,period=2000003,umask=0x60 00 dtlb_load_misses.stlb_hit_2m virtual memory Load misses that miss the DTLB and hit the STLB (2M) event=0x8,period=2000003,umask=0x40 00 dtlb_load_misses.stlb_hit_4k virtual memory Load misses that miss the DTLB and hit the STLB (4K) event=0x8,period=2000003,umask=0x20 00 dtlb_load_misses.walk_completed virtual memory Demand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes of any page size Spec update: BDM69 event=0x8,period=100003,umask=0xe 00 dtlb_load_misses.walk_completed_1g virtual memory Load miss in all TLB levels causes a page walk that completes. (1G) Spec update: BDM69 event=0x8,period=2000003,umask=0x8 00 This event counts load misses in all DTLB levels that cause a completed page walk (1G page size). The page walk can end with or without a fault Spec update: BDM69 dtlb_load_misses.walk_completed_2m_4m virtual memory Demand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes (2M/4M) Spec update: BDM69 event=0x8,period=2000003,umask=0x4 00 This event counts load misses in all DTLB levels that cause a completed page walk (2M and 4M page sizes). The page walk can end with or without a fault Spec update: BDM69 dtlb_load_misses.walk_completed_4k virtual memory Demand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes (4K) Spec update: BDM69 event=0x8,period=2000003,umask=0x2 00 This event counts load misses in all DTLB levels that cause a completed page walk (4K page size). The page walk can end with or without a fault Spec update: BDM69 dtlb_load_misses.walk_duration virtual memory Cycles when PMH is busy with page walks Spec update: BDM69 event=0x8,period=2000003,umask=0x10 00 This event counts the number of cycles while PMH is busy with the page walk Spec update: BDM69 dtlb_store_misses.miss_causes_a_walk virtual memory Store misses in all DTLB levels that cause page walks Spec update: BDM69 event=0x49,period=100003,umask=0x1 00 This event counts store misses in all DTLB levels that cause page walks of any page size (4K/2M/4M/1G) Spec update: BDM69 dtlb_store_misses.stlb_hit virtual memory Store operations that miss the first TLB level but hit the second and do not cause page walks event=0x49,period=100003,umask=0x60 00 dtlb_store_misses.stlb_hit_2m virtual memory Store misses that miss the DTLB and hit the STLB (2M) event=0x49,period=100003,umask=0x40 00 dtlb_store_misses.stlb_hit_4k virtual memory Store misses that miss the DTLB and hit the STLB (4K) event=0x49,period=100003,umask=0x20 00 dtlb_store_misses.walk_completed virtual memory Store misses in all DTLB levels that cause completed page walks Spec update: BDM69 event=0x49,period=100003,umask=0xe 00 dtlb_store_misses.walk_completed_1g virtual memory Store misses in all DTLB levels that cause completed page walks (1G) Spec update: BDM69 event=0x49,period=100003,umask=0x8 00 This event counts store misses in all DTLB levels that cause a completed page walk (1G page size). The page walk can end with or without a fault Spec update: BDM69 dtlb_store_misses.walk_completed_2m_4m virtual memory Store misses in all DTLB levels that cause completed page walks (2M/4M) Spec update: BDM69 event=0x49,period=100003,umask=0x4 00 This event counts store misses in all DTLB levels that cause a completed page walk (2M and 4M page sizes). The page walk can end with or without a fault Spec update: BDM69 dtlb_store_misses.walk_completed_4k virtual memory Store miss in all TLB levels causes a page walk that completes. (4K) Spec update: BDM69 event=0x49,period=100003,umask=0x2 00 This event counts store misses in all DTLB levels that cause a completed page walk (4K page size). The page walk can end with or without a fault Spec update: BDM69 dtlb_store_misses.walk_duration virtual memory Cycles when PMH is busy with page walks Spec update: BDM69 event=0x49,period=100003,umask=0x10 00 This event counts the number of cycles while PMH is busy with the page walk Spec update: BDM69 ept.walk_cycles virtual memory Cycle count for an Extended Page table walk event=0x4f,period=2000003,umask=0x10 00 This event counts cycles for an extended page table walk. The Extended Page directory cache differs from standard TLB caches by the operating system that use it. Virtual machine operating systems use the extended page directory cache, while guest operating systems use the standard TLB caches itlb.itlb_flush virtual memory Flushing of the Instruction TLB (ITLB) pages, includes 4k/2M/4M pages event=0xae,period=100007,umask=0x1 00 This event counts the number of flushes of the big or small ITLB pages. Counting include both TLB Flush (covering all sets) and TLB Set Clear (set-specific) itlb_misses.miss_causes_a_walk virtual memory Misses at all ITLB levels that cause page walks Spec update: BDM69 event=0x85,period=100003,umask=0x1 00 This event counts store misses in all DTLB levels that cause page walks of any page size (4K/2M/4M/1G) Spec update: BDM69 itlb_misses.stlb_hit virtual memory Operations that miss the first ITLB level but hit the second and do not cause any page walks event=0x85,period=100003,umask=0x60 00 itlb_misses.stlb_hit_2m virtual memory Code misses that miss the DTLB and hit the STLB (2M) event=0x85,period=100003,umask=0x40 00 itlb_misses.stlb_hit_4k virtual memory Core misses that miss the DTLB and hit the STLB (4K) event=0x85,period=100003,umask=0x20 00 itlb_misses.walk_completed virtual memory Misses in all ITLB levels that cause completed page walks Spec update: BDM69 event=0x85,period=100003,umask=0xe 00 itlb_misses.walk_completed_1g virtual memory Store miss in all TLB levels causes a page walk that completes. (1G) Spec update: BDM69 event=0x85,period=100003,umask=0x8 00 This event counts store misses in all DTLB levels that cause a completed page walk (1G page size). The page walk can end with or without a fault Spec update: BDM69 itlb_misses.walk_completed_2m_4m virtual memory Code miss in all TLB levels causes a page walk that completes. (2M/4M) Spec update: BDM69 event=0x85,period=100003,umask=0x4 00 This event counts store misses in all DTLB levels that cause a completed page walk (2M and 4M page sizes). The page walk can end with or without a fault Spec update: BDM69 itlb_misses.walk_completed_4k virtual memory Code miss in all TLB levels causes a page walk that completes. (4K) Spec update: BDM69 event=0x85,period=100003,umask=0x2 00 This event counts store misses in all DTLB levels that cause a completed page walk (4K page size). The page walk can end with or without a fault Spec update: BDM69 itlb_misses.walk_duration virtual memory Cycles when PMH is busy with page walks Spec update: BDM69 event=0x85,period=100003,umask=0x10 00 This event counts the number of cycles while PMH is busy with the page walk Spec update: BDM69 page_walker_loads.dtlb_l1 virtual memory Number of DTLB page walker hits in the L1+FB Spec update: BDM69, BDM98 event=0xbc,period=2000003,umask=0x11 00 page_walker_loads.dtlb_l2 virtual memory Number of DTLB page walker hits in the L2 Spec update: BDM69, BDM98 event=0xbc,period=2000003,umask=0x12 00 page_walker_loads.dtlb_l3 virtual memory Number of DTLB page walker hits in the L3 + XSNP Spec update: BDM69, BDM98 event=0xbc,period=2000003,umask=0x14 00 page_walker_loads.dtlb_memory virtual memory Number of DTLB page walker hits in Memory Spec update: BDM69, BDM98 event=0xbc,period=2000003,umask=0x18 00 page_walker_loads.itlb_l1 virtual memory Number of ITLB page walker hits in the L1+FB Spec update: BDM69, BDM98 event=0xbc,period=2000003,umask=0x21 00 page_walker_loads.itlb_l2 virtual memory Number of ITLB page walker hits in the L2 Spec update: BDM69, BDM98 event=0xbc,period=2000003,umask=0x22 00 page_walker_loads.itlb_l3 virtual memory Number of ITLB page walker hits in the L3 + XSNP Spec update: BDM69, BDM98 event=0xbc,period=2000003,umask=0x24 00 tlb_flush.dtlb_thread virtual memory DTLB flush attempts of the thread-specific entries event=0xbd,period=100007,umask=0x1 00 This event counts the number of DTLB flush attempts of the thread-specific entries tlb_flush.stlb_any virtual memory STLB flush attempts event=0xbd,period=100007,umask=0x20 00 This event counts the number of any STLB flush attempts (such as entire, VPID, PCID, InvPage, CR3 write, and so on) mem_load_uops_l3_miss_retired.remote_dram cache Retired load uop whose Data Source was: remote DRAM either Snoop not needed or Snoop Miss (RspI) Supports address when precise. Spec update: BDE70 (Precise event) event=0xd3,period=100007,umask=0x4 00 mem_load_uops_l3_miss_retired.remote_fwd cache Retired load uop whose Data Source was: forwarded from remote cache Supports address when precise. Spec update: BDE70 (Precise event) event=0xd3,period=100007,umask=0x20 00 mem_load_uops_l3_miss_retired.remote_hitm cache Retired load uop whose Data Source was: Remote cache HITM Supports address when precise. Spec update: BDE70 (Precise event) event=0xd3,period=100007,umask=0x10 00 unc_c_bounce_control uncore cache Bounce Control event=0xa 01 unc_c_clockticks uncore cache Uncore Clocks event=0 01 unc_c_counter0_occupancy uncore cache Counter 0 Occupancy event=0x1f 01 Since occupancy counts can only be captured in the Cbo's 0 counter, this event allows a user to capture occupancy related information by filtering the Cb0 occupancy count captured in Counter 0. The filtering available is found in the control register - threshold, invert and edge detect. E.g. setting threshold to 1 can effectively monitor how many cycles the monitored queue has an entry unc_c_fast_asserted uncore cache FaST wire asserted event=0x9 01 Counts the number of cycles either the local distress or incoming distress signals are asserted. Incoming distress includes both up and dn unc_c_llc_lookup.any uncore cache Cache Lookups; Any Request event=0x34,umask=0x11 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:18] bits correspond to [FMESI] state.; Filters for any transaction originating from the IPQ or IRQ. This does not include lookups originating from the ISMQ unc_c_llc_lookup.data_read uncore cache Cache Lookups; Data Read Request event=0x34,umask=0x3 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:18] bits correspond to [FMESI] state.; Read transactions unc_c_llc_lookup.nid uncore cache Cache Lookups; Lookups that Match NID event=0x34,umask=0x41 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:18] bits correspond to [FMESI] state.; Qualify one of the other subevents by the Target NID. The NID is programmed in Cn_MSR_PMON_BOX_FILTER.nid. In conjunction with STATE = I, it is possible to monitor misses to specific NIDs in the system unc_c_llc_lookup.read uncore cache Cache Lookups; Any Read Request event=0x34,umask=0x21 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:18] bits correspond to [FMESI] state.; Read transactions unc_c_llc_lookup.remote_snoop uncore cache Cache Lookups; External Snoop Request event=0x34,umask=0x9 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:18] bits correspond to [FMESI] state.; Filters for only snoop requests coming from the remote socket(s) through the IPQ unc_c_llc_lookup.write uncore cache Cache Lookups; Write Requests event=0x34,umask=0x5 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:18] bits correspond to [FMESI] state.; Writeback transactions from L2 to the LLC This includes all write transactions -- both Cacheable and UC unc_c_llc_victims.e_state uncore cache Lines Victimized; Lines in E state event=0x37,umask=0x2 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_c_llc_victims.f_state uncore cache Lines Victimized event=0x37,umask=0x8 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_c_llc_victims.i_state uncore cache Lines Victimized; Lines in S State event=0x37,umask=0x4 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_c_llc_victims.miss uncore cache Lines Victimized event=0x37,umask=0x10 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_c_llc_victims.m_state uncore cache Lines Victimized; Lines in M state event=0x37,umask=0x1 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_c_llc_victims.nid uncore cache Lines Victimized; Victimized Lines that Match NID event=0x37,umask=0x40 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in.; Qualify one of the other subevents by the Target NID. The NID is programmed in Cn_MSR_PMON_BOX_FILTER.nid. In conjunction with STATE = I, it is possible to monitor misses to specific NIDs in the system unc_c_misc.cvzero_prefetch_miss uncore cache Cbo Misc; DRd hitting non-M with raw CV=0 event=0x39,umask=0x20 01 Miscellaneous events in the Cbo unc_c_misc.cvzero_prefetch_victim uncore cache Cbo Misc; Clean Victim with raw CV=0 event=0x39,umask=0x10 01 Miscellaneous events in the Cbo unc_c_misc.rfo_hit_s uncore cache Cbo Misc; RFO HitS event=0x39,umask=0x8 01 Miscellaneous events in the Cbo.; Number of times that an RFO hit in S state. This is useful for determining if it might be good for a workload to use RspIWB instead of RspSWB unc_c_misc.rspi_was_fse uncore cache Cbo Misc; Silent Snoop Eviction event=0x39,umask=0x1 01 Miscellaneous events in the Cbo.; Counts the number of times when a Snoop hit in FSE states and triggered a silent eviction. This is useful because this information is lost in the PRE encodings unc_c_misc.started uncore cache Cbo Misc event=0x39,umask=0x4 01 Miscellaneous events in the Cbo unc_c_misc.wc_aliasing uncore cache Cbo Misc; Write Combining Aliasing event=0x39,umask=0x2 01 Miscellaneous events in the Cbo.; Counts the number of times that a USWC write (WCIL(F)) transaction hit in the LLC in M state, triggering a WBMtoI followed by the USWC write. This occurs when there is WC aliasing unc_c_qlru.age0 uncore cache LRU Queue; LRU Age 0 event=0x3c,umask=0x1 01 How often age was set to 0 unc_c_qlru.age1 uncore cache LRU Queue; LRU Age 1 event=0x3c,umask=0x2 01 How often age was set to 1 unc_c_qlru.age2 uncore cache LRU Queue; LRU Age 2 event=0x3c,umask=0x4 01 How often age was set to 2 unc_c_qlru.age3 uncore cache LRU Queue; LRU Age 3 event=0x3c,umask=0x8 01 How often age was set to 3 unc_c_qlru.lru_decrement uncore cache LRU Queue; LRU Bits Decremented event=0x3c,umask=0x10 01 How often all LRU bits were decremented by 1 unc_c_qlru.victim_non_zero uncore cache LRU Queue; Non-0 Aged Victim event=0x3c,umask=0x20 01 How often we picked a victim that had a non-zero age unc_c_ring_ad_used.all uncore cache AD Ring In Use; All event=0x1b,umask=0xf 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.ccw uncore cache AD Ring In Use; Down event=0x1b,umask=0xc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.cw uncore cache AD Ring In Use; Up event=0x1b,umask=0x3 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.down_even uncore cache AD Ring In Use; Down and Even event=0x1b,umask=0x4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity unc_c_ring_ad_used.down_odd uncore cache AD Ring In Use; Down and Odd event=0x1b,umask=0x8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_c_ring_ad_used.up_even uncore cache AD Ring In Use; Up and Even event=0x1b,umask=0x1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_c_ring_ad_used.up_odd uncore cache AD Ring In Use; Up and Odd event=0x1b,umask=0x2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_c_ring_ak_used.all uncore cache AK Ring In Use; All event=0x1c,umask=0xf 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.ccw uncore cache AK Ring In Use; Down event=0x1c,umask=0xc 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.cw uncore cache AK Ring In Use; Up event=0x1c,umask=0x3 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.down_even uncore cache AK Ring In Use; Down and Even event=0x1c,umask=0x4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity unc_c_ring_ak_used.down_odd uncore cache AK Ring In Use; Down and Odd event=0x1c,umask=0x8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_c_ring_ak_used.up_even uncore cache AK Ring In Use; Up and Even event=0x1c,umask=0x1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_c_ring_ak_used.up_odd uncore cache AK Ring In Use; Up and Odd event=0x1c,umask=0x2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_c_ring_bl_used.all uncore cache BL Ring in Use; Down event=0x1d,umask=0xf 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.ccw uncore cache BL Ring in Use; Down event=0x1d,umask=0xc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.cw uncore cache BL Ring in Use; Up event=0x1d,umask=0x3 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.down_even uncore cache BL Ring in Use; Down and Even event=0x1d,umask=0x4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity unc_c_ring_bl_used.down_odd uncore cache BL Ring in Use; Down and Odd event=0x1d,umask=0x8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_c_ring_bl_used.up_even uncore cache BL Ring in Use; Up and Even event=0x1d,umask=0x1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_c_ring_bl_used.up_odd uncore cache BL Ring in Use; Up and Odd event=0x1d,umask=0x2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_c_ring_bounces.ad uncore cache Number of LLC responses that bounced on the Ring.; AD event=0x5,umask=0x1 01 unc_c_ring_bounces.ak uncore cache Number of LLC responses that bounced on the Ring.; AK event=0x5,umask=0x2 01 unc_c_ring_bounces.bl uncore cache Number of LLC responses that bounced on the Ring.; BL event=0x5,umask=0x4 01 unc_c_ring_bounces.iv uncore cache Number of LLC responses that bounced on the Ring.; Snoops of processor's cache event=0x5,umask=0x10 01 unc_c_ring_iv_used.any uncore cache BL Ring in Use; Any event=0x1e,umask=0xf 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring in BDX Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarity unc_c_ring_iv_used.dn uncore cache BL Ring in Use; Any event=0x1e,umask=0xc 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring in BDX Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarity unc_c_ring_iv_used.down uncore cache BL Ring in Use; Down event=0x1e,umask=0xcc 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring in BDX Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters for Down polarity unc_c_ring_iv_used.up uncore cache BL Ring in Use; Any event=0x1e,umask=0x3 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring in BDX Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarity unc_c_ring_sink_starved.ad uncore cache AD event=0x6,umask=0x1 01 unc_c_ring_sink_starved.ak uncore cache AK event=0x6,umask=0x2 01 unc_c_ring_sink_starved.bl uncore cache BL event=0x6,umask=0x4 01 unc_c_ring_sink_starved.iv uncore cache IV event=0x6,umask=0x8 01 unc_c_ring_src_thrtl uncore cache Number of cycles the Cbo is actively throttling traffic onto the Ring in order to limit bounce traffic event=0x7 01 unc_c_rxr_ext_starved.ipq uncore cache Ingress Arbiter Blocking Cycles; IRQ event=0x12,umask=0x2 01 Counts cycles in external starvation. This occurs when one of the ingress queues is being starved by the other queues.; IPQ is externally startved and therefore we are blocking the IRQ unc_c_rxr_ext_starved.irq uncore cache Ingress Arbiter Blocking Cycles; IPQ event=0x12,umask=0x1 01 Counts cycles in external starvation. This occurs when one of the ingress queues is being starved by the other queues.; IRQ is externally starved and therefore we are blocking the IPQ unc_c_rxr_ext_starved.ismq_bids uncore cache Ingress Arbiter Blocking Cycles; ISMQ_BID event=0x12,umask=0x8 01 Counts cycles in external starvation. This occurs when one of the ingress queues is being starved by the other queues.; Number of times that the ISMQ Bid unc_c_rxr_ext_starved.prq uncore cache Ingress Arbiter Blocking Cycles; PRQ event=0x12,umask=0x4 01 Counts cycles in external starvation. This occurs when one of the ingress queues is being starved by the other queues unc_c_rxr_inserts.ipq uncore cache Ingress Allocations; IPQ event=0x13,umask=0x4 01 Counts number of allocations per cycle into the specified Ingress queue unc_c_rxr_inserts.irq uncore cache Ingress Allocations; IRQ event=0x13,umask=0x1 01 Counts number of allocations per cycle into the specified Ingress queue unc_c_rxr_inserts.irq_rej uncore cache Ingress Allocations; IRQ Rejected event=0x13,umask=0x2 01 Counts number of allocations per cycle into the specified Ingress queue unc_c_rxr_inserts.prq uncore cache Ingress Allocations; PRQ event=0x13,umask=0x10 01 Counts number of allocations per cycle into the specified Ingress queue unc_c_rxr_inserts.prq_rej uncore cache Ingress Allocations; PRQ event=0x13,umask=0x20 01 Counts number of allocations per cycle into the specified Ingress queue unc_c_rxr_int_starved.ipq uncore cache Ingress Internal Starvation Cycles; IPQ event=0x14,umask=0x4 01 Counts cycles in internal starvation. This occurs when one (or more) of the entries in the ingress queue are being starved out by other entries in that queue.; Cycles with the IPQ in Internal Starvation unc_c_rxr_int_starved.irq uncore cache Ingress Internal Starvation Cycles; IRQ event=0x14,umask=0x1 01 Counts cycles in internal starvation. This occurs when one (or more) of the entries in the ingress queue are being starved out by other entries in that queue.; Cycles with the IRQ in Internal Starvation unc_c_rxr_int_starved.ismq uncore cache Ingress Internal Starvation Cycles; ISMQ event=0x14,umask=0x8 01 Counts cycles in internal starvation. This occurs when one (or more) of the entries in the ingress queue are being starved out by other entries in that queue.; Cycles with the ISMQ in Internal Starvation unc_c_rxr_int_starved.prq uncore cache Ingress Internal Starvation Cycles; PRQ event=0x14,umask=0x10 01 Counts cycles in internal starvation. This occurs when one (or more) of the entries in the ingress queue are being starved out by other entries in that queue unc_c_rxr_ipq_retry.addr_conflict uncore cache Probe Queue Retries; Address Conflict event=0x31,umask=0x4 01 Number of times a snoop (probe) request had to retry. Filters exist to cover some of the common cases retries.; Counts the number of times that a request form the IPQ was retried because of a TOR reject from an address conflicts. Address conflicts out of the IPQ should be rare. They will generally only occur if two different sockets are sending requests to the same address at the same time. This is a true conflict case, unlike the IPQ Address Conflict which is commonly caused by prefetching characteristics unc_c_rxr_ipq_retry.any uncore cache Probe Queue Retries; Any Reject event=0x31,umask=0x1 01 Number of times a snoop (probe) request had to retry. Filters exist to cover some of the common cases retries.; Counts the number of times that a request form the IPQ was retried because of a TOR reject. TOR rejects from the IPQ can be caused by the Egress being full or Address Conflicts unc_c_rxr_ipq_retry.full uncore cache Probe Queue Retries; No Egress Credits event=0x31,umask=0x2 01 Number of times a snoop (probe) request had to retry. Filters exist to cover some of the common cases retries.; Counts the number of times that a request form the IPQ was retried because of a TOR reject from the Egress being full. IPQ requests make use of the AD Egress for regular responses, the BL egress to forward data, and the AK egress to return credits unc_c_rxr_ipq_retry.qpi_credits uncore cache Probe Queue Retries; No QPI Credits event=0x31,umask=0x10 01 Number of times a snoop (probe) request had to retry. Filters exist to cover some of the common cases retries unc_c_rxr_ipq_retry2.ad_sbo uncore cache Probe Queue Retries; No AD Sbo Credits event=0x28,umask=0x1 01 Number of times a snoop (probe) request had to retry. Filters exist to cover some of the common cases retries.; Counts the number of times that a request from the IPQ was retried because of it lacked credits to send an AD packet to the Sbo unc_c_rxr_ipq_retry2.target uncore cache Probe Queue Retries; Target Node Filter event=0x28,umask=0x40 01 Number of times a snoop (probe) request had to retry. Filters exist to cover some of the common cases retries.; Counts the number of times that a request from the IPQ was retried filtered by the Target NodeID as specified in the Cbox's Filter register unc_c_rxr_irq_retry.addr_conflict uncore cache Ingress Request Queue Rejects; Address Conflict event=0x32,umask=0x4 01 Counts the number of times that a request from the IRQ was retried because of an address match in the TOR. In order to maintain coherency, requests to the same address are not allowed to pass each other up in the Cbo. Therefore, if there is an outstanding request to a given address, one cannot issue another request to that address until it is complete. This comes up most commonly with prefetches. Outstanding prefetches occasionally will not complete their memory fetch and a demand request to the same address will then sit in the IRQ and get retried until the prefetch fills the data into the LLC. Therefore, it will not be uncommon to see this case in high bandwidth streaming workloads when the LLC Prefetcher in the core is enabled unc_c_rxr_irq_retry.any uncore cache Ingress Request Queue Rejects; Any Reject event=0x32,umask=0x1 01 Counts the number of IRQ retries that occur. Requests from the IRQ are retried if they are rejected from the TOR pipeline for a variety of reasons. Some of the most common reasons include if the Egress is full, there are no RTIDs, or there is a Physical Address match to another outstanding request unc_c_rxr_irq_retry.full uncore cache Ingress Request Queue Rejects; No Egress Credits event=0x32,umask=0x2 01 Counts the number of times that a request from the IRQ was retried because it failed to acquire an entry in the Egress. The egress is the buffer that queues up for allocating onto the ring. IRQ requests can make use of all four rings and all four Egresses. If any of the queues that a given request needs to make use of are full, the request will be retried unc_c_rxr_irq_retry.iio_credits uncore cache Ingress Request Queue Rejects; No IIO Credits event=0x32,umask=0x20 01 Number of times a request attempted to acquire the NCS/NCB credit for sending messages on BL to the IIO. There is a single credit in each CBo that is shared between the NCS and NCB message classes for sending transactions on the BL ring (such as read data) to the IIO unc_c_rxr_irq_retry.nid uncore cache Ingress Request Queue Rejects event=0x32,umask=0x40 01 Qualify one of the other subevents by a given RTID destination NID. The NID is programmed in Cn_MSR_PMON_BOX_FILTER1.nid unc_c_rxr_irq_retry.qpi_credits uncore cache Ingress Request Queue Rejects; No QPI Credits event=0x32,umask=0x10 01 Number of requests rejects because of lack of QPI Ingress credits. These credits are required in order to send transactions to the QPI agent. Please see the QPI_IGR_CREDITS events for more information unc_c_rxr_irq_retry.rtid uncore cache Ingress Request Queue Rejects; No RTIDs event=0x32,umask=0x8 01 Counts the number of times that requests from the IRQ were retried because there were no RTIDs available. RTIDs are required after a request misses the LLC and needs to send snoops and/or requests to memory. If there are no RTIDs available, requests will queue up in the IRQ and retry until one becomes available. Note that there are multiple RTID pools for the different sockets. There may be cases where the local RTIDs are all used, but requests destined for remote memory can still acquire an RTID because there are remote RTIDs available. This event does not provide any filtering for this case unc_c_rxr_irq_retry2.ad_sbo uncore cache Ingress Request Queue Rejects; No AD Sbo Credits event=0x29,umask=0x1 01 Counts the number of times that a request from the IPQ was retried because of it lacked credits to send an AD packet to the Sbo unc_c_rxr_irq_retry2.bl_sbo uncore cache Ingress Request Queue Rejects; No BL Sbo Credits event=0x29,umask=0x2 01 Counts the number of times that a request from the IPQ was retried because of it lacked credits to send an BL packet to the Sbo unc_c_rxr_irq_retry2.target uncore cache Ingress Request Queue Rejects; Target Node Filter event=0x29,umask=0x40 01 Counts the number of times that a request from the IPQ was retried filtered by the Target NodeID as specified in the Cbox's Filter register unc_c_rxr_ismq_retry.any uncore cache ISMQ Retries; Any Reject event=0x33,umask=0x1 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores.; Counts the total number of times that a request from the ISMQ retried because of a TOR reject. ISMQ requests generally will not need to retry (or at least ISMQ retries are less common than IRQ retries). ISMQ requests will retry if they are not able to acquire a needed Egress credit to get onto the ring, or for cache evictions that need to acquire an RTID. Most ISMQ requests already have an RTID, so eviction retries will be less common here unc_c_rxr_ismq_retry.full uncore cache ISMQ Retries; No Egress Credits event=0x33,umask=0x2 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores.; Counts the number of times that a request from the ISMQ retried because of a TOR reject caused by a lack of Egress credits. The egress is the buffer that queues up for allocating onto the ring. If any of the Egress queues that a given request needs to make use of are full, the request will be retried unc_c_rxr_ismq_retry.iio_credits uncore cache ISMQ Retries; No IIO Credits event=0x33,umask=0x20 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores.; Number of times a request attempted to acquire the NCS/NCB credit for sending messages on BL to the IIO. There is a single credit in each CBo that is shared between the NCS and NCB message classes for sending transactions on the BL ring (such as read data) to the IIO unc_c_rxr_ismq_retry.nid uncore cache ISMQ Retries event=0x33,umask=0x40 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores.; Qualify one of the other subevents by a given RTID destination NID. The NID is programmed in Cn_MSR_PMON_BOX_FILTER1.nid unc_c_rxr_ismq_retry.qpi_credits uncore cache ISMQ Retries; No QPI Credits event=0x33,umask=0x10 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_c_rxr_ismq_retry.rtid uncore cache ISMQ Retries; No RTIDs event=0x33,umask=0x8 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores.; Counts the number of times that a request from the ISMQ retried because of a TOR reject caused by no RTIDs. M-state cache evictions are serviced through the ISMQ, and must acquire an RTID in order to write back to memory. If no RTIDs are available, they will be retried unc_c_rxr_ismq_retry.wb_credits uncore cache ISMQ Retries event=0x33,umask=0x80 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores.; Qualify one of the other subevents by a given RTID destination NID. The NID is programmed in Cn_MSR_PMON_BOX_FILTER1.nid unc_c_rxr_ismq_retry2.ad_sbo uncore cache ISMQ Request Queue Rejects; No AD Sbo Credits event=0x2a,umask=0x1 01 Counts the number of times that a request from the ISMQ was retried because of it lacked credits to send an AD packet to the Sbo unc_c_rxr_ismq_retry2.bl_sbo uncore cache ISMQ Request Queue Rejects; No BL Sbo Credits event=0x2a,umask=0x2 01 Counts the number of times that a request from the ISMQ was retried because of it lacked credits to send an BL packet to the Sbo unc_c_rxr_ismq_retry2.target uncore cache ISMQ Request Queue Rejects; Target Node Filter event=0x2a,umask=0x40 01 Counts the number of times that a request from the ISMQ was retried filtered by the Target NodeID as specified in the Cbox's Filter register unc_c_rxr_occupancy.ipq uncore cache Ingress Occupancy; IPQ event=0x11,umask=0x4 01 Counts number of entries in the specified Ingress queue in each cycle unc_c_rxr_occupancy.irq uncore cache Ingress Occupancy; IRQ event=0x11,umask=0x1 01 Counts number of entries in the specified Ingress queue in each cycle unc_c_rxr_occupancy.irq_rej uncore cache Ingress Occupancy; IRQ Rejected event=0x11,umask=0x2 01 Counts number of entries in the specified Ingress queue in each cycle unc_c_rxr_occupancy.prq_rej uncore cache Ingress Occupancy; PRQ Rejects event=0x11,umask=0x20 01 Counts number of entries in the specified Ingress queue in each cycle unc_c_sbo_credits_acquired.ad uncore cache SBo Credits Acquired; For AD Ring event=0x3d,umask=0x1 01 Number of Sbo credits acquired in a given cycle, per ring. Each Cbo is assigned an Sbo it can communicate with unc_c_sbo_credits_acquired.bl uncore cache SBo Credits Acquired; For BL Ring event=0x3d,umask=0x2 01 Number of Sbo credits acquired in a given cycle, per ring. Each Cbo is assigned an Sbo it can communicate with unc_c_sbo_credit_occupancy.ad uncore cache SBo Credits Occupancy; For AD Ring event=0x3e,umask=0x1 01 Number of Sbo credits in use in a given cycle, per ring. Each Cbo is assigned an Sbo it can communicate with unc_c_sbo_credit_occupancy.bl uncore cache SBo Credits Occupancy; For BL Ring event=0x3e,umask=0x2 01 Number of Sbo credits in use in a given cycle, per ring. Each Cbo is assigned an Sbo it can communicate with unc_c_tor_inserts.all uncore cache TOR Inserts; All event=0x35,umask=0x8 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; All transactions inserted into the TOR. This includes requests that reside in the TOR for a short time, such as LLC Hits that do not need to snoop cores or requests that get rejected and have to be retried through one of the ingress queues. The TOR is more commonly a bottleneck in skews with smaller core counts, where the ratio of RTIDs to TOR entries is larger. Note that there are reserved TOR entries for various request types, so it is possible that a given request type be blocked with an occupancy that is less than 20. Also note that generally requests will not be able to arbitrate into the TOR pipeline if there are no available TOR slots unc_c_tor_inserts.eviction uncore cache TOR Inserts; Evictions event=0x35,umask=0x4 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Eviction transactions inserted into the TOR. Evictions can be quick, such as when the line is in the F, S, or E states and no core valid bits are set. They can also be longer if either CV bits are set (so the cores need to be snooped) and/or if there is a HitM (in which case it is necessary to write the request out to memory) unc_c_tor_inserts.local uncore cache TOR Inserts; Local Memory event=0x35,umask=0x28 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; All transactions inserted into the TOR that are satisfied by locally HOMed memory unc_c_tor_inserts.local_opcode uncore cache TOR Inserts; Local Memory - Opcode Matched event=0x35,umask=0x21 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; All transactions, satisfied by an opcode, inserted into the TOR that are satisfied by locally HOMed memory unc_c_tor_inserts.miss_local uncore cache TOR Inserts; Misses to Local Memory event=0x35,umask=0x2a 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that are satisfied by locally HOMed memory unc_c_tor_inserts.miss_local_opcode uncore cache TOR Inserts; Misses to Local Memory - Opcode Matched event=0x35,umask=0x23 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions, satisfied by an opcode, inserted into the TOR that are satisfied by locally HOMed memory unc_c_tor_inserts.miss_opcode uncore cache TOR Inserts; Miss Opcode Match event=0x35,umask=0x3 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match an opcode unc_c_tor_inserts.miss_remote uncore cache TOR Inserts; Misses to Remote Memory event=0x35,umask=0x8a 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that are satisfied by remote caches or remote memory unc_c_tor_inserts.miss_remote_opcode uncore cache TOR Inserts; Misses to Remote Memory - Opcode Matched event=0x35,umask=0x83 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions, satisfied by an opcode, inserted into the TOR that are satisfied by remote caches or remote memory unc_c_tor_inserts.nid_all uncore cache TOR Inserts; NID Matched event=0x35,umask=0x48 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; All NID matched (matches an RTID destination) transactions inserted into the TOR. The NID is programmed in Cn_MSR_PMON_BOX_FILTER.nid. In conjunction with STATE = I, it is possible to monitor misses to specific NIDs in the system unc_c_tor_inserts.nid_eviction uncore cache TOR Inserts; NID Matched Evictions event=0x35,umask=0x44 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; NID matched eviction transactions inserted into the TOR unc_c_tor_inserts.nid_miss_all uncore cache TOR Inserts; NID Matched Miss All event=0x35,umask=0x4a 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; All NID matched miss requests that were inserted into the TOR unc_c_tor_inserts.nid_miss_opcode uncore cache TOR Inserts; NID and Opcode Matched Miss event=0x35,umask=0x43 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match a NID and an opcode unc_c_tor_inserts.nid_opcode uncore cache TOR Inserts; NID and Opcode Matched event=0x35,umask=0x41 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Transactions inserted into the TOR that match a NID and an opcode unc_c_tor_inserts.nid_wb uncore cache TOR Inserts; NID Matched Writebacks event=0x35,umask=0x50 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; NID matched write transactions inserted into the TOR unc_c_tor_inserts.opcode uncore cache TOR Inserts; Opcode Match event=0x35,umask=0x1 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Transactions inserted into the TOR that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc) unc_c_tor_inserts.remote uncore cache TOR Inserts; Remote Memory event=0x35,umask=0x88 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; All transactions inserted into the TOR that are satisfied by remote caches or remote memory unc_c_tor_inserts.remote_opcode uncore cache TOR Inserts; Remote Memory - Opcode Matched event=0x35,umask=0x81 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; All transactions, satisfied by an opcode, inserted into the TOR that are satisfied by remote caches or remote memory unc_c_tor_inserts.wb uncore cache TOR Inserts; Writebacks event=0x35,umask=0x10 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Write transactions inserted into the TOR. This does not include RFO, but actual operations that contain data being sent from the core unc_c_tor_occupancy.all uncore cache TOR Occupancy; Any event=0x36,umask=0x8 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); All valid TOR entries. This includes requests that reside in the TOR for a short time, such as LLC Hits that do not need to snoop cores or requests that get rejected and have to be retried through one of the ingress queues. The TOR is more commonly a bottleneck in skews with smaller core counts, where the ratio of RTIDs to TOR entries is larger. Note that there are reserved TOR entries for various request types, so it is possible that a given request type be blocked with an occupancy that is less than 20. Also note that generally requests will not be able to arbitrate into the TOR pipeline if there are no available TOR slots unc_c_tor_occupancy.eviction uncore cache TOR Occupancy; Evictions event=0x36,umask=0x4 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding eviction transactions in the TOR. Evictions can be quick, such as when the line is in the F, S, or E states and no core valid bits are set. They can also be longer if either CV bits are set (so the cores need to be snooped) and/or if there is a HitM (in which case it is necessary to write the request out to memory) unc_c_tor_occupancy.local uncore cache TOR Occupancy event=0x36,umask=0x28 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.local_opcode uncore cache TOR Occupancy; Local Memory - Opcode Matched event=0x36,umask=0x21 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding transactions, satisfied by an opcode, in the TOR that are satisfied by locally HOMed memory unc_c_tor_occupancy.miss_all uncore cache TOR Occupancy; Miss All event=0x36,umask=0xa 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding miss requests in the TOR. 'Miss' means the allocation requires an RTID. This generally means that the request was sent to memory or MMIO unc_c_tor_occupancy.miss_local uncore cache TOR Occupancy event=0x36,umask=0x2a 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.miss_local_opcode uncore cache TOR Occupancy; Misses to Local Memory - Opcode Matched event=0x36,umask=0x23 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding Miss transactions, satisfied by an opcode, in the TOR that are satisfied by locally HOMed memory unc_c_tor_occupancy.miss_opcode uncore cache TOR Occupancy; Miss Opcode Match event=0x36,umask=0x3 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); TOR entries for miss transactions that match an opcode. This generally means that the request was sent to memory or MMIO unc_c_tor_occupancy.miss_remote uncore cache TOR Occupancy event=0x36,umask=0x8a 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.miss_remote_opcode uncore cache TOR Occupancy; Misses to Remote Memory - Opcode Matched event=0x36,umask=0x83 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding Miss transactions, satisfied by an opcode, in the TOR that are satisfied by remote caches or remote memory unc_c_tor_occupancy.nid_all uncore cache TOR Occupancy; NID Matched event=0x36,umask=0x48 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of NID matched outstanding requests in the TOR. The NID is programmed in Cn_MSR_PMON_BOX_FILTER.nid.In conjunction with STATE = I, it is possible to monitor misses to specific NIDs in the system unc_c_tor_occupancy.nid_eviction uncore cache TOR Occupancy; NID Matched Evictions event=0x36,umask=0x44 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding NID matched eviction transactions in the TOR unc_c_tor_occupancy.nid_miss_all uncore cache TOR Occupancy; NID Matched event=0x36,umask=0x4a 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding Miss requests in the TOR that match a NID unc_c_tor_occupancy.nid_miss_opcode uncore cache TOR Occupancy; NID and Opcode Matched Miss event=0x36,umask=0x43 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding Miss requests in the TOR that match a NID and an opcode unc_c_tor_occupancy.nid_opcode uncore cache TOR Occupancy; NID and Opcode Matched event=0x36,umask=0x41 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); TOR entries that match a NID and an opcode unc_c_tor_occupancy.nid_wb uncore cache TOR Occupancy; NID Matched Writebacks event=0x36,umask=0x50 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); NID matched write transactions int the TOR unc_c_tor_occupancy.opcode uncore cache TOR Occupancy; Opcode Match event=0x36,umask=0x1 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); TOR entries that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc) unc_c_tor_occupancy.remote uncore cache TOR Occupancy event=0x36,umask=0x88 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.remote_opcode uncore cache TOR Occupancy; Remote Memory - Opcode Matched event=0x36,umask=0x81 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Number of outstanding transactions, satisfied by an opcode, in the TOR that are satisfied by remote caches or remote memory unc_c_tor_occupancy.wb uncore cache TOR Occupancy; Writebacks event=0x36,umask=0x10 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); Write transactions in the TOR. This does not include RFO, but actual operations that contain data being sent from the core unc_c_txr_ads_used.ad uncore cache Onto AD Ring event=0x4,umask=0x1 01 unc_c_txr_ads_used.ak uncore cache Onto AK Ring event=0x4,umask=0x2 01 unc_c_txr_ads_used.bl uncore cache Onto BL Ring event=0x4,umask=0x4 01 unc_c_txr_inserts.ad_cache uncore cache Egress Allocations; AD - Cachebo event=0x2,umask=0x1 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring.; Ring transactions from the Cachebo destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_c_txr_inserts.ad_core uncore cache Egress Allocations; AD - Corebo event=0x2,umask=0x10 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring.; Ring transactions from the Corebo destined for the AD ring. This is commonly used for outbound requests unc_c_txr_inserts.ak_cache uncore cache Egress Allocations; AK - Cachebo event=0x2,umask=0x2 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring.; Ring transactions from the Cachebo destined for the AK ring. This is commonly used for credit returns and GO responses unc_c_txr_inserts.ak_core uncore cache Egress Allocations; AK - Corebo event=0x2,umask=0x20 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring.; Ring transactions from the Corebo destined for the AK ring. This is commonly used for snoop responses coming from the core and destined for a Cachebo unc_c_txr_inserts.bl_cache uncore cache Egress Allocations; BL - Cacheno event=0x2,umask=0x4 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring.; Ring transactions from the Cachebo destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_c_txr_inserts.bl_core uncore cache Egress Allocations; BL - Corebo event=0x2,umask=0x40 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring.; Ring transactions from the Corebo destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_c_txr_inserts.iv_cache uncore cache Egress Allocations; IV - Cachebo event=0x2,umask=0x8 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring.; Ring transactions from the Cachebo destined for the IV ring. This is commonly used for snoops to the cores unc_c_txr_starved.ad_core uncore cache Injection Starvation; Onto AD Ring (to core) event=0x3,umask=0x10 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time.; cycles that the core AD egress spent in starvation unc_c_txr_starved.ak_both uncore cache Injection Starvation; Onto AK Ring event=0x3,umask=0x2 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time.; cycles that both AK egresses spent in starvation unc_c_txr_starved.bl_both uncore cache Injection Starvation; Onto BL Ring event=0x3,umask=0x4 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time.; cycles that both BL egresses spent in starvation unc_c_txr_starved.iv uncore cache Injection Starvation; Onto IV Ring event=0x3,umask=0x8 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time.; cycles that the cachebo IV egress spent in starvation uncore_ha unc_h_bt_cycles_ne uncore cache BT Cycles Not Empty event=0x42 01 Cycles the Backup Tracker (BT) is not empty. The BT is the actual HOM tracker in IVT unc_h_bt_to_ht_not_issued.incoming_bl_hazard uncore cache BT to HT Not Issued; Incoming Data Hazard event=0x51,umask=0x4 01 Counts the number of cycles when the HA does not issue transaction from BT to HT.; Cycles unable to issue from BT due to incoming BL data hazard unc_h_bt_to_ht_not_issued.incoming_snp_hazard uncore cache BT to HT Not Issued; Incoming Snoop Hazard event=0x51,umask=0x2 01 Counts the number of cycles when the HA does not issue transaction from BT to HT.; Cycles unable to issue from BT due to incoming snoop hazard unc_h_bt_to_ht_not_issued.rspackcflt_hazard uncore cache BT to HT Not Issued; Incoming Data Hazard event=0x51,umask=0x8 01 Counts the number of cycles when the HA does not issue transaction from BT to HT.; Cycles unable to issue from BT due to incoming BL data hazard unc_h_bt_to_ht_not_issued.wbmdata_hazard uncore cache BT to HT Not Issued; Incoming Data Hazard event=0x51,umask=0x10 01 Counts the number of cycles when the HA does not issue transaction from BT to HT.; Cycles unable to issue from BT due to incoming BL data hazard unc_h_bypass_imc.not_taken uncore cache HA to iMC Bypass; Not Taken event=0x14,umask=0x2 01 Counts the number of times when the HA was able to bypass was attempted. This is a latency optimization for situations when there is light loadings on the memory subsystem. This can be filted by when the bypass was taken and when it was not.; Filter for transactions that could not take the bypass unc_h_bypass_imc.taken uncore cache HA to iMC Bypass; Taken event=0x14,umask=0x1 01 Counts the number of times when the HA was able to bypass was attempted. This is a latency optimization for situations when there is light loadings on the memory subsystem. This can be filted by when the bypass was taken and when it was not.; Filter for transactions that succeeded in taking the bypass unc_h_clockticks uncore cache uclks event=0 01 Counts the number of uclks in the HA. This will be slightly different than the count in the Ubox because of enable/freeze delays. The HA is on the other side of the die from the fixed Ubox uclk counter, so the drift could be somewhat larger than in units that are closer like the QPI Agent unc_h_direct2core_count uncore cache Direct2Core Messages Sent event=0x11 01 Number of Direct2Core messages sent unc_h_direct2core_cycles_disabled uncore cache Cycles when Direct2Core was Disabled event=0x12 01 Number of cycles in which Direct2Core was disabled unc_h_direct2core_txn_override uncore cache Number of Reads that had Direct2Core Overridden event=0x13 01 Number of Reads where Direct2Core overridden unc_h_directory_lat_opt uncore cache Directory Lat Opt Return event=0x41 01 Directory Latency Optimization Data Return Path Taken. When directory mode is enabled and the directory returned for a read is Dir=I, then data can be returned using a faster path if certain conditions are met (credits, free pipeline, etc) unc_h_directory_lookup.no_snp uncore cache Directory Lookups; Snoop Not Needed event=0xc,umask=0x2 01 Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to.; Filters for transactions that did not have to send any snoops because the directory bit was clear unc_h_directory_lookup.snp uncore cache Directory Lookups; Snoop Needed event=0xc,umask=0x1 01 Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to.; Filters for transactions that had to send one or more snoops because the directory bit was set unc_h_directory_update.any uncore cache Directory Updates; Any Directory Update event=0xd,umask=0x3 01 Counts the number of directory updates that were required. These result in writes to the memory controller. This can be filtered by directory sets and directory clears unc_h_directory_update.clear uncore cache Directory Updates; Directory Clear event=0xd,umask=0x2 01 Counts the number of directory updates that were required. These result in writes to the memory controller. This can be filtered by directory sets and directory clears.; Filter for directory clears. This occurs when snoops were sent and all returned with RspI unc_h_directory_update.set uncore cache Directory Updates; Directory Set event=0xd,umask=0x1 01 Counts the number of directory updates that were required. These result in writes to the memory controller. This can be filtered by directory sets and directory clears.; Filter for directory sets. This occurs when a remote read transaction requests memory, bringing it to a remote cache unc_h_hitme_hit.ackcnfltwbi uncore cache Counts Number of Hits in HitMe Cache; op is AckCnfltWbI event=0x71,umask=0x4 01 unc_h_hitme_hit.all uncore cache Counts Number of Hits in HitMe Cache; All Requests event=0x71,umask=0xff 01 unc_h_hitme_hit.allocs uncore cache Counts Number of Hits in HitMe Cache; Allocations event=0x71,umask=0x70 01 unc_h_hitme_hit.evicts uncore cache Counts Number of Hits in HitMe Cache; Allocations event=0x71,umask=0x42 01 unc_h_hitme_hit.hom uncore cache Counts Number of Hits in HitMe Cache; HOM Requests event=0x71,umask=0xf 01 unc_h_hitme_hit.invals uncore cache Counts Number of Hits in HitMe Cache; Invalidations event=0x71,umask=0x26 01 unc_h_hitme_hit.read_or_invitoe uncore cache Counts Number of Hits in HitMe Cache; op is RdCode, RdData, RdDataMigratory, RdInvOwn, RdCur or InvItoE event=0x71,umask=0x1 01 unc_h_hitme_hit.rsp uncore cache Counts Number of Hits in HitMe Cache; op is RspI, RspIWb, RspS, RspSWb, RspCnflt or RspCnfltWbI event=0x71,umask=0x80 01 unc_h_hitme_hit.rspfwdi_local uncore cache Counts Number of Hits in HitMe Cache; op is RspIFwd or RspIFwdWb for a local request event=0x71,umask=0x20 01 unc_h_hitme_hit.rspfwdi_remote uncore cache Counts Number of Hits in HitMe Cache; op is RspIFwd or RspIFwdWb for a remote request event=0x71,umask=0x10 01 unc_h_hitme_hit.rspfwds uncore cache Counts Number of Hits in HitMe Cache; op is RsSFwd or RspSFwdWb event=0x71,umask=0x40 01 unc_h_hitme_hit.wbmtoe_or_s uncore cache Counts Number of Hits in HitMe Cache; op is WbMtoE or WbMtoS event=0x71,umask=0x8 01 unc_h_hitme_hit.wbmtoi uncore cache Counts Number of Hits in HitMe Cache; op is WbMtoI event=0x71,umask=0x2 01 unc_h_hitme_hit_pv_bits_set.ackcnfltwbi uncore cache Accumulates Number of PV bits set on HitMe Cache Hits; op is AckCnfltWbI event=0x72,umask=0x4 01 unc_h_hitme_hit_pv_bits_set.all uncore cache Accumulates Number of PV bits set on HitMe Cache Hits; All Requests event=0x72,umask=0xff 01 unc_h_hitme_hit_pv_bits_set.hom uncore cache Accumulates Number of PV bits set on HitMe Cache Hits; HOM Requests event=0x72,umask=0xf 01 unc_h_hitme_hit_pv_bits_set.read_or_invitoe uncore cache Accumulates Number of PV bits set on HitMe Cache Hits; op is RdCode, RdData, RdDataMigratory, RdInvOwn, RdCur or InvItoE event=0x72,umask=0x1 01 unc_h_hitme_hit_pv_bits_set.rsp uncore cache Accumulates Number of PV bits set on HitMe Cache Hits; op is RspI, RspIWb, RspS, RspSWb, RspCnflt or RspCnfltWbI event=0x72,umask=0x80 01 unc_h_hitme_hit_pv_bits_set.rspfwdi_local uncore cache Accumulates Number of PV bits set on HitMe Cache Hits; op is RspIFwd or RspIFwdWb for a local request event=0x72,umask=0x20 01 unc_h_hitme_hit_pv_bits_set.rspfwdi_remote uncore cache Accumulates Number of PV bits set on HitMe Cache Hits; op is RspIFwd or RspIFwdWb for a remote request event=0x72,umask=0x10 01 unc_h_hitme_hit_pv_bits_set.rspfwds uncore cache Accumulates Number of PV bits set on HitMe Cache Hits; op is RsSFwd or RspSFwdWb event=0x72,umask=0x40 01 unc_h_hitme_hit_pv_bits_set.wbmtoe_or_s uncore cache Accumulates Number of PV bits set on HitMe Cache Hits; op is WbMtoE or WbMtoS event=0x72,umask=0x8 01 unc_h_hitme_hit_pv_bits_set.wbmtoi uncore cache Accumulates Number of PV bits set on HitMe Cache Hits; op is WbMtoI event=0x72,umask=0x2 01 unc_h_hitme_lookup.ackcnfltwbi uncore cache Counts Number of times HitMe Cache is accessed; op is AckCnfltWbI event=0x70,umask=0x4 01 unc_h_hitme_lookup.all uncore cache Counts Number of times HitMe Cache is accessed; All Requests event=0x70,umask=0xff 01 unc_h_hitme_lookup.allocs uncore cache Counts Number of times HitMe Cache is accessed; Allocations event=0x70,umask=0x70 01 unc_h_hitme_lookup.hom uncore cache Counts Number of times HitMe Cache is accessed; HOM Requests event=0x70,umask=0xf 01 unc_h_hitme_lookup.invals uncore cache Counts Number of times HitMe Cache is accessed; Invalidations event=0x70,umask=0x26 01 unc_h_hitme_lookup.read_or_invitoe uncore cache Counts Number of times HitMe Cache is accessed; op is RdCode, RdData, RdDataMigratory, RdInvOwn, RdCur or InvItoE event=0x70,umask=0x1 01 unc_h_hitme_lookup.rsp uncore cache Counts Number of times HitMe Cache is accessed; op is RspI, RspIWb, RspS, RspSWb, RspCnflt or RspCnfltWbI event=0x70,umask=0x80 01 unc_h_hitme_lookup.rspfwdi_local uncore cache Counts Number of times HitMe Cache is accessed; op is RspIFwd or RspIFwdWb for a local request event=0x70,umask=0x20 01 unc_h_hitme_lookup.rspfwdi_remote uncore cache Counts Number of times HitMe Cache is accessed; op is RspIFwd or RspIFwdWb for a remote request event=0x70,umask=0x10 01 unc_h_hitme_lookup.rspfwds uncore cache Counts Number of times HitMe Cache is accessed; op is RsSFwd or RspSFwdWb event=0x70,umask=0x40 01 unc_h_hitme_lookup.wbmtoe_or_s uncore cache Counts Number of times HitMe Cache is accessed; op is WbMtoE or WbMtoS event=0x70,umask=0x8 01 unc_h_hitme_lookup.wbmtoi uncore cache Counts Number of times HitMe Cache is accessed; op is WbMtoI event=0x70,umask=0x2 01 unc_h_igr_no_credit_cycles.ad_qpi0 uncore cache Cycles without QPI Ingress Credits; AD to QPI Link 0 event=0x22,umask=0x1 01 Counts the number of cycles when the HA does not have credits to send messages to the QPI Agent. This can be filtered by the different credit pools and the different links unc_h_igr_no_credit_cycles.ad_qpi1 uncore cache Cycles without QPI Ingress Credits; AD to QPI Link 1 event=0x22,umask=0x2 01 Counts the number of cycles when the HA does not have credits to send messages to the QPI Agent. This can be filtered by the different credit pools and the different links unc_h_igr_no_credit_cycles.ad_qpi2 uncore cache Cycles without QPI Ingress Credits; BL to QPI Link 0 event=0x22,umask=0x10 01 Counts the number of cycles when the HA does not have credits to send messages to the QPI Agent. This can be filtered by the different credit pools and the different links unc_h_igr_no_credit_cycles.bl_qpi0 uncore cache Cycles without QPI Ingress Credits; BL to QPI Link 0 event=0x22,umask=0x4 01 Counts the number of cycles when the HA does not have credits to send messages to the QPI Agent. This can be filtered by the different credit pools and the different links unc_h_igr_no_credit_cycles.bl_qpi1 uncore cache Cycles without QPI Ingress Credits; BL to QPI Link 1 event=0x22,umask=0x8 01 Counts the number of cycles when the HA does not have credits to send messages to the QPI Agent. This can be filtered by the different credit pools and the different links unc_h_igr_no_credit_cycles.bl_qpi2 uncore cache Cycles without QPI Ingress Credits; BL to QPI Link 1 event=0x22,umask=0x20 01 Counts the number of cycles when the HA does not have credits to send messages to the QPI Agent. This can be filtered by the different credit pools and the different links unc_h_imc_reads.normal uncore cache HA to iMC Normal Priority Reads Issued; Normal Priority event=0x17,umask=0x1 01 Count of the number of reads issued to any of the memory controller channels. This can be filtered by the priority of the reads unc_h_imc_retry uncore cache Retry Events event=0x1e 01 unc_h_imc_writes.all uncore cache HA to iMC Full Line Writes Issued; All Writes event=0x1a,umask=0xf 01 Counts the total number of full line writes issued from the HA into the memory controller. This counts for all four channels. It can be filtered by full/partial and ISOCH/non-ISOCH unc_h_imc_writes.full uncore cache HA to iMC Full Line Writes Issued; Full Line Non-ISOCH event=0x1a,umask=0x1 01 Counts the total number of full line writes issued from the HA into the memory controller. This counts for all four channels. It can be filtered by full/partial and ISOCH/non-ISOCH unc_h_imc_writes.full_isoch uncore cache HA to iMC Full Line Writes Issued; ISOCH Full Line event=0x1a,umask=0x4 01 Counts the total number of full line writes issued from the HA into the memory controller. This counts for all four channels. It can be filtered by full/partial and ISOCH/non-ISOCH unc_h_imc_writes.partial uncore cache HA to iMC Full Line Writes Issued; Partial Non-ISOCH event=0x1a,umask=0x2 01 Counts the total number of full line writes issued from the HA into the memory controller. This counts for all four channels. It can be filtered by full/partial and ISOCH/non-ISOCH unc_h_imc_writes.partial_isoch uncore cache HA to iMC Full Line Writes Issued; ISOCH Partial event=0x1a,umask=0x8 01 Counts the total number of full line writes issued from the HA into the memory controller. This counts for all four channels. It can be filtered by full/partial and ISOCH/non-ISOCH unc_h_iot_backpressure.hub uncore cache IOT Backpressure event=0x61,umask=0x2 01 unc_h_iot_backpressure.sat uncore cache IOT Backpressure event=0x61,umask=0x1 01 unc_h_iot_cts_east_lo.cts0 uncore cache IOT Common Trigger Sequencer - Lo event=0x64,umask=0x1 01 Debug Mask/Match Tie-Ins unc_h_iot_cts_east_lo.cts1 uncore cache IOT Common Trigger Sequencer - Lo event=0x64,umask=0x2 01 Debug Mask/Match Tie-Ins unc_h_iot_cts_hi.cts2 uncore cache IOT Common Trigger Sequencer - Hi event=0x65,umask=0x1 01 Debug Mask/Match Tie-Ins unc_h_iot_cts_hi.cts3 uncore cache IOT Common Trigger Sequencer - Hi event=0x65,umask=0x2 01 Debug Mask/Match Tie-Ins unc_h_iot_cts_west_lo.cts0 uncore cache IOT Common Trigger Sequencer - Lo event=0x62,umask=0x1 01 Debug Mask/Match Tie-Ins unc_h_iot_cts_west_lo.cts1 uncore cache IOT Common Trigger Sequencer - Lo event=0x62,umask=0x2 01 Debug Mask/Match Tie-Ins unc_h_osb.cancelled uncore cache OSB Snoop Broadcast; Cancelled event=0x53,umask=0x10 01 Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB.; OSB Snoop broadcast cancelled due to D2C or Other. OSB cancel is counted when OSB local read is not allowed even when the transaction in local InItoE. It also counts D2C OSB cancel, but also includes the cases were D2C was not set in the first place for the transaction coming from the ring unc_h_osb.invitoe_local uncore cache OSB Snoop Broadcast; Local InvItoE event=0x53,umask=0x4 01 Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_h_osb.reads_local uncore cache OSB Snoop Broadcast; Local Reads event=0x53,umask=0x2 01 Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_h_osb.reads_local_useful uncore cache OSB Snoop Broadcast; Reads Local - Useful event=0x53,umask=0x20 01 Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_h_osb.remote uncore cache OSB Snoop Broadcast; Remote event=0x53,umask=0x8 01 Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_h_osb.remote_useful uncore cache OSB Snoop Broadcast; Remote - Useful event=0x53,umask=0x40 01 Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_h_osb_edr.all uncore cache OSB Early Data Return; All event=0x54,umask=0x1 01 Counts the number of transactions that broadcast snoop due to OSB, but found clean data in memory and was able to do early data return unc_h_osb_edr.reads_local_i uncore cache OSB Early Data Return; Reads to Local I event=0x54,umask=0x2 01 Counts the number of transactions that broadcast snoop due to OSB, but found clean data in memory and was able to do early data return unc_h_osb_edr.reads_local_s uncore cache OSB Early Data Return; Reads to Local S event=0x54,umask=0x8 01 Counts the number of transactions that broadcast snoop due to OSB, but found clean data in memory and was able to do early data return unc_h_osb_edr.reads_remote_i uncore cache OSB Early Data Return; Reads to Remote I event=0x54,umask=0x4 01 Counts the number of transactions that broadcast snoop due to OSB, but found clean data in memory and was able to do early data return unc_h_osb_edr.reads_remote_s uncore cache OSB Early Data Return; Reads to Remote S event=0x54,umask=0x10 01 Counts the number of transactions that broadcast snoop due to OSB, but found clean data in memory and was able to do early data return unc_h_requests.invitoe_local uncore cache Read and Write Requests; Local InvItoEs event=0x1,umask=0x10 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc).; This filter includes only InvItoEs coming from the local socket unc_h_requests.invitoe_remote uncore cache Read and Write Requests; Remote InvItoEs event=0x1,umask=0x20 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc).; This filter includes only InvItoEs coming from remote sockets unc_h_requests.reads uncore cache Read and Write Requests; Reads event=0x1,umask=0x3 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc).; Incoming ead requests. This is a good proxy for LLC Read Misses (including RFOs) unc_h_requests.reads_local uncore cache Read and Write Requests; Local Reads event=0x1,umask=0x1 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc).; This filter includes only read requests coming from the local socket. This is a good proxy for LLC Read Misses (including RFOs) from the local socket unc_h_requests.reads_remote uncore cache Read and Write Requests; Remote Reads event=0x1,umask=0x2 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc).; This filter includes only read requests coming from the remote socket. This is a good proxy for LLC Read Misses (including RFOs) from the remote socket unc_h_requests.writes uncore cache Read and Write Requests; Writes event=0x1,umask=0xc 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc).; Incoming write requests unc_h_requests.writes_local uncore cache Read and Write Requests; Local Writes event=0x1,umask=0x4 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc).; This filter includes only writes coming from the local socket unc_h_requests.writes_remote uncore cache Read and Write Requests; Remote Writes event=0x1,umask=0x8 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc).; This filter includes only writes coming from remote sockets unc_h_ring_ad_used.ccw uncore cache HA AD Ring in Use; Counterclockwise event=0x3e,umask=0xc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ad_used.ccw_even uncore cache HA AD Ring in Use; Counterclockwise and Even event=0x3e,umask=0x4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity unc_h_ring_ad_used.ccw_odd uncore cache HA AD Ring in Use; Counterclockwise and Odd event=0x3e,umask=0x8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity unc_h_ring_ad_used.cw uncore cache HA AD Ring in Use; Clockwise event=0x3e,umask=0x3 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ad_used.cw_even uncore cache HA AD Ring in Use; Clockwise and Even event=0x3e,umask=0x1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity unc_h_ring_ad_used.cw_odd uncore cache HA AD Ring in Use; Clockwise and Odd event=0x3e,umask=0x2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity unc_h_ring_ak_used.all uncore cache HA AK Ring in Use; All event=0x3f,umask=0xf 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ak_used.ccw uncore cache HA AK Ring in Use; Counterclockwise event=0x3f,umask=0xc 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ak_used.ccw_even uncore cache HA AK Ring in Use; Counterclockwise and Even event=0x3f,umask=0x4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity unc_h_ring_ak_used.ccw_odd uncore cache HA AK Ring in Use; Counterclockwise and Odd event=0x3f,umask=0x8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity unc_h_ring_ak_used.cw uncore cache HA AK Ring in Use; Clockwise event=0x3f,umask=0x3 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ak_used.cw_even uncore cache HA AK Ring in Use; Clockwise and Even event=0x3f,umask=0x1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity unc_h_ring_ak_used.cw_odd uncore cache HA AK Ring in Use; Clockwise and Odd event=0x3f,umask=0x2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity unc_h_ring_bl_used.all uncore cache HA BL Ring in Use; All event=0x40,umask=0xf 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_bl_used.ccw uncore cache HA BL Ring in Use; Counterclockwise event=0x40,umask=0xc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_bl_used.ccw_even uncore cache HA BL Ring in Use; Counterclockwise and Even event=0x40,umask=0x4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity unc_h_ring_bl_used.ccw_odd uncore cache HA BL Ring in Use; Counterclockwise and Odd event=0x40,umask=0x8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity unc_h_ring_bl_used.cw uncore cache HA BL Ring in Use; Clockwise event=0x40,umask=0x3 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_bl_used.cw_even uncore cache HA BL Ring in Use; Clockwise and Even event=0x40,umask=0x1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity unc_h_ring_bl_used.cw_odd uncore cache HA BL Ring in Use; Clockwise and Odd event=0x40,umask=0x2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity unc_h_rpq_cycles_no_reg_credits.chn0 uncore cache iMC RPQ Credits Empty - Regular; Channel 0 event=0x15,umask=0x1 01 Counts the number of cycles when there are no regular credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 0 only unc_h_rpq_cycles_no_reg_credits.chn1 uncore cache iMC RPQ Credits Empty - Regular; Channel 1 event=0x15,umask=0x2 01 Counts the number of cycles when there are no regular credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 1 only unc_h_rpq_cycles_no_reg_credits.chn2 uncore cache iMC RPQ Credits Empty - Regular; Channel 2 event=0x15,umask=0x4 01 Counts the number of cycles when there are no regular credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 2 only unc_h_rpq_cycles_no_reg_credits.chn3 uncore cache iMC RPQ Credits Empty - Regular; Channel 3 event=0x15,umask=0x8 01 Counts the number of cycles when there are no regular credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 3 only unc_h_rpq_cycles_no_spec_credits.chn0 uncore cache iMC RPQ Credits Empty - Special; Channel 0 event=0x16,umask=0x1 01 Counts the number of cycles when there are no special credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads. This count only tracks the special credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 0 only unc_h_rpq_cycles_no_spec_credits.chn1 uncore cache iMC RPQ Credits Empty - Special; Channel 1 event=0x16,umask=0x2 01 Counts the number of cycles when there are no special credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads. This count only tracks the special credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 1 only unc_h_rpq_cycles_no_spec_credits.chn2 uncore cache iMC RPQ Credits Empty - Special; Channel 2 event=0x16,umask=0x4 01 Counts the number of cycles when there are no special credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads. This count only tracks the special credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 2 only unc_h_rpq_cycles_no_spec_credits.chn3 uncore cache iMC RPQ Credits Empty - Special; Channel 3 event=0x16,umask=0x8 01 Counts the number of cycles when there are no special credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and special requests such as ISOCH reads. This count only tracks the special credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 3 only unc_h_sbo0_credits_acquired.ad uncore cache SBo0 Credits Acquired; For AD Ring event=0x68,umask=0x1 01 Number of Sbo 0 credits acquired in a given cycle, per ring unc_h_sbo0_credits_acquired.bl uncore cache SBo0 Credits Acquired; For BL Ring event=0x68,umask=0x2 01 Number of Sbo 0 credits acquired in a given cycle, per ring unc_h_sbo0_credit_occupancy.ad uncore cache SBo0 Credits Occupancy; For AD Ring event=0x6a,umask=0x1 01 Number of Sbo 0 credits in use in a given cycle, per ring unc_h_sbo0_credit_occupancy.bl uncore cache SBo0 Credits Occupancy; For BL Ring event=0x6a,umask=0x2 01 Number of Sbo 0 credits in use in a given cycle, per ring unc_h_sbo1_credits_acquired.ad uncore cache SBo1 Credits Acquired; For AD Ring event=0x69,umask=0x1 01 Number of Sbo 1 credits acquired in a given cycle, per ring unc_h_sbo1_credits_acquired.bl uncore cache SBo1 Credits Acquired; For BL Ring event=0x69,umask=0x2 01 Number of Sbo 1 credits acquired in a given cycle, per ring unc_h_sbo1_credit_occupancy.ad uncore cache SBo1 Credits Occupancy; For AD Ring event=0x6b,umask=0x1 01 Number of Sbo 1 credits in use in a given cycle, per ring unc_h_sbo1_credit_occupancy.bl uncore cache SBo1 Credits Occupancy; For BL Ring event=0x6b,umask=0x2 01 Number of Sbo 1 credits in use in a given cycle, per ring unc_h_snoops_rsp_after_data.local uncore cache Data beat the Snoop Responses; Local Requests event=0xa,umask=0x1 01 Counts the number of reads when the snoop was on the critical path to the data return.; This filter includes only requests coming from the local socket unc_h_snoops_rsp_after_data.remote uncore cache Data beat the Snoop Responses; Remote Requests event=0xa,umask=0x2 01 Counts the number of reads when the snoop was on the critical path to the data return.; This filter includes only requests coming from remote sockets unc_h_snoop_cycles_ne.all uncore cache Cycles with Snoops Outstanding; All Requests event=0x8,umask=0x3 01 Counts cycles when one or more snoops are outstanding.; Tracked for snoops from both local and remote sockets unc_h_snoop_cycles_ne.local uncore cache Cycles with Snoops Outstanding; Local Requests event=0x8,umask=0x1 01 Counts cycles when one or more snoops are outstanding.; This filter includes only requests coming from the local socket unc_h_snoop_cycles_ne.remote uncore cache Cycles with Snoops Outstanding; Remote Requests event=0x8,umask=0x2 01 Counts cycles when one or more snoops are outstanding.; This filter includes only requests coming from remote sockets unc_h_snoop_occupancy.local uncore cache Tracker Snoops Outstanding Accumulator; Local Requests event=0x9,umask=0x1 01 Accumulates the occupancy of either the local HA tracker pool that have snoops pending in every cycle. This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA trackers are allocated as soon as a request enters the HA if an HT (HomeTracker) entry is available and this occupancy is decremented when all the snoop responses have returned.; This filter includes only requests coming from the local socket unc_h_snoop_occupancy.remote uncore cache Tracker Snoops Outstanding Accumulator; Remote Requests event=0x9,umask=0x2 01 Accumulates the occupancy of either the local HA tracker pool that have snoops pending in every cycle. This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA trackers are allocated as soon as a request enters the HA if an HT (HomeTracker) entry is available and this occupancy is decremented when all the snoop responses have returned.; This filter includes only requests coming from remote sockets unc_h_snoop_resp.rspcnflct uncore cache Snoop Responses Received; RSPCNFLCT* event=0x21,umask=0x40 01 Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for snoops responses of RspConflict. This is returned when a snoop finds an existing outstanding transaction in a remote caching agent when it CAMs that caching agent. This triggers conflict resolution hardware. This covers both RspCnflct and RspCnflctWbI unc_h_snoop_resp.rspi uncore cache Snoop Responses Received; RspI event=0x21,umask=0x1 01 Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for snoops responses of RspI. RspI is returned when the remote cache does not have the data, or when the remote cache silently evicts data (such as when an RFO hits non-modified data) unc_h_snoop_resp.rspifwd uncore cache Snoop Responses Received; RspIFwd event=0x21,umask=0x4 01 Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for snoop responses of RspIFwd. This is returned when a remote caching agent forwards data and the requesting agent is able to acquire the data in E or M states. This is commonly returned with RFO transactions. It can be either a HitM or a HitFE unc_h_snoop_resp.rsps uncore cache Snoop Responses Received; RspS event=0x21,umask=0x2 01 Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for snoop responses of RspS. RspS is returned when a remote cache has data but is not forwarding it. It is a way to let the requesting socket know that it cannot allocate the data in E state. No data is sent with S RspS unc_h_snoop_resp.rspsfwd uncore cache Snoop Responses Received; RspSFwd event=0x21,umask=0x8 01 Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of RspSFwd. This is returned when a remote caching agent forwards data but holds on to its current copy. This is common for data and code reads that hit in a remote socket in E or F state unc_h_snoop_resp.rsp_fwd_wb uncore cache Snoop Responses Received; Rsp*Fwd*WB event=0x21,umask=0x20 01 Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of Rsp*Fwd*WB. This snoop response is only used in 4s systems. It is used when a snoop HITM's in a remote caching agent and it directly forwards data to a requestor, and simultaneously returns data to the home to be written back to memory unc_h_snoop_resp.rsp_wb uncore cache Snoop Responses Received; Rsp*WB event=0x21,umask=0x10 01 Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of RspIWB or RspSWB. This is returned when a non-RFO request hits in M state. Data and Code Reads can return either RspIWB or RspSWB depending on how the system has been configured. InvItoE transactions will also return RspIWB because they must acquire ownership unc_h_snp_resp_recv_local.other uncore cache Snoop Responses Received Local; Other event=0x60,umask=0x80 01 Number of snoop responses received for a Local request; Filters for all other snoop responses unc_h_snp_resp_recv_local.rspcnflct uncore cache Snoop Responses Received Local; RspCnflct event=0x60,umask=0x40 01 Number of snoop responses received for a Local request; Filters for snoops responses of RspConflict. This is returned when a snoop finds an existing outstanding transaction in a remote caching agent when it CAMs that caching agent. This triggers conflict resolution hardware. This covers both RspCnflct and RspCnflctWbI unc_h_snp_resp_recv_local.rspi uncore cache Snoop Responses Received Local; RspI event=0x60,umask=0x1 01 Number of snoop responses received for a Local request; Filters for snoops responses of RspI. RspI is returned when the remote cache does not have the data, or when the remote cache silently evicts data (such as when an RFO hits non-modified data) unc_h_snp_resp_recv_local.rspifwd uncore cache Snoop Responses Received Local; RspIFwd event=0x60,umask=0x4 01 Number of snoop responses received for a Local request; Filters for snoop responses of RspIFwd. This is returned when a remote caching agent forwards data and the requesting agent is able to acquire the data in E or M states. This is commonly returned with RFO transactions. It can be either a HitM or a HitFE unc_h_snp_resp_recv_local.rsps uncore cache Snoop Responses Received Local; RspS event=0x60,umask=0x2 01 Number of snoop responses received for a Local request; Filters for snoop responses of RspS. RspS is returned when a remote cache has data but is not forwarding it. It is a way to let the requesting socket know that it cannot allocate the data in E state. No data is sent with S RspS unc_h_snp_resp_recv_local.rspsfwd uncore cache Snoop Responses Received Local; RspSFwd event=0x60,umask=0x8 01 Number of snoop responses received for a Local request; Filters for a snoop response of RspSFwd. This is returned when a remote caching agent forwards data but holds on to its current copy. This is common for data and code reads that hit in a remote socket in E or F state unc_h_snp_resp_recv_local.rspxfwdxwb uncore cache Snoop Responses Received Local; Rsp*FWD*WB event=0x60,umask=0x20 01 Number of snoop responses received for a Local request; Filters for a snoop response of Rsp*Fwd*WB. This snoop response is only used in 4s systems. It is used when a snoop HITM's in a remote caching agent and it directly forwards data to a requestor, and simultaneously returns data to the home to be written back to memory unc_h_snp_resp_recv_local.rspxwb uncore cache Snoop Responses Received Local; Rsp*WB event=0x60,umask=0x10 01 Number of snoop responses received for a Local request; Filters for a snoop response of RspIWB or RspSWB. This is returned when a non-RFO request hits in M state. Data and Code Reads can return either RspIWB or RspSWB depending on how the system has been configured. InvItoE transactions will also return RspIWB because they must acquire ownership unc_h_stall_no_sbo_credit.sbo0_ad uncore cache Stall on No Sbo Credits; For SBo0, AD Ring event=0x6c,umask=0x1 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_h_stall_no_sbo_credit.sbo0_bl uncore cache Stall on No Sbo Credits; For SBo0, BL Ring event=0x6c,umask=0x4 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_h_stall_no_sbo_credit.sbo1_ad uncore cache Stall on No Sbo Credits; For SBo1, AD Ring event=0x6c,umask=0x2 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_h_stall_no_sbo_credit.sbo1_bl uncore cache Stall on No Sbo Credits; For SBo1, BL Ring event=0x6c,umask=0x8 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_h_tad_requests_g0.region0 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 0 event=0x1b,umask=0x1 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 0 unc_h_tad_requests_g0.region1 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 1 event=0x1b,umask=0x2 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 1 unc_h_tad_requests_g0.region2 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 2 event=0x1b,umask=0x4 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 2 unc_h_tad_requests_g0.region3 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 3 event=0x1b,umask=0x8 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 3 unc_h_tad_requests_g0.region4 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 4 event=0x1b,umask=0x10 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 4 unc_h_tad_requests_g0.region5 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 5 event=0x1b,umask=0x20 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 5 unc_h_tad_requests_g0.region6 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 6 event=0x1b,umask=0x40 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 6 unc_h_tad_requests_g0.region7 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 7 event=0x1b,umask=0x80 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 7 unc_h_tad_requests_g1.region10 uncore cache HA Requests to a TAD Region - Group 1; TAD Region 10 event=0x1c,umask=0x4 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 8 to 10. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 10 unc_h_tad_requests_g1.region11 uncore cache HA Requests to a TAD Region - Group 1; TAD Region 11 event=0x1c,umask=0x8 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 8 to 10. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 11 unc_h_tad_requests_g1.region8 uncore cache HA Requests to a TAD Region - Group 1; TAD Region 8 event=0x1c,umask=0x1 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 8 to 10. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 8 unc_h_tad_requests_g1.region9 uncore cache HA Requests to a TAD Region - Group 1; TAD Region 9 event=0x1c,umask=0x2 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 8 to 10. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for Monroe systems that use the TAD to enable individual channels to enter self-refresh to save power.; Filters request made to TAD Region 9 unc_h_tracker_cycles_full.all uncore cache Tracker Cycles Full; Cycles Completely Used event=0x2,umask=0x2 01 Counts the number of cycles when the local HA tracker pool is completely used. This can be used with edge detect to identify the number of situations when the pool became fully utilized. This should not be confused with RTID credit usage -- which must be tracked inside each cbo individually -- but represents the actual tracker buffer structure. In other words, the system could be starved for RTIDs but not fill up the HA trackers. HA trackers are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring.; Counts the number of cycles when the HA tracker pool (HT) is completely used including reserved HT entries. It will not return valid count when BT is disabled unc_h_tracker_cycles_full.gp uncore cache Tracker Cycles Full; Cycles GP Completely Used event=0x2,umask=0x1 01 Counts the number of cycles when the local HA tracker pool is completely used. This can be used with edge detect to identify the number of situations when the pool became fully utilized. This should not be confused with RTID credit usage -- which must be tracked inside each cbo individually -- but represents the actual tracker buffer structure. In other words, the system could be starved for RTIDs but not fill up the HA trackers. HA trackers are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring.; Counts the number of cycles when the general purpose (GP) HA tracker pool (HT) is completely used. It will not return valid count when BT is disabled unc_h_tracker_cycles_ne.all uncore cache Tracker Cycles Not Empty; All Requests event=0x3,umask=0x3 01 Counts the number of cycles when the local HA tracker pool is not empty. This can be used with edge detect to identify the number of situations when the pool became empty. This should not be confused with RTID credit usage -- which must be tracked inside each cbo individually -- but represents the actual tracker buffer structure. In other words, this buffer could be completely empty, but there may still be credits in use by the CBos. This stat can be used in conjunction with the occupancy accumulation stat in order to calculate average queue occpancy. HA trackers are allocated as soon as a request enters the HA if an HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring.; Requests coming from both local and remote sockets unc_h_tracker_cycles_ne.local uncore cache Tracker Cycles Not Empty; Local Requests event=0x3,umask=0x1 01 Counts the number of cycles when the local HA tracker pool is not empty. This can be used with edge detect to identify the number of situations when the pool became empty. This should not be confused with RTID credit usage -- which must be tracked inside each cbo individually -- but represents the actual tracker buffer structure. In other words, this buffer could be completely empty, but there may still be credits in use by the CBos. This stat can be used in conjunction with the occupancy accumulation stat in order to calculate average queue occpancy. HA trackers are allocated as soon as a request enters the HA if an HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring.; This filter includes only requests coming from the local socket unc_h_tracker_cycles_ne.remote uncore cache Tracker Cycles Not Empty; Remote Requests event=0x3,umask=0x2 01 Counts the number of cycles when the local HA tracker pool is not empty. This can be used with edge detect to identify the number of situations when the pool became empty. This should not be confused with RTID credit usage -- which must be tracked inside each cbo individually -- but represents the actual tracker buffer structure. In other words, this buffer could be completely empty, but there may still be credits in use by the CBos. This stat can be used in conjunction with the occupancy accumulation stat in order to calculate average queue occpancy. HA trackers are allocated as soon as a request enters the HA if an HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring.; This filter includes only requests coming from remote sockets unc_h_tracker_occupancy.invitoe_local uncore cache Tracker Occupancy Accumulator; Local InvItoE Requests event=0x4,umask=0x40 01 Accumulates the occupancy of the local HA tracker pool in every cycle. This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA trackers are allocated as soon as a request enters the HA if a HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_tracker_occupancy.invitoe_remote uncore cache Tracker Occupancy Accumulator; Remote InvItoE Requests event=0x4,umask=0x80 01 Accumulates the occupancy of the local HA tracker pool in every cycle. This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA trackers are allocated as soon as a request enters the HA if a HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_tracker_occupancy.reads_local uncore cache Tracker Occupancy Accumulator; Local Read Requests event=0x4,umask=0x4 01 Accumulates the occupancy of the local HA tracker pool in every cycle. This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA trackers are allocated as soon as a request enters the HA if a HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_tracker_occupancy.reads_remote uncore cache Tracker Occupancy Accumulator; Remote Read Requests event=0x4,umask=0x8 01 Accumulates the occupancy of the local HA tracker pool in every cycle. This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA trackers are allocated as soon as a request enters the HA if a HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_tracker_occupancy.writes_local uncore cache Tracker Occupancy Accumulator; Local Write Requests event=0x4,umask=0x10 01 Accumulates the occupancy of the local HA tracker pool in every cycle. This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA trackers are allocated as soon as a request enters the HA if a HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_tracker_occupancy.writes_remote uncore cache Tracker Occupancy Accumulator; Remote Write Requests event=0x4,umask=0x20 01 Accumulates the occupancy of the local HA tracker pool in every cycle. This can be used in conjection with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA trackers are allocated as soon as a request enters the HA if a HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_tracker_pending_occupancy.local uncore cache Data Pending Occupancy Accumulator; Local Requests event=0x5,umask=0x1 01 Accumulates the number of transactions that have data from the memory controller until they get scheduled to the Egress. This can be used to calculate the queuing latency for two things. (1) If the system is waiting for snoops, this will increase. (2) If the system can't schedule to the Egress because of either (a) Egress Credits or (b) QPI BL IGR credits for remote requests.; This filter includes only requests coming from the local socket unc_h_tracker_pending_occupancy.remote uncore cache Data Pending Occupancy Accumulator; Remote Requests event=0x5,umask=0x2 01 Accumulates the number of transactions that have data from the memory controller until they get scheduled to the Egress. This can be used to calculate the queuing latency for two things. (1) If the system is waiting for snoops, this will increase. (2) If the system can't schedule to the Egress because of either (a) Egress Credits or (b) QPI BL IGR credits for remote requests.; This filter includes only requests coming from remote sockets unc_h_txr_ad.hom uncore cache Outbound NDR Ring Transactions; Non-data Responses event=0xf,umask=0x4 01 Counts the number of outbound transactions on the AD ring. This can be filtered by the NDR and SNP message classes. See the filter descriptions for more details.; Filter for outbound NDR transactions sent on the AD ring. NDR stands for non-data response and is generally used for completions that do not include data. AD NDR is used for transactions to remote sockets unc_h_txr_ad_cycles_full.all uncore cache AD Egress Full; All event=0x2a,umask=0x3 01 AD Egress Full; Cycles full from both schedulers unc_h_txr_ad_cycles_full.sched0 uncore cache AD Egress Full; Scheduler 0 event=0x2a,umask=0x1 01 AD Egress Full; Filter for cycles full from scheduler bank 0 unc_h_txr_ad_cycles_full.sched1 uncore cache AD Egress Full; Scheduler 1 event=0x2a,umask=0x2 01 AD Egress Full; Filter for cycles full from scheduler bank 1 unc_h_txr_ad_cycles_ne.all uncore cache AD Egress Not Empty; All event=0x29,umask=0x3 01 AD Egress Not Empty; Cycles full from both schedulers unc_h_txr_ad_cycles_ne.sched0 uncore cache AD Egress Not Empty; Scheduler 0 event=0x29,umask=0x1 01 AD Egress Not Empty; Filter for cycles not empty from scheduler bank 0 unc_h_txr_ad_cycles_ne.sched1 uncore cache AD Egress Not Empty; Scheduler 1 event=0x29,umask=0x2 01 AD Egress Not Empty; Filter for cycles not empty from scheduler bank 1 unc_h_txr_ad_inserts.all uncore cache AD Egress Allocations; All event=0x27,umask=0x3 01 AD Egress Allocations; Allocations from both schedulers unc_h_txr_ad_inserts.sched0 uncore cache AD Egress Allocations; Scheduler 0 event=0x27,umask=0x1 01 AD Egress Allocations; Filter for allocations from scheduler bank 0 unc_h_txr_ad_inserts.sched1 uncore cache AD Egress Allocations; Scheduler 1 event=0x27,umask=0x2 01 AD Egress Allocations; Filter for allocations from scheduler bank 1 unc_h_txr_ak_cycles_full.all uncore cache AK Egress Full; All event=0x32,umask=0x3 01 AK Egress Full; Cycles full from both schedulers unc_h_txr_ak_cycles_full.sched0 uncore cache AK Egress Full; Scheduler 0 event=0x32,umask=0x1 01 AK Egress Full; Filter for cycles full from scheduler bank 0 unc_h_txr_ak_cycles_full.sched1 uncore cache AK Egress Full; Scheduler 1 event=0x32,umask=0x2 01 AK Egress Full; Filter for cycles full from scheduler bank 1 unc_h_txr_ak_cycles_ne.all uncore cache AK Egress Not Empty; All event=0x31,umask=0x3 01 AK Egress Not Empty; Cycles full from both schedulers unc_h_txr_ak_cycles_ne.sched0 uncore cache AK Egress Not Empty; Scheduler 0 event=0x31,umask=0x1 01 AK Egress Not Empty; Filter for cycles not empty from scheduler bank 0 unc_h_txr_ak_cycles_ne.sched1 uncore cache AK Egress Not Empty; Scheduler 1 event=0x31,umask=0x2 01 AK Egress Not Empty; Filter for cycles not empty from scheduler bank 1 unc_h_txr_ak_inserts.all uncore cache AK Egress Allocations; All event=0x2f,umask=0x3 01 AK Egress Allocations; Allocations from both schedulers unc_h_txr_ak_inserts.sched0 uncore cache AK Egress Allocations; Scheduler 0 event=0x2f,umask=0x1 01 AK Egress Allocations; Filter for allocations from scheduler bank 0 unc_h_txr_ak_inserts.sched1 uncore cache AK Egress Allocations; Scheduler 1 event=0x2f,umask=0x2 01 AK Egress Allocations; Filter for allocations from scheduler bank 1 unc_h_txr_bl.drs_cache uncore cache Outbound DRS Ring Transactions to Cache; Data to Cache event=0x10,umask=0x1 01 Counts the number of DRS messages sent out on the BL ring. This can be filtered by the destination.; Filter for data being sent to the cache unc_h_txr_bl.drs_core uncore cache Outbound DRS Ring Transactions to Cache; Data to Core event=0x10,umask=0x2 01 Counts the number of DRS messages sent out on the BL ring. This can be filtered by the destination.; Filter for data being sent directly to the requesting core unc_h_txr_bl.drs_qpi uncore cache Outbound DRS Ring Transactions to Cache; Data to QPI event=0x10,umask=0x4 01 Counts the number of DRS messages sent out on the BL ring. This can be filtered by the destination.; Filter for data being sent to a remote socket over QPI unc_h_txr_bl_cycles_full.all uncore cache BL Egress Full; All event=0x36,umask=0x3 01 BL Egress Full; Cycles full from both schedulers unc_h_txr_bl_cycles_full.sched0 uncore cache BL Egress Full; Scheduler 0 event=0x36,umask=0x1 01 BL Egress Full; Filter for cycles full from scheduler bank 0 unc_h_txr_bl_cycles_full.sched1 uncore cache BL Egress Full; Scheduler 1 event=0x36,umask=0x2 01 BL Egress Full; Filter for cycles full from scheduler bank 1 unc_h_txr_bl_cycles_ne.all uncore cache BL Egress Not Empty; All event=0x35,umask=0x3 01 BL Egress Not Empty; Cycles full from both schedulers unc_h_txr_bl_cycles_ne.sched0 uncore cache BL Egress Not Empty; Scheduler 0 event=0x35,umask=0x1 01 BL Egress Not Empty; Filter for cycles not empty from scheduler bank 0 unc_h_txr_bl_cycles_ne.sched1 uncore cache BL Egress Not Empty; Scheduler 1 event=0x35,umask=0x2 01 BL Egress Not Empty; Filter for cycles not empty from scheduler bank 1 unc_h_txr_bl_inserts.all uncore cache BL Egress Allocations; All event=0x33,umask=0x3 01 BL Egress Allocations; Allocations from both schedulers unc_h_txr_bl_inserts.sched0 uncore cache BL Egress Allocations; Scheduler 0 event=0x33,umask=0x1 01 BL Egress Allocations; Filter for allocations from scheduler bank 0 unc_h_txr_bl_inserts.sched1 uncore cache BL Egress Allocations; Scheduler 1 event=0x33,umask=0x2 01 BL Egress Allocations; Filter for allocations from scheduler bank 1 unc_h_txr_starved.ak uncore cache Injection Starvation; For AK Ring event=0x6d,umask=0x1 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time unc_h_txr_starved.bl uncore cache Injection Starvation; For BL Ring event=0x6d,umask=0x2 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time unc_h_wpq_cycles_no_reg_credits.chn0 uncore cache HA iMC CHN0 WPQ Credits Empty - Regular; Channel 0 event=0x18,umask=0x1 01 Counts the number of cycles when there are no regular credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 0 only unc_h_wpq_cycles_no_reg_credits.chn1 uncore cache HA iMC CHN0 WPQ Credits Empty - Regular; Channel 1 event=0x18,umask=0x2 01 Counts the number of cycles when there are no regular credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 1 only unc_h_wpq_cycles_no_reg_credits.chn2 uncore cache HA iMC CHN0 WPQ Credits Empty - Regular; Channel 2 event=0x18,umask=0x4 01 Counts the number of cycles when there are no regular credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 2 only unc_h_wpq_cycles_no_reg_credits.chn3 uncore cache HA iMC CHN0 WPQ Credits Empty - Regular; Channel 3 event=0x18,umask=0x8 01 Counts the number of cycles when there are no regular credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 3 only unc_h_wpq_cycles_no_spec_credits.chn0 uncore cache HA iMC CHN0 WPQ Credits Empty - Special; Channel 0 event=0x19,umask=0x1 01 Counts the number of cycles when there are no special credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes. This count only tracks the special credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 0 only unc_h_wpq_cycles_no_spec_credits.chn1 uncore cache HA iMC CHN0 WPQ Credits Empty - Special; Channel 1 event=0x19,umask=0x2 01 Counts the number of cycles when there are no special credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes. This count only tracks the special credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 1 only unc_h_wpq_cycles_no_spec_credits.chn2 uncore cache HA iMC CHN0 WPQ Credits Empty - Special; Channel 2 event=0x19,umask=0x4 01 Counts the number of cycles when there are no special credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes. This count only tracks the special credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 2 only unc_h_wpq_cycles_no_spec_credits.chn3 uncore cache HA iMC CHN0 WPQ Credits Empty - Special; Channel 3 event=0x19,umask=0x8 01 Counts the number of cycles when there are no special credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and special requests such as ISOCH writes. This count only tracks the special credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time.; Filter for memory controller channel 3 only uncore_irp unc_i_cache_total_occupancy.any uncore interconnect Total Write Cache Occupancy; Any Source event=0x12,umask=0x1 01 Accumulates the number of reads and writes that are outstanding in the uncore in each cycle. This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY events.; Tracks all requests from any source port unc_i_cache_total_occupancy.source uncore interconnect Total Write Cache Occupancy; Select Source event=0x12,umask=0x2 01 Accumulates the number of reads and writes that are outstanding in the uncore in each cycle. This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY events.; Tracks only those requests that come from the port specified in the IRP_PmonFilter.OrderingQ register. This register allows one to select one specific queue. It is not possible to monitor multiple queues at a time unc_i_clockticks uncore interconnect Clocks in the IRP event=0 01 Number of clocks in the IRP unc_i_coherent_ops.clflush uncore interconnect Coherent Ops; CLFlush event=0x13,umask=0x80 01 Counts the number of coherency related operations servied by the IRP unc_i_coherent_ops.crd uncore interconnect Coherent Ops; CRd event=0x13,umask=0x2 01 Counts the number of coherency related operations servied by the IRP unc_i_coherent_ops.drd uncore interconnect Coherent Ops; DRd event=0x13,umask=0x4 01 Counts the number of coherency related operations servied by the IRP unc_i_coherent_ops.pcidcahint uncore interconnect Coherent Ops; PCIDCAHin5t event=0x13,umask=0x20 01 Counts the number of coherency related operations servied by the IRP unc_i_coherent_ops.pcirdcur uncore interconnect Coherent Ops; PCIRdCur event=0x13,umask=0x1 01 Counts the number of coherency related operations servied by the IRP unc_i_coherent_ops.pcitom uncore interconnect Coherent Ops; PCIItoM event=0x13,umask=0x10 01 Counts the number of coherency related operations servied by the IRP unc_i_coherent_ops.rfo uncore interconnect Coherent Ops; RFO event=0x13,umask=0x8 01 Counts the number of coherency related operations servied by the IRP unc_i_coherent_ops.wbmtoi uncore interconnect Coherent Ops; WbMtoI event=0x13,umask=0x40 01 Counts the number of coherency related operations servied by the IRP unc_i_misc0.2nd_atomic_insert uncore interconnect Misc Events - Set 0; Cache Inserts of Atomic Transactions as Secondary event=0x14,umask=0x10 01 Counts Timeouts - Set 0 : Cache Inserts of Atomic Transactions as Secondary unc_i_misc0.2nd_rd_insert uncore interconnect Misc Events - Set 0; Cache Inserts of Read Transactions as Secondary event=0x14,umask=0x4 01 Counts Timeouts - Set 0 : Cache Inserts of Read Transactions as Secondary unc_i_misc0.2nd_wr_insert uncore interconnect Misc Events - Set 0; Cache Inserts of Write Transactions as Secondary event=0x14,umask=0x8 01 Counts Timeouts - Set 0 : Cache Inserts of Write Transactions as Secondary unc_i_misc0.fast_rej uncore interconnect Misc Events - Set 0; Fastpath Rejects event=0x14,umask=0x2 01 Counts Timeouts - Set 0 : Fastpath Rejects unc_i_misc0.fast_req uncore interconnect Misc Events - Set 0; Fastpath Requests event=0x14,umask=0x1 01 Counts Timeouts - Set 0 : Fastpath Requests unc_i_misc0.fast_xfer uncore interconnect Misc Events - Set 0; Fastpath Transfers From Primary to Secondary event=0x14,umask=0x20 01 Counts Timeouts - Set 0 : Fastpath Transfers From Primary to Secondary unc_i_misc0.pf_ack_hint uncore interconnect Misc Events - Set 0; Prefetch Ack Hints From Primary to Secondary event=0x14,umask=0x40 01 Counts Timeouts - Set 0 : Prefetch Ack Hints From Primary to Secondary unc_i_misc0.pf_timeout uncore interconnect Misc Events - Set 0; Prefetch TimeOut event=0x14,umask=0x80 01 Indicates the fetch for a previous prefetch wasn't accepted by the prefetch. This happens in the case of a prefetch TimeOut unc_i_misc1.data_throttle uncore interconnect Misc Events - Set 1; Data Throttled event=0x15,umask=0x80 01 IRP throttled switch data unc_i_misc1.lost_fwd uncore interconnect Misc Events - Set 1 event=0x15,umask=0x10 01 Misc Events - Set 1 : Lost Forward : Snoop pulled away ownership before a write was committed unc_i_misc1.sec_rcvd_invld uncore interconnect Misc Events - Set 1; Received Invalid event=0x15,umask=0x20 01 Secondary received a transfer that did not have sufficient MESI state unc_i_misc1.sec_rcvd_vld uncore interconnect Misc Events - Set 1; Received Valid event=0x15,umask=0x40 01 Secondary received a transfer that did have sufficient MESI state unc_i_misc1.slow_e uncore interconnect Misc Events - Set 1; Slow Transfer of E Line event=0x15,umask=0x4 01 Secondary received a transfer that did have sufficient MESI state unc_i_misc1.slow_i uncore interconnect Misc Events - Set 1; Slow Transfer of I Line event=0x15,umask=0x1 01 Snoop took cacheline ownership before write from data was committed unc_i_misc1.slow_m uncore interconnect Misc Events - Set 1; Slow Transfer of M Line event=0x15,umask=0x8 01 Snoop took cacheline ownership before write from data was committed unc_i_misc1.slow_s uncore interconnect Misc Events - Set 1; Slow Transfer of S Line event=0x15,umask=0x2 01 Secondary received a transfer that did not have sufficient MESI state unc_i_rxr_ak_inserts uncore interconnect AK Ingress Occupancy event=0xa 01 Counts the number of allocations into the AK Ingress. This queue is where the IRP receives responses from R2PCIe (the ring) unc_i_rxr_bl_drs_cycles_full uncore interconnect UNC_I_RxR_BL_DRS_CYCLES_FULL event=0x4 01 Counts the number of cycles when the BL Ingress is full. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_drs_inserts uncore interconnect BL Ingress Occupancy - DRS event=0x1 01 Counts the number of allocations into the BL Ingress. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_drs_occupancy uncore interconnect UNC_I_RxR_BL_DRS_OCCUPANCY event=0x7 01 Accumulates the occupancy of the BL Ingress in each cycles. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_ncb_cycles_full uncore interconnect UNC_I_RxR_BL_NCB_CYCLES_FULL event=0x5 01 Counts the number of cycles when the BL Ingress is full. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_ncb_inserts uncore interconnect BL Ingress Occupancy - NCB event=0x2 01 Counts the number of allocations into the BL Ingress. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_ncb_occupancy uncore interconnect UNC_I_RxR_BL_NCB_OCCUPANCY event=0x8 01 Accumulates the occupancy of the BL Ingress in each cycles. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_ncs_cycles_full uncore interconnect UNC_I_RxR_BL_NCS_CYCLES_FULL event=0x6 01 Counts the number of cycles when the BL Ingress is full. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_ncs_inserts uncore interconnect BL Ingress Occupancy - NCS event=0x3 01 Counts the number of allocations into the BL Ingress. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_ncs_occupancy uncore interconnect UNC_I_RxR_BL_NCS_OCCUPANCY event=0x9 01 Accumulates the occupancy of the BL Ingress in each cycles. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_snoop_resp.hit_es uncore interconnect Snoop Responses; Hit E or S event=0x17,umask=0x4 01 Snoop Responses : Hit E or S unc_i_snoop_resp.hit_i uncore interconnect Snoop Responses; Hit I event=0x17,umask=0x2 01 Snoop Responses : Hit I unc_i_snoop_resp.hit_m uncore interconnect Snoop Responses; Hit M event=0x17,umask=0x8 01 Snoop Responses : Hit M unc_i_snoop_resp.miss uncore interconnect Snoop Responses; Miss event=0x17,umask=0x1 01 Snoop Responses : Miss unc_i_snoop_resp.snpcode uncore interconnect Snoop Responses; SnpCode event=0x17,umask=0x10 01 Snoop Responses : SnpCode unc_i_snoop_resp.snpdata uncore interconnect Snoop Responses; SnpData event=0x17,umask=0x20 01 Snoop Responses : SnpData unc_i_snoop_resp.snpinv uncore interconnect Snoop Responses; SnpInv event=0x17,umask=0x40 01 Snoop Responses : SnpInv unc_i_transactions.atomic uncore interconnect Inbound Transaction Count; Atomic event=0x16,umask=0x10 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of atomic transactions unc_i_transactions.other uncore interconnect Inbound Transaction Count; Other event=0x16,umask=0x20 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of 'other' kinds of transactions unc_i_transactions.rd_pref uncore interconnect Inbound Transaction Count; Read Prefetches event=0x16,umask=0x4 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of read prefetches unc_i_transactions.reads uncore interconnect Inbound Transaction Count; Reads event=0x16,umask=0x1 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks only read requests (not including read prefetches) unc_i_transactions.writes uncore interconnect Inbound Transaction Count; Writes event=0x16,umask=0x2 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks only write requests. Each write request should have a prefetch, so there is no need to explicitly track these requests unc_i_transactions.wr_pref uncore interconnect Inbound Transaction Count; Write Prefetches event=0x16,umask=0x8 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of write prefetches unc_i_txr_ad_stall_credit_cycles uncore interconnect No AD Egress Credit Stalls event=0x18 01 Counts the number times when it is not possible to issue a request to the R2PCIe because there are no AD Egress Credits available unc_i_txr_bl_stall_credit_cycles uncore interconnect No BL Egress Credit Stalls event=0x19 01 Counts the number times when it is not possible to issue data to the R2PCIe because there are no BL Egress Credits available unc_i_txr_data_inserts_ncb uncore interconnect Outbound Read Requests event=0xe 01 Counts the number of requests issued to the switch (towards the devices) unc_i_txr_data_inserts_ncs uncore interconnect Outbound Read Requests event=0xf 01 Counts the number of requests issued to the switch (towards the devices) unc_i_txr_request_occupancy uncore interconnect Outbound Request Queue Occupancy event=0xd 01 Accumulates the number of outstanding outbound requests from the IRP to the switch (towards the devices). This can be used in conjunction with the allocations event in order to calculate average latency of outbound requests uncore_ubox unc_u_event_msg.doorbell_rcvd uncore interconnect VLW Received event=0x42,umask=0x8 01 Virtual Logical Wire (legacy) message were received from Uncore. Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadID unc_u_filter_match.disable uncore interconnect Filter Match event=0x41,umask=0x2 01 Filter match per thread (w/ or w/o Filter Enable). Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadID unc_u_filter_match.enable uncore interconnect Filter Match event=0x41,umask=0x1 01 Filter match per thread (w/ or w/o Filter Enable). Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadID unc_u_filter_match.u2c_disable uncore interconnect Filter Match event=0x41,umask=0x8 01 Filter match per thread (w/ or w/o Filter Enable). Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadID unc_u_filter_match.u2c_enable uncore interconnect Filter Match event=0x41,umask=0x4 01 Filter match per thread (w/ or w/o Filter Enable). Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadID unc_u_phold_cycles.assert_to_ack uncore interconnect Cycles PHOLD Assert to Ack; Assert to ACK event=0x45,umask=0x1 01 PHOLD cycles. Filter from source CoreID unc_u_racu_requests uncore interconnect RACU Request event=0x46 01 Number outstanding register requests within message channel tracker unc_u_u2c_events.cmc uncore interconnect Monitor Sent to T0; Correctable Machine Check event=0x43,umask=0x10 01 Events coming from Uncore can be sent to one or all cores unc_u_u2c_events.livelock uncore interconnect Monitor Sent to T0; Livelock event=0x43,umask=0x4 01 Events coming from Uncore can be sent to one or all cores; Filter by core unc_u_u2c_events.lterror uncore interconnect Monitor Sent to T0; LTError event=0x43,umask=0x8 01 Events coming from Uncore can be sent to one or all cores; Filter by core unc_u_u2c_events.monitor_t0 uncore interconnect Monitor Sent to T0; Monitor T0 event=0x43,umask=0x1 01 Events coming from Uncore can be sent to one or all cores; Filter by core unc_u_u2c_events.monitor_t1 uncore interconnect Monitor Sent to T0; Monitor T1 event=0x43,umask=0x2 01 Events coming from Uncore can be sent to one or all cores; Filter by core unc_u_u2c_events.other uncore interconnect Monitor Sent to T0; Other event=0x43,umask=0x80 01 Events coming from Uncore can be sent to one or all cores; PREQ, PSMI, P2U, Thermal, PCUSMI, PMI unc_u_u2c_events.trap uncore interconnect Monitor Sent to T0; Trap event=0x43,umask=0x40 01 Events coming from Uncore can be sent to one or all cores unc_u_u2c_events.umc uncore interconnect Monitor Sent to T0; Uncorrectable Machine Check event=0x43,umask=0x20 01 Events coming from Uncore can be sent to one or all cores uncore_r2pcie unc_r2_clockticks uncore io Number of uclks in domain event=0x1 01 Counts the number of uclks in the R2PCIe uclk domain. This could be slightly different than the count in the Ubox because of enable/freeze delays. However, because the R2PCIe is close to the Ubox, they generally should not diverge by more than a handful of cycles unc_r2_iio_credit.isoch_qpi0 uncore io UNC_R2_IIO_CREDIT.ISOCH_QPI0 event=0x2d,umask=0x4 01 unc_r2_iio_credit.isoch_qpi1 uncore io UNC_R2_IIO_CREDIT.ISOCH_QPI1 event=0x2d,umask=0x8 01 unc_r2_iio_credit.prq_qpi0 uncore io UNC_R2_IIO_CREDIT.PRQ_QPI0 event=0x2d,umask=0x1 01 unc_r2_iio_credit.prq_qpi1 uncore io UNC_R2_IIO_CREDIT.PRQ_QPI1 event=0x2d,umask=0x2 01 unc_r2_iio_credits_acquired.drs uncore io R2PCIe IIO Credit Acquired; DRS event=0x33,umask=0x8 01 Counts the number of credits that are acquired in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly).; Credits to the IIO for the DRS message class unc_r2_iio_credits_acquired.ncb uncore io R2PCIe IIO Credit Acquired; NCB event=0x33,umask=0x10 01 Counts the number of credits that are acquired in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly).; Credits to the IIO for the NCB message class unc_r2_iio_credits_acquired.ncs uncore io R2PCIe IIO Credit Acquired; NCS event=0x33,umask=0x20 01 Counts the number of credits that are acquired in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly).; Credits to the IIO for the NCS message class unc_r2_iio_credits_used.drs uncore io R2PCIe IIO Credits in Use; DRS event=0x32,umask=0x8 01 Counts the number of cycles when one or more credits in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly).; Credits to the IIO for the DRS message class unc_r2_iio_credits_used.ncb uncore io R2PCIe IIO Credits in Use; NCB event=0x32,umask=0x10 01 Counts the number of cycles when one or more credits in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly).; Credits to the IIO for the NCB message class unc_r2_iio_credits_used.ncs uncore io R2PCIe IIO Credits in Use; NCS event=0x32,umask=0x20 01 Counts the number of cycles when one or more credits in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly).; Credits to the IIO for the NCS message class unc_r2_ring_ad_used.all uncore io R2 AD Ring in Use; All event=0x7,umask=0xf 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ad_used.ccw uncore io R2 AD Ring in Use; Counterclockwise event=0x7,umask=0xc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ad_used.ccw_even uncore io R2 AD Ring in Use; Counterclockwise and Even event=0x7,umask=0x4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity unc_r2_ring_ad_used.ccw_odd uncore io R2 AD Ring in Use; Counterclockwise and Odd event=0x7,umask=0x8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity unc_r2_ring_ad_used.cw uncore io R2 AD Ring in Use; Clockwise event=0x7,umask=0x3 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ad_used.cw_even uncore io R2 AD Ring in Use; Clockwise and Even event=0x7,umask=0x1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity unc_r2_ring_ad_used.cw_odd uncore io R2 AD Ring in Use; Clockwise and Odd event=0x7,umask=0x2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity unc_r2_ring_ak_bounces.dn uncore io AK Ingress Bounced; Dn event=0x12,umask=0x2 01 Counts the number of times when a request destined for the AK ingress bounced unc_r2_ring_ak_bounces.up uncore io AK Ingress Bounced; Up event=0x12,umask=0x1 01 Counts the number of times when a request destined for the AK ingress bounced unc_r2_ring_ak_used.all uncore io R2 AK Ring in Use; All event=0x8,umask=0xf 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ak_used.ccw uncore io R2 AK Ring in Use; Counterclockwise event=0x8,umask=0xc 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ak_used.ccw_even uncore io R2 AK Ring in Use; Counterclockwise and Even event=0x8,umask=0x4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity unc_r2_ring_ak_used.ccw_odd uncore io R2 AK Ring in Use; Counterclockwise and Odd event=0x8,umask=0x8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity unc_r2_ring_ak_used.cw uncore io R2 AK Ring in Use; Clockwise event=0x8,umask=0x3 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ak_used.cw_even uncore io R2 AK Ring in Use; Clockwise and Even event=0x8,umask=0x1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity unc_r2_ring_ak_used.cw_odd uncore io R2 AK Ring in Use; Clockwise and Odd event=0x8,umask=0x2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity unc_r2_ring_bl_used.all uncore io R2 BL Ring in Use; All event=0x9,umask=0xf 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_bl_used.ccw uncore io R2 BL Ring in Use; Counterclockwise event=0x9,umask=0xc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_bl_used.ccw_even uncore io R2 BL Ring in Use; Counterclockwise and Even event=0x9,umask=0x4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity unc_r2_ring_bl_used.ccw_odd uncore io R2 BL Ring in Use; Counterclockwise and Odd event=0x9,umask=0x8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity unc_r2_ring_bl_used.cw uncore io R2 BL Ring in Use; Clockwise event=0x9,umask=0x3 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_bl_used.cw_even uncore io R2 BL Ring in Use; Clockwise and Even event=0x9,umask=0x1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity unc_r2_ring_bl_used.cw_odd uncore io R2 BL Ring in Use; Clockwise and Odd event=0x9,umask=0x2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity unc_r2_ring_iv_used.any uncore io R2 IV Ring in Use; Any event=0xa,umask=0xf 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop unc_r2_ring_iv_used.ccw uncore io R2 IV Ring in Use; Counterclockwise event=0xa,umask=0xc 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop unc_r2_ring_iv_used.cw uncore io R2 IV Ring in Use; Clockwise event=0xa,umask=0x3 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop unc_r2_rxr_cycles_ne.ncb uncore io Ingress Cycles Not Empty; NCB event=0x10,umask=0x10 01 Counts the number of cycles when the R2PCIe Ingress is not empty. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; NCB Ingress Queue unc_r2_rxr_cycles_ne.ncs uncore io Ingress Cycles Not Empty; NCS event=0x10,umask=0x20 01 Counts the number of cycles when the R2PCIe Ingress is not empty. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; NCS Ingress Queue unc_r2_rxr_inserts.ncb uncore io Ingress Allocations; NCB event=0x11,umask=0x10 01 Counts the number of allocations into the R2PCIe Ingress. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; NCB Ingress Queue unc_r2_rxr_inserts.ncs uncore io Ingress Allocations; NCS event=0x11,umask=0x20 01 Counts the number of allocations into the R2PCIe Ingress. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; NCS Ingress Queue unc_r2_rxr_occupancy.drs uncore io Ingress Occupancy Accumulator; DRS event=0x13,umask=0x8 01 Accumulates the occupancy of a given R2PCIe Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the R2PCIe Ingress Not Empty event to calculate average occupancy or the R2PCIe Ingress Allocations event in order to calculate average queuing latency.; DRS Ingress Queue unc_r2_sbo0_credits_acquired.ad uncore io SBo0 Credits Acquired; For AD Ring event=0x28,umask=0x1 01 Number of Sbo 0 credits acquired in a given cycle, per ring unc_r2_sbo0_credits_acquired.bl uncore io SBo0 Credits Acquired; For BL Ring event=0x28,umask=0x2 01 Number of Sbo 0 credits acquired in a given cycle, per ring unc_r2_sbo0_credit_occupancy.ad uncore io SBo0 Credits Occupancy; For AD Ring event=0x2a,umask=0x1 01 Number of Sbo 0 credits in use in a given cycle, per ring unc_r2_sbo0_credit_occupancy.bl uncore io SBo0 Credits Occupancy; For BL Ring event=0x2a,umask=0x2 01 Number of Sbo 0 credits in use in a given cycle, per ring unc_r2_stall_no_sbo_credit.sbo0_ad uncore io Stall on No Sbo Credits; For SBo0, AD Ring event=0x2c,umask=0x1 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_r2_stall_no_sbo_credit.sbo0_bl uncore io Stall on No Sbo Credits; For SBo0, BL Ring event=0x2c,umask=0x4 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_r2_stall_no_sbo_credit.sbo1_ad uncore io Stall on No Sbo Credits; For SBo1, AD Ring event=0x2c,umask=0x2 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_r2_stall_no_sbo_credit.sbo1_bl uncore io Stall on No Sbo Credits; For SBo1, BL Ring event=0x2c,umask=0x8 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_r2_txr_cycles_full.ad uncore io Egress Cycles Full; AD event=0x25,umask=0x1 01 Counts the number of cycles when the R2PCIe Egress buffer is full.; AD Egress Queue unc_r2_txr_cycles_full.ak uncore io Egress Cycles Full; AK event=0x25,umask=0x2 01 Counts the number of cycles when the R2PCIe Egress buffer is full.; AK Egress Queue unc_r2_txr_cycles_full.bl uncore io Egress Cycles Full; BL event=0x25,umask=0x4 01 Counts the number of cycles when the R2PCIe Egress buffer is full.; BL Egress Queue unc_r2_txr_cycles_ne.ad uncore io Egress Cycles Not Empty; AD event=0x23,umask=0x1 01 Counts the number of cycles when the R2PCIe Egress is not empty. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Egress Occupancy Accumulator event in order to calculate average queue occupancy. Only a single Egress queue can be tracked at any given time. It is not possible to filter based on direction or polarity.; AD Egress Queue unc_r2_txr_cycles_ne.ak uncore io Egress Cycles Not Empty; AK event=0x23,umask=0x2 01 Counts the number of cycles when the R2PCIe Egress is not empty. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Egress Occupancy Accumulator event in order to calculate average queue occupancy. Only a single Egress queue can be tracked at any given time. It is not possible to filter based on direction or polarity.; AK Egress Queue unc_r2_txr_cycles_ne.bl uncore io Egress Cycles Not Empty; BL event=0x23,umask=0x4 01 Counts the number of cycles when the R2PCIe Egress is not empty. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Egress Occupancy Accumulator event in order to calculate average queue occupancy. Only a single Egress queue can be tracked at any given time. It is not possible to filter based on direction or polarity.; BL Egress Queue unc_r2_txr_nack_cw.dn_ad uncore io Egress CCW NACK; AD CCW event=0x26,umask=0x1 01 AD CounterClockwise Egress Queue unc_r2_txr_nack_cw.dn_ak uncore io Egress CCW NACK; AK CCW event=0x26,umask=0x4 01 AK CounterClockwise Egress Queue unc_r2_txr_nack_cw.dn_bl uncore io Egress CCW NACK; BL CCW event=0x26,umask=0x2 01 BL CounterClockwise Egress Queue unc_r2_txr_nack_cw.up_ad uncore io Egress CCW NACK; AK CCW event=0x26,umask=0x8 01 BL CounterClockwise Egress Queue unc_r2_txr_nack_cw.up_ak uncore io Egress CCW NACK; BL CW event=0x26,umask=0x20 01 AD Clockwise Egress Queue unc_r2_txr_nack_cw.up_bl uncore io Egress CCW NACK; BL CCW event=0x26,umask=0x10 01 AD CounterClockwise Egress Queue unc_m_act_count.byp uncore memory DRAM Activate Count; Activate due to Write event=0x1,umask=0x8 01 Counts the number of DRAM Activate commands sent on this channel. Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_m_act_count.rd uncore memory DRAM Activate Count; Activate due to Read event=0x1,umask=0x1 01 Counts the number of DRAM Activate commands sent on this channel. Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_m_act_count.wr uncore memory DRAM Activate Count; Activate due to Write event=0x1,umask=0x2 01 Counts the number of DRAM Activate commands sent on this channel. Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_m_byp_cmds.act uncore memory ACT command issued by 2 cycle bypass event=0xa1,umask=0x1 01 unc_m_byp_cmds.cas uncore memory CAS command issued by 2 cycle bypass event=0xa1,umask=0x2 01 unc_m_byp_cmds.pre uncore memory PRE command issued by 2 cycle bypass event=0xa1,umask=0x4 01 unc_m_cas_count.all uncore memory DRAM RD_CAS and WR_CAS Commands.; All DRAM WR_CAS (w/ and w/out auto-pre) event=0x4,umask=0xf 01 DRAM RD_CAS and WR_CAS Commands; Counts the total number of DRAM CAS commands issued on this channel unc_m_cas_count.rd uncore memory DRAM RD_CAS and WR_CAS Commands.; All DRAM Reads (RD_CAS + Underfills) event=0x4,umask=0x3 01 DRAM RD_CAS and WR_CAS Commands; Counts the total number of DRAM Read CAS commands issued on this channel (including underfills) unc_m_cas_count.rd_reg uncore memory DRAM RD_CAS and WR_CAS Commands.; All DRAM RD_CAS (w/ and w/out auto-pre) event=0x4,umask=0x1 01 DRAM RD_CAS and WR_CAS Commands; Counts the total number or DRAM Read CAS commands issued on this channel. This includes both regular RD CAS commands as well as those with implicit Precharge. AutoPre is only used in systems that are using closed page policy. We do not filter based on major mode, as RD_CAS is not issued during WMM (with the exception of underfills) unc_m_cas_count.rd_rmm uncore memory DRAM RD_CAS and WR_CAS Commands.; Read CAS issued in RMM event=0x4,umask=0x20 01 unc_m_cas_count.rd_underfill uncore memory DRAM RD_CAS and WR_CAS Commands.; Underfill Read Issued event=0x4,umask=0x2 01 DRAM RD_CAS and WR_CAS Commands; Counts the number of underfill reads that are issued by the memory controller. This will generally be about the same as the number of partial writes, but may be slightly less because of partials hitting in the WPQ. While it is possible for underfills to be issed in both WMM and RMM, this event counts both unc_m_cas_count.rd_wmm uncore memory DRAM RD_CAS and WR_CAS Commands.; Read CAS issued in WMM event=0x4,umask=0x10 01 unc_m_cas_count.wr uncore memory DRAM RD_CAS and WR_CAS Commands.; All DRAM WR_CAS (both Modes) event=0x4,umask=0xc 01 DRAM RD_CAS and WR_CAS Commands; Counts the total number of DRAM Write CAS commands issued on this channel unc_m_cas_count.wr_rmm uncore memory DRAM RD_CAS and WR_CAS Commands.; DRAM WR_CAS (w/ and w/out auto-pre) in Read Major Mode event=0x4,umask=0x8 01 DRAM RD_CAS and WR_CAS Commands; Counts the total number of Opportunistic DRAM Write CAS commands issued on this channel while in Read-Major-Mode unc_m_cas_count.wr_wmm uncore memory DRAM RD_CAS and WR_CAS Commands.; DRAM WR_CAS (w/ and w/out auto-pre) in Write Major Mode event=0x4,umask=0x4 01 DRAM RD_CAS and WR_CAS Commands; Counts the total number or DRAM Write CAS commands issued on this channel while in Write-Major-Mode unc_m_dclockticks uncore memory DRAM Clockticks event=0 01 unc_m_dram_pre_all uncore memory DRAM Precharge All Commands event=0x6 01 Counts the number of times that the precharge all command was sent unc_m_dram_refresh.high uncore memory Number of DRAM Refreshes Issued event=0x5,umask=0x4 01 Counts the number of refreshes issued unc_m_dram_refresh.panic uncore memory Number of DRAM Refreshes Issued event=0x5,umask=0x2 01 Counts the number of refreshes issued unc_m_ecc_correctable_errors uncore memory ECC Correctable Errors event=0x9 01 Counts the number of ECC errors detected and corrected by the iMC on this channel. This counter is only useful with ECC DRAM devices. This count will increment one time for each correction regardless of the number of bits corrected. The iMC can correct up to 4 bit errors in independent channel mode and 8 bit errors in lockstep mode unc_m_major_modes.isoch uncore memory Cycles in a Major Mode; Isoch Major Mode event=0x7,umask=0x8 01 Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel. Major modea are channel-wide, and not a per-rank (or dimm or bank) mode.; We group these two modes together so that we can use four counters to track each of the major modes at one time. These major modes are used whenever there is an ISOCH txn in the memory controller. In these mode, only ISOCH transactions are processed unc_m_major_modes.partial uncore memory Cycles in a Major Mode; Partial Major Mode event=0x7,umask=0x4 01 Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel. Major modea are channel-wide, and not a per-rank (or dimm or bank) mode.; This major mode is used to drain starved underfill reads. Regular reads and writes are blocked and only underfill reads will be processed unc_m_major_modes.read uncore memory Cycles in a Major Mode; Read Major Mode event=0x7,umask=0x1 01 Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel. Major modea are channel-wide, and not a per-rank (or dimm or bank) mode.; Read Major Mode is the default mode for the iMC, as reads are generally more critical to forward progress than writes unc_m_major_modes.write uncore memory Cycles in a Major Mode; Write Major Mode event=0x7,umask=0x2 01 Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel. Major modea are channel-wide, and not a per-rank (or dimm or bank) mode.; This mode is triggered when the WPQ hits high occupancy and causes writes to be higher priority than reads. This can cause blips in the available read bandwidth in the system and temporarily increase read latencies in order to achieve better bus utilizations and higher bandwidth unc_m_power_channel_dlloff uncore memory Channel DLLOFF Cycles event=0x84 01 Number of cycles when all the ranks in the channel are in CKE Slow (DLLOFF) mode unc_m_power_channel_ppd uncore memory Channel PPD Cycles event=0x85 01 Number of cycles when all the ranks in the channel are in PPD mode. If IBT=off is enabled, then this can be used to count those cycles. If it is not enabled, then this can count the number of cycles when that could have been taken advantage of unc_m_power_cke_cycles.rank0 uncore memory CKE_ON_CYCLES by Rank; DIMM ID event=0x83,umask=0x1 01 Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_cke_cycles.rank1 uncore memory CKE_ON_CYCLES by Rank; DIMM ID event=0x83,umask=0x2 01 Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_cke_cycles.rank2 uncore memory CKE_ON_CYCLES by Rank; DIMM ID event=0x83,umask=0x4 01 Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_cke_cycles.rank3 uncore memory CKE_ON_CYCLES by Rank; DIMM ID event=0x83,umask=0x8 01 Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_cke_cycles.rank4 uncore memory CKE_ON_CYCLES by Rank; DIMM ID event=0x83,umask=0x10 01 Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_cke_cycles.rank5 uncore memory CKE_ON_CYCLES by Rank; DIMM ID event=0x83,umask=0x20 01 Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_cke_cycles.rank6 uncore memory CKE_ON_CYCLES by Rank; DIMM ID event=0x83,umask=0x40 01 Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_cke_cycles.rank7 uncore memory CKE_ON_CYCLES by Rank; DIMM ID event=0x83,umask=0x80 01 Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_critical_throttle_cycles uncore memory Critical Throttle Cycles event=0x86 01 Counts the number of cycles when the iMC is in critical thermal throttling. When this happens, all traffic is blocked. This should be rare unless something bad is going on in the platform. There is no filtering by rank for this event unc_m_power_pcu_throttling uncore memory UNC_M_POWER_PCU_THROTTLING event=0x42 01 unc_m_power_self_refresh uncore memory Clock-Enabled Self-Refresh event=0x43 01 Counts the number of cycles when the iMC is in self-refresh and the iMC still has a clock. This happens in some package C-states. For example, the PCU may ask the iMC to enter self-refresh even though some of the cores are still processing. One use of this is for Monroe technology. Self-refresh is required during package C3 and C6, but there is no clock in the iMC at this time, so it is not possible to count these cases unc_m_power_throttle_cycles.rank0 uncore memory Throttle Cycles for Rank 0; DIMM ID event=0x41,umask=0x1 01 Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1.; Thermal throttling is performed per DIMM. We support 3 DIMMs per channel. This ID allows us to filter by ID unc_m_power_throttle_cycles.rank1 uncore memory Throttle Cycles for Rank 0; DIMM ID event=0x41,umask=0x2 01 Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1 unc_m_power_throttle_cycles.rank2 uncore memory Throttle Cycles for Rank 0; DIMM ID event=0x41,umask=0x4 01 Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1 unc_m_power_throttle_cycles.rank3 uncore memory Throttle Cycles for Rank 0; DIMM ID event=0x41,umask=0x8 01 Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1 unc_m_power_throttle_cycles.rank4 uncore memory Throttle Cycles for Rank 0; DIMM ID event=0x41,umask=0x10 01 Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1 unc_m_power_throttle_cycles.rank5 uncore memory Throttle Cycles for Rank 0; DIMM ID event=0x41,umask=0x20 01 Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1 unc_m_power_throttle_cycles.rank6 uncore memory Throttle Cycles for Rank 0; DIMM ID event=0x41,umask=0x40 01 Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1 unc_m_power_throttle_cycles.rank7 uncore memory Throttle Cycles for Rank 0; DIMM ID event=0x41,umask=0x80 01 Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1 unc_m_preemption.rd_preempt_rd uncore memory Read Preemption Count; Read over Read Preemption event=0x8,umask=0x1 01 Counts the number of times a read in the iMC preempts another read or write. Generally reads to an open page are issued ahead of requests to closed pages. This improves the page hit rate of the system. However, high priority requests can cause pages of active requests to be closed in order to get them out. This will reduce the latency of the high-priority request at the expense of lower bandwidth and increased overall average latency.; Filter for when a read preempts another read unc_m_preemption.rd_preempt_wr uncore memory Read Preemption Count; Read over Write Preemption event=0x8,umask=0x2 01 Counts the number of times a read in the iMC preempts another read or write. Generally reads to an open page are issued ahead of requests to closed pages. This improves the page hit rate of the system. However, high priority requests can cause pages of active requests to be closed in order to get them out. This will reduce the latency of the high-priority request at the expense of lower bandwidth and increased overall average latency.; Filter for when a read preempts a write unc_m_pre_count.byp uncore memory DRAM Precharge commands.; Precharge due to bypass event=0x2,umask=0x10 01 Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.page_close uncore memory DRAM Precharge commands.; Precharge due to timer expiration event=0x2,umask=0x2 01 Counts the number of DRAM Precharge commands sent on this channel.; Counts the number of DRAM Precharge commands sent on this channel as a result of the page close counter expiring. This does not include implicit precharge commands sent in auto-precharge mode unc_m_pre_count.page_miss uncore memory DRAM Precharge commands.; Precharges due to page miss event=0x2,umask=0x1 01 Counts the number of DRAM Precharge commands sent on this channel.; Counts the number of DRAM Precharge commands sent on this channel as a result of page misses. This does not include explicit precharge commands sent with CAS commands in Auto-Precharge mode. This does not include PRE commands sent as a result of the page close counter expiration unc_m_pre_count.rd uncore memory DRAM Precharge commands.; Precharge due to read event=0x2,umask=0x4 01 Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.wr uncore memory DRAM Precharge commands.; Precharge due to write event=0x2,umask=0x8 01 Counts the number of DRAM Precharge commands sent on this channel unc_m_rd_cas_prio.high uncore memory Read CAS issued with HIGH priority event=0xa0,umask=0x4 01 unc_m_rd_cas_prio.low uncore memory Read CAS issued with LOW priority event=0xa0,umask=0x1 01 unc_m_rd_cas_prio.med uncore memory Read CAS issued with MEDIUM priority event=0xa0,umask=0x2 01 unc_m_rd_cas_prio.panic uncore memory Read CAS issued with PANIC NON ISOCH priority (starved) event=0xa0,umask=0x8 01 unc_m_rd_cas_rank0.allbanks uncore memory RD_CAS Access to Rank 0; All Banks event=0xb0,umask=0x10 01 RD_CAS Access to Rank 0 : All Banks unc_m_rd_cas_rank0.bank0 uncore memory RD_CAS Access to Rank 0; Bank 0 event=0xb0 01 RD_CAS Access to Rank 0 : Bank 0 unc_m_rd_cas_rank0.bank1 uncore memory RD_CAS Access to Rank 0; Bank 1 event=0xb0,umask=0x1 01 RD_CAS Access to Rank 0 : Bank 1 unc_m_rd_cas_rank0.bank10 uncore memory RD_CAS Access to Rank 0; Bank 10 event=0xb0,umask=0xa 01 RD_CAS Access to Rank 0 : Bank 10 unc_m_rd_cas_rank0.bank11 uncore memory RD_CAS Access to Rank 0; Bank 11 event=0xb0,umask=0xb 01 RD_CAS Access to Rank 0 : Bank 11 unc_m_rd_cas_rank0.bank12 uncore memory RD_CAS Access to Rank 0; Bank 12 event=0xb0,umask=0xc 01 RD_CAS Access to Rank 0 : Bank 12 unc_m_rd_cas_rank0.bank13 uncore memory RD_CAS Access to Rank 0; Bank 13 event=0xb0,umask=0xd 01 RD_CAS Access to Rank 0 : Bank 13 unc_m_rd_cas_rank0.bank14 uncore memory RD_CAS Access to Rank 0; Bank 14 event=0xb0,umask=0xe 01 RD_CAS Access to Rank 0 : Bank 14 unc_m_rd_cas_rank0.bank15 uncore memory RD_CAS Access to Rank 0; Bank 15 event=0xb0,umask=0xf 01 RD_CAS Access to Rank 0 : Bank 15 unc_m_rd_cas_rank0.bank2 uncore memory RD_CAS Access to Rank 0; Bank 2 event=0xb0,umask=0x2 01 RD_CAS Access to Rank 0 : Bank 2 unc_m_rd_cas_rank0.bank3 uncore memory RD_CAS Access to Rank 0; Bank 3 event=0xb0,umask=0x3 01 RD_CAS Access to Rank 0 : Bank 3 unc_m_rd_cas_rank0.bank4 uncore memory RD_CAS Access to Rank 0; Bank 4 event=0xb0,umask=0x4 01 RD_CAS Access to Rank 0 : Bank 4 unc_m_rd_cas_rank0.bank5 uncore memory RD_CAS Access to Rank 0; Bank 5 event=0xb0,umask=0x5 01 RD_CAS Access to Rank 0 : Bank 5 unc_m_rd_cas_rank0.bank6 uncore memory RD_CAS Access to Rank 0; Bank 6 event=0xb0,umask=0x6 01 RD_CAS Access to Rank 0 : Bank 6 unc_m_rd_cas_rank0.bank7 uncore memory RD_CAS Access to Rank 0; Bank 7 event=0xb0,umask=0x7 01 RD_CAS Access to Rank 0 : Bank 7 unc_m_rd_cas_rank0.bank8 uncore memory RD_CAS Access to Rank 0; Bank 8 event=0xb0,umask=0x8 01 RD_CAS Access to Rank 0 : Bank 8 unc_m_rd_cas_rank0.bank9 uncore memory RD_CAS Access to Rank 0; Bank 9 event=0xb0,umask=0x9 01 RD_CAS Access to Rank 0 : Bank 9 unc_m_rd_cas_rank0.bankg0 uncore memory RD_CAS Access to Rank 0; Bank Group 0 (Banks 0-3) event=0xb0,umask=0x11 01 RD_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_rd_cas_rank0.bankg1 uncore memory RD_CAS Access to Rank 0; Bank Group 1 (Banks 4-7) event=0xb0,umask=0x12 01 RD_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_rd_cas_rank0.bankg2 uncore memory RD_CAS Access to Rank 0; Bank Group 2 (Banks 8-11) event=0xb0,umask=0x13 01 RD_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_rd_cas_rank0.bankg3 uncore memory RD_CAS Access to Rank 0; Bank Group 3 (Banks 12-15) event=0xb0,umask=0x14 01 RD_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) unc_m_rd_cas_rank1.allbanks uncore memory RD_CAS Access to Rank 1; All Banks event=0xb1,umask=0x10 01 RD_CAS Access to Rank 0 : All Banks unc_m_rd_cas_rank1.bank0 uncore memory RD_CAS Access to Rank 1; Bank 0 event=0xb1 01 RD_CAS Access to Rank 0 : Bank 0 unc_m_rd_cas_rank1.bank1 uncore memory RD_CAS Access to Rank 1; Bank 1 event=0xb1,umask=0x1 01 RD_CAS Access to Rank 0 : Bank 1 unc_m_rd_cas_rank1.bank10 uncore memory RD_CAS Access to Rank 1; Bank 10 event=0xb1,umask=0xa 01 RD_CAS Access to Rank 0 : Bank 10 unc_m_rd_cas_rank1.bank11 uncore memory RD_CAS Access to Rank 1; Bank 11 event=0xb1,umask=0xb 01 RD_CAS Access to Rank 0 : Bank 11 unc_m_rd_cas_rank1.bank12 uncore memory RD_CAS Access to Rank 1; Bank 12 event=0xb1,umask=0xc 01 RD_CAS Access to Rank 0 : Bank 12 unc_m_rd_cas_rank1.bank13 uncore memory RD_CAS Access to Rank 1; Bank 13 event=0xb1,umask=0xd 01 RD_CAS Access to Rank 0 : Bank 13 unc_m_rd_cas_rank1.bank14 uncore memory RD_CAS Access to Rank 1; Bank 14 event=0xb1,umask=0xe 01 RD_CAS Access to Rank 0 : Bank 14 unc_m_rd_cas_rank1.bank15 uncore memory RD_CAS Access to Rank 1; Bank 15 event=0xb1,umask=0xf 01 RD_CAS Access to Rank 0 : Bank 15 unc_m_rd_cas_rank1.bank2 uncore memory RD_CAS Access to Rank 1; Bank 2 event=0xb1,umask=0x2 01 RD_CAS Access to Rank 0 : Bank 2 unc_m_rd_cas_rank1.bank3 uncore memory RD_CAS Access to Rank 1; Bank 3 event=0xb1,umask=0x3 01 RD_CAS Access to Rank 0 : Bank 3 unc_m_rd_cas_rank1.bank4 uncore memory RD_CAS Access to Rank 1; Bank 4 event=0xb1,umask=0x4 01 RD_CAS Access to Rank 0 : Bank 4 unc_m_rd_cas_rank1.bank5 uncore memory RD_CAS Access to Rank 1; Bank 5 event=0xb1,umask=0x5 01 RD_CAS Access to Rank 0 : Bank 5 unc_m_rd_cas_rank1.bank6 uncore memory RD_CAS Access to Rank 1; Bank 6 event=0xb1,umask=0x6 01 RD_CAS Access to Rank 0 : Bank 6 unc_m_rd_cas_rank1.bank7 uncore memory RD_CAS Access to Rank 1; Bank 7 event=0xb1,umask=0x7 01 RD_CAS Access to Rank 0 : Bank 7 unc_m_rd_cas_rank1.bank8 uncore memory RD_CAS Access to Rank 1; Bank 8 event=0xb1,umask=0x8 01 RD_CAS Access to Rank 0 : Bank 8 unc_m_rd_cas_rank1.bank9 uncore memory RD_CAS Access to Rank 1; Bank 9 event=0xb1,umask=0x9 01 RD_CAS Access to Rank 0 : Bank 9 unc_m_rd_cas_rank1.bankg0 uncore memory RD_CAS Access to Rank 1; Bank Group 0 (Banks 0-3) event=0xb1,umask=0x11 01 RD_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_rd_cas_rank1.bankg1 uncore memory RD_CAS Access to Rank 1; Bank Group 1 (Banks 4-7) event=0xb1,umask=0x12 01 RD_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_rd_cas_rank1.bankg2 uncore memory RD_CAS Access to Rank 1; Bank Group 2 (Banks 8-11) event=0xb1,umask=0x13 01 RD_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_rd_cas_rank1.bankg3 uncore memory RD_CAS Access to Rank 1; Bank Group 3 (Banks 12-15) event=0xb1,umask=0x14 01 RD_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) unc_m_rd_cas_rank2.bank0 uncore memory RD_CAS Access to Rank 2; Bank 0 event=0xb2 01 RD_CAS Access to Rank 0 : Bank 0 unc_m_rd_cas_rank4.allbanks uncore memory RD_CAS Access to Rank 4; All Banks event=0xb4,umask=0x10 01 RD_CAS Access to Rank 0 : All Banks unc_m_rd_cas_rank4.bank0 uncore memory RD_CAS Access to Rank 4; Bank 0 event=0xb4 01 RD_CAS Access to Rank 0 : Bank 0 unc_m_rd_cas_rank4.bank1 uncore memory RD_CAS Access to Rank 4; Bank 1 event=0xb4,umask=0x1 01 RD_CAS Access to Rank 0 : Bank 1 unc_m_rd_cas_rank4.bank10 uncore memory RD_CAS Access to Rank 4; Bank 10 event=0xb4,umask=0xa 01 RD_CAS Access to Rank 0 : Bank 10 unc_m_rd_cas_rank4.bank11 uncore memory RD_CAS Access to Rank 4; Bank 11 event=0xb4,umask=0xb 01 RD_CAS Access to Rank 0 : Bank 11 unc_m_rd_cas_rank4.bank12 uncore memory RD_CAS Access to Rank 4; Bank 12 event=0xb4,umask=0xc 01 RD_CAS Access to Rank 0 : Bank 12 unc_m_rd_cas_rank4.bank13 uncore memory RD_CAS Access to Rank 4; Bank 13 event=0xb4,umask=0xd 01 RD_CAS Access to Rank 0 : Bank 13 unc_m_rd_cas_rank4.bank14 uncore memory RD_CAS Access to Rank 4; Bank 14 event=0xb4,umask=0xe 01 RD_CAS Access to Rank 0 : Bank 14 unc_m_rd_cas_rank4.bank15 uncore memory RD_CAS Access to Rank 4; Bank 15 event=0xb4,umask=0xf 01 RD_CAS Access to Rank 0 : Bank 15 unc_m_rd_cas_rank4.bank2 uncore memory RD_CAS Access to Rank 4; Bank 2 event=0xb4,umask=0x2 01 RD_CAS Access to Rank 0 : Bank 2 unc_m_rd_cas_rank4.bank3 uncore memory RD_CAS Access to Rank 4; Bank 3 event=0xb4,umask=0x3 01 RD_CAS Access to Rank 0 : Bank 3 unc_m_rd_cas_rank4.bank4 uncore memory RD_CAS Access to Rank 4; Bank 4 event=0xb4,umask=0x4 01 RD_CAS Access to Rank 0 : Bank 4 unc_m_rd_cas_rank4.bank5 uncore memory RD_CAS Access to Rank 4; Bank 5 event=0xb4,umask=0x5 01 RD_CAS Access to Rank 0 : Bank 5 unc_m_rd_cas_rank4.bank6 uncore memory RD_CAS Access to Rank 4; Bank 6 event=0xb4,umask=0x6 01 RD_CAS Access to Rank 0 : Bank 6 unc_m_rd_cas_rank4.bank7 uncore memory RD_CAS Access to Rank 4; Bank 7 event=0xb4,umask=0x7 01 RD_CAS Access to Rank 0 : Bank 7 unc_m_rd_cas_rank4.bank8 uncore memory RD_CAS Access to Rank 4; Bank 8 event=0xb4,umask=0x8 01 RD_CAS Access to Rank 0 : Bank 8 unc_m_rd_cas_rank4.bank9 uncore memory RD_CAS Access to Rank 4; Bank 9 event=0xb4,umask=0x9 01 RD_CAS Access to Rank 0 : Bank 9 unc_m_rd_cas_rank4.bankg0 uncore memory RD_CAS Access to Rank 4; Bank Group 0 (Banks 0-3) event=0xb4,umask=0x11 01 RD_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_rd_cas_rank4.bankg1 uncore memory RD_CAS Access to Rank 4; Bank Group 1 (Banks 4-7) event=0xb4,umask=0x12 01 RD_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_rd_cas_rank4.bankg2 uncore memory RD_CAS Access to Rank 4; Bank Group 2 (Banks 8-11) event=0xb4,umask=0x13 01 RD_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_rd_cas_rank4.bankg3 uncore memory RD_CAS Access to Rank 4; Bank Group 3 (Banks 12-15) event=0xb4,umask=0x14 01 RD_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) unc_m_rd_cas_rank5.allbanks uncore memory RD_CAS Access to Rank 5; All Banks event=0xb5,umask=0x10 01 RD_CAS Access to Rank 0 : All Banks unc_m_rd_cas_rank5.bank0 uncore memory RD_CAS Access to Rank 5; Bank 0 event=0xb5 01 RD_CAS Access to Rank 0 : Bank 0 unc_m_rd_cas_rank5.bank1 uncore memory RD_CAS Access to Rank 5; Bank 1 event=0xb5,umask=0x1 01 RD_CAS Access to Rank 0 : Bank 1 unc_m_rd_cas_rank5.bank10 uncore memory RD_CAS Access to Rank 5; Bank 10 event=0xb5,umask=0xa 01 RD_CAS Access to Rank 0 : Bank 10 unc_m_rd_cas_rank5.bank11 uncore memory RD_CAS Access to Rank 5; Bank 11 event=0xb5,umask=0xb 01 RD_CAS Access to Rank 0 : Bank 11 unc_m_rd_cas_rank5.bank12 uncore memory RD_CAS Access to Rank 5; Bank 12 event=0xb5,umask=0xc 01 RD_CAS Access to Rank 0 : Bank 12 unc_m_rd_cas_rank5.bank13 uncore memory RD_CAS Access to Rank 5; Bank 13 event=0xb5,umask=0xd 01 RD_CAS Access to Rank 0 : Bank 13 unc_m_rd_cas_rank5.bank14 uncore memory RD_CAS Access to Rank 5; Bank 14 event=0xb5,umask=0xe 01 RD_CAS Access to Rank 0 : Bank 14 unc_m_rd_cas_rank5.bank15 uncore memory RD_CAS Access to Rank 5; Bank 15 event=0xb5,umask=0xf 01 RD_CAS Access to Rank 0 : Bank 15 unc_m_rd_cas_rank5.bank2 uncore memory RD_CAS Access to Rank 5; Bank 2 event=0xb5,umask=0x2 01 RD_CAS Access to Rank 0 : Bank 2 unc_m_rd_cas_rank5.bank3 uncore memory RD_CAS Access to Rank 5; Bank 3 event=0xb5,umask=0x3 01 RD_CAS Access to Rank 0 : Bank 3 unc_m_rd_cas_rank5.bank4 uncore memory RD_CAS Access to Rank 5; Bank 4 event=0xb5,umask=0x4 01 RD_CAS Access to Rank 0 : Bank 4 unc_m_rd_cas_rank5.bank5 uncore memory RD_CAS Access to Rank 5; Bank 5 event=0xb5,umask=0x5 01 RD_CAS Access to Rank 0 : Bank 5 unc_m_rd_cas_rank5.bank6 uncore memory RD_CAS Access to Rank 5; Bank 6 event=0xb5,umask=0x6 01 RD_CAS Access to Rank 0 : Bank 6 unc_m_rd_cas_rank5.bank7 uncore memory RD_CAS Access to Rank 5; Bank 7 event=0xb5,umask=0x7 01 RD_CAS Access to Rank 0 : Bank 7 unc_m_rd_cas_rank5.bank8 uncore memory RD_CAS Access to Rank 5; Bank 8 event=0xb5,umask=0x8 01 RD_CAS Access to Rank 0 : Bank 8 unc_m_rd_cas_rank5.bank9 uncore memory RD_CAS Access to Rank 5; Bank 9 event=0xb5,umask=0x9 01 RD_CAS Access to Rank 0 : Bank 9 unc_m_rd_cas_rank5.bankg0 uncore memory RD_CAS Access to Rank 5; Bank Group 0 (Banks 0-3) event=0xb5,umask=0x11 01 RD_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_rd_cas_rank5.bankg1 uncore memory RD_CAS Access to Rank 5; Bank Group 1 (Banks 4-7) event=0xb5,umask=0x12 01 RD_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_rd_cas_rank5.bankg2 uncore memory RD_CAS Access to Rank 5; Bank Group 2 (Banks 8-11) event=0xb5,umask=0x13 01 RD_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_rd_cas_rank5.bankg3 uncore memory RD_CAS Access to Rank 5; Bank Group 3 (Banks 12-15) event=0xb5,umask=0x14 01 RD_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) unc_m_rd_cas_rank6.allbanks uncore memory RD_CAS Access to Rank 6; All Banks event=0xb6,umask=0x10 01 RD_CAS Access to Rank 0 : All Banks unc_m_rd_cas_rank6.bank0 uncore memory RD_CAS Access to Rank 6; Bank 0 event=0xb6 01 RD_CAS Access to Rank 0 : Bank 0 unc_m_rd_cas_rank6.bank1 uncore memory RD_CAS Access to Rank 6; Bank 1 event=0xb6,umask=0x1 01 RD_CAS Access to Rank 0 : Bank 1 unc_m_rd_cas_rank6.bank10 uncore memory RD_CAS Access to Rank 6; Bank 10 event=0xb6,umask=0xa 01 RD_CAS Access to Rank 0 : Bank 10 unc_m_rd_cas_rank6.bank11 uncore memory RD_CAS Access to Rank 6; Bank 11 event=0xb6,umask=0xb 01 RD_CAS Access to Rank 0 : Bank 11 unc_m_rd_cas_rank6.bank12 uncore memory RD_CAS Access to Rank 6; Bank 12 event=0xb6,umask=0xc 01 RD_CAS Access to Rank 0 : Bank 12 unc_m_rd_cas_rank6.bank13 uncore memory RD_CAS Access to Rank 6; Bank 13 event=0xb6,umask=0xd 01 RD_CAS Access to Rank 0 : Bank 13 unc_m_rd_cas_rank6.bank14 uncore memory RD_CAS Access to Rank 6; Bank 14 event=0xb6,umask=0xe 01 RD_CAS Access to Rank 0 : Bank 14 unc_m_rd_cas_rank6.bank15 uncore memory RD_CAS Access to Rank 6; Bank 15 event=0xb6,umask=0xf 01 RD_CAS Access to Rank 0 : Bank 15 unc_m_rd_cas_rank6.bank2 uncore memory RD_CAS Access to Rank 6; Bank 2 event=0xb6,umask=0x2 01 RD_CAS Access to Rank 0 : Bank 2 unc_m_rd_cas_rank6.bank3 uncore memory RD_CAS Access to Rank 6; Bank 3 event=0xb6,umask=0x3 01 RD_CAS Access to Rank 0 : Bank 3 unc_m_rd_cas_rank6.bank4 uncore memory RD_CAS Access to Rank 6; Bank 4 event=0xb6,umask=0x4 01 RD_CAS Access to Rank 0 : Bank 4 unc_m_rd_cas_rank6.bank5 uncore memory RD_CAS Access to Rank 6; Bank 5 event=0xb6,umask=0x5 01 RD_CAS Access to Rank 0 : Bank 5 unc_m_rd_cas_rank6.bank6 uncore memory RD_CAS Access to Rank 6; Bank 6 event=0xb6,umask=0x6 01 RD_CAS Access to Rank 0 : Bank 6 unc_m_rd_cas_rank6.bank7 uncore memory RD_CAS Access to Rank 6; Bank 7 event=0xb6,umask=0x7 01 RD_CAS Access to Rank 0 : Bank 7 unc_m_rd_cas_rank6.bank8 uncore memory RD_CAS Access to Rank 6; Bank 8 event=0xb6,umask=0x8 01 RD_CAS Access to Rank 0 : Bank 8 unc_m_rd_cas_rank6.bank9 uncore memory RD_CAS Access to Rank 6; Bank 9 event=0xb6,umask=0x9 01 RD_CAS Access to Rank 0 : Bank 9 unc_m_rd_cas_rank6.bankg0 uncore memory RD_CAS Access to Rank 6; Bank Group 0 (Banks 0-3) event=0xb6,umask=0x11 01 RD_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_rd_cas_rank6.bankg1 uncore memory RD_CAS Access to Rank 6; Bank Group 1 (Banks 4-7) event=0xb6,umask=0x12 01 RD_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_rd_cas_rank6.bankg2 uncore memory RD_CAS Access to Rank 6; Bank Group 2 (Banks 8-11) event=0xb6,umask=0x13 01 RD_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_rd_cas_rank6.bankg3 uncore memory RD_CAS Access to Rank 6; Bank Group 3 (Banks 12-15) event=0xb6,umask=0x14 01 RD_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) unc_m_rd_cas_rank7.allbanks uncore memory RD_CAS Access to Rank 7; All Banks event=0xb7,umask=0x10 01 RD_CAS Access to Rank 0 : All Banks unc_m_rd_cas_rank7.bank0 uncore memory RD_CAS Access to Rank 7; Bank 0 event=0xb7 01 RD_CAS Access to Rank 0 : Bank 0 unc_m_rd_cas_rank7.bank1 uncore memory RD_CAS Access to Rank 7; Bank 1 event=0xb7,umask=0x1 01 RD_CAS Access to Rank 0 : Bank 1 unc_m_rd_cas_rank7.bank10 uncore memory RD_CAS Access to Rank 7; Bank 10 event=0xb7,umask=0xa 01 RD_CAS Access to Rank 0 : Bank 10 unc_m_rd_cas_rank7.bank11 uncore memory RD_CAS Access to Rank 7; Bank 11 event=0xb7,umask=0xb 01 RD_CAS Access to Rank 0 : Bank 11 unc_m_rd_cas_rank7.bank12 uncore memory RD_CAS Access to Rank 7; Bank 12 event=0xb7,umask=0xc 01 RD_CAS Access to Rank 0 : Bank 12 unc_m_rd_cas_rank7.bank13 uncore memory RD_CAS Access to Rank 7; Bank 13 event=0xb7,umask=0xd 01 RD_CAS Access to Rank 0 : Bank 13 unc_m_rd_cas_rank7.bank14 uncore memory RD_CAS Access to Rank 7; Bank 14 event=0xb7,umask=0xe 01 RD_CAS Access to Rank 0 : Bank 14 unc_m_rd_cas_rank7.bank15 uncore memory RD_CAS Access to Rank 7; Bank 15 event=0xb7,umask=0xf 01 RD_CAS Access to Rank 0 : Bank 15 unc_m_rd_cas_rank7.bank2 uncore memory RD_CAS Access to Rank 7; Bank 2 event=0xb7,umask=0x2 01 RD_CAS Access to Rank 0 : Bank 2 unc_m_rd_cas_rank7.bank3 uncore memory RD_CAS Access to Rank 7; Bank 3 event=0xb7,umask=0x3 01 RD_CAS Access to Rank 0 : Bank 3 unc_m_rd_cas_rank7.bank4 uncore memory RD_CAS Access to Rank 7; Bank 4 event=0xb7,umask=0x4 01 RD_CAS Access to Rank 0 : Bank 4 unc_m_rd_cas_rank7.bank5 uncore memory RD_CAS Access to Rank 7; Bank 5 event=0xb7,umask=0x5 01 RD_CAS Access to Rank 0 : Bank 5 unc_m_rd_cas_rank7.bank6 uncore memory RD_CAS Access to Rank 7; Bank 6 event=0xb7,umask=0x6 01 RD_CAS Access to Rank 0 : Bank 6 unc_m_rd_cas_rank7.bank7 uncore memory RD_CAS Access to Rank 7; Bank 7 event=0xb7,umask=0x7 01 RD_CAS Access to Rank 0 : Bank 7 unc_m_rd_cas_rank7.bank8 uncore memory RD_CAS Access to Rank 7; Bank 8 event=0xb7,umask=0x8 01 RD_CAS Access to Rank 0 : Bank 8 unc_m_rd_cas_rank7.bank9 uncore memory RD_CAS Access to Rank 7; Bank 9 event=0xb7,umask=0x9 01 RD_CAS Access to Rank 0 : Bank 9 unc_m_rd_cas_rank7.bankg0 uncore memory RD_CAS Access to Rank 7; Bank Group 0 (Banks 0-3) event=0xb7,umask=0x11 01 RD_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_rd_cas_rank7.bankg1 uncore memory RD_CAS Access to Rank 7; Bank Group 1 (Banks 4-7) event=0xb7,umask=0x12 01 RD_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_rd_cas_rank7.bankg2 uncore memory RD_CAS Access to Rank 7; Bank Group 2 (Banks 8-11) event=0xb7,umask=0x13 01 RD_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_rd_cas_rank7.bankg3 uncore memory RD_CAS Access to Rank 7; Bank Group 3 (Banks 12-15) event=0xb7,umask=0x14 01 RD_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) unc_m_rpq_cycles_ne uncore memory Read Pending Queue Not Empty event=0x11 01 Counts the number of cycles that the Read Pending Queue is not empty. This can then be used to calculate the average occupancy (in conjunction with the Read Pending Queue Occupancy count). The RPQ is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory. This filter is to be used in conjunction with the occupancy filter so that one can correctly track the average occupancies for schedulable entries and scheduled requests unc_m_rpq_inserts uncore memory Read Pending Queue Allocations event=0x10 01 Counts the number of allocations into the Read Pending Queue. This queue is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory. This includes both ISOCH and non-ISOCH requests unc_m_vmse_mxb_wr_occupancy uncore memory VMSE MXB write buffer occupancy event=0x91 01 unc_m_vmse_wr_push.rmm uncore memory VMSE WR PUSH issued; VMSE write PUSH issued in RMM event=0x90,umask=0x2 01 unc_m_vmse_wr_push.wmm uncore memory VMSE WR PUSH issued; VMSE write PUSH issued in WMM event=0x90,umask=0x1 01 unc_m_wmm_to_rmm.low_thresh uncore memory Transition from WMM to RMM because of low threshold; Transition from WMM to RMM because of starve counter event=0xc0,umask=0x1 01 unc_m_wmm_to_rmm.starve uncore memory Transition from WMM to RMM because of low threshold event=0xc0,umask=0x2 01 unc_m_wmm_to_rmm.vmse_retry uncore memory Transition from WMM to RMM because of low threshold event=0xc0,umask=0x4 01 unc_m_wpq_cycles_full uncore memory Write Pending Queue Full Cycles event=0x22 01 Counts the number of cycles when the Write Pending Queue is full. When the WPQ is full, the HA will not be able to issue any additional read requests into the iMC. This count should be similar count in the HA which tracks the number of cycles that the HA has no WPQ credits, just somewhat smaller to account for the credit return overhead unc_m_wpq_cycles_ne uncore memory Write Pending Queue Not Empty event=0x21 01 Counts the number of cycles that the Write Pending Queue is not empty. This can then be used to calculate the average queue occupancy (in conjunction with the WPQ Occupancy Accumulation count). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC. This is not to be confused with actually performing the write to DRAM. Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies unc_m_wpq_read_hit uncore memory Write Pending Queue CAM Match event=0x23 01 Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_m_wpq_write_hit uncore memory Write Pending Queue CAM Match event=0x24 01 Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_m_wrong_mm uncore memory Not getting the requested Major Mode event=0xc1 01 unc_m_wr_cas_rank0.allbanks uncore memory WR_CAS Access to Rank 0; All Banks event=0xb8,umask=0x10 01 WR_CAS Access to Rank 0 : All Banks unc_m_wr_cas_rank0.bank0 uncore memory WR_CAS Access to Rank 0; Bank 0 event=0xb8 01 WR_CAS Access to Rank 0 : Bank 0 unc_m_wr_cas_rank0.bank1 uncore memory WR_CAS Access to Rank 0; Bank 1 event=0xb8,umask=0x1 01 WR_CAS Access to Rank 0 : Bank 1 unc_m_wr_cas_rank0.bank10 uncore memory WR_CAS Access to Rank 0; Bank 10 event=0xb8,umask=0xa 01 WR_CAS Access to Rank 0 : Bank 10 unc_m_wr_cas_rank0.bank11 uncore memory WR_CAS Access to Rank 0; Bank 11 event=0xb8,umask=0xb 01 WR_CAS Access to Rank 0 : Bank 11 unc_m_wr_cas_rank0.bank12 uncore memory WR_CAS Access to Rank 0; Bank 12 event=0xb8,umask=0xc 01 WR_CAS Access to Rank 0 : Bank 12 unc_m_wr_cas_rank0.bank13 uncore memory WR_CAS Access to Rank 0; Bank 13 event=0xb8,umask=0xd 01 WR_CAS Access to Rank 0 : Bank 13 unc_m_wr_cas_rank0.bank14 uncore memory WR_CAS Access to Rank 0; Bank 14 event=0xb8,umask=0xe 01 WR_CAS Access to Rank 0 : Bank 14 unc_m_wr_cas_rank0.bank15 uncore memory WR_CAS Access to Rank 0; Bank 15 event=0xb8,umask=0xf 01 WR_CAS Access to Rank 0 : Bank 15 unc_m_wr_cas_rank0.bank2 uncore memory WR_CAS Access to Rank 0; Bank 2 event=0xb8,umask=0x2 01 WR_CAS Access to Rank 0 : Bank 2 unc_m_wr_cas_rank0.bank3 uncore memory WR_CAS Access to Rank 0; Bank 3 event=0xb8,umask=0x3 01 WR_CAS Access to Rank 0 : Bank 3 unc_m_wr_cas_rank0.bank4 uncore memory WR_CAS Access to Rank 0; Bank 4 event=0xb8,umask=0x4 01 WR_CAS Access to Rank 0 : Bank 4 unc_m_wr_cas_rank0.bank5 uncore memory WR_CAS Access to Rank 0; Bank 5 event=0xb8,umask=0x5 01 WR_CAS Access to Rank 0 : Bank 5 unc_m_wr_cas_rank0.bank6 uncore memory WR_CAS Access to Rank 0; Bank 6 event=0xb8,umask=0x6 01 WR_CAS Access to Rank 0 : Bank 6 unc_m_wr_cas_rank0.bank7 uncore memory WR_CAS Access to Rank 0; Bank 7 event=0xb8,umask=0x7 01 WR_CAS Access to Rank 0 : Bank 7 unc_m_wr_cas_rank0.bank8 uncore memory WR_CAS Access to Rank 0; Bank 8 event=0xb8,umask=0x8 01 WR_CAS Access to Rank 0 : Bank 8 unc_m_wr_cas_rank0.bank9 uncore memory WR_CAS Access to Rank 0; Bank 9 event=0xb8,umask=0x9 01 WR_CAS Access to Rank 0 : Bank 9 unc_m_wr_cas_rank0.bankg0 uncore memory WR_CAS Access to Rank 0; Bank Group 0 (Banks 0-3) event=0xb8,umask=0x11 01 WR_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_wr_cas_rank0.bankg1 uncore memory WR_CAS Access to Rank 0; Bank Group 1 (Banks 4-7) event=0xb8,umask=0x12 01 WR_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_wr_cas_rank0.bankg2 uncore memory WR_CAS Access to Rank 0; Bank Group 2 (Banks 8-11) event=0xb8,umask=0x13 01 WR_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_wr_cas_rank0.bankg3 uncore memory WR_CAS Access to Rank 0; Bank Group 3 (Banks 12-15) event=0xb8,umask=0x14 01 WR_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) unc_m_wr_cas_rank1.allbanks uncore memory WR_CAS Access to Rank 1; All Banks event=0xb9,umask=0x10 01 WR_CAS Access to Rank 0 : All Banks unc_m_wr_cas_rank1.bank0 uncore memory WR_CAS Access to Rank 1; Bank 0 event=0xb9 01 WR_CAS Access to Rank 0 : Bank 0 unc_m_wr_cas_rank1.bank1 uncore memory WR_CAS Access to Rank 1; Bank 1 event=0xb9,umask=0x1 01 WR_CAS Access to Rank 0 : Bank 1 unc_m_wr_cas_rank1.bank10 uncore memory WR_CAS Access to Rank 1; Bank 10 event=0xb9,umask=0xa 01 WR_CAS Access to Rank 0 : Bank 10 unc_m_wr_cas_rank1.bank11 uncore memory WR_CAS Access to Rank 1; Bank 11 event=0xb9,umask=0xb 01 WR_CAS Access to Rank 0 : Bank 11 unc_m_wr_cas_rank1.bank12 uncore memory WR_CAS Access to Rank 1; Bank 12 event=0xb9,umask=0xc 01 WR_CAS Access to Rank 0 : Bank 12 unc_m_wr_cas_rank1.bank13 uncore memory WR_CAS Access to Rank 1; Bank 13 event=0xb9,umask=0xd 01 WR_CAS Access to Rank 0 : Bank 13 unc_m_wr_cas_rank1.bank14 uncore memory WR_CAS Access to Rank 1; Bank 14 event=0xb9,umask=0xe 01 WR_CAS Access to Rank 0 : Bank 14 unc_m_wr_cas_rank1.bank15 uncore memory WR_CAS Access to Rank 1; Bank 15 event=0xb9,umask=0xf 01 WR_CAS Access to Rank 0 : Bank 15 unc_m_wr_cas_rank1.bank2 uncore memory WR_CAS Access to Rank 1; Bank 2 event=0xb9,umask=0x2 01 WR_CAS Access to Rank 0 : Bank 2 unc_m_wr_cas_rank1.bank3 uncore memory WR_CAS Access to Rank 1; Bank 3 event=0xb9,umask=0x3 01 WR_CAS Access to Rank 0 : Bank 3 unc_m_wr_cas_rank1.bank4 uncore memory WR_CAS Access to Rank 1; Bank 4 event=0xb9,umask=0x4 01 WR_CAS Access to Rank 0 : Bank 4 unc_m_wr_cas_rank1.bank5 uncore memory WR_CAS Access to Rank 1; Bank 5 event=0xb9,umask=0x5 01 WR_CAS Access to Rank 0 : Bank 5 unc_m_wr_cas_rank1.bank6 uncore memory WR_CAS Access to Rank 1; Bank 6 event=0xb9,umask=0x6 01 WR_CAS Access to Rank 0 : Bank 6 unc_m_wr_cas_rank1.bank7 uncore memory WR_CAS Access to Rank 1; Bank 7 event=0xb9,umask=0x7 01 WR_CAS Access to Rank 0 : Bank 7 unc_m_wr_cas_rank1.bank8 uncore memory WR_CAS Access to Rank 1; Bank 8 event=0xb9,umask=0x8 01 WR_CAS Access to Rank 0 : Bank 8 unc_m_wr_cas_rank1.bank9 uncore memory WR_CAS Access to Rank 1; Bank 9 event=0xb9,umask=0x9 01 WR_CAS Access to Rank 0 : Bank 9 unc_m_wr_cas_rank1.bankg0 uncore memory WR_CAS Access to Rank 1; Bank Group 0 (Banks 0-3) event=0xb9,umask=0x11 01 WR_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_wr_cas_rank1.bankg1 uncore memory WR_CAS Access to Rank 1; Bank Group 1 (Banks 4-7) event=0xb9,umask=0x12 01 WR_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_wr_cas_rank1.bankg2 uncore memory WR_CAS Access to Rank 1; Bank Group 2 (Banks 8-11) event=0xb9,umask=0x13 01 WR_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_wr_cas_rank1.bankg3 uncore memory WR_CAS Access to Rank 1; Bank Group 3 (Banks 12-15) event=0xb9,umask=0x14 01 WR_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) unc_m_wr_cas_rank4.allbanks uncore memory WR_CAS Access to Rank 4; All Banks event=0xbc,umask=0x10 01 WR_CAS Access to Rank 0 : All Banks unc_m_wr_cas_rank4.bank0 uncore memory WR_CAS Access to Rank 4; Bank 0 event=0xbc 01 WR_CAS Access to Rank 0 : Bank 0 unc_m_wr_cas_rank4.bank1 uncore memory WR_CAS Access to Rank 4; Bank 1 event=0xbc,umask=0x1 01 WR_CAS Access to Rank 0 : Bank 1 unc_m_wr_cas_rank4.bank10 uncore memory WR_CAS Access to Rank 4; Bank 10 event=0xbc,umask=0xa 01 WR_CAS Access to Rank 0 : Bank 10 unc_m_wr_cas_rank4.bank11 uncore memory WR_CAS Access to Rank 4; Bank 11 event=0xbc,umask=0xb 01 WR_CAS Access to Rank 0 : Bank 11 unc_m_wr_cas_rank4.bank12 uncore memory WR_CAS Access to Rank 4; Bank 12 event=0xbc,umask=0xc 01 WR_CAS Access to Rank 0 : Bank 12 unc_m_wr_cas_rank4.bank13 uncore memory WR_CAS Access to Rank 4; Bank 13 event=0xbc,umask=0xd 01 WR_CAS Access to Rank 0 : Bank 13 unc_m_wr_cas_rank4.bank14 uncore memory WR_CAS Access to Rank 4; Bank 14 event=0xbc,umask=0xe 01 WR_CAS Access to Rank 0 : Bank 14 unc_m_wr_cas_rank4.bank15 uncore memory WR_CAS Access to Rank 4; Bank 15 event=0xbc,umask=0xf 01 WR_CAS Access to Rank 0 : Bank 15 unc_m_wr_cas_rank4.bank2 uncore memory WR_CAS Access to Rank 4; Bank 2 event=0xbc,umask=0x2 01 WR_CAS Access to Rank 0 : Bank 2 unc_m_wr_cas_rank4.bank3 uncore memory WR_CAS Access to Rank 4; Bank 3 event=0xbc,umask=0x3 01 WR_CAS Access to Rank 0 : Bank 3 unc_m_wr_cas_rank4.bank4 uncore memory WR_CAS Access to Rank 4; Bank 4 event=0xbc,umask=0x4 01 WR_CAS Access to Rank 0 : Bank 4 unc_m_wr_cas_rank4.bank5 uncore memory WR_CAS Access to Rank 4; Bank 5 event=0xbc,umask=0x5 01 WR_CAS Access to Rank 0 : Bank 5 unc_m_wr_cas_rank4.bank6 uncore memory WR_CAS Access to Rank 4; Bank 6 event=0xbc,umask=0x6 01 WR_CAS Access to Rank 0 : Bank 6 unc_m_wr_cas_rank4.bank7 uncore memory WR_CAS Access to Rank 4; Bank 7 event=0xbc,umask=0x7 01 WR_CAS Access to Rank 0 : Bank 7 unc_m_wr_cas_rank4.bank8 uncore memory WR_CAS Access to Rank 4; Bank 8 event=0xbc,umask=0x8 01 WR_CAS Access to Rank 0 : Bank 8 unc_m_wr_cas_rank4.bank9 uncore memory WR_CAS Access to Rank 4; Bank 9 event=0xbc,umask=0x9 01 WR_CAS Access to Rank 0 : Bank 9 unc_m_wr_cas_rank4.bankg0 uncore memory WR_CAS Access to Rank 4; Bank Group 0 (Banks 0-3) event=0xbc,umask=0x11 01 WR_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_wr_cas_rank4.bankg1 uncore memory WR_CAS Access to Rank 4; Bank Group 1 (Banks 4-7) event=0xbc,umask=0x12 01 WR_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_wr_cas_rank4.bankg2 uncore memory WR_CAS Access to Rank 4; Bank Group 2 (Banks 8-11) event=0xbc,umask=0x13 01 WR_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_wr_cas_rank4.bankg3 uncore memory WR_CAS Access to Rank 4; Bank Group 3 (Banks 12-15) event=0xbc,umask=0x14 01 WR_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) unc_m_wr_cas_rank5.allbanks uncore memory WR_CAS Access to Rank 5; All Banks event=0xbd,umask=0x10 01 WR_CAS Access to Rank 0 : All Banks unc_m_wr_cas_rank5.bank0 uncore memory WR_CAS Access to Rank 5; Bank 0 event=0xbd 01 WR_CAS Access to Rank 0 : Bank 0 unc_m_wr_cas_rank5.bank1 uncore memory WR_CAS Access to Rank 5; Bank 1 event=0xbd,umask=0x1 01 WR_CAS Access to Rank 0 : Bank 1 unc_m_wr_cas_rank5.bank10 uncore memory WR_CAS Access to Rank 5; Bank 10 event=0xbd,umask=0xa 01 WR_CAS Access to Rank 0 : Bank 10 unc_m_wr_cas_rank5.bank11 uncore memory WR_CAS Access to Rank 5; Bank 11 event=0xbd,umask=0xb 01 WR_CAS Access to Rank 0 : Bank 11 unc_m_wr_cas_rank5.bank12 uncore memory WR_CAS Access to Rank 5; Bank 12 event=0xbd,umask=0xc 01 WR_CAS Access to Rank 0 : Bank 12 unc_m_wr_cas_rank5.bank13 uncore memory WR_CAS Access to Rank 5; Bank 13 event=0xbd,umask=0xd 01 WR_CAS Access to Rank 0 : Bank 13 unc_m_wr_cas_rank5.bank14 uncore memory WR_CAS Access to Rank 5; Bank 14 event=0xbd,umask=0xe 01 WR_CAS Access to Rank 0 : Bank 14 unc_m_wr_cas_rank5.bank15 uncore memory WR_CAS Access to Rank 5; Bank 15 event=0xbd,umask=0xf 01 WR_CAS Access to Rank 0 : Bank 15 unc_m_wr_cas_rank5.bank2 uncore memory WR_CAS Access to Rank 5; Bank 2 event=0xbd,umask=0x2 01 WR_CAS Access to Rank 0 : Bank 2 unc_m_wr_cas_rank5.bank3 uncore memory WR_CAS Access to Rank 5; Bank 3 event=0xbd,umask=0x3 01 WR_CAS Access to Rank 0 : Bank 3 unc_m_wr_cas_rank5.bank4 uncore memory WR_CAS Access to Rank 5; Bank 4 event=0xbd,umask=0x4 01 WR_CAS Access to Rank 0 : Bank 4 unc_m_wr_cas_rank5.bank5 uncore memory WR_CAS Access to Rank 5; Bank 5 event=0xbd,umask=0x5 01 WR_CAS Access to Rank 0 : Bank 5 unc_m_wr_cas_rank5.bank6 uncore memory WR_CAS Access to Rank 5; Bank 6 event=0xbd,umask=0x6 01 WR_CAS Access to Rank 0 : Bank 6 unc_m_wr_cas_rank5.bank7 uncore memory WR_CAS Access to Rank 5; Bank 7 event=0xbd,umask=0x7 01 WR_CAS Access to Rank 0 : Bank 7 unc_m_wr_cas_rank5.bank8 uncore memory WR_CAS Access to Rank 5; Bank 8 event=0xbd,umask=0x8 01 WR_CAS Access to Rank 0 : Bank 8 unc_m_wr_cas_rank5.bank9 uncore memory WR_CAS Access to Rank 5; Bank 9 event=0xbd,umask=0x9 01 WR_CAS Access to Rank 0 : Bank 9 unc_m_wr_cas_rank5.bankg0 uncore memory WR_CAS Access to Rank 5; Bank Group 0 (Banks 0-3) event=0xbd,umask=0x11 01 WR_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_wr_cas_rank5.bankg1 uncore memory WR_CAS Access to Rank 5; Bank Group 1 (Banks 4-7) event=0xbd,umask=0x12 01 WR_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_wr_cas_rank5.bankg2 uncore memory WR_CAS Access to Rank 5; Bank Group 2 (Banks 8-11) event=0xbd,umask=0x13 01 WR_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_wr_cas_rank5.bankg3 uncore memory WR_CAS Access to Rank 5; Bank Group 3 (Banks 12-15) event=0xbd,umask=0x14 01 WR_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) unc_m_wr_cas_rank6.allbanks uncore memory WR_CAS Access to Rank 6; All Banks event=0xbe,umask=0x10 01 WR_CAS Access to Rank 0 : All Banks unc_m_wr_cas_rank6.bank0 uncore memory WR_CAS Access to Rank 6; Bank 0 event=0xbe 01 WR_CAS Access to Rank 0 : Bank 0 unc_m_wr_cas_rank6.bank1 uncore memory WR_CAS Access to Rank 6; Bank 1 event=0xbe,umask=0x1 01 WR_CAS Access to Rank 0 : Bank 1 unc_m_wr_cas_rank6.bank10 uncore memory WR_CAS Access to Rank 6; Bank 10 event=0xbe,umask=0xa 01 WR_CAS Access to Rank 0 : Bank 10 unc_m_wr_cas_rank6.bank11 uncore memory WR_CAS Access to Rank 6; Bank 11 event=0xbe,umask=0xb 01 WR_CAS Access to Rank 0 : Bank 11 unc_m_wr_cas_rank6.bank12 uncore memory WR_CAS Access to Rank 6; Bank 12 event=0xbe,umask=0xc 01 WR_CAS Access to Rank 0 : Bank 12 unc_m_wr_cas_rank6.bank13 uncore memory WR_CAS Access to Rank 6; Bank 13 event=0xbe,umask=0xd 01 WR_CAS Access to Rank 0 : Bank 13 unc_m_wr_cas_rank6.bank14 uncore memory WR_CAS Access to Rank 6; Bank 14 event=0xbe,umask=0xe 01 WR_CAS Access to Rank 0 : Bank 14 unc_m_wr_cas_rank6.bank15 uncore memory WR_CAS Access to Rank 6; Bank 15 event=0xbe,umask=0xf 01 WR_CAS Access to Rank 0 : Bank 15 unc_m_wr_cas_rank6.bank2 uncore memory WR_CAS Access to Rank 6; Bank 2 event=0xbe,umask=0x2 01 WR_CAS Access to Rank 0 : Bank 2 unc_m_wr_cas_rank6.bank3 uncore memory WR_CAS Access to Rank 6; Bank 3 event=0xbe,umask=0x3 01 WR_CAS Access to Rank 0 : Bank 3 unc_m_wr_cas_rank6.bank4 uncore memory WR_CAS Access to Rank 6; Bank 4 event=0xbe,umask=0x4 01 WR_CAS Access to Rank 0 : Bank 4 unc_m_wr_cas_rank6.bank5 uncore memory WR_CAS Access to Rank 6; Bank 5 event=0xbe,umask=0x5 01 WR_CAS Access to Rank 0 : Bank 5 unc_m_wr_cas_rank6.bank6 uncore memory WR_CAS Access to Rank 6; Bank 6 event=0xbe,umask=0x6 01 WR_CAS Access to Rank 0 : Bank 6 unc_m_wr_cas_rank6.bank7 uncore memory WR_CAS Access to Rank 6; Bank 7 event=0xbe,umask=0x7 01 WR_CAS Access to Rank 0 : Bank 7 unc_m_wr_cas_rank6.bank8 uncore memory WR_CAS Access to Rank 6; Bank 8 event=0xbe,umask=0x8 01 WR_CAS Access to Rank 0 : Bank 8 unc_m_wr_cas_rank6.bank9 uncore memory WR_CAS Access to Rank 6; Bank 9 event=0xbe,umask=0x9 01 WR_CAS Access to Rank 0 : Bank 9 unc_m_wr_cas_rank6.bankg0 uncore memory WR_CAS Access to Rank 6; Bank Group 0 (Banks 0-3) event=0xbe,umask=0x11 01 WR_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_wr_cas_rank6.bankg1 uncore memory WR_CAS Access to Rank 6; Bank Group 1 (Banks 4-7) event=0xbe,umask=0x12 01 WR_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_wr_cas_rank6.bankg2 uncore memory WR_CAS Access to Rank 6; Bank Group 2 (Banks 8-11) event=0xbe,umask=0x13 01 WR_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_wr_cas_rank6.bankg3 uncore memory WR_CAS Access to Rank 6; Bank Group 3 (Banks 12-15) event=0xbe,umask=0x14 01 WR_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) unc_m_wr_cas_rank7.allbanks uncore memory WR_CAS Access to Rank 7; All Banks event=0xbf,umask=0x10 01 WR_CAS Access to Rank 0 : All Banks unc_m_wr_cas_rank7.bank0 uncore memory WR_CAS Access to Rank 7; Bank 0 event=0xbf 01 WR_CAS Access to Rank 0 : Bank 0 unc_m_wr_cas_rank7.bank1 uncore memory WR_CAS Access to Rank 7; Bank 1 event=0xbf,umask=0x1 01 WR_CAS Access to Rank 0 : Bank 1 unc_m_wr_cas_rank7.bank10 uncore memory WR_CAS Access to Rank 7; Bank 10 event=0xbf,umask=0xa 01 WR_CAS Access to Rank 0 : Bank 10 unc_m_wr_cas_rank7.bank11 uncore memory WR_CAS Access to Rank 7; Bank 11 event=0xbf,umask=0xb 01 WR_CAS Access to Rank 0 : Bank 11 unc_m_wr_cas_rank7.bank12 uncore memory WR_CAS Access to Rank 7; Bank 12 event=0xbf,umask=0xc 01 WR_CAS Access to Rank 0 : Bank 12 unc_m_wr_cas_rank7.bank13 uncore memory WR_CAS Access to Rank 7; Bank 13 event=0xbf,umask=0xd 01 WR_CAS Access to Rank 0 : Bank 13 unc_m_wr_cas_rank7.bank14 uncore memory WR_CAS Access to Rank 7; Bank 14 event=0xbf,umask=0xe 01 WR_CAS Access to Rank 0 : Bank 14 unc_m_wr_cas_rank7.bank15 uncore memory WR_CAS Access to Rank 7; Bank 15 event=0xbf,umask=0xf 01 WR_CAS Access to Rank 0 : Bank 15 unc_m_wr_cas_rank7.bank2 uncore memory WR_CAS Access to Rank 7; Bank 2 event=0xbf,umask=0x2 01 WR_CAS Access to Rank 0 : Bank 2 unc_m_wr_cas_rank7.bank3 uncore memory WR_CAS Access to Rank 7; Bank 3 event=0xbf,umask=0x3 01 WR_CAS Access to Rank 0 : Bank 3 unc_m_wr_cas_rank7.bank4 uncore memory WR_CAS Access to Rank 7; Bank 4 event=0xbf,umask=0x4 01 WR_CAS Access to Rank 0 : Bank 4 unc_m_wr_cas_rank7.bank5 uncore memory WR_CAS Access to Rank 7; Bank 5 event=0xbf,umask=0x5 01 WR_CAS Access to Rank 0 : Bank 5 unc_m_wr_cas_rank7.bank6 uncore memory WR_CAS Access to Rank 7; Bank 6 event=0xbf,umask=0x6 01 WR_CAS Access to Rank 0 : Bank 6 unc_m_wr_cas_rank7.bank7 uncore memory WR_CAS Access to Rank 7; Bank 7 event=0xbf,umask=0x7 01 WR_CAS Access to Rank 0 : Bank 7 unc_m_wr_cas_rank7.bank8 uncore memory WR_CAS Access to Rank 7; Bank 8 event=0xbf,umask=0x8 01 WR_CAS Access to Rank 0 : Bank 8 unc_m_wr_cas_rank7.bank9 uncore memory WR_CAS Access to Rank 7; Bank 9 event=0xbf,umask=0x9 01 WR_CAS Access to Rank 0 : Bank 9 unc_m_wr_cas_rank7.bankg0 uncore memory WR_CAS Access to Rank 7; Bank Group 0 (Banks 0-3) event=0xbf,umask=0x11 01 WR_CAS Access to Rank 0 : Bank Group 0 (Banks 0-3) unc_m_wr_cas_rank7.bankg1 uncore memory WR_CAS Access to Rank 7; Bank Group 1 (Banks 4-7) event=0xbf,umask=0x12 01 WR_CAS Access to Rank 0 : Bank Group 1 (Banks 4-7) unc_m_wr_cas_rank7.bankg2 uncore memory WR_CAS Access to Rank 7; Bank Group 2 (Banks 8-11) event=0xbf,umask=0x13 01 WR_CAS Access to Rank 0 : Bank Group 2 (Banks 8-11) unc_m_wr_cas_rank7.bankg3 uncore memory WR_CAS Access to Rank 7; Bank Group 3 (Banks 12-15) event=0xbf,umask=0x14 01 WR_CAS Access to Rank 0 : Bank Group 3 (Banks 12-15) uncore_pcu unc_p_clockticks uncore power pclk Cycles event=0 01 The PCU runs off a fixed 1 GHz clock. This event counts the number of pclk cycles measured while the counter was enabled. The pclk, like the Memory Controller's dclk, counts at a constant rate making it a good measure of actual wall time unc_p_core0_transition_cycles uncore power Core C State Transition Cycles event=0x60 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core10_transition_cycles uncore power Core C State Transition Cycles event=0x6a 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core11_transition_cycles uncore power Core C State Transition Cycles event=0x6b 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core12_transition_cycles uncore power Core C State Transition Cycles event=0x6c 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core13_transition_cycles uncore power Core C State Transition Cycles event=0x6d 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core14_transition_cycles uncore power Core C State Transition Cycles event=0x6e 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core15_transition_cycles uncore power Core C State Transition Cycles event=0x6f 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core16_transition_cycles uncore power Core C State Transition Cycles event=0x70 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core17_transition_cycles uncore power Core C State Transition Cycles event=0x71 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core1_transition_cycles uncore power Core C State Transition Cycles event=0x61 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core2_transition_cycles uncore power Core C State Transition Cycles event=0x62 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core3_transition_cycles uncore power Core C State Transition Cycles event=0x63 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core4_transition_cycles uncore power Core C State Transition Cycles event=0x64 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core5_transition_cycles uncore power Core C State Transition Cycles event=0x65 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core6_transition_cycles uncore power Core C State Transition Cycles event=0x66 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core7_transition_cycles uncore power Core C State Transition Cycles event=0x67 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core8_transition_cycles uncore power Core C State Transition Cycles event=0x68 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core9_transition_cycles uncore power Core C State Transition Cycles event=0x69 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_demotions_core0 uncore power Core C State Demotions event=0x30 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core1 uncore power Core C State Demotions event=0x31 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core10 uncore power Core C State Demotions event=0x3a 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core11 uncore power Core C State Demotions event=0x3b 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core12 uncore power Core C State Demotions event=0x3c 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core13 uncore power Core C State Demotions event=0x3d 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core14 uncore power Core C State Demotions event=0x3e 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core15 uncore power Core C State Demotions event=0x3f 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core16 uncore power Core C State Demotions event=0x40 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core17 uncore power Core C State Demotions event=0x41 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core2 uncore power Core C State Demotions event=0x32 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core3 uncore power Core C State Demotions event=0x33 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core4 uncore power Core C State Demotions event=0x34 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core5 uncore power Core C State Demotions event=0x35 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core6 uncore power Core C State Demotions event=0x36 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core7 uncore power Core C State Demotions event=0x37 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core8 uncore power Core C State Demotions event=0x38 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core9 uncore power Core C State Demotions event=0x39 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_freq_max_limit_thermal_cycles uncore power Thermal Strongest Upper Limit Cycles event=0x4 01 Counts the number of cycles when thermal conditions are the upper limit on frequency. This is related to the THERMAL_THROTTLE CYCLES_ABOVE_TEMP event, which always counts cycles when we are above the thermal temperature. This event (STRONGEST_UPPER_LIMIT) is sampled at the output of the algorithm that determines the actual frequency, while THERMAL_THROTTLE looks at the input unc_p_freq_max_os_cycles uncore power OS Strongest Upper Limit Cycles event=0x6 01 Counts the number of cycles when the OS is the upper limit on frequency unc_p_freq_max_power_cycles uncore power Power Strongest Upper Limit Cycles event=0x5 01 Counts the number of cycles when power is the upper limit on frequency unc_p_freq_min_io_p_cycles uncore power IO P Limit Strongest Lower Limit Cycles event=0x73 01 Counts the number of cycles when IO P Limit is preventing us from dropping the frequency lower. This algorithm monitors the needs to the IO subsystem on both local and remote sockets and will maintain a frequency high enough to maintain good IO BW. This is necessary for when all the IA cores on a socket are idle but a user still would like to maintain high IO Bandwidth unc_p_freq_trans_cycles uncore power Cycles spent changing Frequency event=0x74 01 Counts the number of cycles when the system is changing frequency. This can not be filtered by thread ID. One can also use it with the occupancy counter that monitors number of threads in C0 to estimate the performance impact that frequency transitions had on the system unc_p_memory_phase_shedding_cycles uncore power Memory Phase Shedding Cycles event=0x2f 01 Counts the number of cycles that the PCU has triggered memory phase shedding. This is a mode that can be run in the iMC physicals that saves power at the expense of additional latency unc_p_pkg_residency_c0_cycles uncore power Package C State Residency - C0 event=0x2a 01 Counts the number of cycles when the package was in C0. This event can be used in conjunction with edge detect to count C0 entrances (or exits using invert). Residency events do not include transition times unc_p_pkg_residency_c1e_cycles uncore power Package C State Residency - C1E event=0x4e 01 Counts the number of cycles when the package was in C1E. This event can be used in conjunction with edge detect to count C1E entrances (or exits using invert). Residency events do not include transition times unc_p_pkg_residency_c2e_cycles uncore power Package C State Residency - C2E event=0x2b 01 Counts the number of cycles when the package was in C2E. This event can be used in conjunction with edge detect to count C2E entrances (or exits using invert). Residency events do not include transition times unc_p_pkg_residency_c3_cycles uncore power Package C State Residency - C3 event=0x2c 01 Counts the number of cycles when the package was in C3. This event can be used in conjunction with edge detect to count C3 entrances (or exits using invert). Residency events do not include transition times unc_p_pkg_residency_c6_cycles uncore power Package C State Residency - C6 event=0x2d 01 Counts the number of cycles when the package was in C6. This event can be used in conjunction with edge detect to count C6 entrances (or exits using invert). Residency events do not include transition times unc_p_pkg_residency_c7_cycles uncore power Package C7 State Residency event=0x2e 01 Counts the number of cycles when the package was in C7. This event can be used in conjunction with edge detect to count C7 entrances (or exits using invert). Residency events do not include transition times unc_p_power_state_occupancy.cores_c0 uncore power Number of cores in C-State; C0 and C1 event=0x80 01 This is an occupancy event that tracks the number of cores that are in the chosen C-State. It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_power_state_occupancy.cores_c3 uncore power Number of cores in C-State; C3 event=0x80 01 This is an occupancy event that tracks the number of cores that are in the chosen C-State. It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_power_state_occupancy.cores_c6 uncore power Number of cores in C-State; C6 and C7 event=0x80 01 This is an occupancy event that tracks the number of cores that are in the chosen C-State. It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_prochot_external_cycles uncore power External Prochot event=0xa 01 Counts the number of cycles that we are in external PROCHOT mode. This mode is triggered when a sensor off the die determines that something off-die (like DRAM) is too hot and must throttle to avoid damaging the chip unc_p_prochot_internal_cycles uncore power Internal Prochot event=0x9 01 Counts the number of cycles that we are in Internal PROCHOT mode. This mode is triggered when a sensor on the die determines that we are too hot and must throttle to avoid damaging the chip unc_p_total_transition_cycles uncore power Total Core C State Transition Cycles event=0x72 01 Number of cycles spent performing core C state transitions across all cores unc_p_ufs_transitions_ring_gv uncore power UNC_P_UFS_TRANSITIONS_RING_GV event=0x79 01 Ring GV with same final and initial frequency unc_p_vr_hot_cycles uncore power VR Hot event=0x42 01 VR Hot : Number of cycles that a CPU SVID VR is hot. Does not cover DRAM VRs offcore_response.all_code_rd.llc_hit.hit_other_core_no_fwd cache Counts all demand & prefetch code reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0244 00 offcore_response.all_data_rd.llc_hit.hitm_other_core cache Counts all demand & prefetch data reads hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0091 00 offcore_response.all_data_rd.llc_hit.hit_other_core_no_fwd cache Counts all demand & prefetch data reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0091 00 offcore_response.all_reads.llc_hit.hitm_other_core cache Counts all data/code/rfo reads (demand & prefetch) hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C07F7 00 offcore_response.all_reads.llc_hit.hit_other_core_no_fwd cache Counts all data/code/rfo reads (demand & prefetch) hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C07F7 00 offcore_response.all_requests.llc_hit.any_response cache Counts all requests hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C8FFF 00 offcore_response.all_rfo.llc_hit.hitm_other_core cache Counts all demand & prefetch RFOs hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0122 00 offcore_response.all_rfo.llc_hit.hit_other_core_no_fwd cache Counts all demand & prefetch RFOs hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0122 00 offcore_response.demand_rfo.llc_hit.any_response cache Counts all demand data writes (RFOs) hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0002 00 offcore_response.demand_rfo.llc_hit.hitm_other_core cache Counts all demand data writes (RFOs) hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0002 00 offcore_response.pf_llc_code_rd.llc_hit.any_response cache Counts prefetch (that bring data to LLC only) code reads hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0200 00 offcore_response.pf_llc_rfo.llc_hit.any_response cache Counts all prefetch (that bring data to LLC only) RFOs hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0100 00 offcore_response.all_code_rd.llc_miss.any_response memory Counts all demand & prefetch code reads miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC00244 00 offcore_response.all_code_rd.llc_miss.local_dram memory Counts all demand & prefetch code reads miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000244 00 offcore_response.all_data_rd.llc_miss.any_response memory Counts all demand & prefetch data reads miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC00091 00 offcore_response.all_data_rd.llc_miss.local_dram memory Counts all demand & prefetch data reads miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000091 00 offcore_response.all_data_rd.llc_miss.remote_dram memory Counts all demand & prefetch data reads miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63BC00091 00 offcore_response.all_data_rd.llc_miss.remote_hitm memory Counts all demand & prefetch data reads miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00091 00 offcore_response.all_data_rd.llc_miss.remote_hit_forward memory Counts all demand & prefetch data reads miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x87FC00091 00 offcore_response.all_reads.llc_miss.any_response memory Counts all data/code/rfo reads (demand & prefetch) miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC007F7 00 offcore_response.all_reads.llc_miss.local_dram memory Counts all data/code/rfo reads (demand & prefetch) miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x6040007F7 00 offcore_response.all_reads.llc_miss.remote_dram memory Counts all data/code/rfo reads (demand & prefetch) miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63BC007F7 00 offcore_response.all_reads.llc_miss.remote_hitm memory Counts all data/code/rfo reads (demand & prefetch) miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC007F7 00 offcore_response.all_reads.llc_miss.remote_hit_forward memory Counts all data/code/rfo reads (demand & prefetch) miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x87FC007F7 00 offcore_response.all_requests.llc_miss.any_response memory Counts all requests miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC08FFF 00 offcore_response.all_rfo.llc_miss.any_response memory Counts all demand & prefetch RFOs miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC00122 00 offcore_response.all_rfo.llc_miss.local_dram memory Counts all demand & prefetch RFOs miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000122 00 offcore_response.demand_rfo.llc_miss.any_response memory Counts all demand data writes (RFOs) miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC00002 00 offcore_response.demand_rfo.llc_miss.remote_hitm memory Counts all demand data writes (RFOs) miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00002 00 offcore_response.pf_llc_code_rd.llc_miss.any_response memory Counts prefetch (that bring data to LLC only) code reads miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC00200 00 offcore_response.pf_llc_rfo.llc_miss.any_response memory Counts all prefetch (that bring data to LLC only) RFOs miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC00100 00 llc_misses.code_llc_prefetch uncore cache LLC prefetch misses for code reads. Derived from unc_c_tor_inserts.miss_opcode event=0x35,umask=0x3,filter_opc=0x191 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match an opcode llc_misses.data_llc_prefetch uncore cache LLC prefetch misses for data reads. Derived from unc_c_tor_inserts.miss_opcode event=0x35,umask=0x3,filter_opc=0x192 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match an opcode llc_misses.data_read uncore cache LLC misses - demand and prefetch data reads - excludes LLC prefetches. Derived from unc_c_tor_inserts.miss_opcode event=0x35,umask=0x3,filter_opc=0x182 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match an opcode llc_misses.mmio_read uncore cache MMIO reads. Derived from unc_c_tor_inserts.miss_opcode event=0x35,umask=0x3,filter_opc=0x187,filter_nc=1 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match an opcode llc_misses.mmio_write uncore cache MMIO writes. Derived from unc_c_tor_inserts.miss_opcode event=0x35,umask=0x3,filter_opc=0x18f,filter_nc=1 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match an opcode llc_misses.pcie_non_snoop_write uncore cache PCIe write misses (full cache line). Derived from unc_c_tor_inserts.miss_opcode event=0x35,umask=0x3,filter_opc=0x1c8,filter_tid=0x3e 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match an opcode llc_misses.pcie_read uncore cache LLC misses for PCIe read current. Derived from unc_c_tor_inserts.miss_opcode event=0x35,umask=0x3,filter_opc=0x19e 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match an opcode llc_misses.pcie_write uncore cache ItoM write misses (as part of fast string memcpy stores) + PCIe full line writes. Derived from unc_c_tor_inserts.miss_opcode event=0x35,umask=0x3,filter_opc=0x1c8 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match an opcode llc_misses.rfo_llc_prefetch uncore cache LLC prefetch misses for RFO. Derived from unc_c_tor_inserts.miss_opcode event=0x35,umask=0x3,filter_opc=0x190 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match an opcode llc_misses.uncacheable uncore cache LLC misses - Uncacheable reads (from cpu) . Derived from unc_c_tor_inserts.miss_opcode event=0x35,umask=0x3,filter_opc=0x187 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Miss transactions inserted into the TOR that match an opcode llc_references.code_llc_prefetch uncore cache L2 demand and L2 prefetch code references to LLC. Derived from unc_c_tor_inserts.opcode event=0x35,umask=0x1,filter_opc=0x181 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Transactions inserted into the TOR that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc) llc_references.pcie_ns_partial_write uncore cache PCIe writes (partial cache line). Derived from unc_c_tor_inserts.opcode event=0x35,umask=0x1,filter_opc=0x180,filter_tid=0x3e 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Transactions inserted into the TOR that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc) llc_references.pcie_read uncore cache PCIe read current. Derived from unc_c_tor_inserts.opcode event=0x35,umask=0x1,filter_opc=0x19e 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Transactions inserted into the TOR that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc) llc_references.pcie_write uncore cache PCIe write references (full cache line). Derived from unc_c_tor_inserts.opcode event=0x35,umask=0x1,filter_opc=0x1c8,filter_tid=0x3e 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Transactions inserted into the TOR that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc) llc_references.streaming_full uncore cache Streaming stores (full cache line). Derived from unc_c_tor_inserts.opcode event=0x35,umask=0x1,filter_opc=0x18c 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Transactions inserted into the TOR that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc) llc_references.streaming_partial uncore cache Streaming stores (partial cache line). Derived from unc_c_tor_inserts.opcode event=0x35,umask=0x1,filter_opc=0x18d 0164Bytes Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; Transactions inserted into the TOR that match an opcode (matched by Cn_MSR_PMON_BOX_FILTER.opc) unc_c_llc_lookup.any uncore cache All LLC Misses (code+ data rd + data wr - including demand and prefetch) event=0x34,umask=0x11,filter_state=0x1 0164Bytes Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:18] bits correspond to [FMESI] state.; Filters for any transaction originating from the IPQ or IRQ. This does not include lookups originating from the ISMQ unc_c_llc_victims.m_state uncore cache M line evictions from LLC (writebacks to memory) event=0x37,umask=0x1 0164Bytes Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_c_ring_ad_used.down uncore cache AD Ring In Use; Down event=0x1b,umask=0xc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in BDX-- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.up uncore cache AD Ring In Use; Up event=0x1b,umask=0x3 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.down uncore cache AK Ring In Use; Down event=0x1c,umask=0xc 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.up uncore cache AK Ring In Use; Up event=0x1c,umask=0x3 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.down uncore cache BL Ring in Use; Down event=0x1d,umask=0xc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.up uncore cache BL Ring in Use; Up event=0x1d,umask=0x3 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_tor_occupancy.llc_data_read uncore cache Occupancy counter for LLC data reads (demand and L2 prefetch). Derived from unc_c_tor_occupancy.miss_opcode event=0x36,umask=0x3,filter_opc=0x182 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); TOR entries for miss transactions that match an opcode. This generally means that the request was sent to memory or MMIO unc_h_snoop_resp.rspifwd uncore cache M line forwarded from remote cache with no writeback to memory event=0x21,umask=0x4 0164Bytes Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for snoop responses of RspIFwd. This is returned when a remote caching agent forwards data and the requesting agent is able to acquire the data in E or M states. This is commonly returned with RFO transactions. It can be either a HitM or a HitFE unc_h_snoop_resp.rsps uncore cache Shared line response from remote cache event=0x21,umask=0x2 0164Bytes Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for snoop responses of RspS. RspS is returned when a remote cache has data but is not forwarding it. It is a way to let the requesting socket know that it cannot allocate the data in E state. No data is sent with S RspS unc_h_snoop_resp.rspsfwd uncore cache Shared line forwarded from remote cache event=0x21,umask=0x8 0164Bytes Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of RspSFwd. This is returned when a remote caching agent forwards data but holds on to its current copy. This is common for data and code reads that hit in a remote socket in E or F state unc_h_snoop_resp.rsp_fwd_wb uncore cache M line forwarded from remote cache along with writeback to memory event=0x21,umask=0x20 0164Bytes Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of Rsp*Fwd*WB. This snoop response is only used in 4s systems. It is used when a snoop HITM's in a remote caching agent and it directly forwards data to a requestor, and simultaneously returns data to the home to be written back to memory uncore_qpi qpi_ctl_bandwidth_tx uncore interconnect Number of non data (control) flits transmitted . Derived from unc_q_txl_flits_g0.non_data event=0,umask=0x4 018Bytes Counts the number of flits transmitted across the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p.; Number of non-NULL non-data flits transmitted across QPI. This basically tracks the protocol overhead on the QPI link. One can get a good picture of the QPI-link characteristics by evaluating the protocol flits, data flits, and idle/null flits. This includes the header flits for data packets qpi_data_bandwidth_tx uncore interconnect Number of data flits transmitted . Derived from unc_q_txl_flits_g0.data event=0,umask=0x2 018Bytes Counts the number of flits transmitted across the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p.; Number of data flits transmitted over QPI. Each flit contains 64b of data. This includes both DRS and NCB data flits (coherent and non-coherent). This can be used to calculate the data bandwidth of the QPI link. One can get a good picture of the QPI-link characteristics by evaluating the protocol flits, data flits, and idle/null flits. This does not include the header flits that go in data packets unc_q_clockticks uncore interconnect Number of qfclks event=0x14 01 Counts the number of clocks in the QPI LL. This clock runs at 1/4th the GT/s speed of the QPI link. For example, a 4GT/s link will have qfclk or 1GHz. BDX does not support dynamic link speeds, so this frequency is fixed unc_q_cto_count uncore interconnect Count of CTO Events event=0x38 01 Counts the number of CTO (cluster trigger outs) events that were asserted across the two slots. If both slots trigger in a given cycle, the event will increment by 2. You can use edge detect to count the number of cases when both events triggered unc_q_direct2core.failure_credits uncore interconnect Direct 2 Core Spawning; Spawn Failure - Egress Credits event=0x13,umask=0x2 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn failed because there were not enough Egress credits. Had there been enough credits, the spawn would have worked as the RBT bit was set and the RBT tag matched unc_q_direct2core.failure_credits_miss uncore interconnect Direct 2 Core Spawning; Spawn Failure - Egress and RBT Miss event=0x13,umask=0x20 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn failed because the RBT tag did not match and there weren't enough Egress credits. The valid bit was set unc_q_direct2core.failure_credits_rbt uncore interconnect Direct 2 Core Spawning; Spawn Failure - Egress and RBT Invalid event=0x13,umask=0x8 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn failed because there were not enough Egress credits AND the RBT bit was not set, but the RBT tag matched unc_q_direct2core.failure_credits_rbt_miss uncore interconnect Direct 2 Core Spawning; Spawn Failure - Egress and RBT Miss, Invalid event=0x13,umask=0x80 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn failed because the RBT tag did not match, the valid bit was not set and there weren't enough Egress credits unc_q_direct2core.failure_miss uncore interconnect Direct 2 Core Spawning; Spawn Failure - RBT Miss event=0x13,umask=0x10 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn failed because the RBT tag did not match although the valid bit was set and there were enough Egress credits unc_q_direct2core.failure_rbt_hit uncore interconnect Direct 2 Core Spawning; Spawn Failure - RBT Invalid event=0x13,umask=0x4 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn failed because the route-back table (RBT) specified that the transaction should not trigger a direct2core transaction. This is common for IO transactions. There were enough Egress credits and the RBT tag matched but the valid bit was not set unc_q_direct2core.failure_rbt_miss uncore interconnect Direct 2 Core Spawning; Spawn Failure - RBT Miss and Invalid event=0x13,umask=0x40 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn failed because the RBT tag did not match and the valid bit was not set although there were enough Egress credits unc_q_direct2core.success_rbt_hit uncore interconnect Direct 2 Core Spawning; Spawn Success event=0x13,umask=0x1 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos.; The spawn was successful. There were sufficient credits, the RBT valid bit was set and there was an RBT tag match. The message was marked to spawn direct2core unc_q_l1_power_cycles uncore interconnect Cycles in L1 event=0x12 01 Number of QPI qfclk cycles spent in L1 power mode. L1 is a mode that totally shuts down a QPI link. Use edge detect to count the number of instances when the QPI link entered L1. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another. Because L1 totally shuts down the link, it takes a good amount of time to exit this mode unc_q_rxl0p_power_cycles uncore interconnect Cycles in L0p event=0x10 01 Number of QPI qfclk cycles spent in L0p power mode. L0p is a mode where we disable 1/2 of the QPI lanes, decreasing our bandwidth in order to save power. It increases snoop and data transfer latencies and decreases overall bandwidth. This mode can be very useful in NUMA optimized workloads that largely only utilize QPI for snoops and their responses. Use edge detect to count the number of instances when the QPI link entered L0p. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another unc_q_rxl0_power_cycles uncore interconnect Cycles in L0 event=0xf 01 Number of QPI qfclk cycles spent in L0 power mode in the Link Layer. L0 is the default mode which provides the highest performance with the most power. Use edge detect to count the number of instances that the link entered L0. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another. The phy layer sometimes leaves L0 for training, which will not be captured by this event unc_q_rxl_bypassed uncore interconnect Rx Flit Buffer Bypassed event=0x9 01 Counts the number of times that an incoming flit was able to bypass the flit buffer and pass directly across the BGF and into the Egress. This is a latency optimization, and should generally be the common case. If this value is less than the number of flits transferred, it implies that there was queueing getting onto the ring, and thus the transactions saw higher latency unc_q_rxl_crc_errors.link_init uncore interconnect CRC Errors Detected; LinkInit event=0x3,umask=0x1 01 Number of CRC errors detected in the QPI Agent. Each QPI flit incorporates 8 bits of CRC for error detection. This counts the number of flits where the CRC was able to detect an error. After an error has been detected, the QPI agent will send a request to the transmitting socket to resend the flit (as well as any flits that came after it).; CRC errors detected during link initialization unc_q_rxl_crc_errors.normal_op uncore interconnect UNC_Q_RxL_CRC_ERRORS.NORMAL_OP event=0x3,umask=0x2 01 unc_q_rxl_credits_consumed_vn0.drs uncore interconnect VN0 Credit Consumed; DRS event=0x1e,umask=0x1 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN0 credit for the DRS message class unc_q_rxl_credits_consumed_vn0.hom uncore interconnect VN0 Credit Consumed; HOM event=0x1e,umask=0x8 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN0 credit for the HOM message class unc_q_rxl_credits_consumed_vn0.ncb uncore interconnect VN0 Credit Consumed; NCB event=0x1e,umask=0x2 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN0 credit for the NCB message class unc_q_rxl_credits_consumed_vn0.ncs uncore interconnect VN0 Credit Consumed; NCS event=0x1e,umask=0x4 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN0 credit for the NCS message class unc_q_rxl_credits_consumed_vn0.ndr uncore interconnect VN0 Credit Consumed; NDR event=0x1e,umask=0x20 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN0 credit for the NDR message class unc_q_rxl_credits_consumed_vn0.snp uncore interconnect VN0 Credit Consumed; SNP event=0x1e,umask=0x10 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN0 credit for the SNP message class unc_q_rxl_credits_consumed_vn1.drs uncore interconnect VN1 Credit Consumed; DRS event=0x39,umask=0x1 01 Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN1 credit for the DRS message class unc_q_rxl_credits_consumed_vn1.hom uncore interconnect VN1 Credit Consumed; HOM event=0x39,umask=0x8 01 Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN1 credit for the HOM message class unc_q_rxl_credits_consumed_vn1.ncb uncore interconnect VN1 Credit Consumed; NCB event=0x39,umask=0x2 01 Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN1 credit for the NCB message class unc_q_rxl_credits_consumed_vn1.ncs uncore interconnect VN1 Credit Consumed; NCS event=0x39,umask=0x4 01 Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN1 credit for the NCS message class unc_q_rxl_credits_consumed_vn1.ndr uncore interconnect VN1 Credit Consumed; NDR event=0x39,umask=0x20 01 Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN1 credit for the NDR message class unc_q_rxl_credits_consumed_vn1.snp uncore interconnect VN1 Credit Consumed; SNP event=0x39,umask=0x10 01 Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed.; VN1 credit for the SNP message class unc_q_rxl_credits_consumed_vna uncore interconnect VNA Credit Consumed event=0x1d 01 Counts the number of times that an RxQ VNA credit was consumed (i.e. message uses a VNA credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_q_rxl_cycles_ne uncore interconnect RxQ Cycles Not Empty event=0xa 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy unc_q_rxl_cycles_ne_drs.vn0 uncore interconnect RxQ Cycles Not Empty - DRS; for VN0 event=0xf,umask=0x1 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors DRS flits only unc_q_rxl_cycles_ne_drs.vn1 uncore interconnect RxQ Cycles Not Empty - DRS; for VN1 event=0xf,umask=0x2 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors DRS flits only unc_q_rxl_cycles_ne_hom.vn0 uncore interconnect RxQ Cycles Not Empty - HOM; for VN0 event=0x12,umask=0x1 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors HOM flits only unc_q_rxl_cycles_ne_hom.vn1 uncore interconnect RxQ Cycles Not Empty - HOM; for VN1 event=0x12,umask=0x2 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors HOM flits only unc_q_rxl_cycles_ne_ncb.vn0 uncore interconnect RxQ Cycles Not Empty - NCB; for VN0 event=0x10,umask=0x1 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors NCB flits only unc_q_rxl_cycles_ne_ncb.vn1 uncore interconnect RxQ Cycles Not Empty - NCB; for VN1 event=0x10,umask=0x2 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors NCB flits only unc_q_rxl_cycles_ne_ncs.vn0 uncore interconnect RxQ Cycles Not Empty - NCS; for VN0 event=0x11,umask=0x1 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors NCS flits only unc_q_rxl_cycles_ne_ncs.vn1 uncore interconnect RxQ Cycles Not Empty - NCS; for VN1 event=0x11,umask=0x2 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors NCS flits only unc_q_rxl_cycles_ne_ndr.vn0 uncore interconnect RxQ Cycles Not Empty - NDR; for VN0 event=0x14,umask=0x1 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors NDR flits only unc_q_rxl_cycles_ne_ndr.vn1 uncore interconnect RxQ Cycles Not Empty - NDR; for VN1 event=0x14,umask=0x2 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors NDR flits only unc_q_rxl_cycles_ne_snp.vn0 uncore interconnect RxQ Cycles Not Empty - SNP; for VN0 event=0x13,umask=0x1 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors SNP flits only unc_q_rxl_cycles_ne_snp.vn1 uncore interconnect RxQ Cycles Not Empty - SNP; for VN1 event=0x13,umask=0x2 01 Counts the number of cycles that the QPI RxQ was not empty. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy Accumulator event to calculate the average occupancy. This monitors SNP flits only unc_q_rxl_flits_g0.idle uncore interconnect Flits Received - Group 0; Idle and Null Flits event=0x1,umask=0x1 01 Counts the number of flits received from the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p.; Number of flits received over QPI that do not hold protocol payload. When QPI is not in a power saving state, it continuously transmits flits across the link. When there are no protocol flits to send, it will send IDLE and NULL flits across. These flits sometimes do carry a payload, such as credit returns, but are generally not considered part of the QPI bandwidth unc_q_rxl_flits_g1.drs uncore interconnect Flits Received - Group 1; DRS Flits (both Header and Data) event=0x2,umask=0x18 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of flits received over QPI on the DRS (Data Response) channel. DRS flits are used to transmit data with coherency. This does not count data flits received over the NCB channel which transmits non-coherent data unc_q_rxl_flits_g1.drs_data uncore interconnect Flits Received - Group 1; DRS Data Flits event=0x2,umask=0x8 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of data flits received over QPI on the DRS (Data Response) channel. DRS flits are used to transmit data with coherency. This does not count data flits received over the NCB channel which transmits non-coherent data. This includes only the data flits (not the header) unc_q_rxl_flits_g1.drs_nondata uncore interconnect Flits Received - Group 1; DRS Header Flits event=0x2,umask=0x10 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of protocol flits received over QPI on the DRS (Data Response) channel. DRS flits are used to transmit data with coherency. This does not count data flits received over the NCB channel which transmits non-coherent data. This includes only the header flits (not the data). This includes extended headers unc_q_rxl_flits_g1.hom uncore interconnect Flits Received - Group 1; HOM Flits event=0x2,umask=0x6 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of flits received over QPI on the home channel unc_q_rxl_flits_g1.hom_nonreq uncore interconnect Flits Received - Group 1; HOM Non-Request Flits event=0x2,umask=0x4 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of non-request flits received over QPI on the home channel. These are most commonly snoop responses, and this event can be used as a proxy for that unc_q_rxl_flits_g1.hom_req uncore interconnect Flits Received - Group 1; HOM Request Flits event=0x2,umask=0x2 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of data request received over QPI on the home channel. This basically counts the number of remote memory requests received over QPI. In conjunction with the local read count in the Home Agent, one can calculate the number of LLC Misses unc_q_rxl_flits_g1.snp uncore interconnect Flits Received - Group 1; SNP Flits event=0x2,umask=0x1 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of snoop request flits received over QPI. These requests are contained in the snoop channel. This does not include snoop responses, which are received on the home channel unc_q_rxl_flits_g2.ncb uncore interconnect Flits Received - Group 2; Non-Coherent Rx Flits event=0x3,umask=0xc 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of Non-Coherent Bypass flits. These packets are generally used to transmit non-coherent data across QPI unc_q_rxl_flits_g2.ncb_data uncore interconnect Flits Received - Group 2; Non-Coherent data Rx Flits event=0x3,umask=0x4 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of Non-Coherent Bypass data flits. These flits are generally used to transmit non-coherent data across QPI. This does not include a count of the DRS (coherent) data flits. This only counts the data flits, not the NCB headers unc_q_rxl_flits_g2.ncb_nondata uncore interconnect Flits Received - Group 2; Non-Coherent non-data Rx Flits event=0x3,umask=0x8 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of Non-Coherent Bypass non-data flits. These packets are generally used to transmit non-coherent data across QPI, and the flits counted here are for headers and other non-data flits. This includes extended headers unc_q_rxl_flits_g2.ncs uncore interconnect Flits Received - Group 2; Non-Coherent standard Rx Flits event=0x3,umask=0x10 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of NCS (non-coherent standard) flits received over QPI. This includes extended headers unc_q_rxl_flits_g2.ndr_ad uncore interconnect Flits Received - Group 2; Non-Data Response Rx Flits - AD event=0x3,umask=0x1 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of flits received over the NDR (Non-Data Response) channel. This channel is used to send a variety of protocol flits including grants and completions. This is only for NDR packets to the local socket which use the AK ring unc_q_rxl_flits_g2.ndr_ak uncore interconnect Flits Received - Group 2; Non-Data Response Rx Flits - AK event=0x3,umask=0x2 01 Counts the number of flits received from the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of flits received over the NDR (Non-Data Response) channel. This channel is used to send a variety of protocol flits including grants and completions. This is only for NDR packets destined for Route-thru to a remote socket unc_q_rxl_inserts uncore interconnect Rx Flit Buffer Allocations event=0x8 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime unc_q_rxl_inserts_drs.vn0 uncore interconnect Rx Flit Buffer Allocations - DRS; for VN0 event=0x9,umask=0x1 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only DRS flits unc_q_rxl_inserts_drs.vn1 uncore interconnect Rx Flit Buffer Allocations - DRS; for VN1 event=0x9,umask=0x2 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only DRS flits unc_q_rxl_inserts_hom.vn0 uncore interconnect Rx Flit Buffer Allocations - HOM; for VN0 event=0xc,umask=0x1 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only HOM flits unc_q_rxl_inserts_hom.vn1 uncore interconnect Rx Flit Buffer Allocations - HOM; for VN1 event=0xc,umask=0x2 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only HOM flits unc_q_rxl_inserts_ncb.vn0 uncore interconnect Rx Flit Buffer Allocations - NCB; for VN0 event=0xa,umask=0x1 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only NCB flits unc_q_rxl_inserts_ncb.vn1 uncore interconnect Rx Flit Buffer Allocations - NCB; for VN1 event=0xa,umask=0x2 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only NCB flits unc_q_rxl_inserts_ncs.vn0 uncore interconnect Rx Flit Buffer Allocations - NCS; for VN0 event=0xb,umask=0x1 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only NCS flits unc_q_rxl_inserts_ncs.vn1 uncore interconnect Rx Flit Buffer Allocations - NCS; for VN1 event=0xb,umask=0x2 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only NCS flits unc_q_rxl_inserts_ndr.vn0 uncore interconnect Rx Flit Buffer Allocations - NDR; for VN0 event=0xe,umask=0x1 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only NDR flits unc_q_rxl_inserts_ndr.vn1 uncore interconnect Rx Flit Buffer Allocations - NDR; for VN1 event=0xe,umask=0x2 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only NDR flits unc_q_rxl_inserts_snp.vn0 uncore interconnect Rx Flit Buffer Allocations - SNP; for VN0 event=0xd,umask=0x1 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only SNP flits unc_q_rxl_inserts_snp.vn1 uncore interconnect Rx Flit Buffer Allocations - SNP; for VN1 event=0xd,umask=0x2 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only SNP flits unc_q_rxl_occupancy uncore interconnect RxQ Occupancy - All Packets event=0xb 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime unc_q_rxl_occupancy_drs.vn0 uncore interconnect RxQ Occupancy - DRS; for VN0 event=0x15,umask=0x1 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors DRS flits only unc_q_rxl_occupancy_drs.vn1 uncore interconnect RxQ Occupancy - DRS; for VN1 event=0x15,umask=0x2 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors DRS flits only unc_q_rxl_occupancy_hom.vn0 uncore interconnect RxQ Occupancy - HOM; for VN0 event=0x18,umask=0x1 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors HOM flits only unc_q_rxl_occupancy_hom.vn1 uncore interconnect RxQ Occupancy - HOM; for VN1 event=0x18,umask=0x2 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors HOM flits only unc_q_rxl_occupancy_ncb.vn0 uncore interconnect RxQ Occupancy - NCB; for VN0 event=0x16,umask=0x1 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors NCB flits only unc_q_rxl_occupancy_ncb.vn1 uncore interconnect RxQ Occupancy - NCB; for VN1 event=0x16,umask=0x2 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors NCB flits only unc_q_rxl_occupancy_ncs.vn0 uncore interconnect RxQ Occupancy - NCS; for VN0 event=0x17,umask=0x1 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors NCS flits only unc_q_rxl_occupancy_ncs.vn1 uncore interconnect RxQ Occupancy - NCS; for VN1 event=0x17,umask=0x2 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors NCS flits only unc_q_rxl_occupancy_ndr.vn0 uncore interconnect RxQ Occupancy - NDR; for VN0 event=0x1a,umask=0x1 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors NDR flits only unc_q_rxl_occupancy_ndr.vn1 uncore interconnect RxQ Occupancy - NDR; for VN1 event=0x1a,umask=0x2 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors NDR flits only unc_q_rxl_occupancy_snp.vn0 uncore interconnect RxQ Occupancy - SNP; for VN0 event=0x19,umask=0x1 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors SNP flits only unc_q_rxl_occupancy_snp.vn1 uncore interconnect RxQ Occupancy - SNP; for VN1 event=0x19,umask=0x2 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors SNP flits only unc_q_rxl_stalls_vn0.bgf_drs uncore interconnect Stalls Sending to R3QPI on VN0; BGF Stall - HOM event=0x35,umask=0x1 01 Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled a packet from the HOM message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_rxl_stalls_vn0.bgf_hom uncore interconnect Stalls Sending to R3QPI on VN0; BGF Stall - DRS event=0x35,umask=0x8 01 Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled a packet from the DRS message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_rxl_stalls_vn0.bgf_ncb uncore interconnect Stalls Sending to R3QPI on VN0; BGF Stall - SNP event=0x35,umask=0x2 01 Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled a packet from the SNP message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_rxl_stalls_vn0.bgf_ncs uncore interconnect Stalls Sending to R3QPI on VN0; BGF Stall - NDR event=0x35,umask=0x4 01 Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled a packet from the NDR message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_rxl_stalls_vn0.bgf_ndr uncore interconnect Stalls Sending to R3QPI on VN0; BGF Stall - NCS event=0x35,umask=0x20 01 Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled a packet from the NCS message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_rxl_stalls_vn0.bgf_snp uncore interconnect Stalls Sending to R3QPI on VN0; BGF Stall - NCB event=0x35,umask=0x10 01 Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled a packet from the NCB message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_rxl_stalls_vn0.egress_credits uncore interconnect Stalls Sending to R3QPI on VN0; Egress Credits event=0x35,umask=0x40 01 Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled a packet because there were insufficient BGF credits. For details on a message class granularity, use the Egress Credit Occupancy events unc_q_rxl_stalls_vn0.gv uncore interconnect Stalls Sending to R3QPI on VN0; GV event=0x35,umask=0x80 01 Number of stalls trying to send to R3QPI on Virtual Network 0; Stalled because a GV transition (frequency transition) was taking place unc_q_rxl_stalls_vn1.bgf_drs uncore interconnect Stalls Sending to R3QPI on VN1; BGF Stall - HOM event=0x3a,umask=0x1 01 Number of stalls trying to send to R3QPI on Virtual Network 1.; Stalled a packet from the HOM message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_rxl_stalls_vn1.bgf_hom uncore interconnect Stalls Sending to R3QPI on VN1; BGF Stall - DRS event=0x3a,umask=0x8 01 Number of stalls trying to send to R3QPI on Virtual Network 1.; Stalled a packet from the DRS message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_rxl_stalls_vn1.bgf_ncb uncore interconnect Stalls Sending to R3QPI on VN1; BGF Stall - SNP event=0x3a,umask=0x2 01 Number of stalls trying to send to R3QPI on Virtual Network 1.; Stalled a packet from the SNP message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_rxl_stalls_vn1.bgf_ncs uncore interconnect Stalls Sending to R3QPI on VN1; BGF Stall - NDR event=0x3a,umask=0x4 01 Number of stalls trying to send to R3QPI on Virtual Network 1.; Stalled a packet from the NDR message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_rxl_stalls_vn1.bgf_ndr uncore interconnect Stalls Sending to R3QPI on VN1; BGF Stall - NCS event=0x3a,umask=0x20 01 Number of stalls trying to send to R3QPI on Virtual Network 1.; Stalled a packet from the NCS message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_rxl_stalls_vn1.bgf_snp uncore interconnect Stalls Sending to R3QPI on VN1; BGF Stall - NCB event=0x3a,umask=0x10 01 Number of stalls trying to send to R3QPI on Virtual Network 1.; Stalled a packet from the NCB message class because there were not enough BGF credits. In bypass mode, we will stall on the packet boundary, while in RxQ mode we will stall on the flit boundary unc_q_txl0p_power_cycles uncore interconnect Cycles in L0p event=0xd 01 Number of QPI qfclk cycles spent in L0p power mode. L0p is a mode where we disable 1/2 of the QPI lanes, decreasing our bandwidth in order to save power. It increases snoop and data transfer latencies and decreases overall bandwidth. This mode can be very useful in NUMA optimized workloads that largely only utilize QPI for snoops and their responses. Use edge detect to count the number of instances when the QPI link entered L0p. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another unc_q_txl0_power_cycles uncore interconnect Cycles in L0 event=0xc 01 Number of QPI qfclk cycles spent in L0 power mode in the Link Layer. L0 is the default mode which provides the highest performance with the most power. Use edge detect to count the number of instances that the link entered L0. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another. The phy layer sometimes leaves L0 for training, which will not be captured by this event unc_q_txl_bypassed uncore interconnect Tx Flit Buffer Bypassed event=0x5 01 Counts the number of times that an incoming flit was able to bypass the Tx flit buffer and pass directly out the QPI Link. Generally, when data is transmitted across QPI, it will bypass the TxQ and pass directly to the link. However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link unc_q_txl_crc_no_credits.almost_full uncore interconnect Cycles Stalled with no LLR Credits; LLR is almost full event=0x2,umask=0x2 01 Number of cycles when the Tx side ran out of Link Layer Retry credits, causing the Tx to stall.; When LLR is almost full, we block some but not all packets unc_q_txl_crc_no_credits.full uncore interconnect Cycles Stalled with no LLR Credits; LLR is full event=0x2,umask=0x1 01 Number of cycles when the Tx side ran out of Link Layer Retry credits, causing the Tx to stall.; When LLR is totally full, we are not allowed to send any packets unc_q_txl_cycles_ne uncore interconnect Tx Flit Buffer Cycles not Empty event=0x6 01 Counts the number of cycles when the TxQ is not empty. Generally, when data is transmitted across QPI, it will bypass the TxQ and pass directly to the link. However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link unc_q_txl_flits_g0.data uncore interconnect Flits Transferred - Group 0; Data Tx Flits event=0,umask=0x2 01 Counts the number of flits transmitted across the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p.; Number of data flits transmitted over QPI. Each flit contains 64b of data. This includes both DRS and NCB data flits (coherent and non-coherent). This can be used to calculate the data bandwidth of the QPI link. One can get a good picture of the QPI-link characteristics by evaluating the protocol flits, data flits, and idle/null flits. This does not include the header flits that go in data packets unc_q_txl_flits_g0.non_data uncore interconnect Flits Transferred - Group 0; Non-Data protocol Tx Flits event=0,umask=0x4 01 Counts the number of flits transmitted across the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p.; Number of non-NULL non-data flits transmitted across QPI. This basically tracks the protocol overhead on the QPI link. One can get a good picture of the QPI-link characteristics by evaluating the protocol flits, data flits, and idle/null flits. This includes the header flits for data packets unc_q_txl_flits_g1.drs uncore interconnect Flits Transferred - Group 1; DRS Flits (both Header and Data) event=0,umask=0x18 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of flits transmitted over QPI on the DRS (Data Response) channel. DRS flits are used to transmit data with coherency unc_q_txl_flits_g1.drs_data uncore interconnect Flits Transferred - Group 1; DRS Data Flits event=0,umask=0x8 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of data flits transmitted over QPI on the DRS (Data Response) channel. DRS flits are used to transmit data with coherency. This does not count data flits transmitted over the NCB channel which transmits non-coherent data. This includes only the data flits (not the header) unc_q_txl_flits_g1.drs_nondata uncore interconnect Flits Transferred - Group 1; DRS Header Flits event=0,umask=0x10 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of protocol flits transmitted over QPI on the DRS (Data Response) channel. DRS flits are used to transmit data with coherency. This does not count data flits transmitted over the NCB channel which transmits non-coherent data. This includes only the header flits (not the data). This includes extended headers unc_q_txl_flits_g1.hom uncore interconnect Flits Transferred - Group 1; HOM Flits event=0,umask=0x6 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of flits transmitted over QPI on the home channel unc_q_txl_flits_g1.hom_nonreq uncore interconnect Flits Transferred - Group 1; HOM Non-Request Flits event=0,umask=0x4 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of non-request flits transmitted over QPI on the home channel. These are most commonly snoop responses, and this event can be used as a proxy for that unc_q_txl_flits_g1.hom_req uncore interconnect Flits Transferred - Group 1; HOM Request Flits event=0,umask=0x2 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of data request transmitted over QPI on the home channel. This basically counts the number of remote memory requests transmitted over QPI. In conjunction with the local read count in the Home Agent, one can calculate the number of LLC Misses unc_q_txl_flits_g1.snp uncore interconnect Flits Transferred - Group 1; SNP Flits event=0,umask=0x1 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the number of snoop request flits transmitted over QPI. These requests are contained in the snoop channel. This does not include snoop responses, which are transmitted on the home channel unc_q_txl_flits_g2.ncb uncore interconnect Flits Transferred - Group 2; Non-Coherent Bypass Tx Flits event=0x1,umask=0xc 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of Non-Coherent Bypass flits. These packets are generally used to transmit non-coherent data across QPI unc_q_txl_flits_g2.ncb_data uncore interconnect Flits Transferred - Group 2; Non-Coherent data Tx Flits event=0x1,umask=0x4 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of Non-Coherent Bypass data flits. These flits are generally used to transmit non-coherent data across QPI. This does not include a count of the DRS (coherent) data flits. This only counts the data flits, not the NCB headers unc_q_txl_flits_g2.ncb_nondata uncore interconnect Flits Transferred - Group 2; Non-Coherent non-data Tx Flits event=0x1,umask=0x8 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of Non-Coherent Bypass non-data flits. These packets are generally used to transmit non-coherent data across QPI, and the flits counted here are for headers and other non-data flits. This includes extended headers unc_q_txl_flits_g2.ncs uncore interconnect Flits Transferred - Group 2; Non-Coherent standard Tx Flits event=0x1,umask=0x10 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Number of NCS (non-coherent standard) flits transmitted over QPI. This includes extended headers unc_q_txl_flits_g2.ndr_ad uncore interconnect Flits Transferred - Group 2; Non-Data Response Tx Flits - AD event=0x1,umask=0x1 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of flits transmitted over the NDR (Non-Data Response) channel. This channel is used to send a variety of protocol flits including grants and completions. This is only for NDR packets to the local socket which use the AK ring unc_q_txl_flits_g2.ndr_ak uncore interconnect Flits Transferred - Group 2; Non-Data Response Tx Flits - AK event=0x1,umask=0x2 01 Counts the number of flits transmitted across the QPI Link. This is one of three groups that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time.; Counts the total number of flits transmitted over the NDR (Non-Data Response) channel. This channel is used to send a variety of protocol flits including grants and completions. This is only for NDR packets destined for Route-thru to a remote socket unc_q_txl_inserts uncore interconnect Tx Flit Buffer Allocations event=0x4 01 Number of allocations into the QPI Tx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the TxQ and pass directly to the link. However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime unc_q_txl_occupancy uncore interconnect Tx Flit Buffer Occupancy event=0x7 01 Accumulates the number of flits in the TxQ. Generally, when data is transmitted across QPI, it will bypass the TxQ and pass directly to the link. However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link. This can be used with the cycles not empty event to track average occupancy, or the allocations event to track average lifetime in the TxQ unc_q_txr_ad_hom_credit_acquired.vn0 uncore interconnect R3QPI Egress Credit Occupancy - HOM; for VN0 event=0x26,umask=0x1 01 Number of link layer credits into the R3 (for transactions across the BGF) acquired each cycle. Flow Control FIFO for Home messages on AD unc_q_txr_ad_hom_credit_acquired.vn1 uncore interconnect R3QPI Egress Credit Occupancy - HOM; for VN1 event=0x26,umask=0x2 01 Number of link layer credits into the R3 (for transactions across the BGF) acquired each cycle. Flow Control FIFO for Home messages on AD unc_q_txr_ad_hom_credit_occupancy.vn0 uncore interconnect R3QPI Egress Credit Occupancy - AD HOM; for VN0 event=0x22,umask=0x1 01 Occupancy event that tracks the number of link layer credits into the R3 (for transactions across the BGF) available in each cycle. Flow Control FIFO for HOM messages on AD unc_q_txr_ad_hom_credit_occupancy.vn1 uncore interconnect R3QPI Egress Credit Occupancy - AD HOM; for VN1 event=0x22,umask=0x2 01 Occupancy event that tracks the number of link layer credits into the R3 (for transactions across the BGF) available in each cycle. Flow Control FIFO for HOM messages on AD unc_q_txr_ad_ndr_credit_acquired.vn0 uncore interconnect R3QPI Egress Credit Occupancy - AD NDR; for VN0 event=0x28,umask=0x1 01 Number of link layer credits into the R3 (for transactions across the BGF) acquired each cycle. Flow Control FIFO for NDR messages on AD unc_q_txr_ad_ndr_credit_acquired.vn1 uncore interconnect R3QPI Egress Credit Occupancy - AD NDR; for VN1 event=0x28,umask=0x2 01 Number of link layer credits into the R3 (for transactions across the BGF) acquired each cycle. Flow Control FIFO for NDR messages on AD unc_q_txr_ad_ndr_credit_occupancy.vn0 uncore interconnect R3QPI Egress Credit Occupancy - AD NDR; for VN0 event=0x24,umask=0x1 01 Occupancy event that tracks the number of link layer credits into the R3 (for transactions across the BGF) available in each cycle. Flow Control FIFO for NDR messages on AD unc_q_txr_ad_ndr_credit_occupancy.vn1 uncore interconnect R3QPI Egress Credit Occupancy - AD NDR; for VN1 event=0x24,umask=0x2 01 Occupancy event that tracks the number of link layer credits into the R3 (for transactions across the BGF) available in each cycle. Flow Control FIFO for NDR messages on AD unc_q_txr_ad_snp_credit_acquired.vn0 uncore interconnect R3QPI Egress Credit Occupancy - SNP; for VN0 event=0x27,umask=0x1 01 Number of link layer credits into the R3 (for transactions across the BGF) acquired each cycle. Flow Control FIFO for Snoop messages on AD unc_q_txr_ad_snp_credit_acquired.vn1 uncore interconnect R3QPI Egress Credit Occupancy - SNP; for VN1 event=0x27,umask=0x2 01 Number of link layer credits into the R3 (for transactions across the BGF) acquired each cycle. Flow Control FIFO for Snoop messages on AD unc_q_txr_ad_snp_credit_occupancy.vn0 uncore interconnect R3QPI Egress Credit Occupancy - AD SNP; for VN0 event=0x23,umask=0x1 01 Occupancy event that tracks the number of link layer credits into the R3 (for transactions across the BGF) available in each cycle. Flow Control FIFO for Snoop messages on AD unc_q_txr_ad_snp_credit_occupancy.vn1 uncore interconnect R3QPI Egress Credit Occupancy - AD SNP; for VN1 event=0x23,umask=0x2 01 Occupancy event that tracks the number of link layer credits into the R3 (for transactions across the BGF) available in each cycle. Flow Control FIFO for Snoop messages on AD unc_q_txr_ak_ndr_credit_acquired uncore interconnect R3QPI Egress Credit Occupancy - AK NDR event=0x29 01 Number of credits into the R3 (for transactions across the BGF) acquired each cycle. Local NDR message class to AK Egress unc_q_txr_ak_ndr_credit_occupancy uncore interconnect R3QPI Egress Credit Occupancy - AK NDR event=0x25 01 Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle. Local NDR message class to AK Egress unc_q_txr_bl_drs_credit_acquired.vn0 uncore interconnect R3QPI Egress Credit Occupancy - DRS; for VN0 event=0x2a,umask=0x1 01 Number of credits into the R3 (for transactions across the BGF) acquired each cycle. DRS message class to BL Egress unc_q_txr_bl_drs_credit_acquired.vn1 uncore interconnect R3QPI Egress Credit Occupancy - DRS; for VN1 event=0x2a,umask=0x2 01 Number of credits into the R3 (for transactions across the BGF) acquired each cycle. DRS message class to BL Egress unc_q_txr_bl_drs_credit_acquired.vn_shr uncore interconnect R3QPI Egress Credit Occupancy - DRS; for Shared VN event=0x2a,umask=0x4 01 Number of credits into the R3 (for transactions across the BGF) acquired each cycle. DRS message class to BL Egress unc_q_txr_bl_drs_credit_occupancy.vn0 uncore interconnect R3QPI Egress Credit Occupancy - BL DRS; for VN0 event=0x1f,umask=0x1 01 Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle. DRS message class to BL Egress unc_q_txr_bl_drs_credit_occupancy.vn1 uncore interconnect R3QPI Egress Credit Occupancy - BL DRS; for VN1 event=0x1f,umask=0x2 01 Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle. DRS message class to BL Egress unc_q_txr_bl_drs_credit_occupancy.vn_shr uncore interconnect R3QPI Egress Credit Occupancy - BL DRS; for Shared VN event=0x1f,umask=0x4 01 Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle. DRS message class to BL Egress unc_q_txr_bl_ncb_credit_acquired.vn0 uncore interconnect R3QPI Egress Credit Occupancy - NCB; for VN0 event=0x2b,umask=0x1 01 Number of credits into the R3 (for transactions across the BGF) acquired each cycle. NCB message class to BL Egress unc_q_txr_bl_ncb_credit_acquired.vn1 uncore interconnect R3QPI Egress Credit Occupancy - NCB; for VN1 event=0x2b,umask=0x2 01 Number of credits into the R3 (for transactions across the BGF) acquired each cycle. NCB message class to BL Egress unc_q_txr_bl_ncb_credit_occupancy.vn0 uncore interconnect R3QPI Egress Credit Occupancy - BL NCB; for VN0 event=0x20,umask=0x1 01 Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle. NCB message class to BL Egress unc_q_txr_bl_ncb_credit_occupancy.vn1 uncore interconnect R3QPI Egress Credit Occupancy - BL NCB; for VN1 event=0x20,umask=0x2 01 Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle. NCB message class to BL Egress unc_q_txr_bl_ncs_credit_acquired.vn0 uncore interconnect R3QPI Egress Credit Occupancy - NCS; for VN0 event=0x2c,umask=0x1 01 Number of credits into the R3 (for transactions across the BGF) acquired each cycle. NCS message class to BL Egress unc_q_txr_bl_ncs_credit_acquired.vn1 uncore interconnect R3QPI Egress Credit Occupancy - NCS; for VN1 event=0x2c,umask=0x2 01 Number of credits into the R3 (for transactions across the BGF) acquired each cycle. NCS message class to BL Egress unc_q_txr_bl_ncs_credit_occupancy.vn0 uncore interconnect R3QPI Egress Credit Occupancy - BL NCS; for VN0 event=0x21,umask=0x1 01 Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle. NCS message class to BL Egress unc_q_txr_bl_ncs_credit_occupancy.vn1 uncore interconnect R3QPI Egress Credit Occupancy - BL NCS; for VN1 event=0x21,umask=0x2 01 Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle. NCS message class to BL Egress unc_q_vna_credit_returns uncore interconnect VNA Credits Returned event=0x1c 01 Number of VNA credits returned unc_q_vna_credit_return_occupancy uncore interconnect VNA Credits Pending Return - Occupancy event=0x1b 01 Number of VNA credits in the Rx side that are waitng to be returned back across the link uncore_r3qpi unc_r3_clockticks uncore interconnect Number of uclks in domain event=0x1 01 Counts the number of uclks in the QPI uclk domain. This could be slightly different than the count in the Ubox because of enable/freeze delays. However, because the QPI Agent is close to the Ubox, they generally should not diverge by more than a handful of cycles unc_r3_c_hi_ad_credits_empty.cbo10 uncore interconnect CBox AD Credits Empty event=0x1f,umask=0x4 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 10 unc_r3_c_hi_ad_credits_empty.cbo11 uncore interconnect CBox AD Credits Empty event=0x1f,umask=0x8 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 11 unc_r3_c_hi_ad_credits_empty.cbo12 uncore interconnect CBox AD Credits Empty event=0x1f,umask=0x10 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 12 unc_r3_c_hi_ad_credits_empty.cbo13 uncore interconnect CBox AD Credits Empty event=0x1f,umask=0x20 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 13 unc_r3_c_hi_ad_credits_empty.cbo14_16 uncore interconnect CBox AD Credits Empty event=0x1f,umask=0x40 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 14&16 unc_r3_c_hi_ad_credits_empty.cbo8 uncore interconnect CBox AD Credits Empty event=0x1f,umask=0x1 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 8 unc_r3_c_hi_ad_credits_empty.cbo9 uncore interconnect CBox AD Credits Empty event=0x1f,umask=0x2 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 9 unc_r3_c_hi_ad_credits_empty.cbo_15_17 uncore interconnect CBox AD Credits Empty event=0x1f,umask=0x80 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 15&17 unc_r3_c_lo_ad_credits_empty.cbo0 uncore interconnect CBox AD Credits Empty event=0x22,umask=0x1 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 0 unc_r3_c_lo_ad_credits_empty.cbo1 uncore interconnect CBox AD Credits Empty event=0x22,umask=0x2 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 1 unc_r3_c_lo_ad_credits_empty.cbo2 uncore interconnect CBox AD Credits Empty event=0x22,umask=0x4 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 2 unc_r3_c_lo_ad_credits_empty.cbo3 uncore interconnect CBox AD Credits Empty event=0x22,umask=0x8 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 3 unc_r3_c_lo_ad_credits_empty.cbo4 uncore interconnect CBox AD Credits Empty event=0x22,umask=0x10 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 4 unc_r3_c_lo_ad_credits_empty.cbo5 uncore interconnect CBox AD Credits Empty event=0x22,umask=0x20 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 5 unc_r3_c_lo_ad_credits_empty.cbo6 uncore interconnect CBox AD Credits Empty event=0x22,umask=0x40 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 6 unc_r3_c_lo_ad_credits_empty.cbo7 uncore interconnect CBox AD Credits Empty event=0x22,umask=0x80 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 7 unc_r3_ha_r2_bl_credits_empty.ha0 uncore interconnect HA/R2 AD Credits Empty event=0x2d,umask=0x1 01 No credits available to send to either HA or R2 on the BL Ring; HA0 unc_r3_ha_r2_bl_credits_empty.ha1 uncore interconnect HA/R2 AD Credits Empty event=0x2d,umask=0x2 01 No credits available to send to either HA or R2 on the BL Ring; HA1 unc_r3_ha_r2_bl_credits_empty.r2_ncb uncore interconnect HA/R2 AD Credits Empty event=0x2d,umask=0x4 01 No credits available to send to either HA or R2 on the BL Ring; R2 NCB Messages unc_r3_ha_r2_bl_credits_empty.r2_ncs uncore interconnect HA/R2 AD Credits Empty event=0x2d,umask=0x8 01 No credits available to send to either HA or R2 on the BL Ring; R2 NCS Messages unc_r3_iot_backpressure.hub uncore interconnect IOT Backpressure event=0xb,umask=0x2 01 unc_r3_iot_backpressure.sat uncore interconnect IOT Backpressure event=0xb,umask=0x1 01 unc_r3_iot_cts_hi.cts2 uncore interconnect IOT Common Trigger Sequencer - Hi event=0xd,umask=0x1 01 Debug Mask/Match Tie-Ins unc_r3_iot_cts_hi.cts3 uncore interconnect IOT Common Trigger Sequencer - Hi event=0xd,umask=0x2 01 Debug Mask/Match Tie-Ins unc_r3_iot_cts_lo.cts0 uncore interconnect IOT Common Trigger Sequencer - Lo event=0xc,umask=0x1 01 Debug Mask/Match Tie-Ins unc_r3_iot_cts_lo.cts1 uncore interconnect IOT Common Trigger Sequencer - Lo event=0xc,umask=0x2 01 Debug Mask/Match Tie-Ins unc_r3_qpi0_ad_credits_empty.vn0_hom uncore interconnect QPI0 AD Credits Empty event=0x20,umask=0x2 01 No credits available to send to QPI0 on the AD Ring; VN0 HOM Messages unc_r3_qpi0_ad_credits_empty.vn0_ndr uncore interconnect QPI0 AD Credits Empty event=0x20,umask=0x8 01 No credits available to send to QPI0 on the AD Ring; VN0 NDR Messages unc_r3_qpi0_ad_credits_empty.vn0_snp uncore interconnect QPI0 AD Credits Empty event=0x20,umask=0x4 01 No credits available to send to QPI0 on the AD Ring; VN0 SNP Messages unc_r3_qpi0_ad_credits_empty.vn1_hom uncore interconnect QPI0 AD Credits Empty event=0x20,umask=0x10 01 No credits available to send to QPI0 on the AD Ring; VN1 HOM Messages unc_r3_qpi0_ad_credits_empty.vn1_ndr uncore interconnect QPI0 AD Credits Empty event=0x20,umask=0x40 01 No credits available to send to QPI0 on the AD Ring; VN1 NDR Messages unc_r3_qpi0_ad_credits_empty.vn1_snp uncore interconnect QPI0 AD Credits Empty event=0x20,umask=0x20 01 No credits available to send to QPI0 on the AD Ring; VN1 SNP Messages unc_r3_qpi0_ad_credits_empty.vna uncore interconnect QPI0 AD Credits Empty event=0x20,umask=0x1 01 No credits available to send to QPI0 on the AD Ring; VNA unc_r3_qpi0_bl_credits_empty.vn1_hom uncore interconnect QPI0 BL Credits Empty event=0x21,umask=0x10 01 No credits available to send to QPI0 on the BL Ring; VN1 HOM Messages unc_r3_qpi0_bl_credits_empty.vn1_ndr uncore interconnect QPI0 BL Credits Empty event=0x21,umask=0x40 01 No credits available to send to QPI0 on the BL Ring; VN1 NDR Messages unc_r3_qpi0_bl_credits_empty.vn1_snp uncore interconnect QPI0 BL Credits Empty event=0x21,umask=0x20 01 No credits available to send to QPI0 on the BL Ring; VN1 SNP Messages unc_r3_qpi0_bl_credits_empty.vna uncore interconnect QPI0 BL Credits Empty event=0x21,umask=0x1 01 No credits available to send to QPI0 on the BL Ring; VNA unc_r3_qpi1_ad_credits_empty.vn1_hom uncore interconnect QPI1 AD Credits Empty event=0x2e,umask=0x10 01 No credits available to send to QPI1 on the AD Ring; VN1 HOM Messages unc_r3_qpi1_ad_credits_empty.vn1_ndr uncore interconnect QPI1 AD Credits Empty event=0x2e,umask=0x40 01 No credits available to send to QPI1 on the AD Ring; VN1 NDR Messages unc_r3_qpi1_ad_credits_empty.vn1_snp uncore interconnect QPI1 AD Credits Empty event=0x2e,umask=0x20 01 No credits available to send to QPI1 on the AD Ring; VN1 SNP Messages unc_r3_qpi1_ad_credits_empty.vna uncore interconnect QPI1 AD Credits Empty event=0x2e,umask=0x1 01 No credits available to send to QPI1 on the AD Ring; VNA unc_r3_qpi1_bl_credits_empty.vn0_hom uncore interconnect QPI1 BL Credits Empty event=0x2f,umask=0x2 01 No credits available to send to QPI1 on the BL Ring; VN0 HOM Messages unc_r3_qpi1_bl_credits_empty.vn0_ndr uncore interconnect QPI1 BL Credits Empty event=0x2f,umask=0x8 01 No credits available to send to QPI1 on the BL Ring; VN0 NDR Messages unc_r3_qpi1_bl_credits_empty.vn0_snp uncore interconnect QPI1 BL Credits Empty event=0x2f,umask=0x4 01 No credits available to send to QPI1 on the BL Ring; VN0 SNP Messages unc_r3_qpi1_bl_credits_empty.vn1_hom uncore interconnect QPI1 BL Credits Empty event=0x2f,umask=0x10 01 No credits available to send to QPI1 on the BL Ring; VN1 HOM Messages unc_r3_qpi1_bl_credits_empty.vn1_ndr uncore interconnect QPI1 BL Credits Empty event=0x2f,umask=0x40 01 No credits available to send to QPI1 on the BL Ring; VN1 NDR Messages unc_r3_qpi1_bl_credits_empty.vn1_snp uncore interconnect QPI1 BL Credits Empty event=0x2f,umask=0x20 01 No credits available to send to QPI1 on the BL Ring; VN1 SNP Messages unc_r3_qpi1_bl_credits_empty.vna uncore interconnect QPI1 BL Credits Empty event=0x2f,umask=0x1 01 No credits available to send to QPI1 on the BL Ring; VNA unc_r3_ring_ad_used.all uncore interconnect R3 AD Ring in Use; All event=0x7,umask=0xf 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ad_used.ccw uncore interconnect R3 AD Ring in Use; Counterclockwise event=0x7,umask=0xc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ad_used.ccw_even uncore interconnect R3 AD Ring in Use; Counterclockwise and Even event=0x7,umask=0x4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity unc_r3_ring_ad_used.ccw_odd uncore interconnect R3 AD Ring in Use; Counterclockwise and Odd event=0x7,umask=0x8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity unc_r3_ring_ad_used.cw uncore interconnect R3 AD Ring in Use; Clockwise event=0x7,umask=0x3 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ad_used.cw_even uncore interconnect R3 AD Ring in Use; Clockwise and Even event=0x7,umask=0x1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity unc_r3_ring_ad_used.cw_odd uncore interconnect R3 AD Ring in Use; Clockwise and Odd event=0x7,umask=0x2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity unc_r3_ring_ak_used.all uncore interconnect R3 AK Ring in Use; All event=0x8,umask=0xf 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ak_used.ccw uncore interconnect R3 AK Ring in Use; Counterclockwise event=0x8,umask=0xc 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ak_used.ccw_even uncore interconnect R3 AK Ring in Use; Counterclockwise and Even event=0x8,umask=0x4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity unc_r3_ring_ak_used.ccw_odd uncore interconnect R3 AK Ring in Use; Counterclockwise and Odd event=0x8,umask=0x8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity unc_r3_ring_ak_used.cw uncore interconnect R3 AK Ring in Use; Clockwise event=0x8,umask=0x3 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ak_used.cw_even uncore interconnect R3 AK Ring in Use; Clockwise and Even event=0x8,umask=0x1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity unc_r3_ring_ak_used.cw_odd uncore interconnect R3 AK Ring in Use; Clockwise and Odd event=0x8,umask=0x2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity unc_r3_ring_bl_used.all uncore interconnect R3 BL Ring in Use; All event=0x9,umask=0xf 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_bl_used.ccw uncore interconnect R3 BL Ring in Use; Counterclockwise event=0x9,umask=0xc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_bl_used.ccw_even uncore interconnect R3 BL Ring in Use; Counterclockwise and Even event=0x9,umask=0x4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity unc_r3_ring_bl_used.ccw_odd uncore interconnect R3 BL Ring in Use; Counterclockwise and Odd event=0x9,umask=0x8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity unc_r3_ring_bl_used.cw uncore interconnect R3 BL Ring in Use; Clockwise event=0x9,umask=0x3 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_bl_used.cw_even uncore interconnect R3 BL Ring in Use; Clockwise and Even event=0x9,umask=0x1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity unc_r3_ring_bl_used.cw_odd uncore interconnect R3 BL Ring in Use; Clockwise and Odd event=0x9,umask=0x2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity unc_r3_ring_iv_used.any uncore interconnect R3 IV Ring in Use; Any event=0xa,umask=0xf 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop unc_r3_ring_iv_used.cw uncore interconnect R3 IV Ring in Use; Clockwise event=0xa,umask=0x3 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop unc_r3_ring_sink_starved.ak uncore interconnect Ring Stop Starved; AK event=0xe,umask=0x2 01 Number of cycles the ringstop is in starvation (per ring) unc_r3_rxr_cycles_ne.hom uncore interconnect Ingress Cycles Not Empty; HOM event=0x10,umask=0x1 01 Counts the number of cycles when the QPI Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; HOM Ingress Queue unc_r3_rxr_cycles_ne.ndr uncore interconnect Ingress Cycles Not Empty; NDR event=0x10,umask=0x4 01 Counts the number of cycles when the QPI Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; NDR Ingress Queue unc_r3_rxr_cycles_ne.snp uncore interconnect Ingress Cycles Not Empty; SNP event=0x10,umask=0x2 01 Counts the number of cycles when the QPI Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; SNP Ingress Queue unc_r3_rxr_cycles_ne_vn1.drs uncore interconnect VN1 Ingress Cycles Not Empty; DRS event=0x14,umask=0x8 01 Counts the number of cycles when the QPI VN1 Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; DRS Ingress Queue unc_r3_rxr_cycles_ne_vn1.hom uncore interconnect VN1 Ingress Cycles Not Empty; HOM event=0x14,umask=0x1 01 Counts the number of cycles when the QPI VN1 Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; HOM Ingress Queue unc_r3_rxr_cycles_ne_vn1.ncb uncore interconnect VN1 Ingress Cycles Not Empty; NCB event=0x14,umask=0x10 01 Counts the number of cycles when the QPI VN1 Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; NCB Ingress Queue unc_r3_rxr_cycles_ne_vn1.ncs uncore interconnect VN1 Ingress Cycles Not Empty; NCS event=0x14,umask=0x20 01 Counts the number of cycles when the QPI VN1 Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; NCS Ingress Queue unc_r3_rxr_cycles_ne_vn1.ndr uncore interconnect VN1 Ingress Cycles Not Empty; NDR event=0x14,umask=0x4 01 Counts the number of cycles when the QPI VN1 Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; NDR Ingress Queue unc_r3_rxr_cycles_ne_vn1.snp uncore interconnect VN1 Ingress Cycles Not Empty; SNP event=0x14,umask=0x2 01 Counts the number of cycles when the QPI VN1 Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; SNP Ingress Queue unc_r3_rxr_inserts.drs uncore interconnect Ingress Allocations; DRS event=0x11,umask=0x8 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; DRS Ingress Queue unc_r3_rxr_inserts.hom uncore interconnect Ingress Allocations; HOM event=0x11,umask=0x1 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; HOM Ingress Queue unc_r3_rxr_inserts.ncb uncore interconnect Ingress Allocations; NCB event=0x11,umask=0x10 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; NCB Ingress Queue unc_r3_rxr_inserts.ncs uncore interconnect Ingress Allocations; NCS event=0x11,umask=0x20 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; NCS Ingress Queue unc_r3_rxr_inserts.ndr uncore interconnect Ingress Allocations; NDR event=0x11,umask=0x4 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; NDR Ingress Queue unc_r3_rxr_inserts.snp uncore interconnect Ingress Allocations; SNP event=0x11,umask=0x2 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; SNP Ingress Queue unc_r3_rxr_inserts_vn1.drs uncore interconnect VN1 Ingress Allocations; DRS event=0x15,umask=0x8 01 Counts the number of allocations into the QPI VN1 Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; DRS Ingress Queue unc_r3_rxr_inserts_vn1.hom uncore interconnect VN1 Ingress Allocations; HOM event=0x15,umask=0x1 01 Counts the number of allocations into the QPI VN1 Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; HOM Ingress Queue unc_r3_rxr_inserts_vn1.ncb uncore interconnect VN1 Ingress Allocations; NCB event=0x15,umask=0x10 01 Counts the number of allocations into the QPI VN1 Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; NCB Ingress Queue unc_r3_rxr_inserts_vn1.ncs uncore interconnect VN1 Ingress Allocations; NCS event=0x15,umask=0x20 01 Counts the number of allocations into the QPI VN1 Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; NCS Ingress Queue unc_r3_rxr_inserts_vn1.ndr uncore interconnect VN1 Ingress Allocations; NDR event=0x15,umask=0x4 01 Counts the number of allocations into the QPI VN1 Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; NDR Ingress Queue unc_r3_rxr_inserts_vn1.snp uncore interconnect VN1 Ingress Allocations; SNP event=0x15,umask=0x2 01 Counts the number of allocations into the QPI VN1 Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; SNP Ingress Queue unc_r3_rxr_occupancy_vn1.drs uncore interconnect VN1 Ingress Occupancy Accumulator; DRS event=0x13,umask=0x8 01 Accumulates the occupancy of a given QPI VN1 Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI VN1 Ingress Not Empty event to calculate average occupancy or the QPI VN1 Ingress Allocations event in order to calculate average queuing latency.; DRS Ingress Queue unc_r3_rxr_occupancy_vn1.hom uncore interconnect VN1 Ingress Occupancy Accumulator; HOM event=0x13,umask=0x1 01 Accumulates the occupancy of a given QPI VN1 Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI VN1 Ingress Not Empty event to calculate average occupancy or the QPI VN1 Ingress Allocations event in order to calculate average queuing latency.; HOM Ingress Queue unc_r3_rxr_occupancy_vn1.ncb uncore interconnect VN1 Ingress Occupancy Accumulator; NCB event=0x13,umask=0x10 01 Accumulates the occupancy of a given QPI VN1 Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI VN1 Ingress Not Empty event to calculate average occupancy or the QPI VN1 Ingress Allocations event in order to calculate average queuing latency.; NCB Ingress Queue unc_r3_rxr_occupancy_vn1.ncs uncore interconnect VN1 Ingress Occupancy Accumulator; NCS event=0x13,umask=0x20 01 Accumulates the occupancy of a given QPI VN1 Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI VN1 Ingress Not Empty event to calculate average occupancy or the QPI VN1 Ingress Allocations event in order to calculate average queuing latency.; NCS Ingress Queue unc_r3_rxr_occupancy_vn1.ndr uncore interconnect VN1 Ingress Occupancy Accumulator; NDR event=0x13,umask=0x4 01 Accumulates the occupancy of a given QPI VN1 Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI VN1 Ingress Not Empty event to calculate average occupancy or the QPI VN1 Ingress Allocations event in order to calculate average queuing latency.; NDR Ingress Queue unc_r3_rxr_occupancy_vn1.snp uncore interconnect VN1 Ingress Occupancy Accumulator; SNP event=0x13,umask=0x2 01 Accumulates the occupancy of a given QPI VN1 Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI VN1 Ingress Not Empty event to calculate average occupancy or the QPI VN1 Ingress Allocations event in order to calculate average queuing latency.; SNP Ingress Queue unc_r3_sbo0_credits_acquired.ad uncore interconnect SBo0 Credits Acquired; For AD Ring event=0x28,umask=0x1 01 Number of Sbo 0 credits acquired in a given cycle, per ring unc_r3_sbo0_credits_acquired.bl uncore interconnect SBo0 Credits Acquired; For BL Ring event=0x28,umask=0x2 01 Number of Sbo 0 credits acquired in a given cycle, per ring unc_r3_sbo0_credit_occupancy.ad uncore interconnect SBo0 Credits Occupancy; For AD Ring event=0x2a,umask=0x1 01 Number of Sbo 0 credits in use in a given cycle, per ring unc_r3_sbo0_credit_occupancy.bl uncore interconnect SBo0 Credits Occupancy; For BL Ring event=0x2a,umask=0x2 01 Number of Sbo 0 credits in use in a given cycle, per ring unc_r3_sbo1_credits_acquired.ad uncore interconnect SBo1 Credits Acquired; For AD Ring event=0x29,umask=0x1 01 Number of Sbo 1 credits acquired in a given cycle, per ring unc_r3_sbo1_credits_acquired.bl uncore interconnect SBo1 Credits Acquired; For BL Ring event=0x29,umask=0x2 01 Number of Sbo 1 credits acquired in a given cycle, per ring unc_r3_sbo1_credit_occupancy.ad uncore interconnect SBo1 Credits Occupancy; For AD Ring event=0x2b,umask=0x1 01 Number of Sbo 1 credits in use in a given cycle, per ring unc_r3_sbo1_credit_occupancy.bl uncore interconnect SBo1 Credits Occupancy; For BL Ring event=0x2b,umask=0x2 01 Number of Sbo 1 credits in use in a given cycle, per ring unc_r3_stall_no_sbo_credit.sbo0_ad uncore interconnect Stall on No Sbo Credits; For SBo0, AD Ring event=0x2c,umask=0x1 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_r3_stall_no_sbo_credit.sbo0_bl uncore interconnect Stall on No Sbo Credits; For SBo0, BL Ring event=0x2c,umask=0x4 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_r3_stall_no_sbo_credit.sbo1_ad uncore interconnect Stall on No Sbo Credits; For SBo1, AD Ring event=0x2c,umask=0x2 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_r3_stall_no_sbo_credit.sbo1_bl uncore interconnect Stall on No Sbo Credits; For SBo1, BL Ring event=0x2c,umask=0x8 01 Number of cycles Egress is stalled waiting for an Sbo credit to become available. Per Sbo, per Ring unc_r3_txr_nack.dn_ad uncore interconnect Egress CCW NACK; AD CCW event=0x26,umask=0x1 01 AD CounterClockwise Egress Queue unc_r3_txr_nack.dn_ak uncore interconnect Egress CCW NACK; AK CCW event=0x26,umask=0x4 01 AK CounterClockwise Egress Queue unc_r3_txr_nack.dn_bl uncore interconnect Egress CCW NACK; BL CCW event=0x26,umask=0x2 01 BL CounterClockwise Egress Queue unc_r3_txr_nack.up_ad uncore interconnect Egress CCW NACK; AK CCW event=0x26,umask=0x8 01 BL CounterClockwise Egress Queue unc_r3_txr_nack.up_ak uncore interconnect Egress CCW NACK; BL CW event=0x26,umask=0x20 01 AD Clockwise Egress Queue unc_r3_txr_nack.up_bl uncore interconnect Egress CCW NACK; BL CCW event=0x26,umask=0x10 01 AD CounterClockwise Egress Queue unc_r3_vn0_credits_reject.drs uncore interconnect VN0 Credit Acquisition Failed on DRS; DRS Message Class event=0x37,umask=0x8 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation.; Filter for Data Response (DRS). DRS is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using DRS unc_r3_vn0_credits_reject.hom uncore interconnect VN0 Credit Acquisition Failed on DRS; HOM Message Class event=0x37,umask=0x1 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation.; Filter for the Home (HOM) message class. HOM is generally used to send requests, request responses, and snoop responses unc_r3_vn0_credits_reject.ncb uncore interconnect VN0 Credit Acquisition Failed on DRS; NCB Message Class event=0x37,umask=0x10 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation.; Filter for Non-Coherent Broadcast (NCB). NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_r3_vn0_credits_reject.ncs uncore interconnect VN0 Credit Acquisition Failed on DRS; NCS Message Class event=0x37,umask=0x20 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation.; Filter for Non-Coherent Standard (NCS). NCS is commonly used for ? unc_r3_vn0_credits_reject.ndr uncore interconnect VN0 Credit Acquisition Failed on DRS; NDR Message Class event=0x37,umask=0x4 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation.; NDR packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_r3_vn0_credits_reject.snp uncore interconnect VN0 Credit Acquisition Failed on DRS; SNP Message Class event=0x37,umask=0x2 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation.; Filter for Snoop (SNP) message class. SNP is used for outgoing snoops. Note that snoop responses flow on the HOM message class unc_r3_vn0_credits_used.drs uncore interconnect VN0 Credit Used; DRS Message Class event=0x36,umask=0x8 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Filter for Data Response (DRS). DRS is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using DRS unc_r3_vn0_credits_used.hom uncore interconnect VN0 Credit Used; HOM Message Class event=0x36,umask=0x1 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Filter for the Home (HOM) message class. HOM is generally used to send requests, request responses, and snoop responses unc_r3_vn0_credits_used.ncb uncore interconnect VN0 Credit Used; NCB Message Class event=0x36,umask=0x10 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Filter for Non-Coherent Broadcast (NCB). NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_r3_vn0_credits_used.ncs uncore interconnect VN0 Credit Used; NCS Message Class event=0x36,umask=0x20 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Filter for Non-Coherent Standard (NCS). NCS is commonly used for ? unc_r3_vn0_credits_used.ndr uncore interconnect VN0 Credit Used; NDR Message Class event=0x36,umask=0x4 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; NDR packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_r3_vn0_credits_used.snp uncore interconnect VN0 Credit Used; SNP Message Class event=0x36,umask=0x2 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Filter for Snoop (SNP) message class. SNP is used for outgoing snoops. Note that snoop responses flow on the HOM message class unc_r3_vn1_credits_reject.drs uncore interconnect VN1 Credit Acquisition Failed on DRS; DRS Message Class event=0x39,umask=0x8 01 Number of times a request failed to acquire a VN1 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN1 credit and is delayed. This should generally be a rare situation.; Filter for Data Response (DRS). DRS is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using DRS unc_r3_vn1_credits_reject.hom uncore interconnect VN1 Credit Acquisition Failed on DRS; HOM Message Class event=0x39,umask=0x1 01 Number of times a request failed to acquire a VN1 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN1 credit and is delayed. This should generally be a rare situation.; Filter for the Home (HOM) message class. HOM is generally used to send requests, request responses, and snoop responses unc_r3_vn1_credits_reject.ncb uncore interconnect VN1 Credit Acquisition Failed on DRS; NCB Message Class event=0x39,umask=0x10 01 Number of times a request failed to acquire a VN1 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN1 credit and is delayed. This should generally be a rare situation.; Filter for Non-Coherent Broadcast (NCB). NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_r3_vn1_credits_reject.ncs uncore interconnect VN1 Credit Acquisition Failed on DRS; NCS Message Class event=0x39,umask=0x20 01 Number of times a request failed to acquire a VN1 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN1 credit and is delayed. This should generally be a rare situation.; Filter for Non-Coherent Standard (NCS). NCS is commonly used for ? unc_r3_vn1_credits_reject.ndr uncore interconnect VN1 Credit Acquisition Failed on DRS; NDR Message Class event=0x39,umask=0x4 01 Number of times a request failed to acquire a VN1 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN1 credit and is delayed. This should generally be a rare situation.; NDR packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_r3_vn1_credits_reject.snp uncore interconnect VN1 Credit Acquisition Failed on DRS; SNP Message Class event=0x39,umask=0x2 01 Number of times a request failed to acquire a VN1 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN1 credit and is delayed. This should generally be a rare situation.; Filter for Snoop (SNP) message class. SNP is used for outgoing snoops. Note that snoop responses flow on the HOM message class unc_r3_vn1_credits_used.drs uncore interconnect VN1 Credit Used; DRS Message Class event=0x38,umask=0x8 01 Number of times a VN1 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Filter for Data Response (DRS). DRS is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using DRS unc_r3_vn1_credits_used.hom uncore interconnect VN1 Credit Used; HOM Message Class event=0x38,umask=0x1 01 Number of times a VN1 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Filter for the Home (HOM) message class. HOM is generally used to send requests, request responses, and snoop responses unc_r3_vn1_credits_used.ncb uncore interconnect VN1 Credit Used; NCB Message Class event=0x38,umask=0x10 01 Number of times a VN1 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Filter for Non-Coherent Broadcast (NCB). NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_r3_vn1_credits_used.ncs uncore interconnect VN1 Credit Used; NCS Message Class event=0x38,umask=0x20 01 Number of times a VN1 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Filter for Non-Coherent Standard (NCS). NCS is commonly used for ? unc_r3_vn1_credits_used.ndr uncore interconnect VN1 Credit Used; NDR Message Class event=0x38,umask=0x4 01 Number of times a VN1 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; NDR packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_r3_vn1_credits_used.snp uncore interconnect VN1 Credit Used; SNP Message Class event=0x38,umask=0x2 01 Number of times a VN1 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Filter for Snoop (SNP) message class. SNP is used for outgoing snoops. Note that snoop responses flow on the HOM message class unc_r3_vna_credits_acquired.ad uncore interconnect VNA credit Acquisitions; HOM Message Class event=0x33,umask=0x1 01 Number of QPI VNA Credit acquisitions. This event can be used in conjunction with the VNA In-Use Accumulator to calculate the average lifetime of a credit holder. VNA credits are used by all message classes in order to communicate across QPI. If a packet is unable to acquire credits, it will then attempt to use credits from the VN0 pool. Note that a single packet may require multiple flit buffers (i.e. when data is being transferred). Therefore, this event will increment by the number of credits acquired in each cycle. Filtering based on message class is not provided. One can count the number of packets transferred in a given message class using an qfclk event.; Filter for the Home (HOM) message class. HOM is generally used to send requests, request responses, and snoop responses unc_r3_vna_credits_acquired.bl uncore interconnect VNA credit Acquisitions; HOM Message Class event=0x33,umask=0x4 01 Number of QPI VNA Credit acquisitions. This event can be used in conjunction with the VNA In-Use Accumulator to calculate the average lifetime of a credit holder. VNA credits are used by all message classes in order to communicate across QPI. If a packet is unable to acquire credits, it will then attempt to use credits from the VN0 pool. Note that a single packet may require multiple flit buffers (i.e. when data is being transferred). Therefore, this event will increment by the number of credits acquired in each cycle. Filtering based on message class is not provided. One can count the number of packets transferred in a given message class using an qfclk event.; Filter for the Home (HOM) message class. HOM is generally used to send requests, request responses, and snoop responses unc_r3_vna_credits_reject.drs uncore interconnect VNA Credit Reject; DRS Message Class event=0x34,umask=0x8 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough.; Filter for Data Response (DRS). DRS is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using DRS unc_r3_vna_credits_reject.hom uncore interconnect VNA Credit Reject; HOM Message Class event=0x34,umask=0x1 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough.; Filter for the Home (HOM) message class. HOM is generally used to send requests, request responses, and snoop responses unc_r3_vna_credits_reject.ncb uncore interconnect VNA Credit Reject; NCB Message Class event=0x34,umask=0x10 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough.; Filter for Non-Coherent Broadcast (NCB). NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_r3_vna_credits_reject.ncs uncore interconnect VNA Credit Reject; NCS Message Class event=0x34,umask=0x20 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough.; Filter for Non-Coherent Standard (NCS) unc_r3_vna_credits_reject.ndr uncore interconnect VNA Credit Reject; NDR Message Class event=0x34,umask=0x4 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough.; NDR packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_r3_vna_credits_reject.snp uncore interconnect VNA Credit Reject; SNP Message Class event=0x34,umask=0x2 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough.; Filter for Snoop (SNP) message class. SNP is used for outgoing snoops. Note that snoop responses flow on the HOM message class uncore_sbox unc_s_bounce_control uncore interconnect Bounce Control event=0xa 01 unc_s_clockticks uncore interconnect Uncore Clocks event=0 01 unc_s_fast_asserted uncore interconnect FaST wire asserted event=0x9 01 Counts the number of cycles either the local or incoming distress signals are asserted. Incoming distress includes up, dn and across unc_s_ring_ad_used.all uncore interconnect AD Ring In Use; All event=0x1b,umask=0xf 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_s_ring_ad_used.down uncore interconnect AD Ring In Use; Down event=0x1b,umask=0xc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_s_ring_ad_used.down_even uncore interconnect AD Ring In Use; Down and Event event=0x1b,umask=0x4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Event ring polarity unc_s_ring_ad_used.down_odd uncore interconnect AD Ring In Use; Down and Odd event=0x1b,umask=0x8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_s_ring_ad_used.up uncore interconnect AD Ring In Use; Up event=0x1b,umask=0x3 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_s_ring_ad_used.up_even uncore interconnect AD Ring In Use; Up and Even event=0x1b,umask=0x1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_s_ring_ad_used.up_odd uncore interconnect AD Ring In Use; Up and Odd event=0x1b,umask=0x2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_s_ring_ak_used.all uncore interconnect AK Ring In Use; All event=0x1c,umask=0xf 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_s_ring_ak_used.down uncore interconnect AK Ring In Use; Down event=0x1c,umask=0xc 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_s_ring_ak_used.down_even uncore interconnect AK Ring In Use; Down and Event event=0x1c,umask=0x4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Event ring polarity unc_s_ring_ak_used.down_odd uncore interconnect AK Ring In Use; Down and Odd event=0x1c,umask=0x8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_s_ring_ak_used.up uncore interconnect AK Ring In Use; Up event=0x1c,umask=0x3 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_s_ring_ak_used.up_even uncore interconnect AK Ring In Use; Up and Even event=0x1c,umask=0x1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_s_ring_ak_used.up_odd uncore interconnect AK Ring In Use; Up and Odd event=0x1c,umask=0x2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_s_ring_bl_used.all uncore interconnect BL Ring in Use; All event=0x1d,umask=0xf 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_s_ring_bl_used.down uncore interconnect BL Ring in Use; Down event=0x1d,umask=0xc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_s_ring_bl_used.down_even uncore interconnect BL Ring in Use; Down and Event event=0x1d,umask=0x4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Event ring polarity unc_s_ring_bl_used.down_odd uncore interconnect BL Ring in Use; Down and Odd event=0x1d,umask=0x8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_s_ring_bl_used.up uncore interconnect BL Ring in Use; Up event=0x1d,umask=0x3 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_s_ring_bl_used.up_even uncore interconnect BL Ring in Use; Up and Even event=0x1d,umask=0x1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_s_ring_bl_used.up_odd uncore interconnect BL Ring in Use; Up and Odd event=0x1d,umask=0x2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in BDX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_s_ring_bounces.ad_cache uncore interconnect Number of LLC responses that bounced on the Ring event=0x5,umask=0x1 01 unc_s_ring_bounces.ak_core uncore interconnect Number of LLC responses that bounced on the Ring.; Acknowledgements to core event=0x5,umask=0x2 01 unc_s_ring_bounces.bl_core uncore interconnect Number of LLC responses that bounced on the Ring.; Data Responses to core event=0x5,umask=0x4 01 unc_s_ring_bounces.iv_core uncore interconnect Number of LLC responses that bounced on the Ring.; Snoops of processor's cache event=0x5,umask=0x8 01 unc_s_ring_iv_used.dn uncore interconnect BL Ring in Use; Any event=0x1e,umask=0xc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. There is only 1 IV ring in HSX. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarity unc_s_ring_iv_used.up uncore interconnect BL Ring in Use; Any event=0x1e,umask=0x3 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. There is only 1 IV ring in HSX. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarity unc_s_ring_sink_starved.ad_cache uncore interconnect UNC_S_RING_SINK_STARVED.AD_CACHE event=0x6,umask=0x1 01 unc_s_ring_sink_starved.ak_core uncore interconnect UNC_S_RING_SINK_STARVED.AK_CORE event=0x6,umask=0x2 01 unc_s_ring_sink_starved.bl_core uncore interconnect UNC_S_RING_SINK_STARVED.BL_CORE event=0x6,umask=0x4 01 unc_s_ring_sink_starved.iv_core uncore interconnect UNC_S_RING_SINK_STARVED.IV_CORE event=0x6,umask=0x8 01 unc_s_rxr_busy_starved.ad_bnc uncore interconnect Injection Starvation; AD - Bounces event=0x15,umask=0x2 01 Counts injection starvation. This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time. In this case, the Ingress but unable to forward to Egress because a message (credited/bounceable) is being sent unc_s_rxr_busy_starved.ad_crd uncore interconnect Injection Starvation; AD - Credits event=0x15,umask=0x1 01 Counts injection starvation. This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time. In this case, the Ingress but unable to forward to Egress because a message (credited/bounceable) is being sent unc_s_rxr_busy_starved.bl_bnc uncore interconnect Injection Starvation; BL - Bounces event=0x15,umask=0x8 01 Counts injection starvation. This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time. In this case, the Ingress but unable to forward to Egress because a message (credited/bounceable) is being sent unc_s_rxr_busy_starved.bl_crd uncore interconnect Injection Starvation; BL - Credits event=0x15,umask=0x4 01 Counts injection starvation. This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time. In this case, the Ingress but unable to forward to Egress because a message (credited/bounceable) is being sent unc_s_rxr_bypass.ad_bnc uncore interconnect Bypass; AD - Bounces event=0x12,umask=0x2 01 Bypass the Sbo Ingress unc_s_rxr_bypass.ad_crd uncore interconnect Bypass; AD - Credits event=0x12,umask=0x1 01 Bypass the Sbo Ingress unc_s_rxr_bypass.ak uncore interconnect Bypass; AK event=0x12,umask=0x10 01 Bypass the Sbo Ingress unc_s_rxr_bypass.bl_bnc uncore interconnect Bypass; BL - Bounces event=0x12,umask=0x8 01 Bypass the Sbo Ingress unc_s_rxr_bypass.bl_crd uncore interconnect Bypass; BL - Credits event=0x12,umask=0x4 01 Bypass the Sbo Ingress unc_s_rxr_bypass.iv uncore interconnect Bypass; IV event=0x12,umask=0x20 01 Bypass the Sbo Ingress unc_s_rxr_crd_starved.ad_bnc uncore interconnect Injection Starvation; AD - Bounces event=0x14,umask=0x2 01 Counts injection starvation. This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time. In this case, the Ingress but unable to forward to Egress due to lack of credit unc_s_rxr_crd_starved.ad_crd uncore interconnect Injection Starvation; AD - Credits event=0x14,umask=0x1 01 Counts injection starvation. This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time. In this case, the Ingress but unable to forward to Egress due to lack of credit unc_s_rxr_crd_starved.ak uncore interconnect Injection Starvation; AK event=0x14,umask=0x10 01 Counts injection starvation. This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time. In this case, the Ingress but unable to forward to Egress due to lack of credit unc_s_rxr_crd_starved.bl_bnc uncore interconnect Injection Starvation; BL - Bounces event=0x14,umask=0x8 01 Counts injection starvation. This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time. In this case, the Ingress but unable to forward to Egress due to lack of credit unc_s_rxr_crd_starved.bl_crd uncore interconnect Injection Starvation; BL - Credits event=0x14,umask=0x4 01 Counts injection starvation. This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time. In this case, the Ingress but unable to forward to Egress due to lack of credit unc_s_rxr_crd_starved.ifv uncore interconnect Injection Starvation; IVF Credit event=0x14,umask=0x40 01 Counts injection starvation. This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time. In this case, the Ingress but unable to forward to Egress due to lack of credit unc_s_rxr_crd_starved.iv uncore interconnect Injection Starvation; IV event=0x14,umask=0x20 01 Counts injection starvation. This starvation is triggered when the Ingress cannot send a transaction onto the ring for a long period of time. In this case, the Ingress but unable to forward to Egress due to lack of credit unc_s_rxr_inserts.ad_bnc uncore interconnect Ingress Allocations; AD - Bounces event=0x13,umask=0x2 01 Number of allocations into the Sbo Ingress The Ingress is used to queue up requests received from the ring unc_s_rxr_inserts.ad_crd uncore interconnect Ingress Allocations; AD - Credits event=0x13,umask=0x1 01 Number of allocations into the Sbo Ingress The Ingress is used to queue up requests received from the ring unc_s_rxr_inserts.ak uncore interconnect Ingress Allocations; AK event=0x13,umask=0x10 01 Number of allocations into the Sbo Ingress The Ingress is used to queue up requests received from the ring unc_s_rxr_inserts.bl_bnc uncore interconnect Ingress Allocations; BL - Bounces event=0x13,umask=0x8 01 Number of allocations into the Sbo Ingress The Ingress is used to queue up requests received from the ring unc_s_rxr_inserts.bl_crd uncore interconnect Ingress Allocations; BL - Credits event=0x13,umask=0x4 01 Number of allocations into the Sbo Ingress The Ingress is used to queue up requests received from the ring unc_s_rxr_inserts.iv uncore interconnect Ingress Allocations; IV event=0x13,umask=0x20 01 Number of allocations into the Sbo Ingress The Ingress is used to queue up requests received from the ring unc_s_rxr_occupancy.ad_bnc uncore interconnect Ingress Occupancy; AD - Bounces event=0x11,umask=0x2 01 Occupancy event for the Ingress buffers in the Sbo. The Ingress is used to queue up requests received from the ring unc_s_rxr_occupancy.ad_crd uncore interconnect Ingress Occupancy; AD - Credits event=0x11,umask=0x1 01 Occupancy event for the Ingress buffers in the Sbo. The Ingress is used to queue up requests received from the ring unc_s_rxr_occupancy.ak uncore interconnect Ingress Occupancy; AK event=0x11,umask=0x10 01 Occupancy event for the Ingress buffers in the Sbo. The Ingress is used to queue up requests received from the ring unc_s_rxr_occupancy.bl_bnc uncore interconnect Ingress Occupancy; BL - Bounces event=0x11,umask=0x8 01 Occupancy event for the Ingress buffers in the Sbo. The Ingress is used to queue up requests received from the ring unc_s_rxr_occupancy.bl_crd uncore interconnect Ingress Occupancy; BL - Credits event=0x11,umask=0x4 01 Occupancy event for the Ingress buffers in the Sbo. The Ingress is used to queue up requests received from the ring unc_s_rxr_occupancy.iv uncore interconnect Ingress Occupancy; IV event=0x11,umask=0x20 01 Occupancy event for the Ingress buffers in the Sbo. The Ingress is used to queue up requests received from the ring unc_s_txr_ads_used.ad uncore interconnect UNC_S_TxR_ADS_USED.AD event=0x4,umask=0x1 01 unc_s_txr_ads_used.ak uncore interconnect UNC_S_TxR_ADS_USED.AK event=0x4,umask=0x2 01 unc_s_txr_ads_used.bl uncore interconnect UNC_S_TxR_ADS_USED.BL event=0x4,umask=0x4 01 unc_s_txr_inserts.ad_bnc uncore interconnect Egress Allocations; AD - Bounces event=0x2,umask=0x2 01 Number of allocations into the Sbo Egress. The Egress is used to queue up requests destined for the ring unc_s_txr_inserts.ad_crd uncore interconnect Egress Allocations; AD - Credits event=0x2,umask=0x1 01 Number of allocations into the Sbo Egress. The Egress is used to queue up requests destined for the ring unc_s_txr_inserts.ak uncore interconnect Egress Allocations; AK event=0x2,umask=0x10 01 Number of allocations into the Sbo Egress. The Egress is used to queue up requests destined for the ring unc_s_txr_inserts.bl_bnc uncore interconnect Egress Allocations; BL - Bounces event=0x2,umask=0x8 01 Number of allocations into the Sbo Egress. The Egress is used to queue up requests destined for the ring unc_s_txr_inserts.bl_crd uncore interconnect Egress Allocations; BL - Credits event=0x2,umask=0x4 01 Number of allocations into the Sbo Egress. The Egress is used to queue up requests destined for the ring unc_s_txr_inserts.iv uncore interconnect Egress Allocations; IV event=0x2,umask=0x20 01 Number of allocations into the Sbo Egress. The Egress is used to queue up requests destined for the ring unc_s_txr_occupancy.ad_bnc uncore interconnect Egress Occupancy; AD - Bounces event=0x1,umask=0x2 01 Occupancy event for the Egress buffers in the Sbo. The egress is used to queue up requests destined for the ring unc_s_txr_occupancy.ad_crd uncore interconnect Egress Occupancy; AD - Credits event=0x1,umask=0x1 01 Occupancy event for the Egress buffers in the Sbo. The egress is used to queue up requests destined for the ring unc_s_txr_occupancy.ak uncore interconnect Egress Occupancy; AK event=0x1,umask=0x10 01 Occupancy event for the Egress buffers in the Sbo. The egress is used to queue up requests destined for the ring unc_s_txr_occupancy.bl_bnc uncore interconnect Egress Occupancy; BL - Bounces event=0x1,umask=0x8 01 Occupancy event for the Egress buffers in the Sbo. The egress is used to queue up requests destined for the ring unc_s_txr_occupancy.bl_crd uncore interconnect Egress Occupancy; BL - Credits event=0x1,umask=0x4 01 Occupancy event for the Egress buffers in the Sbo. The egress is used to queue up requests destined for the ring unc_s_txr_occupancy.iv uncore interconnect Egress Occupancy; IV event=0x1,umask=0x20 01 Occupancy event for the Egress buffers in the Sbo. The egress is used to queue up requests destined for the ring unc_s_txr_starved.ad uncore interconnect Injection Starvation; Onto AD Ring event=0x3,umask=0x1 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time unc_s_txr_starved.ak uncore interconnect Injection Starvation; Onto AK Ring event=0x3,umask=0x2 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time unc_s_txr_starved.bl uncore interconnect Injection Starvation; Onto BL Ring event=0x3,umask=0x4 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time unc_s_txr_starved.iv uncore interconnect Injection Starvation; Onto IV Ring event=0x3,umask=0x8 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time unc_u_clockticks uncore interconnect Clockticks in the UBOX using a dedicated 48-bit Fixed Counter event=0xff 01 llc_misses.mem_read uncore memory read requests to memory controller. Derived from unc_m_cas_count.rd event=0x4,umask=0x3 0164Bytes DRAM RD_CAS and WR_CAS Commands; Counts the total number of DRAM Read CAS commands issued on this channel (including underfills) llc_misses.mem_write uncore memory write requests to memory controller. Derived from unc_m_cas_count.wr event=0x4,umask=0xc 0164Bytes DRAM RD_CAS and WR_CAS Commands; Counts the total number of DRAM Write CAS commands issued on this channel unc_m_clockticks uncore memory Clockticks in the Memory Controller using a dedicated 48-bit Fixed Counter event=0xff 01 unc_m_clockticks_p uncore memory Clockticks in the Memory Controller using one of the programmable counters event=0 01 unc_m_dclockticks uncore memory This event is deprecated. Refer to new event UNC_M_CLOCKTICKS_P event=0 01 l1d.replacement cache L1D data line replacements event=0x51,period=2000003,umask=0x1 00 Counts L1D data line replacements including opportunistic replacements, and replacements that require stall-for-replace or block-for-replace l1d_pend_miss.fb_full cache Number of times a request needed a FB entry but there was no entry available for it. That is the FB unavailability was dominant reason for blocking the request. A request includes cacheable/uncacheable demands that is load, store or SW prefetch event=0x48,period=2000003,umask=0x2 00 Number of times a request needed a FB (Fill Buffer) entry but there was no entry available for it. A request includes cacheable/uncacheable demands that are load, store or SW prefetch instructions l1d_pend_miss.pending cache L1D miss outstandings duration in cycles event=0x48,period=2000003,umask=0x1 00 Counts duration of L1D miss outstanding, that is each cycle number of Fill Buffers (FB) outstanding required by Demand Reads. FB either is held by demand loads, or it is held by non-demand loads and gets hit at least once by demand. The valid outstanding interval is defined until the FB deallocation by one of the following ways: from FB allocation, if FB is allocated by demand from the demand Hit FB, if it is allocated by hardware or software prefetch.Note: In the L1D, a Demand Read contains cacheable or noncacheable demand loads, including ones causing cache-line splits and reads due to page walks resulted from any request type l1d_pend_miss.pending_cycles cache Cycles with L1D load Misses outstanding event=0x48,cmask=1,period=2000003,umask=0x1 00 Counts duration of L1D miss outstanding in cycles l2_lines_in.all cache L2 cache lines filling L2 event=0xf1,period=100003,umask=0x1f 00 Counts the number of L2 cache lines filling the L2. Counting does not cover rejects l2_lines_out.non_silent cache Counts the number of lines that are evicted by L2 cache when triggered by an L2 cache fill. Those lines can be either in modified state or clean state. Modified lines may either be written back to L3 or directly written to memory and not allocated in L3. Clean lines may either be allocated in L3 or dropped event=0xf2,period=200003,umask=0x2 00 Counts the number of lines that are evicted by L2 cache when triggered by an L2 cache fill. Those lines can be either in modified state or clean state. Modified lines may either be written back to L3 or directly written to memory and not allocated in L3. Clean lines may either be allocated in L3 or dropped l2_lines_out.silent cache Counts the number of lines that are silently dropped by L2 cache when triggered by an L2 cache fill. These lines are typically in Shared state. A non-threaded event event=0xf2,period=200003,umask=0x1 00 l2_lines_out.useless_hwpf cache Counts the number of lines that have been hardware prefetched but not used and now evicted by L2 cache event=0xf2,period=200003,umask=0x4 00 l2_lines_out.useless_pref cache This event is deprecated. Refer to new event L2_LINES_OUT.USELESS_HWPF event=0xf2,period=200003,umask=0x4 10 l2_rqsts.all_demand_data_rd cache Demand Data Read requests event=0x24,period=200003,umask=0xe1 00 Counts the number of demand Data Read requests (including requests from L1D hardware prefetchers). These loads may hit or miss L2 cache. Only non rejected loads are counted l2_rqsts.all_demand_miss cache Demand requests that miss L2 cache event=0x24,period=200003,umask=0x27 00 Demand requests that miss L2 cache l2_rqsts.all_demand_references cache Demand requests to L2 cache event=0x24,period=200003,umask=0xe7 00 Demand requests to L2 cache l2_rqsts.all_pf cache Requests from the L1/L2/L3 hardware prefetchers or Load software prefetches event=0x24,period=200003,umask=0xf8 00 Counts the total number of requests from the L2 hardware prefetchers l2_rqsts.demand_data_rd_miss cache Demand Data Read miss L2, no rejects event=0x24,period=200003,umask=0x21 00 Counts the number of demand Data Read requests that miss L2 cache. Only not rejected loads are counted l2_rqsts.miss cache All requests that miss L2 cache event=0x24,period=200003,umask=0x3f 00 All requests that miss L2 cache l2_rqsts.pf_hit cache Requests from the L1/L2/L3 hardware prefetchers or Load software prefetches that hit L2 cache event=0x24,period=200003,umask=0xd8 00 Counts requests from the L1/L2/L3 hardware prefetchers or Load software prefetches that hit L2 cache l2_rqsts.pf_miss cache Requests from the L1/L2/L3 hardware prefetchers or Load software prefetches that miss L2 cache event=0x24,period=200003,umask=0x38 00 Counts requests from the L1/L2/L3 hardware prefetchers or Load software prefetches that miss L2 cache l2_rqsts.references cache All L2 requests event=0x24,period=200003,umask=0xff 00 All L2 requests l2_trans.l2_wb cache L2 writebacks that access L2 cache event=0xf0,period=200003,umask=0x40 00 Counts L2 writebacks that access L2 cache longest_lat_cache.miss cache Core-originated cacheable demand requests missed L3 Spec update: SKL057 event=0x2e,period=100003,umask=0x41 00 Counts core-originated cacheable requests that miss the L3 cache (Longest Latency cache). Requests include data and code reads, Reads-for-Ownership (RFOs), speculative accesses and hardware prefetches from L1 and L2. It does not include all misses to the L3 Spec update: SKL057 longest_lat_cache.reference cache Core-originated cacheable demand requests that refer to L3 Spec update: SKL057 event=0x2e,period=100003,umask=0x4f 00 Counts core-originated cacheable requests to the L3 cache (Longest Latency cache). Requests include data and code reads, Reads-for-Ownership (RFOs), speculative accesses and hardware prefetches from L1 and L2. It does not include all accesses to the L3 Spec update: SKL057 mem_inst_retired.all_loads cache Retired load instructions Supports address when precise (Precise event) event=0xd0,period=2000003,umask=0x81 00 Counts all retired load instructions. This event accounts for SW prefetch instructions of PREFETCHNTA or PREFETCHT0/1/2 or PREFETCHW Supports address when precise (Precise event) mem_inst_retired.all_stores cache Retired store instructions Supports address when precise (Precise event) event=0xd0,period=2000003,umask=0x82 00 Counts all retired store instructions Supports address when precise (Precise event) mem_inst_retired.any cache All retired memory instructions Supports address when precise (Precise event) event=0xd0,period=2000003,umask=0x83 00 Counts all retired memory instructions - loads and stores Supports address when precise (Precise event) mem_inst_retired.lock_loads cache Retired load instructions with locked access Supports address when precise (Precise event) event=0xd0,period=100007,umask=0x21 00 mem_load_l3_hit_retired.xsnp_hit cache Retired load instructions which data sources were L3 and cross-core snoop hits in on-pkg core cache Supports address when precise (Precise event) event=0xd2,period=20011,umask=0x2 00 Retired load instructions which data sources were L3 and cross-core snoop hits in on-pkg core cache Supports address when precise (Precise event) mem_load_l3_hit_retired.xsnp_hitm cache Retired load instructions which data sources were HitM responses from shared L3 Supports address when precise (Precise event) event=0xd2,period=20011,umask=0x4 00 Retired load instructions which data sources were HitM responses from shared L3 Supports address when precise (Precise event) mem_load_l3_hit_retired.xsnp_miss cache Retired load instructions which data sources were L3 hit and cross-core snoop missed in on-pkg core cache Supports address when precise (Precise event) event=0xd2,period=20011,umask=0x1 00 mem_load_l3_hit_retired.xsnp_none cache Retired load instructions which data sources were hits in L3 without snoops required Supports address when precise (Precise event) event=0xd2,period=100003,umask=0x8 00 Retired load instructions which data sources were hits in L3 without snoops required Supports address when precise (Precise event) mem_load_l3_miss_retired.remote_dram cache Retired load instructions which data sources missed L3 but serviced from remote dram Supports address when precise (Precise event) event=0xd3,period=100007,umask=0x2 00 mem_load_l3_miss_retired.remote_fwd cache Retired load instructions whose data sources was forwarded from a remote cache Supports address when precise event=0xd3,period=100007,umask=0x8 00 Retired load instructions whose data sources was forwarded from a remote cache Supports address when precise mem_load_l3_miss_retired.remote_hitm cache Retired load instructions whose data sources was remote HITM Supports address when precise (Precise event) event=0xd3,period=100007,umask=0x4 00 Retired load instructions whose data sources was remote HITM Supports address when precise (Precise event) mem_load_l3_miss_retired.remote_pmm cache Retired load instructions with remote Intel(R) Optane(TM) DC persistent memory as the data source where the data request missed all caches Supports address when precise (Precise event) event=0xd3,period=100007,umask=0x10 00 Counts retired load instructions with remote Intel(R) Optane(TM) DC persistent memory as the data source and the data request missed L3 (AppDirect or Memory Mode) and DRAM cache(Memory Mode) Supports address when precise (Precise event) mem_load_misc_retired.uc cache Retired instructions with at least 1 uncacheable load or lock Supports address when precise (Precise event) event=0xd4,period=100007,umask=0x4 00 mem_load_retired.fb_hit cache Retired load instructions which data sources were load missed L1 but hit FB due to preceding miss to the same cache line with data not ready Supports address when precise (Precise event) event=0xd1,period=100007,umask=0x40 00 Counts retired load instructions with at least one uop was load missed in L1 but hit FB (Fill Buffers) due to preceding miss to the same cache line with data not ready Supports address when precise (Precise event) mem_load_retired.l1_hit cache Retired load instructions with L1 cache hits as data sources Supports address when precise (Precise event) event=0xd1,period=2000003,umask=0x1 00 Counts retired load instructions with at least one uop that hit in the L1 data cache. This event includes all SW prefetches and lock instructions regardless of the data source Supports address when precise (Precise event) mem_load_retired.l1_miss cache Retired load instructions missed L1 cache as data sources Supports address when precise (Precise event) event=0xd1,period=100003,umask=0x8 00 Counts retired load instructions with at least one uop that missed in the L1 cache Supports address when precise (Precise event) mem_load_retired.l2_hit cache Retired load instructions with L2 cache hits as data sources Supports address when precise (Precise event) event=0xd1,period=100003,umask=0x2 00 Retired load instructions with L2 cache hits as data sources Supports address when precise (Precise event) mem_load_retired.l2_miss cache Retired load instructions missed L2 cache as data sources Supports address when precise (Precise event) event=0xd1,period=50021,umask=0x10 00 Retired load instructions missed L2 cache as data sources Supports address when precise (Precise event) mem_load_retired.l3_hit cache Retired load instructions with L3 cache hits as data sources Supports address when precise (Precise event) event=0xd1,period=50021,umask=0x4 00 Counts retired load instructions with at least one uop that hit in the L3 cache Supports address when precise (Precise event) mem_load_retired.l3_miss cache Retired load instructions missed L3 cache as data sources Supports address when precise (Precise event) event=0xd1,period=100007,umask=0x20 00 Counts retired load instructions with at least one uop that missed in the L3 cache Supports address when precise (Precise event) mem_load_retired.local_pmm cache Retired load instructions with local Intel(R) Optane(TM) DC persistent memory as the data source where the data request missed all caches Supports address when precise (Precise event) event=0xd1,period=100003,umask=0x80 00 Counts retired load instructions with local Intel(R) Optane(TM) DC persistent memory as the data source and the data request missed L3 (AppDirect or Memory Mode) and DRAM cache(Memory Mode) Supports address when precise (Precise event) ocr.all_data_rd.l3_hit.any_snoop cache OCR.ALL_DATA_RD.L3_HIT.ANY_SNOOP OCR.ALL_DATA_RD.L3_HIT.ANY_SNOOP OCR.ALL_DATA_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0491 00 ocr.all_data_rd.l3_hit.hitm_other_core cache OCR.ALL_DATA_RD.L3_HIT.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_HIT.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0491 00 ocr.all_data_rd.l3_hit.hit_other_core_fwd cache OCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0491 00 ocr.all_data_rd.l3_hit.hit_other_core_no_fwd cache OCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0491 00 ocr.all_data_rd.l3_hit.no_snoop_needed cache OCR.ALL_DATA_RD.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0491 00 ocr.all_data_rd.l3_hit.snoop_hit_with_fwd cache OCR.ALL_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0491 00 ocr.all_data_rd.l3_hit.snoop_miss cache OCR.ALL_DATA_RD.L3_HIT.SNOOP_MISS OCR.ALL_DATA_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0491 00 ocr.all_data_rd.l3_hit.snoop_none cache OCR.ALL_DATA_RD.L3_HIT.SNOOP_NONE OCR.ALL_DATA_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0491 00 ocr.all_data_rd.l3_hit_e.any_snoop cache OCR.ALL_DATA_RD.L3_HIT_E.ANY_SNOOP OCR.ALL_DATA_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080491 00 ocr.all_data_rd.l3_hit_e.hitm_other_core cache OCR.ALL_DATA_RD.L3_HIT_E.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080491 00 ocr.all_data_rd.l3_hit_e.hit_other_core_fwd cache OCR.ALL_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080491 00 ocr.all_data_rd.l3_hit_e.hit_other_core_no_fwd cache OCR.ALL_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080491 00 ocr.all_data_rd.l3_hit_e.no_snoop_needed cache OCR.ALL_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080491 00 ocr.all_data_rd.l3_hit_e.snoop_miss cache OCR.ALL_DATA_RD.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080491 00 ocr.all_data_rd.l3_hit_e.snoop_none cache OCR.ALL_DATA_RD.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080491 00 ocr.all_data_rd.l3_hit_f.any_snoop cache OCR.ALL_DATA_RD.L3_HIT_F.ANY_SNOOP OCR.ALL_DATA_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200491 00 ocr.all_data_rd.l3_hit_f.hitm_other_core cache OCR.ALL_DATA_RD.L3_HIT_F.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200491 00 ocr.all_data_rd.l3_hit_f.hit_other_core_fwd cache OCR.ALL_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200491 00 ocr.all_data_rd.l3_hit_f.hit_other_core_no_fwd cache OCR.ALL_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200491 00 ocr.all_data_rd.l3_hit_f.no_snoop_needed cache OCR.ALL_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200491 00 ocr.all_data_rd.l3_hit_f.snoop_miss cache OCR.ALL_DATA_RD.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200491 00 ocr.all_data_rd.l3_hit_f.snoop_none cache OCR.ALL_DATA_RD.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200491 00 ocr.all_data_rd.l3_hit_m.any_snoop cache OCR.ALL_DATA_RD.L3_HIT_M.ANY_SNOOP OCR.ALL_DATA_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040491 00 ocr.all_data_rd.l3_hit_m.hitm_other_core cache OCR.ALL_DATA_RD.L3_HIT_M.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040491 00 ocr.all_data_rd.l3_hit_m.hit_other_core_fwd cache OCR.ALL_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040491 00 ocr.all_data_rd.l3_hit_m.hit_other_core_no_fwd cache OCR.ALL_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040491 00 ocr.all_data_rd.l3_hit_m.no_snoop_needed cache OCR.ALL_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040491 00 ocr.all_data_rd.l3_hit_m.snoop_miss cache OCR.ALL_DATA_RD.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040491 00 ocr.all_data_rd.l3_hit_m.snoop_none cache OCR.ALL_DATA_RD.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040491 00 ocr.all_data_rd.l3_hit_s.any_snoop cache OCR.ALL_DATA_RD.L3_HIT_S.ANY_SNOOP OCR.ALL_DATA_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100491 00 ocr.all_data_rd.l3_hit_s.hitm_other_core cache OCR.ALL_DATA_RD.L3_HIT_S.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100491 00 ocr.all_data_rd.l3_hit_s.hit_other_core_fwd cache OCR.ALL_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100491 00 ocr.all_data_rd.l3_hit_s.hit_other_core_no_fwd cache OCR.ALL_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100491 00 ocr.all_data_rd.l3_hit_s.no_snoop_needed cache OCR.ALL_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100491 00 ocr.all_data_rd.l3_hit_s.snoop_miss cache OCR.ALL_DATA_RD.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100491 00 ocr.all_data_rd.l3_hit_s.snoop_none cache OCR.ALL_DATA_RD.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100491 00 ocr.all_pf_data_rd.l3_hit.any_snoop cache OCR.ALL_PF_DATA_RD.L3_HIT.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_HIT.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0490 00 ocr.all_pf_data_rd.l3_hit.hitm_other_core cache OCR.ALL_PF_DATA_RD.L3_HIT.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_HIT.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0490 00 ocr.all_pf_data_rd.l3_hit.hit_other_core_fwd cache OCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0490 00 ocr.all_pf_data_rd.l3_hit.hit_other_core_no_fwd cache OCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0490 00 ocr.all_pf_data_rd.l3_hit.no_snoop_needed cache OCR.ALL_PF_DATA_RD.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0490 00 ocr.all_pf_data_rd.l3_hit.snoop_hit_with_fwd cache OCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0490 00 ocr.all_pf_data_rd.l3_hit.snoop_miss cache OCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_MISS OCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0490 00 ocr.all_pf_data_rd.l3_hit.snoop_none cache OCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_NONE OCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0490 00 ocr.all_pf_data_rd.l3_hit_e.any_snoop cache OCR.ALL_PF_DATA_RD.L3_HIT_E.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080490 00 ocr.all_pf_data_rd.l3_hit_e.hitm_other_core cache OCR.ALL_PF_DATA_RD.L3_HIT_E.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080490 00 ocr.all_pf_data_rd.l3_hit_e.hit_other_core_fwd cache OCR.ALL_PF_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080490 00 ocr.all_pf_data_rd.l3_hit_e.hit_other_core_no_fwd cache OCR.ALL_PF_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080490 00 ocr.all_pf_data_rd.l3_hit_e.no_snoop_needed cache OCR.ALL_PF_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080490 00 ocr.all_pf_data_rd.l3_hit_e.snoop_miss cache OCR.ALL_PF_DATA_RD.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080490 00 ocr.all_pf_data_rd.l3_hit_e.snoop_none cache OCR.ALL_PF_DATA_RD.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080490 00 ocr.all_pf_data_rd.l3_hit_f.any_snoop cache OCR.ALL_PF_DATA_RD.L3_HIT_F.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200490 00 ocr.all_pf_data_rd.l3_hit_f.hitm_other_core cache OCR.ALL_PF_DATA_RD.L3_HIT_F.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200490 00 ocr.all_pf_data_rd.l3_hit_f.hit_other_core_fwd cache OCR.ALL_PF_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200490 00 ocr.all_pf_data_rd.l3_hit_f.hit_other_core_no_fwd cache OCR.ALL_PF_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200490 00 ocr.all_pf_data_rd.l3_hit_f.no_snoop_needed cache OCR.ALL_PF_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200490 00 ocr.all_pf_data_rd.l3_hit_f.snoop_miss cache OCR.ALL_PF_DATA_RD.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200490 00 ocr.all_pf_data_rd.l3_hit_f.snoop_none cache OCR.ALL_PF_DATA_RD.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200490 00 ocr.all_pf_data_rd.l3_hit_m.any_snoop cache OCR.ALL_PF_DATA_RD.L3_HIT_M.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040490 00 ocr.all_pf_data_rd.l3_hit_m.hitm_other_core cache OCR.ALL_PF_DATA_RD.L3_HIT_M.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040490 00 ocr.all_pf_data_rd.l3_hit_m.hit_other_core_fwd cache OCR.ALL_PF_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040490 00 ocr.all_pf_data_rd.l3_hit_m.hit_other_core_no_fwd cache OCR.ALL_PF_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040490 00 ocr.all_pf_data_rd.l3_hit_m.no_snoop_needed cache OCR.ALL_PF_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040490 00 ocr.all_pf_data_rd.l3_hit_m.snoop_miss cache OCR.ALL_PF_DATA_RD.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040490 00 ocr.all_pf_data_rd.l3_hit_m.snoop_none cache OCR.ALL_PF_DATA_RD.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040490 00 ocr.all_pf_data_rd.l3_hit_s.any_snoop cache OCR.ALL_PF_DATA_RD.L3_HIT_S.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100490 00 ocr.all_pf_data_rd.l3_hit_s.hitm_other_core cache OCR.ALL_PF_DATA_RD.L3_HIT_S.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100490 00 ocr.all_pf_data_rd.l3_hit_s.hit_other_core_fwd cache OCR.ALL_PF_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100490 00 ocr.all_pf_data_rd.l3_hit_s.hit_other_core_no_fwd cache OCR.ALL_PF_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100490 00 ocr.all_pf_data_rd.l3_hit_s.no_snoop_needed cache OCR.ALL_PF_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100490 00 ocr.all_pf_data_rd.l3_hit_s.snoop_miss cache OCR.ALL_PF_DATA_RD.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100490 00 ocr.all_pf_data_rd.l3_hit_s.snoop_none cache OCR.ALL_PF_DATA_RD.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100490 00 ocr.all_pf_rfo.l3_hit.any_snoop cache OCR.ALL_PF_RFO.L3_HIT.ANY_SNOOP OCR.ALL_PF_RFO.L3_HIT.ANY_SNOOP OCR.ALL_PF_RFO.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0120 00 ocr.all_pf_rfo.l3_hit.hitm_other_core cache OCR.ALL_PF_RFO.L3_HIT.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_HIT.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0120 00 ocr.all_pf_rfo.l3_hit.hit_other_core_fwd cache OCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0120 00 ocr.all_pf_rfo.l3_hit.hit_other_core_no_fwd cache OCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0120 00 ocr.all_pf_rfo.l3_hit.no_snoop_needed cache OCR.ALL_PF_RFO.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0120 00 ocr.all_pf_rfo.l3_hit.snoop_hit_with_fwd cache OCR.ALL_PF_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0120 00 ocr.all_pf_rfo.l3_hit.snoop_miss cache OCR.ALL_PF_RFO.L3_HIT.SNOOP_MISS OCR.ALL_PF_RFO.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0120 00 ocr.all_pf_rfo.l3_hit.snoop_none cache OCR.ALL_PF_RFO.L3_HIT.SNOOP_NONE OCR.ALL_PF_RFO.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0120 00 ocr.all_pf_rfo.l3_hit_e.any_snoop cache OCR.ALL_PF_RFO.L3_HIT_E.ANY_SNOOP OCR.ALL_PF_RFO.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080120 00 ocr.all_pf_rfo.l3_hit_e.hitm_other_core cache OCR.ALL_PF_RFO.L3_HIT_E.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080120 00 ocr.all_pf_rfo.l3_hit_e.hit_other_core_fwd cache OCR.ALL_PF_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080120 00 ocr.all_pf_rfo.l3_hit_e.hit_other_core_no_fwd cache OCR.ALL_PF_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080120 00 ocr.all_pf_rfo.l3_hit_e.no_snoop_needed cache OCR.ALL_PF_RFO.L3_HIT_E.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080120 00 ocr.all_pf_rfo.l3_hit_e.snoop_miss cache OCR.ALL_PF_RFO.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080120 00 ocr.all_pf_rfo.l3_hit_e.snoop_none cache OCR.ALL_PF_RFO.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080120 00 ocr.all_pf_rfo.l3_hit_f.any_snoop cache OCR.ALL_PF_RFO.L3_HIT_F.ANY_SNOOP OCR.ALL_PF_RFO.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200120 00 ocr.all_pf_rfo.l3_hit_f.hitm_other_core cache OCR.ALL_PF_RFO.L3_HIT_F.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200120 00 ocr.all_pf_rfo.l3_hit_f.hit_other_core_fwd cache OCR.ALL_PF_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200120 00 ocr.all_pf_rfo.l3_hit_f.hit_other_core_no_fwd cache OCR.ALL_PF_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200120 00 ocr.all_pf_rfo.l3_hit_f.no_snoop_needed cache OCR.ALL_PF_RFO.L3_HIT_F.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200120 00 ocr.all_pf_rfo.l3_hit_f.snoop_miss cache OCR.ALL_PF_RFO.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200120 00 ocr.all_pf_rfo.l3_hit_f.snoop_none cache OCR.ALL_PF_RFO.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200120 00 ocr.all_pf_rfo.l3_hit_m.any_snoop cache OCR.ALL_PF_RFO.L3_HIT_M.ANY_SNOOP OCR.ALL_PF_RFO.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040120 00 ocr.all_pf_rfo.l3_hit_m.hitm_other_core cache OCR.ALL_PF_RFO.L3_HIT_M.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040120 00 ocr.all_pf_rfo.l3_hit_m.hit_other_core_fwd cache OCR.ALL_PF_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040120 00 ocr.all_pf_rfo.l3_hit_m.hit_other_core_no_fwd cache OCR.ALL_PF_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040120 00 ocr.all_pf_rfo.l3_hit_m.no_snoop_needed cache OCR.ALL_PF_RFO.L3_HIT_M.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040120 00 ocr.all_pf_rfo.l3_hit_m.snoop_miss cache OCR.ALL_PF_RFO.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040120 00 ocr.all_pf_rfo.l3_hit_m.snoop_none cache OCR.ALL_PF_RFO.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040120 00 ocr.all_pf_rfo.l3_hit_s.any_snoop cache OCR.ALL_PF_RFO.L3_HIT_S.ANY_SNOOP OCR.ALL_PF_RFO.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100120 00 ocr.all_pf_rfo.l3_hit_s.hitm_other_core cache OCR.ALL_PF_RFO.L3_HIT_S.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100120 00 ocr.all_pf_rfo.l3_hit_s.hit_other_core_fwd cache OCR.ALL_PF_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100120 00 ocr.all_pf_rfo.l3_hit_s.hit_other_core_no_fwd cache OCR.ALL_PF_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100120 00 ocr.all_pf_rfo.l3_hit_s.no_snoop_needed cache OCR.ALL_PF_RFO.L3_HIT_S.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100120 00 ocr.all_pf_rfo.l3_hit_s.snoop_miss cache OCR.ALL_PF_RFO.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100120 00 ocr.all_pf_rfo.l3_hit_s.snoop_none cache OCR.ALL_PF_RFO.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100120 00 ocr.all_reads.l3_hit.any_snoop cache OCR.ALL_READS.L3_HIT.ANY_SNOOP OCR.ALL_READS.L3_HIT.ANY_SNOOP OCR.ALL_READS.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C07F7 00 ocr.all_reads.l3_hit.hitm_other_core cache OCR.ALL_READS.L3_HIT.HITM_OTHER_CORE OCR.ALL_READS.L3_HIT.HITM_OTHER_CORE OCR.ALL_READS.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C07F7 00 ocr.all_reads.l3_hit.hit_other_core_fwd cache OCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C07F7 00 ocr.all_reads.l3_hit.hit_other_core_no_fwd cache OCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C07F7 00 ocr.all_reads.l3_hit.no_snoop_needed cache OCR.ALL_READS.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_READS.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_READS.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C07F7 00 ocr.all_reads.l3_hit.snoop_hit_with_fwd cache OCR.ALL_READS.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C07F7 00 ocr.all_reads.l3_hit.snoop_miss cache OCR.ALL_READS.L3_HIT.SNOOP_MISS OCR.ALL_READS.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C07F7 00 ocr.all_reads.l3_hit.snoop_none cache OCR.ALL_READS.L3_HIT.SNOOP_NONE OCR.ALL_READS.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C07F7 00 ocr.all_reads.l3_hit_e.any_snoop cache OCR.ALL_READS.L3_HIT_E.ANY_SNOOP OCR.ALL_READS.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F800807F7 00 ocr.all_reads.l3_hit_e.hitm_other_core cache OCR.ALL_READS.L3_HIT_E.HITM_OTHER_CORE OCR.ALL_READS.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10000807F7 00 ocr.all_reads.l3_hit_e.hit_other_core_fwd cache OCR.ALL_READS.L3_HIT_E.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8000807F7 00 ocr.all_reads.l3_hit_e.hit_other_core_no_fwd cache OCR.ALL_READS.L3_HIT_E.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4000807F7 00 ocr.all_reads.l3_hit_e.no_snoop_needed cache OCR.ALL_READS.L3_HIT_E.NO_SNOOP_NEEDED OCR.ALL_READS.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000807F7 00 ocr.all_reads.l3_hit_e.snoop_miss cache OCR.ALL_READS.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000807F7 00 ocr.all_reads.l3_hit_e.snoop_none cache OCR.ALL_READS.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800807F7 00 ocr.all_reads.l3_hit_f.any_snoop cache OCR.ALL_READS.L3_HIT_F.ANY_SNOOP OCR.ALL_READS.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F802007F7 00 ocr.all_reads.l3_hit_f.hitm_other_core cache OCR.ALL_READS.L3_HIT_F.HITM_OTHER_CORE OCR.ALL_READS.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002007F7 00 ocr.all_reads.l3_hit_f.hit_other_core_fwd cache OCR.ALL_READS.L3_HIT_F.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002007F7 00 ocr.all_reads.l3_hit_f.hit_other_core_no_fwd cache OCR.ALL_READS.L3_HIT_F.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4002007F7 00 ocr.all_reads.l3_hit_f.no_snoop_needed cache OCR.ALL_READS.L3_HIT_F.NO_SNOOP_NEEDED OCR.ALL_READS.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1002007F7 00 ocr.all_reads.l3_hit_f.snoop_miss cache OCR.ALL_READS.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2002007F7 00 ocr.all_reads.l3_hit_f.snoop_none cache OCR.ALL_READS.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x802007F7 00 ocr.all_reads.l3_hit_m.any_snoop cache OCR.ALL_READS.L3_HIT_M.ANY_SNOOP OCR.ALL_READS.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F800407F7 00 ocr.all_reads.l3_hit_m.hitm_other_core cache OCR.ALL_READS.L3_HIT_M.HITM_OTHER_CORE OCR.ALL_READS.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10000407F7 00 ocr.all_reads.l3_hit_m.hit_other_core_fwd cache OCR.ALL_READS.L3_HIT_M.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8000407F7 00 ocr.all_reads.l3_hit_m.hit_other_core_no_fwd cache OCR.ALL_READS.L3_HIT_M.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4000407F7 00 ocr.all_reads.l3_hit_m.no_snoop_needed cache OCR.ALL_READS.L3_HIT_M.NO_SNOOP_NEEDED OCR.ALL_READS.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000407F7 00 ocr.all_reads.l3_hit_m.snoop_miss cache OCR.ALL_READS.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000407F7 00 ocr.all_reads.l3_hit_m.snoop_none cache OCR.ALL_READS.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800407F7 00 ocr.all_reads.l3_hit_s.any_snoop cache OCR.ALL_READS.L3_HIT_S.ANY_SNOOP OCR.ALL_READS.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F801007F7 00 ocr.all_reads.l3_hit_s.hitm_other_core cache OCR.ALL_READS.L3_HIT_S.HITM_OTHER_CORE OCR.ALL_READS.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10001007F7 00 ocr.all_reads.l3_hit_s.hit_other_core_fwd cache OCR.ALL_READS.L3_HIT_S.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8001007F7 00 ocr.all_reads.l3_hit_s.hit_other_core_no_fwd cache OCR.ALL_READS.L3_HIT_S.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4001007F7 00 ocr.all_reads.l3_hit_s.no_snoop_needed cache OCR.ALL_READS.L3_HIT_S.NO_SNOOP_NEEDED OCR.ALL_READS.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1001007F7 00 ocr.all_reads.l3_hit_s.snoop_miss cache OCR.ALL_READS.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2001007F7 00 ocr.all_reads.l3_hit_s.snoop_none cache OCR.ALL_READS.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x801007F7 00 ocr.all_rfo.l3_hit.any_snoop cache OCR.ALL_RFO.L3_HIT.ANY_SNOOP OCR.ALL_RFO.L3_HIT.ANY_SNOOP OCR.ALL_RFO.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0122 00 ocr.all_rfo.l3_hit.hitm_other_core cache OCR.ALL_RFO.L3_HIT.HITM_OTHER_CORE OCR.ALL_RFO.L3_HIT.HITM_OTHER_CORE OCR.ALL_RFO.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0122 00 ocr.all_rfo.l3_hit.hit_other_core_fwd cache OCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0122 00 ocr.all_rfo.l3_hit.hit_other_core_no_fwd cache OCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0122 00 ocr.all_rfo.l3_hit.no_snoop_needed cache OCR.ALL_RFO.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_HIT.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0122 00 ocr.all_rfo.l3_hit.snoop_hit_with_fwd cache OCR.ALL_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0122 00 ocr.all_rfo.l3_hit.snoop_miss cache OCR.ALL_RFO.L3_HIT.SNOOP_MISS OCR.ALL_RFO.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0122 00 ocr.all_rfo.l3_hit.snoop_none cache OCR.ALL_RFO.L3_HIT.SNOOP_NONE OCR.ALL_RFO.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0122 00 ocr.all_rfo.l3_hit_e.any_snoop cache OCR.ALL_RFO.L3_HIT_E.ANY_SNOOP OCR.ALL_RFO.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080122 00 ocr.all_rfo.l3_hit_e.hitm_other_core cache OCR.ALL_RFO.L3_HIT_E.HITM_OTHER_CORE OCR.ALL_RFO.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080122 00 ocr.all_rfo.l3_hit_e.hit_other_core_fwd cache OCR.ALL_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080122 00 ocr.all_rfo.l3_hit_e.hit_other_core_no_fwd cache OCR.ALL_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080122 00 ocr.all_rfo.l3_hit_e.no_snoop_needed cache OCR.ALL_RFO.L3_HIT_E.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080122 00 ocr.all_rfo.l3_hit_e.snoop_miss cache OCR.ALL_RFO.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080122 00 ocr.all_rfo.l3_hit_e.snoop_none cache OCR.ALL_RFO.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080122 00 ocr.all_rfo.l3_hit_f.any_snoop cache OCR.ALL_RFO.L3_HIT_F.ANY_SNOOP OCR.ALL_RFO.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200122 00 ocr.all_rfo.l3_hit_f.hitm_other_core cache OCR.ALL_RFO.L3_HIT_F.HITM_OTHER_CORE OCR.ALL_RFO.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200122 00 ocr.all_rfo.l3_hit_f.hit_other_core_fwd cache OCR.ALL_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200122 00 ocr.all_rfo.l3_hit_f.hit_other_core_no_fwd cache OCR.ALL_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200122 00 ocr.all_rfo.l3_hit_f.no_snoop_needed cache OCR.ALL_RFO.L3_HIT_F.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200122 00 ocr.all_rfo.l3_hit_f.snoop_miss cache OCR.ALL_RFO.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200122 00 ocr.all_rfo.l3_hit_f.snoop_none cache OCR.ALL_RFO.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200122 00 ocr.all_rfo.l3_hit_m.any_snoop cache OCR.ALL_RFO.L3_HIT_M.ANY_SNOOP OCR.ALL_RFO.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040122 00 ocr.all_rfo.l3_hit_m.hitm_other_core cache OCR.ALL_RFO.L3_HIT_M.HITM_OTHER_CORE OCR.ALL_RFO.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040122 00 ocr.all_rfo.l3_hit_m.hit_other_core_fwd cache OCR.ALL_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040122 00 ocr.all_rfo.l3_hit_m.hit_other_core_no_fwd cache OCR.ALL_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040122 00 ocr.all_rfo.l3_hit_m.no_snoop_needed cache OCR.ALL_RFO.L3_HIT_M.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040122 00 ocr.all_rfo.l3_hit_m.snoop_miss cache OCR.ALL_RFO.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040122 00 ocr.all_rfo.l3_hit_m.snoop_none cache OCR.ALL_RFO.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040122 00 ocr.all_rfo.l3_hit_s.any_snoop cache OCR.ALL_RFO.L3_HIT_S.ANY_SNOOP OCR.ALL_RFO.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100122 00 ocr.all_rfo.l3_hit_s.hitm_other_core cache OCR.ALL_RFO.L3_HIT_S.HITM_OTHER_CORE OCR.ALL_RFO.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100122 00 ocr.all_rfo.l3_hit_s.hit_other_core_fwd cache OCR.ALL_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100122 00 ocr.all_rfo.l3_hit_s.hit_other_core_no_fwd cache OCR.ALL_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100122 00 ocr.all_rfo.l3_hit_s.no_snoop_needed cache OCR.ALL_RFO.L3_HIT_S.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100122 00 ocr.all_rfo.l3_hit_s.snoop_miss cache OCR.ALL_RFO.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100122 00 ocr.all_rfo.l3_hit_s.snoop_none cache OCR.ALL_RFO.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100122 00 ocr.demand_code_rd.l3_hit.any_snoop cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT.ANY_SNOOP OCR.DEMAND_CODE_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0004 00 ocr.demand_code_rd.l3_hit.hitm_other_core cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT.HITM_OTHER_CORE OCR.DEMAND_CODE_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0004 00 ocr.demand_code_rd.l3_hit.hit_other_core_fwd cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.DEMAND_CODE_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0004 00 ocr.demand_code_rd.l3_hit.hit_other_core_no_fwd cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.DEMAND_CODE_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0004 00 ocr.demand_code_rd.l3_hit.no_snoop_needed cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT.NO_SNOOP_NEEDED OCR.DEMAND_CODE_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0004 00 ocr.demand_code_rd.l3_hit.snoop_hit_with_fwd cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0004 00 ocr.demand_code_rd.l3_hit.snoop_miss cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0004 00 ocr.demand_code_rd.l3_hit.snoop_none cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0004 00 ocr.demand_code_rd.l3_hit_e.any_snoop cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080004 00 ocr.demand_code_rd.l3_hit_e.hitm_other_core cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080004 00 ocr.demand_code_rd.l3_hit_e.hit_other_core_fwd cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080004 00 ocr.demand_code_rd.l3_hit_e.hit_other_core_no_fwd cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080004 00 ocr.demand_code_rd.l3_hit_e.no_snoop_needed cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080004 00 ocr.demand_code_rd.l3_hit_e.snoop_miss cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080004 00 ocr.demand_code_rd.l3_hit_e.snoop_none cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080004 00 ocr.demand_code_rd.l3_hit_f.any_snoop cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200004 00 ocr.demand_code_rd.l3_hit_f.hitm_other_core cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200004 00 ocr.demand_code_rd.l3_hit_f.hit_other_core_fwd cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200004 00 ocr.demand_code_rd.l3_hit_f.hit_other_core_no_fwd cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200004 00 ocr.demand_code_rd.l3_hit_f.no_snoop_needed cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200004 00 ocr.demand_code_rd.l3_hit_f.snoop_miss cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200004 00 ocr.demand_code_rd.l3_hit_f.snoop_none cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200004 00 ocr.demand_code_rd.l3_hit_m.any_snoop cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040004 00 ocr.demand_code_rd.l3_hit_m.hitm_other_core cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040004 00 ocr.demand_code_rd.l3_hit_m.hit_other_core_fwd cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040004 00 ocr.demand_code_rd.l3_hit_m.hit_other_core_no_fwd cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040004 00 ocr.demand_code_rd.l3_hit_m.no_snoop_needed cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040004 00 ocr.demand_code_rd.l3_hit_m.snoop_miss cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040004 00 ocr.demand_code_rd.l3_hit_m.snoop_none cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040004 00 ocr.demand_code_rd.l3_hit_s.any_snoop cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100004 00 ocr.demand_code_rd.l3_hit_s.hitm_other_core cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100004 00 ocr.demand_code_rd.l3_hit_s.hit_other_core_fwd cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100004 00 ocr.demand_code_rd.l3_hit_s.hit_other_core_no_fwd cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100004 00 ocr.demand_code_rd.l3_hit_s.no_snoop_needed cache Counts all demand code reads OCR.DEMAND_CODE_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100004 00 ocr.demand_code_rd.l3_hit_s.snoop_miss cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100004 00 ocr.demand_code_rd.l3_hit_s.snoop_none cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100004 00 ocr.demand_data_rd.l3_hit.any_snoop cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT.ANY_SNOOP OCR.DEMAND_DATA_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0001 00 ocr.demand_data_rd.l3_hit.hitm_other_core cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE OCR.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0001 00 ocr.demand_data_rd.l3_hit.hit_other_core_fwd cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0001 00 ocr.demand_data_rd.l3_hit.hit_other_core_no_fwd cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0001 00 ocr.demand_data_rd.l3_hit.no_snoop_needed cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT.NO_SNOOP_NEEDED OCR.DEMAND_DATA_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0001 00 ocr.demand_data_rd.l3_hit.snoop_hit_with_fwd cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0001 00 ocr.demand_data_rd.l3_hit.snoop_miss cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0001 00 ocr.demand_data_rd.l3_hit.snoop_none cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0001 00 ocr.demand_data_rd.l3_hit_e.any_snoop cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080001 00 ocr.demand_data_rd.l3_hit_e.hitm_other_core cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080001 00 ocr.demand_data_rd.l3_hit_e.hit_other_core_fwd cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080001 00 ocr.demand_data_rd.l3_hit_e.hit_other_core_no_fwd cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080001 00 ocr.demand_data_rd.l3_hit_e.no_snoop_needed cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080001 00 ocr.demand_data_rd.l3_hit_e.snoop_miss cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080001 00 ocr.demand_data_rd.l3_hit_e.snoop_none cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080001 00 ocr.demand_data_rd.l3_hit_f.any_snoop cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200001 00 ocr.demand_data_rd.l3_hit_f.hitm_other_core cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200001 00 ocr.demand_data_rd.l3_hit_f.hit_other_core_fwd cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200001 00 ocr.demand_data_rd.l3_hit_f.hit_other_core_no_fwd cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200001 00 ocr.demand_data_rd.l3_hit_f.no_snoop_needed cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200001 00 ocr.demand_data_rd.l3_hit_f.snoop_miss cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200001 00 ocr.demand_data_rd.l3_hit_f.snoop_none cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200001 00 ocr.demand_data_rd.l3_hit_m.any_snoop cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040001 00 ocr.demand_data_rd.l3_hit_m.hitm_other_core cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040001 00 ocr.demand_data_rd.l3_hit_m.hit_other_core_fwd cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040001 00 ocr.demand_data_rd.l3_hit_m.hit_other_core_no_fwd cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040001 00 ocr.demand_data_rd.l3_hit_m.no_snoop_needed cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040001 00 ocr.demand_data_rd.l3_hit_m.snoop_miss cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040001 00 ocr.demand_data_rd.l3_hit_m.snoop_none cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040001 00 ocr.demand_data_rd.l3_hit_s.any_snoop cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100001 00 ocr.demand_data_rd.l3_hit_s.hitm_other_core cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100001 00 ocr.demand_data_rd.l3_hit_s.hit_other_core_fwd cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100001 00 ocr.demand_data_rd.l3_hit_s.hit_other_core_no_fwd cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100001 00 ocr.demand_data_rd.l3_hit_s.no_snoop_needed cache Counts demand data reads OCR.DEMAND_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100001 00 ocr.demand_data_rd.l3_hit_s.snoop_miss cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100001 00 ocr.demand_data_rd.l3_hit_s.snoop_none cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100001 00 ocr.demand_rfo.l3_hit.any_snoop cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT.ANY_SNOOP OCR.DEMAND_RFO.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0002 00 ocr.demand_rfo.l3_hit.hitm_other_core cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT.HITM_OTHER_CORE OCR.DEMAND_RFO.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0002 00 ocr.demand_rfo.l3_hit.hit_other_core_fwd cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT.HIT_OTHER_CORE_FWD OCR.DEMAND_RFO.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0002 00 ocr.demand_rfo.l3_hit.hit_other_core_no_fwd cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.DEMAND_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0002 00 ocr.demand_rfo.l3_hit.no_snoop_needed cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT.NO_SNOOP_NEEDED OCR.DEMAND_RFO.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0002 00 ocr.demand_rfo.l3_hit.snoop_hit_with_fwd cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0002 00 ocr.demand_rfo.l3_hit.snoop_miss cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0002 00 ocr.demand_rfo.l3_hit.snoop_none cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0002 00 ocr.demand_rfo.l3_hit_e.any_snoop cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080002 00 ocr.demand_rfo.l3_hit_e.hitm_other_core cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080002 00 ocr.demand_rfo.l3_hit_e.hit_other_core_fwd cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080002 00 ocr.demand_rfo.l3_hit_e.hit_other_core_no_fwd cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080002 00 ocr.demand_rfo.l3_hit_e.no_snoop_needed cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080002 00 ocr.demand_rfo.l3_hit_e.snoop_miss cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080002 00 ocr.demand_rfo.l3_hit_e.snoop_none cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080002 00 ocr.demand_rfo.l3_hit_f.any_snoop cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200002 00 ocr.demand_rfo.l3_hit_f.hitm_other_core cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200002 00 ocr.demand_rfo.l3_hit_f.hit_other_core_fwd cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200002 00 ocr.demand_rfo.l3_hit_f.hit_other_core_no_fwd cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200002 00 ocr.demand_rfo.l3_hit_f.no_snoop_needed cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200002 00 ocr.demand_rfo.l3_hit_f.snoop_miss cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200002 00 ocr.demand_rfo.l3_hit_f.snoop_none cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200002 00 ocr.demand_rfo.l3_hit_m.any_snoop cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040002 00 ocr.demand_rfo.l3_hit_m.hitm_other_core cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040002 00 ocr.demand_rfo.l3_hit_m.hit_other_core_fwd cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040002 00 ocr.demand_rfo.l3_hit_m.hit_other_core_no_fwd cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040002 00 ocr.demand_rfo.l3_hit_m.no_snoop_needed cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040002 00 ocr.demand_rfo.l3_hit_m.snoop_miss cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040002 00 ocr.demand_rfo.l3_hit_m.snoop_none cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040002 00 ocr.demand_rfo.l3_hit_s.any_snoop cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100002 00 ocr.demand_rfo.l3_hit_s.hitm_other_core cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100002 00 ocr.demand_rfo.l3_hit_s.hit_other_core_fwd cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100002 00 ocr.demand_rfo.l3_hit_s.hit_other_core_no_fwd cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100002 00 ocr.demand_rfo.l3_hit_s.no_snoop_needed cache Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100002 00 ocr.demand_rfo.l3_hit_s.snoop_miss cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100002 00 ocr.demand_rfo.l3_hit_s.snoop_none cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100002 00 ocr.other.l3_hit.any_snoop cache Counts any other requests OCR.OTHER.L3_HIT.ANY_SNOOP OCR.OTHER.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C8000 00 ocr.other.l3_hit.hitm_other_core cache Counts any other requests OCR.OTHER.L3_HIT.HITM_OTHER_CORE OCR.OTHER.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C8000 00 ocr.other.l3_hit.hit_other_core_fwd cache Counts any other requests OCR.OTHER.L3_HIT.HIT_OTHER_CORE_FWD OCR.OTHER.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C8000 00 ocr.other.l3_hit.hit_other_core_no_fwd cache Counts any other requests OCR.OTHER.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.OTHER.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C8000 00 ocr.other.l3_hit.no_snoop_needed cache Counts any other requests OCR.OTHER.L3_HIT.NO_SNOOP_NEEDED OCR.OTHER.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C8000 00 ocr.other.l3_hit.snoop_hit_with_fwd cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C8000 00 ocr.other.l3_hit.snoop_miss cache Counts any other requests OCR.OTHER.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C8000 00 ocr.other.l3_hit.snoop_none cache Counts any other requests OCR.OTHER.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C8000 00 ocr.other.l3_hit_e.any_snoop cache Counts any other requests OCR.OTHER.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80088000 00 ocr.other.l3_hit_e.hitm_other_core cache Counts any other requests OCR.OTHER.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000088000 00 ocr.other.l3_hit_e.hit_other_core_fwd cache Counts any other requests OCR.OTHER.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800088000 00 ocr.other.l3_hit_e.hit_other_core_no_fwd cache Counts any other requests OCR.OTHER.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400088000 00 ocr.other.l3_hit_e.no_snoop_needed cache Counts any other requests OCR.OTHER.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100088000 00 ocr.other.l3_hit_e.snoop_miss cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200088000 00 ocr.other.l3_hit_e.snoop_none cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80088000 00 ocr.other.l3_hit_f.any_snoop cache Counts any other requests OCR.OTHER.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80208000 00 ocr.other.l3_hit_f.hitm_other_core cache Counts any other requests OCR.OTHER.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000208000 00 ocr.other.l3_hit_f.hit_other_core_fwd cache Counts any other requests OCR.OTHER.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800208000 00 ocr.other.l3_hit_f.hit_other_core_no_fwd cache Counts any other requests OCR.OTHER.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400208000 00 ocr.other.l3_hit_f.no_snoop_needed cache Counts any other requests OCR.OTHER.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100208000 00 ocr.other.l3_hit_f.snoop_miss cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200208000 00 ocr.other.l3_hit_f.snoop_none cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80208000 00 ocr.other.l3_hit_m.any_snoop cache Counts any other requests OCR.OTHER.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80048000 00 ocr.other.l3_hit_m.hitm_other_core cache Counts any other requests OCR.OTHER.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000048000 00 ocr.other.l3_hit_m.hit_other_core_fwd cache Counts any other requests OCR.OTHER.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800048000 00 ocr.other.l3_hit_m.hit_other_core_no_fwd cache Counts any other requests OCR.OTHER.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400048000 00 ocr.other.l3_hit_m.no_snoop_needed cache Counts any other requests OCR.OTHER.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100048000 00 ocr.other.l3_hit_m.snoop_miss cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200048000 00 ocr.other.l3_hit_m.snoop_none cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80048000 00 ocr.other.l3_hit_s.any_snoop cache Counts any other requests OCR.OTHER.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80108000 00 ocr.other.l3_hit_s.hitm_other_core cache Counts any other requests OCR.OTHER.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000108000 00 ocr.other.l3_hit_s.hit_other_core_fwd cache Counts any other requests OCR.OTHER.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800108000 00 ocr.other.l3_hit_s.hit_other_core_no_fwd cache Counts any other requests OCR.OTHER.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400108000 00 ocr.other.l3_hit_s.no_snoop_needed cache Counts any other requests OCR.OTHER.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100108000 00 ocr.other.l3_hit_s.snoop_miss cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200108000 00 ocr.other.l3_hit_s.snoop_none cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80108000 00 ocr.pf_l1d_and_sw.l3_hit.any_snoop cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT.ANY_SNOOP OCR.PF_L1D_AND_SW.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0400 00 ocr.pf_l1d_and_sw.l3_hit.hitm_other_core cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT.HITM_OTHER_CORE OCR.PF_L1D_AND_SW.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0400 00 ocr.pf_l1d_and_sw.l3_hit.hit_other_core_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT.HIT_OTHER_CORE_FWD OCR.PF_L1D_AND_SW.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0400 00 ocr.pf_l1d_and_sw.l3_hit.hit_other_core_no_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.PF_L1D_AND_SW.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0400 00 ocr.pf_l1d_and_sw.l3_hit.no_snoop_needed cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT.NO_SNOOP_NEEDED OCR.PF_L1D_AND_SW.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0400 00 ocr.pf_l1d_and_sw.l3_hit.snoop_hit_with_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0400 00 ocr.pf_l1d_and_sw.l3_hit.snoop_miss cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0400 00 ocr.pf_l1d_and_sw.l3_hit.snoop_none cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0400 00 ocr.pf_l1d_and_sw.l3_hit_e.any_snoop cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080400 00 ocr.pf_l1d_and_sw.l3_hit_e.hitm_other_core cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080400 00 ocr.pf_l1d_and_sw.l3_hit_e.hit_other_core_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080400 00 ocr.pf_l1d_and_sw.l3_hit_e.hit_other_core_no_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080400 00 ocr.pf_l1d_and_sw.l3_hit_e.no_snoop_needed cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080400 00 ocr.pf_l1d_and_sw.l3_hit_e.snoop_miss cache Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080400 00 ocr.pf_l1d_and_sw.l3_hit_e.snoop_none cache Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080400 00 ocr.pf_l1d_and_sw.l3_hit_f.any_snoop cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200400 00 ocr.pf_l1d_and_sw.l3_hit_f.hitm_other_core cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200400 00 ocr.pf_l1d_and_sw.l3_hit_f.hit_other_core_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200400 00 ocr.pf_l1d_and_sw.l3_hit_f.hit_other_core_no_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200400 00 ocr.pf_l1d_and_sw.l3_hit_f.no_snoop_needed cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200400 00 ocr.pf_l1d_and_sw.l3_hit_f.snoop_miss cache Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200400 00 ocr.pf_l1d_and_sw.l3_hit_f.snoop_none cache Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200400 00 ocr.pf_l1d_and_sw.l3_hit_m.any_snoop cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040400 00 ocr.pf_l1d_and_sw.l3_hit_m.hitm_other_core cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040400 00 ocr.pf_l1d_and_sw.l3_hit_m.hit_other_core_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040400 00 ocr.pf_l1d_and_sw.l3_hit_m.hit_other_core_no_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040400 00 ocr.pf_l1d_and_sw.l3_hit_m.no_snoop_needed cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040400 00 ocr.pf_l1d_and_sw.l3_hit_m.snoop_miss cache Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040400 00 ocr.pf_l1d_and_sw.l3_hit_m.snoop_none cache Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040400 00 ocr.pf_l1d_and_sw.l3_hit_s.any_snoop cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100400 00 ocr.pf_l1d_and_sw.l3_hit_s.hitm_other_core cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100400 00 ocr.pf_l1d_and_sw.l3_hit_s.hit_other_core_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100400 00 ocr.pf_l1d_and_sw.l3_hit_s.hit_other_core_no_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100400 00 ocr.pf_l1d_and_sw.l3_hit_s.no_snoop_needed cache Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100400 00 ocr.pf_l1d_and_sw.l3_hit_s.snoop_miss cache Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100400 00 ocr.pf_l1d_and_sw.l3_hit_s.snoop_none cache Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100400 00 ocr.pf_l2_data_rd.l3_hit.any_snoop cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT.ANY_SNOOP OCR.PF_L2_DATA_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0010 00 ocr.pf_l2_data_rd.l3_hit.hitm_other_core cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT.HITM_OTHER_CORE OCR.PF_L2_DATA_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0010 00 ocr.pf_l2_data_rd.l3_hit.hit_other_core_fwd cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.PF_L2_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0010 00 ocr.pf_l2_data_rd.l3_hit.hit_other_core_no_fwd cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.PF_L2_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0010 00 ocr.pf_l2_data_rd.l3_hit.no_snoop_needed cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT.NO_SNOOP_NEEDED OCR.PF_L2_DATA_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0010 00 ocr.pf_l2_data_rd.l3_hit.snoop_hit_with_fwd cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0010 00 ocr.pf_l2_data_rd.l3_hit.snoop_miss cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0010 00 ocr.pf_l2_data_rd.l3_hit.snoop_none cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0010 00 ocr.pf_l2_data_rd.l3_hit_e.any_snoop cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080010 00 ocr.pf_l2_data_rd.l3_hit_e.hitm_other_core cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080010 00 ocr.pf_l2_data_rd.l3_hit_e.hit_other_core_fwd cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080010 00 ocr.pf_l2_data_rd.l3_hit_e.hit_other_core_no_fwd cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080010 00 ocr.pf_l2_data_rd.l3_hit_e.no_snoop_needed cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080010 00 ocr.pf_l2_data_rd.l3_hit_e.snoop_miss cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080010 00 ocr.pf_l2_data_rd.l3_hit_e.snoop_none cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080010 00 ocr.pf_l2_data_rd.l3_hit_f.any_snoop cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200010 00 ocr.pf_l2_data_rd.l3_hit_f.hitm_other_core cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200010 00 ocr.pf_l2_data_rd.l3_hit_f.hit_other_core_fwd cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200010 00 ocr.pf_l2_data_rd.l3_hit_f.hit_other_core_no_fwd cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200010 00 ocr.pf_l2_data_rd.l3_hit_f.no_snoop_needed cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200010 00 ocr.pf_l2_data_rd.l3_hit_f.snoop_miss cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200010 00 ocr.pf_l2_data_rd.l3_hit_f.snoop_none cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200010 00 ocr.pf_l2_data_rd.l3_hit_m.any_snoop cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040010 00 ocr.pf_l2_data_rd.l3_hit_m.hitm_other_core cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040010 00 ocr.pf_l2_data_rd.l3_hit_m.hit_other_core_fwd cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040010 00 ocr.pf_l2_data_rd.l3_hit_m.hit_other_core_no_fwd cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040010 00 ocr.pf_l2_data_rd.l3_hit_m.no_snoop_needed cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040010 00 ocr.pf_l2_data_rd.l3_hit_m.snoop_miss cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040010 00 ocr.pf_l2_data_rd.l3_hit_m.snoop_none cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040010 00 ocr.pf_l2_data_rd.l3_hit_s.any_snoop cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100010 00 ocr.pf_l2_data_rd.l3_hit_s.hitm_other_core cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100010 00 ocr.pf_l2_data_rd.l3_hit_s.hit_other_core_fwd cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100010 00 ocr.pf_l2_data_rd.l3_hit_s.hit_other_core_no_fwd cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100010 00 ocr.pf_l2_data_rd.l3_hit_s.no_snoop_needed cache Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100010 00 ocr.pf_l2_data_rd.l3_hit_s.snoop_miss cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100010 00 ocr.pf_l2_data_rd.l3_hit_s.snoop_none cache Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100010 00 ocr.pf_l2_rfo.l3_hit.any_snoop cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT.ANY_SNOOP OCR.PF_L2_RFO.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0020 00 ocr.pf_l2_rfo.l3_hit.hitm_other_core cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT.HITM_OTHER_CORE OCR.PF_L2_RFO.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0020 00 ocr.pf_l2_rfo.l3_hit.hit_other_core_fwd cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT.HIT_OTHER_CORE_FWD OCR.PF_L2_RFO.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0020 00 ocr.pf_l2_rfo.l3_hit.hit_other_core_no_fwd cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.PF_L2_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0020 00 ocr.pf_l2_rfo.l3_hit.no_snoop_needed cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT.NO_SNOOP_NEEDED OCR.PF_L2_RFO.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0020 00 ocr.pf_l2_rfo.l3_hit.snoop_hit_with_fwd cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0020 00 ocr.pf_l2_rfo.l3_hit.snoop_miss cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0020 00 ocr.pf_l2_rfo.l3_hit.snoop_none cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0020 00 ocr.pf_l2_rfo.l3_hit_e.any_snoop cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080020 00 ocr.pf_l2_rfo.l3_hit_e.hitm_other_core cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080020 00 ocr.pf_l2_rfo.l3_hit_e.hit_other_core_fwd cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080020 00 ocr.pf_l2_rfo.l3_hit_e.hit_other_core_no_fwd cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080020 00 ocr.pf_l2_rfo.l3_hit_e.no_snoop_needed cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080020 00 ocr.pf_l2_rfo.l3_hit_e.snoop_miss cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080020 00 ocr.pf_l2_rfo.l3_hit_e.snoop_none cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080020 00 ocr.pf_l2_rfo.l3_hit_f.any_snoop cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200020 00 ocr.pf_l2_rfo.l3_hit_f.hitm_other_core cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200020 00 ocr.pf_l2_rfo.l3_hit_f.hit_other_core_fwd cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200020 00 ocr.pf_l2_rfo.l3_hit_f.hit_other_core_no_fwd cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200020 00 ocr.pf_l2_rfo.l3_hit_f.no_snoop_needed cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200020 00 ocr.pf_l2_rfo.l3_hit_f.snoop_miss cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200020 00 ocr.pf_l2_rfo.l3_hit_f.snoop_none cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200020 00 ocr.pf_l2_rfo.l3_hit_m.any_snoop cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040020 00 ocr.pf_l2_rfo.l3_hit_m.hitm_other_core cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040020 00 ocr.pf_l2_rfo.l3_hit_m.hit_other_core_fwd cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040020 00 ocr.pf_l2_rfo.l3_hit_m.hit_other_core_no_fwd cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040020 00 ocr.pf_l2_rfo.l3_hit_m.no_snoop_needed cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040020 00 ocr.pf_l2_rfo.l3_hit_m.snoop_miss cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040020 00 ocr.pf_l2_rfo.l3_hit_m.snoop_none cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040020 00 ocr.pf_l2_rfo.l3_hit_s.any_snoop cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100020 00 ocr.pf_l2_rfo.l3_hit_s.hitm_other_core cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100020 00 ocr.pf_l2_rfo.l3_hit_s.hit_other_core_fwd cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100020 00 ocr.pf_l2_rfo.l3_hit_s.hit_other_core_no_fwd cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100020 00 ocr.pf_l2_rfo.l3_hit_s.no_snoop_needed cache Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100020 00 ocr.pf_l2_rfo.l3_hit_s.snoop_miss cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100020 00 ocr.pf_l2_rfo.l3_hit_s.snoop_none cache Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100020 00 ocr.pf_l3_data_rd.l3_hit.any_snoop cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT.ANY_SNOOP OCR.PF_L3_DATA_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0080 00 ocr.pf_l3_data_rd.l3_hit.hitm_other_core cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT.HITM_OTHER_CORE OCR.PF_L3_DATA_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0080 00 ocr.pf_l3_data_rd.l3_hit.hit_other_core_fwd cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD OCR.PF_L3_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0080 00 ocr.pf_l3_data_rd.l3_hit.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.PF_L3_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0080 00 ocr.pf_l3_data_rd.l3_hit.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT.NO_SNOOP_NEEDED OCR.PF_L3_DATA_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0080 00 ocr.pf_l3_data_rd.l3_hit.snoop_hit_with_fwd cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0080 00 ocr.pf_l3_data_rd.l3_hit.snoop_miss cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0080 00 ocr.pf_l3_data_rd.l3_hit.snoop_none cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0080 00 ocr.pf_l3_data_rd.l3_hit_e.any_snoop cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080080 00 ocr.pf_l3_data_rd.l3_hit_e.hitm_other_core cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080080 00 ocr.pf_l3_data_rd.l3_hit_e.hit_other_core_fwd cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080080 00 ocr.pf_l3_data_rd.l3_hit_e.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080080 00 ocr.pf_l3_data_rd.l3_hit_e.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080080 00 ocr.pf_l3_data_rd.l3_hit_e.snoop_miss cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080080 00 ocr.pf_l3_data_rd.l3_hit_e.snoop_none cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080080 00 ocr.pf_l3_data_rd.l3_hit_f.any_snoop cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200080 00 ocr.pf_l3_data_rd.l3_hit_f.hitm_other_core cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200080 00 ocr.pf_l3_data_rd.l3_hit_f.hit_other_core_fwd cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200080 00 ocr.pf_l3_data_rd.l3_hit_f.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200080 00 ocr.pf_l3_data_rd.l3_hit_f.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200080 00 ocr.pf_l3_data_rd.l3_hit_f.snoop_miss cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200080 00 ocr.pf_l3_data_rd.l3_hit_f.snoop_none cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200080 00 ocr.pf_l3_data_rd.l3_hit_m.any_snoop cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040080 00 ocr.pf_l3_data_rd.l3_hit_m.hitm_other_core cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040080 00 ocr.pf_l3_data_rd.l3_hit_m.hit_other_core_fwd cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040080 00 ocr.pf_l3_data_rd.l3_hit_m.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040080 00 ocr.pf_l3_data_rd.l3_hit_m.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040080 00 ocr.pf_l3_data_rd.l3_hit_m.snoop_miss cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040080 00 ocr.pf_l3_data_rd.l3_hit_m.snoop_none cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040080 00 ocr.pf_l3_data_rd.l3_hit_s.any_snoop cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100080 00 ocr.pf_l3_data_rd.l3_hit_s.hitm_other_core cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100080 00 ocr.pf_l3_data_rd.l3_hit_s.hit_other_core_fwd cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100080 00 ocr.pf_l3_data_rd.l3_hit_s.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100080 00 ocr.pf_l3_data_rd.l3_hit_s.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100080 00 ocr.pf_l3_data_rd.l3_hit_s.snoop_miss cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100080 00 ocr.pf_l3_data_rd.l3_hit_s.snoop_none cache Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100080 00 ocr.pf_l3_rfo.l3_hit.any_snoop cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT.ANY_SNOOP OCR.PF_L3_RFO.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0100 00 ocr.pf_l3_rfo.l3_hit.hitm_other_core cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT.HITM_OTHER_CORE OCR.PF_L3_RFO.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0100 00 ocr.pf_l3_rfo.l3_hit.hit_other_core_fwd cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT.HIT_OTHER_CORE_FWD OCR.PF_L3_RFO.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0100 00 ocr.pf_l3_rfo.l3_hit.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD OCR.PF_L3_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0100 00 ocr.pf_l3_rfo.l3_hit.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT.NO_SNOOP_NEEDED OCR.PF_L3_RFO.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0100 00 ocr.pf_l3_rfo.l3_hit.snoop_hit_with_fwd cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0100 00 ocr.pf_l3_rfo.l3_hit.snoop_miss cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0100 00 ocr.pf_l3_rfo.l3_hit.snoop_none cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0100 00 ocr.pf_l3_rfo.l3_hit_e.any_snoop cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080100 00 ocr.pf_l3_rfo.l3_hit_e.hitm_other_core cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080100 00 ocr.pf_l3_rfo.l3_hit_e.hit_other_core_fwd cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080100 00 ocr.pf_l3_rfo.l3_hit_e.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080100 00 ocr.pf_l3_rfo.l3_hit_e.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080100 00 ocr.pf_l3_rfo.l3_hit_e.snoop_miss cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080100 00 ocr.pf_l3_rfo.l3_hit_e.snoop_none cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080100 00 ocr.pf_l3_rfo.l3_hit_f.any_snoop cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200100 00 ocr.pf_l3_rfo.l3_hit_f.hitm_other_core cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200100 00 ocr.pf_l3_rfo.l3_hit_f.hit_other_core_fwd cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200100 00 ocr.pf_l3_rfo.l3_hit_f.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200100 00 ocr.pf_l3_rfo.l3_hit_f.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200100 00 ocr.pf_l3_rfo.l3_hit_f.snoop_miss cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200100 00 ocr.pf_l3_rfo.l3_hit_f.snoop_none cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200100 00 ocr.pf_l3_rfo.l3_hit_m.any_snoop cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040100 00 ocr.pf_l3_rfo.l3_hit_m.hitm_other_core cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040100 00 ocr.pf_l3_rfo.l3_hit_m.hit_other_core_fwd cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040100 00 ocr.pf_l3_rfo.l3_hit_m.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040100 00 ocr.pf_l3_rfo.l3_hit_m.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040100 00 ocr.pf_l3_rfo.l3_hit_m.snoop_miss cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040100 00 ocr.pf_l3_rfo.l3_hit_m.snoop_none cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040100 00 ocr.pf_l3_rfo.l3_hit_s.any_snoop cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100100 00 ocr.pf_l3_rfo.l3_hit_s.hitm_other_core cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100100 00 ocr.pf_l3_rfo.l3_hit_s.hit_other_core_fwd cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100100 00 ocr.pf_l3_rfo.l3_hit_s.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100100 00 ocr.pf_l3_rfo.l3_hit_s.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100100 00 ocr.pf_l3_rfo.l3_hit_s.snoop_miss cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100100 00 ocr.pf_l3_rfo.l3_hit_s.snoop_none cache Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100100 00 offcore_requests.all_data_rd cache Demand and prefetch data reads event=0xb0,period=100003,umask=0x8 00 Counts the demand and prefetch data reads. All Core Data Reads include cacheable 'Demands' and L2 prefetchers (not L3 prefetchers). Counting also covers reads due to page walks resulted from any request type offcore_requests.all_requests cache Any memory transaction that reached the SQ event=0xb0,period=100003,umask=0x80 00 Counts memory transactions reached the super queue including requests initiated by the core, all L3 prefetches, page walks, etc. offcore_requests.demand_code_rd cache Cacheable and non-cacheable code read requests event=0xb0,period=100003,umask=0x2 00 Counts both cacheable and non-cacheable code read requests offcore_requests.demand_data_rd cache Demand Data Read requests sent to uncore event=0xb0,period=100003,umask=0x1 00 Counts the Demand Data Read requests sent to uncore. Use it in conjunction with OFFCORE_REQUESTS_OUTSTANDING to determine average latency in the uncore offcore_requests.demand_rfo cache Demand RFO requests including regular RFOs, locks, ItoM event=0xb0,period=100003,umask=0x4 00 Counts the demand RFO (read for ownership) requests including regular RFOs, locks, ItoM offcore_requests_buffer.sq_full cache Offcore requests buffer cannot take more entries for this thread core event=0xb2,period=2000003,umask=0x1 00 Counts the number of cases when the offcore requests buffer cannot take more entries for the core. This can happen when the superqueue does not contain eligible entries, or when L1D writeback pending FIFO requests is full.Note: Writeback pending FIFO has six entries offcore_requests_outstanding.all_data_rd cache Offcore outstanding cacheable Core Data Read transactions in SuperQueue (SQ), queue to uncore event=0x60,period=2000003,umask=0x8 00 Counts the number of offcore outstanding cacheable Core Data Read transactions in the super queue every cycle. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.cycles_with_data_rd cache Cycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncore event=0x60,cmask=1,period=2000003,umask=0x8 00 Counts cycles when offcore outstanding cacheable Core Data Read transactions are present in the super queue. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.cycles_with_demand_code_rd cache Cycles with offcore outstanding Code Reads transactions in the SuperQueue (SQ), queue to uncore event=0x60,cmask=1,period=2000003,umask=0x2 00 Counts the number of offcore outstanding Code Reads transactions in the super queue every cycle. The 'Offcore outstanding' state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.cycles_with_demand_data_rd cache Cycles when offcore outstanding Demand Data Read transactions are present in SuperQueue (SQ), queue to uncore event=0x60,cmask=1,period=2000003,umask=0x1 00 Counts cycles when offcore outstanding Demand Data Read transactions are present in the super queue (SQ). A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation) offcore_requests_outstanding.cycles_with_demand_rfo cache Cycles with offcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore event=0x60,cmask=1,period=2000003,umask=0x4 00 Counts the number of offcore outstanding demand rfo Reads transactions in the super queue every cycle. The 'Offcore outstanding' state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.demand_code_rd cache Offcore outstanding Code Reads transactions in the SuperQueue (SQ), queue to uncore, every cycle event=0x60,period=2000003,umask=0x2 00 Counts the number of offcore outstanding Code Reads transactions in the super queue every cycle. The 'Offcore outstanding' state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.demand_data_rd cache Offcore outstanding Demand Data Read transactions in uncore queue event=0x60,period=2000003,umask=0x1 00 Counts the number of offcore outstanding Demand Data Read transactions in the super queue (SQ) every cycle. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor. See the corresponding Umask under OFFCORE_REQUESTS.Note: A prefetch promoted to Demand is counted from the promotion point offcore_requests_outstanding.demand_data_rd_ge_6 cache Cycles with at least 6 offcore outstanding Demand Data Read transactions in uncore queue event=0x60,cmask=6,period=2000003,umask=0x1 00 offcore_requests_outstanding.demand_rfo cache Offcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore, every cycle event=0x60,period=2000003,umask=0x4 00 Counts the number of offcore outstanding RFO (store) transactions in the super queue (SQ) every cycle. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTS offcore_response.all_data_rd.any_response cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.ANY_RESPONSE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10491 10 offcore_response.all_data_rd.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0491 10 offcore_response.all_data_rd.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0491 10 offcore_response.all_data_rd.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0491 10 offcore_response.all_data_rd.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0491 10 offcore_response.all_data_rd.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0491 10 offcore_response.all_data_rd.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0491 10 offcore_response.all_data_rd.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0491 10 offcore_response.all_data_rd.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0491 10 offcore_response.all_data_rd.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080491 10 offcore_response.all_data_rd.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080491 10 offcore_response.all_data_rd.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080491 10 offcore_response.all_data_rd.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080491 10 offcore_response.all_data_rd.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080491 10 offcore_response.all_data_rd.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080491 10 offcore_response.all_data_rd.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080491 10 offcore_response.all_data_rd.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200491 10 offcore_response.all_data_rd.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200491 10 offcore_response.all_data_rd.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200491 10 offcore_response.all_data_rd.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200491 10 offcore_response.all_data_rd.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200491 10 offcore_response.all_data_rd.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200491 10 offcore_response.all_data_rd.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200491 10 offcore_response.all_data_rd.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040491 10 offcore_response.all_data_rd.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040491 10 offcore_response.all_data_rd.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040491 10 offcore_response.all_data_rd.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040491 10 offcore_response.all_data_rd.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040491 10 offcore_response.all_data_rd.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040491 10 offcore_response.all_data_rd.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040491 10 offcore_response.all_data_rd.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100491 10 offcore_response.all_data_rd.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100491 10 offcore_response.all_data_rd.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100491 10 offcore_response.all_data_rd.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100491 10 offcore_response.all_data_rd.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100491 10 offcore_response.all_data_rd.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100491 10 offcore_response.all_data_rd.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100491 10 offcore_response.all_data_rd.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400491 10 offcore_response.all_data_rd.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400491 10 offcore_response.all_data_rd.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400491 10 offcore_response.all_data_rd.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020491 10 offcore_response.all_data_rd.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020491 10 offcore_response.all_data_rd.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020491 10 offcore_response.all_data_rd.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020491 10 offcore_response.all_data_rd.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020491 10 offcore_response.all_data_rd.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020491 10 offcore_response.all_data_rd.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_DATA_RD.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020491 10 offcore_response.all_pf_data_rd.any_response cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.ANY_RESPONSE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10490 10 offcore_response.all_pf_data_rd.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0490 10 offcore_response.all_pf_data_rd.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0490 10 offcore_response.all_pf_data_rd.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0490 10 offcore_response.all_pf_data_rd.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0490 10 offcore_response.all_pf_data_rd.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0490 10 offcore_response.all_pf_data_rd.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0490 10 offcore_response.all_pf_data_rd.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0490 10 offcore_response.all_pf_data_rd.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0490 10 offcore_response.all_pf_data_rd.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080490 10 offcore_response.all_pf_data_rd.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080490 10 offcore_response.all_pf_data_rd.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080490 10 offcore_response.all_pf_data_rd.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080490 10 offcore_response.all_pf_data_rd.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080490 10 offcore_response.all_pf_data_rd.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080490 10 offcore_response.all_pf_data_rd.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080490 10 offcore_response.all_pf_data_rd.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200490 10 offcore_response.all_pf_data_rd.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200490 10 offcore_response.all_pf_data_rd.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200490 10 offcore_response.all_pf_data_rd.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200490 10 offcore_response.all_pf_data_rd.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200490 10 offcore_response.all_pf_data_rd.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200490 10 offcore_response.all_pf_data_rd.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200490 10 offcore_response.all_pf_data_rd.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040490 10 offcore_response.all_pf_data_rd.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040490 10 offcore_response.all_pf_data_rd.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040490 10 offcore_response.all_pf_data_rd.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040490 10 offcore_response.all_pf_data_rd.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040490 10 offcore_response.all_pf_data_rd.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040490 10 offcore_response.all_pf_data_rd.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040490 10 offcore_response.all_pf_data_rd.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100490 10 offcore_response.all_pf_data_rd.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100490 10 offcore_response.all_pf_data_rd.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100490 10 offcore_response.all_pf_data_rd.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100490 10 offcore_response.all_pf_data_rd.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100490 10 offcore_response.all_pf_data_rd.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100490 10 offcore_response.all_pf_data_rd.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100490 10 offcore_response.all_pf_data_rd.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400490 10 offcore_response.all_pf_data_rd.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400490 10 offcore_response.all_pf_data_rd.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400490 10 offcore_response.all_pf_data_rd.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020490 10 offcore_response.all_pf_data_rd.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020490 10 offcore_response.all_pf_data_rd.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020490 10 offcore_response.all_pf_data_rd.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020490 10 offcore_response.all_pf_data_rd.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020490 10 offcore_response.all_pf_data_rd.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020490 10 offcore_response.all_pf_data_rd.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020490 10 offcore_response.all_pf_rfo.any_response cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.ANY_RESPONSE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10120 10 offcore_response.all_pf_rfo.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0120 10 offcore_response.all_pf_rfo.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0120 10 offcore_response.all_pf_rfo.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0120 10 offcore_response.all_pf_rfo.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0120 10 offcore_response.all_pf_rfo.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0120 10 offcore_response.all_pf_rfo.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0120 10 offcore_response.all_pf_rfo.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0120 10 offcore_response.all_pf_rfo.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0120 10 offcore_response.all_pf_rfo.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080120 10 offcore_response.all_pf_rfo.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080120 10 offcore_response.all_pf_rfo.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080120 10 offcore_response.all_pf_rfo.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080120 10 offcore_response.all_pf_rfo.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080120 10 offcore_response.all_pf_rfo.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080120 10 offcore_response.all_pf_rfo.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080120 10 offcore_response.all_pf_rfo.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200120 10 offcore_response.all_pf_rfo.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200120 10 offcore_response.all_pf_rfo.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200120 10 offcore_response.all_pf_rfo.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200120 10 offcore_response.all_pf_rfo.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200120 10 offcore_response.all_pf_rfo.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200120 10 offcore_response.all_pf_rfo.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200120 10 offcore_response.all_pf_rfo.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040120 10 offcore_response.all_pf_rfo.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040120 10 offcore_response.all_pf_rfo.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040120 10 offcore_response.all_pf_rfo.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040120 10 offcore_response.all_pf_rfo.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040120 10 offcore_response.all_pf_rfo.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040120 10 offcore_response.all_pf_rfo.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040120 10 offcore_response.all_pf_rfo.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100120 10 offcore_response.all_pf_rfo.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100120 10 offcore_response.all_pf_rfo.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100120 10 offcore_response.all_pf_rfo.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100120 10 offcore_response.all_pf_rfo.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100120 10 offcore_response.all_pf_rfo.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100120 10 offcore_response.all_pf_rfo.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100120 10 offcore_response.all_pf_rfo.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400120 10 offcore_response.all_pf_rfo.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400120 10 offcore_response.all_pf_rfo.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400120 10 offcore_response.all_pf_rfo.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020120 10 offcore_response.all_pf_rfo.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020120 10 offcore_response.all_pf_rfo.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020120 10 offcore_response.all_pf_rfo.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020120 10 offcore_response.all_pf_rfo.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020120 10 offcore_response.all_pf_rfo.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020120 10 offcore_response.all_pf_rfo.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_PF_RFO.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020120 10 offcore_response.all_reads.any_response cache This event is deprecated. Refer to new event OCR.ALL_READS.ANY_RESPONSE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x107F7 10 offcore_response.all_reads.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C07F7 10 offcore_response.all_reads.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C07F7 10 offcore_response.all_reads.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C07F7 10 offcore_response.all_reads.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C07F7 10 offcore_response.all_reads.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C07F7 10 offcore_response.all_reads.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C07F7 10 offcore_response.all_reads.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C07F7 10 offcore_response.all_reads.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C07F7 10 offcore_response.all_reads.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F800807F7 10 offcore_response.all_reads.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10000807F7 10 offcore_response.all_reads.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8000807F7 10 offcore_response.all_reads.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4000807F7 10 offcore_response.all_reads.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000807F7 10 offcore_response.all_reads.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000807F7 10 offcore_response.all_reads.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800807F7 10 offcore_response.all_reads.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F802007F7 10 offcore_response.all_reads.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002007F7 10 offcore_response.all_reads.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8002007F7 10 offcore_response.all_reads.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4002007F7 10 offcore_response.all_reads.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1002007F7 10 offcore_response.all_reads.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2002007F7 10 offcore_response.all_reads.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x802007F7 10 offcore_response.all_reads.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F800407F7 10 offcore_response.all_reads.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10000407F7 10 offcore_response.all_reads.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8000407F7 10 offcore_response.all_reads.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4000407F7 10 offcore_response.all_reads.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000407F7 10 offcore_response.all_reads.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000407F7 10 offcore_response.all_reads.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800407F7 10 offcore_response.all_reads.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F801007F7 10 offcore_response.all_reads.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10001007F7 10 offcore_response.all_reads.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8001007F7 10 offcore_response.all_reads.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4001007F7 10 offcore_response.all_reads.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1001007F7 10 offcore_response.all_reads.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2001007F7 10 offcore_response.all_reads.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_READS.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x801007F7 10 offcore_response.all_reads.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_READS.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F804007F7 10 offcore_response.all_reads.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_READS.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804007F7 10 offcore_response.all_reads.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.ALL_READS.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004007F7 10 offcore_response.all_reads.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_READS.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F800207F7 10 offcore_response.all_reads.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_READS.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10000207F7 10 offcore_response.all_reads.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8000207F7 10 offcore_response.all_reads.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_READS.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4000207F7 10 offcore_response.all_reads.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_READS.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000207F7 10 offcore_response.all_reads.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_READS.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000207F7 10 offcore_response.all_reads.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_READS.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800207F7 10 offcore_response.all_rfo.any_response cache This event is deprecated. Refer to new event OCR.ALL_RFO.ANY_RESPONSE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10122 10 offcore_response.all_rfo.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0122 10 offcore_response.all_rfo.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0122 10 offcore_response.all_rfo.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0122 10 offcore_response.all_rfo.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0122 10 offcore_response.all_rfo.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0122 10 offcore_response.all_rfo.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0122 10 offcore_response.all_rfo.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0122 10 offcore_response.all_rfo.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0122 10 offcore_response.all_rfo.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080122 10 offcore_response.all_rfo.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080122 10 offcore_response.all_rfo.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080122 10 offcore_response.all_rfo.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080122 10 offcore_response.all_rfo.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080122 10 offcore_response.all_rfo.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080122 10 offcore_response.all_rfo.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080122 10 offcore_response.all_rfo.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200122 10 offcore_response.all_rfo.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200122 10 offcore_response.all_rfo.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200122 10 offcore_response.all_rfo.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200122 10 offcore_response.all_rfo.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200122 10 offcore_response.all_rfo.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200122 10 offcore_response.all_rfo.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200122 10 offcore_response.all_rfo.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040122 10 offcore_response.all_rfo.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040122 10 offcore_response.all_rfo.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040122 10 offcore_response.all_rfo.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040122 10 offcore_response.all_rfo.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040122 10 offcore_response.all_rfo.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040122 10 offcore_response.all_rfo.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040122 10 offcore_response.all_rfo.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100122 10 offcore_response.all_rfo.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100122 10 offcore_response.all_rfo.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100122 10 offcore_response.all_rfo.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100122 10 offcore_response.all_rfo.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100122 10 offcore_response.all_rfo.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100122 10 offcore_response.all_rfo.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_RFO.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100122 10 offcore_response.all_rfo.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400122 10 offcore_response.all_rfo.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400122 10 offcore_response.all_rfo.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400122 10 offcore_response.all_rfo.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.ALL_RFO.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020122 10 offcore_response.all_rfo.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.ALL_RFO.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020122 10 offcore_response.all_rfo.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020122 10 offcore_response.all_rfo.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.ALL_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020122 10 offcore_response.all_rfo.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.ALL_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020122 10 offcore_response.all_rfo.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.ALL_RFO.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020122 10 offcore_response.all_rfo.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.ALL_RFO.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020122 10 offcore_response.demand_code_rd.any_response cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.ANY_RESPONSE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004 10 offcore_response.demand_code_rd.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0004 10 offcore_response.demand_code_rd.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0004 10 offcore_response.demand_code_rd.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0004 10 offcore_response.demand_code_rd.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0004 10 offcore_response.demand_code_rd.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0004 10 offcore_response.demand_code_rd.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0004 10 offcore_response.demand_code_rd.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0004 10 offcore_response.demand_code_rd.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0004 10 offcore_response.demand_code_rd.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080004 10 offcore_response.demand_code_rd.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080004 10 offcore_response.demand_code_rd.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080004 10 offcore_response.demand_code_rd.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080004 10 offcore_response.demand_code_rd.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080004 10 offcore_response.demand_code_rd.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080004 10 offcore_response.demand_code_rd.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080004 10 offcore_response.demand_code_rd.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200004 10 offcore_response.demand_code_rd.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200004 10 offcore_response.demand_code_rd.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200004 10 offcore_response.demand_code_rd.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200004 10 offcore_response.demand_code_rd.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200004 10 offcore_response.demand_code_rd.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200004 10 offcore_response.demand_code_rd.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200004 10 offcore_response.demand_code_rd.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040004 10 offcore_response.demand_code_rd.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040004 10 offcore_response.demand_code_rd.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040004 10 offcore_response.demand_code_rd.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040004 10 offcore_response.demand_code_rd.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040004 10 offcore_response.demand_code_rd.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040004 10 offcore_response.demand_code_rd.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040004 10 offcore_response.demand_code_rd.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100004 10 offcore_response.demand_code_rd.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100004 10 offcore_response.demand_code_rd.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100004 10 offcore_response.demand_code_rd.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100004 10 offcore_response.demand_code_rd.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100004 10 offcore_response.demand_code_rd.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100004 10 offcore_response.demand_code_rd.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100004 10 offcore_response.demand_code_rd.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400004 10 offcore_response.demand_code_rd.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400004 10 offcore_response.demand_code_rd.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400004 10 offcore_response.demand_code_rd.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020004 10 offcore_response.demand_code_rd.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020004 10 offcore_response.demand_code_rd.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020004 10 offcore_response.demand_code_rd.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020004 10 offcore_response.demand_code_rd.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020004 10 offcore_response.demand_code_rd.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020004 10 offcore_response.demand_code_rd.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020004 10 offcore_response.demand_data_rd.any_response cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.ANY_RESPONSE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10001 10 offcore_response.demand_data_rd.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0001 10 offcore_response.demand_data_rd.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0001 10 offcore_response.demand_data_rd.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0001 10 offcore_response.demand_data_rd.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0001 10 offcore_response.demand_data_rd.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0001 10 offcore_response.demand_data_rd.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0001 10 offcore_response.demand_data_rd.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0001 10 offcore_response.demand_data_rd.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0001 10 offcore_response.demand_data_rd.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080001 10 offcore_response.demand_data_rd.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080001 10 offcore_response.demand_data_rd.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080001 10 offcore_response.demand_data_rd.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080001 10 offcore_response.demand_data_rd.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080001 10 offcore_response.demand_data_rd.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080001 10 offcore_response.demand_data_rd.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080001 10 offcore_response.demand_data_rd.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200001 10 offcore_response.demand_data_rd.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200001 10 offcore_response.demand_data_rd.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200001 10 offcore_response.demand_data_rd.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200001 10 offcore_response.demand_data_rd.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200001 10 offcore_response.demand_data_rd.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200001 10 offcore_response.demand_data_rd.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200001 10 offcore_response.demand_data_rd.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040001 10 offcore_response.demand_data_rd.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040001 10 offcore_response.demand_data_rd.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040001 10 offcore_response.demand_data_rd.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040001 10 offcore_response.demand_data_rd.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040001 10 offcore_response.demand_data_rd.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040001 10 offcore_response.demand_data_rd.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040001 10 offcore_response.demand_data_rd.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100001 10 offcore_response.demand_data_rd.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100001 10 offcore_response.demand_data_rd.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100001 10 offcore_response.demand_data_rd.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100001 10 offcore_response.demand_data_rd.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100001 10 offcore_response.demand_data_rd.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100001 10 offcore_response.demand_data_rd.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100001 10 offcore_response.demand_data_rd.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400001 10 offcore_response.demand_data_rd.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400001 10 offcore_response.demand_data_rd.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400001 10 offcore_response.demand_data_rd.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020001 10 offcore_response.demand_data_rd.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020001 10 offcore_response.demand_data_rd.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020001 10 offcore_response.demand_data_rd.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020001 10 offcore_response.demand_data_rd.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020001 10 offcore_response.demand_data_rd.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020001 10 offcore_response.demand_data_rd.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020001 10 offcore_response.demand_rfo.any_response cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.ANY_RESPONSE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002 10 offcore_response.demand_rfo.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0002 10 offcore_response.demand_rfo.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0002 10 offcore_response.demand_rfo.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0002 10 offcore_response.demand_rfo.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0002 10 offcore_response.demand_rfo.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0002 10 offcore_response.demand_rfo.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0002 10 offcore_response.demand_rfo.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0002 10 offcore_response.demand_rfo.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0002 10 offcore_response.demand_rfo.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080002 10 offcore_response.demand_rfo.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080002 10 offcore_response.demand_rfo.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080002 10 offcore_response.demand_rfo.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080002 10 offcore_response.demand_rfo.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080002 10 offcore_response.demand_rfo.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080002 10 offcore_response.demand_rfo.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080002 10 offcore_response.demand_rfo.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200002 10 offcore_response.demand_rfo.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200002 10 offcore_response.demand_rfo.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200002 10 offcore_response.demand_rfo.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200002 10 offcore_response.demand_rfo.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200002 10 offcore_response.demand_rfo.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200002 10 offcore_response.demand_rfo.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200002 10 offcore_response.demand_rfo.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040002 10 offcore_response.demand_rfo.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040002 10 offcore_response.demand_rfo.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040002 10 offcore_response.demand_rfo.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040002 10 offcore_response.demand_rfo.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040002 10 offcore_response.demand_rfo.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040002 10 offcore_response.demand_rfo.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040002 10 offcore_response.demand_rfo.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100002 10 offcore_response.demand_rfo.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100002 10 offcore_response.demand_rfo.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100002 10 offcore_response.demand_rfo.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100002 10 offcore_response.demand_rfo.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100002 10 offcore_response.demand_rfo.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100002 10 offcore_response.demand_rfo.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100002 10 offcore_response.demand_rfo.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400002 10 offcore_response.demand_rfo.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400002 10 offcore_response.demand_rfo.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400002 10 offcore_response.demand_rfo.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020002 10 offcore_response.demand_rfo.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020002 10 offcore_response.demand_rfo.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020002 10 offcore_response.demand_rfo.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020002 10 offcore_response.demand_rfo.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020002 10 offcore_response.demand_rfo.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020002 10 offcore_response.demand_rfo.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.DEMAND_RFO.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020002 10 offcore_response.other.any_response cache This event is deprecated. Refer to new event OCR.OTHER.ANY_RESPONSE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x18000 10 offcore_response.other.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C8000 10 offcore_response.other.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C8000 10 offcore_response.other.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C8000 10 offcore_response.other.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C8000 10 offcore_response.other.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C8000 10 offcore_response.other.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C8000 10 offcore_response.other.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C8000 10 offcore_response.other.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C8000 10 offcore_response.other.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80088000 10 offcore_response.other.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000088000 10 offcore_response.other.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800088000 10 offcore_response.other.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400088000 10 offcore_response.other.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100088000 10 offcore_response.other.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200088000 10 offcore_response.other.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80088000 10 offcore_response.other.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80208000 10 offcore_response.other.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000208000 10 offcore_response.other.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800208000 10 offcore_response.other.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400208000 10 offcore_response.other.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100208000 10 offcore_response.other.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200208000 10 offcore_response.other.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80208000 10 offcore_response.other.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80048000 10 offcore_response.other.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000048000 10 offcore_response.other.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800048000 10 offcore_response.other.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400048000 10 offcore_response.other.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100048000 10 offcore_response.other.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200048000 10 offcore_response.other.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80048000 10 offcore_response.other.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80108000 10 offcore_response.other.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000108000 10 offcore_response.other.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800108000 10 offcore_response.other.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400108000 10 offcore_response.other.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100108000 10 offcore_response.other.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200108000 10 offcore_response.other.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.OTHER.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80108000 10 offcore_response.other.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.OTHER.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80408000 10 offcore_response.other.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.OTHER.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80408000 10 offcore_response.other.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.OTHER.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100408000 10 offcore_response.other.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.OTHER.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80028000 10 offcore_response.other.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.OTHER.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000028000 10 offcore_response.other.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.OTHER.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800028000 10 offcore_response.other.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.OTHER.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400028000 10 offcore_response.other.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.OTHER.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100028000 10 offcore_response.other.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.OTHER.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200028000 10 offcore_response.other.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.OTHER.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80028000 10 offcore_response.pf_l1d_and_sw.any_response cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.ANY_RESPONSE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400 10 offcore_response.pf_l1d_and_sw.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0400 10 offcore_response.pf_l1d_and_sw.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0400 10 offcore_response.pf_l1d_and_sw.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0400 10 offcore_response.pf_l1d_and_sw.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0400 10 offcore_response.pf_l1d_and_sw.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0400 10 offcore_response.pf_l1d_and_sw.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0400 10 offcore_response.pf_l1d_and_sw.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0400 10 offcore_response.pf_l1d_and_sw.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0400 10 offcore_response.pf_l1d_and_sw.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080400 10 offcore_response.pf_l1d_and_sw.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080400 10 offcore_response.pf_l1d_and_sw.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080400 10 offcore_response.pf_l1d_and_sw.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080400 10 offcore_response.pf_l1d_and_sw.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080400 10 offcore_response.pf_l1d_and_sw.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080400 10 offcore_response.pf_l1d_and_sw.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080400 10 offcore_response.pf_l1d_and_sw.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200400 10 offcore_response.pf_l1d_and_sw.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200400 10 offcore_response.pf_l1d_and_sw.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200400 10 offcore_response.pf_l1d_and_sw.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200400 10 offcore_response.pf_l1d_and_sw.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200400 10 offcore_response.pf_l1d_and_sw.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200400 10 offcore_response.pf_l1d_and_sw.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200400 10 offcore_response.pf_l1d_and_sw.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040400 10 offcore_response.pf_l1d_and_sw.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040400 10 offcore_response.pf_l1d_and_sw.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040400 10 offcore_response.pf_l1d_and_sw.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040400 10 offcore_response.pf_l1d_and_sw.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040400 10 offcore_response.pf_l1d_and_sw.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040400 10 offcore_response.pf_l1d_and_sw.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040400 10 offcore_response.pf_l1d_and_sw.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100400 10 offcore_response.pf_l1d_and_sw.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100400 10 offcore_response.pf_l1d_and_sw.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100400 10 offcore_response.pf_l1d_and_sw.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100400 10 offcore_response.pf_l1d_and_sw.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100400 10 offcore_response.pf_l1d_and_sw.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100400 10 offcore_response.pf_l1d_and_sw.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100400 10 offcore_response.pf_l1d_and_sw.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400400 10 offcore_response.pf_l1d_and_sw.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400400 10 offcore_response.pf_l1d_and_sw.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400400 10 offcore_response.pf_l1d_and_sw.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020400 10 offcore_response.pf_l1d_and_sw.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020400 10 offcore_response.pf_l1d_and_sw.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020400 10 offcore_response.pf_l1d_and_sw.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020400 10 offcore_response.pf_l1d_and_sw.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020400 10 offcore_response.pf_l1d_and_sw.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020400 10 offcore_response.pf_l1d_and_sw.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020400 10 offcore_response.pf_l2_data_rd.any_response cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.ANY_RESPONSE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010 10 offcore_response.pf_l2_data_rd.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0010 10 offcore_response.pf_l2_data_rd.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0010 10 offcore_response.pf_l2_data_rd.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0010 10 offcore_response.pf_l2_data_rd.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0010 10 offcore_response.pf_l2_data_rd.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0010 10 offcore_response.pf_l2_data_rd.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0010 10 offcore_response.pf_l2_data_rd.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0010 10 offcore_response.pf_l2_data_rd.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0010 10 offcore_response.pf_l2_data_rd.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080010 10 offcore_response.pf_l2_data_rd.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080010 10 offcore_response.pf_l2_data_rd.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080010 10 offcore_response.pf_l2_data_rd.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080010 10 offcore_response.pf_l2_data_rd.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080010 10 offcore_response.pf_l2_data_rd.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080010 10 offcore_response.pf_l2_data_rd.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080010 10 offcore_response.pf_l2_data_rd.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200010 10 offcore_response.pf_l2_data_rd.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200010 10 offcore_response.pf_l2_data_rd.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200010 10 offcore_response.pf_l2_data_rd.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200010 10 offcore_response.pf_l2_data_rd.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200010 10 offcore_response.pf_l2_data_rd.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200010 10 offcore_response.pf_l2_data_rd.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200010 10 offcore_response.pf_l2_data_rd.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040010 10 offcore_response.pf_l2_data_rd.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040010 10 offcore_response.pf_l2_data_rd.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040010 10 offcore_response.pf_l2_data_rd.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040010 10 offcore_response.pf_l2_data_rd.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040010 10 offcore_response.pf_l2_data_rd.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040010 10 offcore_response.pf_l2_data_rd.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040010 10 offcore_response.pf_l2_data_rd.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100010 10 offcore_response.pf_l2_data_rd.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100010 10 offcore_response.pf_l2_data_rd.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100010 10 offcore_response.pf_l2_data_rd.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100010 10 offcore_response.pf_l2_data_rd.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100010 10 offcore_response.pf_l2_data_rd.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100010 10 offcore_response.pf_l2_data_rd.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100010 10 offcore_response.pf_l2_data_rd.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400010 10 offcore_response.pf_l2_data_rd.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400010 10 offcore_response.pf_l2_data_rd.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400010 10 offcore_response.pf_l2_data_rd.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020010 10 offcore_response.pf_l2_data_rd.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020010 10 offcore_response.pf_l2_data_rd.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020010 10 offcore_response.pf_l2_data_rd.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020010 10 offcore_response.pf_l2_data_rd.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020010 10 offcore_response.pf_l2_data_rd.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020010 10 offcore_response.pf_l2_data_rd.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020010 10 offcore_response.pf_l2_rfo.any_response cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.ANY_RESPONSE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020 10 offcore_response.pf_l2_rfo.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0020 10 offcore_response.pf_l2_rfo.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0020 10 offcore_response.pf_l2_rfo.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0020 10 offcore_response.pf_l2_rfo.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0020 10 offcore_response.pf_l2_rfo.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0020 10 offcore_response.pf_l2_rfo.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0020 10 offcore_response.pf_l2_rfo.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0020 10 offcore_response.pf_l2_rfo.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0020 10 offcore_response.pf_l2_rfo.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080020 10 offcore_response.pf_l2_rfo.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080020 10 offcore_response.pf_l2_rfo.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080020 10 offcore_response.pf_l2_rfo.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080020 10 offcore_response.pf_l2_rfo.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080020 10 offcore_response.pf_l2_rfo.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080020 10 offcore_response.pf_l2_rfo.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080020 10 offcore_response.pf_l2_rfo.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200020 10 offcore_response.pf_l2_rfo.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200020 10 offcore_response.pf_l2_rfo.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200020 10 offcore_response.pf_l2_rfo.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200020 10 offcore_response.pf_l2_rfo.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200020 10 offcore_response.pf_l2_rfo.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200020 10 offcore_response.pf_l2_rfo.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200020 10 offcore_response.pf_l2_rfo.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040020 10 offcore_response.pf_l2_rfo.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040020 10 offcore_response.pf_l2_rfo.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040020 10 offcore_response.pf_l2_rfo.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040020 10 offcore_response.pf_l2_rfo.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040020 10 offcore_response.pf_l2_rfo.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040020 10 offcore_response.pf_l2_rfo.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040020 10 offcore_response.pf_l2_rfo.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100020 10 offcore_response.pf_l2_rfo.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100020 10 offcore_response.pf_l2_rfo.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100020 10 offcore_response.pf_l2_rfo.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100020 10 offcore_response.pf_l2_rfo.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100020 10 offcore_response.pf_l2_rfo.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100020 10 offcore_response.pf_l2_rfo.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100020 10 offcore_response.pf_l2_rfo.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400020 10 offcore_response.pf_l2_rfo.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400020 10 offcore_response.pf_l2_rfo.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400020 10 offcore_response.pf_l2_rfo.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020020 10 offcore_response.pf_l2_rfo.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020020 10 offcore_response.pf_l2_rfo.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020020 10 offcore_response.pf_l2_rfo.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020020 10 offcore_response.pf_l2_rfo.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020020 10 offcore_response.pf_l2_rfo.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020020 10 offcore_response.pf_l2_rfo.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L2_RFO.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020020 10 offcore_response.pf_l3_data_rd.any_response cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.ANY_RESPONSE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10080 10 offcore_response.pf_l3_data_rd.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0080 10 offcore_response.pf_l3_data_rd.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0080 10 offcore_response.pf_l3_data_rd.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0080 10 offcore_response.pf_l3_data_rd.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0080 10 offcore_response.pf_l3_data_rd.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0080 10 offcore_response.pf_l3_data_rd.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0080 10 offcore_response.pf_l3_data_rd.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0080 10 offcore_response.pf_l3_data_rd.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0080 10 offcore_response.pf_l3_data_rd.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080080 10 offcore_response.pf_l3_data_rd.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080080 10 offcore_response.pf_l3_data_rd.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080080 10 offcore_response.pf_l3_data_rd.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080080 10 offcore_response.pf_l3_data_rd.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080080 10 offcore_response.pf_l3_data_rd.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080080 10 offcore_response.pf_l3_data_rd.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080080 10 offcore_response.pf_l3_data_rd.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200080 10 offcore_response.pf_l3_data_rd.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200080 10 offcore_response.pf_l3_data_rd.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200080 10 offcore_response.pf_l3_data_rd.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200080 10 offcore_response.pf_l3_data_rd.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200080 10 offcore_response.pf_l3_data_rd.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200080 10 offcore_response.pf_l3_data_rd.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200080 10 offcore_response.pf_l3_data_rd.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040080 10 offcore_response.pf_l3_data_rd.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040080 10 offcore_response.pf_l3_data_rd.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040080 10 offcore_response.pf_l3_data_rd.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040080 10 offcore_response.pf_l3_data_rd.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040080 10 offcore_response.pf_l3_data_rd.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040080 10 offcore_response.pf_l3_data_rd.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040080 10 offcore_response.pf_l3_data_rd.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100080 10 offcore_response.pf_l3_data_rd.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100080 10 offcore_response.pf_l3_data_rd.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100080 10 offcore_response.pf_l3_data_rd.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100080 10 offcore_response.pf_l3_data_rd.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100080 10 offcore_response.pf_l3_data_rd.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100080 10 offcore_response.pf_l3_data_rd.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100080 10 offcore_response.pf_l3_data_rd.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400080 10 offcore_response.pf_l3_data_rd.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400080 10 offcore_response.pf_l3_data_rd.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400080 10 offcore_response.pf_l3_data_rd.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020080 10 offcore_response.pf_l3_data_rd.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020080 10 offcore_response.pf_l3_data_rd.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020080 10 offcore_response.pf_l3_data_rd.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020080 10 offcore_response.pf_l3_data_rd.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020080 10 offcore_response.pf_l3_data_rd.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020080 10 offcore_response.pf_l3_data_rd.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020080 10 offcore_response.pf_l3_rfo.any_response cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.ANY_RESPONSE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10100 10 offcore_response.pf_l3_rfo.l3_hit.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0100 10 offcore_response.pf_l3_rfo.l3_hit.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0100 10 offcore_response.pf_l3_rfo.l3_hit.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0100 10 offcore_response.pf_l3_rfo.l3_hit.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0100 10 offcore_response.pf_l3_rfo.l3_hit.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0100 10 offcore_response.pf_l3_rfo.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8007C0100 10 offcore_response.pf_l3_rfo.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0100 10 offcore_response.pf_l3_rfo.l3_hit.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803C0100 10 offcore_response.pf_l3_rfo.l3_hit_e.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_E.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80080100 10 offcore_response.pf_l3_rfo.l3_hit_e.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_E.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080100 10 offcore_response.pf_l3_rfo.l3_hit_e.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_E.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800080100 10 offcore_response.pf_l3_rfo.l3_hit_e.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_E.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080100 10 offcore_response.pf_l3_rfo.l3_hit_e.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_E.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080100 10 offcore_response.pf_l3_rfo.l3_hit_e.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_E.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080100 10 offcore_response.pf_l3_rfo.l3_hit_e.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_E.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080100 10 offcore_response.pf_l3_rfo.l3_hit_f.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_F.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80200100 10 offcore_response.pf_l3_rfo.l3_hit_f.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_F.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000200100 10 offcore_response.pf_l3_rfo.l3_hit_f.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_F.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800200100 10 offcore_response.pf_l3_rfo.l3_hit_f.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_F.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400200100 10 offcore_response.pf_l3_rfo.l3_hit_f.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_F.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100200100 10 offcore_response.pf_l3_rfo.l3_hit_f.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_F.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200200100 10 offcore_response.pf_l3_rfo.l3_hit_f.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_F.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80200100 10 offcore_response.pf_l3_rfo.l3_hit_m.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_M.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80040100 10 offcore_response.pf_l3_rfo.l3_hit_m.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_M.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040100 10 offcore_response.pf_l3_rfo.l3_hit_m.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_M.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800040100 10 offcore_response.pf_l3_rfo.l3_hit_m.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_M.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040100 10 offcore_response.pf_l3_rfo.l3_hit_m.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_M.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040100 10 offcore_response.pf_l3_rfo.l3_hit_m.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_M.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040100 10 offcore_response.pf_l3_rfo.l3_hit_m.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_M.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040100 10 offcore_response.pf_l3_rfo.l3_hit_s.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_S.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80100100 10 offcore_response.pf_l3_rfo.l3_hit_s.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_S.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100100 10 offcore_response.pf_l3_rfo.l3_hit_s.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_S.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800100100 10 offcore_response.pf_l3_rfo.l3_hit_s.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_S.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100100 10 offcore_response.pf_l3_rfo.l3_hit_s.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_S.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100100 10 offcore_response.pf_l3_rfo.l3_hit_s.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_S.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100100 10 offcore_response.pf_l3_rfo.l3_hit_s.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_HIT_S.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100100 10 offcore_response.pf_l3_rfo.pmm_hit_local_pmm.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400100 10 offcore_response.pf_l3_rfo.pmm_hit_local_pmm.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400100 10 offcore_response.pf_l3_rfo.pmm_hit_local_pmm.snoop_not_needed cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400100 10 offcore_response.pf_l3_rfo.supplier_none.any_snoop cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020100 10 offcore_response.pf_l3_rfo.supplier_none.hitm_other_core cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020100 10 offcore_response.pf_l3_rfo.supplier_none.hit_other_core_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020100 10 offcore_response.pf_l3_rfo.supplier_none.hit_other_core_no_fwd cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020100 10 offcore_response.pf_l3_rfo.supplier_none.no_snoop_needed cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020100 10 offcore_response.pf_l3_rfo.supplier_none.snoop_miss cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020100 10 offcore_response.pf_l3_rfo.supplier_none.snoop_none cache This event is deprecated. Refer to new event OCR.PF_L3_RFO.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020100 10 sq_misc.split_lock cache Number of cache line split locks sent to uncore event=0xf4,period=100003,umask=0x10 00 Counts the number of cache line split locks sent to the uncore sw_prefetch_access.nta cache Number of PREFETCHNTA instructions executed event=0x32,period=2000003,umask=0x1 00 sw_prefetch_access.prefetchw cache Number of PREFETCHW instructions executed event=0x32,period=2000003,umask=0x8 00 sw_prefetch_access.t0 cache Number of PREFETCHT0 instructions executed event=0x32,period=2000003,umask=0x2 00 sw_prefetch_access.t1_t2 cache Number of PREFETCHT1 or PREFETCHT2 instructions executed event=0x32,period=2000003,umask=0x4 00 fp_arith_inst_retired.128b_packed_double floating point Counts once for most SIMD 128-bit packed computational double precision floating-point instructions retired. Counts twice for DPP and FM(N)ADD/SUB instructions retired event=0xc7,period=2000003,umask=0x4 00 Counts once for most SIMD 128-bit packed computational double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 2 computation operations, one for each element. Applies to packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.128b_packed_single floating point Counts once for most SIMD 128-bit packed computational single precision floating-point instruction retired. Counts twice for DPP and FM(N)ADD/SUB instructions retired event=0xc7,period=2000003,umask=0x8 00 Counts once for most SIMD 128-bit packed computational single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.256b_packed_double floating point Counts once for most SIMD 256-bit packed double computational precision floating-point instructions retired. Counts twice for DPP and FM(N)ADD/SUB instructions retired event=0xc7,period=2000003,umask=0x10 00 Counts once for most SIMD 256-bit packed double computational precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 4 computation operations, one for each element. Applies to packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.256b_packed_single floating point Counts once for most SIMD 256-bit packed single computational precision floating-point instructions retired. Counts twice for DPP and FM(N)ADD/SUB instructions retired event=0xc7,period=2000003,umask=0x20 00 Counts once for most SIMD 256-bit packed single computational precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to packed single precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RCP DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.4_flops floating point Number of SSE/AVX computational 128-bit packed single and 256-bit packed double precision FP instructions retired; some instructions will count twice as noted below. Each count represents 2 or/and 4 computation operations, 1 for each element. Applies to SSE* and AVX* packed single precision and packed double precision FP instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB count twice as they perform 2 calculations per element event=0xc7,period=1000003,umask=0x18 00 Number of SSE/AVX computational 128-bit packed single precision and 256-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 2 or/and 4 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point and packed double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.512b_packed_double floating point Number of SSE/AVX computational 512-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=2000003,umask=0x40 00 Number of SSE/AVX computational 512-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.512b_packed_single floating point Number of SSE/AVX computational 512-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 16 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=2000003,umask=0x80 00 Number of SSE/AVX computational 512-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 16 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.8_flops floating point Number of SSE/AVX computational 256-bit packed single precision and 512-bit packed double precision FP instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, 1 for each element. Applies to SSE* and AVX* packed single precision and double precision FP instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RSQRT14 RCP RCP14 DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB count twice as they perform 2 calculations per element event=0xc7,period=1000003,umask=0x18 00 Number of SSE/AVX computational 256-bit packed single precision and 512-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed single precision and double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RSQRT14 RCP RCP14 DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.scalar floating point Counts once for most SIMD scalar computational floating-point instructions retired. Counts twice for DPP and FM(N)ADD/SUB instructions retired event=0xc7,period=2000003,umask=0x3 00 Counts once for most SIMD scalar computational single precision and double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SIMD scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.scalar_double floating point Counts once for most SIMD scalar computational double precision floating-point instructions retired. Counts twice for DPP and FM(N)ADD/SUB instructions retired event=0xc7,period=2000003,umask=0x1 00 Counts once for most SIMD scalar computational double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SIMD scalar double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.scalar_single floating point Counts once for most SIMD scalar computational single precision floating-point instructions retired. Counts twice for DPP and FM(N)ADD/SUB instructions retired event=0xc7,period=2000003,umask=0x2 00 Counts once for most SIMD scalar computational single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SIMD scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired2.128bit_packed_bf16 floating point Intel AVX-512 computational 512-bit packed BFloat16 instructions retired event=0xcf,period=2000003,umask=0x20 00 Counts once for each Intel AVX-512 computational 512-bit packed BFloat16 floating-point instruction retired. Applies to the ZMM based VDPBF16PS instruction. Each count represents 64 computation operations. This event is only supported on products formerly named Cooper Lake and is not supported on products formerly named Cascade Lake fp_arith_inst_retired2.256bit_packed_bf16 floating point Intel AVX-512 computational 128-bit packed BFloat16 instructions retired event=0xcf,period=2000003,umask=0x40 00 Counts once for each Intel AVX-512 computational 128-bit packed BFloat16 floating-point instruction retired. Applies to the XMM based VDPBF16PS instruction. Each count represents 16 computation operations. This event is only supported on products formerly named Cooper Lake and is not supported on products formerly named Cascade Lake fp_arith_inst_retired2.512bit_packed_bf16 floating point Intel AVX-512 computational 256-bit packed BFloat16 instructions retired event=0xcf,period=2000003,umask=0x80 00 Counts once for each Intel AVX-512 computational 256-bit packed BFloat16 floating-point instruction retired. Applies to the YMM based VDPBF16PS instruction. Each count represents 32 computation operations. This event is only supported on products formerly named Cooper Lake and is not supported on products formerly named Cascade Lake fp_assist.any floating point Cycles with any input/output SSE or FP assist event=0xca,cmask=1,period=100003,umask=0x1e 00 Counts cycles with any input and output SSE or x87 FP assist. If an input and output assist are detected on the same cycle the event increments by 1 baclears.any frontend Counts the total number when the front end is resteered, mainly when the BPU cannot provide a correct prediction and this is corrected by other branch handling mechanisms at the front end event=0xe6,period=100003,umask=0x1 00 Counts the number of times the front-end is resteered when it finds a branch instruction in a fetch line. This occurs for the first time a branch instruction is fetched or when the branch is not tracked by the BPU (Branch Prediction Unit) anymore decode.lcp frontend Stalls caused by changing prefix length of the instruction. [This event is alias to ILD_STALL.LCP] event=0x87,period=2000003,umask=0x1 00 Counts cycles that the Instruction Length decoder (ILD) stalls occurred due to dynamically changing prefix length of the decoded instruction (by operand size prefix instruction 0x66, address size prefix instruction 0x67 or REX.W for Intel64). Count is proportional to the number of prefixes in a 16B-line. This may result in a three-cycle penalty for each LCP (Length changing prefix) in a 16-byte chunk. [This event is alias to ILD_STALL.LCP] dsb2mite_switches.count frontend Decode Stream Buffer (DSB)-to-MITE switches event=0xab,period=2000003,umask=0x1 00 This event counts the number of the Decode Stream Buffer (DSB)-to-MITE switches including all misses because of missing Decode Stream Buffer (DSB) cache and u-arch forced misses. Note: Invoking MITE requires two or three cycles delay dsb2mite_switches.penalty_cycles frontend Decode Stream Buffer (DSB)-to-MITE switch true penalty cycles event=0xab,period=2000003,umask=0x2 00 Counts Decode Stream Buffer (DSB)-to-MITE switch true penalty cycles. These cycles do not include uops routed through because of the switch itself, for example, when Instruction Decode Queue (IDQ) pre-allocation is unavailable, or Instruction Decode Queue (IDQ) is full. SBD-to-MITE switch true penalty cycles happen after the merge mux (MM) receives Decode Stream Buffer (DSB) Sync-indication until receiving the first MITE uop. MM is placed before Instruction Decode Queue (IDQ) to merge uops being fed from the MITE and Decode Stream Buffer (DSB) paths. Decode Stream Buffer (DSB) inserts the Sync-indication whenever a Decode Stream Buffer (DSB)-to-MITE switch occurs.Penalty: A Decode Stream Buffer (DSB) hit followed by a Decode Stream Buffer (DSB) miss can cost up to six cycles in which no uops are delivered to the IDQ. Most often, such switches from the Decode Stream Buffer (DSB) to the legacy pipeline cost 02 cycles frontend_retired.l1i_miss frontend Retired Instructions who experienced Instruction L1 Cache true miss (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x12 00 frontend_retired.l2_miss frontend Retired Instructions who experienced Instruction L2 Cache true miss (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x13 00 frontend_retired.latency_ge_1 frontend Retired instructions after front-end starvation of at least 1 cycle (Must be precise) event=0xc6,period=100007,umask=0x1,frontend=0x400106 00 Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of at least 1 cycle which was not interrupted by a back-end stall (Must be precise) frontend_retired.latency_ge_128 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 128 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x408006 00 frontend_retired.latency_ge_16 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 16 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x401006 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 16 cycles. During this period the front-end delivered no uops (Precise event) frontend_retired.latency_ge_2 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 2 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x400206 00 frontend_retired.latency_ge_256 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 256 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x410006 00 frontend_retired.latency_ge_2_bubbles_ge_2 frontend Retired instructions that are fetched after an interval where the front-end had at least 2 bubble-slots for a period of 2 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x200206 00 frontend_retired.latency_ge_2_bubbles_ge_3 frontend Retired instructions that are fetched after an interval where the front-end had at least 3 bubble-slots for a period of 2 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x300206 00 frontend_retired.latency_ge_32 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 32 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x402006 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 32 cycles. During this period the front-end delivered no uops (Precise event) frontend_retired.latency_ge_4 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 4 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x400406 00 frontend_retired.latency_ge_512 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 512 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x420006 00 frontend_retired.latency_ge_64 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 64 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x404006 00 frontend_retired.latency_ge_8 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 8 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x400806 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 8 cycles. During this period the front-end delivered no uops (Precise event) icache_16b.ifdata_stall frontend Cycles where a code fetch is stalled due to L1 instruction cache miss event=0x80,period=2000003,umask=0x4 00 Cycles where a code line fetch is stalled due to an L1 instruction cache miss. The legacy decode pipeline works at a 16 Byte granularity icache_64b.iftag_hit frontend Instruction fetch tag lookups that hit in the instruction cache (L1I). Counts at 64-byte cache-line granularity event=0x83,period=200003,umask=0x1 00 icache_64b.iftag_miss frontend Instruction fetch tag lookups that miss in the instruction cache (L1I). Counts at 64-byte cache-line granularity event=0x83,period=200003,umask=0x2 00 icache_64b.iftag_stall frontend Cycles where a code fetch is stalled due to L1 instruction cache tag miss. [This event is alias to ICACHE_TAG.STALLS] event=0x83,period=200003,umask=0x4 00 icache_tag.stalls frontend Cycles where a code fetch is stalled due to L1 instruction cache tag miss. [This event is alias to ICACHE_64B.IFTAG_STALL] event=0x83,period=200003,umask=0x4 00 idq.all_dsb_cycles_4_uops frontend Cycles Decode Stream Buffer (DSB) is delivering 4 Uops [This event is alias to IDQ.DSB_CYCLES_OK] event=0x79,cmask=4,period=2000003,umask=0x18 00 Counts the number of cycles 4 uops were delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Count includes uops that may 'bypass' the IDQ. [This event is alias to IDQ.DSB_CYCLES_OK] idq.all_dsb_cycles_any_uops frontend Cycles Decode Stream Buffer (DSB) is delivering any Uop [This event is alias to IDQ.DSB_CYCLES_ANY] event=0x79,cmask=1,period=2000003,umask=0x18 00 Counts the number of cycles uops were delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Count includes uops that may 'bypass' the IDQ. [This event is alias to IDQ.DSB_CYCLES_ANY] idq.all_mite_cycles_4_uops frontend Cycles MITE is delivering 4 Uops event=0x79,cmask=4,period=2000003,umask=0x24 00 Counts the number of cycles 4 uops were delivered to the Instruction Decode Queue (IDQ) from the MITE (legacy decode pipeline) path. Counting includes uops that may 'bypass' the IDQ. During these cycles uops are not being delivered from the Decode Stream Buffer (DSB) idq.all_mite_cycles_any_uops frontend Cycles MITE is delivering any Uop event=0x79,cmask=1,period=2000003,umask=0x24 00 Counts the number of cycles uops were delivered to the Instruction Decode Queue (IDQ) from the MITE (legacy decode pipeline) path. Counting includes uops that may 'bypass' the IDQ. During these cycles uops are not being delivered from the Decode Stream Buffer (DSB) idq.dsb_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) from Decode Stream Buffer (DSB) path event=0x79,cmask=1,period=2000003,umask=0x8 00 Counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Counting includes uops that may 'bypass' the IDQ idq.dsb_cycles_any frontend Cycles Decode Stream Buffer (DSB) is delivering any Uop [This event is alias to IDQ.ALL_DSB_CYCLES_ANY_UOPS] event=0x79,cmask=1,period=2000003,umask=0x18 00 Counts the number of cycles uops were delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Count includes uops that may 'bypass' the IDQ. [This event is alias to IDQ.ALL_DSB_CYCLES_ANY_UOPS] idq.dsb_cycles_ok frontend Cycles Decode Stream Buffer (DSB) is delivering 4 Uops [This event is alias to IDQ.ALL_DSB_CYCLES_4_UOPS] event=0x79,cmask=4,period=2000003,umask=0x18 00 Counts the number of cycles 4 uops were delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Count includes uops that may 'bypass' the IDQ. [This event is alias to IDQ.ALL_DSB_CYCLES_4_UOPS] idq.dsb_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path event=0x79,period=2000003,umask=0x8 00 Counts the number of uops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path. Counting includes uops that may 'bypass' the IDQ idq.mite_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,cmask=1,period=2000003,umask=0x4 00 Counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) from the MITE path. Counting includes uops that may 'bypass' the IDQ idq.mite_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,period=2000003,umask=0x4 00 Counts the number of uops delivered to Instruction Decode Queue (IDQ) from the MITE path. Counting includes uops that may 'bypass' the IDQ. This also means that uops are not being delivered from the Decode Stream Buffer (DSB) idq.ms_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,period=2000003,umask=0x30 00 Counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may 'bypass' the IDQ. Uops maybe initiated by Decode Stream Buffer (DSB) or MITE idq.ms_dsb_cycles frontend Cycles when uops initiated by Decode Stream Buffer (DSB) are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,period=2000003,umask=0x10 00 Counts cycles during which uops initiated by Decode Stream Buffer (DSB) are being delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may 'bypass' the IDQ idq.ms_mite_uops frontend Uops initiated by MITE and delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x20 00 Counts the number of uops initiated by MITE and delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may 'bypass' the IDQ idq.ms_switches frontend Number of switches from DSB (Decode Stream Buffer) or MITE (legacy decode pipeline) to the Microcode Sequencer event=0x79,cmask=1,edge=1,period=2000003,umask=0x30 00 Number of switches from DSB (Decode Stream Buffer) or MITE (legacy decode pipeline) to the Microcode Sequencer idq.ms_uops frontend Uops delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x30 00 Counts the total number of uops delivered by the Microcode Sequencer (MS). Any instruction over 4 uops will be delivered by the MS. Some instructions such as transcendentals may additionally generate uops from the MS idq_uops_not_delivered.core frontend Uops not delivered to Resource Allocation Table (RAT) per thread when backend of the machine is not stalled event=0x9c,period=2000003,umask=0x1 00 Counts the number of uops not delivered to Resource Allocation Table (RAT) per thread adding 4 x when Resource Allocation Table (RAT) is not stalled and Instruction Decode Queue (IDQ) delivers x uops to Resource Allocation Table (RAT) (where x belongs to {0,1,2,3}). Counting does not cover cases when: a. IDQ-Resource Allocation Table (RAT) pipe serves the other thread. b. Resource Allocation Table (RAT) is stalled for the thread (including uop drops and clear BE conditions). c. Instruction Decode Queue (IDQ) delivers four uops idq_uops_not_delivered.cycles_0_uops_deliv.core frontend Cycles per thread when 4 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalled event=0x9c,cmask=4,period=2000003,umask=0x1 00 Counts, on the per-thread basis, cycles when no uops are delivered to Resource Allocation Table (RAT). IDQ_Uops_Not_Delivered.core =4 idq_uops_not_delivered.cycles_le_1_uop_deliv.core frontend Cycles per thread when 3 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalled event=0x9c,cmask=3,period=2000003,umask=0x1 00 Counts, on the per-thread basis, cycles when less than 1 uop is delivered to Resource Allocation Table (RAT). IDQ_Uops_Not_Delivered.core >= 3 idq_uops_not_delivered.cycles_le_2_uop_deliv.core frontend Cycles with less than 2 uops delivered by the front end event=0x9c,cmask=2,period=2000003,umask=0x1 00 Cycles with less than 2 uops delivered by the front-end idq_uops_not_delivered.cycles_le_3_uop_deliv.core frontend Cycles with less than 3 uops delivered by the front end event=0x9c,cmask=1,period=2000003,umask=0x1 00 Cycles with less than 3 uops delivered by the front-end cycle_activity.cycles_l3_miss memory Cycles while L3 cache miss demand load is outstanding event=0xa3,cmask=2,period=2000003,umask=0x2 00 cycle_activity.stalls_l3_miss memory Execution stalls while L3 cache miss demand load is outstanding event=0xa3,cmask=6,period=2000003,umask=0x6 00 hle_retired.aborted memory Number of times an HLE execution aborted due to any reasons (multiple categories may count as one) (Precise event) event=0xc8,period=2000003,umask=0x4 00 Number of times HLE abort was triggered (Precise event) hle_retired.aborted_events memory Number of times an HLE execution aborted due to unfriendly events (such as interrupts) event=0xc8,period=2000003,umask=0x80 00 hle_retired.aborted_mem memory Number of times an HLE execution aborted due to various memory events (e.g., read/write capacity and conflicts) event=0xc8,period=2000003,umask=0x8 00 hle_retired.aborted_memtype memory Number of times an HLE execution aborted due to incompatible memory type event=0xc8,period=2000003,umask=0x40 00 Number of times an HLE execution aborted due to incompatible memory type hle_retired.aborted_timer memory Number of times an HLE execution aborted due to hardware timer expiration event=0xc8,period=2000003,umask=0x10 00 hle_retired.aborted_unfriendly memory Number of times an HLE execution aborted due to HLE-unfriendly instructions and certain unfriendly events (such as AD assists etc.) event=0xc8,period=2000003,umask=0x20 00 hle_retired.commit memory Number of times an HLE execution successfully committed event=0xc8,period=2000003,umask=0x2 00 Number of times HLE commit succeeded hle_retired.start memory Number of times an HLE execution started event=0xc8,period=2000003,umask=0x1 00 Number of times we entered an HLE region. Does not count nested transactions machine_clears.memory_ordering memory Counts the number of machine clears due to memory order conflicts Spec update: SKL089 event=0xc3,period=100003,umask=0x2 00 Counts the number of memory ordering Machine Clears detected. Memory Ordering Machine Clears can result from one of the following:a. memory disambiguation,b. external snoop, orc. cross SMT-HW-thread snoop (stores) hitting load buffer Spec update: SKL089 ocr.all_data_rd.l3_miss.any_snoop memory OCR.ALL_DATA_RD.L3_MISS.ANY_SNOOP OCR.ALL_DATA_RD.L3_MISS.ANY_SNOOP OCR.ALL_DATA_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000491 00 ocr.all_data_rd.l3_miss.hitm_other_core memory OCR.ALL_DATA_RD.L3_MISS.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_MISS.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000491 00 ocr.all_data_rd.l3_miss.hit_other_core_fwd memory OCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000491 00 ocr.all_data_rd.l3_miss.hit_other_core_no_fwd memory OCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000491 00 ocr.all_data_rd.l3_miss.no_snoop_needed memory OCR.ALL_DATA_RD.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000491 00 ocr.all_data_rd.l3_miss.remote_hitm memory OCR.ALL_DATA_RD.L3_MISS.REMOTE_HITM OCR.ALL_DATA_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00491 00 ocr.all_data_rd.l3_miss.remote_hit_forward memory OCR.ALL_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD OCR.ALL_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00491 00 ocr.all_data_rd.l3_miss.snoop_miss memory OCR.ALL_DATA_RD.L3_MISS.SNOOP_MISS OCR.ALL_DATA_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000491 00 ocr.all_data_rd.l3_miss.snoop_none memory OCR.ALL_DATA_RD.L3_MISS.SNOOP_NONE OCR.ALL_DATA_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000491 00 ocr.all_data_rd.l3_miss_local_dram.any_snoop memory OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000491 00 ocr.all_data_rd.l3_miss_local_dram.hitm_other_core memory OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000491 00 ocr.all_data_rd.l3_miss_local_dram.hit_other_core_fwd memory OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000491 00 ocr.all_data_rd.l3_miss_local_dram.hit_other_core_no_fwd memory OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000491 00 ocr.all_data_rd.l3_miss_local_dram.no_snoop_needed memory OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000491 00 ocr.all_data_rd.l3_miss_local_dram.snoop_miss memory OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000491 00 ocr.all_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000491 00 ocr.all_data_rd.l3_miss_local_dram.snoop_none memory OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000491 00 ocr.all_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory OCR.ALL_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800491 00 ocr.all_data_rd.l3_miss_remote_hop1_dram.any_snoop memory OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000491 00 ocr.all_data_rd.l3_miss_remote_hop1_dram.hitm_other_core memory OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000491 00 ocr.all_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000491 00 ocr.all_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000491 00 ocr.all_data_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000491 00 ocr.all_data_rd.l3_miss_remote_hop1_dram.snoop_miss memory OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000491 00 ocr.all_data_rd.l3_miss_remote_hop1_dram.snoop_none memory OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000491 00 ocr.all_pf_data_rd.l3_miss.any_snoop memory OCR.ALL_PF_DATA_RD.L3_MISS.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_MISS.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000490 00 ocr.all_pf_data_rd.l3_miss.hitm_other_core memory OCR.ALL_PF_DATA_RD.L3_MISS.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_MISS.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000490 00 ocr.all_pf_data_rd.l3_miss.hit_other_core_fwd memory OCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000490 00 ocr.all_pf_data_rd.l3_miss.hit_other_core_no_fwd memory OCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000490 00 ocr.all_pf_data_rd.l3_miss.no_snoop_needed memory OCR.ALL_PF_DATA_RD.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000490 00 ocr.all_pf_data_rd.l3_miss.remote_hitm memory OCR.ALL_PF_DATA_RD.L3_MISS.REMOTE_HITM OCR.ALL_PF_DATA_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00490 00 ocr.all_pf_data_rd.l3_miss.remote_hit_forward memory OCR.ALL_PF_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD OCR.ALL_PF_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00490 00 ocr.all_pf_data_rd.l3_miss.snoop_miss memory OCR.ALL_PF_DATA_RD.L3_MISS.SNOOP_MISS OCR.ALL_PF_DATA_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000490 00 ocr.all_pf_data_rd.l3_miss.snoop_none memory OCR.ALL_PF_DATA_RD.L3_MISS.SNOOP_NONE OCR.ALL_PF_DATA_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000490 00 ocr.all_pf_data_rd.l3_miss_local_dram.any_snoop memory OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000490 00 ocr.all_pf_data_rd.l3_miss_local_dram.hitm_other_core memory OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000490 00 ocr.all_pf_data_rd.l3_miss_local_dram.hit_other_core_fwd memory OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000490 00 ocr.all_pf_data_rd.l3_miss_local_dram.hit_other_core_no_fwd memory OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000490 00 ocr.all_pf_data_rd.l3_miss_local_dram.no_snoop_needed memory OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000490 00 ocr.all_pf_data_rd.l3_miss_local_dram.snoop_miss memory OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000490 00 ocr.all_pf_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000490 00 ocr.all_pf_data_rd.l3_miss_local_dram.snoop_none memory OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000490 00 ocr.all_pf_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800490 00 ocr.all_pf_data_rd.l3_miss_remote_hop1_dram.any_snoop memory OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000490 00 ocr.all_pf_data_rd.l3_miss_remote_hop1_dram.hitm_other_core memory OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000490 00 ocr.all_pf_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000490 00 ocr.all_pf_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000490 00 ocr.all_pf_data_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000490 00 ocr.all_pf_data_rd.l3_miss_remote_hop1_dram.snoop_miss memory OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000490 00 ocr.all_pf_data_rd.l3_miss_remote_hop1_dram.snoop_none memory OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000490 00 ocr.all_pf_rfo.l3_miss.any_snoop memory OCR.ALL_PF_RFO.L3_MISS.ANY_SNOOP OCR.ALL_PF_RFO.L3_MISS.ANY_SNOOP OCR.ALL_PF_RFO.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000120 00 ocr.all_pf_rfo.l3_miss.hitm_other_core memory OCR.ALL_PF_RFO.L3_MISS.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_MISS.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000120 00 ocr.all_pf_rfo.l3_miss.hit_other_core_fwd memory OCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000120 00 ocr.all_pf_rfo.l3_miss.hit_other_core_no_fwd memory OCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000120 00 ocr.all_pf_rfo.l3_miss.no_snoop_needed memory OCR.ALL_PF_RFO.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000120 00 ocr.all_pf_rfo.l3_miss.remote_hitm memory OCR.ALL_PF_RFO.L3_MISS.REMOTE_HITM OCR.ALL_PF_RFO.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00120 00 ocr.all_pf_rfo.l3_miss.remote_hit_forward memory OCR.ALL_PF_RFO.L3_MISS.REMOTE_HIT_FORWARD OCR.ALL_PF_RFO.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00120 00 ocr.all_pf_rfo.l3_miss.snoop_miss memory OCR.ALL_PF_RFO.L3_MISS.SNOOP_MISS OCR.ALL_PF_RFO.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000120 00 ocr.all_pf_rfo.l3_miss.snoop_none memory OCR.ALL_PF_RFO.L3_MISS.SNOOP_NONE OCR.ALL_PF_RFO.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000120 00 ocr.all_pf_rfo.l3_miss_local_dram.any_snoop memory OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000120 00 ocr.all_pf_rfo.l3_miss_local_dram.hitm_other_core memory OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000120 00 ocr.all_pf_rfo.l3_miss_local_dram.hit_other_core_fwd memory OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000120 00 ocr.all_pf_rfo.l3_miss_local_dram.hit_other_core_no_fwd memory OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000120 00 ocr.all_pf_rfo.l3_miss_local_dram.no_snoop_needed memory OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000120 00 ocr.all_pf_rfo.l3_miss_local_dram.snoop_miss memory OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000120 00 ocr.all_pf_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000120 00 ocr.all_pf_rfo.l3_miss_local_dram.snoop_none memory OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000120 00 ocr.all_pf_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory OCR.ALL_PF_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_PF_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800120 00 ocr.all_pf_rfo.l3_miss_remote_hop1_dram.any_snoop memory OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000120 00 ocr.all_pf_rfo.l3_miss_remote_hop1_dram.hitm_other_core memory OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000120 00 ocr.all_pf_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwd memory OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000120 00 ocr.all_pf_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000120 00 ocr.all_pf_rfo.l3_miss_remote_hop1_dram.no_snoop_needed memory OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000120 00 ocr.all_pf_rfo.l3_miss_remote_hop1_dram.snoop_miss memory OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000120 00 ocr.all_pf_rfo.l3_miss_remote_hop1_dram.snoop_none memory OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000120 00 ocr.all_reads.l3_miss.any_snoop memory OCR.ALL_READS.L3_MISS.ANY_SNOOP OCR.ALL_READS.L3_MISS.ANY_SNOOP OCR.ALL_READS.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC0007F7 00 ocr.all_reads.l3_miss.hitm_other_core memory OCR.ALL_READS.L3_MISS.HITM_OTHER_CORE OCR.ALL_READS.L3_MISS.HITM_OTHER_CORE OCR.ALL_READS.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C0007F7 00 ocr.all_reads.l3_miss.hit_other_core_fwd memory OCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C0007F7 00 ocr.all_reads.l3_miss.hit_other_core_no_fwd memory OCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C0007F7 00 ocr.all_reads.l3_miss.no_snoop_needed memory OCR.ALL_READS.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_READS.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_READS.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C0007F7 00 ocr.all_reads.l3_miss.remote_hitm memory OCR.ALL_READS.L3_MISS.REMOTE_HITM OCR.ALL_READS.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC007F7 00 ocr.all_reads.l3_miss.remote_hit_forward memory OCR.ALL_READS.L3_MISS.REMOTE_HIT_FORWARD OCR.ALL_READS.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC007F7 00 ocr.all_reads.l3_miss.snoop_miss memory OCR.ALL_READS.L3_MISS.SNOOP_MISS OCR.ALL_READS.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C0007F7 00 ocr.all_reads.l3_miss.snoop_none memory OCR.ALL_READS.L3_MISS.SNOOP_NONE OCR.ALL_READS.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC0007F7 00 ocr.all_reads.l3_miss_local_dram.any_snoop memory OCR.ALL_READS.L3_MISS_LOCAL_DRAM.ANY_SNOOP OCR.ALL_READS.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F840007F7 00 ocr.all_reads.l3_miss_local_dram.hitm_other_core memory OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040007F7 00 ocr.all_reads.l3_miss_local_dram.hit_other_core_fwd memory OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040007F7 00 ocr.all_reads.l3_miss_local_dram.hit_other_core_no_fwd memory OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4040007F7 00 ocr.all_reads.l3_miss_local_dram.no_snoop_needed memory OCR.ALL_READS.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED OCR.ALL_READS.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1040007F7 00 ocr.all_reads.l3_miss_local_dram.snoop_miss memory OCR.ALL_READS.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2040007F7 00 ocr.all_reads.l3_miss_local_dram.snoop_miss_or_no_fwd memory OCR.ALL_READS.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_READS.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x6040007F7 00 ocr.all_reads.l3_miss_local_dram.snoop_none memory OCR.ALL_READS.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x840007F7 00 ocr.all_reads.l3_miss_remote_dram.snoop_miss_or_no_fwd memory OCR.ALL_READS.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_READS.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B8007F7 00 ocr.all_reads.l3_miss_remote_hop1_dram.any_snoop memory OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F900007F7 00 ocr.all_reads.l3_miss_remote_hop1_dram.hitm_other_core memory OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10100007F7 00 ocr.all_reads.l3_miss_remote_hop1_dram.hit_other_core_fwd memory OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8100007F7 00 ocr.all_reads.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4100007F7 00 ocr.all_reads.l3_miss_remote_hop1_dram.no_snoop_needed memory OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1100007F7 00 ocr.all_reads.l3_miss_remote_hop1_dram.snoop_miss memory OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2100007F7 00 ocr.all_reads.l3_miss_remote_hop1_dram.snoop_none memory OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x900007F7 00 ocr.all_rfo.l3_miss.any_snoop memory OCR.ALL_RFO.L3_MISS.ANY_SNOOP OCR.ALL_RFO.L3_MISS.ANY_SNOOP OCR.ALL_RFO.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000122 00 ocr.all_rfo.l3_miss.hitm_other_core memory OCR.ALL_RFO.L3_MISS.HITM_OTHER_CORE OCR.ALL_RFO.L3_MISS.HITM_OTHER_CORE OCR.ALL_RFO.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000122 00 ocr.all_rfo.l3_miss.hit_other_core_fwd memory OCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000122 00 ocr.all_rfo.l3_miss.hit_other_core_no_fwd memory OCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000122 00 ocr.all_rfo.l3_miss.no_snoop_needed memory OCR.ALL_RFO.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_MISS.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000122 00 ocr.all_rfo.l3_miss.remote_hitm memory OCR.ALL_RFO.L3_MISS.REMOTE_HITM OCR.ALL_RFO.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00122 00 ocr.all_rfo.l3_miss.remote_hit_forward memory OCR.ALL_RFO.L3_MISS.REMOTE_HIT_FORWARD OCR.ALL_RFO.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00122 00 ocr.all_rfo.l3_miss.snoop_miss memory OCR.ALL_RFO.L3_MISS.SNOOP_MISS OCR.ALL_RFO.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000122 00 ocr.all_rfo.l3_miss.snoop_none memory OCR.ALL_RFO.L3_MISS.SNOOP_NONE OCR.ALL_RFO.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000122 00 ocr.all_rfo.l3_miss_local_dram.any_snoop memory OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000122 00 ocr.all_rfo.l3_miss_local_dram.hitm_other_core memory OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000122 00 ocr.all_rfo.l3_miss_local_dram.hit_other_core_fwd memory OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000122 00 ocr.all_rfo.l3_miss_local_dram.hit_other_core_no_fwd memory OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000122 00 ocr.all_rfo.l3_miss_local_dram.no_snoop_needed memory OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000122 00 ocr.all_rfo.l3_miss_local_dram.snoop_miss memory OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000122 00 ocr.all_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000122 00 ocr.all_rfo.l3_miss_local_dram.snoop_none memory OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000122 00 ocr.all_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory OCR.ALL_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD OCR.ALL_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800122 00 ocr.all_rfo.l3_miss_remote_hop1_dram.any_snoop memory OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000122 00 ocr.all_rfo.l3_miss_remote_hop1_dram.hitm_other_core memory OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000122 00 ocr.all_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwd memory OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000122 00 ocr.all_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000122 00 ocr.all_rfo.l3_miss_remote_hop1_dram.no_snoop_needed memory OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000122 00 ocr.all_rfo.l3_miss_remote_hop1_dram.snoop_miss memory OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000122 00 ocr.all_rfo.l3_miss_remote_hop1_dram.snoop_none memory OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000122 00 ocr.demand_code_rd.l3_miss.any_snoop memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.ANY_SNOOP OCR.DEMAND_CODE_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000004 00 ocr.demand_code_rd.l3_miss.hitm_other_core memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.HITM_OTHER_CORE OCR.DEMAND_CODE_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000004 00 ocr.demand_code_rd.l3_miss.hit_other_core_fwd memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.DEMAND_CODE_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000004 00 ocr.demand_code_rd.l3_miss.hit_other_core_no_fwd memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.DEMAND_CODE_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000004 00 ocr.demand_code_rd.l3_miss.no_snoop_needed memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.NO_SNOOP_NEEDED OCR.DEMAND_CODE_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000004 00 ocr.demand_code_rd.l3_miss.remote_hitm memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00004 00 ocr.demand_code_rd.l3_miss.remote_hit_forward memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00004 00 ocr.demand_code_rd.l3_miss.snoop_miss memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000004 00 ocr.demand_code_rd.l3_miss.snoop_none memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000004 00 ocr.demand_code_rd.l3_miss_local_dram.any_snoop memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000004 00 ocr.demand_code_rd.l3_miss_local_dram.hitm_other_core memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000004 00 ocr.demand_code_rd.l3_miss_local_dram.hit_other_core_fwd memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000004 00 ocr.demand_code_rd.l3_miss_local_dram.hit_other_core_no_fwd memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000004 00 ocr.demand_code_rd.l3_miss_local_dram.no_snoop_needed memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000004 00 ocr.demand_code_rd.l3_miss_local_dram.snoop_miss memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000004 00 ocr.demand_code_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000004 00 ocr.demand_code_rd.l3_miss_local_dram.snoop_none memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000004 00 ocr.demand_code_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800004 00 ocr.demand_code_rd.l3_miss_remote_hop1_dram.any_snoop memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000004 00 ocr.demand_code_rd.l3_miss_remote_hop1_dram.hitm_other_core memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000004 00 ocr.demand_code_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000004 00 ocr.demand_code_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000004 00 ocr.demand_code_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory Counts all demand code reads OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000004 00 ocr.demand_code_rd.l3_miss_remote_hop1_dram.snoop_miss memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000004 00 ocr.demand_code_rd.l3_miss_remote_hop1_dram.snoop_none memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000004 00 ocr.demand_data_rd.l3_miss.any_snoop memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.ANY_SNOOP OCR.DEMAND_DATA_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000001 00 ocr.demand_data_rd.l3_miss.hitm_other_core memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.HITM_OTHER_CORE OCR.DEMAND_DATA_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000001 00 ocr.demand_data_rd.l3_miss.hit_other_core_fwd memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.DEMAND_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000001 00 ocr.demand_data_rd.l3_miss.hit_other_core_no_fwd memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.DEMAND_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000001 00 ocr.demand_data_rd.l3_miss.no_snoop_needed memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.NO_SNOOP_NEEDED OCR.DEMAND_DATA_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000001 00 ocr.demand_data_rd.l3_miss.remote_hitm memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00001 00 ocr.demand_data_rd.l3_miss.remote_hit_forward memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00001 00 ocr.demand_data_rd.l3_miss.snoop_miss memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000001 00 ocr.demand_data_rd.l3_miss.snoop_none memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000001 00 ocr.demand_data_rd.l3_miss_local_dram.any_snoop memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000001 00 ocr.demand_data_rd.l3_miss_local_dram.hitm_other_core memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000001 00 ocr.demand_data_rd.l3_miss_local_dram.hit_other_core_fwd memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000001 00 ocr.demand_data_rd.l3_miss_local_dram.hit_other_core_no_fwd memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000001 00 ocr.demand_data_rd.l3_miss_local_dram.no_snoop_needed memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000001 00 ocr.demand_data_rd.l3_miss_local_dram.snoop_miss memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000001 00 ocr.demand_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000001 00 ocr.demand_data_rd.l3_miss_local_dram.snoop_none memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000001 00 ocr.demand_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800001 00 ocr.demand_data_rd.l3_miss_remote_hop1_dram.any_snoop memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000001 00 ocr.demand_data_rd.l3_miss_remote_hop1_dram.hitm_other_core memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000001 00 ocr.demand_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000001 00 ocr.demand_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000001 00 ocr.demand_data_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory Counts demand data reads OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000001 00 ocr.demand_data_rd.l3_miss_remote_hop1_dram.snoop_miss memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000001 00 ocr.demand_data_rd.l3_miss_remote_hop1_dram.snoop_none memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000001 00 ocr.demand_rfo.l3_miss.any_snoop memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.ANY_SNOOP OCR.DEMAND_RFO.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000002 00 ocr.demand_rfo.l3_miss.hitm_other_core memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.HITM_OTHER_CORE OCR.DEMAND_RFO.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000002 00 ocr.demand_rfo.l3_miss.hit_other_core_fwd memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.HIT_OTHER_CORE_FWD OCR.DEMAND_RFO.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000002 00 ocr.demand_rfo.l3_miss.hit_other_core_no_fwd memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.DEMAND_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000002 00 ocr.demand_rfo.l3_miss.no_snoop_needed memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.NO_SNOOP_NEEDED OCR.DEMAND_RFO.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000002 00 ocr.demand_rfo.l3_miss.remote_hitm memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00002 00 ocr.demand_rfo.l3_miss.remote_hit_forward memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00002 00 ocr.demand_rfo.l3_miss.snoop_miss memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000002 00 ocr.demand_rfo.l3_miss.snoop_none memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000002 00 ocr.demand_rfo.l3_miss_local_dram.any_snoop memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000002 00 ocr.demand_rfo.l3_miss_local_dram.hitm_other_core memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000002 00 ocr.demand_rfo.l3_miss_local_dram.hit_other_core_fwd memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000002 00 ocr.demand_rfo.l3_miss_local_dram.hit_other_core_no_fwd memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000002 00 ocr.demand_rfo.l3_miss_local_dram.no_snoop_needed memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000002 00 ocr.demand_rfo.l3_miss_local_dram.snoop_miss memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000002 00 ocr.demand_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000002 00 ocr.demand_rfo.l3_miss_local_dram.snoop_none memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000002 00 ocr.demand_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800002 00 ocr.demand_rfo.l3_miss_remote_hop1_dram.any_snoop memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000002 00 ocr.demand_rfo.l3_miss_remote_hop1_dram.hitm_other_core memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000002 00 ocr.demand_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwd memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000002 00 ocr.demand_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000002 00 ocr.demand_rfo.l3_miss_remote_hop1_dram.no_snoop_needed memory Counts all demand data writes (RFOs) OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000002 00 ocr.demand_rfo.l3_miss_remote_hop1_dram.snoop_miss memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000002 00 ocr.demand_rfo.l3_miss_remote_hop1_dram.snoop_none memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000002 00 ocr.other.l3_miss.any_snoop memory Counts any other requests OCR.OTHER.L3_MISS.ANY_SNOOP OCR.OTHER.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC008000 00 ocr.other.l3_miss.hitm_other_core memory Counts any other requests OCR.OTHER.L3_MISS.HITM_OTHER_CORE OCR.OTHER.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C008000 00 ocr.other.l3_miss.hit_other_core_fwd memory Counts any other requests OCR.OTHER.L3_MISS.HIT_OTHER_CORE_FWD OCR.OTHER.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C008000 00 ocr.other.l3_miss.hit_other_core_no_fwd memory Counts any other requests OCR.OTHER.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.OTHER.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C008000 00 ocr.other.l3_miss.no_snoop_needed memory Counts any other requests OCR.OTHER.L3_MISS.NO_SNOOP_NEEDED OCR.OTHER.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C008000 00 ocr.other.l3_miss.remote_hitm memory Counts any other requests OCR.OTHER.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC08000 00 ocr.other.l3_miss.remote_hit_forward memory Counts any other requests OCR.OTHER.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC08000 00 ocr.other.l3_miss.snoop_miss memory Counts any other requests OCR.OTHER.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C008000 00 ocr.other.l3_miss.snoop_none memory Counts any other requests OCR.OTHER.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC008000 00 ocr.other.l3_miss_local_dram.any_snoop memory Counts any other requests OCR.OTHER.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84008000 00 ocr.other.l3_miss_local_dram.hitm_other_core memory Counts any other requests OCR.OTHER.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004008000 00 ocr.other.l3_miss_local_dram.hit_other_core_fwd memory Counts any other requests OCR.OTHER.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804008000 00 ocr.other.l3_miss_local_dram.hit_other_core_no_fwd memory Counts any other requests OCR.OTHER.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404008000 00 ocr.other.l3_miss_local_dram.no_snoop_needed memory Counts any other requests OCR.OTHER.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104008000 00 ocr.other.l3_miss_local_dram.snoop_miss memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204008000 00 ocr.other.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts any other requests OCR.OTHER.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604008000 00 ocr.other.l3_miss_local_dram.snoop_none memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84008000 00 ocr.other.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts any other requests OCR.OTHER.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B808000 00 ocr.other.l3_miss_remote_hop1_dram.any_snoop memory Counts any other requests OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90008000 00 ocr.other.l3_miss_remote_hop1_dram.hitm_other_core memory Counts any other requests OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010008000 00 ocr.other.l3_miss_remote_hop1_dram.hit_other_core_fwd memory Counts any other requests OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810008000 00 ocr.other.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory Counts any other requests OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410008000 00 ocr.other.l3_miss_remote_hop1_dram.no_snoop_needed memory Counts any other requests OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110008000 00 ocr.other.l3_miss_remote_hop1_dram.snoop_miss memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210008000 00 ocr.other.l3_miss_remote_hop1_dram.snoop_none memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90008000 00 ocr.pf_l1d_and_sw.l3_miss.any_snoop memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.ANY_SNOOP OCR.PF_L1D_AND_SW.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000400 00 ocr.pf_l1d_and_sw.l3_miss.hitm_other_core memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.HITM_OTHER_CORE OCR.PF_L1D_AND_SW.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000400 00 ocr.pf_l1d_and_sw.l3_miss.hit_other_core_fwd memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.HIT_OTHER_CORE_FWD OCR.PF_L1D_AND_SW.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000400 00 ocr.pf_l1d_and_sw.l3_miss.hit_other_core_no_fwd memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.PF_L1D_AND_SW.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000400 00 ocr.pf_l1d_and_sw.l3_miss.no_snoop_needed memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.NO_SNOOP_NEEDED OCR.PF_L1D_AND_SW.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000400 00 ocr.pf_l1d_and_sw.l3_miss.remote_hitm memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00400 00 ocr.pf_l1d_and_sw.l3_miss.remote_hit_forward memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00400 00 ocr.pf_l1d_and_sw.l3_miss.snoop_miss memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000400 00 ocr.pf_l1d_and_sw.l3_miss.snoop_none memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000400 00 ocr.pf_l1d_and_sw.l3_miss_local_dram.any_snoop memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000400 00 ocr.pf_l1d_and_sw.l3_miss_local_dram.hitm_other_core memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000400 00 ocr.pf_l1d_and_sw.l3_miss_local_dram.hit_other_core_fwd memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000400 00 ocr.pf_l1d_and_sw.l3_miss_local_dram.hit_other_core_no_fwd memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000400 00 ocr.pf_l1d_and_sw.l3_miss_local_dram.no_snoop_needed memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000400 00 ocr.pf_l1d_and_sw.l3_miss_local_dram.snoop_miss memory Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000400 00 ocr.pf_l1d_and_sw.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000400 00 ocr.pf_l1d_and_sw.l3_miss_local_dram.snoop_none memory Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000400 00 ocr.pf_l1d_and_sw.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800400 00 ocr.pf_l1d_and_sw.l3_miss_remote_hop1_dram.any_snoop memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000400 00 ocr.pf_l1d_and_sw.l3_miss_remote_hop1_dram.hitm_other_core memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000400 00 ocr.pf_l1d_and_sw.l3_miss_remote_hop1_dram.hit_other_core_fwd memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000400 00 ocr.pf_l1d_and_sw.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000400 00 ocr.pf_l1d_and_sw.l3_miss_remote_hop1_dram.no_snoop_needed memory Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000400 00 ocr.pf_l1d_and_sw.l3_miss_remote_hop1_dram.snoop_miss memory Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000400 00 ocr.pf_l1d_and_sw.l3_miss_remote_hop1_dram.snoop_none memory Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000400 00 ocr.pf_l2_data_rd.l3_miss.any_snoop memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.ANY_SNOOP OCR.PF_L2_DATA_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000010 00 ocr.pf_l2_data_rd.l3_miss.hitm_other_core memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.HITM_OTHER_CORE OCR.PF_L2_DATA_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000010 00 ocr.pf_l2_data_rd.l3_miss.hit_other_core_fwd memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.PF_L2_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000010 00 ocr.pf_l2_data_rd.l3_miss.hit_other_core_no_fwd memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.PF_L2_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000010 00 ocr.pf_l2_data_rd.l3_miss.no_snoop_needed memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.NO_SNOOP_NEEDED OCR.PF_L2_DATA_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000010 00 ocr.pf_l2_data_rd.l3_miss.remote_hitm memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00010 00 ocr.pf_l2_data_rd.l3_miss.remote_hit_forward memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00010 00 ocr.pf_l2_data_rd.l3_miss.snoop_miss memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000010 00 ocr.pf_l2_data_rd.l3_miss.snoop_none memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000010 00 ocr.pf_l2_data_rd.l3_miss_local_dram.any_snoop memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000010 00 ocr.pf_l2_data_rd.l3_miss_local_dram.hitm_other_core memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000010 00 ocr.pf_l2_data_rd.l3_miss_local_dram.hit_other_core_fwd memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000010 00 ocr.pf_l2_data_rd.l3_miss_local_dram.hit_other_core_no_fwd memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000010 00 ocr.pf_l2_data_rd.l3_miss_local_dram.no_snoop_needed memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000010 00 ocr.pf_l2_data_rd.l3_miss_local_dram.snoop_miss memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000010 00 ocr.pf_l2_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000010 00 ocr.pf_l2_data_rd.l3_miss_local_dram.snoop_none memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000010 00 ocr.pf_l2_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800010 00 ocr.pf_l2_data_rd.l3_miss_remote_hop1_dram.any_snoop memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000010 00 ocr.pf_l2_data_rd.l3_miss_remote_hop1_dram.hitm_other_core memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000010 00 ocr.pf_l2_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000010 00 ocr.pf_l2_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000010 00 ocr.pf_l2_data_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000010 00 ocr.pf_l2_data_rd.l3_miss_remote_hop1_dram.snoop_miss memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000010 00 ocr.pf_l2_data_rd.l3_miss_remote_hop1_dram.snoop_none memory Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000010 00 ocr.pf_l2_rfo.l3_miss.any_snoop memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.ANY_SNOOP OCR.PF_L2_RFO.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000020 00 ocr.pf_l2_rfo.l3_miss.hitm_other_core memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.HITM_OTHER_CORE OCR.PF_L2_RFO.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000020 00 ocr.pf_l2_rfo.l3_miss.hit_other_core_fwd memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.HIT_OTHER_CORE_FWD OCR.PF_L2_RFO.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000020 00 ocr.pf_l2_rfo.l3_miss.hit_other_core_no_fwd memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.PF_L2_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000020 00 ocr.pf_l2_rfo.l3_miss.no_snoop_needed memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.NO_SNOOP_NEEDED OCR.PF_L2_RFO.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000020 00 ocr.pf_l2_rfo.l3_miss.remote_hitm memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00020 00 ocr.pf_l2_rfo.l3_miss.remote_hit_forward memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00020 00 ocr.pf_l2_rfo.l3_miss.snoop_miss memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000020 00 ocr.pf_l2_rfo.l3_miss.snoop_none memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000020 00 ocr.pf_l2_rfo.l3_miss_local_dram.any_snoop memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000020 00 ocr.pf_l2_rfo.l3_miss_local_dram.hitm_other_core memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000020 00 ocr.pf_l2_rfo.l3_miss_local_dram.hit_other_core_fwd memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000020 00 ocr.pf_l2_rfo.l3_miss_local_dram.hit_other_core_no_fwd memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000020 00 ocr.pf_l2_rfo.l3_miss_local_dram.no_snoop_needed memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000020 00 ocr.pf_l2_rfo.l3_miss_local_dram.snoop_miss memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000020 00 ocr.pf_l2_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000020 00 ocr.pf_l2_rfo.l3_miss_local_dram.snoop_none memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000020 00 ocr.pf_l2_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800020 00 ocr.pf_l2_rfo.l3_miss_remote_hop1_dram.any_snoop memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000020 00 ocr.pf_l2_rfo.l3_miss_remote_hop1_dram.hitm_other_core memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000020 00 ocr.pf_l2_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwd memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000020 00 ocr.pf_l2_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000020 00 ocr.pf_l2_rfo.l3_miss_remote_hop1_dram.no_snoop_needed memory Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000020 00 ocr.pf_l2_rfo.l3_miss_remote_hop1_dram.snoop_miss memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000020 00 ocr.pf_l2_rfo.l3_miss_remote_hop1_dram.snoop_none memory Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000020 00 ocr.pf_l3_data_rd.l3_miss.any_snoop memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.ANY_SNOOP OCR.PF_L3_DATA_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000080 00 ocr.pf_l3_data_rd.l3_miss.hitm_other_core memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.HITM_OTHER_CORE OCR.PF_L3_DATA_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000080 00 ocr.pf_l3_data_rd.l3_miss.hit_other_core_fwd memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD OCR.PF_L3_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000080 00 ocr.pf_l3_data_rd.l3_miss.hit_other_core_no_fwd memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.PF_L3_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000080 00 ocr.pf_l3_data_rd.l3_miss.no_snoop_needed memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.NO_SNOOP_NEEDED OCR.PF_L3_DATA_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000080 00 ocr.pf_l3_data_rd.l3_miss.remote_hitm memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00080 00 ocr.pf_l3_data_rd.l3_miss.remote_hit_forward memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00080 00 ocr.pf_l3_data_rd.l3_miss.snoop_miss memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000080 00 ocr.pf_l3_data_rd.l3_miss.snoop_none memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000080 00 ocr.pf_l3_data_rd.l3_miss_local_dram.any_snoop memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000080 00 ocr.pf_l3_data_rd.l3_miss_local_dram.hitm_other_core memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000080 00 ocr.pf_l3_data_rd.l3_miss_local_dram.hit_other_core_fwd memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000080 00 ocr.pf_l3_data_rd.l3_miss_local_dram.hit_other_core_no_fwd memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000080 00 ocr.pf_l3_data_rd.l3_miss_local_dram.no_snoop_needed memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000080 00 ocr.pf_l3_data_rd.l3_miss_local_dram.snoop_miss memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000080 00 ocr.pf_l3_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000080 00 ocr.pf_l3_data_rd.l3_miss_local_dram.snoop_none memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000080 00 ocr.pf_l3_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800080 00 ocr.pf_l3_data_rd.l3_miss_remote_hop1_dram.any_snoop memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000080 00 ocr.pf_l3_data_rd.l3_miss_remote_hop1_dram.hitm_other_core memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000080 00 ocr.pf_l3_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000080 00 ocr.pf_l3_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000080 00 ocr.pf_l3_data_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000080 00 ocr.pf_l3_data_rd.l3_miss_remote_hop1_dram.snoop_miss memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000080 00 ocr.pf_l3_data_rd.l3_miss_remote_hop1_dram.snoop_none memory Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000080 00 ocr.pf_l3_rfo.l3_miss.any_snoop memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.ANY_SNOOP OCR.PF_L3_RFO.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000100 00 ocr.pf_l3_rfo.l3_miss.hitm_other_core memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.HITM_OTHER_CORE OCR.PF_L3_RFO.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000100 00 ocr.pf_l3_rfo.l3_miss.hit_other_core_fwd memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.HIT_OTHER_CORE_FWD OCR.PF_L3_RFO.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000100 00 ocr.pf_l3_rfo.l3_miss.hit_other_core_no_fwd memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD OCR.PF_L3_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000100 00 ocr.pf_l3_rfo.l3_miss.no_snoop_needed memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.NO_SNOOP_NEEDED OCR.PF_L3_RFO.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000100 00 ocr.pf_l3_rfo.l3_miss.remote_hitm memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00100 00 ocr.pf_l3_rfo.l3_miss.remote_hit_forward memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00100 00 ocr.pf_l3_rfo.l3_miss.snoop_miss memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000100 00 ocr.pf_l3_rfo.l3_miss.snoop_none memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000100 00 ocr.pf_l3_rfo.l3_miss_local_dram.any_snoop memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000100 00 ocr.pf_l3_rfo.l3_miss_local_dram.hitm_other_core memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000100 00 ocr.pf_l3_rfo.l3_miss_local_dram.hit_other_core_fwd memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000100 00 ocr.pf_l3_rfo.l3_miss_local_dram.hit_other_core_no_fwd memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000100 00 ocr.pf_l3_rfo.l3_miss_local_dram.no_snoop_needed memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000100 00 ocr.pf_l3_rfo.l3_miss_local_dram.snoop_miss memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000100 00 ocr.pf_l3_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000100 00 ocr.pf_l3_rfo.l3_miss_local_dram.snoop_none memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000100 00 ocr.pf_l3_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800100 00 ocr.pf_l3_rfo.l3_miss_remote_hop1_dram.any_snoop memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000100 00 ocr.pf_l3_rfo.l3_miss_remote_hop1_dram.hitm_other_core memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000100 00 ocr.pf_l3_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwd memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000100 00 ocr.pf_l3_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000100 00 ocr.pf_l3_rfo.l3_miss_remote_hop1_dram.no_snoop_needed memory Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000100 00 ocr.pf_l3_rfo.l3_miss_remote_hop1_dram.snoop_miss memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000100 00 ocr.pf_l3_rfo.l3_miss_remote_hop1_dram.snoop_none memory Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000100 00 offcore_requests.l3_miss_demand_data_rd memory Demand Data Read requests who miss L3 cache event=0xb0,period=100003,umask=0x10 00 Demand Data Read requests who miss L3 cache offcore_requests_outstanding.cycles_with_l3_miss_demand_data_rd memory Cycles with at least 1 Demand Data Read requests who miss L3 cache in the superQ event=0x60,cmask=1,period=2000003,umask=0x10 00 offcore_requests_outstanding.l3_miss_demand_data_rd memory Counts number of Offcore outstanding Demand Data Read requests that miss L3 cache in the superQ every cycle event=0x60,period=2000003,umask=0x10 00 offcore_requests_outstanding.l3_miss_demand_data_rd_ge_6 memory Cycles with at least 6 Demand Data Read requests that miss L3 cache in the superQ event=0x60,cmask=6,period=2000003,umask=0x10 00 offcore_response.all_data_rd.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000491 10 offcore_response.all_data_rd.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000491 10 offcore_response.all_data_rd.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000491 10 offcore_response.all_data_rd.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000491 10 offcore_response.all_data_rd.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000491 10 offcore_response.all_data_rd.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00491 10 offcore_response.all_data_rd.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00491 10 offcore_response.all_data_rd.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000491 10 offcore_response.all_data_rd.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000491 10 offcore_response.all_data_rd.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000491 10 offcore_response.all_data_rd.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000491 10 offcore_response.all_data_rd.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000491 10 offcore_response.all_data_rd.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000491 10 offcore_response.all_data_rd.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000491 10 offcore_response.all_data_rd.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000491 10 offcore_response.all_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000491 10 offcore_response.all_data_rd.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000491 10 offcore_response.all_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800491 10 offcore_response.all_data_rd.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000491 10 offcore_response.all_data_rd.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000491 10 offcore_response.all_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000491 10 offcore_response.all_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000491 10 offcore_response.all_data_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000491 10 offcore_response.all_data_rd.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000491 10 offcore_response.all_data_rd.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000491 10 offcore_response.all_pf_data_rd.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000490 10 offcore_response.all_pf_data_rd.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000490 10 offcore_response.all_pf_data_rd.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000490 10 offcore_response.all_pf_data_rd.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000490 10 offcore_response.all_pf_data_rd.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000490 10 offcore_response.all_pf_data_rd.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00490 10 offcore_response.all_pf_data_rd.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00490 10 offcore_response.all_pf_data_rd.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000490 10 offcore_response.all_pf_data_rd.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000490 10 offcore_response.all_pf_data_rd.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000490 10 offcore_response.all_pf_data_rd.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000490 10 offcore_response.all_pf_data_rd.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000490 10 offcore_response.all_pf_data_rd.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000490 10 offcore_response.all_pf_data_rd.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000490 10 offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000490 10 offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000490 10 offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000490 10 offcore_response.all_pf_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800490 10 offcore_response.all_pf_data_rd.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000490 10 offcore_response.all_pf_data_rd.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000490 10 offcore_response.all_pf_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000490 10 offcore_response.all_pf_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000490 10 offcore_response.all_pf_data_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000490 10 offcore_response.all_pf_data_rd.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000490 10 offcore_response.all_pf_data_rd.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_PF_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000490 10 offcore_response.all_pf_rfo.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000120 10 offcore_response.all_pf_rfo.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000120 10 offcore_response.all_pf_rfo.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000120 10 offcore_response.all_pf_rfo.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000120 10 offcore_response.all_pf_rfo.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000120 10 offcore_response.all_pf_rfo.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00120 10 offcore_response.all_pf_rfo.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00120 10 offcore_response.all_pf_rfo.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000120 10 offcore_response.all_pf_rfo.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000120 10 offcore_response.all_pf_rfo.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000120 10 offcore_response.all_pf_rfo.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000120 10 offcore_response.all_pf_rfo.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000120 10 offcore_response.all_pf_rfo.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000120 10 offcore_response.all_pf_rfo.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000120 10 offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000120 10 offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000120 10 offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000120 10 offcore_response.all_pf_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800120 10 offcore_response.all_pf_rfo.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000120 10 offcore_response.all_pf_rfo.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000120 10 offcore_response.all_pf_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000120 10 offcore_response.all_pf_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000120 10 offcore_response.all_pf_rfo.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000120 10 offcore_response.all_pf_rfo.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000120 10 offcore_response.all_pf_rfo.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_PF_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000120 10 offcore_response.all_reads.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC0007F7 10 offcore_response.all_reads.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C0007F7 10 offcore_response.all_reads.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C0007F7 10 offcore_response.all_reads.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C0007F7 10 offcore_response.all_reads.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C0007F7 10 offcore_response.all_reads.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC007F7 10 offcore_response.all_reads.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC007F7 10 offcore_response.all_reads.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C0007F7 10 offcore_response.all_reads.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC0007F7 10 offcore_response.all_reads.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F840007F7 10 offcore_response.all_reads.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040007F7 10 offcore_response.all_reads.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8040007F7 10 offcore_response.all_reads.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4040007F7 10 offcore_response.all_reads.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1040007F7 10 offcore_response.all_reads.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2040007F7 10 offcore_response.all_reads.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x6040007F7 10 offcore_response.all_reads.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x840007F7 10 offcore_response.all_reads.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B8007F7 10 offcore_response.all_reads.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F900007F7 10 offcore_response.all_reads.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10100007F7 10 offcore_response.all_reads.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8100007F7 10 offcore_response.all_reads.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4100007F7 10 offcore_response.all_reads.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1100007F7 10 offcore_response.all_reads.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2100007F7 10 offcore_response.all_reads.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_READS.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x900007F7 10 offcore_response.all_rfo.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000122 10 offcore_response.all_rfo.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000122 10 offcore_response.all_rfo.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000122 10 offcore_response.all_rfo.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000122 10 offcore_response.all_rfo.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000122 10 offcore_response.all_rfo.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00122 10 offcore_response.all_rfo.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00122 10 offcore_response.all_rfo.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000122 10 offcore_response.all_rfo.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000122 10 offcore_response.all_rfo.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000122 10 offcore_response.all_rfo.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000122 10 offcore_response.all_rfo.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000122 10 offcore_response.all_rfo.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000122 10 offcore_response.all_rfo.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000122 10 offcore_response.all_rfo.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000122 10 offcore_response.all_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000122 10 offcore_response.all_rfo.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000122 10 offcore_response.all_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800122 10 offcore_response.all_rfo.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000122 10 offcore_response.all_rfo.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000122 10 offcore_response.all_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000122 10 offcore_response.all_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000122 10 offcore_response.all_rfo.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000122 10 offcore_response.all_rfo.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000122 10 offcore_response.all_rfo.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.ALL_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000122 10 offcore_response.demand_code_rd.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000004 10 offcore_response.demand_code_rd.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000004 10 offcore_response.demand_code_rd.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000004 10 offcore_response.demand_code_rd.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000004 10 offcore_response.demand_code_rd.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000004 10 offcore_response.demand_code_rd.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00004 10 offcore_response.demand_code_rd.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00004 10 offcore_response.demand_code_rd.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000004 10 offcore_response.demand_code_rd.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000004 10 offcore_response.demand_code_rd.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000004 10 offcore_response.demand_code_rd.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000004 10 offcore_response.demand_code_rd.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000004 10 offcore_response.demand_code_rd.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000004 10 offcore_response.demand_code_rd.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000004 10 offcore_response.demand_code_rd.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000004 10 offcore_response.demand_code_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000004 10 offcore_response.demand_code_rd.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000004 10 offcore_response.demand_code_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800004 10 offcore_response.demand_code_rd.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000004 10 offcore_response.demand_code_rd.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000004 10 offcore_response.demand_code_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000004 10 offcore_response.demand_code_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000004 10 offcore_response.demand_code_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000004 10 offcore_response.demand_code_rd.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000004 10 offcore_response.demand_code_rd.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.DEMAND_CODE_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000004 10 offcore_response.demand_data_rd.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000001 10 offcore_response.demand_data_rd.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000001 10 offcore_response.demand_data_rd.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000001 10 offcore_response.demand_data_rd.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000001 10 offcore_response.demand_data_rd.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000001 10 offcore_response.demand_data_rd.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00001 10 offcore_response.demand_data_rd.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00001 10 offcore_response.demand_data_rd.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000001 10 offcore_response.demand_data_rd.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000001 10 offcore_response.demand_data_rd.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000001 10 offcore_response.demand_data_rd.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000001 10 offcore_response.demand_data_rd.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000001 10 offcore_response.demand_data_rd.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000001 10 offcore_response.demand_data_rd.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000001 10 offcore_response.demand_data_rd.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000001 10 offcore_response.demand_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000001 10 offcore_response.demand_data_rd.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000001 10 offcore_response.demand_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800001 10 offcore_response.demand_data_rd.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000001 10 offcore_response.demand_data_rd.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000001 10 offcore_response.demand_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000001 10 offcore_response.demand_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000001 10 offcore_response.demand_data_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000001 10 offcore_response.demand_data_rd.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000001 10 offcore_response.demand_data_rd.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000001 10 offcore_response.demand_rfo.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000002 10 offcore_response.demand_rfo.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000002 10 offcore_response.demand_rfo.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000002 10 offcore_response.demand_rfo.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000002 10 offcore_response.demand_rfo.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000002 10 offcore_response.demand_rfo.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00002 10 offcore_response.demand_rfo.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00002 10 offcore_response.demand_rfo.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000002 10 offcore_response.demand_rfo.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000002 10 offcore_response.demand_rfo.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000002 10 offcore_response.demand_rfo.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000002 10 offcore_response.demand_rfo.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000002 10 offcore_response.demand_rfo.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000002 10 offcore_response.demand_rfo.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000002 10 offcore_response.demand_rfo.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000002 10 offcore_response.demand_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000002 10 offcore_response.demand_rfo.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000002 10 offcore_response.demand_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800002 10 offcore_response.demand_rfo.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000002 10 offcore_response.demand_rfo.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000002 10 offcore_response.demand_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000002 10 offcore_response.demand_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000002 10 offcore_response.demand_rfo.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000002 10 offcore_response.demand_rfo.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000002 10 offcore_response.demand_rfo.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.DEMAND_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000002 10 offcore_response.other.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC008000 10 offcore_response.other.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C008000 10 offcore_response.other.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C008000 10 offcore_response.other.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C008000 10 offcore_response.other.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C008000 10 offcore_response.other.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC08000 10 offcore_response.other.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC08000 10 offcore_response.other.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C008000 10 offcore_response.other.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC008000 10 offcore_response.other.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84008000 10 offcore_response.other.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004008000 10 offcore_response.other.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804008000 10 offcore_response.other.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404008000 10 offcore_response.other.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104008000 10 offcore_response.other.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204008000 10 offcore_response.other.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604008000 10 offcore_response.other.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84008000 10 offcore_response.other.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B808000 10 offcore_response.other.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90008000 10 offcore_response.other.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010008000 10 offcore_response.other.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810008000 10 offcore_response.other.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410008000 10 offcore_response.other.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110008000 10 offcore_response.other.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210008000 10 offcore_response.other.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.OTHER.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90008000 10 offcore_response.pf_l1d_and_sw.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000400 10 offcore_response.pf_l1d_and_sw.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000400 10 offcore_response.pf_l1d_and_sw.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000400 10 offcore_response.pf_l1d_and_sw.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000400 10 offcore_response.pf_l1d_and_sw.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000400 10 offcore_response.pf_l1d_and_sw.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00400 10 offcore_response.pf_l1d_and_sw.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00400 10 offcore_response.pf_l1d_and_sw.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000400 10 offcore_response.pf_l1d_and_sw.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000400 10 offcore_response.pf_l1d_and_sw.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000400 10 offcore_response.pf_l1d_and_sw.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000400 10 offcore_response.pf_l1d_and_sw.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000400 10 offcore_response.pf_l1d_and_sw.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000400 10 offcore_response.pf_l1d_and_sw.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000400 10 offcore_response.pf_l1d_and_sw.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000400 10 offcore_response.pf_l1d_and_sw.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000400 10 offcore_response.pf_l1d_and_sw.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000400 10 offcore_response.pf_l1d_and_sw.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800400 10 offcore_response.pf_l1d_and_sw.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000400 10 offcore_response.pf_l1d_and_sw.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000400 10 offcore_response.pf_l1d_and_sw.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000400 10 offcore_response.pf_l1d_and_sw.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000400 10 offcore_response.pf_l1d_and_sw.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000400 10 offcore_response.pf_l1d_and_sw.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000400 10 offcore_response.pf_l1d_and_sw.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L1D_AND_SW.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000400 10 offcore_response.pf_l2_data_rd.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000010 10 offcore_response.pf_l2_data_rd.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000010 10 offcore_response.pf_l2_data_rd.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000010 10 offcore_response.pf_l2_data_rd.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000010 10 offcore_response.pf_l2_data_rd.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000010 10 offcore_response.pf_l2_data_rd.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00010 10 offcore_response.pf_l2_data_rd.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00010 10 offcore_response.pf_l2_data_rd.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000010 10 offcore_response.pf_l2_data_rd.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000010 10 offcore_response.pf_l2_data_rd.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000010 10 offcore_response.pf_l2_data_rd.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000010 10 offcore_response.pf_l2_data_rd.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000010 10 offcore_response.pf_l2_data_rd.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000010 10 offcore_response.pf_l2_data_rd.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000010 10 offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000010 10 offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000010 10 offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000010 10 offcore_response.pf_l2_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800010 10 offcore_response.pf_l2_data_rd.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000010 10 offcore_response.pf_l2_data_rd.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000010 10 offcore_response.pf_l2_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000010 10 offcore_response.pf_l2_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000010 10 offcore_response.pf_l2_data_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000010 10 offcore_response.pf_l2_data_rd.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000010 10 offcore_response.pf_l2_data_rd.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L2_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000010 10 offcore_response.pf_l2_rfo.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000020 10 offcore_response.pf_l2_rfo.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000020 10 offcore_response.pf_l2_rfo.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000020 10 offcore_response.pf_l2_rfo.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000020 10 offcore_response.pf_l2_rfo.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000020 10 offcore_response.pf_l2_rfo.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00020 10 offcore_response.pf_l2_rfo.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00020 10 offcore_response.pf_l2_rfo.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000020 10 offcore_response.pf_l2_rfo.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000020 10 offcore_response.pf_l2_rfo.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000020 10 offcore_response.pf_l2_rfo.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000020 10 offcore_response.pf_l2_rfo.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000020 10 offcore_response.pf_l2_rfo.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000020 10 offcore_response.pf_l2_rfo.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000020 10 offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000020 10 offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000020 10 offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000020 10 offcore_response.pf_l2_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800020 10 offcore_response.pf_l2_rfo.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000020 10 offcore_response.pf_l2_rfo.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000020 10 offcore_response.pf_l2_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000020 10 offcore_response.pf_l2_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000020 10 offcore_response.pf_l2_rfo.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000020 10 offcore_response.pf_l2_rfo.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000020 10 offcore_response.pf_l2_rfo.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L2_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000020 10 offcore_response.pf_l3_data_rd.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000080 10 offcore_response.pf_l3_data_rd.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000080 10 offcore_response.pf_l3_data_rd.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000080 10 offcore_response.pf_l3_data_rd.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000080 10 offcore_response.pf_l3_data_rd.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000080 10 offcore_response.pf_l3_data_rd.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00080 10 offcore_response.pf_l3_data_rd.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00080 10 offcore_response.pf_l3_data_rd.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000080 10 offcore_response.pf_l3_data_rd.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000080 10 offcore_response.pf_l3_data_rd.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000080 10 offcore_response.pf_l3_data_rd.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000080 10 offcore_response.pf_l3_data_rd.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000080 10 offcore_response.pf_l3_data_rd.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000080 10 offcore_response.pf_l3_data_rd.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000080 10 offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000080 10 offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000080 10 offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000080 10 offcore_response.pf_l3_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800080 10 offcore_response.pf_l3_data_rd.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000080 10 offcore_response.pf_l3_data_rd.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000080 10 offcore_response.pf_l3_data_rd.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000080 10 offcore_response.pf_l3_data_rd.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000080 10 offcore_response.pf_l3_data_rd.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000080 10 offcore_response.pf_l3_data_rd.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000080 10 offcore_response.pf_l3_data_rd.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L3_DATA_RD.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000080 10 offcore_response.pf_l3_rfo.l3_miss.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000100 10 offcore_response.pf_l3_rfo.l3_miss.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C000100 10 offcore_response.pf_l3_rfo.l3_miss.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83C000100 10 offcore_response.pf_l3_rfo.l3_miss.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C000100 10 offcore_response.pf_l3_rfo.l3_miss.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C000100 10 offcore_response.pf_l3_rfo.l3_miss.remote_hitm memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.REMOTE_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00100 10 offcore_response.pf_l3_rfo.l3_miss.remote_hit_forward memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.REMOTE_HIT_FORWARD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00100 10 offcore_response.pf_l3_rfo.l3_miss.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C000100 10 offcore_response.pf_l3_rfo.l3_miss.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC000100 10 offcore_response.pf_l3_rfo.l3_miss_local_dram.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84000100 10 offcore_response.pf_l3_rfo.l3_miss_local_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000100 10 offcore_response.pf_l3_rfo.l3_miss_local_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804000100 10 offcore_response.pf_l3_rfo.l3_miss_local_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000100 10 offcore_response.pf_l3_rfo.l3_miss_local_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000100 10 offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000100 10 offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000100 10 offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_LOCAL_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000100 10 offcore_response.pf_l3_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_DRAM.SNOOP_MISS_OR_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800100 10 offcore_response.pf_l3_rfo.l3_miss_remote_hop1_dram.any_snoop memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F90000100 10 offcore_response.pf_l3_rfo.l3_miss_remote_hop1_dram.hitm_other_core memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010000100 10 offcore_response.pf_l3_rfo.l3_miss_remote_hop1_dram.hit_other_core_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x810000100 10 offcore_response.pf_l3_rfo.l3_miss_remote_hop1_dram.hit_other_core_no_fwd memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x410000100 10 offcore_response.pf_l3_rfo.l3_miss_remote_hop1_dram.no_snoop_needed memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x110000100 10 offcore_response.pf_l3_rfo.l3_miss_remote_hop1_dram.snoop_miss memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x210000100 10 offcore_response.pf_l3_rfo.l3_miss_remote_hop1_dram.snoop_none memory This event is deprecated. Refer to new event OCR.PF_L3_RFO.L3_MISS_REMOTE_HOP1_DRAM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000100 10 rtm_retired.aborted memory Number of times an RTM execution aborted due to any reasons (multiple categories may count as one) (Precise event) event=0xc9,period=2000003,umask=0x4 00 Number of times RTM abort was triggered (Precise event) rtm_retired.aborted_events memory Number of times an RTM execution aborted due to none of the previous 4 categories (e.g. interrupt) event=0xc9,period=2000003,umask=0x80 00 Number of times an RTM execution aborted due to none of the previous 4 categories (e.g. interrupt) rtm_retired.aborted_mem memory Number of times an RTM execution aborted due to various memory events (e.g. read/write capacity and conflicts) event=0xc9,period=2000003,umask=0x8 00 Number of times an RTM execution aborted due to various memory events (e.g. read/write capacity and conflicts) rtm_retired.aborted_memtype memory Number of times an RTM execution aborted due to incompatible memory type event=0xc9,period=2000003,umask=0x40 00 Number of times an RTM execution aborted due to incompatible memory type rtm_retired.aborted_timer memory Number of times an RTM execution aborted due to uncommon conditions event=0xc9,period=2000003,umask=0x10 00 rtm_retired.aborted_unfriendly memory Number of times an RTM execution aborted due to HLE-unfriendly instructions event=0xc9,period=2000003,umask=0x20 00 Number of times an RTM execution aborted due to HLE-unfriendly instructions rtm_retired.commit memory Number of times an RTM execution successfully committed event=0xc9,period=2000003,umask=0x2 00 Number of times RTM commit succeeded rtm_retired.start memory Number of times an RTM execution started event=0xc9,period=2000003,umask=0x1 00 Number of times we entered an RTM region. Does not count nested transactions tx_exec.misc2 memory Counts the number of times a class of instructions (e.g., vzeroupper) that may cause a transactional abort was executed inside a transactional region event=0x5d,period=2000003,umask=0x2 00 Unfriendly TSX abort triggered by a vzeroupper instruction tx_exec.misc5 memory Counts the number of times an HLE XACQUIRE instruction was executed inside an RTM transactional region event=0x5d,period=2000003,umask=0x10 00 Counts the number of times an HLE XACQUIRE instruction was executed inside an RTM transactional region tx_mem.abort_capacity memory Number of times a transactional abort was signaled due to a data capacity limitation for transactional reads or writes event=0x54,period=2000003,umask=0x2 00 tx_mem.abort_conflict memory Number of times a transactional abort was signaled due to a data conflict on a transactionally accessed address event=0x54,period=2000003,umask=0x1 00 Number of times a TSX line had a cache conflict tx_mem.abort_hle_elision_buffer_mismatch memory Number of times an HLE transactional execution aborted due to XRELEASE lock not satisfying the address and value requirements in the elision buffer event=0x54,period=2000003,umask=0x10 00 Number of times a TSX Abort was triggered due to release/commit but data and address mismatch tx_mem.abort_hle_elision_buffer_not_empty memory Number of times an HLE transactional execution aborted due to NoAllocatedElisionBuffer being non-zero event=0x54,period=2000003,umask=0x8 00 Number of times a TSX Abort was triggered due to commit but Lock Buffer not empty tx_mem.abort_hle_elision_buffer_unsupported_alignment memory Number of times an HLE transactional execution aborted due to an unsupported read alignment from the elision buffer event=0x54,period=2000003,umask=0x20 00 Number of times a TSX Abort was triggered due to attempting an unsupported alignment from Lock Buffer tx_mem.abort_hle_store_to_elided_lock memory Number of times a HLE transactional region aborted due to a non XRELEASE prefixed instruction writing to an elided lock in the elision buffer event=0x54,period=2000003,umask=0x4 00 Number of times a TSX Abort was triggered due to a non-release/commit store to lock tx_mem.hle_elision_buffer_full memory Number of times HLE lock could not be elided due to ElisionBufferAvailable being zero event=0x54,period=2000003,umask=0x40 00 Number of times we could not allocate Lock Buffer core_power.lvl0_turbo_license other Core cycles where the core was running in a manner where Turbo may be clipped to the Non-AVX turbo schedule event=0x28,period=200003,umask=0x7 00 Core cycles where the core was running with power-delivery for baseline license level 0. This includes non-AVX codes, SSE, AVX 128-bit, and low-current AVX 256-bit codes core_power.lvl1_turbo_license other Core cycles where the core was running in a manner where Turbo may be clipped to the AVX2 turbo schedule event=0x28,period=200003,umask=0x18 00 Core cycles where the core was running with power-delivery for license level 1. This includes high current AVX 256-bit instructions as well as low current AVX 512-bit instructions core_power.lvl2_turbo_license other Core cycles where the core was running in a manner where Turbo may be clipped to the AVX512 turbo schedule event=0x28,period=200003,umask=0x20 00 Core cycles where the core was running with power-delivery for license level 2 (introduced in Skylake Server michroarchtecture). This includes high current AVX 512-bit instructions core_power.throttle other Core cycles the core was throttled due to a pending power level request event=0x28,period=200003,umask=0x40 00 Core cycles the out-of-order engine was throttled due to a pending power level request core_snoop_response.rsp_ifwdfe other CORE_SNOOP_RESPONSE.RSP_IFWDFE event=0xef,period=2000003,umask=0x20 00 core_snoop_response.rsp_ifwdm other CORE_SNOOP_RESPONSE.RSP_IFWDM event=0xef,period=2000003,umask=0x10 00 core_snoop_response.rsp_ihitfse other CORE_SNOOP_RESPONSE.RSP_IHITFSE event=0xef,period=2000003,umask=0x2 00 core_snoop_response.rsp_ihiti other CORE_SNOOP_RESPONSE.RSP_IHITI event=0xef,period=2000003,umask=0x1 00 core_snoop_response.rsp_sfwdfe other CORE_SNOOP_RESPONSE.RSP_SFWDFE event=0xef,period=2000003,umask=0x40 00 core_snoop_response.rsp_sfwdm other CORE_SNOOP_RESPONSE.RSP_SFWDM event=0xef,period=2000003,umask=0x8 00 core_snoop_response.rsp_shitfse other CORE_SNOOP_RESPONSE.RSP_SHITFSE event=0xef,period=2000003,umask=0x4 00 hw_interrupts.received other Number of hardware interrupts received by the processor event=0xcb,period=203,umask=0x1 00 Counts the number of hardware interruptions received by the processor idi_misc.wb_downgrade other Counts number of cache lines that are dropped and not written back to L3 as they are deemed to be less likely to be reused shortly event=0xfe,period=100003,umask=0x4 00 Counts number of cache lines that are dropped and not written back to L3 as they are deemed to be less likely to be reused shortly idi_misc.wb_upgrade other Counts number of cache lines that are allocated and written back to L3 with the intention that they are more likely to be reused shortly event=0xfe,period=100003,umask=0x2 00 Counts number of cache lines that are allocated and written back to L3 with the intention that they are more likely to be reused shortly ocr.all_data_rd.any_response other OCR.ALL_DATA_RD.ANY_RESPONSE have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10491 00 ocr.all_data_rd.pmm_hit_local_pmm.any_snoop other OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400491 00 ocr.all_data_rd.pmm_hit_local_pmm.snoop_none other OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400491 00 ocr.all_data_rd.pmm_hit_local_pmm.snoop_not_needed other OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED OCR.ALL_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400491 00 ocr.all_data_rd.supplier_none.any_snoop other OCR.ALL_DATA_RD.SUPPLIER_NONE.ANY_SNOOP OCR.ALL_DATA_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020491 00 ocr.all_data_rd.supplier_none.hitm_other_core other OCR.ALL_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE OCR.ALL_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020491 00 ocr.all_data_rd.supplier_none.hit_other_core_fwd other OCR.ALL_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD OCR.ALL_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020491 00 ocr.all_data_rd.supplier_none.hit_other_core_no_fwd other OCR.ALL_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD OCR.ALL_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020491 00 ocr.all_data_rd.supplier_none.no_snoop_needed other OCR.ALL_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED OCR.ALL_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020491 00 ocr.all_data_rd.supplier_none.snoop_miss other OCR.ALL_DATA_RD.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020491 00 ocr.all_data_rd.supplier_none.snoop_none other OCR.ALL_DATA_RD.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020491 00 ocr.all_pf_data_rd.any_response other OCR.ALL_PF_DATA_RD.ANY_RESPONSE have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10490 00 ocr.all_pf_data_rd.pmm_hit_local_pmm.any_snoop other OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400490 00 ocr.all_pf_data_rd.pmm_hit_local_pmm.snoop_none other OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400490 00 ocr.all_pf_data_rd.pmm_hit_local_pmm.snoop_not_needed other OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED OCR.ALL_PF_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400490 00 ocr.all_pf_data_rd.supplier_none.any_snoop other OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.ANY_SNOOP OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020490 00 ocr.all_pf_data_rd.supplier_none.hitm_other_core other OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020490 00 ocr.all_pf_data_rd.supplier_none.hit_other_core_fwd other OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020490 00 ocr.all_pf_data_rd.supplier_none.hit_other_core_no_fwd other OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020490 00 ocr.all_pf_data_rd.supplier_none.no_snoop_needed other OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020490 00 ocr.all_pf_data_rd.supplier_none.snoop_miss other OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020490 00 ocr.all_pf_data_rd.supplier_none.snoop_none other OCR.ALL_PF_DATA_RD.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020490 00 ocr.all_pf_rfo.any_response other OCR.ALL_PF_RFO.ANY_RESPONSE have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10120 00 ocr.all_pf_rfo.pmm_hit_local_pmm.any_snoop other OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400120 00 ocr.all_pf_rfo.pmm_hit_local_pmm.snoop_none other OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400120 00 ocr.all_pf_rfo.pmm_hit_local_pmm.snoop_not_needed other OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED OCR.ALL_PF_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400120 00 ocr.all_pf_rfo.supplier_none.any_snoop other OCR.ALL_PF_RFO.SUPPLIER_NONE.ANY_SNOOP OCR.ALL_PF_RFO.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020120 00 ocr.all_pf_rfo.supplier_none.hitm_other_core other OCR.ALL_PF_RFO.SUPPLIER_NONE.HITM_OTHER_CORE OCR.ALL_PF_RFO.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020120 00 ocr.all_pf_rfo.supplier_none.hit_other_core_fwd other OCR.ALL_PF_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD OCR.ALL_PF_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020120 00 ocr.all_pf_rfo.supplier_none.hit_other_core_no_fwd other OCR.ALL_PF_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD OCR.ALL_PF_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020120 00 ocr.all_pf_rfo.supplier_none.no_snoop_needed other OCR.ALL_PF_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED OCR.ALL_PF_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020120 00 ocr.all_pf_rfo.supplier_none.snoop_miss other OCR.ALL_PF_RFO.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020120 00 ocr.all_pf_rfo.supplier_none.snoop_none other OCR.ALL_PF_RFO.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020120 00 ocr.all_reads.any_response other OCR.ALL_READS.ANY_RESPONSE have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x107F7 00 ocr.all_reads.pmm_hit_local_pmm.any_snoop other OCR.ALL_READS.PMM_HIT_LOCAL_PMM.ANY_SNOOP OCR.ALL_READS.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F804007F7 00 ocr.all_reads.pmm_hit_local_pmm.snoop_none other OCR.ALL_READS.PMM_HIT_LOCAL_PMM.SNOOP_NONE OCR.ALL_READS.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x804007F7 00 ocr.all_reads.pmm_hit_local_pmm.snoop_not_needed other OCR.ALL_READS.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED OCR.ALL_READS.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004007F7 00 ocr.all_reads.supplier_none.any_snoop other OCR.ALL_READS.SUPPLIER_NONE.ANY_SNOOP OCR.ALL_READS.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F800207F7 00 ocr.all_reads.supplier_none.hitm_other_core other OCR.ALL_READS.SUPPLIER_NONE.HITM_OTHER_CORE OCR.ALL_READS.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10000207F7 00 ocr.all_reads.supplier_none.hit_other_core_fwd other OCR.ALL_READS.SUPPLIER_NONE.HIT_OTHER_CORE_FWD OCR.ALL_READS.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8000207F7 00 ocr.all_reads.supplier_none.hit_other_core_no_fwd other OCR.ALL_READS.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD OCR.ALL_READS.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4000207F7 00 ocr.all_reads.supplier_none.no_snoop_needed other OCR.ALL_READS.SUPPLIER_NONE.NO_SNOOP_NEEDED OCR.ALL_READS.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000207F7 00 ocr.all_reads.supplier_none.snoop_miss other OCR.ALL_READS.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000207F7 00 ocr.all_reads.supplier_none.snoop_none other OCR.ALL_READS.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800207F7 00 ocr.all_rfo.any_response other OCR.ALL_RFO.ANY_RESPONSE have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10122 00 ocr.all_rfo.pmm_hit_local_pmm.any_snoop other OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400122 00 ocr.all_rfo.pmm_hit_local_pmm.snoop_none other OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400122 00 ocr.all_rfo.pmm_hit_local_pmm.snoop_not_needed other OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED OCR.ALL_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400122 00 ocr.all_rfo.supplier_none.any_snoop other OCR.ALL_RFO.SUPPLIER_NONE.ANY_SNOOP OCR.ALL_RFO.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020122 00 ocr.all_rfo.supplier_none.hitm_other_core other OCR.ALL_RFO.SUPPLIER_NONE.HITM_OTHER_CORE OCR.ALL_RFO.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020122 00 ocr.all_rfo.supplier_none.hit_other_core_fwd other OCR.ALL_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD OCR.ALL_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020122 00 ocr.all_rfo.supplier_none.hit_other_core_no_fwd other OCR.ALL_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD OCR.ALL_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020122 00 ocr.all_rfo.supplier_none.no_snoop_needed other OCR.ALL_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED OCR.ALL_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020122 00 ocr.all_rfo.supplier_none.snoop_miss other OCR.ALL_RFO.SUPPLIER_NONE.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020122 00 ocr.all_rfo.supplier_none.snoop_none other OCR.ALL_RFO.SUPPLIER_NONE.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020122 00 ocr.demand_code_rd.any_response other Counts all demand code reads have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004 00 ocr.demand_code_rd.pmm_hit_local_pmm.any_snoop other Counts all demand code reads OCR.DEMAND_CODE_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400004 00 ocr.demand_code_rd.pmm_hit_local_pmm.snoop_none other Counts all demand code reads OCR.DEMAND_CODE_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400004 00 ocr.demand_code_rd.pmm_hit_local_pmm.snoop_not_needed other Counts all demand code reads OCR.DEMAND_CODE_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400004 00 ocr.demand_code_rd.supplier_none.any_snoop other Counts all demand code reads OCR.DEMAND_CODE_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020004 00 ocr.demand_code_rd.supplier_none.hitm_other_core other Counts all demand code reads OCR.DEMAND_CODE_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020004 00 ocr.demand_code_rd.supplier_none.hit_other_core_fwd other Counts all demand code reads OCR.DEMAND_CODE_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020004 00 ocr.demand_code_rd.supplier_none.hit_other_core_no_fwd other Counts all demand code reads OCR.DEMAND_CODE_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020004 00 ocr.demand_code_rd.supplier_none.no_snoop_needed other Counts all demand code reads OCR.DEMAND_CODE_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020004 00 ocr.demand_code_rd.supplier_none.snoop_miss other Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020004 00 ocr.demand_code_rd.supplier_none.snoop_none other Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020004 00 ocr.demand_data_rd.any_response other Counts demand data reads have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10001 00 ocr.demand_data_rd.pmm_hit_local_pmm.any_snoop other Counts demand data reads OCR.DEMAND_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400001 00 ocr.demand_data_rd.pmm_hit_local_pmm.snoop_none other Counts demand data reads OCR.DEMAND_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400001 00 ocr.demand_data_rd.pmm_hit_local_pmm.snoop_not_needed other Counts demand data reads OCR.DEMAND_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400001 00 ocr.demand_data_rd.supplier_none.any_snoop other Counts demand data reads OCR.DEMAND_DATA_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020001 00 ocr.demand_data_rd.supplier_none.hitm_other_core other Counts demand data reads OCR.DEMAND_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020001 00 ocr.demand_data_rd.supplier_none.hit_other_core_fwd other Counts demand data reads OCR.DEMAND_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020001 00 ocr.demand_data_rd.supplier_none.hit_other_core_no_fwd other Counts demand data reads OCR.DEMAND_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020001 00 ocr.demand_data_rd.supplier_none.no_snoop_needed other Counts demand data reads OCR.DEMAND_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020001 00 ocr.demand_data_rd.supplier_none.snoop_miss other Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020001 00 ocr.demand_data_rd.supplier_none.snoop_none other Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020001 00 ocr.demand_rfo.any_response other Counts all demand data writes (RFOs) have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002 00 ocr.demand_rfo.pmm_hit_local_pmm.any_snoop other Counts all demand data writes (RFOs) OCR.DEMAND_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400002 00 ocr.demand_rfo.pmm_hit_local_pmm.snoop_none other Counts all demand data writes (RFOs) OCR.DEMAND_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400002 00 ocr.demand_rfo.pmm_hit_local_pmm.snoop_not_needed other Counts all demand data writes (RFOs) OCR.DEMAND_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400002 00 ocr.demand_rfo.supplier_none.any_snoop other Counts all demand data writes (RFOs) OCR.DEMAND_RFO.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020002 00 ocr.demand_rfo.supplier_none.hitm_other_core other Counts all demand data writes (RFOs) OCR.DEMAND_RFO.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020002 00 ocr.demand_rfo.supplier_none.hit_other_core_fwd other Counts all demand data writes (RFOs) OCR.DEMAND_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020002 00 ocr.demand_rfo.supplier_none.hit_other_core_no_fwd other Counts all demand data writes (RFOs) OCR.DEMAND_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020002 00 ocr.demand_rfo.supplier_none.no_snoop_needed other Counts all demand data writes (RFOs) OCR.DEMAND_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020002 00 ocr.demand_rfo.supplier_none.snoop_miss other Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020002 00 ocr.demand_rfo.supplier_none.snoop_none other Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020002 00 ocr.other.any_response other Counts any other requests have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x18000 00 ocr.other.pmm_hit_local_pmm.any_snoop other Counts any other requests OCR.OTHER.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80408000 00 ocr.other.pmm_hit_local_pmm.snoop_none other Counts any other requests OCR.OTHER.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80408000 00 ocr.other.pmm_hit_local_pmm.snoop_not_needed other Counts any other requests OCR.OTHER.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100408000 00 ocr.other.supplier_none.any_snoop other Counts any other requests OCR.OTHER.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80028000 00 ocr.other.supplier_none.hitm_other_core other Counts any other requests OCR.OTHER.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000028000 00 ocr.other.supplier_none.hit_other_core_fwd other Counts any other requests OCR.OTHER.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800028000 00 ocr.other.supplier_none.hit_other_core_no_fwd other Counts any other requests OCR.OTHER.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400028000 00 ocr.other.supplier_none.no_snoop_needed other Counts any other requests OCR.OTHER.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100028000 00 ocr.other.supplier_none.snoop_miss other Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200028000 00 ocr.other.supplier_none.snoop_none other Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80028000 00 ocr.pf_l1d_and_sw.any_response other Counts L1 data cache hardware prefetch requests and software prefetch requests have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400 00 ocr.pf_l1d_and_sw.pmm_hit_local_pmm.any_snoop other Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400400 00 ocr.pf_l1d_and_sw.pmm_hit_local_pmm.snoop_none other Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400400 00 ocr.pf_l1d_and_sw.pmm_hit_local_pmm.snoop_not_needed other Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400400 00 ocr.pf_l1d_and_sw.supplier_none.any_snoop other Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020400 00 ocr.pf_l1d_and_sw.supplier_none.hitm_other_core other Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020400 00 ocr.pf_l1d_and_sw.supplier_none.hit_other_core_fwd other Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020400 00 ocr.pf_l1d_and_sw.supplier_none.hit_other_core_no_fwd other Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020400 00 ocr.pf_l1d_and_sw.supplier_none.no_snoop_needed other Counts L1 data cache hardware prefetch requests and software prefetch requests OCR.PF_L1D_AND_SW.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020400 00 ocr.pf_l1d_and_sw.supplier_none.snoop_miss other Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020400 00 ocr.pf_l1d_and_sw.supplier_none.snoop_none other Counts L1 data cache hardware prefetch requests and software prefetch requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020400 00 ocr.pf_l2_data_rd.any_response other Counts prefetch (that bring data to L2) data reads have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010 00 ocr.pf_l2_data_rd.pmm_hit_local_pmm.any_snoop other Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400010 00 ocr.pf_l2_data_rd.pmm_hit_local_pmm.snoop_none other Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400010 00 ocr.pf_l2_data_rd.pmm_hit_local_pmm.snoop_not_needed other Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400010 00 ocr.pf_l2_data_rd.supplier_none.any_snoop other Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020010 00 ocr.pf_l2_data_rd.supplier_none.hitm_other_core other Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020010 00 ocr.pf_l2_data_rd.supplier_none.hit_other_core_fwd other Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020010 00 ocr.pf_l2_data_rd.supplier_none.hit_other_core_no_fwd other Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020010 00 ocr.pf_l2_data_rd.supplier_none.no_snoop_needed other Counts prefetch (that bring data to L2) data reads OCR.PF_L2_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020010 00 ocr.pf_l2_data_rd.supplier_none.snoop_miss other Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020010 00 ocr.pf_l2_data_rd.supplier_none.snoop_none other Counts prefetch (that bring data to L2) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020010 00 ocr.pf_l2_rfo.any_response other Counts all prefetch (that bring data to L2) RFOs have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020 00 ocr.pf_l2_rfo.pmm_hit_local_pmm.any_snoop other Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400020 00 ocr.pf_l2_rfo.pmm_hit_local_pmm.snoop_none other Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400020 00 ocr.pf_l2_rfo.pmm_hit_local_pmm.snoop_not_needed other Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400020 00 ocr.pf_l2_rfo.supplier_none.any_snoop other Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020020 00 ocr.pf_l2_rfo.supplier_none.hitm_other_core other Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020020 00 ocr.pf_l2_rfo.supplier_none.hit_other_core_fwd other Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020020 00 ocr.pf_l2_rfo.supplier_none.hit_other_core_no_fwd other Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020020 00 ocr.pf_l2_rfo.supplier_none.no_snoop_needed other Counts all prefetch (that bring data to L2) RFOs OCR.PF_L2_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020020 00 ocr.pf_l2_rfo.supplier_none.snoop_miss other Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020020 00 ocr.pf_l2_rfo.supplier_none.snoop_none other Counts all prefetch (that bring data to L2) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020020 00 ocr.pf_l3_data_rd.any_response other Counts all prefetch (that bring data to LLC only) data reads have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10080 00 ocr.pf_l3_data_rd.pmm_hit_local_pmm.any_snoop other Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400080 00 ocr.pf_l3_data_rd.pmm_hit_local_pmm.snoop_none other Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400080 00 ocr.pf_l3_data_rd.pmm_hit_local_pmm.snoop_not_needed other Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400080 00 ocr.pf_l3_data_rd.supplier_none.any_snoop other Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020080 00 ocr.pf_l3_data_rd.supplier_none.hitm_other_core other Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020080 00 ocr.pf_l3_data_rd.supplier_none.hit_other_core_fwd other Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020080 00 ocr.pf_l3_data_rd.supplier_none.hit_other_core_no_fwd other Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020080 00 ocr.pf_l3_data_rd.supplier_none.no_snoop_needed other Counts all prefetch (that bring data to LLC only) data reads OCR.PF_L3_DATA_RD.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020080 00 ocr.pf_l3_data_rd.supplier_none.snoop_miss other Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020080 00 ocr.pf_l3_data_rd.supplier_none.snoop_none other Counts all prefetch (that bring data to LLC only) data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020080 00 ocr.pf_l3_rfo.any_response other Counts all prefetch (that bring data to LLC only) RFOs have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10100 00 ocr.pf_l3_rfo.pmm_hit_local_pmm.any_snoop other Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.PMM_HIT_LOCAL_PMM.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80400100 00 ocr.pf_l3_rfo.pmm_hit_local_pmm.snoop_none other Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NONE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400100 00 ocr.pf_l3_rfo.pmm_hit_local_pmm.snoop_not_needed other Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.PMM_HIT_LOCAL_PMM.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400100 00 ocr.pf_l3_rfo.supplier_none.any_snoop other Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.SUPPLIER_NONE.ANY_SNOOP event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F80020100 00 ocr.pf_l3_rfo.supplier_none.hitm_other_core other Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.SUPPLIER_NONE.HITM_OTHER_CORE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020100 00 ocr.pf_l3_rfo.supplier_none.hit_other_core_fwd other Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800020100 00 ocr.pf_l3_rfo.supplier_none.hit_other_core_no_fwd other Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.SUPPLIER_NONE.HIT_OTHER_CORE_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020100 00 ocr.pf_l3_rfo.supplier_none.no_snoop_needed other Counts all prefetch (that bring data to LLC only) RFOs OCR.PF_L3_RFO.SUPPLIER_NONE.NO_SNOOP_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020100 00 ocr.pf_l3_rfo.supplier_none.snoop_miss other Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020100 00 ocr.pf_l3_rfo.supplier_none.snoop_none other Counts all prefetch (that bring data to LLC only) RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020100 00 arith.divider_active pipeline Cycles when divide unit is busy executing divide or square root operations. Accounts for integer and floating-point operations event=0x14,cmask=1,period=2000003,umask=0x1 00 br_inst_retired.all_branches pipeline All (macro) branch instructions retired Spec update: SKL091 event=0xc4,period=400009 00 Counts all (macro) branch instructions retired Spec update: SKL091 br_inst_retired.all_branches_pebs pipeline All (macro) branch instructions retired Spec update: SKL091 (Must be precise) event=0xc4,period=400009,umask=0x4 00 This is a precise version of BR_INST_RETIRED.ALL_BRANCHES that counts all (macro) branch instructions retired Spec update: SKL091 (Must be precise) br_inst_retired.cond pipeline Conditional branch instructions retired. [This event is alias to BR_INST_RETIRED.CONDITIONAL] Spec update: SKL091 event=0xc4,period=400009,umask=0x1 00 This event counts conditional branch instructions retired. [This event is alias to BR_INST_RETIRED.CONDITIONAL] Spec update: SKL091 br_inst_retired.conditional pipeline Conditional branch instructions retired. [This event is alias to BR_INST_RETIRED.COND] Spec update: SKL091 (Precise event) event=0xc4,period=400009,umask=0x1 00 This event counts conditional branch instructions retired. [This event is alias to BR_INST_RETIRED.COND] Spec update: SKL091 (Precise event) br_inst_retired.cond_ntaken pipeline Not taken branch instructions retired Spec update: SKL091 event=0xc4,period=400009,umask=0x10 00 This event counts not taken branch instructions retired Spec update: SKL091 br_inst_retired.far_branch pipeline Far branch instructions retired Spec update: SKL091 (Precise event) event=0xc4,period=100007,umask=0x40 00 This event counts far branch instructions retired Spec update: SKL091 (Precise event) br_inst_retired.near_call pipeline Direct and indirect near call instructions retired Spec update: SKL091 (Precise event) event=0xc4,period=100007,umask=0x2 00 This event counts both direct and indirect near call instructions retired Spec update: SKL091 (Precise event) br_inst_retired.near_return pipeline Return instructions retired Spec update: SKL091 (Precise event) event=0xc4,period=100007,umask=0x8 00 This event counts return instructions retired Spec update: SKL091 (Precise event) br_inst_retired.near_taken pipeline Taken branch instructions retired Spec update: SKL091 (Precise event) event=0xc4,period=400009,umask=0x20 00 This event counts taken branch instructions retired Spec update: SKL091 (Precise event) br_inst_retired.not_taken pipeline Not taken branch instructions retired Spec update: SKL091 event=0xc4,period=400009,umask=0x10 00 This event counts not taken branch instructions retired Spec update: SKL091 br_misp_retired.all_branches pipeline All mispredicted macro branch instructions retired event=0xc5,period=400009 00 Counts all the retired branch instructions that were mispredicted by the processor. A branch misprediction occurs when the processor incorrectly predicts the destination of the branch. When the misprediction is discovered at execution, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path br_misp_retired.all_branches_pebs pipeline Mispredicted macro branch instructions retired (Must be precise) event=0xc5,period=400009,umask=0x4 00 This is a precise version of BR_MISP_RETIRED.ALL_BRANCHES that counts all mispredicted macro branch instructions retired (Must be precise) br_misp_retired.near_call pipeline Mispredicted direct and indirect near call instructions retired (Precise event) event=0xc5,period=400009,umask=0x2 00 Counts both taken and not taken retired mispredicted direct and indirect near calls, including both register and memory indirect (Precise event) br_misp_retired.near_taken pipeline Number of near branch instructions retired that were mispredicted and taken (Precise event) event=0xc5,period=400009,umask=0x20 00 cpu_clk_thread_unhalted.one_thread_active pipeline Core crystal clock cycles when this thread is unhalted and the other thread is halted event=0x3c,period=25003,umask=0x2 00 cpu_clk_thread_unhalted.ref_xclk pipeline Core crystal clock cycles when the thread is unhalted event=0x3c,period=25003,umask=0x1 00 cpu_clk_thread_unhalted.ref_xclk_any pipeline Core crystal clock cycles when at least one thread on the physical core is unhalted event=0x3c,any=1,period=25003,umask=0x1 00 cpu_clk_unhalted.one_thread_active pipeline Core crystal clock cycles when this thread is unhalted and the other thread is halted event=0x3c,period=25003,umask=0x2 00 cpu_clk_unhalted.ref_tsc pipeline Reference cycles when the core is not in halt state event=0,period=2000003,umask=0x3 00 Counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. This event has a constant ratio with the CPU_CLK_UNHALTED.REF_XCLK event. It is counted on a dedicated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other events. Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'. The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'. After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this case cpu_clk_unhalted.ref_xclk pipeline Core crystal clock cycles when the thread is unhalted event=0x3c,period=25003,umask=0x1 00 cpu_clk_unhalted.ref_xclk_any pipeline Core crystal clock cycles when at least one thread on the physical core is unhalted event=0x3c,any=1,period=25003,umask=0x1 00 cpu_clk_unhalted.ring0_trans pipeline Counts when there is a transition from ring 1, 2 or 3 to ring 0 event=0x3c,cmask=1,edge=1,period=100007 00 Counts when the Current Privilege Level (CPL) transitions from ring 1, 2 or 3 to ring 0 (Kernel) cpu_clk_unhalted.thread pipeline Core cycles when the thread is not in halt state event=0x3c,period=2000003 00 Counts the number of core cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. This event is a component in many key event ratios. The core frequency may change from time to time due to transitions associated with Enhanced Intel SpeedStep Technology or TM2. For this reason this event may have a changing ratio with regards to time. When the core frequency is constant, this event can approximate elapsed time while the core was not in the halt state. It is counted on a dedicated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other events cycle_activity.cycles_mem_any pipeline Cycles while memory subsystem has an outstanding load event=0xa3,cmask=16,period=2000003,umask=0x10 00 cycle_activity.stalls_mem_any pipeline Execution stalls while memory subsystem has an outstanding load event=0xa3,cmask=20,period=2000003,umask=0x14 00 exe_activity.bound_on_stores pipeline Cycles where the Store Buffer was full and no outstanding load event=0xa6,period=2000003,umask=0x40 00 exe_activity.exe_bound_0_ports pipeline Cycles where no uops were executed, the Reservation Station was not empty, the Store Buffer was full and there was no outstanding load event=0xa6,period=2000003,umask=0x1 00 Counts cycles during which no uops were executed on all ports and Reservation Station (RS) was not empty ild_stall.lcp pipeline Stalls caused by changing prefix length of the instruction. [This event is alias to DECODE.LCP] event=0x87,period=2000003,umask=0x1 00 Counts cycles that the Instruction Length decoder (ILD) stalls occurred due to dynamically changing prefix length of the decoded instruction (by operand size prefix instruction 0x66, address size prefix instruction 0x67 or REX.W for Intel64). Count is proportional to the number of prefixes in a 16B-line. This may result in a three-cycle penalty for each LCP (Length changing prefix) in a 16-byte chunk. [This event is alias to DECODE.LCP] inst_decoded.decoders pipeline Instruction decoders utilized in a cycle event=0x55,period=2000003,umask=0x1 00 Number of decoders utilized in a cycle when the MITE (legacy decode pipeline) fetches instructions inst_retired.any pipeline Instructions retired from execution event=0xc0,period=2000003 00 Counts the number of instructions retired from execution. For instructions that consist of multiple micro-ops, Counts the retirement of the last micro-op of the instruction. Counting continues during hardware interrupts, traps, and inside interrupt handlers. Notes: INST_RETIRED.ANY is counted by a designated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other events. INST_RETIRED.ANY_P is counted by a programmable counter and it is an architectural performance event. Counting: Faulting executions of GETSEC/VM entry/VM Exit/MWait will not count as retired instructions inst_retired.any_p pipeline Number of instructions retired. General Counter - architectural event Spec update: SKL091, SKL044 event=0xc0,period=2000003 00 Counts the number of instructions (EOMs) retired. Counting covers macro-fused instructions individually (that is, increments by two) Spec update: SKL091, SKL044 inst_retired.nop pipeline Number of all retired NOP instructions Spec update: SKL091, SKL044 (Precise event) event=0xc0,period=2000003,umask=0x2 00 inst_retired.prec_dist pipeline Precise instruction retired event with HW to reduce effect of PEBS shadow in IP distribution Spec update: SKL091, SKL044 (Must be precise) event=0xc0,period=2000003,umask=0x1 00 A version of INST_RETIRED that allows for a more unbiased distribution of samples across instructions retired. It utilizes the Precise Distribution of Instructions Retired (PDIR) feature to mitigate some bias in how retired instructions get sampled Spec update: SKL091, SKL044 (Must be precise) inst_retired.total_cycles_ps pipeline Number of cycles using always true condition applied to PEBS instructions retired event Spec update: SKL091, SKL044 (Must be precise) event=0xc0,cmask=10,inv=1,period=2000003,umask=0x1 00 Number of cycles using an always true condition applied to PEBS instructions retired event. (inst_ret< 16) Spec update: SKL091, SKL044 (Must be precise) int_misc.clears_count pipeline Clears speculative count event=0xd,cmask=1,edge=1,period=2000003,umask=0x1 00 Counts the number of speculative clears due to any type of branch misprediction or machine clears int_misc.clear_resteer_cycles pipeline Cycles the issue-stage is waiting for front-end to fetch from resteered path following branch misprediction or machine clear events event=0xd,period=2000003,umask=0x80 00 int_misc.recovery_cycles pipeline Core cycles the allocator was stalled due to recovery from earlier clear event for this thread (e.g. misprediction or memory nuke) event=0xd,period=2000003,umask=0x1 00 Core cycles the Resource allocator was stalled due to recovery from an earlier branch misprediction or machine clear event int_misc.recovery_cycles_any pipeline Core cycles the allocator was stalled due to recovery from earlier clear event for any thread running on the physical core (e.g. misprediction or memory nuke) event=0xd,any=1,period=2000003,umask=0x1 00 ld_blocks.no_sr pipeline The number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in use event=0x3,period=100003,umask=0x8 00 The number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in use ld_blocks.store_forward pipeline Loads blocked due to overlapping with a preceding store that cannot be forwarded event=0x3,period=100003,umask=0x2 00 Counts the number of times where store forwarding was prevented for a load operation. The most common case is a load blocked due to the address of memory access (partially) overlapping with a preceding uncompleted store. Note: See the table of not supported store forwards in the Optimization Guide ld_blocks_partial.address_alias pipeline False dependencies in MOB due to partial compare on address event=0x7,period=100003,umask=0x1 00 Counts false dependencies in MOB when the partial comparison upon loose net check and dependency was resolved by the Enhanced Loose net mechanism. This may not result in high performance penalties. Loose net checks can fail when loads and stores are 4k aliased load_hit_pre.sw_pf pipeline Demand load dispatches that hit L1D fill buffer (FB) allocated for software prefetch event=0x4c,period=100003,umask=0x1 00 Counts all not software-prefetch load dispatches that hit the fill buffer (FB) allocated for the software prefetch. It can also be incremented by some lock instructions. So it should only be used with profiling so that the locks can be excluded by ASM (Assembly File) inspection of the nearby instructions lsd.cycles_4_uops pipeline Cycles 4 Uops delivered by the LSD, but didn't come from the decoder. [This event is alias to LSD.CYCLES_OK] event=0xa8,cmask=4,period=2000003,umask=0x1 00 Counts the cycles when 4 uops are delivered by the LSD (Loop-stream detector). [This event is alias to LSD.CYCLES_OK] lsd.cycles_ok pipeline Cycles 4 Uops delivered by the LSD, but didn't come from the decoder. [This event is alias to LSD.CYCLES_4_UOPS] event=0xa8,cmask=4,period=2000003,umask=0x1 00 Counts the cycles when 4 uops are delivered by the LSD (Loop-stream detector). [This event is alias to LSD.CYCLES_4_UOPS] lsd.uops pipeline Number of Uops delivered by the LSD event=0xa8,period=2000003,umask=0x1 00 Number of uops delivered to the back-end by the LSD(Loop Stream Detector) other_assists.any pipeline Number of times a microcode assist is invoked by HW other than FP-assist. Examples include AD (page Access Dirty) and AVX* related assists event=0xc1,period=100003,umask=0x3f 00 partial_rat_stalls.scoreboard pipeline Cycles where the pipeline is stalled due to serializing operations event=0x59,period=2000003,umask=0x1 00 This event counts cycles during which the microcode scoreboard stalls happen resource_stalls.any pipeline Resource-related stall cycles event=0xa2,period=2000003,umask=0x1 00 Counts resource-related stall cycles resource_stalls.sb pipeline Cycles stalled due to no store buffers available. (not including draining form sync) event=0xa2,period=2000003,umask=0x8 00 Counts allocation stall cycles caused by the store buffer (SB) being full. This counts cycles that the pipeline back-end blocked uop delivery from the front-end rob_misc_events.lbr_inserts pipeline Increments whenever there is an update to the LBR array event=0xcc,period=2000003,umask=0x20 00 Increments when an entry is added to the Last Branch Record (LBR) array (or removed from the array in case of RETURNs in call stack mode). The event requires LBR enable via IA32_DEBUGCTL MSR and branch type selection via MSR_LBR_SELECT rob_misc_events.pause_inst pipeline Number of retired PAUSE instructions (that do not end up with a VMExit to the VMM; TSX aborted Instructions may be counted). This event is not supported on first SKL and KBL products event=0xcc,period=2000003,umask=0x40 00 rs_events.empty_cycles pipeline Cycles when Reservation Station (RS) is empty for the thread event=0x5e,period=2000003,umask=0x1 00 Counts cycles during which the reservation station (RS) is empty for the thread.; Note: In ST-mode, not active thread should drive 0. This is usually caused by severely costly branch mispredictions, or allocator/FE issues rs_events.empty_end pipeline Counts end of periods where the Reservation Station (RS) was empty. Could be useful to precisely locate Frontend Latency Bound issues event=0x5e,cmask=1,edge=1,inv=1,period=2000003,umask=0x1 00 Counts end of periods where the Reservation Station (RS) was empty. Could be useful to precisely locate front-end Latency Bound issues uops_dispatched_port.port_0 pipeline Cycles per thread when uops are executed in port 0 event=0xa1,period=2000003,umask=0x1 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 0 uops_dispatched_port.port_1 pipeline Cycles per thread when uops are executed in port 1 event=0xa1,period=2000003,umask=0x2 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 1 uops_dispatched_port.port_2 pipeline Cycles per thread when uops are executed in port 2 event=0xa1,period=2000003,umask=0x4 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 2 uops_dispatched_port.port_3 pipeline Cycles per thread when uops are executed in port 3 event=0xa1,period=2000003,umask=0x8 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 3 uops_dispatched_port.port_4 pipeline Cycles per thread when uops are executed in port 4 event=0xa1,period=2000003,umask=0x10 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 4 uops_dispatched_port.port_5 pipeline Cycles per thread when uops are executed in port 5 event=0xa1,period=2000003,umask=0x20 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 5 uops_dispatched_port.port_6 pipeline Cycles per thread when uops are executed in port 6 event=0xa1,period=2000003,umask=0x40 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 6 uops_dispatched_port.port_7 pipeline Cycles per thread when uops are executed in port 7 event=0xa1,period=2000003,umask=0x80 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 7 uops_executed.core_cycles_none pipeline Cycles with no micro-ops executed from any thread on physical core event=0xb1,cmask=1,inv=1,period=2000003,umask=0x2 00 uops_executed.cycles_ge_1_uop_exec pipeline Cycles where at least 1 uop was executed per-thread event=0xb1,cmask=1,period=2000003,umask=0x1 00 Cycles where at least 1 uop was executed per-thread uops_executed.cycles_ge_2_uops_exec pipeline Cycles where at least 2 uops were executed per-thread event=0xb1,cmask=2,period=2000003,umask=0x1 00 Cycles where at least 2 uops were executed per-thread uops_executed.cycles_ge_3_uops_exec pipeline Cycles where at least 3 uops were executed per-thread event=0xb1,cmask=3,period=2000003,umask=0x1 00 Cycles where at least 3 uops were executed per-thread uops_executed.cycles_ge_4_uops_exec pipeline Cycles where at least 4 uops were executed per-thread event=0xb1,cmask=4,period=2000003,umask=0x1 00 Cycles where at least 4 uops were executed per-thread uops_executed.stall_cycles pipeline Counts number of cycles no uops were dispatched to be executed on this thread event=0xb1,cmask=1,inv=1,period=2000003,umask=0x1 00 Counts cycles during which no uops were dispatched from the Reservation Station (RS) per thread uops_issued.any pipeline Uops that Resource Allocation Table (RAT) issues to Reservation Station (RS) event=0xe,period=2000003,umask=0x1 00 Counts the number of uops that the Resource Allocation Table (RAT) issues to the Reservation Station (RS) uops_issued.stall_cycles pipeline Cycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for the thread event=0xe,cmask=1,inv=1,period=2000003,umask=0x1 00 Counts cycles during which the Resource Allocation Table (RAT) does not issue any Uops to the reservation station (RS) for the current thread uops_issued.vector_width_mismatch pipeline Uops inserted at issue-stage in order to preserve upper bits of vector registers event=0xe,period=2000003,umask=0x2 00 Counts the number of Blend Uops issued by the Resource Allocation Table (RAT) to the reservation station (RS) in order to preserve upper bits of vector registers. Starting with the Skylake microarchitecture, these Blend uops are needed since every Intel SSE instruction executed in Dirty Upper State needs to preserve bits 128-255 of the destination register. For more information, refer to Mixing Intel AVX and Intel SSE Code section of the Optimization Guide uops_retired.macro_fused pipeline Number of macro-fused uops retired. (non precise) event=0xc2,period=2000003,umask=0x4 00 Counts the number of macro-fused uops retired. (non precise) uops_retired.retire_slots pipeline Retirement slots used event=0xc2,period=2000003,umask=0x2 00 Counts the retirement slots used uops_retired.stall_cycles pipeline Cycles without actually retired uops event=0xc2,cmask=1,inv=1,period=2000003,umask=0x2 00 This event counts cycles without actually retired uops uops_retired.total_cycles pipeline Cycles with less than 10 actually retired uops event=0xc2,cmask=16,inv=1,period=2000003,umask=0x2 00 Number of cycles using always true condition (uops_ret < 16) applied to non PEBS uops retired event uncore_cha llc_misses.mmio_read uncore cache MMIO reads. Derived from unc_cha_tor_inserts.ia_miss event=0x35,umask=0x21,config1=0x40040e33 01 TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts llc_misses.mmio_write uncore cache MMIO writes. Derived from unc_cha_tor_inserts.ia_miss event=0x35,umask=0x21,config1=0x40041e33 01 TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts llc_misses.uncacheable uncore cache LLC misses - Uncacheable reads (from cpu) . Derived from unc_cha_tor_inserts.ia_miss event=0x35,umask=0x21,config1=0x40e33 01 TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts llc_references.streaming_full uncore cache Streaming stores (full cache line). Derived from unc_cha_tor_inserts.ia_miss event=0x35,umask=0x21,config1=0x41833 0164Bytes TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts llc_references.streaming_partial uncore cache Streaming stores (partial cache line). Derived from unc_cha_tor_inserts.ia_miss event=0x35,umask=0x21,config1=0x41a33 0164Bytes TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_ag0_ad_crd_acquired.tgr0 uncore cache CMS Agent0 AD Credits Acquired; For Transgress 0 event=0x80,umask=0x1 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired.tgr1 uncore cache CMS Agent0 AD Credits Acquired; For Transgress 1 event=0x80,umask=0x2 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired.tgr2 uncore cache CMS Agent0 AD Credits Acquired; For Transgress 2 event=0x80,umask=0x4 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired.tgr3 uncore cache CMS Agent0 AD Credits Acquired; For Transgress 3 event=0x80,umask=0x8 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired.tgr4 uncore cache CMS Agent0 AD Credits Acquired; For Transgress 4 event=0x80,umask=0x10 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired.tgr5 uncore cache CMS Agent0 AD Credits Acquired; For Transgress 5 event=0x80,umask=0x20 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy.tgr0 uncore cache CMS Agent0 AD Credits Occupancy; For Transgress 0 event=0x82,umask=0x1 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy.tgr1 uncore cache CMS Agent0 AD Credits Occupancy; For Transgress 1 event=0x82,umask=0x2 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy.tgr2 uncore cache CMS Agent0 AD Credits Occupancy; For Transgress 2 event=0x82,umask=0x4 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy.tgr3 uncore cache CMS Agent0 AD Credits Occupancy; For Transgress 3 event=0x82,umask=0x8 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy.tgr4 uncore cache CMS Agent0 AD Credits Occupancy; For Transgress 4 event=0x82,umask=0x10 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy.tgr5 uncore cache CMS Agent0 AD Credits Occupancy; For Transgress 5 event=0x82,umask=0x20 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired.tgr0 uncore cache CMS Agent0 BL Credits Acquired; For Transgress 0 event=0x88,umask=0x1 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired.tgr1 uncore cache CMS Agent0 BL Credits Acquired; For Transgress 1 event=0x88,umask=0x2 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired.tgr2 uncore cache CMS Agent0 BL Credits Acquired; For Transgress 2 event=0x88,umask=0x4 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired.tgr3 uncore cache CMS Agent0 BL Credits Acquired; For Transgress 3 event=0x88,umask=0x8 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired.tgr4 uncore cache CMS Agent0 BL Credits Acquired; For Transgress 4 event=0x88,umask=0x10 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired.tgr5 uncore cache CMS Agent0 BL Credits Acquired; For Transgress 5 event=0x88,umask=0x20 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy.tgr0 uncore cache CMS Agent0 BL Credits Occupancy; For Transgress 0 event=0x8a,umask=0x1 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy.tgr1 uncore cache CMS Agent0 BL Credits Occupancy; For Transgress 1 event=0x8a,umask=0x2 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy.tgr2 uncore cache CMS Agent0 BL Credits Occupancy; For Transgress 2 event=0x8a,umask=0x4 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy.tgr3 uncore cache CMS Agent0 BL Credits Occupancy; For Transgress 3 event=0x8a,umask=0x8 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy.tgr4 uncore cache CMS Agent0 BL Credits Occupancy; For Transgress 4 event=0x8a,umask=0x10 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy.tgr5 uncore cache CMS Agent0 BL Credits Occupancy; For Transgress 5 event=0x8a,umask=0x20 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired.tgr0 uncore cache CMS Agent1 AD Credits Acquired; For Transgress 0 event=0x84,umask=0x1 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired.tgr1 uncore cache CMS Agent1 AD Credits Acquired; For Transgress 1 event=0x84,umask=0x2 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired.tgr2 uncore cache CMS Agent1 AD Credits Acquired; For Transgress 2 event=0x84,umask=0x4 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired.tgr3 uncore cache CMS Agent1 AD Credits Acquired; For Transgress 3 event=0x84,umask=0x8 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired.tgr4 uncore cache CMS Agent1 AD Credits Acquired; For Transgress 4 event=0x84,umask=0x10 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired.tgr5 uncore cache CMS Agent1 AD Credits Acquired; For Transgress 5 event=0x84,umask=0x20 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy.tgr0 uncore cache CMS Agent1 AD Credits Occupancy; For Transgress 0 event=0x86,umask=0x1 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy.tgr1 uncore cache CMS Agent1 AD Credits Occupancy; For Transgress 1 event=0x86,umask=0x2 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy.tgr2 uncore cache CMS Agent1 AD Credits Occupancy; For Transgress 2 event=0x86,umask=0x4 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy.tgr3 uncore cache CMS Agent1 AD Credits Occupancy; For Transgress 3 event=0x86,umask=0x8 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy.tgr4 uncore cache CMS Agent1 AD Credits Occupancy; For Transgress 4 event=0x86,umask=0x10 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy.tgr5 uncore cache CMS Agent1 AD Credits Occupancy; For Transgress 5 event=0x86,umask=0x20 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy.tgr0 uncore cache CMS Agent1 BL Credits Occupancy; For Transgress 0 event=0x8e,umask=0x1 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy.tgr1 uncore cache CMS Agent1 BL Credits Occupancy; For Transgress 1 event=0x8e,umask=0x2 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy.tgr2 uncore cache CMS Agent1 BL Credits Occupancy; For Transgress 2 event=0x8e,umask=0x4 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy.tgr3 uncore cache CMS Agent1 BL Credits Occupancy; For Transgress 3 event=0x8e,umask=0x8 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy.tgr4 uncore cache CMS Agent1 BL Credits Occupancy; For Transgress 4 event=0x8e,umask=0x10 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy.tgr5 uncore cache CMS Agent1 BL Credits Occupancy; For Transgress 5 event=0x8e,umask=0x20 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_credits_acquired.tgr0 uncore cache CMS Agent1 BL Credits Acquired; For Transgress 0 event=0x8c,umask=0x1 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_credits_acquired.tgr1 uncore cache CMS Agent1 BL Credits Acquired; For Transgress 1 event=0x8c,umask=0x2 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_credits_acquired.tgr2 uncore cache CMS Agent1 BL Credits Acquired; For Transgress 2 event=0x8c,umask=0x4 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_credits_acquired.tgr3 uncore cache CMS Agent1 BL Credits Acquired; For Transgress 3 event=0x8c,umask=0x8 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_credits_acquired.tgr4 uncore cache CMS Agent1 BL Credits Acquired; For Transgress 4 event=0x8c,umask=0x10 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_credits_acquired.tgr5 uncore cache CMS Agent1 BL Credits Acquired; For Transgress 5 event=0x8c,umask=0x20 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_bypass_cha_imc.intermediate uncore cache CHA to iMC Bypass; Intermediate bypass Taken event=0x57,umask=0x2 01 Counts the number of times when the CHA was able to bypass HA pipe on the way to iMC. This is a latency optimization for situations when there is light loadings on the memory subsystem. This can be filtered by when the bypass was taken and when it was not.; Filter for transactions that succeeded in taking the intermediate bypass unc_cha_bypass_cha_imc.not_taken uncore cache CHA to iMC Bypass; Not Taken event=0x57,umask=0x4 01 Counts the number of times when the CHA was able to bypass HA pipe on the way to iMC. This is a latency optimization for situations when there is light loadings on the memory subsystem. This can be filtered by when the bypass was taken and when it was not.; Filter for transactions that could not take the bypass, and issues a read to memory. Note that transactions that did not take the bypass but did not issue read to memory will not be counted unc_cha_bypass_cha_imc.taken uncore cache CHA to iMC Bypass; Taken event=0x57,umask=0x1 01 Counts the number of times when the CHA was able to bypass HA pipe on the way to iMC. This is a latency optimization for situations when there is light loadings on the memory subsystem. This can be filtered by when the bypass was taken and when it was not.; Filter for transactions that succeeded in taking the full bypass unc_cha_clockticks uncore cache Uncore cache clock ticks event=0 01 Counts clockticks of the clock controlling the uncore caching and home agent (CHA) unc_cha_cms_clockticks uncore cache CMS Clockticks event=0xc0 01 unc_cha_core_pma.c1_state uncore cache Core PMA Events; C1 State event=0x17,umask=0x1 01 unc_cha_core_pma.c1_transition uncore cache Core PMA Events; C1 Transition event=0x17,umask=0x2 01 unc_cha_core_pma.c6_state uncore cache Core PMA Events; C6 State event=0x17,umask=0x4 01 unc_cha_core_pma.c6_transition uncore cache Core PMA Events; C6 Transition event=0x17,umask=0x8 01 unc_cha_core_pma.gv uncore cache Core PMA Events; GV event=0x17,umask=0x10 01 unc_cha_core_snp.any_gtone uncore cache Core Cross Snoops Issued; Any Cycle with Multiple Snoops event=0x33,umask=0xe2 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.any_one uncore cache Core Cross Snoops Issued; Any Single Snoop event=0x33,umask=0xe1 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.any_remote uncore cache Core Cross Snoops Issued; Any Snoop to Remote Node event=0x33,umask=0xe4 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.core_gtone uncore cache Core Cross Snoops Issued; Multiple Core Requests event=0x33,umask=0x42 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.core_one uncore cache Core Cross Snoops Issued; Single Core Requests event=0x33,umask=0x41 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.core_remote uncore cache Core Cross Snoops Issued; Core Request to Remote Node event=0x33,umask=0x44 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.evict_gtone uncore cache Core Cross Snoops Issued; Multiple Eviction event=0x33,umask=0x82 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.evict_one uncore cache Core Cross Snoops Issued; Single Eviction event=0x33,umask=0x81 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.evict_remote uncore cache Core Cross Snoops Issued; Eviction to Remote Node event=0x33,umask=0x84 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.ext_gtone uncore cache Core Cross Snoops Issued; Multiple External Snoops event=0x33,umask=0x22 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.ext_one uncore cache Core Cross Snoops Issued; Single External Snoops event=0x33,umask=0x21 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.ext_remote uncore cache Core Cross Snoops Issued; External Snoop to Remote Node event=0x33,umask=0x24 01 Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_counter0_occupancy uncore cache Counter 0 Occupancy event=0x1f 01 Since occupancy counts can only be captured in the Cbo's 0 counter, this event allows a user to capture occupancy related information by filtering the Cb0 occupancy count captured in Counter 0. The filtering available is found in the control register - threshold, invert and edge detect. E.g. setting threshold to 1 can effectively monitor how many cycles the monitored queue has an entry unc_cha_dir_lookup.no_snp uncore cache Multi-socket cacheline Directory state lookups; Snoop Not Needed event=0x53,umask=0x2 01 Counts transactions that looked into the multi-socket cacheline Directory state, and therefore did not send a snoop because the Directory indicated it was not needed unc_cha_dir_lookup.snp uncore cache Multi-socket cacheline Directory state lookups; Snoop Needed event=0x53,umask=0x1 01 Counts transactions that looked into the multi-socket cacheline Directory state, and sent one or more snoops, because the Directory indicated it was needed unc_cha_dir_update.ha uncore cache Multi-socket cacheline Directory state updates; Directory Updated memory write from the HA pipe event=0x54,umask=0x1 01 Counts only multi-socket cacheline Directory state updates memory writes issued from the HA pipe. This does not include memory write requests which are for I (Invalid) or E (Exclusive) cachelines unc_cha_dir_update.tor uncore cache Multi-socket cacheline Directory state updates; Directory Updated memory write from TOR pipe event=0x54,umask=0x2 01 Counts only multi-socket cacheline Directory state updates due to memory writes issued from the TOR pipe which are the result of remote transaction hitting the SF/LLC and returning data Core2Core. This does not include memory write requests which are for I (Invalid) or E (Exclusive) cachelines unc_cha_egress_ordering.iv_snoopgo_dn uncore cache Egress Blocking due to Ordering requirements; Down event=0xae,umask=0x4 01 Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_cha_egress_ordering.iv_snoopgo_up uncore cache Egress Blocking due to Ordering requirements; Up event=0xae,umask=0x1 01 Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_cha_fast_asserted.horz uncore cache FaST wire asserted; Horizontal event=0xa5,umask=0x2 01 Counts the number of cycles either the local or incoming distress signals are asserted. Incoming distress includes up, dn and across unc_cha_fast_asserted.vert uncore cache FaST wire asserted; Vertical event=0xa5,umask=0x1 01 Counts the number of cycles either the local or incoming distress signals are asserted. Incoming distress includes up, dn and across unc_cha_hitme_hit.ex_rds uncore cache Read request from a remote socket which hit in the HitMe Cache to a line In the E state event=0x5f,umask=0x1 01 Counts read requests from a remote socket which hit in the HitME cache (used to cache the multi-socket Directory state) to a line in the E(Exclusive) state. This includes the following read opcodes (RdCode, RdData, RdDataMigratory, RdCur, RdInv*, Inv*) unc_cha_hitme_hit.shared_ownreq uncore cache Counts Number of Hits in HitMe Cache; Shared hit and op is RdInvOwn, RdInv, Inv* event=0x5f,umask=0x4 01 unc_cha_hitme_hit.wbmtoe uncore cache Counts Number of Hits in HitMe Cache; op is WbMtoE event=0x5f,umask=0x8 01 unc_cha_hitme_hit.wbmtoi_or_s uncore cache Counts Number of Hits in HitMe Cache; op is WbMtoI, WbPushMtoI, WbFlush, or WbMtoS event=0x5f,umask=0x10 01 unc_cha_hitme_lookup.read uncore cache Counts Number of times HitMe Cache is accessed; op is RdCode, RdData, RdDataMigratory, RdCur, RdInvOwn, RdInv, Inv* event=0x5e,umask=0x1 01 unc_cha_hitme_lookup.write uncore cache Counts Number of times HitMe Cache is accessed; op is WbMtoE, WbMtoI, WbPushMtoI, WbFlush, or WbMtoS event=0x5e,umask=0x2 01 unc_cha_hitme_miss.notshared_rdinvown uncore cache Counts Number of Misses in HitMe Cache; No SF/LLC HitS/F and op is RdInvOwn event=0x60,umask=0x40 01 unc_cha_hitme_miss.read_or_inv uncore cache Counts Number of Misses in HitMe Cache; op is RdCode, RdData, RdDataMigratory, RdCur, RdInv, Inv* event=0x60,umask=0x80 01 unc_cha_hitme_miss.shared_rdinvown uncore cache Counts Number of Misses in HitMe Cache; SF/LLC HitS/F and op is RdInvOwn event=0x60,umask=0x20 01 unc_cha_hitme_update.deallocate uncore cache Counts the number of Allocate/Update to HitMe Cache; Deallocate HitME$ on Reads without RspFwdI* event=0x61,umask=0x10 01 unc_cha_hitme_update.deallocate_rspfwdi_loc uncore cache Counts the number of Allocate/Update to HitMe Cache; op is RspIFwd or RspIFwdWb for a local request event=0x61,umask=0x1 01 Received RspFwdI* for a local request, but converted HitME$ to SF entry unc_cha_hitme_update.rdinvown uncore cache Counts the number of Allocate/Update to HitMe Cache; Update HitMe Cache on RdInvOwn even if not RspFwdI* event=0x61,umask=0x8 01 unc_cha_hitme_update.rspfwdi_rem uncore cache Counts the number of Allocate/Update to HitMe Cache; op is RspIFwd or RspIFwdWb for a remote request event=0x61,umask=0x2 01 Updated HitME$ on RspFwdI* or local HitM/E received for a remote request unc_cha_hitme_update.shared uncore cache Counts the number of Allocate/Update to HitMe Cache; Update HitMe Cache to SHARed event=0x61,umask=0x4 01 unc_cha_horz_ring_ad_in_use.left_even uncore cache Horizontal AD Ring In Use; Left and Even event=0xa7,umask=0x1 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ad_in_use.left_odd uncore cache Horizontal AD Ring In Use; Left and Odd event=0xa7,umask=0x2 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ad_in_use.right_even uncore cache Horizontal AD Ring In Use; Right and Even event=0xa7,umask=0x4 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ad_in_use.right_odd uncore cache Horizontal AD Ring In Use; Right and Odd event=0xa7,umask=0x8 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ak_in_use.left_even uncore cache Horizontal AK Ring In Use; Left and Even event=0xa9,umask=0x1 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ak_in_use.left_odd uncore cache Horizontal AK Ring In Use; Left and Odd event=0xa9,umask=0x2 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ak_in_use.right_even uncore cache Horizontal AK Ring In Use; Right and Even event=0xa9,umask=0x4 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ak_in_use.right_odd uncore cache Horizontal AK Ring In Use; Right and Odd event=0xa9,umask=0x8 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_bl_in_use.left_even uncore cache Horizontal BL Ring in Use; Left and Even event=0xab,umask=0x1 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_bl_in_use.left_odd uncore cache Horizontal BL Ring in Use; Left and Odd event=0xab,umask=0x2 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_bl_in_use.right_even uncore cache Horizontal BL Ring in Use; Right and Even event=0xab,umask=0x4 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_bl_in_use.right_odd uncore cache Horizontal BL Ring in Use; Right and Odd event=0xab,umask=0x8 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_iv_in_use.left uncore cache Horizontal IV Ring in Use; Left event=0xad,umask=0x1 01 Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_cha_horz_ring_iv_in_use.right uncore cache Horizontal IV Ring in Use; Right event=0xad,umask=0x4 01 Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_cha_imc_reads_count.normal uncore cache Normal priority reads issued to the memory controller from the CHA event=0x59,umask=0x1 01 Counts when a normal (Non-Isochronous) read is issued to any of the memory controller channels from the CHA unc_cha_imc_reads_count.priority uncore cache HA to iMC Reads Issued; ISOCH event=0x59,umask=0x2 01 Count of the number of reads issued to any of the memory controller channels. This can be filtered by the priority of the reads unc_cha_imc_writes_count.full uncore cache CHA to iMC Full Line Writes Issued; Full Line Non-ISOCH event=0x5b,umask=0x1 01 Counts when a normal (Non-Isochronous) full line write is issued from the CHA to the any of the memory controller channels unc_cha_imc_writes_count.full_mig uncore cache Writes Issued to the iMC by the HA; Full Line MIG event=0x5b,umask=0x10 01 Counts the total number of writes issued from the HA into the memory controller. This counts for all four channels. It can be filtered by full/partial and ISOCH/non-ISOCH unc_cha_imc_writes_count.full_priority uncore cache Writes Issued to the iMC by the HA; ISOCH Full Line event=0x5b,umask=0x4 01 Counts the total number of writes issued from the HA into the memory controller. This counts for all four channels. It can be filtered by full/partial and ISOCH/non-ISOCH unc_cha_imc_writes_count.partial uncore cache Writes Issued to the iMC by the HA; Partial Non-ISOCH event=0x5b,umask=0x2 01 Counts the total number of writes issued from the HA into the memory controller. This counts for all four channels. It can be filtered by full/partial and ISOCH/non-ISOCH unc_cha_imc_writes_count.partial_mig uncore cache Writes Issued to the iMC by the HA; Partial MIG event=0x5b,umask=0x20 01 Counts the total number of writes issued from the HA into the memory controller. This counts for all four channels. It can be filtered by full/partial and ISOCH/non-ISOCH.; Filter for memory controller 5 only unc_cha_imc_writes_count.partial_priority uncore cache Writes Issued to the iMC by the HA; ISOCH Partial event=0x5b,umask=0x8 01 Counts the total number of writes issued from the HA into the memory controller. This counts for all four channels. It can be filtered by full/partial and ISOCH/non-ISOCH unc_cha_iodc_alloc.invitom uncore cache Counts Number of times IODC entry allocation is attempted; Number of IODC allocations event=0x62,umask=0x1 01 unc_cha_iodc_alloc.iodcfull uncore cache Counts Number of times IODC entry allocation is attempted; Number of IODC allocations dropped due to IODC Full event=0x62,umask=0x2 01 unc_cha_iodc_alloc.osbgated uncore cache Counts Number of times IODC entry allocation is attempted; Number of IDOC allocation dropped due to OSB gate event=0x62,umask=0x4 01 unc_cha_iodc_dealloc.all uncore cache Counts number of IODC deallocations; IODC deallocated due to any reason event=0x63,umask=0x10 01 unc_cha_iodc_dealloc.snpout uncore cache Counts number of IODC deallocations; IODC deallocated due to conflicting transaction event=0x63,umask=0x8 01 unc_cha_iodc_dealloc.wbmtoe uncore cache Counts number of IODC deallocations; IODC deallocated due to WbMtoE event=0x63,umask=0x1 01 unc_cha_iodc_dealloc.wbmtoi uncore cache Counts number of IODC deallocations; IODC deallocated due to WbMtoI event=0x63,umask=0x2 01 unc_cha_iodc_dealloc.wbpushmtoi uncore cache Counts number of IODC deallocations; IODC deallocated due to WbPushMtoI event=0x63,umask=0x4 01 Moved to Cbo section unc_cha_llc_lookup.any uncore cache Cache and Snoop Filter Lookups; Any Request event=0x34,umask=0x11 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state.; Filters for any transaction originating from the IPQ or IRQ. This does not include lookups originating from the ISMQ unc_cha_llc_lookup.data_read uncore cache Cache and Snoop Filter Lookups; Data Read Request event=0x34,umask=0x3 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state.; Read transactions unc_cha_llc_lookup.local uncore cache Cache and Snoop Filter Lookups; Local event=0x34,umask=0x31 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state unc_cha_llc_lookup.remote uncore cache Cache and Snoop Filter Lookups; Remote event=0x34,umask=0x91 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state unc_cha_llc_lookup.remote_snoop uncore cache Cache and Snoop Filter Lookups; External Snoop Request event=0x34,umask=0x9 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state.; Filters for only snoop requests coming from the remote socket(s) through the IPQ unc_cha_llc_lookup.write uncore cache Cache and Snoop Filter Lookups; Write Requests event=0x34,umask=0x5 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state.; Writeback transactions from L2 to the LLC This includes all write transactions -- both Cacheable and UC unc_cha_llc_victims.e_state uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_E event=0x37,umask=0x2 11 unc_cha_llc_victims.f_state uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_F event=0x37,umask=0x8 11 unc_cha_llc_victims.local uncore cache This event is deprecated event=0x37,umask=0x20 11 unc_cha_llc_victims.local_all uncore cache Lines Victimized; Local - All Lines event=0x37,umask=0x2f 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_e uncore cache Lines Victimized; Local - Lines in E State event=0x37,umask=0x22 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_f uncore cache Lines Victimized; Local - Lines in F State event=0x37,umask=0x28 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_m uncore cache Lines Victimized; Local - Lines in M State event=0x37,umask=0x21 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_s uncore cache Lines Victimized; Local - Lines in S State event=0x37,umask=0x24 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.m_state uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_M event=0x37,umask=0x1 11 unc_cha_llc_victims.remote uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.REMOTE_ALL event=0x37,umask=0x80 11 unc_cha_llc_victims.remote_all uncore cache Lines Victimized; Remote - All Lines event=0x37,umask=0x8f 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_e uncore cache Lines Victimized; Remote - Lines in E State event=0x37,umask=0x82 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_f uncore cache Lines Victimized; Remote - Lines in F State event=0x37,umask=0x88 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_m uncore cache Lines Victimized; Remote - Lines in M State event=0x37,umask=0x81 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_s uncore cache Lines Victimized; Remote - Lines in S State event=0x37,umask=0x84 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.s_state uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_S event=0x37,umask=0x4 11 unc_cha_llc_victims.total_e uncore cache Lines Victimized; Lines in E state event=0x37,umask=0x2 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.total_f uncore cache Lines Victimized; Lines in F State event=0x37,umask=0x8 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.total_m uncore cache Lines Victimized; Lines in M state event=0x37,umask=0x1 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.total_s uncore cache Lines Victimized; Lines in S State event=0x37,umask=0x4 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_misc.cv0_pref_miss uncore cache Cbo Misc; CV0 Prefetch Miss event=0x39,umask=0x20 01 Miscellaneous events in the Cbo unc_cha_misc.cv0_pref_vic uncore cache Cbo Misc; CV0 Prefetch Victim event=0x39,umask=0x10 01 Miscellaneous events in the Cbo unc_cha_misc.rfo_hit_s uncore cache Number of times that an RFO hit in S state event=0x39,umask=0x8 01 Counts when a RFO (the Read for Ownership issued before a write) request hit a cacheline in the S (Shared) state unc_cha_misc.rspi_was_fse uncore cache Cbo Misc; Silent Snoop Eviction event=0x39,umask=0x1 01 Miscellaneous events in the Cbo.; Counts the number of times when a Snoop hit in FSE states and triggered a silent eviction. This is useful because this information is lost in the PRE encodings unc_cha_misc.wc_aliasing uncore cache Cbo Misc; Write Combining Aliasing event=0x39,umask=0x2 01 Miscellaneous events in the Cbo.; Counts the number of times that a USWC write (WCIL(F)) transaction hit in the LLC in M state, triggering a WBMtoI followed by the USWC write. This occurs when there is WC aliasing unc_cha_osb uncore cache OSB Snoop Broadcast event=0x55 01 Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_cha_pmm_memmode_nm_setconflicts.iodc uncore cache Memory Mode related events; Counts the number of times CHA saw NM Set conflict in IODC event=0x64,umask=0x10 01 2LM related events; Counts the number of times CHA saw NM Set conflict in IODC unc_cha_pmm_memmode_nm_setconflicts.llc uncore cache Memory Mode related events; Counts the number of times CHA saw NM Set conflict in SF/LLC event=0x64,umask=0x2 01 NM evictions due to another read to the same near memory set in the LLC unc_cha_pmm_memmode_nm_setconflicts.sf uncore cache Memory Mode related events; Counts the number of times CHA saw NM Set conflict in SF/LLC event=0x64,umask=0x1 01 NM evictions due to another read to the same near memory set in the SF unc_cha_pmm_memmode_nm_setconflicts.tor uncore cache Memory Mode related events; Counts the number of times CHA saw NM Set conflict in TOR event=0x64,umask=0x4 01 No Reject in the CHA due to a pending read to the same near memory set in the TOR unc_cha_pmm_memmode_nm_setconflicts.tor_reject uncore cache Memory mode related events; Counts the number of times CHA saw NM Set conflict in TOR and the transaction was rejected event=0x64,umask=0x8 01 Rejects in the CHA due to a pending read to the same near memory set in the TOR unc_cha_read_no_credits.edc0_smi2 uncore cache CHA iMC CHNx READ Credits Empty; EDC0_SMI2 event=0x58,umask=0x4 01 Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue.; Filter for memory controller 2 only unc_cha_read_no_credits.edc1_smi3 uncore cache CHA iMC CHNx READ Credits Empty; EDC1_SMI3 event=0x58,umask=0x8 01 Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue.; Filter for memory controller 3 only unc_cha_read_no_credits.edc2_smi4 uncore cache CHA iMC CHNx READ Credits Empty; EDC2_SMI4 event=0x58,umask=0x10 01 Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue.; Filter for memory controller 4 only unc_cha_read_no_credits.edc3_smi5 uncore cache CHA iMC CHNx READ Credits Empty; EDC3_SMI5 event=0x58,umask=0x20 01 Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue.; Filter for memory controller 5 only unc_cha_read_no_credits.mc0_smi0 uncore cache CHA iMC CHNx READ Credits Empty; MC0_SMI0 event=0x58,umask=0x1 01 Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue.; Filter for memory controller 0 only unc_cha_read_no_credits.mc1_smi1 uncore cache CHA iMC CHNx READ Credits Empty; MC1_SMI1 event=0x58,umask=0x2 01 Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue.; Filter for memory controller 1 only unc_cha_requests.invitoe_local uncore cache Local requests for exclusive ownership of a cache line without receiving data event=0x50,umask=0x10 01 Counts the total number of requests coming from a unit on this socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHA unc_cha_requests.invitoe_remote uncore cache Local requests for exclusive ownership of a cache line without receiving data event=0x50,umask=0x20 01 Counts the total number of requests coming from a remote socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHA unc_cha_requests.reads uncore cache Read requests event=0x50,umask=0x3 01 Counts read requests made into this CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a write) unc_cha_requests.reads_local uncore cache Read requests from a unit on this socket event=0x50,umask=0x1 01 Counts read requests coming from a unit on this socket made into this CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a write) unc_cha_requests.reads_remote uncore cache Read requests from a remote socket event=0x50,umask=0x2 01 Counts read requests coming from a remote socket made into the CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a write) unc_cha_requests.writes uncore cache Write requests event=0x50,umask=0xc 01 Counts write requests made into the CHA, including streaming, evictions, HitM (Reads from another core to a Modified cacheline), etc unc_cha_requests.writes_local uncore cache Write Requests from a unit on this socket event=0x50,umask=0x4 01 Counts write requests coming from a unit on this socket made into this CHA, including streaming, evictions, HitM (Reads from another core to a Modified cacheline), etc unc_cha_requests.writes_remote uncore cache Read and Write Requests; Writes Remote event=0x50,umask=0x8 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc) unc_cha_ring_bounces_horz.ad uncore cache Messages that bounced on the Horizontal Ring.; AD event=0xa1,umask=0x1 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_cha_ring_bounces_horz.ak uncore cache Messages that bounced on the Horizontal Ring.; AK event=0xa1,umask=0x2 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_cha_ring_bounces_horz.bl uncore cache Messages that bounced on the Horizontal Ring.; BL event=0xa1,umask=0x4 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_cha_ring_bounces_horz.iv uncore cache Messages that bounced on the Horizontal Ring.; IV event=0xa1,umask=0x8 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_cha_ring_bounces_vert.ad uncore cache Messages that bounced on the Vertical Ring.; AD event=0xa0,umask=0x1 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_cha_ring_bounces_vert.ak uncore cache Messages that bounced on the Vertical Ring.; Acknowledgements to core event=0xa0,umask=0x2 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_cha_ring_bounces_vert.bl uncore cache Messages that bounced on the Vertical Ring.; Data Responses to core event=0xa0,umask=0x4 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_cha_ring_bounces_vert.iv uncore cache Messages that bounced on the Vertical Ring.; Snoops of processor's cache event=0xa0,umask=0x8 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_cha_ring_sink_starved_horz.ad uncore cache Sink Starvation on Horizontal Ring; AD event=0xa3,umask=0x1 01 unc_cha_ring_sink_starved_horz.ak uncore cache Sink Starvation on Horizontal Ring; AK event=0xa3,umask=0x2 01 unc_cha_ring_sink_starved_horz.ak_ag1 uncore cache Sink Starvation on Horizontal Ring; Acknowledgements to Agent 1 event=0xa3,umask=0x20 01 unc_cha_ring_sink_starved_horz.bl uncore cache Sink Starvation on Horizontal Ring; BL event=0xa3,umask=0x4 01 unc_cha_ring_sink_starved_horz.iv uncore cache Sink Starvation on Horizontal Ring; IV event=0xa3,umask=0x8 01 unc_cha_ring_sink_starved_vert.ad uncore cache Sink Starvation on Vertical Ring; AD event=0xa2,umask=0x1 01 unc_cha_ring_sink_starved_vert.ak uncore cache Sink Starvation on Vertical Ring; Acknowledgements to core event=0xa2,umask=0x2 01 unc_cha_ring_sink_starved_vert.bl uncore cache Sink Starvation on Vertical Ring; Data Responses to core event=0xa2,umask=0x4 01 unc_cha_ring_sink_starved_vert.iv uncore cache Sink Starvation on Vertical Ring; Snoops of processor's cache event=0xa2,umask=0x8 01 unc_cha_ring_src_thrtl uncore cache Source Throttle event=0xa4 01 unc_cha_rxc_inserts.ipq uncore cache Ingress (from CMS) Allocations; IPQ event=0x13,umask=0x4 01 Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.irq uncore cache Ingress (from CMS) Allocations; IRQ event=0x13,umask=0x1 01 Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.irq_rej uncore cache Ingress (from CMS) Allocations; IRQ Rejected event=0x13,umask=0x2 01 Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.prq uncore cache Ingress (from CMS) Allocations; PRQ event=0x13,umask=0x10 01 Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.prq_rej uncore cache Ingress (from CMS) Allocations; PRQ event=0x13,umask=0x20 01 Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.rrq uncore cache Ingress (from CMS) Allocations; RRQ event=0x13,umask=0x40 01 Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.wbq uncore cache Ingress (from CMS) Allocations; WBQ event=0x13,umask=0x80 01 Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_ipq0_reject.ad_req_vn0 uncore cache Ingress Probe Queue Rejects; AD REQ on VN0 event=0x22,umask=0x1 01 unc_cha_rxc_ipq0_reject.ad_rsp_vn0 uncore cache Ingress Probe Queue Rejects; AD RSP on VN0 event=0x22,umask=0x2 01 unc_cha_rxc_ipq0_reject.ak_non_upi uncore cache Ingress Probe Queue Rejects; Non UPI AK Request event=0x22,umask=0x40 01 unc_cha_rxc_ipq0_reject.bl_ncb_vn0 uncore cache Ingress Probe Queue Rejects; BL NCB on VN0 event=0x22,umask=0x10 01 unc_cha_rxc_ipq0_reject.bl_ncs_vn0 uncore cache Ingress Probe Queue Rejects; BL NCS on VN0 event=0x22,umask=0x20 01 unc_cha_rxc_ipq0_reject.bl_rsp_vn0 uncore cache Ingress Probe Queue Rejects; BL RSP on VN0 event=0x22,umask=0x4 01 unc_cha_rxc_ipq0_reject.bl_wb_vn0 uncore cache Ingress Probe Queue Rejects; BL WB on VN0 event=0x22,umask=0x8 01 unc_cha_rxc_ipq0_reject.iv_non_upi uncore cache Ingress Probe Queue Rejects; Non UPI IV Request event=0x22,umask=0x80 01 unc_cha_rxc_ipq1_reject.allow_snp uncore cache Ingress Probe Queue Rejects; Allow Snoop event=0x23,umask=0x40 01 unc_cha_rxc_ipq1_reject.any0 uncore cache Ingress Probe Queue Rejects; ANY0 event=0x23,umask=0x1 01 unc_cha_rxc_ipq1_reject.ha uncore cache Ingress Probe Queue Rejects; HA event=0x23,umask=0x2 01 unc_cha_rxc_ipq1_reject.llc_or_sf_way uncore cache Ingress Probe Queue Rejects; Merging these two together to make room for ANY_REJECT_*0 event=0x23,umask=0x20 01 unc_cha_rxc_ipq1_reject.llc_victim uncore cache Ingress Probe Queue Rejects; LLC Victim event=0x23,umask=0x4 01 unc_cha_rxc_ipq1_reject.pa_match uncore cache Ingress Probe Queue Rejects; PhyAddr Match event=0x23,umask=0x80 01 unc_cha_rxc_ipq1_reject.sf_victim uncore cache Ingress Probe Queue Rejects; SF Victim event=0x23,umask=0x8 01 unc_cha_rxc_ipq1_reject.victim uncore cache Ingress Probe Queue Rejects; Victim event=0x23,umask=0x10 01 unc_cha_rxc_irq0_reject.ad_req_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; AD REQ on VN0 event=0x18,umask=0x1 01 unc_cha_rxc_irq0_reject.ad_rsp_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; AD RSP on VN0 event=0x18,umask=0x2 01 unc_cha_rxc_irq0_reject.ak_non_upi uncore cache Ingress (from CMS) Request Queue Rejects; Non UPI AK Request event=0x18,umask=0x40 01 unc_cha_rxc_irq0_reject.bl_ncb_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; BL NCB on VN0 event=0x18,umask=0x10 01 unc_cha_rxc_irq0_reject.bl_ncs_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; BL NCS on VN0 event=0x18,umask=0x20 01 unc_cha_rxc_irq0_reject.bl_rsp_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; BL RSP on VN0 event=0x18,umask=0x4 01 unc_cha_rxc_irq0_reject.bl_wb_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; BL WB on VN0 event=0x18,umask=0x8 01 unc_cha_rxc_irq0_reject.iv_non_upi uncore cache Ingress (from CMS) Request Queue Rejects; Non UPI IV Request event=0x18,umask=0x80 01 unc_cha_rxc_irq1_reject.allow_snp uncore cache Ingress (from CMS) Request Queue Rejects; Allow Snoop event=0x19,umask=0x40 01 unc_cha_rxc_irq1_reject.any0 uncore cache Ingress (from CMS) Request Queue Rejects; ANY0 event=0x19,umask=0x1 01 unc_cha_rxc_irq1_reject.ha uncore cache Ingress (from CMS) Request Queue Rejects; HA event=0x19,umask=0x2 01 unc_cha_rxc_irq1_reject.llc_or_sf_way uncore cache Ingress (from CMS) Request Queue Rejects; Merging these two together to make room for ANY_REJECT_*0 event=0x19,umask=0x20 01 unc_cha_rxc_irq1_reject.llc_victim uncore cache Ingress (from CMS) Request Queue Rejects; LLC Victim event=0x19,umask=0x4 01 unc_cha_rxc_irq1_reject.pa_match uncore cache Ingress (from CMS) Request Queue Rejects; PhyAddr Match event=0x19,umask=0x80 01 unc_cha_rxc_irq1_reject.sf_victim uncore cache Ingress (from CMS) Request Queue Rejects; SF Victim event=0x19,umask=0x8 01 unc_cha_rxc_irq1_reject.victim uncore cache Ingress (from CMS) Request Queue Rejects; Victim event=0x19,umask=0x10 01 unc_cha_rxc_ismq0_reject.ad_req_vn0 uncore cache ISMQ Rejects; AD REQ on VN0 event=0x24,umask=0x1 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_reject.ad_rsp_vn0 uncore cache ISMQ Rejects; AD RSP on VN0 event=0x24,umask=0x2 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_reject.ak_non_upi uncore cache ISMQ Rejects; Non UPI AK Request event=0x24,umask=0x40 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_reject.bl_ncb_vn0 uncore cache ISMQ Rejects; BL NCB on VN0 event=0x24,umask=0x10 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_reject.bl_ncs_vn0 uncore cache ISMQ Rejects; BL NCS on VN0 event=0x24,umask=0x20 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_reject.bl_rsp_vn0 uncore cache ISMQ Rejects; BL RSP on VN0 event=0x24,umask=0x4 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_reject.bl_wb_vn0 uncore cache ISMQ Rejects; BL WB on VN0 event=0x24,umask=0x8 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_reject.iv_non_upi uncore cache ISMQ Rejects; Non UPI IV Request event=0x24,umask=0x80 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_retry.ad_req_vn0 uncore cache ISMQ Retries; AD REQ on VN0 event=0x2c,umask=0x1 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_retry.ad_rsp_vn0 uncore cache ISMQ Retries; AD RSP on VN0 event=0x2c,umask=0x2 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_retry.ak_non_upi uncore cache ISMQ Retries; Non UPI AK Request event=0x2c,umask=0x40 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_retry.bl_ncb_vn0 uncore cache ISMQ Retries; BL NCB on VN0 event=0x2c,umask=0x10 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_retry.bl_ncs_vn0 uncore cache ISMQ Retries; BL NCS on VN0 event=0x2c,umask=0x20 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_retry.bl_rsp_vn0 uncore cache ISMQ Retries; BL RSP on VN0 event=0x2c,umask=0x4 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_retry.bl_wb_vn0 uncore cache ISMQ Retries; BL WB on VN0 event=0x2c,umask=0x8 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq0_retry.iv_non_upi uncore cache ISMQ Retries; Non UPI IV Request event=0x2c,umask=0x80 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq1_reject.any0 uncore cache ISMQ Rejects; ANY0 event=0x25,umask=0x1 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq1_reject.ha uncore cache ISMQ Rejects; HA event=0x25,umask=0x2 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq1_retry.any0 uncore cache ISMQ Retries; ANY0 event=0x2d,umask=0x1 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq1_retry.ha uncore cache ISMQ Retries; HA event=0x2d,umask=0x2 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_occupancy.ipq uncore cache Ingress (from CMS) Occupancy; IPQ event=0x11,umask=0x4 01 Counts number of entries in the specified Ingress queue in each cycle unc_cha_rxc_occupancy.irq uncore cache Ingress (from CMS) Occupancy; IRQ event=0x11,umask=0x1 01 Counts number of entries in the specified Ingress queue in each cycle unc_cha_rxc_occupancy.rrq uncore cache Ingress (from CMS) Occupancy; RRQ event=0x11,umask=0x40 01 Counts number of entries in the specified Ingress queue in each cycle unc_cha_rxc_occupancy.wbq uncore cache Ingress (from CMS) Occupancy; WBQ event=0x11,umask=0x80 01 Counts number of entries in the specified Ingress queue in each cycle unc_cha_rxc_other0_retry.ad_req_vn0 uncore cache Other Retries; AD REQ on VN0 event=0x2e,umask=0x1 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other0_retry.ad_rsp_vn0 uncore cache Other Retries; AD RSP on VN0 event=0x2e,umask=0x2 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other0_retry.ak_non_upi uncore cache Other Retries; Non UPI AK Request event=0x2e,umask=0x40 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other0_retry.bl_ncb_vn0 uncore cache Other Retries; BL NCB on VN0 event=0x2e,umask=0x10 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other0_retry.bl_ncs_vn0 uncore cache Other Retries; BL NCS on VN0 event=0x2e,umask=0x20 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other0_retry.bl_rsp_vn0 uncore cache Other Retries; BL RSP on VN0 event=0x2e,umask=0x4 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other0_retry.bl_wb_vn0 uncore cache Other Retries; BL WB on VN0 event=0x2e,umask=0x8 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other0_retry.iv_non_upi uncore cache Other Retries; Non UPI IV Request event=0x2e,umask=0x80 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other1_retry.allow_snp uncore cache Other Retries; Allow Snoop event=0x2f,umask=0x40 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other1_retry.any0 uncore cache Other Retries; ANY0 event=0x2f,umask=0x1 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other1_retry.ha uncore cache Other Retries; HA event=0x2f,umask=0x2 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other1_retry.llc_or_sf_way uncore cache Other Retries; Merging these two together to make room for ANY_REJECT_*0 event=0x2f,umask=0x20 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other1_retry.llc_victim uncore cache Other Retries; LLC Victim event=0x2f,umask=0x4 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other1_retry.pa_match uncore cache Other Retries; PhyAddr Match event=0x2f,umask=0x80 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other1_retry.sf_victim uncore cache Other Retries; SF Victim event=0x2f,umask=0x8 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other1_retry.victim uncore cache Other Retries; Victim event=0x2f,umask=0x10 01 Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_prq0_reject.ad_req_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; AD REQ on VN0 event=0x20,umask=0x1 01 unc_cha_rxc_prq0_reject.ad_rsp_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; AD RSP on VN0 event=0x20,umask=0x2 01 unc_cha_rxc_prq0_reject.ak_non_upi uncore cache Ingress (from CMS) Request Queue Rejects; Non UPI AK Request event=0x20,umask=0x40 01 unc_cha_rxc_prq0_reject.bl_ncb_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; BL NCB on VN0 event=0x20,umask=0x10 01 unc_cha_rxc_prq0_reject.bl_ncs_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; BL NCS on VN0 event=0x20,umask=0x20 01 unc_cha_rxc_prq0_reject.bl_rsp_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; BL RSP on VN0 event=0x20,umask=0x4 01 unc_cha_rxc_prq0_reject.bl_wb_vn0 uncore cache Ingress (from CMS) Request Queue Rejects; BL WB on VN0 event=0x20,umask=0x8 01 unc_cha_rxc_prq0_reject.iv_non_upi uncore cache Ingress (from CMS) Request Queue Rejects; Non UPI IV Request event=0x20,umask=0x80 01 unc_cha_rxc_prq1_reject.allow_snp uncore cache Ingress (from CMS) Request Queue Rejects; Allow Snoop event=0x21,umask=0x40 01 unc_cha_rxc_prq1_reject.any0 uncore cache Ingress (from CMS) Request Queue Rejects; ANY0 event=0x21,umask=0x1 01 unc_cha_rxc_prq1_reject.ha uncore cache Ingress (from CMS) Request Queue Rejects; HA event=0x21,umask=0x2 01 unc_cha_rxc_prq1_reject.llc_or_sf_way uncore cache Ingress (from CMS) Request Queue Rejects; LLC OR SF Way event=0x21,umask=0x20 01 unc_cha_rxc_prq1_reject.llc_victim uncore cache Ingress (from CMS) Request Queue Rejects; LLC Victim event=0x21,umask=0x4 01 unc_cha_rxc_prq1_reject.pa_match uncore cache Ingress (from CMS) Request Queue Rejects; PhyAddr Match event=0x21,umask=0x80 01 unc_cha_rxc_prq1_reject.sf_victim uncore cache Ingress (from CMS) Request Queue Rejects; SF Victim event=0x21,umask=0x8 01 unc_cha_rxc_prq1_reject.victim uncore cache Ingress (from CMS) Request Queue Rejects; Victim event=0x21,umask=0x10 01 unc_cha_rxc_req_q0_retry.ad_req_vn0 uncore cache Request Queue Retries; AD REQ on VN0 event=0x2a,umask=0x1 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q0_retry.ad_rsp_vn0 uncore cache Request Queue Retries; AD RSP on VN0 event=0x2a,umask=0x2 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q0_retry.ak_non_upi uncore cache Request Queue Retries; Non UPI AK Request event=0x2a,umask=0x40 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q0_retry.bl_ncb_vn0 uncore cache Request Queue Retries; BL NCB on VN0 event=0x2a,umask=0x10 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q0_retry.bl_ncs_vn0 uncore cache Request Queue Retries; BL NCS on VN0 event=0x2a,umask=0x20 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q0_retry.bl_rsp_vn0 uncore cache Request Queue Retries; BL RSP on VN0 event=0x2a,umask=0x4 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q0_retry.bl_wb_vn0 uncore cache Request Queue Retries; BL WB on VN0 event=0x2a,umask=0x8 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q0_retry.iv_non_upi uncore cache Request Queue Retries; Non UPI IV Request event=0x2a,umask=0x80 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q1_retry.allow_snp uncore cache Request Queue Retries; Allow Snoop event=0x2b,umask=0x40 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q1_retry.any0 uncore cache Request Queue Retries; ANY0 event=0x2b,umask=0x1 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q1_retry.ha uncore cache Request Queue Retries; HA event=0x2b,umask=0x2 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q1_retry.llc_or_sf_way uncore cache Request Queue Retries; Merging these two together to make room for ANY_REJECT_*0 event=0x2b,umask=0x20 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q1_retry.llc_victim uncore cache Request Queue Retries; LLC Victim event=0x2b,umask=0x4 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q1_retry.pa_match uncore cache Request Queue Retries; PhyAddr Match event=0x2b,umask=0x80 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q1_retry.sf_victim uncore cache Request Queue Retries; SF Victim event=0x2b,umask=0x8 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q1_retry.victim uncore cache Request Queue Retries; Victim event=0x2b,umask=0x10 01 REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_rrq0_reject.ad_req_vn0 uncore cache RRQ Rejects; AD REQ on VN0 event=0x26,umask=0x1 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq0_reject.ad_rsp_vn0 uncore cache RRQ Rejects; AD RSP on VN0 event=0x26,umask=0x2 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq0_reject.ak_non_upi uncore cache RRQ Rejects; Non UPI AK Request event=0x26,umask=0x40 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq0_reject.bl_ncb_vn0 uncore cache RRQ Rejects; BL NCB on VN0 event=0x26,umask=0x10 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq0_reject.bl_ncs_vn0 uncore cache RRQ Rejects; BL NCS on VN0 event=0x26,umask=0x20 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq0_reject.bl_rsp_vn0 uncore cache RRQ Rejects; BL RSP on VN0 event=0x26,umask=0x4 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq0_reject.bl_wb_vn0 uncore cache RRQ Rejects; BL WB on VN0 event=0x26,umask=0x8 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq0_reject.iv_non_upi uncore cache RRQ Rejects; Non UPI IV Request event=0x26,umask=0x80 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq1_reject.allow_snp uncore cache RRQ Rejects; Allow Snoop event=0x27,umask=0x40 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq1_reject.any0 uncore cache RRQ Rejects; ANY0 event=0x27,umask=0x1 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq1_reject.ha uncore cache RRQ Rejects; HA event=0x27,umask=0x2 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq1_reject.llc_or_sf_way uncore cache RRQ Rejects; Merging these two together to make room for ANY_REJECT_*0 event=0x27,umask=0x20 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq1_reject.llc_victim uncore cache RRQ Rejects; LLC Victim event=0x27,umask=0x4 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq1_reject.pa_match uncore cache RRQ Rejects; PhyAddr Match event=0x27,umask=0x80 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq1_reject.sf_victim uncore cache RRQ Rejects; SF Victim event=0x27,umask=0x8 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq1_reject.victim uncore cache RRQ Rejects; Victim event=0x27,umask=0x10 01 Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_wbq0_reject.ad_req_vn0 uncore cache WBQ Rejects; AD REQ on VN0 event=0x28,umask=0x1 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq0_reject.ad_rsp_vn0 uncore cache WBQ Rejects; AD RSP on VN0 event=0x28,umask=0x2 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq0_reject.ak_non_upi uncore cache WBQ Rejects; Non UPI AK Request event=0x28,umask=0x40 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq0_reject.bl_ncb_vn0 uncore cache WBQ Rejects; BL NCB on VN0 event=0x28,umask=0x10 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq0_reject.bl_ncs_vn0 uncore cache WBQ Rejects; BL NCS on VN0 event=0x28,umask=0x20 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq0_reject.bl_rsp_vn0 uncore cache WBQ Rejects; BL RSP on VN0 event=0x28,umask=0x4 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq0_reject.bl_wb_vn0 uncore cache WBQ Rejects; BL WB on VN0 event=0x28,umask=0x8 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq0_reject.iv_non_upi uncore cache WBQ Rejects; Non UPI IV Request event=0x28,umask=0x80 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq1_reject.allow_snp uncore cache WBQ Rejects; Allow Snoop event=0x29,umask=0x40 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq1_reject.any0 uncore cache WBQ Rejects; ANY0 event=0x29,umask=0x1 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq1_reject.ha uncore cache WBQ Rejects; HA event=0x29,umask=0x2 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq1_reject.llc_or_sf_way uncore cache WBQ Rejects; Merging these two together to make room for ANY_REJECT_*0 event=0x29,umask=0x20 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq1_reject.llc_victim uncore cache WBQ Rejects; LLC Victim event=0x29,umask=0x4 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq1_reject.pa_match uncore cache WBQ Rejects; PhyAddr Match event=0x29,umask=0x80 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq1_reject.sf_victim uncore cache WBQ Rejects; SF Victim event=0x29,umask=0x8 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq1_reject.victim uncore cache WBQ Rejects; Victim event=0x29,umask=0x10 01 Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxr_busy_starved.ad_bnc uncore cache Transgress Injection Starvation; AD - Bounce event=0xb4,umask=0x1 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_cha_rxr_busy_starved.ad_crd uncore cache Transgress Injection Starvation; AD - Credit event=0xb4,umask=0x10 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_cha_rxr_busy_starved.bl_bnc uncore cache Transgress Injection Starvation; BL - Bounce event=0xb4,umask=0x4 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_cha_rxr_busy_starved.bl_crd uncore cache Transgress Injection Starvation; BL - Credit event=0xb4,umask=0x40 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_cha_rxr_bypass.ad_bnc uncore cache Transgress Ingress Bypass; AD - Bounce event=0xb2,umask=0x1 01 Number of packets bypassing the CMS Ingress unc_cha_rxr_bypass.ad_crd uncore cache Transgress Ingress Bypass; AD - Credit event=0xb2,umask=0x10 01 Number of packets bypassing the CMS Ingress unc_cha_rxr_bypass.ak_bnc uncore cache Transgress Ingress Bypass; AK - Bounce event=0xb2,umask=0x2 01 Number of packets bypassing the CMS Ingress unc_cha_rxr_bypass.bl_bnc uncore cache Transgress Ingress Bypass; BL - Bounce event=0xb2,umask=0x4 01 Number of packets bypassing the CMS Ingress unc_cha_rxr_bypass.bl_crd uncore cache Transgress Ingress Bypass; BL - Credit event=0xb2,umask=0x40 01 Number of packets bypassing the CMS Ingress unc_cha_rxr_bypass.iv_bnc uncore cache Transgress Ingress Bypass; IV - Bounce event=0xb2,umask=0x8 01 Number of packets bypassing the CMS Ingress unc_cha_rxr_crd_starved.ad_bnc uncore cache Transgress Injection Starvation; AD - Bounce event=0xb3,umask=0x1 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.ad_crd uncore cache Transgress Injection Starvation; AD - Credit event=0xb3,umask=0x10 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.ak_bnc uncore cache Transgress Injection Starvation; AK - Bounce event=0xb3,umask=0x2 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.bl_bnc uncore cache Transgress Injection Starvation; BL - Bounce event=0xb3,umask=0x4 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.bl_crd uncore cache Transgress Injection Starvation; BL - Credit event=0xb3,umask=0x40 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.ifv uncore cache Transgress Injection Starvation; IFV - Credit event=0xb3,umask=0x80 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.iv_bnc uncore cache Transgress Injection Starvation; IV - Bounce event=0xb3,umask=0x8 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_inserts.ad_bnc uncore cache Transgress Ingress Allocations; AD - Bounce event=0xb1,umask=0x1 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_inserts.ad_crd uncore cache Transgress Ingress Allocations; AD - Credit event=0xb1,umask=0x10 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_inserts.ak_bnc uncore cache Transgress Ingress Allocations; AK - Bounce event=0xb1,umask=0x2 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_inserts.bl_bnc uncore cache Transgress Ingress Allocations; BL - Bounce event=0xb1,umask=0x4 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_inserts.bl_crd uncore cache Transgress Ingress Allocations; BL - Credit event=0xb1,umask=0x40 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_inserts.iv_bnc uncore cache Transgress Ingress Allocations; IV - Bounce event=0xb1,umask=0x8 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.ad_bnc uncore cache Transgress Ingress Occupancy; AD - Bounce event=0xb0,umask=0x1 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.ad_crd uncore cache Transgress Ingress Occupancy; AD - Credit event=0xb0,umask=0x10 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.ak_bnc uncore cache Transgress Ingress Occupancy; AK - Bounce event=0xb0,umask=0x2 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.bl_bnc uncore cache Transgress Ingress Occupancy; BL - Bounce event=0xb0,umask=0x4 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.bl_crd uncore cache Transgress Ingress Occupancy; BL - Credit event=0xb0,umask=0x40 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.iv_bnc uncore cache Transgress Ingress Occupancy; IV - Bounce event=0xb0,umask=0x8 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_sf_eviction.e_state uncore cache Snoop filter capacity evictions for E-state entries event=0x3d,umask=0x2 01 Counts snoop filter capacity evictions for entries tracking exclusive lines in the cores cache. Snoop filter capacity evictions occur when the snoop filter is full and evicts an existing entry to track a new entry. Does not count clean evictions such as when a cores cache replaces a tracked cacheline with a new cacheline unc_cha_sf_eviction.m_state uncore cache Snoop filter capacity evictions for M-state entries event=0x3d,umask=0x1 01 Counts snoop filter capacity evictions for entries tracking modified lines in the cores cache. Snoop filter capacity evictions occur when the snoop filter is full and evicts an existing entry to track a new entry. Does not count clean evictions such as when a cores cache replaces a tracked cacheline with a new cacheline unc_cha_sf_eviction.s_state uncore cache Snoop filter capacity evictions for S-state entries event=0x3d,umask=0x4 01 Counts snoop filter capacity evictions for entries tracking shared lines in the cores cache. Snoop filter capacity evictions occur when the snoop filter is full and evicts an existing entry to track a new entry. Does not count clean evictions such as when a cores cache replaces a tracked cacheline with a new cacheline unc_cha_snoops_sent.all uncore cache Snoops Sent; All event=0x51,umask=0x1 01 Counts the number of snoops issued by the HA unc_cha_snoops_sent.bcst_local uncore cache Snoops Sent; Broadcast snoop for Local Requests event=0x51,umask=0x10 01 Counts the number of snoops issued by the HA.; Counts the number of broadcast snoops issued by the HA. This filter includes only requests coming from local sockets unc_cha_snoops_sent.bcst_remote uncore cache Snoops Sent; Broadcast snoops for Remote Requests event=0x51,umask=0x20 01 Counts the number of snoops issued by the HA.; Counts the number of broadcast snoops issued by the HA.This filter includes only requests coming from remote sockets unc_cha_snoops_sent.direct_local uncore cache Snoops Sent; Directed snoops for Local Requests event=0x51,umask=0x40 01 Counts the number of snoops issued by the HA.; Counts the number of directed snoops issued by the HA. This filter includes only requests coming from local sockets unc_cha_snoops_sent.direct_remote uncore cache Snoops Sent; Directed snoops for Remote Requests event=0x51,umask=0x80 01 Counts the number of snoops issued by the HA.; Counts the number of directed snoops issued by the HA. This filter includes only requests coming from remote sockets unc_cha_snoops_sent.local uncore cache Snoops Sent; Broadcast or directed Snoops sent for Local Requests event=0x51,umask=0x4 01 Counts the number of snoops issued by the HA.; Counts the number of broadcast or directed snoops issued by the HA per request. This filter includes only requests coming from the local socket unc_cha_snoops_sent.remote uncore cache Snoops Sent; Broadcast or directed Snoops sent for Remote Requests event=0x51,umask=0x8 01 Counts the number of snoops issued by the HA.; Counts the number of broadcast or directed snoops issued by the HA per request. This filter includes only requests coming from the remote socket unc_cha_snoop_resp.rspcnflcts uncore cache RspCnflct* Snoop Responses Received event=0x5c,umask=0x40 01 Counts when a a transaction with the opcode type RspCnflct* Snoop Response was received. This is returned when a snoop finds an existing outstanding transaction in a remote caching agent. This triggers conflict resolution hardware. This covers both the opcode RspCnflct and RspCnflctWbI unc_cha_snoop_resp.rspfwd uncore cache Snoop Responses Received; RspFwd event=0x5c,umask=0x80 01 Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of RspFwd to a CA request. This snoop response is only possible for RdCur when a snoop HITM/E in a remote caching agent and it directly forwards data to a requestor without changing the requestor's cache line state unc_cha_snoop_resp.rspi uncore cache RspI Snoop Responses Received event=0x5c,umask=0x1 01 Counts when a transaction with the opcode type RspI Snoop Response was received which indicates the remote cache does not have the data, or when the remote cache silently evicts data (such as when an RFO: the Read for Ownership issued before a write hits non-modified data) unc_cha_snoop_resp.rspifwd uncore cache RspIFwd Snoop Responses Received event=0x5c,umask=0x4 01 Counts when a a transaction with the opcode type RspIFwd Snoop Response was received which indicates a remote caching agent forwarded the data and the requesting agent is able to acquire the data in E (Exclusive) or M (modified) states. This is commonly returned with RFO (the Read for Ownership issued before a write) transactions. The snoop could have either been to a cacheline in the M,E,F (Modified, Exclusive or Forward) states unc_cha_snoop_resp.rsps uncore cache Snoop Responses Received : RspS event=0x5c,umask=0x2 01 Snoop Responses Received : RspS : Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1. : Filters for snoop responses of RspS. RspS is returned when a remote cache has data but is not forwarding it. It is a way to let the requesting socket know that it cannot allocate the data in E state. No data is sent with S RspS unc_cha_snoop_resp.rspsfwd uncore cache RspSFwd Snoop Responses Received event=0x5c,umask=0x8 01 Counts when a a transaction with the opcode type RspSFwd Snoop Response was received which indicates a remote caching agent forwarded the data but held on to its current copy. This is common for data and code reads that hit in a remote socket in E (Exclusive) or F (Forward) state unc_cha_snoop_resp.rsp_fwd_wb uncore cache Rsp*Fwd*WB Snoop Responses Received event=0x5c,umask=0x20 01 Counts when a transaction with the opcode type Rsp*Fwd*WB Snoop Response was received which indicates the data was written back to its home socket, and the cacheline was forwarded to the requestor socket. This snoop response is only used in >= 4 socket systems. It is used when a snoop HITM's in a remote caching agent and it directly forwards data to a requestor, and simultaneously returns data to its home socket to be written back to memory unc_cha_snoop_resp.rsp_wbwb uncore cache Rsp*WB Snoop Responses Received event=0x5c,umask=0x10 01 Counts when a transaction with the opcode type Rsp*WB Snoop Response was received which indicates which indicates the data was written back to its home. This is returned when a non-RFO request hits a cacheline in the Modified state. The Cache can either downgrade the cacheline to a S (Shared) or I (Invalid) state depending on how the system has been configured. This response will also be sent when a cache requests E (Exclusive) ownership of a cache line without receiving data, because the cache must acquire ownership unc_cha_snoop_resp_local.rspcnflct uncore cache Snoop Responses Received Local; RspCnflct event=0x5d,umask=0x40 01 Number of snoop responses received for a Local request; Filters for snoops responses of RspConflict to local CA requests. This is returned when a snoop finds an existing outstanding transaction in a remote caching agent when it CAMs that caching agent. This triggers conflict resolution hardware. This covers both RspCnflct and RspCnflctWbI unc_cha_snoop_resp_local.rspfwd uncore cache Snoop Responses Received Local; RspFwd event=0x5d,umask=0x80 01 Number of snoop responses received for a Local request; Filters for a snoop response of RspFwd to local CA requests. This snoop response is only possible for RdCur when a snoop HITM/E in a remote caching agent and it directly forwards data to a requestor without changing the requestor's cache line state unc_cha_snoop_resp_local.rspi uncore cache Snoop Responses Received Local; RspI event=0x5d,umask=0x1 01 Number of snoop responses received for a Local request; Filters for snoops responses of RspI to local CA requests. RspI is returned when the remote cache does not have the data, or when the remote cache silently evicts data (such as when an RFO hits non-modified data) unc_cha_snoop_resp_local.rspifwd uncore cache Snoop Responses Received Local; RspIFwd event=0x5d,umask=0x4 01 Number of snoop responses received for a Local request; Filters for snoop responses of RspIFwd to local CA requests. This is returned when a remote caching agent forwards data and the requesting agent is able to acquire the data in E or M states. This is commonly returned with RFO transactions. It can be either a HitM or a HitFE unc_cha_snoop_resp_local.rsps uncore cache Snoop Responses Received Local; RspS event=0x5d,umask=0x2 01 Number of snoop responses received for a Local request; Filters for snoop responses of RspS to local CA requests. RspS is returned when a remote cache has data but is not forwarding it. It is a way to let the requesting socket know that it cannot allocate the data in E state. No data is sent with S RspS unc_cha_snoop_resp_local.rspsfwd uncore cache Snoop Responses Received Local; RspSFwd event=0x5d,umask=0x8 01 Number of snoop responses received for a Local request; Filters for a snoop response of RspSFwd to local CA requests. This is returned when a remote caching agent forwards data but holds on to its current copy. This is common for data and code reads that hit in a remote socket in E or F state unc_cha_snoop_resp_local.rsp_fwd_wb uncore cache Snoop Responses Received Local; Rsp*FWD*WB event=0x5d,umask=0x20 01 Number of snoop responses received for a Local request; Filters for a snoop response of Rsp*Fwd*WB to local CA requests. This snoop response is only used in 4s systems. It is used when a snoop HITM's in a remote caching agent and it directly forwards data to a requestor, and simultaneously returns data to the home to be written back to memory unc_cha_snoop_resp_local.rsp_wb uncore cache Snoop Responses Received Local; Rsp*WB event=0x5d,umask=0x10 01 Number of snoop responses received for a Local request; Filters for a snoop response of RspIWB or RspSWB to local CA requests. This is returned when a non-RFO request hits in M state. Data and Code Reads can return either RspIWB or RspSWB depending on how the system has been configured. InvItoE transactions will also return RspIWB because they must acquire ownership unc_cha_stall_no_txr_horz_crd_ad_ag0.tgr0 uncore cache Stall on No AD Agent0 Transgress Credits; For Transgress 0 event=0xd0,umask=0x1 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_ad_ag0.tgr1 uncore cache Stall on No AD Agent0 Transgress Credits; For Transgress 1 event=0xd0,umask=0x2 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_ad_ag0.tgr2 uncore cache Stall on No AD Agent0 Transgress Credits; For Transgress 2 event=0xd0,umask=0x4 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_ad_ag0.tgr3 uncore cache Stall on No AD Agent0 Transgress Credits; For Transgress 3 event=0xd0,umask=0x8 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_ad_ag0.tgr4 uncore cache Stall on No AD Agent0 Transgress Credits; For Transgress 4 event=0xd0,umask=0x10 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_ad_ag0.tgr5 uncore cache Stall on No AD Agent0 Transgress Credits; For Transgress 5 event=0xd0,umask=0x20 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_ad_ag1.tgr0 uncore cache Stall on No AD Agent1 Transgress Credits; For Transgress 0 event=0xd2,umask=0x1 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_ad_ag1.tgr1 uncore cache Stall on No AD Agent1 Transgress Credits; For Transgress 1 event=0xd2,umask=0x2 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_ad_ag1.tgr2 uncore cache Stall on No AD Agent1 Transgress Credits; For Transgress 2 event=0xd2,umask=0x4 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_ad_ag1.tgr3 uncore cache Stall on No AD Agent1 Transgress Credits; For Transgress 3 event=0xd2,umask=0x8 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_ad_ag1.tgr4 uncore cache Stall on No AD Agent1 Transgress Credits; For Transgress 4 event=0xd2,umask=0x10 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_ad_ag1.tgr5 uncore cache Stall on No AD Agent1 Transgress Credits; For Transgress 5 event=0xd2,umask=0x20 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag0.tgr0 uncore cache Stall on No BL Agent0 Transgress Credits; For Transgress 0 event=0xd4,umask=0x1 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag0.tgr1 uncore cache Stall on No BL Agent0 Transgress Credits; For Transgress 1 event=0xd4,umask=0x2 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag0.tgr2 uncore cache Stall on No BL Agent0 Transgress Credits; For Transgress 2 event=0xd4,umask=0x4 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag0.tgr3 uncore cache Stall on No BL Agent0 Transgress Credits; For Transgress 3 event=0xd4,umask=0x8 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag0.tgr4 uncore cache Stall on No BL Agent0 Transgress Credits; For Transgress 4 event=0xd4,umask=0x10 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag0.tgr5 uncore cache Stall on No BL Agent0 Transgress Credits; For Transgress 5 event=0xd4,umask=0x20 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag1.tgr0 uncore cache Stall on No BL Agent1 Transgress Credits; For Transgress 0 event=0xd6,umask=0x1 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag1.tgr1 uncore cache Stall on No BL Agent1 Transgress Credits; For Transgress 1 event=0xd6,umask=0x2 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag1.tgr2 uncore cache Stall on No BL Agent1 Transgress Credits; For Transgress 2 event=0xd6,umask=0x4 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag1.tgr3 uncore cache Stall on No BL Agent1 Transgress Credits; For Transgress 3 event=0xd6,umask=0x8 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag1.tgr4 uncore cache Stall on No BL Agent1 Transgress Credits; For Transgress 4 event=0xd6,umask=0x10 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall_no_txr_horz_crd_bl_ag1.tgr5 uncore cache Stall on No BL Agent1 Transgress Credits; For Transgress 5 event=0xd6,umask=0x20 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_tor_inserts.all uncore cache TOR Inserts; All event=0x35,umask=0xff 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.all_hit uncore cache TOR Inserts; Hits from Local event=0x35,umask=0x15 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.all_io_ia uncore cache TOR Inserts; All from Local iA and IO event=0x35,umask=0x35 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; All locally initiated requests unc_cha_tor_inserts.all_miss uncore cache TOR Inserts; Misses from Local event=0x35,umask=0x25 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.evict uncore cache TOR Inserts; SF/LLC Evictions event=0x35,umask=0x2 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; TOR allocation occurred as a result of SF/LLC evictions (came from the ISMQ) unc_cha_tor_inserts.hit uncore cache TOR Inserts; Hit (Not a Miss) event=0x35,umask=0x10 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; HITs (hit is defined to be not a miss [see below], as a result for any request allocated into the TOR, one of either HIT or MISS must be true) unc_cha_tor_inserts.ia uncore cache TOR Inserts; All from Local iA event=0x35,umask=0x31 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; All locally initiated requests from iA Cores unc_cha_tor_inserts.ia_hit uncore cache TOR Inserts; Hits from Local iA event=0x35,umask=0x11 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.ia_hit_crd uncore cache TOR Inserts : CRds issued by iA Cores that Hit the LLC event=0x35,umask=0x11,config1=0x40233 01 TOR Inserts : CRds issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_drd uncore cache TOR Inserts : DRds issued by iA Cores that Hit the LLC event=0x35,umask=0x11,config1=0x40433 01 TOR Inserts : DRds issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_llcprefcrd uncore cache UNC_CHA_TOR_INSERTS.IA_HIT_LlcPrefCRD event=0x35,umask=0x11,config1=0x4b233 01 unc_cha_tor_inserts.ia_hit_llcprefdrd uncore cache UNC_CHA_TOR_INSERTS.IA_HIT_LlcPrefDRD event=0x35,umask=0x11,config1=0x4b433 01 unc_cha_tor_inserts.ia_hit_llcprefrfo uncore cache TOR Inserts : LLCPrefRFO issued by iA Cores that hit the LLC event=0x35,umask=0x11,config1=0x4b033 01 TOR Inserts : LLCPrefRFO issued by iA Cores that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_rfo uncore cache TOR Inserts : RFOs issued by iA Cores that Hit the LLC event=0x35,umask=0x11,config1=0x40033 01 TOR Inserts : RFOs issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss uncore cache TOR Inserts : All requests from iA Cores that Missed the LLC event=0x35,umask=0x21 01 TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_crd uncore cache TOR Inserts : CRds issued by iA Cores that Missed the LLC event=0x35,umask=0x21,config1=0x40233 01 TOR Inserts : CRds issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd uncore cache TOR Inserts : DRds issued by iA Cores that Missed the LLC event=0x35,umask=0x21,config1=0x40433 01 TOR Inserts : DRds issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_llcprefcrd uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_LlcPrefCRD event=0x35,umask=0x21,config1=0x4b233 01 unc_cha_tor_inserts.ia_miss_llcprefdrd uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_LlcPrefDRD event=0x35,umask=0x21,config1=0x4b433 01 unc_cha_tor_inserts.ia_miss_llcprefrfo uncore cache TOR Inserts : LLCPrefRFO issued by iA Cores that missed the LLC event=0x35,umask=0x21,config1=0x4b033 01 TOR Inserts : LLCPrefRFO issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_rfo uncore cache TOR Inserts : RFOs issued by iA Cores that Missed the LLC event=0x35,umask=0x21,config1=0x40033 01 TOR Inserts : RFOs issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io uncore cache TOR Inserts; All from Local IO event=0x35,umask=0x34 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; All locally generated IO traffic unc_cha_tor_inserts.io_hit uncore cache TOR Inserts; Hits from Local IO event=0x35,umask=0x14 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.io_miss uncore cache TOR Inserts; Misses from Local IO event=0x35,umask=0x24 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.io_miss_itom uncore cache TOR Inserts; ItoM misses from Local IO event=0x35,umask=0x24,config1=0x49033 01 Counts the number of entries successfully inserted into the TOR that are generated from local IO ItoM requests that miss the LLC. An ItoM request is used by IIO to request a data write without first reading the data for ownership unc_cha_tor_inserts.io_miss_rdcur uncore cache TOR Inserts; RdCur misses from Local IO event=0x35,umask=0x24,config1=0x43C33 01 Counts the number of entries successfully inserted into the TOR that are generated from local IO RdCur requests and miss the LLC. A RdCur request is used by IIO to read data without changing state unc_cha_tor_inserts.io_miss_rfo uncore cache TOR Inserts; RFO misses from Local IO event=0x35,umask=0x24,config1=0x40033 01 Counts the number of entries successfully inserted into the TOR that are generated from local IO RFO requests that miss the LLC. A read for ownership (RFO) requests a cache line to be cached in E state with the intent to modify unc_cha_tor_inserts.ipq uncore cache TOR Inserts; IPQ event=0x35,umask=0x8 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.ipq_hit uncore cache This event is deprecated event=0x35,umask=0x18 11 unc_cha_tor_inserts.ipq_miss uncore cache This event is deprecated event=0x35,umask=0x28 11 unc_cha_tor_inserts.irq uncore cache TOR Inserts; IRQ event=0x35,umask=0x1 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.loc_all uncore cache This event is deprecated event=0x35,umask=0x37 11 unc_cha_tor_inserts.miss uncore cache TOR Inserts; Miss event=0x35,umask=0x20 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; Misses. (a miss is defined to be any transaction from the IRQ, PRQ, RRQ, IPQ or (in the victim case) the ISMQ, that required the CHA to spawn a new UPI/SMI3 request on the UPI fabric (including UPI snoops and/or any RD/WR to a local memory controller, in the event that the CHA is the home node)). Basically, if the LLC/SF/MLC complex were not able to service the request without involving another agent...it is a miss. If only IDI snoops were required, it is not a miss (that means the SF/MLC com unc_cha_tor_inserts.prq uncore cache TOR Inserts; PRQ event=0x35,umask=0x4 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.rem_all uncore cache This event is deprecated event=0x35,umask=0x30 11 unc_cha_tor_inserts.rrq_hit uncore cache This event is deprecated event=0x35,umask=0x50 11 unc_cha_tor_inserts.rrq_miss uncore cache This event is deprecated event=0x35,umask=0x60 11 unc_cha_tor_inserts.wbq_hit uncore cache This event is deprecated event=0x35,umask=0x90 11 unc_cha_tor_inserts.wbq_miss uncore cache This event is deprecated event=0x35,umask=0xa0 11 unc_cha_tor_occupancy.all uncore cache TOR Occupancy : All event=0x36,umask=0xff 01 TOR Occupancy : All : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.all_from_loc uncore cache TOR Occupancy; All from Local event=0x36,umask=0x37 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182); All remotely generated requests unc_cha_tor_occupancy.all_hit uncore cache TOR Occupancy; Hits from Local event=0x36,umask=0x17 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.all_miss uncore cache TOR Occupancy; Misses from Local event=0x36,umask=0x27 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.evict uncore cache TOR Occupancy; SF/LLC Evictions event=0x36,umask=0x2 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T; TOR allocation occurred as a result of SF/LLC evictions (came from the ISMQ) unc_cha_tor_occupancy.hit uncore cache TOR Occupancy; Hit (Not a Miss) event=0x36,umask=0x10 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T; HITs (hit is defined to be not a miss [see below], as a result for any request allocated into the TOR, one of either HIT or MISS must be true) unc_cha_tor_occupancy.ia uncore cache TOR Occupancy; All from Local iA event=0x36,umask=0x31 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T; All locally initiated requests from iA Cores unc_cha_tor_occupancy.ia_hit uncore cache TOR Occupancy; Hits from Local iA event=0x36,umask=0x11 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.ia_hit_crd uncore cache TOR Occupancy : CRds issued by iA Cores that Hit the LLC event=0x36,umask=0x11,config1=0x40233 01 TOR Occupancy : CRds issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_drd uncore cache TOR Occupancy : DRds issued by iA Cores that Hit the LLC event=0x36,umask=0x11,config1=0x40433 01 TOR Occupancy : DRds issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_llcprefcrd uncore cache UNC_CHA_TOR_OCCUPANCY.IA_HIT_LlcPrefCRD event=0x36,umask=0x11,config1=0x4b233 01 unc_cha_tor_occupancy.ia_hit_llcprefdrd uncore cache UNC_CHA_TOR_OCCUPANCY.IA_HIT_LlcPrefDRD event=0x36,umask=0x11,config1=0x4b433 01 unc_cha_tor_occupancy.ia_hit_llcprefrfo uncore cache TOR Occupancy : LLCPrefRFO issued by iA Cores that hit the LLC event=0x36,umask=0x11,config1=0x4b033 01 TOR Occupancy : LLCPrefRFO issued by iA Cores that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_rfo uncore cache TOR Occupancy : RFOs issued by iA Cores that Hit the LLC event=0x36,umask=0x11,config1=0x40033 01 TOR Occupancy : RFOs issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss uncore cache TOR Occupancy; Misses from Local iA event=0x36,umask=0x21 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.ia_miss_crd uncore cache TOR Occupancy : CRds issued by iA Cores that Missed the LLC event=0x36,umask=0x21,config1=0x40233 01 TOR Occupancy : CRds issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd uncore cache TOR Occupancy : DRds issued by iA Cores that Missed the LLC event=0x36,umask=0x21,config1=0x40433 01 TOR Occupancy : DRds issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_llcprefcrd uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_LlcPrefCRD event=0x36,umask=0x21,config1=0x4b233 01 unc_cha_tor_occupancy.ia_miss_llcprefdrd uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_LlcPrefDRD event=0x36,umask=0x21,config1=0x4b433 01 unc_cha_tor_occupancy.ia_miss_llcprefrfo uncore cache TOR Occupancy : LLCPrefRFO issued by iA Cores that missed the LLC event=0x36,umask=0x21,config1=0x4b033 01 TOR Occupancy : LLCPrefRFO issued by iA Cores that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_rfo uncore cache TOR Occupancy : RFOs issued by iA Cores that Missed the LLC event=0x36,umask=0x21,config1=0x40033 01 TOR Occupancy : RFOs issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io uncore cache TOR Occupancy; All from Local IO event=0x36,umask=0x34 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T; All locally generated IO traffic unc_cha_tor_occupancy.io_hit uncore cache TOR Occupancy; Hits from Local IO event=0x36,umask=0x14 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.io_miss uncore cache TOR Occupancy; Misses from Local IO event=0x36,umask=0x24 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.io_miss_itom uncore cache TOR Occupancy; ITOM Misses from Local IO event=0x36,umask=0x24,config1=0x49033 01 For each cycle, this event accumulates the number of valid entries in the TOR that are generated from local IO ItoM requests that miss the LLC. An ItoM is used by IIO to request a data write without first reading the data for ownership unc_cha_tor_occupancy.io_miss_rdcur uncore cache TOR Occupancy; RDCUR misses from Local IO event=0x36,umask=0x24,config1=0x43C33 01 For each cycle, this event accumulates the number of valid entries in the TOR that are generated from local IO RdCur requests that miss the LLC. A RdCur request is used by IIO to read data without changing state unc_cha_tor_occupancy.io_miss_rfo uncore cache TOR Occupancy; RFO misses from Local IO event=0x36,umask=0x24,config1=0x40033 01 For each cycle, this event accumulates the number of valid entries in the TOR that are generated from local IO RFO requests that miss the LLC. A read for ownership (RFO) requests data to be cached in E state with the intent to modify unc_cha_tor_occupancy.ipq uncore cache TOR Occupancy; IPQ event=0x36,umask=0x8 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.ipq_hit uncore cache This event is deprecated event=0x36,umask=0x18 11 unc_cha_tor_occupancy.ipq_miss uncore cache This event is deprecated event=0x36,umask=0x28 11 unc_cha_tor_occupancy.irq uncore cache TOR Occupancy; IRQ event=0x36,umask=0x1 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.loc_all uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.ALL_FROM_LOC event=0x36,umask=0x37 11 unc_cha_tor_occupancy.miss uncore cache TOR Occupancy; Miss event=0x36,umask=0x20 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T; Misses. (a miss is defined to be any transaction from the IRQ, PRQ, RRQ, IPQ or (in the victim case) the ISMQ, that required the CHA to spawn a new UPI/SMI3 request on the UPI fabric (including UPI snoops and/or any RD/WR to a local memory controller, in the event that the CHA is the home node)). Basically, if the LLC/SF/MLC complex were not able to service the request without involving another agent...it is a miss. If only IDI snoops were required, it is not a miss (that means the SF/MLC com unc_cha_tor_occupancy.prq uncore cache TOR Occupancy; PRQ event=0x36,umask=0x4 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_txr_horz_ads_used.ad_bnc uncore cache CMS Horizontal ADS Used; AD - Bounce event=0x9d,umask=0x1 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_horz_ads_used.ad_crd uncore cache CMS Horizontal ADS Used; AD - Credit event=0x9d,umask=0x10 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_horz_ads_used.ak_bnc uncore cache CMS Horizontal ADS Used; AK - Bounce event=0x9d,umask=0x2 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_horz_ads_used.bl_bnc uncore cache CMS Horizontal ADS Used; BL - Bounce event=0x9d,umask=0x4 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_horz_ads_used.bl_crd uncore cache CMS Horizontal ADS Used; BL - Credit event=0x9d,umask=0x40 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.ad_bnc uncore cache CMS Horizontal Bypass Used; AD - Bounce event=0x9f,umask=0x1 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.ad_crd uncore cache CMS Horizontal Bypass Used; AD - Credit event=0x9f,umask=0x10 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.ak_bnc uncore cache CMS Horizontal Bypass Used; AK - Bounce event=0x9f,umask=0x2 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.bl_bnc uncore cache CMS Horizontal Bypass Used; BL - Bounce event=0x9f,umask=0x4 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.bl_crd uncore cache CMS Horizontal Bypass Used; BL - Credit event=0x9f,umask=0x40 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.iv_bnc uncore cache CMS Horizontal Bypass Used; IV - Bounce event=0x9f,umask=0x8 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_cycles_full.ad_bnc uncore cache Cycles CMS Horizontal Egress Queue is Full; AD - Bounce event=0x96,umask=0x1 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_full.ad_crd uncore cache Cycles CMS Horizontal Egress Queue is Full; AD - Credit event=0x96,umask=0x10 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_full.ak_bnc uncore cache Cycles CMS Horizontal Egress Queue is Full; AK - Bounce event=0x96,umask=0x2 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_full.bl_bnc uncore cache Cycles CMS Horizontal Egress Queue is Full; BL - Bounce event=0x96,umask=0x4 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_full.bl_crd uncore cache Cycles CMS Horizontal Egress Queue is Full; BL - Credit event=0x96,umask=0x40 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_full.iv_bnc uncore cache Cycles CMS Horizontal Egress Queue is Full; IV - Bounce event=0x96,umask=0x8 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.ad_bnc uncore cache Cycles CMS Horizontal Egress Queue is Not Empty; AD - Bounce event=0x97,umask=0x1 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.ad_crd uncore cache Cycles CMS Horizontal Egress Queue is Not Empty; AD - Credit event=0x97,umask=0x10 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.ak_bnc uncore cache Cycles CMS Horizontal Egress Queue is Not Empty; AK - Bounce event=0x97,umask=0x2 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.bl_bnc uncore cache Cycles CMS Horizontal Egress Queue is Not Empty; BL - Bounce event=0x97,umask=0x4 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.bl_crd uncore cache Cycles CMS Horizontal Egress Queue is Not Empty; BL - Credit event=0x97,umask=0x40 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.iv_bnc uncore cache Cycles CMS Horizontal Egress Queue is Not Empty; IV - Bounce event=0x97,umask=0x8 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.ad_bnc uncore cache CMS Horizontal Egress Inserts; AD - Bounce event=0x95,umask=0x1 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.ad_crd uncore cache CMS Horizontal Egress Inserts; AD - Credit event=0x95,umask=0x10 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.ak_bnc uncore cache CMS Horizontal Egress Inserts; AK - Bounce event=0x95,umask=0x2 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.bl_bnc uncore cache CMS Horizontal Egress Inserts; BL - Bounce event=0x95,umask=0x4 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.bl_crd uncore cache CMS Horizontal Egress Inserts; BL - Credit event=0x95,umask=0x40 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.iv_bnc uncore cache CMS Horizontal Egress Inserts; IV - Bounce event=0x95,umask=0x8 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_nack.ad_bnc uncore cache CMS Horizontal Egress NACKs; AD - Bounce event=0x99,umask=0x1 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_nack.ad_crd uncore cache CMS Horizontal Egress NACKs; AD - Credit event=0x99,umask=0x20 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_nack.ak_bnc uncore cache CMS Horizontal Egress NACKs; AK - Bounce event=0x99,umask=0x2 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_nack.bl_bnc uncore cache CMS Horizontal Egress NACKs; BL - Bounce event=0x99,umask=0x4 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_nack.bl_crd uncore cache CMS Horizontal Egress NACKs; BL - Credit event=0x99,umask=0x40 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_nack.iv_bnc uncore cache CMS Horizontal Egress NACKs; IV - Bounce event=0x99,umask=0x8 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_occupancy.ad_bnc uncore cache CMS Horizontal Egress Occupancy; AD - Bounce event=0x94,umask=0x1 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_occupancy.ad_crd uncore cache CMS Horizontal Egress Occupancy; AD - Credit event=0x94,umask=0x10 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_occupancy.ak_bnc uncore cache CMS Horizontal Egress Occupancy; AK - Bounce event=0x94,umask=0x2 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_occupancy.bl_bnc uncore cache CMS Horizontal Egress Occupancy; BL - Bounce event=0x94,umask=0x4 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_occupancy.bl_crd uncore cache CMS Horizontal Egress Occupancy; BL - Credit event=0x94,umask=0x40 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_occupancy.iv_bnc uncore cache CMS Horizontal Egress Occupancy; IV - Bounce event=0x94,umask=0x8 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_starved.ad_bnc uncore cache CMS Horizontal Egress Injection Starvation; AD - Bounce event=0x9b,umask=0x1 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_cha_txr_horz_starved.ak_bnc uncore cache CMS Horizontal Egress Injection Starvation; AK - Bounce event=0x9b,umask=0x2 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_cha_txr_horz_starved.bl_bnc uncore cache CMS Horizontal Egress Injection Starvation; BL - Bounce event=0x9b,umask=0x4 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_cha_txr_horz_starved.iv_bnc uncore cache CMS Horizontal Egress Injection Starvation; IV - Bounce event=0x9b,umask=0x8 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_cha_txr_vert_ads_used.ad_ag0 uncore cache CMS Vertical ADS Used; AD - Agent 0 event=0x9c,umask=0x1 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_vert_ads_used.ad_ag1 uncore cache CMS Vertical ADS Used; AD - Agent 1 event=0x9c,umask=0x10 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_vert_ads_used.ak_ag0 uncore cache CMS Vertical ADS Used; AK - Agent 0 event=0x9c,umask=0x2 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_vert_ads_used.ak_ag1 uncore cache CMS Vertical ADS Used; AK - Agent 1 event=0x9c,umask=0x20 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_vert_ads_used.bl_ag0 uncore cache CMS Vertical ADS Used; BL - Agent 0 event=0x9c,umask=0x4 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_vert_ads_used.bl_ag1 uncore cache CMS Vertical ADS Used; BL - Agent 1 event=0x9c,umask=0x40 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.ad_ag0 uncore cache CMS Vertical ADS Used; AD - Agent 0 event=0x9e,umask=0x1 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.ad_ag1 uncore cache CMS Vertical ADS Used; AD - Agent 1 event=0x9e,umask=0x10 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.ak_ag0 uncore cache CMS Vertical ADS Used; AK - Agent 0 event=0x9e,umask=0x2 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.ak_ag1 uncore cache CMS Vertical ADS Used; AK - Agent 1 event=0x9e,umask=0x20 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.bl_ag0 uncore cache CMS Vertical ADS Used; BL - Agent 0 event=0x9e,umask=0x4 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.bl_ag1 uncore cache CMS Vertical ADS Used; BL - Agent 1 event=0x9e,umask=0x40 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.iv uncore cache CMS Vertical ADS Used; IV event=0x9e,umask=0x8 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_cycles_full.ad_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full; AD - Agent 0 event=0x92,umask=0x1 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_cycles_full.ad_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Full; AD - Agent 1 event=0x92,umask=0x10 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_cha_txr_vert_cycles_full.ak_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full; AK - Agent 0 event=0x92,umask=0x2 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_cycles_full.ak_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Full; AK - Agent 1 event=0x92,umask=0x20 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_cha_txr_vert_cycles_full.bl_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full; BL - Agent 0 event=0x92,umask=0x4 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_cha_txr_vert_cycles_full.bl_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Full; BL - Agent 1 event=0x92,umask=0x40 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_cha_txr_vert_cycles_full.iv uncore cache Cycles CMS Vertical Egress Queue Is Full; IV event=0x92,umask=0x8 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_cha_txr_vert_cycles_ne.ad_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty; AD - Agent 0 event=0x93,umask=0x1 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_cycles_ne.ad_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty; AD - Agent 1 event=0x93,umask=0x10 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_cha_txr_vert_cycles_ne.ak_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty; AK - Agent 0 event=0x93,umask=0x2 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_cycles_ne.ak_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty; AK - Agent 1 event=0x93,umask=0x20 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_cha_txr_vert_cycles_ne.bl_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty; BL - Agent 0 event=0x93,umask=0x4 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_cha_txr_vert_cycles_ne.bl_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty; BL - Agent 1 event=0x93,umask=0x40 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_cha_txr_vert_cycles_ne.iv uncore cache Cycles CMS Vertical Egress Queue Is Not Empty; IV event=0x93,umask=0x8 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_cha_txr_vert_inserts.ad_ag0 uncore cache CMS Vert Egress Allocations; AD - Agent 0 event=0x91,umask=0x1 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_inserts.ad_ag1 uncore cache CMS Vert Egress Allocations; AD - Agent 1 event=0x91,umask=0x10 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_cha_txr_vert_inserts.ak_ag0 uncore cache CMS Vert Egress Allocations; AK - Agent 0 event=0x91,umask=0x2 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_inserts.ak_ag1 uncore cache CMS Vert Egress Allocations; AK - Agent 1 event=0x91,umask=0x20 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_cha_txr_vert_inserts.bl_ag0 uncore cache CMS Vert Egress Allocations; BL - Agent 0 event=0x91,umask=0x4 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_cha_txr_vert_inserts.bl_ag1 uncore cache CMS Vert Egress Allocations; BL - Agent 1 event=0x91,umask=0x40 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_cha_txr_vert_inserts.iv uncore cache CMS Vert Egress Allocations; IV event=0x91,umask=0x8 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_cha_txr_vert_nack.ad_ag0 uncore cache CMS Vertical Egress NACKs; AD - Agent 0 event=0x98,umask=0x1 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack.ad_ag1 uncore cache CMS Vertical Egress NACKs; AD - Agent 1 event=0x98,umask=0x10 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack.ak_ag0 uncore cache CMS Vertical Egress NACKs; AK - Agent 0 event=0x98,umask=0x2 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack.ak_ag1 uncore cache CMS Vertical Egress NACKs; AK - Agent 1 event=0x98,umask=0x20 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack.bl_ag0 uncore cache CMS Vertical Egress NACKs; BL - Agent 0 event=0x98,umask=0x4 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack.bl_ag1 uncore cache CMS Vertical Egress NACKs; BL - Agent 1 event=0x98,umask=0x40 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack.iv uncore cache CMS Vertical Egress NACKs; IV event=0x98,umask=0x8 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_occupancy.ad_ag0 uncore cache CMS Vert Egress Occupancy; AD - Agent 0 event=0x90,umask=0x1 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_occupancy.ad_ag1 uncore cache CMS Vert Egress Occupancy; AD - Agent 1 event=0x90,umask=0x10 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_cha_txr_vert_occupancy.ak_ag0 uncore cache CMS Vert Egress Occupancy; AK - Agent 0 event=0x90,umask=0x2 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_occupancy.ak_ag1 uncore cache CMS Vert Egress Occupancy; AK - Agent 1 event=0x90,umask=0x20 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_cha_txr_vert_occupancy.bl_ag0 uncore cache CMS Vert Egress Occupancy; BL - Agent 0 event=0x90,umask=0x4 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_cha_txr_vert_occupancy.bl_ag1 uncore cache CMS Vert Egress Occupancy; BL - Agent 1 event=0x90,umask=0x40 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_cha_txr_vert_occupancy.iv uncore cache CMS Vert Egress Occupancy; IV event=0x90,umask=0x8 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_cha_txr_vert_starved.ad_ag0 uncore cache CMS Vertical Egress Injection Starvation; AD - Agent 0 event=0x9a,umask=0x1 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved.ad_ag1 uncore cache CMS Vertical Egress Injection Starvation; AD - Agent 1 event=0x9a,umask=0x10 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved.ak_ag0 uncore cache CMS Vertical Egress Injection Starvation; AK - Agent 0 event=0x9a,umask=0x2 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved.ak_ag1 uncore cache CMS Vertical Egress Injection Starvation; AK - Agent 1 event=0x9a,umask=0x20 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved.bl_ag0 uncore cache CMS Vertical Egress Injection Starvation; BL - Agent 0 event=0x9a,umask=0x4 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved.bl_ag1 uncore cache CMS Vertical Egress Injection Starvation; BL - Agent 1 event=0x9a,umask=0x40 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved.iv uncore cache CMS Vertical Egress Injection Starvation; IV event=0x9a,umask=0x8 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_upi_credits_acquired.ad_req uncore cache UPI Ingress Credit Allocations; AD REQ Credits event=0x38,umask=0x4 01 Counts the number of UPI credits acquired for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This can be used with the Credit Occupancy event in order to calculate average credit lifetime. This event supports filtering to cover the VNA/VN0 credits and the different message classes. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credits_acquired.ad_rsp uncore cache UPI Ingress Credit Allocations; AD RSP VN0 Credits event=0x38,umask=0x8 01 Counts the number of UPI credits acquired for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This can be used with the Credit Occupancy event in order to calculate average credit lifetime. This event supports filtering to cover the VNA/VN0 credits and the different message classes. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credits_acquired.bl_ncb uncore cache UPI Ingress Credit Allocations; BL NCB Credits event=0x38,umask=0x40 01 Counts the number of UPI credits acquired for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This can be used with the Credit Occupancy event in order to calculate average credit lifetime. This event supports filtering to cover the VNA/VN0 credits and the different message classes. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credits_acquired.bl_ncs uncore cache UPI Ingress Credit Allocations; BL NCS Credits event=0x38,umask=0x80 01 Counts the number of UPI credits acquired for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This can be used with the Credit Occupancy event in order to calculate average credit lifetime. This event supports filtering to cover the VNA/VN0 credits and the different message classes. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credits_acquired.bl_rsp uncore cache UPI Ingress Credit Allocations; BL RSP Credits event=0x38,umask=0x10 01 Counts the number of UPI credits acquired for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This can be used with the Credit Occupancy event in order to calculate average credit lifetime. This event supports filtering to cover the VNA/VN0 credits and the different message classes. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credits_acquired.bl_wb uncore cache UPI Ingress Credit Allocations; BL DRS Credits event=0x38,umask=0x20 01 Counts the number of UPI credits acquired for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This can be used with the Credit Occupancy event in order to calculate average credit lifetime. This event supports filtering to cover the VNA/VN0 credits and the different message classes. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credits_acquired.vn0 uncore cache UPI Ingress Credit Allocations; VN0 Credits event=0x38,umask=0x2 01 Counts the number of UPI credits acquired for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This can be used with the Credit Occupancy event in order to calculate average credit lifetime. This event supports filtering to cover the VNA/VN0 credits and the different message classes. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credits_acquired.vna uncore cache UPI Ingress Credit Allocations; VNA Credits event=0x38,umask=0x1 01 Counts the number of UPI credits acquired for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This can be used with the Credit Occupancy event in order to calculate average credit lifetime. This event supports filtering to cover the VNA/VN0 credits and the different message classes. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credit_occupancy.vn0_ad_req uncore cache UPI Ingress Credits In Use Cycles; AD REQ VN0 Credits event=0x3b,umask=0x4 01 Accumulates the number of UPI credits available in each cycle for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This stat increments by the number of credits that are available each cycle. This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime. This event supports filtering for the different types of credits that are available. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credit_occupancy.vn0_ad_rsp uncore cache UPI Ingress Credits In Use Cycles; AD RSP VN0 Credits event=0x3b,umask=0x8 01 Accumulates the number of UPI credits available in each cycle for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This stat increments by the number of credits that are available each cycle. This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime. This event supports filtering for the different types of credits that are available. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credit_occupancy.vn0_bl_ncb uncore cache UPI Ingress Credits In Use Cycles; BL NCB VN0 Credits event=0x3b,umask=0x40 01 Accumulates the number of UPI credits available in each cycle for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This stat increments by the number of credits that are available each cycle. This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime. This event supports filtering for the different types of credits that are available. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credit_occupancy.vn0_bl_ncs uncore cache UPI Ingress Credits In Use Cycles; BL NCS VN0 Credits event=0x3b,umask=0x80 01 Accumulates the number of UPI credits available in each cycle for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This stat increments by the number of credits that are available each cycle. This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime. This event supports filtering for the different types of credits that are available. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credit_occupancy.vn0_bl_rsp uncore cache UPI Ingress Credits In Use Cycles; BL RSP VN0 Credits event=0x3b,umask=0x10 01 Accumulates the number of UPI credits available in each cycle for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This stat increments by the number of credits that are available each cycle. This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime. This event supports filtering for the different types of credits that are available. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credit_occupancy.vn0_bl_wb uncore cache UPI Ingress Credits In Use Cycles; BL DRS VN0 Credits event=0x3b,umask=0x20 01 Accumulates the number of UPI credits available in each cycle for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This stat increments by the number of credits that are available each cycle. This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime. This event supports filtering for the different types of credits that are available. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credit_occupancy.vna_ad uncore cache UPI Ingress Credits In Use Cycles; AD VNA Credits event=0x3b,umask=0x1 01 Accumulates the number of UPI credits available in each cycle for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This stat increments by the number of credits that are available each cycle. This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime. This event supports filtering for the different types of credits that are available. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_upi_credit_occupancy.vna_bl uncore cache UPI Ingress Credits In Use Cycles; BL VNA Credits event=0x3b,umask=0x2 01 Accumulates the number of UPI credits available in each cycle for either the AD or BL ring. In order to send snoops, snoop responses, requests, data, etc to the UPI agent on the ring, it is necessary to first acquire a credit for the UPI ingress buffer. This stat increments by the number of credits that are available each cycle. This can be used in conjunction with the Credit Acquired event in order to calculate average credit lifetime. This event supports filtering for the different types of credits that are available. Note that you must select the link that you would like to monitor using the link select register, and you can only monitor 1 link at a time unc_cha_vert_ring_ad_in_use.dn_even uncore cache Vertical AD Ring In Use; Down and Even event=0xa6,umask=0x4 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ad_in_use.dn_odd uncore cache Vertical AD Ring In Use; Down and Odd event=0xa6,umask=0x8 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ad_in_use.up_even uncore cache Vertical AD Ring In Use; Up and Even event=0xa6,umask=0x1 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ad_in_use.up_odd uncore cache Vertical AD Ring In Use; Up and Odd event=0xa6,umask=0x2 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ak_in_use.dn_even uncore cache Vertical AK Ring In Use; Down and Even event=0xa8,umask=0x4 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ak_in_use.dn_odd uncore cache Vertical AK Ring In Use; Down and Odd event=0xa8,umask=0x8 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ak_in_use.up_even uncore cache Vertical AK Ring In Use; Up and Even event=0xa8,umask=0x1 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ak_in_use.up_odd uncore cache Vertical AK Ring In Use; Up and Odd event=0xa8,umask=0x2 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_bl_in_use.dn_even uncore cache Vertical BL Ring in Use; Down and Even event=0xaa,umask=0x4 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_bl_in_use.dn_odd uncore cache Vertical BL Ring in Use; Down and Odd event=0xaa,umask=0x8 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_bl_in_use.up_even uncore cache Vertical BL Ring in Use; Up and Even event=0xaa,umask=0x1 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_bl_in_use.up_odd uncore cache Vertical BL Ring in Use; Up and Odd event=0xaa,umask=0x2 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_iv_in_use.dn uncore cache Vertical IV Ring in Use; Down event=0xac,umask=0x4 01 Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_cha_vert_ring_iv_in_use.up uncore cache Vertical IV Ring in Use; Up event=0xac,umask=0x1 01 Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_cha_wb_push_mtoi.llc uncore cache WbPushMtoI; Pushed to LLC event=0x56,umask=0x1 01 Counts the number of times when the CHA was received WbPushMtoI; Counts the number of times when the CHA was able to push WbPushMToI to LLC unc_cha_wb_push_mtoi.mem uncore cache WbPushMtoI; Pushed to Memory event=0x56,umask=0x2 01 Counts the number of times when the CHA was received WbPushMtoI; Counts the number of times when the CHA was unable to push WbPushMToI to LLC (hence pushed it to MEM) unc_cha_write_no_credits.edc0_smi2 uncore cache CHA iMC CHNx WRITE Credits Empty; EDC0_SMI2 event=0x5a,umask=0x4 01 Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue.; Filter for memory controller 2 only unc_cha_write_no_credits.edc1_smi3 uncore cache CHA iMC CHNx WRITE Credits Empty; EDC1_SMI3 event=0x5a,umask=0x8 01 Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue.; Filter for memory controller 3 only unc_cha_write_no_credits.edc2_smi4 uncore cache CHA iMC CHNx WRITE Credits Empty; EDC2_SMI4 event=0x5a,umask=0x10 01 Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue.; Filter for memory controller 4 only unc_cha_write_no_credits.edc3_smi5 uncore cache CHA iMC CHNx WRITE Credits Empty; EDC3_SMI5 event=0x5a,umask=0x20 01 Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue.; Filter for memory controller 5 only unc_cha_write_no_credits.mc0_smi0 uncore cache CHA iMC CHNx WRITE Credits Empty; MC0_SMI0 event=0x5a,umask=0x1 01 Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue.; Filter for memory controller 0 only unc_cha_write_no_credits.mc1_smi1 uncore cache CHA iMC CHNx WRITE Credits Empty; MC1_SMI1 event=0x5a,umask=0x2 01 Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue.; Filter for memory controller 1 only unc_cha_xsnp_resp.any_rspi_fwdfe uncore cache Core Cross Snoop Responses; Any RspIFwdFE event=0x32,umask=0xe4 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Any Request - Response I to Fwd F/E unc_cha_xsnp_resp.any_rspi_fwdm uncore cache Core Cross Snoop Responses event=0x32,umask=0xf0 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Any Request - Response I to Fwd M unc_cha_xsnp_resp.any_rsps_fwdfe uncore cache Core Cross Snoop Responses; Any RspSFwdFE event=0x32,umask=0xe2 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Any Request - Response S to Fwd F/E unc_cha_xsnp_resp.any_rsps_fwdm uncore cache Core Cross Snoop Responses; Any RspSFwdM event=0x32,umask=0xe8 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Any Request - Response S to Fwd M unc_cha_xsnp_resp.any_rsp_hitfse uncore cache Core Cross Snoop Responses; Any RspHitFSE event=0x32,umask=0xe1 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Any Request - Response any to Hit F/S/E unc_cha_xsnp_resp.core_rspi_fwdfe uncore cache Core Cross Snoop Responses; Core RspIFwdFE event=0x32,umask=0x44 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Core Request - Response I to Fwd F/E unc_cha_xsnp_resp.core_rspi_fwdm uncore cache Core Cross Snoop Responses; Core RspIFwdM event=0x32,umask=0x50 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Core Request - Response I to Fwd M unc_cha_xsnp_resp.core_rsps_fwdfe uncore cache Core Cross Snoop Responses; Core RspSFwdFE event=0x32,umask=0x42 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Core Request - Response S to Fwd F/E unc_cha_xsnp_resp.core_rsps_fwdm uncore cache Core Cross Snoop Responses; Core RspSFwdM event=0x32,umask=0x48 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Core Request - Response S to Fwd M unc_cha_xsnp_resp.core_rsp_hitfse uncore cache Core Cross Snoop Responses; Core RspHitFSE event=0x32,umask=0x41 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Core Request - Response any to Hit F/S/E unc_cha_xsnp_resp.evict_rspi_fwdfe uncore cache Core Cross Snoop Responses; Evict RspIFwdFE event=0x32,umask=0x84 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Eviction Request - Response I to Fwd F/E unc_cha_xsnp_resp.evict_rspi_fwdm uncore cache Core Cross Snoop Responses; Evict RspIFwdM event=0x32,umask=0x90 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Eviction Request - Response I to Fwd M unc_cha_xsnp_resp.evict_rsps_fwdfe uncore cache Core Cross Snoop Responses; Evict RspSFwdFE event=0x32,umask=0x82 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Eviction Request - Response S to Fwd F/E unc_cha_xsnp_resp.evict_rsps_fwdm uncore cache Core Cross Snoop Responses; Evict RspSFwdM event=0x32,umask=0x88 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Eviction Request - Response S to Fwd M unc_cha_xsnp_resp.evict_rsp_hitfse uncore cache Core Cross Snoop Responses; Evict RspHitFSE event=0x32,umask=0x81 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; Eviction Request - Response any to Hit F/S/E unc_cha_xsnp_resp.ext_rspi_fwdfe uncore cache Core Cross Snoop Responses; External RspIFwdFE event=0x32,umask=0x24 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; External Request - Response I to Fwd F/E unc_cha_xsnp_resp.ext_rspi_fwdm uncore cache Core Cross Snoop Responses; External RspIFwdM event=0x32,umask=0x30 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; External Request - Response I to Fwd M unc_cha_xsnp_resp.ext_rsps_fwdfe uncore cache Core Cross Snoop Responses; External RspSFwdFE event=0x32,umask=0x22 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; External Request - Response S to Fwd F/E unc_cha_xsnp_resp.ext_rsps_fwdm uncore cache Core Cross Snoop Responses; External RspSFwdM event=0x32,umask=0x28 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; External Request - Response S to Fwd M unc_cha_xsnp_resp.ext_rsp_hitfse uncore cache Core Cross Snoop Responses; External RspHitFSE event=0x32,umask=0x21 01 Counts the number of core cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type. This event can be filtered based on who triggered the initial snoop(s): from Evictions, Core or External (i.e. from a remote node) Requests. And the event can be filtered based on the responses: RspX_Fwd/HitY where Y is the state prior to the snoop response and X is the state following.; External Request - Response any to Hit F/S/E unc_c_clockticks uncore cache This event is deprecated. Refer to new event UNC_CHA_CLOCKTICKS event=0 11 unc_c_fast_asserted uncore cache This event is deprecated. Refer to new event UNC_CHA_FAST_ASSERTED.HORZ event=0xa5,umask=0x2 11 unc_c_llc_lookup.any uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.ANY event=0x34,umask=0x11 11 unc_c_llc_lookup.data_read uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.DATA_READ event=0x34,umask=0x3 11 unc_c_llc_lookup.local uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.LOCAL event=0x34,umask=0x31 11 unc_c_llc_lookup.remote uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.REMOTE event=0x34,umask=0x91 11 unc_c_llc_lookup.remote_snoop uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.REMOTE_SNOOP event=0x34,umask=0x9 11 unc_c_llc_lookup.write uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.WRITE event=0x34,umask=0x5 11 unc_c_llc_victims.e_state uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_E event=0x37,umask=0x2 11 unc_c_llc_victims.f_state uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_F event=0x37,umask=0x8 11 unc_c_llc_victims.local uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.LOCAL_ALL event=0x37,umask=0x2f 11 unc_c_llc_victims.m_state uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_M event=0x37,umask=0x1 11 unc_c_llc_victims.remote uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.REMOTE_ALL event=0x37,umask=0x80 11 unc_c_llc_victims.s_state uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_VICTIMS.TOTAL_S event=0x37,umask=0x4 11 unc_c_ring_src_thrtl uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_SRC_THRTL event=0xa4 11 unc_c_tor_inserts.evict uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.EVICT event=0x35,umask=0x2 11 unc_c_tor_inserts.hit uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.HIT event=0x35,umask=0x10 11 unc_c_tor_inserts.ipq uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IPQ event=0x35,umask=0x8 11 unc_c_tor_inserts.ipq_hit uncore cache This event is deprecated event=0x35,umask=0x18 11 unc_c_tor_inserts.ipq_miss uncore cache This event is deprecated event=0x35,umask=0x28 11 unc_c_tor_inserts.irq uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA event=0x35,umask=0x31 11 unc_c_tor_inserts.irq_hit uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_HIT event=0x35,umask=0x11 11 unc_c_tor_inserts.irq_miss uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_MISS event=0x35,umask=0x21 11 unc_c_tor_inserts.loc_all uncore cache This event is deprecated event=0x35,umask=0x37 11 unc_c_tor_inserts.loc_ia uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA event=0x35,umask=0x31 11 unc_c_tor_inserts.loc_io uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IO event=0x35,umask=0x34 11 unc_c_tor_inserts.miss uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.MISS event=0x35,umask=0x20 11 unc_c_tor_inserts.prq uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.PRQ event=0x35,umask=0x4 11 unc_c_tor_inserts.prq_hit uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IO_HIT event=0x35,umask=0x14 11 unc_c_tor_inserts.prq_miss uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IO_MISS event=0x35,umask=0x24 11 unc_c_tor_inserts.rem_all uncore cache This event is deprecated event=0x35,umask=0x30 11 unc_c_tor_inserts.rrq_hit uncore cache This event is deprecated event=0x35,umask=0x50 11 unc_c_tor_inserts.rrq_miss uncore cache This event is deprecated event=0x35,umask=0x60 11 unc_c_tor_inserts.wbq_hit uncore cache This event is deprecated event=0x35,umask=0x90 11 unc_c_tor_inserts.wbq_miss uncore cache This event is deprecated event=0x35,umask=0xa0 11 unc_c_tor_occupancy.evict uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.EVICT event=0x36,umask=0x2 11 unc_c_tor_occupancy.hit uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.HIT event=0x36,umask=0x10 11 unc_c_tor_occupancy.ipq uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IPQ event=0x36,umask=0x8 11 unc_c_tor_occupancy.ipq_hit uncore cache This event is deprecated event=0x36,umask=0x18 11 unc_c_tor_occupancy.ipq_miss uncore cache This event is deprecated event=0x36,umask=0x28 11 unc_c_tor_occupancy.irq uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IA event=0x36,umask=0x31 11 unc_c_tor_occupancy.irq_hit uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IA_HIT event=0x36,umask=0x11 11 unc_c_tor_occupancy.irq_miss uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IA_MISS event=0x36,umask=0x21 11 unc_c_tor_occupancy.loc_all uncore cache This event is deprecated event=0x36,umask=0x37 11 unc_c_tor_occupancy.loc_ia uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IA event=0x36,umask=0x31 11 unc_c_tor_occupancy.loc_io uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IO event=0x36,umask=0x34 11 unc_c_tor_occupancy.miss uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.MISS event=0x36,umask=0x20 11 unc_c_tor_occupancy.prq uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.PRQ event=0x36,umask=0x4 11 unc_c_tor_occupancy.prq_hit uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IO_HIT event=0x36,umask=0x14 11 unc_c_tor_occupancy.prq_miss uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_OCCUPANCY.IO_MISS event=0x36,umask=0x24 11 unc_h_ag0_ad_crd_acquired.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_ACQUIRED.TGR0 event=0x80,umask=0x1 11 unc_h_ag0_ad_crd_acquired.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_ACQUIRED.TGR1 event=0x80,umask=0x2 11 unc_h_ag0_ad_crd_acquired.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_ACQUIRED.TGR2 event=0x80,umask=0x4 11 unc_h_ag0_ad_crd_acquired.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_ACQUIRED.TGR3 event=0x80,umask=0x8 11 unc_h_ag0_ad_crd_acquired.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_ACQUIRED.TGR4 event=0x80,umask=0x10 11 unc_h_ag0_ad_crd_acquired.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_ACQUIRED.TGR5 event=0x80,umask=0x20 11 unc_h_ag0_ad_crd_occupancy.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_OCCUPANCY.TGR0 event=0x82,umask=0x1 11 unc_h_ag0_ad_crd_occupancy.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_OCCUPANCY.TGR1 event=0x82,umask=0x2 11 unc_h_ag0_ad_crd_occupancy.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_OCCUPANCY.TGR2 event=0x82,umask=0x4 11 unc_h_ag0_ad_crd_occupancy.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_OCCUPANCY.TGR3 event=0x82,umask=0x8 11 unc_h_ag0_ad_crd_occupancy.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_OCCUPANCY.TGR4 event=0x82,umask=0x10 11 unc_h_ag0_ad_crd_occupancy.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_AD_CRD_OCCUPANCY.TGR5 event=0x82,umask=0x20 11 unc_h_ag0_bl_crd_acquired.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_ACQUIRED.TGR0 event=0x88,umask=0x1 11 unc_h_ag0_bl_crd_acquired.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_ACQUIRED.TGR1 event=0x88,umask=0x2 11 unc_h_ag0_bl_crd_acquired.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_ACQUIRED.TGR2 event=0x88,umask=0x4 11 unc_h_ag0_bl_crd_acquired.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_ACQUIRED.TGR3 event=0x88,umask=0x8 11 unc_h_ag0_bl_crd_acquired.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_ACQUIRED.TGR4 event=0x88,umask=0x10 11 unc_h_ag0_bl_crd_acquired.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_ACQUIRED.TGR5 event=0x88,umask=0x20 11 unc_h_ag0_bl_crd_occupancy.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_OCCUPANCY.TGR0 event=0x8a,umask=0x1 11 unc_h_ag0_bl_crd_occupancy.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_OCCUPANCY.TGR1 event=0x8a,umask=0x2 11 unc_h_ag0_bl_crd_occupancy.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_OCCUPANCY.TGR2 event=0x8a,umask=0x4 11 unc_h_ag0_bl_crd_occupancy.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_OCCUPANCY.TGR3 event=0x8a,umask=0x8 11 unc_h_ag0_bl_crd_occupancy.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_OCCUPANCY.TGR4 event=0x8a,umask=0x10 11 unc_h_ag0_bl_crd_occupancy.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG0_BL_CRD_OCCUPANCY.TGR5 event=0x8a,umask=0x20 11 unc_h_ag1_ad_crd_acquired.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_ACQUIRED.TGR0 event=0x84,umask=0x1 11 unc_h_ag1_ad_crd_acquired.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_ACQUIRED.TGR1 event=0x84,umask=0x2 11 unc_h_ag1_ad_crd_acquired.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_ACQUIRED.TGR2 event=0x84,umask=0x4 11 unc_h_ag1_ad_crd_acquired.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_ACQUIRED.TGR3 event=0x84,umask=0x8 11 unc_h_ag1_ad_crd_acquired.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_ACQUIRED.TGR4 event=0x84,umask=0x10 11 unc_h_ag1_ad_crd_acquired.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_ACQUIRED.TGR5 event=0x84,umask=0x20 11 unc_h_ag1_ad_crd_occupancy.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_OCCUPANCY.TGR0 event=0x86,umask=0x1 11 unc_h_ag1_ad_crd_occupancy.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_OCCUPANCY.TGR1 event=0x86,umask=0x2 11 unc_h_ag1_ad_crd_occupancy.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_OCCUPANCY.TGR2 event=0x86,umask=0x4 11 unc_h_ag1_ad_crd_occupancy.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_OCCUPANCY.TGR3 event=0x86,umask=0x8 11 unc_h_ag1_ad_crd_occupancy.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_OCCUPANCY.TGR4 event=0x86,umask=0x10 11 unc_h_ag1_ad_crd_occupancy.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_AD_CRD_OCCUPANCY.TGR5 event=0x86,umask=0x20 11 unc_h_ag1_bl_crd_occupancy.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CRD_OCCUPANCY.TGR0 event=0x8e,umask=0x1 11 unc_h_ag1_bl_crd_occupancy.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CRD_OCCUPANCY.TGR1 event=0x8e,umask=0x2 11 unc_h_ag1_bl_crd_occupancy.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CRD_OCCUPANCY.TGR2 event=0x8e,umask=0x4 11 unc_h_ag1_bl_crd_occupancy.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CRD_OCCUPANCY.TGR3 event=0x8e,umask=0x8 11 unc_h_ag1_bl_crd_occupancy.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CRD_OCCUPANCY.TGR4 event=0x8e,umask=0x10 11 unc_h_ag1_bl_crd_occupancy.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CRD_OCCUPANCY.TGR5 event=0x8e,umask=0x20 11 unc_h_ag1_bl_credits_acquired.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CREDITS_ACQUIRED.TGR0 event=0x8c,umask=0x1 11 unc_h_ag1_bl_credits_acquired.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CREDITS_ACQUIRED.TGR1 event=0x8c,umask=0x2 11 unc_h_ag1_bl_credits_acquired.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CREDITS_ACQUIRED.TGR2 event=0x8c,umask=0x4 11 unc_h_ag1_bl_credits_acquired.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CREDITS_ACQUIRED.TGR3 event=0x8c,umask=0x8 11 unc_h_ag1_bl_credits_acquired.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CREDITS_ACQUIRED.TGR4 event=0x8c,umask=0x10 11 unc_h_ag1_bl_credits_acquired.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_AG1_BL_CREDITS_ACQUIRED.TGR5 event=0x8c,umask=0x20 11 unc_h_bypass_cha_imc.intermediate uncore cache This event is deprecated. Refer to new event UNC_CHA_BYPASS_CHA_IMC.INTERMEDIATE event=0x57,umask=0x2 11 unc_h_bypass_cha_imc.not_taken uncore cache This event is deprecated. Refer to new event UNC_CHA_BYPASS_CHA_IMC.NOT_TAKEN event=0x57,umask=0x4 11 unc_h_bypass_cha_imc.taken uncore cache This event is deprecated. Refer to new event UNC_CHA_BYPASS_CHA_IMC.TAKEN event=0x57,umask=0x1 11 unc_h_clock uncore cache This event is deprecated. Refer to new event UNC_CHA_CMS_CLOCKTICKS event=0xc0 11 unc_h_core_pma.c1_state uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_PMA.C1_STATE event=0x17,umask=0x1 11 unc_h_core_pma.c1_transition uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_PMA.C1_TRANSITION event=0x17,umask=0x2 11 unc_h_core_pma.c6_state uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_PMA.C6_STATE event=0x17,umask=0x4 11 unc_h_core_pma.c6_transition uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_PMA.C6_TRANSITION event=0x17,umask=0x8 11 unc_h_core_pma.gv uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_PMA.GV event=0x17,umask=0x10 11 unc_h_core_snp.any_gtone uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.ANY_GTONE event=0x33,umask=0xe2 11 unc_h_core_snp.any_one uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.ANY_ONE event=0x33,umask=0xe1 11 unc_h_core_snp.any_remote uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.ANY_REMOTE event=0x33,umask=0xe4 11 unc_h_core_snp.core_gtone uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.CORE_GTONE event=0x33,umask=0x42 11 unc_h_core_snp.core_one uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.CORE_ONE event=0x33,umask=0x41 11 unc_h_core_snp.core_remote uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.CORE_REMOTE event=0x33,umask=0x44 11 unc_h_core_snp.evict_gtone uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.EVICT_GTONE event=0x33,umask=0x82 11 unc_h_core_snp.evict_one uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.EVICT_ONE event=0x33,umask=0x81 11 unc_h_core_snp.evict_remote uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.EVICT_REMOTE event=0x33,umask=0x84 11 unc_h_core_snp.ext_gtone uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.EXT_GTONE event=0x33,umask=0x22 11 unc_h_core_snp.ext_one uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.EXT_ONE event=0x33,umask=0x21 11 unc_h_core_snp.ext_remote uncore cache This event is deprecated. Refer to new event UNC_CHA_CORE_SNP.EXT_REMOTE event=0x33,umask=0x24 11 unc_h_counter0_occupancy uncore cache This event is deprecated. Refer to new event UNC_CHA_COUNTER0_OCCUPANCY event=0x1f 11 unc_h_dir_lookup.no_snp uncore cache This event is deprecated. Refer to new event UNC_CHA_DIR_LOOKUP.NO_SNP event=0x53,umask=0x2 11 unc_h_dir_lookup.snp uncore cache This event is deprecated. Refer to new event UNC_CHA_DIR_LOOKUP.SNP event=0x53,umask=0x1 11 unc_h_dir_update.ha uncore cache This event is deprecated. Refer to new event UNC_CHA_DIR_UPDATE.HA event=0x54,umask=0x1 11 unc_h_dir_update.tor uncore cache This event is deprecated. Refer to new event UNC_CHA_DIR_UPDATE.TOR event=0x54,umask=0x2 11 unc_h_egress_ordering.iv_snoopgo_dn uncore cache This event is deprecated. Refer to new event UNC_CHA_EGRESS_ORDERING.IV_SNOOPGO_DN event=0xae,umask=0x4 11 unc_h_egress_ordering.iv_snoopgo_up uncore cache This event is deprecated. Refer to new event UNC_CHA_EGRESS_ORDERING.IV_SNOOPGO_UP event=0xae,umask=0x1 11 unc_h_hitme_hit.ex_rds uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_HIT.EX_RDS event=0x5f,umask=0x1 11 unc_h_hitme_hit.shared_ownreq uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_HIT.SHARED_OWNREQ event=0x5f,umask=0x4 11 unc_h_hitme_hit.wbmtoe uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_HIT.WBMTOE event=0x5f,umask=0x8 11 unc_h_hitme_hit.wbmtoi_or_s uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_HIT.WBMTOI_OR_S event=0x5f,umask=0x10 11 unc_h_hitme_lookup.read uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_LOOKUP.READ event=0x5e,umask=0x1 11 unc_h_hitme_lookup.write uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_LOOKUP.WRITE event=0x5e,umask=0x2 11 unc_h_hitme_miss.notshared_rdinvown uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_MISS.NOTSHARED_RDINVOWN event=0x60,umask=0x40 11 unc_h_hitme_miss.read_or_inv uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_MISS.READ_OR_INV event=0x60,umask=0x80 11 unc_h_hitme_miss.shared_rdinvown uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_MISS.SHARED_RDINVOWN event=0x60,umask=0x20 11 unc_h_hitme_update.deallocate uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_UPDATE.DEALLOCATE event=0x61,umask=0x10 11 unc_h_hitme_update.deallocate_rspfwdi_loc uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_UPDATE.DEALLOCATE_RSPFWDI_LOC event=0x61,umask=0x1 11 unc_h_hitme_update.rdinvown uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_UPDATE.RDINVOWN event=0x61,umask=0x8 11 unc_h_hitme_update.rspfwdi_rem uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_UPDATE.RSPFWDI_REM event=0x61,umask=0x2 11 unc_h_hitme_update.shared uncore cache This event is deprecated. Refer to new event UNC_CHA_HITME_UPDATE.SHARED event=0x61,umask=0x4 11 unc_h_horz_ring_ad_in_use.left_even uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AD_IN_USE.LEFT_EVEN event=0xa7,umask=0x1 11 unc_h_horz_ring_ad_in_use.left_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AD_IN_USE.LEFT_ODD event=0xa7,umask=0x2 11 unc_h_horz_ring_ad_in_use.right_even uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AD_IN_USE.RIGHT_EVEN event=0xa7,umask=0x4 11 unc_h_horz_ring_ad_in_use.right_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AD_IN_USE.RIGHT_ODD event=0xa7,umask=0x8 11 unc_h_horz_ring_ak_in_use.left_even uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AK_IN_USE.LEFT_EVEN event=0xa9,umask=0x1 11 unc_h_horz_ring_ak_in_use.left_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AK_IN_USE.LEFT_ODD event=0xa9,umask=0x2 11 unc_h_horz_ring_ak_in_use.right_even uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AK_IN_USE.RIGHT_EVEN event=0xa9,umask=0x4 11 unc_h_horz_ring_ak_in_use.right_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_AK_IN_USE.RIGHT_ODD event=0xa9,umask=0x8 11 unc_h_horz_ring_bl_in_use.left_even uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_BL_IN_USE.LEFT_EVEN event=0xab,umask=0x1 11 unc_h_horz_ring_bl_in_use.left_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_BL_IN_USE.LEFT_ODD event=0xab,umask=0x2 11 unc_h_horz_ring_bl_in_use.right_even uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_BL_IN_USE.RIGHT_EVEN event=0xab,umask=0x4 11 unc_h_horz_ring_bl_in_use.right_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_BL_IN_USE.RIGHT_ODD event=0xab,umask=0x8 11 unc_h_horz_ring_iv_in_use.left uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_IV_IN_USE.LEFT event=0xad,umask=0x1 11 unc_h_horz_ring_iv_in_use.right uncore cache This event is deprecated. Refer to new event UNC_CHA_HORZ_RING_IV_IN_USE.RIGHT event=0xad,umask=0x4 11 unc_h_imc_reads_count.normal uncore cache This event is deprecated. Refer to new event UNC_CHA_IMC_READS_COUNT.NORMAL event=0x59,umask=0x1 11 unc_h_imc_reads_count.priority uncore cache This event is deprecated. Refer to new event UNC_CHA_IMC_READS_COUNT.PRIORITY event=0x59,umask=0x2 11 unc_h_imc_writes_count.full uncore cache This event is deprecated. Refer to new event UNC_CHA_IMC_WRITES_COUNT.FULL event=0x5b,umask=0x1 11 unc_h_imc_writes_count.full_mig uncore cache This event is deprecated. Refer to new event UNC_CHA_IMC_WRITES_COUNT.FULL_MIG event=0x5b,umask=0x10 11 unc_h_imc_writes_count.full_priority uncore cache This event is deprecated. Refer to new event UNC_CHA_IMC_WRITES_COUNT.FULL_PRIORITY event=0x5b,umask=0x4 11 unc_h_imc_writes_count.partial uncore cache This event is deprecated. Refer to new event UNC_CHA_IMC_WRITES_COUNT.PARTIAL event=0x5b,umask=0x2 11 unc_h_imc_writes_count.partial_mig uncore cache This event is deprecated. Refer to new event UNC_CHA_IMC_WRITES_COUNT.PARTIAL_MIG event=0x5b,umask=0x20 11 unc_h_imc_writes_count.partial_priority uncore cache This event is deprecated. Refer to new event UNC_CHA_IMC_WRITES_COUNT.PARTIAL_PRIORITY event=0x5b,umask=0x8 11 unc_h_iodc_alloc.invitom uncore cache This event is deprecated. Refer to new event UNC_CHA_IODC_ALLOC.INVITOM event=0x62,umask=0x1 11 unc_h_iodc_alloc.iodcfull uncore cache This event is deprecated. Refer to new event UNC_CHA_IODC_ALLOC.IODCFULL event=0x62,umask=0x2 11 unc_h_iodc_alloc.osbgated uncore cache This event is deprecated. Refer to new event UNC_CHA_IODC_ALLOC.OSBGATED event=0x62,umask=0x4 11 unc_h_iodc_dealloc.all uncore cache This event is deprecated. Refer to new event UNC_CHA_IODC_DEALLOC.ALL event=0x63,umask=0x10 11 unc_h_iodc_dealloc.snpout uncore cache This event is deprecated. Refer to new event UNC_CHA_IODC_DEALLOC.SNPOUT event=0x63,umask=0x8 11 unc_h_iodc_dealloc.wbmtoe uncore cache This event is deprecated. Refer to new event UNC_CHA_IODC_DEALLOC.WBMTOE event=0x63,umask=0x1 11 unc_h_iodc_dealloc.wbmtoi uncore cache This event is deprecated. Refer to new event UNC_CHA_IODC_DEALLOC.WBMTOI event=0x63,umask=0x2 11 unc_h_iodc_dealloc.wbpushmtoi uncore cache This event is deprecated. Refer to new event UNC_CHA_IODC_DEALLOC.WBPUSHMTOI event=0x63,umask=0x4 11 unc_h_misc.cv0_pref_miss uncore cache This event is deprecated. Refer to new event UNC_CHA_MISC.CV0_PREF_MISS event=0x39,umask=0x20 11 unc_h_misc.cv0_pref_vic uncore cache This event is deprecated. Refer to new event UNC_CHA_MISC.CV0_PREF_VIC event=0x39,umask=0x10 11 unc_h_misc.rfo_hit_s uncore cache This event is deprecated. Refer to new event UNC_CHA_MISC.RFO_HIT_S event=0x39,umask=0x8 11 unc_h_misc.rspi_was_fse uncore cache This event is deprecated. Refer to new event UNC_CHA_MISC.RSPI_WAS_FSE event=0x39,umask=0x1 11 unc_h_misc.wc_aliasing uncore cache This event is deprecated. Refer to new event UNC_CHA_MISC.WC_ALIASING event=0x39,umask=0x2 11 unc_h_osb uncore cache This event is deprecated. Refer to new event UNC_CHA_OSB event=0x55 11 unc_h_read_no_credits.edc0_smi2 uncore cache This event is deprecated. Refer to new event UNC_CHA_READ_NO_CREDITS.EDC0_SMI2 event=0x58,umask=0x4 11 unc_h_read_no_credits.edc1_smi3 uncore cache This event is deprecated. Refer to new event UNC_CHA_READ_NO_CREDITS.EDC1_SMI3 event=0x58,umask=0x8 11 unc_h_read_no_credits.edc2_smi4 uncore cache This event is deprecated. Refer to new event UNC_CHA_READ_NO_CREDITS.EDC2_SMI4 event=0x58,umask=0x10 11 unc_h_read_no_credits.edc3_smi5 uncore cache This event is deprecated. Refer to new event UNC_CHA_READ_NO_CREDITS.EDC3_SMI5 event=0x58,umask=0x20 11 unc_h_read_no_credits.mc0_smi0 uncore cache This event is deprecated. Refer to new event UNC_CHA_READ_NO_CREDITS.MC0_SMI0 event=0x58,umask=0x1 11 unc_h_read_no_credits.mc1_smi1 uncore cache This event is deprecated. Refer to new event UNC_CHA_READ_NO_CREDITS.MC1_SMI1 event=0x58,umask=0x2 11 unc_h_requests.invitoe_local uncore cache This event is deprecated. Refer to new event UNC_CHA_REQUESTS.INVITOE_LOCAL event=0x50,umask=0x10 11 unc_h_requests.invitoe_remote uncore cache This event is deprecated. Refer to new event UNC_CHA_REQUESTS.INVITOE_REMOTE event=0x50,umask=0x20 11 unc_h_requests.reads uncore cache read requests from home agent event=0x50,umask=0x3 11 unc_h_requests.reads_local uncore cache read requests from local home agent event=0x50,umask=0x1 11 unc_h_requests.reads_remote uncore cache read requests from remote home agent event=0x50,umask=0x2 11 unc_h_requests.writes uncore cache write requests from home agent event=0x50,umask=0xc 11 unc_h_requests.writes_local uncore cache write requests from local home agent event=0x50,umask=0x4 11 unc_h_requests.writes_remote uncore cache write requests from remote home agent event=0x50,umask=0x8 11 unc_h_ring_bounces_horz.ad uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_HORZ.AD event=0xa1,umask=0x1 11 unc_h_ring_bounces_horz.ak uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_HORZ.AK event=0xa1,umask=0x2 11 unc_h_ring_bounces_horz.bl uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_HORZ.BL event=0xa1,umask=0x4 11 unc_h_ring_bounces_horz.iv uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_HORZ.IV event=0xa1,umask=0x8 11 unc_h_ring_bounces_vert.ad uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_VERT.AD event=0xa0,umask=0x1 11 unc_h_ring_bounces_vert.ak uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_VERT.AK event=0xa0,umask=0x2 11 unc_h_ring_bounces_vert.bl uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_VERT.BL event=0xa0,umask=0x4 11 unc_h_ring_bounces_vert.iv uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_BOUNCES_VERT.IV event=0xa0,umask=0x8 11 unc_h_ring_sink_starved_horz.ad uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_HORZ.AD event=0xa3,umask=0x1 11 unc_h_ring_sink_starved_horz.ak uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_HORZ.AK event=0xa3,umask=0x2 11 unc_h_ring_sink_starved_horz.ak_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_HORZ.AK_AG1 event=0xa3,umask=0x20 11 unc_h_ring_sink_starved_horz.bl uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_HORZ.BL event=0xa3,umask=0x4 11 unc_h_ring_sink_starved_horz.iv uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_HORZ.IV event=0xa3,umask=0x8 11 unc_h_ring_sink_starved_vert.ad uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_VERT.AD event=0xa2,umask=0x1 11 unc_h_ring_sink_starved_vert.ak uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_VERT.AK event=0xa2,umask=0x2 11 unc_h_ring_sink_starved_vert.bl uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_VERT.BL event=0xa2,umask=0x4 11 unc_h_ring_sink_starved_vert.iv uncore cache This event is deprecated. Refer to new event UNC_CHA_RING_SINK_STARVED_VERT.IV event=0xa2,umask=0x8 11 unc_h_rxc_inserts.ipq uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_INSERTS.IPQ event=0x13,umask=0x4 11 unc_h_rxc_inserts.irq uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_INSERTS.IRQ event=0x13,umask=0x1 11 unc_h_rxc_inserts.irq_rej uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_INSERTS.IRQ_REJ event=0x13,umask=0x2 11 unc_h_rxc_inserts.prq uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_INSERTS.PRQ event=0x13,umask=0x10 11 unc_h_rxc_inserts.prq_rej uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_INSERTS.PRQ_REJ event=0x13,umask=0x20 11 unc_h_rxc_inserts.rrq uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_INSERTS.RRQ event=0x13,umask=0x40 11 unc_h_rxc_inserts.wbq uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_INSERTS.WBQ event=0x13,umask=0x80 11 unc_h_rxc_ipq0_reject.ad_req_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ0_REJECT.AD_REQ_VN0 event=0x22,umask=0x1 11 unc_h_rxc_ipq0_reject.ad_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ0_REJECT.AD_RSP_VN0 event=0x22,umask=0x2 11 unc_h_rxc_ipq0_reject.bl_ncb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ0_REJECT.BL_NCB_VN0 event=0x22,umask=0x10 11 unc_h_rxc_ipq0_reject.bl_ncs_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ0_REJECT.BL_NCS_VN0 event=0x22,umask=0x20 11 unc_h_rxc_ipq0_reject.bl_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ0_REJECT.BL_RSP_VN0 event=0x22,umask=0x4 11 unc_h_rxc_ipq0_reject.bl_wb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ0_REJECT.BL_WB_VN0 event=0x22,umask=0x8 11 unc_h_rxc_ipq1_reject.allow_snp uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.ALLOW_SNP event=0x23,umask=0x40 11 unc_h_rxc_ipq1_reject.any_ipq0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.ANY0 event=0x23,umask=0x1 11 unc_h_rxc_ipq1_reject.ha uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.HA event=0x23,umask=0x2 11 unc_h_rxc_ipq1_reject.llc_or_sf_way uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.LLC_OR_SF_WAY event=0x23,umask=0x20 11 unc_h_rxc_ipq1_reject.llc_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.LLC_VICTIM event=0x23,umask=0x4 11 unc_h_rxc_ipq1_reject.pa_match uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.PA_MATCH event=0x23,umask=0x80 11 unc_h_rxc_ipq1_reject.sf_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.SF_VICTIM event=0x23,umask=0x8 11 unc_h_rxc_ipq1_reject.victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IPQ1_REJECT.VICTIM event=0x23,umask=0x10 11 unc_h_rxc_irq0_reject.ad_req_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ0_REJECT.AD_REQ_VN0 event=0x18,umask=0x1 11 unc_h_rxc_irq0_reject.ad_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ0_REJECT.AD_RSP_VN0 event=0x18,umask=0x2 11 unc_h_rxc_irq0_reject.bl_ncb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ0_REJECT.BL_NCB_VN0 event=0x18,umask=0x10 11 unc_h_rxc_irq0_reject.bl_ncs_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ0_REJECT.BL_NCS_VN0 event=0x18,umask=0x20 11 unc_h_rxc_irq0_reject.bl_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ0_REJECT.BL_RSP_VN0 event=0x18,umask=0x4 11 unc_h_rxc_irq0_reject.bl_wb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ0_REJECT.BL_WB_VN0 event=0x18,umask=0x8 11 unc_h_rxc_irq1_reject.allow_snp uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.ALLOW_SNP event=0x19,umask=0x40 11 unc_h_rxc_irq1_reject.any_reject_irq0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.ANY0 event=0x19,umask=0x1 11 unc_h_rxc_irq1_reject.ha uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.HA event=0x19,umask=0x2 11 unc_h_rxc_irq1_reject.llc_or_sf_way uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.LLC_OR_SF_WAY event=0x19,umask=0x20 11 unc_h_rxc_irq1_reject.llc_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.LLC_VICTIM event=0x19,umask=0x4 11 unc_h_rxc_irq1_reject.pa_match uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.PA_MATCH event=0x19,umask=0x80 11 unc_h_rxc_irq1_reject.sf_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.SF_VICTIM event=0x19,umask=0x8 11 unc_h_rxc_irq1_reject.victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_IRQ1_REJECT.VICTIM event=0x19,umask=0x10 11 unc_h_rxc_ismq0_reject.ad_req_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_REJECT.AD_REQ_VN0 event=0x24,umask=0x1 11 unc_h_rxc_ismq0_reject.ad_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_REJECT.AD_RSP_VN0 event=0x24,umask=0x2 11 unc_h_rxc_ismq0_reject.bl_ncb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_REJECT.BL_NCB_VN0 event=0x24,umask=0x10 11 unc_h_rxc_ismq0_reject.bl_ncs_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_REJECT.BL_NCS_VN0 event=0x24,umask=0x20 11 unc_h_rxc_ismq0_reject.bl_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_REJECT.BL_RSP_VN0 event=0x24,umask=0x4 11 unc_h_rxc_ismq0_reject.bl_wb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_REJECT.BL_WB_VN0 event=0x24,umask=0x8 11 unc_h_rxc_ismq0_retry.ad_req_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_RETRY.AD_REQ_VN0 event=0x2c,umask=0x1 11 unc_h_rxc_ismq0_retry.ad_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_RETRY.AD_RSP_VN0 event=0x2c,umask=0x2 11 unc_h_rxc_ismq0_retry.bl_ncb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_RETRY.BL_NCB_VN0 event=0x2c,umask=0x10 11 unc_h_rxc_ismq0_retry.bl_ncs_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_RETRY.BL_NCS_VN0 event=0x2c,umask=0x20 11 unc_h_rxc_ismq0_retry.bl_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_RETRY.BL_RSP_VN0 event=0x2c,umask=0x4 11 unc_h_rxc_ismq0_retry.bl_wb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ0_RETRY.BL_WB_VN0 event=0x2c,umask=0x8 11 unc_h_rxc_ismq1_reject.any_ismq0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ1_REJECT.ANY0 event=0x25,umask=0x1 11 unc_h_rxc_ismq1_reject.ha uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ1_REJECT.HA event=0x25,umask=0x2 11 unc_h_rxc_ismq1_retry.any uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ1_RETRY.ANY0 event=0x2d,umask=0x1 11 unc_h_rxc_ismq1_retry.ha uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_ISMQ1_RETRY.HA event=0x2d,umask=0x2 11 unc_h_rxc_occupancy.ipq uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OCCUPANCY.IPQ event=0x11,umask=0x4 11 unc_h_rxc_occupancy.irq uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OCCUPANCY.IRQ event=0x11,umask=0x1 11 unc_h_rxc_occupancy.rrq uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OCCUPANCY.RRQ event=0x11,umask=0x40 11 unc_h_rxc_occupancy.wbq uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OCCUPANCY.WBQ event=0x11,umask=0x80 11 unc_h_rxc_other0_retry.ad_req_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER0_RETRY.AD_REQ_VN0 event=0x2e,umask=0x1 11 unc_h_rxc_other0_retry.ad_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER0_RETRY.AD_RSP_VN0 event=0x2e,umask=0x2 11 unc_h_rxc_other0_retry.bl_ncb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER0_RETRY.BL_NCB_VN0 event=0x2e,umask=0x10 11 unc_h_rxc_other0_retry.bl_ncs_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER0_RETRY.BL_NCS_VN0 event=0x2e,umask=0x20 11 unc_h_rxc_other0_retry.bl_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER0_RETRY.BL_RSP_VN0 event=0x2e,umask=0x4 11 unc_h_rxc_other0_retry.bl_wb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER0_RETRY.BL_WB_VN0 event=0x2e,umask=0x8 11 unc_h_rxc_other1_retry.allow_snp uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.ALLOW_SNP event=0x2f,umask=0x40 11 unc_h_rxc_other1_retry.any uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.ANY0 event=0x2f,umask=0x1 11 unc_h_rxc_other1_retry.ha uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.HA event=0x2f,umask=0x2 11 unc_h_rxc_other1_retry.llc_or_sf_way uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.LLC_OR_SF_WAY event=0x2f,umask=0x20 11 unc_h_rxc_other1_retry.llc_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.LLC_VICTIM event=0x2f,umask=0x4 11 unc_h_rxc_other1_retry.pa_match uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.PA_MATCH event=0x2f,umask=0x80 11 unc_h_rxc_other1_retry.sf_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.SF_VICTIM event=0x2f,umask=0x8 11 unc_h_rxc_other1_retry.victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_OTHER1_RETRY.VICTIM event=0x2f,umask=0x10 11 unc_h_rxc_prq0_reject.ad_req_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ0_REJECT.AD_REQ_VN0 event=0x20,umask=0x1 11 unc_h_rxc_prq0_reject.ad_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ0_REJECT.AD_RSP_VN0 event=0x20,umask=0x2 11 unc_h_rxc_prq0_reject.bl_ncb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ0_REJECT.BL_NCB_VN0 event=0x20,umask=0x10 11 unc_h_rxc_prq0_reject.bl_ncs_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ0_REJECT.BL_NCS_VN0 event=0x20,umask=0x20 11 unc_h_rxc_prq0_reject.bl_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ0_REJECT.BL_RSP_VN0 event=0x20,umask=0x4 11 unc_h_rxc_prq0_reject.bl_wb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ0_REJECT.BL_WB_VN0 event=0x20,umask=0x8 11 unc_h_rxc_prq1_reject.allow_snp uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.ALLOW_SNP event=0x21,umask=0x40 11 unc_h_rxc_prq1_reject.any_prq0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.ANY0 event=0x21,umask=0x1 11 unc_h_rxc_prq1_reject.ha uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.HA event=0x21,umask=0x2 11 unc_h_rxc_prq1_reject.llc_or_sf_way uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.LLC_OR_SF_WAY event=0x21,umask=0x20 11 unc_h_rxc_prq1_reject.llc_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.LLC_VICTIM event=0x21,umask=0x4 11 unc_h_rxc_prq1_reject.pa_match uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.PA_MATCH event=0x21,umask=0x80 11 unc_h_rxc_prq1_reject.sf_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.SF_VICTIM event=0x21,umask=0x8 11 unc_h_rxc_prq1_reject.victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_PRQ1_REJECT.VICTIM event=0x21,umask=0x10 11 unc_h_rxc_req_q0_retry.ad_req_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q0_RETRY.AD_REQ_VN0 event=0x2a,umask=0x1 11 unc_h_rxc_req_q0_retry.ad_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q0_RETRY.AD_RSP_VN0 event=0x2a,umask=0x2 11 unc_h_rxc_req_q0_retry.bl_ncb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q0_RETRY.BL_NCB_VN0 event=0x2a,umask=0x10 11 unc_h_rxc_req_q0_retry.bl_ncs_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q0_RETRY.BL_NCS_VN0 event=0x2a,umask=0x20 11 unc_h_rxc_req_q0_retry.bl_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q0_RETRY.BL_RSP_VN0 event=0x2a,umask=0x4 11 unc_h_rxc_req_q0_retry.bl_wb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q0_RETRY.BL_WB_VN0 event=0x2a,umask=0x8 11 unc_h_rxc_req_q1_retry.allow_snp uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.ALLOW_SNP event=0x2b,umask=0x40 11 unc_h_rxc_req_q1_retry.any uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.ANY0 event=0x2b,umask=0x1 11 unc_h_rxc_req_q1_retry.ha uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.HA event=0x2b,umask=0x2 11 unc_h_rxc_req_q1_retry.llc_or_sf_way uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.LLC_OR_SF_WAY event=0x2b,umask=0x20 11 unc_h_rxc_req_q1_retry.llc_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.LLC_VICTIM event=0x2b,umask=0x4 11 unc_h_rxc_req_q1_retry.pa_match uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.PA_MATCH event=0x2b,umask=0x80 11 unc_h_rxc_req_q1_retry.sf_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.SF_VICTIM event=0x2b,umask=0x8 11 unc_h_rxc_req_q1_retry.victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_REQ_Q1_RETRY.VICTIM event=0x2b,umask=0x10 11 unc_h_rxc_rrq0_reject.ad_req_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ0_REJECT.AD_REQ_VN0 event=0x26,umask=0x1 11 unc_h_rxc_rrq0_reject.ad_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ0_REJECT.AD_RSP_VN0 event=0x26,umask=0x2 11 unc_h_rxc_rrq0_reject.bl_ncb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ0_REJECT.BL_NCB_VN0 event=0x26,umask=0x10 11 unc_h_rxc_rrq0_reject.bl_ncs_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ0_REJECT.BL_NCS_VN0 event=0x26,umask=0x20 11 unc_h_rxc_rrq0_reject.bl_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ0_REJECT.BL_RSP_VN0 event=0x26,umask=0x4 11 unc_h_rxc_rrq0_reject.bl_wb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ0_REJECT.BL_WB_VN0 event=0x26,umask=0x8 11 unc_h_rxc_rrq1_reject.allow_snp uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.ALLOW_SNP event=0x27,umask=0x40 11 unc_h_rxc_rrq1_reject.any_rrq0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.ANY0 event=0x27,umask=0x1 11 unc_h_rxc_rrq1_reject.ha uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.HA event=0x27,umask=0x2 11 unc_h_rxc_rrq1_reject.llc_or_sf_way uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.LLC_OR_SF_WAY event=0x27,umask=0x20 11 unc_h_rxc_rrq1_reject.llc_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.LLC_VICTIM event=0x27,umask=0x4 11 unc_h_rxc_rrq1_reject.pa_match uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.PA_MATCH event=0x27,umask=0x80 11 unc_h_rxc_rrq1_reject.sf_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.SF_VICTIM event=0x27,umask=0x8 11 unc_h_rxc_rrq1_reject.victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_RRQ1_REJECT.VICTIM event=0x27,umask=0x10 11 unc_h_rxc_wbq0_reject.ad_req_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ0_REJECT.AD_REQ_VN0 event=0x28,umask=0x1 11 unc_h_rxc_wbq0_reject.ad_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ0_REJECT.AD_RSP_VN0 event=0x28,umask=0x2 11 unc_h_rxc_wbq0_reject.bl_ncb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ0_REJECT.BL_NCB_VN0 event=0x28,umask=0x10 11 unc_h_rxc_wbq0_reject.bl_ncs_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ0_REJECT.BL_NCS_VN0 event=0x28,umask=0x20 11 unc_h_rxc_wbq0_reject.bl_rsp_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ0_REJECT.BL_RSP_VN0 event=0x28,umask=0x4 11 unc_h_rxc_wbq0_reject.bl_wb_vn0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ0_REJECT.BL_WB_VN0 event=0x28,umask=0x8 11 unc_h_rxc_wbq1_reject.allow_snp uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.ALLOW_SNP event=0x29,umask=0x40 11 unc_h_rxc_wbq1_reject.any_wbq0 uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.ANY0 event=0x29,umask=0x1 11 unc_h_rxc_wbq1_reject.ha uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.HA event=0x29,umask=0x2 11 unc_h_rxc_wbq1_reject.llc_or_sf_way uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.LLC_OR_SF_WAY event=0x29,umask=0x20 11 unc_h_rxc_wbq1_reject.llc_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.LLC_VICTIM event=0x29,umask=0x4 11 unc_h_rxc_wbq1_reject.pa_match uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.PA_MATCH event=0x29,umask=0x80 11 unc_h_rxc_wbq1_reject.sf_victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.SF_VICTIM event=0x29,umask=0x8 11 unc_h_rxc_wbq1_reject.victim uncore cache This event is deprecated. Refer to new event UNC_CHA_RxC_WBQ1_REJECT.VICTIM event=0x29,umask=0x10 11 unc_h_rxr_busy_starved.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_BUSY_STARVED.AD_BNC event=0xb4,umask=0x1 11 unc_h_rxr_busy_starved.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_BUSY_STARVED.AD_CRD event=0xb4,umask=0x10 11 unc_h_rxr_busy_starved.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_BUSY_STARVED.BL_BNC event=0xb4,umask=0x4 11 unc_h_rxr_busy_starved.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_BUSY_STARVED.BL_CRD event=0xb4,umask=0x40 11 unc_h_rxr_bypass.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_BYPASS.AD_BNC event=0xb2,umask=0x1 11 unc_h_rxr_bypass.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_BYPASS.AD_CRD event=0xb2,umask=0x10 11 unc_h_rxr_bypass.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_BYPASS.AK_BNC event=0xb2,umask=0x2 11 unc_h_rxr_bypass.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_BYPASS.BL_BNC event=0xb2,umask=0x4 11 unc_h_rxr_bypass.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_BYPASS.BL_CRD event=0xb2,umask=0x40 11 unc_h_rxr_bypass.iv_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_BYPASS.IV_BNC event=0xb2,umask=0x8 11 unc_h_rxr_crd_starved.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_CRD_STARVED.AD_BNC event=0xb3,umask=0x1 11 unc_h_rxr_crd_starved.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_CRD_STARVED.AD_CRD event=0xb3,umask=0x10 11 unc_h_rxr_crd_starved.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_CRD_STARVED.AK_BNC event=0xb3,umask=0x2 11 unc_h_rxr_crd_starved.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_CRD_STARVED.BL_BNC event=0xb3,umask=0x4 11 unc_h_rxr_crd_starved.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_CRD_STARVED.BL_CRD event=0xb3,umask=0x40 11 unc_h_rxr_crd_starved.ifv uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_CRD_STARVED.IFV event=0xb3,umask=0x80 11 unc_h_rxr_crd_starved.iv_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_CRD_STARVED.IV_BNC event=0xb3,umask=0x8 11 unc_h_rxr_inserts.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_INSERTS.AD_BNC event=0xb1,umask=0x1 11 unc_h_rxr_inserts.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_INSERTS.AD_CRD event=0xb1,umask=0x10 11 unc_h_rxr_inserts.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_INSERTS.AK_BNC event=0xb1,umask=0x2 11 unc_h_rxr_inserts.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_INSERTS.BL_BNC event=0xb1,umask=0x4 11 unc_h_rxr_inserts.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_INSERTS.BL_CRD event=0xb1,umask=0x40 11 unc_h_rxr_inserts.iv_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_INSERTS.IV_BNC event=0xb1,umask=0x8 11 unc_h_rxr_occupancy.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_OCCUPANCY.AD_BNC event=0xb0,umask=0x1 11 unc_h_rxr_occupancy.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_OCCUPANCY.AD_CRD event=0xb0,umask=0x10 11 unc_h_rxr_occupancy.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_OCCUPANCY.AK_BNC event=0xb0,umask=0x2 11 unc_h_rxr_occupancy.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_OCCUPANCY.BL_BNC event=0xb0,umask=0x4 11 unc_h_rxr_occupancy.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_OCCUPANCY.BL_CRD event=0xb0,umask=0x40 11 unc_h_rxr_occupancy.iv_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_RxR_OCCUPANCY.IV_BNC event=0xb0,umask=0x8 11 unc_h_sf_eviction.e_state uncore cache This event is deprecated. Refer to new event UNC_CHA_SF_EVICTION.E_STATE event=0x3d,umask=0x2 11 unc_h_sf_eviction.m_state uncore cache This event is deprecated. Refer to new event UNC_CHA_SF_EVICTION.M_STATE event=0x3d,umask=0x1 11 unc_h_sf_eviction.s_state uncore cache This event is deprecated. Refer to new event UNC_CHA_SF_EVICTION.S_STATE event=0x3d,umask=0x4 11 unc_h_snoops_sent. uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOPS_SENT.ALL event=0x51,umask=0x1 11 unc_h_snoops_sent.bcst_loc uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOPS_SENT.BCST_LOCAL event=0x51,umask=0x10 11 unc_h_snoops_sent.bcst_rem uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOPS_SENT.BCST_REMOTE event=0x51,umask=0x20 11 unc_h_snoops_sent.direct_loc uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOPS_SENT.DIRECT_LOCAL event=0x51,umask=0x40 11 unc_h_snoops_sent.direct_rem uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOPS_SENT.DIRECT_REMOTE event=0x51,umask=0x80 11 unc_h_snoops_sent.local uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOPS_SENT.LOCAL event=0x51,umask=0x4 11 unc_h_snoops_sent.remote uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOPS_SENT.REMOTE event=0x51,umask=0x8 11 unc_h_snoop_resp.rspcnflct uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSPCNFLCTS event=0x5c,umask=0x40 11 unc_h_snoop_resp.rspfwd uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSPFWD event=0x5c,umask=0x80 11 unc_h_snoop_resp.rspi uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSPI event=0x5c,umask=0x1 11 unc_h_snoop_resp.rspifwd uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSPIFWD event=0x5c,umask=0x4 11 unc_h_snoop_resp.rsps uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSPS event=0x5c,umask=0x2 11 unc_h_snoop_resp.rspsfwd uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSPSFWD event=0x5c,umask=0x8 11 unc_h_snoop_resp.rsp_fwd_wb uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSP_FWD_WB event=0x5c,umask=0x20 11 unc_h_snoop_resp.rsp_wb uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP.RSP_WBWB event=0x5c,umask=0x10 11 unc_h_snp_rsp_rcv_local.rspcnflct uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSPCNFLCT event=0x5d,umask=0x40 11 unc_h_snp_rsp_rcv_local.rspfwd uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSPFWD event=0x5d,umask=0x80 11 unc_h_snp_rsp_rcv_local.rspi uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSPI event=0x5d,umask=0x1 11 unc_h_snp_rsp_rcv_local.rspifwd uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSPIFWD event=0x5d,umask=0x4 11 unc_h_snp_rsp_rcv_local.rsps uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSPS event=0x5d,umask=0x2 11 unc_h_snp_rsp_rcv_local.rspsfwd uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSPSFWD event=0x5d,umask=0x8 11 unc_h_snp_rsp_rcv_local.rsp_fwd_wb uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSP_FWD_WB event=0x5d,umask=0x20 11 unc_h_snp_rsp_rcv_local.rsp_wb uncore cache This event is deprecated. Refer to new event UNC_CHA_SNOOP_RESP_LOCAL.RSP_WB event=0x5d,umask=0x10 11 unc_h_stall_no_txr_horz_crd_ad_ag0.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG0.TGR0 event=0xd0,umask=0x1 11 unc_h_stall_no_txr_horz_crd_ad_ag0.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG0.TGR1 event=0xd0,umask=0x2 11 unc_h_stall_no_txr_horz_crd_ad_ag0.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG0.TGR2 event=0xd0,umask=0x4 11 unc_h_stall_no_txr_horz_crd_ad_ag0.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG0.TGR3 event=0xd0,umask=0x8 11 unc_h_stall_no_txr_horz_crd_ad_ag0.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG0.TGR4 event=0xd0,umask=0x10 11 unc_h_stall_no_txr_horz_crd_ad_ag0.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG0.TGR5 event=0xd0,umask=0x20 11 unc_h_stall_no_txr_horz_crd_ad_ag1.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG1.TGR0 event=0xd2,umask=0x1 11 unc_h_stall_no_txr_horz_crd_ad_ag1.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG1.TGR1 event=0xd2,umask=0x2 11 unc_h_stall_no_txr_horz_crd_ad_ag1.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG1.TGR2 event=0xd2,umask=0x4 11 unc_h_stall_no_txr_horz_crd_ad_ag1.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG1.TGR3 event=0xd2,umask=0x8 11 unc_h_stall_no_txr_horz_crd_ad_ag1.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG1.TGR4 event=0xd2,umask=0x10 11 unc_h_stall_no_txr_horz_crd_ad_ag1.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_AD_AG1.TGR5 event=0xd2,umask=0x20 11 unc_h_stall_no_txr_horz_crd_bl_ag0.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG0.TGR0 event=0xd4,umask=0x1 11 unc_h_stall_no_txr_horz_crd_bl_ag0.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG0.TGR1 event=0xd4,umask=0x2 11 unc_h_stall_no_txr_horz_crd_bl_ag0.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG0.TGR2 event=0xd4,umask=0x4 11 unc_h_stall_no_txr_horz_crd_bl_ag0.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG0.TGR3 event=0xd4,umask=0x8 11 unc_h_stall_no_txr_horz_crd_bl_ag0.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG0.TGR4 event=0xd4,umask=0x10 11 unc_h_stall_no_txr_horz_crd_bl_ag0.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG0.TGR5 event=0xd4,umask=0x20 11 unc_h_stall_no_txr_horz_crd_bl_ag1.tgr0 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG1.TGR0 event=0xd6,umask=0x1 11 unc_h_stall_no_txr_horz_crd_bl_ag1.tgr1 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG1.TGR1 event=0xd6,umask=0x2 11 unc_h_stall_no_txr_horz_crd_bl_ag1.tgr2 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG1.TGR2 event=0xd6,umask=0x4 11 unc_h_stall_no_txr_horz_crd_bl_ag1.tgr3 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG1.TGR3 event=0xd6,umask=0x8 11 unc_h_stall_no_txr_horz_crd_bl_ag1.tgr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG1.TGR4 event=0xd6,umask=0x10 11 unc_h_stall_no_txr_horz_crd_bl_ag1.tgr5 uncore cache This event is deprecated. Refer to new event UNC_CHA_STALL_NO_TxR_HORZ_CRD_BL_AG1.TGR5 event=0xd6,umask=0x20 11 unc_h_txr_horz_ads_used.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_ADS_USED.AD_BNC event=0x9d,umask=0x1 11 unc_h_txr_horz_ads_used.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_ADS_USED.AD_CRD event=0x9d,umask=0x10 11 unc_h_txr_horz_ads_used.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_ADS_USED.AK_BNC event=0x9d,umask=0x2 11 unc_h_txr_horz_ads_used.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_ADS_USED.BL_BNC event=0x9d,umask=0x4 11 unc_h_txr_horz_ads_used.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_ADS_USED.BL_CRD event=0x9d,umask=0x40 11 unc_h_txr_horz_bypass.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_BYPASS.AD_BNC event=0x9f,umask=0x1 11 unc_h_txr_horz_bypass.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_BYPASS.AD_CRD event=0x9f,umask=0x10 11 unc_h_txr_horz_bypass.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_BYPASS.AK_BNC event=0x9f,umask=0x2 11 unc_h_txr_horz_bypass.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_BYPASS.BL_BNC event=0x9f,umask=0x4 11 unc_h_txr_horz_bypass.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_BYPASS.BL_CRD event=0x9f,umask=0x40 11 unc_h_txr_horz_bypass.iv_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_BYPASS.IV_BNC event=0x9f,umask=0x8 11 unc_h_txr_horz_cycles_full.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_FULL.AD_BNC event=0x96,umask=0x1 11 unc_h_txr_horz_cycles_full.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_FULL.AD_CRD event=0x96,umask=0x10 11 unc_h_txr_horz_cycles_full.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_FULL.AK_BNC event=0x96,umask=0x2 11 unc_h_txr_horz_cycles_full.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_FULL.BL_BNC event=0x96,umask=0x4 11 unc_h_txr_horz_cycles_full.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_FULL.BL_CRD event=0x96,umask=0x40 11 unc_h_txr_horz_cycles_full.iv_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_FULL.IV_BNC event=0x96,umask=0x8 11 unc_h_txr_horz_cycles_ne.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_NE.AD_BNC event=0x97,umask=0x1 11 unc_h_txr_horz_cycles_ne.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_NE.AD_CRD event=0x97,umask=0x10 11 unc_h_txr_horz_cycles_ne.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_NE.AK_BNC event=0x97,umask=0x2 11 unc_h_txr_horz_cycles_ne.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_NE.BL_BNC event=0x97,umask=0x4 11 unc_h_txr_horz_cycles_ne.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_NE.BL_CRD event=0x97,umask=0x40 11 unc_h_txr_horz_cycles_ne.iv_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_CYCLES_NE.IV_BNC event=0x97,umask=0x8 11 unc_h_txr_horz_inserts.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_INSERTS.AD_BNC event=0x95,umask=0x1 11 unc_h_txr_horz_inserts.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_INSERTS.AD_CRD event=0x95,umask=0x10 11 unc_h_txr_horz_inserts.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_INSERTS.AK_BNC event=0x95,umask=0x2 11 unc_h_txr_horz_inserts.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_INSERTS.BL_BNC event=0x95,umask=0x4 11 unc_h_txr_horz_inserts.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_INSERTS.BL_CRD event=0x95,umask=0x40 11 unc_h_txr_horz_inserts.iv_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_INSERTS.IV_BNC event=0x95,umask=0x8 11 unc_h_txr_horz_nack.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_NACK.AD_BNC event=0x99,umask=0x1 11 unc_h_txr_horz_nack.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_NACK.AD_CRD event=0x99,umask=0x20 11 unc_h_txr_horz_nack.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_NACK.AK_BNC event=0x99,umask=0x2 11 unc_h_txr_horz_nack.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_NACK.BL_BNC event=0x99,umask=0x4 11 unc_h_txr_horz_nack.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_NACK.BL_CRD event=0x99,umask=0x40 11 unc_h_txr_horz_nack.iv_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_NACK.IV_BNC event=0x99,umask=0x8 11 unc_h_txr_horz_occupancy.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_OCCUPANCY.AD_BNC event=0x94,umask=0x1 11 unc_h_txr_horz_occupancy.ad_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_OCCUPANCY.AD_CRD event=0x94,umask=0x10 11 unc_h_txr_horz_occupancy.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_OCCUPANCY.AK_BNC event=0x94,umask=0x2 11 unc_h_txr_horz_occupancy.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_OCCUPANCY.BL_BNC event=0x94,umask=0x4 11 unc_h_txr_horz_occupancy.bl_crd uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_OCCUPANCY.BL_CRD event=0x94,umask=0x40 11 unc_h_txr_horz_occupancy.iv_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_OCCUPANCY.IV_BNC event=0x94,umask=0x8 11 unc_h_txr_horz_starved.ad_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_STARVED.AD_BNC event=0x9b,umask=0x1 11 unc_h_txr_horz_starved.ak_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_STARVED.AK_BNC event=0x9b,umask=0x2 11 unc_h_txr_horz_starved.bl_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_STARVED.BL_BNC event=0x9b,umask=0x4 11 unc_h_txr_horz_starved.iv_bnc uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_HORZ_STARVED.IV_BNC event=0x9b,umask=0x8 11 unc_h_txr_vert_ads_used.ad_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_ADS_USED.AD_AG0 event=0x9c,umask=0x1 11 unc_h_txr_vert_ads_used.ad_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_ADS_USED.AD_AG1 event=0x9c,umask=0x10 11 unc_h_txr_vert_ads_used.ak_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_ADS_USED.AK_AG0 event=0x9c,umask=0x2 11 unc_h_txr_vert_ads_used.ak_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_ADS_USED.AK_AG1 event=0x9c,umask=0x20 11 unc_h_txr_vert_ads_used.bl_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_ADS_USED.BL_AG0 event=0x9c,umask=0x4 11 unc_h_txr_vert_ads_used.bl_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_ADS_USED.BL_AG1 event=0x9c,umask=0x40 11 unc_h_txr_vert_bypass.ad_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_BYPASS.AD_AG0 event=0x9e,umask=0x1 11 unc_h_txr_vert_bypass.ad_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_BYPASS.AD_AG1 event=0x9e,umask=0x10 11 unc_h_txr_vert_bypass.ak_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_BYPASS.AK_AG0 event=0x9e,umask=0x2 11 unc_h_txr_vert_bypass.ak_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_BYPASS.AK_AG1 event=0x9e,umask=0x20 11 unc_h_txr_vert_bypass.bl_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_BYPASS.BL_AG0 event=0x9e,umask=0x4 11 unc_h_txr_vert_bypass.bl_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_BYPASS.BL_AG1 event=0x9e,umask=0x40 11 unc_h_txr_vert_bypass.iv_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_BYPASS.IV event=0x9e,umask=0x8 11 unc_h_txr_vert_cycles_full.ad_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_FULL.AD_AG0 event=0x92,umask=0x1 11 unc_h_txr_vert_cycles_full.ad_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_FULL.AD_AG1 event=0x92,umask=0x10 11 unc_h_txr_vert_cycles_full.ak_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_FULL.AK_AG0 event=0x92,umask=0x2 11 unc_h_txr_vert_cycles_full.ak_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_FULL.AK_AG1 event=0x92,umask=0x20 11 unc_h_txr_vert_cycles_full.bl_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_FULL.BL_AG0 event=0x92,umask=0x4 11 unc_h_txr_vert_cycles_full.bl_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_FULL.BL_AG1 event=0x92,umask=0x40 11 unc_h_txr_vert_cycles_full.iv_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_FULL.IV event=0x92,umask=0x8 11 unc_h_txr_vert_cycles_ne.ad_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_NE.AD_AG0 event=0x93,umask=0x1 11 unc_h_txr_vert_cycles_ne.ad_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_NE.AD_AG1 event=0x93,umask=0x10 11 unc_h_txr_vert_cycles_ne.ak_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_NE.AK_AG0 event=0x93,umask=0x2 11 unc_h_txr_vert_cycles_ne.ak_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_NE.AK_AG1 event=0x93,umask=0x20 11 unc_h_txr_vert_cycles_ne.bl_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_NE.BL_AG0 event=0x93,umask=0x4 11 unc_h_txr_vert_cycles_ne.bl_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_NE.BL_AG1 event=0x93,umask=0x40 11 unc_h_txr_vert_cycles_ne.iv_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_CYCLES_NE.IV event=0x93,umask=0x8 11 unc_h_txr_vert_inserts.ad_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_INSERTS.AD_AG0 event=0x91,umask=0x1 11 unc_h_txr_vert_inserts.ad_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_INSERTS.AD_AG1 event=0x91,umask=0x10 11 unc_h_txr_vert_inserts.ak_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_INSERTS.AK_AG0 event=0x91,umask=0x2 11 unc_h_txr_vert_inserts.ak_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_INSERTS.AK_AG1 event=0x91,umask=0x20 11 unc_h_txr_vert_inserts.bl_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_INSERTS.BL_AG0 event=0x91,umask=0x4 11 unc_h_txr_vert_inserts.bl_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_INSERTS.BL_AG1 event=0x91,umask=0x40 11 unc_h_txr_vert_inserts.iv_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_INSERTS.IV event=0x91,umask=0x8 11 unc_h_txr_vert_nack.ad_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_NACK.AD_AG0 event=0x98,umask=0x1 11 unc_h_txr_vert_nack.ad_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_NACK.AD_AG1 event=0x98,umask=0x10 11 unc_h_txr_vert_nack.ak_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_NACK.AK_AG0 event=0x98,umask=0x2 11 unc_h_txr_vert_nack.ak_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_NACK.AK_AG1 event=0x98,umask=0x20 11 unc_h_txr_vert_nack.bl_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_NACK.BL_AG0 event=0x98,umask=0x4 11 unc_h_txr_vert_nack.bl_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_NACK.BL_AG1 event=0x98,umask=0x40 11 unc_h_txr_vert_nack.iv uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_NACK.IV event=0x98,umask=0x8 11 unc_h_txr_vert_occupancy.ad_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_OCCUPANCY.AD_AG0 event=0x90,umask=0x1 11 unc_h_txr_vert_occupancy.ad_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_OCCUPANCY.AD_AG1 event=0x90,umask=0x10 11 unc_h_txr_vert_occupancy.ak_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_OCCUPANCY.AK_AG0 event=0x90,umask=0x2 11 unc_h_txr_vert_occupancy.ak_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_OCCUPANCY.AK_AG1 event=0x90,umask=0x20 11 unc_h_txr_vert_occupancy.bl_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_OCCUPANCY.BL_AG0 event=0x90,umask=0x4 11 unc_h_txr_vert_occupancy.bl_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_OCCUPANCY.BL_AG1 event=0x90,umask=0x40 11 unc_h_txr_vert_occupancy.iv_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_OCCUPANCY.IV event=0x90,umask=0x8 11 unc_h_txr_vert_starved.ad_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_STARVED.AD_AG0 event=0x9a,umask=0x1 11 unc_h_txr_vert_starved.ad_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_STARVED.AD_AG1 event=0x9a,umask=0x10 11 unc_h_txr_vert_starved.ak_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_STARVED.AK_AG0 event=0x9a,umask=0x2 11 unc_h_txr_vert_starved.ak_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_STARVED.AK_AG1 event=0x9a,umask=0x20 11 unc_h_txr_vert_starved.bl_ag0 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_STARVED.BL_AG0 event=0x9a,umask=0x4 11 unc_h_txr_vert_starved.bl_ag1 uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_STARVED.BL_AG1 event=0x9a,umask=0x40 11 unc_h_txr_vert_starved.iv uncore cache This event is deprecated. Refer to new event UNC_CHA_TxR_VERT_STARVED.IV event=0x9a,umask=0x8 11 unc_h_vert_ring_ad_in_use.dn_even uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_AD_IN_USE.DN_EVEN event=0xa6,umask=0x4 11 unc_h_vert_ring_ad_in_use.dn_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_AD_IN_USE.DN_ODD event=0xa6,umask=0x8 11 unc_h_vert_ring_ad_in_use.up_even uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_AD_IN_USE.UP_EVEN event=0xa6,umask=0x1 11 unc_h_vert_ring_ad_in_use.up_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_AD_IN_USE.UP_ODD event=0xa6,umask=0x2 11 unc_h_vert_ring_ak_in_use.dn_even uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_AK_IN_USE.DN_EVEN event=0xa8,umask=0x4 11 unc_h_vert_ring_ak_in_use.dn_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_AK_IN_USE.DN_ODD event=0xa8,umask=0x8 11 unc_h_vert_ring_ak_in_use.up_even uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_AK_IN_USE.UP_EVEN event=0xa8,umask=0x1 11 unc_h_vert_ring_ak_in_use.up_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_AK_IN_USE.UP_ODD event=0xa8,umask=0x2 11 unc_h_vert_ring_bl_in_use.dn_even uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_BL_IN_USE.DN_EVEN event=0xaa,umask=0x4 11 unc_h_vert_ring_bl_in_use.dn_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_BL_IN_USE.DN_ODD event=0xaa,umask=0x8 11 unc_h_vert_ring_bl_in_use.up_even uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_BL_IN_USE.UP_EVEN event=0xaa,umask=0x1 11 unc_h_vert_ring_bl_in_use.up_odd uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_BL_IN_USE.UP_ODD event=0xaa,umask=0x2 11 unc_h_vert_ring_iv_in_use.dn uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_IV_IN_USE.DN event=0xac,umask=0x4 11 unc_h_vert_ring_iv_in_use.up uncore cache This event is deprecated. Refer to new event UNC_CHA_VERT_RING_IV_IN_USE.UP event=0xac,umask=0x1 11 unc_h_wb_push_mtoi.llc uncore cache This event is deprecated. Refer to new event UNC_CHA_WB_PUSH_MTOI.LLC event=0x56,umask=0x1 11 unc_h_wb_push_mtoi.mem uncore cache This event is deprecated. Refer to new event UNC_CHA_WB_PUSH_MTOI.MEM event=0x56,umask=0x2 11 unc_h_write_no_credits.edc0_smi2 uncore cache This event is deprecated. Refer to new event UNC_CHA_WRITE_NO_CREDITS.EDC0_SMI2 event=0x5a,umask=0x4 11 unc_h_write_no_credits.edc1_smi3 uncore cache This event is deprecated. Refer to new event UNC_CHA_WRITE_NO_CREDITS.EDC1_SMI3 event=0x5a,umask=0x8 11 unc_h_write_no_credits.edc2_smi4 uncore cache This event is deprecated. Refer to new event UNC_CHA_WRITE_NO_CREDITS.EDC2_SMI4 event=0x5a,umask=0x10 11 unc_h_write_no_credits.edc3_smi5 uncore cache This event is deprecated. Refer to new event UNC_CHA_WRITE_NO_CREDITS.EDC3_SMI5 event=0x5a,umask=0x20 11 unc_h_write_no_credits.mc0_smi0 uncore cache This event is deprecated. Refer to new event UNC_CHA_WRITE_NO_CREDITS.MC0_SMI0 event=0x5a,umask=0x1 11 unc_h_write_no_credits.mc1_smi1 uncore cache This event is deprecated. Refer to new event UNC_CHA_WRITE_NO_CREDITS.MC1_SMI1 event=0x5a,umask=0x2 11 unc_h_xsnp_resp.any_rspi_fwdfe uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.ANY_RSPI_FWDFE event=0x32,umask=0xe4 11 unc_h_xsnp_resp.any_rspi_fwdm uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.ANY_RSPI_FWDM event=0x32,umask=0xf0 11 unc_h_xsnp_resp.any_rsps_fwdfe uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.ANY_RSPS_FWDFE event=0x32,umask=0xe2 11 unc_h_xsnp_resp.any_rsps_fwdm uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.ANY_RSPS_FWDM event=0x32,umask=0xe8 11 unc_h_xsnp_resp.any_rsp_hitfse uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.ANY_RSP_HITFSE event=0x32,umask=0xe1 11 unc_h_xsnp_resp.core_rspi_fwdfe uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.CORE_RSPI_FWDFE event=0x32,umask=0x44 11 unc_h_xsnp_resp.core_rspi_fwdm uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.CORE_RSPI_FWDM event=0x32,umask=0x50 11 unc_h_xsnp_resp.core_rsps_fwdfe uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.CORE_RSPS_FWDFE event=0x32,umask=0x42 11 unc_h_xsnp_resp.core_rsps_fwdm uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.CORE_RSPS_FWDM event=0x32,umask=0x48 11 unc_h_xsnp_resp.core_rsp_hitfse uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.CORE_RSP_HITFSE event=0x32,umask=0x41 11 unc_h_xsnp_resp.evict_rspi_fwdfe uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EVICT_RSPI_FWDFE event=0x32,umask=0x84 11 unc_h_xsnp_resp.evict_rspi_fwdm uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EVICT_RSPI_FWDM event=0x32,umask=0x90 11 unc_h_xsnp_resp.evict_rsps_fwdfe uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EVICT_RSPS_FWDFE event=0x32,umask=0x82 11 unc_h_xsnp_resp.evict_rsps_fwdm uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EVICT_RSPS_FWDM event=0x32,umask=0x88 11 unc_h_xsnp_resp.evict_rsp_hitfse uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EVICT_RSP_HITFSE event=0x32,umask=0x81 11 unc_h_xsnp_resp.ext_rspi_fwdfe uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EXT_RSPI_FWDFE event=0x32,umask=0x24 11 unc_h_xsnp_resp.ext_rspi_fwdm uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EXT_RSPI_FWDM event=0x32,umask=0x30 11 unc_h_xsnp_resp.ext_rsps_fwdfe uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EXT_RSPS_FWDFE event=0x32,umask=0x22 11 unc_h_xsnp_resp.ext_rsps_fwdm uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EXT_RSPS_FWDM event=0x32,umask=0x28 11 unc_h_xsnp_resp.ext_rsp_hitfse uncore cache This event is deprecated. Refer to new event UNC_CHA_XSNP_RESP.EXT_RSP_HITFSE event=0x32,umask=0x21 11 unc_i_cache_total_occupancy.any uncore interconnect Total Write Cache Occupancy; Any Source event=0xf,umask=0x1 01 Accumulates the number of reads and writes that are outstanding in the uncore in each cycle. This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY events.; Tracks all requests from any source port unc_i_cache_total_occupancy.iv_q uncore interconnect Total Write Cache Occupancy; Snoops event=0xf,umask=0x2 01 Accumulates the number of reads and writes that are outstanding in the uncore in each cycle. This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY events unc_i_cache_total_occupancy.mem uncore interconnect Total IRP occupancy of inbound read and write requests event=0xf,umask=0x4 01 Total IRP occupancy of inbound read and write requests. This is effectively the sum of read occupancy and write occupancy unc_i_clockticks uncore interconnect IRP Clocks event=0x1 01 unc_i_coherent_ops.clflush uncore interconnect Coherent Ops; CLFlush event=0x10,umask=0x80 01 Counts the number of coherency related operations servied by the IRP unc_i_coherent_ops.crd uncore interconnect Coherent Ops; CRd event=0x10,umask=0x2 01 Counts the number of coherency related operations servied by the IRP unc_i_coherent_ops.drd uncore interconnect Coherent Ops; DRd event=0x10,umask=0x4 01 Counts the number of coherency related operations servied by the IRP unc_i_coherent_ops.pcidcahint uncore interconnect Coherent Ops; PCIDCAHin5t event=0x10,umask=0x20 01 Counts the number of coherency related operations servied by the IRP unc_i_coherent_ops.pcirdcur uncore interconnect Coherent Ops; PCIRdCur event=0x10,umask=0x1 01 Counts the number of coherency related operations servied by the IRP unc_i_coherent_ops.pcitom uncore interconnect PCIITOM request issued by the IRP unit to the mesh with the intention of writing a full cacheline event=0x10,umask=0x10 01 PCIITOM request issued by the IRP unit to the mesh with the intention of writing a full cacheline to coherent memory, without a RFO. PCIITOM is a speculative Invalidate to Modified command that requests ownership of the cacheline and does not move data from the mesh to IRP cache unc_i_coherent_ops.rfo uncore interconnect RFO request issued by the IRP unit to the mesh with the intention of writing a partial cacheline event=0x10,umask=0x8 01 RFO request issued by the IRP unit to the mesh with the intention of writing a partial cacheline to coherent memory. RFO is a Read For Ownership command that requests ownership of the cacheline and moves data from the mesh to IRP cache unc_i_coherent_ops.wbmtoi uncore interconnect Coherent Ops; WbMtoI event=0x10,umask=0x40 01 Counts the number of coherency related operations servied by the IRP unc_i_faf_full uncore interconnect FAF RF full event=0x17 01 unc_i_faf_inserts uncore interconnect Inbound read requests received by the IRP and inserted into the FAF queue event=0x18 01 Inbound read requests to coherent memory, received by the IRP and inserted into the Fire and Forget queue (FAF), a queue used for processing inbound reads in the IRP unc_i_faf_occupancy uncore interconnect Occupancy of the IRP FAF queue event=0x19 01 Occupancy of the IRP Fire and Forget (FAF) queue, a queue used for processing inbound reads in the IRP unc_i_faf_transactions uncore interconnect FAF allocation -- sent to ADQ event=0x16 01 unc_i_irp_all.inbound_inserts uncore interconnect All Inserts Inbound (p2p + faf + cset) event=0x1e,umask=0x1 01 unc_i_irp_all.outbound_inserts uncore interconnect All Inserts Outbound (BL, AK, Snoops) event=0x1e,umask=0x2 01 unc_i_misc0.2nd_atomic_insert uncore interconnect Misc Events - Set 0; Cache Inserts of Atomic Transactions as Secondary event=0x1c,umask=0x10 01 unc_i_misc0.2nd_rd_insert uncore interconnect Misc Events - Set 0; Cache Inserts of Read Transactions as Secondary event=0x1c,umask=0x4 01 unc_i_misc0.2nd_wr_insert uncore interconnect Misc Events - Set 0; Cache Inserts of Write Transactions as Secondary event=0x1c,umask=0x8 01 unc_i_misc0.fast_rej uncore interconnect Misc Events - Set 0; Fastpath Rejects event=0x1c,umask=0x2 01 unc_i_misc0.fast_req uncore interconnect Misc Events - Set 0; Fastpath Requests event=0x1c,umask=0x1 01 unc_i_misc0.fast_xfer uncore interconnect Misc Events - Set 0; Fastpath Transfers From Primary to Secondary event=0x1c,umask=0x20 01 unc_i_misc0.pf_ack_hint uncore interconnect Misc Events - Set 0; Prefetch Ack Hints From Primary to Secondary event=0x1c,umask=0x40 01 unc_i_misc0.unknown uncore interconnect Misc Events - Set 0 event=0x1c,umask=0x80 01 unc_i_misc1.lost_fwd uncore interconnect Misc Events - Set 1; Lost Forward event=0x1d,umask=0x10 01 Snoop pulled away ownership before a write was committed unc_i_misc1.sec_rcvd_invld uncore interconnect Misc Events - Set 1; Received Invalid event=0x1d,umask=0x20 01 Secondary received a transfer that did not have sufficient MESI state unc_i_misc1.sec_rcvd_vld uncore interconnect Misc Events - Set 1; Received Valid event=0x1d,umask=0x40 01 Secondary received a transfer that did have sufficient MESI state unc_i_misc1.slow_e uncore interconnect Misc Events - Set 1; Slow Transfer of E Line event=0x1d,umask=0x4 01 Secondary received a transfer that did have sufficient MESI state unc_i_misc1.slow_i uncore interconnect Misc Events - Set 1; Slow Transfer of I Line event=0x1d,umask=0x1 01 Snoop took cacheline ownership before write from data was committed unc_i_misc1.slow_m uncore interconnect Misc Events - Set 1; Slow Transfer of M Line event=0x1d,umask=0x8 01 Snoop took cacheline ownership before write from data was committed unc_i_misc1.slow_s uncore interconnect Misc Events - Set 1; Slow Transfer of S Line event=0x1d,umask=0x2 01 Secondary received a transfer that did not have sufficient MESI state unc_i_p2p_inserts uncore interconnect P2P Requests event=0x14 01 P2P requests from the ITC unc_i_p2p_occupancy uncore interconnect P2P Occupancy event=0x15 01 P2P B & S Queue Occupancy unc_i_p2p_transactions.cmpl uncore interconnect P2P Transactions; P2P completions event=0x13,umask=0x8 01 unc_i_p2p_transactions.loc uncore interconnect P2P Transactions; match if local only event=0x13,umask=0x40 01 unc_i_p2p_transactions.loc_and_tgt_match uncore interconnect P2P Transactions; match if local and target matches event=0x13,umask=0x80 01 unc_i_p2p_transactions.msg uncore interconnect P2P Transactions; P2P Message event=0x13,umask=0x4 01 unc_i_p2p_transactions.rd uncore interconnect P2P Transactions; P2P reads event=0x13,umask=0x1 01 unc_i_p2p_transactions.rem uncore interconnect P2P Transactions; Match if remote only event=0x13,umask=0x10 01 unc_i_p2p_transactions.rem_and_tgt_match uncore interconnect P2P Transactions; match if remote and target matches event=0x13,umask=0x20 01 unc_i_p2p_transactions.wr uncore interconnect P2P Transactions; P2P Writes event=0x13,umask=0x2 01 unc_i_snoop_resp.all_hit uncore interconnect Responses to snoops of any type that hit M, E, S or I line in the IIO event=0x12,umask=0x7e 01 Responses to snoops of any type (code, data, invalidate) that hit M, E, S or I line in the IIO unc_i_snoop_resp.all_hit_es uncore interconnect Responses to snoops of any type that hit E or S line in the IIO cache event=0x12,umask=0x74 01 Responses to snoops of any type (code, data, invalidate) that hit E or S line in the IIO cache unc_i_snoop_resp.all_hit_i uncore interconnect Responses to snoops of any type that hit I line in the IIO cache event=0x12,umask=0x72 01 Responses to snoops of any type (code, data, invalidate) that hit I line in the IIO cache unc_i_snoop_resp.all_hit_m uncore interconnect Responses to snoops of any type that hit M line in the IIO cache event=0x12,umask=0x78 01 Responses to snoops of any type (code, data, invalidate) that hit M line in the IIO cache unc_i_snoop_resp.all_miss uncore interconnect Responses to snoops of any type that miss the IIO cache event=0x12,umask=0x71 01 Responses to snoops of any type (code, data, invalidate) that miss the IIO cache unc_i_snoop_resp.hit_es uncore interconnect Snoop Responses; Hit E or S event=0x12,umask=0x4 01 unc_i_snoop_resp.hit_i uncore interconnect Snoop Responses; Hit I event=0x12,umask=0x2 01 unc_i_snoop_resp.hit_m uncore interconnect Snoop Responses; Hit M event=0x12,umask=0x8 01 unc_i_snoop_resp.miss uncore interconnect Snoop Responses; Miss event=0x12,umask=0x1 01 unc_i_snoop_resp.snpcode uncore interconnect Snoop Responses; SnpCode event=0x12,umask=0x10 01 unc_i_snoop_resp.snpdata uncore interconnect Snoop Responses; SnpData event=0x12,umask=0x20 01 unc_i_snoop_resp.snpinv uncore interconnect Snoop Responses; SnpInv event=0x12,umask=0x40 01 unc_i_transactions.atomic uncore interconnect Inbound Transaction Count; Atomic event=0x11,umask=0x10 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of atomic transactions unc_i_transactions.other uncore interconnect Inbound Transaction Count; Other event=0x11,umask=0x20 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of 'other' kinds of transactions unc_i_transactions.rd_pref uncore interconnect Inbound Transaction Count; Read Prefetches event=0x11,umask=0x4 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of read prefetches unc_i_transactions.reads uncore interconnect Inbound Transaction Count; Reads event=0x11,umask=0x1 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks only read requests (not including read prefetches) unc_i_transactions.writes uncore interconnect Inbound Transaction Count; Writes event=0x11,umask=0x2 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Trackes only write requests. Each write request should have a prefetch, so there is no need to explicitly track these requests. For writes that are tickled and have to retry, the counter will be incremented for each retry unc_i_transactions.wr_pref uncore interconnect Inbound write (fast path) requests received by the IRP event=0x11,umask=0x8 01 Inbound write (fast path) requests to coherent memory, received by the IRP resulting in write ownership requests issued by IRP to the mesh unc_i_txc_ak_inserts uncore interconnect AK Egress Allocations event=0xb 01 unc_i_txc_bl_drs_cycles_full uncore interconnect BL DRS Egress Cycles Full event=0x5 01 unc_i_txc_bl_drs_inserts uncore interconnect BL DRS Egress Inserts event=0x2 01 unc_i_txc_bl_drs_occupancy uncore interconnect BL DRS Egress Occupancy event=0x8 01 unc_i_txc_bl_ncb_cycles_full uncore interconnect BL NCB Egress Cycles Full event=0x6 01 unc_i_txc_bl_ncb_inserts uncore interconnect BL NCB Egress Inserts event=0x3 01 unc_i_txc_bl_ncb_occupancy uncore interconnect BL NCB Egress Occupancy event=0x9 01 unc_i_txc_bl_ncs_cycles_full uncore interconnect BL NCS Egress Cycles Full event=0x7 01 unc_i_txc_bl_ncs_inserts uncore interconnect BL NCS Egress Inserts event=0x4 01 unc_i_txc_bl_ncs_occupancy uncore interconnect BL NCS Egress Occupancy event=0xa 01 unc_i_txr2_ad_stall_credit_cycles uncore interconnect No AD Egress Credit Stalls event=0x1a 01 Counts the number times when it is not possible to issue a request to the R2PCIe because there are no AD Egress Credits available unc_i_txr2_bl_stall_credit_cycles uncore interconnect No BL Egress Credit Stalls event=0x1b 01 Counts the number times when it is not possible to issue data to the R2PCIe because there are no BL Egress Credits available unc_i_txs_data_inserts_ncb uncore interconnect Outbound Read Requests event=0xd 01 Counts the number of requests issued to the switch (towards the devices) unc_i_txs_data_inserts_ncs uncore interconnect Outbound Read Requests event=0xe 01 Counts the number of requests issued to the switch (towards the devices) unc_i_txs_request_occupancy uncore interconnect Outbound Request Queue Occupancy event=0xc 01 Accumulates the number of outstanding outbound requests from the IRP to the switch (towards the devices). This can be used in conjunction with the allocations event in order to calculate average latency of outbound requests uncore_m2m unc_m2m_ag0_ad_crd_acquired.tgr0 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 0 event=0x80,umask=0x1 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired.tgr1 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 1 event=0x80,umask=0x2 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired.tgr2 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 2 event=0x80,umask=0x4 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired.tgr3 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 3 event=0x80,umask=0x8 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired.tgr4 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 4 event=0x80,umask=0x10 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired.tgr5 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 5 event=0x80,umask=0x20 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy.tgr0 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 0 event=0x82,umask=0x1 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy.tgr1 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 1 event=0x82,umask=0x2 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy.tgr2 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 2 event=0x82,umask=0x4 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy.tgr3 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 3 event=0x82,umask=0x8 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy.tgr4 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 4 event=0x82,umask=0x10 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy.tgr5 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 5 event=0x82,umask=0x20 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired.tgr0 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 0 event=0x88,umask=0x1 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired.tgr1 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 1 event=0x88,umask=0x2 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired.tgr2 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 2 event=0x88,umask=0x4 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired.tgr3 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 3 event=0x88,umask=0x8 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired.tgr4 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 4 event=0x88,umask=0x10 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired.tgr5 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 5 event=0x88,umask=0x20 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy.tgr0 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 0 event=0x8a,umask=0x1 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy.tgr1 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 1 event=0x8a,umask=0x2 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy.tgr2 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 2 event=0x8a,umask=0x4 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy.tgr3 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 3 event=0x8a,umask=0x8 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy.tgr4 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 4 event=0x8a,umask=0x10 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy.tgr5 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 5 event=0x8a,umask=0x20 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired.tgr0 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 0 event=0x84,umask=0x1 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired.tgr1 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 1 event=0x84,umask=0x2 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired.tgr2 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 2 event=0x84,umask=0x4 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired.tgr3 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 3 event=0x84,umask=0x8 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired.tgr4 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 4 event=0x84,umask=0x10 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired.tgr5 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 5 event=0x84,umask=0x20 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy.tgr0 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 0 event=0x86,umask=0x1 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy.tgr1 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 1 event=0x86,umask=0x2 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy.tgr2 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 2 event=0x86,umask=0x4 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy.tgr3 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 3 event=0x86,umask=0x8 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy.tgr4 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 4 event=0x86,umask=0x10 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy.tgr5 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 5 event=0x86,umask=0x20 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy.tgr0 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 0 event=0x8e,umask=0x1 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy.tgr1 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 1 event=0x8e,umask=0x2 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy.tgr2 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 2 event=0x8e,umask=0x4 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy.tgr3 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 3 event=0x8e,umask=0x8 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy.tgr4 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 4 event=0x8e,umask=0x10 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy.tgr5 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 5 event=0x8e,umask=0x20 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_credits_acquired.tgr0 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 0 event=0x8c,umask=0x1 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_credits_acquired.tgr1 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 1 event=0x8c,umask=0x2 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_credits_acquired.tgr2 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 2 event=0x8c,umask=0x4 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_credits_acquired.tgr3 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 3 event=0x8c,umask=0x8 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_credits_acquired.tgr4 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 4 event=0x8c,umask=0x10 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_credits_acquired.tgr5 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 5 event=0x8c,umask=0x20 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_bypass_m2m_egress.not_taken uncore interconnect Traffic in which the M2M to iMC Bypass was not taken event=0x22,umask=0x2 01 Counts traffic in which the M2M (Mesh to Memory) to iMC (Memory Controller) bypass was not taken unc_m2m_bypass_m2m_egress.taken uncore interconnect M2M to iMC Bypass; Taken event=0x22,umask=0x1 01 unc_m2m_bypass_m2m_ingress.not_taken uncore interconnect M2M to iMC Bypass; Not Taken event=0x21,umask=0x2 01 unc_m2m_bypass_m2m_ingress.taken uncore interconnect M2M to iMC Bypass; Taken event=0x21,umask=0x1 01 unc_m2m_clockticks uncore interconnect Cycles - at UCLK event=0 01 unc_m2m_cms_clockticks uncore interconnect CMS Clockticks event=0xc0 01 unc_m2m_direct2core_not_taken_dirstate uncore interconnect Cycles when direct to core mode (which bypasses the CHA) was disabled event=0x24 01 Counts cycles when direct to core mode (which bypasses the CHA) was disabled unc_m2m_direct2core_taken uncore interconnect Messages sent direct to core (bypassing the CHA) event=0x23 01 Counts when messages were sent direct to core (bypassing the CHA) unc_m2m_direct2core_txn_override uncore interconnect Number of reads in which direct to core transaction were overridden event=0x25 01 Counts reads in which direct to core transactions (which would have bypassed the CHA) were overridden unc_m2m_direct2upi_not_taken_credits uncore interconnect Number of reads in which direct to Intel(R) UPI transactions were overridden event=0x28 01 Counts reads in which direct to Intel(R) Ultra Path Interconnect (UPI) transactions (which would have bypassed the CHA) were overridden unc_m2m_direct2upi_not_taken_dirstate uncore interconnect Cycles when direct to Intel(R) UPI was disabled event=0x27 01 Counts cycles when the ability to send messages direct to the Intel(R) Ultra Path Interconnect (bypassing the CHA) was disabled unc_m2m_direct2upi_taken uncore interconnect Messages sent direct to the Intel(R) UPI event=0x26 01 Counts when messages were sent direct to the Intel(R) Ultra Path Interconnect (bypassing the CHA) unc_m2m_direct2upi_txn_override uncore interconnect Number of reads that a message sent direct2 Intel(R) UPI was overridden event=0x29 01 Counts when a read message that was sent direct to the Intel(R) Ultra Path Interconnect (bypassing the CHA) was overridden unc_m2m_directory_hit.clean_a uncore interconnect Directory Hit; On NonDirty Line in A State event=0x2a,umask=0x80 01 unc_m2m_directory_hit.clean_i uncore interconnect Directory Hit; On NonDirty Line in I State event=0x2a,umask=0x10 01 unc_m2m_directory_hit.clean_p uncore interconnect Directory Hit; On NonDirty Line in L State event=0x2a,umask=0x40 01 unc_m2m_directory_hit.clean_s uncore interconnect Directory Hit; On NonDirty Line in S State event=0x2a,umask=0x20 01 unc_m2m_directory_hit.dirty_a uncore interconnect Directory Hit; On Dirty Line in A State event=0x2a,umask=0x8 01 unc_m2m_directory_hit.dirty_i uncore interconnect Directory Hit; On Dirty Line in I State event=0x2a,umask=0x1 01 unc_m2m_directory_hit.dirty_p uncore interconnect Directory Hit; On Dirty Line in L State event=0x2a,umask=0x4 01 unc_m2m_directory_hit.dirty_s uncore interconnect Directory Hit; On Dirty Line in S State event=0x2a,umask=0x2 01 unc_m2m_directory_lookup.any uncore interconnect Multi-socket cacheline Directory lookups (any state found) event=0x2d,umask=0x1 01 Counts when the M2M (Mesh to Memory) looks into the multi-socket cacheline Directory state, and found the cacheline marked in Any State (A, I, S or unused) unc_m2m_directory_lookup.state_a uncore interconnect Multi-socket cacheline Directory lookups (cacheline found in A state) event=0x2d,umask=0x8 01 Counts when the M2M (Mesh to Memory) looks into the multi-socket cacheline Directory state, and found the cacheline marked in the A (SnoopAll) state, indicating the cacheline is stored in another socket in any state, and we must snoop the other sockets to make sure we get the latest data. The data may be stored in any state in the local socket unc_m2m_directory_lookup.state_i uncore interconnect Multi-socket cacheline Directory lookup (cacheline found in I state) event=0x2d,umask=0x2 01 Counts when the M2M (Mesh to Memory) looks into the multi-socket cacheline Directory state , and found the cacheline marked in the I (Invalid) state indicating the cacheline is not stored in another socket, and so there is no need to snoop the other sockets for the latest data. The data may be stored in any state in the local socket unc_m2m_directory_lookup.state_s uncore interconnect Multi-socket cacheline Directory lookup (cacheline found in S state) event=0x2d,umask=0x4 01 Counts when the M2M (Mesh to Memory) looks into the multi-socket cacheline Directory state , and found the cacheline marked in the S (Shared) state indicating the cacheline is either stored in another socket in the S(hared) state , and so there is no need to snoop the other sockets for the latest data. The data may be stored in any state in the local socket unc_m2m_directory_miss.clean_a uncore interconnect Directory Miss; On NonDirty Line in A State event=0x2b,umask=0x80 01 unc_m2m_directory_miss.clean_i uncore interconnect Directory Miss; On NonDirty Line in I State event=0x2b,umask=0x10 01 unc_m2m_directory_miss.clean_p uncore interconnect Directory Miss; On NonDirty Line in L State event=0x2b,umask=0x40 01 unc_m2m_directory_miss.clean_s uncore interconnect Directory Miss; On NonDirty Line in S State event=0x2b,umask=0x20 01 unc_m2m_directory_miss.dirty_a uncore interconnect Directory Miss; On Dirty Line in A State event=0x2b,umask=0x8 01 unc_m2m_directory_miss.dirty_i uncore interconnect Directory Miss; On Dirty Line in I State event=0x2b,umask=0x1 01 unc_m2m_directory_miss.dirty_p uncore interconnect Directory Miss; On Dirty Line in L State event=0x2b,umask=0x4 01 unc_m2m_directory_miss.dirty_s uncore interconnect Directory Miss; On Dirty Line in S State event=0x2b,umask=0x2 01 unc_m2m_directory_update.a2i uncore interconnect Multi-socket cacheline Directory update from A to I event=0x2e,umask=0x20 01 Counts when the M2M (Mesh to Memory) updates the multi-socket cacheline Directory state from A (SnoopAll) to I (Invalid) unc_m2m_directory_update.a2s uncore interconnect Multi-socket cacheline Directory update from A to S event=0x2e,umask=0x40 01 Counts when the M2M (Mesh to Memory) updates the multi-socket cacheline Directory state from A (SnoopAll) to S (Shared) unc_m2m_directory_update.any uncore interconnect Multi-socket cacheline Directory update from/to Any state event=0x2e,umask=0x1 01 Counts when the M2M (Mesh to Memory) updates the multi-socket cacheline Directory to a new state unc_m2m_directory_update.i2a uncore interconnect Multi-socket cacheline Directory update from I to A event=0x2e,umask=0x4 01 Counts when the M2M (Mesh to Memory) updates the multi-socket cacheline Directory state from I (Invalid) to A (SnoopAll) unc_m2m_directory_update.i2s uncore interconnect Multi-socket cacheline Directory update from I to S event=0x2e,umask=0x2 01 Counts when the M2M (Mesh to Memory) updates the multi-socket cacheline Directory state from I (Invalid) to S (Shared) unc_m2m_directory_update.s2a uncore interconnect Multi-socket cacheline Directory update from S to A event=0x2e,umask=0x10 01 Counts when the M2M (Mesh to Memory) updates the multi-socket cacheline Directory state from S (Shared) to A (SnoopAll) unc_m2m_directory_update.s2i uncore interconnect Multi-socket cacheline Directory update from S to I event=0x2e,umask=0x8 01 Counts when the M2M (Mesh to Memory) updates the multi-socket cacheline Directory state from S (Shared) to I (Invalid) unc_m2m_egress_ordering.iv_snoopgo_dn uncore interconnect Egress Blocking due to Ordering requirements; Down event=0xae,umask=0x4 01 Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m2m_egress_ordering.iv_snoopgo_up uncore interconnect Egress Blocking due to Ordering requirements; Up event=0xae,umask=0x1 01 Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m2m_fast_asserted.horz uncore interconnect FaST wire asserted; Horizontal event=0xa5,umask=0x2 01 Counts the number of cycles either the local or incoming distress signals are asserted. Incoming distress includes up, dn and across unc_m2m_fast_asserted.vert uncore interconnect FaST wire asserted; Vertical event=0xa5,umask=0x1 01 Counts the number of cycles either the local or incoming distress signals are asserted. Incoming distress includes up, dn and across unc_m2m_horz_ring_ad_in_use.left_even uncore interconnect Horizontal AD Ring In Use; Left and Even event=0xa7,umask=0x1 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ad_in_use.left_odd uncore interconnect Horizontal AD Ring In Use; Left and Odd event=0xa7,umask=0x2 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ad_in_use.right_even uncore interconnect Horizontal AD Ring In Use; Right and Even event=0xa7,umask=0x4 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ad_in_use.right_odd uncore interconnect Horizontal AD Ring In Use; Right and Odd event=0xa7,umask=0x8 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ak_in_use.left_even uncore interconnect Horizontal AK Ring In Use; Left and Even event=0xa9,umask=0x1 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ak_in_use.left_odd uncore interconnect Horizontal AK Ring In Use; Left and Odd event=0xa9,umask=0x2 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ak_in_use.right_even uncore interconnect Horizontal AK Ring In Use; Right and Even event=0xa9,umask=0x4 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ak_in_use.right_odd uncore interconnect Horizontal AK Ring In Use; Right and Odd event=0xa9,umask=0x8 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_bl_in_use.left_even uncore interconnect Horizontal BL Ring in Use; Left and Even event=0xab,umask=0x1 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_bl_in_use.left_odd uncore interconnect Horizontal BL Ring in Use; Left and Odd event=0xab,umask=0x2 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_bl_in_use.right_even uncore interconnect Horizontal BL Ring in Use; Right and Even event=0xab,umask=0x4 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_bl_in_use.right_odd uncore interconnect Horizontal BL Ring in Use; Right and Odd event=0xab,umask=0x8 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_iv_in_use.left uncore interconnect Horizontal IV Ring in Use; Left event=0xad,umask=0x1 01 Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2m_horz_ring_iv_in_use.right uncore interconnect Horizontal IV Ring in Use; Right event=0xad,umask=0x4 01 Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2m_imc_reads.all uncore interconnect Reads to iMC issued event=0x37,umask=0x4 01 Counts when the M2M (Mesh to Memory) issues reads to the iMC (Memory Controller) unc_m2m_imc_reads.from_transgress uncore interconnect M2M Reads Issued to iMC; All, regardless of priority event=0x37,umask=0x10 01 unc_m2m_imc_reads.isoch uncore interconnect M2M Reads Issued to iMC; Critical Priority event=0x37,umask=0x2 01 unc_m2m_imc_reads.normal uncore interconnect Reads to iMC issued at Normal Priority (Non-Isochronous) event=0x37,umask=0x1 01 Counts when the M2M (Mesh to Memory) issues reads to the iMC (Memory Controller). It only counts normal priority non-isochronous reads unc_m2m_imc_reads.to_pmm uncore interconnect Read requests to Intel(R) Optane(TM) DC persistent memory issued to the iMC from M2M event=0x37,umask=0x8 01 M2M Reads Issued to iMC; All, regardless of priority unc_m2m_imc_writes.all uncore interconnect Writes to iMC issued event=0x38,umask=0x10 01 Counts when the M2M (Mesh to Memory) issues writes to the iMC (Memory Controller) unc_m2m_imc_writes.from_transgress uncore interconnect M2M Writes Issued to iMC; All, regardless of priority event=0x38,umask=0x40 01 unc_m2m_imc_writes.full uncore interconnect M2M Writes Issued to iMC; Full Line Non-ISOCH event=0x38,umask=0x1 01 unc_m2m_imc_writes.full_isoch uncore interconnect M2M Writes Issued to iMC; ISOCH Full Line event=0x38,umask=0x4 01 unc_m2m_imc_writes.ni uncore interconnect M2M Writes Issued to iMC; All, regardless of priority event=0x38,umask=0x80 01 unc_m2m_imc_writes.partial uncore interconnect Partial Non-Isochronous writes to the iMC event=0x38,umask=0x2 01 Counts when the M2M (Mesh to Memory) issues partial writes to the iMC (Memory Controller). It only counts normal priority non-isochronous writes unc_m2m_imc_writes.partial_isoch uncore interconnect M2M Writes Issued to iMC; ISOCH Partial event=0x38,umask=0x8 01 unc_m2m_imc_writes.to_pmm uncore interconnect Write requests to Intel(R) Optane(TM) DC persistent memory issued to the iMC from M2M event=0x38,umask=0x20 01 M2M Writes Issued to iMC; All, regardless of priority unc_m2m_pkt_match.mc uncore interconnect Number Packet Header Matches; MC Match event=0x4c,umask=0x2 01 unc_m2m_pkt_match.mesh uncore interconnect Number Packet Header Matches; Mesh Match event=0x4c,umask=0x1 01 unc_m2m_pmm_rpq_cycles_reg_credits.chn0 uncore interconnect M2M->iMC RPQ Cycles w/Credits - Regular; Channel 0 event=0x4f,umask=0x1 01 unc_m2m_pmm_rpq_cycles_reg_credits.chn1 uncore interconnect M2M->iMC RPQ Cycles w/Credits - Regular; Channel 1 event=0x4f,umask=0x2 01 unc_m2m_pmm_rpq_cycles_reg_credits.chn2 uncore interconnect M2M->iMC RPQ Cycles w/Credits - Regular; Channel 2 event=0x4f,umask=0x4 01 unc_m2m_pmm_wpq_cycles_reg_credits.chn0 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Regular; Channel 0 event=0x51,umask=0x1 01 unc_m2m_pmm_wpq_cycles_reg_credits.chn1 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Regular; Channel 1 event=0x51,umask=0x2 01 unc_m2m_pmm_wpq_cycles_reg_credits.chn2 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Regular; Channel 2 event=0x51,umask=0x4 01 unc_m2m_prefcam_cycles_full uncore interconnect Prefetch CAM Cycles Full event=0x53 01 unc_m2m_prefcam_cycles_ne uncore interconnect Prefetch CAM Cycles Not Empty event=0x54 01 unc_m2m_prefcam_demand_promotions uncore interconnect Prefetch requests that got turn into a demand request event=0x56 01 Counts when the M2M (Mesh to Memory) promotes a outstanding request in the prefetch queue due to a subsequent demand read request that entered the M2M with the same address. Explanatory Side Note: The Prefetch queue is made of CAM (Content Addressable Memory) unc_m2m_prefcam_inserts uncore interconnect Inserts into the Memory Controller Prefetch Queue event=0x57 01 Counts when the M2M (Mesh to Memory) receives a prefetch request and inserts it into its outstanding prefetch queue. Explanatory Side Note: the prefect queue is made from CAM: Content Addressable Memory unc_m2m_prefcam_occupancy uncore interconnect Prefetch CAM Occupancy event=0x55 01 unc_m2m_ring_bounces_horz.ad uncore interconnect Messages that bounced on the Horizontal Ring.; AD event=0xa1,umask=0x1 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2m_ring_bounces_horz.ak uncore interconnect Messages that bounced on the Horizontal Ring.; AK event=0xa1,umask=0x2 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2m_ring_bounces_horz.bl uncore interconnect Messages that bounced on the Horizontal Ring.; BL event=0xa1,umask=0x4 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2m_ring_bounces_horz.iv uncore interconnect Messages that bounced on the Horizontal Ring.; IV event=0xa1,umask=0x8 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2m_ring_bounces_vert.ad uncore interconnect Messages that bounced on the Vertical Ring.; AD event=0xa0,umask=0x1 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2m_ring_bounces_vert.ak uncore interconnect Messages that bounced on the Vertical Ring.; Acknowledgements to core event=0xa0,umask=0x2 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2m_ring_bounces_vert.bl uncore interconnect Messages that bounced on the Vertical Ring.; Data Responses to core event=0xa0,umask=0x4 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2m_ring_bounces_vert.iv uncore interconnect Messages that bounced on the Vertical Ring.; Snoops of processor's cache event=0xa0,umask=0x8 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2m_ring_sink_starved_horz.ad uncore interconnect Sink Starvation on Horizontal Ring; AD event=0xa3,umask=0x1 01 unc_m2m_ring_sink_starved_horz.ak uncore interconnect Sink Starvation on Horizontal Ring; AK event=0xa3,umask=0x2 01 unc_m2m_ring_sink_starved_horz.ak_ag1 uncore interconnect Sink Starvation on Horizontal Ring; Acknowledgements to Agent 1 event=0xa3,umask=0x20 01 unc_m2m_ring_sink_starved_horz.bl uncore interconnect Sink Starvation on Horizontal Ring; BL event=0xa3,umask=0x4 01 unc_m2m_ring_sink_starved_horz.iv uncore interconnect Sink Starvation on Horizontal Ring; IV event=0xa3,umask=0x8 01 unc_m2m_ring_sink_starved_vert.ad uncore interconnect Sink Starvation on Vertical Ring; AD event=0xa2,umask=0x1 01 unc_m2m_ring_sink_starved_vert.ak uncore interconnect Sink Starvation on Vertical Ring; Acknowledgements to core event=0xa2,umask=0x2 01 unc_m2m_ring_sink_starved_vert.bl uncore interconnect Sink Starvation on Vertical Ring; Data Responses to core event=0xa2,umask=0x4 01 unc_m2m_ring_sink_starved_vert.iv uncore interconnect Sink Starvation on Vertical Ring; Snoops of processor's cache event=0xa2,umask=0x8 01 unc_m2m_ring_src_thrtl uncore interconnect Source Throttle event=0xa4 01 unc_m2m_rpq_cycles_no_spec_credits.chn0 uncore interconnect This event is deprecated. Refer to new event UNC_M2M_RPQ_CYCLES_SPEC_CREDITS.CHN0 event=0x44,umask=0x1 11 unc_m2m_rpq_cycles_no_spec_credits.chn1 uncore interconnect This event is deprecated. Refer to new event UNC_M2M_RPQ_CYCLES_SPEC_CREDITS.CHN1 event=0x44,umask=0x2 11 unc_m2m_rpq_cycles_no_spec_credits.chn2 uncore interconnect This event is deprecated. Refer to new event UNC_M2M_RPQ_CYCLES_SPEC_CREDITS.CHN2 event=0x44,umask=0x4 11 unc_m2m_rpq_cycles_reg_credits.chn0 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Regular; Channel 0 event=0x43,umask=0x1 01 unc_m2m_rpq_cycles_reg_credits.chn1 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Regular; Channel 1 event=0x43,umask=0x2 01 unc_m2m_rpq_cycles_reg_credits.chn2 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Regular; Channel 2 event=0x43,umask=0x4 01 unc_m2m_rpq_cycles_spec_credits.chn0 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Special; Channel 0 event=0x44,umask=0x1 01 unc_m2m_rpq_cycles_spec_credits.chn1 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Special; Channel 1 event=0x44,umask=0x2 01 unc_m2m_rpq_cycles_spec_credits.chn2 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Special; Channel 2 event=0x44,umask=0x4 01 unc_m2m_rxc_ad_cycles_full uncore interconnect AD Ingress (from CMS) Full event=0x4 01 unc_m2m_rxc_ad_cycles_ne uncore interconnect AD Ingress (from CMS) Not Empty event=0x3 01 unc_m2m_rxc_ad_inserts uncore interconnect AD Ingress (from CMS) Queue Inserts event=0x1 01 Counts when the a new entry is Received(RxC) and then added to the AD (Address Ring) Ingress Queue from the CMS (Common Mesh Stop). This is generally used for reads, and unc_m2m_rxc_ad_occupancy uncore interconnect AD Ingress (from CMS) Occupancy event=0x2 01 unc_m2m_rxc_bl_cycles_full uncore interconnect BL Ingress (from CMS) Full event=0x8 01 unc_m2m_rxc_bl_cycles_ne uncore interconnect BL Ingress (from CMS) Not Empty event=0x7 01 unc_m2m_rxc_bl_inserts uncore interconnect BL Ingress (from CMS) Allocations event=0x5 01 unc_m2m_rxc_bl_occupancy uncore interconnect BL Ingress (from CMS) Occupancy event=0x6 01 unc_m2m_rxr_busy_starved.ad_bnc uncore interconnect Transgress Injection Starvation; AD - Bounce event=0xb4,umask=0x1 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2m_rxr_busy_starved.ad_crd uncore interconnect Transgress Injection Starvation; AD - Credit event=0xb4,umask=0x10 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2m_rxr_busy_starved.bl_bnc uncore interconnect Transgress Injection Starvation; BL - Bounce event=0xb4,umask=0x4 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2m_rxr_busy_starved.bl_crd uncore interconnect Transgress Injection Starvation; BL - Credit event=0xb4,umask=0x40 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2m_rxr_bypass.ad_bnc uncore interconnect Transgress Ingress Bypass; AD - Bounce event=0xb2,umask=0x1 01 Number of packets bypassing the CMS Ingress unc_m2m_rxr_bypass.ad_crd uncore interconnect Transgress Ingress Bypass; AD - Credit event=0xb2,umask=0x10 01 Number of packets bypassing the CMS Ingress unc_m2m_rxr_bypass.ak_bnc uncore interconnect Transgress Ingress Bypass; AK - Bounce event=0xb2,umask=0x2 01 Number of packets bypassing the CMS Ingress unc_m2m_rxr_bypass.bl_bnc uncore interconnect Transgress Ingress Bypass; BL - Bounce event=0xb2,umask=0x4 01 Number of packets bypassing the CMS Ingress unc_m2m_rxr_bypass.bl_crd uncore interconnect Transgress Ingress Bypass; BL - Credit event=0xb2,umask=0x40 01 Number of packets bypassing the CMS Ingress unc_m2m_rxr_bypass.iv_bnc uncore interconnect Transgress Ingress Bypass; IV - Bounce event=0xb2,umask=0x8 01 Number of packets bypassing the CMS Ingress unc_m2m_rxr_crd_starved.ad_bnc uncore interconnect Transgress Injection Starvation; AD - Bounce event=0xb3,umask=0x1 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.ad_crd uncore interconnect Transgress Injection Starvation; AD - Credit event=0xb3,umask=0x10 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.ak_bnc uncore interconnect Transgress Injection Starvation; AK - Bounce event=0xb3,umask=0x2 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.bl_bnc uncore interconnect Transgress Injection Starvation; BL - Bounce event=0xb3,umask=0x4 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.bl_crd uncore interconnect Transgress Injection Starvation; BL - Credit event=0xb3,umask=0x40 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.ifv uncore interconnect Transgress Injection Starvation; IFV - Credit event=0xb3,umask=0x80 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.iv_bnc uncore interconnect Transgress Injection Starvation; IV - Bounce event=0xb3,umask=0x8 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_inserts.ad_bnc uncore interconnect Transgress Ingress Allocations; AD - Bounce event=0xb1,umask=0x1 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_inserts.ad_crd uncore interconnect Transgress Ingress Allocations; AD - Credit event=0xb1,umask=0x10 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_inserts.ak_bnc uncore interconnect Transgress Ingress Allocations; AK - Bounce event=0xb1,umask=0x2 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_inserts.bl_bnc uncore interconnect Transgress Ingress Allocations; BL - Bounce event=0xb1,umask=0x4 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_inserts.bl_crd uncore interconnect Transgress Ingress Allocations; BL - Credit event=0xb1,umask=0x40 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_inserts.iv_bnc uncore interconnect Transgress Ingress Allocations; IV - Bounce event=0xb1,umask=0x8 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.ad_bnc uncore interconnect Transgress Ingress Occupancy; AD - Bounce event=0xb0,umask=0x1 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.ad_crd uncore interconnect Transgress Ingress Occupancy; AD - Credit event=0xb0,umask=0x10 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.ak_bnc uncore interconnect Transgress Ingress Occupancy; AK - Bounce event=0xb0,umask=0x2 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.bl_bnc uncore interconnect Transgress Ingress Occupancy; BL - Bounce event=0xb0,umask=0x4 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.bl_crd uncore interconnect Transgress Ingress Occupancy; BL - Credit event=0xb0,umask=0x40 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.iv_bnc uncore interconnect Transgress Ingress Occupancy; IV - Bounce event=0xb0,umask=0x8 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_stall_no_txr_horz_crd_ad_ag0.tgr0 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 0 event=0xd0,umask=0x1 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_ad_ag0.tgr1 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 1 event=0xd0,umask=0x2 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_ad_ag0.tgr2 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 2 event=0xd0,umask=0x4 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_ad_ag0.tgr3 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 3 event=0xd0,umask=0x8 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_ad_ag0.tgr4 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 4 event=0xd0,umask=0x10 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_ad_ag0.tgr5 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 5 event=0xd0,umask=0x20 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_ad_ag1.tgr0 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 0 event=0xd2,umask=0x1 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_ad_ag1.tgr1 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 1 event=0xd2,umask=0x2 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_ad_ag1.tgr2 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 2 event=0xd2,umask=0x4 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_ad_ag1.tgr3 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 3 event=0xd2,umask=0x8 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_ad_ag1.tgr4 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 4 event=0xd2,umask=0x10 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_ad_ag1.tgr5 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 5 event=0xd2,umask=0x20 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag0.tgr0 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 0 event=0xd4,umask=0x1 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag0.tgr1 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 1 event=0xd4,umask=0x2 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag0.tgr2 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 2 event=0xd4,umask=0x4 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag0.tgr3 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 3 event=0xd4,umask=0x8 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag0.tgr4 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 4 event=0xd4,umask=0x10 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag0.tgr5 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 5 event=0xd4,umask=0x20 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag1.tgr0 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 0 event=0xd6,umask=0x1 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag1.tgr1 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 1 event=0xd6,umask=0x2 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag1.tgr2 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 2 event=0xd6,umask=0x4 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag1.tgr3 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 3 event=0xd6,umask=0x8 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag1.tgr4 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 4 event=0xd6,umask=0x10 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall_no_txr_horz_crd_bl_ag1.tgr5 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 5 event=0xd6,umask=0x20 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_tag_hit.nm_rd_hit_clean uncore interconnect Clean line read hits(Regular and RFO) to Near Memory(DRAM cache) in Memory Mode and regular reads to DRAM in 1LM event=0x2c,umask=0x1 01 Tag Hit; Read Hit from NearMem, Clean Line unc_m2m_tag_hit.nm_rd_hit_dirty uncore interconnect Dirty line read hits(Regular and RFO) to Near Memory(DRAM cache) in Memory Mode event=0x2c,umask=0x2 01 Tag Hit; Read Hit from NearMem, Dirty Line unc_m2m_tag_hit.nm_ufill_hit_clean uncore interconnect Clean line underfill read hits to Near Memory(DRAM cache) in Memory Mode event=0x2c,umask=0x4 01 Tag Hit; Underfill Rd Hit from NearMem, Clean Line unc_m2m_tag_hit.nm_ufill_hit_dirty uncore interconnect Dirty line underfill read hits to Near Memory(DRAM cache) in Memory Mode event=0x2c,umask=0x8 01 Tag Hit; Underfill Rd Hit from NearMem, Dirty Line unc_m2m_tgr_ad_credits uncore interconnect Number AD Ingress Credits event=0x41 01 unc_m2m_tgr_bl_credits uncore interconnect Number BL Ingress Credits event=0x42 01 unc_m2m_tracker_cycles_full.ch0 uncore interconnect Tracker Cycles Full; Channel 0 event=0x45,umask=0x1 01 unc_m2m_tracker_cycles_full.ch1 uncore interconnect Tracker Cycles Full; Channel 1 event=0x45,umask=0x2 01 unc_m2m_tracker_cycles_full.ch2 uncore interconnect Tracker Cycles Full; Channel 2 event=0x45,umask=0x4 01 unc_m2m_tracker_cycles_ne.ch0 uncore interconnect Tracker Cycles Not Empty; Channel 0 event=0x46,umask=0x1 01 unc_m2m_tracker_cycles_ne.ch1 uncore interconnect Tracker Cycles Not Empty; Channel 1 event=0x46,umask=0x2 01 unc_m2m_tracker_cycles_ne.ch2 uncore interconnect Tracker Cycles Not Empty; Channel 2 event=0x46,umask=0x4 01 unc_m2m_tracker_inserts.ch0 uncore interconnect Tracker Inserts; Channel 0 event=0x49,umask=0x1 01 unc_m2m_tracker_inserts.ch1 uncore interconnect Tracker Inserts; Channel 1 event=0x49,umask=0x2 01 unc_m2m_tracker_inserts.ch2 uncore interconnect Tracker Inserts; Channel 2 event=0x49,umask=0x4 01 unc_m2m_tracker_occupancy.ch0 uncore interconnect Tracker Occupancy; Channel 0 event=0x47,umask=0x1 01 unc_m2m_tracker_occupancy.ch1 uncore interconnect Tracker Occupancy; Channel 1 event=0x47,umask=0x2 01 unc_m2m_tracker_occupancy.ch2 uncore interconnect Tracker Occupancy; Channel 2 event=0x47,umask=0x4 01 unc_m2m_tracker_pending_occupancy uncore interconnect Data Pending Occupancy event=0x48 01 unc_m2m_txc_ad_credits_acquired uncore interconnect AD Egress (to CMS) Credit Acquired event=0xd 01 unc_m2m_txc_ad_credit_occupancy uncore interconnect AD Egress (to CMS) Credits Occupancy event=0xe 01 unc_m2m_txc_ad_cycles_full uncore interconnect AD Egress (to CMS) Full event=0xc 01 unc_m2m_txc_ad_cycles_ne uncore interconnect AD Egress (to CMS) Not Empty event=0xb 01 unc_m2m_txc_ad_inserts uncore interconnect AD Egress (to CMS) Allocations event=0x9 01 unc_m2m_txc_ad_no_credit_cycles uncore interconnect Cycles with No AD Egress (to CMS) Credits event=0xf 01 unc_m2m_txc_ad_no_credit_stalled uncore interconnect Cycles Stalled with No AD Egress (to CMS) Credits event=0x10 01 unc_m2m_txc_ad_occupancy uncore interconnect AD Egress (to CMS) Occupancy event=0xa 01 unc_m2m_txc_ak.crd_cbo uncore interconnect Outbound Ring Transactions on AK; CRD Transactions to Cbo event=0x39,umask=0x2 01 unc_m2m_txc_ak.ndr uncore interconnect Outbound Ring Transactions on AK; NDR Transactions event=0x39,umask=0x1 01 unc_m2m_txc_ak_credits_acquired.cms0 uncore interconnect AK Egress (to CMS) Credit Acquired; Common Mesh Stop - Near Side event=0x1d,umask=0x1 01 unc_m2m_txc_ak_credits_acquired.cms1 uncore interconnect AK Egress (to CMS) Credit Acquired; Common Mesh Stop - Far Side event=0x1d,umask=0x2 01 unc_m2m_txc_ak_credit_occupancy.cms0 uncore interconnect AK Egress (to CMS) Credits Occupancy; Common Mesh Stop - Near Side event=0x1e,umask=0x1 01 unc_m2m_txc_ak_credit_occupancy.cms1 uncore interconnect AK Egress (to CMS) Credits Occupancy; Common Mesh Stop - Far Side event=0x1e,umask=0x2 01 unc_m2m_txc_ak_cycles_full.all uncore interconnect AK Egress (to CMS) Full; All event=0x14,umask=0x3 01 unc_m2m_txc_ak_cycles_full.cms0 uncore interconnect AK Egress (to CMS) Full; Common Mesh Stop - Near Side event=0x14,umask=0x1 01 unc_m2m_txc_ak_cycles_full.cms1 uncore interconnect AK Egress (to CMS) Full; Common Mesh Stop - Far Side event=0x14,umask=0x2 01 unc_m2m_txc_ak_cycles_full.rdcrd0 uncore interconnect AK Egress (to CMS) Full; Read Credit Request event=0x14,umask=0x8 01 unc_m2m_txc_ak_cycles_full.rdcrd1 uncore interconnect AK Egress (to CMS) Full; Read Credit Request event=0x14,umask=0x88 01 unc_m2m_txc_ak_cycles_full.wrcmp0 uncore interconnect AK Egress (to CMS) Full; Write Compare Request event=0x14,umask=0x20 01 unc_m2m_txc_ak_cycles_full.wrcmp1 uncore interconnect AK Egress (to CMS) Full; Write Compare Request event=0x14,umask=0xa0 01 unc_m2m_txc_ak_cycles_full.wrcrd0 uncore interconnect AK Egress (to CMS) Full; Write Credit Request event=0x14,umask=0x10 01 unc_m2m_txc_ak_cycles_full.wrcrd1 uncore interconnect AK Egress (to CMS) Full; Write Credit Request event=0x14,umask=0x90 01 unc_m2m_txc_ak_cycles_ne.all uncore interconnect AK Egress (to CMS) Not Empty; All event=0x13,umask=0x3 01 unc_m2m_txc_ak_cycles_ne.cms0 uncore interconnect AK Egress (to CMS) Not Empty; Common Mesh Stop - Near Side event=0x13,umask=0x1 01 unc_m2m_txc_ak_cycles_ne.cms1 uncore interconnect AK Egress (to CMS) Not Empty; Common Mesh Stop - Far Side event=0x13,umask=0x2 01 unc_m2m_txc_ak_cycles_ne.rdcrd uncore interconnect AK Egress (to CMS) Not Empty; Read Credit Request event=0x13,umask=0x8 01 unc_m2m_txc_ak_cycles_ne.wrcmp uncore interconnect AK Egress (to CMS) Not Empty; Write Compare Request event=0x13,umask=0x20 01 unc_m2m_txc_ak_cycles_ne.wrcrd uncore interconnect AK Egress (to CMS) Not Empty; Write Credit Request event=0x13,umask=0x10 01 unc_m2m_txc_ak_inserts.all uncore interconnect AK Egress (to CMS) Allocations; All event=0x11,umask=0x3 01 unc_m2m_txc_ak_inserts.cms0 uncore interconnect AK Egress (to CMS) Allocations; Common Mesh Stop - Near Side event=0x11,umask=0x1 01 unc_m2m_txc_ak_inserts.cms1 uncore interconnect AK Egress (to CMS) Allocations; Common Mesh Stop - Far Side event=0x11,umask=0x2 01 unc_m2m_txc_ak_inserts.pref_rd_cam_hit uncore interconnect AK Egress (to CMS) Allocations; Prefetch Read Cam Hit event=0x11,umask=0x40 01 unc_m2m_txc_ak_inserts.rdcrd uncore interconnect AK Egress (to CMS) Allocations; Read Credit Request event=0x11,umask=0x8 01 unc_m2m_txc_ak_inserts.wrcmp uncore interconnect AK Egress (to CMS) Allocations; Write Compare Request event=0x11,umask=0x20 01 unc_m2m_txc_ak_inserts.wrcrd uncore interconnect AK Egress (to CMS) Allocations; Write Credit Request event=0x11,umask=0x10 01 unc_m2m_txc_ak_no_credit_cycles.cms0 uncore interconnect Cycles with No AK Egress (to CMS) Credits; Common Mesh Stop - Near Side event=0x1f,umask=0x1 01 unc_m2m_txc_ak_no_credit_cycles.cms1 uncore interconnect Cycles with No AK Egress (to CMS) Credits; Common Mesh Stop - Far Side event=0x1f,umask=0x2 01 unc_m2m_txc_ak_no_credit_stalled.cms0 uncore interconnect Cycles Stalled with No AK Egress (to CMS) Credits; Common Mesh Stop - Near Side event=0x20,umask=0x1 01 unc_m2m_txc_ak_no_credit_stalled.cms1 uncore interconnect Cycles Stalled with No AK Egress (to CMS) Credits; Common Mesh Stop - Far Side event=0x20,umask=0x2 01 unc_m2m_txc_ak_occupancy.all uncore interconnect AK Egress (to CMS) Occupancy; All event=0x12,umask=0x3 01 unc_m2m_txc_ak_occupancy.cms0 uncore interconnect AK Egress (to CMS) Occupancy; Common Mesh Stop - Near Side event=0x12,umask=0x1 01 unc_m2m_txc_ak_occupancy.cms1 uncore interconnect AK Egress (to CMS) Occupancy; Common Mesh Stop - Far Side event=0x12,umask=0x2 01 unc_m2m_txc_ak_occupancy.rdcrd uncore interconnect AK Egress (to CMS) Occupancy; Read Credit Request event=0x12,umask=0x8 01 unc_m2m_txc_ak_occupancy.wrcmp uncore interconnect AK Egress (to CMS) Occupancy; Write Compare Request event=0x12,umask=0x20 01 unc_m2m_txc_ak_occupancy.wrcrd uncore interconnect AK Egress (to CMS) Occupancy; Write Credit Request event=0x12,umask=0x10 01 unc_m2m_txc_ak_sideband.rd uncore interconnect AK Egress (to CMS) Sideband event=0x6b,umask=0x1 01 unc_m2m_txc_ak_sideband.wr uncore interconnect AK Egress (to CMS) Sideband event=0x6b,umask=0x2 01 unc_m2m_txc_bl.drs_cache uncore interconnect Outbound DRS Ring Transactions to Cache; Data to Cache event=0x40,umask=0x1 01 unc_m2m_txc_bl.drs_core uncore interconnect Outbound DRS Ring Transactions to Cache; Data to Core event=0x40,umask=0x2 01 unc_m2m_txc_bl.drs_upi uncore interconnect Outbound DRS Ring Transactions to Cache; Data to QPI event=0x40,umask=0x4 01 unc_m2m_txc_bl_credits_acquired.cms0 uncore interconnect BL Egress (to CMS) Credit Acquired; Common Mesh Stop - Near Side event=0x19,umask=0x1 01 unc_m2m_txc_bl_credits_acquired.cms1 uncore interconnect BL Egress (to CMS) Credit Acquired; Common Mesh Stop - Far Side event=0x19,umask=0x2 01 unc_m2m_txc_bl_credit_occupancy.cms0 uncore interconnect BL Egress (to CMS) Credits Occupancy; Common Mesh Stop - Near Side event=0x1a,umask=0x1 01 unc_m2m_txc_bl_credit_occupancy.cms1 uncore interconnect BL Egress (to CMS) Credits Occupancy; Common Mesh Stop - Far Side event=0x1a,umask=0x2 01 unc_m2m_txc_bl_cycles_full.all uncore interconnect BL Egress (to CMS) Full; All event=0x18,umask=0x3 01 unc_m2m_txc_bl_cycles_full.cms0 uncore interconnect BL Egress (to CMS) Full; Common Mesh Stop - Near Side event=0x18,umask=0x1 01 unc_m2m_txc_bl_cycles_full.cms1 uncore interconnect BL Egress (to CMS) Full; Common Mesh Stop - Far Side event=0x18,umask=0x2 01 unc_m2m_txc_bl_cycles_ne.all uncore interconnect BL Egress (to CMS) Not Empty; All event=0x17,umask=0x3 01 unc_m2m_txc_bl_cycles_ne.cms0 uncore interconnect BL Egress (to CMS) Not Empty; Common Mesh Stop - Near Side event=0x17,umask=0x1 01 unc_m2m_txc_bl_cycles_ne.cms1 uncore interconnect BL Egress (to CMS) Not Empty; Common Mesh Stop - Far Side event=0x17,umask=0x2 01 unc_m2m_txc_bl_inserts.all uncore interconnect BL Egress (to CMS) Allocations; All event=0x15,umask=0x3 01 unc_m2m_txc_bl_inserts.cms0 uncore interconnect BL Egress (to CMS) Allocations; Common Mesh Stop - Near Side event=0x15,umask=0x1 01 unc_m2m_txc_bl_inserts.cms1 uncore interconnect BL Egress (to CMS) Allocations; Common Mesh Stop - Far Side event=0x15,umask=0x2 01 unc_m2m_txc_bl_no_credit_cycles.cms0 uncore interconnect Cycles with No BL Egress (to CMS) Credits; Common Mesh Stop - Near Side event=0x1b,umask=0x1 01 unc_m2m_txc_bl_no_credit_cycles.cms1 uncore interconnect Cycles with No BL Egress (to CMS) Credits; Common Mesh Stop - Far Side event=0x1b,umask=0x2 01 unc_m2m_txc_bl_no_credit_stalled.cms0 uncore interconnect Cycles Stalled with No BL Egress (to CMS) Credits; Common Mesh Stop - Near Side event=0x1c,umask=0x1 01 unc_m2m_txc_bl_no_credit_stalled.cms1 uncore interconnect Cycles Stalled with No BL Egress (to CMS) Credits; Common Mesh Stop - Far Side event=0x1c,umask=0x2 01 unc_m2m_txc_bl_occupancy.all uncore interconnect BL Egress (to CMS) Occupancy; All event=0x16,umask=0x3 01 unc_m2m_txc_bl_occupancy.cms0 uncore interconnect BL Egress (to CMS) Occupancy; Common Mesh Stop - Near Side event=0x16,umask=0x1 01 unc_m2m_txc_bl_occupancy.cms1 uncore interconnect BL Egress (to CMS) Occupancy; Common Mesh Stop - Far Side event=0x16,umask=0x2 01 unc_m2m_txr_horz_ads_used.ad_bnc uncore interconnect CMS Horizontal ADS Used; AD - Bounce event=0x9d,umask=0x1 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_horz_ads_used.ad_crd uncore interconnect CMS Horizontal ADS Used; AD - Credit event=0x9d,umask=0x10 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_horz_ads_used.ak_bnc uncore interconnect CMS Horizontal ADS Used; AK - Bounce event=0x9d,umask=0x2 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_horz_ads_used.bl_bnc uncore interconnect CMS Horizontal ADS Used; BL - Bounce event=0x9d,umask=0x4 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_horz_ads_used.bl_crd uncore interconnect CMS Horizontal ADS Used; BL - Credit event=0x9d,umask=0x40 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.ad_bnc uncore interconnect CMS Horizontal Bypass Used; AD - Bounce event=0x9f,umask=0x1 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.ad_crd uncore interconnect CMS Horizontal Bypass Used; AD - Credit event=0x9f,umask=0x10 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.ak_bnc uncore interconnect CMS Horizontal Bypass Used; AK - Bounce event=0x9f,umask=0x2 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.bl_bnc uncore interconnect CMS Horizontal Bypass Used; BL - Bounce event=0x9f,umask=0x4 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.bl_crd uncore interconnect CMS Horizontal Bypass Used; BL - Credit event=0x9f,umask=0x40 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.iv_bnc uncore interconnect CMS Horizontal Bypass Used; IV - Bounce event=0x9f,umask=0x8 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_cycles_full.ad_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Full; AD - Bounce event=0x96,umask=0x1 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_full.ad_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Full; AD - Credit event=0x96,umask=0x10 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_full.ak_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Full; AK - Bounce event=0x96,umask=0x2 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_full.bl_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Full; BL - Bounce event=0x96,umask=0x4 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_full.bl_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Full; BL - Credit event=0x96,umask=0x40 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_full.iv_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Full; IV - Bounce event=0x96,umask=0x8 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.ad_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; AD - Bounce event=0x97,umask=0x1 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.ad_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; AD - Credit event=0x97,umask=0x10 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.ak_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; AK - Bounce event=0x97,umask=0x2 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.bl_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; BL - Bounce event=0x97,umask=0x4 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.bl_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; BL - Credit event=0x97,umask=0x40 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.iv_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; IV - Bounce event=0x97,umask=0x8 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.ad_bnc uncore interconnect CMS Horizontal Egress Inserts; AD - Bounce event=0x95,umask=0x1 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.ad_crd uncore interconnect CMS Horizontal Egress Inserts; AD - Credit event=0x95,umask=0x10 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.ak_bnc uncore interconnect CMS Horizontal Egress Inserts; AK - Bounce event=0x95,umask=0x2 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.bl_bnc uncore interconnect CMS Horizontal Egress Inserts; BL - Bounce event=0x95,umask=0x4 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.bl_crd uncore interconnect CMS Horizontal Egress Inserts; BL - Credit event=0x95,umask=0x40 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.iv_bnc uncore interconnect CMS Horizontal Egress Inserts; IV - Bounce event=0x95,umask=0x8 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_nack.ad_bnc uncore interconnect CMS Horizontal Egress NACKs; AD - Bounce event=0x99,umask=0x1 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_nack.ad_crd uncore interconnect CMS Horizontal Egress NACKs; AD - Credit event=0x99,umask=0x20 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_nack.ak_bnc uncore interconnect CMS Horizontal Egress NACKs; AK - Bounce event=0x99,umask=0x2 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_nack.bl_bnc uncore interconnect CMS Horizontal Egress NACKs; BL - Bounce event=0x99,umask=0x4 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_nack.bl_crd uncore interconnect CMS Horizontal Egress NACKs; BL - Credit event=0x99,umask=0x40 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_nack.iv_bnc uncore interconnect CMS Horizontal Egress NACKs; IV - Bounce event=0x99,umask=0x8 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_occupancy.ad_bnc uncore interconnect CMS Horizontal Egress Occupancy; AD - Bounce event=0x94,umask=0x1 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_occupancy.ad_crd uncore interconnect CMS Horizontal Egress Occupancy; AD - Credit event=0x94,umask=0x10 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_occupancy.ak_bnc uncore interconnect CMS Horizontal Egress Occupancy; AK - Bounce event=0x94,umask=0x2 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_occupancy.bl_bnc uncore interconnect CMS Horizontal Egress Occupancy; BL - Bounce event=0x94,umask=0x4 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_occupancy.bl_crd uncore interconnect CMS Horizontal Egress Occupancy; BL - Credit event=0x94,umask=0x40 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_occupancy.iv_bnc uncore interconnect CMS Horizontal Egress Occupancy; IV - Bounce event=0x94,umask=0x8 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_starved.ad_bnc uncore interconnect CMS Horizontal Egress Injection Starvation; AD - Bounce event=0x9b,umask=0x1 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2m_txr_horz_starved.ak_bnc uncore interconnect CMS Horizontal Egress Injection Starvation; AK - Bounce event=0x9b,umask=0x2 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2m_txr_horz_starved.bl_bnc uncore interconnect CMS Horizontal Egress Injection Starvation; BL - Bounce event=0x9b,umask=0x4 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2m_txr_horz_starved.iv_bnc uncore interconnect CMS Horizontal Egress Injection Starvation; IV - Bounce event=0x9b,umask=0x8 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2m_txr_vert_ads_used.ad_ag0 uncore interconnect CMS Vertical ADS Used; AD - Agent 0 event=0x9c,umask=0x1 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_vert_ads_used.ad_ag1 uncore interconnect CMS Vertical ADS Used; AD - Agent 1 event=0x9c,umask=0x10 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_vert_ads_used.ak_ag0 uncore interconnect CMS Vertical ADS Used; AK - Agent 0 event=0x9c,umask=0x2 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_vert_ads_used.ak_ag1 uncore interconnect CMS Vertical ADS Used; AK - Agent 1 event=0x9c,umask=0x20 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_vert_ads_used.bl_ag0 uncore interconnect CMS Vertical ADS Used; BL - Agent 0 event=0x9c,umask=0x4 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_vert_ads_used.bl_ag1 uncore interconnect CMS Vertical ADS Used; BL - Agent 1 event=0x9c,umask=0x40 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.ad_ag0 uncore interconnect CMS Vertical ADS Used; AD - Agent 0 event=0x9e,umask=0x1 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.ad_ag1 uncore interconnect CMS Vertical ADS Used; AD - Agent 1 event=0x9e,umask=0x10 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.ak_ag0 uncore interconnect CMS Vertical ADS Used; AK - Agent 0 event=0x9e,umask=0x2 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.ak_ag1 uncore interconnect CMS Vertical ADS Used; AK - Agent 1 event=0x9e,umask=0x20 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.bl_ag0 uncore interconnect CMS Vertical ADS Used; BL - Agent 0 event=0x9e,umask=0x4 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.bl_ag1 uncore interconnect CMS Vertical ADS Used; BL - Agent 1 event=0x9e,umask=0x40 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.iv uncore interconnect CMS Vertical ADS Used; IV event=0x9e,umask=0x8 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_cycles_full.ad_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; AD - Agent 0 event=0x92,umask=0x1 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_cycles_full.ad_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; AD - Agent 1 event=0x92,umask=0x10 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2m_txr_vert_cycles_full.ak_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; AK - Agent 0 event=0x92,umask=0x2 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_cycles_full.ak_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; AK - Agent 1 event=0x92,umask=0x20 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_m2m_txr_vert_cycles_full.bl_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; BL - Agent 0 event=0x92,umask=0x4 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2m_txr_vert_cycles_full.bl_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; BL - Agent 1 event=0x92,umask=0x40 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2m_txr_vert_cycles_full.iv uncore interconnect Cycles CMS Vertical Egress Queue Is Full; IV event=0x92,umask=0x8 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2m_txr_vert_cycles_ne.ad_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; AD - Agent 0 event=0x93,umask=0x1 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_cycles_ne.ad_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; AD - Agent 1 event=0x93,umask=0x10 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2m_txr_vert_cycles_ne.ak_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; AK - Agent 0 event=0x93,umask=0x2 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_cycles_ne.ak_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; AK - Agent 1 event=0x93,umask=0x20 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_m2m_txr_vert_cycles_ne.bl_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; BL - Agent 0 event=0x93,umask=0x4 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2m_txr_vert_cycles_ne.bl_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; BL - Agent 1 event=0x93,umask=0x40 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2m_txr_vert_cycles_ne.iv uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; IV event=0x93,umask=0x8 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2m_txr_vert_inserts.ad_ag0 uncore interconnect CMS Vert Egress Allocations; AD - Agent 0 event=0x91,umask=0x1 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_inserts.ad_ag1 uncore interconnect CMS Vert Egress Allocations; AD - Agent 1 event=0x91,umask=0x10 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2m_txr_vert_inserts.ak_ag0 uncore interconnect CMS Vert Egress Allocations; AK - Agent 0 event=0x91,umask=0x2 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_inserts.ak_ag1 uncore interconnect CMS Vert Egress Allocations; AK - Agent 1 event=0x91,umask=0x20 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_m2m_txr_vert_inserts.bl_ag0 uncore interconnect CMS Vert Egress Allocations; BL - Agent 0 event=0x91,umask=0x4 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2m_txr_vert_inserts.bl_ag1 uncore interconnect CMS Vert Egress Allocations; BL - Agent 1 event=0x91,umask=0x40 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2m_txr_vert_inserts.iv uncore interconnect CMS Vert Egress Allocations; IV event=0x91,umask=0x8 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2m_txr_vert_nack.ad_ag0 uncore interconnect CMS Vertical Egress NACKs; AD - Agent 0 event=0x98,umask=0x1 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack.ad_ag1 uncore interconnect CMS Vertical Egress NACKs; AD - Agent 1 event=0x98,umask=0x10 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack.ak_ag0 uncore interconnect CMS Vertical Egress NACKs; AK - Agent 0 event=0x98,umask=0x2 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack.ak_ag1 uncore interconnect CMS Vertical Egress NACKs; AK - Agent 1 event=0x98,umask=0x20 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack.bl_ag0 uncore interconnect CMS Vertical Egress NACKs; BL - Agent 0 event=0x98,umask=0x4 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack.bl_ag1 uncore interconnect CMS Vertical Egress NACKs; BL - Agent 1 event=0x98,umask=0x40 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack.iv uncore interconnect CMS Vertical Egress NACKs; IV event=0x98,umask=0x8 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_occupancy.ad_ag0 uncore interconnect CMS Vert Egress Occupancy; AD - Agent 0 event=0x90,umask=0x1 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_occupancy.ad_ag1 uncore interconnect CMS Vert Egress Occupancy; AD - Agent 1 event=0x90,umask=0x10 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2m_txr_vert_occupancy.ak_ag0 uncore interconnect CMS Vert Egress Occupancy; AK - Agent 0 event=0x90,umask=0x2 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_occupancy.ak_ag1 uncore interconnect CMS Vert Egress Occupancy; AK - Agent 1 event=0x90,umask=0x20 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_m2m_txr_vert_occupancy.bl_ag0 uncore interconnect CMS Vert Egress Occupancy; BL - Agent 0 event=0x90,umask=0x4 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2m_txr_vert_occupancy.bl_ag1 uncore interconnect CMS Vert Egress Occupancy; BL - Agent 1 event=0x90,umask=0x40 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2m_txr_vert_occupancy.iv uncore interconnect CMS Vert Egress Occupancy; IV event=0x90,umask=0x8 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2m_txr_vert_starved.ad_ag0 uncore interconnect CMS Vertical Egress Injection Starvation; AD - Agent 0 event=0x9a,umask=0x1 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved.ad_ag1 uncore interconnect CMS Vertical Egress Injection Starvation; AD - Agent 1 event=0x9a,umask=0x10 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved.ak_ag0 uncore interconnect CMS Vertical Egress Injection Starvation; AK - Agent 0 event=0x9a,umask=0x2 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved.ak_ag1 uncore interconnect CMS Vertical Egress Injection Starvation; AK - Agent 1 event=0x9a,umask=0x20 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved.bl_ag0 uncore interconnect CMS Vertical Egress Injection Starvation; BL - Agent 0 event=0x9a,umask=0x4 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved.bl_ag1 uncore interconnect CMS Vertical Egress Injection Starvation; BL - Agent 1 event=0x9a,umask=0x40 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved.iv uncore interconnect CMS Vertical Egress Injection Starvation; IV event=0x9a,umask=0x8 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_vert_ring_ad_in_use.dn_even uncore interconnect Vertical AD Ring In Use; Down and Even event=0xa6,umask=0x4 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ad_in_use.dn_odd uncore interconnect Vertical AD Ring In Use; Down and Odd event=0xa6,umask=0x8 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ad_in_use.up_even uncore interconnect Vertical AD Ring In Use; Up and Even event=0xa6,umask=0x1 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ad_in_use.up_odd uncore interconnect Vertical AD Ring In Use; Up and Odd event=0xa6,umask=0x2 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ak_in_use.dn_even uncore interconnect Vertical AK Ring In Use; Down and Even event=0xa8,umask=0x4 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ak_in_use.dn_odd uncore interconnect Vertical AK Ring In Use; Down and Odd event=0xa8,umask=0x8 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ak_in_use.up_even uncore interconnect Vertical AK Ring In Use; Up and Even event=0xa8,umask=0x1 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ak_in_use.up_odd uncore interconnect Vertical AK Ring In Use; Up and Odd event=0xa8,umask=0x2 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_bl_in_use.dn_even uncore interconnect Vertical BL Ring in Use; Down and Even event=0xaa,umask=0x4 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_bl_in_use.dn_odd uncore interconnect Vertical BL Ring in Use; Down and Odd event=0xaa,umask=0x8 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_bl_in_use.up_even uncore interconnect Vertical BL Ring in Use; Up and Even event=0xaa,umask=0x1 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_bl_in_use.up_odd uncore interconnect Vertical BL Ring in Use; Up and Odd event=0xaa,umask=0x2 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_iv_in_use.dn uncore interconnect Vertical IV Ring in Use; Down event=0xac,umask=0x4 01 Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2m_vert_ring_iv_in_use.up uncore interconnect Vertical IV Ring in Use; Up event=0xac,umask=0x1 01 Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2m_wpq_cycles_no_reg_credits.chn0 uncore interconnect This event is deprecated. Refer to new event UNC_M2M_WPQ_CYCLES_REG_CREDITS.CHN0 event=0x4d,umask=0x1 11 unc_m2m_wpq_cycles_no_reg_credits.chn1 uncore interconnect This event is deprecated. Refer to new event UNC_M2M_WPQ_CYCLES_REG_CREDITS.CHN1 event=0x4d,umask=0x2 11 unc_m2m_wpq_cycles_no_reg_credits.chn2 uncore interconnect This event is deprecated. Refer to new event UNC_M2M_WPQ_CYCLES_REG_CREDITS.CHN2 event=0x4d,umask=0x4 11 unc_m2m_wpq_cycles_reg_credits.chn0 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Regular; Channel 0 event=0x4d,umask=0x1 01 unc_m2m_wpq_cycles_reg_credits.chn1 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Regular; Channel 1 event=0x4d,umask=0x2 01 unc_m2m_wpq_cycles_reg_credits.chn2 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Regular; Channel 2 event=0x4d,umask=0x4 01 unc_m2m_wpq_cycles_spec_credits.chn0 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Special; Channel 0 event=0x4e,umask=0x1 01 unc_m2m_wpq_cycles_spec_credits.chn1 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Special; Channel 1 event=0x4e,umask=0x2 01 unc_m2m_wpq_cycles_spec_credits.chn2 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Special; Channel 2 event=0x4e,umask=0x4 01 unc_m2m_write_tracker_cycles_full.ch0 uncore interconnect Write Tracker Cycles Full; Channel 0 event=0x4a,umask=0x1 01 unc_m2m_write_tracker_cycles_full.ch1 uncore interconnect Write Tracker Cycles Full; Channel 1 event=0x4a,umask=0x2 01 unc_m2m_write_tracker_cycles_full.ch2 uncore interconnect Write Tracker Cycles Full; Channel 2 event=0x4a,umask=0x4 01 unc_m2m_write_tracker_cycles_ne.ch0 uncore interconnect Write Tracker Cycles Not Empty; Channel 0 event=0x4b,umask=0x1 01 unc_m2m_write_tracker_cycles_ne.ch1 uncore interconnect Write Tracker Cycles Not Empty; Channel 1 event=0x4b,umask=0x2 01 unc_m2m_write_tracker_cycles_ne.ch2 uncore interconnect Write Tracker Cycles Not Empty; Channel 2 event=0x4b,umask=0x4 01 unc_m2m_write_tracker_inserts.ch0 uncore interconnect Write Tracker Inserts; Channel 0 event=0x61,umask=0x1 01 unc_m2m_write_tracker_inserts.ch1 uncore interconnect Write Tracker Inserts; Channel 1 event=0x61,umask=0x2 01 unc_m2m_write_tracker_inserts.ch2 uncore interconnect Write Tracker Inserts; Channel 2 event=0x61,umask=0x4 01 unc_m2m_write_tracker_occupancy.ch0 uncore interconnect Write Tracker Occupancy; Channel 0 event=0x60,umask=0x1 01 unc_m2m_write_tracker_occupancy.ch1 uncore interconnect Write Tracker Occupancy; Channel 1 event=0x60,umask=0x2 01 unc_m2m_write_tracker_occupancy.ch2 uncore interconnect Write Tracker Occupancy; Channel 2 event=0x60,umask=0x4 01 uncore_m3upi unc_m3upi_ag0_ad_crd_acquired.tgr0 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 0 event=0x80,umask=0x1 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired.tgr1 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 1 event=0x80,umask=0x2 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired.tgr2 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 2 event=0x80,umask=0x4 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired.tgr3 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 3 event=0x80,umask=0x8 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired.tgr4 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 4 event=0x80,umask=0x10 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired.tgr5 uncore interconnect CMS Agent0 AD Credits Acquired; For Transgress 5 event=0x80,umask=0x20 01 Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy.tgr0 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 0 event=0x82,umask=0x1 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy.tgr1 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 1 event=0x82,umask=0x2 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy.tgr2 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 2 event=0x82,umask=0x4 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy.tgr3 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 3 event=0x82,umask=0x8 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy.tgr4 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 4 event=0x82,umask=0x10 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy.tgr5 uncore interconnect CMS Agent0 AD Credits Occupancy; For Transgress 5 event=0x82,umask=0x20 01 Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired.tgr0 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 0 event=0x88,umask=0x1 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired.tgr1 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 1 event=0x88,umask=0x2 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired.tgr2 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 2 event=0x88,umask=0x4 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired.tgr3 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 3 event=0x88,umask=0x8 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired.tgr4 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 4 event=0x88,umask=0x10 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired.tgr5 uncore interconnect CMS Agent0 BL Credits Acquired; For Transgress 5 event=0x88,umask=0x20 01 Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy.tgr0 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 0 event=0x8a,umask=0x1 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy.tgr1 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 1 event=0x8a,umask=0x2 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy.tgr2 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 2 event=0x8a,umask=0x4 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy.tgr3 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 3 event=0x8a,umask=0x8 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy.tgr4 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 4 event=0x8a,umask=0x10 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy.tgr5 uncore interconnect CMS Agent0 BL Credits Occupancy; For Transgress 5 event=0x8a,umask=0x20 01 Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired.tgr0 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 0 event=0x84,umask=0x1 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired.tgr1 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 1 event=0x84,umask=0x2 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired.tgr2 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 2 event=0x84,umask=0x4 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired.tgr3 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 3 event=0x84,umask=0x8 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired.tgr4 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 4 event=0x84,umask=0x10 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired.tgr5 uncore interconnect CMS Agent1 AD Credits Acquired; For Transgress 5 event=0x84,umask=0x20 01 Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy.tgr0 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 0 event=0x86,umask=0x1 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy.tgr1 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 1 event=0x86,umask=0x2 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy.tgr2 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 2 event=0x86,umask=0x4 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy.tgr3 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 3 event=0x86,umask=0x8 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy.tgr4 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 4 event=0x86,umask=0x10 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy.tgr5 uncore interconnect CMS Agent1 AD Credits Occupancy; For Transgress 5 event=0x86,umask=0x20 01 Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy.tgr0 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 0 event=0x8e,umask=0x1 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy.tgr1 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 1 event=0x8e,umask=0x2 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy.tgr2 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 2 event=0x8e,umask=0x4 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy.tgr3 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 3 event=0x8e,umask=0x8 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy.tgr4 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 4 event=0x8e,umask=0x10 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy.tgr5 uncore interconnect CMS Agent1 BL Credits Occupancy; For Transgress 5 event=0x8e,umask=0x20 01 Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_credits_acquired.tgr0 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 0 event=0x8c,umask=0x1 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_credits_acquired.tgr1 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 1 event=0x8c,umask=0x2 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_credits_acquired.tgr2 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 2 event=0x8c,umask=0x4 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_credits_acquired.tgr3 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 3 event=0x8c,umask=0x8 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_credits_acquired.tgr4 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 4 event=0x8c,umask=0x10 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_credits_acquired.tgr5 uncore interconnect CMS Agent1 BL Credits Acquired; For Transgress 5 event=0x8c,umask=0x20 01 Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_cha_ad_credits_empty.req uncore interconnect CBox AD Credits Empty; Requests event=0x22,umask=0x4 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes) unc_m3upi_cha_ad_credits_empty.snp uncore interconnect CBox AD Credits Empty; Snoops event=0x22,umask=0x8 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes) unc_m3upi_cha_ad_credits_empty.vna uncore interconnect CBox AD Credits Empty; VNA Messages event=0x22,umask=0x1 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes) unc_m3upi_cha_ad_credits_empty.wb uncore interconnect CBox AD Credits Empty; Writebacks event=0x22,umask=0x2 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes) unc_m3upi_clockticks uncore interconnect Number of uclks in domain event=0x1 01 Counts the number of uclks in the M3 uclk domain. This could be slightly different than the count in the Ubox because of enable/freeze delays. However, because the M3 is close to the Ubox, they generally should not diverge by more than a handful of cycles unc_m3upi_cms_clockticks uncore interconnect CMS Clockticks event=0xc0 01 unc_m3upi_d2c_sent uncore interconnect D2C Sent event=0x2b 01 Count cases BL sends direct to core unc_m3upi_d2u_sent uncore interconnect D2U Sent event=0x2a 01 Cases where SMI3 sends D2U command unc_m3upi_egress_ordering.iv_snoopgo_dn uncore interconnect Egress Blocking due to Ordering requirements; Down event=0xae,umask=0x4 01 Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m3upi_egress_ordering.iv_snoopgo_up uncore interconnect Egress Blocking due to Ordering requirements; Up event=0xae,umask=0x1 01 Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m3upi_fast_asserted.horz uncore interconnect FaST wire asserted; Horizontal event=0xa5,umask=0x2 01 Counts the number of cycles either the local or incoming distress signals are asserted. Incoming distress includes up, dn and across unc_m3upi_fast_asserted.vert uncore interconnect FaST wire asserted; Vertical event=0xa5,umask=0x1 01 Counts the number of cycles either the local or incoming distress signals are asserted. Incoming distress includes up, dn and across unc_m3upi_horz_ring_ad_in_use.left_even uncore interconnect Horizontal AD Ring In Use; Left and Even event=0xa7,umask=0x1 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ad_in_use.left_odd uncore interconnect Horizontal AD Ring In Use; Left and Odd event=0xa7,umask=0x2 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ad_in_use.right_even uncore interconnect Horizontal AD Ring In Use; Right and Even event=0xa7,umask=0x4 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ad_in_use.right_odd uncore interconnect Horizontal AD Ring In Use; Right and Odd event=0xa7,umask=0x8 01 Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ak_in_use.left_even uncore interconnect Horizontal AK Ring In Use; Left and Even event=0xa9,umask=0x1 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ak_in_use.left_odd uncore interconnect Horizontal AK Ring In Use; Left and Odd event=0xa9,umask=0x2 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ak_in_use.right_even uncore interconnect Horizontal AK Ring In Use; Right and Even event=0xa9,umask=0x4 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ak_in_use.right_odd uncore interconnect Horizontal AK Ring In Use; Right and Odd event=0xa9,umask=0x8 01 Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_bl_in_use.left_even uncore interconnect Horizontal BL Ring in Use; Left and Even event=0xab,umask=0x1 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_bl_in_use.left_odd uncore interconnect Horizontal BL Ring in Use; Left and Odd event=0xab,umask=0x2 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_bl_in_use.right_even uncore interconnect Horizontal BL Ring in Use; Right and Even event=0xab,umask=0x4 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_bl_in_use.right_odd uncore interconnect Horizontal BL Ring in Use; Right and Odd event=0xab,umask=0x8 01 Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_iv_in_use.left uncore interconnect Horizontal IV Ring in Use; Left event=0xad,umask=0x1 01 Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m3upi_horz_ring_iv_in_use.right uncore interconnect Horizontal IV Ring in Use; Right event=0xad,umask=0x4 01 Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m3upi_m2_bl_credits_empty.iio0_iio1_ncb uncore interconnect M2 BL Credits Empty; IIO0 and IIO1 share the same ring destination. (1 VN0 credit only) event=0x23,umask=0x1 01 No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.iio2_ncb uncore interconnect M2 BL Credits Empty; IIO2 event=0x23,umask=0x2 01 No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.iio3_ncb uncore interconnect M2 BL Credits Empty; IIO3 event=0x23,umask=0x4 01 No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.iio4_ncb uncore interconnect M2 BL Credits Empty; IIO4 event=0x23,umask=0x8 01 No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.iio5_ncb uncore interconnect M2 BL Credits Empty; IIO5 event=0x23,umask=0x10 01 No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.ncs uncore interconnect M2 BL Credits Empty; All IIO targets for NCS are in single mask. ORs them together event=0x23,umask=0x20 01 No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.ncs_sel uncore interconnect M2 BL Credits Empty; Selected M2p BL NCS credits event=0x23,umask=0x40 01 No vn0 and vna credits available to send to M2 unc_m3upi_multi_slot_rcvd.ad_slot0 uncore interconnect Multi Slot Flit Received; AD - Slot 0 event=0x3e,umask=0x1 01 Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_multi_slot_rcvd.ad_slot1 uncore interconnect Multi Slot Flit Received; AD - Slot 1 event=0x3e,umask=0x2 01 Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_multi_slot_rcvd.ad_slot2 uncore interconnect Multi Slot Flit Received; AD - Slot 2 event=0x3e,umask=0x4 01 Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_multi_slot_rcvd.ak_slot0 uncore interconnect Multi Slot Flit Received; AK - Slot 0 event=0x3e,umask=0x10 01 Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_multi_slot_rcvd.ak_slot2 uncore interconnect Multi Slot Flit Received; AK - Slot 2 event=0x3e,umask=0x20 01 Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_multi_slot_rcvd.bl_slot0 uncore interconnect Multi Slot Flit Received; BL - Slot 0 event=0x3e,umask=0x8 01 Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_ring_bounces_horz.ad uncore interconnect Messages that bounced on the Horizontal Ring.; AD event=0xa1,umask=0x1 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m3upi_ring_bounces_horz.ak uncore interconnect Messages that bounced on the Horizontal Ring.; AK event=0xa1,umask=0x2 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m3upi_ring_bounces_horz.bl uncore interconnect Messages that bounced on the Horizontal Ring.; BL event=0xa1,umask=0x4 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m3upi_ring_bounces_horz.iv uncore interconnect Messages that bounced on the Horizontal Ring.; IV event=0xa1,umask=0x8 01 Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m3upi_ring_bounces_vert.ad uncore interconnect Messages that bounced on the Vertical Ring.; AD event=0xa0,umask=0x1 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m3upi_ring_bounces_vert.ak uncore interconnect Messages that bounced on the Vertical Ring.; Acknowledgements to core event=0xa0,umask=0x2 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m3upi_ring_bounces_vert.bl uncore interconnect Messages that bounced on the Vertical Ring.; Data Responses to core event=0xa0,umask=0x4 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m3upi_ring_bounces_vert.iv uncore interconnect Messages that bounced on the Vertical Ring.; Snoops of processor's cache event=0xa0,umask=0x8 01 Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m3upi_ring_sink_starved_horz.ad uncore interconnect Sink Starvation on Horizontal Ring; AD event=0xa3,umask=0x1 01 unc_m3upi_ring_sink_starved_horz.ak uncore interconnect Sink Starvation on Horizontal Ring; AK event=0xa3,umask=0x2 01 unc_m3upi_ring_sink_starved_horz.ak_ag1 uncore interconnect Sink Starvation on Horizontal Ring; Acknowledgements to Agent 1 event=0xa3,umask=0x20 01 unc_m3upi_ring_sink_starved_horz.bl uncore interconnect Sink Starvation on Horizontal Ring; BL event=0xa3,umask=0x4 01 unc_m3upi_ring_sink_starved_horz.iv uncore interconnect Sink Starvation on Horizontal Ring; IV event=0xa3,umask=0x8 01 unc_m3upi_ring_sink_starved_vert.ad uncore interconnect Sink Starvation on Vertical Ring; AD event=0xa2,umask=0x1 01 unc_m3upi_ring_sink_starved_vert.ak uncore interconnect Sink Starvation on Vertical Ring; Acknowledgements to core event=0xa2,umask=0x2 01 unc_m3upi_ring_sink_starved_vert.bl uncore interconnect Sink Starvation on Vertical Ring; Data Responses to core event=0xa2,umask=0x4 01 unc_m3upi_ring_sink_starved_vert.iv uncore interconnect Sink Starvation on Vertical Ring; Snoops of processor's cache event=0xa2,umask=0x8 01 unc_m3upi_ring_src_thrtl uncore interconnect Source Throttle event=0xa4 01 unc_m3upi_rxc_arb_lost_vn0.ad_req uncore interconnect Lost Arb for VN0; REQ on AD event=0x4b,umask=0x1 01 VN0 message requested but lost arbitration; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_lost_vn0.ad_rsp uncore interconnect Lost Arb for VN0; RSP on AD event=0x4b,umask=0x4 01 VN0 message requested but lost arbitration; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_lost_vn0.ad_snp uncore interconnect Lost Arb for VN0; SNP on AD event=0x4b,umask=0x2 01 VN0 message requested but lost arbitration; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_lost_vn0.bl_ncb uncore interconnect Lost Arb for VN0; NCB on BL event=0x4b,umask=0x20 01 VN0 message requested but lost arbitration; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_lost_vn0.bl_ncs uncore interconnect Lost Arb for VN0; NCS on BL event=0x4b,umask=0x40 01 VN0 message requested but lost arbitration; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_lost_vn0.bl_rsp uncore interconnect Lost Arb for VN0; RSP on BL event=0x4b,umask=0x8 01 VN0 message requested but lost arbitration; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_lost_vn0.bl_wb uncore interconnect Lost Arb for VN0; WB on BL event=0x4b,umask=0x10 01 VN0 message requested but lost arbitration; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_arb_lost_vn1.ad_req uncore interconnect Lost Arb for VN1; REQ on AD event=0x4c,umask=0x1 01 VN1 message requested but lost arbitration; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_lost_vn1.ad_rsp uncore interconnect Lost Arb for VN1; RSP on AD event=0x4c,umask=0x4 01 VN1 message requested but lost arbitration; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_lost_vn1.ad_snp uncore interconnect Lost Arb for VN1; SNP on AD event=0x4c,umask=0x2 01 VN1 message requested but lost arbitration; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_lost_vn1.bl_ncb uncore interconnect Lost Arb for VN1; NCB on BL event=0x4c,umask=0x20 01 VN1 message requested but lost arbitration; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_lost_vn1.bl_ncs uncore interconnect Lost Arb for VN1; NCS on BL event=0x4c,umask=0x40 01 VN1 message requested but lost arbitration; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_lost_vn1.bl_rsp uncore interconnect Lost Arb for VN1; RSP on BL event=0x4c,umask=0x8 01 VN1 message requested but lost arbitration; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_lost_vn1.bl_wb uncore interconnect Lost Arb for VN1; WB on BL event=0x4c,umask=0x10 01 VN1 message requested but lost arbitration; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_arb_misc.adbl_parallel_win uncore interconnect Arb Miscellaneous; AD, BL Parallel Win event=0x4d,umask=0x40 01 AD and BL messages won arbitration concurrently / in parallel unc_m3upi_rxc_arb_misc.no_prog_ad_vn0 uncore interconnect Arb Miscellaneous; No Progress on Pending AD VN0 event=0x4d,umask=0x4 01 Arbitration stage made no progress on pending ad vn0 messages because slotting stage cannot accept new message unc_m3upi_rxc_arb_misc.no_prog_ad_vn1 uncore interconnect Arb Miscellaneous; No Progress on Pending AD VN1 event=0x4d,umask=0x8 01 Arbitration stage made no progress on pending ad vn1 messages because slotting stage cannot accept new message unc_m3upi_rxc_arb_misc.no_prog_bl_vn0 uncore interconnect Arb Miscellaneous; No Progress on Pending BL VN0 event=0x4d,umask=0x10 01 Arbitration stage made no progress on pending bl vn0 messages because slotting stage cannot accept new message unc_m3upi_rxc_arb_misc.no_prog_bl_vn1 uncore interconnect Arb Miscellaneous; No Progress on Pending BL VN1 event=0x4d,umask=0x20 01 Arbitration stage made no progress on pending bl vn1 messages because slotting stage cannot accept new message unc_m3upi_rxc_arb_misc.par_bias_vn0 uncore interconnect Arb Miscellaneous; Parallel Bias to VN0 event=0x4d,umask=0x1 01 VN0/VN1 arbiter gave second, consecutive win to vn0, delaying vn1 win, because vn0 offered parallel ad/bl unc_m3upi_rxc_arb_misc.par_bias_vn1 uncore interconnect Arb Miscellaneous; Parallel Bias to VN1 event=0x4d,umask=0x2 01 VN0/VN1 arbiter gave second, consecutive win to vn1, delaying vn0 win, because vn1 offered parallel ad/bl unc_m3upi_rxc_arb_noad_req_vn0.ad_req uncore interconnect Can't Arb for VN0; REQ on AD event=0x49,umask=0x1 01 VN0 message was not able to request arbitration while some other message won arbitration; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_noad_req_vn0.ad_rsp uncore interconnect Can't Arb for VN0; RSP on AD event=0x49,umask=0x4 01 VN0 message was not able to request arbitration while some other message won arbitration; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_noad_req_vn0.ad_snp uncore interconnect Can't Arb for VN0; SNP on AD event=0x49,umask=0x2 01 VN0 message was not able to request arbitration while some other message won arbitration; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_noad_req_vn0.bl_ncb uncore interconnect Can't Arb for VN0; NCB on BL event=0x49,umask=0x20 01 VN0 message was not able to request arbitration while some other message won arbitration; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_noad_req_vn0.bl_ncs uncore interconnect Can't Arb for VN0; NCS on BL event=0x49,umask=0x40 01 VN0 message was not able to request arbitration while some other message won arbitration; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_noad_req_vn0.bl_rsp uncore interconnect Can't Arb for VN0; RSP on BL event=0x49,umask=0x8 01 VN0 message was not able to request arbitration while some other message won arbitration; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_noad_req_vn0.bl_wb uncore interconnect Can't Arb for VN0; WB on BL event=0x49,umask=0x10 01 VN0 message was not able to request arbitration while some other message won arbitration; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_arb_noad_req_vn1.ad_req uncore interconnect Can't Arb for VN1; REQ on AD event=0x4a,umask=0x1 01 VN1 message was not able to request arbitration while some other message won arbitration; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_noad_req_vn1.ad_rsp uncore interconnect Can't Arb for VN1; RSP on AD event=0x4a,umask=0x4 01 VN1 message was not able to request arbitration while some other message won arbitration; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_noad_req_vn1.ad_snp uncore interconnect Can't Arb for VN1; SNP on AD event=0x4a,umask=0x2 01 VN1 message was not able to request arbitration while some other message won arbitration; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_noad_req_vn1.bl_ncb uncore interconnect Can't Arb for VN1; NCB on BL event=0x4a,umask=0x20 01 VN1 message was not able to request arbitration while some other message won arbitration; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_noad_req_vn1.bl_ncs uncore interconnect Can't Arb for VN1; NCS on BL event=0x4a,umask=0x40 01 VN1 message was not able to request arbitration while some other message won arbitration; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_noad_req_vn1.bl_rsp uncore interconnect Can't Arb for VN1; RSP on BL event=0x4a,umask=0x8 01 VN1 message was not able to request arbitration while some other message won arbitration; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_noad_req_vn1.bl_wb uncore interconnect Can't Arb for VN1; WB on BL event=0x4a,umask=0x10 01 VN1 message was not able to request arbitration while some other message won arbitration; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_arb_nocred_vn0.ad_req uncore interconnect No Credits to Arb for VN0; REQ on AD event=0x47,umask=0x1 01 VN0 message is blocked from requesting arbitration due to lack of remote UPI credits; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_nocred_vn0.ad_rsp uncore interconnect No Credits to Arb for VN0; RSP on AD event=0x47,umask=0x4 01 VN0 message is blocked from requesting arbitration due to lack of remote UPI credits; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_nocred_vn0.ad_snp uncore interconnect No Credits to Arb for VN0; SNP on AD event=0x47,umask=0x2 01 VN0 message is blocked from requesting arbitration due to lack of remote UPI credits; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_nocred_vn0.bl_ncb uncore interconnect No Credits to Arb for VN0; NCB on BL event=0x47,umask=0x20 01 VN0 message is blocked from requesting arbitration due to lack of remote UPI credits; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_nocred_vn0.bl_ncs uncore interconnect No Credits to Arb for VN0; NCS on BL event=0x47,umask=0x40 01 VN0 message is blocked from requesting arbitration due to lack of remote UPI credits; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_nocred_vn0.bl_rsp uncore interconnect No Credits to Arb for VN0; RSP on BL event=0x47,umask=0x8 01 VN0 message is blocked from requesting arbitration due to lack of remote UPI credits; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_nocred_vn0.bl_wb uncore interconnect No Credits to Arb for VN0; WB on BL event=0x47,umask=0x10 01 VN0 message is blocked from requesting arbitration due to lack of remote UPI credits; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_arb_nocred_vn1.ad_req uncore interconnect No Credits to Arb for VN1; REQ on AD event=0x48,umask=0x1 01 VN1 message is blocked from requesting arbitration due to lack of remote UPI credits; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_nocred_vn1.ad_rsp uncore interconnect No Credits to Arb for VN1; RSP on AD event=0x48,umask=0x4 01 VN1 message is blocked from requesting arbitration due to lack of remote UPI credits; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_nocred_vn1.ad_snp uncore interconnect No Credits to Arb for VN1; SNP on AD event=0x48,umask=0x2 01 VN1 message is blocked from requesting arbitration due to lack of remote UPI credits; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_nocred_vn1.bl_ncb uncore interconnect No Credits to Arb for VN1; NCB on BL event=0x48,umask=0x20 01 VN1 message is blocked from requesting arbitration due to lack of remote UPI credits; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_nocred_vn1.bl_ncs uncore interconnect No Credits to Arb for VN1; NCS on BL event=0x48,umask=0x40 01 VN1 message is blocked from requesting arbitration due to lack of remote UPI credits; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_nocred_vn1.bl_rsp uncore interconnect No Credits to Arb for VN1; RSP on BL event=0x48,umask=0x8 01 VN1 message is blocked from requesting arbitration due to lack of remote UPI credits; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_nocred_vn1.bl_wb uncore interconnect No Credits to Arb for VN1; WB on BL event=0x48,umask=0x10 01 VN1 message is blocked from requesting arbitration due to lack of remote UPI credits; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_bypassed.ad_s0_bl_arb uncore interconnect Ingress Queue Bypasses; AD to Slot 0 on BL Arb event=0x40,umask=0x2 01 Number of times message is bypassed around the Ingress Queue; AD is taking bypass to slot 0 of independent flit while bl message is in arbitration unc_m3upi_rxc_bypassed.ad_s0_idle uncore interconnect Ingress Queue Bypasses; AD to Slot 0 on Idle event=0x40,umask=0x1 01 Number of times message is bypassed around the Ingress Queue; AD is taking bypass to slot 0 of independent flit while pipeline is idle unc_m3upi_rxc_bypassed.ad_s1_bl_slot uncore interconnect Ingress Queue Bypasses; AD + BL to Slot 1 event=0x40,umask=0x4 01 Number of times message is bypassed around the Ingress Queue; AD is taking bypass to flit slot 1 while merging with bl message in same flit unc_m3upi_rxc_bypassed.ad_s2_bl_slot uncore interconnect Ingress Queue Bypasses; AD + BL to Slot 2 event=0x40,umask=0x8 01 Number of times message is bypassed around the Ingress Queue; AD is taking bypass to flit slot 2 while merging with bl message in same flit unc_m3upi_rxc_collision_vn0.ad_req uncore interconnect VN0 message lost contest for flit; REQ on AD event=0x50,umask=0x1 01 Count cases where Ingress VN0 packets lost the contest for Flit Slot 0.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_collision_vn0.ad_rsp uncore interconnect VN0 message lost contest for flit; RSP on AD event=0x50,umask=0x4 01 Count cases where Ingress VN0 packets lost the contest for Flit Slot 0.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_collision_vn0.ad_snp uncore interconnect VN0 message lost contest for flit; SNP on AD event=0x50,umask=0x2 01 Count cases where Ingress VN0 packets lost the contest for Flit Slot 0.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_collision_vn0.bl_ncb uncore interconnect VN0 message lost contest for flit; NCB on BL event=0x50,umask=0x20 01 Count cases where Ingress VN0 packets lost the contest for Flit Slot 0.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_collision_vn0.bl_ncs uncore interconnect VN0 message lost contest for flit; NCS on BL event=0x50,umask=0x40 01 Count cases where Ingress VN0 packets lost the contest for Flit Slot 0.; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_collision_vn0.bl_rsp uncore interconnect VN0 message lost contest for flit; RSP on BL event=0x50,umask=0x8 01 Count cases where Ingress VN0 packets lost the contest for Flit Slot 0.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_collision_vn0.bl_wb uncore interconnect VN0 message lost contest for flit; WB on BL event=0x50,umask=0x10 01 Count cases where Ingress VN0 packets lost the contest for Flit Slot 0.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_collision_vn1.ad_req uncore interconnect VN1 message lost contest for flit; REQ on AD event=0x51,umask=0x1 01 Count cases where Ingress VN1 packets lost the contest for Flit Slot 0.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_collision_vn1.ad_rsp uncore interconnect VN1 message lost contest for flit; RSP on AD event=0x51,umask=0x4 01 Count cases where Ingress VN1 packets lost the contest for Flit Slot 0.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_collision_vn1.ad_snp uncore interconnect VN1 message lost contest for flit; SNP on AD event=0x51,umask=0x2 01 Count cases where Ingress VN1 packets lost the contest for Flit Slot 0.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_collision_vn1.bl_ncb uncore interconnect VN1 message lost contest for flit; NCB on BL event=0x51,umask=0x20 01 Count cases where Ingress VN1 packets lost the contest for Flit Slot 0.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_collision_vn1.bl_ncs uncore interconnect VN1 message lost contest for flit; NCS on BL event=0x51,umask=0x40 01 Count cases where Ingress VN1 packets lost the contest for Flit Slot 0.; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_collision_vn1.bl_rsp uncore interconnect VN1 message lost contest for flit; RSP on BL event=0x51,umask=0x8 01 Count cases where Ingress VN1 packets lost the contest for Flit Slot 0.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_collision_vn1.bl_wb uncore interconnect VN1 message lost contest for flit; WB on BL event=0x51,umask=0x10 01 Count cases where Ingress VN1 packets lost the contest for Flit Slot 0.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_crd_misc.any_bgf_fifo uncore interconnect Miscellaneous Credit Events; Any In BGF FIFO event=0x60,umask=0x1 01 Indication that at least one packet (flit) is in the bgf (fifo only) unc_m3upi_rxc_crd_misc.any_bgf_path uncore interconnect Miscellaneous Credit Events; Any in BGF Path event=0x60,umask=0x2 01 Indication that at least one packet (flit) is in the bgf path (i.e. pipe to fifo) unc_m3upi_rxc_crd_misc.no_d2k_for_arb uncore interconnect Miscellaneous Credit Events; No D2K For Arb event=0x60,umask=0x4 01 VN0 or VN1 BL RSP message was blocked from arbitration request due to lack of D2K CMP credits unc_m3upi_rxc_crd_occ.d2k_crd uncore interconnect Credit Occupancy; D2K Credits event=0x61,umask=0x10 01 D2K completion fifo credit occupancy (credits in use), accumulated across all cycles unc_m3upi_rxc_crd_occ.flits_in_fifo uncore interconnect Credit Occupancy; Packets in BGF FIFO event=0x61,umask=0x2 01 Occupancy of m3upi ingress -> upi link layer bgf; packets (flits) in fifo unc_m3upi_rxc_crd_occ.flits_in_path uncore interconnect Credit Occupancy; Packets in BGF Path event=0x61,umask=0x4 01 Occupancy of m3upi ingress -> upi link layer bgf; packets (flits) in path (i.e. pipe to fifo or fifo) unc_m3upi_rxc_crd_occ.p1p_fifo uncore interconnect Credit Occupancy event=0x61,umask=0x40 01 count of bl messages in pump-1-pending state, in completion fifo only unc_m3upi_rxc_crd_occ.p1p_total uncore interconnect Credit Occupancy event=0x61,umask=0x20 01 count of bl messages in pump-1-pending state, in marker table and in fifo unc_m3upi_rxc_crd_occ.txq_crd uncore interconnect Credit Occupancy; Transmit Credits event=0x61,umask=0x8 01 Link layer transmit queue credit occupancy (credits in use), accumulated across all cycles unc_m3upi_rxc_crd_occ.vna_in_use uncore interconnect Credit Occupancy; VNA In Use event=0x61,umask=0x1 01 Remote UPI VNA credit occupancy (number of credits in use), accumulated across all cycles unc_m3upi_rxc_cycles_ne_vn0.ad_req uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty; REQ on AD event=0x43,umask=0x1 01 Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_cycles_ne_vn0.ad_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty; RSP on AD event=0x43,umask=0x4 01 Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_cycles_ne_vn0.ad_snp uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty; SNP on AD event=0x43,umask=0x2 01 Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_cycles_ne_vn0.bl_ncb uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty; NCB on BL event=0x43,umask=0x20 01 Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_cycles_ne_vn0.bl_ncs uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty; NCS on BL event=0x43,umask=0x40 01 Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_cycles_ne_vn0.bl_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty; RSP on BL event=0x43,umask=0x8 01 Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_cycles_ne_vn0.bl_wb uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty; WB on BL event=0x43,umask=0x10 01 Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_cycles_ne_vn1.ad_req uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty; REQ on AD event=0x44,umask=0x1 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_cycles_ne_vn1.ad_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty; RSP on AD event=0x44,umask=0x4 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_cycles_ne_vn1.ad_snp uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty; SNP on AD event=0x44,umask=0x2 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_cycles_ne_vn1.bl_ncb uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty; NCB on BL event=0x44,umask=0x20 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_cycles_ne_vn1.bl_ncs uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty; NCS on BL event=0x44,umask=0x40 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_cycles_ne_vn1.bl_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty; RSP on BL event=0x44,umask=0x8 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_cycles_ne_vn1.bl_wb uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty; WB on BL event=0x44,umask=0x10 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_flits_data_not_sent.all uncore interconnect Data Flit Not Sent; All event=0x57,umask=0x1 01 Data flit is ready for transmission but could not be sent unc_m3upi_rxc_flits_data_not_sent.no_bgf uncore interconnect Data Flit Not Sent; No BGF Credits event=0x57,umask=0x2 01 Data flit is ready for transmission but could not be sent unc_m3upi_rxc_flits_data_not_sent.no_txq uncore interconnect Data Flit Not Sent; No TxQ Credits event=0x57,umask=0x4 01 Data flit is ready for transmission but could not be sent unc_m3upi_rxc_flits_gen_bl.p0_wait uncore interconnect Generating BL Data Flit Sequence; Wait on Pump 0 event=0x59,umask=0x1 01 generating bl data flit sequence; waiting for data pump 0 unc_m3upi_rxc_flits_gen_bl.p1p_at_limit uncore interconnect Generating BL Data Flit Sequence event=0x59,umask=0x10 01 pump-1-pending logic is at capacity (pending table plus completion fifo at limit) unc_m3upi_rxc_flits_gen_bl.p1p_busy uncore interconnect Generating BL Data Flit Sequence event=0x59,umask=0x8 01 pump-1-pending logic is tracking at least one message unc_m3upi_rxc_flits_gen_bl.p1p_fifo_full uncore interconnect Generating BL Data Flit Sequence event=0x59,umask=0x40 01 pump-1-pending completion fifo is full unc_m3upi_rxc_flits_gen_bl.p1p_hold_p0 uncore interconnect Generating BL Data Flit Sequence event=0x59,umask=0x20 01 pump-1-pending logic is at or near capacity, such that pump-0-only bl messages are getting stalled in slotting stage unc_m3upi_rxc_flits_gen_bl.p1p_to_limbo uncore interconnect Generating BL Data Flit Sequence event=0x59,umask=0x4 01 a bl message finished but is in limbo and moved to pump-1-pending logic unc_m3upi_rxc_flits_gen_bl.p1_wait uncore interconnect Generating BL Data Flit Sequence; Wait on Pump 1 event=0x59,umask=0x2 01 generating bl data flit sequence; waiting for data pump 1 unc_m3upi_rxc_flits_misc uncore interconnect UNC_M3UPI_RxC_FLITS_MISC event=0x5a 01 unc_m3upi_rxc_flits_sent.1_msg uncore interconnect Sent Header Flit; One Message event=0x56,umask=0x1 01 One message in flit; VNA or non-VNA flit unc_m3upi_rxc_flits_sent.1_msg_vnx uncore interconnect Sent Header Flit; One Message in non-VNA event=0x56,umask=0x8 01 One message in flit; non-VNA flit unc_m3upi_rxc_flits_sent.2_msgs uncore interconnect Sent Header Flit; Two Messages event=0x56,umask=0x2 01 Two messages in flit; VNA flit unc_m3upi_rxc_flits_sent.3_msgs uncore interconnect Sent Header Flit; Three Messages event=0x56,umask=0x4 01 Three messages in flit; VNA flit unc_m3upi_rxc_flits_sent.slots_1 uncore interconnect Sent Header Flit event=0x56,umask=0x10 01 unc_m3upi_rxc_flits_sent.slots_2 uncore interconnect Sent Header Flit event=0x56,umask=0x20 01 unc_m3upi_rxc_flits_sent.slots_3 uncore interconnect Sent Header Flit event=0x56,umask=0x40 01 unc_m3upi_rxc_flits_slot_bl.all uncore interconnect Slotting BL Message Into Header Flit; All event=0x58,umask=0x1 01 unc_m3upi_rxc_flits_slot_bl.need_data uncore interconnect Slotting BL Message Into Header Flit; Needs Data Flit event=0x58,umask=0x2 01 BL message requires data flit sequence unc_m3upi_rxc_flits_slot_bl.p0_wait uncore interconnect Slotting BL Message Into Header Flit; Wait on Pump 0 event=0x58,umask=0x4 01 Waiting for header pump 0 unc_m3upi_rxc_flits_slot_bl.p1_not_req uncore interconnect Slotting BL Message Into Header Flit; Don't Need Pump 1 event=0x58,umask=0x10 01 Header pump 1 is not required for flit unc_m3upi_rxc_flits_slot_bl.p1_not_req_but_bubble uncore interconnect Slotting BL Message Into Header Flit; Don't Need Pump 1 - Bubble event=0x58,umask=0x20 01 Header pump 1 is not required for flit but flit transmission delayed unc_m3upi_rxc_flits_slot_bl.p1_not_req_not_avail uncore interconnect Slotting BL Message Into Header Flit; Don't Need Pump 1 - Not Avail event=0x58,umask=0x40 01 Header pump 1 is not required for flit and not available unc_m3upi_rxc_flits_slot_bl.p1_wait uncore interconnect Slotting BL Message Into Header Flit; Wait on Pump 1 event=0x58,umask=0x8 01 Waiting for header pump 1 unc_m3upi_rxc_flit_gen_hdr1.accum uncore interconnect Flit Gen - Header 1; Accumulate event=0x53,umask=0x1 01 Events related to Header Flit Generation - Set 1; Header flit slotting control state machine is in any accumulate state; multi-message flit may be assembled over multiple cycles unc_m3upi_rxc_flit_gen_hdr1.accum_read uncore interconnect Flit Gen - Header 1; Accumulate Ready event=0x53,umask=0x2 01 Events related to Header Flit Generation - Set 1; header flit slotting control state machine is in accum_ready state; flit is ready to send but transmission is blocked; more messages may be slotted into flit unc_m3upi_rxc_flit_gen_hdr1.accum_wasted uncore interconnect Flit Gen - Header 1; Accumulate Wasted event=0x53,umask=0x4 01 Events related to Header Flit Generation - Set 1; Flit is being assembled over multiple cycles, but no additional message is being slotted into flit in current cycle; accumulate cycle is wasted unc_m3upi_rxc_flit_gen_hdr1.ahead_blocked uncore interconnect Flit Gen - Header 1; Run-Ahead - Blocked event=0x53,umask=0x8 01 Events related to Header Flit Generation - Set 1; Header flit slotting entered run-ahead state; new header flit is started while transmission of prior, fully assembled flit is blocked unc_m3upi_rxc_flit_gen_hdr1.ahead_msg uncore interconnect Flit Gen - Header 1; Run-Ahead - Message event=0x53,umask=0x10 01 Events related to Header Flit Generation - Set 1; Header flit slotting is in run-ahead to start new flit, and message is actually slotted into new flit unc_m3upi_rxc_flit_gen_hdr1.par uncore interconnect Flit Gen - Header 1; Parallel Ok event=0x53,umask=0x20 01 Events related to Header Flit Generation - Set 1; New header flit construction may proceed in parallel with data flit sequence unc_m3upi_rxc_flit_gen_hdr1.par_flit uncore interconnect Flit Gen - Header 1; Parallel Flit Finished event=0x53,umask=0x80 01 Events related to Header Flit Generation - Set 1; Header flit finished assembly in parallel with data flit sequence unc_m3upi_rxc_flit_gen_hdr1.par_msg uncore interconnect Flit Gen - Header 1; Parallel Message event=0x53,umask=0x40 01 Events related to Header Flit Generation - Set 1; Message is slotted into header flit in parallel with data flit sequence unc_m3upi_rxc_flit_gen_hdr2.rmstall uncore interconnect Flit Gen - Header 2; Rate-matching Stall event=0x54,umask=0x1 01 Events related to Header Flit Generation - Set 2; Rate-matching stall injected unc_m3upi_rxc_flit_gen_hdr2.rmstall_nomsg uncore interconnect Flit Gen - Header 2; Rate-matching Stall - No Message event=0x54,umask=0x2 01 Events related to Header Flit Generation - Set 2; Rate matching stall injected, but no additional message slotted during stall cycle unc_m3upi_rxc_flit_not_sent.all uncore interconnect Header Not Sent; All event=0x55,umask=0x1 01 header flit is ready for transmission but could not be sent unc_m3upi_rxc_flit_not_sent.no_bgf_crd uncore interconnect Header Not Sent; No BGF Credits event=0x55,umask=0x2 01 header flit is ready for transmission but could not be sent; No BGF credits available unc_m3upi_rxc_flit_not_sent.no_bgf_no_msg uncore interconnect Header Not Sent; No BGF Credits + No Extra Message Slotted event=0x55,umask=0x8 01 header flit is ready for transmission but could not be sent; No BGF credits available; no additional message slotted into flit unc_m3upi_rxc_flit_not_sent.no_txq_crd uncore interconnect Header Not Sent; No TxQ Credits event=0x55,umask=0x4 01 header flit is ready for transmission but could not be sent; No TxQ credits available unc_m3upi_rxc_flit_not_sent.no_txq_no_msg uncore interconnect Header Not Sent; No TxQ Credits + No Extra Message Slotted event=0x55,umask=0x10 01 header flit is ready for transmission but could not be sent; No TxQ credits available; no additional message slotted into flit unc_m3upi_rxc_flit_not_sent.one_taken uncore interconnect Header Not Sent; Sent - One Slot Taken event=0x55,umask=0x20 01 header flit is ready for transmission but could not be sent; sending header flit with only one slot taken (two slots free) unc_m3upi_rxc_flit_not_sent.three_taken uncore interconnect Header Not Sent; Sent - Three Slots Taken event=0x55,umask=0x80 01 header flit is ready for transmission but could not be sent; sending header flit with three slots taken (no slots free) unc_m3upi_rxc_flit_not_sent.two_taken uncore interconnect Header Not Sent; Sent - Two Slots Taken event=0x55,umask=0x40 01 header flit is ready for transmission but could not be sent; sending header flit with only two slots taken (one slots free) unc_m3upi_rxc_held.cant_slot_ad uncore interconnect Message Held; Can't Slot AD event=0x52,umask=0x40 01 some AD message could not be slotted (logical OR of all AD events under INGR_SLOT_CANT_MC_VN{0,1}) unc_m3upi_rxc_held.cant_slot_bl uncore interconnect Message Held; Can't Slot BL event=0x52,umask=0x80 01 some BL message could not be slotted (logical OR of all BL events under INGR_SLOT_CANT_MC_VN{0,1}) unc_m3upi_rxc_held.parallel_ad_lost uncore interconnect Message Held; Parallel AD Lost event=0x52,umask=0x10 01 some AD message lost contest for slot 0 (logical OR of all AD events under INGR_SLOT_LOST_MC_VN{0,1}) unc_m3upi_rxc_held.parallel_attempt uncore interconnect Message Held; Parallel Attempt event=0x52,umask=0x4 01 ad and bl messages attempted to slot into the same flit in parallel unc_m3upi_rxc_held.parallel_bl_lost uncore interconnect Message Held; Parallel BL Lost event=0x52,umask=0x20 01 some BL message lost contest for slot 0 (logical OR of all BL events under INGR_SLOT_LOST_MC_VN{0,1}) unc_m3upi_rxc_held.parallel_success uncore interconnect Message Held; Parallel Success event=0x52,umask=0x8 01 ad and bl messages were actually slotted into the same flit in parallel unc_m3upi_rxc_held.vn0 uncore interconnect Message Held; VN0 event=0x52,umask=0x1 01 vn0 message(s) that couldn't be slotted into last vn0 flit are held in slotting stage while processing vn1 flit unc_m3upi_rxc_held.vn1 uncore interconnect Message Held; VN1 event=0x52,umask=0x2 01 vn1 message(s) that couldn't be slotted into last vn1 flit are held in slotting stage while processing vn0 flit unc_m3upi_rxc_inserts_vn0.ad_req uncore interconnect VN0 Ingress (from CMS) Queue - Inserts; REQ on AD event=0x41,umask=0x1 01 Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_inserts_vn0.ad_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Inserts; RSP on AD event=0x41,umask=0x4 01 Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_inserts_vn0.ad_snp uncore interconnect VN0 Ingress (from CMS) Queue - Inserts; SNP on AD event=0x41,umask=0x2 01 Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_inserts_vn0.bl_ncb uncore interconnect VN0 Ingress (from CMS) Queue - Inserts; NCB on BL event=0x41,umask=0x20 01 Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_inserts_vn0.bl_ncs uncore interconnect VN0 Ingress (from CMS) Queue - Inserts; NCS on BL event=0x41,umask=0x40 01 Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_inserts_vn0.bl_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Inserts; RSP on BL event=0x41,umask=0x8 01 Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_inserts_vn0.bl_wb uncore interconnect VN0 Ingress (from CMS) Queue - Inserts; WB on BL event=0x41,umask=0x10 01 Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_inserts_vn1.ad_req uncore interconnect VN1 Ingress (from CMS) Queue - Inserts; REQ on AD event=0x42,umask=0x1 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_inserts_vn1.ad_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Inserts; RSP on AD event=0x42,umask=0x4 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_inserts_vn1.ad_snp uncore interconnect VN1 Ingress (from CMS) Queue - Inserts; SNP on AD event=0x42,umask=0x2 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_inserts_vn1.bl_ncb uncore interconnect VN1 Ingress (from CMS) Queue - Inserts; NCB on BL event=0x42,umask=0x20 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_inserts_vn1.bl_ncs uncore interconnect VN1 Ingress (from CMS) Queue - Inserts; NCS on BL event=0x42,umask=0x40 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_inserts_vn1.bl_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Inserts; RSP on BL event=0x42,umask=0x8 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_inserts_vn1.bl_wb uncore interconnect VN1 Ingress (from CMS) Queue - Inserts; WB on BL event=0x42,umask=0x10 01 Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_occupancy_vn0.ad_req uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy; REQ on AD event=0x45,umask=0x1 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_occupancy_vn0.ad_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy; RSP on AD event=0x45,umask=0x4 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_occupancy_vn0.ad_snp uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy; SNP on AD event=0x45,umask=0x2 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_occupancy_vn0.bl_ncb uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy; NCB on BL event=0x45,umask=0x20 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_occupancy_vn0.bl_ncs uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy; NCS on BL event=0x45,umask=0x40 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_occupancy_vn0.bl_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy; RSP on BL event=0x45,umask=0x8 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_occupancy_vn0.bl_wb uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy; WB on BL event=0x45,umask=0x10 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_occupancy_vn1.ad_req uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy; REQ on AD event=0x46,umask=0x1 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_occupancy_vn1.ad_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy; RSP on AD event=0x46,umask=0x4 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_occupancy_vn1.ad_snp uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy; SNP on AD event=0x46,umask=0x2 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_occupancy_vn1.bl_ncb uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy; NCB on BL event=0x46,umask=0x20 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_occupancy_vn1.bl_ncs uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy; NCS on BL event=0x46,umask=0x40 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_occupancy_vn1.bl_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy; RSP on BL event=0x46,umask=0x8 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_occupancy_vn1.bl_wb uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy; WB on BL event=0x46,umask=0x10 01 Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_packing_miss_vn0.ad_req uncore interconnect VN0 message can't slot into flit; REQ on AD event=0x4e,umask=0x1 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_packing_miss_vn0.ad_rsp uncore interconnect VN0 message can't slot into flit; RSP on AD event=0x4e,umask=0x4 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_packing_miss_vn0.ad_snp uncore interconnect VN0 message can't slot into flit; SNP on AD event=0x4e,umask=0x2 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_packing_miss_vn0.bl_ncb uncore interconnect VN0 message can't slot into flit; NCB on BL event=0x4e,umask=0x20 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_packing_miss_vn0.bl_ncs uncore interconnect VN0 message can't slot into flit; NCS on BL event=0x4e,umask=0x40 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_packing_miss_vn0.bl_rsp uncore interconnect VN0 message can't slot into flit; RSP on BL event=0x4e,umask=0x8 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_packing_miss_vn0.bl_wb uncore interconnect VN0 message can't slot into flit; WB on BL event=0x4e,umask=0x10 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_packing_miss_vn1.ad_req uncore interconnect VN1 message can't slot into flit; REQ on AD event=0x4f,umask=0x1 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_packing_miss_vn1.ad_rsp uncore interconnect VN1 message can't slot into flit; RSP on AD event=0x4f,umask=0x4 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_packing_miss_vn1.ad_snp uncore interconnect VN1 message can't slot into flit; SNP on AD event=0x4f,umask=0x2 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_packing_miss_vn1.bl_ncb uncore interconnect VN1 message can't slot into flit; NCB on BL event=0x4f,umask=0x20 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_packing_miss_vn1.bl_ncs uncore interconnect VN1 message can't slot into flit; NCS on BL event=0x4f,umask=0x40 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_packing_miss_vn1.bl_rsp uncore interconnect VN1 message can't slot into flit; RSP on BL event=0x4f,umask=0x8 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_packing_miss_vn1.bl_wb uncore interconnect VN1 message can't slot into flit; WB on BL event=0x4f,umask=0x10 01 Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_smi3_pftch.arb_lost uncore interconnect SMI3 Prefetch Messages; Lost Arbitration event=0x62,umask=0x2 01 unc_m3upi_rxc_smi3_pftch.arrived uncore interconnect SMI3 Prefetch Messages; Arrived event=0x62,umask=0x1 01 unc_m3upi_rxc_smi3_pftch.drop_old uncore interconnect SMI3 Prefetch Messages; Dropped - Old event=0x62,umask=0x8 01 unc_m3upi_rxc_smi3_pftch.drop_wrap uncore interconnect SMI3 Prefetch Messages; Dropped - Wrap event=0x62,umask=0x10 01 Dropped because it was overwritten by new message while prefetch queue was full unc_m3upi_rxc_smi3_pftch.slotted uncore interconnect SMI3 Prefetch Messages; Slotted event=0x62,umask=0x4 01 unc_m3upi_rxc_vna_crd.any_in_use uncore interconnect Remote VNA Credits; Any In Use event=0x5b,umask=0x20 01 At least one remote vna credit is in use unc_m3upi_rxc_vna_crd.corrected uncore interconnect Remote VNA Credits; Corrected event=0x5b,umask=0x2 01 Number of remote vna credits corrected (local return) per cycle unc_m3upi_rxc_vna_crd.lt1 uncore interconnect Remote VNA Credits; Level < 1 event=0x5b,umask=0x4 01 Remote vna credit level is less than 1 (i.e. no vna credits available) unc_m3upi_rxc_vna_crd.lt4 uncore interconnect Remote VNA Credits; Level < 4 event=0x5b,umask=0x8 01 Remote vna credit level is less than 4; bl (or ad requiring 4 vna) cannot arb on vna unc_m3upi_rxc_vna_crd.lt5 uncore interconnect Remote VNA Credits; Level < 5 event=0x5b,umask=0x10 01 Remote vna credit level is less than 5; parallel ad/bl arb on vna not possible unc_m3upi_rxc_vna_crd.used uncore interconnect Remote VNA Credits; Used event=0x5b,umask=0x1 01 Number of remote vna credits consumed per cycle unc_m3upi_rxr_busy_starved.ad_bnc uncore interconnect Transgress Injection Starvation; AD - Bounce event=0xb4,umask=0x1 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m3upi_rxr_busy_starved.ad_crd uncore interconnect Transgress Injection Starvation; AD - Credit event=0xb4,umask=0x10 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m3upi_rxr_busy_starved.bl_bnc uncore interconnect Transgress Injection Starvation; BL - Bounce event=0xb4,umask=0x4 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m3upi_rxr_busy_starved.bl_crd uncore interconnect Transgress Injection Starvation; BL - Credit event=0xb4,umask=0x40 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m3upi_rxr_bypass.ad_bnc uncore interconnect Transgress Ingress Bypass; AD - Bounce event=0xb2,umask=0x1 01 Number of packets bypassing the CMS Ingress unc_m3upi_rxr_bypass.ad_crd uncore interconnect Transgress Ingress Bypass; AD - Credit event=0xb2,umask=0x10 01 Number of packets bypassing the CMS Ingress unc_m3upi_rxr_bypass.ak_bnc uncore interconnect Transgress Ingress Bypass; AK - Bounce event=0xb2,umask=0x2 01 Number of packets bypassing the CMS Ingress unc_m3upi_rxr_bypass.bl_bnc uncore interconnect Transgress Ingress Bypass; BL - Bounce event=0xb2,umask=0x4 01 Number of packets bypassing the CMS Ingress unc_m3upi_rxr_bypass.bl_crd uncore interconnect Transgress Ingress Bypass; BL - Credit event=0xb2,umask=0x40 01 Number of packets bypassing the CMS Ingress unc_m3upi_rxr_bypass.iv_bnc uncore interconnect Transgress Ingress Bypass; IV - Bounce event=0xb2,umask=0x8 01 Number of packets bypassing the CMS Ingress unc_m3upi_rxr_crd_starved.ad_bnc uncore interconnect Transgress Injection Starvation; AD - Bounce event=0xb3,umask=0x1 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.ad_crd uncore interconnect Transgress Injection Starvation; AD - Credit event=0xb3,umask=0x10 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.ak_bnc uncore interconnect Transgress Injection Starvation; AK - Bounce event=0xb3,umask=0x2 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.bl_bnc uncore interconnect Transgress Injection Starvation; BL - Bounce event=0xb3,umask=0x4 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.bl_crd uncore interconnect Transgress Injection Starvation; BL - Credit event=0xb3,umask=0x40 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.ifv uncore interconnect Transgress Injection Starvation; IFV - Credit event=0xb3,umask=0x80 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.iv_bnc uncore interconnect Transgress Injection Starvation; IV - Bounce event=0xb3,umask=0x8 01 Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_inserts.ad_bnc uncore interconnect Transgress Ingress Allocations; AD - Bounce event=0xb1,umask=0x1 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_inserts.ad_crd uncore interconnect Transgress Ingress Allocations; AD - Credit event=0xb1,umask=0x10 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_inserts.ak_bnc uncore interconnect Transgress Ingress Allocations; AK - Bounce event=0xb1,umask=0x2 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_inserts.bl_bnc uncore interconnect Transgress Ingress Allocations; BL - Bounce event=0xb1,umask=0x4 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_inserts.bl_crd uncore interconnect Transgress Ingress Allocations; BL - Credit event=0xb1,umask=0x40 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_inserts.iv_bnc uncore interconnect Transgress Ingress Allocations; IV - Bounce event=0xb1,umask=0x8 01 Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.ad_bnc uncore interconnect Transgress Ingress Occupancy; AD - Bounce event=0xb0,umask=0x1 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.ad_crd uncore interconnect Transgress Ingress Occupancy; AD - Credit event=0xb0,umask=0x10 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.ak_bnc uncore interconnect Transgress Ingress Occupancy; AK - Bounce event=0xb0,umask=0x2 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.bl_bnc uncore interconnect Transgress Ingress Occupancy; BL - Bounce event=0xb0,umask=0x4 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.bl_crd uncore interconnect Transgress Ingress Occupancy; BL - Credit event=0xb0,umask=0x40 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.iv_bnc uncore interconnect Transgress Ingress Occupancy; IV - Bounce event=0xb0,umask=0x8 01 Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_stall_no_txr_horz_crd_ad_ag0.tgr0 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 0 event=0xd0,umask=0x1 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_ad_ag0.tgr1 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 1 event=0xd0,umask=0x2 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_ad_ag0.tgr2 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 2 event=0xd0,umask=0x4 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_ad_ag0.tgr3 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 3 event=0xd0,umask=0x8 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_ad_ag0.tgr4 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 4 event=0xd0,umask=0x10 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_ad_ag0.tgr5 uncore interconnect Stall on No AD Agent0 Transgress Credits; For Transgress 5 event=0xd0,umask=0x20 01 Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_ad_ag1.tgr0 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 0 event=0xd2,umask=0x1 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_ad_ag1.tgr1 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 1 event=0xd2,umask=0x2 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_ad_ag1.tgr2 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 2 event=0xd2,umask=0x4 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_ad_ag1.tgr3 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 3 event=0xd2,umask=0x8 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_ad_ag1.tgr4 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 4 event=0xd2,umask=0x10 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_ad_ag1.tgr5 uncore interconnect Stall on No AD Agent1 Transgress Credits; For Transgress 5 event=0xd2,umask=0x20 01 Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag0.tgr0 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 0 event=0xd4,umask=0x1 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag0.tgr1 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 1 event=0xd4,umask=0x2 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag0.tgr2 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 2 event=0xd4,umask=0x4 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag0.tgr3 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 3 event=0xd4,umask=0x8 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag0.tgr4 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 4 event=0xd4,umask=0x10 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag0.tgr5 uncore interconnect Stall on No BL Agent0 Transgress Credits; For Transgress 5 event=0xd4,umask=0x20 01 Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag1.tgr0 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 0 event=0xd6,umask=0x1 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag1.tgr1 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 1 event=0xd6,umask=0x2 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag1.tgr2 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 2 event=0xd6,umask=0x4 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag1.tgr3 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 3 event=0xd6,umask=0x8 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag1.tgr4 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 4 event=0xd6,umask=0x10 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall_no_txr_horz_crd_bl_ag1.tgr5 uncore interconnect Stall on No BL Agent1 Transgress Credits; For Transgress 5 event=0xd6,umask=0x20 01 Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_txc_ad_arb_fail.vn0_req uncore interconnect Failed ARB for AD; VN0 REQ Messages event=0x30,umask=0x1 01 AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn0_rsp uncore interconnect Failed ARB for AD; VN0 RSP Messages event=0x30,umask=0x4 01 AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn0_snp uncore interconnect Failed ARB for AD; VN0 SNP Messages event=0x30,umask=0x2 01 AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn0_wb uncore interconnect Failed ARB for AD; VN0 WB Messages event=0x30,umask=0x8 01 AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn1_req uncore interconnect Failed ARB for AD; VN1 REQ Messages event=0x30,umask=0x10 01 AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn1_rsp uncore interconnect Failed ARB for AD; VN1 RSP Messages event=0x30,umask=0x40 01 AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn1_snp uncore interconnect Failed ARB for AD; VN1 SNP Messages event=0x30,umask=0x20 01 AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn1_wb uncore interconnect Failed ARB for AD; VN1 WB Messages event=0x30,umask=0x80 01 AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_flq_bypass.ad_slot0 uncore interconnect AD FlowQ Bypass event=0x2c,umask=0x1 01 Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least) unc_m3upi_txc_ad_flq_bypass.ad_slot1 uncore interconnect AD FlowQ Bypass event=0x2c,umask=0x2 01 Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least) unc_m3upi_txc_ad_flq_bypass.ad_slot2 uncore interconnect AD FlowQ Bypass event=0x2c,umask=0x4 01 Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least) unc_m3upi_txc_ad_flq_bypass.bl_early_rsp uncore interconnect AD FlowQ Bypass event=0x2c,umask=0x8 01 Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least) unc_m3upi_txc_ad_flq_cycles_ne.vn0_req uncore interconnect AD Flow Q Not Empty; VN0 REQ Messages event=0x27,umask=0x1 01 Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn0_rsp uncore interconnect AD Flow Q Not Empty; VN0 RSP Messages event=0x27,umask=0x4 01 Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn0_snp uncore interconnect AD Flow Q Not Empty; VN0 SNP Messages event=0x27,umask=0x2 01 Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn0_wb uncore interconnect AD Flow Q Not Empty; VN0 WB Messages event=0x27,umask=0x8 01 Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn1_req uncore interconnect AD Flow Q Not Empty; VN1 REQ Messages event=0x27,umask=0x10 01 Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn1_rsp uncore interconnect AD Flow Q Not Empty; VN1 RSP Messages event=0x27,umask=0x40 01 Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn1_snp uncore interconnect AD Flow Q Not Empty; VN1 SNP Messages event=0x27,umask=0x20 01 Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn1_wb uncore interconnect AD Flow Q Not Empty; VN1 WB Messages event=0x27,umask=0x80 01 Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_inserts.vn0_req uncore interconnect AD Flow Q Inserts; VN0 REQ Messages event=0x2d,umask=0x1 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn0_rsp uncore interconnect AD Flow Q Inserts; VN0 RSP Messages event=0x2d,umask=0x4 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn0_snp uncore interconnect AD Flow Q Inserts; VN0 SNP Messages event=0x2d,umask=0x2 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn0_wb uncore interconnect AD Flow Q Inserts; VN0 WB Messages event=0x2d,umask=0x8 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn1_req uncore interconnect AD Flow Q Inserts; VN1 REQ Messages event=0x2d,umask=0x10 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn1_rsp uncore interconnect AD Flow Q Inserts; VN1 RSP Messages event=0x2d,umask=0x40 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn1_snp uncore interconnect AD Flow Q Inserts; VN1 SNP Messages event=0x2d,umask=0x20 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_occupancy.vn0_req uncore interconnect AD Flow Q Occupancy; VN0 REQ Messages event=0x1c,umask=0x1 01 unc_m3upi_txc_ad_flq_occupancy.vn0_rsp uncore interconnect AD Flow Q Occupancy; VN0 RSP Messages event=0x1c,umask=0x4 01 unc_m3upi_txc_ad_flq_occupancy.vn0_snp uncore interconnect AD Flow Q Occupancy; VN0 SNP Messages event=0x1c,umask=0x2 01 unc_m3upi_txc_ad_flq_occupancy.vn0_wb uncore interconnect AD Flow Q Occupancy; VN0 WB Messages event=0x1c,umask=0x8 01 unc_m3upi_txc_ad_flq_occupancy.vn1_req uncore interconnect AD Flow Q Occupancy; VN1 REQ Messages event=0x1c,umask=0x10 01 unc_m3upi_txc_ad_flq_occupancy.vn1_rsp uncore interconnect AD Flow Q Occupancy; VN1 RSP Messages event=0x1c,umask=0x40 01 unc_m3upi_txc_ad_flq_occupancy.vn1_snp uncore interconnect AD Flow Q Occupancy; VN1 SNP Messages event=0x1c,umask=0x20 01 unc_m3upi_txc_ad_snpf_grp1_vn1.vn0_cha uncore interconnect Number of Snoop Targets; CHA on VN0 event=0x3c,umask=0x4 01 Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of VN0 Snpf to CHA unc_m3upi_txc_ad_snpf_grp1_vn1.vn0_non_idle uncore interconnect Number of Snoop Targets; Non Idle cycles on VN0 event=0x3c,umask=0x40 01 Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of non-idle cycles in issuing Vn0 Snpf unc_m3upi_txc_ad_snpf_grp1_vn1.vn0_peer_upi0 uncore interconnect Number of Snoop Targets; Peer UPI0 on VN0 event=0x3c,umask=0x1 01 Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of VN0 Snpf to peer UPI0 unc_m3upi_txc_ad_snpf_grp1_vn1.vn0_peer_upi1 uncore interconnect Number of Snoop Targets; Peer UPI1 on VN0 event=0x3c,umask=0x2 01 Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of VN0 Snpf to peer UPI1 unc_m3upi_txc_ad_snpf_grp1_vn1.vn1_cha uncore interconnect Number of Snoop Targets; CHA on VN1 event=0x3c,umask=0x20 01 Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of VN1 Snpf to CHA unc_m3upi_txc_ad_snpf_grp1_vn1.vn1_non_idle uncore interconnect Number of Snoop Targets; Non Idle cycles on VN1 event=0x3c,umask=0x80 01 Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of non-idle cycles in issuing Vn1 Snpf unc_m3upi_txc_ad_snpf_grp1_vn1.vn1_peer_upi0 uncore interconnect Number of Snoop Targets; Peer UPI0 on VN1 event=0x3c,umask=0x8 01 Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of VN1 Snpf to peer UPI0 unc_m3upi_txc_ad_snpf_grp1_vn1.vn1_peer_upi1 uncore interconnect Number of Snoop Targets; Peer UPI1 on VN1 event=0x3c,umask=0x10 01 Number of snpfanout targets and non-idle cycles can be used to calculate average snpfanout latency; Number of VN1 Snpf to peer UPI1 unc_m3upi_txc_ad_snpf_grp2_vn1.vn0_snpfp_nonsnp uncore interconnect Snoop Arbitration; FlowQ Won event=0x3d,umask=0x1 01 Outcome of SnpF pending arbitration; FlowQ txn issued when SnpF pending on Vn0 unc_m3upi_txc_ad_snpf_grp2_vn1.vn0_snpfp_vn2snp uncore interconnect Snoop Arbitration; FlowQ SnpF Won event=0x3d,umask=0x4 01 Outcome of SnpF pending arbitration; FlowQ Vn0 SnpF issued when SnpF pending on Vn1 unc_m3upi_txc_ad_snpf_grp2_vn1.vn1_snpfp_nonsnp uncore interconnect Snoop Arbitration; FlowQ Won event=0x3d,umask=0x2 01 Outcome of SnpF pending arbitration; FlowQ txn issued when SnpF pending on Vn1 unc_m3upi_txc_ad_snpf_grp2_vn1.vn1_snpfp_vn0snp uncore interconnect Snoop Arbitration; FlowQ SnpF Won event=0x3d,umask=0x8 01 Outcome of SnpF pending arbitration; FlowQ Vn1 SnpF issued when SnpF pending on Vn0 unc_m3upi_txc_ad_spec_arb_crd_avail.vn0_req uncore interconnect Speculative ARB for AD - Credit Available; VN0 REQ Messages event=0x34,umask=0x1 01 AD speculative arb request with prior cycle credit check complete and credit avail unc_m3upi_txc_ad_spec_arb_crd_avail.vn0_snp uncore interconnect Speculative ARB for AD - Credit Available; VN0 SNP Messages event=0x34,umask=0x2 01 AD speculative arb request with prior cycle credit check complete and credit avail unc_m3upi_txc_ad_spec_arb_crd_avail.vn0_wb uncore interconnect Speculative ARB for AD - Credit Available; VN0 WB Messages event=0x34,umask=0x8 01 AD speculative arb request with prior cycle credit check complete and credit avail unc_m3upi_txc_ad_spec_arb_crd_avail.vn1_req uncore interconnect Speculative ARB for AD - Credit Available; VN1 REQ Messages event=0x34,umask=0x10 01 AD speculative arb request with prior cycle credit check complete and credit avail unc_m3upi_txc_ad_spec_arb_crd_avail.vn1_snp uncore interconnect Speculative ARB for AD - Credit Available; VN1 SNP Messages event=0x34,umask=0x20 01 AD speculative arb request with prior cycle credit check complete and credit avail unc_m3upi_txc_ad_spec_arb_crd_avail.vn1_wb uncore interconnect Speculative ARB for AD - Credit Available; VN1 WB Messages event=0x34,umask=0x80 01 AD speculative arb request with prior cycle credit check complete and credit avail unc_m3upi_txc_ad_spec_arb_new_msg.vn0_req uncore interconnect Speculative ARB for AD - New Message; VN0 REQ Messages event=0x33,umask=0x1 01 AD speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_ad_spec_arb_new_msg.vn0_snp uncore interconnect Speculative ARB for AD - New Message; VN0 SNP Messages event=0x33,umask=0x2 01 AD speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_ad_spec_arb_new_msg.vn0_wb uncore interconnect Speculative ARB for AD - New Message; VN0 WB Messages event=0x33,umask=0x8 01 AD speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_ad_spec_arb_new_msg.vn1_req uncore interconnect Speculative ARB for AD - New Message; VN1 REQ Messages event=0x33,umask=0x10 01 AD speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_ad_spec_arb_new_msg.vn1_snp uncore interconnect Speculative ARB for AD - New Message; VN1 SNP Messages event=0x33,umask=0x20 01 AD speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_ad_spec_arb_new_msg.vn1_wb uncore interconnect Speculative ARB for AD - New Message; VN1 WB Messages event=0x33,umask=0x80 01 AD speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_ad_spec_arb_no_other_pend.vn0_req uncore interconnect Speculative ARB for AD - No Credit; VN0 REQ Messages event=0x32,umask=0x1 01 AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_ad_spec_arb_no_other_pend.vn0_rsp uncore interconnect Speculative ARB for AD - No Credit; VN0 RSP Messages event=0x32,umask=0x4 01 AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_ad_spec_arb_no_other_pend.vn0_snp uncore interconnect Speculative ARB for AD - No Credit; VN0 SNP Messages event=0x32,umask=0x2 01 AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_ad_spec_arb_no_other_pend.vn0_wb uncore interconnect Speculative ARB for AD - No Credit; VN0 WB Messages event=0x32,umask=0x8 01 AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_ad_spec_arb_no_other_pend.vn1_req uncore interconnect Speculative ARB for AD - No Credit; VN1 REQ Messages event=0x32,umask=0x10 01 AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_ad_spec_arb_no_other_pend.vn1_rsp uncore interconnect Speculative ARB for AD - No Credit; VN1 RSP Messages event=0x32,umask=0x40 01 AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_ad_spec_arb_no_other_pend.vn1_snp uncore interconnect Speculative ARB for AD - No Credit; VN1 SNP Messages event=0x32,umask=0x20 01 AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_ad_spec_arb_no_other_pend.vn1_wb uncore interconnect Speculative ARB for AD - No Credit; VN1 WB Messages event=0x32,umask=0x80 01 AD speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_ak_flq_inserts uncore interconnect AK Flow Q Inserts event=0x2f 01 unc_m3upi_txc_ak_flq_occupancy uncore interconnect AK Flow Q Occupancy event=0x1e 01 unc_m3upi_txc_bl_arb_fail.vn0_ncb uncore interconnect Failed ARB for BL; VN0 NCB Messages event=0x35,umask=0x4 01 BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn0_ncs uncore interconnect Failed ARB for BL; VN0 NCS Messages event=0x35,umask=0x8 01 BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn0_rsp uncore interconnect Failed ARB for BL; VN0 RSP Messages event=0x35,umask=0x1 01 BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn0_wb uncore interconnect Failed ARB for BL; VN0 WB Messages event=0x35,umask=0x2 01 BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn1_ncb uncore interconnect Failed ARB for BL; VN1 NCS Messages event=0x35,umask=0x40 01 BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn1_ncs uncore interconnect Failed ARB for BL; VN1 NCB Messages event=0x35,umask=0x80 01 BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn1_rsp uncore interconnect Failed ARB for BL; VN1 RSP Messages event=0x35,umask=0x10 01 BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn1_wb uncore interconnect Failed ARB for BL; VN1 WB Messages event=0x35,umask=0x20 01 BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_flq_cycles_ne.vn0_req uncore interconnect BL Flow Q Not Empty; VN0 REQ Messages event=0x28,umask=0x1 01 Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn0_rsp uncore interconnect BL Flow Q Not Empty; VN0 RSP Messages event=0x28,umask=0x4 01 Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn0_snp uncore interconnect BL Flow Q Not Empty; VN0 SNP Messages event=0x28,umask=0x2 01 Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn0_wb uncore interconnect BL Flow Q Not Empty; VN0 WB Messages event=0x28,umask=0x8 01 Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn1_req uncore interconnect BL Flow Q Not Empty; VN1 REQ Messages event=0x28,umask=0x10 01 Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn1_rsp uncore interconnect BL Flow Q Not Empty; VN1 RSP Messages event=0x28,umask=0x40 01 Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn1_snp uncore interconnect BL Flow Q Not Empty; VN1 SNP Messages event=0x28,umask=0x20 01 Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn1_wb uncore interconnect BL Flow Q Not Empty; VN1 WB Messages event=0x28,umask=0x80 01 Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_inserts.vn0_ncb uncore interconnect BL Flow Q Inserts; VN0 RSP Messages event=0x2e,umask=0x1 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn0_ncs uncore interconnect BL Flow Q Inserts; VN0 WB Messages event=0x2e,umask=0x2 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn0_rsp uncore interconnect BL Flow Q Inserts; VN0 NCS Messages event=0x2e,umask=0x8 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn0_wb uncore interconnect BL Flow Q Inserts; VN0 NCB Messages event=0x2e,umask=0x4 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn1_ncb uncore interconnect BL Flow Q Inserts; VN1 RSP Messages event=0x2e,umask=0x10 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn1_ncs uncore interconnect BL Flow Q Inserts; VN1 WB Messages event=0x2e,umask=0x20 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn1_rsp uncore interconnect BL Flow Q Inserts; VN1_NCB Messages event=0x2e,umask=0x80 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn1_wb uncore interconnect BL Flow Q Inserts; VN1_NCS Messages event=0x2e,umask=0x40 01 Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_occupancy.vn0_ncb uncore interconnect BL Flow Q Occupancy; VN0 NCB Messages event=0x1d,umask=0x4 01 unc_m3upi_txc_bl_flq_occupancy.vn0_ncs uncore interconnect BL Flow Q Occupancy; VN0 NCS Messages event=0x1d,umask=0x8 01 unc_m3upi_txc_bl_flq_occupancy.vn0_rsp uncore interconnect BL Flow Q Occupancy; VN0 RSP Messages event=0x1d,umask=0x1 01 unc_m3upi_txc_bl_flq_occupancy.vn0_wb uncore interconnect BL Flow Q Occupancy; VN0 WB Messages event=0x1d,umask=0x2 01 unc_m3upi_txc_bl_flq_occupancy.vn1_ncb uncore interconnect BL Flow Q Occupancy; VN1_NCS Messages event=0x1d,umask=0x40 01 unc_m3upi_txc_bl_flq_occupancy.vn1_ncs uncore interconnect BL Flow Q Occupancy; VN1_NCB Messages event=0x1d,umask=0x80 01 unc_m3upi_txc_bl_flq_occupancy.vn1_rsp uncore interconnect BL Flow Q Occupancy; VN1 RSP Messages event=0x1d,umask=0x10 01 unc_m3upi_txc_bl_flq_occupancy.vn1_wb uncore interconnect BL Flow Q Occupancy; VN1 WB Messages event=0x1d,umask=0x20 01 unc_m3upi_txc_bl_spec_arb_new_msg.vn0_ncb uncore interconnect Speculative ARB for BL - New Message; VN0 WB Messages event=0x38,umask=0x2 01 BL speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_bl_spec_arb_new_msg.vn0_ncs uncore interconnect Speculative ARB for BL - New Message; VN0 NCS Messages event=0x38,umask=0x8 01 BL speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_bl_spec_arb_new_msg.vn0_wb uncore interconnect Speculative ARB for BL - New Message; VN0 WB Messages event=0x38,umask=0x1 01 BL speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_bl_spec_arb_new_msg.vn1_ncb uncore interconnect Speculative ARB for BL - New Message; VN1 WB Messages event=0x38,umask=0x20 01 BL speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_bl_spec_arb_new_msg.vn1_ncs uncore interconnect Speculative ARB for BL - New Message; VN1 NCB Messages event=0x38,umask=0x80 01 BL speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_bl_spec_arb_new_msg.vn1_wb uncore interconnect Speculative ARB for BL - New Message; VN1 RSP Messages event=0x38,umask=0x10 01 BL speculative arb request due to new message arriving on a specific channel (MC/VN) unc_m3upi_txc_bl_spec_arb_no_other_pend.vn0_ncb uncore interconnect Speculative ARB for AD Failed - No Credit; VN0 NCB Messages event=0x37,umask=0x4 01 BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_bl_spec_arb_no_other_pend.vn0_ncs uncore interconnect Speculative ARB for AD Failed - No Credit; VN0 NCS Messages event=0x37,umask=0x8 01 BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_bl_spec_arb_no_other_pend.vn0_rsp uncore interconnect Speculative ARB for AD Failed - No Credit; VN0 RSP Messages event=0x37,umask=0x1 01 BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_bl_spec_arb_no_other_pend.vn0_wb uncore interconnect Speculative ARB for AD Failed - No Credit; VN0 WB Messages event=0x37,umask=0x2 01 BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_bl_spec_arb_no_other_pend.vn1_ncb uncore interconnect Speculative ARB for AD Failed - No Credit; VN1 NCS Messages event=0x37,umask=0x40 01 BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_bl_spec_arb_no_other_pend.vn1_ncs uncore interconnect Speculative ARB for AD Failed - No Credit; VN1 NCB Messages event=0x37,umask=0x80 01 BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_bl_spec_arb_no_other_pend.vn1_rsp uncore interconnect Speculative ARB for AD Failed - No Credit; VN1 RSP Messages event=0x37,umask=0x10 01 BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txc_bl_spec_arb_no_other_pend.vn1_wb uncore interconnect Speculative ARB for AD Failed - No Credit; VN1 WB Messages event=0x37,umask=0x20 01 BL speculative arb request asserted due to no other channel being active (have a valid entry but don't have credits to send) unc_m3upi_txr_horz_ads_used.ad_bnc uncore interconnect CMS Horizontal ADS Used; AD - Bounce event=0x9d,umask=0x1 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_horz_ads_used.ad_crd uncore interconnect CMS Horizontal ADS Used; AD - Credit event=0x9d,umask=0x10 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_horz_ads_used.ak_bnc uncore interconnect CMS Horizontal ADS Used; AK - Bounce event=0x9d,umask=0x2 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_horz_ads_used.bl_bnc uncore interconnect CMS Horizontal ADS Used; BL - Bounce event=0x9d,umask=0x4 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_horz_ads_used.bl_crd uncore interconnect CMS Horizontal ADS Used; BL - Credit event=0x9d,umask=0x40 01 Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.ad_bnc uncore interconnect CMS Horizontal Bypass Used; AD - Bounce event=0x9f,umask=0x1 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.ad_crd uncore interconnect CMS Horizontal Bypass Used; AD - Credit event=0x9f,umask=0x10 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.ak_bnc uncore interconnect CMS Horizontal Bypass Used; AK - Bounce event=0x9f,umask=0x2 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.bl_bnc uncore interconnect CMS Horizontal Bypass Used; BL - Bounce event=0x9f,umask=0x4 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.bl_crd uncore interconnect CMS Horizontal Bypass Used; BL - Credit event=0x9f,umask=0x40 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.iv_bnc uncore interconnect CMS Horizontal Bypass Used; IV - Bounce event=0x9f,umask=0x8 01 Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_cycles_full.ad_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Full; AD - Bounce event=0x96,umask=0x1 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_full.ad_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Full; AD - Credit event=0x96,umask=0x10 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_full.ak_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Full; AK - Bounce event=0x96,umask=0x2 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_full.bl_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Full; BL - Bounce event=0x96,umask=0x4 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_full.bl_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Full; BL - Credit event=0x96,umask=0x40 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_full.iv_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Full; IV - Bounce event=0x96,umask=0x8 01 Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.ad_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; AD - Bounce event=0x97,umask=0x1 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.ad_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; AD - Credit event=0x97,umask=0x10 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.ak_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; AK - Bounce event=0x97,umask=0x2 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.bl_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; BL - Bounce event=0x97,umask=0x4 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.bl_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; BL - Credit event=0x97,umask=0x40 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.iv_bnc uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty; IV - Bounce event=0x97,umask=0x8 01 Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.ad_bnc uncore interconnect CMS Horizontal Egress Inserts; AD - Bounce event=0x95,umask=0x1 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.ad_crd uncore interconnect CMS Horizontal Egress Inserts; AD - Credit event=0x95,umask=0x10 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.ak_bnc uncore interconnect CMS Horizontal Egress Inserts; AK - Bounce event=0x95,umask=0x2 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.bl_bnc uncore interconnect CMS Horizontal Egress Inserts; BL - Bounce event=0x95,umask=0x4 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.bl_crd uncore interconnect CMS Horizontal Egress Inserts; BL - Credit event=0x95,umask=0x40 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.iv_bnc uncore interconnect CMS Horizontal Egress Inserts; IV - Bounce event=0x95,umask=0x8 01 Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_nack.ad_bnc uncore interconnect CMS Horizontal Egress NACKs; AD - Bounce event=0x99,umask=0x1 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_nack.ad_crd uncore interconnect CMS Horizontal Egress NACKs; AD - Credit event=0x99,umask=0x20 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_nack.ak_bnc uncore interconnect CMS Horizontal Egress NACKs; AK - Bounce event=0x99,umask=0x2 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_nack.bl_bnc uncore interconnect CMS Horizontal Egress NACKs; BL - Bounce event=0x99,umask=0x4 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_nack.bl_crd uncore interconnect CMS Horizontal Egress NACKs; BL - Credit event=0x99,umask=0x40 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_nack.iv_bnc uncore interconnect CMS Horizontal Egress NACKs; IV - Bounce event=0x99,umask=0x8 01 Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_occupancy.ad_bnc uncore interconnect CMS Horizontal Egress Occupancy; AD - Bounce event=0x94,umask=0x1 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_occupancy.ad_crd uncore interconnect CMS Horizontal Egress Occupancy; AD - Credit event=0x94,umask=0x10 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_occupancy.ak_bnc uncore interconnect CMS Horizontal Egress Occupancy; AK - Bounce event=0x94,umask=0x2 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_occupancy.bl_bnc uncore interconnect CMS Horizontal Egress Occupancy; BL - Bounce event=0x94,umask=0x4 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_occupancy.bl_crd uncore interconnect CMS Horizontal Egress Occupancy; BL - Credit event=0x94,umask=0x40 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_occupancy.iv_bnc uncore interconnect CMS Horizontal Egress Occupancy; IV - Bounce event=0x94,umask=0x8 01 Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_starved.ad_bnc uncore interconnect CMS Horizontal Egress Injection Starvation; AD - Bounce event=0x9b,umask=0x1 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m3upi_txr_horz_starved.ak_bnc uncore interconnect CMS Horizontal Egress Injection Starvation; AK - Bounce event=0x9b,umask=0x2 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m3upi_txr_horz_starved.bl_bnc uncore interconnect CMS Horizontal Egress Injection Starvation; BL - Bounce event=0x9b,umask=0x4 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m3upi_txr_horz_starved.iv_bnc uncore interconnect CMS Horizontal Egress Injection Starvation; IV - Bounce event=0x9b,umask=0x8 01 Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m3upi_txr_vert_ads_used.ad_ag0 uncore interconnect CMS Vertical ADS Used; AD - Agent 0 event=0x9c,umask=0x1 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_vert_ads_used.ad_ag1 uncore interconnect CMS Vertical ADS Used; AD - Agent 1 event=0x9c,umask=0x10 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_vert_ads_used.ak_ag0 uncore interconnect CMS Vertical ADS Used; AK - Agent 0 event=0x9c,umask=0x2 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_vert_ads_used.ak_ag1 uncore interconnect CMS Vertical ADS Used; AK - Agent 1 event=0x9c,umask=0x20 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_vert_ads_used.bl_ag0 uncore interconnect CMS Vertical ADS Used; BL - Agent 0 event=0x9c,umask=0x4 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_vert_ads_used.bl_ag1 uncore interconnect CMS Vertical ADS Used; BL - Agent 1 event=0x9c,umask=0x40 01 Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.ad_ag0 uncore interconnect CMS Vertical ADS Used; AD - Agent 0 event=0x9e,umask=0x1 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.ad_ag1 uncore interconnect CMS Vertical ADS Used; AD - Agent 1 event=0x9e,umask=0x10 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.ak_ag0 uncore interconnect CMS Vertical ADS Used; AK - Agent 0 event=0x9e,umask=0x2 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.ak_ag1 uncore interconnect CMS Vertical ADS Used; AK - Agent 1 event=0x9e,umask=0x20 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.bl_ag0 uncore interconnect CMS Vertical ADS Used; BL - Agent 0 event=0x9e,umask=0x4 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.bl_ag1 uncore interconnect CMS Vertical ADS Used; BL - Agent 1 event=0x9e,umask=0x40 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.iv uncore interconnect CMS Vertical ADS Used; IV event=0x9e,umask=0x8 01 Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_cycles_full.ad_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; AD - Agent 0 event=0x92,umask=0x1 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_cycles_full.ad_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; AD - Agent 1 event=0x92,umask=0x10 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m3upi_txr_vert_cycles_full.ak_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; AK - Agent 0 event=0x92,umask=0x2 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_cycles_full.ak_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; AK - Agent 1 event=0x92,umask=0x20 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_m3upi_txr_vert_cycles_full.bl_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; BL - Agent 0 event=0x92,umask=0x4 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m3upi_txr_vert_cycles_full.bl_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full; BL - Agent 1 event=0x92,umask=0x40 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m3upi_txr_vert_cycles_full.iv uncore interconnect Cycles CMS Vertical Egress Queue Is Full; IV event=0x92,umask=0x8 01 Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m3upi_txr_vert_cycles_ne.ad_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; AD - Agent 0 event=0x93,umask=0x1 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_cycles_ne.ad_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; AD - Agent 1 event=0x93,umask=0x10 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m3upi_txr_vert_cycles_ne.ak_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; AK - Agent 0 event=0x93,umask=0x2 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_cycles_ne.ak_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; AK - Agent 1 event=0x93,umask=0x20 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_m3upi_txr_vert_cycles_ne.bl_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; BL - Agent 0 event=0x93,umask=0x4 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m3upi_txr_vert_cycles_ne.bl_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; BL - Agent 1 event=0x93,umask=0x40 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m3upi_txr_vert_cycles_ne.iv uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty; IV event=0x93,umask=0x8 01 Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m3upi_txr_vert_inserts.ad_ag0 uncore interconnect CMS Vert Egress Allocations; AD - Agent 0 event=0x91,umask=0x1 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_inserts.ad_ag1 uncore interconnect CMS Vert Egress Allocations; AD - Agent 1 event=0x91,umask=0x10 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m3upi_txr_vert_inserts.ak_ag0 uncore interconnect CMS Vert Egress Allocations; AK - Agent 0 event=0x91,umask=0x2 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_inserts.ak_ag1 uncore interconnect CMS Vert Egress Allocations; AK - Agent 1 event=0x91,umask=0x20 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_m3upi_txr_vert_inserts.bl_ag0 uncore interconnect CMS Vert Egress Allocations; BL - Agent 0 event=0x91,umask=0x4 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m3upi_txr_vert_inserts.bl_ag1 uncore interconnect CMS Vert Egress Allocations; BL - Agent 1 event=0x91,umask=0x40 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m3upi_txr_vert_inserts.iv uncore interconnect CMS Vert Egress Allocations; IV event=0x91,umask=0x8 01 Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m3upi_txr_vert_nack.ad_ag0 uncore interconnect CMS Vertical Egress NACKs; AD - Agent 0 event=0x98,umask=0x1 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack.ad_ag1 uncore interconnect CMS Vertical Egress NACKs; AD - Agent 1 event=0x98,umask=0x10 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack.ak_ag0 uncore interconnect CMS Vertical Egress NACKs; AK - Agent 0 event=0x98,umask=0x2 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack.ak_ag1 uncore interconnect CMS Vertical Egress NACKs; AK - Agent 1 event=0x98,umask=0x20 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack.bl_ag0 uncore interconnect CMS Vertical Egress NACKs; BL - Agent 0 event=0x98,umask=0x4 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack.bl_ag1 uncore interconnect CMS Vertical Egress NACKs; BL - Agent 1 event=0x98,umask=0x40 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack.iv uncore interconnect CMS Vertical Egress NACKs; IV event=0x98,umask=0x8 01 Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_occupancy.ad_ag0 uncore interconnect CMS Vert Egress Occupancy; AD - Agent 0 event=0x90,umask=0x1 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_occupancy.ad_ag1 uncore interconnect CMS Vert Egress Occupancy; AD - Agent 1 event=0x90,umask=0x10 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m3upi_txr_vert_occupancy.ak_ag0 uncore interconnect CMS Vert Egress Occupancy; AK - Agent 0 event=0x90,umask=0x2 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_occupancy.ak_ag1 uncore interconnect CMS Vert Egress Occupancy; AK - Agent 1 event=0x90,umask=0x20 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the AK ring unc_m3upi_txr_vert_occupancy.bl_ag0 uncore interconnect CMS Vert Egress Occupancy; BL - Agent 0 event=0x90,umask=0x4 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m3upi_txr_vert_occupancy.bl_ag1 uncore interconnect CMS Vert Egress Occupancy; BL - Agent 1 event=0x90,umask=0x40 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m3upi_txr_vert_occupancy.iv uncore interconnect CMS Vert Egress Occupancy; IV event=0x90,umask=0x8 01 Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh.; Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m3upi_txr_vert_starved.ad_ag0 uncore interconnect CMS Vertical Egress Injection Starvation; AD - Agent 0 event=0x9a,umask=0x1 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved.ad_ag1 uncore interconnect CMS Vertical Egress Injection Starvation; AD - Agent 1 event=0x9a,umask=0x10 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved.ak_ag0 uncore interconnect CMS Vertical Egress Injection Starvation; AK - Agent 0 event=0x9a,umask=0x2 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved.ak_ag1 uncore interconnect CMS Vertical Egress Injection Starvation; AK - Agent 1 event=0x9a,umask=0x20 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved.bl_ag0 uncore interconnect CMS Vertical Egress Injection Starvation; BL - Agent 0 event=0x9a,umask=0x4 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved.bl_ag1 uncore interconnect CMS Vertical Egress Injection Starvation; BL - Agent 1 event=0x9a,umask=0x40 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved.iv uncore interconnect CMS Vertical Egress Injection Starvation; IV event=0x9a,umask=0x8 01 Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_upi_peer_ad_credits_empty.vn0_req uncore interconnect UPI0 AD Credits Empty; VN0 REQ Messages event=0x20,umask=0x2 01 No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vn0_rsp uncore interconnect UPI0 AD Credits Empty; VN0 RSP Messages event=0x20,umask=0x8 01 No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vn0_snp uncore interconnect UPI0 AD Credits Empty; VN0 SNP Messages event=0x20,umask=0x4 01 No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vn1_req uncore interconnect UPI0 AD Credits Empty; VN1 REQ Messages event=0x20,umask=0x10 01 No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vn1_rsp uncore interconnect UPI0 AD Credits Empty; VN1 RSP Messages event=0x20,umask=0x40 01 No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vn1_snp uncore interconnect UPI0 AD Credits Empty; VN1 SNP Messages event=0x20,umask=0x20 01 No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vna uncore interconnect UPI0 AD Credits Empty; VNA event=0x20,umask=0x1 01 No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_bl_credits_empty.vn0_ncs_ncb uncore interconnect UPI0 BL Credits Empty; VN0 RSP Messages event=0x21,umask=0x4 01 No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vn0_rsp uncore interconnect UPI0 BL Credits Empty; VN0 REQ Messages event=0x21,umask=0x2 01 No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vn0_wb uncore interconnect UPI0 BL Credits Empty; VN0 SNP Messages event=0x21,umask=0x8 01 No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vn1_ncs_ncb uncore interconnect UPI0 BL Credits Empty; VN1 RSP Messages event=0x21,umask=0x20 01 No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vn1_rsp uncore interconnect UPI0 BL Credits Empty; VN1 REQ Messages event=0x21,umask=0x10 01 No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vn1_wb uncore interconnect UPI0 BL Credits Empty; VN1 SNP Messages event=0x21,umask=0x40 01 No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vna uncore interconnect UPI0 BL Credits Empty; VNA event=0x21,umask=0x1 01 No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_prefetch_spawn uncore interconnect Prefetches generated by the flow control queue of the M3UPI unit event=0x29 01 Count cases where flow control queue that sits between the Intel(R) Ultra Path Interconnect (UPI) and the mesh spawns a prefetch to the iMC (Memory Controller) unc_m3upi_vert_ring_ad_in_use.dn_even uncore interconnect Vertical AD Ring In Use; Down and Even event=0xa6,umask=0x4 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ad_in_use.dn_odd uncore interconnect Vertical AD Ring In Use; Down and Odd event=0xa6,umask=0x8 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ad_in_use.up_even uncore interconnect Vertical AD Ring In Use; Up and Even event=0xa6,umask=0x1 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ad_in_use.up_odd uncore interconnect Vertical AD Ring In Use; Up and Odd event=0xa6,umask=0x2 01 Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ak_in_use.dn_even uncore interconnect Vertical AK Ring In Use; Down and Even event=0xa8,umask=0x4 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ak_in_use.dn_odd uncore interconnect Vertical AK Ring In Use; Down and Odd event=0xa8,umask=0x8 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ak_in_use.up_even uncore interconnect Vertical AK Ring In Use; Up and Even event=0xa8,umask=0x1 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ak_in_use.up_odd uncore interconnect Vertical AK Ring In Use; Up and Odd event=0xa8,umask=0x2 01 Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_bl_in_use.dn_even uncore interconnect Vertical BL Ring in Use; Down and Even event=0xaa,umask=0x4 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_bl_in_use.dn_odd uncore interconnect Vertical BL Ring in Use; Down and Odd event=0xaa,umask=0x8 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_bl_in_use.up_even uncore interconnect Vertical BL Ring in Use; Up and Even event=0xaa,umask=0x1 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_bl_in_use.up_odd uncore interconnect Vertical BL Ring in Use; Up and Odd event=0xaa,umask=0x2 01 Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_iv_in_use.dn uncore interconnect Vertical IV Ring in Use; Down event=0xac,umask=0x4 01 Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m3upi_vert_ring_iv_in_use.up uncore interconnect Vertical IV Ring in Use; Up event=0xac,umask=0x1 01 Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m3upi_vn0_credits_used.ncb uncore interconnect VN0 Credit Used; WB on BL event=0x5c,umask=0x10 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_vn0_credits_used.ncs uncore interconnect VN0 Credit Used; NCB on BL event=0x5c,umask=0x20 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_vn0_credits_used.req uncore interconnect VN0 Credit Used; REQ on AD event=0x5c,umask=0x1 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_vn0_credits_used.rsp uncore interconnect VN0 Credit Used; RSP on AD event=0x5c,umask=0x4 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn0_credits_used.snp uncore interconnect VN0 Credit Used; SNP on AD event=0x5c,umask=0x2 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_vn0_credits_used.wb uncore interconnect VN0 Credit Used; RSP on BL event=0x5c,umask=0x8 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn0_no_credits.ncb uncore interconnect VN0 No Credits; WB on BL event=0x5e,umask=0x10 01 Number of Cycles there were no VN0 Credits; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_vn0_no_credits.ncs uncore interconnect VN0 No Credits; NCB on BL event=0x5e,umask=0x20 01 Number of Cycles there were no VN0 Credits; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_vn0_no_credits.req uncore interconnect VN0 No Credits; REQ on AD event=0x5e,umask=0x1 01 Number of Cycles there were no VN0 Credits; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_vn0_no_credits.rsp uncore interconnect VN0 No Credits; RSP on AD event=0x5e,umask=0x4 01 Number of Cycles there were no VN0 Credits; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn0_no_credits.snp uncore interconnect VN0 No Credits; SNP on AD event=0x5e,umask=0x2 01 Number of Cycles there were no VN0 Credits; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_vn0_no_credits.wb uncore interconnect VN0 No Credits; RSP on BL event=0x5e,umask=0x8 01 Number of Cycles there were no VN0 Credits; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn1_credits_used.ncb uncore interconnect VN1 Credit Used; WB on BL event=0x5d,umask=0x10 01 Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_vn1_credits_used.ncs uncore interconnect VN1 Credit Used; NCB on BL event=0x5d,umask=0x20 01 Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_vn1_credits_used.req uncore interconnect VN1 Credit Used; REQ on AD event=0x5d,umask=0x1 01 Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_vn1_credits_used.rsp uncore interconnect VN1 Credit Used; RSP on AD event=0x5d,umask=0x4 01 Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn1_credits_used.snp uncore interconnect VN1 Credit Used; SNP on AD event=0x5d,umask=0x2 01 Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_vn1_credits_used.wb uncore interconnect VN1 Credit Used; RSP on BL event=0x5d,umask=0x8 01 Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers.; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn1_no_credits.ncb uncore interconnect VN1 No Credits; WB on BL event=0x5f,umask=0x10 01 Number of Cycles there were no VN1 Credits; Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_vn1_no_credits.ncs uncore interconnect VN1 No Credits; NCB on BL event=0x5f,umask=0x20 01 Number of Cycles there were no VN1 Credits; Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_vn1_no_credits.req uncore interconnect VN1 No Credits; REQ on AD event=0x5f,umask=0x1 01 Number of Cycles there were no VN1 Credits; Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_vn1_no_credits.rsp uncore interconnect VN1 No Credits; RSP on AD event=0x5f,umask=0x4 01 Number of Cycles there were no VN1 Credits; Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn1_no_credits.snp uncore interconnect VN1 No Credits; SNP on AD event=0x5f,umask=0x2 01 Number of Cycles there were no VN1 Credits; Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_vn1_no_credits.wb uncore interconnect VN1 No Credits; RSP on BL event=0x5f,umask=0x8 01 Number of Cycles there were no VN1 Credits; Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_nounit_txc_bl.drs_upi uncore interconnect This event is deprecated. Refer to new event UNC_M2M_TxC_BL.DRS_UPI event=0x40,umask=0x4 11 uncore_upi unc_upi_clockticks uncore interconnect Clocks of the Intel(R) Ultra Path Interconnect (UPI) event=0x1 01 Counts clockticks of the fixed frequency clock controlling the Intel(R) Ultra Path Interconnect (UPI). This clock runs at1/8th the 'GT/s' speed of the UPI link. For example, a 9.6GT/s link will have a fixed Frequency of 1.2 Ghz unc_upi_direct_attempts.d2c uncore interconnect Data Response packets that go direct to core event=0x12,umask=0x1 01 Counts Data Response (DRS) packets that attempted to go direct to core bypassing the CHA unc_upi_direct_attempts.d2k uncore interconnect This event is deprecated. Refer to new event UNC_UPI_DIRECT_ATTEMPTS.D2U event=0x12,umask=0x2 11 unc_upi_direct_attempts.d2u uncore interconnect Data Response packets that go direct to Intel(R) UPI event=0x12,umask=0x2 01 Counts Data Response (DRS) packets that attempted to go direct to Intel(R) Ultra Path Interconnect (UPI) bypassing the CHA unc_upi_flowq_no_vna_crd.ad_vna_eq0 uncore interconnect UNC_UPI_FLOWQ_NO_VNA_CRD.AD_VNA_EQ0 event=0x18,umask=0x1 01 unc_upi_flowq_no_vna_crd.ad_vna_eq1 uncore interconnect UNC_UPI_FLOWQ_NO_VNA_CRD.AD_VNA_EQ1 event=0x18,umask=0x2 01 unc_upi_flowq_no_vna_crd.ad_vna_eq2 uncore interconnect UNC_UPI_FLOWQ_NO_VNA_CRD.AD_VNA_EQ2 event=0x18,umask=0x4 01 unc_upi_flowq_no_vna_crd.ak_vna_eq0 uncore interconnect UNC_UPI_FLOWQ_NO_VNA_CRD.AK_VNA_EQ0 event=0x18,umask=0x10 01 unc_upi_flowq_no_vna_crd.ak_vna_eq1 uncore interconnect UNC_UPI_FLOWQ_NO_VNA_CRD.AK_VNA_EQ1 event=0x18,umask=0x20 01 unc_upi_flowq_no_vna_crd.ak_vna_eq2 uncore interconnect UNC_UPI_FLOWQ_NO_VNA_CRD.AK_VNA_EQ2 event=0x18,umask=0x40 01 unc_upi_flowq_no_vna_crd.ak_vna_eq3 uncore interconnect UNC_UPI_FLOWQ_NO_VNA_CRD.AK_VNA_EQ3 event=0x18,umask=0x80 01 unc_upi_flowq_no_vna_crd.bl_vna_eq0 uncore interconnect UNC_UPI_FLOWQ_NO_VNA_CRD.BL_VNA_EQ0 event=0x18,umask=0x8 01 unc_upi_l1_power_cycles uncore interconnect Cycles Intel(R) UPI is in L1 power mode (shutdown) event=0x21 01 Counts cycles when the Intel(R) Ultra Path Interconnect (UPI) is in L1 power mode. L1 is a mode that totally shuts down the UPI link. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another, this event only coutns when both links are shutdown unc_upi_m3_byp_blocked.bgf_crd uncore interconnect UNC_UPI_M3_BYP_BLOCKED.BGF_CRD event=0x14,umask=0x8 01 unc_upi_m3_byp_blocked.flowq_ad_vna_le2 uncore interconnect UNC_UPI_M3_BYP_BLOCKED.FLOWQ_AD_VNA_LE2 event=0x14,umask=0x1 01 unc_upi_m3_byp_blocked.flowq_ak_vna_le3 uncore interconnect UNC_UPI_M3_BYP_BLOCKED.FLOWQ_AK_VNA_LE3 event=0x14,umask=0x4 01 unc_upi_m3_byp_blocked.flowq_bl_vna_eq0 uncore interconnect UNC_UPI_M3_BYP_BLOCKED.FLOWQ_BL_VNA_EQ0 event=0x14,umask=0x2 01 unc_upi_m3_byp_blocked.gv_block uncore interconnect UNC_UPI_M3_BYP_BLOCKED.GV_BLOCK event=0x14,umask=0x10 01 unc_upi_m3_crd_return_blocked uncore interconnect UNC_UPI_M3_CRD_RETURN_BLOCKED event=0x16 01 unc_upi_m3_rxq_blocked.bgf_crd uncore interconnect UNC_UPI_M3_RXQ_BLOCKED.BGF_CRD event=0x15,umask=0x20 01 unc_upi_m3_rxq_blocked.flowq_ad_vna_btw_2_thresh uncore interconnect UNC_UPI_M3_RXQ_BLOCKED.FLOWQ_AD_VNA_BTW_2_THRESH event=0x15,umask=0x2 01 unc_upi_m3_rxq_blocked.flowq_ad_vna_le2 uncore interconnect UNC_UPI_M3_RXQ_BLOCKED.FLOWQ_AD_VNA_LE2 event=0x15,umask=0x1 01 unc_upi_m3_rxq_blocked.flowq_ak_vna_le3 uncore interconnect UNC_UPI_M3_RXQ_BLOCKED.FLOWQ_AK_VNA_LE3 event=0x15,umask=0x10 01 unc_upi_m3_rxq_blocked.flowq_bl_vna_btw_0_thresh uncore interconnect UNC_UPI_M3_RXQ_BLOCKED.FLOWQ_BL_VNA_BTW_0_THRESH event=0x15,umask=0x8 01 unc_upi_m3_rxq_blocked.flowq_bl_vna_eq0 uncore interconnect UNC_UPI_M3_RXQ_BLOCKED.FLOWQ_BL_VNA_EQ0 event=0x15,umask=0x4 01 unc_upi_m3_rxq_blocked.gv_block uncore interconnect UNC_UPI_M3_RXQ_BLOCKED.GV_BLOCK event=0x15,umask=0x40 01 unc_upi_phy_init_cycles uncore interconnect Cycles where phy is not in L0, L0c, L0p, L1 event=0x20 01 unc_upi_power_l1_nack uncore interconnect L1 Req Nack event=0x23 01 Counts the number of times a link sends/receives a LinkReqNAck. When the UPI links would like to change power state, the Tx side initiates a request to the Rx side requesting to change states. This requests can either be accepted or denied. If the Rx side replies with an Ack, the power mode will change. If it replies with NAck, no change will take place. This can be filtered based on Rx and Tx. An Rx LinkReqNAck refers to receiving an NAck (meaning this agent's Tx originally requested the power change). A Tx LinkReqNAck refers to sending this command (meaning the peer agent's Tx originally requested the power change and this agent accepted it) unc_upi_power_l1_req uncore interconnect L1 Req (same as L1 Ack) event=0x22 01 Counts the number of times a link sends/receives a LinkReqAck. When the UPI links would like to change power state, the Tx side initiates a request to the Rx side requesting to change states. This requests can either be accepted or denied. If the Rx side replies with an Ack, the power mode will change. If it replies with NAck, no change will take place. This can be filtered based on Rx and Tx. An Rx LinkReqAck refers to receiving an Ack (meaning this agent's Tx originally requested the power change). A Tx LinkReqAck refers to sending this command (meaning the peer agent's Tx originally requested the power change and this agent accepted it) unc_upi_req_slot2_from_m3.ack uncore interconnect UNC_UPI_REQ_SLOT2_FROM_M3.ACK event=0x46,umask=0x8 01 unc_upi_req_slot2_from_m3.vn0 uncore interconnect UNC_UPI_REQ_SLOT2_FROM_M3.VN0 event=0x46,umask=0x2 01 unc_upi_req_slot2_from_m3.vn1 uncore interconnect UNC_UPI_REQ_SLOT2_FROM_M3.VN1 event=0x46,umask=0x4 01 unc_upi_req_slot2_from_m3.vna uncore interconnect UNC_UPI_REQ_SLOT2_FROM_M3.VNA event=0x46,umask=0x1 01 unc_upi_rxl0p_power_cycles uncore interconnect Cycles the Rx of the Intel(R) UPI is in L0p power mode event=0x25 01 Counts cycles when the receive side (Rx) of the Intel(R) Ultra Path Interconnect(UPI) is in L0p power mode. L0p is a mode where we disable 60% of the UPI lanes, decreasing our bandwidth in order to save power unc_upi_rxl0_power_cycles uncore interconnect Cycles in L0. Receive side event=0x24 01 Number of UPI qfclk cycles spent in L0 power mode in the Link Layer. L0 is the default mode which provides the highest performance with the most power. Use edge detect to count the number of instances that the link entered L0. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another. The phy layer sometimes leaves L0 for training, which will not be captured by this event unc_upi_rxl_basic_hdr_match.ncb uncore interconnect Matches on Receive path of a UPI Port; Non-Coherent Bypass event=0x5,umask=0xe 01 Match Message Class - NCB unc_upi_rxl_basic_hdr_match.ncb_opc uncore interconnect Matches on Receive path of a UPI Port; Non-Coherent Bypass event=0x5,umask=0x10e 01 Match Message Class - NCB unc_upi_rxl_basic_hdr_match.ncs uncore interconnect Matches on Receive path of a UPI Port; Non-Coherent Standard event=0x5,umask=0xf 01 Match Message Class - NCS unc_upi_rxl_basic_hdr_match.ncs_opc uncore interconnect Matches on Receive path of a UPI Port; Non-Coherent Standard event=0x5,umask=0x10f 01 Match Message Class - NCS unc_upi_rxl_basic_hdr_match.req uncore interconnect Matches on Receive path of a UPI Port; Request event=0x5,umask=0x8 01 REQ Message Class unc_upi_rxl_basic_hdr_match.req_opc uncore interconnect Matches on Receive path of a UPI Port; Request Opcode event=0x5,umask=0x108 01 Match REQ Opcodes - Specified in Umask[7:4] unc_upi_rxl_basic_hdr_match.rspcnflt uncore interconnect Matches on Receive path of a UPI Port; Response - Conflict event=0x5,umask=0x1aa 01 unc_upi_rxl_basic_hdr_match.rspi uncore interconnect Matches on Receive path of a UPI Port; Response - Invalid event=0x5,umask=0x12a 01 unc_upi_rxl_basic_hdr_match.rsp_data uncore interconnect Matches on Receive path of a UPI Port; Response - Data event=0x5,umask=0xc 01 Match Message Class -WB unc_upi_rxl_basic_hdr_match.rsp_data_opc uncore interconnect Matches on Receive path of a UPI Port; Response - Data event=0x5,umask=0x10c 01 Match Message Class -WB unc_upi_rxl_basic_hdr_match.rsp_nodata uncore interconnect Matches on Receive path of a UPI Port; Response - No Data event=0x5,umask=0xa 01 Match Message Class - RSP unc_upi_rxl_basic_hdr_match.rsp_nodata_opc uncore interconnect Matches on Receive path of a UPI Port; Response - No Data event=0x5,umask=0x10a 01 Match Message Class - RSP unc_upi_rxl_basic_hdr_match.snp uncore interconnect Matches on Receive path of a UPI Port; Snoop event=0x5,umask=0x9 01 SNP Message Class unc_upi_rxl_basic_hdr_match.snp_opc uncore interconnect Matches on Receive path of a UPI Port; Snoop Opcode event=0x5,umask=0x109 01 Match SNP Opcodes - Specified in Umask[7:4] unc_upi_rxl_basic_hdr_match.wb uncore interconnect Matches on Receive path of a UPI Port; Writeback event=0x5,umask=0xd 01 Match Message Class -WB unc_upi_rxl_basic_hdr_match.wb_opc uncore interconnect Matches on Receive path of a UPI Port; Writeback event=0x5,umask=0x10d 01 Match Message Class -WB unc_upi_rxl_bypassed.slot0 uncore interconnect FLITs received which bypassed the Slot0 Receive Buffer event=0x31,umask=0x1 01 Counts incoming FLITs (FLow control unITs) which bypassed the slot0 RxQ buffer (Receive Queue) and passed directly to the Egress. This is a latency optimization, and should generally be the common case. If this value is less than the number of FLITs transferred, it implies that there was queueing getting onto the ring, and thus the transactions saw higher latency unc_upi_rxl_bypassed.slot1 uncore interconnect FLITs received which bypassed the Slot0 Receive Buffer event=0x31,umask=0x2 01 Counts incoming FLITs (FLow control unITs) which bypassed the slot1 RxQ buffer (Receive Queue) and passed directly across the BGF and into the Egress. This is a latency optimization, and should generally be the common case. If this value is less than the number of FLITs transferred, it implies that there was queueing getting onto the ring, and thus the transactions saw higher latency unc_upi_rxl_bypassed.slot2 uncore interconnect FLITs received which bypassed the Slot0 Receive Buffer event=0x31,umask=0x4 01 Counts incoming FLITs (FLow control unITs) which bypassed the slot2 RxQ buffer (Receive Queue) and passed directly to the Egress. This is a latency optimization, and should generally be the common case. If this value is less than the number of FLITs transferred, it implies that there was queueing getting onto the ring, and thus the transactions saw higher latency unc_upi_rxl_credits_consumed_vn0 uncore interconnect VN0 Credit Consumed event=0x39 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_upi_rxl_credits_consumed_vn1 uncore interconnect VN1 Credit Consumed event=0x3a 01 Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_upi_rxl_credits_consumed_vna uncore interconnect VNA Credit Consumed event=0x38 01 Counts the number of times that an RxQ VNA credit was consumed (i.e. message uses a VNA credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_upi_rxl_flits.all_data uncore interconnect Valid data FLITs received from any slot event=0x3,umask=0xf 01 Counts valid data FLITs (80 bit FLow control unITs: 64bits of data) received from any of the 3 Intel(R) Ultra Path Interconnect (UPI) Receive Queue slots on this UPI unit unc_upi_rxl_flits.all_null uncore interconnect Null FLITs received from any slot event=0x3,umask=0x27 01 Counts null FLITs (80 bit FLow control unITs) received from any of the 3 Intel(R) Ultra Path Interconnect (UPI) Receive Queue slots on this UPI unit unc_upi_rxl_flits.data uncore interconnect Valid Flits Received; Data event=0x3,umask=0x8 01 Shows legal flit time (hides impact of L0p and L0c).; Count Data Flits (which consume all slots), but how much to count is based on Slot0-2 mask, so count can be 0-3 depending on which slots are enabled for counting. unc_upi_rxl_flits.idle uncore interconnect Valid Flits Received; Idle event=0x3,umask=0x47 01 Shows legal flit time (hides impact of L0p and L0c) unc_upi_rxl_flits.llcrd uncore interconnect Valid Flits Received; LLCRD Not Empty event=0x3,umask=0x10 01 Shows legal flit time (hides impact of L0p and L0c).; Enables counting of LLCRD (with non-zero payload). This only applies to slot 2 since LLCRD is only allowed in slot 2 unc_upi_rxl_flits.llctrl uncore interconnect Valid Flits Received; LLCTRL event=0x3,umask=0x40 01 Shows legal flit time (hides impact of L0p and L0c).; Equivalent to an idle packet. Enables counting of slot 0 LLCTRL messages unc_upi_rxl_flits.non_data uncore interconnect Protocol header and credit FLITs received from any slot event=0x3,umask=0x97 01 Counts protocol header and credit FLITs (80 bit FLow control unITs) received from any of the 3 UPI slots on this UPI unit unc_upi_rxl_flits.null uncore interconnect This event is deprecated. Refer to new event UNC_UPI_RxL_FLITS.ALL_NULL event=0x3,umask=0x20 11 unc_upi_rxl_flits.prothdr uncore interconnect Valid Flits Received; Protocol Header event=0x3,umask=0x80 01 Shows legal flit time (hides impact of L0p and L0c).; Enables count of protocol headers in slot 0,1,2 (depending on slot uMask bits) unc_upi_rxl_flits.prot_hdr uncore interconnect This event is deprecated. Refer to new event UNC_UPI_RxL_FLITS.PROTHDR event=0x3,umask=0x80 11 unc_upi_rxl_flits.slot0 uncore interconnect Valid Flits Received; Slot 0 event=0x3,umask=0x1 01 Shows legal flit time (hides impact of L0p and L0c).; Count Slot 0 - Other mask bits determine types of headers to count unc_upi_rxl_flits.slot1 uncore interconnect Valid Flits Received; Slot 1 event=0x3,umask=0x2 01 Shows legal flit time (hides impact of L0p and L0c).; Count Slot 1 - Other mask bits determine types of headers to count unc_upi_rxl_flits.slot2 uncore interconnect Valid Flits Received; Slot 2 event=0x3,umask=0x4 01 Shows legal flit time (hides impact of L0p and L0c).; Count Slot 2 - Other mask bits determine types of headers to count unc_upi_rxl_hdr_match.ncb uncore interconnect This event is deprecated. Refer to new event UNC_UPI_RxL_BASIC_HDR_MATCH.NCB event=0x5,umask=0xc 11 unc_upi_rxl_hdr_match.ncs uncore interconnect This event is deprecated. Refer to new event UNC_UPI_RxL_BASIC_HDR_MATCH.NCS event=0x5,umask=0xd 11 unc_upi_rxl_hdr_match.req uncore interconnect This event is deprecated. Refer to new event UNC_UPI_RxL_BASIC_HDR_MATCH.REQ event=0x5,umask=0x8 11 unc_upi_rxl_hdr_match.rsp uncore interconnect This event is deprecated. Refer to new event UNC_UPI_RxL_BASIC_HDR_MATCH.RSP_DATA event=0x5,umask=0xa 11 unc_upi_rxl_hdr_match.snp uncore interconnect This event is deprecated. Refer to new event UNC_UPI_RxL_BASIC_HDR_MATCH.SNP event=0x5,umask=0x9 11 unc_upi_rxl_hdr_match.wb uncore interconnect This event is deprecated. Refer to new event UNC_UPI_RxL_BASIC_HDR_MATCH.WB event=0x5,umask=0xb 11 unc_upi_rxl_inserts.slot0 uncore interconnect RxQ Flit Buffer Allocations; Slot 0 event=0x30,umask=0x1 01 Number of allocations into the UPI Rx Flit Buffer. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime unc_upi_rxl_inserts.slot1 uncore interconnect RxQ Flit Buffer Allocations; Slot 1 event=0x30,umask=0x2 01 Number of allocations into the UPI Rx Flit Buffer. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime unc_upi_rxl_inserts.slot2 uncore interconnect RxQ Flit Buffer Allocations; Slot 2 event=0x30,umask=0x4 01 Number of allocations into the UPI Rx Flit Buffer. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime unc_upi_rxl_occupancy.slot0 uncore interconnect RxQ Occupancy - All Packets; Slot 0 event=0x32,umask=0x1 01 Accumulates the number of elements in the UPI RxQ in each cycle. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime unc_upi_rxl_occupancy.slot1 uncore interconnect RxQ Occupancy - All Packets; Slot 1 event=0x32,umask=0x2 01 Accumulates the number of elements in the UPI RxQ in each cycle. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime unc_upi_rxl_occupancy.slot2 uncore interconnect RxQ Occupancy - All Packets; Slot 2 event=0x32,umask=0x4 01 Accumulates the number of elements in the UPI RxQ in each cycle. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime unc_upi_rxl_slot_bypass.s0_rxq1 uncore interconnect UNC_UPI_RxL_SLOT_BYPASS.S0_RXQ1 event=0x33,umask=0x1 01 unc_upi_rxl_slot_bypass.s0_rxq2 uncore interconnect UNC_UPI_RxL_SLOT_BYPASS.S0_RXQ2 event=0x33,umask=0x2 01 unc_upi_rxl_slot_bypass.s1_rxq0 uncore interconnect UNC_UPI_RxL_SLOT_BYPASS.S1_RXQ0 event=0x33,umask=0x4 01 unc_upi_rxl_slot_bypass.s1_rxq2 uncore interconnect UNC_UPI_RxL_SLOT_BYPASS.S1_RXQ2 event=0x33,umask=0x8 01 unc_upi_rxl_slot_bypass.s2_rxq0 uncore interconnect UNC_UPI_RxL_SLOT_BYPASS.S2_RXQ0 event=0x33,umask=0x10 01 unc_upi_rxl_slot_bypass.s2_rxq1 uncore interconnect UNC_UPI_RxL_SLOT_BYPASS.S2_RXQ1 event=0x33,umask=0x20 01 unc_upi_txl0p_clk_active.cfg_ctl uncore interconnect UNC_UPI_TxL0P_CLK_ACTIVE.CFG_CTL event=0x2a,umask=0x1 01 unc_upi_txl0p_clk_active.dfx uncore interconnect UNC_UPI_TxL0P_CLK_ACTIVE.DFX event=0x2a,umask=0x40 01 unc_upi_txl0p_clk_active.retry uncore interconnect UNC_UPI_TxL0P_CLK_ACTIVE.RETRY event=0x2a,umask=0x20 01 unc_upi_txl0p_clk_active.rxq uncore interconnect UNC_UPI_TxL0P_CLK_ACTIVE.RXQ event=0x2a,umask=0x2 01 unc_upi_txl0p_clk_active.rxq_bypass uncore interconnect UNC_UPI_TxL0P_CLK_ACTIVE.RXQ_BYPASS event=0x2a,umask=0x4 01 unc_upi_txl0p_clk_active.rxq_cred uncore interconnect UNC_UPI_TxL0P_CLK_ACTIVE.RXQ_CRED event=0x2a,umask=0x8 01 unc_upi_txl0p_clk_active.spare uncore interconnect UNC_UPI_TxL0P_CLK_ACTIVE.SPARE event=0x2a,umask=0x80 01 unc_upi_txl0p_clk_active.txq uncore interconnect UNC_UPI_TxL0P_CLK_ACTIVE.TXQ event=0x2a,umask=0x10 01 unc_upi_txl0p_power_cycles uncore interconnect Cycles in which the Tx of the Intel(R) Ultra Path Interconnect (UPI) is in L0p power mode event=0x27 01 Counts cycles when the transmit side (Tx) of the Intel(R) Ultra Path Interconnect(UPI) is in L0p power mode. L0p is a mode where we disable 60% of the UPI lanes, decreasing our bandwidth in order to save power unc_upi_txl0p_power_cycles_ll_enter uncore interconnect UNC_UPI_TxL0P_POWER_CYCLES_LL_ENTER event=0x28 01 unc_upi_txl0p_power_cycles_m3_exit uncore interconnect UNC_UPI_TxL0P_POWER_CYCLES_M3_EXIT event=0x29 01 unc_upi_txl0_power_cycles uncore interconnect Cycles in L0. Transmit side event=0x26 01 Number of UPI qfclk cycles spent in L0 power mode in the Link Layer. L0 is the default mode which provides the highest performance with the most power. Use edge detect to count the number of instances that the link entered L0. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another. The phy layer sometimes leaves L0 for training, which will not be captured by this event unc_upi_txl_basic_hdr_match.ncb uncore interconnect Matches on Transmit path of a UPI Port; Non-Coherent Bypass event=0x4,umask=0xe 01 Match Message Class - NCB unc_upi_txl_basic_hdr_match.ncb_opc uncore interconnect Matches on Transmit path of a UPI Port; Non-Coherent Bypass event=0x4,umask=0x10e 01 Match Message Class - NCB unc_upi_txl_basic_hdr_match.ncs uncore interconnect Matches on Transmit path of a UPI Port; Non-Coherent Standard event=0x4,umask=0xf 01 Match Message Class - NCS unc_upi_txl_basic_hdr_match.ncs_opc uncore interconnect Matches on Transmit path of a UPI Port; Non-Coherent Standard event=0x4,umask=0x10f 01 Match Message Class - NCS unc_upi_txl_basic_hdr_match.req uncore interconnect Matches on Transmit path of a UPI Port; Request event=0x4,umask=0x8 01 REQ Message Class unc_upi_txl_basic_hdr_match.req_opc uncore interconnect Matches on Transmit path of a UPI Port; Request Opcode event=0x4,umask=0x108 01 Match REQ Opcodes - Specified in Umask[7:4] unc_upi_txl_basic_hdr_match.rspcnflt uncore interconnect Matches on Transmit path of a UPI Port; Response - Conflict event=0x4,umask=0x1aa 01 unc_upi_txl_basic_hdr_match.rspi uncore interconnect Matches on Transmit path of a UPI Port; Response - Invalid event=0x4,umask=0x12a 01 unc_upi_txl_basic_hdr_match.rsp_data uncore interconnect Matches on Transmit path of a UPI Port; Response - Data event=0x4,umask=0xc 01 Match Message Class -WB unc_upi_txl_basic_hdr_match.rsp_data_opc uncore interconnect Matches on Transmit path of a UPI Port; Response - Data event=0x4,umask=0x10c 01 Match Message Class -WB unc_upi_txl_basic_hdr_match.rsp_nodata uncore interconnect Matches on Transmit path of a UPI Port; Response - No Data event=0x4,umask=0xa 01 Match Message Class - RSP unc_upi_txl_basic_hdr_match.rsp_nodata_opc uncore interconnect Matches on Transmit path of a UPI Port; Response - No Data event=0x4,umask=0x10a 01 Match Message Class - RSP unc_upi_txl_basic_hdr_match.snp uncore interconnect Matches on Transmit path of a UPI Port; Snoop event=0x4,umask=0x9 01 SNP Message Class unc_upi_txl_basic_hdr_match.snp_opc uncore interconnect Matches on Transmit path of a UPI Port; Snoop Opcode event=0x4,umask=0x109 01 Match SNP Opcodes - Specified in Umask[7:4] unc_upi_txl_basic_hdr_match.wb uncore interconnect Matches on Transmit path of a UPI Port; Writeback event=0x4,umask=0xd 01 Match Message Class -WB unc_upi_txl_basic_hdr_match.wb_opc uncore interconnect Matches on Transmit path of a UPI Port; Writeback event=0x4,umask=0x10d 01 Match Message Class -WB unc_upi_txl_bypassed uncore interconnect FLITs that bypassed the TxL Buffer event=0x41 01 Counts incoming FLITs (FLow control unITs) which bypassed the TxL(transmit) FLIT buffer and pass directly out the UPI Link. Generally, when data is transmitted across the Intel(R) Ultra Path Interconnect (UPI), it will bypass the TxQ and pass directly to the link. However, the TxQ will be used in L0p (Low Power) mode and (Link Layer Retry) LLR mode, increasing latency to transfer out to the link unc_upi_txl_flits.all_data uncore interconnect Valid data FLITs transmitted via any slot event=0x2,umask=0xf 01 Counts valid data FLITs (80 bit FLow control unITs: 64bits of data) transmitted (TxL) via any of the 3 Intel(R) Ultra Path Interconnect (UPI) slots on this UPI unit unc_upi_txl_flits.all_null uncore interconnect Null FLITs transmitted from any slot event=0x2,umask=0x27 01 Counts null FLITs (80 bit FLow control unITs) transmitted via any of the 3 Intel(R) Ulra Path Interconnect (UPI) slots on this UPI unit unc_upi_txl_flits.data uncore interconnect Valid Flits Sent; Data event=0x2,umask=0x8 01 Shows legal flit time (hides impact of L0p and L0c).; Count Data Flits (which consume all slots), but how much to count is based on Slot0-2 mask, so count can be 0-3 depending on which slots are enabled for counting. unc_upi_txl_flits.idle uncore interconnect Idle FLITs transmitted event=0x2,umask=0x47 01 Counts when the Intel Ultra Path Interconnect(UPI) transmits an idle FLIT(80 bit FLow control unITs). Every UPI cycle must be sending either data FLITs, protocol/credit FLITs or idle FLITs unc_upi_txl_flits.llcrd uncore interconnect Valid Flits Sent; LLCRD Not Empty event=0x2,umask=0x10 01 Shows legal flit time (hides impact of L0p and L0c).; Enables counting of LLCRD (with non-zero payload). This only applies to slot 2 since LLCRD is only allowed in slot 2 unc_upi_txl_flits.llctrl uncore interconnect Valid Flits Sent; LLCTRL event=0x2,umask=0x40 01 Shows legal flit time (hides impact of L0p and L0c).; Equivalent to an idle packet. Enables counting of slot 0 LLCTRL messages unc_upi_txl_flits.non_data uncore interconnect Protocol header and credit FLITs transmitted across any slot event=0x2,umask=0x97 01 Counts protocol header and credit FLITs (80 bit FLow control unITs) transmitted across any of the 3 UPI (Ultra Path Interconnect) slots on this UPI unit unc_upi_txl_flits.null uncore interconnect This event is deprecated. Refer to new event UNC_UPI_TxL_FLITS.ALL_NULL event=0x2,umask=0x20 11 unc_upi_txl_flits.prothdr uncore interconnect Valid Flits Sent; Protocol Header event=0x2,umask=0x80 01 Shows legal flit time (hides impact of L0p and L0c).; Enables count of protocol headers in slot 0,1,2 (depending on slot uMask bits) unc_upi_txl_flits.prot_hdr uncore interconnect This event is deprecated. Refer to new event UNC_UPI_TxL_FLITS.PROTHDR event=0x2,umask=0x80 11 unc_upi_txl_flits.slot0 uncore interconnect Valid Flits Sent; Slot 0 event=0x2,umask=0x1 01 Shows legal flit time (hides impact of L0p and L0c).; Count Slot 0 - Other mask bits determine types of headers to count unc_upi_txl_flits.slot1 uncore interconnect Valid Flits Sent; Slot 1 event=0x2,umask=0x2 01 Shows legal flit time (hides impact of L0p and L0c).; Count Slot 1 - Other mask bits determine types of headers to count unc_upi_txl_flits.slot2 uncore interconnect Valid Flits Sent; Slot 2 event=0x2,umask=0x4 01 Shows legal flit time (hides impact of L0p and L0c).; Count Slot 2 - Other mask bits determine types of headers to count unc_upi_txl_hdr_match.data_hdr uncore interconnect This event is deprecated event=0x4 11 unc_upi_txl_hdr_match.dual_slot_hdr uncore interconnect This event is deprecated event=0x4 11 unc_upi_txl_hdr_match.loc uncore interconnect This event is deprecated event=0x4 11 unc_upi_txl_hdr_match.ncb uncore interconnect This event is deprecated. Refer to new event UNC_UPI_TxL_BASIC_HDR_MATCH.NCB event=0x4,umask=0xe 11 unc_upi_txl_hdr_match.ncs uncore interconnect This event is deprecated. Refer to new event UNC_UPI_TxL_BASIC_HDR_MATCH.NCS event=0x4,umask=0xf 11 unc_upi_txl_hdr_match.non_data_hdr uncore interconnect This event is deprecated event=0x4 11 unc_upi_txl_hdr_match.rem uncore interconnect This event is deprecated event=0x4 11 unc_upi_txl_hdr_match.req uncore interconnect This event is deprecated. Refer to new event UNC_UPI_TxL_BASIC_HDR_MATCH.REQ event=0x4,umask=0x8 11 unc_upi_txl_hdr_match.rsp_data uncore interconnect This event is deprecated. Refer to new event UNC_UPI_TxL_BASIC_HDR_MATCH.RSP_DATA event=0x4,umask=0xc 11 unc_upi_txl_hdr_match.rsp_nodata uncore interconnect This event is deprecated. Refer to new event UNC_UPI_TxL_BASIC_HDR_MATCH.RSP_NODATA event=0x4,umask=0xa 11 unc_upi_txl_hdr_match.sgl_slot_hdr uncore interconnect This event is deprecated event=0x4 11 unc_upi_txl_hdr_match.snp uncore interconnect This event is deprecated. Refer to new event UNC_UPI_TxL_BASIC_HDR_MATCH.SNP event=0x4,umask=0x9 11 unc_upi_txl_hdr_match.wb uncore interconnect This event is deprecated. Refer to new event UNC_UPI_TxL_BASIC_HDR_MATCH.WB event=0x4,umask=0xc 11 unc_upi_txl_inserts uncore interconnect Tx Flit Buffer Allocations event=0x40 01 Number of allocations into the UPI Tx Flit Buffer. Generally, when data is transmitted across UPI, it will bypass the TxQ and pass directly to the link. However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime unc_upi_txl_occupancy uncore interconnect Tx Flit Buffer Occupancy event=0x42 01 Accumulates the number of flits in the TxQ. Generally, when data is transmitted across UPI, it will bypass the TxQ and pass directly to the link. However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link. This can be used with the cycles not empty event to track average occupancy, or the allocations event to track average lifetime in the TxQ unc_upi_vna_credit_return_blocked_vn01 uncore interconnect UNC_UPI_VNA_CREDIT_RETURN_BLOCKED_VN01 event=0x45 01 unc_upi_vna_credit_return_occupancy uncore interconnect VNA Credits Pending Return - Occupancy event=0x44 01 Number of VNA credits in the Rx side that are waitng to be returned back across the link unc_u_event_msg.doorbell_rcvd uncore interconnect Message Received event=0x42,umask=0x8 01 Virtual Logical Wire (legacy) message were received from Uncore unc_u_event_msg.int_prio uncore interconnect Message Received event=0x42,umask=0x10 01 Virtual Logical Wire (legacy) message were received from Uncore unc_u_event_msg.ipi_rcvd uncore interconnect Message Received; IPI event=0x42,umask=0x4 01 Virtual Logical Wire (legacy) message were received from Uncore.; Inter Processor Interrupts unc_u_event_msg.msi_rcvd uncore interconnect Message Received; MSI event=0x42,umask=0x2 01 Virtual Logical Wire (legacy) message were received from Uncore.; Message Signaled Interrupts - interrupts sent by devices (including PCIe via IOxAPIC) (Socket Mode only) unc_u_event_msg.vlw_rcvd uncore interconnect Message Received; VLW event=0x42,umask=0x1 01 Virtual Logical Wire (legacy) message were received from Uncore unc_u_lock_cycles uncore interconnect IDI Lock/SplitLock Cycles event=0x44 01 Number of times an IDI Lock/SplitLock sequence was started unc_u_phold_cycles.assert_to_ack uncore interconnect Cycles PHOLD Assert to Ack; Assert to ACK event=0x45,umask=0x1 01 PHOLD cycles unc_u_racu_drng.pftch_buf_empty uncore interconnect UNC_U_RACU_DRNG.PFTCH_BUF_EMPTY event=0x4c,umask=0x4 01 unc_u_racu_drng.rdrand uncore interconnect UNC_U_RACU_DRNG.RDRAND event=0x4c,umask=0x1 01 unc_u_racu_drng.rdseed uncore interconnect UNC_U_RACU_DRNG.RDSEED event=0x4c,umask=0x2 01 upi_data_bandwidth_tx uncore interconnect UPI interconnect send bandwidth for payload. Derived from unc_upi_txl_flits.all_data event=0x2,umask=0xf 017.11E-06Bytes Counts valid data FLITs (80 bit FLow control unITs: 64bits of data) transmitted (TxL) via any of the 3 Intel(R) Ultra Path Interconnect (UPI) slots on this UPI unit uncore_iio llc_misses.pcie_read uncore io PCI Express bandwidth reading at IIO. Derived from unc_iio_data_req_of_cpu.mem_read.part0 event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x4,ch_mask=0x1f 014Bytes Counts every read request for 4 bytes of data made by IIO Part0 to a unit on the main die (generally memory). In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus llc_misses.pcie_write uncore io PCI Express bandwidth writing at IIO. Derived from unc_iio_data_req_of_cpu.mem_write.part0 event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x1,ch_mask=0x1f 014Bytes Counts every write request of 4 bytes of data made by IIO Part0 to a unit on the main die (generally memory). In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_clockticks uncore io Clockticks of the IIO Traffic Controller event=0x1 01 Counts clockticks of the 1GHz traffic controller clock in the IIO unit unc_iio_comp_buf_inserts.cmpd.all_parts uncore io PCIe Completion Buffer Inserts of completions with data: Part 0-3 event=0xc2,ch_mask=0x0f,fc_mask=0x4,umask=0x3 01 unc_iio_comp_buf_inserts.cmpd.part0 uncore io PCIe Completion Buffer Inserts of completions with data: Part 0 event=0xc2,ch_mask=0x01,fc_mask=0x4,umask=0x3 01 unc_iio_comp_buf_inserts.cmpd.part1 uncore io PCIe Completion Buffer Inserts of completions with data: Part 1 event=0xc2,ch_mask=0x02,fc_mask=0x4,umask=0x3 01 unc_iio_comp_buf_inserts.cmpd.part2 uncore io PCIe Completion Buffer Inserts of completions with data: Part 2 event=0xc2,ch_mask=0x04,fc_mask=0x4,umask=0x3 01 unc_iio_comp_buf_inserts.cmpd.part3 uncore io PCIe Completion Buffer Inserts of completions with data: Part 3 event=0xc2,ch_mask=0x08,fc_mask=0x4,umask=0x3 01 unc_iio_comp_buf_inserts.port0 uncore io PCIe Completion Buffer Inserts; Port 0 event=0xc2,ch_mask=0x01,fc_mask=0x7,umask=0x4 01 unc_iio_comp_buf_inserts.port1 uncore io PCIe Completion Buffer Inserts; Port 1 event=0xc2,ch_mask=0x02,fc_mask=0x7,umask=0x4 01 unc_iio_comp_buf_inserts.port2 uncore io PCIe Completion Buffer Inserts; Port 2 event=0xc2,ch_mask=0x04,fc_mask=0x7,umask=0x4 01 unc_iio_comp_buf_inserts.port3 uncore io PCIe Completion Buffer Inserts; Port 3 event=0xc2,ch_mask=0x08,fc_mask=0x7,umask=0x4 01 unc_iio_comp_buf_occupancy.cmpd.all_parts uncore io PCIe Completion Buffer occupancy of completions with data: Part 0-3 event=0xd5,fc_mask=0x04,umask=0xf 01 unc_iio_comp_buf_occupancy.cmpd.part0 uncore io PCIe Completion Buffer occupancy of completions with data: Part 0 event=0xd5,fc_mask=0x04,umask=0x1 01 unc_iio_comp_buf_occupancy.cmpd.part1 uncore io PCIe Completion Buffer occupancy of completions with data: Part 1 event=0xd5,fc_mask=0x04,umask=0x2 01 unc_iio_comp_buf_occupancy.cmpd.part2 uncore io PCIe Completion Buffer occupancy of completions with data: Part 2 event=0xd5,fc_mask=0x04,umask=0x4 01 unc_iio_comp_buf_occupancy.cmpd.part3 uncore io PCIe Completion Buffer occupancy of completions with data: Part 3 event=0xd5,fc_mask=0x04,umask=0x8 01 unc_iio_data_req_by_cpu.cfg_read.part0 uncore io Data requested by the CPU; Core reading from Card's PCICFG space event=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x40 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.cfg_read.part1 uncore io Data requested by the CPU; Core reading from Card's PCICFG space event=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x40 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.cfg_read.part2 uncore io Data requested by the CPU; Core reading from Card's PCICFG space event=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x40 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.cfg_read.part3 uncore io Data requested by the CPU; Core reading from Card's PCICFG space event=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x40 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.cfg_read.vtd0 uncore io Data requested by the CPU; Core reading from Card's PCICFG space event=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x40 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0 unc_iio_data_req_by_cpu.cfg_read.vtd1 uncore io Data requested by the CPU; Core reading from Card's PCICFG space event=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x40 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1 unc_iio_data_req_by_cpu.cfg_write.part0 uncore io Data requested by the CPU; Core writing to Card's PCICFG space event=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x10 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.cfg_write.part1 uncore io Data requested by the CPU; Core writing to Card's PCICFG space event=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x10 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.cfg_write.part2 uncore io Data requested by the CPU; Core writing to Card's PCICFG space event=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x10 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.cfg_write.part3 uncore io Data requested by the CPU; Core writing to Card's PCICFG space event=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x10 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.cfg_write.vtd0 uncore io Data requested by the CPU; Core writing to Card's PCICFG space event=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x10 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0 unc_iio_data_req_by_cpu.cfg_write.vtd1 uncore io Data requested by the CPU; Core writing to Card's PCICFG space event=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x10 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1 unc_iio_data_req_by_cpu.io_read.part0 uncore io Data requested by the CPU; Core reading from Card's IO space event=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x80 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.io_read.part1 uncore io Data requested by the CPU; Core reading from Card's IO space event=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x80 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.io_read.part2 uncore io Data requested by the CPU; Core reading from Card's IO space event=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x80 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.io_read.part3 uncore io Data requested by the CPU; Core reading from Card's IO space event=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x80 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.io_read.vtd0 uncore io Data requested by the CPU; Core reading from Card's IO space event=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x80 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0 unc_iio_data_req_by_cpu.io_read.vtd1 uncore io Data requested by the CPU; Core reading from Card's IO space event=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x80 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1 unc_iio_data_req_by_cpu.io_write.part0 uncore io Data requested by the CPU; Core writing to Card's IO space event=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x20 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.io_write.part1 uncore io Data requested by the CPU; Core writing to Card's IO space event=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x20 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.io_write.part2 uncore io Data requested by the CPU; Core writing to Card's IO space event=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x20 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.io_write.part3 uncore io Data requested by the CPU; Core writing to Card's IO space event=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x20 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.io_write.vtd0 uncore io Data requested by the CPU; Core writing to Card's IO space event=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x20 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0 unc_iio_data_req_by_cpu.io_write.vtd1 uncore io Data requested by the CPU; Core writing to Card's IO space event=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x20 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1 unc_iio_data_req_by_cpu.mem_read.part0 uncore io Read request for 4 bytes made by the CPU to IIO Part0 event=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x4 01 Counts every read request for 4 bytes of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part0. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.mem_read.part1 uncore io Read request for 4 bytes made by the CPU to IIO Part1 event=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x4 01 Counts every read request for 4 bytes of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part1. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.mem_read.part2 uncore io Read request for 4 bytes made by the CPU to IIO Part2 event=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x4 01 Counts every read request for 4 bytes of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part2. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.mem_read.part3 uncore io Read request for 4 bytes made by the CPU to IIO Part3 event=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x4 01 Counts every read request for 4 bytes of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part3. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.mem_read.vtd0 uncore io Data requested by the CPU; Core reading from Card's MMIO space event=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x4 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0 unc_iio_data_req_by_cpu.mem_read.vtd1 uncore io Data requested by the CPU; Core reading from Card's MMIO space event=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x4 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1 unc_iio_data_req_by_cpu.mem_write.part0 uncore io Write request of 4 bytes made to IIO Part0 by the CPU event=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x1 01 Counts every write request of 4 bytes of data made to the MMIO space of a card on IIO Part0 by a unit on the main die (generally a core) or by another IIO unit. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.mem_write.part1 uncore io Write request of 4 bytes made to IIO Part1 by the CPU event=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x1 01 Counts every write request of 4 bytes of data made to the MMIO space of a card on IIO Part1 by a unit on the main die (generally a core) or by another IIO unit. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.mem_write.part2 uncore io Write request of 4 bytes made to IIO Part2 by the CPU event=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x1 01 Counts every write request of 4 bytes of data made to the MMIO space of a card on IIO Part2 by a unit on the main die (generally a core) or by another IIO unit. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.mem_write.part3 uncore io Write request of 4 bytes made to IIO Part3 by the CPU event=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x1 01 Counts every write request of 4 bytes of data made to the MMIO space of a card on IIO Part3 by a unit on the main die (generally a core) or by another IIO unit. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.mem_write.vtd0 uncore io Data requested by the CPU; Core writing to Card's MMIO space event=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x1 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0 unc_iio_data_req_by_cpu.mem_write.vtd1 uncore io Data requested by the CPU; Core writing to Card's MMIO space event=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x1 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1 unc_iio_data_req_by_cpu.peer_read.part0 uncore io Peer to peer read request for 4 bytes made by a different IIO unit to IIO Part0 event=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x8 01 Counts ever peer to peer read request for 4 bytes of data made by a different IIO unit to the MMIO space of a card on IIO Part0. Does not include requests made by the same IIO unit. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.peer_read.part1 uncore io Peer to peer read request for 4 bytes made by a different IIO unit to IIO Part1 event=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x8 01 Counts ever peer to peer read request for 4 bytes of data made by a different IIO unit to the MMIO space of a card on IIO Part1. Does not include requests made by the same IIO unit. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.peer_read.part2 uncore io Peer to peer read request for 4 bytes made by a different IIO unit to IIO Part2 event=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x8 01 Counts ever peer to peer read request for 4 bytes of data made by a different IIO unit to the MMIO space of a card on IIO Part2. Does not include requests made by the same IIO unit. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.peer_read.part3 uncore io Peer to peer read request for 4 bytes made by a different IIO unit to IIO Part3 event=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x8 01 Counts ever peer to peer read request for 4 bytes of data made by a different IIO unit to the MMIO space of a card on IIO Part3. Does not include requests made by the same IIO unit. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.peer_read.vtd0 uncore io Data requested by the CPU; Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x8 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0 unc_iio_data_req_by_cpu.peer_read.vtd1 uncore io Data requested by the CPU; Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x8 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1 unc_iio_data_req_by_cpu.peer_write.part0 uncore io Peer to peer write request of 4 bytes made to IIO Part0 by a different IIO unit event=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x2 01 Counts every peer to peer write request of 4 bytes of data made to the MMIO space of a card on IIO Part0 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.peer_write.part1 uncore io Peer to peer write request of 4 bytes made to IIO Part1 by a different IIO unit event=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x2 01 Counts every peer to peer write request of 4 bytes of data made to the MMIO space of a card on IIO Part1 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.peer_write.part2 uncore io Peer to peer write request of 4 bytes made to IIO Part2 by a different IIO unit event=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x2 01 Counts every peer to peer write request of 4 bytes of data made to the MMIO space of a card on IIO Part2 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.peer_write.part3 uncore io Peer to peer write request of 4 bytes made to IIO Part3 by a different IIO unit event=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x2 01 Counts every peer to peer write request of 4 bytes of data made to the MMIO space of a card on IIO Part3 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_data_req_by_cpu.peer_write.vtd0 uncore io Data requested by the CPU; Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x2 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 0 unc_iio_data_req_by_cpu.peer_write.vtd1 uncore io Data requested by the CPU; Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x2 01 Number of double word (4 bytes) requests initiated by the main die to the attached device.; VTd - Type 1 unc_iio_data_req_of_cpu.atomic.part0 uncore io Data requested of the CPU; Atomic requests targeting DRAM event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x10 01 Number of double word (4 bytes) requests the attached device made of the main die.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.atomic.part1 uncore io Data requested of the CPU; Atomic requests targeting DRAM event=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x10 01 Number of double word (4 bytes) requests the attached device made of the main die.; x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.atomic.part2 uncore io Data requested of the CPU; Atomic requests targeting DRAM event=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x10 01 Number of double word (4 bytes) requests the attached device made of the main die.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.atomic.part3 uncore io Data requested of the CPU; Atomic requests targeting DRAM event=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x10 01 Number of double word (4 bytes) requests the attached device made of the main die.; x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.atomic.vtd0 uncore io Data requested of the CPU; Atomic requests targeting DRAM event=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x10 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 0 unc_iio_data_req_of_cpu.atomic.vtd1 uncore io Data requested of the CPU; Atomic requests targeting DRAM event=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x10 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 1 unc_iio_data_req_of_cpu.atomiccmp.part0 uncore io Data requested of the CPU; Completion of atomic requests targeting DRAM event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x20 01 Number of double word (4 bytes) requests the attached device made of the main die.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.atomiccmp.part1 uncore io Data requested of the CPU; Completion of atomic requests targeting DRAM event=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x20 01 Number of double word (4 bytes) requests the attached device made of the main die.; x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.atomiccmp.part2 uncore io Data requested of the CPU; Completion of atomic requests targeting DRAM event=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x20 01 Number of double word (4 bytes) requests the attached device made of the main die.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.atomiccmp.part3 uncore io Data requested of the CPU; Completion of atomic requests targeting DRAM event=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x20 01 Number of double word (4 bytes) requests the attached device made of the main die.; x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.mem_read.part0 uncore io PCI Express bandwidth reading at IIO, part 0 event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x4 01 Counts every read request for 4 bytes of data made by IIO Part0 to a unit on the main die (generally memory). In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.mem_read.part1 uncore io PCI Express bandwidth reading at IIO, part 1 event=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x4 01 Counts every read request for 4 bytes of data made by IIO Part1 to a unit on the main die (generally memory). In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.mem_read.part2 uncore io PCI Express bandwidth reading at IIO, part 2 event=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x4 01 Counts every read request for 4 bytes of data made by IIO Part2 to a unit on the main die (generally memory). In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.mem_read.part3 uncore io PCI Express bandwidth reading at IIO, part 3 event=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x4 01 Counts every read request for 4 bytes of data made by IIO Part3 to a unit on the main die (generally memory). In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.mem_read.vtd0 uncore io Data requested of the CPU; Card reading from DRAM event=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x4 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 0 unc_iio_data_req_of_cpu.mem_read.vtd1 uncore io Data requested of the CPU; Card reading from DRAM event=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x4 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 1 unc_iio_data_req_of_cpu.mem_write.part0 uncore io PCI Express bandwidth writing at IIO, part 0 event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x1 01 Counts every write request of 4 bytes of data made by IIO Part0 to a unit on the main die (generally memory). In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.mem_write.part1 uncore io PCI Express bandwidth writing at IIO, part 1 event=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x1 01 Counts every write request of 4 bytes of data made by IIO Part1 to a unit on the main die (generally memory). In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.mem_write.part2 uncore io PCI Express bandwidth writing at IIO, part 2 event=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x1 01 Counts every write request of 4 bytes of data made by IIO Part2 to a unit on the main die (generally memory). In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.mem_write.part3 uncore io PCI Express bandwidth writing at IIO, part 3 event=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x1 01 Counts every write request of 4 bytes of data made by IIO Part3 to a unit on the main die (generally memory). In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.mem_write.vtd0 uncore io Data requested of the CPU; Card writing to DRAM event=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x1 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 0 unc_iio_data_req_of_cpu.mem_write.vtd1 uncore io Data requested of the CPU; Card writing to DRAM event=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x1 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 1 unc_iio_data_req_of_cpu.msg.part0 uncore io Data requested of the CPU; Messages event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x40 01 Number of double word (4 bytes) requests the attached device made of the main die.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.msg.part1 uncore io Data requested of the CPU; Messages event=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x40 01 Number of double word (4 bytes) requests the attached device made of the main die.; x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.msg.part2 uncore io Data requested of the CPU; Messages event=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x40 01 Number of double word (4 bytes) requests the attached device made of the main die.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.msg.part3 uncore io Data requested of the CPU; Messages event=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x40 01 Number of double word (4 bytes) requests the attached device made of the main die.; x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.msg.vtd0 uncore io Data requested of the CPU; Messages event=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x40 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 0 unc_iio_data_req_of_cpu.msg.vtd1 uncore io Data requested of the CPU; Messages event=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x40 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 1 unc_iio_data_req_of_cpu.peer_read.part0 uncore io Peer to peer read request for 4 bytes made by IIO Part0 to an IIO target event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x8 01 Counts every peer to peer read request for 4 bytes of data made by IIO Part0 to the MMIO space of an IIO target. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.peer_read.part1 uncore io Peer to peer read request for 4 bytes made by IIO Part1 to an IIO target event=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x8 01 Counts every peer to peer read request for 4 bytes of data made by IIO Part1 to the MMIO space of an IIO target. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.peer_read.part2 uncore io Peer to peer read request for 4 bytes made by IIO Part2 to an IIO target event=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x8 01 Counts every peer to peer read request for 4 bytes of data made by IIO Part2 to the MMIO space of an IIO target. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.peer_read.part3 uncore io Peer to peer read request for 4 bytes made by IIO Part3 to an IIO target event=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x8 01 Counts every peer to peer read request for 4 bytes of data made by IIO Part3 to the MMIO space of an IIO target. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.peer_read.vtd0 uncore io Data requested of the CPU; Card reading from another Card (same or different stack) event=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x8 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 0 unc_iio_data_req_of_cpu.peer_read.vtd1 uncore io Data requested of the CPU; Card reading from another Card (same or different stack) event=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x8 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 1 unc_iio_data_req_of_cpu.peer_write.part0 uncore io Peer to peer write request of 4 bytes made by IIO Part0 to an IIO target event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x2 01 Counts every peer to peer write request of 4 bytes of data made by IIO Part0 to the MMIO space of an IIO target. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.peer_write.part1 uncore io Peer to peer write request of 4 bytes made by IIO Part0 to an IIO target event=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x2 01 Counts every peer to peer write request of 4 bytes of data made by IIO Part1 to the MMIO space of an IIO target. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.peer_write.part2 uncore io Peer to peer write request of 4 bytes made by IIO Part0 to an IIO target event=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x2 01 Counts every peer to peer write request of 4 bytes of data made by IIO Part2 to the MMIO space of an IIO target. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.peer_write.part3 uncore io Peer to peer write request of 4 bytes made by IIO Part0 to an IIO target event=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x2 01 Counts every peer to peer write request of 4 bytes of data made by IIO Part3 to the MMIO space of an IIO target. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_data_req_of_cpu.peer_write.vtd0 uncore io Data requested of the CPU; Card writing to another Card (same or different stack) event=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x2 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 0 unc_iio_data_req_of_cpu.peer_write.vtd1 uncore io Data requested of the CPU; Card writing to another Card (same or different stack) event=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x2 01 Number of double word (4 bytes) requests the attached device made of the main die.; VTd - Type 1 unc_iio_link_num_corr_err uncore io Num Link Correctable Errors event=0xf 01 unc_iio_link_num_retries uncore io Num Link Retries event=0xe 01 unc_iio_mask_match uncore io Number packets that passed the Mask/Match Filter event=0x21 01 unc_iio_mask_match_and.bus0 uncore io AND Mask/match for debug bus; Non-PCIE bus event=0x2,umask=0x1 01 Asserted if all bits specified by mask match unc_iio_mask_match_and.bus0_bus1 uncore io AND Mask/match for debug bus; Non-PCIE bus and PCIE bus event=0x2,umask=0x8 01 Asserted if all bits specified by mask match unc_iio_mask_match_and.bus0_not_bus1 uncore io AND Mask/match for debug bus; Non-PCIE bus and !(PCIE bus) event=0x2,umask=0x4 01 Asserted if all bits specified by mask match unc_iio_mask_match_and.bus1 uncore io AND Mask/match for debug bus; PCIE bus event=0x2,umask=0x2 01 Asserted if all bits specified by mask match unc_iio_mask_match_and.not_bus0_bus1 uncore io AND Mask/match for debug bus; !(Non-PCIE bus) and PCIE bus event=0x2,umask=0x10 01 Asserted if all bits specified by mask match unc_iio_mask_match_and.not_bus0_not_bus1 uncore io AND Mask/match for debug bus event=0x2,umask=0x20 01 Asserted if all bits specified by mask match unc_iio_mask_match_or.bus0 uncore io OR Mask/match for debug bus; Non-PCIE bus event=0x3,umask=0x1 01 Asserted if any bits specified by mask match unc_iio_mask_match_or.bus0_bus1 uncore io OR Mask/match for debug bus; Non-PCIE bus and PCIE bus event=0x3,umask=0x8 01 Asserted if any bits specified by mask match unc_iio_mask_match_or.bus0_not_bus1 uncore io OR Mask/match for debug bus; Non-PCIE bus and !(PCIE bus) event=0x3,umask=0x4 01 Asserted if any bits specified by mask match unc_iio_mask_match_or.bus1 uncore io OR Mask/match for debug bus; PCIE bus event=0x3,umask=0x2 01 Asserted if any bits specified by mask match unc_iio_mask_match_or.not_bus0_bus1 uncore io OR Mask/match for debug bus; !(Non-PCIE bus) and PCIE bus event=0x3,umask=0x10 01 Asserted if any bits specified by mask match unc_iio_mask_match_or.not_bus0_not_bus1 uncore io OR Mask/match for debug bus; !(Non-PCIE bus) and !(PCIE bus) event=0x3,umask=0x20 01 Asserted if any bits specified by mask match unc_iio_nothing uncore io Counting disabled event=0 01 unc_iio_payload_bytes_in.atomic.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMIC.PART0 event=0x83,ch_mask=0x1,fc_mask=0x7,umask=0x10 11 unc_iio_payload_bytes_in.atomic.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMIC.PART1 event=0x83,ch_mask=0x2,fc_mask=0x7,umask=0x10 11 unc_iio_payload_bytes_in.atomic.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMIC.PART2 event=0x83,ch_mask=0x4,fc_mask=0x7,umask=0x10 11 unc_iio_payload_bytes_in.atomic.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMIC.PART3 event=0x83,ch_mask=0x8,fc_mask=0x7,umask=0x10 11 unc_iio_payload_bytes_in.atomic.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMIC.VTD0 event=0x83,ch_mask=0x10,fc_mask=0x7,umask=0x10 11 unc_iio_payload_bytes_in.atomic.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMIC.VTD1 event=0x83,ch_mask=0x20,fc_mask=0x7,umask=0x10 11 unc_iio_payload_bytes_in.atomiccmp.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMICCMP.PART0 event=0x83,ch_mask=0x1,fc_mask=0x7,umask=0x20 11 unc_iio_payload_bytes_in.atomiccmp.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMICCMP.PART1 event=0x83,ch_mask=0x2,fc_mask=0x7,umask=0x20 11 unc_iio_payload_bytes_in.atomiccmp.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMICCMP.PART2 event=0x83,ch_mask=0x4,fc_mask=0x7,umask=0x20 11 unc_iio_payload_bytes_in.atomiccmp.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.ATOMICCMP.PART3 event=0x83,ch_mask=0x8,fc_mask=0x7,umask=0x20 11 unc_iio_payload_bytes_in.mem_read.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART0 event=0x83,ch_mask=0x1,fc_mask=0x7,umask=0x4 11 unc_iio_payload_bytes_in.mem_read.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART1 event=0x83,ch_mask=0x2,fc_mask=0x7,umask=0x4 11 unc_iio_payload_bytes_in.mem_read.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART2 event=0x83,ch_mask=0x4,fc_mask=0x7,umask=0x4 11 unc_iio_payload_bytes_in.mem_read.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART3 event=0x83,ch_mask=0x8,fc_mask=0x7,umask=0x4 11 unc_iio_payload_bytes_in.mem_read.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.VTD0 event=0x83,ch_mask=0x10,fc_mask=0x7,umask=0x4 11 unc_iio_payload_bytes_in.mem_read.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.VTD1 event=0x83,ch_mask=0x20,fc_mask=0x7,umask=0x4 11 unc_iio_payload_bytes_in.mem_write.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART0 event=0x83,ch_mask=0x1,fc_mask=0x7,umask=0x1 11 unc_iio_payload_bytes_in.mem_write.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART1 event=0x83,ch_mask=0x2,fc_mask=0x7,umask=0x1 11 unc_iio_payload_bytes_in.mem_write.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART2 event=0x83,ch_mask=0x4,fc_mask=0x7,umask=0x1 11 unc_iio_payload_bytes_in.mem_write.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART3 event=0x83,ch_mask=0x8,fc_mask=0x7,umask=0x1 11 unc_iio_payload_bytes_in.mem_write.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.VTD0 event=0x83,ch_mask=0x10,fc_mask=0x7,umask=0x1 11 unc_iio_payload_bytes_in.mem_write.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.VTD1 event=0x83,ch_mask=0x20,fc_mask=0x7,umask=0x1 11 unc_iio_payload_bytes_in.msg.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MSG.PART0 event=0x83,ch_mask=0x1,fc_mask=0x7,umask=0x40 11 unc_iio_payload_bytes_in.msg.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MSG.PART1 event=0x83,ch_mask=0x2,fc_mask=0x7,umask=0x40 11 unc_iio_payload_bytes_in.msg.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MSG.PART2 event=0x83,ch_mask=0x4,fc_mask=0x7,umask=0x40 11 unc_iio_payload_bytes_in.msg.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MSG.PART3 event=0x83,ch_mask=0x8,fc_mask=0x7,umask=0x40 11 unc_iio_payload_bytes_in.msg.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MSG.VTD0 event=0x83,ch_mask=0x10,fc_mask=0x7,umask=0x40 11 unc_iio_payload_bytes_in.msg.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.MSG.VTD1 event=0x83,ch_mask=0x20,fc_mask=0x7,umask=0x40 11 unc_iio_payload_bytes_in.peer_read.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_READ.PART0 event=0x83,ch_mask=0x1,fc_mask=0x7,umask=0x8 11 unc_iio_payload_bytes_in.peer_read.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_READ.PART1 event=0x83,ch_mask=0x2,fc_mask=0x7,umask=0x8 11 unc_iio_payload_bytes_in.peer_read.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_READ.PART2 event=0x83,ch_mask=0x4,fc_mask=0x7,umask=0x8 11 unc_iio_payload_bytes_in.peer_read.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_READ.PART3 event=0x83,ch_mask=0x8,fc_mask=0x7,umask=0x8 11 unc_iio_payload_bytes_in.peer_read.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_READ.VTD0 event=0x83,ch_mask=0x10,fc_mask=0x7,umask=0x8 11 unc_iio_payload_bytes_in.peer_read.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_READ.VTD1 event=0x83,ch_mask=0x20,fc_mask=0x7,umask=0x8 11 unc_iio_payload_bytes_in.peer_write.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_WRITE.PART0 event=0x83,ch_mask=0x1,fc_mask=0x7,umask=0x2 11 unc_iio_payload_bytes_in.peer_write.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_WRITE.PART1 event=0x83,ch_mask=0x2,fc_mask=0x7,umask=0x2 11 unc_iio_payload_bytes_in.peer_write.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_WRITE.PART2 event=0x83,ch_mask=0x4,fc_mask=0x7,umask=0x2 11 unc_iio_payload_bytes_in.peer_write.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_WRITE.PART3 event=0x83,ch_mask=0x8,fc_mask=0x7,umask=0x2 11 unc_iio_payload_bytes_in.peer_write.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_WRITE.VTD0 event=0x83,ch_mask=0x10,fc_mask=0x7,umask=0x2 11 unc_iio_payload_bytes_in.peer_write.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_OF_CPU.PEER_WRITE.VTD1 event=0x83,ch_mask=0x20,fc_mask=0x7,umask=0x2 11 unc_iio_payload_bytes_out.cfg_read.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_READ.PART0 event=0xc0,ch_mask=0x1,fc_mask=0x7,umask=0x40 11 unc_iio_payload_bytes_out.cfg_read.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_READ.PART1 event=0xc0,ch_mask=0x2,fc_mask=0x7,umask=0x40 11 unc_iio_payload_bytes_out.cfg_read.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_READ.PART2 event=0xc0,ch_mask=0x4,fc_mask=0x7,umask=0x40 11 unc_iio_payload_bytes_out.cfg_read.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_READ.PART3 event=0xc0,ch_mask=0x8,fc_mask=0x7,umask=0x40 11 unc_iio_payload_bytes_out.cfg_read.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_READ.VTD0 event=0xc0,ch_mask=0x10,fc_mask=0x7,umask=0x40 11 unc_iio_payload_bytes_out.cfg_read.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_READ.VTD1 event=0xc0,ch_mask=0x20,fc_mask=0x7,umask=0x40 11 unc_iio_payload_bytes_out.cfg_write.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_WRITE.PART0 event=0xc0,ch_mask=0x1,fc_mask=0x7,umask=0x10 11 unc_iio_payload_bytes_out.cfg_write.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_WRITE.PART1 event=0xc0,ch_mask=0x2,fc_mask=0x7,umask=0x10 11 unc_iio_payload_bytes_out.cfg_write.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_WRITE.PART2 event=0xc0,ch_mask=0x4,fc_mask=0x7,umask=0x10 11 unc_iio_payload_bytes_out.cfg_write.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_WRITE.PART3 event=0xc0,ch_mask=0x8,fc_mask=0x7,umask=0x10 11 unc_iio_payload_bytes_out.cfg_write.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_WRITE.VTD0 event=0xc0,ch_mask=0x10,fc_mask=0x7,umask=0x10 11 unc_iio_payload_bytes_out.cfg_write.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.CFG_WRITE.VTD1 event=0xc0,ch_mask=0x20,fc_mask=0x7,umask=0x10 11 unc_iio_payload_bytes_out.io_read.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_READ.PART0 event=0xc0,ch_mask=0x1,fc_mask=0x7,umask=0x80 11 unc_iio_payload_bytes_out.io_read.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_READ.PART1 event=0xc0,ch_mask=0x2,fc_mask=0x7,umask=0x80 11 unc_iio_payload_bytes_out.io_read.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_READ.PART2 event=0xc0,ch_mask=0x4,fc_mask=0x7,umask=0x80 11 unc_iio_payload_bytes_out.io_read.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_READ.PART3 event=0xc0,ch_mask=0x8,fc_mask=0x7,umask=0x80 11 unc_iio_payload_bytes_out.io_read.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_READ.VTD0 event=0xc0,ch_mask=0x10,fc_mask=0x7,umask=0x80 11 unc_iio_payload_bytes_out.io_read.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_READ.VTD1 event=0xc0,ch_mask=0x20,fc_mask=0x7,umask=0x80 11 unc_iio_payload_bytes_out.io_write.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_WRITE.PART0 event=0xc0,ch_mask=0x1,fc_mask=0x7,umask=0x20 11 unc_iio_payload_bytes_out.io_write.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_WRITE.PART1 event=0xc0,ch_mask=0x2,fc_mask=0x7,umask=0x20 11 unc_iio_payload_bytes_out.io_write.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_WRITE.PART2 event=0xc0,ch_mask=0x4,fc_mask=0x7,umask=0x20 11 unc_iio_payload_bytes_out.io_write.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_WRITE.PART3 event=0xc0,ch_mask=0x8,fc_mask=0x7,umask=0x20 11 unc_iio_payload_bytes_out.io_write.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_WRITE.VTD0 event=0xc0,ch_mask=0x10,fc_mask=0x7,umask=0x20 11 unc_iio_payload_bytes_out.io_write.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.IO_WRITE.VTD1 event=0xc0,ch_mask=0x20,fc_mask=0x7,umask=0x20 11 unc_iio_payload_bytes_out.mem_read.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_READ.PART0 event=0xc0,ch_mask=0x1,fc_mask=0x7,umask=0x4 11 unc_iio_payload_bytes_out.mem_read.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_READ.PART1 event=0xc0,ch_mask=0x2,fc_mask=0x7,umask=0x4 11 unc_iio_payload_bytes_out.mem_read.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_READ.PART2 event=0xc0,ch_mask=0x4,fc_mask=0x7,umask=0x4 11 unc_iio_payload_bytes_out.mem_read.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_READ.PART3 event=0xc0,ch_mask=0x8,fc_mask=0x7,umask=0x4 11 unc_iio_payload_bytes_out.mem_read.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_READ.VTD0 event=0xc0,ch_mask=0x10,fc_mask=0x7,umask=0x4 11 unc_iio_payload_bytes_out.mem_read.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_READ.VTD1 event=0xc0,ch_mask=0x20,fc_mask=0x7,umask=0x4 11 unc_iio_payload_bytes_out.mem_write.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_WRITE.PART0 event=0xc0,ch_mask=0x1,fc_mask=0x7,umask=0x1 11 unc_iio_payload_bytes_out.mem_write.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_WRITE.PART1 event=0xc0,ch_mask=0x2,fc_mask=0x7,umask=0x1 11 unc_iio_payload_bytes_out.mem_write.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_WRITE.PART2 event=0xc0,ch_mask=0x4,fc_mask=0x7,umask=0x1 11 unc_iio_payload_bytes_out.mem_write.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_WRITE.PART3 event=0xc0,ch_mask=0x8,fc_mask=0x7,umask=0x1 11 unc_iio_payload_bytes_out.mem_write.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_WRITE.VTD0 event=0xc0,ch_mask=0x10,fc_mask=0x7,umask=0x1 11 unc_iio_payload_bytes_out.mem_write.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.MEM_WRITE.VTD1 event=0xc0,ch_mask=0x20,fc_mask=0x7,umask=0x1 11 unc_iio_payload_bytes_out.peer_read.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_READ.PART0 event=0xc0,ch_mask=0x1,fc_mask=0x7,umask=0x8 11 unc_iio_payload_bytes_out.peer_read.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_READ.PART1 event=0xc0,ch_mask=0x2,fc_mask=0x7,umask=0x8 11 unc_iio_payload_bytes_out.peer_read.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_READ.PART2 event=0xc0,ch_mask=0x4,fc_mask=0x7,umask=0x8 11 unc_iio_payload_bytes_out.peer_read.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_READ.PART3 event=0xc0,ch_mask=0x8,fc_mask=0x7,umask=0x8 11 unc_iio_payload_bytes_out.peer_read.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_READ.VTD0 event=0xc0,ch_mask=0x10,fc_mask=0x7,umask=0x8 11 unc_iio_payload_bytes_out.peer_read.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_READ.VTD1 event=0xc0,ch_mask=0x20,fc_mask=0x7,umask=0x8 11 unc_iio_payload_bytes_out.peer_write.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_WRITE.PART0 event=0xc0,ch_mask=0x1,fc_mask=0x7,umask=0x2 11 unc_iio_payload_bytes_out.peer_write.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_WRITE.PART1 event=0xc0,ch_mask=0x2,fc_mask=0x7,umask=0x2 11 unc_iio_payload_bytes_out.peer_write.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_WRITE.PART2 event=0xc0,ch_mask=0x4,fc_mask=0x7,umask=0x2 11 unc_iio_payload_bytes_out.peer_write.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_WRITE.PART3 event=0xc0,ch_mask=0x8,fc_mask=0x7,umask=0x2 11 unc_iio_payload_bytes_out.peer_write.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_WRITE.VTD0 event=0xc0,ch_mask=0x10,fc_mask=0x7,umask=0x2 11 unc_iio_payload_bytes_out.peer_write.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_DATA_REQ_BY_CPU.PEER_WRITE.VTD1 event=0xc0,ch_mask=0x20,fc_mask=0x7,umask=0x2 11 unc_iio_symbol_times uncore io Symbol Times on Link event=0x82 01 Gen1 - increment once every 4nS, Gen2 - increment once every 2nS, Gen3 - increment once every 1nS unc_iio_txn_in.atomic.part0 uncore io This event is deprecated event=0x84,ch_mask=0x1,fc_mask=0x7,umask=0x10 11 unc_iio_txn_in.atomic.part1 uncore io This event is deprecated event=0x84,ch_mask=0x2,fc_mask=0x7,umask=0x10 11 unc_iio_txn_in.atomic.part2 uncore io This event is deprecated event=0x84,ch_mask=0x4,fc_mask=0x7,umask=0x10 11 unc_iio_txn_in.atomic.part3 uncore io This event is deprecated event=0x84,ch_mask=0x8,fc_mask=0x7,umask=0x10 11 unc_iio_txn_in.atomic.vtd0 uncore io This event is deprecated event=0x84,ch_mask=0x10,fc_mask=0x7,umask=0x10 11 unc_iio_txn_in.atomic.vtd1 uncore io This event is deprecated event=0x84,ch_mask=0x20,fc_mask=0x7,umask=0x10 11 unc_iio_txn_in.atomiccmp.part0 uncore io This event is deprecated event=0x84,ch_mask=0x1,fc_mask=0x7,umask=0x20 11 unc_iio_txn_in.atomiccmp.part1 uncore io This event is deprecated event=0x84,ch_mask=0x2,fc_mask=0x7,umask=0x20 11 unc_iio_txn_in.atomiccmp.part2 uncore io This event is deprecated event=0x84,ch_mask=0x4,fc_mask=0x7,umask=0x20 11 unc_iio_txn_in.atomiccmp.part3 uncore io This event is deprecated event=0x84,ch_mask=0x8,fc_mask=0x7,umask=0x20 11 unc_iio_txn_in.mem_read.part0 uncore io This event is deprecated event=0x84,ch_mask=0x1,fc_mask=0x7,umask=0x4 11 unc_iio_txn_in.mem_read.part1 uncore io This event is deprecated event=0x84,ch_mask=0x2,fc_mask=0x7,umask=0x4 11 unc_iio_txn_in.mem_read.part2 uncore io This event is deprecated event=0x84,ch_mask=0x4,fc_mask=0x7,umask=0x4 11 unc_iio_txn_in.mem_read.part3 uncore io This event is deprecated event=0x84,ch_mask=0x8,fc_mask=0x7,umask=0x4 11 unc_iio_txn_in.mem_read.vtd0 uncore io This event is deprecated event=0x84,ch_mask=0x10,fc_mask=0x7,umask=0x4 11 unc_iio_txn_in.mem_read.vtd1 uncore io This event is deprecated event=0x84,ch_mask=0x20,fc_mask=0x7,umask=0x4 11 unc_iio_txn_in.mem_write.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_OF_CPU.MEM_WRITE.PART0 event=0x84,ch_mask=0x1,fc_mask=0x7,umask=0x1 11 unc_iio_txn_in.mem_write.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_OF_CPU.MEM_WRITE.PART1 event=0x84,ch_mask=0x2,fc_mask=0x7,umask=0x1 11 unc_iio_txn_in.mem_write.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_OF_CPU.MEM_WRITE.PART2 event=0x84,ch_mask=0x4,fc_mask=0x7,umask=0x1 11 unc_iio_txn_in.mem_write.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_OF_CPU.MEM_WRITE.PART3 event=0x84,ch_mask=0x8,fc_mask=0x7,umask=0x1 11 unc_iio_txn_in.mem_write.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_OF_CPU.MEM_WRITE.VTD0 event=0x84,ch_mask=0x10,fc_mask=0x7,umask=0x1 11 unc_iio_txn_in.mem_write.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_OF_CPU.MEM_WRITE.VTD1 event=0x84,ch_mask=0x20,fc_mask=0x7,umask=0x1 11 unc_iio_txn_in.msg.part0 uncore io This event is deprecated event=0x84,ch_mask=0x1,fc_mask=0x7,umask=0x40 11 unc_iio_txn_in.msg.part1 uncore io This event is deprecated event=0x84,ch_mask=0x2,fc_mask=0x7,umask=0x40 11 unc_iio_txn_in.msg.part2 uncore io This event is deprecated event=0x84,ch_mask=0x4,fc_mask=0x7,umask=0x40 11 unc_iio_txn_in.msg.part3 uncore io This event is deprecated event=0x84,ch_mask=0x8,fc_mask=0x7,umask=0x40 11 unc_iio_txn_in.msg.vtd0 uncore io This event is deprecated event=0x84,ch_mask=0x10,fc_mask=0x7,umask=0x40 11 unc_iio_txn_in.msg.vtd1 uncore io This event is deprecated event=0x84,ch_mask=0x20,fc_mask=0x7,umask=0x40 11 unc_iio_txn_in.peer_read.part0 uncore io This event is deprecated event=0x84,ch_mask=0x1,fc_mask=0x7,umask=0x8 11 unc_iio_txn_in.peer_read.part1 uncore io This event is deprecated event=0x84,ch_mask=0x2,fc_mask=0x7,umask=0x8 11 unc_iio_txn_in.peer_read.part2 uncore io This event is deprecated event=0x84,ch_mask=0x4,fc_mask=0x7,umask=0x8 11 unc_iio_txn_in.peer_read.part3 uncore io This event is deprecated event=0x84,ch_mask=0x8,fc_mask=0x7,umask=0x8 11 unc_iio_txn_in.peer_read.vtd0 uncore io This event is deprecated event=0x84,ch_mask=0x10,fc_mask=0x7,umask=0x8 11 unc_iio_txn_in.peer_read.vtd1 uncore io This event is deprecated event=0x84,ch_mask=0x20,fc_mask=0x7,umask=0x8 11 unc_iio_txn_in.peer_write.part0 uncore io This event is deprecated event=0x84,ch_mask=0x1,fc_mask=0x7,umask=0x2 11 unc_iio_txn_in.peer_write.part1 uncore io This event is deprecated event=0x84,ch_mask=0x2,fc_mask=0x7,umask=0x2 11 unc_iio_txn_in.peer_write.part2 uncore io This event is deprecated event=0x84,ch_mask=0x4,fc_mask=0x7,umask=0x2 11 unc_iio_txn_in.peer_write.part3 uncore io This event is deprecated event=0x84,ch_mask=0x8,fc_mask=0x7,umask=0x2 11 unc_iio_txn_in.peer_write.vtd0 uncore io This event is deprecated event=0x84,ch_mask=0x10,fc_mask=0x7,umask=0x2 11 unc_iio_txn_in.peer_write.vtd1 uncore io This event is deprecated event=0x84,ch_mask=0x20,fc_mask=0x7,umask=0x2 11 unc_iio_txn_out.cfg_read.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_READ.PART0 event=0xc1,ch_mask=0x1,fc_mask=0x7,umask=0x40 11 unc_iio_txn_out.cfg_read.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_READ.PART1 event=0xc1,ch_mask=0x2,fc_mask=0x7,umask=0x40 11 unc_iio_txn_out.cfg_read.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_READ.PART2 event=0xc1,ch_mask=0x4,fc_mask=0x7,umask=0x40 11 unc_iio_txn_out.cfg_read.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_READ.PART3 event=0xc1,ch_mask=0x8,fc_mask=0x7,umask=0x40 11 unc_iio_txn_out.cfg_read.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_READ.VTD0 event=0xc1,ch_mask=0x10,fc_mask=0x7,umask=0x40 11 unc_iio_txn_out.cfg_read.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_READ.VTD1 event=0xc1,ch_mask=0x20,fc_mask=0x7,umask=0x40 11 unc_iio_txn_out.cfg_write.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_WRITE.PART0 event=0xc1,ch_mask=0x1,fc_mask=0x7,umask=0x10 11 unc_iio_txn_out.cfg_write.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_WRITE.PART1 event=0xc1,ch_mask=0x2,fc_mask=0x7,umask=0x10 11 unc_iio_txn_out.cfg_write.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_WRITE.PART2 event=0xc1,ch_mask=0x4,fc_mask=0x7,umask=0x10 11 unc_iio_txn_out.cfg_write.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_WRITE.PART3 event=0xc1,ch_mask=0x8,fc_mask=0x7,umask=0x10 11 unc_iio_txn_out.cfg_write.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.CFG_WRITE.VTD0 event=0xc1,ch_mask=0x10,fc_mask=0x7,umask=0x10 11 unc_iio_txn_out.io_read.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_READ.PART0 event=0xc1,ch_mask=0x1,fc_mask=0x7,umask=0x80 11 unc_iio_txn_out.io_read.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_READ.PART1 event=0xc1,ch_mask=0x2,fc_mask=0x7,umask=0x80 11 unc_iio_txn_out.io_read.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_READ.PART2 event=0xc1,ch_mask=0x4,fc_mask=0x7,umask=0x80 11 unc_iio_txn_out.io_read.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_READ.PART3 event=0xc1,ch_mask=0x8,fc_mask=0x7,umask=0x80 11 unc_iio_txn_out.io_read.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_READ.VTD0 event=0xc1,ch_mask=0x10,fc_mask=0x7,umask=0x80 11 unc_iio_txn_out.io_read.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_READ.VTD1 event=0xc1,ch_mask=0x20,fc_mask=0x7,umask=0x80 11 unc_iio_txn_out.io_write.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_WRITE.PART0 event=0xc1,ch_mask=0x1,fc_mask=0x7,umask=0x20 11 unc_iio_txn_out.io_write.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_WRITE.PART1 event=0xc1,ch_mask=0x2,fc_mask=0x7,umask=0x20 11 unc_iio_txn_out.io_write.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_WRITE.PART2 event=0xc1,ch_mask=0x4,fc_mask=0x7,umask=0x20 11 unc_iio_txn_out.io_write.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_WRITE.PART3 event=0xc1,ch_mask=0x8,fc_mask=0x7,umask=0x20 11 unc_iio_txn_out.io_write.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_WRITE.VTD0 event=0xc1,ch_mask=0x10,fc_mask=0x7,umask=0x20 11 unc_iio_txn_out.io_write.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.IO_WRITE.VTD1 event=0xc1,ch_mask=0x20,fc_mask=0x7,umask=0x20 11 unc_iio_txn_out.mem_read.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_READ.PART0 event=0xc1,ch_mask=0x1,fc_mask=0x7,umask=0x4 11 unc_iio_txn_out.mem_read.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_READ.PART1 event=0xc1,ch_mask=0x2,fc_mask=0x7,umask=0x4 11 unc_iio_txn_out.mem_read.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_READ.PART2 event=0xc1,ch_mask=0x4,fc_mask=0x7,umask=0x4 11 unc_iio_txn_out.mem_read.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_READ.PART3 event=0xc1,ch_mask=0x8,fc_mask=0x7,umask=0x4 11 unc_iio_txn_out.mem_read.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_READ.VTD0 event=0xc1,ch_mask=0x10,fc_mask=0x7,umask=0x4 11 unc_iio_txn_out.mem_read.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_READ.VTD1 event=0xc1,ch_mask=0x20,fc_mask=0x7,umask=0x4 11 unc_iio_txn_out.mem_write.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_WRITE.PART0 event=0xc1,ch_mask=0x1,fc_mask=0x7,umask=0x1 11 unc_iio_txn_out.mem_write.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_WRITE.PART1 event=0xc1,ch_mask=0x2,fc_mask=0x7,umask=0x1 11 unc_iio_txn_out.mem_write.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_WRITE.PART2 event=0xc1,ch_mask=0x4,fc_mask=0x7,umask=0x1 11 unc_iio_txn_out.mem_write.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_WRITE.PART3 event=0xc1,ch_mask=0x8,fc_mask=0x7,umask=0x1 11 unc_iio_txn_out.mem_write.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_WRITE.VTD0 event=0xc1,ch_mask=0x10,fc_mask=0x7,umask=0x1 11 unc_iio_txn_out.mem_write.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.MEM_WRITE.VTD1 event=0xc1,ch_mask=0x20,fc_mask=0x7,umask=0x1 11 unc_iio_txn_out.peer_read.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_READ.PART0 event=0xc1,ch_mask=0x1,fc_mask=0x7,umask=0x8 11 unc_iio_txn_out.peer_read.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_READ.PART1 event=0xc1,ch_mask=0x2,fc_mask=0x7,umask=0x8 11 unc_iio_txn_out.peer_read.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_READ.PART2 event=0xc1,ch_mask=0x4,fc_mask=0x7,umask=0x8 11 unc_iio_txn_out.peer_read.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_READ.PART3 event=0xc1,ch_mask=0x8,fc_mask=0x7,umask=0x8 11 unc_iio_txn_out.peer_read.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_READ.VTD0 event=0xc1,ch_mask=0x10,fc_mask=0x7,umask=0x8 11 unc_iio_txn_out.peer_read.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_READ.VTD1 event=0xc1,ch_mask=0x20,fc_mask=0x7,umask=0x8 11 unc_iio_txn_out.peer_write.part0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_WRITE.PART0 event=0xc1,ch_mask=0x1,fc_mask=0x7,umask=0x2 11 unc_iio_txn_out.peer_write.part1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_WRITE.PART1 event=0xc1,ch_mask=0x2,fc_mask=0x7,umask=0x2 11 unc_iio_txn_out.peer_write.part2 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_WRITE.PART2 event=0xc1,ch_mask=0x4,fc_mask=0x7,umask=0x2 11 unc_iio_txn_out.peer_write.part3 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_WRITE.PART3 event=0xc1,ch_mask=0x8,fc_mask=0x7,umask=0x2 11 unc_iio_txn_out.peer_write.vtd0 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_WRITE.VTD0 event=0xc1,ch_mask=0x10,fc_mask=0x7,umask=0x2 11 unc_iio_txn_out.peer_write.vtd1 uncore io This event is deprecated. Refer to new event UNC_IIO_TXN_REQ_BY_CPU.PEER_WRITE.VTD1 event=0xc1,ch_mask=0x20,fc_mask=0x7,umask=0x2 11 unc_iio_txn_req_by_cpu.cfg_read.part0 uncore io Number Transactions requested by the CPU; Core reading from Card's PCICFG space event=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x40 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.cfg_read.part1 uncore io Number Transactions requested by the CPU; Core reading from Card's PCICFG space event=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x40 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.cfg_read.part2 uncore io Number Transactions requested by the CPU; Core reading from Card's PCICFG space event=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x40 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.cfg_read.part3 uncore io Number Transactions requested by the CPU; Core reading from Card's PCICFG space event=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x40 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.cfg_read.vtd0 uncore io Number Transactions requested by the CPU; Core reading from Card's PCICFG space event=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x40 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 0 unc_iio_txn_req_by_cpu.cfg_read.vtd1 uncore io Number Transactions requested by the CPU; Core reading from Card's PCICFG space event=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x40 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 1 unc_iio_txn_req_by_cpu.cfg_write.part0 uncore io Number Transactions requested by the CPU; Core writing to Card's PCICFG space event=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x10 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.cfg_write.part1 uncore io Number Transactions requested by the CPU; Core writing to Card's PCICFG space event=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x10 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.cfg_write.part2 uncore io Number Transactions requested by the CPU; Core writing to Card's PCICFG space event=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x10 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.cfg_write.part3 uncore io Number Transactions requested by the CPU; Core writing to Card's PCICFG space event=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x10 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.cfg_write.vtd0 uncore io Number Transactions requested by the CPU; Core writing to Card's PCICFG space event=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x10 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 0 unc_iio_txn_req_by_cpu.cfg_write.vtd1 uncore io Number Transactions requested by the CPU; Core writing to Card's PCICFG space event=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x10 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 1 unc_iio_txn_req_by_cpu.io_read.part0 uncore io Number Transactions requested by the CPU; Core reading from Card's IO space event=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x80 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.io_read.part1 uncore io Number Transactions requested by the CPU; Core reading from Card's IO space event=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x80 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.io_read.part2 uncore io Number Transactions requested by the CPU; Core reading from Card's IO space event=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x80 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.io_read.part3 uncore io Number Transactions requested by the CPU; Core reading from Card's IO space event=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x80 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.io_read.vtd0 uncore io Number Transactions requested by the CPU; Core reading from Card's IO space event=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x80 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 0 unc_iio_txn_req_by_cpu.io_read.vtd1 uncore io Number Transactions requested by the CPU; Core reading from Card's IO space event=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x80 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 1 unc_iio_txn_req_by_cpu.io_write.part0 uncore io Number Transactions requested by the CPU; Core writing to Card's IO space event=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x20 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.io_write.part1 uncore io Number Transactions requested by the CPU; Core writing to Card's IO space event=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x20 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.io_write.part2 uncore io Number Transactions requested by the CPU; Core writing to Card's IO space event=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x20 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.io_write.part3 uncore io Number Transactions requested by the CPU; Core writing to Card's IO space event=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x20 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.io_write.vtd0 uncore io Number Transactions requested by the CPU; Core writing to Card's IO space event=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x20 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 0 unc_iio_txn_req_by_cpu.io_write.vtd1 uncore io Number Transactions requested by the CPU; Core writing to Card's IO space event=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x20 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 1 unc_iio_txn_req_by_cpu.mem_read.part0 uncore io Read request for up to a 64 byte transaction is made by the CPU to IIO Part0 event=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x4 01 Counts every read request for up to a 64 byte transaction of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part0. In the general case, part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.mem_read.part1 uncore io Read request for up to a 64 byte transaction is made by the CPU to IIO Part1 event=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x4 01 Counts every read request for up to a 64 byte transaction of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part1. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.mem_read.part2 uncore io Read request for up to a 64 byte transaction is made by the CPU to IIO Part2 event=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x4 01 Counts every read request for up to a 64 byte transaction of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part2. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.mem_read.part3 uncore io Read request for up to a 64 byte transaction is made by the CPU to IIO Part3 event=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x4 01 Counts every read request for up to a 64 byte transaction of data made by a unit on the main die (generally a core) or by another IIO unit to the MMIO space of a card on IIO Part3. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.mem_read.vtd0 uncore io Number Transactions requested by the CPU; Core reading from Card's MMIO space event=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x4 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 0 unc_iio_txn_req_by_cpu.mem_read.vtd1 uncore io Number Transactions requested by the CPU; Core reading from Card's MMIO space event=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x4 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 1 unc_iio_txn_req_by_cpu.mem_write.part0 uncore io Write request of up to a 64 byte transaction is made to IIO Part0 by the CPU event=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x1 01 Counts every write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part0 by a unit on the main die (generally a core) or by another IIO unit. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.mem_write.part1 uncore io Write request of up to a 64 byte transaction is made to IIO Part1 by the CPU event=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x1 01 Counts every write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part1 by a unit on the main die (generally a core) or by another IIO unit. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.mem_write.part2 uncore io Write request of up to a 64 byte transaction is made to IIO Part2 by the CPU event=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x1 01 Counts every write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part2 by a unit on the main die (generally a core) or by another IIO unit. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.mem_write.part3 uncore io Write request of up to a 64 byte transaction is made to IIO Part3 by the CPU event=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x1 01 Counts every write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part3 by a unit on the main die (generally a core) or by another IIO unit. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.mem_write.vtd0 uncore io Number Transactions requested by the CPU; Core writing to Card's MMIO space event=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x1 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 0 unc_iio_txn_req_by_cpu.mem_write.vtd1 uncore io Number Transactions requested by the CPU; Core writing to Card's MMIO space event=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x1 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 1 unc_iio_txn_req_by_cpu.peer_read.part0 uncore io Peer to peer read request for up to a 64 byte transaction is made by a different IIO unit to IIO Part0 event=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x8 01 Counts every peer to peer read request for up to a 64 byte transaction of data made by a different IIO unit to the MMIO space of a card on IIO Part0. Does not include requests made by the same IIO unit. In the general case, part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.peer_read.part1 uncore io Peer to peer read request for up to a 64 byte transaction is made by a different IIO unit to IIO Part1 event=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x8 01 Counts every peer to peer read request for up to a 64 byte transaction of data made by a different IIO unit to the MMIO space of a card on IIO Part1. Does not include requests made by the same IIO unit. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.peer_read.part2 uncore io Peer to peer read request for up to a 64 byte transaction is made by a different IIO unit to IIO Part2 event=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x8 01 Counts every peer to peer read request for up to a 64 byte transaction of data made by a different IIO unit to the MMIO space of a card on IIO Part2. Does not include requests made by the same IIO unit. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.peer_read.part3 uncore io Peer to peer read request for up to a 64 byte transaction is made by a different IIO unit to IIO Part3 event=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x8 01 Counts every peer to peer read request for up to a 64 byte transaction of data made by a different IIO unit to the MMIO space of a card on IIO Part3. Does not include requests made by the same IIO unit. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.peer_read.vtd0 uncore io Number Transactions requested by the CPU; Another card (different IIO stack) reading from this card event=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x8 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 0 unc_iio_txn_req_by_cpu.peer_read.vtd1 uncore io Number Transactions requested by the CPU; Another card (different IIO stack) reading from this card event=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x8 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 1 unc_iio_txn_req_by_cpu.peer_write.part0 uncore io Peer to peer write request of up to a 64 byte transaction is made to IIO Part0 by a different IIO unit event=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x2 01 Counts every peer to peer write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part0 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.peer_write.part1 uncore io Peer to peer write request of up to a 64 byte transaction is made to IIO Part1 by a different IIO unit event=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x2 01 Counts every peer to peer write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part1 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.peer_write.part2 uncore io Peer to peer write request of up to a 64 byte transaction is made to IIO Part2 by a different IIO unit event=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x2 01 Counts every peer to peer write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part2 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.peer_write.part3 uncore io Peer to peer write request of up to a 64 byte transaction is made to IIO Part3 by a different IIO unit event=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x2 01 Counts every peer to peer write request of up to a 64 byte transaction of data made to the MMIO space of a card on IIO Part3 by a different IIO unit. Does not include requests made by the same IIO unit. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_txn_req_by_cpu.peer_write.vtd0 uncore io Number Transactions requested by the CPU; Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x2 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 0 unc_iio_txn_req_by_cpu.peer_write.vtd1 uncore io Number Transactions requested by the CPU; Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x2 01 Also known as Outbound. Number of requests, to the attached device, initiated by the main die.; VTd - Type 1 unc_iio_txn_req_of_cpu.atomic.part0 uncore io Number Transactions requested of the CPU; Atomic requests targeting DRAM event=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x10 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.atomic.part1 uncore io Number Transactions requested of the CPU; Atomic requests targeting DRAM event=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x10 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.atomic.part2 uncore io Number Transactions requested of the CPU; Atomic requests targeting DRAM event=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x10 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_of_cpu.atomic.part3 uncore io Number Transactions requested of the CPU; Atomic requests targeting DRAM event=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x10 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.atomic.vtd0 uncore io Number Transactions requested of the CPU; Atomic requests targeting DRAM event=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x10 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 0 unc_iio_txn_req_of_cpu.atomic.vtd1 uncore io Number Transactions requested of the CPU; Atomic requests targeting DRAM event=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x10 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 1 unc_iio_txn_req_of_cpu.atomiccmp.part0 uncore io Number Transactions requested of the CPU; Completion of atomic requests targeting DRAM event=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x20 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.atomiccmp.part1 uncore io Number Transactions requested of the CPU; Completion of atomic requests targeting DRAM event=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x20 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.atomiccmp.part2 uncore io Number Transactions requested of the CPU; Completion of atomic requests targeting DRAM event=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x20 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_of_cpu.atomiccmp.part3 uncore io Number Transactions requested of the CPU; Completion of atomic requests targeting DRAM event=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x20 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.mem_read.part0 uncore io Read request for up to a 64 byte transaction is made by IIO Part0 to Memory event=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x4 01 Counts every read request for up to a 64 byte transaction of data made by IIO Part0 to a unit on the main die (generally memory). In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.mem_read.part1 uncore io Read request for up to a 64 byte transaction is made by IIO Part1 to Memory event=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x4 01 Counts every read request for up to a 64 byte transaction of data made by IIO Part1 to a unit on the main die (generally memory). In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.mem_read.part2 uncore io Read request for up to a 64 byte transaction is made by IIO Part2 to Memory event=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x4 01 Counts every read request for up to a 64 byte transaction of data made by IIO Part2 to a unit on the main die (generally memory). In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.mem_read.part3 uncore io Read request for up to a 64 byte transaction is made by IIO Part3 to Memory event=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x4 01 Counts every read request for up to a 64 byte transaction of data made by IIO Part3 to a unit on the main die (generally memory). In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.mem_read.vtd0 uncore io Number Transactions requested of the CPU; Card reading from DRAM event=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x4 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 0 unc_iio_txn_req_of_cpu.mem_read.vtd1 uncore io Number Transactions requested of the CPU; Card reading from DRAM event=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x4 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 1 unc_iio_txn_req_of_cpu.mem_write.part0 uncore io Write request of up to a 64 byte transaction is made by IIO Part0 to Memory event=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x1 01 Counts every write request of up to a 64 byte transaction of data made by IIO Part0 to a unit on the main die (generally memory). In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.mem_write.part1 uncore io Write request of up to a 64 byte transaction is made by IIO Part1 to Memory event=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x1 01 Counts every write request of up to a 64 byte transaction of data made by IIO Part1 to a unit on the main die (generally memory). In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.mem_write.part2 uncore io Write request of up to a 64 byte transaction is made by IIO Part2 to Memory event=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x1 01 Counts every write request of up to a 64 byte transaction of data made by IIO Part2 to a unit on the main die (generally memory). In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.mem_write.part3 uncore io Write request of up to a 64 byte transaction is made by IIO Part3 to Memory event=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x1 01 Counts every write request of up to a 64 byte transaction of data made by IIO Part3 to a unit on the main die (generally memory). In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.mem_write.vtd0 uncore io Number Transactions requested of the CPU; Card writing to DRAM event=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x1 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 0 unc_iio_txn_req_of_cpu.mem_write.vtd1 uncore io Number Transactions requested of the CPU; Card writing to DRAM event=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x1 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 1 unc_iio_txn_req_of_cpu.msg.part0 uncore io Number Transactions requested of the CPU; Messages event=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x40 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.msg.part1 uncore io Number Transactions requested of the CPU; Messages event=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x40 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.msg.part2 uncore io Number Transactions requested of the CPU; Messages event=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x40 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_of_cpu.msg.part3 uncore io Number Transactions requested of the CPU; Messages event=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x40 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.msg.vtd0 uncore io Number Transactions requested of the CPU; Messages event=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x40 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 0 unc_iio_txn_req_of_cpu.msg.vtd1 uncore io Number Transactions requested of the CPU; Messages event=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x40 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 1 unc_iio_txn_req_of_cpu.peer_read.part0 uncore io Peer to peer read request of up to a 64 byte transaction is made by IIO Part0 to an IIO target event=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x8 01 Counts every peer to peer read request of up to a 64 byte transaction made by IIO Part0 to the MMIO space of an IIO target. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.peer_read.part1 uncore io Peer to peer read request of up to a 64 byte transaction is made by IIO Part1 to an IIO target event=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x8 01 Counts every peer to peer read request of up to a 64 byte transaction made by IIO Part1 to the MMIO space of an IIO target. In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.peer_read.part2 uncore io Peer to peer read request of up to a 64 byte transaction is made by IIO Part2 to an IIO target event=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x8 01 Counts every peer to peer read request of up to a 64 byte transaction made by IIO Part2 to the MMIO space of an IIO target. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.peer_read.part3 uncore io Peer to peer read request of up to a 64 byte transaction is made by IIO Part3 to an IIO target event=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x8 01 Counts every peer to peer read request of up to a 64 byte transaction made by IIO Part3 to the MMIO space of an IIO target. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.peer_read.vtd0 uncore io Number Transactions requested of the CPU; Card reading from another Card (same or different stack) event=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x8 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 0 unc_iio_txn_req_of_cpu.peer_read.vtd1 uncore io Number Transactions requested of the CPU; Card reading from another Card (same or different stack) event=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x8 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 1 unc_iio_txn_req_of_cpu.peer_write.part0 uncore io Peer to peer write request of up to a 64 byte transaction is made by IIO Part0 to an IIO target event=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x2 01 Counts every peer to peer write request of up to a 64 byte transaction of data made by IIO Part0 to the MMIO space of an IIO target. In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.peer_write.part1 uncore io Peer to peer write request of up to a 64 byte transaction is made by IIO Part1 to an IIO target event=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x2 01 Counts every peer to peer write request of up to a 64 byte transaction of data made by IIO Part1 to the MMIO space of an IIO target.In the general case, Part1 refers to a x4 PCIe card plugged into the second slot of a PCIe riser card, but it could refer to any x4 device attached to the IIO unit using lanes starting at lane 4 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.peer_write.part2 uncore io Peer to peer write request of up to a 64 byte transaction is made by IIO Part2 to an IIO target event=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x2 01 Counts every peer to peer write request of up to a 64 byte transaction of data made by IIO Part2 to the MMIO space of an IIO target. In the general case, Part2 refers to a x4 or x8 PCIe card plugged into the third slot of a PCIe riser card, but it could refer to any x4 or x8 device attached to the IIO unit and using lanes starting at lane 8 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.peer_write.part3 uncore io Peer to peer write request of up to a 64 byte transaction is made by IIO Part3 to an IIO target event=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x2 01 Counts every peer to peer write request of up to a 64 byte transaction of data made by IIO Part3 to the MMIO space of an IIO target. In the general case, Part3 refers to a x4 PCIe card plugged into the fourth slot of a PCIe riser card, but it could brefer to any device attached to the IIO unit using the lanes starting at lane 12 of the 16 lanes supported by the bus unc_iio_txn_req_of_cpu.peer_write.vtd0 uncore io Number Transactions requested of the CPU; Card writing to another Card (same or different stack) event=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x2 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 0 unc_iio_txn_req_of_cpu.peer_write.vtd1 uncore io Number Transactions requested of the CPU; Card writing to another Card (same or different stack) event=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x2 01 Also known as Inbound. Number of 64 byte cache line requests initiated by the attached device.; VTd - Type 1 unc_iio_vtd_access.ctxt_miss uncore io VTd Access; context cache miss event=0x41,umask=0x2 01 unc_iio_vtd_access.l1_miss uncore io VTd Access; L1 miss event=0x41,umask=0x4 01 unc_iio_vtd_access.l2_miss uncore io VTd Access; L2 miss event=0x41,umask=0x8 01 unc_iio_vtd_access.l3_miss uncore io VTd Access; L3 miss event=0x41,umask=0x10 01 unc_iio_vtd_access.l4_page_hit uncore io VTd Access; Vtd hit event=0x41,umask=0x1 01 unc_iio_vtd_access.tlb1_miss uncore io VTd Access; TLB miss event=0x41,umask=0x80 01 unc_iio_vtd_access.tlb_full uncore io VTd Access; TLB is full event=0x41,umask=0x40 01 unc_iio_vtd_access.tlb_miss uncore io VTd Access; TLB miss event=0x41,umask=0x20 01 unc_iio_vtd_occupancy uncore io VTd Occupancy event=0x40 01 llc_misses.mem_read uncore memory read requests to memory controller. Derived from unc_m_cas_count.rd event=0x4,umask=0x3 0164Bytes Counts all CAS (Column Access Select) read commands issued to DRAM on a per channel basis. CAS commands are issued to specify the address to read or write on DRAM, and this event increments for every read. This event includes underfill reads due to partial write requests. This event counts whether AutoPrecharge (which closes the DRAM Page automatically after a read/write) is enabled or not llc_misses.mem_write uncore memory write requests to memory controller. Derived from unc_m_cas_count.wr event=0x4,umask=0xc 0164Bytes Counts all CAS (Column Address Select) commands issued to DRAM per memory channel. CAS commands are issued to specify the address to read or write on DRAM, and this event increments for every write. This event counts whether AutoPrecharge (which closes the DRAM Page automatically after a read/write) is enabled or not unc_m_act_count.byp uncore memory DRAM Activate Count; Activate due to Bypass event=0x1,umask=0x8 01 Counts the number of DRAM Activate commands sent on this channel. Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_m_act_count.wr uncore memory DRAM Page Activate commands sent due to a write request event=0x1,umask=0x2 01 Counts DRAM Page Activate commands sent on this channel due to a write request to the iMC (Memory Controller). Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS (Column Access Select) command unc_m_cas_count.all uncore memory All DRAM CAS Commands issued event=0x4,umask=0xf 01 Counts all CAS (Column Address Select) commands issued to DRAM per memory channel. CAS commands are issued to specify the address to read or write on DRAM, so this event increments for every read and write. This event counts whether AutoPrecharge (which closes the DRAM Page automatically after a read/write) is enabled or not unc_m_cas_count.rd uncore memory All DRAM Read CAS Commands issued (including underfills) event=0x4,umask=0x3 01 Counts all CAS (Column Access Select) read commands issued to DRAM on a per channel basis. CAS commands are issued to specify the address to read or write on DRAM, and this event increments for every read. This event includes underfill reads due to partial write requests. This event counts whether AutoPrecharge (which closes the DRAM Page automatically after a read/write) is enabled or not unc_m_cas_count.rd_isoch uncore memory DRAM CAS (Column Address Strobe) Commands.; Read CAS issued in Read ISOCH Mode event=0x4,umask=0x40 01 unc_m_cas_count.rd_reg uncore memory All DRAM Read CAS Commands issued (does not include underfills) event=0x4,umask=0x1 01 Counts CAS (Column Access Select) regular read commands issued to DRAM on a per channel basis. CAS commands are issued to specify the address to read or write on DRAM, and this event increments for every regular read. This event only counts regular reads and does not includes underfill reads due to partial write requests. This event counts whether AutoPrecharge (which closes the DRAM Page automatically after a read/write) is enabled or not unc_m_cas_count.rd_rmm uncore memory DRAM CAS (Column Address Strobe) Commands.; Read CAS issued in RMM event=0x4,umask=0x20 01 unc_m_cas_count.rd_underfill uncore memory DRAM Underfill Read CAS Commands issued event=0x4,umask=0x2 01 Counts CAS (Column Access Select) underfill read commands issued to DRAM due to a partial write, on a per channel basis. CAS commands are issued to specify the address to read or write on DRAM, and this command counts underfill reads. Partial writes must be completed by first reading in the underfill from DRAM and then merging in the partial write data before writing the full line back to DRAM. This event will generally count about the same as the number of partial writes, but may be slightly less because of partials hitting in the WPQ (due to a previous write request) unc_m_cas_count.rd_wmm uncore memory DRAM CAS (Column Address Strobe) Commands.; Read CAS issued in WMM event=0x4,umask=0x10 01 unc_m_cas_count.wr uncore memory All DRAM Write CAS commands issued event=0x4,umask=0xc 01 Counts all CAS (Column Address Select) commands issued to DRAM per memory channel. CAS commands are issued to specify the address to read or write on DRAM, and this event increments for every write. This event counts whether AutoPrecharge (which closes the DRAM Page automatically after a read/write) is enabled or not unc_m_cas_count.wr_isoch uncore memory DRAM CAS (Column Address Strobe) Commands.; Read CAS issued in Write ISOCH Mode event=0x4,umask=0x80 01 unc_m_cas_count.wr_rmm uncore memory DRAM CAS (Column Address Strobe) Commands.; DRAM WR_CAS (w/ and w/out auto-pre) in Read Major Mode event=0x4,umask=0x8 01 Counts the total number of Opportunistic DRAM Write CAS commands issued on this channel while in Read-Major-Mode unc_m_cas_count.wr_wmm uncore memory DRAM CAS (Column Address Strobe) Commands.; DRAM WR_CAS (w/ and w/out auto-pre) in Write Major Mode event=0x4,umask=0x4 01 Counts the total number or DRAM Write CAS commands issued on this channel while in Write-Major-Mode unc_m_clockticks uncore memory Memory controller clock ticks event=0 01 Counts clockticks of the fixed frequency clock of the memory controller using one of the programmable counters unc_m_clockticks_f uncore memory Clockticks in the Memory Controller using a dedicated 48-bit Fixed Counter event=0xff 01 unc_m_majmode2.dram_cyc uncore memory UNC_M_MAJMODE2.DRAM_CYC event=0xed,umask=0x2 01 unc_m_majmode2.dram_enter uncore memory UNC_M_MAJMODE2.DRAM_ENTER event=0xed,umask=0x8 01 unc_m_majmode2.pmm_cyc uncore memory Major Mode 2 : Cycles in PMM major mode event=0xed,umask=0x1 01 unc_m_majmode2.pmm_enter uncore memory Major Mode 2 : Entered PMM major mode event=0xed,umask=0x4 01 unc_m_pmm_bandwidth.read uncore memory Intel Optane DC persistent memory bandwidth read (MB/sec). Derived from unc_m_pmm_rpq_inserts event=0xe3 016.103515625E-5MB/sec unc_m_pmm_bandwidth.total uncore memory Intel Optane DC persistent memory bandwidth total (MB/sec). Derived from unc_m_pmm_rpq_inserts event=0xe3 016.103515625E-5MB/sec unc_m_pmm_bandwidth.write uncore memory Intel Optane DC persistent memory bandwidth write (MB/sec). Derived from unc_m_pmm_wpq_inserts event=0xe7 016.103515625E-5MB/sec unc_m_pmm_cmd1.all uncore memory All commands for Intel(R) Optane(TM) DC persistent memory event=0xea,umask=0x1 01 unc_m_pmm_cmd1.misc uncore memory Misc Commands (error, flow ACKs) event=0xea,umask=0x80 01 unc_m_pmm_cmd1.misc_gnt uncore memory Misc GNTs event=0xea,umask=0x40 01 unc_m_pmm_cmd1.rd uncore memory Regular reads(RPQ) commands for Intel(R) Optane(TM) DC persistent memory event=0xea,umask=0x2 01 All Reads - RPQ or Ufill unc_m_pmm_cmd1.rpq_gnts uncore memory RPQ GNTs event=0xea,umask=0x10 01 unc_m_pmm_cmd1.ufill_rd uncore memory Underfill read commands for Intel(R) Optane(TM) DC persistent memory event=0xea,umask=0x8 01 Underfill reads unc_m_pmm_cmd1.wpq_gnts uncore memory Underfill GNTs event=0xea,umask=0x20 01 unc_m_pmm_cmd1.wr uncore memory Write commands for Intel(R) Optane(TM) DC persistent memory event=0xea,umask=0x4 01 Writes unc_m_pmm_cmd2.nodata_exp uncore memory Expected No data packet (ERID matched NDP encoding) event=0xeb,umask=0x2 01 unc_m_pmm_cmd2.nodata_unexp uncore memory Unexpected No data packet (ERID matched a Read, but data was a NDP) event=0xeb,umask=0x4 01 unc_m_pmm_cmd2.opp_rd uncore memory Opportunistic Reads event=0xeb,umask=0x1 01 unc_m_pmm_cmd2.pmm_ecc_error uncore memory PMM ECC Errors event=0xeb,umask=0x20 01 unc_m_pmm_cmd2.pmm_erid_error uncore memory PMM ERID detectable parity error event=0xeb,umask=0x40 01 unc_m_pmm_cmd2.reqs_slot0 uncore memory Read Requests - Slot 0 event=0xeb,umask=0x8 01 unc_m_pmm_cmd2.reqs_slot1 uncore memory Read Requests - Slot 1 event=0xeb,umask=0x10 01 unc_m_pmm_majmode1.partial_wr_cyc uncore memory PMM Major Mode; Cycles PMM is in Partial Write Major Mode event=0xec,umask=0x4 01 unc_m_pmm_majmode1.partial_wr_enter uncore memory PMM Major Mode event=0xec,umask=0x20 01 unc_m_pmm_majmode1.partial_wr_exit uncore memory PMM Major Mode event=0xec,umask=0x40 01 unc_m_pmm_majmode1.rd_cyc uncore memory PMM Major Mode; Cycles PMM is in Read Major Mode event=0xec,umask=0x1 01 unc_m_pmm_majmode1.wr_cyc uncore memory PMM Major Mode; Cycles PMM is in Write Major Mode event=0xec,umask=0x2 01 unc_m_pmm_read_latency uncore memory Intel Optane DC persistent memory read latency (ns). Derived from unc_m_pmm_rpq_occupancy.all event=0xe0,umask=0x1 016000000000ns unc_m_pmm_rpq_cycles_full uncore memory PMM Read Queue Cycles Full event=0xe2 01 unc_m_pmm_rpq_cycles_ne uncore memory PMM Read Queue Cycles Not Empty event=0xe1 01 unc_m_pmm_rpq_inserts uncore memory Write requests allocated in the PMM Write Pending Queue for Intel Optane DC persistent memory event=0xe3 01 unc_m_pmm_rpq_occupancy.all uncore memory Read Pending Queue Occupancy of all read requests for Intel Optane DC persistent memory event=0xe0,umask=0x1 01 unc_m_pmm_rpq_occupancy.gnt_wait uncore memory PMM Occupancy event=0xe0,umask=0x4 01 unc_m_pmm_wpq_cycles_full uncore memory PMM Write Queue Cycles Full event=0xe6 01 unc_m_pmm_wpq_cycles_ne uncore memory PMM Write Queue Cycles Not Empty event=0xe5 01 unc_m_pmm_wpq_inserts uncore memory Write requests allocated in the PMM Write Pending Queue for Intel Optane DC persistent memory event=0xe7 01 unc_m_pmm_wpq_occupancy.all uncore memory Write Pending Queue Occupancy of all write requests for Intel(R) Optane(TM) DC persistent memory event=0xe4,umask=0x1 01 unc_m_pmm_wpq_occupancy.cas uncore memory PMM Occupancy event=0xe4,umask=0x2 01 unc_m_pmm_wpq_occupancy.pwr uncore memory PMM Occupancy event=0xe4,umask=0x4 01 unc_m_pmm_wpq_pcommit uncore memory UNC_M_PMM_WPQ_PCOMMIT event=0xe8 01 unc_m_pmm_wpq_pcommit_cyc uncore memory UNC_M_PMM_WPQ_PCOMMIT_CYC event=0xe9 01 unc_m_power_channel_ppd uncore memory Cycles where DRAM ranks are in power down (CKE) mode+C37 event=0x85 01 Counts cycles when all the ranks in the channel are in PPD (PreCharge Power Down) mode. If IBT (Input Buffer Terminators)=off is enabled, then this event counts the cycles in PPD mode. If IBT=off is not enabled, then this event counts the number of cycles when being in PPD mode could have been taken advantage of unc_m_power_self_refresh uncore memory Cycles Memory is in self refresh power mode event=0x43 01 Counts the number of cycles when the iMC (memory controller) is in self-refresh and has a clock. This happens in some ACPI CPU package C-states for the sleep levels. For example, the PCU (Power Control Unit) may ask the iMC to enter self-refresh even though some of the cores are still processing. One use of this is for Intel? Dynamic Power Technology. Self-refresh is required during package C3 and C6, but there is no clock in the iMC at this time, so it is not possible to count these cases unc_m_pre_count.page_miss uncore memory Pre-charges due to page misses event=0x2,umask=0x1 01 Counts the number of explicit DRAM Precharge commands sent on this channel as a result of a DRAM page miss. This does not include the implicit precharge commands sent with CAS commands in Auto-Precharge mode. This does not include Precharge commands sent as a result of a page close counter expiration unc_m_pre_count.rd uncore memory Pre-charge for reads event=0x2,umask=0x4 01 Counts the number of explicit DRAM Precharge commands issued on a per channel basis due to a read, so as to close the previous DRAM page, before opening the requested page unc_m_pre_count.wr uncore memory Pre-charge for writes event=0x2,umask=0x8 01 Counts the number of DRAM Precharge commands sent on this channel unc_m_rd_cas_rank0.allbanks uncore memory RD_CAS Access to Rank 0; All Banks event=0xb0,umask=0x10 01 unc_m_rd_cas_rank0.bank0 uncore memory RD_CAS Access to Rank 0; Bank 0 event=0xb0 01 unc_m_rd_cas_rank0.bank1 uncore memory RD_CAS Access to Rank 0; Bank 1 event=0xb0,umask=0x1 01 unc_m_rd_cas_rank0.bank10 uncore memory RD_CAS Access to Rank 0; Bank 10 event=0xb0,umask=0xa 01 unc_m_rd_cas_rank0.bank11 uncore memory RD_CAS Access to Rank 0; Bank 11 event=0xb0,umask=0xb 01 unc_m_rd_cas_rank0.bank12 uncore memory RD_CAS Access to Rank 0; Bank 12 event=0xb0,umask=0xc 01 unc_m_rd_cas_rank0.bank13 uncore memory RD_CAS Access to Rank 0; Bank 13 event=0xb0,umask=0xd 01 unc_m_rd_cas_rank0.bank14 uncore memory RD_CAS Access to Rank 0; Bank 14 event=0xb0,umask=0xe 01 unc_m_rd_cas_rank0.bank15 uncore memory RD_CAS Access to Rank 0; Bank 15 event=0xb0,umask=0xf 01 unc_m_rd_cas_rank0.bank2 uncore memory RD_CAS Access to Rank 0; Bank 2 event=0xb0,umask=0x2 01 unc_m_rd_cas_rank0.bank3 uncore memory RD_CAS Access to Rank 0; Bank 3 event=0xb0,umask=0x3 01 unc_m_rd_cas_rank0.bank4 uncore memory RD_CAS Access to Rank 0; Bank 4 event=0xb0,umask=0x4 01 unc_m_rd_cas_rank0.bank5 uncore memory RD_CAS Access to Rank 0; Bank 5 event=0xb0,umask=0x5 01 unc_m_rd_cas_rank0.bank6 uncore memory RD_CAS Access to Rank 0; Bank 6 event=0xb0,umask=0x6 01 unc_m_rd_cas_rank0.bank7 uncore memory RD_CAS Access to Rank 0; Bank 7 event=0xb0,umask=0x7 01 unc_m_rd_cas_rank0.bank8 uncore memory RD_CAS Access to Rank 0; Bank 8 event=0xb0,umask=0x8 01 unc_m_rd_cas_rank0.bank9 uncore memory RD_CAS Access to Rank 0; Bank 9 event=0xb0,umask=0x9 01 unc_m_rd_cas_rank0.bankg0 uncore memory RD_CAS Access to Rank 0; Bank Group 0 (Banks 0-3) event=0xb0,umask=0x11 01 unc_m_rd_cas_rank0.bankg1 uncore memory RD_CAS Access to Rank 0; Bank Group 1 (Banks 4-7) event=0xb0,umask=0x12 01 unc_m_rd_cas_rank0.bankg2 uncore memory RD_CAS Access to Rank 0; Bank Group 2 (Banks 8-11) event=0xb0,umask=0x13 01 unc_m_rd_cas_rank0.bankg3 uncore memory RD_CAS Access to Rank 0; Bank Group 3 (Banks 12-15) event=0xb0,umask=0x14 01 unc_m_rd_cas_rank1.allbanks uncore memory RD_CAS Access to Rank 1; All Banks event=0xb1,umask=0x10 01 unc_m_rd_cas_rank1.bank0 uncore memory RD_CAS Access to Rank 1; Bank 0 event=0xb1 01 unc_m_rd_cas_rank1.bank1 uncore memory RD_CAS Access to Rank 1; Bank 1 event=0xb1,umask=0x1 01 unc_m_rd_cas_rank1.bank10 uncore memory RD_CAS Access to Rank 1; Bank 10 event=0xb1,umask=0xa 01 unc_m_rd_cas_rank1.bank11 uncore memory RD_CAS Access to Rank 1; Bank 11 event=0xb1,umask=0xb 01 unc_m_rd_cas_rank1.bank12 uncore memory RD_CAS Access to Rank 1; Bank 12 event=0xb1,umask=0xc 01 unc_m_rd_cas_rank1.bank13 uncore memory RD_CAS Access to Rank 1; Bank 13 event=0xb1,umask=0xd 01 unc_m_rd_cas_rank1.bank14 uncore memory RD_CAS Access to Rank 1; Bank 14 event=0xb1,umask=0xe 01 unc_m_rd_cas_rank1.bank15 uncore memory RD_CAS Access to Rank 1; Bank 15 event=0xb1,umask=0xf 01 unc_m_rd_cas_rank1.bank2 uncore memory RD_CAS Access to Rank 1; Bank 2 event=0xb1,umask=0x2 01 unc_m_rd_cas_rank1.bank3 uncore memory RD_CAS Access to Rank 1; Bank 3 event=0xb1,umask=0x3 01 unc_m_rd_cas_rank1.bank4 uncore memory RD_CAS Access to Rank 1; Bank 4 event=0xb1,umask=0x4 01 unc_m_rd_cas_rank1.bank5 uncore memory RD_CAS Access to Rank 1; Bank 5 event=0xb1,umask=0x5 01 unc_m_rd_cas_rank1.bank6 uncore memory RD_CAS Access to Rank 1; Bank 6 event=0xb1,umask=0x6 01 unc_m_rd_cas_rank1.bank7 uncore memory RD_CAS Access to Rank 1; Bank 7 event=0xb1,umask=0x7 01 unc_m_rd_cas_rank1.bank8 uncore memory RD_CAS Access to Rank 1; Bank 8 event=0xb1,umask=0x8 01 unc_m_rd_cas_rank1.bank9 uncore memory RD_CAS Access to Rank 1; Bank 9 event=0xb1,umask=0x9 01 unc_m_rd_cas_rank1.bankg0 uncore memory RD_CAS Access to Rank 1; Bank Group 0 (Banks 0-3) event=0xb1,umask=0x11 01 unc_m_rd_cas_rank1.bankg1 uncore memory RD_CAS Access to Rank 1; Bank Group 1 (Banks 4-7) event=0xb1,umask=0x12 01 unc_m_rd_cas_rank1.bankg2 uncore memory RD_CAS Access to Rank 1; Bank Group 2 (Banks 8-11) event=0xb1,umask=0x13 01 unc_m_rd_cas_rank1.bankg3 uncore memory RD_CAS Access to Rank 1; Bank Group 3 (Banks 12-15) event=0xb1,umask=0x14 01 unc_m_rd_cas_rank2.allbanks uncore memory RD_CAS Access to Rank 2; All Banks event=0xb2,umask=0x10 01 unc_m_rd_cas_rank2.bank0 uncore memory RD_CAS Access to Rank 2; Bank 0 event=0xb2 01 unc_m_rd_cas_rank2.bank1 uncore memory RD_CAS Access to Rank 2; Bank 1 event=0xb2,umask=0x1 01 unc_m_rd_cas_rank2.bank10 uncore memory RD_CAS Access to Rank 2; Bank 10 event=0xb2,umask=0xa 01 unc_m_rd_cas_rank2.bank11 uncore memory RD_CAS Access to Rank 2; Bank 11 event=0xb2,umask=0xb 01 unc_m_rd_cas_rank2.bank12 uncore memory RD_CAS Access to Rank 2; Bank 12 event=0xb2,umask=0xc 01 unc_m_rd_cas_rank2.bank13 uncore memory RD_CAS Access to Rank 2; Bank 13 event=0xb2,umask=0xd 01 unc_m_rd_cas_rank2.bank14 uncore memory RD_CAS Access to Rank 2; Bank 14 event=0xb2,umask=0xe 01 unc_m_rd_cas_rank2.bank15 uncore memory RD_CAS Access to Rank 2; Bank 15 event=0xb2,umask=0xf 01 unc_m_rd_cas_rank2.bank2 uncore memory RD_CAS Access to Rank 2; Bank 2 event=0xb2,umask=0x2 01 unc_m_rd_cas_rank2.bank3 uncore memory RD_CAS Access to Rank 2; Bank 3 event=0xb2,umask=0x3 01 unc_m_rd_cas_rank2.bank4 uncore memory RD_CAS Access to Rank 2; Bank 4 event=0xb2,umask=0x4 01 unc_m_rd_cas_rank2.bank5 uncore memory RD_CAS Access to Rank 2; Bank 5 event=0xb2,umask=0x5 01 unc_m_rd_cas_rank2.bank6 uncore memory RD_CAS Access to Rank 2; Bank 6 event=0xb2,umask=0x6 01 unc_m_rd_cas_rank2.bank7 uncore memory RD_CAS Access to Rank 2; Bank 7 event=0xb2,umask=0x7 01 unc_m_rd_cas_rank2.bank8 uncore memory RD_CAS Access to Rank 2; Bank 8 event=0xb2,umask=0x8 01 unc_m_rd_cas_rank2.bank9 uncore memory RD_CAS Access to Rank 2; Bank 9 event=0xb2,umask=0x9 01 unc_m_rd_cas_rank2.bankg0 uncore memory RD_CAS Access to Rank 2; Bank Group 0 (Banks 0-3) event=0xb2,umask=0x11 01 unc_m_rd_cas_rank2.bankg1 uncore memory RD_CAS Access to Rank 2; Bank Group 1 (Banks 4-7) event=0xb2,umask=0x12 01 unc_m_rd_cas_rank2.bankg2 uncore memory RD_CAS Access to Rank 2; Bank Group 2 (Banks 8-11) event=0xb2,umask=0x13 01 unc_m_rd_cas_rank2.bankg3 uncore memory RD_CAS Access to Rank 2; Bank Group 3 (Banks 12-15) event=0xb2,umask=0x14 01 unc_m_rd_cas_rank3.allbanks uncore memory RD_CAS Access to Rank 3; All Banks event=0xb3,umask=0x10 01 unc_m_rd_cas_rank3.bank0 uncore memory RD_CAS Access to Rank 3; Bank 0 event=0xb3 01 unc_m_rd_cas_rank3.bank1 uncore memory RD_CAS Access to Rank 3; Bank 1 event=0xb3,umask=0x1 01 unc_m_rd_cas_rank3.bank10 uncore memory RD_CAS Access to Rank 3; Bank 10 event=0xb3,umask=0xa 01 unc_m_rd_cas_rank3.bank11 uncore memory RD_CAS Access to Rank 3; Bank 11 event=0xb3,umask=0xb 01 unc_m_rd_cas_rank3.bank12 uncore memory RD_CAS Access to Rank 3; Bank 12 event=0xb3,umask=0xc 01 unc_m_rd_cas_rank3.bank13 uncore memory RD_CAS Access to Rank 3; Bank 13 event=0xb3,umask=0xd 01 unc_m_rd_cas_rank3.bank14 uncore memory RD_CAS Access to Rank 3; Bank 14 event=0xb3,umask=0xe 01 unc_m_rd_cas_rank3.bank15 uncore memory RD_CAS Access to Rank 3; Bank 15 event=0xb3,umask=0xf 01 unc_m_rd_cas_rank3.bank2 uncore memory RD_CAS Access to Rank 3; Bank 2 event=0xb3,umask=0x2 01 unc_m_rd_cas_rank3.bank3 uncore memory RD_CAS Access to Rank 3; Bank 3 event=0xb3,umask=0x3 01 unc_m_rd_cas_rank3.bank4 uncore memory RD_CAS Access to Rank 3; Bank 4 event=0xb3,umask=0x4 01 unc_m_rd_cas_rank3.bank5 uncore memory RD_CAS Access to Rank 3; Bank 5 event=0xb3,umask=0x5 01 unc_m_rd_cas_rank3.bank6 uncore memory RD_CAS Access to Rank 3; Bank 6 event=0xb3,umask=0x6 01 unc_m_rd_cas_rank3.bank7 uncore memory RD_CAS Access to Rank 3; Bank 7 event=0xb3,umask=0x7 01 unc_m_rd_cas_rank3.bank8 uncore memory RD_CAS Access to Rank 3; Bank 8 event=0xb3,umask=0x8 01 unc_m_rd_cas_rank3.bank9 uncore memory RD_CAS Access to Rank 3; Bank 9 event=0xb3,umask=0x9 01 unc_m_rd_cas_rank3.bankg0 uncore memory RD_CAS Access to Rank 3; Bank Group 0 (Banks 0-3) event=0xb3,umask=0x11 01 unc_m_rd_cas_rank3.bankg1 uncore memory RD_CAS Access to Rank 3; Bank Group 1 (Banks 4-7) event=0xb3,umask=0x12 01 unc_m_rd_cas_rank3.bankg2 uncore memory RD_CAS Access to Rank 3; Bank Group 2 (Banks 8-11) event=0xb3,umask=0x13 01 unc_m_rd_cas_rank3.bankg3 uncore memory RD_CAS Access to Rank 3; Bank Group 3 (Banks 12-15) event=0xb3,umask=0x14 01 unc_m_rd_cas_rank4.allbanks uncore memory RD_CAS Access to Rank 4; All Banks event=0xb4,umask=0x10 01 unc_m_rd_cas_rank4.bank0 uncore memory RD_CAS Access to Rank 4; Bank 0 event=0xb4 01 unc_m_rd_cas_rank4.bank1 uncore memory RD_CAS Access to Rank 4; Bank 1 event=0xb4,umask=0x1 01 unc_m_rd_cas_rank4.bank10 uncore memory RD_CAS Access to Rank 4; Bank 10 event=0xb4,umask=0xa 01 unc_m_rd_cas_rank4.bank11 uncore memory RD_CAS Access to Rank 4; Bank 11 event=0xb4,umask=0xb 01 unc_m_rd_cas_rank4.bank12 uncore memory RD_CAS Access to Rank 4; Bank 12 event=0xb4,umask=0xc 01 unc_m_rd_cas_rank4.bank13 uncore memory RD_CAS Access to Rank 4; Bank 13 event=0xb4,umask=0xd 01 unc_m_rd_cas_rank4.bank14 uncore memory RD_CAS Access to Rank 4; Bank 14 event=0xb4,umask=0xe 01 unc_m_rd_cas_rank4.bank15 uncore memory RD_CAS Access to Rank 4; Bank 15 event=0xb4,umask=0xf 01 unc_m_rd_cas_rank4.bank2 uncore memory RD_CAS Access to Rank 4; Bank 2 event=0xb4,umask=0x2 01 unc_m_rd_cas_rank4.bank3 uncore memory RD_CAS Access to Rank 4; Bank 3 event=0xb4,umask=0x3 01 unc_m_rd_cas_rank4.bank4 uncore memory RD_CAS Access to Rank 4; Bank 4 event=0xb4,umask=0x4 01 unc_m_rd_cas_rank4.bank5 uncore memory RD_CAS Access to Rank 4; Bank 5 event=0xb4,umask=0x5 01 unc_m_rd_cas_rank4.bank6 uncore memory RD_CAS Access to Rank 4; Bank 6 event=0xb4,umask=0x6 01 unc_m_rd_cas_rank4.bank7 uncore memory RD_CAS Access to Rank 4; Bank 7 event=0xb4,umask=0x7 01 unc_m_rd_cas_rank4.bank8 uncore memory RD_CAS Access to Rank 4; Bank 8 event=0xb4,umask=0x8 01 unc_m_rd_cas_rank4.bank9 uncore memory RD_CAS Access to Rank 4; Bank 9 event=0xb4,umask=0x9 01 unc_m_rd_cas_rank4.bankg0 uncore memory RD_CAS Access to Rank 4; Bank Group 0 (Banks 0-3) event=0xb4,umask=0x11 01 unc_m_rd_cas_rank4.bankg1 uncore memory RD_CAS Access to Rank 4; Bank Group 1 (Banks 4-7) event=0xb4,umask=0x12 01 unc_m_rd_cas_rank4.bankg2 uncore memory RD_CAS Access to Rank 4; Bank Group 2 (Banks 8-11) event=0xb4,umask=0x13 01 unc_m_rd_cas_rank4.bankg3 uncore memory RD_CAS Access to Rank 4; Bank Group 3 (Banks 12-15) event=0xb4,umask=0x14 01 unc_m_rd_cas_rank5.allbanks uncore memory RD_CAS Access to Rank 5; All Banks event=0xb5,umask=0x10 01 unc_m_rd_cas_rank5.bank0 uncore memory RD_CAS Access to Rank 5; Bank 0 event=0xb5 01 unc_m_rd_cas_rank5.bank1 uncore memory RD_CAS Access to Rank 5; Bank 1 event=0xb5,umask=0x1 01 unc_m_rd_cas_rank5.bank10 uncore memory RD_CAS Access to Rank 5; Bank 10 event=0xb5,umask=0xa 01 unc_m_rd_cas_rank5.bank11 uncore memory RD_CAS Access to Rank 5; Bank 11 event=0xb5,umask=0xb 01 unc_m_rd_cas_rank5.bank12 uncore memory RD_CAS Access to Rank 5; Bank 12 event=0xb5,umask=0xc 01 unc_m_rd_cas_rank5.bank13 uncore memory RD_CAS Access to Rank 5; Bank 13 event=0xb5,umask=0xd 01 unc_m_rd_cas_rank5.bank14 uncore memory RD_CAS Access to Rank 5; Bank 14 event=0xb5,umask=0xe 01 unc_m_rd_cas_rank5.bank15 uncore memory RD_CAS Access to Rank 5; Bank 15 event=0xb5,umask=0xf 01 unc_m_rd_cas_rank5.bank2 uncore memory RD_CAS Access to Rank 5; Bank 2 event=0xb5,umask=0x2 01 unc_m_rd_cas_rank5.bank3 uncore memory RD_CAS Access to Rank 5; Bank 3 event=0xb5,umask=0x3 01 unc_m_rd_cas_rank5.bank4 uncore memory RD_CAS Access to Rank 5; Bank 4 event=0xb5,umask=0x4 01 unc_m_rd_cas_rank5.bank5 uncore memory RD_CAS Access to Rank 5; Bank 5 event=0xb5,umask=0x5 01 unc_m_rd_cas_rank5.bank6 uncore memory RD_CAS Access to Rank 5; Bank 6 event=0xb5,umask=0x6 01 unc_m_rd_cas_rank5.bank7 uncore memory RD_CAS Access to Rank 5; Bank 7 event=0xb5,umask=0x7 01 unc_m_rd_cas_rank5.bank8 uncore memory RD_CAS Access to Rank 5; Bank 8 event=0xb5,umask=0x8 01 unc_m_rd_cas_rank5.bank9 uncore memory RD_CAS Access to Rank 5; Bank 9 event=0xb5,umask=0x9 01 unc_m_rd_cas_rank5.bankg0 uncore memory RD_CAS Access to Rank 5; Bank Group 0 (Banks 0-3) event=0xb5,umask=0x11 01 unc_m_rd_cas_rank5.bankg1 uncore memory RD_CAS Access to Rank 5; Bank Group 1 (Banks 4-7) event=0xb5,umask=0x12 01 unc_m_rd_cas_rank5.bankg2 uncore memory RD_CAS Access to Rank 5; Bank Group 2 (Banks 8-11) event=0xb5,umask=0x13 01 unc_m_rd_cas_rank5.bankg3 uncore memory RD_CAS Access to Rank 5; Bank Group 3 (Banks 12-15) event=0xb5,umask=0x14 01 unc_m_rd_cas_rank6.allbanks uncore memory RD_CAS Access to Rank 6; All Banks event=0xb6,umask=0x10 01 unc_m_rd_cas_rank6.bank0 uncore memory RD_CAS Access to Rank 6; Bank 0 event=0xb6 01 unc_m_rd_cas_rank6.bank1 uncore memory RD_CAS Access to Rank 6; Bank 1 event=0xb6,umask=0x1 01 unc_m_rd_cas_rank6.bank10 uncore memory RD_CAS Access to Rank 6; Bank 10 event=0xb6,umask=0xa 01 unc_m_rd_cas_rank6.bank11 uncore memory RD_CAS Access to Rank 6; Bank 11 event=0xb6,umask=0xb 01 unc_m_rd_cas_rank6.bank12 uncore memory RD_CAS Access to Rank 6; Bank 12 event=0xb6,umask=0xc 01 unc_m_rd_cas_rank6.bank13 uncore memory RD_CAS Access to Rank 6; Bank 13 event=0xb6,umask=0xd 01 unc_m_rd_cas_rank6.bank14 uncore memory RD_CAS Access to Rank 6; Bank 14 event=0xb6,umask=0xe 01 unc_m_rd_cas_rank6.bank15 uncore memory RD_CAS Access to Rank 6; Bank 15 event=0xb6,umask=0xf 01 unc_m_rd_cas_rank6.bank2 uncore memory RD_CAS Access to Rank 6; Bank 2 event=0xb6,umask=0x2 01 unc_m_rd_cas_rank6.bank3 uncore memory RD_CAS Access to Rank 6; Bank 3 event=0xb6,umask=0x3 01 unc_m_rd_cas_rank6.bank4 uncore memory RD_CAS Access to Rank 6; Bank 4 event=0xb6,umask=0x4 01 unc_m_rd_cas_rank6.bank5 uncore memory RD_CAS Access to Rank 6; Bank 5 event=0xb6,umask=0x5 01 unc_m_rd_cas_rank6.bank6 uncore memory RD_CAS Access to Rank 6; Bank 6 event=0xb6,umask=0x6 01 unc_m_rd_cas_rank6.bank7 uncore memory RD_CAS Access to Rank 6; Bank 7 event=0xb6,umask=0x7 01 unc_m_rd_cas_rank6.bank8 uncore memory RD_CAS Access to Rank 6; Bank 8 event=0xb6,umask=0x8 01 unc_m_rd_cas_rank6.bank9 uncore memory RD_CAS Access to Rank 6; Bank 9 event=0xb6,umask=0x9 01 unc_m_rd_cas_rank6.bankg0 uncore memory RD_CAS Access to Rank 6; Bank Group 0 (Banks 0-3) event=0xb6,umask=0x11 01 unc_m_rd_cas_rank6.bankg1 uncore memory RD_CAS Access to Rank 6; Bank Group 1 (Banks 4-7) event=0xb6,umask=0x12 01 unc_m_rd_cas_rank6.bankg2 uncore memory RD_CAS Access to Rank 6; Bank Group 2 (Banks 8-11) event=0xb6,umask=0x13 01 unc_m_rd_cas_rank6.bankg3 uncore memory RD_CAS Access to Rank 6; Bank Group 3 (Banks 12-15) event=0xb6,umask=0x14 01 unc_m_rd_cas_rank7.allbanks uncore memory RD_CAS Access to Rank 7; All Banks event=0xb7,umask=0x10 01 unc_m_rd_cas_rank7.bank0 uncore memory RD_CAS Access to Rank 7; Bank 0 event=0xb7 01 unc_m_rd_cas_rank7.bank1 uncore memory RD_CAS Access to Rank 7; Bank 1 event=0xb7,umask=0x1 01 unc_m_rd_cas_rank7.bank10 uncore memory RD_CAS Access to Rank 7; Bank 10 event=0xb7,umask=0xa 01 unc_m_rd_cas_rank7.bank11 uncore memory RD_CAS Access to Rank 7; Bank 11 event=0xb7,umask=0xb 01 unc_m_rd_cas_rank7.bank12 uncore memory RD_CAS Access to Rank 7; Bank 12 event=0xb7,umask=0xc 01 unc_m_rd_cas_rank7.bank13 uncore memory RD_CAS Access to Rank 7; Bank 13 event=0xb7,umask=0xd 01 unc_m_rd_cas_rank7.bank14 uncore memory RD_CAS Access to Rank 7; Bank 14 event=0xb7,umask=0xe 01 unc_m_rd_cas_rank7.bank15 uncore memory RD_CAS Access to Rank 7; Bank 15 event=0xb7,umask=0xf 01 unc_m_rd_cas_rank7.bank2 uncore memory RD_CAS Access to Rank 7; Bank 2 event=0xb7,umask=0x2 01 unc_m_rd_cas_rank7.bank3 uncore memory RD_CAS Access to Rank 7; Bank 3 event=0xb7,umask=0x3 01 unc_m_rd_cas_rank7.bank4 uncore memory RD_CAS Access to Rank 7; Bank 4 event=0xb7,umask=0x4 01 unc_m_rd_cas_rank7.bank5 uncore memory RD_CAS Access to Rank 7; Bank 5 event=0xb7,umask=0x5 01 unc_m_rd_cas_rank7.bank6 uncore memory RD_CAS Access to Rank 7; Bank 6 event=0xb7,umask=0x6 01 unc_m_rd_cas_rank7.bank7 uncore memory RD_CAS Access to Rank 7; Bank 7 event=0xb7,umask=0x7 01 unc_m_rd_cas_rank7.bank8 uncore memory RD_CAS Access to Rank 7; Bank 8 event=0xb7,umask=0x8 01 unc_m_rd_cas_rank7.bank9 uncore memory RD_CAS Access to Rank 7; Bank 9 event=0xb7,umask=0x9 01 unc_m_rd_cas_rank7.bankg0 uncore memory RD_CAS Access to Rank 7; Bank Group 0 (Banks 0-3) event=0xb7,umask=0x11 01 unc_m_rd_cas_rank7.bankg1 uncore memory RD_CAS Access to Rank 7; Bank Group 1 (Banks 4-7) event=0xb7,umask=0x12 01 unc_m_rd_cas_rank7.bankg2 uncore memory RD_CAS Access to Rank 7; Bank Group 2 (Banks 8-11) event=0xb7,umask=0x13 01 unc_m_rd_cas_rank7.bankg3 uncore memory RD_CAS Access to Rank 7; Bank Group 3 (Banks 12-15) event=0xb7,umask=0x14 01 unc_m_rpq_cycles_full uncore memory Read Pending Queue Full Cycles event=0x12 01 Counts the number of cycles when the Read Pending Queue is full. When the RPQ is full, the HA will not be able to issue any additional read requests into the iMC. This count should be similar count in the HA which tracks the number of cycles that the HA has no RPQ credits, just somewhat smaller to account for the credit return overhead. We generally do not expect to see RPQ become full except for potentially during Write Major Mode or while running with slow DRAM. This event only tracks non-ISOC queue entries unc_m_rpq_inserts uncore memory Read Pending Queue Allocations event=0x10 01 Counts the number of read requests allocated into the Read Pending Queue (RPQ). This queue is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC. The requests deallocate after the read CAS command has been issued to DRAM. This event counts both Isochronous and non-Isochronous requests which were issued to the RPQ unc_m_rpq_occupancy uncore memory Read Pending Queue Occupancy event=0x80 01 Counts the number of entries in the Read Pending Queue (RPQ) at each cycle. This can then be used to calculate both the average occupancy of the queue (in conjunction with the number of cycles not empty) and the average latency in the queue (in conjunction with the number of allocations). The RPQ is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC. They deallocate from the RPQ after the CAS command has been issued to memory unc_m_sb_accesses.fm_rd_cmps uncore memory Scoreboard Accesses; Write Accepts event=0xd2,umask=0x40 01 unc_m_sb_accesses.fm_wr_cmps uncore memory Scoreboard Accesses; Write Rejects event=0xd2,umask=0x80 01 unc_m_sb_accesses.nm_rd_cmps uncore memory Scoreboard Accesses; FM read completions event=0xd2,umask=0x10 01 unc_m_sb_accesses.nm_wr_cmps uncore memory Scoreboard Accesses; FM write completions event=0xd2,umask=0x20 01 unc_m_sb_accesses.rd_accepts uncore memory Scoreboard Accesses; Read Accepts event=0xd2,umask=0x1 01 unc_m_sb_accesses.rd_rejects uncore memory Scoreboard Accesses; Read Rejects event=0xd2,umask=0x2 01 unc_m_sb_accesses.wr_accepts uncore memory Scoreboard Accesses; NM read completions event=0xd2,umask=0x4 01 unc_m_sb_accesses.wr_rejects uncore memory Scoreboard Accesses; NM write completions event=0xd2,umask=0x8 01 unc_m_sb_canary.alloc uncore memory Alloc event=0xd9,umask=0x1 01 unc_m_sb_canary.dealloc uncore memory Dealloc event=0xd9,umask=0x2 01 unc_m_sb_canary.fmrd_starved uncore memory Far Mem Read Starved event=0xd9,umask=0x40 01 unc_m_sb_canary.fmwr_starved uncore memory Far Mem Write Starved event=0xd9,umask=0x80 01 unc_m_sb_canary.nmrd_starved uncore memory Near Mem Read Starved event=0xd9,umask=0x10 01 unc_m_sb_canary.nmwr_starved uncore memory Near Mem Write Starved event=0xd9,umask=0x20 01 unc_m_sb_canary.rej uncore memory Reject event=0xd9,umask=0x4 01 unc_m_sb_canary.vld uncore memory Valid event=0xd9,umask=0x8 01 unc_m_sb_cycles_full uncore memory Scoreboard Cycles Full event=0xd1 01 unc_m_sb_cycles_ne uncore memory Scoreboard Cycles Not-Empty event=0xd0 01 unc_m_sb_inserts.block_rds uncore memory Scoreboard Inserts; Block region reads event=0xd6,umask=0x10 01 unc_m_sb_inserts.block_wrs uncore memory Scoreboard Inserts; Block region writes event=0xd6,umask=0x20 01 unc_m_sb_inserts.dealloc uncore memory Scoreboard Inserts; Dealloc all commands (for error flows) event=0xd6,umask=0x40 01 unc_m_sb_inserts.patrol uncore memory Scoreboard Inserts; Patrol inserts event=0xd6,umask=0x80 01 unc_m_sb_inserts.pmm_rds uncore memory Scoreboard Inserts; Persistent Mem reads event=0xd6,umask=0x4 01 unc_m_sb_inserts.pmm_wrs uncore memory Scoreboard Inserts; Persistent Mem writes event=0xd6,umask=0x8 01 unc_m_sb_inserts.rds uncore memory Scoreboard Inserts; Reads event=0xd6,umask=0x1 01 unc_m_sb_inserts.wrs uncore memory Scoreboard Inserts; Writes event=0xd6,umask=0x2 01 unc_m_sb_occupancy.block_rds uncore memory Scoreboard Occupancy; Block region reads event=0xd5,umask=0x20 01 unc_m_sb_occupancy.block_wrs uncore memory Scoreboard Occupancy; Block region writes event=0xd5,umask=0x40 01 unc_m_sb_occupancy.patrol uncore memory Scoreboard Occupancy; Patrol event=0xd5,umask=0x80 01 unc_m_sb_occupancy.pmm_rds uncore memory Scoreboard Occupancy; Persistent Mem reads event=0xd5,umask=0x4 01 unc_m_sb_occupancy.pmm_wrs uncore memory Scoreboard Occupancy; Persistent Mem writes event=0xd5,umask=0x8 01 unc_m_sb_occupancy.rds uncore memory Scoreboard Occupancy; Reads event=0xd5,umask=0x1 01 unc_m_sb_occupancy.wrs uncore memory Scoreboard Occupancy; Writes event=0xd5,umask=0x2 01 unc_m_sb_reject.fm_addr_cnflt uncore memory Number of Scoreboard Requests Rejected; FM requests rejected due to full address conflict event=0xd4,umask=0x2 01 unc_m_sb_reject.nm_set_cnflt uncore memory Number of Scoreboard Requests Rejected; NM requests rejected due to set conflict event=0xd4,umask=0x1 01 unc_m_sb_reject.patrol_set_cnflt uncore memory Number of Scoreboard Requests Rejected; Patrol requests rejected due to set conflict event=0xd4,umask=0x4 01 unc_m_sb_strv_alloc.fmrd_clr uncore memory Far Mem Read - Clear event=0xd7,umask=0x20 01 unc_m_sb_strv_alloc.fmrd_set uncore memory Far Mem Read - Set event=0xd7,umask=0x2 01 unc_m_sb_strv_alloc.fmwr_clr uncore memory Far Mem Write - Clear event=0xd7,umask=0x80 01 unc_m_sb_strv_alloc.fmwr_set uncore memory Far Mem Write - Set event=0xd7,umask=0x8 01 unc_m_sb_strv_alloc.nmrd_clr uncore memory Near Mem Read - Clear event=0xd7,umask=0x10 01 unc_m_sb_strv_alloc.nmrd_set uncore memory Near Mem Read - Set event=0xd7,umask=0x1 01 unc_m_sb_strv_alloc.nmwr_clr uncore memory Near Mem Write - Clear event=0xd7,umask=0x40 01 unc_m_sb_strv_alloc.nmwr_set uncore memory Near Mem Write - Set event=0xd7,umask=0x4 01 unc_m_sb_strv_occ.fmrd uncore memory Far Mem Read event=0xd8,umask=0x2 01 unc_m_sb_strv_occ.fmwr uncore memory Far Mem Write event=0xd8,umask=0x8 01 unc_m_sb_strv_occ.nmrd uncore memory Near Mem Read event=0xd8,umask=0x1 01 unc_m_sb_strv_occ.nmwr uncore memory Near Mem Write event=0xd8,umask=0x4 01 unc_m_sb_tagged.ddr4_cmp uncore memory UNC_M_SB_TAGGED.DDR4_CMP event=0xdd,umask=0x8 01 unc_m_sb_tagged.new uncore memory UNC_M_SB_TAGGED.NEW event=0xdd,umask=0x1 01 unc_m_sb_tagged.occ uncore memory UNC_M_SB_TAGGED.OCC event=0xdd,umask=0x80 01 unc_m_sb_tagged.pmm0_cmp uncore memory UNC_M_SB_TAGGED.PMM0_CMP event=0xdd,umask=0x10 01 unc_m_sb_tagged.pmm1_cmp uncore memory UNC_M_SB_TAGGED.PMM1_CMP event=0xdd,umask=0x20 01 unc_m_sb_tagged.pmm2_cmp uncore memory UNC_M_SB_TAGGED.PMM2_CMP event=0xdd,umask=0x40 01 unc_m_sb_tagged.rd_hit uncore memory UNC_M_SB_TAGGED.RD_HIT event=0xdd,umask=0x2 01 unc_m_sb_tagged.rd_miss uncore memory UNC_M_SB_TAGGED.RD_MISS event=0xdd,umask=0x4 01 unc_m_tagchk.hit uncore memory All hits to Near Memory(DRAM cache) in Memory Mode event=0xd3,umask=0x1 01 Tag Check; Hit unc_m_tagchk.miss_clean uncore memory All Clean line misses to Near Memory(DRAM cache) in Memory Mode event=0xd3,umask=0x2 01 Tag Check; Clean unc_m_tagchk.miss_dirty uncore memory All dirty line misses to Near Memory(DRAM cache) in Memory Mode event=0xd3,umask=0x4 01 Tag Check; Dirty unc_m_wpq_cycles_full uncore memory Write Pending Queue Full Cycles event=0x22 01 Counts the number of cycles when the Write Pending Queue is full. When the WPQ is full, the HA will not be able to issue any additional write requests into the iMC. This count should be similar count in the CHA which tracks the number of cycles that the CHA has no WPQ credits, just somewhat smaller to account for the credit return overhead unc_m_wpq_cycles_ne uncore memory Write Pending Queue Not Empty event=0x21 01 Counts the number of cycles that the Write Pending Queue is not empty. This can then be used to calculate the average queue occupancy (in conjunction with the WPQ Occupancy Accumulation count). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC. This is not to be confused with actually performing the write to DRAM. Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies unc_m_wpq_inserts uncore memory Write Pending Queue Allocations event=0x20 01 Counts the number of writes requests allocated into the Write Pending Queue (WPQ). The WPQ is used to schedule writes out to the memory controller and to track the requests. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC (Memory Controller). The write requests deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have 'posted' to the iMC unc_m_wpq_occupancy uncore memory Write Pending Queue Occupancy event=0x81 01 Counts the number of entries in the Write Pending Queue (WPQ) at each cycle. This can then be used to calculate both the average queue occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations). The WPQ is used to schedule writes out to the memory controller and to track the requests. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC (memory controller). They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have 'posted' to the iMC. This is not to be confused with actually performing the write to DRAM. Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies. So, we provide filtering based on if the request has posted or not. By using the 'not posted' filter, we can track how long writes spent in the iMC before completions were sent to the HA. The 'posted' filter, on the other hand, provides information about how much queueing is actually happening in the iMC for writes before they are actually issued to memory. High average occupancies will generally coincide with high write major mode counts unc_m_wr_cas_rank0.allbanks uncore memory WR_CAS Access to Rank 0; All Banks event=0xb8,umask=0x10 01 unc_m_wr_cas_rank0.bank0 uncore memory WR_CAS Access to Rank 0; Bank 0 event=0xb8 01 unc_m_wr_cas_rank0.bank1 uncore memory WR_CAS Access to Rank 0; Bank 1 event=0xb8,umask=0x1 01 unc_m_wr_cas_rank0.bank10 uncore memory WR_CAS Access to Rank 0; Bank 10 event=0xb8,umask=0xa 01 unc_m_wr_cas_rank0.bank11 uncore memory WR_CAS Access to Rank 0; Bank 11 event=0xb8,umask=0xb 01 unc_m_wr_cas_rank0.bank12 uncore memory WR_CAS Access to Rank 0; Bank 12 event=0xb8,umask=0xc 01 unc_m_wr_cas_rank0.bank13 uncore memory WR_CAS Access to Rank 0; Bank 13 event=0xb8,umask=0xd 01 unc_m_wr_cas_rank0.bank14 uncore memory WR_CAS Access to Rank 0; Bank 14 event=0xb8,umask=0xe 01 unc_m_wr_cas_rank0.bank15 uncore memory WR_CAS Access to Rank 0; Bank 15 event=0xb8,umask=0xf 01 unc_m_wr_cas_rank0.bank2 uncore memory WR_CAS Access to Rank 0; Bank 2 event=0xb8,umask=0x2 01 unc_m_wr_cas_rank0.bank3 uncore memory WR_CAS Access to Rank 0; Bank 3 event=0xb8,umask=0x3 01 unc_m_wr_cas_rank0.bank4 uncore memory WR_CAS Access to Rank 0; Bank 4 event=0xb8,umask=0x4 01 unc_m_wr_cas_rank0.bank5 uncore memory WR_CAS Access to Rank 0; Bank 5 event=0xb8,umask=0x5 01 unc_m_wr_cas_rank0.bank6 uncore memory WR_CAS Access to Rank 0; Bank 6 event=0xb8,umask=0x6 01 unc_m_wr_cas_rank0.bank7 uncore memory WR_CAS Access to Rank 0; Bank 7 event=0xb8,umask=0x7 01 unc_m_wr_cas_rank0.bank8 uncore memory WR_CAS Access to Rank 0; Bank 8 event=0xb8,umask=0x8 01 unc_m_wr_cas_rank0.bank9 uncore memory WR_CAS Access to Rank 0; Bank 9 event=0xb8,umask=0x9 01 unc_m_wr_cas_rank0.bankg0 uncore memory WR_CAS Access to Rank 0; Bank Group 0 (Banks 0-3) event=0xb8,umask=0x11 01 unc_m_wr_cas_rank0.bankg1 uncore memory WR_CAS Access to Rank 0; Bank Group 1 (Banks 4-7) event=0xb8,umask=0x12 01 unc_m_wr_cas_rank0.bankg2 uncore memory WR_CAS Access to Rank 0; Bank Group 2 (Banks 8-11) event=0xb8,umask=0x13 01 unc_m_wr_cas_rank0.bankg3 uncore memory WR_CAS Access to Rank 0; Bank Group 3 (Banks 12-15) event=0xb8,umask=0x14 01 unc_m_wr_cas_rank1.allbanks uncore memory WR_CAS Access to Rank 1; All Banks event=0xb9,umask=0x10 01 unc_m_wr_cas_rank1.bank0 uncore memory WR_CAS Access to Rank 1; Bank 0 event=0xb9 01 unc_m_wr_cas_rank1.bank1 uncore memory WR_CAS Access to Rank 1; Bank 1 event=0xb9,umask=0x1 01 unc_m_wr_cas_rank1.bank10 uncore memory WR_CAS Access to Rank 1; Bank 10 event=0xb9,umask=0xa 01 unc_m_wr_cas_rank1.bank11 uncore memory WR_CAS Access to Rank 1; Bank 11 event=0xb9,umask=0xb 01 unc_m_wr_cas_rank1.bank12 uncore memory WR_CAS Access to Rank 1; Bank 12 event=0xb9,umask=0xc 01 unc_m_wr_cas_rank1.bank13 uncore memory WR_CAS Access to Rank 1; Bank 13 event=0xb9,umask=0xd 01 unc_m_wr_cas_rank1.bank14 uncore memory WR_CAS Access to Rank 1; Bank 14 event=0xb9,umask=0xe 01 unc_m_wr_cas_rank1.bank15 uncore memory WR_CAS Access to Rank 1; Bank 15 event=0xb9,umask=0xf 01 unc_m_wr_cas_rank1.bank2 uncore memory WR_CAS Access to Rank 1; Bank 2 event=0xb9,umask=0x2 01 unc_m_wr_cas_rank1.bank3 uncore memory WR_CAS Access to Rank 1; Bank 3 event=0xb9,umask=0x3 01 unc_m_wr_cas_rank1.bank4 uncore memory WR_CAS Access to Rank 1; Bank 4 event=0xb9,umask=0x4 01 unc_m_wr_cas_rank1.bank5 uncore memory WR_CAS Access to Rank 1; Bank 5 event=0xb9,umask=0x5 01 unc_m_wr_cas_rank1.bank6 uncore memory WR_CAS Access to Rank 1; Bank 6 event=0xb9,umask=0x6 01 unc_m_wr_cas_rank1.bank7 uncore memory WR_CAS Access to Rank 1; Bank 7 event=0xb9,umask=0x7 01 unc_m_wr_cas_rank1.bank8 uncore memory WR_CAS Access to Rank 1; Bank 8 event=0xb9,umask=0x8 01 unc_m_wr_cas_rank1.bank9 uncore memory WR_CAS Access to Rank 1; Bank 9 event=0xb9,umask=0x9 01 unc_m_wr_cas_rank1.bankg0 uncore memory WR_CAS Access to Rank 1; Bank Group 0 (Banks 0-3) event=0xb9,umask=0x11 01 unc_m_wr_cas_rank1.bankg1 uncore memory WR_CAS Access to Rank 1; Bank Group 1 (Banks 4-7) event=0xb9,umask=0x12 01 unc_m_wr_cas_rank1.bankg2 uncore memory WR_CAS Access to Rank 1; Bank Group 2 (Banks 8-11) event=0xb9,umask=0x13 01 unc_m_wr_cas_rank1.bankg3 uncore memory WR_CAS Access to Rank 1; Bank Group 3 (Banks 12-15) event=0xb9,umask=0x14 01 unc_m_wr_cas_rank2.allbanks uncore memory WR_CAS Access to Rank 2; All Banks event=0xba,umask=0x10 01 unc_m_wr_cas_rank2.bank0 uncore memory WR_CAS Access to Rank 2; Bank 0 event=0xba 01 unc_m_wr_cas_rank2.bank1 uncore memory WR_CAS Access to Rank 2; Bank 1 event=0xba,umask=0x1 01 unc_m_wr_cas_rank2.bank10 uncore memory WR_CAS Access to Rank 2; Bank 10 event=0xba,umask=0xa 01 unc_m_wr_cas_rank2.bank11 uncore memory WR_CAS Access to Rank 2; Bank 11 event=0xba,umask=0xb 01 unc_m_wr_cas_rank2.bank12 uncore memory WR_CAS Access to Rank 2; Bank 12 event=0xba,umask=0xc 01 unc_m_wr_cas_rank2.bank13 uncore memory WR_CAS Access to Rank 2; Bank 13 event=0xba,umask=0xd 01 unc_m_wr_cas_rank2.bank14 uncore memory WR_CAS Access to Rank 2; Bank 14 event=0xba,umask=0xe 01 unc_m_wr_cas_rank2.bank15 uncore memory WR_CAS Access to Rank 2; Bank 15 event=0xba,umask=0xf 01 unc_m_wr_cas_rank2.bank2 uncore memory WR_CAS Access to Rank 2; Bank 2 event=0xba,umask=0x2 01 unc_m_wr_cas_rank2.bank3 uncore memory WR_CAS Access to Rank 2; Bank 3 event=0xba,umask=0x3 01 unc_m_wr_cas_rank2.bank4 uncore memory WR_CAS Access to Rank 2; Bank 4 event=0xba,umask=0x4 01 unc_m_wr_cas_rank2.bank5 uncore memory WR_CAS Access to Rank 2; Bank 5 event=0xba,umask=0x5 01 unc_m_wr_cas_rank2.bank6 uncore memory WR_CAS Access to Rank 2; Bank 6 event=0xba,umask=0x6 01 unc_m_wr_cas_rank2.bank7 uncore memory WR_CAS Access to Rank 2; Bank 7 event=0xba,umask=0x7 01 unc_m_wr_cas_rank2.bank8 uncore memory WR_CAS Access to Rank 2; Bank 8 event=0xba,umask=0x8 01 unc_m_wr_cas_rank2.bank9 uncore memory WR_CAS Access to Rank 2; Bank 9 event=0xba,umask=0x9 01 unc_m_wr_cas_rank2.bankg0 uncore memory WR_CAS Access to Rank 2; Bank Group 0 (Banks 0-3) event=0xba,umask=0x11 01 unc_m_wr_cas_rank2.bankg1 uncore memory WR_CAS Access to Rank 2; Bank Group 1 (Banks 4-7) event=0xba,umask=0x12 01 unc_m_wr_cas_rank2.bankg2 uncore memory WR_CAS Access to Rank 2; Bank Group 2 (Banks 8-11) event=0xba,umask=0x13 01 unc_m_wr_cas_rank2.bankg3 uncore memory WR_CAS Access to Rank 2; Bank Group 3 (Banks 12-15) event=0xba,umask=0x14 01 unc_m_wr_cas_rank3.allbanks uncore memory WR_CAS Access to Rank 3; All Banks event=0xbb,umask=0x10 01 unc_m_wr_cas_rank3.bank0 uncore memory WR_CAS Access to Rank 3; Bank 0 event=0xbb 01 unc_m_wr_cas_rank3.bank1 uncore memory WR_CAS Access to Rank 3; Bank 1 event=0xbb,umask=0x1 01 unc_m_wr_cas_rank3.bank10 uncore memory WR_CAS Access to Rank 3; Bank 10 event=0xbb,umask=0xa 01 unc_m_wr_cas_rank3.bank11 uncore memory WR_CAS Access to Rank 3; Bank 11 event=0xbb,umask=0xb 01 unc_m_wr_cas_rank3.bank12 uncore memory WR_CAS Access to Rank 3; Bank 12 event=0xbb,umask=0xc 01 unc_m_wr_cas_rank3.bank13 uncore memory WR_CAS Access to Rank 3; Bank 13 event=0xbb,umask=0xd 01 unc_m_wr_cas_rank3.bank14 uncore memory WR_CAS Access to Rank 3; Bank 14 event=0xbb,umask=0xe 01 unc_m_wr_cas_rank3.bank15 uncore memory WR_CAS Access to Rank 3; Bank 15 event=0xbb,umask=0xf 01 unc_m_wr_cas_rank3.bank2 uncore memory WR_CAS Access to Rank 3; Bank 2 event=0xbb,umask=0x2 01 unc_m_wr_cas_rank3.bank3 uncore memory WR_CAS Access to Rank 3; Bank 3 event=0xbb,umask=0x3 01 unc_m_wr_cas_rank3.bank4 uncore memory WR_CAS Access to Rank 3; Bank 4 event=0xbb,umask=0x4 01 unc_m_wr_cas_rank3.bank5 uncore memory WR_CAS Access to Rank 3; Bank 5 event=0xbb,umask=0x5 01 unc_m_wr_cas_rank3.bank6 uncore memory WR_CAS Access to Rank 3; Bank 6 event=0xbb,umask=0x6 01 unc_m_wr_cas_rank3.bank7 uncore memory WR_CAS Access to Rank 3; Bank 7 event=0xbb,umask=0x7 01 unc_m_wr_cas_rank3.bank8 uncore memory WR_CAS Access to Rank 3; Bank 8 event=0xbb,umask=0x8 01 unc_m_wr_cas_rank3.bank9 uncore memory WR_CAS Access to Rank 3; Bank 9 event=0xbb,umask=0x9 01 unc_m_wr_cas_rank3.bankg0 uncore memory WR_CAS Access to Rank 3; Bank Group 0 (Banks 0-3) event=0xbb,umask=0x11 01 unc_m_wr_cas_rank3.bankg1 uncore memory WR_CAS Access to Rank 3; Bank Group 1 (Banks 4-7) event=0xbb,umask=0x12 01 unc_m_wr_cas_rank3.bankg2 uncore memory WR_CAS Access to Rank 3; Bank Group 2 (Banks 8-11) event=0xbb,umask=0x13 01 unc_m_wr_cas_rank3.bankg3 uncore memory WR_CAS Access to Rank 3; Bank Group 3 (Banks 12-15) event=0xbb,umask=0x14 01 unc_m_wr_cas_rank4.allbanks uncore memory WR_CAS Access to Rank 4; All Banks event=0xbc,umask=0x10 01 unc_m_wr_cas_rank4.bank0 uncore memory WR_CAS Access to Rank 4; Bank 0 event=0xbc 01 unc_m_wr_cas_rank4.bank1 uncore memory WR_CAS Access to Rank 4; Bank 1 event=0xbc,umask=0x1 01 unc_m_wr_cas_rank4.bank10 uncore memory WR_CAS Access to Rank 4; Bank 10 event=0xbc,umask=0xa 01 unc_m_wr_cas_rank4.bank11 uncore memory WR_CAS Access to Rank 4; Bank 11 event=0xbc,umask=0xb 01 unc_m_wr_cas_rank4.bank12 uncore memory WR_CAS Access to Rank 4; Bank 12 event=0xbc,umask=0xc 01 unc_m_wr_cas_rank4.bank13 uncore memory WR_CAS Access to Rank 4; Bank 13 event=0xbc,umask=0xd 01 unc_m_wr_cas_rank4.bank14 uncore memory WR_CAS Access to Rank 4; Bank 14 event=0xbc,umask=0xe 01 unc_m_wr_cas_rank4.bank15 uncore memory WR_CAS Access to Rank 4; Bank 15 event=0xbc,umask=0xf 01 unc_m_wr_cas_rank4.bank2 uncore memory WR_CAS Access to Rank 4; Bank 2 event=0xbc,umask=0x2 01 unc_m_wr_cas_rank4.bank3 uncore memory WR_CAS Access to Rank 4; Bank 3 event=0xbc,umask=0x3 01 unc_m_wr_cas_rank4.bank4 uncore memory WR_CAS Access to Rank 4; Bank 4 event=0xbc,umask=0x4 01 unc_m_wr_cas_rank4.bank5 uncore memory WR_CAS Access to Rank 4; Bank 5 event=0xbc,umask=0x5 01 unc_m_wr_cas_rank4.bank6 uncore memory WR_CAS Access to Rank 4; Bank 6 event=0xbc,umask=0x6 01 unc_m_wr_cas_rank4.bank7 uncore memory WR_CAS Access to Rank 4; Bank 7 event=0xbc,umask=0x7 01 unc_m_wr_cas_rank4.bank8 uncore memory WR_CAS Access to Rank 4; Bank 8 event=0xbc,umask=0x8 01 unc_m_wr_cas_rank4.bank9 uncore memory WR_CAS Access to Rank 4; Bank 9 event=0xbc,umask=0x9 01 unc_m_wr_cas_rank4.bankg0 uncore memory WR_CAS Access to Rank 4; Bank Group 0 (Banks 0-3) event=0xbc,umask=0x11 01 unc_m_wr_cas_rank4.bankg1 uncore memory WR_CAS Access to Rank 4; Bank Group 1 (Banks 4-7) event=0xbc,umask=0x12 01 unc_m_wr_cas_rank4.bankg2 uncore memory WR_CAS Access to Rank 4; Bank Group 2 (Banks 8-11) event=0xbc,umask=0x13 01 unc_m_wr_cas_rank4.bankg3 uncore memory WR_CAS Access to Rank 4; Bank Group 3 (Banks 12-15) event=0xbc,umask=0x14 01 unc_m_wr_cas_rank5.allbanks uncore memory WR_CAS Access to Rank 5; All Banks event=0xbd,umask=0x10 01 unc_m_wr_cas_rank5.bank0 uncore memory WR_CAS Access to Rank 5; Bank 0 event=0xbd 01 unc_m_wr_cas_rank5.bank1 uncore memory WR_CAS Access to Rank 5; Bank 1 event=0xbd,umask=0x1 01 unc_m_wr_cas_rank5.bank10 uncore memory WR_CAS Access to Rank 5; Bank 10 event=0xbd,umask=0xa 01 unc_m_wr_cas_rank5.bank11 uncore memory WR_CAS Access to Rank 5; Bank 11 event=0xbd,umask=0xb 01 unc_m_wr_cas_rank5.bank12 uncore memory WR_CAS Access to Rank 5; Bank 12 event=0xbd,umask=0xc 01 unc_m_wr_cas_rank5.bank13 uncore memory WR_CAS Access to Rank 5; Bank 13 event=0xbd,umask=0xd 01 unc_m_wr_cas_rank5.bank14 uncore memory WR_CAS Access to Rank 5; Bank 14 event=0xbd,umask=0xe 01 unc_m_wr_cas_rank5.bank15 uncore memory WR_CAS Access to Rank 5; Bank 15 event=0xbd,umask=0xf 01 unc_m_wr_cas_rank5.bank2 uncore memory WR_CAS Access to Rank 5; Bank 2 event=0xbd,umask=0x2 01 unc_m_wr_cas_rank5.bank3 uncore memory WR_CAS Access to Rank 5; Bank 3 event=0xbd,umask=0x3 01 unc_m_wr_cas_rank5.bank4 uncore memory WR_CAS Access to Rank 5; Bank 4 event=0xbd,umask=0x4 01 unc_m_wr_cas_rank5.bank5 uncore memory WR_CAS Access to Rank 5; Bank 5 event=0xbd,umask=0x5 01 unc_m_wr_cas_rank5.bank6 uncore memory WR_CAS Access to Rank 5; Bank 6 event=0xbd,umask=0x6 01 unc_m_wr_cas_rank5.bank7 uncore memory WR_CAS Access to Rank 5; Bank 7 event=0xbd,umask=0x7 01 unc_m_wr_cas_rank5.bank8 uncore memory WR_CAS Access to Rank 5; Bank 8 event=0xbd,umask=0x8 01 unc_m_wr_cas_rank5.bank9 uncore memory WR_CAS Access to Rank 5; Bank 9 event=0xbd,umask=0x9 01 unc_m_wr_cas_rank5.bankg0 uncore memory WR_CAS Access to Rank 5; Bank Group 0 (Banks 0-3) event=0xbd,umask=0x11 01 unc_m_wr_cas_rank5.bankg1 uncore memory WR_CAS Access to Rank 5; Bank Group 1 (Banks 4-7) event=0xbd,umask=0x12 01 unc_m_wr_cas_rank5.bankg2 uncore memory WR_CAS Access to Rank 5; Bank Group 2 (Banks 8-11) event=0xbd,umask=0x13 01 unc_m_wr_cas_rank5.bankg3 uncore memory WR_CAS Access to Rank 5; Bank Group 3 (Banks 12-15) event=0xbd,umask=0x14 01 unc_m_wr_cas_rank6.allbanks uncore memory WR_CAS Access to Rank 6; All Banks event=0xbe,umask=0x10 01 unc_m_wr_cas_rank6.bank0 uncore memory WR_CAS Access to Rank 6; Bank 0 event=0xbe 01 unc_m_wr_cas_rank6.bank1 uncore memory WR_CAS Access to Rank 6; Bank 1 event=0xbe,umask=0x1 01 unc_m_wr_cas_rank6.bank10 uncore memory WR_CAS Access to Rank 6; Bank 10 event=0xbe,umask=0xa 01 unc_m_wr_cas_rank6.bank11 uncore memory WR_CAS Access to Rank 6; Bank 11 event=0xbe,umask=0xb 01 unc_m_wr_cas_rank6.bank12 uncore memory WR_CAS Access to Rank 6; Bank 12 event=0xbe,umask=0xc 01 unc_m_wr_cas_rank6.bank13 uncore memory WR_CAS Access to Rank 6; Bank 13 event=0xbe,umask=0xd 01 unc_m_wr_cas_rank6.bank14 uncore memory WR_CAS Access to Rank 6; Bank 14 event=0xbe,umask=0xe 01 unc_m_wr_cas_rank6.bank15 uncore memory WR_CAS Access to Rank 6; Bank 15 event=0xbe,umask=0xf 01 unc_m_wr_cas_rank6.bank2 uncore memory WR_CAS Access to Rank 6; Bank 2 event=0xbe,umask=0x2 01 unc_m_wr_cas_rank6.bank3 uncore memory WR_CAS Access to Rank 6; Bank 3 event=0xbe,umask=0x3 01 unc_m_wr_cas_rank6.bank4 uncore memory WR_CAS Access to Rank 6; Bank 4 event=0xbe,umask=0x4 01 unc_m_wr_cas_rank6.bank5 uncore memory WR_CAS Access to Rank 6; Bank 5 event=0xbe,umask=0x5 01 unc_m_wr_cas_rank6.bank6 uncore memory WR_CAS Access to Rank 6; Bank 6 event=0xbe,umask=0x6 01 unc_m_wr_cas_rank6.bank7 uncore memory WR_CAS Access to Rank 6; Bank 7 event=0xbe,umask=0x7 01 unc_m_wr_cas_rank6.bank8 uncore memory WR_CAS Access to Rank 6; Bank 8 event=0xbe,umask=0x8 01 unc_m_wr_cas_rank6.bank9 uncore memory WR_CAS Access to Rank 6; Bank 9 event=0xbe,umask=0x9 01 unc_m_wr_cas_rank6.bankg0 uncore memory WR_CAS Access to Rank 6; Bank Group 0 (Banks 0-3) event=0xbe,umask=0x11 01 unc_m_wr_cas_rank6.bankg1 uncore memory WR_CAS Access to Rank 6; Bank Group 1 (Banks 4-7) event=0xbe,umask=0x12 01 unc_m_wr_cas_rank6.bankg2 uncore memory WR_CAS Access to Rank 6; Bank Group 2 (Banks 8-11) event=0xbe,umask=0x13 01 unc_m_wr_cas_rank6.bankg3 uncore memory WR_CAS Access to Rank 6; Bank Group 3 (Banks 12-15) event=0xbe,umask=0x14 01 unc_m_wr_cas_rank7.allbanks uncore memory WR_CAS Access to Rank 7; All Banks event=0xbf,umask=0x10 01 unc_m_wr_cas_rank7.bank0 uncore memory WR_CAS Access to Rank 7; Bank 0 event=0xbf 01 unc_m_wr_cas_rank7.bank1 uncore memory WR_CAS Access to Rank 7; Bank 1 event=0xbf,umask=0x1 01 unc_m_wr_cas_rank7.bank10 uncore memory WR_CAS Access to Rank 7; Bank 10 event=0xbf,umask=0xa 01 unc_m_wr_cas_rank7.bank11 uncore memory WR_CAS Access to Rank 7; Bank 11 event=0xbf,umask=0xb 01 unc_m_wr_cas_rank7.bank12 uncore memory WR_CAS Access to Rank 7; Bank 12 event=0xbf,umask=0xc 01 unc_m_wr_cas_rank7.bank13 uncore memory WR_CAS Access to Rank 7; Bank 13 event=0xbf,umask=0xd 01 unc_m_wr_cas_rank7.bank14 uncore memory WR_CAS Access to Rank 7; Bank 14 event=0xbf,umask=0xe 01 unc_m_wr_cas_rank7.bank15 uncore memory WR_CAS Access to Rank 7; Bank 15 event=0xbf,umask=0xf 01 unc_m_wr_cas_rank7.bank2 uncore memory WR_CAS Access to Rank 7; Bank 2 event=0xbf,umask=0x2 01 unc_m_wr_cas_rank7.bank3 uncore memory WR_CAS Access to Rank 7; Bank 3 event=0xbf,umask=0x3 01 unc_m_wr_cas_rank7.bank4 uncore memory WR_CAS Access to Rank 7; Bank 4 event=0xbf,umask=0x4 01 unc_m_wr_cas_rank7.bank5 uncore memory WR_CAS Access to Rank 7; Bank 5 event=0xbf,umask=0x5 01 unc_m_wr_cas_rank7.bank6 uncore memory WR_CAS Access to Rank 7; Bank 6 event=0xbf,umask=0x6 01 unc_m_wr_cas_rank7.bank7 uncore memory WR_CAS Access to Rank 7; Bank 7 event=0xbf,umask=0x7 01 unc_m_wr_cas_rank7.bank8 uncore memory WR_CAS Access to Rank 7; Bank 8 event=0xbf,umask=0x8 01 unc_m_wr_cas_rank7.bank9 uncore memory WR_CAS Access to Rank 7; Bank 9 event=0xbf,umask=0x9 01 unc_m_wr_cas_rank7.bankg0 uncore memory WR_CAS Access to Rank 7; Bank Group 0 (Banks 0-3) event=0xbf,umask=0x11 01 unc_m_wr_cas_rank7.bankg1 uncore memory WR_CAS Access to Rank 7; Bank Group 1 (Banks 4-7) event=0xbf,umask=0x12 01 unc_m_wr_cas_rank7.bankg2 uncore memory WR_CAS Access to Rank 7; Bank Group 2 (Banks 8-11) event=0xbf,umask=0x13 01 unc_m_wr_cas_rank7.bankg3 uncore memory WR_CAS Access to Rank 7; Bank Group 3 (Banks 12-15) event=0xbf,umask=0x14 01 unc_p_core_transition_cycles uncore power UNC_P_CORE_TRANSITION_CYCLES event=0x60 01 unc_p_demotions uncore power UNC_P_DEMOTIONS event=0x30 01 unc_p_fivr_ps_ps0_cycles uncore power Phase Shed 0 Cycles event=0x75 01 Cycles spent in phase-shedding power state 0 unc_p_fivr_ps_ps1_cycles uncore power Phase Shed 1 Cycles event=0x76 01 Cycles spent in phase-shedding power state 1 unc_p_fivr_ps_ps2_cycles uncore power Phase Shed 2 Cycles event=0x77 01 Cycles spent in phase-shedding power state 2 unc_p_fivr_ps_ps3_cycles uncore power Phase Shed 3 Cycles event=0x78 01 Cycles spent in phase-shedding power state 3 unc_p_mcp_prochot_cycles uncore power UNC_P_MCP_PROCHOT_CYCLES event=0x6 01 unc_p_pmax_throttled_cycles uncore power UNC_P_PMAX_THROTTLED_CYCLES event=0x7 01 unc_p_vr_hot_cycles uncore power VR Hot event=0x42 01 dtlb_load_misses.miss_causes_a_walk virtual memory Load misses in all DTLB levels that cause page walks event=0x8,period=100003,umask=0x1 00 Counts demand data loads that caused a page walk of any page size (4K/2M/4M/1G). This implies it missed in all TLB levels, but the walk need not have completed dtlb_load_misses.stlb_hit virtual memory Loads that miss the DTLB and hit the STLB event=0x8,period=2000003,umask=0x20 00 Counts loads that miss the DTLB (Data TLB) and hit the STLB (Second level TLB) dtlb_load_misses.walk_active virtual memory Cycles when at least one PMH is busy with a page walk for a load. EPT page walk duration are excluded in Skylake event=0x8,cmask=1,period=100003,umask=0x10 00 Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a load dtlb_load_misses.walk_completed virtual memory Load miss in all TLB levels causes a page walk that completes. (All page sizes) event=0x8,period=100003,umask=0xe 00 Counts completed page walks (all page sizes) caused by demand data loads. This implies it missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_load_misses.walk_completed_1g virtual memory Page walk completed due to a demand data load to a 1G page event=0x8,period=2000003,umask=0x8 00 Counts completed page walks (1G sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_load_misses.walk_completed_2m_4m virtual memory Page walk completed due to a demand data load to a 2M/4M page event=0x8,period=2000003,umask=0x4 00 Counts completed page walks (2M/4M sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_load_misses.walk_completed_4k virtual memory Page walk completed due to a demand data load to a 4K page event=0x8,period=2000003,umask=0x2 00 Counts completed page walks (4K sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_load_misses.walk_pending virtual memory Counts 1 per cycle for each PMH that is busy with a page walk for a load. EPT page walk duration are excluded in Skylake event=0x8,period=2000003,umask=0x10 00 Counts 1 per cycle for each PMH that is busy with a page walk for a load. EPT page walk duration are excluded in Skylake microarchitecture dtlb_store_misses.miss_causes_a_walk virtual memory Store misses in all DTLB levels that cause page walks event=0x49,period=100003,umask=0x1 00 Counts demand data stores that caused a page walk of any page size (4K/2M/4M/1G). This implies it missed in all TLB levels, but the walk need not have completed dtlb_store_misses.stlb_hit virtual memory Stores that miss the DTLB and hit the STLB event=0x49,period=100003,umask=0x20 00 Stores that miss the DTLB (Data TLB) and hit the STLB (2nd Level TLB) dtlb_store_misses.walk_active virtual memory Cycles when at least one PMH is busy with a page walk for a store. EPT page walk duration are excluded in Skylake event=0x49,cmask=1,period=100003,umask=0x10 00 Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a store dtlb_store_misses.walk_completed virtual memory Store misses in all TLB levels causes a page walk that completes. (All page sizes) event=0x49,period=100003,umask=0xe 00 Counts completed page walks (all page sizes) caused by demand data stores. This implies it missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_store_misses.walk_completed_1g virtual memory Page walk completed due to a demand data store to a 1G page event=0x49,period=100003,umask=0x8 00 Counts completed page walks (1G sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_store_misses.walk_completed_2m_4m virtual memory Page walk completed due to a demand data store to a 2M/4M page event=0x49,period=100003,umask=0x4 00 Counts completed page walks (2M/4M sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_store_misses.walk_completed_4k virtual memory Page walk completed due to a demand data store to a 4K page event=0x49,period=100003,umask=0x2 00 Counts completed page walks (4K sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_store_misses.walk_pending virtual memory Counts 1 per cycle for each PMH that is busy with a page walk for a store. EPT page walk duration are excluded in Skylake event=0x49,period=2000003,umask=0x10 00 Counts 1 per cycle for each PMH that is busy with a page walk for a store. EPT page walk duration are excluded in Skylake microarchitecture ept.walk_pending virtual memory Counts 1 per cycle for each PMH that is busy with a EPT (Extended Page Table) walk for any request type event=0x4f,period=2000003,umask=0x10 00 Counts cycles for each PMH (Page Miss Handler) that is busy with an EPT (Extended Page Table) walk for any request type itlb.itlb_flush virtual memory Flushing of the Instruction TLB (ITLB) pages, includes 4k/2M/4M pages event=0xae,period=100007,umask=0x1 00 Counts the number of flushes of the big or small ITLB pages. Counting include both TLB Flush (covering all sets) and TLB Set Clear (set-specific) itlb_misses.miss_causes_a_walk virtual memory Misses at all ITLB levels that cause page walks event=0x85,period=100003,umask=0x1 00 Counts page walks of any page size (4K/2M/4M/1G) caused by a code fetch. This implies it missed in the ITLB and further levels of TLB, but the walk need not have completed itlb_misses.stlb_hit virtual memory Instruction fetch requests that miss the ITLB and hit the STLB event=0x85,period=100003,umask=0x20 00 itlb_misses.walk_active virtual memory Cycles when at least one PMH is busy with a page walk for code (instruction fetch) request. EPT page walk duration are excluded in Skylake event=0x85,cmask=1,period=100003,umask=0x10 00 Cycles when at least one PMH is busy with a page walk for code (instruction fetch) request. EPT page walk duration are excluded in Skylake microarchitecture itlb_misses.walk_completed virtual memory Code miss in all TLB levels causes a page walk that completes. (All page sizes) event=0x85,period=100003,umask=0xe 00 Counts completed page walks (all page sizes) caused by a code fetch. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB. The page walk can end with or without a fault itlb_misses.walk_completed_1g virtual memory Code miss in all TLB levels causes a page walk that completes. (1G) event=0x85,period=100003,umask=0x8 00 Counts completed page walks (1G page sizes) caused by a code fetch. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB. The page walk can end with or without a fault itlb_misses.walk_completed_2m_4m virtual memory Code miss in all TLB levels causes a page walk that completes. (2M/4M) event=0x85,period=100003,umask=0x4 00 Counts completed page walks (2M/4M page sizes) caused by a code fetch. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB. The page walk can end with or without a fault itlb_misses.walk_completed_4k virtual memory Code miss in all TLB levels causes a page walk that completes. (4K) event=0x85,period=100003,umask=0x2 00 Counts completed page walks (4K page sizes) caused by a code fetch. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB. The page walk can end with or without a fault itlb_misses.walk_pending virtual memory Counts 1 per cycle for each PMH that is busy with a page walk for an instruction fetch request. EPT page walk duration are excluded in Skylake event=0x85,period=100003,umask=0x10 00 Counts 1 per cycle for each PMH (Page Miss Handler) that is busy with a page walk for an instruction fetch request. EPT page walk duration are excluded in Skylake michroarchitecture tlb_flush.dtlb_thread virtual memory DTLB flush attempts of the thread-specific entries event=0xbd,period=100007,umask=0x1 00 Counts the number of DTLB flush attempts of the thread-specific entries tlb_flush.stlb_any virtual memory STLB flush attempts event=0xbd,period=100007,umask=0x20 00 Counts the number of any STLB flush attempts (such as entire, VPID, PCID, InvPage, CR3 write, etc.) core_reject_l2q.any cache Counts the number of core requests (demand and L1 prefetchers) rejected by the L2 queue (L2Q) due to a full condition event=0x31,period=200003 00 Counts the number of (demand and L1 prefetchers) core requests rejected by the L2 queue (L2Q) due to a full or nearly full condition, which likely indicates back pressure from L2Q. It also counts requests that would have gone directly to the External Queue (XQ), but are rejected due to a full or nearly full condition, indicating back pressure from the IDI link. The L2Q may also reject transactions from a core to ensure fairness between cores, or to delay a cores dirty eviction when the address conflicts incoming external snoops. (Note that L2 prefetcher requests that are dropped are not counted by this event). Counts on a per core basis dl1.dirty_eviction cache Counts the number of L1D cacheline (dirty) evictions caused by load misses, stores, and prefetches event=0x51,period=200003,umask=0x1 00 Counts the number of L1D cacheline (dirty) evictions caused by load misses, stores, and prefetches. Does not count evictions or dirty writebacks caused by snoops. Does not count a replacement unless a (dirty) line was written back l2_reject_xq.any cache Counts the number of demand and prefetch transactions that the External Queue (XQ) rejects due to a full or near full condition event=0x30,period=200003 00 Counts the number of demand and prefetch transactions that the External Queue (XQ) rejects due to a full or near full condition which likely indicates back pressure from the IDI link. The XQ may reject transactions from the L2Q (non-cacheable requests), BBL (L2 misses) and WOB (L2 write-back victims) l2_request.all cache Counts the total number of L2 Cache accesses. Counts on a per core basis event=0x24,period=200003 00 Counts the total number of L2 Cache Accesses, includes hits, misses, rejects front door requests for CRd/DRd/RFO/ItoM/L2 Prefetches only. Counts on a per core basis l2_request.hit cache Counts the number of L2 Cache accesses that resulted in a hit. Counts on a per core basis event=0x24,period=200003,umask=0x2 00 Counts the number of L2 Cache accesses that resulted in a hit from a front door request only (does not include rejects or recycles), Counts on a per core basis l2_request.miss cache Counts the number of L2 Cache accesses that resulted in a miss. Counts on a per core basis event=0x24,period=200003,umask=0x1 00 Counts the number of L2 Cache accesses that resulted in a miss from a front door request only (does not include rejects or recycles). Counts on a per core basis l2_request.rejects cache Counts the number of L2 Cache accesses that miss the L2 and get rejected. Counts on a per core basis event=0x24,period=200003,umask=0x4 00 Counts the number of L2 Cache accesses that miss the L2 and get BBL reject short and long rejects (includes those counted in L2_reject_XQ.any). Counts on a per core basis mem_bound_stalls.store_buffer_full cache Counts the number of cycles the core is stalled due to a store buffer being full event=0x34,period=200003,umask=0x40 00 mem_load_uops_retired.hitm cache Counts the number of load uops retired that hit in the L3 cache, in which a snoop was required and modified data was forwarded from another core or module Supports address when precise (Precise event) event=0xd1,period=200003,umask=0x20 00 mem_load_uops_retired.l1_hit cache Counts the number of load uops retired that hit in the L1 data cache Supports address when precise (Precise event) event=0xd1,period=200003,umask=0x1 00 mem_load_uops_retired.l1_miss cache Counts the number of load uops retired that miss in the L1 data cache Supports address when precise (Precise event) event=0xd1,period=200003,umask=0x8 00 mem_load_uops_retired.l2_miss cache Counts the number of load uops retired that miss in the L2 cache Supports address when precise (Precise event) event=0xd1,period=200003,umask=0x10 00 mem_uops_retired.all cache Counts the number of memory uops retired Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x83 00 Counts the number of memory uops retired. A single uop that performs both a load AND a store will be counted as 1, not 2 (e.g. ADD [mem], CONST) Supports address when precise (Precise event) mem_uops_retired.lock_loads cache Counts the number of load uops retired that performed one or more locks Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x21 00 mem_uops_retired.split cache Counts the number of memory uops retired that were splits Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x43 00 mem_uops_retired.split_stores cache Counts the number of retired split store uops Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x42 00 ocr.all_code_rd.l3_hit cache Counts all code reads that were supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1F803C0044 00 ocr.all_code_rd.l3_hit.snoop_hitm cache Counts all code reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0044 00 ocr.all_code_rd.l3_hit.snoop_hit_no_fwd cache Counts all code reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0044 00 ocr.all_code_rd.l3_hit.snoop_hit_with_fwd cache Counts all code reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0044 00 ocr.all_code_rd.l3_hit.snoop_miss cache Counts all code reads that were supplied by the L3 cache where a snoop was sent but the snoop missed event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0044 00 ocr.all_code_rd.l3_hit.snoop_not_needed cache Counts all code reads that were supplied by the L3 cache where no snoop was needed to satisfy the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0044 00 ocr.corewb_m.l3_hit cache Counts modified writebacks from L1 cache and L2 cache that were supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3001F803C0000 00 ocr.demand_code_rd.l3_hit cache Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1F803C0004 00 ocr.demand_code_rd.l3_hit.snoop_hitm cache Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0004 00 ocr.demand_code_rd.l3_hit.snoop_hit_no_fwd cache Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0004 00 ocr.demand_code_rd.l3_hit.snoop_hit_with_fwd cache Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0004 00 ocr.demand_code_rd.l3_hit.snoop_miss cache Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by the L3 cache where a snoop was sent but the snoop missed event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0004 00 ocr.demand_code_rd.l3_hit.snoop_not_needed cache Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by the L3 cache where no snoop was needed to satisfy the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0004 00 ocr.demand_data_and_l1pf_rd.l3_hit cache Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1F803C0001 00 ocr.demand_data_and_l1pf_rd.l3_hit.snoop_hitm cache Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0001 00 ocr.demand_data_and_l1pf_rd.l3_hit.snoop_hit_no_fwd cache Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0001 00 ocr.demand_data_and_l1pf_rd.l3_hit.snoop_hit_with_fwd cache Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0001 00 ocr.demand_data_and_l1pf_rd.l3_hit.snoop_miss cache Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by the L3 cache where a snoop was sent but the snoop missed event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0001 00 ocr.demand_data_and_l1pf_rd.l3_hit.snoop_not_needed cache Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by the L3 cache where no snoop was needed to satisfy the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0001 00 ocr.demand_data_rd.l3_hit cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_HIT event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1F803C0001 10 ocr.demand_data_rd.l3_hit.snoop_hitm cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_HIT.SNOOP_HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0001 10 ocr.demand_data_rd.l3_hit.snoop_hit_no_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_HIT.SNOOP_HIT_NO_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0001 10 ocr.demand_data_rd.l3_hit.snoop_hit_with_fwd cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0001 10 ocr.demand_data_rd.l3_hit.snoop_miss cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_HIT.SNOOP_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0001 10 ocr.demand_data_rd.l3_hit.snoop_not_needed cache This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_HIT.SNOOP_NOT_NEEDED event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0001 10 ocr.demand_rfo.l3_hit cache Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1F803C0002 00 ocr.demand_rfo.l3_hit.snoop_hit_no_fwd cache Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0002 00 ocr.demand_rfo.l3_hit.snoop_hit_with_fwd cache Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0002 00 ocr.demand_rfo.l3_hit.snoop_miss cache Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by the L3 cache where a snoop was sent but the snoop missed event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0002 00 ocr.demand_rfo.l3_hit.snoop_not_needed cache Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by the L3 cache where no snoop was needed to satisfy the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0002 00 ocr.full_streaming_wr.l3_hit cache Counts streaming stores which modify a full 64 byte cacheline that were supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x801F803C0000 00 ocr.hwpf_l1d_and_swpf.l3_hit.snoop_hitm cache Counts L1 data cache hardware prefetches and software prefetches (except PREFETCHW and PFRFO) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0400 00 ocr.hwpf_l2_code_rd.l3_hit cache Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1F803C0040 00 ocr.hwpf_l2_code_rd.l3_hit.snoop_hitm cache Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0040 00 ocr.hwpf_l2_code_rd.l3_hit.snoop_hit_no_fwd cache Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0040 00 ocr.hwpf_l2_code_rd.l3_hit.snoop_hit_with_fwd cache Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0040 00 ocr.hwpf_l2_code_rd.l3_hit.snoop_miss cache Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent but the snoop missed event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0040 00 ocr.hwpf_l2_code_rd.l3_hit.snoop_not_needed cache Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by the L3 cache where no snoop was needed to satisfy the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0040 00 ocr.hwpf_l2_data_rd.l3_hit cache Counts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1F803C0010 00 ocr.hwpf_l2_data_rd.l3_hit.snoop_hitm cache Counts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0010 00 ocr.hwpf_l2_data_rd.l3_hit.snoop_hit_no_fwd cache Counts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0010 00 ocr.hwpf_l2_data_rd.l3_hit.snoop_hit_with_fwd cache Counts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0010 00 ocr.hwpf_l2_data_rd.l3_hit.snoop_miss cache Counts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent but the snoop missed event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0010 00 ocr.hwpf_l2_data_rd.l3_hit.snoop_not_needed cache Counts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by the L3 cache where no snoop was needed to satisfy the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0010 00 ocr.hwpf_l2_rfo.l3_hit cache Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1F803C0020 00 ocr.hwpf_l2_rfo.l3_hit.snoop_hitm cache Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0020 00 ocr.hwpf_l2_rfo.l3_hit.snoop_hit_no_fwd cache Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0020 00 ocr.hwpf_l2_rfo.l3_hit.snoop_hit_with_fwd cache Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0020 00 ocr.hwpf_l2_rfo.l3_hit.snoop_miss cache Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by the L3 cache where a snoop was sent but the snoop missed event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0020 00 ocr.hwpf_l2_rfo.l3_hit.snoop_not_needed cache Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by the L3 cache where no snoop was needed to satisfy the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0020 00 ocr.l1wb_m.l3_hit cache Counts modified writebacks from L1 cache that miss the L2 cache that were supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1001F803C0000 00 ocr.l2wb_m.l3_hit cache Counts modified writeBacks from L2 cache that miss the L3 cache that were supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2001F803C0000 00 ocr.partial_streaming_wr.l3_hit cache Counts streaming stores which modify only part of a 64 byte cacheline that were supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x401F803C0000 00 ocr.reads_to_core.l3_hit cache Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1F803C0477 00 ocr.reads_to_core.l3_hit.snoop_hitm cache Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0477 00 ocr.reads_to_core.l3_hit.snoop_hit_no_fwd cache Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0477 00 ocr.reads_to_core.l3_hit.snoop_hit_with_fwd cache Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0477 00 ocr.reads_to_core.l3_hit.snoop_miss cache Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by the L3 cache where a snoop was sent but the snoop missed event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0477 00 ocr.reads_to_core.l3_hit.snoop_not_needed cache Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by the L3 cache where no snoop was needed to satisfy the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0477 00 ocr.streaming_wr.l3_hit cache Counts streaming stores that were supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1F803C0800 00 ocr.uc_rd.l3_hit cache Counts uncached memory reads that were supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x101F803C0000 00 ocr.uc_rd.l3_hit.snoop_hitm cache Counts uncached memory reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, and modified data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1010003C0000 00 ocr.uc_rd.l3_hit.snoop_hit_no_fwd cache Counts uncached memory reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, but no data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004003C0000 00 ocr.uc_rd.l3_hit.snoop_hit_with_fwd cache Counts uncached memory reads that were supplied by the L3 cache where a snoop was sent, the snoop hit, and non-modified data was forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1008003C0000 00 ocr.uc_rd.l3_hit.snoop_miss cache Counts uncached memory reads that were supplied by the L3 cache where a snoop was sent but the snoop missed event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1002003C0000 00 ocr.uc_rd.l3_hit.snoop_not_needed cache Counts uncached memory reads that were supplied by the L3 cache where no snoop was needed to satisfy the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1001003C0000 00 ocr.uc_wr.l3_hit cache Counts uncached memory writes that were supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x201F803C0000 00 cycles_div_busy.fpdiv floating point Counts the number of cycles the floating point divider is busy event=0xcd,period=200003,umask=0x2 00 Counts the number of cycles the floating point divider is busy. Does not imply a stall waiting for the divider baclears.any frontend Counts the total number of BACLEARS due to all branch types including conditional and unconditional jumps, returns, and indirect branches event=0xe6,period=200003,umask=0x1 00 Counts the total number of BACLEARS, which occur when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontend. Includes BACLEARS due to all branch types including conditional and unconditional jumps, returns, and indirect branches baclears.cond frontend Counts the number of BACLEARS due to a conditional jump event=0xe6,period=200003,umask=0x10 00 baclears.indirect frontend Counts the number of BACLEARS due to an indirect branch event=0xe6,period=200003,umask=0x2 00 baclears.return frontend Counts the number of BACLEARS due to a return branch event=0xe6,period=200003,umask=0x8 00 baclears.uncond frontend Counts the number of BACLEARS due to a direct, unconditional jump event=0xe6,period=200003,umask=0x4 00 decode_restriction.predecode_wrong frontend Counts the number of times a decode restriction reduces the decode throughput due to wrong instruction length prediction event=0xe9,period=200003,umask=0x1 00 icache.hit frontend Counts the number of instruction cache hits event=0x80,period=200003,umask=0x1 00 Counts the number of requests that hit in the instruction cache. The event only counts new cache line accesses, so that multiple back to back fetches to the exact same cache line and byte chunk count as one. Specifically, the event counts when accesses from sequential code crosses the cache line boundary, or when a branch target is moved to a new line or to a non-sequential byte chunk of the same line misalign_mem_ref.load_page_split memory Counts the number of misaligned load uops that are 4K page splits (Precise event) event=0x13,period=200003,umask=0x2 00 misalign_mem_ref.store_page_split memory Counts the number of misaligned store uops that are 4K page splits (Precise event) event=0x13,period=200003,umask=0x4 00 ocr.all_code_rd.l3_miss memory Counts all code reads that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184000044 00 ocr.all_code_rd.l3_miss_local memory Counts all code reads that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184000044 00 ocr.corewb_m.l3_miss memory Counts modified writebacks from L1 cache and L2 cache that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3002184000000 00 ocr.corewb_m.l3_miss_local memory Counts modified writebacks from L1 cache and L2 cache that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3002184000000 00 ocr.demand_code_rd.l3_miss memory Counts demand instruction fetches and L1 instruction cache prefetches that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184000004 00 ocr.demand_code_rd.l3_miss_local memory Counts demand instruction fetches and L1 instruction cache prefetches that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184000004 00 ocr.demand_data_and_l1pf_rd.l3_miss memory Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184000001 00 ocr.demand_data_and_l1pf_rd.l3_miss_local memory Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184000001 00 ocr.demand_data_rd.l3_miss memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_MISS event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184000001 10 ocr.demand_data_rd.l3_miss_local memory This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.L3_MISS_LOCAL event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184000001 10 ocr.demand_rfo.l3_miss memory Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184000002 00 ocr.demand_rfo.l3_miss_local memory Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184000002 00 ocr.full_streaming_wr.l3_miss memory Counts streaming stores which modify a full 64 byte cacheline that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x802184000000 00 ocr.full_streaming_wr.l3_miss_local memory Counts streaming stores which modify a full 64 byte cacheline that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x802184000000 00 ocr.hwpf_l2_code_rd.l3_miss memory Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184000040 00 ocr.hwpf_l2_code_rd.l3_miss_local memory Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184000040 00 ocr.hwpf_l2_data_rd.l3_miss memory Counts L2 cache hardware prefetch data reads (written to the L2 cache only) that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184000010 00 ocr.hwpf_l2_data_rd.l3_miss_local memory Counts L2 cache hardware prefetch data reads (written to the L2 cache only) that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184000010 00 ocr.hwpf_l2_rfo.l3_miss memory Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184000020 00 ocr.hwpf_l2_rfo.l3_miss_local memory Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184000020 00 ocr.l1wb_m.l3_miss memory Counts modified writebacks from L1 cache that miss the L2 cache that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1002184000000 00 ocr.l1wb_m.l3_miss_local memory Counts modified writebacks from L1 cache that miss the L2 cache that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1002184000000 00 ocr.l2wb_m.l3_miss memory Counts modified writeBacks from L2 cache that miss the L3 cache that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2002184000000 00 ocr.l2wb_m.l3_miss_local memory Counts modified writeBacks from L2 cache that miss the L3 cache that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2002184000000 00 ocr.other.l3_miss memory Counts miscellaneous requests, such as I/O accesses, that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184008000 00 ocr.other.l3_miss_local memory Counts miscellaneous requests, such as I/O accesses, that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184008000 00 ocr.partial_streaming_wr.l3_miss memory Counts streaming stores which modify only part of a 64 byte cacheline that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x402184000000 00 ocr.partial_streaming_wr.l3_miss_local memory Counts streaming stores which modify only part of a 64 byte cacheline that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x402184000000 00 ocr.prefetches.l3_miss memory Counts all hardware and software prefetches that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184000470 00 ocr.reads_to_core.l3_miss memory Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184000477 00 ocr.reads_to_core.l3_miss_local memory Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184000477 00 ocr.streaming_wr.l3_miss memory Counts streaming stores that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184000800 00 ocr.streaming_wr.l3_miss_local memory Counts streaming stores that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2184000800 00 ocr.uc_rd.l3_miss memory Counts uncached memory reads that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x102184000000 00 ocr.uc_rd.l3_miss_local memory Counts uncached memory reads that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x102184000000 00 ocr.uc_wr.l3_miss memory Counts uncached memory writes that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x202184000000 00 ocr.uc_wr.l3_miss_local memory Counts uncached memory writes that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x202184000000 00 bus_lock.all other This event is deprecated. Refer to new event BUS_LOCK.SELF_LOCKS event=0x63,edge=1,period=200003 10 bus_lock.block_cycles other Counts the number of unhalted cycles a core is blocked due to an accepted lock issued by other cores event=0x63,period=200003,umask=0x2 00 Counts the number of unhalted cycles a core is blocked due to an accepted lock issued by other cores. Counts on a per core basis bus_lock.cycles_other_block other This event is deprecated. Refer to new event BUS_LOCK.BLOCK_CYCLES event=0x63,period=200003,umask=0x2 10 bus_lock.cycles_self_block other This event is deprecated. Refer to new event BUS_LOCK.LOCK_CYCLES event=0x63,period=200003,umask=0x1 10 bus_lock.lock_cycles other Counts the number of unhalted cycles a core is blocked due to an accepted lock it issued event=0x63,period=200003,umask=0x1 00 Counts the number of unhalted cycles a core is blocked due to an accepted lock it issued. Counts on a per core basis bus_lock.self_locks other Counts the number of bus locks a core issued its self (e.g. lock to UC or Split Lock) and does not include cache locks event=0x63,edge=1,period=200003 00 Counts the number of bus locks a core issued its self (e.g. lock to UC or Split Lock) and does not include cache locks. Counts on a per core basis c0_stalls.load_dram_hit other This event is deprecated. Refer to new event MEM_BOUND_STALLS.LOAD_DRAM_HIT event=0x34,period=200003,umask=0x4 10 c0_stalls.load_l2_hit other This event is deprecated. Refer to new event MEM_BOUND_STALLS.LOAD_L2_HIT event=0x34,period=200003,umask=0x1 10 c0_stalls.load_llc_hit other This event is deprecated. Refer to new event MEM_BOUND_STALLS.LOAD_LLC_HIT event=0x34,period=200003,umask=0x2 10 hw_interrupts.masked other Counts the number of core cycles during which interrupts are masked (disabled) event=0xcb,period=200003,umask=0x2 00 Counts the number of core cycles during which interrupts are masked (disabled). Increments by 1 each core cycle that EFLAGS.IF is 0, regardless of whether interrupts are pending or not hw_interrupts.pending_and_masked other Counts the number of core cycles during which there are pending interrupts while interrupts are masked (disabled) event=0xcb,period=200003,umask=0x4 00 Counts the number of core cycles during which there are pending interrupts while interrupts are masked (disabled). Increments by 1 each core cycle that both EFLAGS.IF is 0 and an INTR is pending (which means the APIC is telling the ROB to cause an INTR). This event does not increment if EFLAGS.IF is 0 but all interrupt in the APICs Interrupt Request Register (IRR) are inhibited by the PPR (thus either by ISRV or TPR) because in these cases the interrupts would be held up in the APIC and would not be pended to the ROB. This event does count when an interrupt is only inhibited by MOV/POP SS state machines or the STI state machine. These extra inhibits only last for a single instructions and would not be important hw_interrupts.received other Counts the number of hardware interrupts received by the processor event=0xcb,period=203,umask=0x1 00 ocr.all_code_rd.any_response other Counts all code reads that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10044 00 ocr.all_code_rd.dram other Counts all code reads that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000044 00 ocr.all_code_rd.local_dram other Counts all code reads that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000044 00 ocr.all_code_rd.outstanding other Counts all code reads that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8000000000000044 00 ocr.corewb_m.any_response other Counts modified writebacks from L1 cache and L2 cache that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3000000010000 00 ocr.corewb_m.outstanding other Counts modified writebacks from L1 cache and L2 cache that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003000000000000 00 ocr.demand_code_rd.any_response other Counts demand instruction fetches and L1 instruction cache prefetches that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004 00 ocr.demand_code_rd.dram other Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000004 00 ocr.demand_code_rd.local_dram other Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000004 00 ocr.demand_data_and_l1pf_rd.any_response other Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10001 00 ocr.demand_data_and_l1pf_rd.dram other Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000001 00 ocr.demand_data_and_l1pf_rd.local_dram other Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000001 00 ocr.demand_data_and_l1pf_rd.outstanding other Counts cacheable demand data reads, L1 data cache hardware prefetches and software prefetches (except PREFETCHW) that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8000000000000001 00 ocr.demand_data_rd.any_response other This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.ANY_RESPONSE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10001 10 ocr.demand_data_rd.dram other This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000001 10 ocr.demand_data_rd.local_dram other This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.LOCAL_DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000001 10 ocr.demand_data_rd.outstanding other This event is deprecated. Refer to new event OCR.DEMAND_DATA_AND_L1PF_RD.OUTSTANDING event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8000000000000001 10 ocr.demand_rfo.dram other Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000002 00 ocr.demand_rfo.local_dram other Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000002 00 ocr.demand_rfo.outstanding other Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8000000000000002 00 ocr.full_streaming_wr.any_response other Counts streaming stores which modify a full 64 byte cacheline that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x800000010000 00 ocr.hwpf_l1d_and_swpf.any_response other Counts L1 data cache hardware prefetches and software prefetches (except PREFETCHW and PFRFO) that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400 00 ocr.hwpf_l2_code_rd.any_response other Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040 00 ocr.hwpf_l2_code_rd.dram other Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000040 00 ocr.hwpf_l2_code_rd.local_dram other Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000040 00 ocr.hwpf_l2_code_rd.outstanding other Counts L2 cache hardware prefetch code reads (written to the L2 cache only) that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8000000000000040 00 ocr.hwpf_l2_data_rd.any_response other Counts L2 cache hardware prefetch data reads (written to the L2 cache only) that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010 00 ocr.hwpf_l2_data_rd.dram other Counts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000010 00 ocr.hwpf_l2_data_rd.local_dram other Counts L2 cache hardware prefetch data reads (written to the L2 cache only) that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000010 00 ocr.hwpf_l2_rfo.any_response other Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020 00 ocr.hwpf_l2_rfo.dram other Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000020 00 ocr.hwpf_l2_rfo.local_dram other Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000020 00 ocr.hwpf_l2_rfo.outstanding other Counts L2 cache hardware prefetch RFOs (written to the L2 cache only) that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8000000000000020 00 ocr.l1wb_m.any_response other Counts modified writebacks from L1 cache that miss the L2 cache that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000000010000 00 ocr.l2wb_m.any_response other Counts modified writeBacks from L2 cache that miss the L3 cache that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000000010000 00 ocr.other.any_response other Counts miscellaneous requests, such as I/O accesses, that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x18000 00 ocr.partial_streaming_wr.any_response other Counts streaming stores which modify only part of a 64 byte cacheline that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400000010000 00 ocr.prefetches.any_response other Counts all hardware and software prefetches that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10470 00 ocr.reads_to_core.any_response other Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10477 00 ocr.reads_to_core.dram other Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000477 00 ocr.reads_to_core.local_dram other Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000477 00 ocr.reads_to_core.outstanding other Counts all data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8000000000000477 00 ocr.uc_rd.any_response other Counts uncached memory reads that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100000010000 00 ocr.uc_rd.dram other Counts uncached memory reads that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100184000000 00 ocr.uc_rd.local_dram other Counts uncached memory reads that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100184000000 00 ocr.uc_rd.outstanding other Counts uncached memory reads that have an outstanding request. Returns the number of cycles until the response is received (i.e. XQ to XQ latency) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8000100000000000 00 ocr.uc_wr.any_response other Counts uncached memory writes that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200000010000 00 br_inst_retired.call pipeline Counts the number of near CALL branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xf9 00 br_inst_retired.ind_call pipeline Counts the number of near indirect CALL branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xfb 00 br_inst_retired.jcc pipeline Counts the number of retired JCC (Jump on Conditional Code) branch instructions retired, includes both taken and not taken branches (Precise event) event=0xc4,period=200003,umask=0x7e 00 br_inst_retired.non_return_ind pipeline Counts the number of near indirect JMP and near indirect CALL branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xeb 00 br_inst_retired.return pipeline Counts the number of near RET branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xf7 00 br_inst_retired.taken_jcc pipeline Counts the number of taken JCC (Jump on Conditional Code) branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xfe 00 br_misp_retired.ind_call pipeline Counts the number of mispredicted near indirect CALL branch instructions retired (Precise event) event=0xc5,period=200003,umask=0xfb 00 br_misp_retired.jcc pipeline Counts the number of mispredicted JCC (Jump on Conditional Code) branch instructions retired (Precise event) event=0xc5,period=200003,umask=0x7e 00 br_misp_retired.non_return_ind pipeline Counts the number of mispredicted near indirect JMP and near indirect CALL branch instructions retired (Precise event) event=0xc5,period=200003,umask=0xeb 00 br_misp_retired.taken_jcc pipeline Counts the number of mispredicted taken JCC (Jump on Conditional Code) branch instructions retired (Precise event) event=0xc5,period=200003,umask=0xfe 00 btclear.any pipeline Counts the total number of BTCLEARS event=0xe8,period=200003 00 Counts the total number of BTCLEARS which occurs when the Branch Target Buffer (BTB) predicts a taken branch cpu_clk_unhalted.ref pipeline Counts the number of unhalted reference clock cycles at TSC frequency event=0x0,umask=0x03,period=2000003 00 Counts the number of reference cycles that the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. This event is not affected by core frequency changes and increments at a fixed frequency that is also used for the Time Stamp Counter (TSC). This event uses fixed counter 2 cycles_div_busy.any pipeline This event is deprecated event=0xcd,period=2000003 10 cycles_div_busy.idiv pipeline Counts the number of cycles the integer divider is busy event=0xcd,period=200003,umask=0x1 00 Counts the number of cycles the integer divider is busy. Does not imply a stall waiting for the divider ld_blocks.4k_alias pipeline Counts the number of retired loads that are blocked because it initially appears to be store forward blocked, but subsequently is shown not to be blocked based on 4K alias check (Precise event) event=0x3,period=1000003,umask=0x4 00 ld_blocks.all pipeline Counts the number of retired loads that are blocked for any of the following reasons: DTLB miss, address alias, store forward or data unknown (includes memory disambiguation blocks and ESP consuming load blocks) (Precise event) event=0x3,period=1000003,umask=0x10 00 ld_blocks.store_forward pipeline Counts the number of retired loads that are blocked because its address partially overlapped with an older store (Precise event) event=0x3,period=1000003,umask=0x2 00 machine_clears.any pipeline Counts the total number of machine clears for any reason including, but not limited to, memory ordering, memory disambiguation, SMC, and FP assist event=0xc3,period=20003 00 topdown_bad_speculation.all pipeline Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear event=0x73,period=1000003,umask=0x6 00 Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear. Only issue slots wasted due to fast nukes such as memory ordering nukes are counted. Other nukes are not accounted for. Counts all issue slots blocked during this recovery window including relevant microcode flows and while uops are not yet available in the instruction queue (IQ) even if an FE_bound event occurs during this period. Also includes the issue slots that were consumed by the backend but were thrown away because they were younger than the mispredict or machine clear topdown_bad_speculation.machine_clears pipeline Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a machine clear (nuke) of any kind including memory ordering and memory disambiguation event=0x73,period=1000003,umask=0x2 00 topdown_bad_speculation.monuke pipeline This event is deprecated. Refer to new event TOPDOWN_BAD_SPECULATION.FASTNUKE event=0x73,period=1000003,umask=0x2 10 topdown_be_bound.store_buffer pipeline This event is deprecated event=0x74,period=1000003,umask=0x4 10 uops_issued.any pipeline Counts the number of uops issued by the front end every cycle event=0xe,period=200003 00 Counts the number of uops issued by the front end every cycle. When 4-uops are requested and only 2-uops are delivered, the event counts 2. Uops_issued correlates to the number of ROB entries. If uop takes 2 ROB slots it counts as 2 uops_issued dtlb_load_misses.pde_cache_miss virtual memory Counts the number of page walks due to loads that miss the PDE (Page Directory Entry) cache event=0x8,period=200003,umask=0x80 00 dtlb_load_misses.stlb_hit virtual memory Counts the number of first level TLB misses but second level hits due to a demand load that did not start a page walk. Account for all page sizes. Will result in a DTLB write from STLB event=0x8,period=200003,umask=0x20 00 dtlb_load_misses.walk_completed_1g virtual memory Counts the number of page walks completed due to load DTLB misses to a 1G page event=0x8,period=200003,umask=0x8 00 Counts the number of page walks completed due to loads (including SW prefetches) whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 1GB pages. Includes page walks that page fault dtlb_load_misses.walk_completed_2m_4m virtual memory Counts the number of page walks completed due to load DTLB misses to a 2M or 4M page event=0x8,period=200003,umask=0x4 00 Counts the number of page walks completed due to loads (including SW prefetches) whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 2M or 4M pages. Includes page walks that page fault dtlb_load_misses.walk_completed_4k virtual memory Counts the number of page walks completed due to load DTLB misses to a 4K page event=0x8,period=200003,umask=0x2 00 Counts the number of page walks completed due to loads (including SW prefetches) whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 4K pages. Includes page walks that page fault dtlb_load_misses.walk_pending virtual memory Counts the number of page walks outstanding in the page miss handler (PMH) for demand loads every cycle event=0x8,period=200003,umask=0x10 00 Counts the number of page walks outstanding in the page miss handler (PMH) for demand loads every cycle. A page walk is outstanding from start till PMH becomes idle again (ready to serve next walk). Includes EPT-walk intervals dtlb_store_misses.pde_cache_miss virtual memory Counts the number of page walks due to stores that miss the PDE (Page Directory Entry) cache event=0x49,period=2000003,umask=0x80 00 dtlb_store_misses.stlb_hit virtual memory Counts the number of first level TLB misses but second level hits due to stores that did not start a page walk. Account for all pages sizes. Will result in a DTLB write from STLB event=0x49,period=2000003,umask=0x20 00 dtlb_store_misses.walk_completed virtual memory Counts the number of page walks completed due to store DTLB misses to any page size event=0x49,period=200003,umask=0xe 00 Counts the number of page walks completed due to stores whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to any page size. Includes page walks that page fault dtlb_store_misses.walk_completed_1g virtual memory Counts the number of page walks completed due to store DTLB misses to a 1G page event=0x49,period=200003,umask=0x8 00 Counts the number of page walks completed due to stores whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 1G pages. Includes page walks that page fault dtlb_store_misses.walk_completed_2m_4m virtual memory Counts the number of page walks completed due to store DTLB misses to a 2M or 4M page event=0x49,period=2000003,umask=0x4 00 Counts the number of page walks completed due to stores whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 2M or 4M pages. Includes page walks that page fault dtlb_store_misses.walk_completed_4k virtual memory Counts the number of page walks completed due to store DTLB misses to a 4K page event=0x49,period=2000003,umask=0x2 00 Counts the number of page walks completed due to stores whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 4K pages. Includes page walks that page fault dtlb_store_misses.walk_pending virtual memory Counts the number of page walks outstanding in the page miss handler (PMH) for stores every cycle event=0x49,period=200003,umask=0x10 00 Counts the number of page walks outstanding in the page miss handler (PMH) for stores every cycle. A page walk is outstanding from start till PMH becomes idle again (ready to serve next walk). Includes EPT-walk intervals ept.epde_hit virtual memory Counts the number of Extended Page Directory Entry hits event=0x4f,period=2000003,umask=0x1 00 Counts the number of Extended Page Directory Entry hits. The Extended Page Directory cache is used by Virtual Machine operating systems while the guest operating systems use the standard TLB caches ept.epde_miss virtual memory Counts the number of Extended Page Directory Entry misses event=0x4f,period=2000003,umask=0x2 00 Counts the number Extended Page Directory Entry misses. The Extended Page Directory cache is used by Virtual Machine operating systems while the guest operating systems use the standard TLB caches ept.epdpe_hit virtual memory Counts the number of Extended Page Directory Pointer Entry hits event=0x4f,period=2000003,umask=0x4 00 Counts the number Extended Page Directory Pointer Entry hits. The Extended Page Directory cache is used by Virtual Machine operating systems while the guest operating systems use the standard TLB caches ept.epdpe_miss virtual memory Counts the number of Extended Page Directory Pointer Entry misses event=0x4f,period=2000003,umask=0x8 00 Counts the number Extended Page Directory Pointer Entry misses. The Extended Page Directory cache is used by Virtual Machine operating systems while the guest operating systems use the standard TLB caches ept.walk_pending virtual memory Counts the number of page walks outstanding for an Extended Page table walk including GTLB hits per cycle event=0x4f,period=200003,umask=0x10 00 Counts the number of page walks outstanding for an Extended Page table walk including GTLB hits per cycle. The Extended Page Directory cache is used by Virtual Machine operating systems while the guest operating systems use the standard TLB caches itlb.fills virtual memory Counts the number of times there was an ITLB miss and a new translation was filled into the ITLB event=0x81,period=200003,umask=0x4 00 Counts the number of times the machine was unable to find a translation in the Instruction Translation Lookaside Buffer (ITLB) and a new translation was filled into the ITLB. The event is speculative in nature, but will not count translations (page walks) that are begun and not finished, or translations that are finished but not filled into the ITLB itlb_misses.stlb_hit virtual memory Counts the number of first level TLB misses but second level hits due to an instruction fetch that did not start a page walk. Account for all pages sizes. Will result in an ITLB write from STLB event=0x85,period=2000003,umask=0x20 00 itlb_misses.walk_completed_1g virtual memory Counts the number of page walks completed due to instruction fetch misses to a 1G page event=0x85,period=200003,umask=0x8 00 Counts the number of page walks completed due to instruction fetches whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 1G pages. Includes page walks that page fault itlb_misses.walk_completed_2m_4m virtual memory Counts the number of page walks completed due to instruction fetch misses to a 2M or 4M page event=0x85,period=2000003,umask=0x4 00 Counts the number of page walks completed due to instruction fetches whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 2M or 4M pages. Includes page walks that page fault itlb_misses.walk_completed_4k virtual memory Counts the number of page walks completed due to instruction fetch misses to a 4K page event=0x85,period=2000003,umask=0x2 00 Counts the number of page walks completed due to instruction fetches whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to 4K pages. Includes page walks that page fault itlb_misses.walk_pending virtual memory Counts the number of page walks outstanding in the page miss handler (PMH) for instruction fetches every cycle event=0x85,period=200003,umask=0x10 00 Counts the number of page walks outstanding in the page miss handler (PMH) for instruction fetches every cycle. A page walk is outstanding from start till PMH becomes idle again (ready to serve next walk) ld_blocks.dtlb_miss virtual memory Counts the number of retired loads that are blocked due to a first level TLB miss (Precise event) event=0x3,period=1000003,umask=0x8 00 mem_uops_retired.dtlb_miss virtual memory Counts the number of memory uops retired that missed in the second level TLB Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x13 00 mem_uops_retired.dtlb_miss_loads virtual memory Counts the number of load uops retired that miss in the second Level TLB Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x11 00 mem_uops_retired.dtlb_miss_stores virtual memory Counts the number of store uops retired that miss in the second level TLB Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x12 00 l2_lines_out.non_silent cache L2_LINES_OUT.NON_SILENT event=0x26,period=200003,umask=0x2 00 l2_lines_out.silent cache Non-modified cache lines that are silently dropped by L2 cache when triggered by an L2 cache fill event=0x26,period=200003,umask=0x1 00 Counts the number of lines that are silently dropped by L2 cache when triggered by an L2 cache fill. These lines are typically in Shared or Exclusive state. A non-threaded event l2_rqsts.all_demand_references cache Demand requests to L2 cache event=0x24,period=200003,umask=0xe7 00 Counts demand requests to L2 cache mem_load_l3_miss_retired.remote_dram cache MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM Supports address when precise (Precise event) event=0xd3,period=1000003,umask=0x2 00 mem_load_l3_miss_retired.remote_fwd cache Retired load instructions whose data sources was forwarded from a remote cache Supports address when precise (Precise event) event=0xd3,period=100007,umask=0x8 00 Retired load instructions whose data sources was forwarded from a remote cache Supports address when precise (Precise event) mem_load_l3_miss_retired.remote_hitm cache MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM Supports address when precise (Precise event) event=0xd3,period=1000003,umask=0x4 00 ocr.demand_code_rd.l3_hit cache Counts demand instruction fetches and L1 instruction cache prefetches that hit in the L3 or were snooped from another core's caches on the same socket event=0x2a,period=100003,umask=0x1,offcore_rsp=0x3F803C0004 00 ocr.demand_code_rd.l3_hit.snoop_hitm cache Counts demand instruction fetches and L1 instruction cache prefetches that resulted in a snoop hit a modified line in another core's caches which forwarded the data event=0x2a,period=100003,umask=0x1,offcore_rsp=0x10003C0004 00 ocr.demand_code_rd.snc_cache.hitm cache Counts demand instruction fetches and L1 instruction cache prefetches that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=0x1,offcore_rsp=0x1008000004 00 ocr.demand_code_rd.snc_cache.hit_with_fwd cache Counts demand instruction fetches and L1 instruction cache prefetches that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=0x1,offcore_rsp=0x808000004 00 ocr.demand_data_rd.l3_hit cache Counts demand data reads that hit in the L3 or were snooped from another core's caches on the same socket event=0x2a,period=100003,umask=0x1,offcore_rsp=0x3F803C0001 00 ocr.demand_data_rd.l3_hit.snoop_hitm cache Counts demand data reads that resulted in a snoop hit a modified line in another core's caches which forwarded the data event=0x2a,period=100003,umask=0x1,offcore_rsp=0x10003C0001 00 ocr.demand_data_rd.l3_hit.snoop_hit_no_fwd cache Counts demand data reads that resulted in a snoop that hit in another core, which did not forward the data event=0x2a,period=100003,umask=0x1,offcore_rsp=0x4003C0001 00 ocr.demand_data_rd.l3_hit.snoop_hit_with_fwd cache Counts demand data reads that resulted in a snoop hit in another core's caches which forwarded the unmodified data to the requesting core event=0x2a,period=100003,umask=0x1,offcore_rsp=0x8003C0001 00 ocr.demand_data_rd.remote_cache.snoop_hitm cache Counts demand data reads that were supplied by a cache on a remote socket where a snoop hit a modified line in another core's caches which forwarded the data event=0x2a,period=100003,umask=0x1,offcore_rsp=0x1030000001 00 ocr.demand_data_rd.remote_cache.snoop_hit_with_fwd cache Counts demand data reads that were supplied by a cache on a remote socket where a snoop hit in another core's caches which forwarded the unmodified data to the requesting core event=0x2a,period=100003,umask=0x1,offcore_rsp=0x830000001 00 ocr.demand_data_rd.snc_cache.hitm cache Counts demand data reads that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=0x1,offcore_rsp=0x1008000001 00 ocr.demand_data_rd.snc_cache.hit_with_fwd cache Counts demand data reads that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=0x1,offcore_rsp=0x808000001 00 ocr.demand_rfo.l3_hit cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit in the L3 or were snooped from another core's caches on the same socket event=0x2a,period=100003,umask=0x1,offcore_rsp=0x3F803C0002 00 ocr.demand_rfo.l3_hit.snoop_hitm cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that resulted in a snoop hit a modified line in another core's caches which forwarded the data event=0x2a,period=100003,umask=0x1,offcore_rsp=0x10003C0002 00 ocr.demand_rfo.snc_cache.hitm cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=0x1,offcore_rsp=0x1008000002 00 ocr.demand_rfo.snc_cache.hit_with_fwd cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=0x1,offcore_rsp=0x808000002 00 ocr.hwpf_l3.l3_hit cache Counts hardware prefetches to the L3 only that hit in the L3 or were snooped from another core's caches on the same socket event=0x2a,period=100003,umask=0x1,offcore_rsp=0x80082380 00 ocr.reads_to_core.l3_hit cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that hit in the L3 or were snooped from another core's caches on the same socket event=0x2a,period=100003,umask=0x1,offcore_rsp=0x3F003C4477 00 ocr.reads_to_core.l3_hit.snoop_hitm cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that resulted in a snoop hit a modified line in another core's caches which forwarded the data event=0x2a,period=100003,umask=0x1,offcore_rsp=0x10003C4477 00 ocr.reads_to_core.l3_hit.snoop_hit_no_fwd cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that resulted in a snoop that hit in another core, which did not forward the data event=0x2a,period=100003,umask=0x1,offcore_rsp=0x4003C4477 00 ocr.reads_to_core.l3_hit.snoop_hit_with_fwd cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that resulted in a snoop hit in another core's caches which forwarded the unmodified data to the requesting core event=0x2a,period=100003,umask=0x1,offcore_rsp=0x8003C4477 00 ocr.reads_to_core.remote_cache.snoop_fwd cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by a cache on a remote socket where a snoop was sent and data was returned (Modified or Not Modified) event=0x2a,period=100003,umask=0x1,offcore_rsp=0x1830004477 00 ocr.reads_to_core.remote_cache.snoop_hitm cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by a cache on a remote socket where a snoop hit a modified line in another core's caches which forwarded the data event=0x2a,period=100003,umask=0x1,offcore_rsp=0x1030004477 00 ocr.reads_to_core.remote_cache.snoop_hit_with_fwd cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by a cache on a remote socket where a snoop hit in another core's caches which forwarded the unmodified data to the requesting core event=0x2a,period=100003,umask=0x1,offcore_rsp=0x830004477 00 ocr.reads_to_core.snc_cache.hitm cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=0x1,offcore_rsp=0x1008004477 00 ocr.reads_to_core.snc_cache.hit_with_fwd cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=0x1,offcore_rsp=0x808004477 00 ocr.rfo_to_core.l3_hit_m cache Counts demand reads for ownership (RFO), hardware prefetch RFOs (which bring data to L2), and software prefetches for exclusive ownership (PREFETCHW) that hit to a (M)odified cacheline in the L3 or snoop filter event=0x2a,period=100003,umask=0x1,offcore_rsp=0x1F80040022 00 ocr.streaming_wr.l3_hit cache Counts streaming stores that hit in the L3 or were snooped from another core's caches on the same socket event=0x2a,period=100003,umask=0x1,offcore_rsp=0x80080800 00 offcore_requests_outstanding.all_data_rd cache This event is deprecated. Refer to new event OFFCORE_REQUESTS_OUTSTANDING.DATA_RD event=0x20,period=1000003,umask=0x8 10 offcore_requests_outstanding.cycles_with_data_rd cache OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RD event=0x20,cmask=1,period=1000003,umask=0x8 00 offcore_requests_outstanding.cycles_with_demand_rfo cache OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO event=0x20,cmask=1,period=1000003,umask=0x4 00 offcore_requests_outstanding.data_rd cache OFFCORE_REQUESTS_OUTSTANDING.DATA_RD event=0x20,period=1000003,umask=0x8 00 fp_arith_dispatched.port_0 floating point FP_ARITH_DISPATCHED.PORT_0 [This event is alias to FP_ARITH_DISPATCHED.V0] event=0xb3,period=2000003,umask=0x1 00 fp_arith_dispatched.port_1 floating point FP_ARITH_DISPATCHED.PORT_1 [This event is alias to FP_ARITH_DISPATCHED.V1] event=0xb3,period=2000003,umask=0x2 00 fp_arith_dispatched.port_5 floating point FP_ARITH_DISPATCHED.PORT_5 [This event is alias to FP_ARITH_DISPATCHED.V2] event=0xb3,period=2000003,umask=0x4 00 fp_arith_dispatched.v0 floating point FP_ARITH_DISPATCHED.V0 [This event is alias to FP_ARITH_DISPATCHED.PORT_0] event=0xb3,period=2000003,umask=0x1 00 fp_arith_dispatched.v1 floating point FP_ARITH_DISPATCHED.V1 [This event is alias to FP_ARITH_DISPATCHED.PORT_1] event=0xb3,period=2000003,umask=0x2 00 fp_arith_dispatched.v2 floating point FP_ARITH_DISPATCHED.V2 [This event is alias to FP_ARITH_DISPATCHED.PORT_5] event=0xb3,period=2000003,umask=0x4 00 fp_arith_inst_retired.512b_packed_double floating point Counts number of SSE/AVX computational 512-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=0x40 00 Number of SSE/AVX computational 512-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.512b_packed_single floating point Counts number of SSE/AVX computational 512-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 16 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=0x80 00 Number of SSE/AVX computational 512-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 16 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.8_flops floating point Number of SSE/AVX computational 256-bit packed single precision and 512-bit packed double precision FP instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, 1 for each element. Applies to SSE* and AVX* packed single precision and double precision FP instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RSQRT14 RCP RCP14 DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB count twice as they perform 2 calculations per element event=0xc7,period=100003,umask=0x60 00 Number of SSE/AVX computational 256-bit packed single precision and 512-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed single precision and double precision floating-point instructions: ADD SUB HADD HSUB SUBADD MUL DIV MIN MAX SQRT RSQRT RSQRT14 RCP RCP14 DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired2.128b_packed_half floating point FP_ARITH_INST_RETIRED2.128B_PACKED_HALF event=0xcf,period=100003,umask=0x4 00 fp_arith_inst_retired2.256b_packed_half floating point FP_ARITH_INST_RETIRED2.256B_PACKED_HALF event=0xcf,period=100003,umask=0x8 00 fp_arith_inst_retired2.512b_packed_half floating point FP_ARITH_INST_RETIRED2.512B_PACKED_HALF event=0xcf,period=100003,umask=0x10 00 fp_arith_inst_retired2.complex_scalar_half floating point FP_ARITH_INST_RETIRED2.COMPLEX_SCALAR_HALF event=0xcf,period=100003,umask=0x2 00 fp_arith_inst_retired2.scalar floating point Number of all Scalar Half-Precision FP arithmetic instructions(1) retired - regular and complex event=0xcf,period=100003,umask=0x3 00 FP_ARITH_INST_RETIRED2.SCALAR fp_arith_inst_retired2.scalar_half floating point FP_ARITH_INST_RETIRED2.SCALAR_HALF event=0xcf,period=100003,umask=0x1 00 fp_arith_inst_retired2.vector floating point Number of all Vector (also called packed) Half-Precision FP arithmetic instructions(1) retired event=0xcf,period=100003,umask=0x1c 00 FP_ARITH_INST_RETIRED2.VECTOR ocr.demand_code_rd.l3_miss memory Counts demand instruction fetches and L1 instruction cache prefetches that were not supplied by the local socket's L1, L2, or L3 caches event=0x2a,period=100003,umask=0x1,offcore_rsp=0x3FBFC00004 00 ocr.demand_data_rd.l3_miss memory Counts demand data reads that were not supplied by the local socket's L1, L2, or L3 caches event=0x2a,period=100003,umask=0x1,offcore_rsp=0x3FBFC00001 00 ocr.demand_rfo.l3_miss memory Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the local socket's L1, L2, or L3 caches event=0x2a,period=100003,umask=0x1,offcore_rsp=0x3F3FC00002 00 ocr.hwpf_l3.l3_miss memory Counts hardware prefetches to the L3 only that missed the local socket's L1, L2, and L3 caches event=0x2a,period=100003,umask=0x1,offcore_rsp=0x94002380 00 ocr.hwpf_l3.l3_miss_local memory Counts hardware prefetches to the L3 only that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locally event=0x2a,period=100003,umask=0x1,offcore_rsp=0x84002380 00 ocr.reads_to_core.l3_miss memory Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the local socket's L1, L2, or L3 caches event=0x2a,period=100003,umask=0x1,offcore_rsp=0x3F3FC04477 00 ocr.reads_to_core.l3_miss_local memory Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locally event=0x2a,period=100003,umask=0x1,offcore_rsp=0x3F04C04477 00 ocr.reads_to_core.l3_miss_local_socket memory Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that missed the L3 Cache and were supplied by the local socket (DRAM or PMM), whether or not in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts PMM or DRAM accesses that are controlled by the close or distant SNC Cluster. It does not count misses to the L3 which go to Local CXL Type 2 Memory or Local Non DRAM event=0x2a,period=100003,umask=0x1,offcore_rsp=0x70CC04477 00 ocr.streaming_wr.l3_miss memory Counts streaming stores that missed the local socket's L1, L2, and L3 caches event=0x2a,period=100003,umask=0x1,offcore_rsp=0x94000800 00 ocr.streaming_wr.l3_miss_local memory Counts streaming stores that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locally event=0x2a,period=100003,umask=0x1,offcore_rsp=0x84000800 00 rtm_retired.aborted memory Number of times an RTM execution aborted event=0xc9,period=100003,umask=0x4 00 Counts the number of times RTM abort was triggered rtm_retired.aborted_events memory Number of times an RTM execution aborted due to none of the previous 4 categories (e.g. interrupt) event=0xc9,period=100003,umask=0x80 00 Counts the number of times an RTM execution aborted due to none of the previous 4 categories (e.g. interrupt) rtm_retired.aborted_mem memory Number of times an RTM execution aborted due to various memory events (e.g. read/write capacity and conflicts) event=0xc9,period=100003,umask=0x8 00 Counts the number of times an RTM execution aborted due to various memory events (e.g. read/write capacity and conflicts) rtm_retired.aborted_memtype memory Number of times an RTM execution aborted due to incompatible memory type event=0xc9,period=100003,umask=0x40 00 Counts the number of times an RTM execution aborted due to incompatible memory type rtm_retired.aborted_unfriendly memory Number of times an RTM execution aborted due to HLE-unfriendly instructions event=0xc9,period=100003,umask=0x20 00 Counts the number of times an RTM execution aborted due to HLE-unfriendly instructions rtm_retired.commit memory Number of times an RTM execution successfully committed event=0xc9,period=100003,umask=0x2 00 Counts the number of times RTM commit succeeded rtm_retired.start memory Number of times an RTM execution started event=0xc9,period=100003,umask=0x1 00 Counts the number of times we entered an RTM region. Does not count nested transactions tx_mem.abort_capacity_read memory Speculatively counts the number of TSX aborts due to a data capacity limitation for transactional reads event=0x54,period=100003,umask=0x80 00 Speculatively counts the number of Transactional Synchronization Extensions (TSX) aborts due to a data capacity limitation for transactional reads tx_mem.abort_capacity_write memory Speculatively counts the number of TSX aborts due to a data capacity limitation for transactional writes event=0x54,period=100003,umask=0x2 00 Speculatively counts the number of Transactional Synchronization Extensions (TSX) aborts due to a data capacity limitation for transactional writes tx_mem.abort_conflict memory Number of times a transactional abort was signaled due to a data conflict on a transactionally accessed address event=0x54,period=100003,umask=0x1 00 Counts the number of times a TSX line had a cache conflict exe.amx_busy other Counts the cycles where the AMX (Advance Matrix Extension) unit is busy performing an operation event=0xb7,period=2000003,umask=0x2 00 ocr.demand_code_rd.any_response other Counts demand instruction fetches and L1 instruction cache prefetches that have any type of response event=0x2a,period=100003,umask=0x1,offcore_rsp=0x10004 00 ocr.demand_code_rd.dram other Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAM event=0x2a,period=100003,umask=0x1,offcore_rsp=0x73C000004 00 ocr.demand_code_rd.local_dram other Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Cluster event=0x2a,period=100003,umask=0x1,offcore_rsp=0x104000004 00 ocr.demand_code_rd.snc_dram other Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=0x1,offcore_rsp=0x708000004 00 ocr.demand_data_rd.dram other Counts demand data reads that were supplied by DRAM event=0x2a,period=100003,umask=0x1,offcore_rsp=0x73C000001 00 ocr.demand_data_rd.local_dram other Counts demand data reads that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Cluster event=0x2a,period=100003,umask=0x1,offcore_rsp=0x104000001 00 ocr.demand_data_rd.remote_dram other Counts demand data reads that were supplied by DRAM attached to another socket event=0x2a,period=100003,umask=0x1,offcore_rsp=0x730000001 00 ocr.demand_data_rd.snc_dram other Counts demand data reads that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=0x1,offcore_rsp=0x708000001 00 ocr.demand_rfo.any_response other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that have any type of response event=0x2a,period=100003,umask=0x1,offcore_rsp=0x3F3FFC0002 00 ocr.demand_rfo.dram other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAM event=0x2a,period=100003,umask=0x1,offcore_rsp=0x73C000002 00 ocr.demand_rfo.local_dram other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Cluster event=0x2a,period=100003,umask=0x1,offcore_rsp=0x104000002 00 ocr.demand_rfo.snc_dram other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=0x1,offcore_rsp=0x708000002 00 ocr.hwpf_l1d.any_response other Counts data load hardware prefetch requests to the L1 data cache that have any type of response event=0x2a,period=100003,umask=0x1,offcore_rsp=0x10400 00 ocr.hwpf_l2.any_response other Counts hardware prefetches (which bring data to L2) that have any type of response event=0x2a,period=100003,umask=0x1,offcore_rsp=0x10070 00 ocr.hwpf_l3.any_response other Counts hardware prefetches to the L3 only that have any type of response event=0x2a,period=100003,umask=0x1,offcore_rsp=0x12380 00 ocr.hwpf_l3.remote other Counts hardware prefetches to the L3 only that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline was homed in a remote socket event=0x2a,period=100003,umask=0x1,offcore_rsp=0x90002380 00 ocr.modified_write.any_response other Counts writebacks of modified cachelines and streaming stores that have any type of response event=0x2a,period=100003,umask=0x1,offcore_rsp=0x10808 00 ocr.reads_to_core.any_response other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that have any type of response event=0x2a,period=100003,umask=0x1,offcore_rsp=0x3F3FFC4477 00 ocr.reads_to_core.dram other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM event=0x2a,period=100003,umask=0x1,offcore_rsp=0x73C004477 00 ocr.reads_to_core.local_dram other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Cluster event=0x2a,period=100003,umask=0x1,offcore_rsp=0x104004477 00 ocr.reads_to_core.local_socket_dram other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM attached to this socket, whether or not in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts DRAM accesses that are controlled by the close or distant SNC Cluster event=0x2a,period=100003,umask=0x1,offcore_rsp=0x70C004477 00 ocr.reads_to_core.remote other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the local socket's L1, L2, or L3 caches and were supplied by a remote socket event=0x2a,period=100003,umask=0x1,offcore_rsp=0x3F33004477 00 ocr.reads_to_core.remote_dram other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM attached to another socket event=0x2a,period=100003,umask=0x1,offcore_rsp=0x730004477 00 ocr.reads_to_core.remote_memory other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM or PMM attached to another socket event=0x2a,period=100003,umask=0x1,offcore_rsp=0x733004477 00 ocr.reads_to_core.snc_dram other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) mode event=0x2a,period=100003,umask=0x1,offcore_rsp=0x708004477 00 ocr.write_estimate.memory other Counts Demand RFOs, ItoM's, PREFECTHW's, Hardware RFO Prefetches to the L1/L2 and Streaming stores that likely resulted in a store to Memory (DRAM or PMM) event=0x2a,period=100003,umask=0x1,offcore_rsp=0xFBFF80822 00 int_misc.mba_stalls pipeline INT_MISC.MBA_STALLS event=0xad,period=1000003,umask=0x20 00 uops_executed.core pipeline Number of uops executed on the core event=0xb1,period=2000003,umask=0x2 00 Counts the number of uops executed from any thread unc_cha_bypass_cha_imc.intermediate uncore cache CHA to iMC Bypass : Intermediate bypass Taken event=0x57,umask=0x2 01 CHA to iMC Bypass : Intermediate bypass Taken : Counts the number of times when the CHA was able to bypass HA pipe on the way to iMC. This is a latency optimization for situations when there is light loadings on the memory subsystem. This can be filtered by when the bypass was taken and when it was not. : Filter for transactions that succeeded in taking the intermediate bypass unc_cha_bypass_cha_imc.not_taken uncore cache CHA to iMC Bypass : Not Taken event=0x57,umask=0x4 01 CHA to iMC Bypass : Not Taken : Counts the number of times when the CHA was able to bypass HA pipe on the way to iMC. This is a latency optimization for situations when there is light loadings on the memory subsystem. This can be filtered by when the bypass was taken and when it was not. : Filter for transactions that could not take the bypass, and issues a read to memory. Note that transactions that did not take the bypass but did not issue read to memory will not be counted unc_cha_bypass_cha_imc.taken uncore cache CHA to iMC Bypass : Taken event=0x57,umask=0x1 01 CHA to iMC Bypass : Taken : Counts the number of times when the CHA was able to bypass HA pipe on the way to iMC. This is a latency optimization for situations when there is light loadings on the memory subsystem. This can be filtered by when the bypass was taken and when it was not. : Filter for transactions that succeeded in taking the full bypass unc_cha_clockticks uncore cache CHA Clockticks event=0x1 01 Number of CHA clock cycles while the event is enabled unc_cha_core_snp.any_gtone uncore cache Core Cross Snoops Issued : Any Cycle with Multiple Snoops event=0x33,umask=0xf2 01 Core Cross Snoops Issued : Any Cycle with Multiple Snoops : Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.any_one uncore cache Core Cross Snoops Issued : Any Single Snoop event=0x33,umask=0xf1 01 Core Cross Snoops Issued : Any Single Snoop : Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.core_gtone uncore cache Core Cross Snoops Issued : Multiple Core Requests event=0x33,umask=0x42 01 Core Cross Snoops Issued : Multiple Core Requests : Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.core_one uncore cache Core Cross Snoops Issued : Single Core Requests event=0x33,umask=0x41 01 Core Cross Snoops Issued : Single Core Requests : Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.evict_gtone uncore cache Core Cross Snoops Issued : Multiple Eviction event=0x33,umask=0x82 01 Core Cross Snoops Issued : Multiple Eviction : Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.evict_one uncore cache Core Cross Snoops Issued : Single Eviction event=0x33,umask=0x81 01 Core Cross Snoops Issued : Single Eviction : Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.ext_gtone uncore cache Core Cross Snoops Issued : Multiple External Snoops event=0x33,umask=0x22 01 Core Cross Snoops Issued : Multiple External Snoops : Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.ext_one uncore cache Core Cross Snoops Issued : Single External Snoops event=0x33,umask=0x21 01 Core Cross Snoops Issued : Single External Snoops : Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.remote_gtone uncore cache Core Cross Snoops Issued : Multiple Snoop Targets from Remote event=0x33,umask=0x12 01 Core Cross Snoops Issued : Multiple Snoop Targets from Remote : Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_core_snp.remote_one uncore cache Core Cross Snoops Issued : Single Snoop Target from Remote event=0x33,umask=0x11 01 Core Cross Snoops Issued : Single Snoop Target from Remote : Counts the number of transactions that trigger a configurable number of cross snoops. Cores are snooped if the transaction looks up the cache and determines that it is necessary based on the operation type and what CoreValid bits are set. For example, if 2 CV bits are set on a data read, the cores must have the data in S state so it is not necessary to snoop them. However, if only 1 CV bit is set the core my have modified the data. If the transaction was an RFO, it would need to invalidate the lines. This event can be filtered based on who triggered the initial snoop(s) unc_cha_direct_go.ha_suppress_drd uncore cache Direct GO event=0x6e,umask=0x4 01 unc_cha_direct_go.ha_suppress_no_d2c uncore cache Direct GO event=0x6e,umask=0x2 01 unc_cha_direct_go.ha_tor_dealloc uncore cache Direct GO event=0x6e,umask=0x1 01 unc_cha_direct_go_opc.extcmp uncore cache Direct GO event=0x6d,umask=0x1 01 unc_cha_direct_go_opc.fast_go uncore cache Direct GO event=0x6d,umask=0x10 01 unc_cha_direct_go_opc.fast_go_pull uncore cache Direct GO event=0x6d,umask=0x20 01 unc_cha_direct_go_opc.go uncore cache Direct GO event=0x6d,umask=0x4 01 unc_cha_direct_go_opc.go_pull uncore cache Direct GO event=0x6d,umask=0x8 01 unc_cha_direct_go_opc.idle_due_suppress uncore cache Direct GO event=0x6d,umask=0x80 01 unc_cha_direct_go_opc.nop uncore cache Direct GO event=0x6d,umask=0x40 01 unc_cha_direct_go_opc.pull uncore cache Direct GO event=0x6d,umask=0x2 01 unc_cha_egress_ordering.iv_snoopgo_dn uncore cache Egress Blocking due to Ordering requirements : Down event=0xba,umask=0x4 01 Egress Blocking due to Ordering requirements : Down : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_cha_egress_ordering.iv_snoopgo_up uncore cache Egress Blocking due to Ordering requirements : Up event=0xba,umask=0x1 01 Egress Blocking due to Ordering requirements : Up : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_cha_hitme_hit.shared_ownreq uncore cache Counts Number of Hits in HitMe Cache : Shared hit and op is RdInvOwn, RdInv, Inv* event=0x5f,umask=0x4 01 unc_cha_hitme_hit.wbmtoe uncore cache Counts Number of Hits in HitMe Cache : op is WbMtoE event=0x5f,umask=0x8 01 unc_cha_hitme_hit.wbmtoi_or_s uncore cache Counts Number of Hits in HitMe Cache : op is WbMtoI, WbPushMtoI, WbFlush, or WbMtoS event=0x5f,umask=0x10 01 unc_cha_hitme_lookup.read uncore cache Counts Number of times HitMe Cache is accessed : op is RdCode, RdData, RdDataMigratory, RdCur, RdInvOwn, RdInv, Inv* event=0x5e,umask=0x1 01 unc_cha_hitme_lookup.write uncore cache Counts Number of times HitMe Cache is accessed : op is WbMtoE, WbMtoI, WbPushMtoI, WbFlush, or WbMtoS event=0x5e,umask=0x2 01 unc_cha_hitme_miss.notshared_rdinvown uncore cache Counts Number of Misses in HitMe Cache : No SF/LLC HitS/F and op is RdInvOwn event=0x60,umask=0x40 01 unc_cha_hitme_miss.read_or_inv uncore cache Counts Number of Misses in HitMe Cache : op is RdCode, RdData, RdDataMigratory, RdCur, RdInv, Inv* event=0x60,umask=0x80 01 unc_cha_hitme_miss.shared_rdinvown uncore cache Counts Number of Misses in HitMe Cache : SF/LLC HitS/F and op is RdInvOwn event=0x60,umask=0x20 01 unc_cha_hitme_update.deallocate uncore cache Counts the number of Allocate/Update to HitMe Cache : Deallocate HitME$ on Reads without RspFwdI* event=0x61,umask=0x10 01 unc_cha_hitme_update.deallocate_rspfwdi_loc uncore cache Counts the number of Allocate/Update to HitMe Cache : op is RspIFwd or RspIFwdWb for a local request event=0x61,umask=0x1 01 Counts the number of Allocate/Update to HitMe Cache : op is RspIFwd or RspIFwdWb for a local request : Received RspFwdI* for a local request, but converted HitME$ to SF entry unc_cha_hitme_update.rdinvown uncore cache Counts the number of Allocate/Update to HitMe Cache : Update HitMe Cache on RdInvOwn even if not RspFwdI* event=0x61,umask=0x8 01 unc_cha_hitme_update.rspfwdi_rem uncore cache Counts the number of Allocate/Update to HitMe Cache : op is RspIFwd or RspIFwdWb for a remote request event=0x61,umask=0x2 01 Counts the number of Allocate/Update to HitMe Cache : op is RspIFwd or RspIFwdWb for a remote request : Updated HitME$ on RspFwdI* or local HitM/E received for a remote request unc_cha_hitme_update.shared uncore cache Counts the number of Allocate/Update to HitMe Cache : Update HitMe Cache to SHARed event=0x61,umask=0x4 01 unc_cha_imc_reads_count.priority uncore cache HA to iMC Reads Issued : ISOCH event=0x59,umask=0x2 01 HA to iMC Reads Issued : ISOCH : Count of the number of reads issued to any of the memory controller channels. This can be filtered by the priority of the reads unc_cha_imc_writes_count.full_priority uncore cache CHA to iMC Full Line Writes Issued : ISOCH Full Line event=0x5b,umask=0x4 01 CHA to iMC Full Line Writes Issued : ISOCH Full Line : Counts the total number of full line writes issued from the HA into the memory controller unc_cha_imc_writes_count.partial uncore cache CHA to iMC Full Line Writes Issued : Partial Non-ISOCH event=0x5b,umask=0x2 01 CHA to iMC Full Line Writes Issued : Partial Non-ISOCH : Counts the total number of full line writes issued from the HA into the memory controller unc_cha_imc_writes_count.partial_priority uncore cache CHA to iMC Full Line Writes Issued : ISOCH Partial event=0x5b,umask=0x8 01 CHA to iMC Full Line Writes Issued : ISOCH Partial : Counts the total number of full line writes issued from the HA into the memory controller unc_cha_llc_lookup.all uncore cache Cache and Snoop Filter Lookups; Any Request event=0x34,umask=0x1fffff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state.; Filters for any transaction originating from the IPQ or IRQ. This does not include lookups originating from the ISMQ unc_cha_llc_lookup.all_remote uncore cache Cache Lookups : All transactions from Remote Agents event=0x34,umask=0x17e0ff 01 Cache Lookups : All transactions from Remote Agents : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.any_f uncore cache Cache Lookups : All Requests event=0x34 01 Cache Lookups : All Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Any local or remote transaction to the LLC, including prefetch unc_cha_llc_lookup.code uncore cache Cache Lookups : CRd Requests event=0x34,umask=0x1bd0ff 01 Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC. This includes CRd prefetch unc_cha_llc_lookup.code_read_f uncore cache Cache Lookups : CRd Requests event=0x34 01 Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC. This includes CRd prefetch unc_cha_llc_lookup.corepref_or_dmnd_local_f uncore cache Cache Lookups : Local non-prefetch requests event=0x34 01 Cache Lookups : Local non-prefetch requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Any local transaction to the LLC, not including prefetch unc_cha_llc_lookup.data_rd uncore cache Cache and Snoop Filter Lookups; Data Read Request event=0x34,umask=0x1bc1ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.data_read_all uncore cache Cache Lookups : Data Reads event=0x34,umask=0x1fc1ff 01 Cache Lookups : Data Reads : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.data_read_f uncore cache Cache Lookups : Data Read Request event=0x34 01 Cache Lookups : Data Read Request : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Read transactions unc_cha_llc_lookup.data_read_local uncore cache Cache Lookups : Demand Data Reads, Core and LLC prefetches event=0x34,umask=0x841ff 01 Cache Lookups : Demand Data Reads, Core and LLC prefetches : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.data_read_miss uncore cache Cache Lookups : Data Read Misses event=0x34,umask=0x1fc101 01 Cache Lookups : Data Read Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.e uncore cache Cache Lookups : E State event=0x34,umask=0x20 01 Cache Lookups : E State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Hit Exclusive State unc_cha_llc_lookup.f uncore cache Cache Lookups : F State event=0x34,umask=0x80 01 Cache Lookups : F State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Hit Forward State unc_cha_llc_lookup.flush_inv uncore cache Cache Lookups : Flush or Invalidate Requests event=0x34,umask=0x1a44ff 01 Cache Lookups : Flush : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing unc_cha_llc_lookup.flush_or_inv_f uncore cache Cache Lookups : Flush event=0x34 01 Cache Lookups : Flush : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing unc_cha_llc_lookup.i uncore cache Cache Lookups : I State event=0x34,umask=0x1 01 Cache Lookups : I State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Miss unc_cha_llc_lookup.llcpref_local_f uncore cache Cache Lookups : Local LLC prefetch requests (from LLC) event=0x34 01 Cache Lookups : Local LLC prefetch requests (from LLC) : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Any local LLC prefetch to the LLC unc_cha_llc_lookup.locally_homed_address uncore cache Cache Lookups : Transactions homed locally event=0x34,umask=0xbdfff 01 Cache Lookups : Transactions homed locally : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Transaction whose address resides in the local MC unc_cha_llc_lookup.local_code uncore cache Cache Lookups : CRd Requests that come from the local socket (usually the core) event=0x34,umask=0x19d0ff 01 Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC. This includes CRd prefetch unc_cha_llc_lookup.local_data_rd uncore cache Cache and Snoop Filter Lookups; Data Read Request that come from the local socket (usually the core) event=0x34,umask=0x19c1ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.local_dmnd_code uncore cache Cache Lookups : Demand CRd Requests that come from the local socket (usually the core) event=0x34,umask=0x1850ff 01 Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC. This includes CRd prefetch unc_cha_llc_lookup.local_dmnd_data_rd uncore cache Cache and Snoop Filter Lookups; Demand Data Reads that come from the local socket (usually the core) event=0x34,umask=0x1841ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.local_dmnd_rfo uncore cache Cache Lookups : Demand RFO Requests that come from the local socket (usually the core) event=0x34,umask=0x1848ff 01 Cache Lookups : RFO Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC. This includes RFO prefetch unc_cha_llc_lookup.local_f uncore cache Cache Lookups : Transactions homed locally event=0x34 01 Cache Lookups : Transactions homed locally : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Transaction whose address resides in the local MC unc_cha_llc_lookup.local_flush_inv uncore cache Cache Lookups : Flush or Invalidate Requests that come from the local socket (usually the core) event=0x34,umask=0x1844ff 01 Cache Lookups : Flush : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing unc_cha_llc_lookup.local_llc_pf uncore cache Cache and Snoop Filter Lookups; Prefetch requests to the LLC that come from the local socket (usually the core) event=0x34,umask=0x189dff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.local_pf uncore cache Cache and Snoop Filter Lookups; Data Read Prefetches that come from the local socket (usually the core) event=0x34,umask=0x199dff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.local_pf_code uncore cache Cache Lookups : CRd Prefetches that come from the local socket (usually the core) event=0x34,umask=0x1910ff 01 Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC. This includes CRd prefetch unc_cha_llc_lookup.local_pf_data_rd uncore cache Cache and Snoop Filter Lookups; Data Read Prefetches that come from the local socket (usually the core) event=0x34,umask=0x1981ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.local_pf_rfo uncore cache Cache Lookups : RFO Prefetches that come from the local socket (usually the core) event=0x34,umask=0x1908ff 01 Cache Lookups : RFO Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC. This includes RFO prefetch unc_cha_llc_lookup.local_rfo uncore cache Cache Lookups : RFO Requests that come from the local socket (usually the core) event=0x34,umask=0x19c8ff 01 Cache Lookups : RFO Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC. This includes RFO prefetch unc_cha_llc_lookup.m uncore cache Cache Lookups : M State event=0x34,umask=0x40 01 Cache Lookups : M State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Hit Modified State unc_cha_llc_lookup.miss_all uncore cache Cache Lookups : All Misses event=0x34,umask=0x1fe001 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.other_req_f uncore cache Cache Lookups : Write Requests event=0x34 01 Cache Lookups : Write Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Writeback transactions from L2 to the LLC This includes all write transactions -- both Cacheable and UC unc_cha_llc_lookup.pref_or_dmnd_remote_f uncore cache Cache Lookups : Remote non-snoop requests event=0x34 01 Cache Lookups : Remote non-snoop requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Remote non-snoop transactions to the LLC unc_cha_llc_lookup.remotely_homed_address uncore cache Cache Lookups : Transactions homed remotely event=0x34,umask=0x15dfff 01 Cache Lookups : Transactions homed remotely : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Transaction whose address resides in a remote MC unc_cha_llc_lookup.remote_code uncore cache Cache Lookups : CRd Requests that come from a Remote socket event=0x34,umask=0x1a10ff 01 Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC. This includes CRd prefetch unc_cha_llc_lookup.remote_data_rd uncore cache Cache and Snoop Filter Lookups; Data Read Requests that come from a Remote socket event=0x34,umask=0x1a01ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.remote_f uncore cache Cache Lookups : Transactions homed remotely event=0x34 01 Cache Lookups : Transactions homed remotely : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Transaction whose address resides in a remote MC unc_cha_llc_lookup.remote_flush_inv uncore cache Cache Lookups : Flush or Invalidate requests that come from a Remote socket event=0x34,umask=0x1a04ff 01 Cache Lookups : Flush : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing unc_cha_llc_lookup.remote_other uncore cache Cache Lookups : Filters Requests for those that write info into the cache that come from a remote socket event=0x34,umask=0x1a02ff 01 Cache Lookups : Write Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Writeback transactions from L2 to the LLC This includes all write transactions -- both Cacheable and UC unc_cha_llc_lookup.remote_rfo uncore cache Cache Lookups : RFO Requests that come from a Remote socket event=0x34,umask=0x1a08ff 01 Cache Lookups : RFO Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC. This includes RFO prefetch unc_cha_llc_lookup.remote_snoop_f uncore cache Cache Lookups : Remote snoop requests event=0x34 01 Cache Lookups : Remote snoop requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Remote snoop transactions to the LLC unc_cha_llc_lookup.remote_snp uncore cache Cache and Snoop Filter Lookups; Snoop Requests from a Remote Socket event=0x34,umask=0x1c19ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state.; Filters for any transaction originating from the IPQ or IRQ. This does not include lookups originating from the ISMQ unc_cha_llc_lookup.rfo uncore cache Cache Lookups : RFO Requests event=0x34,umask=0x1bc8ff 01 Cache Lookups : RFO Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC. This includes RFO prefetch unc_cha_llc_lookup.rfo_f uncore cache Cache Lookups : RFO Request Filter event=0x34 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC. This includes RFO prefetch unc_cha_llc_lookup.rfo_local uncore cache Cache Lookups : Locally HOMed RFOs - Demand and Prefetches event=0x34,umask=0x9c8ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.s uncore cache Cache Lookups : S State event=0x34,umask=0x10 01 Cache Lookups : S State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Hit Shared State unc_cha_llc_lookup.sf_e uncore cache Cache Lookups : SnoopFilter - E State event=0x34,umask=0x4 01 Cache Lookups : SnoopFilter - E State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : SF Hit Exclusive State unc_cha_llc_lookup.sf_h uncore cache Cache Lookups : SnoopFilter - H State event=0x34,umask=0x8 01 Cache Lookups : SnoopFilter - H State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : SF Hit HitMe State unc_cha_llc_lookup.sf_s uncore cache Cache Lookups : SnoopFilter - S State event=0x34,umask=0x2 01 Cache Lookups : SnoopFilter - S State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : SF Hit Shared State unc_cha_llc_lookup.write_local uncore cache Cache Lookups : Writes event=0x34,umask=0x842ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Requests that install or change a line in the LLC. Examples: Writebacks from Core L2's and UPI. Prefetches into the LLC unc_cha_llc_lookup.write_remote uncore cache Cache Lookups : Remote Writes event=0x34,umask=0x17c2ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_victims.e_state uncore cache Lines Victimized : Lines in E state event=0x37,umask=0x2 01 Lines Victimized : Lines in E state : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.ia uncore cache Lines Victimized : IA traffic event=0x37,umask=0x20 01 Lines Victimized : IA traffic : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.io uncore cache Lines Victimized : IO traffic event=0x37,umask=0x10 01 Lines Victimized : IO traffic : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.io_e uncore cache All LLC lines in E state that are victimized on a fill from an IO device event=0x37,umask=0x12 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.io_fs uncore cache All LLC lines in F or S state that are victimized on a fill from an IO device event=0x37,umask=0x1c 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.io_m uncore cache All LLC lines in M state that are victimized on a fill from an IO device event=0x37,umask=0x11 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.io_mesf uncore cache All LLC lines in any state that are victimized on a fill from an IO device event=0x37,umask=0x1f 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_all uncore cache Lines Victimized; Local - All Lines event=0x37,umask=0x200f 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_e uncore cache Lines Victimized event=0x37,umask=0x2002 01 Lines Victimized : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_m uncore cache Lines Victimized event=0x37,umask=0x2001 01 Lines Victimized : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_only uncore cache Lines Victimized : Local Only event=0x37 01 Lines Victimized : Local Only : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_s uncore cache Lines Victimized event=0x37,umask=0x2004 01 Lines Victimized : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.m_state uncore cache Lines Victimized : Lines in M state event=0x37,umask=0x1 01 Lines Victimized : Lines in M state : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_all uncore cache Lines Victimized; Remote - All Lines event=0x37,umask=0x800f 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_e uncore cache Lines Victimized event=0x37,umask=0x8002 01 Lines Victimized : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_m uncore cache Lines Victimized event=0x37,umask=0x8001 01 Lines Victimized : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_only uncore cache Lines Victimized : Remote Only event=0x37 01 Lines Victimized : Remote Only : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_s uncore cache Lines Victimized event=0x37,umask=0x8004 01 Lines Victimized : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.s_state uncore cache Lines Victimized : Lines in S State event=0x37,umask=0x4 01 Lines Victimized : Lines in S State : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.total_e uncore cache All LLC lines in E state that are victimized on a fill event=0x37,umask=0x2 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.total_m uncore cache All LLC lines in M state that are victimized on a fill event=0x37,umask=0x1 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.total_s uncore cache All LLC lines in S state that are victimized on a fill event=0x37,umask=0x4 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_misc.cv0_pref_miss uncore cache Cbo Misc : CV0 Prefetch Miss event=0x39,umask=0x20 01 Cbo Misc : CV0 Prefetch Miss : Miscellaneous events in the Cbo unc_cha_misc.cv0_pref_vic uncore cache Cbo Misc : CV0 Prefetch Victim event=0x39,umask=0x10 01 Cbo Misc : CV0 Prefetch Victim : Miscellaneous events in the Cbo unc_cha_misc.rspi_was_fse uncore cache Cbo Misc : Silent Snoop Eviction event=0x39,umask=0x1 01 Cbo Misc : Silent Snoop Eviction : Miscellaneous events in the Cbo. : Counts the number of times when a Snoop hit in FSE states and triggered a silent eviction. This is useful because this information is lost in the PRE encodings unc_cha_misc.wc_aliasing uncore cache Cbo Misc : Write Combining Aliasing event=0x39,umask=0x2 01 Cbo Misc : Write Combining Aliasing : Miscellaneous events in the Cbo. : Counts the number of times that a USWC write (WCIL(F)) transaction hit in the LLC in M state, triggering a WBMtoI followed by the USWC write. This occurs when there is WC aliasing unc_cha_osb.local_invitoe uncore cache OSB Snoop Broadcast : Local InvItoE event=0x55,umask=0x1 01 OSB Snoop Broadcast : Local InvItoE : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_cha_osb.local_read uncore cache OSB Snoop Broadcast : Local Rd event=0x55,umask=0x2 01 OSB Snoop Broadcast : Local Rd : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_cha_osb.off_pwrheuristic uncore cache OSB Snoop Broadcast : Off event=0x55,umask=0x20 01 OSB Snoop Broadcast : Off : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_cha_osb.remote_read uncore cache OSB Snoop Broadcast : Remote Rd event=0x55,umask=0x4 01 OSB Snoop Broadcast : Remote Rd : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_cha_osb.remote_readinvitoe uncore cache OSB Snoop Broadcast : Remote Rd InvItoE event=0x55,umask=0x8 01 OSB Snoop Broadcast : Remote Rd InvItoE : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_cha_osb.rfo_hits_snp_bcast uncore cache OSB Snoop Broadcast : RFO HitS Snoop Broadcast event=0x55,umask=0x10 01 OSB Snoop Broadcast : RFO HitS Snoop Broadcast : Count of OSB snoop broadcasts. Counts by 1 per request causing OSB snoops to be broadcast. Does not count all the snoops generated by OSB unc_cha_pmm_memmode_nm_invitox.local uncore cache UNC_CHA_PMM_MEMMODE_NM_INVITOX.LOCAL event=0x65,umask=0x1 01 unc_cha_pmm_memmode_nm_invitox.remote uncore cache UNC_CHA_PMM_MEMMODE_NM_INVITOX.REMOTE event=0x65,umask=0x2 01 unc_cha_pmm_memmode_nm_invitox.setconflict uncore cache UNC_CHA_PMM_MEMMODE_NM_INVITOX.SETCONFLICT event=0x65,umask=0x4 01 unc_cha_pmm_memmode_nm_setconflicts.llc uncore cache Memory Mode related events; Counts the number of times CHA saw a Near Memory set conflict in SF/LLC event=0x64,umask=0x2 01 Near Memory evictions due to another read to the same Near Memory set in the LLC unc_cha_pmm_memmode_nm_setconflicts.sf uncore cache Memory Mode related events; Counts the number of times CHA saw a Near memory set conflict in SF/LLC event=0x64,umask=0x1 01 Near Memory evictions due to another read to the same Near Memory set in the SF unc_cha_pmm_memmode_nm_setconflicts.tor uncore cache Memory Mode related events; Counts the number of times CHA saw a Near Memory set conflict in TOR event=0x64,umask=0x4 01 No Reject in the CHA due to a pending read to the same Near Memory set in the TOR unc_cha_pmm_memmode_nm_setconflicts2.iodc uncore cache UNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS2.IODC event=0x70,umask=0x1 01 unc_cha_pmm_memmode_nm_setconflicts2.memwr uncore cache UNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS2.MEMWR event=0x70,umask=0x2 01 unc_cha_pmm_memmode_nm_setconflicts2.memwrni uncore cache UNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS2.MEMWRNI event=0x70,umask=0x4 01 unc_cha_pmm_qos.ddr4_fast_insert uncore cache UNC_CHA_PMM_QOS.DDR4_FAST_INSERT event=0x66,umask=0x2 01 unc_cha_pmm_qos.rej_irq uncore cache UNC_CHA_PMM_QOS.REJ_IRQ event=0x66,umask=0x8 01 unc_cha_pmm_qos.slowtorq_skip uncore cache UNC_CHA_PMM_QOS.SLOWTORQ_SKIP event=0x66,umask=0x40 01 unc_cha_pmm_qos.slow_insert uncore cache UNC_CHA_PMM_QOS.SLOW_INSERT event=0x66,umask=0x1 01 unc_cha_pmm_qos.throttle uncore cache UNC_CHA_PMM_QOS.THROTTLE event=0x66,umask=0x4 01 unc_cha_pmm_qos.throttle_irq uncore cache UNC_CHA_PMM_QOS.THROTTLE_IRQ event=0x66,umask=0x20 01 unc_cha_pmm_qos.throttle_prq uncore cache UNC_CHA_PMM_QOS.THROTTLE_PRQ event=0x66,umask=0x10 01 unc_cha_pmm_qos_occupancy.ddr_fast_fifo uncore cache UNC_CHA_PMM_QOS_OCCUPANCY.DDR_FAST_FIFO event=0x67,umask=0x2 01 : count # of FAST TOR Request inserted to ha_tor_req_fifo unc_cha_pmm_qos_occupancy.ddr_slow_fifo uncore cache Number of SLOW TOR Request inserted to ha_pmm_tor_req_fifo event=0x67,umask=0x1 01 unc_cha_read_no_credits.mc0 uncore cache CHA iMC CHNx READ Credits Empty : MC0 event=0x58,umask=0x1 01 CHA iMC CHNx READ Credits Empty : MC0 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 0 only unc_cha_read_no_credits.mc1 uncore cache CHA iMC CHNx READ Credits Empty : MC1 event=0x58,umask=0x2 01 CHA iMC CHNx READ Credits Empty : MC1 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 1 only unc_cha_read_no_credits.mc2 uncore cache CHA iMC CHNx READ Credits Empty : MC2 event=0x58,umask=0x4 01 CHA iMC CHNx READ Credits Empty : MC2 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 2 only unc_cha_read_no_credits.mc3 uncore cache CHA iMC CHNx READ Credits Empty : MC3 event=0x58,umask=0x8 01 CHA iMC CHNx READ Credits Empty : MC3 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 3 only unc_cha_read_no_credits.mc4 uncore cache CHA iMC CHNx READ Credits Empty : MC4 event=0x58,umask=0x10 01 CHA iMC CHNx READ Credits Empty : MC4 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 4 only unc_cha_read_no_credits.mc5 uncore cache CHA iMC CHNx READ Credits Empty : MC5 event=0x58,umask=0x20 01 CHA iMC CHNx READ Credits Empty : MC5 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 5 only unc_cha_requests.invitoe uncore cache Requests for exclusive ownership of a cache line without receiving data event=0x50,umask=0x30 01 Counts the total number of requests coming from a unit on this socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHA unc_cha_requests.invitoe_remote uncore cache Remote requests for exclusive ownership of a cache line without receiving data event=0x50,umask=0x20 01 Counts the total number of requests coming from a remote socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHA unc_cha_requests.reads uncore cache Read requests made into the CHA event=0x50,umask=0x3 01 Counts read requests made into this CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a write) unc_cha_requests.writes uncore cache Write requests made into the CHA event=0x50,umask=0xc 01 Counts write requests made into the CHA, including streaming, evictions, HitM (Reads from another core to a Modified cacheline), etc unc_cha_rxc_inserts.ipq uncore cache Ingress (from CMS) Allocations : IPQ event=0x13,umask=0x4 01 Ingress (from CMS) Allocations : IPQ : Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.irq uncore cache Ingress (from CMS) Allocations : IRQ event=0x13,umask=0x1 01 Ingress (from CMS) Allocations : IRQ : Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.irq_rej uncore cache Ingress (from CMS) Allocations : IRQ Rejected event=0x13,umask=0x2 01 Ingress (from CMS) Allocations : IRQ Rejected : Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.prq uncore cache Ingress (from CMS) Allocations : PRQ event=0x13,umask=0x10 01 Ingress (from CMS) Allocations : PRQ : Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.prq_rej uncore cache Ingress (from CMS) Allocations : PRQ event=0x13,umask=0x20 01 Ingress (from CMS) Allocations : PRQ : Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.rrq uncore cache Ingress (from CMS) Allocations : RRQ event=0x13,umask=0x40 01 Ingress (from CMS) Allocations : RRQ : Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_inserts.wbq uncore cache Ingress (from CMS) Allocations : WBQ event=0x13,umask=0x80 01 Ingress (from CMS) Allocations : WBQ : Counts number of allocations per cycle into the specified Ingress queue unc_cha_rxc_ipq0_reject.ad_req_vn0 uncore cache IPQ Requests (from CMS) Rejected - Set 0 : AD REQ on VN0 event=0x22,umask=0x1 01 IPQ Requests (from CMS) Rejected - Set 0 : AD REQ on VN0 : No AD VN0 credit for generating a request unc_cha_rxc_ipq0_reject.ad_rsp_vn0 uncore cache IPQ Requests (from CMS) Rejected - Set 0 : AD RSP on VN0 event=0x22,umask=0x2 01 IPQ Requests (from CMS) Rejected - Set 0 : AD RSP on VN0 : No AD VN0 credit for generating a response unc_cha_rxc_ipq0_reject.ak_non_upi uncore cache IPQ Requests (from CMS) Rejected - Set 0 : Non UPI AK Request event=0x22,umask=0x40 01 IPQ Requests (from CMS) Rejected - Set 0 : Non UPI AK Request : Can't inject AK ring message unc_cha_rxc_ipq0_reject.bl_ncb_vn0 uncore cache IPQ Requests (from CMS) Rejected - Set 0 : BL NCB on VN0 event=0x22,umask=0x10 01 IPQ Requests (from CMS) Rejected - Set 0 : BL NCB on VN0 : No BL VN0 credit for NCB unc_cha_rxc_ipq0_reject.bl_ncs_vn0 uncore cache IPQ Requests (from CMS) Rejected - Set 0 : BL NCS on VN0 event=0x22,umask=0x20 01 IPQ Requests (from CMS) Rejected - Set 0 : BL NCS on VN0 : No BL VN0 credit for NCS unc_cha_rxc_ipq0_reject.bl_rsp_vn0 uncore cache IPQ Requests (from CMS) Rejected - Set 0 : BL RSP on VN0 event=0x22,umask=0x4 01 IPQ Requests (from CMS) Rejected - Set 0 : BL RSP on VN0 : No BL VN0 credit for generating a response unc_cha_rxc_ipq0_reject.bl_wb_vn0 uncore cache IPQ Requests (from CMS) Rejected - Set 0 : BL WB on VN0 event=0x22,umask=0x8 01 IPQ Requests (from CMS) Rejected - Set 0 : BL WB on VN0 : No BL VN0 credit for generating a writeback unc_cha_rxc_ipq0_reject.iv_non_upi uncore cache IPQ Requests (from CMS) Rejected - Set 0 : Non UPI IV Request event=0x22,umask=0x80 01 IPQ Requests (from CMS) Rejected - Set 0 : Non UPI IV Request : Can't inject IV ring message unc_cha_rxc_ipq1_reject.allow_snp uncore cache IPQ Requests (from CMS) Rejected - Set 1 : Allow Snoop event=0x23,umask=0x40 01 unc_cha_rxc_ipq1_reject.any0 uncore cache IPQ Requests (from CMS) Rejected - Set 1 : ANY0 event=0x23,umask=0x1 01 IPQ Requests (from CMS) Rejected - Set 1 : ANY0 : Any condition listed in the IPQ0 Reject counter was true unc_cha_rxc_ipq1_reject.ha uncore cache IPQ Requests (from CMS) Rejected - Set 1 : HA event=0x23,umask=0x2 01 unc_cha_rxc_ipq1_reject.llc_or_sf_way uncore cache IPQ Requests (from CMS) Rejected - Set 1 : LLC OR SF Way event=0x23,umask=0x20 01 IPQ Requests (from CMS) Rejected - Set 1 : LLC OR SF Way : Way conflict with another request that caused the reject unc_cha_rxc_ipq1_reject.llc_victim uncore cache IPQ Requests (from CMS) Rejected - Set 1 : LLC Victim event=0x23,umask=0x4 01 unc_cha_rxc_ipq1_reject.pa_match uncore cache IPQ Requests (from CMS) Rejected - Set 1 : PhyAddr Match event=0x23,umask=0x80 01 IPQ Requests (from CMS) Rejected - Set 1 : PhyAddr Match : Address match with an outstanding request that was rejected unc_cha_rxc_ipq1_reject.sf_victim uncore cache IPQ Requests (from CMS) Rejected - Set 1 : SF Victim event=0x23,umask=0x8 01 IPQ Requests (from CMS) Rejected - Set 1 : SF Victim : Requests did not generate Snoop filter victim unc_cha_rxc_ipq1_reject.victim uncore cache IPQ Requests (from CMS) Rejected - Set 1 : Victim event=0x23,umask=0x10 01 unc_cha_rxc_irq0_reject.ad_req_vn0 uncore cache IRQ Requests (from CMS) Rejected - Set 0 : AD REQ on VN0 event=0x18,umask=0x1 01 IRQ Requests (from CMS) Rejected - Set 0 : AD REQ on VN0 : No AD VN0 credit for generating a request unc_cha_rxc_irq0_reject.ad_rsp_vn0 uncore cache IRQ Requests (from CMS) Rejected - Set 0 : AD RSP on VN0 event=0x18,umask=0x2 01 IRQ Requests (from CMS) Rejected - Set 0 : AD RSP on VN0 : No AD VN0 credit for generating a response unc_cha_rxc_irq0_reject.ak_non_upi uncore cache IRQ Requests (from CMS) Rejected - Set 0 : Non UPI AK Request event=0x18,umask=0x40 01 IRQ Requests (from CMS) Rejected - Set 0 : Non UPI AK Request : Can't inject AK ring message unc_cha_rxc_irq0_reject.bl_ncb_vn0 uncore cache IRQ Requests (from CMS) Rejected - Set 0 : BL NCB on VN0 event=0x18,umask=0x10 01 IRQ Requests (from CMS) Rejected - Set 0 : BL NCB on VN0 : No BL VN0 credit for NCB unc_cha_rxc_irq0_reject.bl_ncs_vn0 uncore cache IRQ Requests (from CMS) Rejected - Set 0 : BL NCS on VN0 event=0x18,umask=0x20 01 IRQ Requests (from CMS) Rejected - Set 0 : BL NCS on VN0 : No BL VN0 credit for NCS unc_cha_rxc_irq0_reject.bl_rsp_vn0 uncore cache IRQ Requests (from CMS) Rejected - Set 0 : BL RSP on VN0 event=0x18,umask=0x4 01 IRQ Requests (from CMS) Rejected - Set 0 : BL RSP on VN0 : No BL VN0 credit for generating a response unc_cha_rxc_irq0_reject.bl_wb_vn0 uncore cache IRQ Requests (from CMS) Rejected - Set 0 : BL WB on VN0 event=0x18,umask=0x8 01 IRQ Requests (from CMS) Rejected - Set 0 : BL WB on VN0 : No BL VN0 credit for generating a writeback unc_cha_rxc_irq0_reject.iv_non_upi uncore cache IRQ Requests (from CMS) Rejected - Set 0 : Non UPI IV Request event=0x18,umask=0x80 01 IRQ Requests (from CMS) Rejected - Set 0 : Non UPI IV Request : Can't inject IV ring message unc_cha_rxc_irq1_reject.allow_snp uncore cache IRQ Requests (from CMS) Rejected - Set 1 : Allow Snoop event=0x19,umask=0x40 01 unc_cha_rxc_irq1_reject.any0 uncore cache IRQ Requests (from CMS) Rejected - Set 1 : ANY0 event=0x19,umask=0x1 01 IRQ Requests (from CMS) Rejected - Set 1 : ANY0 : Any condition listed in the IRQ0 Reject counter was true unc_cha_rxc_irq1_reject.ha uncore cache IRQ Requests (from CMS) Rejected - Set 1 : HA event=0x19,umask=0x2 01 unc_cha_rxc_irq1_reject.llc_or_sf_way uncore cache IRQ Requests (from CMS) Rejected - Set 1 : LLC or SF Way event=0x19,umask=0x20 01 IRQ Requests (from CMS) Rejected - Set 1 : LLC or SF Way : Way conflict with another request that caused the reject unc_cha_rxc_irq1_reject.llc_victim uncore cache IRQ Requests (from CMS) Rejected - Set 1 : LLC Victim event=0x19,umask=0x4 01 unc_cha_rxc_irq1_reject.sf_victim uncore cache IRQ Requests (from CMS) Rejected - Set 1 : SF Victim event=0x19,umask=0x8 01 IRQ Requests (from CMS) Rejected - Set 1 : SF Victim : Requests did not generate Snoop filter victim unc_cha_rxc_irq1_reject.victim uncore cache IRQ Requests (from CMS) Rejected - Set 1 : Victim event=0x19,umask=0x10 01 unc_cha_rxc_ismq0_reject.ad_req_vn0 uncore cache ISMQ Rejects - Set 0 : AD REQ on VN0 event=0x24,umask=0x1 01 ISMQ Rejects - Set 0 : AD REQ on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No AD VN0 credit for generating a request unc_cha_rxc_ismq0_reject.ad_rsp_vn0 uncore cache ISMQ Rejects - Set 0 : AD RSP on VN0 event=0x24,umask=0x2 01 ISMQ Rejects - Set 0 : AD RSP on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No AD VN0 credit for generating a response unc_cha_rxc_ismq0_reject.ak_non_upi uncore cache ISMQ Rejects - Set 0 : Non UPI AK Request event=0x24,umask=0x40 01 ISMQ Rejects - Set 0 : Non UPI AK Request : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : Can't inject AK ring message unc_cha_rxc_ismq0_reject.bl_ncb_vn0 uncore cache ISMQ Rejects - Set 0 : BL NCB on VN0 event=0x24,umask=0x10 01 ISMQ Rejects - Set 0 : BL NCB on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for NCB unc_cha_rxc_ismq0_reject.bl_ncs_vn0 uncore cache ISMQ Rejects - Set 0 : BL NCS on VN0 event=0x24,umask=0x20 01 ISMQ Rejects - Set 0 : BL NCS on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for NCS unc_cha_rxc_ismq0_reject.bl_rsp_vn0 uncore cache ISMQ Rejects - Set 0 : BL RSP on VN0 event=0x24,umask=0x4 01 ISMQ Rejects - Set 0 : BL RSP on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for generating a response unc_cha_rxc_ismq0_reject.bl_wb_vn0 uncore cache ISMQ Rejects - Set 0 : BL WB on VN0 event=0x24,umask=0x8 01 ISMQ Rejects - Set 0 : BL WB on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for generating a writeback unc_cha_rxc_ismq0_reject.iv_non_upi uncore cache ISMQ Rejects - Set 0 : Non UPI IV Request event=0x24,umask=0x80 01 ISMQ Rejects - Set 0 : Non UPI IV Request : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : Can't inject IV ring message unc_cha_rxc_ismq0_retry.ad_req_vn0 uncore cache ISMQ Retries - Set 0 : AD REQ on VN0 event=0x2c,umask=0x1 01 ISMQ Retries - Set 0 : AD REQ on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No AD VN0 credit for generating a request unc_cha_rxc_ismq0_retry.ad_rsp_vn0 uncore cache ISMQ Retries - Set 0 : AD RSP on VN0 event=0x2c,umask=0x2 01 ISMQ Retries - Set 0 : AD RSP on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No AD VN0 credit for generating a response unc_cha_rxc_ismq0_retry.ak_non_upi uncore cache ISMQ Retries - Set 0 : Non UPI AK Request event=0x2c,umask=0x40 01 ISMQ Retries - Set 0 : Non UPI AK Request : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : Can't inject AK ring message unc_cha_rxc_ismq0_retry.bl_ncb_vn0 uncore cache ISMQ Retries - Set 0 : BL NCB on VN0 event=0x2c,umask=0x10 01 ISMQ Retries - Set 0 : BL NCB on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for NCB unc_cha_rxc_ismq0_retry.bl_ncs_vn0 uncore cache ISMQ Retries - Set 0 : BL NCS on VN0 event=0x2c,umask=0x20 01 ISMQ Retries - Set 0 : BL NCS on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for NCS unc_cha_rxc_ismq0_retry.bl_rsp_vn0 uncore cache ISMQ Retries - Set 0 : BL RSP on VN0 event=0x2c,umask=0x4 01 ISMQ Retries - Set 0 : BL RSP on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for generating a response unc_cha_rxc_ismq0_retry.bl_wb_vn0 uncore cache ISMQ Retries - Set 0 : BL WB on VN0 event=0x2c,umask=0x8 01 ISMQ Retries - Set 0 : BL WB on VN0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : No BL VN0 credit for generating a writeback unc_cha_rxc_ismq0_retry.iv_non_upi uncore cache ISMQ Retries - Set 0 : Non UPI IV Request event=0x2c,umask=0x80 01 ISMQ Retries - Set 0 : Non UPI IV Request : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : Can't inject IV ring message unc_cha_rxc_ismq1_reject.any0 uncore cache ISMQ Rejects - Set 1 : ANY0 event=0x25,umask=0x1 01 ISMQ Rejects - Set 1 : ANY0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : Any condition listed in the ISMQ0 Reject counter was true unc_cha_rxc_ismq1_reject.ha uncore cache ISMQ Rejects - Set 1 : HA event=0x25,umask=0x2 01 ISMQ Rejects - Set 1 : HA : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_ismq1_retry.any0 uncore cache ISMQ Retries - Set 1 : ANY0 event=0x2d,umask=0x1 01 ISMQ Retries - Set 1 : ANY0 : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores. : Any condition listed in the ISMQ0 Reject counter was true unc_cha_rxc_ismq1_retry.ha uncore cache ISMQ Retries - Set 1 : HA event=0x2d,umask=0x2 01 ISMQ Retries - Set 1 : HA : Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_cha_rxc_occupancy.ipq uncore cache Ingress (from CMS) Occupancy : IPQ event=0x11,umask=0x4 01 Ingress (from CMS) Occupancy : IPQ : Counts number of entries in the specified Ingress queue in each cycle unc_cha_rxc_occupancy.rrq uncore cache Ingress (from CMS) Occupancy : RRQ event=0x11,umask=0x40 01 Ingress (from CMS) Occupancy : RRQ : Counts number of entries in the specified Ingress queue in each cycle unc_cha_rxc_occupancy.wbq uncore cache Ingress (from CMS) Occupancy : WBQ event=0x11,umask=0x80 01 Ingress (from CMS) Occupancy : WBQ : Counts number of entries in the specified Ingress queue in each cycle unc_cha_rxc_other0_retry.ad_req_vn0 uncore cache Other Retries - Set 0 : AD REQ on VN0 event=0x2e,umask=0x1 01 Other Retries - Set 0 : AD REQ on VN0 : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : No AD VN0 credit for generating a request unc_cha_rxc_other0_retry.ad_rsp_vn0 uncore cache Other Retries - Set 0 : AD RSP on VN0 event=0x2e,umask=0x2 01 Other Retries - Set 0 : AD RSP on VN0 : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : No AD VN0 credit for generating a response unc_cha_rxc_other0_retry.ak_non_upi uncore cache Other Retries - Set 0 : Non UPI AK Request event=0x2e,umask=0x40 01 Other Retries - Set 0 : Non UPI AK Request : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : Can't inject AK ring message unc_cha_rxc_other0_retry.bl_ncb_vn0 uncore cache Other Retries - Set 0 : BL NCB on VN0 event=0x2e,umask=0x10 01 Other Retries - Set 0 : BL NCB on VN0 : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : No BL VN0 credit for NCB unc_cha_rxc_other0_retry.bl_ncs_vn0 uncore cache Other Retries - Set 0 : BL NCS on VN0 event=0x2e,umask=0x20 01 Other Retries - Set 0 : BL NCS on VN0 : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : No BL VN0 credit for NCS unc_cha_rxc_other0_retry.bl_rsp_vn0 uncore cache Other Retries - Set 0 : BL RSP on VN0 event=0x2e,umask=0x4 01 Other Retries - Set 0 : BL RSP on VN0 : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : No BL VN0 credit for generating a response unc_cha_rxc_other0_retry.bl_wb_vn0 uncore cache Other Retries - Set 0 : BL WB on VN0 event=0x2e,umask=0x8 01 Other Retries - Set 0 : BL WB on VN0 : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : No BL VN0 credit for generating a writeback unc_cha_rxc_other0_retry.iv_non_upi uncore cache Other Retries - Set 0 : Non UPI IV Request event=0x2e,umask=0x80 01 Other Retries - Set 0 : Non UPI IV Request : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : Can't inject IV ring message unc_cha_rxc_other1_retry.allow_snp uncore cache Other Retries - Set 1 : Allow Snoop event=0x2f,umask=0x40 01 Other Retries - Set 1 : Allow Snoop : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other1_retry.any0 uncore cache Other Retries - Set 1 : ANY0 event=0x2f,umask=0x1 01 Other Retries - Set 1 : ANY0 : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : Any condition listed in the Other0 Reject counter was true unc_cha_rxc_other1_retry.ha uncore cache Other Retries - Set 1 : HA event=0x2f,umask=0x2 01 Other Retries - Set 1 : HA : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other1_retry.llc_or_sf_way uncore cache Other Retries - Set 1 : LLC OR SF Way event=0x2f,umask=0x20 01 Other Retries - Set 1 : LLC OR SF Way : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : Way conflict with another request that caused the reject unc_cha_rxc_other1_retry.llc_victim uncore cache Other Retries - Set 1 : LLC Victim event=0x2f,umask=0x4 01 Other Retries - Set 1 : LLC Victim : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_other1_retry.pa_match uncore cache Other Retries - Set 1 : PhyAddr Match event=0x2f,umask=0x80 01 Other Retries - Set 1 : PhyAddr Match : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : Address match with an outstanding request that was rejected unc_cha_rxc_other1_retry.sf_victim uncore cache Other Retries - Set 1 : SF Victim event=0x2f,umask=0x8 01 Other Retries - Set 1 : SF Victim : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) : Requests did not generate Snoop filter victim unc_cha_rxc_other1_retry.victim uncore cache Other Retries - Set 1 : Victim event=0x2f,umask=0x10 01 Other Retries - Set 1 : Victim : Retry Queue Inserts of Transactions that were already in another Retry Q (sub-events encode the reason for the next reject) unc_cha_rxc_prq0_reject.ad_req_vn0 uncore cache PRQ Requests (from CMS) Rejected - Set 0 : AD REQ on VN0 event=0x20,umask=0x1 01 PRQ Requests (from CMS) Rejected - Set 0 : AD REQ on VN0 : No AD VN0 credit for generating a request unc_cha_rxc_prq0_reject.ad_rsp_vn0 uncore cache PRQ Requests (from CMS) Rejected - Set 0 : AD RSP on VN0 event=0x20,umask=0x2 01 PRQ Requests (from CMS) Rejected - Set 0 : AD RSP on VN0 : No AD VN0 credit for generating a response unc_cha_rxc_prq0_reject.ak_non_upi uncore cache PRQ Requests (from CMS) Rejected - Set 0 : Non UPI AK Request event=0x20,umask=0x40 01 PRQ Requests (from CMS) Rejected - Set 0 : Non UPI AK Request : Can't inject AK ring message unc_cha_rxc_prq0_reject.bl_ncb_vn0 uncore cache PRQ Requests (from CMS) Rejected - Set 0 : BL NCB on VN0 event=0x20,umask=0x10 01 PRQ Requests (from CMS) Rejected - Set 0 : BL NCB on VN0 : No BL VN0 credit for NCB unc_cha_rxc_prq0_reject.bl_ncs_vn0 uncore cache PRQ Requests (from CMS) Rejected - Set 0 : BL NCS on VN0 event=0x20,umask=0x20 01 PRQ Requests (from CMS) Rejected - Set 0 : BL NCS on VN0 : No BL VN0 credit for NCS unc_cha_rxc_prq0_reject.bl_rsp_vn0 uncore cache PRQ Requests (from CMS) Rejected - Set 0 : BL RSP on VN0 event=0x20,umask=0x4 01 PRQ Requests (from CMS) Rejected - Set 0 : BL RSP on VN0 : No BL VN0 credit for generating a response unc_cha_rxc_prq0_reject.bl_wb_vn0 uncore cache PRQ Requests (from CMS) Rejected - Set 0 : BL WB on VN0 event=0x20,umask=0x8 01 PRQ Requests (from CMS) Rejected - Set 0 : BL WB on VN0 : No BL VN0 credit for generating a writeback unc_cha_rxc_prq0_reject.iv_non_upi uncore cache PRQ Requests (from CMS) Rejected - Set 0 : Non UPI IV Request event=0x20,umask=0x80 01 PRQ Requests (from CMS) Rejected - Set 0 : Non UPI IV Request : Can't inject IV ring message unc_cha_rxc_prq1_reject.allow_snp uncore cache PRQ Requests (from CMS) Rejected - Set 1 : Allow Snoop event=0x21,umask=0x40 01 unc_cha_rxc_prq1_reject.any0 uncore cache PRQ Requests (from CMS) Rejected - Set 1 : ANY0 event=0x21,umask=0x1 01 PRQ Requests (from CMS) Rejected - Set 1 : ANY0 : Any condition listed in the PRQ0 Reject counter was true unc_cha_rxc_prq1_reject.ha uncore cache PRQ Requests (from CMS) Rejected - Set 1 : HA event=0x21,umask=0x2 01 unc_cha_rxc_prq1_reject.llc_or_sf_way uncore cache PRQ Requests (from CMS) Rejected - Set 1 : LLC OR SF Way event=0x21,umask=0x20 01 PRQ Requests (from CMS) Rejected - Set 1 : LLC OR SF Way : Way conflict with another request that caused the reject unc_cha_rxc_prq1_reject.llc_victim uncore cache PRQ Requests (from CMS) Rejected - Set 1 : LLC Victim event=0x21,umask=0x4 01 unc_cha_rxc_prq1_reject.pa_match uncore cache PRQ Requests (from CMS) Rejected - Set 1 : PhyAddr Match event=0x21,umask=0x80 01 PRQ Requests (from CMS) Rejected - Set 1 : PhyAddr Match : Address match with an outstanding request that was rejected unc_cha_rxc_prq1_reject.sf_victim uncore cache PRQ Requests (from CMS) Rejected - Set 1 : SF Victim event=0x21,umask=0x8 01 PRQ Requests (from CMS) Rejected - Set 1 : SF Victim : Requests did not generate Snoop filter victim unc_cha_rxc_prq1_reject.victim uncore cache PRQ Requests (from CMS) Rejected - Set 1 : Victim event=0x21,umask=0x10 01 unc_cha_rxc_req_q0_retry.ad_req_vn0 uncore cache Request Queue Retries - Set 0 : AD REQ on VN0 event=0x2a,umask=0x1 01 Request Queue Retries - Set 0 : AD REQ on VN0 : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : No AD VN0 credit for generating a request unc_cha_rxc_req_q0_retry.ad_rsp_vn0 uncore cache Request Queue Retries - Set 0 : AD RSP on VN0 event=0x2a,umask=0x2 01 Request Queue Retries - Set 0 : AD RSP on VN0 : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : No AD VN0 credit for generating a response unc_cha_rxc_req_q0_retry.ak_non_upi uncore cache Request Queue Retries - Set 0 : Non UPI AK Request event=0x2a,umask=0x40 01 Request Queue Retries - Set 0 : Non UPI AK Request : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : Can't inject AK ring message unc_cha_rxc_req_q0_retry.bl_ncb_vn0 uncore cache Request Queue Retries - Set 0 : BL NCB on VN0 event=0x2a,umask=0x10 01 Request Queue Retries - Set 0 : BL NCB on VN0 : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : No BL VN0 credit for NCB unc_cha_rxc_req_q0_retry.bl_ncs_vn0 uncore cache Request Queue Retries - Set 0 : BL NCS on VN0 event=0x2a,umask=0x20 01 Request Queue Retries - Set 0 : BL NCS on VN0 : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : No BL VN0 credit for NCS unc_cha_rxc_req_q0_retry.bl_rsp_vn0 uncore cache Request Queue Retries - Set 0 : BL RSP on VN0 event=0x2a,umask=0x4 01 Request Queue Retries - Set 0 : BL RSP on VN0 : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : No BL VN0 credit for generating a response unc_cha_rxc_req_q0_retry.bl_wb_vn0 uncore cache Request Queue Retries - Set 0 : BL WB on VN0 event=0x2a,umask=0x8 01 Request Queue Retries - Set 0 : BL WB on VN0 : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : No BL VN0 credit for generating a writeback unc_cha_rxc_req_q0_retry.iv_non_upi uncore cache Request Queue Retries - Set 0 : Non UPI IV Request event=0x2a,umask=0x80 01 Request Queue Retries - Set 0 : Non UPI IV Request : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : Can't inject IV ring message unc_cha_rxc_req_q1_retry.allow_snp uncore cache Request Queue Retries - Set 1 : Allow Snoop event=0x2b,umask=0x40 01 Request Queue Retries - Set 1 : Allow Snoop : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q1_retry.any0 uncore cache Request Queue Retries - Set 1 : ANY0 event=0x2b,umask=0x1 01 Request Queue Retries - Set 1 : ANY0 : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : Any condition listed in the WBQ0 Reject counter was true unc_cha_rxc_req_q1_retry.ha uncore cache Request Queue Retries - Set 1 : HA event=0x2b,umask=0x2 01 Request Queue Retries - Set 1 : HA : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q1_retry.llc_or_sf_way uncore cache Request Queue Retries - Set 1 : LLC OR SF Way event=0x2b,umask=0x20 01 Request Queue Retries - Set 1 : LLC OR SF Way : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : Way conflict with another request that caused the reject unc_cha_rxc_req_q1_retry.llc_victim uncore cache Request Queue Retries - Set 1 : LLC Victim event=0x2b,umask=0x4 01 Request Queue Retries - Set 1 : LLC Victim : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_req_q1_retry.pa_match uncore cache Request Queue Retries - Set 1 : PhyAddr Match event=0x2b,umask=0x80 01 Request Queue Retries - Set 1 : PhyAddr Match : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : Address match with an outstanding request that was rejected unc_cha_rxc_req_q1_retry.sf_victim uncore cache Request Queue Retries - Set 1 : SF Victim event=0x2b,umask=0x8 01 Request Queue Retries - Set 1 : SF Victim : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) : Requests did not generate Snoop filter victim unc_cha_rxc_req_q1_retry.victim uncore cache Request Queue Retries - Set 1 : Victim event=0x2b,umask=0x10 01 Request Queue Retries - Set 1 : Victim : REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) unc_cha_rxc_rrq0_reject.ad_req_vn0 uncore cache RRQ Rejects - Set 0 : AD REQ on VN0 event=0x26,umask=0x1 01 RRQ Rejects - Set 0 : AD REQ on VN0 : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : No AD VN0 credit for generating a request unc_cha_rxc_rrq0_reject.ad_rsp_vn0 uncore cache RRQ Rejects - Set 0 : AD RSP on VN0 event=0x26,umask=0x2 01 RRQ Rejects - Set 0 : AD RSP on VN0 : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : No AD VN0 credit for generating a response unc_cha_rxc_rrq0_reject.ak_non_upi uncore cache RRQ Rejects - Set 0 : Non UPI AK Request event=0x26,umask=0x40 01 RRQ Rejects - Set 0 : Non UPI AK Request : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : Can't inject AK ring message unc_cha_rxc_rrq0_reject.bl_ncb_vn0 uncore cache RRQ Rejects - Set 0 : BL NCB on VN0 event=0x26,umask=0x10 01 RRQ Rejects - Set 0 : BL NCB on VN0 : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : No BL VN0 credit for NCB unc_cha_rxc_rrq0_reject.bl_ncs_vn0 uncore cache RRQ Rejects - Set 0 : BL NCS on VN0 event=0x26,umask=0x20 01 RRQ Rejects - Set 0 : BL NCS on VN0 : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : No BL VN0 credit for NCS unc_cha_rxc_rrq0_reject.bl_rsp_vn0 uncore cache RRQ Rejects - Set 0 : BL RSP on VN0 event=0x26,umask=0x4 01 RRQ Rejects - Set 0 : BL RSP on VN0 : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : No BL VN0 credit for generating a response unc_cha_rxc_rrq0_reject.bl_wb_vn0 uncore cache RRQ Rejects - Set 0 : BL WB on VN0 event=0x26,umask=0x8 01 RRQ Rejects - Set 0 : BL WB on VN0 : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : No BL VN0 credit for generating a writeback unc_cha_rxc_rrq0_reject.iv_non_upi uncore cache RRQ Rejects - Set 0 : Non UPI IV Request event=0x26,umask=0x80 01 RRQ Rejects - Set 0 : Non UPI IV Request : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : Can't inject IV ring message unc_cha_rxc_rrq1_reject.allow_snp uncore cache RRQ Rejects - Set 1 : Allow Snoop event=0x27,umask=0x40 01 RRQ Rejects - Set 1 : Allow Snoop : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq1_reject.any0 uncore cache RRQ Rejects - Set 1 : ANY0 event=0x27,umask=0x1 01 RRQ Rejects - Set 1 : ANY0 : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : Any condition listed in the RRQ0 Reject counter was true unc_cha_rxc_rrq1_reject.ha uncore cache RRQ Rejects - Set 1 : HA event=0x27,umask=0x2 01 RRQ Rejects - Set 1 : HA : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq1_reject.llc_or_sf_way uncore cache RRQ Rejects - Set 1 : LLC OR SF Way event=0x27,umask=0x20 01 RRQ Rejects - Set 1 : LLC OR SF Way : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : Way conflict with another request that caused the reject unc_cha_rxc_rrq1_reject.llc_victim uncore cache RRQ Rejects - Set 1 : LLC Victim event=0x27,umask=0x4 01 RRQ Rejects - Set 1 : LLC Victim : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_rrq1_reject.pa_match uncore cache RRQ Rejects - Set 1 : PhyAddr Match event=0x27,umask=0x80 01 RRQ Rejects - Set 1 : PhyAddr Match : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : Address match with an outstanding request that was rejected unc_cha_rxc_rrq1_reject.sf_victim uncore cache RRQ Rejects - Set 1 : SF Victim event=0x27,umask=0x8 01 RRQ Rejects - Set 1 : SF Victim : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry. : Requests did not generate Snoop filter victim unc_cha_rxc_rrq1_reject.victim uncore cache RRQ Rejects - Set 1 : Victim event=0x27,umask=0x10 01 RRQ Rejects - Set 1 : Victim : Number of times a transaction flowing through the RRQ (Remote Response Queue) had to retry unc_cha_rxc_wbq0_reject.ad_req_vn0 uncore cache WBQ Rejects - Set 0 : AD REQ on VN0 event=0x28,umask=0x1 01 WBQ Rejects - Set 0 : AD REQ on VN0 : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : No AD VN0 credit for generating a request unc_cha_rxc_wbq0_reject.ad_rsp_vn0 uncore cache WBQ Rejects - Set 0 : AD RSP on VN0 event=0x28,umask=0x2 01 WBQ Rejects - Set 0 : AD RSP on VN0 : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : No AD VN0 credit for generating a response unc_cha_rxc_wbq0_reject.ak_non_upi uncore cache WBQ Rejects - Set 0 : Non UPI AK Request event=0x28,umask=0x40 01 WBQ Rejects - Set 0 : Non UPI AK Request : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : Can't inject AK ring message unc_cha_rxc_wbq0_reject.bl_ncb_vn0 uncore cache WBQ Rejects - Set 0 : BL NCB on VN0 event=0x28,umask=0x10 01 WBQ Rejects - Set 0 : BL NCB on VN0 : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : No BL VN0 credit for NCB unc_cha_rxc_wbq0_reject.bl_ncs_vn0 uncore cache WBQ Rejects - Set 0 : BL NCS on VN0 event=0x28,umask=0x20 01 WBQ Rejects - Set 0 : BL NCS on VN0 : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : No BL VN0 credit for NCS unc_cha_rxc_wbq0_reject.bl_rsp_vn0 uncore cache WBQ Rejects - Set 0 : BL RSP on VN0 event=0x28,umask=0x4 01 WBQ Rejects - Set 0 : BL RSP on VN0 : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : No BL VN0 credit for generating a response unc_cha_rxc_wbq0_reject.bl_wb_vn0 uncore cache WBQ Rejects - Set 0 : BL WB on VN0 event=0x28,umask=0x8 01 WBQ Rejects - Set 0 : BL WB on VN0 : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : No BL VN0 credit for generating a writeback unc_cha_rxc_wbq0_reject.iv_non_upi uncore cache WBQ Rejects - Set 0 : Non UPI IV Request event=0x28,umask=0x80 01 WBQ Rejects - Set 0 : Non UPI IV Request : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : Can't inject IV ring message unc_cha_rxc_wbq1_reject.allow_snp uncore cache WBQ Rejects - Set 1 : Allow Snoop event=0x29,umask=0x40 01 WBQ Rejects - Set 1 : Allow Snoop : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq1_reject.any0 uncore cache WBQ Rejects - Set 1 : ANY0 event=0x29,umask=0x1 01 WBQ Rejects - Set 1 : ANY0 : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : Any condition listed in the WBQ0 Reject counter was true unc_cha_rxc_wbq1_reject.ha uncore cache WBQ Rejects - Set 1 : HA event=0x29,umask=0x2 01 WBQ Rejects - Set 1 : HA : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq1_reject.llc_or_sf_way uncore cache WBQ Rejects - Set 1 : LLC OR SF Way event=0x29,umask=0x20 01 WBQ Rejects - Set 1 : LLC OR SF Way : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : Way conflict with another request that caused the reject unc_cha_rxc_wbq1_reject.llc_victim uncore cache WBQ Rejects - Set 1 : LLC Victim event=0x29,umask=0x4 01 WBQ Rejects - Set 1 : LLC Victim : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_rxc_wbq1_reject.pa_match uncore cache WBQ Rejects - Set 1 : PhyAddr Match event=0x29,umask=0x80 01 WBQ Rejects - Set 1 : PhyAddr Match : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : Address match with an outstanding request that was rejected unc_cha_rxc_wbq1_reject.sf_victim uncore cache WBQ Rejects - Set 1 : SF Victim event=0x29,umask=0x8 01 WBQ Rejects - Set 1 : SF Victim : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry. : Requests did not generate Snoop filter victim unc_cha_rxc_wbq1_reject.victim uncore cache WBQ Rejects - Set 1 : Victim event=0x29,umask=0x10 01 WBQ Rejects - Set 1 : Victim : Number of times a transaction flowing through the WBQ (Writeback Queue) had to retry unc_cha_snoops_sent.all uncore cache Snoops Sent : All event=0x51,umask=0x1 01 Snoops Sent : All : Counts the number of snoops issued by the HA unc_cha_snoops_sent.bcst_local uncore cache Snoops Sent : Broadcast snoop for Local Requests event=0x51,umask=0x10 01 Snoops Sent : Broadcast snoop for Local Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast snoops issued by the HA. This filter includes only requests coming from local sockets unc_cha_snoops_sent.bcst_remote uncore cache Snoops Sent : Broadcast snoops for Remote Requests event=0x51,umask=0x20 01 Snoops Sent : Broadcast snoops for Remote Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast snoops issued by the HA.This filter includes only requests coming from remote sockets unc_cha_snoops_sent.direct_local uncore cache Snoops Sent : Directed snoops for Local Requests event=0x51,umask=0x40 01 Snoops Sent : Directed snoops for Local Requests : Counts the number of snoops issued by the HA. : Counts the number of directed snoops issued by the HA. This filter includes only requests coming from local sockets unc_cha_snoops_sent.direct_remote uncore cache Snoops Sent : Directed snoops for Remote Requests event=0x51,umask=0x80 01 Snoops Sent : Directed snoops for Remote Requests : Counts the number of snoops issued by the HA. : Counts the number of directed snoops issued by the HA. This filter includes only requests coming from remote sockets unc_cha_snoops_sent.local uncore cache Snoops Sent : Broadcast or directed Snoops sent for Local Requests event=0x51,umask=0x4 01 Snoops Sent : Broadcast or directed Snoops sent for Local Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast or directed snoops issued by the HA per request. This filter includes only requests coming from the local socket unc_cha_snoops_sent.remote uncore cache Snoops Sent : Broadcast or directed Snoops sent for Remote Requests event=0x51,umask=0x8 01 Snoops Sent : Broadcast or directed Snoops sent for Remote Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast or directed snoops issued by the HA per request. This filter includes only requests coming from the remote socket unc_cha_snoop_resp.rspcnflct uncore cache Snoop Responses Received : RSPCNFLCT* event=0x5c,umask=0x40 01 Snoop Responses Received : RSPCNFLCT* : Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1. : Filters for snoops responses of RspConflict. This is returned when a snoop finds an existing outstanding transaction in a remote caching agent when it CAMs that caching agent. This triggers conflict resolution hardware. This covers both RspCnflct and RspCnflctWbI unc_cha_snoop_resp.rspfwd uncore cache Snoop Responses Received : RspFwd event=0x5c,umask=0x80 01 Snoop Responses Received : RspFwd : Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1. : Filters for a snoop response of RspFwd to a CA request. This snoop response is only possible for RdCur when a snoop HITM/E in a remote caching agent and it directly forwards data to a requestor without changing the requestor's cache line state unc_cha_snoop_resp.rspfwdwb uncore cache Snoop Responses Received : Rsp*Fwd*WB event=0x5c,umask=0x20 01 Snoop Responses Received : Rsp*Fwd*WB : Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1. : Filters for a snoop response of Rsp*Fwd*WB. This snoop response is only used in 4s systems. It is used when a snoop HITM's in a remote caching agent and it directly forwards data to a requestor, and simultaneously returns data to the home to be written back to memory unc_cha_snoop_resp.rsps uncore cache RspS Snoop Responses Received event=0x5c,umask=0x2 01 Counts when a transaction with the opcode type RspS Snoop Response was received which indicates when a remote cache has data but is not forwarding it. It is a way to let the requesting socket know that it cannot allocate the data in E state. No data is sent with S RspS unc_cha_snoop_resp.rspwb uncore cache Snoop Responses Received : Rsp*WB event=0x5c,umask=0x10 01 Snoop Responses Received : Rsp*WB : Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1. : Filters for a snoop response of RspIWB or RspSWB. This is returned when a non-RFO request hits in M state. Data and Code Reads can return either RspIWB or RspSWB depending on how the system has been configured. InvItoE transactions will also return RspIWB because they must acquire ownership unc_cha_snoop_resp_local.rspcnflct uncore cache Snoop Responses Received Local : RspCnflct event=0x5d,umask=0x40 01 Snoop Responses Received Local : RspCnflct : Number of snoop responses received for a Local request : Filters for snoops responses of RspConflict to local CA requests. This is returned when a snoop finds an existing outstanding transaction in a remote caching agent when it CAMs that caching agent. This triggers conflict resolution hardware. This covers both RspCnflct and RspCnflctWbI unc_cha_snoop_resp_local.rspfwd uncore cache Snoop Responses Received Local : RspFwd event=0x5d,umask=0x80 01 Snoop Responses Received Local : RspFwd : Number of snoop responses received for a Local request : Filters for a snoop response of RspFwd to local CA requests. This snoop response is only possible for RdCur when a snoop HITM/E in a remote caching agent and it directly forwards data to a requestor without changing the requestor's cache line state unc_cha_snoop_resp_local.rspfwdwb uncore cache Snoop Responses Received Local : Rsp*FWD*WB event=0x5d,umask=0x20 01 Snoop Responses Received Local : Rsp*FWD*WB : Number of snoop responses received for a Local request : Filters for a snoop response of Rsp*Fwd*WB to local CA requests. This snoop response is only used in 4s systems. It is used when a snoop HITM's in a remote caching agent and it directly forwards data to a requestor, and simultaneously returns data to the home to be written back to memory unc_cha_snoop_resp_local.rspi uncore cache Snoop Responses Received Local : RspI event=0x5d,umask=0x1 01 Snoop Responses Received Local : RspI : Number of snoop responses received for a Local request : Filters for snoops responses of RspI to local CA requests. RspI is returned when the remote cache does not have the data, or when the remote cache silently evicts data (such as when an RFO hits non-modified data) unc_cha_snoop_resp_local.rspifwd uncore cache Snoop Responses Received Local : RspIFwd event=0x5d,umask=0x4 01 Snoop Responses Received Local : RspIFwd : Number of snoop responses received for a Local request : Filters for snoop responses of RspIFwd to local CA requests. This is returned when a remote caching agent forwards data and the requesting agent is able to acquire the data in E or M states. This is commonly returned with RFO transactions. It can be either a HitM or a HitFE unc_cha_snoop_resp_local.rsps uncore cache Snoop Responses Received Local : RspS event=0x5d,umask=0x2 01 Snoop Responses Received Local : RspS : Number of snoop responses received for a Local request : Filters for snoop responses of RspS to local CA requests. RspS is returned when a remote cache has data but is not forwarding it. It is a way to let the requesting socket know that it cannot allocate the data in E state. No data is sent with S RspS unc_cha_snoop_resp_local.rspsfwd uncore cache Snoop Responses Received Local : RspSFwd event=0x5d,umask=0x8 01 Snoop Responses Received Local : RspSFwd : Number of snoop responses received for a Local request : Filters for a snoop response of RspSFwd to local CA requests. This is returned when a remote caching agent forwards data but holds on to its current copy. This is common for data and code reads that hit in a remote socket in E or F state unc_cha_snoop_resp_local.rspwb uncore cache Snoop Responses Received Local : Rsp*WB event=0x5d,umask=0x10 01 Snoop Responses Received Local : Rsp*WB : Number of snoop responses received for a Local request : Filters for a snoop response of RspIWB or RspSWB to local CA requests. This is returned when a non-RFO request hits in M state. Data and Code Reads can return either RspIWB or RspSWB depending on how the system has been configured. InvItoE transactions will also return RspIWB because they must acquire ownership unc_cha_snoop_rsp_misc.mtoi_rspdatam uncore cache Misc Snoop Responses Received : MtoI RspIDataM event=0x6b,umask=0x2 01 unc_cha_snoop_rsp_misc.mtoi_rspifwdm uncore cache Misc Snoop Responses Received : MtoI RspIFwdM event=0x6b,umask=0x1 01 unc_cha_snoop_rsp_misc.pulldataptl_hitllc uncore cache Misc Snoop Responses Received : Pull Data Partial - Hit LLC event=0x6b,umask=0x20 01 unc_cha_snoop_rsp_misc.pulldataptl_hitsf uncore cache Misc Snoop Responses Received : Pull Data Partial - Hit SF event=0x6b,umask=0x10 01 unc_cha_snoop_rsp_misc.rspifwdmptl_hitllc uncore cache Misc Snoop Responses Received : RspIFwdPtl Hit LLC event=0x6b,umask=0x8 01 unc_cha_snoop_rsp_misc.rspifwdmptl_hitsf uncore cache Misc Snoop Responses Received : RspIFwdPtl Hit SF event=0x6b,umask=0x4 01 unc_cha_tor_inserts.all uncore cache TOR Inserts : All event=0x35,umask=0xc001ffff 01 TOR Inserts : All : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.ddr uncore cache TOR Inserts : DDR Access event=0x35 01 TOR Inserts : DDR Access : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.evict uncore cache TOR Inserts : SF/LLC Evictions event=0x35,umask=0x2 01 TOR Inserts : SF/LLC Evictions : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : TOR allocation occurred as a result of SF/LLC evictions (came from the ISMQ) unc_cha_tor_inserts.hit uncore cache TOR Inserts : Just Hits event=0x35 01 TOR Inserts : Just Hits : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.ia uncore cache TOR Inserts; All from Local IA event=0x35,umask=0xc001ff01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; All locally initiated requests from IA Cores unc_cha_tor_inserts.ia_clflush uncore cache TOR Inserts;CLFlush from Local IA event=0x35,umask=0xc8c7ff01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; CLFlush events that are initiated from the Core unc_cha_tor_inserts.ia_clflushopt uncore cache TOR Inserts;CLFlushOpt from Local IA event=0x35,umask=0xc8d7ff01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; CLFlushOpt events that are initiated from the Core unc_cha_tor_inserts.ia_crd uncore cache TOR Inserts; CRd from local IA event=0x35,umask=0xc80fff01 01 TOR Inserts; Code read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_crd_pref uncore cache TOR Inserts; CRd Pref from local IA event=0x35,umask=0xc88fff01 01 TOR Inserts; Code read prefetch from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_drd uncore cache TOR Inserts; DRd from local IA event=0x35,umask=0xc817ff01 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_drdpte uncore cache TOR Inserts : DRd PTEs issued by iA Cores event=0x35,umask=0xc837ff01 01 TOR Inserts : DRd PTEs issued by iA Cores due to a page walk : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_drd_opt uncore cache TOR Inserts; DRd Opt from local IA event=0x35,umask=0xc827ff01 01 TOR Inserts; Data read opt from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_drd_opt_pref uncore cache TOR Inserts; DRd Opt Pref from local IA event=0x35,umask=0xc8a7ff01 01 TOR Inserts; Data read opt prefetch from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_drd_pref uncore cache TOR Inserts; DRd Pref from local IA event=0x35,umask=0xc897ff01 01 TOR Inserts; Data read prefetch from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_hit uncore cache TOR Inserts; Hits from Local IA event=0x35,umask=0xc001fd01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.ia_hit_crd uncore cache TOR Inserts; CRd hits from local IA event=0x35,umask=0xc80ffd01 01 TOR Inserts; Code read from local IA that hits in the snoop filter unc_cha_tor_inserts.ia_hit_crd_pref uncore cache TOR Inserts; CRd Pref hits from local IA event=0x35,umask=0xc88ffd01 01 TOR Inserts; Code read prefetch from local IA that hits in the snoop filter unc_cha_tor_inserts.ia_hit_cxl_acc uncore cache All requests issued from IA cores to CXL accelerator memory regions that hit the LLC event=0x35,umask=0x10c0018101 01 unc_cha_tor_inserts.ia_hit_cxl_acc_local uncore cache UNC_CHA_TOR_INSERTS.IA_HIT_CXL_ACC_LOCAL event=0x35,ch_mask=0x000,umask=0x10c0008101 01 unc_cha_tor_inserts.ia_hit_drd uncore cache TOR Inserts; DRd hits from local IA event=0x35,umask=0xc817fd01 01 TOR Inserts; Data read from local IA that hits in the snoop filter unc_cha_tor_inserts.ia_hit_drdpte uncore cache TOR Inserts : DRd PTEs issued by iA Cores that Hit the LLC event=0x35,umask=0xc837fd01 01 TOR Inserts : DRd PTEs issued by iA Cores due to page walks that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_drd_opt uncore cache TOR Inserts; DRd Opt hits from local IA event=0x35,umask=0xc827fd01 01 TOR Inserts; Data read opt from local IA that hits in the snoop filter unc_cha_tor_inserts.ia_hit_drd_opt_pref uncore cache TOR Inserts; DRd Opt Pref hits from local IA event=0x35,umask=0xc8a7fd01 01 TOR Inserts; Data read opt prefetch from local IA that hits in the snoop filter unc_cha_tor_inserts.ia_hit_drd_pref uncore cache TOR Inserts; DRd Pref hits from local IA event=0x35,umask=0xc897fd01 01 TOR Inserts; Data read prefetch from local IA that hits in the snoop filter unc_cha_tor_inserts.ia_hit_itom uncore cache TOR Inserts : ItoMs issued by iA Cores that Hit LLC event=0x35,umask=0xcc47fd01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_llcprefcode uncore cache TOR Inserts; LLCPrefCode hits from local IA event=0x35,umask=0xcccffd01 01 TOR Inserts; Last level cache prefetch code read from local IA that hits in the snoop filter unc_cha_tor_inserts.ia_hit_llcprefdata uncore cache TOR Inserts; LLCPrefData hits from local IA event=0x35,umask=0xccd7fd01 01 TOR Inserts; Last level cache prefetch data read from local IA that hits in the snoop filter unc_cha_tor_inserts.ia_hit_llcprefrfo uncore cache TOR Inserts; LLCPrefRFO hits from local IA event=0x35,umask=0xccc7fd01 01 TOR Inserts; Last level cache prefetch read for ownership from local IA that hits in the snoop filter unc_cha_tor_inserts.ia_hit_rfo uncore cache TOR Inserts; RFO hits from local IA event=0x35,umask=0xc807fd01 01 TOR Inserts; Read for ownership from local IA that hits in the snoop filter unc_cha_tor_inserts.ia_hit_rfo_pref uncore cache TOR Inserts; RFO Pref hits from local IA event=0x35,umask=0xc887fd01 01 TOR Inserts; Read for ownership prefetch from local IA that hits in the snoop filter unc_cha_tor_inserts.ia_itom uncore cache TOR Inserts;ItoM from Local IA event=0x35,umask=0xcc47ff01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; ItoM events that are initiated from the Core unc_cha_tor_inserts.ia_itomcachenear uncore cache TOR Inserts : ItoMCacheNears issued by iA Cores event=0x35,umask=0xcd47ff01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_llcprefcode uncore cache TOR Inserts; LLCPrefCode from local IA event=0x35,umask=0xcccfff01 01 TOR Inserts; Last level cache prefetch code read from local IA unc_cha_tor_inserts.ia_llcprefdata uncore cache TOR Inserts; LLCPrefData from local IA event=0x35,umask=0xccd7ff01 01 TOR Inserts; Last level cache prefetch data read from local IA unc_cha_tor_inserts.ia_llcprefrfo uncore cache TOR Inserts; LLCPrefRFO from local IA event=0x35,umask=0xccc7ff01 01 TOR Inserts; Last level cache prefetch read for ownership from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss uncore cache TOR Inserts; misses from Local IA event=0x35,umask=0xc001fe01 01 TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_crd uncore cache TOR Inserts for CRd misses from local IA event=0x35,umask=0xc80ffe01 01 Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode CRd unc_cha_tor_inserts.ia_miss_crdmorph_cxl_acc uncore cache CRds and equivalent opcodes issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x35,umask=0x10c80b8201 01 unc_cha_tor_inserts.ia_miss_crd_local uncore cache TOR Inserts : CRd issued by iA Cores that Missed the LLC - HOMed locally event=0x35,umask=0xc80efe01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_crd_pref uncore cache TOR Inserts; CRd Pref misses from local IA event=0x35,umask=0xc88ffe01 01 TOR Inserts; Code read prefetch from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_crd_pref_local uncore cache TOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed locally event=0x35,umask=0xc88efe01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_crd_pref_remote uncore cache TOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed remotely event=0x35,umask=0xc88f7e01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_crd_remote uncore cache TOR Inserts : CRd issued by iA Cores that Missed the LLC - HOMed remotely event=0x35,umask=0xc80f7e01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_cxl_acc uncore cache All requests issued from IA cores to CXL accelerator memory regions that miss the LLC event=0x35,umask=0x10c0018201 01 unc_cha_tor_inserts.ia_miss_cxl_acc_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_CXL_ACC_LOCAL event=0x35,ch_mask=0x000,umask=0x10c0008201 01 unc_cha_tor_inserts.ia_miss_drd uncore cache TOR Inserts for DRd misses from local IA event=0x35,umask=0xc817fe01 01 Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd unc_cha_tor_inserts.ia_miss_drdmorph_cxl_acc uncore cache DRds and equivalent opcodes issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x35,umask=0x10c8138201 01 unc_cha_tor_inserts.ia_miss_drdpte uncore cache TOR Inserts : DRd PTEs issued by iA Cores that Missed the LLC event=0x35,umask=0xc837fe01 01 TOR Inserts : DRd PTEs issued by iA Cores due to a page walk that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_cxl_acc uncore cache DRds issued from an IA core which miss the L3 and target memory in a CXL type 2 memory expander card event=0x35,umask=0x10c8178201 01 unc_cha_tor_inserts.ia_miss_drd_cxl_acc_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_DRD_CXL_ACC_LOCAL event=0x35,ch_mask=0x000,umask=0x10c8168201 01 unc_cha_tor_inserts.ia_miss_drd_cxl_exp_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_DRD_CXL_EXP_LOCAL event=0x35,ch_mask=0x000,umask=0x20c8168201 01 unc_cha_tor_inserts.ia_miss_drd_ddr uncore cache TOR Inserts for DRds issued by IA Cores targeting DDR Mem that Missed the LLC event=0x35,umask=0xc8178601 01 Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and which target DDR memory unc_cha_tor_inserts.ia_miss_drd_local uncore cache TOR Inserts for DRd misses from local IA targeting local memory event=0x35,umask=0xc816fe01 01 Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and which target local memory unc_cha_tor_inserts.ia_miss_drd_local_ddr uncore cache TOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally event=0x35,umask=0xc8168601 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_local_pmm uncore cache TOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally event=0x35,umask=0xc8168a01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_opt uncore cache TOR Inserts; DRd Opt misses from local IA event=0x35,umask=0xc827fe01 01 TOR Inserts; Data read opt from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_drd_opt_cxl_acc_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_DRD_OPT_CXL_ACC_LOCAL event=0x35,ch_mask=0x000,umask=0x10c8268201 01 unc_cha_tor_inserts.ia_miss_drd_opt_pref uncore cache TOR Inserts; DRd Opt Pref misses from local IA event=0x35,umask=0xc8a7fe01 01 TOR Inserts; Data read opt prefetch from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_drd_opt_pref_cxl_acc_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_DRD_OPT_PREF_CXL_ACC_LOCAL event=0x35,ch_mask=0x000,umask=0x10c8a68201 01 unc_cha_tor_inserts.ia_miss_drd_pmm uncore cache TOR Inserts for DRds issued by iA Cores targeting PMM Mem that Missed the LLC event=0x35,umask=0xc8178a01 01 Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and which target PMM memory unc_cha_tor_inserts.ia_miss_drd_pref uncore cache TOR Inserts for DRd Pref misses from local IA event=0x35,umask=0xc897fe01 01 Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRD_PREF unc_cha_tor_inserts.ia_miss_drd_pref_cxl_acc uncore cache L2 data prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x35,umask=0x10c8978201 01 unc_cha_tor_inserts.ia_miss_drd_pref_cxl_acc_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PREF_CXL_ACC_LOCAL event=0x35,ch_mask=0x000,umask=0x10c8968201 01 unc_cha_tor_inserts.ia_miss_drd_pref_ddr uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC event=0x35,umask=0xc8978601 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref_local uncore cache TOR Inserts for DRd Pref misses from local IA targeting local memory event=0x35,umask=0xc896fe01 01 Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRD_PREF, and target local memory unc_cha_tor_inserts.ia_miss_drd_pref_local_ddr uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally event=0x35,umask=0xc8968601 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref_local_pmm uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally event=0x35,umask=0xc8968a01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref_pmm uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC event=0x35,umask=0xc8978a01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref_remote uncore cache TOR Inserts for DRd Pref misses from local IA targeting remote memory event=0x35,umask=0xc8977e01 01 Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRD_PREF, and target remote memory unc_cha_tor_inserts.ia_miss_drd_pref_remote_ddr uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely event=0x35,umask=0xc8970601 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref_remote_pmm uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely event=0x35,umask=0xc8970a01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_remote uncore cache TOR Inserts for DRd misses from local IA targeting remote memory event=0x35,umask=0xc8177e01 01 Inserts into the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and target remote memory unc_cha_tor_inserts.ia_miss_drd_remote_ddr uncore cache TOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely event=0x35,umask=0xc8170601 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_remote_pmm uncore cache TOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely event=0x35,umask=0xc8170a01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_itom uncore cache TOR Inserts : ItoMs issued by iA Cores that Missed LLC event=0x35,umask=0xcc47fe01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_llcprefcode uncore cache TOR Inserts; LLCPrefCode misses from local IA event=0x35,umask=0xcccffe01 01 TOR Inserts; Last level cache prefetch code read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_llcprefcode_cxl_acc uncore cache LLC Prefetch Code transactions issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x35,umask=0x10cccf8201 01 unc_cha_tor_inserts.ia_miss_llcprefdata uncore cache TOR Inserts; LLCPrefData misses from local IA event=0x35,umask=0xccd7fe01 01 TOR Inserts; Last level cache prefetch data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_llcprefdata_cxl_acc uncore cache LLC data prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x35,umask=0x10ccd78201 01 unc_cha_tor_inserts.ia_miss_llcprefdata_cxl_acc_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_LLCPREFDATA_CXL_ACC_LOCAL event=0x35,ch_mask=0x000,umask=0x10ccd68201 01 unc_cha_tor_inserts.ia_miss_llcprefrfo uncore cache TOR Inserts; LLCPrefRFO misses from local IA event=0x35,umask=0xccc7fe01 01 TOR Inserts; Last level cache prefetch read for ownership from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_llcprefrfo_cxl_acc uncore cache L2 RFO prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x35,umask=0x10c8878201 01 unc_cha_tor_inserts.ia_miss_llcprefrfo_cxl_acc_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_LLCPREFRFO_CXL_ACC_LOCAL event=0x35,ch_mask=0x000,umask=0x10c8868201 01 unc_cha_tor_inserts.ia_miss_local_wcilf_ddr uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed locally event=0x35,umask=0xc8668601 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_local_wcilf_pmm uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed locally event=0x35,umask=0xc8668a01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_local_wcil_ddr uncore cache TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed locally event=0x35,umask=0xc86e8601 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_local_wcil_pmm uncore cache TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed locally event=0x35,umask=0xc86e8a01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_remote_wcilf_ddr uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely event=0x35,umask=0xc8670601 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_remote_wcilf_pmm uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely event=0x35,umask=0xc8670a01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_remote_wcil_ddr uncore cache TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely event=0x35,umask=0xc86f0601 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_remote_wcil_pmm uncore cache TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely event=0x35,umask=0xc86f0a01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_rfo uncore cache TOR Inserts; RFO misses from local IA event=0x35,umask=0xc807fe01 01 TOR Inserts; Read for ownership from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_rfomorph_cxl_acc uncore cache RFO and L2 RFO prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x35,umask=0x10c8038201 01 unc_cha_tor_inserts.ia_miss_rfo_cxl_acc uncore cache RFOs issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x35,umask=0x10c8078201 01 unc_cha_tor_inserts.ia_miss_rfo_cxl_acc_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_RFO_CXL_ACC_LOCAL event=0x35,ch_mask=0x000,umask=0x10c8068201 01 unc_cha_tor_inserts.ia_miss_rfo_cxl_exp_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_RFO_CXL_EXP_LOCAL event=0x35,ch_mask=0x000,umask=0x20c8068201 01 unc_cha_tor_inserts.ia_miss_rfo_local uncore cache TOR Inserts RFO misses from local IA event=0x35,umask=0xc806fe01 01 TOR Inserts; Read for ownership from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_rfo_pref uncore cache TOR Inserts; RFO pref misses from local IA event=0x35,umask=0xc887fe01 01 TOR Inserts; Read for ownership prefetch from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_rfo_pref_cxl_acc uncore cache LLC RFO prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x35,umask=0x10ccc78201 01 unc_cha_tor_inserts.ia_miss_rfo_pref_cxl_acc_local uncore cache UNC_CHA_TOR_INSERTS.IA_MISS_RFO_PREF_CXL_ACC_LOCAL event=0x35,ch_mask=0x000,umask=0x10ccc68201 01 unc_cha_tor_inserts.ia_miss_rfo_pref_local uncore cache TOR Inserts; RFO prefetch misses from local IA event=0x35,umask=0xc886fe01 01 TOR Inserts; Read for ownership prefetch from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_rfo_pref_remote uncore cache TOR Inserts; RFO prefetch misses from local IA event=0x35,umask=0xc8877e01 01 TOR Inserts; Read for ownership prefetch from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_rfo_remote uncore cache TOR Inserts; RFO misses from local IA event=0x35,umask=0xc8077e01 01 TOR Inserts Read for ownership from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_ucrdf uncore cache TOR Inserts : UCRdFs issued by iA Cores that Missed LLC event=0x35,umask=0xc877de01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcil uncore cache TOR Inserts : WCiLs issued by iA Cores that Missed the LLC event=0x35,umask=0xc86ffe01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcilf uncore cache TOR Inserts : WCiLF issued by iA Cores that Missed the LLC event=0x35,umask=0xc867fe01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcilf_ddr uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC event=0x35,umask=0xc8678601 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcilf_pmm uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC event=0x35,umask=0xc8678a01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcil_ddr uncore cache TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC event=0x35,umask=0xc86f8601 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcil_pmm uncore cache TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC event=0x35,umask=0xc86f8a01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wil uncore cache TOR Inserts : WiLs issued by iA Cores that Missed LLC event=0x35,umask=0xc87fde01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_rfo uncore cache TOR Inserts; RFO from local IA event=0x35,umask=0xc807ff01 01 TOR Inserts; Read for ownership from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_rfo_pref uncore cache TOR Inserts; RFO pref from local IA event=0x35,umask=0xc887ff01 01 TOR Inserts; Read for ownership prefetch from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_specitom uncore cache TOR Inserts;SpecItoM from Local IA event=0x35,umask=0xcc57ff01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent.; SpecItoM events that are initiated from the Core unc_cha_tor_inserts.ia_wbeftoe uncore cache TOR Inserts : WBEFtoEs issued by an IA Core. Non Modified Write Backs event=0x35,umask=0xcc3fff01 01 WbEFtoEs issued by iA Cores . (Non Modified Write Backs) :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_wbeftoi uncore cache TOR Inserts : WBEFtoEs issued by an IA Core. Non Modified Write Backs event=0x35,umask=0xcc37ff01 01 WbEFtoEs issued by iA Cores . (Non Modified Write Backs) :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_wbmtoe uncore cache TOR Inserts : WBEFtoEs issued by an IA Core. Non Modified Write Backs event=0x35,umask=0xcc2fff01 01 WbEFtoEs issued by iA Cores . (Non Modified Write Backs) :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_wbmtoi uncore cache TOR Inserts : WbMtoIs issued by an iA Cores. Modified Write Backs event=0x35,umask=0xcc27ff01 01 WbMtoIs issued by iA Cores . (Modified Write Backs) :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_wbstoi uncore cache TOR Inserts : WBEFtoEs issued by an IA Core. Non Modified Write Backs event=0x35,umask=0xcc67ff01 01 WbEFtoEs issued by iA Cores . (Non Modified Write Backs) :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_wcil uncore cache TOR Inserts : WCiLs issued by iA Cores event=0x35,umask=0xc86fff01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_wcilf uncore cache TOR Inserts : WCiLF issued by iA Cores event=0x35,umask=0xc867ff01 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io uncore cache TOR Inserts; All from local IO event=0x35,umask=0xc001ff04 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_clflush uncore cache TOR Inserts : CLFlushes issued by IO Devices event=0x35,umask=0xc8c3ff04 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_hit uncore cache TOR Inserts; Hits from local IO event=0x35,umask=0xc001fd04 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_hit_itom uncore cache TOR Inserts; ItoM hits from local IO event=0x35,umask=0xcc43fd04 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_hit_itomcachenear uncore cache TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices that hit the LLC event=0x35,umask=0xcd43fd04 01 TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_hit_pcirdcur uncore cache TOR Inserts; RdCur and FsRdCur hits from local IO event=0x35,umask=0xc8f3fd04 01 TOR Inserts : PCIRdCurs issued by IO Devices that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_hit_rfo uncore cache TOR Inserts; RFO hits from local IO event=0x35,umask=0xc803fd04 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_itom uncore cache TOR Inserts for ItoM from local IO event=0x35,umask=0xcc43ff04 01 Inserts into the TOR from local IO with the opcode ItoM unc_cha_tor_inserts.io_itomcachenear uncore cache TOR Inserts for ItoMCacheNears from IO devices event=0x35,umask=0xcd43ff04 01 Inserts into the TOR from local IO devices with the opcode ItoMCacheNears. This event indicates a partial write request unc_cha_tor_inserts.io_miss uncore cache TOR Inserts; Misses from local IO event=0x35,umask=0xc001fe04 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_miss_itom uncore cache TOR Inserts; ItoM misses from local IO event=0x35,umask=0xcc43fe04 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_miss_itomcachenear uncore cache TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices that missed the LLC event=0x35,umask=0xcd43fe04 01 TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_miss_pcirdcur uncore cache TOR Inserts; RdCur and FsRdCur misses from local IO event=0x35,umask=0xc8f3fe04 01 TOR Inserts : PCIRdCurs issued by IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_miss_rfo uncore cache TOR Inserts; RFO misses from local IO event=0x35,umask=0xc803fe04 01 TOR Inserts : RFOs issued by IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_pcirdcur uncore cache TOR Inserts for RdCur from local IO event=0x35,umask=0xc8f3ff04 01 Inserts into the TOR from local IO with the opcode RdCur unc_cha_tor_inserts.io_rfo uncore cache TOR Inserts; RFO from local IO event=0x35,umask=0xc803ff04 01 TOR Inserts : RFOs issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_wbmtoi uncore cache TOR Inserts : WbMtoIs issued by IO Devices event=0x35,umask=0xcc23ff04 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ipq uncore cache TOR Inserts : IPQ event=0x35,umask=0x8 01 TOR Inserts : IPQ : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.irq_ia uncore cache TOR Inserts : IRQ - iA event=0x35,umask=0x1 01 TOR Inserts : IRQ - iA : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : From an iA Core unc_cha_tor_inserts.irq_non_ia uncore cache TOR Inserts : IRQ - Non iA event=0x35,umask=0x10 01 TOR Inserts : IRQ - Non iA : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.isoc uncore cache TOR Inserts : Just ISOC event=0x35 01 TOR Inserts : Just ISOC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.local_tgt uncore cache TOR Inserts : Just Local Targets event=0x35 01 TOR Inserts : Just Local Targets : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.loc_all uncore cache TOR Inserts : All from Local iA and IO event=0x35,umask=0xc000ff05 01 TOR Inserts : All from Local iA and IO : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : All locally initiated requests unc_cha_tor_inserts.loc_ia uncore cache TOR Inserts : All from Local iA event=0x35,umask=0xc000ff01 01 TOR Inserts : All from Local iA : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : All locally initiated requests from iA Cores unc_cha_tor_inserts.loc_io uncore cache TOR Inserts : All from Local IO event=0x35,umask=0xc000ff04 01 TOR Inserts : All from Local IO : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : All locally generated IO traffic unc_cha_tor_inserts.match_opc uncore cache TOR Inserts : Match the Opcode in b[29:19] of the extended umask field event=0x35 01 TOR Inserts : Match the Opcode in b[29:19] of the extended umask field : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.miss uncore cache TOR Inserts : Just Misses event=0x35 01 TOR Inserts : Just Misses : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.mmcfg uncore cache TOR Inserts : MMCFG Access event=0x35 01 TOR Inserts : MMCFG Access : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.mmio uncore cache TOR Inserts : MMIO Access event=0x35 01 TOR Inserts : MMIO Access : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.nearmem uncore cache TOR Inserts : Just NearMem event=0x35 01 TOR Inserts : Just NearMem : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.noncoh uncore cache TOR Inserts : Just NonCoherent event=0x35 01 TOR Inserts : Just NonCoherent : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.not_nearmem uncore cache TOR Inserts : Just NotNearMem event=0x35 01 TOR Inserts : Just NotNearMem : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.pmm uncore cache TOR Inserts : PMM Access event=0x35 01 TOR Inserts : PM Access : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.premorph_opc uncore cache TOR Inserts : Match the PreMorphed Opcode in b[29:19] of the extended umask field event=0x35 01 TOR Inserts : Match the PreMorphed Opcode in b[29:19] of the extended umask field : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.prq_iosf uncore cache TOR Inserts : PRQ - IOSF event=0x35,umask=0x4 01 TOR Inserts : PRQ - IOSF : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : From a PCIe Device unc_cha_tor_inserts.prq_non_iosf uncore cache TOR Inserts : PRQ - Non IOSF event=0x35,umask=0x20 01 TOR Inserts : PRQ - Non IOSF : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.remote_tgt uncore cache TOR Inserts : Just Remote Targets event=0x35 01 TOR Inserts : Just Remote Targets : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.rem_all uncore cache TOR Inserts : All from Remote event=0x35,umask=0xc001ffc8 01 TOR Inserts : All from Remote : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : All remote requests (e.g. snoops, writebacks) that came from remote sockets unc_cha_tor_inserts.rem_snps uncore cache TOR Inserts : All Snoops from Remote event=0x35,umask=0xc001ff08 01 TOR Inserts : All Snoops from Remote : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. : All snoops to this LLC that came from remote sockets unc_cha_tor_inserts.rrq uncore cache TOR Inserts : RRQ event=0x35,umask=0x40 01 TOR Inserts : RRQ : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_inserts.snps_from_rem uncore cache TOR Inserts; All Snoops from Remote event=0x35,umask=0xc001ff08 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. All snoops to this LLC that came from remote sockets unc_cha_tor_inserts.wbq uncore cache TOR Inserts : WBQ event=0x35,umask=0x80 01 TOR Inserts : WBQ : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent unc_cha_tor_occupancy.all uncore cache TOR Occupancy : All event=0x36,umask=0xc001ffff 01 TOR Occupancy : All : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.ddr uncore cache TOR Occupancy : DDR Access event=0x36 01 TOR Occupancy : DDR Access : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent unc_cha_tor_occupancy.evict uncore cache TOR Occupancy : SF/LLC Evictions event=0x36,umask=0x2 01 TOR Occupancy : SF/LLC Evictions : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T : TOR allocation occurred as a result of SF/LLC evictions (came from the ISMQ) unc_cha_tor_occupancy.hit uncore cache TOR Occupancy : Just Hits event=0x36 01 TOR Occupancy : Just Hits : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.ia uncore cache TOR Occupancy; All from local IA event=0x36,umask=0xc001ff01 01 TOR Occupancy : All requests from iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_clflush uncore cache TOR Occupancy : CLFlushes issued by iA Cores event=0x36,umask=0xc8c7ff01 01 TOR Occupancy : CLFlushes issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_clflushopt uncore cache TOR Occupancy : CLFlushOpts issued by iA Cores event=0x36,umask=0xc8d7ff01 01 TOR Occupancy : CLFlushOpts issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_crd uncore cache TOR Occupancy; CRd from local IA event=0x36,umask=0xc80fff01 01 TOR Occupancy; Code read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_crd_pref uncore cache TOR Occupancy; CRd Pref from local IA event=0x36,umask=0xc88fff01 01 TOR Occupancy; Code read prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_drd uncore cache TOR Occupancy; DRd from local IA event=0x36,umask=0xc817ff01 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_drdpte uncore cache TOR Occupancy : DRdPte issued by iA Cores due to a page walk event=0x36,ch_mask=0x00000000,fc_mask=0x00000000,umask=0xc837ff01 01 TOR Occupancy : DRdPte issued by iA Cores due to a page walk : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_drd_opt uncore cache TOR Occupancy; DRd Opt from local IA event=0x36,umask=0xc827ff01 01 TOR Occupancy; Data read opt from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_drd_opt_pref uncore cache TOR Occupancy; DRd Opt Pref from local IA event=0x36,umask=0xc8a7ff01 01 TOR Occupancy; Data read opt prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_drd_pref uncore cache TOR Occupancy; DRd Pref from local IA event=0x36,umask=0xc897ff01 01 TOR Occupancy; Data read prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_hit uncore cache TOR Occupancy; Hits from local IA event=0x36,umask=0xc001fd01 01 TOR Occupancy : All requests from iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_crd uncore cache TOR Occupancy; CRd hits from local IA event=0x36,umask=0xc80ffd01 01 TOR Occupancy; Code read from local IA that hits in the snoop filter unc_cha_tor_occupancy.ia_hit_crd_pref uncore cache TOR Occupancy; CRd Pref hits from local IA event=0x36,umask=0xc88ffd01 01 TOR Occupancy; Code read prefetch from local IA that hits in the snoop filter unc_cha_tor_occupancy.ia_hit_cxl_acc uncore cache TOR Occupancy for All requests issued from IA cores to CXL accelerator memory regions that hit the LLC event=0x36,umask=0x10c0018101 01 unc_cha_tor_occupancy.ia_hit_cxl_acc_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_HIT_CXL_ACC_LOCAL event=0x36,ch_mask=0x000,umask=0x10c0008101 01 unc_cha_tor_occupancy.ia_hit_drd uncore cache TOR Occupancy; DRd hits from local IA event=0x36,umask=0xc817fd01 01 TOR Occupancy; Data read from local IA that hits in the snoop filter unc_cha_tor_occupancy.ia_hit_drdpte uncore cache TOR Occupancy : DRdPte issued by iA Cores due to a page walk that hit the LLC event=0x36,ch_mask=0x00000000,fc_mask=0x00000000,umask=0xc837fd01 01 TOR Occupancy : DRdPte issued by iA Cores due to a page walk that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_drd_opt uncore cache TOR Occupancy; DRd Opt hits from local IA event=0x36,umask=0xc827fd01 01 TOR Occupancy; Data read opt from local IA that hits in the snoop filter unc_cha_tor_occupancy.ia_hit_drd_opt_pref uncore cache TOR Occupancy; DRd Opt Pref hits from local IA event=0x36,umask=0xc8a7fd01 01 TOR Occupancy; Data read opt prefetch from local IA that hits in the snoop filter unc_cha_tor_occupancy.ia_hit_drd_pref uncore cache TOR Occupancy; DRd Pref hits from local IA event=0x36,umask=0xc897fd01 01 TOR Occupancy; Data read prefetch from local IA that hits in the snoop filter unc_cha_tor_occupancy.ia_hit_itom uncore cache TOR Occupancy : ItoMs issued by iA Cores that Hit LLC event=0x36,umask=0xcc47fd01 01 TOR Occupancy : ItoMs issued by iA Cores that Hit LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_llcprefcode uncore cache TOR Occupancy; LLCPrefCode hits from local IA event=0x36,umask=0xcccffd01 01 TOR Occupancy; Last level cache prefetch code read from local IA that hits in the snoop filter unc_cha_tor_occupancy.ia_hit_llcprefdata uncore cache TOR Occupancy; LLCPrefData hits from local IA event=0x36,umask=0xccd7fd01 01 TOR Occupancy; Last level cache prefetch data read from local IA that hits in the snoop filter unc_cha_tor_occupancy.ia_hit_llcprefrfo uncore cache TOR Occupancy; LLCPrefRFO hits from local IA event=0x36,umask=0xccc7fd01 01 TOR Occupancy; Last level cache prefetch read for ownership from local IA that hits in the snoop filter unc_cha_tor_occupancy.ia_hit_rfo uncore cache TOR Occupancy; RFO hits from local IA event=0x36,umask=0xc807fd01 01 TOR Occupancy; Read for ownership from local IA that hits in the snoop filter unc_cha_tor_occupancy.ia_hit_rfo_pref uncore cache TOR Occupancy; RFO Pref hits from local IA event=0x36,umask=0xc887fd01 01 TOR Occupancy; Read for ownership prefetch from local IA that hits in the snoop filter unc_cha_tor_occupancy.ia_itom uncore cache TOR Occupancy : ItoMs issued by iA Cores event=0x36,umask=0xcc47ff01 01 TOR Occupancy : ItoMs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_itomcachenear uncore cache TOR Occupancy : ItoMCacheNears issued by iA Cores event=0x36,umask=0xcd47ff01 01 TOR Occupancy : ItoMCacheNears issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_llcprefcode uncore cache TOR Occupancy; LLCPrefCode from local IA event=0x36,umask=0xcccfff01 01 TOR Occupancy; Last level cache prefetch data read from local IA unc_cha_tor_occupancy.ia_llcprefdata uncore cache TOR Occupancy; LLCPrefData from local IA event=0x36,umask=0xccd7ff01 01 TOR Occupancy; Last level cache prefetch data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_llcprefrfo uncore cache TOR Occupancy; LLCPrefRFO from local IA event=0x36,umask=0xccc7ff01 01 TOR Occupancy; Last level cache prefetch read for ownership from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss uncore cache TOR Occupancy; Misses from Local IA event=0x36,umask=0xc001fe01 01 TOR Occupancy : All requests from iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_crd uncore cache TOR Occupancy; CRd misses from local IA event=0x36,umask=0xc80ffe01 01 TOR Occupancy; Code read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_crdmorph_cxl_acc uncore cache TOR Occupancy for CRds and equivalent opcodes issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x36,umask=0x10c80b8201 01 unc_cha_tor_occupancy.ia_miss_crd_local uncore cache TOR Occupancy : CRd issued by iA Cores that Missed the LLC - HOMed locally event=0x36,umask=0xc80efe01 01 TOR Occupancy : CRd issued by iA Cores that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_crd_pref uncore cache TOR Occupancy; CRd Pref misses from local IA event=0x36,umask=0xc88ffe01 01 TOR Occupancy; Code read prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_crd_pref_local uncore cache TOR Occupancy : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed locally event=0x36,umask=0xc88efe01 01 TOR Occupancy : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_crd_pref_remote uncore cache TOR Occupancy : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed remotely event=0x36,umask=0xc88f7e01 01 TOR Occupancy : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_crd_remote uncore cache TOR Occupancy : CRd issued by iA Cores that Missed the LLC - HOMed remotely event=0x36,umask=0xc80f7e01 01 TOR Occupancy : CRd issued by iA Cores that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_cxl_acc uncore cache TOR Occupancy for All requests issued from IA cores to CXL accelerator memory regions that miss the LLC event=0x36,umask=0x10c0018201 01 unc_cha_tor_occupancy.ia_miss_cxl_acc_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_CXL_ACC_LOCAL event=0x36,ch_mask=0x000,umask=0x10c0008201 01 unc_cha_tor_occupancy.ia_miss_drd uncore cache TOR Occupancy for DRd misses from local IA event=0x36,umask=0xc817fe01 01 Number of cycles for elements in the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd unc_cha_tor_occupancy.ia_miss_drdmorph_cxl_acc uncore cache TOR Occupancy for DRds and equivalent opcodes issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x36,umask=0x10c8138201 01 unc_cha_tor_occupancy.ia_miss_drdpte uncore cache TOR Occupancy : DRdPte issued by iA Cores due to a page walk that missed the LLC event=0x36,ch_mask=0x00000000,fc_mask=0x00000000,umask=0xc837fe01 01 TOR Occupancy : DRdPte issued by iA Cores due to a page walk that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_cxl_acc uncore cache TOR Occupancy for DRds and equivalent opcodes issued from an IA core which miss the L3 and target memory in a CXL type 2 memory expander card event=0x36,umask=0x10c8178201 01 unc_cha_tor_occupancy.ia_miss_drd_cxl_acc_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_CXL_ACC_LOCAL event=0x36,ch_mask=0x000,umask=0x10c8168201 01 unc_cha_tor_occupancy.ia_miss_drd_cxl_exp_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_CXL_EXP_LOCAL event=0x36,ch_mask=0x000,umask=0x20c8168201 01 unc_cha_tor_occupancy.ia_miss_drd_ddr uncore cache TOR Occupancy for DRds issued by iA Cores targeting DDR Mem that Missed the LLC event=0x36,umask=0xc8178601 01 Number of cycles for elements in the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and which target DDR memory unc_cha_tor_occupancy.ia_miss_drd_local uncore cache TOR Occupancy for DRd misses from local IA targeting local memory event=0x36,umask=0xc816fe01 01 Number of cycles for elements in the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and which target local memory unc_cha_tor_occupancy.ia_miss_drd_local_ddr uncore cache TOR Occupancy : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally event=0x36,umask=0xc8168601 01 TOR Occupancy : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_local_pmm uncore cache TOR Occupancy : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally event=0x36,umask=0xc8168a01 01 TOR Occupancy : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_opt uncore cache TOR Occupancy; DRd Opt misses from local IA event=0x36,umask=0xc827fe01 01 TOR Occupancy; Data read opt from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_drd_opt_cxl_acc_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_OPT_CXL_ACC_LOCAL event=0x36,ch_mask=0x000,umask=0x10c8268201 01 unc_cha_tor_occupancy.ia_miss_drd_opt_pref uncore cache TOR Occupancy; DRd Opt Pref misses from local IA event=0x36,umask=0xc8a7fe01 01 TOR Occupancy; Data read opt prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_drd_opt_pref_cxl_acc_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_OPT_PREF_CXL_ACC_LOCAL event=0x36,ch_mask=0x000,umask=0x10c8a68201 01 unc_cha_tor_occupancy.ia_miss_drd_pmm uncore cache TOR Occupancy for DRds issued by iA Cores targeting PMM Mem that Missed the LLC event=0x36,umask=0xc8178a01 01 Number of cycles for elements in the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and which target PMM memory unc_cha_tor_occupancy.ia_miss_drd_pref uncore cache TOR Occupancy; DRd Pref misses from local IA event=0x36,umask=0xc897fe01 01 TOR Occupancy; Data read prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_drd_pref_cxl_acc uncore cache TOR Occupancy for L2 data prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x36,umask=0x10c8978201 01 unc_cha_tor_occupancy.ia_miss_drd_pref_cxl_acc_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_PREF_CXL_ACC_LOCAL event=0x36,ch_mask=0x000,umask=0x10c8968201 01 unc_cha_tor_occupancy.ia_miss_drd_pref_ddr uncore cache TOR Occupancy : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC event=0x36,umask=0xc8978601 01 TOR Occupancy : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_pref_local uncore cache TOR Occupancy; DRd Pref misses from local IA event=0x36,umask=0xc896fe01 01 TOR Occupancy; Data read prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_drd_pref_local_ddr uncore cache TOR Occupancy : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally event=0x36,umask=0xc8968601 01 TOR Occupancy : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_pref_local_pmm uncore cache TOR Occupancy : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally event=0x36,umask=0xc8968a01 01 TOR Occupancy : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_pref_pmm uncore cache TOR Occupancy : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC event=0x36,umask=0xc8978a01 01 TOR Occupancy : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_pref_remote uncore cache TOR Occupancy; DRd Pref misses from local IA event=0x36,umask=0xc8977e01 01 TOR Occupancy; Data read prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_drd_pref_remote_ddr uncore cache TOR Occupancy : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely event=0x36,umask=0xc8970601 01 TOR Occupancy : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_pref_remote_pmm uncore cache TOR Occupancy : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely event=0x36,umask=0xc8970a01 01 TOR Occupancy : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_remote uncore cache TOR Occupancy for DRd misses from local IA targeting remote memory event=0x36,umask=0xc8177e01 01 Number of cycles for elements in the TOR from local IA cores which miss the LLC and snoop filter with the opcode DRd, and which target remote memory unc_cha_tor_occupancy.ia_miss_drd_remote_ddr uncore cache TOR Occupancy : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely event=0x36,umask=0xc8170601 01 TOR Occupancy : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_remote_pmm uncore cache TOR Occupancy : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely event=0x36,umask=0xc8170a01 01 TOR Occupancy : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_itom uncore cache TOR Occupancy : ItoMs issued by iA Cores that Missed LLC event=0x36,umask=0xcc47fe01 01 TOR Occupancy : ItoMs issued by iA Cores that Missed LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_llcprefcode uncore cache TOR Occupancy; LLCPrefCode misses from local IA event=0x36,umask=0xcccffe01 01 TOR Occupancy; Last level cache prefetch code read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_llcprefcode_cxl_acc uncore cache TOR Occupancy for LLC Prefetch Code transactions issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x36,umask=0x10cccf8201 01 unc_cha_tor_occupancy.ia_miss_llcprefdata uncore cache TOR Occupancy; LLCPrefData misses from local IA event=0x36,umask=0xccd7fe01 01 TOR Occupancy; Last level cache prefetch data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_llcprefdata_cxl_acc uncore cache TOR Occupancy for LLC data prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x36,umask=0x10ccd78201 01 unc_cha_tor_occupancy.ia_miss_llcprefdata_cxl_acc_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_LLCPREFDATA_CXL_ACC_LOCAL event=0x36,ch_mask=0x000,umask=0x10ccd68201 01 unc_cha_tor_occupancy.ia_miss_llcprefrfo uncore cache TOR Occupancy; LLCPrefRFO misses from local IA event=0x36,umask=0xccc7fe01 01 TOR Occupancy; Last level cache prefetch read for ownership from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_llcprefrfo_cxl_acc uncore cache TOR Occupancy for L2 RFO prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x36,umask=0x10c8878201 01 unc_cha_tor_occupancy.ia_miss_llcprefrfo_cxl_acc_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_LLCPREFRFO_CXL_ACC_LOCAL event=0x36,ch_mask=0x000,umask=0x10c8868201 01 unc_cha_tor_occupancy.ia_miss_local_wcilf_ddr uncore cache TOR Occupancy : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed locally event=0x36,umask=0xc8668601 01 TOR Occupancy : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_local_wcilf_pmm uncore cache TOR Occupancy : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed locally event=0x36,umask=0xc8668a01 01 TOR Occupancy : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_local_wcil_ddr uncore cache TOR Occupancy : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed locally event=0x36,umask=0xc86e8601 01 TOR Occupancy : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_local_wcil_pmm uncore cache TOR Occupancy : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed locally event=0x36,umask=0xc86e8a01 01 TOR Occupancy : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_remote_wcilf_ddr uncore cache TOR Occupancy : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely event=0x36,umask=0xc8670601 01 TOR Occupancy : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_remote_wcilf_pmm uncore cache TOR Occupancy : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely event=0x36,umask=0xc8670a01 01 TOR Occupancy : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_remote_wcil_ddr uncore cache TOR Occupancy : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely event=0x36,umask=0xc86f0601 01 TOR Occupancy : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_remote_wcil_pmm uncore cache TOR Occupancy : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely event=0x36,umask=0xc86f0a01 01 TOR Occupancy : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_rfo uncore cache TOR Occupancy; RFO misses from local IA event=0x36,umask=0xc807fe01 01 TOR Occupancy; Read for ownership from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_rfomorph_cxl_acc uncore cache TOR Occupancy for RFO and L2 RFO prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x36,umask=0x10c8038201 01 unc_cha_tor_occupancy.ia_miss_rfo_cxl_acc uncore cache TOR Occupancy for RFOs issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x36,umask=0x10c8078201 01 unc_cha_tor_occupancy.ia_miss_rfo_cxl_acc_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_RFO_CXL_ACC_LOCAL event=0x36,ch_mask=0x000,umask=0x10c8068201 01 unc_cha_tor_occupancy.ia_miss_rfo_cxl_exp_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_RFO_CXL_EXP_LOCAL event=0x36,ch_mask=0x000,umask=0x20c8068201 01 unc_cha_tor_occupancy.ia_miss_rfo_local uncore cache TOR Occupancy; RFO misses from local IA event=0x36,umask=0xc806fe01 01 TOR Occupancy; Read for ownership from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_rfo_pref uncore cache TOR Occupancy; RFO prefetch misses from local IA event=0x36,umask=0xc887fe01 01 TOR Occupancy; Read for ownership prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_rfo_pref_cxl_acc uncore cache TOR Occupancy for LLC RFO prefetches issued from an IA core which miss the L3 and target memory in a CXL type 2 accelerator event=0x36,umask=0x10ccc78201 01 unc_cha_tor_occupancy.ia_miss_rfo_pref_cxl_acc_local uncore cache UNC_CHA_TOR_OCCUPANCY.IA_MISS_RFO_PREF_CXL_ACC_LOCAL event=0x36,ch_mask=0x000,umask=0x10ccc68201 01 unc_cha_tor_occupancy.ia_miss_rfo_pref_local uncore cache TOR Occupancy; RFO prefetch misses from local IA event=0x36,umask=0xc886fe01 01 TOR Occupancy; Read for ownership prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_rfo_pref_remote uncore cache TOR Occupancy; RFO prefetch misses from local IA event=0x36,umask=0xc8877e01 01 TOR Occupancy; Read for ownership prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_rfo_remote uncore cache TOR Occupancy; RFO misses from local IA event=0x36,umask=0xc8077e01 01 TOR Occupancy; Read for ownership from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_ucrdf uncore cache TOR Occupancy : UCRdFs issued by iA Cores that Missed LLC event=0x36,umask=0xc877de01 01 TOR Occupancy : UCRdFs issued by iA Cores that Missed LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_wcil uncore cache TOR Occupancy : WCiLs issued by iA Cores that Missed the LLC event=0x36,umask=0xc86ffe01 01 TOR Occupancy : WCiLs issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_wcilf uncore cache TOR Occupancy : WCiLF issued by iA Cores that Missed the LLC event=0x36,umask=0xc867fe01 01 TOR Occupancy : WCiLF issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_wcilf_ddr uncore cache TOR Occupancy : WCiLFs issued by iA Cores targeting DDR that missed the LLC event=0x36,umask=0xc8678601 01 TOR Occupancy : WCiLFs issued by iA Cores targeting DDR that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_wcilf_pmm uncore cache TOR Occupancy : WCiLFs issued by iA Cores targeting PMM that missed the LLC event=0x36,umask=0xc8678a01 01 TOR Occupancy : WCiLFs issued by iA Cores targeting PMM that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_wcil_ddr uncore cache TOR Occupancy : WCiLs issued by iA Cores targeting DDR that missed the LLC event=0x36,umask=0xc86f8601 01 TOR Occupancy : WCiLs issued by iA Cores targeting DDR that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_wcil_pmm uncore cache TOR Occupancy : WCiLs issued by iA Cores targeting PMM that missed the LLC event=0x36,umask=0xc86f8a01 01 TOR Occupancy : WCiLs issued by iA Cores targeting PMM that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_wil uncore cache TOR Occupancy : WiLs issued by iA Cores that Missed LLC event=0x36,umask=0xc87fde01 01 TOR Occupancy : WiLs issued by iA Cores that Missed LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_rfo uncore cache TOR Occupancy; RFO from local IA event=0x36,umask=0xc807ff01 01 TOR Occupancy; Read for ownership from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_rfo_pref uncore cache TOR Occupancy; RFO prefetch from local IA event=0x36,umask=0xc887ff01 01 TOR Occupancy; Read for ownership prefetch from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_specitom uncore cache TOR Occupancy : SpecItoMs issued by iA Cores event=0x36,umask=0xcc57ff01 01 TOR Occupancy : SpecItoMs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_wbmtoi uncore cache TOR Occupancy : WbMtoIs issued by iA Cores event=0x36,umask=0xcc27ff01 01 TOR Occupancy : WbMtoIs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_wcil uncore cache TOR Occupancy : WCiLs issued by iA Cores event=0x36,umask=0xc86fff01 01 TOR Occupancy : WCiLs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_wcilf uncore cache TOR Occupancy : WCiLF issued by iA Cores event=0x36,umask=0xc867ff01 01 TOR Occupancy : WCiLF issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io uncore cache TOR Occupancy; All from local IO event=0x36,umask=0xc001ff04 01 TOR Occupancy : All requests from IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_clflush uncore cache TOR Occupancy : CLFlushes issued by IO Devices event=0x36,umask=0xc8c3ff04 01 TOR Occupancy : CLFlushes issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_hit uncore cache TOR Occupancy; Hits from local IO event=0x36,umask=0xc001fd04 01 TOR Occupancy : All requests from IO Devices that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_hit_itom uncore cache TOR Occupancy; ITOM hits from local IO event=0x36,umask=0xcc43fd04 01 TOR Occupancy : ItoMs issued by IO Devices that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_hit_itomcachenear uncore cache TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices that hit the LLC event=0x36,umask=0xcd43fd04 01 TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_hit_pcirdcur uncore cache TOR Occupancy; RdCur and FsRdCur hits from local IO event=0x36,umask=0xc8f3fd04 01 TOR Occupancy : PCIRdCurs issued by IO Devices that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_hit_rfo uncore cache TOR Occupancy; RFO hits from local IO event=0x36,umask=0xc803fd04 01 TOR Occupancy : RFOs issued by IO Devices that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_itom uncore cache TOR Occupancy; ITOM from local IO event=0x36,umask=0xcc43ff04 01 TOR Occupancy : ItoMs issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_itomcachenear uncore cache TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices event=0x36,ch_mask=0x00000000,fc_mask=0x00000000,umask=0xcd43ff04 01 TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss uncore cache TOR Occupancy; Misses from local IO event=0x36,umask=0xc001fe04 01 TOR Occupancy : All requests from IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss_itom uncore cache TOR Occupancy; ITOM misses from local IO event=0x36,umask=0xcc43fe04 01 TOR Occupancy : ItoMs issued by IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss_itomcachenear uncore cache TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices that missed the LLC event=0x36,umask=0xcd43fe04 01 TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss_pcirdcur uncore cache TOR Occupancy; RdCur and FsRdCur misses from local IO event=0x36,umask=0xc8f3fe04 01 TOR Occupancy : PCIRdCurs issued by IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss_rfo uncore cache TOR Occupancy; RFO misses from local IO event=0x36,umask=0xc803fe04 01 TOR Occupancy : RFOs issued by IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_pcirdcur uncore cache TOR Occupancy; RdCur and FsRdCur from local IO event=0x36,umask=0xc8f3ff04 01 TOR Occupancy : PCIRdCurs issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_rfo uncore cache TOR Occupancy; ItoM from local IO event=0x36,umask=0xc803ff04 01 TOR Occupancy : RFOs issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_wbmtoi uncore cache TOR Occupancy : WbMtoIs issued by IO Devices event=0x36,umask=0xcc23ff04 01 TOR Occupancy : WbMtoIs issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ipq uncore cache TOR Occupancy : IPQ event=0x36,umask=0x8 01 TOR Occupancy : IPQ : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.irq_ia uncore cache TOR Occupancy : IRQ - iA event=0x36,umask=0x1 01 TOR Occupancy : IRQ - iA : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T : From an iA Core unc_cha_tor_occupancy.irq_non_ia uncore cache TOR Occupancy : IRQ - Non iA event=0x36,umask=0x10 01 TOR Occupancy : IRQ - Non iA : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.isoc uncore cache TOR Occupancy : Just ISOC event=0x36 01 TOR Occupancy : Just ISOC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.local_tgt uncore cache TOR Occupancy : Just Local Targets event=0x36 01 TOR Occupancy : Just Local Targets : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.loc_all uncore cache TOR Occupancy : All from Local iA and IO event=0x36,umask=0xc000ff05 01 TOR Occupancy : All from Local iA and IO : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T : All locally initiated requests unc_cha_tor_occupancy.loc_ia uncore cache TOR Occupancy : All from Local iA event=0x36,umask=0xc000ff01 01 TOR Occupancy : All from Local iA : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T : All locally initiated requests from iA Cores unc_cha_tor_occupancy.loc_io uncore cache TOR Occupancy : All from Local IO event=0x36,umask=0xc000ff04 01 TOR Occupancy : All from Local IO : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T : All locally generated IO traffic unc_cha_tor_occupancy.match_opc uncore cache TOR Occupancy : Match the Opcode in b[29:19] of the extended umask field event=0x36 01 TOR Occupancy : Match the Opcode in b[29:19] of the extended umask field : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.miss uncore cache TOR Occupancy : Just Misses event=0x36 01 TOR Occupancy : Just Misses : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.mmcfg uncore cache TOR Occupancy : MMCFG Access event=0x36 01 TOR Occupancy : MMCFG Access : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.mmio uncore cache TOR Occupancy : MMIO Access event=0x36 01 TOR Occupancy : MMIO Access : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.nearmem uncore cache TOR Occupancy : Just NearMem event=0x36 01 TOR Occupancy : Just NearMem : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.noncoh uncore cache TOR Occupancy : Just NonCoherent event=0x36 01 TOR Occupancy : Just NonCoherent : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.not_nearmem uncore cache TOR Occupancy : Just NotNearMem event=0x36 01 TOR Occupancy : Just NotNearMem : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.pmm uncore cache TOR Occupancy : PMM Access event=0x36 01 TOR Occupancy : PMM Access : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent unc_cha_tor_occupancy.premorph_opc uncore cache TOR Occupancy : Match the PreMorphed Opcode in b[29:19] of the extended umask field event=0x36 01 TOR Occupancy : Match the PreMorphed Opcode in b[29:19] of the extended umask field : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.prq uncore cache TOR Occupancy : PRQ - IOSF event=0x36,umask=0x4 01 TOR Occupancy : PRQ - IOSF : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T : From a PCIe Device unc_cha_tor_occupancy.prq_non_iosf uncore cache TOR Occupancy : PRQ - Non IOSF event=0x36,umask=0x20 01 TOR Occupancy : PRQ - Non IOSF : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.remote_tgt uncore cache TOR Occupancy : Just Remote Targets event=0x36 01 TOR Occupancy : Just Remote Targets : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.rem_all uncore cache TOR Occupancy : All from Remote event=0x36,umask=0xc001ffc8 01 TOR Occupancy : All from Remote : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T : All remote requests (e.g. snoops, writebacks) that came from remote sockets unc_cha_tor_occupancy.rem_snps uncore cache TOR Occupancy : All Snoops from Remote event=0x36,umask=0xc001ff08 01 TOR Occupancy : All Snoops from Remote : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T : All snoops to this LLC that came from remote sockets unc_cha_tor_occupancy.rrq uncore cache TOR Occupancy : RRQ event=0x36,umask=0x40 01 TOR Occupancy : RRQ : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_tor_occupancy.snps_from_rem uncore cache TOR Occupancy; All Snoops from Remote event=0x36,umask=0xc001ff08 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. All snoops to this LLC that came from remote sockets unc_cha_tor_occupancy.wbq uncore cache TOR Occupancy : WBQ event=0x36,umask=0x80 01 TOR Occupancy : WBQ : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. T unc_cha_wb_push_mtoi.llc uncore cache WbPushMtoI : Pushed to LLC event=0x56,umask=0x1 01 WbPushMtoI : Pushed to LLC : Counts the number of times when the CHA was received WbPushMtoI : Counts the number of times when the CHA was able to push WbPushMToI to LLC unc_cha_wb_push_mtoi.mem uncore cache WbPushMtoI : Pushed to Memory event=0x56,umask=0x2 01 WbPushMtoI : Pushed to Memory : Counts the number of times when the CHA was received WbPushMtoI : Counts the number of times when the CHA was unable to push WbPushMToI to LLC (hence pushed it to MEM) unc_cha_write_no_credits.mc0 uncore cache CHA iMC CHNx WRITE Credits Empty : MC0 event=0x5a,umask=0x1 01 CHA iMC CHNx WRITE Credits Empty : MC0 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 0 only unc_cha_write_no_credits.mc1 uncore cache CHA iMC CHNx WRITE Credits Empty : MC1 event=0x5a,umask=0x2 01 CHA iMC CHNx WRITE Credits Empty : MC1 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 1 only unc_cha_write_no_credits.mc2 uncore cache CHA iMC CHNx WRITE Credits Empty : MC2 event=0x5a,umask=0x4 01 CHA iMC CHNx WRITE Credits Empty : MC2 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 2 only unc_cha_write_no_credits.mc3 uncore cache CHA iMC CHNx WRITE Credits Empty : MC3 event=0x5a,umask=0x8 01 CHA iMC CHNx WRITE Credits Empty : MC3 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 3 only unc_cha_write_no_credits.mc4 uncore cache CHA iMC CHNx WRITE Credits Empty : MC4 event=0x5a,umask=0x10 01 CHA iMC CHNx WRITE Credits Empty : MC4 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 4 only unc_cha_write_no_credits.mc5 uncore cache CHA iMC CHNx WRITE Credits Empty : MC5 event=0x5a,umask=0x20 01 CHA iMC CHNx WRITE Credits Empty : MC5 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 5 only unc_cha_xpt_pref.drop0_conflict uncore cache XPT Prefetches : Dropped (on 0?) - Conflict event=0x6f,umask=0x8 01 XPT Prefetches : Dropped (on 0?) - Conflict : Number of XPT prefetches dropped due to AD CMS write port contention unc_cha_xpt_pref.drop0_nocrd uncore cache XPT Prefetches : Dropped (on 0?) - No Credits event=0x6f,umask=0x4 01 XPT Prefetches : Dropped (on 0?) - No Credits : Number of XPT prefetches dropped due to lack of XPT AD egress credits unc_cha_xpt_pref.drop1_conflict uncore cache XPT Prefetches : Dropped (on 1?) - Conflict event=0x6f,umask=0x80 01 XPT Prefetches : Dropped (on 1?) - Conflict : Number of XPT prefetches dropped due to AD CMS write port contention unc_cha_xpt_pref.drop1_nocrd uncore cache XPT Prefetches : Dropped (on 1?) - No Credits event=0x6f,umask=0x40 01 XPT Prefetches : Dropped (on 1?) - No Credits : Number of XPT prefetches dropped due to lack of XPT AD egress credits unc_cha_xpt_pref.sent0 uncore cache XPT Prefetches : Sent (on 0?) event=0x6f,umask=0x1 01 XPT Prefetches : Sent (on 0?) : Number of XPT prefetches sent unc_cha_xpt_pref.sent1 uncore cache XPT Prefetches : Sent (on 1?) event=0x6f,umask=0x10 01 XPT Prefetches : Sent (on 1?) : Number of XPT prefetches sent uncore_cxlcm unc_cxlcm_clockticks uncore cxl Counts the number of lfclk ticks event=0x1,umask=0x2 01 unc_cxlcm_rxc_agf_inserts.cache_data uncore cxl Number of Allocation to Mem Rxx AGF 0 event=0x43,umask=0x8 01 unc_cxlcm_rxc_agf_inserts.cache_req0 uncore cxl Number of Allocation to Cache Req AGF0 event=0x43,umask=0x1 01 unc_cxlcm_rxc_agf_inserts.cache_req1 uncore cxl Number of Allocation to Cache Rsp AGF event=0x43,umask=0x2 01 unc_cxlcm_rxc_agf_inserts.cache_rsp0 uncore cxl Number of Allocation to Cache Data AGF event=0x43,umask=0x4 01 unc_cxlcm_rxc_agf_inserts.cache_rsp1 uncore cxl Number of Allocation to Cache Rsp AGF event=0x43,umask=0x40 01 unc_cxlcm_rxc_agf_inserts.mem_data uncore cxl Number of Allocation to Cache Req AGF 1 event=0x43,umask=0x20 01 unc_cxlcm_rxc_agf_inserts.mem_req uncore cxl Number of Allocation to Mem Data AGF event=0x43,umask=0x10 01 unc_cxlcm_rxc_flits.ak_hdr uncore cxl Count the number of Flits with AK set event=0x4b,umask=0x10 01 unc_cxlcm_rxc_flits.be_hdr uncore cxl Count the number of Flits with BE set event=0x4b,umask=0x20 01 unc_cxlcm_rxc_flits.ctrl uncore cxl Count the number of control flits received event=0x4b,umask=0x4 01 unc_cxlcm_rxc_flits.no_hdr uncore cxl Count the number of Headerless flits received event=0x4b,umask=0x8 01 unc_cxlcm_rxc_flits.prot uncore cxl Count the number of protocol flits received event=0x4b,umask=0x2 01 unc_cxlcm_rxc_flits.sz_hdr uncore cxl Count the number of Flits with SZ set event=0x4b,umask=0x40 01 unc_cxlcm_rxc_flits.valid uncore cxl Count the number of flits received event=0x4b,umask=0x1 01 unc_cxlcm_rxc_flits.valid_msg uncore cxl Count the number of valid messages in the flit event=0x4b,umask=0x80 01 unc_cxlcm_rxc_misc.crc_errors uncore cxl Count the number of CRC errors detected event=0x40,umask=0x8 01 unc_cxlcm_rxc_misc.init uncore cxl Count the number of Init flits sent event=0x40,umask=0x4 01 unc_cxlcm_rxc_misc.llcrd uncore cxl Count the number of LLCRD flits sent event=0x40,umask=0x1 01 unc_cxlcm_rxc_misc.retry uncore cxl Count the number of Retry flits sent event=0x40,umask=0x2 01 unc_cxlcm_rxc_pack_buf_full.cache_data uncore cxl Number of cycles the Packing Buffer is Full event=0x52,umask=0x4 01 unc_cxlcm_rxc_pack_buf_full.cache_req uncore cxl Number of cycles the Packing Buffer is Full event=0x52,umask=0x1 01 unc_cxlcm_rxc_pack_buf_full.cache_rsp uncore cxl Number of cycles the Packing Buffer is Full event=0x52,umask=0x2 01 unc_cxlcm_rxc_pack_buf_full.mem_data uncore cxl Number of cycles the Packing Buffer is Full event=0x52,umask=0x10 01 unc_cxlcm_rxc_pack_buf_full.mem_req uncore cxl Number of cycles the Packing Buffer is Full event=0x52,umask=0x8 01 unc_cxlcm_rxc_pack_buf_inserts.cache_data uncore cxl Number of Allocation to Cache Data Packing buffer event=0x41,umask=0x4 01 unc_cxlcm_rxc_pack_buf_inserts.cache_req uncore cxl Number of Allocation to Cache Req Packing buffer event=0x41,umask=0x1 01 unc_cxlcm_rxc_pack_buf_inserts.cache_rsp uncore cxl Number of Allocation to Cache Rsp Packing buffer event=0x41,umask=0x2 01 unc_cxlcm_rxc_pack_buf_inserts.mem_data uncore cxl Number of Allocation to Mem Data Packing buffer event=0x41,umask=0x10 01 unc_cxlcm_rxc_pack_buf_inserts.mem_req uncore cxl Number of Allocation to Mem Rxx Packing buffer event=0x41,umask=0x8 01 unc_cxlcm_rxc_pack_buf_ne.cache_data uncore cxl Number of cycles of Not Empty for Cache Data Packing buffer event=0x42,umask=0x4 01 unc_cxlcm_rxc_pack_buf_ne.cache_req uncore cxl Number of cycles of Not Empty for Cache Req Packing buffer event=0x42,umask=0x1 01 unc_cxlcm_rxc_pack_buf_ne.cache_rsp uncore cxl Number of cycles of Not Empty for Cache Rsp Packing buffer event=0x42,umask=0x2 01 unc_cxlcm_rxc_pack_buf_ne.mem_data uncore cxl Number of cycles of Not Empty for Mem Data Packing buffer event=0x42,umask=0x10 01 unc_cxlcm_rxc_pack_buf_ne.mem_req uncore cxl Number of cycles of Not Empty for Mem Rxx Packing buffer event=0x42,umask=0x8 01 unc_cxlcm_txc_flits.ak_hdr uncore cxl Count the number of Flits with AK set event=0x5,umask=0x10 01 unc_cxlcm_txc_flits.be_hdr uncore cxl Count the number of Flits with BE set event=0x5,umask=0x20 01 unc_cxlcm_txc_flits.ctrl uncore cxl Count the number of control flits packed event=0x5,umask=0x4 01 unc_cxlcm_txc_flits.no_hdr uncore cxl Count the number of Headerless flits packed event=0x5,umask=0x8 01 unc_cxlcm_txc_flits.prot uncore cxl Count the number of protocol flits packed event=0x5,umask=0x2 01 unc_cxlcm_txc_flits.sz_hdr uncore cxl Count the number of Flits with SZ set event=0x5,umask=0x40 01 unc_cxlcm_txc_flits.valid uncore cxl Count the number of flits packed event=0x5,umask=0x1 01 unc_cxlcm_txc_pack_buf_inserts.cache_data uncore cxl Number of Allocation to Cache Data Packing buffer event=0x2,umask=0x4 01 unc_cxlcm_txc_pack_buf_inserts.cache_req0 uncore cxl Number of Allocation to Cache Req Packing buffer event=0x2,umask=0x1 01 unc_cxlcm_txc_pack_buf_inserts.cache_req1 uncore cxl Number of Allocation to Cache Rsp1 Packing buffer event=0x2,umask=0x40 01 unc_cxlcm_txc_pack_buf_inserts.cache_rsp0 uncore cxl Number of Allocation to Cache Rsp0 Packing buffer event=0x2,umask=0x2 01 unc_cxlcm_txc_pack_buf_inserts.cache_rsp1 uncore cxl Number of Allocation to Cache Req Packing buffer event=0x2,umask=0x20 01 unc_cxlcm_txc_pack_buf_inserts.mem_data uncore cxl Number of Allocation to Mem Data Packing buffer event=0x2,umask=0x10 01 unc_cxlcm_txc_pack_buf_inserts.mem_req uncore cxl Number of Allocation to Mem Rxx Packing buffer event=0x2,umask=0x8 01 uncore_cxldp unc_cxldp_clockticks uncore cxl Counts the number of uclk ticks event=0x1,umask=0x1 01 unc_cxldp_txc_agf_inserts.m2s_data uncore cxl Number of Allocation to M2S Data AGF event=0x2,umask=0x20 01 unc_cxldp_txc_agf_inserts.m2s_req uncore cxl Number of Allocation to M2S Req AGF event=0x2,umask=0x10 01 unc_cxldp_txc_agf_inserts.u2c_data uncore cxl Number of Allocation to U2C Data AGF event=0x2,umask=0x8 01 unc_cxldp_txc_agf_inserts.u2c_req uncore cxl Number of Allocation to U2C Req AGF event=0x2,umask=0x1 01 unc_cxldp_txc_agf_inserts.u2c_rsp0 uncore cxl Number of Allocation to U2C Rsp AGF 0 event=0x2,umask=0x2 01 unc_cxldp_txc_agf_inserts.u2c_rsp1 uncore cxl Number of Allocation to U2C Rsp AGF 1 event=0x2,umask=0x4 01 unc_i_cache_total_occupancy.mem uncore interconnect Total IRP occupancy of inbound read and write requests to coherent memory event=0xf,umask=0x4 01 Total IRP occupancy of inbound read and write requests to coherent memory. This is effectively the sum of read occupancy and write occupancy unc_i_clockticks uncore interconnect IRP Clockticks event=0x1 01 Number of IRP clock cycles while the event is enabled unc_i_faf_inserts uncore interconnect FAF - request insert from TC event=0x18 01 unc_i_faf_occupancy uncore interconnect FAF occupancy event=0x19 01 unc_i_irp_all.evicts uncore interconnect : All Inserts Outbound (BL, AK, Snoops) event=0x20,umask=0x4 01 unc_i_irp_all.inbound_inserts uncore interconnect : All Inserts Inbound (p2p + faf + cset) event=0x20,umask=0x1 01 unc_i_irp_all.outbound_inserts uncore interconnect : All Inserts Outbound (BL, AK, Snoops) event=0x20,umask=0x2 01 unc_i_misc0.2nd_atomic_insert uncore interconnect Counts Timeouts - Set 0 : Cache Inserts of Atomic Transactions as Secondary event=0x1e,umask=0x10 01 unc_i_misc0.2nd_rd_insert uncore interconnect Counts Timeouts - Set 0 : Cache Inserts of Read Transactions as Secondary event=0x1e,umask=0x4 01 unc_i_misc0.2nd_wr_insert uncore interconnect Counts Timeouts - Set 0 : Cache Inserts of Write Transactions as Secondary event=0x1e,umask=0x8 01 unc_i_misc0.fast_rej uncore interconnect Counts Timeouts - Set 0 : Fastpath Rejects event=0x1e,umask=0x2 01 unc_i_misc0.fast_req uncore interconnect Counts Timeouts - Set 0 : Fastpath Requests event=0x1e,umask=0x1 01 unc_i_misc0.fast_xfer uncore interconnect Counts Timeouts - Set 0 : Fastpath Transfers From Primary to Secondary event=0x1e,umask=0x20 01 unc_i_misc0.pf_ack_hint uncore interconnect Counts Timeouts - Set 0 : Prefetch Ack Hints From Primary to Secondary event=0x1e,umask=0x40 01 unc_i_misc0.slowpath_fwpf_no_prf uncore interconnect Counts Timeouts - Set 0 : Slow path fwpf didn't find prefetch event=0x1e,umask=0x80 01 unc_i_misc1.lost_fwd uncore interconnect Misc Events - Set 1 : Lost Forward event=0x1f,umask=0x10 01 Misc Events - Set 1 : Lost Forward : Snoop pulled away ownership before a write was committed unc_i_misc1.sec_rcvd_invld uncore interconnect Misc Events - Set 1 : Received Invalid event=0x1f,umask=0x20 01 Misc Events - Set 1 : Received Invalid : Secondary received a transfer that did not have sufficient MESI state unc_i_misc1.sec_rcvd_vld uncore interconnect Misc Events - Set 1 : Received Valid event=0x1f,umask=0x40 01 Misc Events - Set 1 : Received Valid : Secondary received a transfer that did have sufficient MESI state unc_i_misc1.slow_e uncore interconnect Misc Events - Set 1 : Slow Transfer of E Line event=0x1f,umask=0x4 01 Misc Events - Set 1 : Slow Transfer of E Line : Secondary received a transfer that did have sufficient MESI state unc_i_misc1.slow_i uncore interconnect Misc Events - Set 1 : Slow Transfer of I Line event=0x1f,umask=0x1 01 Misc Events - Set 1 : Slow Transfer of I Line : Snoop took cacheline ownership before write from data was committed unc_i_misc1.slow_m uncore interconnect Misc Events - Set 1 : Slow Transfer of M Line event=0x1f,umask=0x8 01 Misc Events - Set 1 : Slow Transfer of M Line : Snoop took cacheline ownership before write from data was committed unc_i_misc1.slow_s uncore interconnect Misc Events - Set 1 : Slow Transfer of S Line event=0x1f,umask=0x2 01 Misc Events - Set 1 : Slow Transfer of S Line : Secondary received a transfer that did not have sufficient MESI state unc_i_snoop_resp.hit_es uncore interconnect Snoop Responses : Hit E or S event=0x12,umask=0x4 01 unc_i_snoop_resp.hit_i uncore interconnect Snoop Responses : Hit I event=0x12,umask=0x2 01 unc_i_snoop_resp.hit_m uncore interconnect Snoop Responses : Hit M event=0x12,umask=0x8 01 unc_i_snoop_resp.miss uncore interconnect Snoop Responses : Miss event=0x12,umask=0x1 01 unc_i_snoop_resp.snpcode uncore interconnect Snoop Responses : SnpCode event=0x12,umask=0x10 01 unc_i_snoop_resp.snpdata uncore interconnect Snoop Responses : SnpData event=0x12,umask=0x20 01 unc_i_snoop_resp.snpinv uncore interconnect Snoop Responses : SnpInv event=0x12,umask=0x40 01 unc_i_txr2_ad01_stall_credit_cycles uncore interconnect UNC_I_TxR2_AD01_STALL_CREDIT_CYCLES event=0x1c 01 : Counts the number times when it is not possible to issue a request to the M2PCIe because there are no Egress Credits available on AD0, A1 or AD0AD1 both. Stalls on both AD0 and AD1 will count as 2 unc_i_txr2_ad0_stall_credit_cycles uncore interconnect No AD0 Egress Credits Stalls event=0x1a 01 No AD0 Egress Credits Stalls : Counts the number times when it is not possible to issue a request to the M2PCIe because there are no AD0 Egress Credits available unc_i_txr2_ad1_stall_credit_cycles uncore interconnect No AD1 Egress Credits Stalls event=0x1b 01 No AD1 Egress Credits Stalls : Counts the number times when it is not possible to issue a request to the M2PCIe because there are no AD1 Egress Credits available unc_i_txr2_bl_stall_credit_cycles uncore interconnect No BL Egress Credit Stalls event=0x1d 01 No BL Egress Credit Stalls : Counts the number times when it is not possible to issue data to the R2PCIe because there are no BL Egress Credits available unc_i_txs_data_inserts_ncb uncore interconnect Outbound Read Requests event=0xd 01 Outbound Read Requests : Counts the number of requests issued to the switch (towards the devices) unc_i_txs_data_inserts_ncs uncore interconnect Outbound Read Requests event=0xe 01 Outbound Read Requests : Counts the number of requests issued to the switch (towards the devices) unc_i_txs_request_occupancy uncore interconnect Outbound Request Queue Occupancy event=0xc 01 Outbound Request Queue Occupancy : Accumulates the number of outstanding outbound requests from the IRP to the switch (towards the devices). This can be used in conjunction with the allocations event in order to calculate average latency of outbound requests unc_m2m_clockticks uncore interconnect M2M Clockticks event=0x1 01 Clockticks of the mesh to memory (M2M) unc_m2m_direct2core_not_taken_dirstate uncore interconnect Cycles when direct to core mode (which bypasses the CHA) was disabled event=0x17,umask=0x7 01 unc_m2m_direct2core_not_taken_dirstate.non_cisgress uncore interconnect Cycles when direct to core mode, which bypasses the CHA, was disabled : Non Cisgress event=0x17,umask=0x2 01 Cycles when direct to core mode, which bypasses the CHA, was disabled : Non Cisgress : Counts the number of time non cisgress D2C was not honoured by egress due to directory state constraints unc_m2m_direct2core_not_taken_notforked uncore interconnect Counts the time when FM didn't do d2c for fill reads (cross tile case) event=0x4a 01 unc_m2m_direct2core_txn_override uncore interconnect Number of reads in which direct to core transaction were overridden event=0x18,umask=0x3 01 unc_m2m_direct2core_txn_override.cisgress uncore interconnect Number of reads in which direct to core transaction was overridden : Cisgress event=0x18,umask=0x2 01 unc_m2m_direct2core_txn_override.pmm_hit uncore interconnect Number of reads in which direct to core transaction was overridden : 2LM Hit? event=0x18,umask=0x1 01 unc_m2m_direct2upitxn_override.pmm_hit uncore interconnect Number of times a direct to UPI transaction was overridden event=0x1c,umask=0x1 01 Number of times a direct to UPI transaction was overridden. : Counts the number of times D2K wasn't honored even though the incoming request had d2k set unc_m2m_direct2upi_not_taken_credits uncore interconnect Number of reads in which direct to Intel UPI transactions were overridden event=0x1b,umask=0x7 01 unc_m2m_direct2upi_not_taken_dirstate uncore interconnect Cycles when direct to Intel UPI was disabled event=0x1a,umask=0x7 01 unc_m2m_direct2upi_not_taken_dirstate.cisgress uncore interconnect Cycles when Direct2UPI was Disabled : Cisgress D2U Ignored event=0x1a,umask=0x4 01 Cycles when Direct2UPI was Disabled : Cisgress D2U Ignored : Counts cisgress d2K that was not honored due to directory constraints unc_m2m_direct2upi_not_taken_dirstate.egress uncore interconnect Cycles when Direct2UPI was Disabled : Egress Ignored D2U event=0x1a,umask=0x1 01 Cycles when Direct2UPI was Disabled : Egress Ignored D2U : Counts the number of time D2K was not honoured by egress due to directory state constraints unc_m2m_direct2upi_not_taken_dirstate.non_cisgress uncore interconnect Cycles when Direct2UPI was Disabled : Non Cisgress D2U Ignored event=0x1a,umask=0x2 01 Cycles when Direct2UPI was Disabled : Non Cisgress D2U Ignored : Counts non cisgress d2K that was not honored due to directory constraints unc_m2m_direct2upi_taken uncore interconnect Messages sent direct to the Intel UPI event=0x19,umask=0x7 01 Counts the number of times egress did D2K (Direct to KTI) unc_m2m_direct2upi_txn_override uncore interconnect Number of reads that a message sent direct2 Intel UPI was overridden event=0x1c,umask=0x3 01 unc_m2m_direct2upi_txn_override.cisgress uncore interconnect Number of times a direct to UPI transaction was overridden event=0x1c,umask=0x2 01 unc_m2m_directory_hit.clean_a uncore interconnect Directory Hit : On NonDirty Line in A State event=0x1d,umask=0x80 01 unc_m2m_directory_hit.clean_i uncore interconnect Directory Hit : On NonDirty Line in I State event=0x1d,umask=0x10 01 unc_m2m_directory_hit.clean_p uncore interconnect Directory Hit : On NonDirty Line in L State event=0x1d,umask=0x40 01 unc_m2m_directory_hit.clean_s uncore interconnect Directory Hit : On NonDirty Line in S State event=0x1d,umask=0x20 01 unc_m2m_directory_hit.dirty_a uncore interconnect Directory Hit : On Dirty Line in A State event=0x1d,umask=0x8 01 unc_m2m_directory_hit.dirty_i uncore interconnect Directory Hit : On Dirty Line in I State event=0x1d,umask=0x1 01 unc_m2m_directory_hit.dirty_p uncore interconnect Directory Hit : On Dirty Line in L State event=0x1d,umask=0x4 01 unc_m2m_directory_hit.dirty_s uncore interconnect Directory Hit : On Dirty Line in S State event=0x1d,umask=0x2 01 unc_m2m_directory_lookup.any uncore interconnect Multi-socket cacheline Directory lookups (any state found) event=0x20,umask=0x1 01 Counts the number of hit data returns to egress with any directory to non persistent memory unc_m2m_directory_lookup.state_a uncore interconnect Multi-socket cacheline Directory lookups (cacheline found in A state) event=0x20,umask=0x8 01 Counts the number of hit data returns to egress with directory A to non persistent memory unc_m2m_directory_lookup.state_i uncore interconnect Multi-socket cacheline Directory lookup (cacheline found in I state) event=0x20,umask=0x2 01 Counts the number of hit data returns to egress with directory I to non persistent memory unc_m2m_directory_lookup.state_s uncore interconnect Multi-socket cacheline Directory lookup (cacheline found in S state) event=0x20,umask=0x4 01 Counts the number of hit data returns to egress with directory S to non persistent memory unc_m2m_directory_miss.clean_a uncore interconnect Directory Miss : On NonDirty Line in A State event=0x1e,umask=0x80 01 unc_m2m_directory_miss.clean_i uncore interconnect Directory Miss : On NonDirty Line in I State event=0x1e,umask=0x10 01 unc_m2m_directory_miss.clean_p uncore interconnect Directory Miss : On NonDirty Line in L State event=0x1e,umask=0x40 01 unc_m2m_directory_miss.clean_s uncore interconnect Directory Miss : On NonDirty Line in S State event=0x1e,umask=0x20 01 unc_m2m_directory_miss.dirty_a uncore interconnect Directory Miss : On Dirty Line in A State event=0x1e,umask=0x8 01 unc_m2m_directory_miss.dirty_i uncore interconnect Directory Miss : On Dirty Line in I State event=0x1e,umask=0x1 01 unc_m2m_directory_miss.dirty_p uncore interconnect Directory Miss : On Dirty Line in L State event=0x1e,umask=0x4 01 unc_m2m_directory_miss.dirty_s uncore interconnect Directory Miss : On Dirty Line in S State event=0x1e,umask=0x2 01 unc_m2m_directory_update.a2i uncore interconnect Multi-socket cacheline Directory update from A to I event=0x21,umask=0x320 01 unc_m2m_directory_update.a2s uncore interconnect Multi-socket cacheline Directory update from A to S event=0x21,umask=0x340 01 unc_m2m_directory_update.any uncore interconnect Multi-socket cacheline Directory update from/to Any state event=0x21,umask=0x301 01 unc_m2m_directory_update.a_to_i_hit_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x120 01 Counts 1lm or 2lm hit data returns that would result in directory update from A to I to non persistent memory (DRAM or HBM) unc_m2m_directory_update.a_to_i_miss_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x220 01 Counts 2lm miss data returns that would result in directory update from A to I to non persistent memory (DRAM or HBM) unc_m2m_directory_update.a_to_s_hit_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x140 01 Counts 1lm or 2lm hit data returns that would result in directory update from A to S to non persistent memory (DRAM or HBM) unc_m2m_directory_update.a_to_s_miss_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x240 01 Counts 2lm miss data returns that would result in directory update from A to S to non persistent memory (DRAM or HBM) unc_m2m_directory_update.hit_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x101 01 Counts any 1lm or 2lm hit data return that would result in directory update to non persistent memory (DRAM or HBM) unc_m2m_directory_update.i2a uncore interconnect Multi-socket cacheline Directory update from I to A event=0x21,umask=0x304 01 unc_m2m_directory_update.i2s uncore interconnect Multi-socket cacheline Directory update from I to S event=0x21,umask=0x302 01 unc_m2m_directory_update.i_to_a_hit_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x104 01 Counts 1lm or 2lm hit data returns that would result in directory update from I to A to non persistent memory (DRAM or HBM) unc_m2m_directory_update.i_to_a_miss_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x204 01 Counts 2lm miss data returns that would result in directory update from I to A to non persistent memory (DRAM or HBM) unc_m2m_directory_update.i_to_s_hit_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x102 01 Counts 1lm or 2lm hit data returns that would result in directory update from I to S to non persistent memory (DRAM or HBM) unc_m2m_directory_update.i_to_s_miss_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x202 01 Counts 2lm miss data returns that would result in directory update from I to S to non persistent memory (DRAM or HBM) unc_m2m_directory_update.miss_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x201 01 Counts any 2lm miss data return that would result in directory update to non persistent memory (DRAM or HBM) unc_m2m_directory_update.s2a uncore interconnect Multi-socket cacheline Directory update from S to A event=0x21,umask=0x310 01 unc_m2m_directory_update.s2i uncore interconnect Multi-socket cacheline Directory update from S to I event=0x21,umask=0x308 01 unc_m2m_directory_update.s_to_a_hit_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x110 01 Counts 1lm or 2lm hit data returns that would result in directory update from S to A to non persistent memory (DRAM or HBM) unc_m2m_directory_update.s_to_a_miss_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x210 01 Counts 2lm miss data returns that would result in directory update from S to A to non persistent memory (DRAM or HBM) unc_m2m_directory_update.s_to_i_hit_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x108 01 Counts 1lm or 2lm hit data returns that would result in directory update from S to I to non persistent memory (DRAM or HBM) unc_m2m_directory_update.s_to_i_miss_non_pmm uncore interconnect Multi-socket cacheline Directory Updates event=0x21,umask=0x208 01 Counts 2lm miss data returns that would result in directory update from S to I to non persistent memory (DRAM or HBM) unc_m2m_egress_ordering.iv_snoopgo_dn uncore interconnect Egress Blocking due to Ordering requirements : Down event=0xba,umask=0x80000004 01 Egress Blocking due to Ordering requirements : Down : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m2m_egress_ordering.iv_snoopgo_up uncore interconnect Egress Blocking due to Ordering requirements : Up event=0xba,umask=0x80000001 01 Egress Blocking due to Ordering requirements : Up : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m2m_igr_starve_winner.mask7 uncore interconnect Count when Starve Glocab counter is at 7 event=0x44,umask=0x80 01 unc_m2m_imc_reads.all uncore interconnect Reads to iMC issued event=0x24,umask=0x304 01 unc_m2m_imc_reads.ch0.to_nm1lm uncore interconnect UNC_M2M_IMC_READS.CH0.TO_NM1LM event=0x24,umask=0x108 01 unc_m2m_imc_reads.ch0.to_nmcache uncore interconnect UNC_M2M_IMC_READS.CH0.TO_NMCache event=0x24,umask=0x110 01 unc_m2m_imc_reads.ch0_all uncore interconnect UNC_M2M_IMC_READS.CH0_ALL event=0x24,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x104 01 unc_m2m_imc_reads.ch0_from_tgr uncore interconnect UNC_M2M_IMC_READS.CH0_FROM_TGR event=0x24,umask=0x140 01 unc_m2m_imc_reads.ch0_isoch uncore interconnect UNC_M2M_IMC_READS.CH0_ISOCH event=0x24,umask=0x102 01 unc_m2m_imc_reads.ch0_normal uncore interconnect UNC_M2M_IMC_READS.CH0_NORMAL event=0x24,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x101 01 unc_m2m_imc_reads.ch0_to_ddr_as_cache uncore interconnect UNC_M2M_IMC_READS.CH0_TO_DDR_AS_CACHE event=0x24,umask=0x110 01 unc_m2m_imc_reads.ch0_to_ddr_as_mem uncore interconnect UNC_M2M_IMC_READS.CH0_TO_DDR_AS_MEM event=0x24,umask=0x108 01 unc_m2m_imc_reads.ch0_to_pmm uncore interconnect UNC_M2M_IMC_READS.CH0_TO_PMM event=0x24,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x120 01 unc_m2m_imc_reads.ch1.to_nm1lm uncore interconnect UNC_M2M_IMC_READS.CH1.TO_NM1LM event=0x24,umask=0x208 01 unc_m2m_imc_reads.ch1.to_nmcache uncore interconnect UNC_M2M_IMC_READS.CH1.TO_NMCache event=0x24,umask=0x210 01 unc_m2m_imc_reads.ch1_all uncore interconnect UNC_M2M_IMC_READS.CH1_ALL event=0x24,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x204 01 unc_m2m_imc_reads.ch1_from_tgr uncore interconnect UNC_M2M_IMC_READS.CH1_FROM_TGR event=0x24,umask=0x240 01 unc_m2m_imc_reads.ch1_isoch uncore interconnect UNC_M2M_IMC_READS.CH1_ISOCH event=0x24,umask=0x202 01 unc_m2m_imc_reads.ch1_normal uncore interconnect UNC_M2M_IMC_READS.CH1_NORMAL event=0x24,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x201 01 unc_m2m_imc_reads.ch1_to_ddr_as_cache uncore interconnect UNC_M2M_IMC_READS.CH1_TO_DDR_AS_CACHE event=0x24,umask=0x210 01 unc_m2m_imc_reads.ch1_to_ddr_as_mem uncore interconnect UNC_M2M_IMC_READS.CH1_TO_DDR_AS_MEM event=0x24,umask=0x208 01 unc_m2m_imc_reads.ch1_to_pmm uncore interconnect UNC_M2M_IMC_READS.CH1_TO_PMM event=0x24,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x220 01 unc_m2m_imc_reads.from_tgr uncore interconnect UNC_M2M_IMC_READS.FROM_TGR event=0x24,umask=0x340 01 unc_m2m_imc_reads.isoch uncore interconnect UNC_M2M_IMC_READS.ISOCH event=0x24,umask=0x302 01 unc_m2m_imc_reads.normal uncore interconnect UNC_M2M_IMC_READS.NORMAL event=0x24,umask=0x301 01 unc_m2m_imc_reads.to_ddr_as_cache uncore interconnect UNC_M2M_IMC_READS.TO_DDR_AS_CACHE event=0x24,umask=0x310 01 unc_m2m_imc_reads.to_ddr_as_mem uncore interconnect UNC_M2M_IMC_READS.TO_DDR_AS_MEM event=0x24,umask=0x308 01 unc_m2m_imc_reads.to_nm1lm uncore interconnect UNC_M2M_IMC_READS.TO_NM1LM event=0x24,umask=0x308 01 unc_m2m_imc_reads.to_nmcache uncore interconnect UNC_M2M_IMC_READS.TO_NMCACHE event=0x24,umask=0x310 01 unc_m2m_imc_reads.to_pmm uncore interconnect UNC_M2M_IMC_READS.TO_PMM event=0x24,umask=0x320 01 unc_m2m_imc_writes.all uncore interconnect All Writes - All Channels event=0x25,umask=0x1810 01 unc_m2m_imc_writes.ch0.ni uncore interconnect Non-Inclusive - Ch0 event=0x25 01 unc_m2m_imc_writes.ch0_all uncore interconnect UNC_M2M_IMC_WRITES.CH0_ALL event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x810 01 unc_m2m_imc_writes.ch0_from_tgr uncore interconnect From TGR - Ch0 event=0x25 01 unc_m2m_imc_writes.ch0_full uncore interconnect UNC_M2M_IMC_WRITES.CH0_FULL event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x801 01 unc_m2m_imc_writes.ch0_full_isoch uncore interconnect UNC_M2M_IMC_WRITES.CH0_FULL_ISOCH event=0x25,umask=0x804 01 unc_m2m_imc_writes.ch0_ni uncore interconnect Non-Inclusive - Ch0 event=0x25 01 unc_m2m_imc_writes.ch0_ni_miss uncore interconnect Non-Inclusive Miss - Ch0 event=0x25 01 unc_m2m_imc_writes.ch0_partial uncore interconnect UNC_M2M_IMC_WRITES.CH0_PARTIAL event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x802 01 unc_m2m_imc_writes.ch0_partial_isoch uncore interconnect UNC_M2M_IMC_WRITES.CH0_PARTIAL_ISOCH event=0x25,umask=0x808 01 unc_m2m_imc_writes.ch0_to_ddr_as_cache uncore interconnect DDR, acting as Cache - Ch0 event=0x25,umask=0x840 01 unc_m2m_imc_writes.ch0_to_ddr_as_mem uncore interconnect UNC_M2M_IMC_WRITES.CH0_TO_DDR_AS_MEM event=0x25,umask=0x820 01 unc_m2m_imc_writes.ch0_to_pmm uncore interconnect PMM - Ch0 event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x880 01 PMM - Ch0 : Counts all PMM dimm writes requests(full line and partial) sent from M2M to iMC unc_m2m_imc_writes.ch1.ni uncore interconnect Non-Inclusive - Ch1 event=0x25 01 unc_m2m_imc_writes.ch1_all uncore interconnect All Writes - Ch1 event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x1010 01 unc_m2m_imc_writes.ch1_from_tgr uncore interconnect From TGR - Ch1 event=0x25 01 unc_m2m_imc_writes.ch1_full uncore interconnect Full Line Non-ISOCH - Ch1 event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x1001 01 unc_m2m_imc_writes.ch1_full_isoch uncore interconnect ISOCH Full Line - Ch1 event=0x25,umask=0x1004 01 unc_m2m_imc_writes.ch1_ni uncore interconnect Non-Inclusive - Ch1 event=0x25 01 unc_m2m_imc_writes.ch1_ni_miss uncore interconnect Non-Inclusive Miss - Ch1 event=0x25 01 unc_m2m_imc_writes.ch1_partial uncore interconnect Partial Non-ISOCH - Ch1 event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x1002 01 unc_m2m_imc_writes.ch1_partial_isoch uncore interconnect ISOCH Partial - Ch1 event=0x25,umask=0x1008 01 unc_m2m_imc_writes.ch1_to_ddr_as_cache uncore interconnect DDR, acting as Cache - Ch1 event=0x25,umask=0x1040 01 unc_m2m_imc_writes.ch1_to_ddr_as_mem uncore interconnect DDR - Ch1 event=0x25,umask=0x1020 01 unc_m2m_imc_writes.ch1_to_pmm uncore interconnect PMM - Ch1 event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x1080 01 PMM - Ch1 : Counts all PMM dimm writes requests(full line and partial) sent from M2M to iMC unc_m2m_imc_writes.from_tgr uncore interconnect From TGR - All Channels event=0x25 01 unc_m2m_imc_writes.full uncore interconnect Full Non-ISOCH - All Channels event=0x25,umask=0x1801 01 unc_m2m_imc_writes.full_isoch uncore interconnect ISOCH Full Line - All Channels event=0x25,umask=0x1804 01 unc_m2m_imc_writes.ni uncore interconnect Non-Inclusive - All Channels event=0x25 01 unc_m2m_imc_writes.ni_miss uncore interconnect Non-Inclusive Miss - All Channels event=0x25 01 unc_m2m_imc_writes.partial uncore interconnect Partial Non-ISOCH - All Channels event=0x25,umask=0x1802 01 unc_m2m_imc_writes.partial_isoch uncore interconnect ISOCH Partial - All Channels event=0x25,umask=0x1808 01 unc_m2m_imc_writes.to_ddr_as_cache uncore interconnect DDR, acting as Cache - All Channels event=0x25,umask=0x1840 01 unc_m2m_imc_writes.to_ddr_as_mem uncore interconnect DDR - All Channels event=0x25,umask=0x1820 01 unc_m2m_imc_writes.to_pmm uncore interconnect PMM - All Channels event=0x25,umask=0x1880 01 unc_m2m_prefcam_cis_drops uncore interconnect UNC_M2M_PREFCAM_CIS_DROPS event=0x5c 01 unc_m2m_prefcam_demand_drops.ch0_upi uncore interconnect Data Prefetches Dropped event=0x58,umask=0x2 01 unc_m2m_prefcam_demand_drops.ch0_xpt uncore interconnect Data Prefetches Dropped event=0x58,umask=0x1 01 unc_m2m_prefcam_demand_drops.ch1_upi uncore interconnect Data Prefetches Dropped event=0x58,umask=0x8 01 unc_m2m_prefcam_demand_drops.ch1_xpt uncore interconnect Data Prefetches Dropped event=0x58,umask=0x4 01 unc_m2m_prefcam_demand_drops.upi_allch uncore interconnect Data Prefetches Dropped : UPI - All Channels event=0x58,umask=0xa 01 unc_m2m_prefcam_demand_drops.xpt_allch uncore interconnect Data Prefetches Dropped event=0x58,umask=0x5 01 unc_m2m_prefcam_demand_merge.upi_allch uncore interconnect : UPI - All Channels event=0x5d,umask=0xa 01 unc_m2m_prefcam_demand_merge.xpt_allch uncore interconnect : XPT - All Channels event=0x5d,umask=0x5 01 unc_m2m_prefcam_demand_no_merge.rd_merged uncore interconnect Demands Not Merged with CAMed Prefetches event=0x5e,umask=0x40 01 unc_m2m_prefcam_demand_no_merge.wr_merged uncore interconnect Demands Not Merged with CAMed Prefetches event=0x5e,umask=0x20 01 unc_m2m_prefcam_demand_no_merge.wr_squashed uncore interconnect Demands Not Merged with CAMed Prefetches event=0x5e,umask=0x10 01 unc_m2m_prefcam_inserts.ch0_upi uncore interconnect Prefetch CAM Inserts : UPI - Ch 0 event=0x56,umask=0x2 01 unc_m2m_prefcam_inserts.ch0_xpt uncore interconnect Prefetch CAM Inserts : XPT - Ch 0 event=0x56,umask=0x1 01 unc_m2m_prefcam_inserts.ch1_upi uncore interconnect Prefetch CAM Inserts : UPI - Ch 1 event=0x56,umask=0x8 01 unc_m2m_prefcam_inserts.ch1_xpt uncore interconnect Prefetch CAM Inserts : XPT - Ch 1 event=0x56,umask=0x4 01 unc_m2m_prefcam_inserts.upi_allch uncore interconnect Prefetch CAM Inserts : UPI - All Channels event=0x56,umask=0xa 01 unc_m2m_prefcam_inserts.xpt_allch uncore interconnect Prefetch CAM Inserts : XPT - All Channels event=0x56,umask=0x5 01 Prefetch CAM Inserts : XPT -All Channels unc_m2m_prefcam_occupancy.allch uncore interconnect Prefetch CAM Occupancy : All Channels event=0x54,umask=0x3 01 unc_m2m_prefcam_occupancy.ch0 uncore interconnect Prefetch CAM Occupancy : Channel 0 event=0x54,umask=0x1 01 unc_m2m_prefcam_occupancy.ch1 uncore interconnect Prefetch CAM Occupancy : Channel 1 event=0x54,umask=0x2 01 unc_m2m_prefcam_resp_miss.allch uncore interconnect All Channels event=0x5f,umask=0x3 01 unc_m2m_prefcam_resp_miss.ch0 uncore interconnect : Channel 0 event=0x5f,umask=0x1 01 unc_m2m_prefcam_resp_miss.ch1 uncore interconnect : Channel 1 event=0x5f,umask=0x2 01 unc_m2m_prefcam_rxc_deallocs.1lm_posted uncore interconnect UNC_M2M_PREFCAM_RxC_DEALLOCS.1LM_POSTED event=0x62,umask=0x2 01 unc_m2m_prefcam_rxc_deallocs.cis uncore interconnect UNC_M2M_PREFCAM_RxC_DEALLOCS.CIS event=0x62,umask=0x8 01 unc_m2m_prefcam_rxc_deallocs.pmm_memmode_accept uncore interconnect UNC_M2M_PREFCAM_RxC_DEALLOCS.PMM_MEMMODE_ACCEPT event=0x62,umask=0x4 01 unc_m2m_prefcam_rxc_deallocs.squashed uncore interconnect UNC_M2M_PREFCAM_RxC_DEALLOCS.SQUASHED event=0x62,umask=0x1 01 unc_m2m_prefcam_rxc_occupancy uncore interconnect AD Ingress (from CMS) Occupancy - Prefetches event=0x60 01 unc_m2m_rxc_ad_inserts uncore interconnect AD Ingress (from CMS) : AD Ingress (from CMS) Allocations event=0x2,umask=0x1 01 unc_m2m_rxc_ad_occupancy uncore interconnect AD Ingress (from CMS) Occupancy event=0x3 01 unc_m2m_tag_hit.nm_rd_hit_clean uncore interconnect Clean NearMem Read Hit event=0x1f,umask=0x1 01 Counts clean full line read hits (reads and RFOs) unc_m2m_tag_hit.nm_rd_hit_dirty uncore interconnect Dirty NearMem Read Hit event=0x1f,umask=0x2 01 Counts dirty full line read hits (reads and RFOs) unc_m2m_tag_hit.nm_ufill_hit_clean uncore interconnect Tag Hit : Clean NearMem Underfill Hit event=0x1f,umask=0x4 01 Tag Hit indicates when a request sent to the iMC hit in Near Memory. : Counts clean underfill hits due to a partial write unc_m2m_tag_hit.nm_ufill_hit_dirty uncore interconnect Tag Hit : Dirty NearMem Underfill Hit event=0x1f,umask=0x8 01 Tag Hit indicates when a request sent to the iMC hit in Near Memory. : Counts dirty underfill read hits due to a partial write unc_m2m_tag_miss uncore interconnect UNC_M2M_TAG_MISS event=0x4b,umask=0x3 01 unc_m2m_tgr_ad_credits uncore interconnect Number AD Ingress Credits event=0x2e 01 unc_m2m_tgr_bl_credits uncore interconnect Number BL Ingress Credits event=0x2f 01 unc_m2m_tracker_inserts.ch0 uncore interconnect Tracker Inserts : Channel 0 event=0x32,umask=0x104 01 unc_m2m_tracker_inserts.ch1 uncore interconnect Tracker Inserts : Channel 1 event=0x32,umask=0x204 01 unc_m2m_tracker_occupancy.ch0 uncore interconnect Tracker Occupancy : Channel 0 event=0x33,umask=0x1 01 unc_m2m_tracker_occupancy.ch1 uncore interconnect Tracker Occupancy : Channel 1 event=0x33,umask=0x2 01 unc_m2m_wpq_flush.ch0 uncore interconnect WPQ Flush : Channel 0 event=0x42,umask=0x1 01 unc_m2m_wpq_flush.ch1 uncore interconnect WPQ Flush : Channel 1 event=0x42,umask=0x2 01 unc_m2m_wpq_no_reg_crd.chn0 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Regular : Channel 0 event=0x37,umask=0x1 01 unc_m2m_wpq_no_reg_crd.chn1 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Regular : Channel 1 event=0x37,umask=0x2 01 unc_m2m_wpq_no_spec_crd.chn0 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Special : Channel 0 event=0x38,umask=0x1 01 unc_m2m_wpq_no_spec_crd.chn1 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Special : Channel 1 event=0x38,umask=0x2 01 unc_m2m_wr_tracker_inserts.ch0 uncore interconnect Write Tracker Inserts : Channel 0 event=0x40,umask=0x1 01 unc_m2m_wr_tracker_inserts.ch1 uncore interconnect Write Tracker Inserts : Channel 1 event=0x40,umask=0x2 01 unc_m2m_wr_tracker_ne.ch0 uncore interconnect Write Tracker Cycles Not Empty : Channel 0 event=0x35,umask=0x1 01 unc_m2m_wr_tracker_ne.ch1 uncore interconnect Write Tracker Cycles Not Empty : Channel 1 event=0x35,umask=0x2 01 unc_m2m_wr_tracker_ne.mirr uncore interconnect Write Tracker Cycles Not Empty : Mirror event=0x35,umask=0x4 01 unc_m2m_wr_tracker_ne.mirr_nontgr uncore interconnect Write Tracker Cycles Not Empty event=0x35,umask=0x8 01 unc_m2m_wr_tracker_ne.mirr_pwr uncore interconnect Write Tracker Cycles Not Empty event=0x35,umask=0x10 01 unc_m2m_wr_tracker_nonposted_inserts.ch0 uncore interconnect Write Tracker Non-Posted Inserts : Channel 0 event=0x4d,umask=0x1 01 unc_m2m_wr_tracker_nonposted_inserts.ch1 uncore interconnect Write Tracker Non-Posted Inserts : Channel 1 event=0x4d,umask=0x2 01 unc_m2m_wr_tracker_nonposted_occupancy.ch0 uncore interconnect Write Tracker Non-Posted Occupancy : Channel 0 event=0x4c,umask=0x1 01 unc_m2m_wr_tracker_nonposted_occupancy.ch1 uncore interconnect Write Tracker Non-Posted Occupancy : Channel 1 event=0x4c,umask=0x2 01 unc_m2m_wr_tracker_posted_inserts.ch0 uncore interconnect Write Tracker Posted Inserts : Channel 0 event=0x48,umask=0x1 01 unc_m2m_wr_tracker_posted_inserts.ch1 uncore interconnect Write Tracker Posted Inserts : Channel 1 event=0x48,umask=0x2 01 unc_m2m_wr_tracker_posted_occupancy.ch0 uncore interconnect Write Tracker Posted Occupancy : Channel 0 event=0x47,umask=0x1 01 unc_m2m_wr_tracker_posted_occupancy.ch1 uncore interconnect Write Tracker Posted Occupancy : Channel 1 event=0x47,umask=0x2 01 unc_m3upi_cha_ad_credits_empty.req uncore interconnect CBox AD Credits Empty : Requests event=0x22,umask=0x4 01 CBox AD Credits Empty : Requests : No credits available to send to Cbox on the AD Ring (covers higher CBoxes) unc_m3upi_cha_ad_credits_empty.snp uncore interconnect CBox AD Credits Empty : Snoops event=0x22,umask=0x8 01 CBox AD Credits Empty : Snoops : No credits available to send to Cbox on the AD Ring (covers higher CBoxes) unc_m3upi_cha_ad_credits_empty.vna uncore interconnect CBox AD Credits Empty : VNA Messages event=0x22,umask=0x1 01 CBox AD Credits Empty : VNA Messages : No credits available to send to Cbox on the AD Ring (covers higher CBoxes) unc_m3upi_cha_ad_credits_empty.wb uncore interconnect CBox AD Credits Empty : Writebacks event=0x22,umask=0x2 01 CBox AD Credits Empty : Writebacks : No credits available to send to Cbox on the AD Ring (covers higher CBoxes) unc_m3upi_clockticks uncore interconnect M3UPI Clockticks event=0x1 01 Number of M2UPI clock cycles while the event is enabled unc_m3upi_cms_clockticks uncore interconnect M3UPI CMS Clockticks event=0xc0 01 unc_m3upi_d2c_sent uncore interconnect D2C Sent event=0x2b 01 D2C Sent : Count cases BL sends direct to core unc_m3upi_d2u_sent uncore interconnect D2U Sent event=0x2a 01 D2U Sent : Cases where SMI3 sends D2U command unc_m3upi_egress_ordering.iv_snoopgo_dn uncore interconnect Egress Blocking due to Ordering requirements : Down event=0xba,umask=0x4 01 Egress Blocking due to Ordering requirements : Down : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m3upi_egress_ordering.iv_snoopgo_up uncore interconnect Egress Blocking due to Ordering requirements : Up event=0xba,umask=0x1 01 Egress Blocking due to Ordering requirements : Up : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m3upi_m2_bl_credits_empty.iio1_ncb uncore interconnect M2 BL Credits Empty : IIO0 and IIO1 share the same ring destination. (1 VN0 credit only) event=0x23,umask=0x1 01 M2 BL Credits Empty : IIO0 and IIO1 share the same ring destination. (1 VN0 credit only) : No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.iio2_ncb uncore interconnect M2 BL Credits Empty : IIO2 event=0x23,umask=0x2 01 M2 BL Credits Empty : IIO2 : No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.iio3_ncb uncore interconnect M2 BL Credits Empty : IIO3 event=0x23,umask=0x4 01 M2 BL Credits Empty : IIO3 : No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.iio4_ncb uncore interconnect M2 BL Credits Empty : IIO4 event=0x23,umask=0x8 01 M2 BL Credits Empty : IIO4 : No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.iio5_ncb uncore interconnect M2 BL Credits Empty : IIO5 event=0x23,umask=0x10 01 M2 BL Credits Empty : IIO5 : No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.ncs uncore interconnect M2 BL Credits Empty : All IIO targets for NCS are in single mask. ORs them together event=0x23,umask=0x40 01 M2 BL Credits Empty : All IIO targets for NCS are in single mask. ORs them together : No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.ncs_sel uncore interconnect M2 BL Credits Empty : Selected M2p BL NCS credits event=0x23,umask=0x80 01 M2 BL Credits Empty : Selected M2p BL NCS credits : No vn0 and vna credits available to send to M2 unc_m3upi_m2_bl_credits_empty.ubox_ncb uncore interconnect M2 BL Credits Empty : IIO5 event=0x23,umask=0x20 01 M2 BL Credits Empty : IIO5 : No vn0 and vna credits available to send to M2 unc_m3upi_multi_slot_rcvd.ad_slot0 uncore interconnect Multi Slot Flit Received : AD - Slot 0 event=0x3e,umask=0x1 01 Multi Slot Flit Received : AD - Slot 0 : Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_multi_slot_rcvd.ad_slot1 uncore interconnect Multi Slot Flit Received : AD - Slot 1 event=0x3e,umask=0x2 01 Multi Slot Flit Received : AD - Slot 1 : Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_multi_slot_rcvd.ad_slot2 uncore interconnect Multi Slot Flit Received : AD - Slot 2 event=0x3e,umask=0x4 01 Multi Slot Flit Received : AD - Slot 2 : Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_multi_slot_rcvd.ak_slot0 uncore interconnect Multi Slot Flit Received : AK - Slot 0 event=0x3e,umask=0x10 01 Multi Slot Flit Received : AK - Slot 0 : Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_multi_slot_rcvd.ak_slot2 uncore interconnect Multi Slot Flit Received : AK - Slot 2 event=0x3e,umask=0x20 01 Multi Slot Flit Received : AK - Slot 2 : Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_multi_slot_rcvd.bl_slot0 uncore interconnect Multi Slot Flit Received : BL - Slot 0 event=0x3e,umask=0x8 01 Multi Slot Flit Received : BL - Slot 0 : Multi slot flit received - S0, S1 and/or S2 populated (can use AK S0/S1 masks for AK allocations) unc_m3upi_rxc_arb_lost_vn0.ad_req uncore interconnect Lost Arb for VN0 : REQ on AD event=0x4b,umask=0x1 01 Lost Arb for VN0 : REQ on AD : VN0 message requested but lost arbitration : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_lost_vn0.ad_rsp uncore interconnect Lost Arb for VN0 : RSP on AD event=0x4b,umask=0x4 01 Lost Arb for VN0 : RSP on AD : VN0 message requested but lost arbitration : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_lost_vn0.ad_snp uncore interconnect Lost Arb for VN0 : SNP on AD event=0x4b,umask=0x2 01 Lost Arb for VN0 : SNP on AD : VN0 message requested but lost arbitration : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_lost_vn0.bl_ncb uncore interconnect Lost Arb for VN0 : NCB on BL event=0x4b,umask=0x20 01 Lost Arb for VN0 : NCB on BL : VN0 message requested but lost arbitration : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_lost_vn0.bl_ncs uncore interconnect Lost Arb for VN0 : NCS on BL event=0x4b,umask=0x40 01 Lost Arb for VN0 : NCS on BL : VN0 message requested but lost arbitration : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_lost_vn0.bl_rsp uncore interconnect Lost Arb for VN0 : RSP on BL event=0x4b,umask=0x8 01 Lost Arb for VN0 : RSP on BL : VN0 message requested but lost arbitration : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_lost_vn0.bl_wb uncore interconnect Lost Arb for VN0 : WB on BL event=0x4b,umask=0x10 01 Lost Arb for VN0 : WB on BL : VN0 message requested but lost arbitration : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_arb_lost_vn1.ad_req uncore interconnect Lost Arb for VN1 : REQ on AD event=0x4c,umask=0x1 01 Lost Arb for VN1 : REQ on AD : VN1 message requested but lost arbitration : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_lost_vn1.ad_rsp uncore interconnect Lost Arb for VN1 : RSP on AD event=0x4c,umask=0x4 01 Lost Arb for VN1 : RSP on AD : VN1 message requested but lost arbitration : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_lost_vn1.ad_snp uncore interconnect Lost Arb for VN1 : SNP on AD event=0x4c,umask=0x2 01 Lost Arb for VN1 : SNP on AD : VN1 message requested but lost arbitration : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_lost_vn1.bl_ncb uncore interconnect Lost Arb for VN1 : NCB on BL event=0x4c,umask=0x20 01 Lost Arb for VN1 : NCB on BL : VN1 message requested but lost arbitration : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_lost_vn1.bl_ncs uncore interconnect Lost Arb for VN1 : NCS on BL event=0x4c,umask=0x40 01 Lost Arb for VN1 : NCS on BL : VN1 message requested but lost arbitration : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_lost_vn1.bl_rsp uncore interconnect Lost Arb for VN1 : RSP on BL event=0x4c,umask=0x8 01 Lost Arb for VN1 : RSP on BL : VN1 message requested but lost arbitration : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_lost_vn1.bl_wb uncore interconnect Lost Arb for VN1 : WB on BL event=0x4c,umask=0x10 01 Lost Arb for VN1 : WB on BL : VN1 message requested but lost arbitration : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_arb_misc.adbl_parallel_win_vn0 uncore interconnect Arb Miscellaneous : AD, BL Parallel Win VN0 event=0x4d,umask=0x10 01 Arb Miscellaneous : AD, BL Parallel Win VN0 : AD and BL messages won arbitration concurrently / in parallel unc_m3upi_rxc_arb_misc.adbl_parallel_win_vn1 uncore interconnect Arb Miscellaneous : AD, BL Parallel Win VN1 event=0x4d,umask=0x20 01 Arb Miscellaneous : AD, BL Parallel Win VN1 : AD and BL messages won arbitration concurrently / in parallel unc_m3upi_rxc_arb_misc.all_parallel_win uncore interconnect Arb Miscellaneous : Max Parallel Win event=0x4d,umask=0x80 01 Arb Miscellaneous : Max Parallel Win : VN0 and VN1 arbitration sub-pipelines both produced AD and BL winners (maximum possible parallel winners) unc_m3upi_rxc_arb_misc.no_prog_ad_vn0 uncore interconnect Arb Miscellaneous : No Progress on Pending AD VN0 event=0x4d,umask=0x1 01 Arb Miscellaneous : No Progress on Pending AD VN0 : Arbitration stage made no progress on pending ad vn0 messages because slotting stage cannot accept new message unc_m3upi_rxc_arb_misc.no_prog_ad_vn1 uncore interconnect Arb Miscellaneous : No Progress on Pending AD VN1 event=0x4d,umask=0x2 01 Arb Miscellaneous : No Progress on Pending AD VN1 : Arbitration stage made no progress on pending ad vn1 messages because slotting stage cannot accept new message unc_m3upi_rxc_arb_misc.no_prog_bl_vn0 uncore interconnect Arb Miscellaneous : No Progress on Pending BL VN0 event=0x4d,umask=0x4 01 Arb Miscellaneous : No Progress on Pending BL VN0 : Arbitration stage made no progress on pending bl vn0 messages because slotting stage cannot accept new message unc_m3upi_rxc_arb_misc.no_prog_bl_vn1 uncore interconnect Arb Miscellaneous : No Progress on Pending BL VN1 event=0x4d,umask=0x8 01 Arb Miscellaneous : No Progress on Pending BL VN1 : Arbitration stage made no progress on pending bl vn1 messages because slotting stage cannot accept new message unc_m3upi_rxc_arb_misc.vn01_parallel_win uncore interconnect Arb Miscellaneous : VN0, VN1 Parallel Win event=0x4d,umask=0x40 01 Arb Miscellaneous : VN0, VN1 Parallel Win : VN0 and VN1 arbitration sub-pipelines had parallel winners (at least one AD or BL on each side) unc_m3upi_rxc_arb_nocrd_vn0.ad_req uncore interconnect No Credits to Arb for VN0 : REQ on AD event=0x47,umask=0x1 01 No Credits to Arb for VN0 : REQ on AD : VN0 message is blocked from requesting arbitration due to lack of remote UPI credits : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_nocrd_vn0.ad_rsp uncore interconnect No Credits to Arb for VN0 : RSP on AD event=0x47,umask=0x4 01 No Credits to Arb for VN0 : RSP on AD : VN0 message is blocked from requesting arbitration due to lack of remote UPI credits : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_nocrd_vn0.ad_snp uncore interconnect No Credits to Arb for VN0 : SNP on AD event=0x47,umask=0x2 01 No Credits to Arb for VN0 : SNP on AD : VN0 message is blocked from requesting arbitration due to lack of remote UPI credits : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_nocrd_vn0.bl_ncb uncore interconnect No Credits to Arb for VN0 : NCB on BL event=0x47,umask=0x20 01 No Credits to Arb for VN0 : NCB on BL : VN0 message is blocked from requesting arbitration due to lack of remote UPI credits : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_nocrd_vn0.bl_ncs uncore interconnect No Credits to Arb for VN0 : NCS on BL event=0x47,umask=0x40 01 No Credits to Arb for VN0 : NCS on BL : VN0 message is blocked from requesting arbitration due to lack of remote UPI credits : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_nocrd_vn0.bl_rsp uncore interconnect No Credits to Arb for VN0 : RSP on BL event=0x47,umask=0x8 01 No Credits to Arb for VN0 : RSP on BL : VN0 message is blocked from requesting arbitration due to lack of remote UPI credits : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_nocrd_vn0.bl_wb uncore interconnect No Credits to Arb for VN0 : WB on BL event=0x47,umask=0x10 01 No Credits to Arb for VN0 : WB on BL : VN0 message is blocked from requesting arbitration due to lack of remote UPI credits : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_arb_nocrd_vn1.ad_req uncore interconnect No Credits to Arb for VN1 : REQ on AD event=0x48,umask=0x1 01 No Credits to Arb for VN1 : REQ on AD : VN1 message is blocked from requesting arbitration due to lack of remote UPI credits : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_nocrd_vn1.ad_rsp uncore interconnect No Credits to Arb for VN1 : RSP on AD event=0x48,umask=0x4 01 No Credits to Arb for VN1 : RSP on AD : VN1 message is blocked from requesting arbitration due to lack of remote UPI credits : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_nocrd_vn1.ad_snp uncore interconnect No Credits to Arb for VN1 : SNP on AD event=0x48,umask=0x2 01 No Credits to Arb for VN1 : SNP on AD : VN1 message is blocked from requesting arbitration due to lack of remote UPI credits : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_nocrd_vn1.bl_ncb uncore interconnect No Credits to Arb for VN1 : NCB on BL event=0x48,umask=0x20 01 No Credits to Arb for VN1 : NCB on BL : VN1 message is blocked from requesting arbitration due to lack of remote UPI credits : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_nocrd_vn1.bl_ncs uncore interconnect No Credits to Arb for VN1 : NCS on BL event=0x48,umask=0x40 01 No Credits to Arb for VN1 : NCS on BL : VN1 message is blocked from requesting arbitration due to lack of remote UPI credits : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_nocrd_vn1.bl_rsp uncore interconnect No Credits to Arb for VN1 : RSP on BL event=0x48,umask=0x8 01 No Credits to Arb for VN1 : RSP on BL : VN1 message is blocked from requesting arbitration due to lack of remote UPI credits : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_nocrd_vn1.bl_wb uncore interconnect No Credits to Arb for VN1 : WB on BL event=0x48,umask=0x10 01 No Credits to Arb for VN1 : WB on BL : VN1 message is blocked from requesting arbitration due to lack of remote UPI credits : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_arb_noreq_vn0.ad_req uncore interconnect Can't Arb for VN0 : REQ on AD event=0x49,umask=0x1 01 Can't Arb for VN0 : REQ on AD : VN0 message was not able to request arbitration while some other message won arbitration : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_noreq_vn0.ad_rsp uncore interconnect Can't Arb for VN0 : RSP on AD event=0x49,umask=0x4 01 Can't Arb for VN0 : RSP on AD : VN0 message was not able to request arbitration while some other message won arbitration : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_noreq_vn0.ad_snp uncore interconnect Can't Arb for VN0 : SNP on AD event=0x49,umask=0x2 01 Can't Arb for VN0 : SNP on AD : VN0 message was not able to request arbitration while some other message won arbitration : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_noreq_vn0.bl_ncb uncore interconnect Can't Arb for VN0 : NCB on BL event=0x49,umask=0x20 01 Can't Arb for VN0 : NCB on BL : VN0 message was not able to request arbitration while some other message won arbitration : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_noreq_vn0.bl_ncs uncore interconnect Can't Arb for VN0 : NCS on BL event=0x49,umask=0x40 01 Can't Arb for VN0 : NCS on BL : VN0 message was not able to request arbitration while some other message won arbitration : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_noreq_vn0.bl_rsp uncore interconnect Can't Arb for VN0 : RSP on BL event=0x49,umask=0x8 01 Can't Arb for VN0 : RSP on BL : VN0 message was not able to request arbitration while some other message won arbitration : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_noreq_vn0.bl_wb uncore interconnect Can't Arb for VN0 : WB on BL event=0x49,umask=0x10 01 Can't Arb for VN0 : WB on BL : VN0 message was not able to request arbitration while some other message won arbitration : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_arb_noreq_vn1.ad_req uncore interconnect Can't Arb for VN1 : REQ on AD event=0x4a,umask=0x1 01 Can't Arb for VN1 : REQ on AD : VN1 message was not able to request arbitration while some other message won arbitration : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_arb_noreq_vn1.ad_rsp uncore interconnect Can't Arb for VN1 : RSP on AD event=0x4a,umask=0x4 01 Can't Arb for VN1 : RSP on AD : VN1 message was not able to request arbitration while some other message won arbitration : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_noreq_vn1.ad_snp uncore interconnect Can't Arb for VN1 : SNP on AD event=0x4a,umask=0x2 01 Can't Arb for VN1 : SNP on AD : VN1 message was not able to request arbitration while some other message won arbitration : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_arb_noreq_vn1.bl_ncb uncore interconnect Can't Arb for VN1 : NCB on BL event=0x4a,umask=0x20 01 Can't Arb for VN1 : NCB on BL : VN1 message was not able to request arbitration while some other message won arbitration : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_arb_noreq_vn1.bl_ncs uncore interconnect Can't Arb for VN1 : NCS on BL event=0x4a,umask=0x40 01 Can't Arb for VN1 : NCS on BL : VN1 message was not able to request arbitration while some other message won arbitration : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_arb_noreq_vn1.bl_rsp uncore interconnect Can't Arb for VN1 : RSP on BL event=0x4a,umask=0x8 01 Can't Arb for VN1 : RSP on BL : VN1 message was not able to request arbitration while some other message won arbitration : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_arb_noreq_vn1.bl_wb uncore interconnect Can't Arb for VN1 : WB on BL event=0x4a,umask=0x10 01 Can't Arb for VN1 : WB on BL : VN1 message was not able to request arbitration while some other message won arbitration : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_bypassed.ad_s0_bl_arb uncore interconnect Ingress Queue Bypasses : AD to Slot 0 on BL Arb event=0x40,umask=0x2 01 Ingress Queue Bypasses : AD to Slot 0 on BL Arb : Number of times message is bypassed around the Ingress Queue : AD is taking bypass to slot 0 of independent flit while bl message is in arbitration unc_m3upi_rxc_bypassed.ad_s0_idle uncore interconnect Ingress Queue Bypasses : AD to Slot 0 on Idle event=0x40,umask=0x1 01 Ingress Queue Bypasses : AD to Slot 0 on Idle : Number of times message is bypassed around the Ingress Queue : AD is taking bypass to slot 0 of independent flit while pipeline is idle unc_m3upi_rxc_bypassed.ad_s1_bl_slot uncore interconnect Ingress Queue Bypasses : AD + BL to Slot 1 event=0x40,umask=0x4 01 Ingress Queue Bypasses : AD + BL to Slot 1 : Number of times message is bypassed around the Ingress Queue : AD is taking bypass to flit slot 1 while merging with bl message in same flit unc_m3upi_rxc_bypassed.ad_s2_bl_slot uncore interconnect Ingress Queue Bypasses : AD + BL to Slot 2 event=0x40,umask=0x8 01 Ingress Queue Bypasses : AD + BL to Slot 2 : Number of times message is bypassed around the Ingress Queue : AD is taking bypass to flit slot 2 while merging with bl message in same flit unc_m3upi_rxc_crd_misc.any_bgf_fifo uncore interconnect Miscellaneous Credit Events : Any In BGF FIFO event=0x5f,umask=0x1 01 Miscellaneous Credit Events : Any In BGF FIFO : Indication that at least one packet (flit) is in the bgf (fifo only) unc_m3upi_rxc_crd_misc.any_bgf_path uncore interconnect Miscellaneous Credit Events : Any in BGF Path event=0x5f,umask=0x2 01 Miscellaneous Credit Events : Any in BGF Path : Indication that at least one packet (flit) is in the bgf path (i.e. pipe to fifo) unc_m3upi_rxc_crd_misc.lt1_for_d2k uncore interconnect Miscellaneous Credit Events event=0x5f,umask=0x10 01 Miscellaneous Credit Events : d2k credit count is less than 1 unc_m3upi_rxc_crd_misc.lt2_for_d2k uncore interconnect Miscellaneous Credit Events event=0x5f,umask=0x20 01 Miscellaneous Credit Events : d2k credit count is less than 2 unc_m3upi_rxc_crd_misc.vn0_no_d2k_for_arb uncore interconnect Miscellaneous Credit Events : No D2K For Arb event=0x5f,umask=0x4 01 Miscellaneous Credit Events : No D2K For Arb : VN0 BL RSP message was blocked from arbitration request due to lack of D2K CMP credit unc_m3upi_rxc_crd_misc.vn1_no_d2k_for_arb uncore interconnect Miscellaneous Credit Events event=0x5f,umask=0x8 01 Miscellaneous Credit Events : VN1 BL RSP message was blocked from arbitration request due to lack of D2K CMP credits unc_m3upi_rxc_crd_occ.consumed uncore interconnect Credit Occupancy : Credits Consumed event=0x60,umask=0x80 01 Credit Occupancy : Credits Consumed : number of remote vna credits consumed per cycle unc_m3upi_rxc_crd_occ.d2k_crd uncore interconnect Credit Occupancy : D2K Credits event=0x60,umask=0x10 01 Credit Occupancy : D2K Credits : D2K completion fifo credit occupancy (credits in use), accumulated across all cycles unc_m3upi_rxc_crd_occ.flits_in_fifo uncore interconnect Credit Occupancy : Packets in BGF FIFO event=0x60,umask=0x2 01 Credit Occupancy : Packets in BGF FIFO : Occupancy of m3upi ingress -> upi link layer bgf; packets (flits) in fifo unc_m3upi_rxc_crd_occ.flits_in_path uncore interconnect Credit Occupancy : Packets in BGF Path event=0x60,umask=0x4 01 Credit Occupancy : Packets in BGF Path : Occupancy of m3upi ingress -> upi link layer bgf; packets (flits) in path (i.e. pipe to fifo or fifo) unc_m3upi_rxc_crd_occ.p1p_fifo uncore interconnect Credit Occupancy event=0x60,umask=0x40 01 Credit Occupancy : count of bl messages in pump-1-pending state, in completion fifo only unc_m3upi_rxc_crd_occ.p1p_total uncore interconnect Credit Occupancy event=0x60,umask=0x20 01 Credit Occupancy : count of bl messages in pump-1-pending state, in marker table and in fifo unc_m3upi_rxc_crd_occ.txq_crd uncore interconnect Credit Occupancy : Transmit Credits event=0x60,umask=0x8 01 Credit Occupancy : Transmit Credits : Link layer transmit queue credit occupancy (credits in use), accumulated across all cycles unc_m3upi_rxc_crd_occ.vna_in_use uncore interconnect Credit Occupancy : VNA In Use event=0x60,umask=0x1 01 Credit Occupancy : VNA In Use : Remote UPI VNA credit occupancy (number of credits in use), accumulated across all cycles unc_m3upi_rxc_cycles_ne_vn0.ad_req uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty : REQ on AD event=0x43,umask=0x1 01 VN0 Ingress (from CMS) Queue - Cycles Not Empty : REQ on AD : Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters. : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_cycles_ne_vn0.ad_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty : RSP on AD event=0x43,umask=0x4 01 VN0 Ingress (from CMS) Queue - Cycles Not Empty : RSP on AD : Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_cycles_ne_vn0.ad_snp uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty : SNP on AD event=0x43,umask=0x2 01 VN0 Ingress (from CMS) Queue - Cycles Not Empty : SNP on AD : Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters. : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_cycles_ne_vn0.bl_ncb uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty : NCB on BL event=0x43,umask=0x20 01 VN0 Ingress (from CMS) Queue - Cycles Not Empty : NCB on BL : Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_cycles_ne_vn0.bl_ncs uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty : NCS on BL event=0x43,umask=0x40 01 VN0 Ingress (from CMS) Queue - Cycles Not Empty : NCS on BL : Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_cycles_ne_vn0.bl_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty : RSP on BL event=0x43,umask=0x8 01 VN0 Ingress (from CMS) Queue - Cycles Not Empty : RSP on BL : Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_cycles_ne_vn0.bl_wb uncore interconnect VN0 Ingress (from CMS) Queue - Cycles Not Empty : WB on BL event=0x43,umask=0x10 01 VN0 Ingress (from CMS) Queue - Cycles Not Empty : WB on BL : Counts the number of cycles when the UPI Ingress is not empty. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters. : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_data_flits_not_sent.all uncore interconnect Data Flit Not Sent : All event=0x55,umask=0x1 01 Data Flit Not Sent : All : Data flit is ready for transmission but could not be sent : data flit is ready for transmission but could not be sent for any reason, e.g. low credits, low tsv, stall injection unc_m3upi_rxc_data_flits_not_sent.no_bgf uncore interconnect Data Flit Not Sent : No BGF Credits event=0x55,umask=0x8 01 Data Flit Not Sent : No BGF Credits : Data flit is ready for transmission but could not be sent unc_m3upi_rxc_data_flits_not_sent.no_txq uncore interconnect Data Flit Not Sent : No TxQ Credits event=0x55,umask=0x10 01 Data Flit Not Sent : No TxQ Credits : Data flit is ready for transmission but could not be sent unc_m3upi_rxc_data_flits_not_sent.tsv_hi uncore interconnect Data Flit Not Sent : TSV High event=0x55,umask=0x2 01 Data Flit Not Sent : TSV High : Data flit is ready for transmission but could not be sent : data flit is ready for transmission but was not sent while tsv high unc_m3upi_rxc_data_flits_not_sent.valid_for_flit uncore interconnect Data Flit Not Sent : Cycle valid for Flit event=0x55,umask=0x4 01 Data Flit Not Sent : Cycle valid for Flit : Data flit is ready for transmission but could not be sent : data flit is ready for transmission but was not sent while cycle is valid for flit transmission unc_m3upi_rxc_flits_gen_bl.p0_wait uncore interconnect Generating BL Data Flit Sequence : Wait on Pump 0 event=0x57,umask=0x1 01 Generating BL Data Flit Sequence : Wait on Pump 0 : generating bl data flit sequence; waiting for data pump 0 unc_m3upi_rxc_flits_gen_bl.p1p_at_limit uncore interconnect Generating BL Data Flit Sequence event=0x57,umask=0x10 01 Generating BL Data Flit Sequence : pump-1-pending logic is at capacity (pending table plus completion fifo at limit) unc_m3upi_rxc_flits_gen_bl.p1p_busy uncore interconnect Generating BL Data Flit Sequence event=0x57,umask=0x8 01 Generating BL Data Flit Sequence : pump-1-pending logic is tracking at least one message unc_m3upi_rxc_flits_gen_bl.p1p_fifo_full uncore interconnect Generating BL Data Flit Sequence event=0x57,umask=0x40 01 Generating BL Data Flit Sequence : pump-1-pending completion fifo is full unc_m3upi_rxc_flits_gen_bl.p1p_hold_p0 uncore interconnect Generating BL Data Flit Sequence event=0x57,umask=0x20 01 Generating BL Data Flit Sequence : pump-1-pending logic is at or near capacity, such that pump-0-only bl messages are getting stalled in slotting stage unc_m3upi_rxc_flits_gen_bl.p1p_to_limbo uncore interconnect Generating BL Data Flit Sequence event=0x57,umask=0x4 01 Generating BL Data Flit Sequence : a bl message finished but is in limbo and moved to pump-1-pending logic unc_m3upi_rxc_flits_gen_bl.p1_wait uncore interconnect Generating BL Data Flit Sequence : Wait on Pump 1 event=0x57,umask=0x2 01 Generating BL Data Flit Sequence : Wait on Pump 1 : generating bl data flit sequence; waiting for data pump 1 unc_m3upi_rxc_flits_misc.s2req_in_holdoff uncore interconnect UNC_M3UPI_RxC_FLITS_MISC.S2REQ_IN_HOLDOFF event=0x58,umask=0x4 01 : slot 2 request naturally serviced during hold-off period unc_m3upi_rxc_flits_misc.s2req_in_service uncore interconnect UNC_M3UPI_RxC_FLITS_MISC.S2REQ_IN_SERVICE event=0x58,umask=0x8 01 : slot 2 request forcibly serviced during service window unc_m3upi_rxc_flits_misc.s2req_received uncore interconnect UNC_M3UPI_RxC_FLITS_MISC.S2REQ_RECEIVED event=0x58,umask=0x1 01 : slot 2 request received from link layer while idle (with no slot 2 request active immediately prior) unc_m3upi_rxc_flits_misc.s2req_withdrawn uncore interconnect UNC_M3UPI_RxC_FLITS_MISC.S2REQ_WITHDRAWN event=0x58,umask=0x2 01 : slot 2 request withdrawn during hold-off period or service window unc_m3upi_rxc_flits_slot_bl.all uncore interconnect Slotting BL Message Into Header Flit : All event=0x56,umask=0x1 01 unc_m3upi_rxc_flits_slot_bl.need_data uncore interconnect Slotting BL Message Into Header Flit : Needs Data Flit event=0x56,umask=0x2 01 Slotting BL Message Into Header Flit : Needs Data Flit : BL message requires data flit sequence unc_m3upi_rxc_flits_slot_bl.p0_wait uncore interconnect Slotting BL Message Into Header Flit : Wait on Pump 0 event=0x56,umask=0x4 01 Slotting BL Message Into Header Flit : Wait on Pump 0 : Waiting for header pump 0 unc_m3upi_rxc_flits_slot_bl.p1_not_req uncore interconnect Slotting BL Message Into Header Flit : Don't Need Pump 1 event=0x56,umask=0x10 01 Slotting BL Message Into Header Flit : Don't Need Pump 1 : Header pump 1 is not required for flit unc_m3upi_rxc_flits_slot_bl.p1_not_req_but_bubble uncore interconnect Slotting BL Message Into Header Flit : Don't Need Pump 1 - Bubble event=0x56,umask=0x20 01 Slotting BL Message Into Header Flit : Don't Need Pump 1 - Bubble : Header pump 1 is not required for flit but flit transmission delayed unc_m3upi_rxc_flits_slot_bl.p1_not_req_not_avail uncore interconnect Slotting BL Message Into Header Flit : Don't Need Pump 1 - Not Avail event=0x56,umask=0x40 01 Slotting BL Message Into Header Flit : Don't Need Pump 1 - Not Avail : Header pump 1 is not required for flit and not available unc_m3upi_rxc_flits_slot_bl.p1_wait uncore interconnect Slotting BL Message Into Header Flit : Wait on Pump 1 event=0x56,umask=0x8 01 Slotting BL Message Into Header Flit : Wait on Pump 1 : Waiting for header pump 1 unc_m3upi_rxc_flit_gen_hdr1.accum uncore interconnect Flit Gen - Header 1 : Accumulate event=0x51,umask=0x1 01 Flit Gen - Header 1 : Accumulate : Events related to Header Flit Generation - Set 1 : Header flit slotting control state machine is in any accumulate state; multi-message flit may be assembled over multiple cycles unc_m3upi_rxc_flit_gen_hdr1.accum_read uncore interconnect Flit Gen - Header 1 : Accumulate Ready event=0x51,umask=0x2 01 Flit Gen - Header 1 : Accumulate Ready : Events related to Header Flit Generation - Set 1 : header flit slotting control state machine is in accum_ready state; flit is ready to send but transmission is blocked; more messages may be slotted into flit unc_m3upi_rxc_flit_gen_hdr1.accum_wasted uncore interconnect Flit Gen - Header 1 : Accumulate Wasted event=0x51,umask=0x4 01 Flit Gen - Header 1 : Accumulate Wasted : Events related to Header Flit Generation - Set 1 : Flit is being assembled over multiple cycles, but no additional message is being slotted into flit in current cycle; accumulate cycle is wasted unc_m3upi_rxc_flit_gen_hdr1.ahead_blocked uncore interconnect Flit Gen - Header 1 : Run-Ahead - Blocked event=0x51,umask=0x8 01 Flit Gen - Header 1 : Run-Ahead - Blocked : Events related to Header Flit Generation - Set 1 : Header flit slotting entered run-ahead state; new header flit is started while transmission of prior, fully assembled flit is blocked unc_m3upi_rxc_flit_gen_hdr1.ahead_msg1_after uncore interconnect Flit Gen - Header 1 event=0x51,umask=0x80 01 Flit Gen - Header 1 : Events related to Header Flit Generation - Set 1 : run-ahead mode: message was slotted only after run-ahead was over; run-ahead mode definitely wasted unc_m3upi_rxc_flit_gen_hdr1.ahead_msg1_during uncore interconnect Flit Gen - Header 1 : Run-Ahead - Message event=0x51,umask=0x10 01 Flit Gen - Header 1 : Run-Ahead - Message : Events related to Header Flit Generation - Set 1 : run-ahead mode: one message slotted during run-ahead unc_m3upi_rxc_flit_gen_hdr1.ahead_msg2_after uncore interconnect Flit Gen - Header 1 event=0x51,umask=0x20 01 Flit Gen - Header 1 : Events related to Header Flit Generation - Set 1 : run-ahead mode: second message slotted immediately after run-ahead; potential run-ahead success unc_m3upi_rxc_flit_gen_hdr1.ahead_msg2_sent uncore interconnect Flit Gen - Header 1 event=0x51,umask=0x40 01 Flit Gen - Header 1 : Events related to Header Flit Generation - Set 1 : run-ahead mode: two (or three) message flit sent immediately after run-ahead; complete run-ahead success unc_m3upi_rxc_flit_gen_hdr2.par uncore interconnect Flit Gen - Header 2 : Parallel Ok event=0x52,umask=0x4 01 Flit Gen - Header 2 : Parallel Ok : Events related to Header Flit Generation - Set 2 : new header flit construction may proceed in parallel with data flit sequence unc_m3upi_rxc_flit_gen_hdr2.par_flit uncore interconnect Flit Gen - Header 2 : Parallel Flit Finished event=0x52,umask=0x10 01 Flit Gen - Header 2 : Parallel Flit Finished : Events related to Header Flit Generation - Set 2 : header flit finished assembly in parallel with data flit sequence unc_m3upi_rxc_flit_gen_hdr2.par_msg uncore interconnect Flit Gen - Header 2 : Parallel Message event=0x52,umask=0x8 01 Flit Gen - Header 2 : Parallel Message : Events related to Header Flit Generation - Set 2 : message is slotted into header flit in parallel with data flit sequence unc_m3upi_rxc_flit_gen_hdr2.rmstall uncore interconnect Flit Gen - Header 2 : Rate-matching Stall event=0x52,umask=0x1 01 Flit Gen - Header 2 : Rate-matching Stall : Events related to Header Flit Generation - Set 2 : Rate-matching stall injected unc_m3upi_rxc_flit_gen_hdr2.rmstall_nomsg uncore interconnect Flit Gen - Header 2 : Rate-matching Stall - No Message event=0x52,umask=0x2 01 Flit Gen - Header 2 : Rate-matching Stall - No Message : Events related to Header Flit Generation - Set 2 : Rate matching stall injected, but no additional message slotted during stall cycle unc_m3upi_rxc_hdr_flits_sent.1_msg uncore interconnect Sent Header Flit : One Message event=0x54,umask=0x1 01 Sent Header Flit : One Message : One message in flit; VNA or non-VNA flit unc_m3upi_rxc_hdr_flits_sent.1_msg_vnx uncore interconnect Sent Header Flit : One Message in non-VNA event=0x54,umask=0x8 01 Sent Header Flit : One Message in non-VNA : One message in flit; non-VNA flit unc_m3upi_rxc_hdr_flits_sent.2_msgs uncore interconnect Sent Header Flit : Two Messages event=0x54,umask=0x2 01 Sent Header Flit : Two Messages : Two messages in flit; VNA flit unc_m3upi_rxc_hdr_flits_sent.3_msgs uncore interconnect Sent Header Flit : Three Messages event=0x54,umask=0x4 01 Sent Header Flit : Three Messages : Three messages in flit; VNA flit unc_m3upi_rxc_hdr_flits_sent.slots_1 uncore interconnect Sent Header Flit : One Slot Taken event=0x54,umask=0x10 01 unc_m3upi_rxc_hdr_flits_sent.slots_2 uncore interconnect Sent Header Flit : Two Slots Taken event=0x54,umask=0x20 01 unc_m3upi_rxc_hdr_flits_sent.slots_3 uncore interconnect Sent Header Flit : All Slots Taken event=0x54,umask=0x40 01 unc_m3upi_rxc_hdr_flit_not_sent.all uncore interconnect Header Not Sent : All event=0x53,umask=0x1 01 Header Not Sent : All : header flit is ready for transmission but could not be sent : header flit is ready for transmission but could not be sent for any reason, e.g. no credits, low tsv, stall injection unc_m3upi_rxc_hdr_flit_not_sent.no_bgf_crd uncore interconnect Header Not Sent : No BGF Credits event=0x53,umask=0x8 01 Header Not Sent : No BGF Credits : header flit is ready for transmission but could not be sent : No BGF credits available unc_m3upi_rxc_hdr_flit_not_sent.no_bgf_no_msg uncore interconnect Header Not Sent : No BGF Credits + No Extra Message Slotted event=0x53,umask=0x20 01 Header Not Sent : No BGF Credits + No Extra Message Slotted : header flit is ready for transmission but could not be sent : No BGF credits available; no additional message slotted into flit unc_m3upi_rxc_hdr_flit_not_sent.no_txq_crd uncore interconnect Header Not Sent : No TxQ Credits event=0x53,umask=0x10 01 Header Not Sent : No TxQ Credits : header flit is ready for transmission but could not be sent : No TxQ credits available unc_m3upi_rxc_hdr_flit_not_sent.no_txq_no_msg uncore interconnect Header Not Sent : No TxQ Credits + No Extra Message Slotted event=0x53,umask=0x40 01 Header Not Sent : No TxQ Credits + No Extra Message Slotted : header flit is ready for transmission but could not be sent : No TxQ credits available; no additional message slotted into flit unc_m3upi_rxc_hdr_flit_not_sent.tsv_hi uncore interconnect Header Not Sent : TSV High event=0x53,umask=0x2 01 Header Not Sent : TSV High : header flit is ready for transmission but could not be sent : header flit is ready for transmission but was not sent while tsv high unc_m3upi_rxc_hdr_flit_not_sent.valid_for_flit uncore interconnect Header Not Sent : Cycle valid for Flit event=0x53,umask=0x4 01 Header Not Sent : Cycle valid for Flit : header flit is ready for transmission but could not be sent : header flit is ready for transmission but was not sent while cycle is valid for flit transmission unc_m3upi_rxc_held.cant_slot_ad uncore interconnect Message Held : Can't Slot AD event=0x50,umask=0x10 01 Message Held : Can't Slot AD : some AD message could not be slotted (logical OR of all AD events under INGR_SLOT_CANT_MC_VN{0,1}) unc_m3upi_rxc_held.cant_slot_bl uncore interconnect Message Held : Can't Slot BL event=0x50,umask=0x20 01 Message Held : Can't Slot BL : some BL message could not be slotted (logical OR of all BL events under INGR_SLOT_CANT_MC_VN{0,1}) unc_m3upi_rxc_held.parallel_attempt uncore interconnect Message Held : Parallel Attempt event=0x50,umask=0x4 01 Message Held : Parallel Attempt : ad and bl messages attempted to slot into the same flit in parallel unc_m3upi_rxc_held.parallel_success uncore interconnect Message Held : Parallel Success event=0x50,umask=0x8 01 Message Held : Parallel Success : ad and bl messages were actually slotted into the same flit in parallel unc_m3upi_rxc_held.vn0 uncore interconnect Message Held : VN0 event=0x50,umask=0x1 01 Message Held : VN0 : vn0 message(s) that couldn't be slotted into last vn0 flit are held in slotting stage while processing vn1 flit unc_m3upi_rxc_held.vn1 uncore interconnect Message Held : VN1 event=0x50,umask=0x2 01 Message Held : VN1 : vn1 message(s) that couldn't be slotted into last vn1 flit are held in slotting stage while processing vn0 flit unc_m3upi_rxc_packing_miss_vn0.ad_req uncore interconnect VN0 message can't slot into flit : REQ on AD event=0x4e,umask=0x1 01 VN0 message can't slot into flit : REQ on AD : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_packing_miss_vn0.ad_rsp uncore interconnect VN0 message can't slot into flit : RSP on AD event=0x4e,umask=0x4 01 VN0 message can't slot into flit : RSP on AD : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_packing_miss_vn0.ad_snp uncore interconnect VN0 message can't slot into flit : SNP on AD event=0x4e,umask=0x2 01 VN0 message can't slot into flit : SNP on AD : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_packing_miss_vn0.bl_ncb uncore interconnect VN0 message can't slot into flit : NCB on BL event=0x4e,umask=0x20 01 VN0 message can't slot into flit : NCB on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_packing_miss_vn0.bl_ncs uncore interconnect VN0 message can't slot into flit : NCS on BL event=0x4e,umask=0x40 01 VN0 message can't slot into flit : NCS on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_packing_miss_vn0.bl_rsp uncore interconnect VN0 message can't slot into flit : RSP on BL event=0x4e,umask=0x8 01 VN0 message can't slot into flit : RSP on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_packing_miss_vn0.bl_wb uncore interconnect VN0 message can't slot into flit : WB on BL event=0x4e,umask=0x10 01 VN0 message can't slot into flit : WB on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_packing_miss_vn1.ad_req uncore interconnect VN1 message can't slot into flit : REQ on AD event=0x4f,umask=0x1 01 VN1 message can't slot into flit : REQ on AD : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_packing_miss_vn1.ad_rsp uncore interconnect VN1 message can't slot into flit : RSP on AD event=0x4f,umask=0x4 01 VN1 message can't slot into flit : RSP on AD : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_packing_miss_vn1.ad_snp uncore interconnect VN1 message can't slot into flit : SNP on AD event=0x4f,umask=0x2 01 VN1 message can't slot into flit : SNP on AD : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_packing_miss_vn1.bl_ncb uncore interconnect VN1 message can't slot into flit : NCB on BL event=0x4f,umask=0x20 01 VN1 message can't slot into flit : NCB on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_packing_miss_vn1.bl_ncs uncore interconnect VN1 message can't slot into flit : NCS on BL event=0x4f,umask=0x40 01 VN1 message can't slot into flit : NCS on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_packing_miss_vn1.bl_rsp uncore interconnect VN1 message can't slot into flit : RSP on BL event=0x4f,umask=0x8 01 VN1 message can't slot into flit : RSP on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_packing_miss_vn1.bl_wb uncore interconnect VN1 message can't slot into flit : WB on BL event=0x4f,umask=0x10 01 VN1 message can't slot into flit : WB on BL : Count cases where Ingress has packets to send but did not have time to pack into flit before sending to Agent so slot was left NULL which could have been used. : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_vna_crd.any_in_use uncore interconnect Remote VNA Credits : Any In Use event=0x5a,umask=0x20 01 Remote VNA Credits : Any In Use : At least one remote vna credit is in use unc_m3upi_rxc_vna_crd.corrected uncore interconnect Remote VNA Credits : Corrected event=0x5a,umask=0x1 01 Remote VNA Credits : Corrected : Number of remote vna credits corrected (local return) per cycle unc_m3upi_rxc_vna_crd.lt1 uncore interconnect Remote VNA Credits : Level < 1 event=0x5a,umask=0x2 01 Remote VNA Credits : Level < 1 : Remote vna credit level is less than 1 (i.e. no vna credits available) unc_m3upi_rxc_vna_crd.lt10 uncore interconnect Remote VNA Credits : Level < 10 event=0x5a,umask=0x10 01 Remote VNA Credits : Level < 10 : remote vna credit level is less than 10; parallel vn0/vn1 arb not possible unc_m3upi_rxc_vna_crd.lt4 uncore interconnect Remote VNA Credits : Level < 4 event=0x5a,umask=0x4 01 Remote VNA Credits : Level < 4 : Remote vna credit level is less than 4; bl (or ad requiring 4 vna) cannot arb on vna unc_m3upi_rxc_vna_crd.lt5 uncore interconnect Remote VNA Credits : Level < 5 event=0x5a,umask=0x8 01 Remote VNA Credits : Level < 5 : Remote vna credit level is less than 5; parallel ad/bl arb on vna not possible unc_m3upi_rxc_vna_crd_misc.req_adbl_alloc_l5 uncore interconnect UNC_M3UPI_RxC_VNA_CRD_MISC.REQ_ADBL_ALLOC_L5 event=0x59,umask=0x2 01 : remote vna credit count was less than 5 and allocation to ad or bl messages was required unc_m3upi_rxc_vna_crd_misc.req_vn01_alloc_lt10 uncore interconnect UNC_M3UPI_RxC_VNA_CRD_MISC.REQ_VN01_ALLOC_LT10 event=0x59,umask=0x1 01 : remote vna credit count was less than 10 and allocation to vn0 or vn1 was required unc_m3upi_rxc_vna_crd_misc.vn0_just_ad uncore interconnect UNC_M3UPI_RxC_VNA_CRD_MISC.VN0_JUST_AD event=0x59,umask=0x10 01 : on vn0, remote vna credits were allocated only to ad messages, not to bl unc_m3upi_rxc_vna_crd_misc.vn0_just_bl uncore interconnect UNC_M3UPI_RxC_VNA_CRD_MISC.VN0_JUST_BL event=0x59,umask=0x20 01 : on vn0, remote vna credits were allocated only to bl messages, not to ad unc_m3upi_rxc_vna_crd_misc.vn0_only uncore interconnect UNC_M3UPI_RxC_VNA_CRD_MISC.VN0_ONLY event=0x59,umask=0x4 01 : remote vna credits were allocated only to vn0, not to vn1 unc_m3upi_rxc_vna_crd_misc.vn1_just_ad uncore interconnect UNC_M3UPI_RxC_VNA_CRD_MISC.VN1_JUST_AD event=0x59,umask=0x40 01 : on vn1, remote vna credits were allocated only to ad messages, not to bl unc_m3upi_rxc_vna_crd_misc.vn1_just_bl uncore interconnect UNC_M3UPI_RxC_VNA_CRD_MISC.VN1_JUST_BL event=0x59,umask=0x80 01 : on vn1, remote vna credits were allocated only to bl messages, not to ad unc_m3upi_rxc_vna_crd_misc.vn1_only uncore interconnect UNC_M3UPI_RxC_VNA_CRD_MISC.VN1_ONLY event=0x59,umask=0x8 01 : remote vna credits were allocated only to vn1, not to vn0 unc_m3upi_txc_ad_arb_fail.vn0_req uncore interconnect Failed ARB for AD : VN0 REQ Messages event=0x30,umask=0x1 01 Failed ARB for AD : VN0 REQ Messages : AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn0_rsp uncore interconnect Failed ARB for AD : VN0 RSP Messages event=0x30,umask=0x4 01 Failed ARB for AD : VN0 RSP Messages : AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn0_snp uncore interconnect Failed ARB for AD : VN0 SNP Messages event=0x30,umask=0x2 01 Failed ARB for AD : VN0 SNP Messages : AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn0_wb uncore interconnect Failed ARB for AD : VN0 WB Messages event=0x30,umask=0x8 01 Failed ARB for AD : VN0 WB Messages : AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn1_req uncore interconnect Failed ARB for AD : VN1 REQ Messages event=0x30,umask=0x10 01 Failed ARB for AD : VN1 REQ Messages : AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn1_rsp uncore interconnect Failed ARB for AD : VN1 RSP Messages event=0x30,umask=0x40 01 Failed ARB for AD : VN1 RSP Messages : AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn1_snp uncore interconnect Failed ARB for AD : VN1 SNP Messages event=0x30,umask=0x20 01 Failed ARB for AD : VN1 SNP Messages : AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_arb_fail.vn1_wb uncore interconnect Failed ARB for AD : VN1 WB Messages event=0x30,umask=0x80 01 Failed ARB for AD : VN1 WB Messages : AD arb but no win; arb request asserted but not won unc_m3upi_txc_ad_flq_bypass uncore interconnect AD FlowQ Bypass event=0x2c,ch_mask=0x00000000,fc_mask=0x00000000 01 Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least) unc_m3upi_txc_ad_flq_bypass.ad_slot0 uncore interconnect AD FlowQ Bypass event=0x2c,umask=0x1 01 AD FlowQ Bypass : Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least) unc_m3upi_txc_ad_flq_bypass.ad_slot1 uncore interconnect AD FlowQ Bypass event=0x2c,umask=0x2 01 AD FlowQ Bypass : Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least) unc_m3upi_txc_ad_flq_bypass.ad_slot2 uncore interconnect AD FlowQ Bypass event=0x2c,umask=0x4 01 AD FlowQ Bypass : Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least) unc_m3upi_txc_ad_flq_bypass.bl_early_rsp uncore interconnect AD FlowQ Bypass event=0x2c,umask=0x8 01 AD FlowQ Bypass : Counts cases when the AD flowQ is bypassed (S0, S1 and S2 indicate which slot was bypassed with S0 having the highest priority and S2 the least) unc_m3upi_txc_ad_flq_cycles_ne.vn0_req uncore interconnect AD Flow Q Not Empty : VN0 REQ Messages event=0x27,umask=0x1 01 AD Flow Q Not Empty : VN0 REQ Messages : Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn0_rsp uncore interconnect AD Flow Q Not Empty : VN0 RSP Messages event=0x27,umask=0x4 01 AD Flow Q Not Empty : VN0 RSP Messages : Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn0_snp uncore interconnect AD Flow Q Not Empty : VN0 SNP Messages event=0x27,umask=0x2 01 AD Flow Q Not Empty : VN0 SNP Messages : Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn0_wb uncore interconnect AD Flow Q Not Empty : VN0 WB Messages event=0x27,umask=0x8 01 AD Flow Q Not Empty : VN0 WB Messages : Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn1_req uncore interconnect AD Flow Q Not Empty : VN1 REQ Messages event=0x27,umask=0x10 01 AD Flow Q Not Empty : VN1 REQ Messages : Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn1_rsp uncore interconnect AD Flow Q Not Empty : VN1 RSP Messages event=0x27,umask=0x40 01 AD Flow Q Not Empty : VN1 RSP Messages : Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn1_snp uncore interconnect AD Flow Q Not Empty : VN1 SNP Messages event=0x27,umask=0x20 01 AD Flow Q Not Empty : VN1 SNP Messages : Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_cycles_ne.vn1_wb uncore interconnect AD Flow Q Not Empty : VN1 WB Messages event=0x27,umask=0x80 01 AD Flow Q Not Empty : VN1 WB Messages : Number of cycles the AD Egress queue is Not Empty unc_m3upi_txc_ad_flq_inserts.vn0_req uncore interconnect AD Flow Q Inserts : VN0 REQ Messages event=0x2d,umask=0x1 01 AD Flow Q Inserts : VN0 REQ Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn0_rsp uncore interconnect AD Flow Q Inserts : VN0 RSP Messages event=0x2d,umask=0x4 01 AD Flow Q Inserts : VN0 RSP Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn0_snp uncore interconnect AD Flow Q Inserts : VN0 SNP Messages event=0x2d,umask=0x2 01 AD Flow Q Inserts : VN0 SNP Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn0_wb uncore interconnect AD Flow Q Inserts : VN0 WB Messages event=0x2d,umask=0x8 01 AD Flow Q Inserts : VN0 WB Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn1_req uncore interconnect AD Flow Q Inserts : VN1 REQ Messages event=0x2d,umask=0x10 01 AD Flow Q Inserts : VN1 REQ Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn1_rsp uncore interconnect AD Flow Q Inserts : VN1 RSP Messages event=0x2d,umask=0x40 01 AD Flow Q Inserts : VN1 RSP Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_inserts.vn1_snp uncore interconnect AD Flow Q Inserts : VN1 SNP Messages event=0x2d,umask=0x20 01 AD Flow Q Inserts : VN1 SNP Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_ad_flq_occupancy.vn0_req uncore interconnect AD Flow Q Occupancy : VN0 REQ Messages event=0x1c,umask=0x1 01 unc_m3upi_txc_ad_flq_occupancy.vn0_rsp uncore interconnect AD Flow Q Occupancy : VN0 RSP Messages event=0x1c,umask=0x4 01 unc_m3upi_txc_ad_flq_occupancy.vn0_snp uncore interconnect AD Flow Q Occupancy : VN0 SNP Messages event=0x1c,umask=0x2 01 unc_m3upi_txc_ad_flq_occupancy.vn0_wb uncore interconnect AD Flow Q Occupancy : VN0 WB Messages event=0x1c,umask=0x8 01 unc_m3upi_txc_ad_flq_occupancy.vn1_req uncore interconnect AD Flow Q Occupancy : VN1 REQ Messages event=0x1c,umask=0x10 01 unc_m3upi_txc_ad_flq_occupancy.vn1_rsp uncore interconnect AD Flow Q Occupancy : VN1 RSP Messages event=0x1c,umask=0x40 01 unc_m3upi_txc_ad_flq_occupancy.vn1_snp uncore interconnect AD Flow Q Occupancy : VN1 SNP Messages event=0x1c,umask=0x20 01 unc_m3upi_txc_bl_arb_fail.vn0_ncb uncore interconnect Failed ARB for BL : VN0 NCB Messages event=0x35,umask=0x4 01 Failed ARB for BL : VN0 NCB Messages : BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn0_ncs uncore interconnect Failed ARB for BL : VN0 NCS Messages event=0x35,umask=0x8 01 Failed ARB for BL : VN0 NCS Messages : BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn0_rsp uncore interconnect Failed ARB for BL : VN0 RSP Messages event=0x35,umask=0x1 01 Failed ARB for BL : VN0 RSP Messages : BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn0_wb uncore interconnect Failed ARB for BL : VN0 WB Messages event=0x35,umask=0x2 01 Failed ARB for BL : VN0 WB Messages : BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn1_ncb uncore interconnect Failed ARB for BL : VN1 NCS Messages event=0x35,umask=0x40 01 Failed ARB for BL : VN1 NCS Messages : BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn1_ncs uncore interconnect Failed ARB for BL : VN1 NCB Messages event=0x35,umask=0x80 01 Failed ARB for BL : VN1 NCB Messages : BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn1_rsp uncore interconnect Failed ARB for BL : VN1 RSP Messages event=0x35,umask=0x10 01 Failed ARB for BL : VN1 RSP Messages : BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_arb_fail.vn1_wb uncore interconnect Failed ARB for BL : VN1 WB Messages event=0x35,umask=0x20 01 Failed ARB for BL : VN1 WB Messages : BL arb but no win; arb request asserted but not won unc_m3upi_txc_bl_flq_cycles_ne.vn0_req uncore interconnect BL Flow Q Not Empty : VN0 REQ Messages event=0x28,umask=0x1 01 BL Flow Q Not Empty : VN0 REQ Messages : Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn0_rsp uncore interconnect BL Flow Q Not Empty : VN0 RSP Messages event=0x28,umask=0x4 01 BL Flow Q Not Empty : VN0 RSP Messages : Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn0_snp uncore interconnect BL Flow Q Not Empty : VN0 SNP Messages event=0x28,umask=0x2 01 BL Flow Q Not Empty : VN0 SNP Messages : Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn0_wb uncore interconnect BL Flow Q Not Empty : VN0 WB Messages event=0x28,umask=0x8 01 BL Flow Q Not Empty : VN0 WB Messages : Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn1_req uncore interconnect BL Flow Q Not Empty : VN1 REQ Messages event=0x28,umask=0x10 01 BL Flow Q Not Empty : VN1 REQ Messages : Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn1_rsp uncore interconnect BL Flow Q Not Empty : VN1 RSP Messages event=0x28,umask=0x40 01 BL Flow Q Not Empty : VN1 RSP Messages : Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn1_snp uncore interconnect BL Flow Q Not Empty : VN1 SNP Messages event=0x28,umask=0x20 01 BL Flow Q Not Empty : VN1 SNP Messages : Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_cycles_ne.vn1_wb uncore interconnect BL Flow Q Not Empty : VN1 WB Messages event=0x28,umask=0x80 01 BL Flow Q Not Empty : VN1 WB Messages : Number of cycles the BL Egress queue is Not Empty unc_m3upi_txc_bl_flq_inserts.vn0_ncb uncore interconnect BL Flow Q Inserts : VN0 RSP Messages event=0x2e,umask=0x1 01 BL Flow Q Inserts : VN0 RSP Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn0_ncs uncore interconnect BL Flow Q Inserts : VN0 WB Messages event=0x2e,umask=0x2 01 BL Flow Q Inserts : VN0 WB Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn0_rsp uncore interconnect BL Flow Q Inserts : VN0 NCS Messages event=0x2e,umask=0x8 01 BL Flow Q Inserts : VN0 NCS Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn0_wb uncore interconnect BL Flow Q Inserts : VN0 NCB Messages event=0x2e,umask=0x4 01 BL Flow Q Inserts : VN0 NCB Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn1_ncb uncore interconnect BL Flow Q Inserts : VN1 RSP Messages event=0x2e,umask=0x10 01 BL Flow Q Inserts : VN1 RSP Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn1_ncs uncore interconnect BL Flow Q Inserts : VN1 WB Messages event=0x2e,umask=0x20 01 BL Flow Q Inserts : VN1 WB Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn1_rsp uncore interconnect BL Flow Q Inserts : VN1_NCB Messages event=0x2e,umask=0x80 01 BL Flow Q Inserts : VN1_NCB Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_inserts.vn1_wb uncore interconnect BL Flow Q Inserts : VN1_NCS Messages event=0x2e,umask=0x40 01 BL Flow Q Inserts : VN1_NCS Messages : Counts the number of allocations into the QPI FlowQ. This can be used in conjunction with the QPI FlowQ Occupancy Accumulator event in order to calculate average queue latency. Only a single FlowQ queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_m3upi_txc_bl_flq_occupancy.vn0_ncb uncore interconnect BL Flow Q Occupancy : VN0 NCB Messages event=0x1d,umask=0x4 01 unc_m3upi_txc_bl_flq_occupancy.vn0_ncs uncore interconnect BL Flow Q Occupancy : VN0 NCS Messages event=0x1d,umask=0x8 01 unc_m3upi_txc_bl_flq_occupancy.vn0_rsp uncore interconnect BL Flow Q Occupancy : VN0 RSP Messages event=0x1d,umask=0x1 01 unc_m3upi_txc_bl_flq_occupancy.vn0_wb uncore interconnect BL Flow Q Occupancy : VN0 WB Messages event=0x1d,umask=0x2 01 unc_m3upi_txc_bl_flq_occupancy.vn1_ncb uncore interconnect BL Flow Q Occupancy : VN1_NCS Messages event=0x1d,umask=0x40 01 unc_m3upi_txc_bl_flq_occupancy.vn1_ncs uncore interconnect BL Flow Q Occupancy : VN1_NCB Messages event=0x1d,umask=0x80 01 unc_m3upi_txc_bl_flq_occupancy.vn1_rsp uncore interconnect BL Flow Q Occupancy : VN1 RSP Messages event=0x1d,umask=0x10 01 unc_m3upi_txc_bl_flq_occupancy.vn1_wb uncore interconnect BL Flow Q Occupancy : VN1 WB Messages event=0x1d,umask=0x20 01 unc_m3upi_txc_bl_wb_flq_occupancy.vn0_local uncore interconnect BL Flow Q Occupancy : VN0 RSP Messages event=0x1f,umask=0x1 01 unc_m3upi_txc_bl_wb_flq_occupancy.vn0_through uncore interconnect BL Flow Q Occupancy : VN0 WB Messages event=0x1f,umask=0x2 01 unc_m3upi_txc_bl_wb_flq_occupancy.vn0_wrpull uncore interconnect BL Flow Q Occupancy : VN0 NCB Messages event=0x1f,umask=0x4 01 unc_m3upi_txc_bl_wb_flq_occupancy.vn1_local uncore interconnect BL Flow Q Occupancy : VN1 RSP Messages event=0x1f,umask=0x10 01 unc_m3upi_txc_bl_wb_flq_occupancy.vn1_through uncore interconnect BL Flow Q Occupancy : VN1 WB Messages event=0x1f,umask=0x20 01 unc_m3upi_txc_bl_wb_flq_occupancy.vn1_wrpull uncore interconnect BL Flow Q Occupancy : VN1_NCS Messages event=0x1f,umask=0x40 01 unc_m3upi_upi_peer_ad_credits_empty.vn0_req uncore interconnect UPI0 AD Credits Empty : VN0 REQ Messages event=0x20,umask=0x2 01 UPI0 AD Credits Empty : VN0 REQ Messages : No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vn0_rsp uncore interconnect UPI0 AD Credits Empty : VN0 RSP Messages event=0x20,umask=0x8 01 UPI0 AD Credits Empty : VN0 RSP Messages : No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vn0_snp uncore interconnect UPI0 AD Credits Empty : VN0 SNP Messages event=0x20,umask=0x4 01 UPI0 AD Credits Empty : VN0 SNP Messages : No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vn1_req uncore interconnect UPI0 AD Credits Empty : VN1 REQ Messages event=0x20,umask=0x10 01 UPI0 AD Credits Empty : VN1 REQ Messages : No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vn1_rsp uncore interconnect UPI0 AD Credits Empty : VN1 RSP Messages event=0x20,umask=0x40 01 UPI0 AD Credits Empty : VN1 RSP Messages : No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vn1_snp uncore interconnect UPI0 AD Credits Empty : VN1 SNP Messages event=0x20,umask=0x20 01 UPI0 AD Credits Empty : VN1 SNP Messages : No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_ad_credits_empty.vna uncore interconnect UPI0 AD Credits Empty : VNA event=0x20,umask=0x1 01 UPI0 AD Credits Empty : VNA : No credits available to send to UPIs on the AD Ring unc_m3upi_upi_peer_bl_credits_empty.vn0_ncs_ncb uncore interconnect UPI0 BL Credits Empty : VN0 RSP Messages event=0x21,umask=0x4 01 UPI0 BL Credits Empty : VN0 RSP Messages : No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vn0_rsp uncore interconnect UPI0 BL Credits Empty : VN0 REQ Messages event=0x21,umask=0x2 01 UPI0 BL Credits Empty : VN0 REQ Messages : No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vn0_wb uncore interconnect UPI0 BL Credits Empty : VN0 SNP Messages event=0x21,umask=0x8 01 UPI0 BL Credits Empty : VN0 SNP Messages : No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vn1_ncs_ncb uncore interconnect UPI0 BL Credits Empty : VN1 RSP Messages event=0x21,umask=0x20 01 UPI0 BL Credits Empty : VN1 RSP Messages : No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vn1_rsp uncore interconnect UPI0 BL Credits Empty : VN1 REQ Messages event=0x21,umask=0x10 01 UPI0 BL Credits Empty : VN1 REQ Messages : No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vn1_wb uncore interconnect UPI0 BL Credits Empty : VN1 SNP Messages event=0x21,umask=0x40 01 UPI0 BL Credits Empty : VN1 SNP Messages : No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_peer_bl_credits_empty.vna uncore interconnect UPI0 BL Credits Empty : VNA event=0x21,umask=0x1 01 UPI0 BL Credits Empty : VNA : No credits available to send to UPI on the BL Ring (diff between non-SMI and SMI mode) unc_m3upi_upi_prefetch_spawn uncore interconnect FlowQ Generated Prefetch event=0x29 01 FlowQ Generated Prefetch : Count cases where FlowQ causes spawn of Prefetch to iMC/SMI3 target unc_m3upi_vn0_credits_used.ncb uncore interconnect VN0 Credit Used : WB on BL event=0x5b,umask=0x10 01 VN0 Credit Used : WB on BL : Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers. : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_vn0_credits_used.ncs uncore interconnect VN0 Credit Used : NCB on BL event=0x5b,umask=0x20 01 VN0 Credit Used : NCB on BL : Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers. : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_vn0_credits_used.req uncore interconnect VN0 Credit Used : REQ on AD event=0x5b,umask=0x1 01 VN0 Credit Used : REQ on AD : Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers. : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_vn0_credits_used.rsp uncore interconnect VN0 Credit Used : RSP on AD event=0x5b,umask=0x4 01 VN0 Credit Used : RSP on AD : Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers. : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn0_credits_used.snp uncore interconnect VN0 Credit Used : SNP on AD event=0x5b,umask=0x2 01 VN0 Credit Used : SNP on AD : Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers. : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_vn0_credits_used.wb uncore interconnect VN0 Credit Used : RSP on BL event=0x5b,umask=0x8 01 VN0 Credit Used : RSP on BL : Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across UPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn0_no_credits.ncb uncore interconnect VN0 No Credits : WB on BL event=0x5d,umask=0x10 01 VN0 No Credits : WB on BL : Number of Cycles there were no VN0 Credits : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_vn0_no_credits.ncs uncore interconnect VN0 No Credits : NCB on BL event=0x5d,umask=0x20 01 VN0 No Credits : NCB on BL : Number of Cycles there were no VN0 Credits : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_vn0_no_credits.req uncore interconnect VN0 No Credits : REQ on AD event=0x5d,umask=0x1 01 VN0 No Credits : REQ on AD : Number of Cycles there were no VN0 Credits : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_vn0_no_credits.rsp uncore interconnect VN0 No Credits : RSP on AD event=0x5d,umask=0x4 01 VN0 No Credits : RSP on AD : Number of Cycles there were no VN0 Credits : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn0_no_credits.snp uncore interconnect VN0 No Credits : SNP on AD event=0x5d,umask=0x2 01 VN0 No Credits : SNP on AD : Number of Cycles there were no VN0 Credits : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_vn0_no_credits.wb uncore interconnect VN0 No Credits : RSP on BL event=0x5d,umask=0x8 01 VN0 No Credits : RSP on BL : Number of Cycles there were no VN0 Credits : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn1_credits_used.ncb uncore interconnect VN1 Credit Used : WB on BL event=0x5c,umask=0x10 01 VN1 Credit Used : WB on BL : Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers. : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_vn1_credits_used.ncs uncore interconnect VN1 Credit Used : NCB on BL event=0x5c,umask=0x20 01 VN1 Credit Used : NCB on BL : Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers. : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_vn1_credits_used.req uncore interconnect VN1 Credit Used : REQ on AD event=0x5c,umask=0x1 01 VN1 Credit Used : REQ on AD : Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers. : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_vn1_credits_used.rsp uncore interconnect VN1 Credit Used : RSP on AD event=0x5c,umask=0x4 01 VN1 Credit Used : RSP on AD : Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers. : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn1_credits_used.snp uncore interconnect VN1 Credit Used : SNP on AD event=0x5c,umask=0x2 01 VN1 Credit Used : SNP on AD : Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers. : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_vn1_credits_used.wb uncore interconnect VN1 Credit Used : RSP on BL event=0x5c,umask=0x8 01 VN1 Credit Used : RSP on BL : Number of times a VN1 credit was used on the WB message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN1. VNA is a shared pool used to achieve high performance. The VN1 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN1 if they fail. This counts the number of times a VN1 credit was used. Note that a single VN1 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN1 will only count a single credit even though it may use multiple buffers. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn1_no_credits.ncb uncore interconnect VN1 No Credits : WB on BL event=0x5e,umask=0x10 01 VN1 No Credits : WB on BL : Number of Cycles there were no VN1 Credits : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_vn1_no_credits.ncs uncore interconnect VN1 No Credits : NCB on BL event=0x5e,umask=0x20 01 VN1 No Credits : NCB on BL : Number of Cycles there were no VN1 Credits : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_vn1_no_credits.req uncore interconnect VN1 No Credits : REQ on AD event=0x5e,umask=0x1 01 VN1 No Credits : REQ on AD : Number of Cycles there were no VN1 Credits : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_vn1_no_credits.rsp uncore interconnect VN1 No Credits : RSP on AD event=0x5e,umask=0x4 01 VN1 No Credits : RSP on AD : Number of Cycles there were no VN1 Credits : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_vn1_no_credits.snp uncore interconnect VN1 No Credits : SNP on AD event=0x5e,umask=0x2 01 VN1 No Credits : SNP on AD : Number of Cycles there were no VN1 Credits : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_vn1_no_credits.wb uncore interconnect VN1 No Credits : RSP on BL event=0x5e,umask=0x8 01 VN1 No Credits : RSP on BL : Number of Cycles there were no VN1 Credits : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_wb_occ_compare.bothnonzero_rt_eq_localdest_vn0 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.BOTHNONZERO_RT_EQ_LOCALDEST_VN0 event=0x7e,umask=0x82 01 unc_m3upi_wb_occ_compare.bothnonzero_rt_eq_localdest_vn1 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.BOTHNONZERO_RT_EQ_LOCALDEST_VN1 event=0x7e,umask=0xa0 01 unc_m3upi_wb_occ_compare.bothnonzero_rt_gt_localdest_vn0 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.BOTHNONZERO_RT_GT_LOCALDEST_VN0 event=0x7e,umask=0x81 01 unc_m3upi_wb_occ_compare.bothnonzero_rt_gt_localdest_vn1 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.BOTHNONZERO_RT_GT_LOCALDEST_VN1 event=0x7e,umask=0x90 01 unc_m3upi_wb_occ_compare.bothnonzero_rt_lt_localdest_vn0 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.BOTHNONZERO_RT_LT_LOCALDEST_VN0 event=0x7e,umask=0x84 01 unc_m3upi_wb_occ_compare.bothnonzero_rt_lt_localdest_vn1 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.BOTHNONZERO_RT_LT_LOCALDEST_VN1 event=0x7e,umask=0xc0 01 unc_m3upi_wb_occ_compare.rt_eq_localdest_vn0 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.RT_EQ_LOCALDEST_VN0 event=0x7e,umask=0x2 01 unc_m3upi_wb_occ_compare.rt_eq_localdest_vn1 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.RT_EQ_LOCALDEST_VN1 event=0x7e,umask=0x20 01 unc_m3upi_wb_occ_compare.rt_gt_localdest_vn0 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.RT_GT_LOCALDEST_VN0 event=0x7e,umask=0x1 01 unc_m3upi_wb_occ_compare.rt_gt_localdest_vn1 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.RT_GT_LOCALDEST_VN1 event=0x7e,umask=0x10 01 unc_m3upi_wb_occ_compare.rt_lt_localdest_vn0 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.RT_LT_LOCALDEST_VN0 event=0x7e,umask=0x4 01 unc_m3upi_wb_occ_compare.rt_lt_localdest_vn1 uncore interconnect UNC_M3UPI_WB_OCC_COMPARE.RT_LT_LOCALDEST_VN1 event=0x7e,umask=0x40 01 unc_m3upi_wb_pending.localdest_vn0 uncore interconnect UNC_M3UPI_WB_PENDING.LOCALDEST_VN0 event=0x7d,umask=0x1 01 unc_m3upi_wb_pending.localdest_vn1 uncore interconnect UNC_M3UPI_WB_PENDING.LOCALDEST_VN1 event=0x7d,umask=0x10 01 unc_m3upi_wb_pending.local_and_rt_vn0 uncore interconnect UNC_M3UPI_WB_PENDING.LOCAL_AND_RT_VN0 event=0x7d,umask=0x4 01 unc_m3upi_wb_pending.local_and_rt_vn1 uncore interconnect UNC_M3UPI_WB_PENDING.LOCAL_AND_RT_VN1 event=0x7d,umask=0x40 01 unc_m3upi_wb_pending.routethru_vn0 uncore interconnect UNC_M3UPI_WB_PENDING.ROUTETHRU_VN0 event=0x7d,umask=0x2 01 unc_m3upi_wb_pending.routethru_vn1 uncore interconnect UNC_M3UPI_WB_PENDING.ROUTETHRU_VN1 event=0x7d,umask=0x20 01 unc_m3upi_wb_pending.waiting4pull_vn0 uncore interconnect UNC_M3UPI_WB_PENDING.WAITING4PULL_VN0 event=0x7d,umask=0x8 01 unc_m3upi_wb_pending.waiting4pull_vn1 uncore interconnect UNC_M3UPI_WB_PENDING.WAITING4PULL_VN1 event=0x7d,umask=0x80 01 unc_m3upi_xpt_pftch.arb uncore interconnect UNC_M3UPI_XPT_PFTCH.ARB event=0x61,umask=0x4 01 : xpt prefetch message is making arbitration request unc_m3upi_xpt_pftch.arrived uncore interconnect UNC_M3UPI_XPT_PFTCH.ARRIVED event=0x61,umask=0x1 01 : xpt prefetch message arrived in ingress pipeline unc_m3upi_xpt_pftch.bypass uncore interconnect UNC_M3UPI_XPT_PFTCH.BYPASS event=0x61,umask=0x2 01 : xpt prefetch message took bypass path unc_m3upi_xpt_pftch.flitted uncore interconnect UNC_M3UPI_XPT_PFTCH.FLITTED event=0x61,umask=0x10 01 : xpt prefetch message was slotted into flit (non bypass) unc_m3upi_xpt_pftch.lost_arb uncore interconnect UNC_M3UPI_XPT_PFTCH.LOST_ARB event=0x61,umask=0x8 01 : xpt prefetch message lost arbitration unc_m3upi_xpt_pftch.lost_old uncore interconnect UNC_M3UPI_XPT_PFTCH.LOST_OLD event=0x61,umask=0x20 01 : xpt prefetch message was dropped because it became too old unc_m3upi_xpt_pftch.lost_qfull uncore interconnect UNC_M3UPI_XPT_PFTCH.LOST_QFULL event=0x61,umask=0x40 01 : xpt prefetch message was dropped because it was overwritten by new message while prefetch queue was full uncore_mdf unc_mdf_crs_txr_inserts.ad_bnc uncore interconnect Number of allocations into the CRS Egress used to queue up requests destined to the mesh (AD Bounceable) event=0x47,umask=0x1 01 AD Bounceable : Number of allocations into the CRS Egress unc_mdf_crs_txr_inserts.ad_crd uncore interconnect Number of allocations into the CRS Egress used to queue up requests destined to the mesh (AD credited) event=0x47,umask=0x2 01 AD credited : Number of allocations into the CRS Egress unc_mdf_crs_txr_inserts.ak uncore interconnect Number of allocations into the CRS Egress used to queue up requests destined to the mesh (AK) event=0x47,umask=0x10 01 AK : Number of allocations into the CRS Egress unc_mdf_crs_txr_inserts.akc uncore interconnect Number of allocations into the CRS Egress used to queue up requests destined to the mesh (AKC) event=0x47,umask=0x40 01 AKC : Number of allocations into the CRS Egress unc_mdf_crs_txr_inserts.bl_bnc uncore interconnect Number of allocations into the CRS Egress used to queue up requests destined to the mesh (BL Bounceable) event=0x47,umask=0x4 01 BL Bounceable : Number of allocations into the CRS Egress unc_mdf_crs_txr_inserts.bl_crd uncore interconnect Number of allocations into the CRS Egress used to queue up requests destined to the mesh (BL credited) event=0x47,umask=0x8 01 BL credited : Number of allocations into the CRS Egress unc_mdf_crs_txr_inserts.iv uncore interconnect Number of allocations into the CRS Egress used to queue up requests destined to the mesh (IV) event=0x47,umask=0x20 01 IV : Number of allocations into the CRS Egress unc_mdf_crs_txr_v_bounces.ad uncore interconnect Number of cycles incoming messages from the vertical ring that are bounced at the SBO Ingress (V-EMIB) (AD) event=0x4b,umask=0x1 01 AD : Number of cycles incoming messages from the vertical ring that are bounced at the SBO unc_mdf_crs_txr_v_bounces.ak uncore interconnect Number of cycles incoming messages from the vertical ring that are bounced at the SBO Ingress (V-EMIB) (AK) event=0x4b,umask=0x4 01 AK : Number of cycles incoming messages from the vertical ring that are bounced at the SBO unc_mdf_crs_txr_v_bounces.akc uncore interconnect Number of cycles incoming messages from the vertical ring that are bounced at the SBO Ingress (V-EMIB) (AKC) event=0x4b,umask=0x10 01 AKC : Number of cycles incoming messages from the vertical ring that are bounced at the SBO unc_mdf_crs_txr_v_bounces.bl uncore interconnect Number of cycles incoming messages from the vertical ring that are bounced at the SBO Ingress (V-EMIB) (BL) event=0x4b,umask=0x2 01 BL : Number of cycles incoming messages from the vertical ring that are bounced at the SBO unc_mdf_crs_txr_v_bounces.iv uncore interconnect Number of cycles incoming messages from the vertical ring that are bounced at the SBO Ingress (V-EMIB) (IV) event=0x4b,umask=0x8 01 IV : Number of cycles incoming messages from the vertical ring that are bounced at the SBO unc_mdf_fast_asserted.ad_bnc uncore interconnect Counts the number of cycles when the distress signals are asserted based on SBO Ingress threshold event=0x15,umask=0x1 01 AD bnc : Counts the number of cycles when the distress signals are asserted based on SBO Ingress threshold unc_mdf_fast_asserted.bl_crd uncore interconnect Counts the number of cycles when the distress signals are asserted based on SBO Ingress threshold event=0x15,umask=0x2 01 BL bnc : Counts the number of cycles when the distress signals are asserted based on SBO Ingress threshold unc_upi_clockticks uncore interconnect UPI Clockticks event=0x1 01 Number of UPI LL clock cycles while the event is enabled unc_upi_direct_attempts.d2c uncore interconnect Direct packet attempts : D2C event=0x12,umask=0x1 01 Direct packet attempts : D2C : Counts the number of DRS packets that we attempted to do direct2core/direct2UPI on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos unc_upi_direct_attempts.d2k uncore interconnect Direct packet attempts : D2K event=0x12,umask=0x2 01 Direct packet attempts : D2K : Counts the number of DRS packets that we attempted to do direct2core/direct2UPI on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos unc_upi_l1_power_cycles uncore interconnect Cycles in L1 event=0x21 01 Cycles in L1 : Number of UPI qfclk cycles spent in L1 power mode. L1 is a mode that totally shuts down a UPI link. Use edge detect to count the number of instances when the UPI link entered L1. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another. Because L1 totally shuts down the link, it takes a good amount of time to exit this mode unc_upi_power_l1_nack uncore interconnect L1 Req Nack event=0x23 01 L1 Req Nack : Counts the number of times a link sends/receives a LinkReqNAck. When the UPI links would like to change power state, the Tx side initiates a request to the Rx side requesting to change states. This requests can either be accepted or denied. If the Rx side replies with an Ack, the power mode will change. If it replies with NAck, no change will take place. This can be filtered based on Rx and Tx. An Rx LinkReqNAck refers to receiving an NAck (meaning this agent's Tx originally requested the power change). A Tx LinkReqNAck refers to sending this command (meaning the peer agent's Tx originally requested the power change and this agent accepted it) unc_upi_power_l1_req uncore interconnect L1 Req (same as L1 Ack) event=0x22 01 L1 Req (same as L1 Ack). : Counts the number of times a link sends/receives a LinkReqAck. When the UPI links would like to change power state, the Tx side initiates a request to the Rx side requesting to change states. This requests can either be accepted or denied. If the Rx side replies with an Ack, the power mode will change. If it replies with NAck, no change will take place. This can be filtered based on Rx and Tx. An Rx LinkReqAck refers to receiving an Ack (meaning this agent's Tx originally requested the power change). A Tx LinkReqAck refers to sending this command (meaning the peer agent's Tx originally requested the power change and this agent accepted it) unc_upi_rxl0p_power_cycles uncore interconnect Cycles in L0p event=0x25 01 Cycles in L0p : Number of UPI qfclk cycles spent in L0p power mode. L0p is a mode where we disable 1/2 of the UPI lanes, decreasing our bandwidth in order to save power. It increases snoop and data transfer latencies and decreases overall bandwidth. This mode can be very useful in NUMA optimized workloads that largely only utilize UPI for snoops and their responses. Use edge detect to count the number of instances when the UPI link entered L0p. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another unc_upi_rxl0_power_cycles uncore interconnect Cycles in L0 event=0x24 01 Cycles in L0 : Number of UPI qfclk cycles spent in L0 power mode in the Link Layer. L0 is the default mode which provides the highest performance with the most power. Use edge detect to count the number of instances that the link entered L0. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another. The phy layer sometimes leaves L0 for training, which will not be captured by this event unc_upi_rxl_any_flits.data uncore interconnect UNC_UPI_RxL_ANY_FLITS.DATA event=0x4b,umask=0x8 01 unc_upi_rxl_any_flits.llcrd uncore interconnect UNC_UPI_RxL_ANY_FLITS.LLCRD event=0x4b,umask=0x10 01 unc_upi_rxl_any_flits.llctrl uncore interconnect UNC_UPI_RxL_ANY_FLITS.LLCTRL event=0x4b,umask=0x40 01 unc_upi_rxl_any_flits.null uncore interconnect UNC_UPI_RxL_ANY_FLITS.NULL event=0x4b,umask=0x20 01 unc_upi_rxl_any_flits.prothdr uncore interconnect UNC_UPI_RxL_ANY_FLITS.PROTHDR event=0x4b,umask=0x80 01 unc_upi_rxl_any_flits.slot0 uncore interconnect UNC_UPI_RxL_ANY_FLITS.SLOT0 event=0x4b,umask=0x1 01 unc_upi_rxl_any_flits.slot1 uncore interconnect UNC_UPI_RxL_ANY_FLITS.SLOT1 event=0x4b,umask=0x2 01 unc_upi_rxl_any_flits.slot2 uncore interconnect UNC_UPI_RxL_ANY_FLITS.SLOT2 event=0x4b,umask=0x4 01 unc_upi_rxl_basic_hdr_match.ncb uncore interconnect Matches on Receive path of a UPI Port : Non-Coherent Bypass event=0x5,umask=0xe 01 Matches on Receive path of a UPI Port : Non-Coherent Bypass : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.ncb_opc uncore interconnect Matches on Receive path of a UPI Port : Non-Coherent Bypass, Match Opcode event=0x5,umask=0x10e 01 Matches on Receive path of a UPI Port : Non-Coherent Bypass, Match Opcode : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.ncs uncore interconnect Matches on Receive path of a UPI Port : Non-Coherent Standard event=0x5,umask=0xf 01 Matches on Receive path of a UPI Port : Non-Coherent Standard : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.ncs_opc uncore interconnect Matches on Receive path of a UPI Port : Non-Coherent Standard, Match Opcode event=0x5,umask=0x10f 01 Matches on Receive path of a UPI Port : Non-Coherent Standard, Match Opcode : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_bypassed.slot0 uncore interconnect RxQ Flit Buffer Bypassed : Slot 0 event=0x31,umask=0x1 01 RxQ Flit Buffer Bypassed : Slot 0 : Counts the number of times that an incoming flit was able to bypass the flit buffer and pass directly across the BGF and into the Egress. This is a latency optimization, and should generally be the common case. If this value is less than the number of flits transferred, it implies that there was queueing getting onto the ring, and thus the transactions saw higher latency unc_upi_rxl_bypassed.slot1 uncore interconnect RxQ Flit Buffer Bypassed : Slot 1 event=0x31,umask=0x2 01 RxQ Flit Buffer Bypassed : Slot 1 : Counts the number of times that an incoming flit was able to bypass the flit buffer and pass directly across the BGF and into the Egress. This is a latency optimization, and should generally be the common case. If this value is less than the number of flits transferred, it implies that there was queueing getting onto the ring, and thus the transactions saw higher latency unc_upi_rxl_bypassed.slot2 uncore interconnect RxQ Flit Buffer Bypassed : Slot 2 event=0x31,umask=0x4 01 RxQ Flit Buffer Bypassed : Slot 2 : Counts the number of times that an incoming flit was able to bypass the flit buffer and pass directly across the BGF and into the Egress. This is a latency optimization, and should generally be the common case. If this value is less than the number of flits transferred, it implies that there was queueing getting onto the ring, and thus the transactions saw higher latency unc_upi_rxl_crc_errors uncore interconnect CRC Errors Detected event=0xb 01 CRC Errors Detected : Number of CRC errors detected in the UPI Agent. Each UPI flit incorporates 8 bits of CRC for error detection. This counts the number of flits where the CRC was able to detect an error. After an error has been detected, the UPI agent will send a request to the transmitting socket to resend the flit (as well as any flits that came after it) unc_upi_rxl_crc_llr_req_transmit uncore interconnect LLR Requests Sent event=0x8 01 LLR Requests Sent : Number of LLR Requests were transmitted. This should generally be <= the number of CRC errors detected. If multiple errors are detected before the Rx side receives a LLC_REQ_ACK from the Tx side, there is no need to send more LLR_REQ_NACKs. unc_upi_rxl_credits_consumed_vn0 uncore interconnect VN0 Credit Consumed event=0x39 01 VN0 Credit Consumed : Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_upi_rxl_credits_consumed_vn1 uncore interconnect VN1 Credit Consumed event=0x3a 01 VN1 Credit Consumed : Counts the number of times that an RxQ VN1 credit was consumed (i.e. message uses a VN1 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_upi_rxl_credits_consumed_vna uncore interconnect VNA Credit Consumed event=0x38,ch_mask=0x00000000,fc_mask=0x00000000 01 Counts the number of times that an RxQ VNA credit was consumed (i.e. message uses a VNA credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_upi_rxl_flits.all_data uncore interconnect Valid Flits Received : All Data event=0x3,umask=0xf 01 Valid Flits Received : All Data : Shows legal flit time (hides impact of L0p and L0c) unc_upi_rxl_flits.all_null uncore interconnect Null FLITs received from any slot event=0x3,umask=0x27 01 unc_upi_rxl_flits.data uncore interconnect Valid Flits Received : Data event=0x3,umask=0x8 01 Valid Flits Received : Data : Shows legal flit time (hides impact of L0p and L0c). : Count Data Flits (which consume all slots), but how much to count is based on Slot0-2 mask, so count can be 0-3 depending on which slots are enabled for counting. unc_upi_rxl_flits.idle uncore interconnect Valid Flits Received : Idle event=0x3,umask=0x47 01 Valid Flits Received : Idle : Shows legal flit time (hides impact of L0p and L0c) unc_upi_rxl_flits.llcrd uncore interconnect Valid Flits Received : LLCRD Not Empty event=0x3,umask=0x10 01 Valid Flits Received : LLCRD Not Empty : Shows legal flit time (hides impact of L0p and L0c). : Enables counting of LLCRD (with non-zero payload). This only applies to slot 2 since LLCRD is only allowed in slot 2 unc_upi_rxl_flits.llctrl uncore interconnect Valid Flits Received : LLCTRL event=0x3,umask=0x40 01 Valid Flits Received : LLCTRL : Shows legal flit time (hides impact of L0p and L0c). : Equivalent to an idle packet. Enables counting of slot 0 LLCTRL messages unc_upi_rxl_flits.non_data uncore interconnect Valid Flits Received : All Non Data event=0x3,umask=0x97 01 Valid Flits Received : All Non Data : Shows legal flit time (hides impact of L0p and L0c) unc_upi_rxl_flits.null uncore interconnect Valid Flits Received : Slot NULL or LLCRD Empty event=0x3,umask=0x20 01 Valid Flits Received : Slot NULL or LLCRD Empty : Shows legal flit time (hides impact of L0p and L0c). : LLCRD with all zeros is treated as NULL. Slot 1 is not treated as NULL if slot 0 is a dual slot. This can apply to slot 0,1, or 2 unc_upi_rxl_flits.prothdr uncore interconnect Valid Flits Received : Protocol Header event=0x3,umask=0x80 01 Valid Flits Received : Protocol Header : Shows legal flit time (hides impact of L0p and L0c). : Enables count of protocol headers in slot 0,1,2 (depending on slot uMask bits) unc_upi_rxl_flits.slot0 uncore interconnect Valid Flits Received : Slot 0 event=0x3,umask=0x1 01 Valid Flits Received : Slot 0 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 0 - Other mask bits determine types of headers to count unc_upi_rxl_flits.slot1 uncore interconnect Valid Flits Received : Slot 1 event=0x3,umask=0x2 01 Valid Flits Received : Slot 1 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 1 - Other mask bits determine types of headers to count unc_upi_rxl_flits.slot2 uncore interconnect Valid Flits Received : Slot 2 event=0x3,umask=0x4 01 Valid Flits Received : Slot 2 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 2 - Other mask bits determine types of headers to count unc_upi_rxl_inserts.slot0 uncore interconnect RxQ Flit Buffer Allocations : Slot 0 event=0x30,umask=0x1 01 RxQ Flit Buffer Allocations : Slot 0 : Number of allocations into the UPI Rx Flit Buffer. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime unc_upi_rxl_inserts.slot1 uncore interconnect RxQ Flit Buffer Allocations : Slot 1 event=0x30,umask=0x2 01 RxQ Flit Buffer Allocations : Slot 1 : Number of allocations into the UPI Rx Flit Buffer. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime unc_upi_rxl_inserts.slot2 uncore interconnect RxQ Flit Buffer Allocations : Slot 2 event=0x30,umask=0x4 01 RxQ Flit Buffer Allocations : Slot 2 : Number of allocations into the UPI Rx Flit Buffer. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime unc_upi_rxl_occupancy.slot0 uncore interconnect RxQ Occupancy - All Packets : Slot 0 event=0x32,umask=0x1 01 RxQ Occupancy - All Packets : Slot 0 : Accumulates the number of elements in the UPI RxQ in each cycle. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime unc_upi_rxl_occupancy.slot1 uncore interconnect RxQ Occupancy - All Packets : Slot 1 event=0x32,umask=0x2 01 RxQ Occupancy - All Packets : Slot 1 : Accumulates the number of elements in the UPI RxQ in each cycle. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime unc_upi_rxl_occupancy.slot2 uncore interconnect RxQ Occupancy - All Packets : Slot 2 event=0x32,umask=0x4 01 RxQ Occupancy - All Packets : Slot 2 : Accumulates the number of elements in the UPI RxQ in each cycle. Generally, when data is transmitted across UPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime unc_upi_txl0p_power_cycles uncore interconnect Cycles in L0p event=0x27 01 Cycles in L0p : Number of UPI qfclk cycles spent in L0p power mode. L0p is a mode where we disable 1/2 of the UPI lanes, decreasing our bandwidth in order to save power. It increases snoop and data transfer latencies and decreases overall bandwidth. This mode can be very useful in NUMA optimized workloads that largely only utilize UPI for snoops and their responses. Use edge detect to count the number of instances when the UPI link entered L0p. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another unc_upi_txl0_power_cycles uncore interconnect Cycles in L0 event=0x26 01 Cycles in L0 : Number of UPI qfclk cycles spent in L0 power mode in the Link Layer. L0 is the default mode which provides the highest performance with the most power. Use edge detect to count the number of instances that the link entered L0. Link power states are per link and per direction, so for example the Tx direction could be in one state while Rx was in another. The phy layer sometimes leaves L0 for training, which will not be captured by this event unc_upi_txl_any_flits.data uncore interconnect UNC_UPI_TxL_ANY_FLITS.DATA event=0x4a,umask=0x8 01 unc_upi_txl_any_flits.llcrd uncore interconnect UNC_UPI_TxL_ANY_FLITS.LLCRD event=0x4a,umask=0x10 01 unc_upi_txl_any_flits.llctrl uncore interconnect UNC_UPI_TxL_ANY_FLITS.LLCTRL event=0x4a,umask=0x40 01 unc_upi_txl_any_flits.null uncore interconnect UNC_UPI_TxL_ANY_FLITS.NULL event=0x4a,umask=0x20 01 unc_upi_txl_any_flits.prothdr uncore interconnect UNC_UPI_TxL_ANY_FLITS.PROTHDR event=0x4a,umask=0x80 01 unc_upi_txl_any_flits.slot0 uncore interconnect UNC_UPI_TxL_ANY_FLITS.SLOT0 event=0x4a,umask=0x1 01 unc_upi_txl_any_flits.slot1 uncore interconnect UNC_UPI_TxL_ANY_FLITS.SLOT1 event=0x4a,umask=0x2 01 unc_upi_txl_any_flits.slot2 uncore interconnect UNC_UPI_TxL_ANY_FLITS.SLOT2 event=0x4a,umask=0x4 01 unc_upi_txl_basic_hdr_match.ncb uncore interconnect Matches on Transmit path of a UPI Port : Non-Coherent Bypass event=0x4,umask=0xe 01 Matches on Transmit path of a UPI Port : Non-Coherent Bypass : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.ncb_opc uncore interconnect Matches on Transmit path of a UPI Port : Non-Coherent Bypass, Match Opcode event=0x4,umask=0x10e 01 Matches on Transmit path of a UPI Port : Non-Coherent Bypass, Match Opcode : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.ncs uncore interconnect Matches on Transmit path of a UPI Port : Non-Coherent Standard event=0x4,umask=0xf 01 Matches on Transmit path of a UPI Port : Non-Coherent Standard : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.ncs_opc uncore interconnect Matches on Transmit path of a UPI Port : Non-Coherent Standard, Match Opcode event=0x4,umask=0x10f 01 Matches on Transmit path of a UPI Port : Non-Coherent Standard, Match Opcode : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_bypassed uncore interconnect Tx Flit Buffer Bypassed event=0x41 01 Tx Flit Buffer Bypassed : Counts the number of times that an incoming flit was able to bypass the Tx flit buffer and pass directly out the UPI Link. Generally, when data is transmitted across UPI, it will bypass the TxQ and pass directly to the link. However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link unc_upi_txl_flits.all_data uncore interconnect Valid Flits Sent : All Data event=0x2,umask=0xf 01 Valid Flits Sent : All Data : Counts number of data flits across this UPI link unc_upi_txl_flits.all_llcrd uncore interconnect Valid Flits Sent : All LLCRD Not Empty event=0x2,umask=0x17 01 Valid Flits Sent : All Data : Shows legal flit time (hides impact of L0p and L0c) unc_upi_txl_flits.all_llctrl uncore interconnect Valid Flits Sent : All LLCTRL event=0x2,umask=0x47 01 Valid Flits Sent : All LLCTRL : Shows legal flit time (hides impact of L0p and L0c) unc_upi_txl_flits.all_null uncore interconnect All Null Flits event=0x2,umask=0x27 01 unc_upi_txl_flits.all_prothdr uncore interconnect Valid Flits Sent : All Protocol Header event=0x2,umask=0x87 01 Valid Flits Sent : All ProtDDR : Shows legal flit time (hides impact of L0p and L0c) unc_upi_txl_flits.data uncore interconnect Valid Flits Sent : Data event=0x2,umask=0x8 01 Valid Flits Sent : Data : Shows legal flit time (hides impact of L0p and L0c). : Count Data Flits (which consume all slots), but how much to count is based on Slot0-2 mask, so count can be 0-3 depending on which slots are enabled for counting. unc_upi_txl_flits.idle uncore interconnect Valid Flits Sent : Idle event=0x2,umask=0x47 01 Valid Flits Sent : Idle : Shows legal flit time (hides impact of L0p and L0c) unc_upi_txl_flits.llcrd uncore interconnect Valid Flits Sent : LLCRD Not Empty event=0x2,umask=0x10 01 Valid Flits Sent : LLCRD Not Empty : Shows legal flit time (hides impact of L0p and L0c). : Enables counting of LLCRD (with non-zero payload). This only applies to slot 2 since LLCRD is only allowed in slot 2 unc_upi_txl_flits.llctrl uncore interconnect Valid Flits Sent : LLCTRL event=0x2,umask=0x40 01 Valid Flits Sent : LLCTRL : Shows legal flit time (hides impact of L0p and L0c). : Equivalent to an idle packet. Enables counting of slot 0 LLCTRL messages unc_upi_txl_flits.non_data uncore interconnect Valid Flits Sent : All Non Data event=0x2,umask=0x97 01 Valid Flits Sent : All Non Data : Shows legal flit time (hides impact of L0p and L0c) unc_upi_txl_flits.null uncore interconnect Valid Flits Sent : Slot NULL or LLCRD Empty event=0x2,umask=0x20 01 Valid Flits Sent : Slot NULL or LLCRD Empty : Shows legal flit time (hides impact of L0p and L0c). : LLCRD with all zeros is treated as NULL. Slot 1 is not treated as NULL if slot 0 is a dual slot. This can apply to slot 0,1, or 2 unc_upi_txl_flits.prothdr uncore interconnect Valid Flits Sent : Protocol Header event=0x2,umask=0x80 01 Valid Flits Sent : Protocol Header : Shows legal flit time (hides impact of L0p and L0c). : Enables count of protocol headers in slot 0,1,2 (depending on slot uMask bits) unc_upi_txl_flits.slot0 uncore interconnect Valid Flits Sent : Slot 0 event=0x2,umask=0x1 01 Valid Flits Sent : Slot 0 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 0 - Other mask bits determine types of headers to count unc_upi_txl_flits.slot1 uncore interconnect Valid Flits Sent : Slot 1 event=0x2,umask=0x2 01 Valid Flits Sent : Slot 1 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 1 - Other mask bits determine types of headers to count unc_upi_txl_flits.slot2 uncore interconnect Valid Flits Sent : Slot 2 event=0x2,umask=0x4 01 Valid Flits Sent : Slot 2 : Shows legal flit time (hides impact of L0p and L0c). : Count Slot 2 - Other mask bits determine types of headers to count unc_upi_txl_inserts uncore interconnect Tx Flit Buffer Allocations event=0x40 01 Tx Flit Buffer Allocations : Number of allocations into the UPI Tx Flit Buffer. Generally, when data is transmitted across UPI, it will bypass the TxQ and pass directly to the link. However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime unc_upi_txl_occupancy uncore interconnect Tx Flit Buffer Occupancy event=0x42 01 Tx Flit Buffer Occupancy : Accumulates the number of flits in the TxQ. Generally, when data is transmitted across UPI, it will bypass the TxQ and pass directly to the link. However, the TxQ will be used with L0p and when LLR occurs, increasing latency to transfer out to the link. This can be used with the cycles not empty event to track average occupancy, or the allocations event to track average lifetime in the TxQ unc_upi_vna_credit_return_occupancy uncore interconnect VNA Credits Pending Return - Occupancy event=0x44 01 VNA Credits Pending Return - Occupancy : Number of VNA credits in the Rx side that are waitng to be returned back across the link unc_u_event_msg.doorbell_rcvd uncore interconnect Message Received : Doorbell event=0x42,umask=0x8 01 unc_u_event_msg.int_prio uncore interconnect Message Received : Interrupt event=0x42,umask=0x10 01 Message Received : Interrupt : Interrupts unc_u_event_msg.ipi_rcvd uncore interconnect Message Received : IPI event=0x42,umask=0x4 01 Message Received : IPI : Inter Processor Interrupts unc_u_event_msg.msi_rcvd uncore interconnect Message Received : MSI event=0x42,umask=0x2 01 Message Received : MSI : Message Signaled Interrupts - interrupts sent by devices (including PCIe via IOxAPIC) (Socket Mode only) unc_u_event_msg.vlw_rcvd uncore interconnect Message Received : VLW event=0x42,umask=0x1 01 Message Received : VLW : Virtual Logical Wire (legacy) message were received from Uncore unc_u_m2u_misc1.rxc_cycles_ne_cbo_ncb uncore interconnect UNC_U_M2U_MISC1.RxC_CYCLES_NE_CBO_NCB event=0x4d,umask=0x1 01 unc_u_m2u_misc1.rxc_cycles_ne_cbo_ncs uncore interconnect UNC_U_M2U_MISC1.RxC_CYCLES_NE_CBO_NCS event=0x4d,umask=0x2 01 unc_u_m2u_misc1.rxc_cycles_ne_upi_ncb uncore interconnect UNC_U_M2U_MISC1.RxC_CYCLES_NE_UPI_NCB event=0x4d,umask=0x4 01 unc_u_m2u_misc1.rxc_cycles_ne_upi_ncs uncore interconnect UNC_U_M2U_MISC1.RxC_CYCLES_NE_UPI_NCS event=0x4d,umask=0x8 01 unc_u_m2u_misc1.txc_cycles_crd_ovf_cbo_ncb uncore interconnect UNC_U_M2U_MISC1.TxC_CYCLES_CRD_OVF_CBO_NCB event=0x4d,umask=0x10 01 unc_u_m2u_misc1.txc_cycles_crd_ovf_cbo_ncs uncore interconnect UNC_U_M2U_MISC1.TxC_CYCLES_CRD_OVF_CBO_NCS event=0x4d,umask=0x20 01 unc_u_m2u_misc1.txc_cycles_crd_ovf_upi_ncb uncore interconnect UNC_U_M2U_MISC1.TxC_CYCLES_CRD_OVF_UPI_NCB event=0x4d,umask=0x40 01 unc_u_m2u_misc1.txc_cycles_crd_ovf_upi_ncs uncore interconnect UNC_U_M2U_MISC1.TxC_CYCLES_CRD_OVF_UPI_NCS event=0x4d,umask=0x80 01 unc_u_m2u_misc2.rxc_cycles_empty_bl uncore interconnect UNC_U_M2U_MISC2.RxC_CYCLES_EMPTY_BL event=0x4e,umask=0x2 01 unc_u_m2u_misc2.rxc_cycles_full_bl uncore interconnect UNC_U_M2U_MISC2.RxC_CYCLES_FULL_BL event=0x4e,umask=0x1 01 unc_u_m2u_misc2.txc_cycles_crd_ovf_vn0_ncb uncore interconnect UNC_U_M2U_MISC2.TxC_CYCLES_CRD_OVF_VN0_NCB event=0x4e,umask=0x4 01 unc_u_m2u_misc2.txc_cycles_crd_ovf_vn0_ncs uncore interconnect UNC_U_M2U_MISC2.TxC_CYCLES_CRD_OVF_VN0_NCS event=0x4e,umask=0x8 01 unc_u_m2u_misc2.txc_cycles_empty_ak uncore interconnect UNC_U_M2U_MISC2.TxC_CYCLES_EMPTY_AK event=0x4e,umask=0x20 01 unc_u_m2u_misc2.txc_cycles_empty_akc uncore interconnect UNC_U_M2U_MISC2.TxC_CYCLES_EMPTY_AKC event=0x4e,umask=0x40 01 unc_u_m2u_misc2.txc_cycles_empty_bl uncore interconnect UNC_U_M2U_MISC2.TxC_CYCLES_EMPTY_BL event=0x4e,umask=0x10 01 unc_u_m2u_misc2.txc_cycles_full_bl uncore interconnect UNC_U_M2U_MISC2.TxC_CYCLES_FULL_BL event=0x4e,umask=0x80 01 unc_u_m2u_misc3.txc_cycles_full_ak uncore interconnect UNC_U_M2U_MISC3.TxC_CYCLES_FULL_AK event=0x4f,umask=0x1 01 unc_u_m2u_misc3.txc_cycles_full_akc uncore interconnect UNC_U_M2U_MISC3.TxC_CYCLES_FULL_AKC event=0x4f,umask=0x2 01 unc_u_phold_cycles.assert_to_ack uncore interconnect Cycles PHOLD Assert to Ack : Assert to ACK event=0x45,umask=0x1 01 Cycles PHOLD Assert to Ack : Assert to ACK : PHOLD cycles unc_u_racu_requests uncore interconnect RACU Request event=0x46 01 RACU Request : Number outstanding register requests within message channel tracker uncore_iio_free_running unc_iio_bandwidth_in.part0_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x20 01 unc_iio_bandwidth_in.part1_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x21 01 unc_iio_bandwidth_in.part2_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x22 01 unc_iio_bandwidth_in.part3_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x23 01 unc_iio_bandwidth_in.part4_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x24 01 unc_iio_bandwidth_in.part5_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x25 01 unc_iio_bandwidth_in.part6_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x26 01 unc_iio_bandwidth_in.part7_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x27 01 unc_iio_clockticks uncore io IIO Clockticks event=0x1,ch_mask=0x0000 01 Number of IIO clock cycles while the event is enabled unc_iio_clockticks_freerun uncore io Free running counter that increments for IIO clocktick event=0xff,umask=0x10 01 unc_iio_comp_buf_inserts.cmpd.all_parts uncore io PCIe Completion Buffer Inserts of completions with data: Part 0-7 event=0xc2,ch_mask=0xff,fc_mask=0x07,umask=0x4 01 PCIe Completion Buffer Inserts of completions with data : Part 0-7 unc_iio_comp_buf_inserts.cmpd.part0 uncore io PCIe Completion Buffer Inserts of completions with data: Part 0 event=0xc2,ch_mask=0x0001,fc_mask=0x07,umask=0x7001004 01 PCIe Completion Buffer Inserts of completions with data : Part 0 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_comp_buf_inserts.cmpd.part1 uncore io PCIe Completion Buffer Inserts of completions with data: Part 1 event=0xc2,ch_mask=0x0002,fc_mask=0x07,umask=0x7002004 01 PCIe Completion Buffer Inserts of completions with data : Part 1 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 1 unc_iio_comp_buf_inserts.cmpd.part2 uncore io PCIe Completion Buffer Inserts of completions with data: Part 2 event=0xc2,ch_mask=0x0004,fc_mask=0x07,umask=0x7004004 01 PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 2 unc_iio_comp_buf_inserts.cmpd.part3 uncore io PCIe Completion Buffer Inserts of completions with data: Part 3 event=0xc2,ch_mask=0x0008,fc_mask=0x07,umask=0x7008004 01 PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 3 unc_iio_comp_buf_inserts.cmpd.part4 uncore io PCIe Completion Buffer Inserts of completions with data: Part 4 event=0xc2,ch_mask=0x0010,fc_mask=0x07,umask=0x7010004 01 PCIe Completion Buffer Inserts of completions with data : Part 0 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 4 unc_iio_comp_buf_inserts.cmpd.part5 uncore io PCIe Completion Buffer Inserts of completions with data: Part 5 event=0xc2,ch_mask=0x0020,fc_mask=0x07,umask=0x7020004 01 PCIe Completion Buffer Inserts of completions with data : Part 1 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 5 unc_iio_comp_buf_inserts.cmpd.part6 uncore io PCIe Completion Buffer Inserts of completions with data: Part 6 event=0xc2,ch_mask=0x0040,fc_mask=0x07,umask=0x7040004 01 PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 6 unc_iio_comp_buf_inserts.cmpd.part7 uncore io PCIe Completion Buffer Inserts of completions with data: Part 7 event=0xc2,ch_mask=0x0080,fc_mask=0x07,umask=0x7080004 01 PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 7 unc_iio_comp_buf_occupancy.cmpd.all_parts uncore io UNC_IIO_COMP_BUF_OCCUPANCY.CMPD.ALL_PARTS event=0xd5,fc_mask=0x07,umask=0xff 01 unc_iio_comp_buf_occupancy.cmpd.part0 uncore io PCIe Completion Buffer Occupancy : Part 0 event=0xd5,ch_mask=0x0000,fc_mask=0x07,umask=0x7000001 01 x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_comp_buf_occupancy.cmpd.part1 uncore io PCIe Completion Buffer Occupancy : Part 1 event=0xd5,ch_mask=0x0000,fc_mask=0x07,umask=0x7000002 01 x4 card is plugged in to slot 1 unc_iio_comp_buf_occupancy.cmpd.part2 uncore io PCIe Completion Buffer Occupancy : Part 2 event=0xd5,ch_mask=0x0000,fc_mask=0x07,umask=0x7000004 01 x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_comp_buf_occupancy.cmpd.part3 uncore io PCIe Completion Buffer Occupancy : Part 3 event=0xd5,ch_mask=0x0000,fc_mask=0x07,umask=0x7000008 01 x4 card is plugged in to slot 3 unc_iio_comp_buf_occupancy.cmpd.part4 uncore io PCIe Completion Buffer Occupancy : Part 4 event=0xd5,ch_mask=0x0000,fc_mask=0x07,umask=0x7000010 01 x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_comp_buf_occupancy.cmpd.part5 uncore io PCIe Completion Buffer Occupancy : Part 5 event=0xd5,ch_mask=0x0000,fc_mask=0x07,umask=0x7000020 01 x4 card is plugged in to slot 1 unc_iio_comp_buf_occupancy.cmpd.part6 uncore io PCIe Completion Buffer Occupancy : Part 6 event=0xd5,ch_mask=0x0000,fc_mask=0x07,umask=0x7000040 01 x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_comp_buf_occupancy.cmpd.part7 uncore io PCIe Completion Buffer Occupancy : Part 7 event=0xd5,ch_mask=0x0000,fc_mask=0x07,umask=0x7000080 01 x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.mem_read.all_parts uncore io Read request for 4 bytes made by the CPU to IIO Part0-7 event=0xc0,ch_mask=0x00ff,fc_mask=0x07,umask=0x4 01 unc_iio_data_req_by_cpu.mem_read.part0 uncore io Read request for 4 bytes made by the CPU to IIO Part0 event=0xc0,ch_mask=0x0001,fc_mask=0x07,umask=0x7001004 01 Data requested by the CPU : Core reading from Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.mem_read.part1 uncore io Read request for 4 bytes made by the CPU to IIO Part1 event=0xc0,ch_mask=0x0002,fc_mask=0x07,umask=0x7002004 01 Data requested by the CPU : Core reading from Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.mem_read.part2 uncore io Read request for 4 bytes made by the CPU to IIO Part2 event=0xc0,ch_mask=0x0004,fc_mask=0x07,umask=0x7004004 01 Data requested by the CPU : Core reading from Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.mem_read.part3 uncore io Read request for 4 bytes made by the CPU to IIO Part3 event=0xc0,ch_mask=0x0008,fc_mask=0x07,umask=0x7008004 01 Data requested by the CPU : Core reading from Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.mem_read.part4 uncore io Data requested by the CPU : Core reading from Cards MMIO space event=0xc0,ch_mask=0x0010,fc_mask=0x07,umask=0x7010004 01 Data requested by the CPU : Core reading from Cards MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.mem_read.part5 uncore io Data requested by the CPU : Core reading from Cards MMIO space event=0xc0,ch_mask=0x0020,fc_mask=0x07,umask=0x7020004 01 Data requested by the CPU : Core reading from Cards MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.mem_read.part6 uncore io Data requested by the CPU : Core reading from Cards MMIO space event=0xc0,ch_mask=0x0040,fc_mask=0x07,umask=0x7040004 01 Data requested by the CPU : Core reading from Cards MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.mem_read.part7 uncore io Data requested by the CPU : Core reading from Cards MMIO space event=0xc0,ch_mask=0x0080,fc_mask=0x07,umask=0x7080004 01 Data requested by the CPU : Core reading from Cards MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.mem_write.all_parts uncore io Write request of 4 bytes made to IIO Part0-7 by the CPU event=0xc0,ch_mask=0x00ff,fc_mask=0x07,umask=0x1 01 unc_iio_data_req_by_cpu.mem_write.iommu0 uncore io Data requested by the CPU : Core writing to Cards MMIO space event=0xc0,ch_mask=0x0100,fc_mask=0x07,umask=0x1 01 Data requested by the CPU : Core writing to Cards MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_by_cpu.mem_write.iommu1 uncore io Data requested by the CPU : Core writing to Cards MMIO space event=0xc0,ch_mask=0x0200,fc_mask=0x07,umask=0x1 01 Data requested by the CPU : Core writing to Cards MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_by_cpu.mem_write.part0 uncore io Write request of 4 bytes made to IIO Part0 by the CPU event=0xc0,ch_mask=0x0001,fc_mask=0x07,umask=0x1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.mem_write.part1 uncore io Write request of 4 bytes made to IIO Part1 by the CPU event=0xc0,ch_mask=0x0002,fc_mask=0x07,umask=0x1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.mem_write.part2 uncore io Write request of 4 bytes made to IIO Part2 by the CPU event=0xc0,ch_mask=0x0004,fc_mask=0x07,umask=0x1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.mem_write.part3 uncore io Write request of 4 bytes made to IIO Part3 by the CPU event=0xc0,ch_mask=0x0008,fc_mask=0x07,umask=0x1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.mem_write.part4 uncore io Data requested by the CPU : Core writing to Cards MMIO space event=0xc0,ch_mask=0x0010,fc_mask=0x07,umask=0x1 01 Data requested by the CPU : Core writing to Cards MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.mem_write.part5 uncore io Data requested by the CPU : Core writing to Cards MMIO space event=0xc0,ch_mask=0x0020,fc_mask=0x07,umask=0x1 01 Data requested by the CPU : Core writing to Cards MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.mem_write.part6 uncore io Data requested by the CPU : Core writing to Cards MMIO space event=0xc0,ch_mask=0x0040,fc_mask=0x07,umask=0x1 01 Data requested by the CPU : Core writing to Cards MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.mem_write.part7 uncore io Data requested by the CPU : Core writing to Cards MMIO space event=0xc0,ch_mask=0x0080,fc_mask=0x07,umask=0x1 01 Data requested by the CPU : Core writing to Cards MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.peer_read.part0 uncore io Peer to peer read request for 4 bytes made by a different IIO unit to IIO Part0 event=0xc0,ch_mask=0x0001,fc_mask=0x07,umask=0x7001008 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.peer_read.part1 uncore io Peer to peer read request for 4 bytes made by a different IIO unit to IIO Part0 event=0xc0,ch_mask=0x0002,fc_mask=0x07,umask=0x7002008 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.peer_read.part2 uncore io Peer to peer read request for 4 bytes made by a different IIO unit to IIO Part0 event=0xc0,ch_mask=0x0004,fc_mask=0x07,umask=0x7004008 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.peer_read.part3 uncore io Peer to peer read request for 4 bytes made by a different IIO unit to IIO Part0 event=0xc0,ch_mask=0x0008,fc_mask=0x07,umask=0x7008008 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.peer_read.part4 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x0010,fc_mask=0x07,umask=0x7010008 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.peer_read.part5 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x0020,fc_mask=0x07,umask=0x7020008 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.peer_read.part6 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x0040,fc_mask=0x07,umask=0x7040008 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.peer_read.part7 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x0080,fc_mask=0x07,umask=0x7080008 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.peer_write.part0 uncore io Peer to peer write request of 4 bytes made to IIO Part0 by a different IIO unit event=0xc0,ch_mask=0x0001,fc_mask=0x07,umask=0x7001002 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.peer_write.part1 uncore io Peer to peer write request of 4 bytes made to IIO Part0 by a different IIO unit event=0xc0,ch_mask=0x0002,fc_mask=0x07,umask=0x7002002 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.peer_write.part2 uncore io Peer to peer write request of 4 bytes made to IIO Part0 by a different IIO unit event=0xc0,ch_mask=0x0004,fc_mask=0x07,umask=0x7004002 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.peer_write.part3 uncore io Peer to peer write request of 4 bytes made to IIO Part0 by a different IIO unit event=0xc0,ch_mask=0x0008,fc_mask=0x07,umask=0x7008002 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.peer_write.part4 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x0010,fc_mask=0x07,umask=0x7010002 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.peer_write.part5 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x0020,fc_mask=0x07,umask=0x7020002 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.peer_write.part6 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x0040,fc_mask=0x07,umask=0x7040002 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.peer_write.part7 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x0080,fc_mask=0x07,umask=0x7080002 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.cmpd.all_parts uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0xff,fc_mask=0x07,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.cmpd.part0 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x0001,fc_mask=0x07,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.cmpd.part1 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x0002,fc_mask=0x07,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.cmpd.part2 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x0004,fc_mask=0x07,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.cmpd.part3 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x0008,fc_mask=0x07,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.cmpd.part4 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x0010,fc_mask=0x07,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_of_cpu.cmpd.part5 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x0020,fc_mask=0x07,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_of_cpu.cmpd.part6 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x0040,fc_mask=0x07,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_of_cpu.cmpd.part7 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x0080,fc_mask=0x07,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_of_cpu.mem_read.all_parts uncore io Read request for 4 bytes made by IIO Part0-7 to Memory event=0x83,ch_mask=0x00ff,fc_mask=0x07,umask=0x4 01 unc_iio_data_req_of_cpu.mem_read.part0 uncore io Read request for 4 bytes made by IIO Part0 to Memory event=0x83,ch_mask=0x0001,fc_mask=0x07,umask=0x4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.mem_read.part1 uncore io Read request for 4 bytes made by IIO Part1 to Memory event=0x83,ch_mask=0x0002,fc_mask=0x07,umask=0x4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_read.part2 uncore io Read request for 4 bytes made by IIO Part2 to Memory event=0x83,ch_mask=0x0004,fc_mask=0x07,umask=0x4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_read.part3 uncore io Read request for 4 bytes made by IIO Part3 to Memory event=0x83,ch_mask=0x0008,fc_mask=0x07,umask=0x4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.mem_read.part4 uncore io Data requested of the CPU : Card reading from DRAM event=0x83,ch_mask=0x0010,fc_mask=0x07,umask=0x4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.mem_read.part5 uncore io Data requested of the CPU : Card reading from DRAM event=0x83,ch_mask=0x0020,fc_mask=0x07,umask=0x4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_read.part6 uncore io Data requested of the CPU : Card reading from DRAM event=0x83,ch_mask=0x0040,fc_mask=0x07,umask=0x4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_read.part7 uncore io Data requested of the CPU : Card reading from DRAM event=0x83,ch_mask=0x0080,fc_mask=0x07,umask=0x4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.mem_write.all_parts uncore io Write request of 4 bytes made by IIO Part0-7 to Memory event=0x83,ch_mask=0x00ff,fc_mask=0x07,umask=0x1 01 unc_iio_data_req_of_cpu.mem_write.part0 uncore io Write request of 4 bytes made by IIO Part0 to Memory event=0x83,ch_mask=0x0001,fc_mask=0x07,umask=0x1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.mem_write.part1 uncore io Write request of 4 bytes made by IIO Part1 to Memory event=0x83,ch_mask=0x0002,fc_mask=0x07,umask=0x1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_write.part2 uncore io Write request of 4 bytes made by IIO Part2 to Memory event=0x83,ch_mask=0x0004,fc_mask=0x07,umask=0x1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_write.part3 uncore io Write request of 4 bytes made by IIO Part3 to Memory event=0x83,ch_mask=0x0008,fc_mask=0x07,umask=0x1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.mem_write.part4 uncore io Data requested of the CPU : Card writing to DRAM event=0x83,ch_mask=0x0010,fc_mask=0x07,umask=0x1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.mem_write.part5 uncore io Data requested of the CPU : Card writing to DRAM event=0x83,ch_mask=0x0020,fc_mask=0x07,umask=0x1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_write.part6 uncore io Data requested of the CPU : Card writing to DRAM event=0x83,ch_mask=0x0040,fc_mask=0x07,umask=0x1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_write.part7 uncore io Data requested of the CPU : Card writing to DRAM event=0x83,ch_mask=0x0080,fc_mask=0x07,umask=0x1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.peer_write.part0 uncore io Peer to peer write request of 4 bytes made by IIO Part0 to an IIO target event=0x83,ch_mask=0x0001,fc_mask=0x07,umask=0x2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.peer_write.part1 uncore io Peer to peer write request of 4 bytes made by IIO Part0 to an IIO target event=0x83,ch_mask=0x0002,fc_mask=0x07,umask=0x2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.peer_write.part2 uncore io Peer to peer write request of 4 bytes made by IIO Part0 to an IIO target event=0x83,ch_mask=0x0004,fc_mask=0x07,umask=0x2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.peer_write.part3 uncore io Peer to peer write request of 4 bytes made by IIO Part0 to an IIO target event=0x83,ch_mask=0x0008,fc_mask=0x07,umask=0x2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.peer_write.part4 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x0010,fc_mask=0x07,umask=0x2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.peer_write.part5 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x0020,fc_mask=0x07,umask=0x2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.peer_write.part6 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x0040,fc_mask=0x07,umask=0x2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.peer_write.part7 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x0080,fc_mask=0x07,umask=0x2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_inbound_arb_req.data uncore io Incoming arbitration requests : Passing data to be written event=0x86,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff020 01 Incoming arbitration requests : Passing data to be written : How often different queues (e.g. channel / fc) ask to send request into pipeline : Only for posted requests unc_iio_inbound_arb_req.final_rd_wr uncore io Incoming arbitration requests : Issuing final read or write of line event=0x86,ch_mask=0x00FF,fc_mask=0x07,umask=0x8 01 Incoming arbitration requests : Issuing final read or write of line : How often different queues (e.g. channel / fc) ask to send request into pipeline unc_iio_inbound_arb_req.iommu_hit uncore io Incoming arbitration requests : Processing response from IOMMU event=0x86,ch_mask=0x00FF,fc_mask=0x07,umask=0x2 01 Incoming arbitration requests : Processing response from IOMMU : How often different queues (e.g. channel / fc) ask to send request into pipeline unc_iio_inbound_arb_req.iommu_req uncore io Incoming arbitration requests : Issuing to IOMMU event=0x86,ch_mask=0x00FF,fc_mask=0x07,umask=0x1 01 Incoming arbitration requests : Issuing to IOMMU : How often different queues (e.g. channel / fc) ask to send request into pipeline unc_iio_inbound_arb_req.req_own uncore io Incoming arbitration requests : Request Ownership event=0x86,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff004 01 Incoming arbitration requests : Request Ownership : How often different queues (e.g. channel / fc) ask to send request into pipeline : Only for posted requests unc_iio_inbound_arb_req.wr uncore io Incoming arbitration requests : Writing line event=0x86,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff010 01 Incoming arbitration requests : Writing line : How often different queues (e.g. channel / fc) ask to send request into pipeline : Only for posted requests unc_iio_inbound_arb_won.data uncore io Incoming arbitration requests granted : Passing data to be written event=0x87,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff020 01 Incoming arbitration requests granted : Passing data to be written : How often different queues (e.g. channel / fc) are allowed to send request into pipeline : Only for posted requests unc_iio_inbound_arb_won.final_rd_wr uncore io Incoming arbitration requests granted : Issuing final read or write of line event=0x87,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff008 01 Incoming arbitration requests granted : Issuing final read or write of line : How often different queues (e.g. channel / fc) are allowed to send request into pipeline unc_iio_inbound_arb_won.iommu_hit uncore io Incoming arbitration requests granted : Processing response from IOMMU event=0x87,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff002 01 Incoming arbitration requests granted : Processing response from IOMMU : How often different queues (e.g. channel / fc) are allowed to send request into pipeline unc_iio_inbound_arb_won.iommu_req uncore io Incoming arbitration requests granted : Issuing to IOMMU event=0x87,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff001 01 Incoming arbitration requests granted : Issuing to IOMMU : How often different queues (e.g. channel / fc) are allowed to send request into pipeline unc_iio_inbound_arb_won.req_own uncore io Incoming arbitration requests granted : Request Ownership event=0x87,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff004 01 Incoming arbitration requests granted : Request Ownership : How often different queues (e.g. channel / fc) are allowed to send request into pipeline : Only for posted requests unc_iio_inbound_arb_won.wr uncore io Incoming arbitration requests granted : Writing line event=0x87,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff010 01 Incoming arbitration requests granted : Writing line : How often different queues (e.g. channel / fc) are allowed to send request into pipeline : Only for posted requests unc_iio_iommu0.1g_hits uncore io : IOTLB Hits to a 1G Page event=0x40,ch_mask=0x0000,umask=0x10 01 : IOTLB Hits to a 1G Page : Counts if a transaction to a 1G page, on its first lookup, hits the IOTLB unc_iio_iommu0.2m_hits uncore io : IOTLB Hits to a 2M Page event=0x40,ch_mask=0x0000,umask=0x8 01 : IOTLB Hits to a 2M Page : Counts if a transaction to a 2M page, on its first lookup, hits the IOTLB unc_iio_iommu0.4k_hits uncore io : IOTLB Hits to a 4K Page event=0x40,ch_mask=0x0000,umask=0x4 01 : IOTLB Hits to a 4K Page : Counts if a transaction to a 4K page, on its first lookup, hits the IOTLB unc_iio_iommu0.ctxt_cache_hits uncore io : Context cache hits event=0x40,ch_mask=0x0000,umask=0x80 01 : Context cache hits : Counts each time a first look up of the transaction hits the RCC unc_iio_iommu0.ctxt_cache_lookups uncore io : Context cache lookups event=0x40,ch_mask=0x0000,umask=0x40 01 : Context cache lookups : Counts each time a transaction looks up root context cache unc_iio_iommu0.first_lookups uncore io : IOTLB lookups first event=0x40,ch_mask=0x0000,umask=0x1 01 : IOTLB lookups first : Some transactions have to look up IOTLB multiple times. Counts the first time a request looks up IOTLB unc_iio_iommu0.misses uncore io IOTLB Fills (same as IOTLB miss) event=0x40,ch_mask=0x0000,umask=0x20 01 IOTLB Fills (same as IOTLB miss) : When a transaction misses IOTLB, it does a page walk to look up memory and bring in the relevant page translation. Counts when this page translation is written to IOTLB unc_iio_iommu1.num_mem_accesses uncore io : IOMMU memory access event=0x41,umask=0xc0 01 : IOMMU memory access : IOMMU sends out memory fetches when it misses the cache look up which is indicated by this signal. M2IOSF only uses low priority channel unc_iio_iommu1.pwc_1g_hits uncore io : PWC Hit to a 2M page event=0x41,umask=0x4 01 : PWC Hit to a 2M page : Counts each time a transaction's first look up hits the SLPWC at the 2M level unc_iio_iommu1.pwc_256t_hits uncore io : PWT Hit to a 256T page event=0x41,umask=0x10 01 : PWT Hit to a 256T page : Counts each time a transaction's first look up hits the SLPWC at the 512G level unc_iio_iommu1.pwc_2m_hits uncore io : PWC Hit to a 4K page event=0x41,umask=0x2 01 : PWC Hit to a 4K page : Counts each time a transaction's first look up hits the SLPWC at the 4K level unc_iio_iommu1.pwc_512g_hits uncore io : PWC Hit to a 1G page event=0x41,umask=0x8 01 : PWC Hit to a 1G page : Counts each time a transaction's first look up hits the SLPWC at the 1G level unc_iio_iommu1.pwc_cache_fills uncore io : PageWalk cache fill event=0x41,umask=0x20 01 : PageWalk cache fill : When a transaction misses SLPWC, it does a page walk to look up memory and bring in the relevant page translation. When this page translation is written to SLPWC, ObsPwcFillValid_nnnH is asserted unc_iio_iommu1.pwt_cache_lookups uncore io : PageWalk cache lookup event=0x41,umask=0x1 01 : PageWalk cache lookup : Counts each time a transaction looks up second level page walk cache unc_iio_iommu1.slpwc_1g_hits uncore io : PWC Hit to a 2M page event=0x41,umask=0x4 01 : PWC Hit to a 2M page : Counts each time a transaction's first look up hits the SLPWC at the 2M level unc_iio_iommu1.slpwc_256t_hits uncore io : PWC Hit to a 2M page event=0x41,umask=0x10 01 : PWC Hit to a 2M page : Counts each time a transaction's first look up hits the SLPWC at the 2M level unc_iio_iommu1.slpwc_512g_hits uncore io : PWC Hit to a 1G page event=0x41,umask=0x8 01 : PWC Hit to a 1G page : Counts each time a transaction's first look up hits the SLPWC at the 1G level unc_iio_iommu3.pwt_occupancy_msb uncore io : Global IOTLB invalidation cycles event=0x43,ch_mask=0x0000,umask=0x1 01 : Global IOTLB invalidation cycles : Indicates that IOMMU is doing global invalidation unc_iio_mask_match_and.bus0 uncore io AND Mask/match for debug bus : Non-PCIE bus event=0x2,ch_mask=0x0000,umask=0x1 01 AND Mask/match for debug bus : Non-PCIE bus : Asserted if all bits specified by mask match unc_iio_mask_match_and.bus0_bus1 uncore io AND Mask/match for debug bus : Non-PCIE bus and PCIE bus event=0x2,ch_mask=0x0000,umask=0x8 01 AND Mask/match for debug bus : Non-PCIE bus and PCIE bus : Asserted if all bits specified by mask match unc_iio_mask_match_and.bus0_not_bus1 uncore io AND Mask/match for debug bus : Non-PCIE bus and !(PCIE bus) event=0x2,ch_mask=0x0000,umask=0x4 01 AND Mask/match for debug bus : Non-PCIE bus and !(PCIE bus) : Asserted if all bits specified by mask match unc_iio_mask_match_and.bus1 uncore io AND Mask/match for debug bus : PCIE bus event=0x2,ch_mask=0x0000,umask=0x2 01 AND Mask/match for debug bus : PCIE bus : Asserted if all bits specified by mask match unc_iio_mask_match_and.not_bus0_bus1 uncore io AND Mask/match for debug bus : !(Non-PCIE bus) and PCIE bus event=0x2,ch_mask=0x0000,umask=0x10 01 AND Mask/match for debug bus : !(Non-PCIE bus) and PCIE bus : Asserted if all bits specified by mask match unc_iio_mask_match_and.not_bus0_not_bus1 uncore io AND Mask/match for debug bus : !(Non-PCIE bus) and !(PCIE bus) event=0x2,ch_mask=0x0000,umask=0x20 01 AND Mask/match for debug bus : !(Non-PCIE bus) and !(PCIE bus) : Asserted if all bits specified by mask match unc_iio_mask_match_or.bus0 uncore io OR Mask/match for debug bus : Non-PCIE bus event=0x3,ch_mask=0x0000,umask=0x1 01 OR Mask/match for debug bus : Non-PCIE bus : Asserted if any bits specified by mask match unc_iio_mask_match_or.bus0_bus1 uncore io OR Mask/match for debug bus : Non-PCIE bus and PCIE bus event=0x3,ch_mask=0x0000,umask=0x8 01 OR Mask/match for debug bus : Non-PCIE bus and PCIE bus : Asserted if any bits specified by mask match unc_iio_mask_match_or.bus0_not_bus1 uncore io OR Mask/match for debug bus : Non-PCIE bus and !(PCIE bus) event=0x3,ch_mask=0x0000,umask=0x4 01 OR Mask/match for debug bus : Non-PCIE bus and !(PCIE bus) : Asserted if any bits specified by mask match unc_iio_mask_match_or.bus1 uncore io OR Mask/match for debug bus : PCIE bus event=0x3,ch_mask=0x0000,umask=0x2 01 OR Mask/match for debug bus : PCIE bus : Asserted if any bits specified by mask match unc_iio_mask_match_or.not_bus0_bus1 uncore io OR Mask/match for debug bus : !(Non-PCIE bus) and PCIE bus event=0x3,ch_mask=0x0000,umask=0x10 01 OR Mask/match for debug bus : !(Non-PCIE bus) and PCIE bus : Asserted if any bits specified by mask match unc_iio_mask_match_or.not_bus0_not_bus1 uncore io OR Mask/match for debug bus : !(Non-PCIE bus) and !(PCIE bus) event=0x3,ch_mask=0x0000,umask=0x20 01 OR Mask/match for debug bus : !(Non-PCIE bus) and !(PCIE bus) : Asserted if any bits specified by mask match unc_iio_num_req_of_cpu.commit.all uncore io Number requests PCIe makes of the main die : All event=0x85,ch_mask=0x0FFF,fc_mask=0x07,umask=0x1 01 Number requests PCIe makes of the main die : All : Counts full PCIe requests before they're broken into a series of cache-line size requests as measured by DATA_REQ_OF_CPU and TXN_REQ_OF_CPU unc_iio_num_req_of_cpu_by_tgt.abort uncore io Num requests sent by PCIe - by target : Abort event=0x8e,ch_mask=0x00FF,fc_mask=0x07,umask=0x80 01 unc_iio_num_req_of_cpu_by_tgt.confined_p2p uncore io Num requests sent by PCIe - by target : Confined P2P event=0x8e,ch_mask=0x00FF,fc_mask=0x07,umask=0x40 01 unc_iio_num_req_of_cpu_by_tgt.loc_p2p uncore io Num requests sent by PCIe - by target : Local P2P event=0x8e,ch_mask=0x00FF,fc_mask=0x07,umask=0x20 01 unc_iio_num_req_of_cpu_by_tgt.mcast uncore io Num requests sent by PCIe - by target : Multi-cast event=0x8e,ch_mask=0x00FF,fc_mask=0x07,umask=0x2 01 unc_iio_num_req_of_cpu_by_tgt.mem uncore io Num requests sent by PCIe - by target : Memory event=0x8e,ch_mask=0x00FF,fc_mask=0x07,umask=0x8 01 unc_iio_num_req_of_cpu_by_tgt.msgb uncore io Num requests sent by PCIe - by target : MsgB event=0x8e,ch_mask=0x00FF,fc_mask=0x07,umask=0x1 01 unc_iio_num_req_of_cpu_by_tgt.rem_p2p uncore io Num requests sent by PCIe - by target : Remote P2P event=0x8e,ch_mask=0x00FF,fc_mask=0x07,umask=0x10 01 unc_iio_num_req_of_cpu_by_tgt.ubox uncore io Num requests sent by PCIe - by target : Ubox event=0x8e,ch_mask=0x00FF,fc_mask=0x07,umask=0x4 01 unc_iio_num_tgt_matched_req_of_cpu uncore io ITC address map 1 event=0x8f,ch_mask=0x0000 01 UNC_IIO_NUM_TGT_MATCHED_REQ_OF_CPU unc_iio_outbound_cl_reqs_issued.to_io uncore io Outbound cacheline requests issued : 64B requests issued to device event=0xd0,ch_mask=0x00FF,fc_mask=0x07,umask=0x8 01 Outbound cacheline requests issued : 64B requests issued to device : Each outbound cacheline granular request may need to make multiple passes through the pipeline. Each time a cacheline completes all its passes it advances line unc_iio_outbound_tlp_reqs_issued.to_io uncore io Outbound TLP (transaction layer packet) requests issued : To device event=0xd1,ch_mask=0x00FF,fc_mask=0x07,umask=0x8 01 Outbound TLP (transaction layer packet) requests issued : To device : Each time an outbound completes all its passes it advances the pointer unc_iio_pwt_occupancy uncore io PWT occupancy. Does not include 9th bit of occupancy (will undercount if PWT is greater than 255 per cycle) event=0x42,ch_mask=0x0000,umask=0xff 01 PWT occupancy : Indicates how many page walks are outstanding at any point in time unc_iio_req_from_pcie_cl_cmpl.data uncore io Request Ownership : PCIe Request complete event=0x91,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff020 01 Request Ownership : PCIe Request complete : Only for posted requests : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a single PCIe request completes all its cacheline granular requests, it advances pointer unc_iio_req_from_pcie_cl_cmpl.final_rd_wr uncore io Request Ownership : Writing line event=0x91,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff008 01 Request Ownership : Writing line : Only for posted requests : Only for posted requests unc_iio_req_from_pcie_cl_cmpl.req_own uncore io Request Ownership : Issuing final read or write of line event=0x91,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff004 01 Request Ownership : Issuing final read or write of line : Only for posted requests unc_iio_req_from_pcie_cl_cmpl.wr uncore io Request Ownership : Passing data to be written event=0x91,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff010 01 Request Ownership : Passing data to be written : Only for posted requests : Only for posted requests unc_iio_req_from_pcie_cmpl.final_rd_wr uncore io Processing response from IOMMU : Passing data to be written event=0x92,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff008 01 Processing response from IOMMU : Passing data to be written : Only for posted requests unc_iio_req_from_pcie_cmpl.iommu_hit uncore io Processing response from IOMMU : Issuing final read or write of line event=0x92,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff002 01 unc_iio_req_from_pcie_cmpl.iommu_req uncore io Processing response from IOMMU : Request Ownership event=0x92,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff001 01 Processing response from IOMMU : Request Ownership : Only for posted requests unc_iio_req_from_pcie_cmpl.req_own uncore io Processing response from IOMMU : Writing line event=0x92,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff004 01 Processing response from IOMMU : Writing line : Only for posted requests unc_iio_req_from_pcie_pass_cmpl.data uncore io PCIe Request - pass complete : Passing data to be written event=0x90,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff020 01 PCIe Request - pass complete : Passing data to be written : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a cacheline completes a single pass (e.g. posts a write to single multi-cast target) it advances state : Only for posted requests unc_iio_req_from_pcie_pass_cmpl.final_rd_wr uncore io PCIe Request - pass complete : Issuing final read or write of line event=0x90,ch_mask=0x00FF,fc_mask=0x07,umask=0x8 01 PCIe Request - pass complete : Issuing final read or write of line : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a cacheline completes a single pass (e.g. posts a write to single multi-cast target) it advances state unc_iio_req_from_pcie_pass_cmpl.req_own uncore io PCIe Request - pass complete : Request Ownership event=0x90,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff004 01 PCIe Request - pass complete : Request Ownership : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a cacheline completes a single pass (e.g. posts a write to single multi-cast target) it advances state : Only for posted requests unc_iio_req_from_pcie_pass_cmpl.wr uncore io PCIe Request - pass complete : Writing line event=0x90,ch_mask=0x00FF,fc_mask=0x07,umask=0x70ff010 01 PCIe Request - pass complete : Writing line : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a cacheline completes a single pass (e.g. posts a write to single multi-cast target) it advances state : Only for posted requests unc_iio_txn_req_by_cpu.mem_read.part0 uncore io Read request for up to a 64 byte transaction is made by the CPU to IIO Part0 event=0xc1,ch_mask=0x0001,fc_mask=0x07,umask=0x4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.mem_read.part1 uncore io Read request for up to a 64 byte transaction is made by the CPU to IIO Part1 event=0xc1,ch_mask=0x0002,fc_mask=0x07,umask=0x4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.mem_read.part2 uncore io Read request for up to a 64 byte transaction is made by the CPU to IIO Part2 event=0xc1,ch_mask=0x0004,fc_mask=0x07,umask=0x4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.mem_read.part3 uncore io Read request for up to a 64 byte transaction is made by the CPU to IIO Part3 event=0xc1,ch_mask=0x0008,fc_mask=0x07,umask=0x4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.mem_read.part4 uncore io Number Transactions requested by the CPU : Core reading from Cards MMIO space event=0xc1,ch_mask=0x0010,fc_mask=0x07,umask=0x4 01 Number Transactions requested by the CPU : Core reading from Cards MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.mem_read.part5 uncore io Number Transactions requested by the CPU : Core reading from Cards MMIO space event=0xc1,ch_mask=0x0020,fc_mask=0x07,umask=0x4 01 Number Transactions requested by the CPU : Core reading from Cards MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.mem_read.part6 uncore io Number Transactions requested by the CPU : Core reading from Cards MMIO space event=0xc1,ch_mask=0x0040,fc_mask=0x07,umask=0x4 01 Number Transactions requested by the CPU : Core reading from Cards MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.mem_read.part7 uncore io Number Transactions requested by the CPU : Core reading from Cards MMIO space event=0xc1,ch_mask=0x0080,fc_mask=0x07,umask=0x4 01 Number Transactions requested by the CPU : Core reading from Cards MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.mem_write.part0 uncore io Write request of up to a 64 byte transaction is made to IIO Part0 by the CPU event=0xc1,ch_mask=0x0001,fc_mask=0x07,umask=0x1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.mem_write.part1 uncore io Write request of up to a 64 byte transaction is made to IIO Part1 by the CPU event=0xc1,ch_mask=0x0002,fc_mask=0x07,umask=0x1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.mem_write.part2 uncore io Write request of up to a 64 byte transaction is made to IIO Part2 by the CPU event=0xc1,ch_mask=0x0004,fc_mask=0x07,umask=0x1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.mem_write.part3 uncore io Write request of up to a 64 byte transaction is made to IIO Part3 by the CPU event=0xc1,ch_mask=0x0008,fc_mask=0x07,umask=0x1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.mem_write.part4 uncore io Number Transactions requested by the CPU : Core writing to Cards MMIO space event=0xc1,ch_mask=0x0010,fc_mask=0x07,umask=0x1 01 Number Transactions requested by the CPU : Core writing to Cards MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.mem_write.part5 uncore io Number Transactions requested by the CPU : Core writing to Cards MMIO space event=0xc1,ch_mask=0x0020,fc_mask=0x07,umask=0x1 01 Number Transactions requested by the CPU : Core writing to Cards MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.mem_write.part6 uncore io Number Transactions requested by the CPU : Core writing to Cards MMIO space event=0xc1,ch_mask=0x0040,fc_mask=0x07,umask=0x1 01 Number Transactions requested by the CPU : Core writing to Cards MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.mem_write.part7 uncore io Number Transactions requested by the CPU : Core writing to Cards MMIO space event=0xc1,ch_mask=0x0080,fc_mask=0x07,umask=0x1 01 Number Transactions requested by the CPU : Core writing to Cards MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.peer_write.part0 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x0001,fc_mask=0x07,umask=0x7001002 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.peer_write.part1 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x0002,fc_mask=0x07,umask=0x7002002 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.peer_write.part2 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x0004,fc_mask=0x07,umask=0x7004002 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.peer_write.part3 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x0008,fc_mask=0x07,umask=0x7008002 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.peer_write.part4 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x0010,fc_mask=0x07,umask=0x7010002 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_by_cpu.peer_write.part5 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x0020,fc_mask=0x07,umask=0x7020002 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_by_cpu.peer_write.part6 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x0040,fc_mask=0x07,umask=0x7040002 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_by_cpu.peer_write.part7 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x0080,fc_mask=0x07,umask=0x7080002 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_of_cpu.cmpd.part0 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x0001,fc_mask=0x07,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.cmpd.part1 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x0002,fc_mask=0x07,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.cmpd.part2 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x0004,fc_mask=0x07,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_of_cpu.cmpd.part3 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x0008,fc_mask=0x07,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.cmpd.part4 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x0010,fc_mask=0x07,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_of_cpu.cmpd.part5 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x0020,fc_mask=0x07,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_of_cpu.cmpd.part6 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x0040,fc_mask=0x07,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_of_cpu.cmpd.part7 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x0080,fc_mask=0x07,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_of_cpu.mem_read.part0 uncore io Read request for up to a 64 byte transaction is made by IIO Part0 to Memory event=0x84,ch_mask=0x0001,fc_mask=0x07,umask=0x4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.mem_read.part1 uncore io Read request for up to a 64 byte transaction is made by IIO Part1 to Memory event=0x84,ch_mask=0x0002,fc_mask=0x07,umask=0x4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.mem_read.part2 uncore io Read request for up to a 64 byte transaction is made by IIO Part2 to Memory event=0x84,ch_mask=0x0004,fc_mask=0x07,umask=0x4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.mem_read.part3 uncore io Read request for up to a 64 byte transaction is made by IIO Part3 to Memory event=0x84,ch_mask=0x0008,fc_mask=0x07,umask=0x4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.mem_read.part4 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x0010,fc_mask=0x07,umask=0x4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.mem_read.part5 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x0020,fc_mask=0x07,umask=0x4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.mem_read.part6 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x0040,fc_mask=0x07,umask=0x4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.mem_read.part7 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x0080,fc_mask=0x07,umask=0x4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.mem_write.part0 uncore io Write request of up to a 64 byte transaction is made by IIO Part0 to Memory event=0x84,ch_mask=0x0001,fc_mask=0x07,umask=0x1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.mem_write.part1 uncore io Write request of up to a 64 byte transaction is made by IIO Part1 to Memory event=0x84,ch_mask=0x0002,fc_mask=0x07,umask=0x1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.mem_write.part2 uncore io Write request of up to a 64 byte transaction is made by IIO Part2 to Memory event=0x84,ch_mask=0x0004,fc_mask=0x07,umask=0x1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.mem_write.part3 uncore io Write request of up to a 64 byte transaction is made by IIO Part3 to Memory event=0x84,ch_mask=0x0008,fc_mask=0x07,umask=0x1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.mem_write.part4 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x0010,fc_mask=0x07,umask=0x1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to stack, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.mem_write.part5 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x0020,fc_mask=0x07,umask=0x1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.mem_write.part6 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x0040,fc_mask=0x07,umask=0x1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.mem_write.part7 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x0080,fc_mask=0x07,umask=0x1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.peer_write.part0 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x0001,fc_mask=0x07,umask=0x2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.peer_write.part1 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x0002,fc_mask=0x07,umask=0x2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.peer_write.part2 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x0004,fc_mask=0x07,umask=0x2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_of_cpu.peer_write.part3 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x0008,fc_mask=0x07,umask=0x2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.peer_write.part4 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x0010,fc_mask=0x07,umask=0x2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_of_cpu.peer_write.part5 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x0020,fc_mask=0x07,umask=0x2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_of_cpu.peer_write.part6 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x0040,fc_mask=0x07,umask=0x2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_of_cpu.peer_write.part7 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x0080,fc_mask=0x07,umask=0x2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 uncore_m2pcie unc_m2p_clockticks uncore io M2P Clockticks event=0x1 01 Number of M2P clock cycles while the event is enabled unc_m2p_cms_clockticks uncore io CMS Clockticks event=0xc0 01 unc_m2p_egress_ordering.iv_snoopgo_dn uncore io Egress Blocking due to Ordering requirements : Down event=0xba,umask=0x4 01 Egress Blocking due to Ordering requirements : Down : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m2p_egress_ordering.iv_snoopgo_up uncore io Egress Blocking due to Ordering requirements : Up event=0xba,umask=0x1 01 Egress Blocking due to Ordering requirements : Up : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m2p_iio_credits_acquired.drs_0 uncore io M2PCIe IIO Credit Acquired : DRS event=0x33,umask=0x1 01 M2PCIe IIO Credit Acquired : DRS : Counts the number of credits that are acquired in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the DRS message class unc_m2p_iio_credits_acquired.drs_1 uncore io M2PCIe IIO Credit Acquired : DRS event=0x33,umask=0x2 01 M2PCIe IIO Credit Acquired : DRS : Counts the number of credits that are acquired in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the DRS message class unc_m2p_iio_credits_acquired.ncb_0 uncore io M2PCIe IIO Credit Acquired : NCB event=0x33,umask=0x4 01 M2PCIe IIO Credit Acquired : NCB : Counts the number of credits that are acquired in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the NCB message class unc_m2p_iio_credits_acquired.ncb_1 uncore io M2PCIe IIO Credit Acquired : NCB event=0x33,umask=0x8 01 M2PCIe IIO Credit Acquired : NCB : Counts the number of credits that are acquired in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the NCB message class unc_m2p_iio_credits_acquired.ncs_0 uncore io M2PCIe IIO Credit Acquired : NCS event=0x33,umask=0x10 01 M2PCIe IIO Credit Acquired : NCS : Counts the number of credits that are acquired in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the NCS message class unc_m2p_iio_credits_acquired.ncs_1 uncore io M2PCIe IIO Credit Acquired : NCS event=0x33,umask=0x20 01 M2PCIe IIO Credit Acquired : NCS : Counts the number of credits that are acquired in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credit for transfer through CMS Port 0s to the IIO for the NCS message class unc_m2p_iio_credits_reject.drs uncore io M2PCIe IIO Failed to Acquire a Credit : DRS event=0x34,umask=0x8 01 M2PCIe IIO Failed to Acquire a Credit : DRS : Counts the number of times that a request pending in the BL Ingress attempted to acquire either a NCB or NCS credit to transmit into the IIO, but was rejected because no credits were available. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits to the IIO for the DRS message class unc_m2p_iio_credits_reject.ncb uncore io M2PCIe IIO Failed to Acquire a Credit : NCB event=0x34,umask=0x10 01 M2PCIe IIO Failed to Acquire a Credit : NCB : Counts the number of times that a request pending in the BL Ingress attempted to acquire either a NCB or NCS credit to transmit into the IIO, but was rejected because no credits were available. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits to the IIO for the NCB message class unc_m2p_iio_credits_reject.ncs uncore io M2PCIe IIO Failed to Acquire a Credit : NCS event=0x34,umask=0x20 01 M2PCIe IIO Failed to Acquire a Credit : NCS : Counts the number of times that a request pending in the BL Ingress attempted to acquire either a NCB or NCS credit to transmit into the IIO, but was rejected because no credits were available. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits to the IIO for the NCS message class unc_m2p_iio_credits_used.drs_0 uncore io M2PCIe IIO Credits in Use : DRS to CMS Port 0 event=0x32,umask=0x1 01 M2PCIe IIO Credits in Use : DRS to CMS Port 0 : Counts the number of cycles when one or more credits in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the DRS message class unc_m2p_iio_credits_used.drs_1 uncore io M2PCIe IIO Credits in Use : DRS to CMS Port 1 event=0x32,umask=0x2 01 M2PCIe IIO Credits in Use : DRS to CMS Port 1 : Counts the number of cycles when one or more credits in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the DRS message class unc_m2p_iio_credits_used.ncb_0 uncore io M2PCIe IIO Credits in Use : NCB to CMS Port 0 event=0x32,umask=0x4 01 M2PCIe IIO Credits in Use : NCB to CMS Port 0 : Counts the number of cycles when one or more credits in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the NCB message class unc_m2p_iio_credits_used.ncb_1 uncore io M2PCIe IIO Credits in Use : NCB to CMS Port 1 event=0x32,umask=0x8 01 M2PCIe IIO Credits in Use : NCB to CMS Port 1 : Counts the number of cycles when one or more credits in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the NCB message class unc_m2p_iio_credits_used.ncs_0 uncore io M2PCIe IIO Credits in Use : NCS to CMS Port 0 event=0x32,umask=0x10 01 M2PCIe IIO Credits in Use : NCS to CMS Port 0 : Counts the number of cycles when one or more credits in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credits for transfer through CMS Port 0 to the IIO for the NCS message class unc_m2p_iio_credits_used.ncs_1 uncore io M2PCIe IIO Credits in Use : NCS to CMS Port 1 event=0x32,umask=0x20 01 M2PCIe IIO Credits in Use : NCS to CMS Port 1 : Counts the number of cycles when one or more credits in the M2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly). : Credit for transfer through CMS Port 0s to the IIO for the NCS message class unc_m2p_local_ded_p2p_crd_taken_0.m2iosf0_ncb uncore io Local Dedicated P2P Credit Taken - 0 : M2IOSF0 - NCB event=0x46,umask=0x1 01 unc_m2p_local_ded_p2p_crd_taken_0.m2iosf0_ncs uncore io Local Dedicated P2P Credit Taken - 0 : M2IOSF0 - NCS event=0x46,umask=0x2 01 unc_m2p_local_ded_p2p_crd_taken_0.m2iosf1_ncb uncore io Local Dedicated P2P Credit Taken - 0 : M2IOSF1 - NCB event=0x46,umask=0x4 01 unc_m2p_local_ded_p2p_crd_taken_0.m2iosf1_ncs uncore io Local Dedicated P2P Credit Taken - 0 : M2IOSF1 - NCS event=0x46,umask=0x8 01 unc_m2p_local_ded_p2p_crd_taken_0.m2iosf2_ncb uncore io Local Dedicated P2P Credit Taken - 0 : M2IOSF2 - NCB event=0x46,umask=0x10 01 unc_m2p_local_ded_p2p_crd_taken_0.m2iosf2_ncs uncore io Local Dedicated P2P Credit Taken - 0 : M2IOSF2 - NCS event=0x46,umask=0x20 01 unc_m2p_local_ded_p2p_crd_taken_0.m2iosf3_ncb uncore io Local Dedicated P2P Credit Taken - 0 : M2IOSF3 - NCB event=0x46,umask=0x40 01 unc_m2p_local_ded_p2p_crd_taken_0.m2iosf3_ncs uncore io Local Dedicated P2P Credit Taken - 0 : M2IOSF3 - NCS event=0x46,umask=0x80 01 unc_m2p_local_ded_p2p_crd_taken_1.m2iosf4_ncb uncore io Local Dedicated P2P Credit Taken - 1 : M2IOSF4 - NCB event=0x47,umask=0x1 01 unc_m2p_local_ded_p2p_crd_taken_1.m2iosf4_ncs uncore io Local Dedicated P2P Credit Taken - 1 : M2IOSF4 - NCS event=0x47,umask=0x2 01 unc_m2p_local_ded_p2p_crd_taken_1.m2iosf5_ncb uncore io Local Dedicated P2P Credit Taken - 1 : M2IOSF5 - NCB event=0x47,umask=0x4 01 unc_m2p_local_ded_p2p_crd_taken_1.m2iosf5_ncs uncore io Local Dedicated P2P Credit Taken - 1 : M2IOSF5 - NCS event=0x47,umask=0x8 01 unc_m2p_local_p2p_ded_returned_0.ms2iosf0_ncb uncore io Local P2P Dedicated Credits Returned - 0 : M2IOSF0 - NCB event=0x19,umask=0x1 01 unc_m2p_local_p2p_ded_returned_0.ms2iosf0_ncs uncore io Local P2P Dedicated Credits Returned - 0 : M2IOSF0 - NCS event=0x19,umask=0x2 01 unc_m2p_local_p2p_ded_returned_0.ms2iosf1_ncb uncore io Local P2P Dedicated Credits Returned - 0 : M2IOSF1 - NCB event=0x19,umask=0x4 01 unc_m2p_local_p2p_ded_returned_0.ms2iosf1_ncs uncore io Local P2P Dedicated Credits Returned - 0 : M2IOSF1 - NCS event=0x19,umask=0x8 01 unc_m2p_local_p2p_ded_returned_0.ms2iosf2_ncb uncore io Local P2P Dedicated Credits Returned - 0 : M2IOSF2 - NCB event=0x19,umask=0x10 01 unc_m2p_local_p2p_ded_returned_0.ms2iosf2_ncs uncore io Local P2P Dedicated Credits Returned - 0 : M2IOSF2 - NCS event=0x19,umask=0x20 01 unc_m2p_local_p2p_ded_returned_0.ms2iosf3_ncb uncore io Local P2P Dedicated Credits Returned - 0 : M2IOSF3 - NCB event=0x19,umask=0x40 01 unc_m2p_local_p2p_ded_returned_0.ms2iosf3_ncs uncore io Local P2P Dedicated Credits Returned - 0 : M2IOSF3 - NCS event=0x19,umask=0x80 01 unc_m2p_local_p2p_ded_returned_1.ms2iosf4_ncb uncore io Local P2P Dedicated Credits Returned - 1 : M2IOSF4 - NCB event=0x1a,umask=0x1 01 unc_m2p_local_p2p_ded_returned_1.ms2iosf4_ncs uncore io Local P2P Dedicated Credits Returned - 1 : M2IOSF4 - NCS event=0x1a,umask=0x2 01 unc_m2p_local_p2p_ded_returned_1.ms2iosf5_ncb uncore io Local P2P Dedicated Credits Returned - 1 : M2IOSF5 - NCB event=0x1a,umask=0x4 01 unc_m2p_local_p2p_ded_returned_1.ms2iosf5_ncs uncore io Local P2P Dedicated Credits Returned - 1 : M2IOSF5 - NCS event=0x1a,umask=0x8 01 unc_m2p_local_p2p_shar_returned.agent_0 uncore io Local P2P Shared Credits Returned : Agent0 event=0x17,umask=0x1 01 unc_m2p_local_p2p_shar_returned.agent_1 uncore io Local P2P Shared Credits Returned : Agent1 event=0x17,umask=0x2 01 unc_m2p_local_p2p_shar_returned.agent_2 uncore io Local P2P Shared Credits Returned : Agent2 event=0x17,umask=0x4 01 unc_m2p_local_shar_p2p_crd_returned.agent_0 uncore io Local Shared P2P Credit Returned to credit ring : Agent0 event=0x44,umask=0x1 01 unc_m2p_local_shar_p2p_crd_returned.agent_1 uncore io Local Shared P2P Credit Returned to credit ring : Agent1 event=0x44,umask=0x2 01 unc_m2p_local_shar_p2p_crd_returned.agent_2 uncore io Local Shared P2P Credit Returned to credit ring : Agent2 event=0x44,umask=0x4 01 unc_m2p_local_shar_p2p_crd_returned.agent_3 uncore io Local Shared P2P Credit Returned to credit ring : Agent3 event=0x44,umask=0x8 01 unc_m2p_local_shar_p2p_crd_returned.agent_4 uncore io Local Shared P2P Credit Returned to credit ring : Agent4 event=0x44,umask=0x10 01 unc_m2p_local_shar_p2p_crd_returned.agent_5 uncore io Local Shared P2P Credit Returned to credit ring : Agent5 event=0x44,umask=0x20 01 unc_m2p_local_shar_p2p_crd_taken_0.m2iosf0_ncb uncore io Local Shared P2P Credit Taken - 0 : M2IOSF0 - NCB event=0x40,umask=0x1 01 unc_m2p_local_shar_p2p_crd_taken_0.m2iosf0_ncs uncore io Local Shared P2P Credit Taken - 0 : M2IOSF0 - NCS event=0x40,umask=0x2 01 unc_m2p_local_shar_p2p_crd_taken_0.m2iosf1_ncb uncore io Local Shared P2P Credit Taken - 0 : M2IOSF1 - NCB event=0x40,umask=0x4 01 unc_m2p_local_shar_p2p_crd_taken_0.m2iosf1_ncs uncore io Local Shared P2P Credit Taken - 0 : M2IOSF1 - NCS event=0x40,umask=0x8 01 unc_m2p_local_shar_p2p_crd_taken_0.m2iosf2_ncb uncore io Local Shared P2P Credit Taken - 0 : M2IOSF2 - NCB event=0x40,umask=0x10 01 unc_m2p_local_shar_p2p_crd_taken_0.m2iosf2_ncs uncore io Local Shared P2P Credit Taken - 0 : M2IOSF2 - NCS event=0x40,umask=0x20 01 unc_m2p_local_shar_p2p_crd_taken_0.m2iosf3_ncb uncore io Local Shared P2P Credit Taken - 0 : M2IOSF3 - NCB event=0x40,umask=0x40 01 unc_m2p_local_shar_p2p_crd_taken_0.m2iosf3_ncs uncore io Local Shared P2P Credit Taken - 0 : M2IOSF3 - NCS event=0x40,umask=0x80 01 unc_m2p_local_shar_p2p_crd_taken_1.m2iosf4_ncb uncore io Local Shared P2P Credit Taken - 1 : M2IOSF4 - NCB event=0x41,umask=0x1 01 unc_m2p_local_shar_p2p_crd_taken_1.m2iosf4_ncs uncore io Local Shared P2P Credit Taken - 1 : M2IOSF4 - NCS event=0x41,umask=0x2 01 unc_m2p_local_shar_p2p_crd_taken_1.m2iosf5_ncb uncore io Local Shared P2P Credit Taken - 1 : M2IOSF5 - NCB event=0x41,umask=0x4 01 unc_m2p_local_shar_p2p_crd_taken_1.m2iosf5_ncs uncore io Local Shared P2P Credit Taken - 1 : M2IOSF5 - NCS event=0x41,umask=0x8 01 unc_m2p_local_shar_p2p_crd_wait_0.m2iosf0_ncb uncore io Waiting on Local Shared P2P Credit - 0 : M2IOSF0 - NCB event=0x4a,umask=0x1 01 unc_m2p_local_shar_p2p_crd_wait_0.m2iosf0_ncs uncore io Waiting on Local Shared P2P Credit - 0 : M2IOSF0 - NCS event=0x4a,umask=0x2 01 unc_m2p_local_shar_p2p_crd_wait_0.m2iosf1_ncb uncore io Waiting on Local Shared P2P Credit - 0 : M2IOSF1 - NCB event=0x4a,umask=0x4 01 unc_m2p_local_shar_p2p_crd_wait_0.m2iosf1_ncs uncore io Waiting on Local Shared P2P Credit - 0 : M2IOSF1 - NCS event=0x4a,umask=0x8 01 unc_m2p_local_shar_p2p_crd_wait_0.m2iosf2_ncb uncore io Waiting on Local Shared P2P Credit - 0 : M2IOSF2 - NCB event=0x4a,umask=0x10 01 unc_m2p_local_shar_p2p_crd_wait_0.m2iosf2_ncs uncore io Waiting on Local Shared P2P Credit - 0 : M2IOSF2 - NCS event=0x4a,umask=0x20 01 unc_m2p_local_shar_p2p_crd_wait_0.m2iosf3_ncb uncore io Waiting on Local Shared P2P Credit - 0 : M2IOSF3 - NCB event=0x4a,umask=0x40 01 unc_m2p_local_shar_p2p_crd_wait_0.m2iosf3_ncs uncore io Waiting on Local Shared P2P Credit - 0 : M2IOSF3 - NCS event=0x4a,umask=0x80 01 unc_m2p_local_shar_p2p_crd_wait_1.m2iosf4_ncb uncore io Waiting on Local Shared P2P Credit - 1 : M2IOSF4 - NCB event=0x4b,umask=0x1 01 unc_m2p_local_shar_p2p_crd_wait_1.m2iosf4_ncs uncore io Waiting on Local Shared P2P Credit - 1 : M2IOSF4 - NCS event=0x4b,umask=0x2 01 unc_m2p_local_shar_p2p_crd_wait_1.m2iosf5_ncb uncore io Waiting on Local Shared P2P Credit - 1 : M2IOSF5 - NCB event=0x4b,umask=0x4 01 unc_m2p_local_shar_p2p_crd_wait_1.m2iosf5_ncs uncore io Waiting on Local Shared P2P Credit - 1 : M2IOSF5 - NCS event=0x4b,umask=0x8 01 unc_m2p_p2p_crd_occupancy.all uncore io P2P Credit Occupancy : All event=0x14,umask=0x10 01 unc_m2p_p2p_crd_occupancy.local_ncb uncore io P2P Credit Occupancy : Local NCB event=0x14,umask=0x1 01 unc_m2p_p2p_crd_occupancy.local_ncs uncore io P2P Credit Occupancy : Local NCS event=0x14,umask=0x2 01 unc_m2p_p2p_crd_occupancy.remote_ncb uncore io P2P Credit Occupancy : Remote NCB event=0x14,umask=0x4 01 unc_m2p_p2p_crd_occupancy.remote_ncs uncore io P2P Credit Occupancy : Remote NCS event=0x14,umask=0x8 01 unc_m2p_p2p_ded_received.all uncore io Dedicated Credits Received : All event=0x16,umask=0x10 01 unc_m2p_p2p_ded_received.local_ncb uncore io Dedicated Credits Received : Local NCB event=0x16,umask=0x1 01 unc_m2p_p2p_ded_received.local_ncs uncore io Dedicated Credits Received : Local NCS event=0x16,umask=0x2 01 unc_m2p_p2p_ded_received.remote_ncb uncore io Dedicated Credits Received : Remote NCB event=0x16,umask=0x4 01 unc_m2p_p2p_ded_received.remote_ncs uncore io Dedicated Credits Received : Remote NCS event=0x16,umask=0x8 01 unc_m2p_p2p_shar_received.all uncore io Shared Credits Received : All event=0x15,umask=0x10 01 unc_m2p_p2p_shar_received.local_ncb uncore io Shared Credits Received : Local NCB event=0x15,umask=0x1 01 unc_m2p_p2p_shar_received.local_ncs uncore io Shared Credits Received : Local NCS event=0x15,umask=0x2 01 unc_m2p_p2p_shar_received.remote_ncb uncore io Shared Credits Received : Remote NCB event=0x15,umask=0x4 01 unc_m2p_p2p_shar_received.remote_ncs uncore io Shared Credits Received : Remote NCS event=0x15,umask=0x8 01 unc_m2p_remote_ded_p2p_crd_taken_0.upi0_drs uncore io Remote Dedicated P2P Credit Taken - 0 : UPI0 - DRS event=0x48,umask=0x1 01 unc_m2p_remote_ded_p2p_crd_taken_0.upi0_ncb uncore io Remote Dedicated P2P Credit Taken - 0 : UPI0 - NCB event=0x48,umask=0x2 01 unc_m2p_remote_ded_p2p_crd_taken_0.upi0_ncs uncore io Remote Dedicated P2P Credit Taken - 0 : UPI0 - NCS event=0x48,umask=0x4 01 unc_m2p_remote_ded_p2p_crd_taken_0.upi1_drs uncore io Remote Dedicated P2P Credit Taken - 0 : UPI1 - DRS event=0x48,umask=0x8 01 unc_m2p_remote_ded_p2p_crd_taken_0.upi1_ncb uncore io Remote Dedicated P2P Credit Taken - 0 : UPI1 - NCB event=0x48,umask=0x10 01 unc_m2p_remote_ded_p2p_crd_taken_0.upi1_ncs uncore io Remote Dedicated P2P Credit Taken - 0 : UPI1 - NCS event=0x48,umask=0x20 01 unc_m2p_remote_ded_p2p_crd_taken_1.upi2_drs uncore io Remote Dedicated P2P Credit Taken - 1 : UPI2 - DRS event=0x49,umask=0x1 01 unc_m2p_remote_ded_p2p_crd_taken_1.upi2_ncb uncore io Remote Dedicated P2P Credit Taken - 1 : UPI2 - NCB event=0x49,umask=0x2 01 unc_m2p_remote_ded_p2p_crd_taken_1.upi2_ncs uncore io Remote Dedicated P2P Credit Taken - 1 : UPI2 - NCS event=0x49,umask=0x4 01 unc_m2p_remote_p2p_ded_returned.upi0_ncb uncore io Remote P2P Dedicated Credits Returned : UPI0 - NCB event=0x1b,umask=0x1 01 unc_m2p_remote_p2p_ded_returned.upi0_ncs uncore io Remote P2P Dedicated Credits Returned : UPI0 - NCS event=0x1b,umask=0x2 01 unc_m2p_remote_p2p_ded_returned.upi1_ncb uncore io Remote P2P Dedicated Credits Returned : UPI1 - NCB event=0x1b,umask=0x4 01 unc_m2p_remote_p2p_ded_returned.upi1_ncs uncore io Remote P2P Dedicated Credits Returned : UPI1 - NCS event=0x1b,umask=0x8 01 unc_m2p_remote_p2p_ded_returned.upi2_ncb uncore io Remote P2P Dedicated Credits Returned : UPI2 - NCB event=0x1b,umask=0x10 01 unc_m2p_remote_p2p_ded_returned.upi2_ncs uncore io Remote P2P Dedicated Credits Returned : UPI2 - NCS event=0x1b,umask=0x20 01 unc_m2p_remote_p2p_shar_returned.agent_0 uncore io Remote P2P Shared Credits Returned : Agent0 event=0x18,umask=0x1 01 unc_m2p_remote_p2p_shar_returned.agent_1 uncore io Remote P2P Shared Credits Returned : Agent1 event=0x18,umask=0x2 01 unc_m2p_remote_p2p_shar_returned.agent_2 uncore io Remote P2P Shared Credits Returned : Agent2 event=0x18,umask=0x4 01 unc_m2p_remote_shar_p2p_crd_returned.agent_0 uncore io Remote Shared P2P Credit Returned to credit ring : Agent0 event=0x45,umask=0x1 01 unc_m2p_remote_shar_p2p_crd_returned.agent_1 uncore io Remote Shared P2P Credit Returned to credit ring : Agent1 event=0x45,umask=0x2 01 unc_m2p_remote_shar_p2p_crd_returned.agent_2 uncore io Remote Shared P2P Credit Returned to credit ring : Agent2 event=0x45,umask=0x4 01 unc_m2p_remote_shar_p2p_crd_taken_0.upi0_drs uncore io Remote Shared P2P Credit Taken - 0 : UPI0 - DRS event=0x42,umask=0x1 01 unc_m2p_remote_shar_p2p_crd_taken_0.upi0_ncb uncore io Remote Shared P2P Credit Taken - 0 : UPI0 - NCB event=0x42,umask=0x2 01 unc_m2p_remote_shar_p2p_crd_taken_0.upi0_ncs uncore io Remote Shared P2P Credit Taken - 0 : UPI0 - NCS event=0x42,umask=0x4 01 unc_m2p_remote_shar_p2p_crd_taken_0.upi1_drs uncore io Remote Shared P2P Credit Taken - 0 : UPI1 - DRS event=0x42,umask=0x8 01 unc_m2p_remote_shar_p2p_crd_taken_0.upi1_ncb uncore io Remote Shared P2P Credit Taken - 0 : UPI1 - NCB event=0x42,umask=0x10 01 unc_m2p_remote_shar_p2p_crd_taken_0.upi1_ncs uncore io Remote Shared P2P Credit Taken - 0 : UPI1 - NCS event=0x42,umask=0x20 01 unc_m2p_remote_shar_p2p_crd_taken_1.upi2_drs uncore io Remote Shared P2P Credit Taken - 1 : UPI2 - DRS event=0x43,umask=0x1 01 unc_m2p_remote_shar_p2p_crd_taken_1.upi2_ncb uncore io Remote Shared P2P Credit Taken - 1 : UPI2 - NCB event=0x43,umask=0x2 01 unc_m2p_remote_shar_p2p_crd_taken_1.upi2_ncs uncore io Remote Shared P2P Credit Taken - 1 : UPI2 - NCS event=0x43,umask=0x4 01 unc_m2p_remote_shar_p2p_crd_wait_0.upi0_drs uncore io Waiting on Remote Shared P2P Credit - 0 : UPI0 - DRS event=0x4c,umask=0x1 01 unc_m2p_remote_shar_p2p_crd_wait_0.upi0_ncb uncore io Waiting on Remote Shared P2P Credit - 0 : UPI0 - NCB event=0x4c,umask=0x2 01 unc_m2p_remote_shar_p2p_crd_wait_0.upi0_ncs uncore io Waiting on Remote Shared P2P Credit - 0 : UPI0 - NCS event=0x4c,umask=0x4 01 unc_m2p_remote_shar_p2p_crd_wait_0.upi1_drs uncore io Waiting on Remote Shared P2P Credit - 0 : UPI1 - DRS event=0x4c,umask=0x8 01 unc_m2p_remote_shar_p2p_crd_wait_0.upi1_ncb uncore io Waiting on Remote Shared P2P Credit - 0 : UPI1 - NCB event=0x4c,umask=0x10 01 unc_m2p_remote_shar_p2p_crd_wait_0.upi1_ncs uncore io Waiting on Remote Shared P2P Credit - 0 : UPI1 - NCS event=0x4c,umask=0x20 01 unc_m2p_remote_shar_p2p_crd_wait_1.upi2_drs uncore io Waiting on Remote Shared P2P Credit - 1 : UPI2 - DRS event=0x4d,umask=0x1 01 unc_m2p_remote_shar_p2p_crd_wait_1.upi2_ncb uncore io Waiting on Remote Shared P2P Credit - 1 : UPI2 - NCB event=0x4d,umask=0x2 01 unc_m2p_remote_shar_p2p_crd_wait_1.upi2_ncs uncore io Waiting on Remote Shared P2P Credit - 1 : UPI2 - NCS event=0x4d,umask=0x4 01 unc_m2p_rxc_cycles_ne.all uncore io Ingress (from CMS) Queue Cycles Not Empty event=0x10,umask=0x80 01 Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not empty unc_m2p_rxc_cycles_ne.cha_idi uncore io Ingress (from CMS) Queue Cycles Not Empty event=0x10,umask=0x1 01 Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not empty unc_m2p_rxc_cycles_ne.cha_ncb uncore io Ingress (from CMS) Queue Cycles Not Empty event=0x10,umask=0x2 01 Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not empty unc_m2p_rxc_cycles_ne.cha_ncs uncore io Ingress (from CMS) Queue Cycles Not Empty event=0x10,umask=0x4 01 Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not empty unc_m2p_rxc_cycles_ne.iio_ncb uncore io Ingress (from CMS) Queue Cycles Not Empty event=0x10,umask=0x20 01 Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not empty unc_m2p_rxc_cycles_ne.iio_ncs uncore io Ingress (from CMS) Queue Cycles Not Empty event=0x10,umask=0x40 01 Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not empty unc_m2p_rxc_cycles_ne.upi_ncb uncore io Ingress (from CMS) Queue Cycles Not Empty event=0x10,umask=0x8 01 Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not empty unc_m2p_rxc_cycles_ne.upi_ncs uncore io Ingress (from CMS) Queue Cycles Not Empty event=0x10,umask=0x10 01 Ingress (from CMS) Queue Cycles Not Empty : Counts the number of cycles when the M2PCIe Ingress is not empty unc_m2p_rxc_inserts.all uncore io Ingress (from CMS) Queue Inserts event=0x11,umask=0x80 01 Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latency unc_m2p_rxc_inserts.cha_idi uncore io Ingress (from CMS) Queue Inserts event=0x11,umask=0x1 01 Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latency unc_m2p_rxc_inserts.cha_ncb uncore io Ingress (from CMS) Queue Inserts event=0x11,umask=0x2 01 Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latency unc_m2p_rxc_inserts.cha_ncs uncore io Ingress (from CMS) Queue Inserts event=0x11,umask=0x4 01 Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latency unc_m2p_rxc_inserts.iio_ncb uncore io Ingress (from CMS) Queue Inserts event=0x11,umask=0x20 01 Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latency unc_m2p_rxc_inserts.iio_ncs uncore io Ingress (from CMS) Queue Inserts event=0x11,umask=0x40 01 Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latency unc_m2p_rxc_inserts.upi_ncb uncore io Ingress (from CMS) Queue Inserts event=0x11,umask=0x8 01 Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latency unc_m2p_rxc_inserts.upi_ncs uncore io Ingress (from CMS) Queue Inserts event=0x11,umask=0x10 01 Ingress (from CMS) Queue Inserts : Counts the number of entries inserted into the M2PCIe Ingress Queue. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue latency unc_m2p_txc_credits.pmm uncore io UNC_M2P_TxC_CREDITS.PMM event=0x2d,umask=0x2 01 unc_m2p_txc_credits.prq uncore io UNC_M2P_TxC_CREDITS.PRQ event=0x2d,umask=0x1 01 unc_m2p_txc_cycles_full.pmm_block_0 uncore io Egress (to CMS) Cycles Full event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x80 01 Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent unc_m2p_txc_cycles_full.pmm_block_1 uncore io Egress (to CMS) Cycles Full event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x8 01 Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent unc_m2p_txc_cycles_ne.pmm_distress_0 uncore io Egress (to CMS) Cycles Not Empty event=0x23,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x80 01 Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple egress buffers can be tracked at a given time using multiple counters unc_m2p_txc_cycles_ne.pmm_distress_1 uncore io Egress (to CMS) Cycles Not Empty event=0x23,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x8 01 Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple egress buffers can be tracked at a given time using multiple counters uncore_m2hbm unc_m2hbm_clockticks uncore memory Cycles - at UCLK event=0x1 01 unc_m2hbm_cms_clockticks uncore memory CMS Clockticks event=0xc0 01 unc_m2hbm_direct2core_not_taken_dirstate uncore memory Cycles when direct to core mode (which bypasses the CHA) was disabled event=0x17,umask=0x7 01 unc_m2hbm_direct2core_not_taken_dirstate.non_cisgress uncore memory Cycles when direct to core mode, which bypasses the CHA, was disabled : Non Cisgress event=0x17,umask=0x2 01 Counts the number of time non cisgress D2C was not honoured by egress due to directory state constraints unc_m2hbm_direct2core_not_taken_notforked uncore memory Counts the time when FM didn't do d2c for fill reads (cross tile case) event=0x4a 01 unc_m2hbm_direct2core_txn_override uncore memory Number of reads in which direct to core transaction were overridden event=0x18,umask=0x3 01 unc_m2hbm_direct2core_txn_override.cisgress uncore memory Number of reads in which direct to core transaction was overridden : Cisgress event=0x18,umask=0x2 01 unc_m2hbm_direct2upi_not_taken_credits uncore memory Number of reads in which direct to Intel UPI transactions were overridden event=0x1b,umask=0x7 01 unc_m2hbm_direct2upi_not_taken_dirstate uncore memory Cycles when direct to Intel UPI was disabled event=0x1a,umask=0x7 01 unc_m2hbm_direct2upi_not_taken_dirstate.cisgress uncore memory Cycles when Direct2UPI was Disabled : Cisgress D2U Ignored event=0x1a,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x4 01 Counts cisgress d2K that was not honored due to directory constraints unc_m2hbm_direct2upi_not_taken_dirstate.egress uncore memory Cycles when Direct2UPI was Disabled : Egress Ignored D2U event=0x1a,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x1 01 Counts the number of time D2K was not honoured by egress due to directory state constraints unc_m2hbm_direct2upi_not_taken_dirstate.non_cisgress uncore memory Cycles when Direct2UPI was Disabled : Non Cisgress D2U Ignored event=0x1a,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x2 01 Counts non cisgress d2K that was not honored due to directory constraints unc_m2hbm_direct2upi_txn_override uncore memory Number of reads that a message sent direct2 Intel UPI was overridden event=0x1c,umask=0x3 01 unc_m2hbm_direct2upi_txn_override.cisgress uncore memory Number of times a direct to UPI transaction was overridden event=0x1c,umask=0x2 01 unc_m2hbm_directory_hit.clean_a uncore memory Directory Hit : On NonDirty Line in A State event=0x1d,umask=0x80 01 unc_m2hbm_directory_hit.clean_i uncore memory Directory Hit : On NonDirty Line in I State event=0x1d,umask=0x10 01 unc_m2hbm_directory_hit.clean_p uncore memory Directory Hit : On NonDirty Line in L State event=0x1d,umask=0x40 01 unc_m2hbm_directory_hit.clean_s uncore memory Directory Hit : On NonDirty Line in S State event=0x1d,umask=0x20 01 unc_m2hbm_directory_hit.dirty_a uncore memory Directory Hit : On Dirty Line in A State event=0x1d,umask=0x8 01 unc_m2hbm_directory_hit.dirty_i uncore memory Directory Hit : On Dirty Line in I State event=0x1d,umask=0x1 01 unc_m2hbm_directory_hit.dirty_p uncore memory Directory Hit : On Dirty Line in L State event=0x1d,umask=0x4 01 unc_m2hbm_directory_hit.dirty_s uncore memory Directory Hit : On Dirty Line in S State event=0x1d,umask=0x2 01 unc_m2hbm_directory_lookup.any uncore memory Multi-socket cacheline Directory lookups (any state found) event=0x20,umask=0x1 01 Counts the number of hit data returns to egress with any directory to non persistent memory unc_m2hbm_directory_lookup.state_a uncore memory Multi-socket cacheline Directory lookups (cacheline found in A state) event=0x20,umask=0x8 01 Counts the number of hit data returns to egress with directory A to non persistent memory unc_m2hbm_directory_lookup.state_i uncore memory Multi-socket cacheline Directory lookup (cacheline found in I state) event=0x20,umask=0x2 01 Counts the number of hit data returns to egress with directory I to non persistent memory unc_m2hbm_directory_lookup.state_s uncore memory Multi-socket cacheline Directory lookup (cacheline found in S state) event=0x20,umask=0x4 01 Counts the number of hit data returns to egress with directory S to non persistent memory unc_m2hbm_directory_miss.clean_a uncore memory Directory Miss : On NonDirty Line in A State event=0x1e,umask=0x80 01 unc_m2hbm_directory_miss.clean_i uncore memory Directory Miss : On NonDirty Line in I State event=0x1e,umask=0x10 01 unc_m2hbm_directory_miss.clean_p uncore memory Directory Miss : On NonDirty Line in L State event=0x1e,umask=0x40 01 unc_m2hbm_directory_miss.clean_s uncore memory Directory Miss : On NonDirty Line in S State event=0x1e,umask=0x20 01 unc_m2hbm_directory_miss.dirty_a uncore memory Directory Miss : On Dirty Line in A State event=0x1e,umask=0x8 01 unc_m2hbm_directory_miss.dirty_i uncore memory Directory Miss : On Dirty Line in I State event=0x1e,umask=0x1 01 unc_m2hbm_directory_miss.dirty_p uncore memory Directory Miss : On Dirty Line in L State event=0x1e,umask=0x4 01 unc_m2hbm_directory_miss.dirty_s uncore memory Directory Miss : On Dirty Line in S State event=0x1e,umask=0x2 01 unc_m2hbm_directory_update.a2i uncore memory Multi-socket cacheline Directory update from A to I event=0x21,umask=0x320 01 unc_m2hbm_directory_update.a2s uncore memory Multi-socket cacheline Directory update from A to S event=0x21,umask=0x340 01 unc_m2hbm_directory_update.any uncore memory Multi-socket cacheline Directory update from/to Any state event=0x21,umask=0x301 01 unc_m2hbm_directory_update.a_to_i_hit_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x120 01 Counts 1lm or 2lm hit data returns that would result in directory update from A to I to non persistent memory unc_m2hbm_directory_update.a_to_i_miss_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x220 01 Counts 2lm miss data returns that would result in directory update from A to I to non persistent memory unc_m2hbm_directory_update.a_to_s_hit_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x140 01 Counts 1lm or 2lm hit data returns that would result in directory update from A to S to non persistent memory unc_m2hbm_directory_update.a_to_s_miss_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x240 01 Counts 2lm miss data returns that would result in directory update from A to S to non persistent memory unc_m2hbm_directory_update.hit_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x101 01 Counts any 1lm or 2lm hit data return that would result in directory update to non persistent memory unc_m2hbm_directory_update.i2a uncore memory Multi-socket cacheline Directory update from I to A event=0x21,umask=0x304 01 unc_m2hbm_directory_update.i2s uncore memory Multi-socket cacheline Directory update from I to S event=0x21,umask=0x302 01 unc_m2hbm_directory_update.i_to_a_hit_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x104 01 Counts 1lm or 2lm hit data returns that would result in directory update from I to A to non persistent memory unc_m2hbm_directory_update.i_to_a_miss_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x204 01 Counts 2lm miss data returns that would result in directory update from I to A to non persistent memory unc_m2hbm_directory_update.i_to_s_hit_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x102 01 Counts 1lm or 2lm hit data returns that would result in directory update from I to S to non persistent memory unc_m2hbm_directory_update.i_to_s_miss_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x202 01 Counts 2lm miss data returns that would result in directory update from I to S to non persistent memory unc_m2hbm_directory_update.miss_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x201 01 Counts any 2lm miss data return that would result in directory update to non persistent memory unc_m2hbm_directory_update.s2a uncore memory Multi-socket cacheline Directory update from S to A event=0x21,umask=0x310 01 unc_m2hbm_directory_update.s2i uncore memory Multi-socket cacheline Directory update from S to I event=0x21,umask=0x308 01 unc_m2hbm_directory_update.s_to_a_hit_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x110 01 Counts 1lm or 2lm hit data returns that would result in directory update from S to A to non persistent memory unc_m2hbm_directory_update.s_to_a_miss_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x210 01 Counts 2lm miss data returns that would result in directory update from S to A to non persistent memory unc_m2hbm_directory_update.s_to_i_hit_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x108 01 Counts 1lm or 2lm hit data returns that would result in directory update from S to I to non persistent memory unc_m2hbm_directory_update.s_to_i_miss_non_pmm uncore memory Multi-socket cacheline Directory Updates event=0x21,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x208 01 Counts 2lm miss data returns that would result in directory update from S to I to non persistent memory unc_m2hbm_distress.ad uncore memory Count distress signalled on AkAd cmp message event=0x67,umask=0x20 01 unc_m2hbm_distress.all uncore memory Count distress signalled on any packet type event=0x67,umask=0x1 01 unc_m2hbm_distress.bl_cmp uncore memory Count distress signalled on Bl Cmp message event=0x67,umask=0x40 01 unc_m2hbm_distress.crosstile_nmwr uncore memory Count distress signalled on NM fill write message event=0x67,umask=0x10 01 unc_m2hbm_distress.d2cha uncore memory Count distress signalled on D2Cha message event=0x67,umask=0x8 01 unc_m2hbm_distress.d2core uncore memory Count distress signalled on D2c message event=0x67,umask=0x2 01 unc_m2hbm_distress.d2upi uncore memory Count distress signalled on D2k message event=0x67,umask=0x4 01 unc_m2hbm_egress_ordering.iv_snoopgo_dn uncore memory Egress Blocking due to Ordering requirements : Down event=0xba,umask=0x80000004 01 Egress Blocking due to Ordering requirements : Down : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m2hbm_egress_ordering.iv_snoopgo_up uncore memory Egress Blocking due to Ordering requirements : Up event=0xba,umask=0x80000001 01 Egress Blocking due to Ordering requirements : Up : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m2hbm_igr_starve_winner.mask7 uncore memory Count when Starve Glocab counter is at 7 event=0x44,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x80 01 unc_m2hbm_imc_reads.all uncore memory Reads to iMC issued event=0x24,umask=0x304 01 unc_m2hbm_imc_reads.ch0.all uncore memory UNC_M2HBM_IMC_READS.CH0.ALL event=0x24,umask=0x104 01 unc_m2hbm_imc_reads.ch0.normal uncore memory UNC_M2HBM_IMC_READS.CH0.NORMAL event=0x24,umask=0x101 01 unc_m2hbm_imc_reads.ch0_all uncore memory UNC_M2HBM_IMC_READS.CH0_ALL event=0x24,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x104 01 unc_m2hbm_imc_reads.ch0_from_tgr uncore memory UNC_M2HBM_IMC_READS.CH0_FROM_TGR event=0x24,umask=0x140 01 unc_m2hbm_imc_reads.ch0_isoch uncore memory Critical Priority - Ch0 event=0x24,umask=0x102 01 unc_m2hbm_imc_reads.ch0_normal uncore memory UNC_M2HBM_IMC_READS.CH0_NORMAL event=0x24,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x101 01 unc_m2hbm_imc_reads.ch1.all uncore memory UNC_M2HBM_IMC_READS.CH1.ALL event=0x24,umask=0x204 01 unc_m2hbm_imc_reads.ch1.normal uncore memory UNC_M2HBM_IMC_READS.CH1.NORMAL event=0x24,umask=0x201 01 unc_m2hbm_imc_reads.ch1_all uncore memory UNC_M2HBM_IMC_READS.CH1_ALL event=0x24,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x204 01 unc_m2hbm_imc_reads.ch1_from_tgr uncore memory From TGR - Ch1 event=0x24,umask=0x240 01 unc_m2hbm_imc_reads.ch1_isoch uncore memory Critical Priority - Ch1 event=0x24,umask=0x202 01 unc_m2hbm_imc_reads.ch1_normal uncore memory UNC_M2HBM_IMC_READS.CH1_NORMAL event=0x24,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x201 01 unc_m2hbm_imc_reads.from_tgr uncore memory From TGR - All Channels event=0x24,umask=0x340 01 unc_m2hbm_imc_reads.isoch uncore memory Critical Priority - All Channels event=0x24,umask=0x302 01 unc_m2hbm_imc_reads.normal uncore memory UNC_M2HBM_IMC_READS.NORMAL event=0x24,umask=0x301 01 unc_m2hbm_imc_writes.all uncore memory All Writes - All Channels event=0x25,umask=0x1810 01 unc_m2hbm_imc_writes.ch0.all uncore memory UNC_M2HBM_IMC_WRITES.CH0.ALL event=0x25,umask=0x810 01 unc_m2hbm_imc_writes.ch0.full uncore memory UNC_M2HBM_IMC_WRITES.CH0.FULL event=0x25,umask=0x801 01 unc_m2hbm_imc_writes.ch0.partial uncore memory UNC_M2HBM_IMC_WRITES.CH0.PARTIAL event=0x25,umask=0x802 01 unc_m2hbm_imc_writes.ch0_all uncore memory UNC_M2HBM_IMC_WRITES.CH0_ALL event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x810 01 unc_m2hbm_imc_writes.ch0_from_tgr uncore memory From TGR - Ch0 event=0x25 01 unc_m2hbm_imc_writes.ch0_full uncore memory UNC_M2HBM_IMC_WRITES.CH0_FULL event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x801 01 unc_m2hbm_imc_writes.ch0_full_isoch uncore memory ISOCH Full Line - Ch0 event=0x25,umask=0x804 01 unc_m2hbm_imc_writes.ch0_ni uncore memory Non-Inclusive - Ch0 event=0x25,ch_mask=0x00000000,fc_mask=0x00000000 01 unc_m2hbm_imc_writes.ch0_ni_miss uncore memory Non-Inclusive Miss - Ch0 event=0x25,ch_mask=0x00000000,fc_mask=0x00000000 01 unc_m2hbm_imc_writes.ch0_partial uncore memory UNC_M2HBM_IMC_WRITES.CH0_PARTIAL event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x802 01 unc_m2hbm_imc_writes.ch0_partial_isoch uncore memory ISOCH Partial - Ch0 event=0x25,umask=0x808 01 unc_m2hbm_imc_writes.ch1.all uncore memory All Writes - Ch1 event=0x25,umask=0x1010 01 unc_m2hbm_imc_writes.ch1.full uncore memory Full Line Non-ISOCH - Ch1 event=0x25,umask=0x1001 01 unc_m2hbm_imc_writes.ch1.partial uncore memory Partial Non-ISOCH - Ch1 event=0x25,umask=0x1002 01 unc_m2hbm_imc_writes.ch1_all uncore memory All Writes - Ch1 event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x1010 01 unc_m2hbm_imc_writes.ch1_from_tgr uncore memory From TGR - Ch1 event=0x25 01 unc_m2hbm_imc_writes.ch1_full uncore memory Full Line Non-ISOCH - Ch1 event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x1001 01 unc_m2hbm_imc_writes.ch1_full_isoch uncore memory ISOCH Full Line - Ch1 event=0x25,umask=0x1004 01 unc_m2hbm_imc_writes.ch1_ni uncore memory Non-Inclusive - Ch1 event=0x25,ch_mask=0x00000000,fc_mask=0x00000000 01 unc_m2hbm_imc_writes.ch1_ni_miss uncore memory Non-Inclusive Miss - Ch1 event=0x25,ch_mask=0x00000000,fc_mask=0x00000000 01 unc_m2hbm_imc_writes.ch1_partial uncore memory Partial Non-ISOCH - Ch1 event=0x25,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x1002 01 unc_m2hbm_imc_writes.ch1_partial_isoch uncore memory ISOCH Partial - Ch1 event=0x25,umask=0x1008 01 unc_m2hbm_imc_writes.from_tgr uncore memory From TGR - All Channels event=0x25 01 unc_m2hbm_imc_writes.full uncore memory Full Non-ISOCH - All Channels event=0x25,umask=0x1801 01 unc_m2hbm_imc_writes.full_isoch uncore memory ISOCH Full Line - All Channels event=0x25,umask=0x1804 01 unc_m2hbm_imc_writes.ni uncore memory Non-Inclusive - All Channels event=0x25,ch_mask=0x00000000,fc_mask=0x00000000 01 unc_m2hbm_imc_writes.ni_miss uncore memory Non-Inclusive Miss - All Channels event=0x25,ch_mask=0x00000000,fc_mask=0x00000000 01 unc_m2hbm_imc_writes.partial uncore memory Partial Non-ISOCH - All Channels event=0x25,umask=0x1802 01 unc_m2hbm_imc_writes.partial_isoch uncore memory ISOCH Partial - All Channels event=0x25,umask=0x1808 01 unc_m2hbm_prefcam_cis_drops uncore memory UNC_M2HBM_PREFCAM_CIS_DROPS event=0x5c 01 unc_m2hbm_prefcam_demand_drops.ch0_upi uncore memory Data Prefetches Dropped event=0x58,umask=0x2 01 unc_m2hbm_prefcam_demand_drops.ch0_xpt uncore memory Data Prefetches Dropped event=0x58,umask=0x1 01 unc_m2hbm_prefcam_demand_drops.ch1_upi uncore memory Data Prefetches Dropped event=0x58,umask=0x8 01 unc_m2hbm_prefcam_demand_drops.ch1_xpt uncore memory Data Prefetches Dropped event=0x58,umask=0x4 01 unc_m2hbm_prefcam_demand_drops.upi_allch uncore memory Data Prefetches Dropped : UPI - All Channels event=0x58,umask=0xa 01 unc_m2hbm_prefcam_demand_drops.xpt_allch uncore memory Data Prefetches Dropped event=0x58,umask=0x5 01 unc_m2hbm_prefcam_demand_merge.upi_allch uncore memory : UPI - All Channels event=0x5d,umask=0xa 01 unc_m2hbm_prefcam_demand_merge.xpt_allch uncore memory : XPT - All Channels event=0x5d,umask=0x5 01 unc_m2hbm_prefcam_demand_no_merge.rd_merged uncore memory Demands Not Merged with CAMed Prefetches event=0x5e,umask=0x40 01 unc_m2hbm_prefcam_demand_no_merge.wr_merged uncore memory Demands Not Merged with CAMed Prefetches event=0x5e,umask=0x20 01 unc_m2hbm_prefcam_demand_no_merge.wr_squashed uncore memory Demands Not Merged with CAMed Prefetches event=0x5e,umask=0x10 01 unc_m2hbm_prefcam_inserts.ch0_upi uncore memory Prefetch CAM Inserts : UPI - Ch 0 event=0x56,umask=0x2 01 unc_m2hbm_prefcam_inserts.ch0_xpt uncore memory Prefetch CAM Inserts : XPT - Ch 0 event=0x56,umask=0x1 01 unc_m2hbm_prefcam_inserts.ch1_upi uncore memory Prefetch CAM Inserts : UPI - Ch 1 event=0x56,umask=0x8 01 unc_m2hbm_prefcam_inserts.ch1_xpt uncore memory Prefetch CAM Inserts : XPT - Ch 1 event=0x56,umask=0x4 01 unc_m2hbm_prefcam_inserts.upi_allch uncore memory Prefetch CAM Inserts : UPI - All Channels event=0x56,umask=0xa 01 unc_m2hbm_prefcam_inserts.xpt_allch uncore memory Prefetch CAM Inserts : XPT - All Channels event=0x56,umask=0x5 01 Prefetch CAM Inserts : XPT -All Channels unc_m2hbm_prefcam_occupancy.allch uncore memory Prefetch CAM Occupancy : All Channels event=0x54,umask=0x3 01 unc_m2hbm_prefcam_occupancy.ch0 uncore memory Prefetch CAM Occupancy : Channel 0 event=0x54,umask=0x1 01 unc_m2hbm_prefcam_occupancy.ch1 uncore memory Prefetch CAM Occupancy : Channel 1 event=0x54,umask=0x2 01 unc_m2hbm_prefcam_resp_miss.allch uncore memory All Channels event=0x5f,umask=0x3 01 unc_m2hbm_prefcam_resp_miss.ch0 uncore memory : Channel 0 event=0x5f,umask=0x1 01 unc_m2hbm_prefcam_resp_miss.ch1 uncore memory : Channel 1 event=0x5f,umask=0x2 01 unc_m2hbm_prefcam_rxc_deallocs.1lm_posted uncore memory UNC_M2HBM_PREFCAM_RxC_DEALLOCS.1LM_POSTED event=0x62,umask=0x2 01 unc_m2hbm_prefcam_rxc_deallocs.cis uncore memory UNC_M2HBM_PREFCAM_RxC_DEALLOCS.CIS event=0x62,umask=0x8 01 unc_m2hbm_prefcam_rxc_deallocs.squashed uncore memory UNC_M2HBM_PREFCAM_RxC_DEALLOCS.SQUASHED event=0x62,umask=0x1 01 unc_m2hbm_prefcam_rxc_occupancy uncore memory UNC_M2HBM_PREFCAM_RxC_OCCUPANCY event=0x60,ch_mask=0x00000000,fc_mask=0x00000000 01 unc_m2hbm_rxc_ad.inserts uncore memory AD Ingress (from CMS) : AD Ingress (from CMS) Allocations event=0x2,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x1 01 unc_m2hbm_rxc_ad_inserts uncore memory AD Ingress (from CMS) : AD Ingress (from CMS) Allocations event=0x2,umask=0x1 01 unc_m2hbm_rxc_ad_occupancy uncore memory AD Ingress (from CMS) Occupancy event=0x3 01 unc_m2hbm_rxc_bl.inserts uncore memory BL Ingress (from CMS) : BL Ingress (from CMS) Allocations event=0x4,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x1 01 Counts anytime a BL packet is added to Ingress unc_m2hbm_rxc_bl_inserts uncore memory BL Ingress (from CMS) : BL Ingress (from CMS) Allocations event=0x4,umask=0x1 01 Counts anytime a BL packet is added to Ingress unc_m2hbm_rxc_bl_occupancy uncore memory BL Ingress (from CMS) Occupancy event=0x5 01 unc_m2hbm_tgr_ad_credits uncore memory Number AD Ingress Credits event=0x2e 01 unc_m2hbm_tgr_bl_credits uncore memory Number BL Ingress Credits event=0x2f 01 unc_m2hbm_tracker_inserts.ch0 uncore memory Tracker Inserts : Channel 0 event=0x32,umask=0x104 01 unc_m2hbm_tracker_inserts.ch1 uncore memory Tracker Inserts : Channel 1 event=0x32,umask=0x204 01 unc_m2hbm_tracker_occupancy.ch0 uncore memory Tracker Occupancy : Channel 0 event=0x33,umask=0x1 01 unc_m2hbm_tracker_occupancy.ch1 uncore memory Tracker Occupancy : Channel 1 event=0x33,umask=0x2 01 unc_m2hbm_txc_ad.inserts uncore memory AD Egress (to CMS) : AD Egress (to CMS) Allocations event=0x6,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x1 01 Counts anytime a AD packet is added to Egress unc_m2hbm_txc_ad_inserts uncore memory AD Egress (to CMS) : AD Egress (to CMS) Allocations event=0x6,umask=0x1 01 Counts anytime a AD packet is added to Egress unc_m2hbm_txc_ad_occupancy uncore memory AD Egress (to CMS) Occupancy event=0x7 01 unc_m2hbm_txc_bl.inserts_cms0 uncore memory BL Egress (to CMS) : Inserts - CMS0 - Near Side event=0xe,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x101 01 Counts the number of BL transactions to CMS add port 0 unc_m2hbm_txc_bl.inserts_cms1 uncore memory BL Egress (to CMS) : Inserts - CMS1 - Far Side event=0xe,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x201 01 Counts the number of BL transactions to CMS add port 1 unc_m2hbm_txc_bl_occupancy.all uncore memory BL Egress (to CMS) Occupancy : All event=0xf,umask=0x3 01 unc_m2hbm_txc_bl_occupancy.cms0 uncore memory BL Egress (to CMS) Occupancy : Common Mesh Stop - Near Side event=0xf,umask=0x1 01 unc_m2hbm_txc_bl_occupancy.cms1 uncore memory BL Egress (to CMS) Occupancy : Common Mesh Stop - Far Side event=0xf,umask=0x2 01 unc_m2hbm_wpq_flush.ch0 uncore memory WPQ Flush : Channel 0 event=0x42,umask=0x1 01 unc_m2hbm_wpq_flush.ch1 uncore memory WPQ Flush : Channel 1 event=0x42,umask=0x2 01 unc_m2hbm_wpq_no_reg_crd.chn0 uncore memory M2M and iMC WPQ Cycles w/Credits - Regular : Channel 0 event=0x37,umask=0x1 01 unc_m2hbm_wpq_no_reg_crd.chn1 uncore memory M2M and iMC WPQ Cycles w/Credits - Regular : Channel 1 event=0x37,umask=0x2 01 unc_m2hbm_wpq_no_spec_crd.chn0 uncore memory M2M and iMC WPQ Cycles w/Credits - Special : Channel 0 event=0x38,umask=0x1 01 unc_m2hbm_wpq_no_spec_crd.chn1 uncore memory M2M and iMC WPQ Cycles w/Credits - Special : Channel 1 event=0x38,umask=0x2 01 unc_m2hbm_wr_tracker_inserts.ch0 uncore memory Write Tracker Inserts : Channel 0 event=0x40,umask=0x1 01 unc_m2hbm_wr_tracker_inserts.ch1 uncore memory Write Tracker Inserts : Channel 1 event=0x40,umask=0x2 01 unc_m2hbm_wr_tracker_nonposted_inserts.ch0 uncore memory Write Tracker Non-Posted Inserts : Channel 0 event=0x4d,umask=0x1 01 unc_m2hbm_wr_tracker_nonposted_inserts.ch1 uncore memory Write Tracker Non-Posted Inserts : Channel 1 event=0x4d,umask=0x2 01 unc_m2hbm_wr_tracker_nonposted_occupancy.ch0 uncore memory Write Tracker Non-Posted Occupancy : Channel 0 event=0x4c,umask=0x1 01 unc_m2hbm_wr_tracker_nonposted_occupancy.ch1 uncore memory Write Tracker Non-Posted Occupancy : Channel 1 event=0x4c,umask=0x2 01 unc_m2hbm_wr_tracker_posted_inserts.ch0 uncore memory Write Tracker Posted Inserts : Channel 0 event=0x48,umask=0x1 01 unc_m2hbm_wr_tracker_posted_inserts.ch1 uncore memory Write Tracker Posted Inserts : Channel 1 event=0x48,umask=0x2 01 unc_m2hbm_wr_tracker_posted_occupancy.ch0 uncore memory Write Tracker Posted Occupancy : Channel 0 event=0x47,umask=0x1 01 unc_m2hbm_wr_tracker_posted_occupancy.ch1 uncore memory Write Tracker Posted Occupancy : Channel 1 event=0x47,umask=0x2 01 uncore_mchbm unc_mchbm_act_count.all uncore memory Activate due to read, write, underfill, or bypass event=0x2,umask=0xff 01 Counts the number of HBM Activate commands sent on this channel. Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_mchbm_act_count.rd uncore memory Activate due to read event=0x2,umask=0x11 01 Counts the number of HBM Activate commands sent on this channel. Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_mchbm_act_count.rd_pch0 uncore memory HBM Activate Count : Activate due to Read in PCH0 event=0x2,umask=0x1 01 Counts the number of HBM Activate commands sent on this channel. Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_mchbm_act_count.rd_pch1 uncore memory HBM Activate Count : Activate due to Read in PCH1 event=0x2,umask=0x10 01 Counts the number of HBM Activate commands sent on this channel. Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_mchbm_act_count.ufill uncore memory HBM Activate Count : Underfill Read transaction on Page Empty or Page Miss event=0x2,umask=0x44 01 Counts the number of HBM Activate commands sent on this channel. Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_mchbm_act_count.ufill_pch0 uncore memory HBM Activate Count event=0x2,umask=0x4 01 Counts the number of HBM Activate commands sent on this channel. Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_mchbm_act_count.ufill_pch1 uncore memory HBM Activate Count event=0x2,umask=0x40 01 Counts the number of HBM Activate commands sent on this channel. Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_mchbm_act_count.wr uncore memory Activate due to write event=0x2,umask=0x22 01 Counts the number of HBM Activate commands sent on this channel. Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_mchbm_act_count.wr_pch0 uncore memory HBM Activate Count : Activate due to Write in PCH0 event=0x2,umask=0x2 01 Counts the number of HBM Activate commands sent on this channel. Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_mchbm_act_count.wr_pch1 uncore memory HBM Activate Count : Activate due to Write in PCH1 event=0x2,umask=0x20 01 Counts the number of HBM Activate commands sent on this channel. Activate commands are issued to open up a page on the HBM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_mchbm_cas_count.all uncore memory All CAS commands issued event=0x5,umask=0xff 01 unc_mchbm_cas_count.pch0 uncore memory Pseudo Channel 0 event=0x5,umask=0x40 01 HBM RD_CAS and WR_CAS Commands unc_mchbm_cas_count.pch1 uncore memory Pseudo Channel 1 event=0x5,umask=0x80 01 HBM RD_CAS and WR_CAS Commands unc_mchbm_cas_count.rd uncore memory Read CAS commands issued (regular and underfill) event=0x5,umask=0xcf 01 unc_mchbm_cas_count.rd_pre_reg uncore memory Regular read CAS commands with precharge event=0x5,umask=0xc2 01 unc_mchbm_cas_count.rd_pre_underfill uncore memory Underfill read CAS commands with precharge event=0x5,umask=0xc8 01 unc_mchbm_cas_count.rd_reg uncore memory Regular read CAS commands issued (does not include underfills) event=0x5,umask=0xc1 01 unc_mchbm_cas_count.rd_underfill uncore memory Underfill read CAS commands issued event=0x5,umask=0xc4 01 unc_mchbm_cas_count.wr uncore memory Write CAS commands issued event=0x5,umask=0xf0 01 unc_mchbm_cas_count.wr_nonpre uncore memory HBM RD_CAS and WR_CAS Commands. : HBM WR_CAS commands w/o auto-pre event=0x5,umask=0xd0 01 unc_mchbm_cas_count.wr_pre uncore memory Write CAS commands with precharge event=0x5,umask=0xe0 01 unc_mchbm_cas_issued_req_len.pch0 uncore memory Pseudo Channel 0 event=0x6,umask=0x40 01 unc_mchbm_cas_issued_req_len.pch1 uncore memory Pseudo Channel 1 event=0x6,umask=0x80 01 unc_mchbm_cas_issued_req_len.rd_32b uncore memory Read CAS Command in Interleaved Mode (32B) event=0x6,umask=0xc8 01 unc_mchbm_cas_issued_req_len.rd_64b uncore memory Read CAS Command in Regular Mode (64B) in Pseudochannel 0 event=0x6,umask=0xc1 01 unc_mchbm_cas_issued_req_len.rd_ufill_32b uncore memory Underfill Read CAS Command in Interleaved Mode (32B) event=0x6,umask=0xd0 01 unc_mchbm_cas_issued_req_len.rd_ufill_64b uncore memory Underfill Read CAS Command in Regular Mode (64B) in Pseudochannel 1 event=0x6,umask=0xc2 01 unc_mchbm_cas_issued_req_len.wr_32b uncore memory Write CAS Command in Interleaved Mode (32B) event=0x6,umask=0xe0 01 unc_mchbm_cas_issued_req_len.wr_64b uncore memory Write CAS Command in Regular Mode (64B) in Pseudochannel 0 event=0x6,umask=0xc4 01 unc_mchbm_clockticks uncore memory IMC Clockticks at DCLK frequency event=0x1,umask=0x1 01 unc_mchbm_hbm_preall.pch0 uncore memory HBM Precharge All Commands event=0x44,umask=0x1 01 Counts the number of times that the precharge all command was sent unc_mchbm_hbm_preall.pch1 uncore memory HBM Precharge All Commands event=0x44,umask=0x2 01 Counts the number of times that the precharge all command was sent unc_mchbm_hbm_pre_all uncore memory All Precharge Commands event=0x44,umask=0x3 01 Precharge All Commands: Counts the number of times that the precharge all command was sent unc_mchbm_hclockticks uncore memory IMC Clockticks at HCLK frequency event=0x1 01 unc_mchbm_pre_count.all uncore memory All precharge events event=0x3,umask=0xff 01 Counts the number of HBM Precharge commands sent on this channel unc_mchbm_pre_count.pgt uncore memory Precharge from MC page table event=0x3,umask=0x88 01 Counts the number of HBM Precharge commands sent on this channel unc_mchbm_pre_count.pgt_pch0 uncore memory HBM Precharge commands. : Precharges from Page Table event=0x3,umask=0x8 01 Counts the number of HBM Precharge commands sent on this channel. : Equivalent to PAGE_EMPTY unc_mchbm_pre_count.pgt_pch1 uncore memory HBM Precharge commands event=0x3,umask=0x80 01 Counts the number of HBM Precharge commands sent on this channel unc_mchbm_pre_count.rd uncore memory Precharge due to read on page miss event=0x3,umask=0x11 01 Counts the number of HBM Precharge commands sent on this channel unc_mchbm_pre_count.rd_pch0 uncore memory HBM Precharge commands. : Precharge due to read event=0x3,umask=0x1 01 Counts the number of HBM Precharge commands sent on this channel. : Precharge from read bank scheduler unc_mchbm_pre_count.rd_pch1 uncore memory HBM Precharge commands event=0x3,umask=0x10 01 Counts the number of HBM Precharge commands sent on this channel unc_mchbm_pre_count.ufill uncore memory HBM Precharge commands event=0x3,umask=0x44 01 Counts the number of HBM Precharge commands sent on this channel unc_mchbm_pre_count.ufill_pch0 uncore memory HBM Precharge commands event=0x3,umask=0x4 01 Counts the number of HBM Precharge commands sent on this channel unc_mchbm_pre_count.ufill_pch1 uncore memory HBM Precharge commands event=0x3,umask=0x40 01 Counts the number of HBM Precharge commands sent on this channel unc_mchbm_pre_count.wr uncore memory Precharge due to write on page miss event=0x3,umask=0x22 01 Counts the number of HBM Precharge commands sent on this channel unc_mchbm_pre_count.wr_pch0 uncore memory HBM Precharge commands. : Precharge due to write event=0x3,umask=0x2 01 Counts the number of HBM Precharge commands sent on this channel. : Precharge from write bank scheduler unc_mchbm_pre_count.wr_pch1 uncore memory HBM Precharge commands event=0x3,umask=0x20 01 Counts the number of HBM Precharge commands sent on this channel unc_mchbm_rdb_full uncore memory Counts the number of cycles where the read buffer has greater than UMASK elements. NOTE: Umask must be set to the maximum number of elements in the queue (24 entries for SPR) event=0x19 01 unc_mchbm_rdb_inserts uncore memory Counts the number of inserts into the read buffer event=0x17,umask=0x3 01 unc_mchbm_rdb_inserts.pch0 uncore memory Read Data Buffer Inserts event=0x17,umask=0x1 01 unc_mchbm_rdb_inserts.pch1 uncore memory Read Data Buffer Inserts event=0x17,umask=0x2 01 unc_mchbm_rdb_occupancy uncore memory Counts the number of elements in the read buffer per cycle event=0x1a 01 unc_mchbm_rpq_inserts.pch0 uncore memory Read Pending Queue Allocations event=0x10,umask=0x1 01 Read Pending Queue Allocations: Counts the number of allocations into the Read Pending Queue. This queue is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory. This includes both ISOCH and non-ISOCH requests unc_mchbm_rpq_inserts.pch1 uncore memory Read Pending Queue Allocations event=0x10,umask=0x2 01 Read Pending Queue Allocations: Counts the number of allocations into the Read Pending Queue. This queue is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory. This includes both ISOCH and non-ISOCH requests unc_mchbm_rpq_occupancy_pch0 uncore memory Read Pending Queue Occupancy event=0x80 01 Read Pending Queue Occupancy: Accumulates the occupancies of the Read Pending Queue each cycle. This can then be used to calculate both the average occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations). The RPQ is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory unc_mchbm_rpq_occupancy_pch1 uncore memory Read Pending Queue Occupancy event=0x81 01 Read Pending Queue Occupancy: Accumulates the occupancies of the Read Pending Queue each cycle. This can then be used to calculate both the average occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations). The RPQ is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory unc_mchbm_wpq_inserts.pch0 uncore memory Write Pending Queue Allocations event=0x20,umask=0x1 01 Write Pending Queue Allocations: Counts the number of allocations into the Write Pending Queue. This can then be used to calculate the average queuing latency (in conjunction with the WPQ occupancy count). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC. They deallocate after being issued. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC unc_mchbm_wpq_inserts.pch1 uncore memory Write Pending Queue Allocations event=0x20,umask=0x2 01 Write Pending Queue Allocations: Counts the number of allocations into the Write Pending Queue. This can then be used to calculate the average queuing latency (in conjunction with the WPQ occupancy count). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC. They deallocate after being issued. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC unc_mchbm_wpq_occupancy_pch0 uncore memory Write Pending Queue Occupancy event=0x82 01 Write Pending Queue Occupancy: Accumulates the occupancies of the Write Pending Queue each cycle. This can then be used to calculate both the average queue occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after being issued to memory. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC. This is not to be confused with actually performing the write. Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies. So, we provide filtering based on if the request has posted or not. By using the not posted filter, we can track how long writes spent in the iMC before completions were sent to the HA. The posted filter, on the other hand, provides information about how much queueing is actually happening in the iMC for writes before they are actually issued to memory. High average occupancies will generally coincide with high write major mode counts unc_mchbm_wpq_occupancy_pch1 uncore memory Write Pending Queue Occupancy event=0x83 01 Write Pending Queue Occupancy: Accumulates the occupancies of the Write Pending Queue each cycle. This can then be used to calculate both the average queue occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after being issued to memory. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC. This is not to be confused with actually performing the write. Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies. So, we provide filtering based on if the request has posted or not. By using the not posted filter, we can track how long writes spent in the iMC before completions were sent to the HA. The posted filter, on the other hand, provides information about how much queueing is actually happening in the iMC for writes before they are actually issued to memory. High average occupancies will generally coincide with high write major mode counts unc_mchbm_wpq_read_hit uncore memory Write Pending Queue CAM Match event=0x23,ch_mask=0x00000000,fc_mask=0x00000000 01 Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_mchbm_wpq_read_hit.pch0 uncore memory Write Pending Queue CAM Match event=0x23,umask=0x1 01 Write Pending Queue CAM Match: Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_mchbm_wpq_read_hit.pch1 uncore memory Write Pending Queue CAM Match event=0x23,umask=0x2 01 Write Pending Queue CAM Match: Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_mchbm_wpq_write_hit uncore memory Write Pending Queue CAM Match event=0x24,ch_mask=0x00000000,fc_mask=0x00000000 01 Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_mchbm_wpq_write_hit.pch0 uncore memory Write Pending Queue CAM Match event=0x24,umask=0x1 01 Write Pending Queue CAM Match: Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_mchbm_wpq_write_hit.pch1 uncore memory Write Pending Queue CAM Match event=0x24,umask=0x2 01 Write Pending Queue CAM Match: Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_m_act_count.all uncore memory Activate due to read, write, underfill, or bypass event=0x2,umask=0xff 01 DRAM Activate Count : Counts the number of DRAM Activate commands sent on this channel. Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_m_cas_count.all uncore memory All DRAM CAS commands issued event=0x5,umask=0xff 01 DRAM RD_CAS and WR_CAS Commands. : All DRAM Read and Write actions : DRAM RD_CAS and WR_CAS Commands : Counts the total number of DRAM CAS commands issued on this channel unc_m_cas_count.pch0 uncore memory DRAM RD_CAS and WR_CAS Commands. : Pseudo Channel 0 event=0x5,umask=0x40 01 DRAM RD_CAS and WR_CAS Commands. : Pseudo Channel 0 : DRAM RD_CAS and WR_CAS Commands unc_m_cas_count.pch1 uncore memory DRAM RD_CAS and WR_CAS Commands. : Pseudo Channel 1 event=0x5,umask=0x80 01 DRAM RD_CAS and WR_CAS Commands. : Pseudo Channel 1 : DRAM RD_CAS and WR_CAS Commands unc_m_cas_count.rd uncore memory All DRAM read CAS commands issued (including underfills) event=0x5,umask=0xcf 01 DRAM RD_CAS and WR_CAS Commands : Counts the total number of DRAM Read CAS commands issued on this channel. This includes underfills unc_m_cas_count.rd_pre_reg uncore memory DRAM RD_CAS and WR_CAS Commands event=0x5,umask=0xc2 01 DRAM RD_CAS and WR_CAS Commands. : DRAM RD_CAS and WR_CAS Commands unc_m_cas_count.rd_pre_underfill uncore memory DRAM RD_CAS and WR_CAS Commands event=0x5,umask=0xc8 01 DRAM RD_CAS and WR_CAS Commands. : DRAM RD_CAS and WR_CAS Commands unc_m_cas_count.rd_reg uncore memory All DRAM read CAS commands issued (does not include underfills) event=0x5,umask=0xc1 01 DRAM RD_CAS and WR_CAS Commands. : DRAM RD_CAS commands w/out auto-pre : DRAM RD_CAS and WR_CAS Commands : Counts the total number or DRAM Read CAS commands issued on this channel. This includes both regular RD CAS commands as well as those with implicit Precharge. We do not filter based on major mode, as RD_CAS is not issued during WMM (with the exception of underfills) unc_m_cas_count.rd_underfill uncore memory DRAM underfill read CAS commands issued event=0x5,umask=0xc4 01 DRAM RD_CAS and WR_CAS Commands. : Underfill Read Issued : DRAM RD_CAS and WR_CAS Commands unc_m_cas_count.wr uncore memory All DRAM write CAS commands issued event=0x5,umask=0xf0 01 DRAM RD_CAS and WR_CAS Commands : Counts the total number of DRAM Write CAS commands issued on this channel unc_m_cas_count.wr_nonpre uncore memory DRAM RD_CAS and WR_CAS Commands. : DRAM WR_CAS commands w/o auto-pre event=0x5,umask=0xd0 01 DRAM RD_CAS and WR_CAS Commands. : DRAM WR_CAS commands w/o auto-pre : DRAM RD_CAS and WR_CAS Commands unc_m_cas_count.wr_pre uncore memory DRAM RD_CAS and WR_CAS Commands event=0x5,umask=0xe0 01 DRAM RD_CAS and WR_CAS Commands. : DRAM RD_CAS and WR_CAS Commands unc_m_cas_issued_req_len.pch0 uncore memory Pseudo Channel 0 event=0x6,umask=0x40 01 unc_m_cas_issued_req_len.pch1 uncore memory Pseudo Channel 1 event=0x6,umask=0x80 01 unc_m_cas_issued_req_len.rd_32b uncore memory Read CAS Command in Interleaved Mode (32B) event=0x6,umask=0xc8 01 unc_m_cas_issued_req_len.rd_64b uncore memory Read CAS Command in Regular Mode (64B) in Pseudochannel 0 event=0x6,umask=0xc1 01 unc_m_cas_issued_req_len.rd_ufill_32b uncore memory Underfill Read CAS Command in Interleaved Mode (32B) event=0x6,umask=0xd0 01 unc_m_cas_issued_req_len.rd_ufill_64b uncore memory Underfill Read CAS Command in Regular Mode (64B) in Pseudochannel 1 event=0x6,umask=0xc2 01 unc_m_cas_issued_req_len.wr_32b uncore memory Write CAS Command in Interleaved Mode (32B) event=0x6,umask=0xe0 01 unc_m_cas_issued_req_len.wr_64b uncore memory Write CAS Command in Regular Mode (64B) in Pseudochannel 0 event=0x6,umask=0xc4 01 unc_m_clockticks uncore memory IMC Clockticks at DCLK frequency event=0x1,umask=0x1 01 Number of DRAM DCLK clock cycles while the event is enabled unc_m_dram_pre_all uncore memory DRAM Precharge All Commands event=0x44,umask=0x3 01 DRAM Precharge All Commands : Counts the number of times that the precharge all command was sent unc_m_hclockticks uncore memory IMC Clockticks at HCLK frequency event=0x1 01 Number of DRAM HCLK clock cycles while the event is enabled unc_m_pcls.rd uncore memory UNC_M_PCLS.RD event=0xa0,umask=0x5 01 unc_m_pcls.total uncore memory UNC_M_PCLS.TOTAL event=0xa0,umask=0xf 01 unc_m_pcls.wr uncore memory UNC_M_PCLS.WR event=0xa0,umask=0xa 01 unc_m_pmm_rpq_inserts uncore memory PMM Read Pending Queue inserts event=0xe3 01 Counts number of read requests allocated in the PMM Read Pending Queue unc_m_pmm_rpq_occupancy.all_sch0 uncore memory PMM Read Pending Queue occupancy event=0xe0,umask=0x1 01 Accumulates the per cycle occupancy of the PMM Read Pending Queue unc_m_pmm_rpq_occupancy.all_sch1 uncore memory PMM Read Pending Queue occupancy event=0xe0,umask=0x2 01 Accumulates the per cycle occupancy of the PMM Read Pending Queue unc_m_pmm_rpq_occupancy.gnt_wait_sch0 uncore memory PMM Read Pending Queue Occupancy event=0xe0,umask=0x10 01 PMM Read Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Read Pending Queue unc_m_pmm_rpq_occupancy.gnt_wait_sch1 uncore memory PMM Read Pending Queue Occupancy event=0xe0,umask=0x20 01 PMM Read Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Read Pending Queue unc_m_pmm_rpq_occupancy.no_gnt_sch0 uncore memory PMM Read Pending Queue Occupancy event=0xe0,umask=0x4 01 Accumulates the per cycle occupancy of the PMM Read Pending Queue unc_m_pmm_rpq_occupancy.no_gnt_sch1 uncore memory PMM Read Pending Queue Occupancy event=0xe0,umask=0x8 01 Accumulates the per cycle occupancy of the PMM Read Pending Queue unc_m_pmm_wpq_cycles_ne uncore memory PMM (for IXP) Write Queue Cycles Not Empty event=0xe5 01 unc_m_pmm_wpq_inserts uncore memory PMM Write Pending Queue inserts event=0xe7 01 Counts number of write requests allocated in the PMM Write Pending Queue unc_m_pmm_wpq_occupancy.all uncore memory PMM Write Pending Queue Occupancy event=0xe4,umask=0x3 01 PMM Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the Write Pending Queue to the PMM DIMM unc_m_pmm_wpq_occupancy.all_sch0 uncore memory PMM Write Pending Queue Occupancy event=0xe4,umask=0x1 01 PMM Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Write Pending Queue unc_m_pmm_wpq_occupancy.all_sch1 uncore memory PMM Write Pending Queue Occupancy event=0xe4,umask=0x2 01 PMM Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Write Pending Queue unc_m_pmm_wpq_occupancy.cas uncore memory PMM (for IXP) Write Pending Queue Occupancy event=0xe4,umask=0xc 01 PMM (for IXP) Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the Write Pending Queue to the IXP DIMM unc_m_pmm_wpq_occupancy.pwr uncore memory PMM (for IXP) Write Pending Queue Occupancy event=0xe4,umask=0x30 01 PMM (for IXP) Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the Write Pending Queue to the IXP DIMM unc_m_power_channel_ppd uncore memory Channel PPD Cycles event=0x85 01 Channel PPD Cycles : Number of cycles when all the ranks in the channel are in PPD mode. If IBT=off is enabled, then this can be used to count those cycles. If it is not enabled, then this can count the number of cycles when that could have been taken advantage of unc_m_power_cke_cycles.low_0 uncore memory CKE_ON_CYCLES by Rank : DIMM ID event=0x47,umask=0x1 01 CKE_ON_CYCLES by Rank : DIMM ID : Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_cke_cycles.low_1 uncore memory CKE_ON_CYCLES by Rank : DIMM ID event=0x47,umask=0x2 01 CKE_ON_CYCLES by Rank : DIMM ID : Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_cke_cycles.low_2 uncore memory CKE_ON_CYCLES by Rank : DIMM ID event=0x47,umask=0x4 01 CKE_ON_CYCLES by Rank : DIMM ID : Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_cke_cycles.low_3 uncore memory CKE_ON_CYCLES by Rank : DIMM ID event=0x47,umask=0x8 01 CKE_ON_CYCLES by Rank : DIMM ID : Number of cycles spent in CKE ON mode. The filter allows you to select a rank to monitor. If multiple ranks are in CKE ON mode at one time, the counter will ONLY increment by one rather than doing accumulation. Multiple counters will need to be used to track multiple ranks simultaneously. There is no distinction between the different CKE modes (APD, PPDS, PPDF). This can be determined based on the system programming. These events should commonly be used with Invert to get the number of cycles in power saving mode. Edge Detect is also useful here. Make sure that you do NOT use Invert with Edge Detect (this just confuses the system and is not necessary) unc_m_power_crit_throttle_cycles.slot0 uncore memory Throttle Cycles for Rank 0 event=0x86,umask=0x1 01 Throttle Cycles for Rank 0 : Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1. : Thermal throttling is performed per DIMM. We support 3 DIMMs per channel. This ID allows us to filter by ID unc_m_power_crit_throttle_cycles.slot1 uncore memory Throttle Cycles for Rank 0 event=0x86,umask=0x2 01 Throttle Cycles for Rank 0 : Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1 unc_m_power_self_refresh uncore memory Clock-Enabled Self-Refresh event=0x43 01 Clock-Enabled Self-Refresh : Counts the number of cycles when the iMC is in self-refresh and the iMC still has a clock. This happens in some package C-states. For example, the PCU may ask the iMC to enter self-refresh even though some of the cores are still processing. One use of this is for Monroe technology. Self-refresh is required during package C3 and C6, but there is no clock in the iMC at this time, so it is not possible to count these cases unc_m_pre_count.all uncore memory Precharge due to read, write, underfill, or PGT event=0x3,umask=0xff 01 DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.pgt uncore memory DRAM Precharge commands event=0x3,umask=0x88 01 DRAM Precharge commands. Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.pgt_pch0 uncore memory DRAM Precharge commands. : Precharges from Page Table event=0x3,umask=0x8 01 DRAM Precharge commands. : Precharges from Page Table : Counts the number of DRAM Precharge commands sent on this channel. : Equivalent to PAGE_EMPTY unc_m_pre_count.pgt_pch1 uncore memory DRAM Precharge commands event=0x3,umask=0x80 01 DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.rd uncore memory Precharge due to read on page miss event=0x3,umask=0x11 01 DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.rd_pch0 uncore memory DRAM Precharge commands. : Precharge due to read event=0x3,umask=0x1 01 DRAM Precharge commands. : Precharge due to read : Counts the number of DRAM Precharge commands sent on this channel. : Precharge from read bank scheduler unc_m_pre_count.rd_pch1 uncore memory DRAM Precharge commands event=0x3,umask=0x10 01 DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.ufill uncore memory DRAM Precharge commands event=0x3,umask=0x44 01 DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.ufill_pch0 uncore memory DRAM Precharge commands event=0x3,umask=0x4 01 DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.ufill_pch1 uncore memory DRAM Precharge commands event=0x3,umask=0x40 01 DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.wr uncore memory Precharge due to write on page miss event=0x3,umask=0x22 01 DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.wr_pch0 uncore memory DRAM Precharge commands. : Precharge due to write event=0x3,umask=0x2 01 DRAM Precharge commands. : Precharge due to write : Counts the number of DRAM Precharge commands sent on this channel. : Precharge from write bank scheduler unc_m_pre_count.wr_pch1 uncore memory DRAM Precharge commands event=0x3,umask=0x20 01 DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel unc_m_rdb_full uncore memory Counts the number of cycles where the read buffer has greater than UMASK elements. This includes reads to both DDR and PMEM. NOTE: Umask must be set to the maximum number of elements in the queue (24 entries for SPR) event=0x19 01 unc_m_rdb_inserts uncore memory Counts the number of inserts into the read buffer destined for DDR. Does not count reads destined for PMEM event=0x17,umask=0x3 01 unc_m_rdb_inserts.pch0 uncore memory Read Data Buffer Inserts event=0x17,umask=0x1 01 unc_m_rdb_inserts.pch1 uncore memory Read Data Buffer Inserts event=0x17,umask=0x2 01 unc_m_rdb_ne uncore memory Counts the number of cycles where there's at least one element in the read buffer. This includes reads to both DDR and PMEM event=0x18,umask=0x3 01 unc_m_rdb_ne.pch0 uncore memory Read Data Buffer Not Empty event=0x18,umask=0x1 01 unc_m_rdb_ne.pch1 uncore memory Read Data Buffer Not Empty event=0x18,umask=0x2 01 unc_m_rdb_not_empty uncore memory Counts the number of cycles where there's at least one element in the read buffer. This includes reads to both DDR and PMEM event=0x18,umask=0x3 01 unc_m_rdb_occupancy uncore memory Counts the number of elements in the read buffer, including reads to both DDR and PMEM event=0x1a 01 unc_m_rpq_inserts.pch0 uncore memory Read Pending Queue Allocations event=0x10,umask=0x1 01 Read Pending Queue Allocations : Counts the number of allocations into the Read Pending Queue. This queue is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory. This includes both ISOCH and non-ISOCH requests unc_m_rpq_inserts.pch1 uncore memory Read Pending Queue Allocations event=0x10,umask=0x2 01 Read Pending Queue Allocations : Counts the number of allocations into the Read Pending Queue. This queue is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory. This includes both ISOCH and non-ISOCH requests unc_m_rpq_occupancy_pch0 uncore memory Read Pending Queue Occupancy event=0x80 01 Read Pending Queue Occupancy : Accumulates the occupancies of the Read Pending Queue each cycle. This can then be used to calculate both the average occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations). The RPQ is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory unc_m_rpq_occupancy_pch1 uncore memory Read Pending Queue Occupancy event=0x81 01 Read Pending Queue Occupancy : Accumulates the occupancies of the Read Pending Queue each cycle. This can then be used to calculate both the average occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations). The RPQ is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory unc_m_sb_accesses.accepts uncore memory Scoreboard accepts event=0xd2,umask=0x5 01 unc_m_sb_accesses.fm_rd_cmps uncore memory Scoreboard Accesses : Write Accepts event=0xd2,umask=0x40 01 unc_m_sb_accesses.fm_wr_cmps uncore memory Scoreboard Accesses : Write Rejects event=0xd2,umask=0x80 01 unc_m_sb_accesses.nm_rd_cmps uncore memory Scoreboard Accesses : FM read completions event=0xd2,umask=0x10 01 unc_m_sb_accesses.nm_wr_cmps uncore memory Scoreboard Accesses : FM write completions event=0xd2,umask=0x20 01 unc_m_sb_accesses.rd_accepts uncore memory Scoreboard Accesses : Read Accepts event=0xd2,umask=0x1 01 unc_m_sb_accesses.rd_rejects uncore memory Scoreboard Accesses : Read Rejects event=0xd2,umask=0x2 01 unc_m_sb_accesses.rejects uncore memory Scoreboard rejects event=0xd2,umask=0xa 01 unc_m_sb_accesses.wr_accepts uncore memory Scoreboard Accesses : NM read completions event=0xd2,umask=0x4 01 unc_m_sb_accesses.wr_rejects uncore memory Scoreboard Accesses : NM write completions event=0xd2,umask=0x8 01 unc_m_sb_canary.alloc uncore memory : Alloc event=0xd9,umask=0x1 01 unc_m_sb_canary.dealloc uncore memory : Dealloc event=0xd9,umask=0x2 01 unc_m_sb_canary.fm_rd_starved uncore memory : Near Mem Write Starved event=0xd9,umask=0x20 01 unc_m_sb_canary.fm_tgr_wr_starved uncore memory : Far Mem Write Starved event=0xd9,umask=0x80 01 unc_m_sb_canary.fm_wr_starved uncore memory : Far Mem Read Starved event=0xd9,umask=0x40 01 unc_m_sb_canary.nm_rd_starved uncore memory : Valid event=0xd9,umask=0x8 01 unc_m_sb_canary.nm_wr_starved uncore memory : Near Mem Read Starved event=0xd9,umask=0x10 01 unc_m_sb_canary.vld uncore memory : Reject event=0xd9,umask=0x4 01 unc_m_sb_inserts.block_rds uncore memory Scoreboard Inserts : Block region reads event=0xd6,umask=0x10 01 unc_m_sb_inserts.block_wrs uncore memory Scoreboard Inserts : Block region writes event=0xd6,umask=0x20 01 unc_m_sb_inserts.pmm_rds uncore memory Scoreboard Inserts : Persistent Mem reads event=0xd6,umask=0x4 01 unc_m_sb_inserts.pmm_wrs uncore memory Scoreboard Inserts : Persistent Mem writes event=0xd6,umask=0x8 01 unc_m_sb_inserts.rds uncore memory Scoreboard Inserts : Reads event=0xd6,umask=0x1 01 unc_m_sb_inserts.wrs uncore memory Scoreboard Inserts : Writes event=0xd6,umask=0x2 01 unc_m_sb_occupancy.block_rds uncore memory Scoreboard Occupancy : Block region reads event=0xd5,umask=0x20 01 unc_m_sb_occupancy.block_wrs uncore memory Scoreboard Occupancy : Block region writes event=0xd5,umask=0x40 01 unc_m_sb_occupancy.pmm_rds uncore memory Scoreboard Occupancy : Persistent Mem reads event=0xd5,umask=0x4 01 unc_m_sb_occupancy.pmm_wrs uncore memory Scoreboard Occupancy : Persistent Mem writes event=0xd5,umask=0x8 01 unc_m_sb_occupancy.rds uncore memory Scoreboard Occupancy : Reads event=0xd5,umask=0x1 01 unc_m_sb_pref_inserts.all uncore memory Scoreboard Prefetch Inserts : All event=0xda,umask=0x1 01 unc_m_sb_pref_inserts.ddr uncore memory Scoreboard Prefetch Inserts : DDR4 event=0xda,umask=0x2 01 unc_m_sb_pref_inserts.pmm uncore memory Scoreboard Prefetch Inserts : PMM event=0xda,umask=0x4 01 unc_m_sb_pref_occupancy.all uncore memory Scoreboard Prefetch Occupancy : All event=0xdb,umask=0x1 01 unc_m_sb_pref_occupancy.ddr uncore memory Scoreboard Prefetch Occupancy : DDR4 event=0xdb,umask=0x2 01 unc_m_sb_pref_occupancy.pmm uncore memory Scoreboard Prefetch Occupancy : Persistent Mem event=0xdb,ch_mask=0x00000000,fc_mask=0x00000000,umask=0x4 01 unc_m_sb_reject.canary uncore memory Number of Scoreboard Requests Rejected event=0xd4,umask=0x8 01 unc_m_sb_reject.ddr_early_cmp uncore memory Number of Scoreboard Requests Rejected event=0xd4,umask=0x20 01 unc_m_sb_reject.fm_addr_cnflt uncore memory Number of Scoreboard Requests Rejected : FM requests rejected due to full address conflict event=0xd4,umask=0x2 01 unc_m_sb_reject.nm_set_cnflt uncore memory Number of Scoreboard Requests Rejected : NM requests rejected due to set conflict event=0xd4,umask=0x1 01 unc_m_sb_reject.patrol_set_cnflt uncore memory Number of Scoreboard Requests Rejected : Patrol requests rejected due to set conflict event=0xd4,umask=0x4 01 unc_m_sb_strv_alloc.fm_rd uncore memory : Far Mem Read - Set event=0xd7,umask=0x2 01 unc_m_sb_strv_alloc.fm_tgr uncore memory : Near Mem Read - Clear event=0xd7,umask=0x10 01 unc_m_sb_strv_alloc.fm_wr uncore memory : Far Mem Write - Set event=0xd7,umask=0x8 01 unc_m_sb_strv_alloc.nm_rd uncore memory : Near Mem Read - Set event=0xd7,umask=0x1 01 unc_m_sb_strv_alloc.nm_wr uncore memory : Near Mem Write - Set event=0xd7,umask=0x4 01 unc_m_sb_strv_dealloc.fm_rd uncore memory : Far Mem Read - Set event=0xde,umask=0x2 01 unc_m_sb_strv_dealloc.fm_tgr uncore memory : Near Mem Read - Clear event=0xde,umask=0x10 01 unc_m_sb_strv_dealloc.fm_wr uncore memory : Far Mem Write - Set event=0xde,umask=0x8 01 unc_m_sb_strv_dealloc.nm_rd uncore memory : Near Mem Read - Set event=0xde,umask=0x1 01 unc_m_sb_strv_dealloc.nm_wr uncore memory : Near Mem Write - Set event=0xde,umask=0x4 01 unc_m_sb_strv_occ.fm_rd uncore memory : Far Mem Read event=0xd8,umask=0x2 01 unc_m_sb_strv_occ.fm_tgr uncore memory : Near Mem Read - Clear event=0xd8,umask=0x10 01 unc_m_sb_strv_occ.fm_wr uncore memory : Far Mem Write event=0xd8,umask=0x8 01 unc_m_sb_strv_occ.nm_rd uncore memory : Near Mem Read event=0xd8,umask=0x1 01 unc_m_sb_strv_occ.nm_wr uncore memory : Near Mem Write event=0xd8,umask=0x4 01 unc_m_tagchk.hit uncore memory 2LM Tag check hit in near memory cache (DDR4) event=0xd3,umask=0x1 01 unc_m_tagchk.miss_clean uncore memory 2LM Tag check miss, no data at this line event=0xd3,umask=0x2 01 unc_m_tagchk.miss_dirty uncore memory 2LM Tag check miss, existing data may be evicted to PMM event=0xd3,umask=0x4 01 unc_m_tagchk.nm_rd_hit uncore memory 2LM Tag check hit due to memory read event=0xd3,umask=0x8 01 unc_m_tagchk.nm_wr_hit uncore memory 2LM Tag check hit due to memory write event=0xd3,umask=0x10 01 unc_m_wpq_inserts.pch0 uncore memory Write Pending Queue Allocations event=0x20,umask=0x1 01 Write Pending Queue Allocations : Counts the number of allocations into the Write Pending Queue. This can then be used to calculate the average queuing latency (in conjunction with the WPQ occupancy count). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC unc_m_wpq_inserts.pch1 uncore memory Write Pending Queue Allocations event=0x20,umask=0x2 01 Write Pending Queue Allocations : Counts the number of allocations into the Write Pending Queue. This can then be used to calculate the average queuing latency (in conjunction with the WPQ occupancy count). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC unc_m_wpq_occupancy_pch0 uncore memory Write Pending Queue Occupancy event=0x82 01 Write Pending Queue Occupancy : Accumulates the occupancies of the Write Pending Queue each cycle. This can then be used to calculate both the average queue occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC. This is not to be confused with actually performing the write to DRAM. Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies. So, we provide filtering based on if the request has posted or not. By using the not posted filter, we can track how long writes spent in the iMC before completions were sent to the HA. The posted filter, on the other hand, provides information about how much queueing is actually happening in the iMC for writes before they are actually issued to memory. High average occupancies will generally coincide with high write major mode counts unc_m_wpq_occupancy_pch1 uncore memory Write Pending Queue Occupancy event=0x83 01 Write Pending Queue Occupancy : Accumulates the occupancies of the Write Pending Queue each cycle. This can then be used to calculate both the average queue occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC. This is not to be confused with actually performing the write to DRAM. Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies. So, we provide filtering based on if the request has posted or not. By using the not posted filter, we can track how long writes spent in the iMC before completions were sent to the HA. The posted filter, on the other hand, provides information about how much queueing is actually happening in the iMC for writes before they are actually issued to memory. High average occupancies will generally coincide with high write major mode counts unc_m_wpq_read_hit uncore memory Write Pending Queue CAM Match event=0x23,ch_mask=0x00000000,fc_mask=0x00000000 01 Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_m_wpq_write_hit uncore memory Write Pending Queue CAM Match event=0x24,ch_mask=0x00000000,fc_mask=0x00000000 01 Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_p_clockticks uncore power PCU PCLK Clockticks event=0x1 01 Number of PCU PCLK Clock cycles while the event is enabled unc_p_fivr_ps_ps0_cycles uncore power Phase Shed 0 Cycles event=0x75 01 Phase Shed 0 Cycles : Cycles spent in phase-shedding power state 0 unc_p_fivr_ps_ps1_cycles uncore power Phase Shed 1 Cycles event=0x76 01 Phase Shed 1 Cycles : Cycles spent in phase-shedding power state 1 unc_p_fivr_ps_ps2_cycles uncore power Phase Shed 2 Cycles event=0x77 01 Phase Shed 2 Cycles : Cycles spent in phase-shedding power state 2 unc_p_fivr_ps_ps3_cycles uncore power Phase Shed 3 Cycles event=0x78 01 Phase Shed 3 Cycles : Cycles spent in phase-shedding power state 3 unc_p_freq_clip_avx256 uncore power AVX256 Frequency Clipping event=0x49 01 unc_p_freq_clip_avx512 uncore power AVX512 Frequency Clipping event=0x4a 01 unc_p_freq_max_limit_thermal_cycles uncore power Thermal Strongest Upper Limit Cycles event=0x4 01 Thermal Strongest Upper Limit Cycles : Number of cycles any frequency is reduced due to a thermal limit. Count only if throttling is occurring unc_p_freq_max_power_cycles uncore power Power Strongest Upper Limit Cycles event=0x5 01 Power Strongest Upper Limit Cycles : Counts the number of cycles when power is the upper limit on frequency unc_p_freq_min_io_p_cycles uncore power IO P Limit Strongest Lower Limit Cycles event=0x73 01 IO P Limit Strongest Lower Limit Cycles : Counts the number of cycles when IO P Limit is preventing us from dropping the frequency lower. This algorithm monitors the needs to the IO subsystem on both local and remote sockets and will maintain a frequency high enough to maintain good IO BW. This is necessary for when all the IA cores on a socket are idle but a user still would like to maintain high IO Bandwidth unc_p_freq_trans_cycles uncore power Cycles spent changing Frequency event=0x74 01 Cycles spent changing Frequency : Counts the number of cycles when the system is changing frequency. This can not be filtered by thread ID. One can also use it with the occupancy counter that monitors number of threads in C0 to estimate the performance impact that frequency transitions had on the system unc_p_memory_phase_shedding_cycles uncore power Memory Phase Shedding Cycles event=0x2f 01 Memory Phase Shedding Cycles : Counts the number of cycles that the PCU has triggered memory phase shedding. This is a mode that can be run in the iMC physicals that saves power at the expense of additional latency unc_p_pkg_residency_c0_cycles uncore power Package C State Residency - C0 event=0x2a 01 Package C State Residency - C0 : Counts the number of cycles when the package was in C0. This event can be used in conjunction with edge detect to count C0 entrances (or exits using invert). Residency events do not include transition times unc_p_pkg_residency_c2e_cycles uncore power Package C State Residency - C2E event=0x2b 01 Package C State Residency - C2E : Counts the number of cycles when the package was in C2E. This event can be used in conjunction with edge detect to count C2E entrances (or exits using invert). Residency events do not include transition times unc_p_pkg_residency_c6_cycles uncore power Package C State Residency - C6 event=0x2d 01 Package C State Residency - C6 : Counts the number of cycles when the package was in C6. This event can be used in conjunction with edge detect to count C6 entrances (or exits using invert). Residency events do not include transition times unc_p_pmax_throttled_cycles uncore power UNC_P_PMAX_THROTTLED_CYCLES event=0x6 01 unc_p_power_state_occupancy_cores_c0 uncore power Number of cores in C0 event=0x35 01 Number of cores in C0 : This is an occupancy event that tracks the number of cores that are in the chosen C-State. It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_power_state_occupancy_cores_c3 uncore power Number of cores in C3 event=0x36 01 Number of cores in C3 : This is an occupancy event that tracks the number of cores that are in the chosen C-State. It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_power_state_occupancy_cores_c6 uncore power Number of cores in C6 event=0x37 01 Number of cores in C6 : This is an occupancy event that tracks the number of cores that are in the chosen C-State. It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_prochot_external_cycles uncore power External Prochot event=0xa 01 External Prochot : Counts the number of cycles that we are in external PROCHOT mode. This mode is triggered when a sensor off the die determines that something off-die (like DRAM) is too hot and must throttle to avoid damaging the chip unc_p_prochot_internal_cycles uncore power Internal Prochot event=0x9 01 Internal Prochot : Counts the number of cycles that we are in Internal PROCHOT mode. This mode is triggered when a sensor on the die determines that we are too hot and must throttle to avoid damaging the chip unc_p_total_transition_cycles uncore power Total Core C State Transition Cycles event=0x72 01 Total Core C State Transition Cycles : Number of cycles spent performing core C state transitions across all cores core_reject_l2q.all cache Requests rejected by the L2Q event=0x31,period=200003 00 Counts the number of demand and L1 prefetcher requests rejected by the L2Q due to a full or nearly full condition which likely indicates back pressure from L2Q. It also counts requests that would have gone directly to the XQ, but are rejected due to a full or nearly full condition, indicating back pressure from the IDI link. The L2Q may also reject transactions from a core to ensure fairness between cores, or to delay a core's dirty eviction when the address conflicts with incoming external snoops dl1.dirty_eviction cache L1 Cache evictions for dirty data event=0x51,period=200003,umask=0x1 00 Counts when a modified (dirty) cache line is evicted from the data L1 cache and needs to be written back to memory. No count will occur if the evicted line is clean, and hence does not require a writeback fetch_stall.icache_fill_pending_cycles cache Cycles code-fetch stalled due to an outstanding ICache miss event=0x86,period=200003,umask=0x2 00 Counts cycles that fetch is stalled due to an outstanding ICache miss. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes due to an ICache miss. Note: this event is not the same as the total number of cycles spent retrieving instruction cache lines from the memory hierarchy l2_reject_xq.all cache Requests rejected by the XQ event=0x30,period=200003 00 Counts the number of demand and prefetch transactions that the L2 XQ rejects due to a full or near full condition which likely indicates back pressure from the intra-die interconnect (IDI) fabric. The XQ may reject transactions from the L2Q (non-cacheable requests), L2 misses and L2 write-back victims longest_lat_cache.miss cache L2 cache request misses event=0x2e,period=200003,umask=0x41 00 Counts memory requests originating from the core that miss in the L2 cache longest_lat_cache.reference cache L2 cache requests event=0x2e,period=200003,umask=0x4f 00 Counts memory requests originating from the core that reference a cache line in the L2 cache mem_load_uops_retired.dram_hit cache Loads retired that came from DRAM (Precise event capable) Supports address when precise (Must be precise) event=0xd1,period=200003,umask=0x80 00 Counts memory load uops retired where the data is retrieved from DRAM. Event is counted at retirement, so the speculative loads are ignored. A memory load can hit (or miss) the L1 cache, hit (or miss) the L2 cache, hit DRAM, hit in the WCB or receive a HITM response Supports address when precise (Must be precise) mem_load_uops_retired.hitm cache Memory uop retired where cross core or cross module HITM occurred (Precise event capable) Supports address when precise (Must be precise) event=0xd1,period=200003,umask=0x20 00 Counts load uops retired where the cache line containing the data was in the modified state of another core or modules cache (HITM). More specifically, this means that when the load address was checked by other caching agents (typically another processor) in the system, one of those caching agents indicated that they had a dirty copy of the data. Loads that obtain a HITM response incur greater latency than most is typical for a load. In addition, since HITM indicates that some other processor had this data in its cache, it implies that the data was shared between processors, or potentially was a lock or semaphore value. This event is useful for locating sharing, false sharing, and contended locks Supports address when precise (Must be precise) mem_load_uops_retired.l1_hit cache Load uops retired that hit L1 data cache (Precise event capable) Supports address when precise (Must be precise) event=0xd1,period=200003,umask=0x1 00 Counts load uops retired that hit the L1 data cache Supports address when precise (Must be precise) mem_load_uops_retired.l1_miss cache Load uops retired that missed L1 data cache (Precise event capable) Supports address when precise (Must be precise) event=0xd1,period=200003,umask=0x8 00 Counts load uops retired that miss the L1 data cache Supports address when precise (Must be precise) mem_load_uops_retired.l2_hit cache Load uops retired that hit L2 (Precise event capable) Supports address when precise (Must be precise) event=0xd1,period=200003,umask=0x2 00 Counts load uops retired that hit in the L2 cache Supports address when precise (Must be precise) mem_load_uops_retired.l2_miss cache Load uops retired that missed L2 (Precise event capable) Supports address when precise (Must be precise) event=0xd1,period=200003,umask=0x10 00 Counts load uops retired that miss in the L2 cache Supports address when precise (Must be precise) mem_load_uops_retired.wcb_hit cache Loads retired that hit WCB (Precise event capable) Supports address when precise (Must be precise) event=0xd1,period=200003,umask=0x40 00 Counts memory load uops retired where the data is retrieved from the WCB (or fill buffer), indicating that the load found its data while that data was in the process of being brought into the L1 cache. Typically a load will receive this indication when some other load or prefetch missed the L1 cache and was in the process of retrieving the cache line containing the data, but that process had not yet finished (and written the data back to the cache). For example, consider load X and Y, both referencing the same cache line that is not in the L1 cache. If load X misses cache first, it obtains and WCB (or fill buffer) and begins the process of requesting the data. When load Y requests the data, it will either hit the WCB, or the L1 cache, depending on exactly what time the request to Y occurs Supports address when precise (Must be precise) mem_uops_retired.all cache Memory uops retired (Precise event capable) Supports address when precise (Must be precise) event=0xd0,period=200003,umask=0x83 00 Counts the number of memory uops retired that is either a loads or a store or both Supports address when precise (Must be precise) mem_uops_retired.all_loads cache Load uops retired (Precise event capable) Supports address when precise (Must be precise) event=0xd0,period=200003,umask=0x81 00 Counts the number of load uops retired Supports address when precise (Must be precise) mem_uops_retired.all_stores cache Store uops retired (Precise event capable) Supports address when precise (Must be precise) event=0xd0,period=200003,umask=0x82 00 Counts the number of store uops retired Supports address when precise (Must be precise) mem_uops_retired.lock_loads cache Locked load uops retired (Precise event capable) Supports address when precise (Must be precise) event=0xd0,period=200003,umask=0x21 00 Counts locked memory uops retired. This includes regular locks and bus locks. (To specifically count bus locks only, see the Offcore response event.) A locked access is one with a lock prefix, or an exchange to memory. See the SDM for a complete description of which memory load accesses are locks Supports address when precise (Must be precise) mem_uops_retired.split cache Memory uops retired that split a cache-line (Precise event capable) Supports address when precise (Must be precise) event=0xd0,period=200003,umask=0x43 00 Counts memory uops retired where the data requested spans a 64 byte cache line boundary Supports address when precise (Must be precise) mem_uops_retired.split_loads cache Load uops retired that split a cache-line (Precise event capable) Supports address when precise (Must be precise) event=0xd0,period=200003,umask=0x41 00 Counts load uops retired where the data requested spans a 64 byte cache line boundary Supports address when precise (Must be precise) mem_uops_retired.split_stores cache Stores uops retired that split a cache-line (Precise event capable) Supports address when precise (Must be precise) event=0xd0,period=200003,umask=0x42 00 Counts store uops retired where the data requested spans a 64 byte cache line boundary Supports address when precise (Must be precise) offcore_response cache Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) event=0xb7,period=100007,umask=0x1 00 offcore_response.any_data_rd.l2_hit cache Counts data reads (demand & prefetch) that hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000043091 00 Counts data reads (demand & prefetch) that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_data_rd.l2_miss.any cache Counts data reads (demand & prefetch) that miss the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x3600003091 00 Counts data reads (demand & prefetch) that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_data_rd.l2_miss.hitm_other_core cache Counts data reads (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000003091 00 Counts data reads (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_data_rd.l2_miss.hit_other_core_no_fwd cache Counts data reads (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400003091 00 Counts data reads (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_data_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data reads (demand & prefetch) that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200003091 00 Counts data reads (demand & prefetch) that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_pf_data_rd.l2_hit cache Counts data reads generated by L1 or L2 prefetchers that hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000043010 00 Counts data reads generated by L1 or L2 prefetchers that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_pf_data_rd.l2_miss.any cache Counts data reads generated by L1 or L2 prefetchers that miss the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x3600003010 00 Counts data reads generated by L1 or L2 prefetchers that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_pf_data_rd.l2_miss.hitm_other_core cache Counts data reads generated by L1 or L2 prefetchers that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000003010 00 Counts data reads generated by L1 or L2 prefetchers that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_pf_data_rd.l2_miss.hit_other_core_no_fwd cache Counts data reads generated by L1 or L2 prefetchers that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400003010 00 Counts data reads generated by L1 or L2 prefetchers that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_pf_data_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data reads generated by L1 or L2 prefetchers that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200003010 00 Counts data reads generated by L1 or L2 prefetchers that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_read.l2_hit cache Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x00000432b7 00 Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_read.l2_miss.any cache Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that miss the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x36000032b7 00 Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_read.l2_miss.hitm_other_core cache Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x10000032b7 00 Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_read.l2_miss.hit_other_core_no_fwd cache Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x04000032b7 00 Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_read.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x02000032b7 00 Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_request.any_response cache Counts requests to the uncore subsystem that have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000018000 00 Counts requests to the uncore subsystem that have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_request.l2_hit cache Counts requests to the uncore subsystem that hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000048000 00 Counts requests to the uncore subsystem that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_request.l2_miss.hitm_other_core cache Counts requests to the uncore subsystem that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000008000 00 Counts requests to the uncore subsystem that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_request.l2_miss.hit_other_core_no_fwd cache Counts requests to the uncore subsystem that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400008000 00 Counts requests to the uncore subsystem that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_request.l2_miss.snoop_miss_or_no_snoop_needed cache Counts requests to the uncore subsystem that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200008000 00 Counts requests to the uncore subsystem that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_rfo.l2_hit cache Counts reads for ownership (RFO) requests (demand & prefetch) that hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000040022 00 Counts reads for ownership (RFO) requests (demand & prefetch) that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_rfo.l2_miss.any cache Counts reads for ownership (RFO) requests (demand & prefetch) that miss the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x3600000022 00 Counts reads for ownership (RFO) requests (demand & prefetch) that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_rfo.l2_miss.hitm_other_core cache Counts reads for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000000022 00 Counts reads for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_rfo.l2_miss.hit_other_core_no_fwd cache Counts reads for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400000022 00 Counts reads for ownership (RFO) requests (demand & prefetch) that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_rfo.l2_miss.snoop_miss_or_no_snoop_needed cache Counts reads for ownership (RFO) requests (demand & prefetch) that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000022 00 Counts reads for ownership (RFO) requests (demand & prefetch) that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.bus_locks.any_response cache Counts bus lock and split lock requests that have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010400 00 Counts bus lock and split lock requests that have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.corewb.l2_hit cache Counts the number of writeback transactions caused by L1 or L2 cache evictions that hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000040008 00 Counts the number of writeback transactions caused by L1 or L2 cache evictions that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.corewb.l2_miss.any cache Counts the number of writeback transactions caused by L1 or L2 cache evictions that miss the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x3600000008 00 Counts the number of writeback transactions caused by L1 or L2 cache evictions that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.corewb.l2_miss.hitm_other_core cache Counts the number of writeback transactions caused by L1 or L2 cache evictions that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000000008 00 Counts the number of writeback transactions caused by L1 or L2 cache evictions that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.corewb.l2_miss.hit_other_core_no_fwd cache Counts the number of writeback transactions caused by L1 or L2 cache evictions that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400000008 00 Counts the number of writeback transactions caused by L1 or L2 cache evictions that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.corewb.l2_miss.snoop_miss_or_no_snoop_needed cache Counts the number of writeback transactions caused by L1 or L2 cache evictions that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000008 00 Counts the number of writeback transactions caused by L1 or L2 cache evictions that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_code_rd.l2_hit cache Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000040004 00 Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_code_rd.l2_miss.any cache Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that miss the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x3600000004 00 Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_code_rd.l2_miss.hit_other_core_no_fwd cache Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400000004 00 Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_code_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000004 00 Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_code_rd.outstanding cache Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that are outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000004 00 Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache that are outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_data_rd.l2_hit cache Counts demand cacheable data reads of full cache lines that hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000040001 00 Counts demand cacheable data reads of full cache lines that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_data_rd.l2_miss.any cache Counts demand cacheable data reads of full cache lines that miss the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x3600000001 00 Counts demand cacheable data reads of full cache lines that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_data_rd.l2_miss.hitm_other_core cache Counts demand cacheable data reads of full cache lines that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000000001 00 Counts demand cacheable data reads of full cache lines that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_data_rd.l2_miss.hit_other_core_no_fwd cache Counts demand cacheable data reads of full cache lines that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400000001 00 Counts demand cacheable data reads of full cache lines that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_data_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts demand cacheable data reads of full cache lines that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000001 00 Counts demand cacheable data reads of full cache lines that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_data_rd.outstanding cache Counts demand cacheable data reads of full cache lines that are outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000001 00 Counts demand cacheable data reads of full cache lines that are outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_rfo.l2_hit cache Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000040002 00 Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_rfo.l2_miss.any cache Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that miss the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x3600000002 00 Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_rfo.l2_miss.hitm_other_core cache Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000000002 00 Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_rfo.l2_miss.hit_other_core_no_fwd cache Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400000002 00 Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_rfo.l2_miss.snoop_miss_or_no_snoop_needed cache Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000002 00 Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_rfo.outstanding cache Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that are outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000002 00 Counts demand reads for ownership (RFO) requests generated by a write to full data cache line that are outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.full_streaming_stores.l2_hit cache Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000040800 00 Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.full_streaming_stores.l2_miss.any cache Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that miss the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x3600000800 00 Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.full_streaming_stores.l2_miss.hitm_other_core cache Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000000800 00 Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.full_streaming_stores.l2_miss.hit_other_core_no_fwd cache Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400000800 00 Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.full_streaming_stores.l2_miss.snoop_miss_or_no_snoop_needed cache Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000800 00 Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.partial_reads.l2_miss.any cache Counts demand data partial reads, including data in uncacheable (UC) or uncacheable write combining (USWC) memory types that miss the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x3600000080 00 Counts demand data partial reads, including data in uncacheable (UC) or uncacheable write combining (USWC) memory types that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.partial_streaming_stores.l2_hit cache Counts partial cache line data writes to uncacheable write combining (USWC) memory region that hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000044000 00 Counts partial cache line data writes to uncacheable write combining (USWC) memory region that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.partial_streaming_stores.l2_miss.any cache Counts partial cache line data writes to uncacheable write combining (USWC) memory region that miss the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x3600004000 00 Counts partial cache line data writes to uncacheable write combining (USWC) memory region that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.partial_streaming_stores.l2_miss.hitm_other_core cache Counts partial cache line data writes to uncacheable write combining (USWC) memory region that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000004000 00 Counts partial cache line data writes to uncacheable write combining (USWC) memory region that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.partial_streaming_stores.l2_miss.hit_other_core_no_fwd cache Counts partial cache line data writes to uncacheable write combining (USWC) memory region that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400004000 00 Counts partial cache line data writes to uncacheable write combining (USWC) memory region that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.partial_streaming_stores.l2_miss.snoop_miss_or_no_snoop_needed cache Counts partial cache line data writes to uncacheable write combining (USWC) memory region that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200004000 00 Counts partial cache line data writes to uncacheable write combining (USWC) memory region that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.partial_writes.l2_miss.any cache Counts the number of demand write requests (RFO) generated by a write to partial data cache line, including the writes to uncacheable (UC) and write through (WT), and write protected (WP) types of memory that miss the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x3600000100 00 Counts the number of demand write requests (RFO) generated by a write to partial data cache line, including the writes to uncacheable (UC) and write through (WT), and write protected (WP) types of memory that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l1_data_rd.l2_hit cache Counts data cache line reads generated by hardware L1 data cache prefetcher that hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000042000 00 Counts data cache line reads generated by hardware L1 data cache prefetcher that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l1_data_rd.l2_miss.any cache Counts data cache line reads generated by hardware L1 data cache prefetcher that miss the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x3600002000 00 Counts data cache line reads generated by hardware L1 data cache prefetcher that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l1_data_rd.l2_miss.hitm_other_core cache Counts data cache line reads generated by hardware L1 data cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000002000 00 Counts data cache line reads generated by hardware L1 data cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l1_data_rd.l2_miss.hit_other_core_no_fwd cache Counts data cache line reads generated by hardware L1 data cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400002000 00 Counts data cache line reads generated by hardware L1 data cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l1_data_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data cache line reads generated by hardware L1 data cache prefetcher that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200002000 00 Counts data cache line reads generated by hardware L1 data cache prefetcher that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_data_rd.l2_hit cache Counts data cacheline reads generated by hardware L2 cache prefetcher that hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000040010 00 Counts data cacheline reads generated by hardware L2 cache prefetcher that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_data_rd.l2_miss.any cache Counts data cacheline reads generated by hardware L2 cache prefetcher that miss the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x3600000010 00 Counts data cacheline reads generated by hardware L2 cache prefetcher that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_data_rd.l2_miss.hitm_other_core cache Counts data cacheline reads generated by hardware L2 cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000000010 00 Counts data cacheline reads generated by hardware L2 cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_data_rd.l2_miss.hit_other_core_no_fwd cache Counts data cacheline reads generated by hardware L2 cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400000010 00 Counts data cacheline reads generated by hardware L2 cache prefetcher that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_data_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data cacheline reads generated by hardware L2 cache prefetcher that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000010 00 Counts data cacheline reads generated by hardware L2 cache prefetcher that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_rfo.l2_hit cache Counts reads for ownership (RFO) requests generated by L2 prefetcher that hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000040020 00 Counts reads for ownership (RFO) requests generated by L2 prefetcher that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_rfo.l2_miss.any cache Counts reads for ownership (RFO) requests generated by L2 prefetcher that miss the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x3600000020 00 Counts reads for ownership (RFO) requests generated by L2 prefetcher that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_rfo.l2_miss.hitm_other_core cache Counts reads for ownership (RFO) requests generated by L2 prefetcher that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000000020 00 Counts reads for ownership (RFO) requests generated by L2 prefetcher that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_rfo.l2_miss.hit_other_core_no_fwd cache Counts reads for ownership (RFO) requests generated by L2 prefetcher that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400000020 00 Counts reads for ownership (RFO) requests generated by L2 prefetcher that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_rfo.l2_miss.snoop_miss_or_no_snoop_needed cache Counts reads for ownership (RFO) requests generated by L2 prefetcher that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000020 00 Counts reads for ownership (RFO) requests generated by L2 prefetcher that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.streaming_stores.l2_hit cache Counts any data writes to uncacheable write combining (USWC) memory region that hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000044800 00 Counts any data writes to uncacheable write combining (USWC) memory region that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.streaming_stores.l2_miss.any cache Counts any data writes to uncacheable write combining (USWC) memory region that miss the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x3600004800 00 Counts any data writes to uncacheable write combining (USWC) memory region that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.sw_prefetch.l2_hit cache Counts data cache lines requests by software prefetch instructions that hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000041000 00 Counts data cache lines requests by software prefetch instructions that hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.sw_prefetch.l2_miss.any cache Counts data cache lines requests by software prefetch instructions that miss the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x3600001000 00 Counts data cache lines requests by software prefetch instructions that miss the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.sw_prefetch.l2_miss.hitm_other_core cache Counts data cache lines requests by software prefetch instructions that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000001000 00 Counts data cache lines requests by software prefetch instructions that miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.sw_prefetch.l2_miss.hit_other_core_no_fwd cache Counts data cache lines requests by software prefetch instructions that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400001000 00 Counts data cache lines requests by software prefetch instructions that miss the L2 cache with a snoop hit in the other processor module, no data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.sw_prefetch.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data cache lines requests by software prefetch instructions that true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200001000 00 Counts data cache lines requests by software prefetch instructions that true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) cycles_div_busy.fpdiv floating point Cycles the FP divide unit is busy event=0xcd,period=200003,umask=0x2 00 Counts core cycles the floating point divide unit is busy machine_clears.fp_assist floating point Machine clears due to FP assists event=0xc3,period=200003,umask=0x4 00 Counts machine clears due to floating point (FP) operations needing assists. For instance, if the result was a floating point denormal, the hardware clears the pipeline and reissues uops to produce the correct IEEE compliant denormal result uops_retired.fpdiv floating point Floating point divide uops retired. (Precise Event Capable) (Must be precise) event=0xc2,period=2000003,umask=0x8 00 Counts the number of floating point divide uops retired (Must be precise) baclears.all frontend BACLEARs asserted for any branch type event=0xe6,period=200003,umask=0x1 00 Counts the number of times a BACLEAR is signaled for any reason, including, but not limited to indirect branch/call, Jcc (Jump on Conditional Code/Jump if Condition is Met) branch, unconditional branch/call, and returns baclears.cond frontend BACLEARs asserted for conditional branch event=0xe6,period=200003,umask=0x10 00 Counts BACLEARS on Jcc (Jump on Conditional Code/Jump if Condition is Met) branches baclears.return frontend BACLEARs asserted for return branch event=0xe6,period=200003,umask=0x8 00 Counts BACLEARS on return instructions decode_restriction.predecode_wrong frontend Decode restrictions due to predicting wrong instruction length event=0xe9,period=200003,umask=0x1 00 Counts the number of times the prediction (from the predecode cache) for instruction length is incorrect icache.accesses frontend References per ICache line. This event counts differently than Intel processors based on Silvermont microarchitecture event=0x80,period=200003,umask=0x3 00 Counts requests to the Instruction Cache (ICache) for one or more bytes in an ICache Line. The event strives to count on a cache line basis, so that multiple fetches to a single cache line count as one ICACHE.ACCESS. Specifically, the event counts when accesses from straight line code crosses the cache line boundary, or when a branch target is to a new line. This event counts differently than Intel processors based on Silvermont microarchitecture icache.hit frontend References per ICache line that are available in the ICache (hit). This event counts differently than Intel processors based on Silvermont microarchitecture event=0x80,period=200003,umask=0x1 00 Counts requests to the Instruction Cache (ICache) for one or more bytes in an ICache Line and that cache line is in the ICache (hit). The event strives to count on a cache line basis, so that multiple accesses which hit in a single cache line count as one ICACHE.HIT. Specifically, the event counts when straight line code crosses the cache line boundary, or when a branch target is to a new line, and that cache line is in the ICache. This event counts differently than Intel processors based on Silvermont microarchitecture icache.misses frontend References per ICache line that are not available in the ICache (miss). This event counts differently than Intel processors based on Silvermont microarchitecture event=0x80,period=200003,umask=0x2 00 Counts requests to the Instruction Cache (ICache) for one or more bytes in an ICache Line and that cache line is not in the ICache (miss). The event strives to count on a cache line basis, so that multiple accesses which miss in a single cache line count as one ICACHE.MISS. Specifically, the event counts when straight line code crosses the cache line boundary, or when a branch target is to a new line, and that cache line is not in the ICache. This event counts differently than Intel processors based on Silvermont microarchitecture ms_decoded.ms_entry frontend MS decode starts event=0xe7,period=200003,umask=0x1 00 Counts the number of times the Microcode Sequencer (MS) starts a flow of uops from the MSROM. It does not count every time a uop is read from the MSROM. The most common case that this counts is when a micro-coded instruction is encountered by the front end of the machine. Other cases include when an instruction encounters a fault, trap, or microcode assist of any sort that initiates a flow of uops. The event will count MS startups for uops that are speculative, and subsequently cleared by branch mispredict or a machine clear machine_clears.memory_ordering memory Machine clears due to memory ordering issue event=0xc3,period=200003,umask=0x2 00 Counts machine clears due to memory ordering issues. This occurs when a snoop request happens and the machine is uncertain if memory ordering will be preserved as another core is in the process of modifying the data misalign_mem_ref.load_page_split memory Load uops that split a page (Precise event capable) (Must be precise) event=0x13,period=200003,umask=0x2 00 Counts when a memory load of a uop spans a page boundary (a split) is retired (Must be precise) misalign_mem_ref.store_page_split memory Store uops that split a page (Precise event capable) (Must be precise) event=0x13,period=200003,umask=0x4 00 Counts when a memory store of a uop spans a page boundary (a split) is retired (Must be precise) fetch_stall.all other Cycles code-fetch stalled due to any reason event=0x86,period=200003 00 Counts cycles that fetch is stalled due to any reason. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes. This will include cycles due to an ITLB miss, ICache miss and other events fetch_stall.itlb_fill_pending_cycles other Cycles code-fetch stalled due to an outstanding ITLB miss event=0x86,period=200003,umask=0x1 00 Counts cycles that fetch is stalled due to an outstanding ITLB miss. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes due to an ITLB miss. Note: this event is not the same as page walk cycles to retrieve an instruction translation hw_interrupts.masked other Cycles hardware interrupts are masked event=0xcb,period=200003,umask=0x2 00 Counts the number of core cycles during which interrupts are masked (disabled). Increments by 1 each core cycle that EFLAGS.IF is 0, regardless of whether interrupts are pending or not hw_interrupts.pending_and_masked other Cycles pending interrupts are masked event=0xcb,period=200003,umask=0x4 00 Counts core cycles during which there are pending interrupts, but interrupts are masked (EFLAGS.IF = 0) hw_interrupts.received other Hardware interrupts received event=0xcb,period=203,umask=0x1 00 Counts hardware interrupts received by the processor br_inst_retired.all_branches pipeline Retired branch instructions (Precise event capable) (Must be precise) event=0xc4,period=200003 00 Counts branch instructions retired for all branch types. This is an architectural performance event (Must be precise) br_inst_retired.all_taken_branches pipeline Retired taken branch instructions (Precise event capable) (Must be precise) event=0xc4,period=200003,umask=0x80 00 Counts the number of taken branch instructions retired (Must be precise) br_inst_retired.call pipeline Retired near call instructions (Precise event capable) (Must be precise) event=0xc4,period=200003,umask=0xf9 00 Counts near CALL branch instructions retired (Must be precise) br_inst_retired.far_branch pipeline Retired far branch instructions (Precise event capable) (Must be precise) event=0xc4,period=200003,umask=0xbf 00 Counts far branch instructions retired. This includes far jump, far call and return, and Interrupt call and return (Must be precise) br_inst_retired.ind_call pipeline Retired near indirect call instructions (Precise event capable) (Must be precise) event=0xc4,period=200003,umask=0xfb 00 Counts near indirect CALL branch instructions retired (Must be precise) br_inst_retired.jcc pipeline Retired conditional branch instructions (Precise event capable) (Must be precise) event=0xc4,period=200003,umask=0x7e 00 Counts retired Jcc (Jump on Conditional Code/Jump if Condition is Met) branch instructions retired, including both when the branch was taken and when it was not taken (Must be precise) br_inst_retired.non_return_ind pipeline Retired instructions of near indirect Jmp or call (Precise event capable) (Must be precise) event=0xc4,period=200003,umask=0xeb 00 Counts near indirect call or near indirect jmp branch instructions retired (Must be precise) br_inst_retired.rel_call pipeline Retired near relative call instructions (Precise event capable) (Must be precise) event=0xc4,period=200003,umask=0xfd 00 Counts near relative CALL branch instructions retired (Must be precise) br_inst_retired.return pipeline Retired near return instructions (Precise event capable) (Must be precise) event=0xc4,period=200003,umask=0xf7 00 Counts near return branch instructions retired (Must be precise) br_inst_retired.taken_jcc pipeline Retired conditional branch instructions that were taken (Precise event capable) (Must be precise) event=0xc4,period=200003,umask=0xfe 00 Counts Jcc (Jump on Conditional Code/Jump if Condition is Met) branch instructions retired that were taken and does not count when the Jcc branch instruction were not taken (Must be precise) br_misp_retired.all_branches pipeline Retired mispredicted branch instructions (Precise event capable) (Must be precise) event=0xc5,period=200003 00 Counts mispredicted branch instructions retired including all branch types (Must be precise) br_misp_retired.ind_call pipeline Retired mispredicted near indirect call instructions (Precise event capable) (Must be precise) event=0xc5,period=200003,umask=0xfb 00 Counts mispredicted near indirect CALL branch instructions retired, where the target address taken was not what the processor predicted (Must be precise) br_misp_retired.jcc pipeline Retired mispredicted conditional branch instructions (Precise event capable) (Must be precise) event=0xc5,period=200003,umask=0x7e 00 Counts mispredicted retired Jcc (Jump on Conditional Code/Jump if Condition is Met) branch instructions retired, including both when the branch was supposed to be taken and when it was not supposed to be taken (but the processor predicted the opposite condition) (Must be precise) br_misp_retired.non_return_ind pipeline Retired mispredicted instructions of near indirect Jmp or near indirect call. (Precise event capable) (Must be precise) event=0xc5,period=200003,umask=0xeb 00 Counts mispredicted branch instructions retired that were near indirect call or near indirect jmp, where the target address taken was not what the processor predicted (Must be precise) br_misp_retired.return pipeline Retired mispredicted near return instructions (Precise event capable) (Must be precise) event=0xc5,period=200003,umask=0xf7 00 Counts mispredicted near RET branch instructions retired, where the return address taken was not what the processor predicted (Must be precise) br_misp_retired.taken_jcc pipeline Retired mispredicted conditional branch instructions that were taken (Precise event capable) (Must be precise) event=0xc5,period=200003,umask=0xfe 00 Counts mispredicted retired Jcc (Jump on Conditional Code/Jump if Condition is Met) branch instructions retired that were supposed to be taken but the processor predicted that it would not be taken (Must be precise) cpu_clk_unhalted.core pipeline Core cycles when core is not halted (Fixed event) event=0x3c,period=2000003 00 Counts the number of core cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. In mobile systems the core frequency may change from time to time. For this reason this event may have a changing ratio with regards to time. This event uses fixed counter 1. You cannot collect a PEBs record for this event cpu_clk_unhalted.core_p pipeline Core cycles when core is not halted event=0x3c,period=2000003 00 Core cycles when core is not halted. This event uses a (_P)rogrammable general purpose performance counter cpu_clk_unhalted.ref pipeline Reference cycles when core is not halted event=0x0,umask=0x03,period=2000003 00 Reference cycles when core is not halted. This event uses a programmable general purpose performance counter cpu_clk_unhalted.ref_tsc pipeline Reference cycles when core is not halted (Fixed event) event=0,period=2000003,umask=0x3 00 Counts the number of reference cycles that the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. In mobile systems the core frequency may change from time. This event is not affected by core frequency changes but counts as if the core is running at the maximum frequency all the time. This event uses fixed counter 2. You cannot collect a PEBs record for this event cycles_div_busy.all pipeline Cycles a divider is busy event=0xcd,period=2000003 00 Counts core cycles if either divide unit is busy cycles_div_busy.idiv pipeline Cycles the integer divide unit is busy event=0xcd,period=200003,umask=0x1 00 Counts core cycles the integer divide unit is busy inst_retired.any pipeline Instructions retired (Fixed event) event=0xc0,period=2000003 00 Counts the number of instructions that retire execution. For instructions that consist of multiple uops, this event counts the retirement of the last uop of the instruction. The counter continues counting during hardware interrupts, traps, and inside interrupt handlers. This event uses fixed counter 0. You cannot collect a PEBs record for this event inst_retired.any_p pipeline Instructions retired (Precise event capable) (Must be precise) event=0xc0,period=2000003 00 Counts the number of instructions that retire execution. For instructions that consist of multiple uops, this event counts the retirement of the last uop of the instruction. The event continues counting during hardware interrupts, traps, and inside interrupt handlers. This is an architectural performance event. This event uses a (_P)rogrammable general purpose performance counter. *This event is Precise Event capable: The EventingRIP field in the PEBS record is precise to the address of the instruction which caused the event. Note: Because PEBS records can be collected only on IA32_PMC0, only one event can use the PEBS facility at a time (Must be precise) issue_slots_not_consumed.any pipeline Unfilled issue slots per cycle event=0xca,period=200003 00 Counts the number of issue slots per core cycle that were not consumed by the backend due to either a full resource in the backend (RESOURCE_FULL) or due to the processor recovering from some event (RECOVERY) issue_slots_not_consumed.recovery pipeline Unfilled issue slots per cycle to recover event=0xca,period=200003,umask=0x2 00 Counts the number of issue slots per core cycle that were not consumed by the backend because allocation is stalled waiting for a mispredicted jump to retire or other branch-like conditions (e.g. the event is relevant during certain microcode flows). Counts all issue slots blocked while within this window including slots where uops were not available in the Instruction Queue issue_slots_not_consumed.resource_full pipeline Unfilled issue slots per cycle because of a full resource in the backend event=0xca,period=200003,umask=0x1 00 Counts the number of issue slots per core cycle that were not consumed because of a full resource in the backend. Including but not limited to resources such as the Re-order Buffer (ROB), reservation stations (RS), load/store buffers, physical registers, or any other needed machine resource that is currently unavailable. Note that uops must be available for consumption in order for this event to fire. If a uop is not available (Instruction Queue is empty), this event will not count ld_blocks.4k_alias pipeline Loads blocked because address has 4k partial address false dependence (Precise event capable) (Must be precise) event=0x3,period=200003,umask=0x4 00 Counts loads that block because their address modulo 4K matches a pending store (Must be precise) ld_blocks.all_block pipeline Loads blocked (Precise event capable) (Must be precise) event=0x3,period=200003,umask=0x10 00 Counts anytime a load that retires is blocked for any reason (Must be precise) ld_blocks.data_unknown pipeline Loads blocked due to store data not ready (Precise event capable) (Must be precise) event=0x3,period=200003,umask=0x1 00 Counts a load blocked from using a store forward, but did not occur because the store data was not available at the right time. The forward might occur subsequently when the data is available (Must be precise) ld_blocks.store_forward pipeline Loads blocked due to store forward restriction (Precise event capable) (Must be precise) event=0x3,period=200003,umask=0x2 00 Counts a load blocked from using a store forward because of an address/size mismatch, only one of the loads blocked from each store will be counted (Must be precise) ld_blocks.utlb_miss pipeline Loads blocked because address in not in the UTLB (Precise event capable) (Must be precise) event=0x3,period=200003,umask=0x8 00 Counts loads blocked because they are unable to find their physical address in the micro TLB (UTLB) (Must be precise) machine_clears.all pipeline All machine clears event=0xc3,period=200003 00 Counts machine clears for any reason machine_clears.disambiguation pipeline Machine clears due to memory disambiguation event=0xc3,period=200003,umask=0x8 00 Counts machine clears due to memory disambiguation. Memory disambiguation happens when a load which has been issued conflicts with a previous unretired store in the pipeline whose address was not known at issue time, but is later resolved to be the same as the load address machine_clears.smc pipeline Self-Modifying Code detected event=0xc3,period=200003,umask=0x1 00 Counts the number of times that the processor detects that a program is writing to a code section and has to perform a machine clear because of that modification. Self-modifying code (SMC) causes a severe penalty in all Intel(R) architecture processors uops_issued.any pipeline Uops issued to the back end per cycle event=0xe,period=200003 00 Counts uops issued by the front end and allocated into the back end of the machine. This event counts uops that retire as well as uops that were speculatively executed but didn't retire. The sort of speculative uops that might be counted includes, but is not limited to those uops issued in the shadow of a miss-predicted branch, those uops that are inserted during an assist (such as for a denormal floating point result), and (previously allocated) uops that might be canceled during a machine clear uops_not_delivered.any pipeline Uops requested but not-delivered to the back-end per cycle event=0x9c,period=200003 00 This event used to measure front-end inefficiencies. I.e. when front-end of the machine is not delivering uops to the back-end and the back-end has is not stalled. This event can be used to identify if the machine is truly front-end bound. When this event occurs, it is an indication that the front-end of the machine is operating at less than its theoretical peak performance. Background: We can think of the processor pipeline as being divided into 2 broader parts: Front-end and Back-end. Front-end is responsible for fetching the instruction, decoding into uops in machine understandable format and putting them into a uop queue to be consumed by back end. The back-end then takes these uops, allocates the required resources. When all resources are ready, uops are executed. If the back-end is not ready to accept uops from the front-end, then we do not want to count these as front-end bottlenecks. However, whenever we have bottlenecks in the back-end, we will have allocation unit stalls and eventually forcing the front-end to wait until the back-end is ready to receive more uops. This event counts only when back-end is requesting more uops and front-end is not able to provide them. When 3 uops are requested and no uops are delivered, the event counts 3. When 3 are requested, and only 1 is delivered, the event counts 2. When only 2 are delivered, the event counts 1. Alternatively stated, the event will not count if 3 uops are delivered, or if the back end is stalled and not requesting any uops at all. Counts indicate missed opportunities for the front-end to deliver a uop to the back end. Some examples of conditions that cause front-end efficiencies are: ICache misses, ITLB misses, and decoder restrictions that limit the front-end bandwidth. Known Issues: Some uops require multiple allocation slots. These uops will not be charged as a front end 'not delivered' opportunity, and will be regarded as a back end problem. For example, the INC instruction has one uop that requires 2 issue slots. A stream of INC instructions will not count as UOPS_NOT_DELIVERED, even though only one instruction can be issued per clock. The low uop issue rate for a stream of INC instructions is considered to be a back end issue uops_retired.any pipeline Uops retired (Precise event capable) (Must be precise) event=0xc2,period=2000003 00 Counts uops which retired (Must be precise) uops_retired.idiv pipeline Integer divide uops retired. (Precise Event Capable) (Must be precise) event=0xc2,period=2000003,umask=0x10 00 Counts the number of integer divide uops retired (Must be precise) uops_retired.ms pipeline MS uops retired (Precise event capable) (Must be precise) event=0xc2,period=2000003,umask=0x1 00 Counts uops retired that are from the complex flows issued by the micro-sequencer (MS). Counts both the uops from a micro-coded instruction, and the uops that might be generated from a micro-coded assist (Must be precise) itlb.miss virtual memory ITLB misses event=0x81,period=200003,umask=0x4 00 Counts the number of times the machine was unable to find a translation in the Instruction Translation Lookaside Buffer (ITLB) for a linear address of an instruction fetch. It counts when new translation are filled into the ITLB. The event is speculative in nature, but will not count translations (page walks) that are begun and not finished, or translations that are finished but not filled into the ITLB mem_uops_retired.dtlb_miss virtual memory Memory uops retired that missed the DTLB (Precise event capable) Supports address when precise (Must be precise) event=0xd0,period=200003,umask=0x13 00 Counts uops retired that had a DTLB miss on load, store or either. Note that when two distinct memory operations to the same page miss the DTLB, only one of them will be recorded as a DTLB miss Supports address when precise (Must be precise) mem_uops_retired.dtlb_miss_loads virtual memory Load uops retired that missed the DTLB (Precise event capable) Supports address when precise (Must be precise) event=0xd0,period=200003,umask=0x11 00 Counts load uops retired that caused a DTLB miss Supports address when precise (Must be precise) mem_uops_retired.dtlb_miss_stores virtual memory Store uops retired that missed the DTLB (Precise event capable) Supports address when precise (Must be precise) event=0xd0,period=200003,umask=0x12 00 Counts store uops retired that caused a DTLB miss Supports address when precise (Must be precise) page_walks.cycles virtual memory Duration of page-walks in cycles event=0x5,period=200003,umask=0x3 00 Counts every core cycle a page-walk is in progress due to either a data memory operation or an instruction fetch page_walks.d_side_cycles virtual memory Duration of D-side page-walks in cycles event=0x5,period=200003,umask=0x1 00 Counts every core cycle when a Data-side (walks due to a data operation) page walk is in progress page_walks.i_side_cycles virtual memory Duration of I-side pagewalks in cycles event=0x5,period=200003,umask=0x2 00 Counts every core cycle when a Instruction-side (walks due to an instruction fetch) page walk is in progress core_reject_l2q.all cache Requests rejected by the L2Q event=0x31,period=200003 00 Counts the number of demand and L1 prefetcher requests rejected by the L2Q due to a full or nearly full condition which likely indicates back pressure from L2Q. It also counts requests that would have gone directly to the XQ, but are rejected due to a full or nearly full condition, indicating back pressure from the IDI link. The L2Q may also reject transactions from a core to insure fairness between cores, or to delay a core's dirty eviction when the address conflicts with incoming external snoops dl1.replacement cache L1 Cache evictions for dirty data event=0x51,period=200003,umask=0x1 00 Counts when a modified (dirty) cache line is evicted from the data L1 cache and needs to be written back to memory. No count will occur if the evicted line is clean, and hence does not require a writeback offcore_response.any_data_rd.any_response cache Counts data reads (demand & prefetch) have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000013091 00 Counts data reads (demand & prefetch) have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_data_rd.l2_hit cache Counts data reads (demand & prefetch) hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000043091 00 Counts data reads (demand & prefetch) hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_data_rd.l2_miss.hitm_other_core cache Counts data reads (demand & prefetch) miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000003091 00 Counts data reads (demand & prefetch) miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_data_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data reads (demand & prefetch) true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200003091 00 Counts data reads (demand & prefetch) true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_data_rd.outstanding cache Counts data reads (demand & prefetch) outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000003091 00 Counts data reads (demand & prefetch) outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_pf_data_rd.any_response cache Counts data reads generated by L1 or L2 prefetchers have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000013010 00 Counts data reads generated by L1 or L2 prefetchers have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_pf_data_rd.l2_hit cache Counts data reads generated by L1 or L2 prefetchers hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000043010 00 Counts data reads generated by L1 or L2 prefetchers hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_pf_data_rd.l2_miss.hitm_other_core cache Counts data reads generated by L1 or L2 prefetchers miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000003010 00 Counts data reads generated by L1 or L2 prefetchers miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_pf_data_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data reads generated by L1 or L2 prefetchers true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200003010 00 Counts data reads generated by L1 or L2 prefetchers true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_pf_data_rd.outstanding cache Counts data reads generated by L1 or L2 prefetchers outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000003010 00 Counts data reads generated by L1 or L2 prefetchers outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_read.any_response cache Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=0x1,offcore_rsp=0x00000132b7 00 Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_read.l2_hit cache Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x00000432b7 00 Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_read.l2_miss.hitm_other_core cache Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x10000032b7 00 Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_read.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x02000032b7 00 Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_read.outstanding cache Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=0x1,offcore_rsp=0x40000032b7 00 Counts data read, code read, and read for ownership (RFO) requests (demand & prefetch) outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_request.any_response cache Counts requests to the uncore subsystem have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000018000 00 Counts requests to the uncore subsystem have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_request.l2_hit cache Counts requests to the uncore subsystem hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000048000 00 Counts requests to the uncore subsystem hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_request.l2_miss.hitm_other_core cache Counts requests to the uncore subsystem miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000008000 00 Counts requests to the uncore subsystem miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_request.l2_miss.snoop_miss_or_no_snoop_needed cache Counts requests to the uncore subsystem true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200008000 00 Counts requests to the uncore subsystem true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_request.outstanding cache Counts requests to the uncore subsystem outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000008000 00 Counts requests to the uncore subsystem outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_rfo.any_response cache Counts reads for ownership (RFO) requests (demand & prefetch) have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010022 00 Counts reads for ownership (RFO) requests (demand & prefetch) have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_rfo.l2_hit cache Counts reads for ownership (RFO) requests (demand & prefetch) hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000040022 00 Counts reads for ownership (RFO) requests (demand & prefetch) hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_rfo.l2_miss.hitm_other_core cache Counts reads for ownership (RFO) requests (demand & prefetch) miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000000022 00 Counts reads for ownership (RFO) requests (demand & prefetch) miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_rfo.l2_miss.snoop_miss_or_no_snoop_needed cache Counts reads for ownership (RFO) requests (demand & prefetch) true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000022 00 Counts reads for ownership (RFO) requests (demand & prefetch) true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.any_rfo.outstanding cache Counts reads for ownership (RFO) requests (demand & prefetch) outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000022 00 Counts reads for ownership (RFO) requests (demand & prefetch) outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.bus_locks.any_response cache Counts bus lock and split lock requests have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010400 00 Counts bus lock and split lock requests have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.bus_locks.l2_hit cache Counts bus lock and split lock requests hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000040400 00 Counts bus lock and split lock requests hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.bus_locks.l2_miss.hitm_other_core cache Counts bus lock and split lock requests miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000000400 00 Counts bus lock and split lock requests miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.bus_locks.l2_miss.snoop_miss_or_no_snoop_needed cache Counts bus lock and split lock requests true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000400 00 Counts bus lock and split lock requests true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.bus_locks.outstanding cache Counts bus lock and split lock requests outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000400 00 Counts bus lock and split lock requests outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.corewb.any_response cache Counts the number of writeback transactions caused by L1 or L2 cache evictions have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010008 00 Counts the number of writeback transactions caused by L1 or L2 cache evictions have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.corewb.l2_hit cache Counts the number of writeback transactions caused by L1 or L2 cache evictions hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000040008 00 Counts the number of writeback transactions caused by L1 or L2 cache evictions hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.corewb.l2_miss.hitm_other_core cache Counts the number of writeback transactions caused by L1 or L2 cache evictions miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000000008 00 Counts the number of writeback transactions caused by L1 or L2 cache evictions miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.corewb.l2_miss.snoop_miss_or_no_snoop_needed cache Counts the number of writeback transactions caused by L1 or L2 cache evictions true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000008 00 Counts the number of writeback transactions caused by L1 or L2 cache evictions true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.corewb.outstanding cache Counts the number of writeback transactions caused by L1 or L2 cache evictions outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000008 00 Counts the number of writeback transactions caused by L1 or L2 cache evictions outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_code_rd.any_response cache Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010004 00 Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_code_rd.l2_hit cache Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000040004 00 Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_code_rd.l2_miss.hitm_other_core cache Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000000004 00 Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_code_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000004 00 Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_code_rd.outstanding cache Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000004 00 Counts demand instruction cacheline and I-side prefetch requests that miss the instruction cache outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_data_rd.any_response cache Counts demand cacheable data reads of full cache lines have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010001 00 Counts demand cacheable data reads of full cache lines have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_data_rd.l2_hit cache Counts demand cacheable data reads of full cache lines hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000040001 00 Counts demand cacheable data reads of full cache lines hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_data_rd.l2_miss.hitm_other_core cache Counts demand cacheable data reads of full cache lines miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000000001 00 Counts demand cacheable data reads of full cache lines miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_data_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts demand cacheable data reads of full cache lines true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000001 00 Counts demand cacheable data reads of full cache lines true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_data_rd.outstanding cache Counts demand cacheable data reads of full cache lines outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000001 00 Counts demand cacheable data reads of full cache lines outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_rfo.any_response cache Counts demand reads for ownership (RFO) requests generated by a write to full data cache line have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010002 00 Counts demand reads for ownership (RFO) requests generated by a write to full data cache line have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_rfo.l2_hit cache Counts demand reads for ownership (RFO) requests generated by a write to full data cache line hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000040002 00 Counts demand reads for ownership (RFO) requests generated by a write to full data cache line hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_rfo.l2_miss.hitm_other_core cache Counts demand reads for ownership (RFO) requests generated by a write to full data cache line miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000000002 00 Counts demand reads for ownership (RFO) requests generated by a write to full data cache line miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_rfo.l2_miss.snoop_miss_or_no_snoop_needed cache Counts demand reads for ownership (RFO) requests generated by a write to full data cache line true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000002 00 Counts demand reads for ownership (RFO) requests generated by a write to full data cache line true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.demand_rfo.outstanding cache Counts demand reads for ownership (RFO) requests generated by a write to full data cache line outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000002 00 Counts demand reads for ownership (RFO) requests generated by a write to full data cache line outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.full_streaming_stores.any_response cache Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010800 00 Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.full_streaming_stores.l2_hit cache Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000040800 00 Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.full_streaming_stores.l2_miss.hitm_other_core cache Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000000800 00 Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.full_streaming_stores.l2_miss.snoop_miss_or_no_snoop_needed cache Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000800 00 Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.full_streaming_stores.outstanding cache Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000800 00 Counts full cache line data writes to uncacheable write combining (USWC) memory region and full cache-line non-temporal writes outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l1_data_rd.any_response cache Counts data cache line reads generated by hardware L1 data cache prefetcher have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000012000 00 Counts data cache line reads generated by hardware L1 data cache prefetcher have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l1_data_rd.l2_hit cache Counts data cache line reads generated by hardware L1 data cache prefetcher hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000042000 00 Counts data cache line reads generated by hardware L1 data cache prefetcher hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l1_data_rd.l2_miss.hitm_other_core cache Counts data cache line reads generated by hardware L1 data cache prefetcher miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000002000 00 Counts data cache line reads generated by hardware L1 data cache prefetcher miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l1_data_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data cache line reads generated by hardware L1 data cache prefetcher true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200002000 00 Counts data cache line reads generated by hardware L1 data cache prefetcher true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l1_data_rd.outstanding cache Counts data cache line reads generated by hardware L1 data cache prefetcher outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000002000 00 Counts data cache line reads generated by hardware L1 data cache prefetcher outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_data_rd.any_response cache Counts data cacheline reads generated by hardware L2 cache prefetcher have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010010 00 Counts data cacheline reads generated by hardware L2 cache prefetcher have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_data_rd.l2_hit cache Counts data cacheline reads generated by hardware L2 cache prefetcher hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000040010 00 Counts data cacheline reads generated by hardware L2 cache prefetcher hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_data_rd.l2_miss.hitm_other_core cache Counts data cacheline reads generated by hardware L2 cache prefetcher miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000000010 00 Counts data cacheline reads generated by hardware L2 cache prefetcher miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_data_rd.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data cacheline reads generated by hardware L2 cache prefetcher true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000010 00 Counts data cacheline reads generated by hardware L2 cache prefetcher true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_data_rd.outstanding cache Counts data cacheline reads generated by hardware L2 cache prefetcher outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000010 00 Counts data cacheline reads generated by hardware L2 cache prefetcher outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_rfo.any_response cache Counts reads for ownership (RFO) requests generated by L2 prefetcher have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010020 00 Counts reads for ownership (RFO) requests generated by L2 prefetcher have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_rfo.l2_hit cache Counts reads for ownership (RFO) requests generated by L2 prefetcher hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000040020 00 Counts reads for ownership (RFO) requests generated by L2 prefetcher hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_rfo.l2_miss.hitm_other_core cache Counts reads for ownership (RFO) requests generated by L2 prefetcher miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000000020 00 Counts reads for ownership (RFO) requests generated by L2 prefetcher miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_rfo.l2_miss.snoop_miss_or_no_snoop_needed cache Counts reads for ownership (RFO) requests generated by L2 prefetcher true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000020 00 Counts reads for ownership (RFO) requests generated by L2 prefetcher true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.pf_l2_rfo.outstanding cache Counts reads for ownership (RFO) requests generated by L2 prefetcher outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000020 00 Counts reads for ownership (RFO) requests generated by L2 prefetcher outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.streaming_stores.any_response cache Counts any data writes to uncacheable write combining (USWC) memory region have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000014800 00 Counts any data writes to uncacheable write combining (USWC) memory region have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.streaming_stores.l2_hit cache Counts any data writes to uncacheable write combining (USWC) memory region hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000044800 00 Counts any data writes to uncacheable write combining (USWC) memory region hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.streaming_stores.l2_miss.hitm_other_core cache Counts any data writes to uncacheable write combining (USWC) memory region miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000004800 00 Counts any data writes to uncacheable write combining (USWC) memory region miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.streaming_stores.l2_miss.snoop_miss_or_no_snoop_needed cache Counts any data writes to uncacheable write combining (USWC) memory region true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200004800 00 Counts any data writes to uncacheable write combining (USWC) memory region true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.streaming_stores.outstanding cache Counts any data writes to uncacheable write combining (USWC) memory region outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000004800 00 Counts any data writes to uncacheable write combining (USWC) memory region outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.sw_prefetch.any_response cache Counts data cache lines requests by software prefetch instructions have any transaction responses from the uncore subsystem event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000011000 00 Counts data cache lines requests by software prefetch instructions have any transaction responses from the uncore subsystem. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.sw_prefetch.l2_hit cache Counts data cache lines requests by software prefetch instructions hit the L2 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000041000 00 Counts data cache lines requests by software prefetch instructions hit the L2 cache. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.sw_prefetch.l2_miss.hitm_other_core cache Counts data cache lines requests by software prefetch instructions miss the L2 cache with a snoop hit in the other processor module, data forwarding is required event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000001000 00 Counts data cache lines requests by software prefetch instructions miss the L2 cache with a snoop hit in the other processor module, data forwarding is required. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.sw_prefetch.l2_miss.snoop_miss_or_no_snoop_needed cache Counts data cache lines requests by software prefetch instructions true miss for the L2 cache with a snoop miss in the other processor module event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200001000 00 Counts data cache lines requests by software prefetch instructions true miss for the L2 cache with a snoop miss in the other processor module. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) offcore_response.sw_prefetch.outstanding cache Counts data cache lines requests by software prefetch instructions outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000001000 00 Counts data cache lines requests by software prefetch instructions outstanding, per cycle, from the time of the L2 miss to when any response is received. Requires MSR_OFFCORE_RESP[0,1] to specify request type and response. (duplicated for both MSRs) machine_clears.fp_assist floating point Machine clears due to FP assists event=0xc3,period=20003,umask=0x4 00 Counts machine clears due to floating point (FP) operations needing assists. For instance, if the result was a floating point denormal, the hardware clears the pipeline and reissues uops to produce the correct IEEE compliant denormal result uops_retired.fpdiv floating point Floating point divide uops retired (Precise Event Capable) (Must be precise) event=0xc2,period=2000003,umask=0x8 00 Counts the number of floating point divide uops retired (Must be precise) machine_clears.memory_ordering memory Machine clears due to memory ordering issue event=0xc3,period=20003,umask=0x2 00 Counts machine clears due to memory ordering issues. This occurs when a snoop request happens and the machine is uncertain if memory ordering will be preserved - as another core is in the process of modifying the data fetch_stall.itlb_fill_pending_cycles other Cycles the code-fetch stalls and an ITLB miss is outstanding event=0x86,period=200003,umask=0x1 00 Counts cycles that fetch is stalled due to an outstanding ITLB miss. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes due to an ITLB miss. Note: this event is not the same as page walk cycles to retrieve an instruction translation br_misp_retired.non_return_ind pipeline Retired mispredicted instructions of near indirect Jmp or near indirect call (Precise event capable) (Must be precise) event=0xc5,period=200003,umask=0xeb 00 Counts mispredicted branch instructions retired that were near indirect call or near indirect jmp, where the target address taken was not what the processor predicted (Must be precise) cpu_clk_unhalted.ref pipeline Reference cycles when core is not halted event=0x0,umask=0x03,period=2000003 00 Reference cycles when core is not halted. This event uses a (_P)rogrammable general purpose performance counter inst_retired.any pipeline Instructions retired (Fixed event) (Must be precise) event=0xc0,period=2000003 00 Counts the number of instructions that retire execution. For instructions that consist of multiple uops, this event counts the retirement of the last uop of the instruction. The counter continues counting during hardware interrupts, traps, and inside interrupt handlers. This event uses fixed counter 0. You cannot collect a PEBs record for this event (Must be precise) inst_retired.prec_dist pipeline Instructions retired - using Reduced Skid PEBS feature (Must be precise) event=0xc0,period=2000003 00 Counts INST_RETIRED.ANY using the Reduced Skid PEBS feature that reduces the shadow in which events aren't counted allowing for a more unbiased distribution of samples across instructions retired (Must be precise) machine_clears.all pipeline All machine clears event=0xc3,period=20003 00 Counts machine clears for any reason machine_clears.disambiguation pipeline Machine clears due to memory disambiguation event=0xc3,period=20003,umask=0x8 00 Counts machine clears due to memory disambiguation. Memory disambiguation happens when a load which has been issued conflicts with a previous unretired store in the pipeline whose address was not known at issue time, but is later resolved to be the same as the load address machine_clears.page_fault pipeline Machines clear due to a page fault event=0xc3,period=20003,umask=0x20 00 Counts the number of times that the machines clears due to a page fault. Covers both I-side and D-side(Loads/Stores) page faults. A page fault occurs when either page is not present, or an access violation machine_clears.smc pipeline Self-Modifying Code detected event=0xc3,period=20003,umask=0x1 00 Counts the number of times that the processor detects that a program is writing to a code section and has to perform a machine clear because of that modification. Self-modifying code (SMC) causes a severe penalty in all Intel(R) architecture processors uops_retired.idiv pipeline Integer divide uops retired (Precise Event Capable) (Must be precise) event=0xc2,period=2000003,umask=0x10 00 Counts the number of integer divide uops retired (Must be precise) dtlb_load_misses.walk_completed_1gb virtual memory Page walk completed due to a demand load to a 1GB page event=0x8,period=200003,umask=0x8 00 Counts page walks completed due to demand data loads (including SW prefetches) whose address translations missed in all TLB levels and were mapped to 1GB pages. The page walks can end with or without a page fault dtlb_load_misses.walk_completed_2m_4m virtual memory Page walk completed due to a demand load to a 2M or 4M page event=0x8,period=200003,umask=0x4 00 Counts page walks completed due to demand data loads (including SW prefetches) whose address translations missed in all TLB levels and were mapped to 2M or 4M pages. The page walks can end with or without a page fault dtlb_load_misses.walk_completed_4k virtual memory Page walk completed due to a demand load to a 4K page event=0x8,period=200003,umask=0x2 00 Counts page walks completed due to demand data loads (including SW prefetches) whose address translations missed in all TLB levels and were mapped to 4K pages. The page walks can end with or without a page fault dtlb_load_misses.walk_pending virtual memory Page walks outstanding due to a demand load every cycle event=0x8,period=200003,umask=0x10 00 Counts once per cycle for each page walk occurring due to a load (demand data loads or SW prefetches). Includes cycles spent traversing the Extended Page Table (EPT). Average cycles per walk can be calculated by dividing by the number of walks dtlb_store_misses.walk_completed_1gb virtual memory Page walk completed due to a demand data store to a 1GB page event=0x49,period=2000003,umask=0x8 00 Counts page walks completed due to demand data stores whose address translations missed in the TLB and were mapped to 1GB pages. The page walks can end with or without a page fault dtlb_store_misses.walk_completed_2m_4m virtual memory Page walk completed due to a demand data store to a 2M or 4M page event=0x49,period=2000003,umask=0x4 00 Counts page walks completed due to demand data stores whose address translations missed in the TLB and were mapped to 2M or 4M pages. The page walks can end with or without a page fault dtlb_store_misses.walk_completed_4k virtual memory Page walk completed due to a demand data store to a 4K page event=0x49,period=2000003,umask=0x2 00 Counts page walks completed due to demand data stores whose address translations missed in the TLB and were mapped to 4K pages. The page walks can end with or without a page fault dtlb_store_misses.walk_pending virtual memory Page walks outstanding due to a demand data store every cycle event=0x49,period=200003,umask=0x10 00 Counts once per cycle for each page walk occurring due to a demand data store. Includes cycles spent traversing the Extended Page Table (EPT). Average cycles per walk can be calculated by dividing by the number of walks ept.walk_pending virtual memory Page walks outstanding due to walking the EPT every cycle event=0x4f,period=200003,umask=0x10 00 Counts once per cycle for each page walk only while traversing the Extended Page Table (EPT), and does not count during the rest of the translation. The EPT is used for translating Guest-Physical Addresses to Physical Addresses for Virtual Machine Monitors (VMMs). Average cycles per walk can be calculated by dividing the count by number of walks itlb_misses.walk_completed_1gb virtual memory Page walk completed due to an instruction fetch in a 1GB page event=0x85,period=2000003,umask=0x8 00 Counts page walks completed due to instruction fetches whose address translations missed in the TLB and were mapped to 1GB pages. The page walks can end with or without a page fault itlb_misses.walk_completed_2m_4m virtual memory Page walk completed due to an instruction fetch in a 2M or 4M page event=0x85,period=2000003,umask=0x4 00 Counts page walks completed due to instruction fetches whose address translations missed in the TLB and were mapped to 2M or 4M pages. The page walks can end with or without a page fault itlb_misses.walk_completed_4k virtual memory Page walk completed due to an instruction fetch in a 4K page event=0x85,period=2000003,umask=0x2 00 Counts page walks completed due to instruction fetches whose address translations missed in the TLB and were mapped to 4K pages. The page walks can end with or without a page fault itlb_misses.walk_pending virtual memory Page walks outstanding due to an instruction fetch every cycle event=0x85,period=200003,umask=0x10 00 Counts once per cycle for each page walk occurring due to an instruction fetch. Includes cycles spent traversing the Extended Page Table (EPT). Average cycles per walk can be calculated by dividing by the number of walks tlb_flushes.stlb_any virtual memory STLB flushes event=0xbd,period=20003,umask=0x20 00 Counts STLB flushes. The TLBs are flushed on instructions like INVLPG and MOV to CR3 mem_uops_retired.all_loads cache Counts the number of load ops retired Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x81 00 mem_uops_retired.all_stores cache Counts the number of store ops retired Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x82 00 mem_uops_retired.load_latency_gt_1024 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise (Must be precise) event=0xd0,period=1000003,umask=0x5,ldlat=0x400 00 mem_uops_retired.load_latency_gt_128 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise (Must be precise) event=0xd0,period=1000003,umask=0x5,ldlat=0x80 00 mem_uops_retired.load_latency_gt_16 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise (Must be precise) event=0xd0,period=1000003,umask=0x5,ldlat=0x10 00 mem_uops_retired.load_latency_gt_2048 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise (Must be precise) event=0xd0,period=1000003,umask=0x5,ldlat=0x800 00 mem_uops_retired.load_latency_gt_256 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise (Must be precise) event=0xd0,period=1000003,umask=0x5,ldlat=0x100 00 mem_uops_retired.load_latency_gt_32 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise (Must be precise) event=0xd0,period=1000003,umask=0x5,ldlat=0x20 00 mem_uops_retired.load_latency_gt_4 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise (Must be precise) event=0xd0,period=1000003,umask=0x5,ldlat=0x4 00 mem_uops_retired.load_latency_gt_512 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise (Must be precise) event=0xd0,period=1000003,umask=0x5,ldlat=0x200 00 mem_uops_retired.load_latency_gt_64 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise (Must be precise) event=0xd0,period=1000003,umask=0x5,ldlat=0x40 00 mem_uops_retired.load_latency_gt_8 cache Counts the number of tagged load uops retired that exceed the latency threshold defined in MEC_CR_PEBS_LD_LAT_THRESHOLD - Only counts with PEBS enabled Supports address when precise (Must be precise) event=0xd0,period=1000003,umask=0x5,ldlat=0x8 00 mem_uops_retired.store_latency cache Counts the number of stores uops retired same as MEM_UOPS_RETIRED.ALL_STORES Supports address when precise (Must be precise) event=0xd0,period=1000003,umask=0x6 00 icache.accesses frontend Counts every time the code stream enters into a new cache line by walking sequential from the previous line or being redirected by a jump event=0x80,period=200003,umask=0x3 00 icache.misses frontend Counts every time the code stream enters into a new cache line by walking sequential from the previous line or being redirected by a jump and the instruction cache registers bytes are not present. - event=0x80,period=200003,umask=0x2 00 ocr.demand_data_rd.l3_miss memory Counts demand data reads that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC00001 00 ocr.demand_rfo.l3_miss memory Counts demand reads for ownership (RFO) and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC00002 00 cpu_clk_unhalted.core pipeline Fixed Counter: Counts the number of unhalted core clock cycles event=0x3c,period=2000003 00 cpu_clk_unhalted.core_p pipeline Counts the number of unhalted core clock cycles [This event is alias to CPU_CLK_UNHALTED.THREAD_P] event=0x3c,period=2000003 00 cpu_clk_unhalted.ref_tsc pipeline Fixed Counter: Counts the number of unhalted reference clock cycles event=0,period=2000003,umask=0x3 00 cpu_clk_unhalted.thread pipeline Fixed Counter: Counts the number of unhalted core clock cycles event=0x3c,period=2000003 00 cpu_clk_unhalted.thread_p pipeline Counts the number of unhalted core clock cycles [This event is alias to CPU_CLK_UNHALTED.CORE_P] event=0x3c,period=2000003 00 inst_retired.any pipeline Fixed Counter: Counts the number of instructions retired (Precise event) event=0xc0,period=2000003 00 inst_retired.any_p pipeline Counts the number of instructions retired (Precise event) event=0xc0,period=2000003 00 topdown_bad_speculation.all pipeline Counts the number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear event=0x73,period=1000003 00 Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear. Only issue slots wasted due to fast nukes such as memory ordering nukes are counted. Other nukes are not accounted for. Counts all issue slots blocked during this recovery window, including relevant microcode flows, and while uops are not yet available in the instruction queue (IQ) or until an FE_BOUND event occurs besides OTHER and CISC. Also includes the issue slots that were consumed by the backend but were thrown away because they were younger than the mispredict or machine clear topdown_be_bound.all pipeline Counts the number of retirement slots not consumed due to backend stalls event=0x74,period=1000003 00 topdown_fe_bound.all pipeline Counts the number of retirement slots not consumed due to front end stalls event=0x71,period=1000003 00 topdown_retiring.all pipeline Counts the number of consumed retirement slots. Similar to UOPS_RETIRED.ALL (Precise event) event=0x72,period=1000003 00 dtlb_load_misses.walk_completed virtual memory Counts the number of page walks completed due to load DTLB misses to a 1G page event=0x8,period=1000003,umask=0xe 00 dtlb_store_misses.walk_completed virtual memory Counts the number of page walks completed due to store DTLB misses to a 1G page event=0x49,period=1000003,umask=0xe 00 idq_bubbles.core frontend This event counts a subset of the Topdown Slots event that were no operation was delivered to the back-end pipeline due to instruction fetch limitations when the back-end could have accepted more operations. Common examples include instruction cache misses or x86 instruction decode limitations event=0x9c,period=1000003,umask=0x1 00 This event counts a subset of the Topdown Slots event that were no operation was delivered to the back-end pipeline due to instruction fetch limitations when the back-end could have accepted more operations. Common examples include instruction cache misses or x86 instruction decode limitations. The count may be distributed among unhalted logical processors (hyper-threads) who share the same physical core, in processors that support Intel Hyper-Threading Technology. Software can use this event as the numerator for the Frontend Bound metric (or top-level category) of the Top-down Microarchitecture Analysis method topdown.backend_bound_slots pipeline This event counts a subset of the Topdown Slots event that were not consumed by the back-end pipeline due to lack of back-end resources, as a result of memory subsystem delays, execution units limitations, or other conditions event=0xa4,period=10000003,umask=0x2 00 This event counts a subset of the Topdown Slots event that were not consumed by the back-end pipeline due to lack of back-end resources, as a result of memory subsystem delays, execution units limitations, or other conditions. The count is distributed among unhalted logical processors (hyper-threads) who share the same physical core, in processors that support Intel Hyper-Threading Technology. Software can use this event as the numerator for the Backend Bound metric (or top-level category) of the Top-down Microarchitecture Analysis method uops_retired.slots pipeline This event counts a subset of the Topdown Slots event that are utilized by operations that eventually get retired (committed) by the processor pipeline. Usually, this event positively correlates with higher performance for example, as measured by the instructions-per-cycle metric event=0xc2,period=2000003,umask=0x2 00 This event counts a subset of the Topdown Slots event that are utilized by operations that eventually get retired (committed) by the processor pipeline. Usually, this event positively correlates with higher performance for example, as measured by the instructions-per-cycle metric. Software can use this event as the numerator for the Retiring metric (or top-level category) of the Top-down Microarchitecture Analysis method l1d.replacement cache L1D data line replacements event=0x51,period=2000003,umask=0x1 00 This event counts when new data lines are brought into the L1 Data cache, which cause other lines to be evicted from the cache l1d_pend_miss.pending cache L1D miss outstanding duration in cycles event=0x48,period=2000003,umask=0x1 00 Increments the number of outstanding L1D misses every cycle. Set Cmask = 1 and Edge =1 to count occurrences l1d_pend_miss.pending_cycles cache Cycles with L1D load Misses outstanding event=0x48,cmask=1,period=2000003,umask=0x1 00 l1d_pend_miss.request_fb_full cache Number of times a request needed a FB entry but there was no entry available for it. That is the FB unavailability was dominant reason for blocking the request. A request includes cacheable/uncacheable demands that is load, store or SW prefetch. HWP are e event=0x48,period=2000003,umask=0x2 00 l2_demand_rqsts.wb_hit cache Not rejected writebacks that hit L2 cache event=0x27,period=200003,umask=0x50 00 Not rejected writebacks that hit L2 cache l2_lines_in.all cache L2 cache lines filling L2 event=0xf1,period=100003,umask=0x7 00 This event counts the number of L2 cache lines brought into the L2 cache. Lines are filled into the L2 cache when there was an L2 miss l2_lines_in.e cache L2 cache lines in E state filling L2 event=0xf1,period=100003,umask=0x4 00 L2 cache lines in E state filling L2 l2_lines_in.i cache L2 cache lines in I state filling L2 event=0xf1,period=100003,umask=0x1 00 L2 cache lines in I state filling L2 l2_lines_in.s cache L2 cache lines in S state filling L2 event=0xf1,period=100003,umask=0x2 00 L2 cache lines in S state filling L2 l2_lines_out.demand_clean cache Clean L2 cache lines evicted by demand event=0xf2,period=100003,umask=0x5 00 Clean L2 cache lines evicted by demand l2_lines_out.demand_dirty cache Dirty L2 cache lines evicted by demand event=0xf2,period=100003,umask=0x6 00 Dirty L2 cache lines evicted by demand l2_rqsts.all_code_rd cache L2 code requests event=0x24,period=200003,umask=0xe4 00 Counts all L2 code requests l2_rqsts.all_demand_data_rd cache Demand Data Read requests Spec update: HSD78, HSM80 event=0x24,period=200003,umask=0xe1 00 Counts any demand and L1 HW prefetch data load requests to L2 Spec update: HSD78, HSM80 l2_rqsts.all_demand_miss cache Demand requests that miss L2 cache Spec update: HSD78, HSM80 event=0x24,period=200003,umask=0x27 00 Demand requests that miss L2 cache Spec update: HSD78, HSM80 l2_rqsts.all_demand_references cache Demand requests to L2 cache Spec update: HSD78, HSM80 event=0x24,period=200003,umask=0xe7 00 Demand requests to L2 cache Spec update: HSD78, HSM80 l2_rqsts.all_pf cache Requests from L2 hardware prefetchers event=0x24,period=200003,umask=0xf8 00 Counts all L2 HW prefetcher requests l2_rqsts.all_rfo cache RFO requests to L2 cache event=0x24,period=200003,umask=0xe2 00 Counts all L2 store RFO requests l2_rqsts.code_rd_hit cache L2 cache hits when fetching instructions, code reads event=0x24,period=200003,umask=0xc4 00 Number of instruction fetches that hit the L2 cache l2_rqsts.code_rd_miss cache L2 cache misses when fetching instructions event=0x24,period=200003,umask=0x24 00 Number of instruction fetches that missed the L2 cache l2_rqsts.demand_data_rd_hit cache Demand Data Read requests that hit L2 cache Spec update: HSD78, HSM80 event=0x24,period=200003,umask=0xc1 00 Counts the number of demand Data Read requests, initiated by load instructions, that hit L2 cache Spec update: HSD78, HSM80 l2_rqsts.demand_data_rd_miss cache Demand Data Read miss L2, no rejects Spec update: HSD78, HSM80 event=0x24,period=200003,umask=0x21 00 Demand data read requests that missed L2, no rejects Spec update: HSD78, HSM80 l2_rqsts.l2_pf_hit cache L2 prefetch requests that hit L2 cache event=0x24,period=200003,umask=0xd0 00 Counts all L2 HW prefetcher requests that hit L2 l2_rqsts.l2_pf_miss cache L2 prefetch requests that miss L2 cache event=0x24,period=200003,umask=0x30 00 Counts all L2 HW prefetcher requests that missed L2 l2_rqsts.miss cache All requests that miss L2 cache Spec update: HSD78, HSM80 event=0x24,period=200003,umask=0x3f 00 All requests that missed L2 Spec update: HSD78, HSM80 l2_rqsts.references cache All L2 requests Spec update: HSD78, HSM80 event=0x24,period=200003,umask=0xff 00 All requests to L2 cache Spec update: HSD78, HSM80 l2_rqsts.rfo_hit cache RFO requests that hit L2 cache event=0x24,period=200003,umask=0xc2 00 Counts the number of store RFO requests that hit the L2 cache l2_rqsts.rfo_miss cache RFO requests that miss L2 cache event=0x24,period=200003,umask=0x22 00 Counts the number of store RFO requests that miss the L2 cache l2_trans.all_pf cache L2 or L3 HW prefetches that access L2 cache event=0xf0,period=200003,umask=0x8 00 Any MLC or L3 HW prefetch accessing L2, including rejects l2_trans.all_requests cache Transactions accessing L2 pipe event=0xf0,period=200003,umask=0x80 00 Transactions accessing L2 pipe l2_trans.code_rd cache L2 cache accesses when fetching instructions event=0xf0,period=200003,umask=0x4 00 L2 cache accesses when fetching instructions l2_trans.demand_data_rd cache Demand Data Read requests that access L2 cache event=0xf0,period=200003,umask=0x1 00 Demand data read requests that access L2 cache l2_trans.l1d_wb cache L1D writebacks that access L2 cache event=0xf0,period=200003,umask=0x10 00 L1D writebacks that access L2 cache l2_trans.l2_fill cache L2 fill requests that access L2 cache event=0xf0,period=200003,umask=0x20 00 L2 fill requests that access L2 cache l2_trans.l2_wb cache L2 writebacks that access L2 cache event=0xf0,period=200003,umask=0x40 00 L2 writebacks that access L2 cache l2_trans.rfo cache RFO requests that access L2 cache event=0xf0,period=200003,umask=0x2 00 RFO requests that access L2 cache lock_cycles.cache_lock_duration cache Cycles when L1D is locked event=0x63,period=2000003,umask=0x2 00 Cycles in which the L1D is locked longest_lat_cache.miss cache Core-originated cacheable demand requests missed L3 event=0x2e,period=100003,umask=0x41 00 This event counts each cache miss condition for references to the last level cache longest_lat_cache.reference cache Core-originated cacheable demand requests that refer to L3 event=0x2e,period=100003,umask=0x4f 00 This event counts requests originating from the core that reference a cache line in the last level cache mem_load_uops_l3_hit_retired.xsnp_hit cache Retired load uops which data sources were L3 and cross-core snoop hits in on-pkg core cache Supports address when precise. Spec update: HSD29, HSD25, HSM26, HSM30 (Precise event) event=0xd2,period=20011,umask=0x2 00 mem_load_uops_l3_hit_retired.xsnp_hitm cache Retired load uops which data sources were HitM responses from shared L3 Supports address when precise. Spec update: HSD29, HSD25, HSM26, HSM30 (Precise event) event=0xd2,period=20011,umask=0x4 00 mem_load_uops_l3_hit_retired.xsnp_miss cache Retired load uops which data sources were L3 hit and cross-core snoop missed in on-pkg core cache Supports address when precise. Spec update: HSD29, HSD25, HSM26, HSM30 (Precise event) event=0xd2,period=20011,umask=0x1 00 mem_load_uops_l3_hit_retired.xsnp_none cache Retired load uops which data sources were hits in L3 without snoops required Supports address when precise. Spec update: HSD74, HSD29, HSD25, HSM26, HSM30 (Precise event) event=0xd2,period=100003,umask=0x8 00 mem_load_uops_l3_miss_retired.local_dram cache Data from local DRAM either Snoop not needed or Snoop Miss (RspI) Supports address when precise. Spec update: HSD74, HSD29, HSD25, HSM30 (Precise event) event=0xd3,period=100003,umask=0x1 00 This event counts retired load uops where the data came from local DRAM. This does not include hardware prefetches Supports address when precise. Spec update: HSD74, HSD29, HSD25, HSM30 (Precise event) mem_load_uops_retired.hit_lfb cache Retired load uops which data sources were load uops missed L1 but hit FB due to preceding miss to the same cache line with data not ready Supports address when precise. Spec update: HSM30 (Precise event) event=0xd1,period=100003,umask=0x40 00 mem_load_uops_retired.l1_hit cache Retired load uops with L1 cache hits as data sources Supports address when precise. Spec update: HSD29, HSM30 (Precise event) event=0xd1,period=2000003,umask=0x1 00 mem_load_uops_retired.l1_miss cache Retired load uops misses in L1 cache as data sources Supports address when precise. Spec update: HSM30 (Precise event) event=0xd1,period=100003,umask=0x8 00 Retired load uops missed L1 cache as data sources Supports address when precise. Spec update: HSM30 (Precise event) mem_load_uops_retired.l2_hit cache Retired load uops with L2 cache hits as data sources Supports address when precise. Spec update: HSD76, HSD29, HSM30 (Precise event) event=0xd1,period=100003,umask=0x2 00 mem_load_uops_retired.l2_miss cache Miss in mid-level (L2) cache. Excludes Unknown data-source Supports address when precise. Spec update: HSD29, HSM30 (Precise event) event=0xd1,period=50021,umask=0x10 00 Retired load uops missed L2. Unknown data source excluded Supports address when precise. Spec update: HSD29, HSM30 (Precise event) mem_load_uops_retired.l3_hit cache Retired load uops which data sources were data hits in L3 without snoops required Supports address when precise. Spec update: HSD74, HSD29, HSD25, HSM26, HSM30 (Precise event) event=0xd1,period=50021,umask=0x4 00 Retired load uops with L3 cache hits as data sources Supports address when precise. Spec update: HSD74, HSD29, HSD25, HSM26, HSM30 (Precise event) mem_load_uops_retired.l3_miss cache Miss in last-level (L3) cache. Excludes Unknown data-source Supports address when precise. Spec update: HSD74, HSD29, HSD25, HSM26, HSM30 (Precise event) event=0xd1,period=100003,umask=0x20 00 Retired load uops missed L3. Excludes unknown data source Supports address when precise. Spec update: HSD74, HSD29, HSD25, HSM26, HSM30 (Precise event) mem_uops_retired.all_loads cache Retired load uops Supports address when precise. Spec update: HSD29, HSM30 (Precise event) event=0xd0,period=2000003,umask=0x81 00 Counts all retired load uops. This event accounts for SW prefetch uops of PREFETCHNTA or PREFETCHT0/1/2 or PREFETCHW Supports address when precise. Spec update: HSD29, HSM30 (Precise event) mem_uops_retired.all_stores cache Retired store uops Supports address when precise. Spec update: HSD29, HSM30 (Precise event) event=0xd0,period=2000003,umask=0x82 00 Counts all retired store uops Supports address when precise. Spec update: HSD29, HSM30 (Precise event) mem_uops_retired.lock_loads cache Retired load uops with locked access Supports address when precise. Spec update: HSD76, HSD29, HSM30 (Precise event) event=0xd0,period=100003,umask=0x21 00 mem_uops_retired.split_loads cache Retired load uops that split across a cacheline boundary Supports address when precise. Spec update: HSD29, HSM30 (Precise event) event=0xd0,period=100003,umask=0x41 00 mem_uops_retired.split_stores cache Retired store uops that split across a cacheline boundary Supports address when precise. Spec update: HSD29, HSM30 (Precise event) event=0xd0,period=100003,umask=0x42 00 mem_uops_retired.stlb_miss_loads cache Retired load uops that miss the STLB Supports address when precise. Spec update: HSD29, HSM30 (Precise event) event=0xd0,period=100003,umask=0x11 00 mem_uops_retired.stlb_miss_stores cache Retired store uops that miss the STLB Supports address when precise. Spec update: HSD29, HSM30 (Precise event) event=0xd0,period=100003,umask=0x12 00 offcore_requests.all_data_rd cache Demand and prefetch data reads event=0xb0,period=100003,umask=0x8 00 Data read requests sent to uncore (demand and prefetch) offcore_requests.demand_code_rd cache Cacheable and noncacheable code read requests event=0xb0,period=100003,umask=0x2 00 Demand code read requests sent to uncore offcore_requests.demand_data_rd cache Demand Data Read requests sent to uncore Spec update: HSD78, HSM80 event=0xb0,period=100003,umask=0x1 00 Demand data read requests sent to uncore Spec update: HSD78, HSM80 offcore_requests.demand_rfo cache Demand RFO requests including regular RFOs, locks, ItoM event=0xb0,period=100003,umask=0x4 00 Demand RFO read requests sent to uncore, including regular RFOs, locks, ItoM offcore_requests_buffer.sq_full cache Offcore requests buffer cannot take more entries for this thread core event=0xb2,period=2000003,umask=0x1 00 offcore_requests_outstanding.all_data_rd cache Offcore outstanding cacheable Core Data Read transactions in SuperQueue (SQ), queue to uncore Spec update: HSD62, HSD61, HSM63 event=0x60,period=2000003,umask=0x8 00 Offcore outstanding cacheable data read transactions in SQ to uncore. Set Cmask=1 to count cycles Spec update: HSD62, HSD61, HSM63 offcore_requests_outstanding.cycles_with_data_rd cache Cycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncore Spec update: HSD62, HSD61, HSM63 event=0x60,cmask=1,period=2000003,umask=0x8 00 offcore_requests_outstanding.cycles_with_demand_data_rd cache Cycles when offcore outstanding Demand Data Read transactions are present in SuperQueue (SQ), queue to uncore Spec update: HSD78, HSD62, HSD61, HSM63, HSM80 event=0x60,cmask=1,period=2000003,umask=0x1 00 offcore_requests_outstanding.cycles_with_demand_rfo cache Offcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore, every cycle Spec update: HSD62, HSD61, HSM63 event=0x60,cmask=1,period=2000003,umask=0x4 00 offcore_requests_outstanding.demand_code_rd cache Offcore outstanding code reads transactions in SuperQueue (SQ), queue to uncore, every cycle Spec update: HSD62, HSD61, HSM63 event=0x60,period=2000003,umask=0x2 00 Offcore outstanding Demand code Read transactions in SQ to uncore. Set Cmask=1 to count cycles Spec update: HSD62, HSD61, HSM63 offcore_requests_outstanding.demand_data_rd cache Offcore outstanding Demand Data Read transactions in uncore queue Spec update: HSD78, HSD62, HSD61, HSM63, HSM80 event=0x60,period=2000003,umask=0x1 00 Offcore outstanding demand data read transactions in SQ to uncore. Set Cmask=1 to count cycles Spec update: HSD78, HSD62, HSD61, HSM63, HSM80 offcore_requests_outstanding.demand_data_rd_ge_6 cache Cycles with at least 6 offcore outstanding Demand Data Read transactions in uncore queue Spec update: HSD78, HSD62, HSD61, HSM63, HSM80 event=0x60,cmask=6,period=2000003,umask=0x1 00 offcore_requests_outstanding.demand_rfo cache Offcore outstanding RFO store transactions in SuperQueue (SQ), queue to uncore Spec update: HSD62, HSD61, HSM63 event=0x60,period=2000003,umask=0x4 00 Offcore outstanding RFO store transactions in SQ to uncore. Set Cmask=1 to count cycles Spec update: HSD62, HSD61, HSM63 offcore_response.all_code_rd.l3_hit.hit_other_core_no_fwd cache Counts all demand & prefetch code reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0244 00 offcore_response.all_data_rd.l3_hit.hitm_other_core cache Counts all demand & prefetch data reads hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0091 00 offcore_response.all_data_rd.l3_hit.hit_other_core_no_fwd cache Counts all demand & prefetch data reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0091 00 offcore_response.all_reads.l3_hit.hitm_other_core cache hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C07F7 00 offcore_response.all_reads.l3_hit.hit_other_core_no_fwd cache hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C07F7 00 offcore_response.all_requests.l3_hit.any_response cache Counts all requests hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C8FFF 00 offcore_response.all_rfo.l3_hit.hitm_other_core cache Counts all demand & prefetch RFOs hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0122 00 offcore_response.all_rfo.l3_hit.hit_other_core_no_fwd cache Counts all demand & prefetch RFOs hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0122 00 offcore_response.demand_code_rd.l3_hit.hitm_other_core cache Counts all demand code reads hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0004 00 offcore_response.demand_code_rd.l3_hit.hit_other_core_no_fwd cache Counts all demand code reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0004 00 offcore_response.demand_data_rd.l3_hit.hitm_other_core cache Counts demand data reads hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0001 00 offcore_response.demand_data_rd.l3_hit.hit_other_core_no_fwd cache Counts demand data reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0001 00 offcore_response.demand_rfo.l3_hit.hitm_other_core cache Counts all demand data writes (RFOs) hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0002 00 offcore_response.demand_rfo.l3_hit.hit_other_core_no_fwd cache Counts all demand data writes (RFOs) hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0002 00 offcore_response.pf_l2_code_rd.l3_hit.any_response cache Counts all prefetch (that bring data to LLC only) code reads hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0040 00 offcore_response.pf_l2_data_rd.l3_hit.any_response cache Counts prefetch (that bring data to L2) data reads hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0010 00 offcore_response.pf_l2_rfo.l3_hit.any_response cache Counts all prefetch (that bring data to L2) RFOs hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0020 00 offcore_response.pf_l3_code_rd.l3_hit.any_response cache Counts prefetch (that bring data to LLC only) code reads hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0200 00 offcore_response.pf_l3_data_rd.l3_hit.any_response cache Counts all prefetch (that bring data to LLC only) data reads hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0080 00 offcore_response.pf_l3_rfo.l3_hit.any_response cache Counts all prefetch (that bring data to LLC only) RFOs hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0100 00 sq_misc.split_lock cache Split locks in SQ event=0xf4,period=100003,umask=0x10 00 avx_insts.all floating point Approximate counts of AVX & AVX2 256-bit instructions, including non-arithmetic instructions, loads, and stores. May count non-AVX instructions that employ 256-bit operations, including (but not necessarily limited to) rep string instructions that use 256-bit loads and stores for optimized performance, XSAVE* and XRSTOR*, and operations that transition the x87 FPU data registers between x87 and MMX event=0xc6,period=2000003,umask=0x7 00 Note that a whole rep string only counts AVX_INST.ALL once fp_assist.any floating point Cycles with any input/output SSE or FP assist event=0xca,cmask=1,period=100003,umask=0x1e 00 Cycles with any input/output SSE* or FP assists fp_assist.simd_input floating point Number of SIMD FP assists due to input values event=0xca,period=100003,umask=0x10 00 Number of SIMD FP assists due to input values fp_assist.simd_output floating point Number of SIMD FP assists due to Output values event=0xca,period=100003,umask=0x8 00 Number of SIMD FP assists due to output values fp_assist.x87_input floating point Number of X87 assists due to input value event=0xca,period=100003,umask=0x4 00 Number of X87 FP assists due to input values fp_assist.x87_output floating point Number of X87 assists due to output value event=0xca,period=100003,umask=0x2 00 Number of X87 FP assists due to output values move_elimination.simd_eliminated floating point Number of SIMD Move Elimination candidate uops that were eliminated event=0x58,period=1000003,umask=0x2 00 Number of SIMD move elimination candidate uops that were eliminated move_elimination.simd_not_eliminated floating point Number of SIMD Move Elimination candidate uops that were not eliminated event=0x58,period=1000003,umask=0x8 00 Number of SIMD move elimination candidate uops that were not eliminated other_assists.avx_to_sse floating point Number of transitions from AVX-256 to legacy SSE when penalty applicable Spec update: HSD56, HSM57 event=0xc1,period=100003,umask=0x8 00 other_assists.sse_to_avx floating point Number of transitions from SSE to AVX-256 when penalty applicable Spec update: HSD56, HSM57 event=0xc1,period=100003,umask=0x10 00 baclears.any frontend Counts the total number when the front end is resteered, mainly when the BPU cannot provide a correct prediction and this is corrected by other branch handling mechanisms at the front end event=0xe6,period=100003,umask=0x1f 00 Number of front end re-steers due to BPU misprediction dsb2mite_switches.penalty_cycles frontend Decode Stream Buffer (DSB)-to-MITE switch true penalty cycles event=0xab,period=2000003,umask=0x2 00 icache.hit frontend Number of Instruction Cache, Streaming Buffer and Victim Cache Reads. both cacheable and noncacheable, including UC fetches event=0x80,period=2000003,umask=0x1 00 icache.ifdata_stall frontend Cycles where a code fetch is stalled due to L1 instruction-cache miss event=0x80,period=2000003,umask=0x4 00 icache.ifetch_stall frontend Cycles where a code fetch is stalled due to L1 instruction-cache miss event=0x80,period=2000003,umask=0x4 00 icache.misses frontend Number of Instruction Cache, Streaming Buffer and Victim Cache Misses. Includes Uncacheable accesses event=0x80,period=200003,umask=0x2 00 This event counts Instruction Cache (ICACHE) misses idq.all_dsb_cycles_4_uops frontend Cycles Decode Stream Buffer (DSB) is delivering 4 Uops event=0x79,cmask=4,period=2000003,umask=0x18 00 Counts cycles DSB is delivered four uops. Set Cmask = 4 idq.all_dsb_cycles_any_uops frontend Cycles Decode Stream Buffer (DSB) is delivering any Uop event=0x79,cmask=1,period=2000003,umask=0x18 00 Counts cycles DSB is delivered at least one uops. Set Cmask = 1 idq.all_mite_cycles_4_uops frontend Cycles MITE is delivering 4 Uops event=0x79,cmask=4,period=2000003,umask=0x24 00 Counts cycles MITE is delivered four uops. Set Cmask = 4 idq.all_mite_cycles_any_uops frontend Cycles MITE is delivering any Uop event=0x79,cmask=1,period=2000003,umask=0x24 00 Counts cycles MITE is delivered at least one uop. Set Cmask = 1 idq.dsb_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) from Decode Stream Buffer (DSB) path event=0x79,cmask=1,period=2000003,umask=0x8 00 idq.dsb_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path event=0x79,period=2000003,umask=0x8 00 Increment each cycle. # of uops delivered to IDQ from DSB path. Set Cmask = 1 to count cycles idq.empty frontend Instruction Decode Queue (IDQ) empty cycles Spec update: HSD135 event=0x79,period=2000003,umask=0x2 00 Counts cycles the IDQ is empty Spec update: HSD135 idq.mite_all_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,period=2000003,umask=0x3c 00 Number of uops delivered to IDQ from any path idq.mite_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,cmask=1,period=2000003,umask=0x4 00 idq.mite_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,period=2000003,umask=0x4 00 Increment each cycle # of uops delivered to IDQ from MITE path. Set Cmask = 1 to count cycles idq.ms_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,period=2000003,umask=0x30 00 This event counts cycles during which the microcode sequencer assisted the Front-end in delivering uops. Microcode assists are used for complex instructions or scenarios that can't be handled by the standard decoder. Using other instructions, if possible, will usually improve performance idq.ms_dsb_cycles frontend Cycles when uops initiated by Decode Stream Buffer (DSB) are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,period=2000003,umask=0x10 00 idq.ms_dsb_occur frontend Deliveries to Instruction Decode Queue (IDQ) initiated by Decode Stream Buffer (DSB) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,edge=1,period=2000003,umask=0x10 00 idq.ms_dsb_uops frontend Uops initiated by Decode Stream Buffer (DSB) that are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x10 00 Increment each cycle # of uops delivered to IDQ when MS_busy by DSB. Set Cmask = 1 to count cycles. Add Edge=1 to count # of delivery idq.ms_mite_uops frontend Uops initiated by MITE and delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x20 00 Increment each cycle # of uops delivered to IDQ when MS_busy by MITE. Set Cmask = 1 to count cycles idq.ms_uops frontend Uops delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x30 00 This event counts uops delivered by the Front-end with the assistance of the microcode sequencer. Microcode assists are used for complex instructions or scenarios that can't be handled by the standard decoder. Using other instructions, if possible, will usually improve performance idq_uops_not_delivered.core frontend Uops not delivered to Resource Allocation Table (RAT) per thread when backend of the machine is not stalled Spec update: HSD135 event=0x9c,period=2000003,umask=0x1 00 This event count the number of undelivered (unallocated) uops from the Front-end to the Resource Allocation Table (RAT) while the Back-end of the processor is not stalled. The Front-end can allocate up to 4 uops per cycle so this event can increment 0-4 times per cycle depending on the number of unallocated uops. This event is counted on a per-core basis Spec update: HSD135 idq_uops_not_delivered.cycles_0_uops_deliv.core frontend Cycles per thread when 4 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalled Spec update: HSD135 event=0x9c,cmask=4,period=2000003,umask=0x1 00 This event counts the number cycles during which the Front-end allocated exactly zero uops to the Resource Allocation Table (RAT) while the Back-end of the processor is not stalled. This event is counted on a per-core basis Spec update: HSD135 idq_uops_not_delivered.cycles_fe_was_ok frontend Counts cycles FE delivered 4 uops or Resource Allocation Table (RAT) was stalling FE Spec update: HSD135 event=0x9c,cmask=1,inv=1,period=2000003,umask=0x1 00 idq_uops_not_delivered.cycles_le_1_uop_deliv.core frontend Cycles per thread when 3 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalled Spec update: HSD135 event=0x9c,cmask=3,period=2000003,umask=0x1 00 idq_uops_not_delivered.cycles_le_2_uop_deliv.core frontend Cycles with less than 2 uops delivered by the front end Spec update: HSD135 event=0x9c,cmask=2,period=2000003,umask=0x1 00 idq_uops_not_delivered.cycles_le_3_uop_deliv.core frontend Cycles with less than 3 uops delivered by the front end Spec update: HSD135 event=0x9c,cmask=1,period=2000003,umask=0x1 00 hle_retired.aborted memory Number of times an HLE execution aborted due to any reasons (multiple categories may count as one) (Precise event) event=0xc8,period=2000003,umask=0x4 00 hle_retired.aborted_misc1 memory Number of times an HLE execution aborted due to various memory events (e.g., read/write capacity and conflicts) event=0xc8,period=2000003,umask=0x8 00 hle_retired.aborted_misc2 memory Number of times an HLE execution aborted due to uncommon conditions event=0xc8,period=2000003,umask=0x10 00 hle_retired.aborted_misc3 memory Number of times an HLE execution aborted due to HLE-unfriendly instructions event=0xc8,period=2000003,umask=0x20 00 hle_retired.aborted_misc4 memory Number of times an HLE execution aborted due to incompatible memory type Spec update: HSD65 event=0xc8,period=2000003,umask=0x40 00 hle_retired.aborted_misc5 memory Number of times an HLE execution aborted due to none of the previous 4 categories (e.g. interrupts) event=0xc8,period=2000003,umask=0x80 00 Number of times an HLE execution aborted due to none of the previous 4 categories (e.g. interrupts) hle_retired.commit memory Number of times an HLE execution successfully committed event=0xc8,period=2000003,umask=0x2 00 hle_retired.start memory Number of times an HLE execution started event=0xc8,period=2000003,umask=0x1 00 machine_clears.memory_ordering memory Counts the number of machine clears due to memory order conflicts event=0xc3,period=100003,umask=0x2 00 This event counts the number of memory ordering machine clears detected. Memory ordering machine clears can result from memory address aliasing or snoops from another hardware thread or core to data inflight in the pipeline. Machine clears can have a significant performance impact if they are happening frequently mem_trans_retired.load_latency_gt_128 memory Randomly selected loads with latency value being above 128 Supports address when precise. Spec update: HSD76, HSD25, HSM26 (Must be precise) event=0xcd,period=1009,umask=0x1,ldlat=0x80 00 mem_trans_retired.load_latency_gt_16 memory Randomly selected loads with latency value being above 16 Supports address when precise. Spec update: HSD76, HSD25, HSM26 (Must be precise) event=0xcd,period=20011,umask=0x1,ldlat=0x10 00 mem_trans_retired.load_latency_gt_256 memory Randomly selected loads with latency value being above 256 Supports address when precise. Spec update: HSD76, HSD25, HSM26 (Must be precise) event=0xcd,period=503,umask=0x1,ldlat=0x100 00 mem_trans_retired.load_latency_gt_32 memory Randomly selected loads with latency value being above 32 Supports address when precise. Spec update: HSD76, HSD25, HSM26 (Must be precise) event=0xcd,period=100003,umask=0x1,ldlat=0x20 00 mem_trans_retired.load_latency_gt_4 memory Randomly selected loads with latency value being above 4 Supports address when precise. Spec update: HSD76, HSD25, HSM26 (Must be precise) event=0xcd,period=100003,umask=0x1,ldlat=0x4 00 mem_trans_retired.load_latency_gt_512 memory Randomly selected loads with latency value being above 512 Supports address when precise. Spec update: HSD76, HSD25, HSM26 (Must be precise) event=0xcd,period=101,umask=0x1,ldlat=0x200 00 mem_trans_retired.load_latency_gt_64 memory Randomly selected loads with latency value being above 64 Supports address when precise. Spec update: HSD76, HSD25, HSM26 (Must be precise) event=0xcd,period=2003,umask=0x1,ldlat=0x40 00 mem_trans_retired.load_latency_gt_8 memory Randomly selected loads with latency value being above 8 Supports address when precise. Spec update: HSD76, HSD25, HSM26 (Must be precise) event=0xcd,period=50021,umask=0x1,ldlat=0x8 00 misalign_mem_ref.loads memory Speculative cache line split load uops dispatched to L1 cache event=0x5,period=2000003,umask=0x1 00 Speculative cache-line split load uops dispatched to L1D misalign_mem_ref.stores memory Speculative cache line split STA uops dispatched to L1 cache event=0x5,period=2000003,umask=0x2 00 Speculative cache-line split store-address uops dispatched to L1D offcore_response.all_code_rd.l3_miss.any_response memory Counts all demand & prefetch code reads miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC00244 00 offcore_response.all_code_rd.l3_miss.local_dram memory Counts all demand & prefetch code reads miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400244 00 offcore_response.all_data_rd.l3_miss.any_response memory Counts all demand & prefetch data reads miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC00091 00 offcore_response.all_data_rd.l3_miss.local_dram memory Counts all demand & prefetch data reads miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400091 00 offcore_response.all_reads.l3_miss.any_response memory miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC007F7 00 offcore_response.all_reads.l3_miss.local_dram memory miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004007F7 00 offcore_response.all_requests.l3_miss.any_response memory Counts all requests miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC08FFF 00 offcore_response.all_rfo.l3_miss.any_response memory Counts all demand & prefetch RFOs miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC00122 00 offcore_response.all_rfo.l3_miss.local_dram memory Counts all demand & prefetch RFOs miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400122 00 offcore_response.demand_code_rd.l3_miss.any_response memory Counts all demand code reads miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC00004 00 offcore_response.demand_code_rd.l3_miss.local_dram memory Counts all demand code reads miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400004 00 offcore_response.demand_data_rd.l3_miss.any_response memory Counts demand data reads miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC00001 00 offcore_response.demand_data_rd.l3_miss.local_dram memory Counts demand data reads miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400001 00 offcore_response.demand_rfo.l3_miss.any_response memory Counts all demand data writes (RFOs) miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC00002 00 offcore_response.demand_rfo.l3_miss.local_dram memory Counts all demand data writes (RFOs) miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400002 00 offcore_response.pf_l2_code_rd.l3_miss.any_response memory Counts all prefetch (that bring data to LLC only) code reads miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC00040 00 offcore_response.pf_l2_data_rd.l3_miss.any_response memory Counts prefetch (that bring data to L2) data reads miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC00010 00 offcore_response.pf_l2_rfo.l3_miss.any_response memory Counts all prefetch (that bring data to L2) RFOs miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC00020 00 offcore_response.pf_l3_code_rd.l3_miss.any_response memory Counts prefetch (that bring data to LLC only) code reads miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC00200 00 offcore_response.pf_l3_data_rd.l3_miss.any_response memory Counts all prefetch (that bring data to LLC only) data reads miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC00080 00 offcore_response.pf_l3_rfo.l3_miss.any_response memory Counts all prefetch (that bring data to LLC only) RFOs miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC00100 00 rtm_retired.aborted memory Number of times an RTM execution aborted due to any reasons (multiple categories may count as one) (Precise event) event=0xc9,period=2000003,umask=0x4 00 rtm_retired.aborted_misc1 memory Number of times an RTM execution aborted due to various memory events (e.g. read/write capacity and conflicts) event=0xc9,period=2000003,umask=0x8 00 Number of times an RTM execution aborted due to various memory events (e.g. read/write capacity and conflicts) rtm_retired.aborted_misc2 memory Number of times an RTM execution aborted due to various memory events (e.g., read/write capacity and conflicts) event=0xc9,period=2000003,umask=0x10 00 rtm_retired.aborted_misc3 memory Number of times an RTM execution aborted due to HLE-unfriendly instructions event=0xc9,period=2000003,umask=0x20 00 rtm_retired.aborted_misc4 memory Number of times an RTM execution aborted due to incompatible memory type Spec update: HSD65 event=0xc9,period=2000003,umask=0x40 00 rtm_retired.aborted_misc5 memory Number of times an RTM execution aborted due to none of the previous 4 categories (e.g. interrupt) event=0xc9,period=2000003,umask=0x80 00 Number of times an RTM execution aborted due to none of the previous 4 categories (e.g. interrupt) rtm_retired.commit memory Number of times an RTM execution successfully committed event=0xc9,period=2000003,umask=0x2 00 rtm_retired.start memory Number of times an RTM execution started event=0xc9,period=2000003,umask=0x1 00 tx_exec.misc2 memory Counts the number of times a class of instructions (e.g., vzeroupper) that may cause a transactional abort was executed inside a transactional region event=0x5d,period=2000003,umask=0x2 00 tx_exec.misc3 memory Counts the number of times an instruction execution caused the transactional nest count supported to be exceeded event=0x5d,period=2000003,umask=0x4 00 tx_exec.misc4 memory Counts the number of times a XBEGIN instruction was executed inside an HLE transactional region event=0x5d,period=2000003,umask=0x8 00 tx_mem.abort_capacity_write memory Number of times a transactional abort was signaled due to a data capacity limitation for transactional writes event=0x54,period=2000003,umask=0x2 00 tx_mem.abort_conflict memory Number of times a transactional abort was signaled due to a data conflict on a transactionally accessed address event=0x54,period=2000003,umask=0x1 00 tx_mem.abort_hle_elision_buffer_mismatch memory Number of times an HLE transactional execution aborted due to XRELEASE lock not satisfying the address and value requirements in the elision buffer event=0x54,period=2000003,umask=0x10 00 tx_mem.abort_hle_elision_buffer_not_empty memory Number of times an HLE transactional execution aborted due to NoAllocatedElisionBuffer being non-zero event=0x54,period=2000003,umask=0x8 00 tx_mem.abort_hle_elision_buffer_unsupported_alignment memory Number of times an HLE transactional execution aborted due to an unsupported read alignment from the elision buffer event=0x54,period=2000003,umask=0x20 00 tx_mem.abort_hle_store_to_elided_lock memory Number of times a HLE transactional region aborted due to a non XRELEASE prefixed instruction writing to an elided lock in the elision buffer event=0x54,period=2000003,umask=0x4 00 tx_mem.hle_elision_buffer_full memory Number of times HLE lock could not be elided due to ElisionBufferAvailable being zero event=0x54,period=2000003,umask=0x40 00 cpl_cycles.ring0 other Unhalted core cycles when the thread is in ring 0 event=0x5c,period=2000003,umask=0x1 00 Unhalted core cycles when the thread is in ring 0 cpl_cycles.ring0_trans other Number of intervals between processor halts while thread is in ring 0 event=0x5c,cmask=1,edge=1,period=100003,umask=0x1 00 cpl_cycles.ring123 other Unhalted core cycles when thread is in rings 1, 2, or 3 event=0x5c,period=2000003,umask=0x2 00 Unhalted core cycles when the thread is not in ring 0 lock_cycles.split_lock_uc_lock_duration other Cycles when L1 and L2 are locked due to UC or split lock event=0x63,period=2000003,umask=0x1 00 Cycles in which the L1D and L2 are locked, due to a UC lock or split lock arith.divider_uops pipeline Any uop executed by the Divider. (This includes all divide uops, sqrt, ...) event=0x14,period=2000003,umask=0x2 00 br_inst_exec.all_branches pipeline Speculative and retired branches event=0x88,period=200003,umask=0xff 00 Counts all near executed branches (not necessarily retired) br_inst_exec.all_conditional pipeline Speculative and retired macro-conditional branches event=0x88,period=200003,umask=0xc1 00 br_inst_exec.all_direct_jmp pipeline Speculative and retired macro-unconditional branches excluding calls and indirects event=0x88,period=200003,umask=0xc2 00 br_inst_exec.all_direct_near_call pipeline Speculative and retired direct near calls event=0x88,period=200003,umask=0xd0 00 br_inst_exec.all_indirect_jump_non_call_ret pipeline Speculative and retired indirect branches excluding calls and returns event=0x88,period=200003,umask=0xc4 00 br_inst_exec.all_indirect_near_return pipeline Speculative and retired indirect return branches event=0x88,period=200003,umask=0xc8 00 br_inst_exec.nontaken_conditional pipeline Not taken macro-conditional branches event=0x88,period=200003,umask=0x41 00 br_inst_exec.taken_conditional pipeline Taken speculative and retired macro-conditional branches event=0x88,period=200003,umask=0x81 00 br_inst_exec.taken_direct_jump pipeline Taken speculative and retired macro-conditional branch instructions excluding calls and indirects event=0x88,period=200003,umask=0x82 00 br_inst_exec.taken_direct_near_call pipeline Taken speculative and retired direct near calls event=0x88,period=200003,umask=0x90 00 br_inst_exec.taken_indirect_jump_non_call_ret pipeline Taken speculative and retired indirect branches excluding calls and returns event=0x88,period=200003,umask=0x84 00 br_inst_exec.taken_indirect_near_call pipeline Taken speculative and retired indirect calls event=0x88,period=200003,umask=0xa0 00 br_inst_exec.taken_indirect_near_return pipeline Taken speculative and retired indirect branches with return mnemonic event=0x88,period=200003,umask=0x88 00 br_inst_retired.all_branches pipeline All (macro) branch instructions retired event=0xc4,period=400009 00 Branch instructions at retirement br_inst_retired.all_branches_pebs pipeline All (macro) branch instructions retired (Must be precise) event=0xc4,period=400009,umask=0x4 00 br_inst_retired.conditional pipeline Conditional branch instructions retired (Precise event) event=0xc4,period=400009,umask=0x1 00 Counts the number of conditional branch instructions retired (Precise event) br_inst_retired.far_branch pipeline Far branch instructions retired event=0xc4,period=100003,umask=0x40 00 Number of far branches retired br_inst_retired.near_call pipeline Direct and indirect near call instructions retired (Precise event) event=0xc4,period=100003,umask=0x2 00 br_inst_retired.near_call_r3 pipeline Direct and indirect macro near call instructions retired (captured in ring 3) (Precise event) event=0xc4,period=100003,umask=0x2 00 br_inst_retired.near_return pipeline Return instructions retired (Precise event) event=0xc4,period=100003,umask=0x8 00 Counts the number of near return instructions retired (Precise event) br_inst_retired.near_taken pipeline Taken branch instructions retired (Precise event) event=0xc4,period=400009,umask=0x20 00 Number of near taken branches retired (Precise event) br_inst_retired.not_taken pipeline Not taken branch instructions retired event=0xc4,period=400009,umask=0x10 00 Counts the number of not taken branch instructions retired br_misp_exec.all_branches pipeline Speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0xff 00 Counts all near executed branches (not necessarily retired) br_misp_exec.all_conditional pipeline Speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0xc1 00 br_misp_exec.all_indirect_jump_non_call_ret pipeline Mispredicted indirect branches excluding calls and returns event=0x89,period=200003,umask=0xc4 00 br_misp_exec.nontaken_conditional pipeline Not taken speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0x41 00 br_misp_exec.taken_conditional pipeline Taken speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0x81 00 br_misp_exec.taken_indirect_jump_non_call_ret pipeline Taken speculative and retired mispredicted indirect branches excluding calls and returns event=0x89,period=200003,umask=0x84 00 br_misp_exec.taken_return_near pipeline Taken speculative and retired mispredicted indirect branches with return mnemonic event=0x89,period=200003,umask=0x88 00 br_misp_retired.all_branches pipeline All mispredicted macro branch instructions retired event=0xc5,period=400009 00 Mispredicted branch instructions at retirement br_misp_retired.all_branches_pebs pipeline Mispredicted macro branch instructions retired (Must be precise) event=0xc5,period=400009,umask=0x4 00 This event counts all mispredicted branch instructions retired. This is a precise event (Must be precise) br_misp_retired.conditional pipeline Mispredicted conditional branch instructions retired (Precise event) event=0xc5,period=400009,umask=0x1 00 br_misp_retired.near_taken pipeline number of near branch instructions retired that were mispredicted and taken (Precise event) event=0xc5,period=400009,umask=0x20 00 Number of near branch instructions retired that were taken but mispredicted (Precise event) cpu_clk_thread_unhalted.ref_xclk pipeline Reference cycles when the thread is unhalted (counts at 100 MHz rate) event=0x3c,period=100003,umask=0x1 00 Increments at the frequency of XCLK (100 MHz) when not halted cpu_clk_thread_unhalted.ref_xclk_any pipeline Reference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate) event=0x3c,any=1,period=100003,umask=0x1 00 Reference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate) cpu_clk_unhalted.ref_tsc pipeline Reference cycles when the core is not in halt state event=0,period=2000003,umask=0x3 00 This event counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state cpu_clk_unhalted.ref_xclk pipeline Reference cycles when the thread is unhalted (counts at 100 MHz rate) event=0x3c,period=100003,umask=0x1 00 Reference cycles when the thread is unhalted. (counts at 100 MHz rate) cpu_clk_unhalted.ref_xclk_any pipeline Reference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate) event=0x3c,any=1,period=100003,umask=0x1 00 Reference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate) cpu_clk_unhalted.thread pipeline Core cycles when the thread is not in halt state event=0x3c,period=2000003 00 This event counts the number of thread cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. The core frequency may change from time to time due to power or thermal throttling cpu_clk_unhalted.thread_p pipeline Thread cycles when thread is not in halt state event=0x3c,period=2000003 00 Counts the number of thread cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. The core frequency may change from time to time due to power or thermal throttling cycle_activity.cycles_l1d_pending pipeline Cycles with pending L1 cache miss loads event=0xa3,cmask=8,period=2000003,umask=0x8 00 Cycles with pending L1 data cache miss loads. Set Cmask=8 to count cycle cycle_activity.cycles_l2_pending pipeline Cycles with pending L2 cache miss loads Spec update: HSD78, HSM63, HSM80 event=0xa3,cmask=1,period=2000003,umask=0x1 00 Cycles with pending L2 miss loads. Set Cmask=2 to count cycle Spec update: HSD78, HSM63, HSM80 cycle_activity.cycles_ldm_pending pipeline Cycles with pending memory loads event=0xa3,cmask=2,period=2000003,umask=0x2 00 Cycles with pending memory loads. Set Cmask=2 to count cycle cycle_activity.cycles_no_execute pipeline This event increments by 1 for every cycle where there was no execute for this thread event=0xa3,cmask=4,period=2000003,umask=0x4 00 This event counts cycles during which no instructions were executed in the execution stage of the pipeline cycle_activity.stalls_l1d_pending pipeline Execution stalls due to L1 data cache misses event=0xa3,cmask=12,period=2000003,umask=0xc 00 Execution stalls due to L1 data cache miss loads. Set Cmask=0CH cycle_activity.stalls_l2_pending pipeline Execution stalls due to L2 cache misses Spec update: HSM63, HSM80 event=0xa3,cmask=5,period=2000003,umask=0x5 00 Number of loads missed L2 Spec update: HSM63, HSM80 cycle_activity.stalls_ldm_pending pipeline Execution stalls due to memory subsystem event=0xa3,cmask=6,period=2000003,umask=0x6 00 This event counts cycles during which no instructions were executed in the execution stage of the pipeline and there were memory instructions pending (waiting for data) ild_stall.iq_full pipeline Stall cycles because IQ is full event=0x87,period=2000003,umask=0x4 00 Stall cycles due to IQ is full ild_stall.lcp pipeline Stalls caused by changing prefix length of the instruction event=0x87,period=2000003,umask=0x1 00 This event counts cycles where the decoder is stalled on an instruction with a length changing prefix (LCP) inst_retired.any pipeline Instructions retired from execution Spec update: HSD140, HSD143 event=0xc0,period=2000003 00 This event counts the number of instructions retired from execution. For instructions that consist of multiple micro-ops, this event counts the retirement of the last micro-op of the instruction. Counting continues during hardware interrupts, traps, and inside interrupt handlers. INST_RETIRED.ANY is counted by a designated fixed counter, leaving the programmable counters available for other events. Faulting executions of GETSEC/VM entry/VM Exit/MWait will not count as retired instructions Spec update: HSD140, HSD143 inst_retired.any_p pipeline Number of instructions retired. General Counter - architectural event Spec update: HSD11, HSD140 event=0xc0,period=2000003 00 Number of instructions at retirement Spec update: HSD11, HSD140 inst_retired.prec_dist pipeline Precise instruction retired event with HW to reduce effect of PEBS shadow in IP distribution Spec update: HSD140 (Must be precise) event=0xc0,period=2000003,umask=0x1 00 Precise instruction retired event with HW to reduce effect of PEBS shadow in IP distribution Spec update: HSD140 (Must be precise) inst_retired.x87 pipeline FP operations retired. X87 FP operations that have no exceptions: Counts also flows that have several X87 or flows that use X87 uops in the exception handling event=0xc0,period=2000003,umask=0x2 00 This is a non-precise version (that is, does not use PEBS) of the event that counts FP operations retired. For X87 FP operations that have no exceptions counting also includes flows that have several X87, or flows that use X87 uops in the exception handling int_misc.recovery_cycles pipeline Core cycles the allocator was stalled due to recovery from earlier clear event for this thread (e.g. misprediction or memory nuke) event=0xd,cmask=1,period=2000003,umask=0x3 00 This event counts the number of cycles spent waiting for a recovery after an event such as a processor nuke, JEClear, assist, hle/rtm abort etc int_misc.recovery_cycles_any pipeline Core cycles the allocator was stalled due to recovery from earlier clear event for any thread running on the physical core (e.g. misprediction or memory nuke) event=0xd,any=1,cmask=1,period=2000003,umask=0x3 00 Core cycles the allocator was stalled due to recovery from earlier clear event for any thread running on the physical core (e.g. misprediction or memory nuke) ld_blocks.store_forward pipeline loads blocked by overlapping with store buffer that cannot be forwarded event=0x3,period=100003,umask=0x2 00 This event counts loads that followed a store to the same address, where the data could not be forwarded inside the pipeline from the store to the load. The most common reason why store forwarding would be blocked is when a load's address range overlaps with a preceding smaller uncompleted store. The penalty for blocked store forwarding is that the load must wait for the store to write its value to the cache before it can be issued ld_blocks_partial.address_alias pipeline False dependencies in MOB due to partial compare on address event=0x7,period=100003,umask=0x1 00 Aliasing occurs when a load is issued after a store and their memory addresses are offset by 4K. This event counts the number of loads that aliased with a preceding store, resulting in an extended address check in the pipeline which can have a performance impact load_hit_pre.hw_pf pipeline Not software-prefetch load dispatches that hit FB allocated for hardware prefetch event=0x4c,period=100003,umask=0x2 00 Non-SW-prefetch load dispatches that hit fill buffer allocated for H/W prefetch load_hit_pre.sw_pf pipeline Not software-prefetch load dispatches that hit FB allocated for software prefetch event=0x4c,period=100003,umask=0x1 00 Non-SW-prefetch load dispatches that hit fill buffer allocated for S/W prefetch lsd.uops pipeline Number of Uops delivered by the LSD event=0xa8,period=2000003,umask=0x1 00 Number of uops delivered by the LSD machine_clears.cycles pipeline Cycles there was a Nuke. Account for both thread-specific and All Thread Nukes event=0xc3,period=2000003,umask=0x1 00 machine_clears.maskmov pipeline This event counts the number of executed Intel AVX masked load operations that refer to an illegal address range with the mask bits set to 0 event=0xc3,period=100003,umask=0x20 00 machine_clears.smc pipeline Self-modifying code (SMC) detected event=0xc3,period=100003,umask=0x4 00 This event is incremented when self-modifying code (SMC) is detected, which causes a machine clear. Machine clears can have a significant performance impact if they are happening frequently move_elimination.int_eliminated pipeline Number of integer Move Elimination candidate uops that were eliminated event=0x58,period=1000003,umask=0x1 00 Number of integer move elimination candidate uops that were eliminated move_elimination.int_not_eliminated pipeline Number of integer Move Elimination candidate uops that were not eliminated event=0x58,period=1000003,umask=0x4 00 Number of integer move elimination candidate uops that were not eliminated other_assists.any_wb_assist pipeline Number of times any microcode assist is invoked by HW upon uop writeback event=0xc1,period=100003,umask=0x40 00 Number of microcode assists invoked by HW upon uop writeback resource_stalls.any pipeline Resource-related stall cycles Spec update: HSD135 event=0xa2,period=2000003,umask=0x1 00 Cycles allocation is stalled due to resource related reason Spec update: HSD135 resource_stalls.rob pipeline Cycles stalled due to re-order buffer full event=0xa2,period=2000003,umask=0x10 00 resource_stalls.rs pipeline Cycles stalled due to no eligible RS entry available event=0xa2,period=2000003,umask=0x4 00 resource_stalls.sb pipeline Cycles stalled due to no store buffers available. (not including draining form sync) event=0xa2,period=2000003,umask=0x8 00 This event counts cycles during which no instructions were allocated because no Store Buffers (SB) were available rob_misc_events.lbr_inserts pipeline Count cases of saving new LBR event=0xcc,period=2000003,umask=0x20 00 Count cases of saving new LBR records by hardware rs_events.empty_cycles pipeline Cycles when Reservation Station (RS) is empty for the thread event=0x5e,period=2000003,umask=0x1 00 This event counts cycles when the Reservation Station ( RS ) is empty for the thread. The RS is a structure that buffers allocated micro-ops from the Front-end. If there are many cycles when the RS is empty, it may represent an underflow of instructions delivered from the Front-end uops_dispatched_port.port_0 pipeline Cycles per thread when uops are executed in port 0 event=0xa1,period=2000003,umask=0x1 00 uops_dispatched_port.port_1 pipeline Cycles per thread when uops are executed in port 1 event=0xa1,period=2000003,umask=0x2 00 uops_dispatched_port.port_2 pipeline Cycles per thread when uops are executed in port 2 event=0xa1,period=2000003,umask=0x4 00 uops_dispatched_port.port_3 pipeline Cycles per thread when uops are executed in port 3 event=0xa1,period=2000003,umask=0x8 00 uops_dispatched_port.port_4 pipeline Cycles per thread when uops are executed in port 4 event=0xa1,period=2000003,umask=0x10 00 uops_dispatched_port.port_5 pipeline Cycles per thread when uops are executed in port 5 event=0xa1,period=2000003,umask=0x20 00 uops_dispatched_port.port_6 pipeline Cycles per thread when uops are executed in port 6 event=0xa1,period=2000003,umask=0x40 00 uops_dispatched_port.port_7 pipeline Cycles per thread when uops are executed in port 7 event=0xa1,period=2000003,umask=0x80 00 uops_executed.core pipeline Number of uops executed on the core Spec update: HSD30, HSM31 event=0xb1,period=2000003,umask=0x2 00 Counts total number of uops to be executed per-core each cycle Spec update: HSD30, HSM31 uops_executed.core_cycles_ge_1 pipeline Cycles at least 1 micro-op is executed from any thread on physical core Spec update: HSD30, HSM31 event=0xb1,cmask=1,period=2000003,umask=0x2 00 uops_executed.core_cycles_ge_2 pipeline Cycles at least 2 micro-op is executed from any thread on physical core Spec update: HSD30, HSM31 event=0xb1,cmask=2,period=2000003,umask=0x2 00 uops_executed.core_cycles_ge_3 pipeline Cycles at least 3 micro-op is executed from any thread on physical core Spec update: HSD30, HSM31 event=0xb1,cmask=3,period=2000003,umask=0x2 00 uops_executed.core_cycles_ge_4 pipeline Cycles at least 4 micro-op is executed from any thread on physical core Spec update: HSD30, HSM31 event=0xb1,cmask=4,period=2000003,umask=0x2 00 uops_executed.core_cycles_none pipeline Cycles with no micro-ops executed from any thread on physical core Spec update: HSD30, HSM31 event=0xb1,inv=1,period=2000003,umask=0x2 00 uops_executed.cycles_ge_1_uop_exec pipeline Cycles where at least 1 uop was executed per-thread Spec update: HSD144, HSD30, HSM31 event=0xb1,cmask=1,period=2000003,umask=0x1 00 This events counts the cycles where at least one uop was executed. It is counted per thread Spec update: HSD144, HSD30, HSM31 uops_executed.cycles_ge_2_uops_exec pipeline Cycles where at least 2 uops were executed per-thread Spec update: HSD144, HSD30, HSM31 event=0xb1,cmask=2,period=2000003,umask=0x1 00 This events counts the cycles where at least two uop were executed. It is counted per thread Spec update: HSD144, HSD30, HSM31 uops_executed.cycles_ge_3_uops_exec pipeline Cycles where at least 3 uops were executed per-thread Spec update: HSD144, HSD30, HSM31 event=0xb1,cmask=3,period=2000003,umask=0x1 00 This events counts the cycles where at least three uop were executed. It is counted per thread Spec update: HSD144, HSD30, HSM31 uops_executed.cycles_ge_4_uops_exec pipeline Cycles where at least 4 uops were executed per-thread Spec update: HSD144, HSD30, HSM31 event=0xb1,cmask=4,period=2000003,umask=0x1 00 uops_executed.stall_cycles pipeline Counts number of cycles no uops were dispatched to be executed on this thread Spec update: HSD144, HSD30, HSM31 event=0xb1,cmask=1,inv=1,period=2000003,umask=0x1 00 uops_executed_port.port_0 pipeline Cycles per thread when uops are executed in port 0 event=0xa1,period=2000003,umask=0x1 00 Cycles which a uop is dispatched on port 0 in this thread uops_executed_port.port_1 pipeline Cycles per thread when uops are executed in port 1 event=0xa1,period=2000003,umask=0x2 00 Cycles which a uop is dispatched on port 1 in this thread uops_executed_port.port_2 pipeline Cycles per thread when uops are executed in port 2 event=0xa1,period=2000003,umask=0x4 00 Cycles which a uop is dispatched on port 2 in this thread uops_executed_port.port_3 pipeline Cycles per thread when uops are executed in port 3 event=0xa1,period=2000003,umask=0x8 00 Cycles which a uop is dispatched on port 3 in this thread uops_executed_port.port_4 pipeline Cycles per thread when uops are executed in port 4 event=0xa1,period=2000003,umask=0x10 00 Cycles which a uop is dispatched on port 4 in this thread uops_executed_port.port_5 pipeline Cycles per thread when uops are executed in port 5 event=0xa1,period=2000003,umask=0x20 00 Cycles which a uop is dispatched on port 5 in this thread uops_executed_port.port_6 pipeline Cycles per thread when uops are executed in port 6 event=0xa1,period=2000003,umask=0x40 00 Cycles which a uop is dispatched on port 6 in this thread uops_executed_port.port_7 pipeline Cycles per thread when uops are executed in port 7 event=0xa1,period=2000003,umask=0x80 00 Cycles which a uop is dispatched on port 7 in this thread uops_issued.any pipeline Uops that Resource Allocation Table (RAT) issues to Reservation Station (RS) event=0xe,period=2000003,umask=0x1 00 This event counts the number of uops issued by the Front-end of the pipeline to the Back-end. This event is counted at the allocation stage and will count both retired and non-retired uops uops_issued.core_stall_cycles pipeline Cycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for all threads event=0xe,any=1,cmask=1,inv=1,period=2000003,umask=0x1 00 uops_issued.flags_merge pipeline Number of flags-merge uops being allocated. Such uops considered perf sensitive; added by GSR u-arch event=0xe,period=2000003,umask=0x10 00 Number of flags-merge uops allocated. Such uops add delay uops_issued.single_mul pipeline Number of Multiply packed/scalar single precision uops allocated event=0xe,period=2000003,umask=0x40 00 Number of multiply packed/scalar single precision uops allocated uops_issued.slow_lea pipeline Number of slow LEA uops being allocated. A uop is generally considered SlowLea if it has 3 sources (e.g. 2 sources + immediate) regardless if as a result of LEA instruction or not event=0xe,period=2000003,umask=0x20 00 Number of slow LEA or similar uops allocated. Such uop has 3 sources (for example, 2 sources + immediate) regardless of whether it is a result of LEA instruction or not uops_issued.stall_cycles pipeline Cycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for the thread event=0xe,cmask=1,inv=1,period=2000003,umask=0x1 00 uops_retired.all pipeline Actually retired uops (Precise event) event=0xc2,period=2000003,umask=0x1 00 Counts the number of micro-ops retired. Use Cmask=1 and invert to count active cycles or stalled cycles (Precise event) uops_retired.core_stall_cycles pipeline Cycles without actually retired uops event=0xc2,any=1,cmask=1,inv=1,period=2000003,umask=0x1 00 uops_retired.retire_slots pipeline Retirement slots used (Precise event) event=0xc2,period=2000003,umask=0x2 00 This event counts the number of retirement slots used each cycle. There are potentially 4 slots that can be used each cycle - meaning, 4 uops or 4 instructions could retire each cycle (Precise event) uops_retired.stall_cycles pipeline Cycles without actually retired uops event=0xc2,cmask=1,inv=1,period=2000003,umask=0x1 00 uops_retired.total_cycles pipeline Cycles with less than 10 actually retired uops event=0xc2,cmask=16,inv=1,period=2000003,umask=0x1 00 unc_cbo_cache_lookup.any_es uncore cache L3 Lookup any request that access cache and found line in E or S-state event=0x34,umask=0x86 01 unc_cbo_cache_lookup.any_i uncore cache L3 Lookup any request that access cache and found line in I-state event=0x34,umask=0x88 01 unc_cbo_cache_lookup.any_m uncore cache L3 Lookup any request that access cache and found line in M-state event=0x34,umask=0x81 01 unc_cbo_cache_lookup.any_mesi uncore cache L3 Lookup any request that access cache and found line in MESI-state event=0x34,umask=0x8f 01 unc_cbo_cache_lookup.extsnp_es uncore cache L3 Lookup external snoop request that access cache and found line in E or S-state event=0x34,umask=0x46 01 unc_cbo_cache_lookup.extsnp_i uncore cache L3 Lookup external snoop request that access cache and found line in I-state event=0x34,umask=0x48 01 unc_cbo_cache_lookup.extsnp_m uncore cache L3 Lookup external snoop request that access cache and found line in M-state event=0x34,umask=0x41 01 unc_cbo_cache_lookup.extsnp_mesi uncore cache L3 Lookup external snoop request that access cache and found line in MESI-state event=0x34,umask=0x4f 01 unc_cbo_cache_lookup.read_es uncore cache L3 Lookup read request that access cache and found line in E or S-state event=0x34,umask=0x16 01 unc_cbo_cache_lookup.read_i uncore cache L3 Lookup read request that access cache and found line in I-state event=0x34,umask=0x18 01 unc_cbo_cache_lookup.read_m uncore cache L3 Lookup read request that access cache and found line in M-state event=0x34,umask=0x11 01 unc_cbo_cache_lookup.read_mesi uncore cache L3 Lookup read request that access cache and found line in any MESI-state event=0x34,umask=0x1f 01 unc_cbo_cache_lookup.write_es uncore cache L3 Lookup write request that access cache and found line in E or S-state event=0x34,umask=0x26 01 unc_cbo_cache_lookup.write_i uncore cache L3 Lookup write request that access cache and found line in I-state event=0x34,umask=0x28 01 unc_cbo_cache_lookup.write_m uncore cache L3 Lookup write request that access cache and found line in M-state event=0x34,umask=0x21 01 unc_cbo_cache_lookup.write_mesi uncore cache L3 Lookup write request that access cache and found line in MESI-state event=0x34,umask=0x2f 01 unc_cbo_xsnp_response.hitm_eviction uncore cache A cross-core snoop resulted from L3 Eviction which hits a modified line in some processor core event=0x22,umask=0x88 01 unc_cbo_xsnp_response.hitm_external uncore cache An external snoop hits a modified line in some processor core event=0x22,umask=0x28 01 unc_cbo_xsnp_response.hit_eviction uncore cache A cross-core snoop resulted from L3 Eviction which hits a non-modified line in some processor core event=0x22,umask=0x84 01 unc_cbo_xsnp_response.hit_external uncore cache An external snoop hits a non-modified line in some processor core event=0x22,umask=0x24 01 unc_cbo_xsnp_response.miss_external uncore cache An external snoop misses in some processor core event=0x22,umask=0x21 01 unc_arb_coh_trk_occupancy.all uncore interconnect Each cycle count number of valid entries in Coherency Tracker queue from allocation till deallocation. Aperture requests (snoops) appear as NC decoded internally and become coherent (snoop L3, access memory) event=0x83,umask=0x1 01 Each cycle count number of valid entries in Coherency Tracker queue from allocation till deallocation. Aperture requests (snoops) appear as NC decoded internally and become coherent (snoop L3, access memory) unc_arb_trk_occupancy.cycles_with_any_request uncore interconnect Cycles with at least one request outstanding is waiting for data return from memory controller. Account for coherent and non-coherent requests initiated by IA Cores, Processor Graphics Unit, or LLC event=0x80,cmask=1,umask=0x1 01 dtlb_load_misses.miss_causes_a_walk virtual memory Load misses in all DTLB levels that cause page walks event=0x8,period=100003,umask=0x1 00 Misses in all TLB levels that cause a page walk of any page size dtlb_load_misses.pde_cache_miss virtual memory DTLB demand load misses with low part of linear-to-physical address translation missed event=0x8,period=100003,umask=0x80 00 DTLB demand load misses with low part of linear-to-physical address translation missed dtlb_load_misses.stlb_hit virtual memory Load operations that miss the first DTLB level but hit the second and do not cause page walks event=0x8,period=2000003,umask=0x60 00 Number of cache load STLB hits. No page walk dtlb_load_misses.stlb_hit_2m virtual memory Load misses that miss the DTLB and hit the STLB (2M) event=0x8,period=2000003,umask=0x40 00 This event counts load operations from a 2M page that miss the first DTLB level but hit the second and do not cause page walks dtlb_load_misses.stlb_hit_4k virtual memory Load misses that miss the DTLB and hit the STLB (4K) event=0x8,period=2000003,umask=0x20 00 This event counts load operations from a 4K page that miss the first DTLB level but hit the second and do not cause page walks dtlb_load_misses.walk_completed virtual memory Demand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes of any page size event=0x8,period=100003,umask=0xe 00 Completed page walks in any TLB of any page size due to demand load misses dtlb_load_misses.walk_completed_1g virtual memory Load miss in all TLB levels causes a page walk that completes. (1G) event=0x8,period=2000003,umask=0x8 00 dtlb_load_misses.walk_completed_2m_4m virtual memory Demand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes (2M/4M) event=0x8,period=2000003,umask=0x4 00 Completed page walks due to demand load misses that caused 2M/4M page walks in any TLB levels dtlb_load_misses.walk_completed_4k virtual memory Demand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes (4K) event=0x8,period=2000003,umask=0x2 00 Completed page walks due to demand load misses that caused 4K page walks in any TLB levels dtlb_load_misses.walk_duration virtual memory Cycles when PMH is busy with page walks event=0x8,period=2000003,umask=0x10 00 This event counts cycles when the page miss handler (PMH) is servicing page walks caused by DTLB load misses dtlb_store_misses.miss_causes_a_walk virtual memory Store misses in all DTLB levels that cause page walks event=0x49,period=100003,umask=0x1 00 Miss in all TLB levels causes a page walk of any page size (4K/2M/4M/1G) dtlb_store_misses.pde_cache_miss virtual memory DTLB store misses with low part of linear-to-physical address translation missed event=0x49,period=100003,umask=0x80 00 DTLB store misses with low part of linear-to-physical address translation missed dtlb_store_misses.stlb_hit virtual memory Store operations that miss the first TLB level but hit the second and do not cause page walks event=0x49,period=100003,umask=0x60 00 Store operations that miss the first TLB level but hit the second and do not cause page walks dtlb_store_misses.stlb_hit_2m virtual memory Store misses that miss the DTLB and hit the STLB (2M) event=0x49,period=100003,umask=0x40 00 This event counts store operations from a 2M page that miss the first DTLB level but hit the second and do not cause page walks dtlb_store_misses.stlb_hit_4k virtual memory Store misses that miss the DTLB and hit the STLB (4K) event=0x49,period=100003,umask=0x20 00 This event counts store operations from a 4K page that miss the first DTLB level but hit the second and do not cause page walks dtlb_store_misses.walk_completed virtual memory Store misses in all DTLB levels that cause completed page walks event=0x49,period=100003,umask=0xe 00 Completed page walks due to store miss in any TLB levels of any page size (4K/2M/4M/1G) dtlb_store_misses.walk_completed_1g virtual memory Store misses in all DTLB levels that cause completed page walks. (1G) event=0x49,period=100003,umask=0x8 00 dtlb_store_misses.walk_completed_2m_4m virtual memory Store misses in all DTLB levels that cause completed page walks (2M/4M) event=0x49,period=100003,umask=0x4 00 Completed page walks due to store misses in one or more TLB levels of 2M/4M page structure dtlb_store_misses.walk_completed_4k virtual memory Store miss in all TLB levels causes a page walk that completes. (4K) event=0x49,period=100003,umask=0x2 00 Completed page walks due to store misses in one or more TLB levels of 4K page structure dtlb_store_misses.walk_duration virtual memory Cycles when PMH is busy with page walks event=0x49,period=100003,umask=0x10 00 This event counts cycles when the page miss handler (PMH) is servicing page walks caused by DTLB store misses ept.walk_cycles virtual memory Cycle count for an Extended Page table walk event=0x4f,period=2000003,umask=0x10 00 itlb.itlb_flush virtual memory Flushing of the Instruction TLB (ITLB) pages, includes 4k/2M/4M pages event=0xae,period=100003,umask=0x1 00 Counts the number of ITLB flushes, includes 4k/2M/4M pages itlb_misses.miss_causes_a_walk virtual memory Misses at all ITLB levels that cause page walks event=0x85,period=100003,umask=0x1 00 Misses in ITLB that causes a page walk of any page size itlb_misses.stlb_hit virtual memory Operations that miss the first ITLB level but hit the second and do not cause any page walks event=0x85,period=100003,umask=0x60 00 ITLB misses that hit STLB. No page walk itlb_misses.stlb_hit_2m virtual memory Code misses that miss the DTLB and hit the STLB (2M) event=0x85,period=100003,umask=0x40 00 ITLB misses that hit STLB (2M) itlb_misses.stlb_hit_4k virtual memory Core misses that miss the DTLB and hit the STLB (4K) event=0x85,period=100003,umask=0x20 00 ITLB misses that hit STLB (4K) itlb_misses.walk_completed virtual memory Misses in all ITLB levels that cause completed page walks event=0x85,period=100003,umask=0xe 00 Completed page walks in ITLB of any page size itlb_misses.walk_completed_1g virtual memory Store miss in all TLB levels causes a page walk that completes. (1G) event=0x85,period=100003,umask=0x8 00 itlb_misses.walk_completed_2m_4m virtual memory Code miss in all TLB levels causes a page walk that completes. (2M/4M) event=0x85,period=100003,umask=0x4 00 Completed page walks due to misses in ITLB 2M/4M page entries itlb_misses.walk_completed_4k virtual memory Code miss in all TLB levels causes a page walk that completes. (4K) event=0x85,period=100003,umask=0x2 00 Completed page walks due to misses in ITLB 4K page entries itlb_misses.walk_duration virtual memory Cycles when PMH is busy with page walks event=0x85,period=100003,umask=0x10 00 This event counts cycles when the page miss handler (PMH) is servicing page walks caused by ITLB misses page_walker_loads.dtlb_l1 virtual memory Number of DTLB page walker hits in the L1+FB event=0xbc,period=2000003,umask=0x11 00 Number of DTLB page walker loads that hit in the L1+FB page_walker_loads.dtlb_l2 virtual memory Number of DTLB page walker hits in the L2 event=0xbc,period=2000003,umask=0x12 00 Number of DTLB page walker loads that hit in the L2 page_walker_loads.dtlb_l3 virtual memory Number of DTLB page walker hits in the L3 + XSNP Spec update: HSD25 event=0xbc,period=2000003,umask=0x14 00 Number of DTLB page walker loads that hit in the L3 Spec update: HSD25 page_walker_loads.dtlb_memory virtual memory Number of DTLB page walker hits in Memory Spec update: HSD25 event=0xbc,period=2000003,umask=0x18 00 Number of DTLB page walker loads from memory Spec update: HSD25 page_walker_loads.ept_dtlb_l1 virtual memory Counts the number of Extended Page Table walks from the DTLB that hit in the L1 and FB event=0xbc,period=2000003,umask=0x41 00 page_walker_loads.ept_dtlb_l2 virtual memory Counts the number of Extended Page Table walks from the DTLB that hit in the L2 event=0xbc,period=2000003,umask=0x42 00 page_walker_loads.ept_dtlb_l3 virtual memory Counts the number of Extended Page Table walks from the DTLB that hit in the L3 event=0xbc,period=2000003,umask=0x44 00 page_walker_loads.ept_dtlb_memory virtual memory Counts the number of Extended Page Table walks from the DTLB that hit in memory event=0xbc,period=2000003,umask=0x48 00 page_walker_loads.ept_itlb_l1 virtual memory Counts the number of Extended Page Table walks from the ITLB that hit in the L1 and FB event=0xbc,period=2000003,umask=0x81 00 page_walker_loads.ept_itlb_l2 virtual memory Counts the number of Extended Page Table walks from the ITLB that hit in the L2 event=0xbc,period=2000003,umask=0x82 00 page_walker_loads.ept_itlb_l3 virtual memory Counts the number of Extended Page Table walks from the ITLB that hit in the L2 event=0xbc,period=2000003,umask=0x84 00 page_walker_loads.ept_itlb_memory virtual memory Counts the number of Extended Page Table walks from the ITLB that hit in memory event=0xbc,period=2000003,umask=0x88 00 page_walker_loads.itlb_l1 virtual memory Number of ITLB page walker hits in the L1+FB event=0xbc,period=2000003,umask=0x21 00 Number of ITLB page walker loads that hit in the L1+FB page_walker_loads.itlb_l2 virtual memory Number of ITLB page walker hits in the L2 event=0xbc,period=2000003,umask=0x22 00 Number of ITLB page walker loads that hit in the L2 page_walker_loads.itlb_l3 virtual memory Number of ITLB page walker hits in the L3 + XSNP Spec update: HSD25 event=0xbc,period=2000003,umask=0x24 00 Number of ITLB page walker loads that hit in the L3 Spec update: HSD25 page_walker_loads.itlb_memory virtual memory Number of ITLB page walker hits in Memory Spec update: HSD25 event=0xbc,period=2000003,umask=0x28 00 Number of ITLB page walker loads from memory Spec update: HSD25 tlb_flush.dtlb_thread virtual memory DTLB flush attempts of the thread-specific entries event=0xbd,period=100003,umask=0x1 00 DTLB flush attempts of the thread-specific entries tlb_flush.stlb_any virtual memory STLB flush attempts event=0xbd,period=100003,umask=0x20 00 Count number of STLB flush attempts mem_load_uops_l3_miss_retired.remote_dram cache Retired load uop whose Data Source was: remote DRAM either Snoop not needed or Snoop Miss (RspI) Supports address when precise. Spec update: HSD29, HSM30 (Precise event) event=0xd3,period=100003,umask=0x4 00 mem_load_uops_l3_miss_retired.remote_fwd cache Retired load uop whose Data Source was: forwarded from remote cache Supports address when precise. Spec update: HSM30 (Precise event) event=0xd3,period=100003,umask=0x20 00 mem_load_uops_l3_miss_retired.remote_hitm cache Retired load uop whose Data Source was: Remote cache HITM Supports address when precise. Spec update: HSM30 (Precise event) event=0xd3,period=100003,umask=0x10 00 offcore_response.demand_code_rd.llc_hit.hitm_other_core cache Counts all demand code reads hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0004 00 offcore_response.demand_code_rd.llc_hit.hit_other_core_no_fwd cache Counts all demand code reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0004 00 offcore_response.demand_data_rd.llc_hit.hitm_other_core cache Counts demand data reads hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0001 00 offcore_response.demand_data_rd.llc_hit.hit_other_core_no_fwd cache Counts demand data reads hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0001 00 offcore_response.demand_rfo.llc_hit.hit_other_core_no_fwd cache Counts all demand data writes (RFOs) hit in the L3 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0002 00 offcore_response.pf_l2_code_rd.llc_hit.any_response cache Counts all prefetch (that bring data to LLC only) code reads hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0040 00 offcore_response.pf_l2_data_rd.llc_hit.any_response cache Counts prefetch (that bring data to L2) data reads hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0010 00 offcore_response.pf_l2_rfo.llc_hit.any_response cache Counts all prefetch (that bring data to L2) RFOs hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0020 00 offcore_response.pf_llc_data_rd.llc_hit.any_response cache Counts all prefetch (that bring data to LLC only) data reads hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0080 00 offcore_response.all_code_rd.llc_miss.local_dram memory Counts all demand & prefetch code reads miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x600400244 00 offcore_response.all_data_rd.llc_miss.local_dram memory Counts all demand & prefetch data reads miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x600400091 00 offcore_response.all_data_rd.llc_miss.remote_dram memory Counts all demand & prefetch data reads miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63F800091 00 offcore_response.all_data_rd.llc_miss.remote_hit_forward memory Counts all demand & prefetch data reads miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00091 00 offcore_response.all_reads.llc_miss.local_dram memory Counts all data/code/rfo reads (demand & prefetch) miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x6004007F7 00 offcore_response.all_reads.llc_miss.remote_dram memory Counts all data/code/rfo reads (demand & prefetch) miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63F8007F7 00 offcore_response.all_reads.llc_miss.remote_hit_forward memory Counts all data/code/rfo reads (demand & prefetch) miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC007F7 00 offcore_response.all_rfo.llc_miss.local_dram memory Counts all demand & prefetch RFOs miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x600400122 00 offcore_response.demand_code_rd.llc_miss.any_response memory Counts all demand code reads miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC00004 00 offcore_response.demand_code_rd.llc_miss.local_dram memory Counts all demand code reads miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x600400004 00 offcore_response.demand_data_rd.llc_miss.any_response memory Counts demand data reads miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC00001 00 offcore_response.demand_data_rd.llc_miss.local_dram memory Counts demand data reads miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x600400001 00 offcore_response.demand_rfo.llc_miss.local_dram memory Counts all demand data writes (RFOs) miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x600400002 00 offcore_response.pf_l2_code_rd.llc_miss.any_response memory Counts all prefetch (that bring data to LLC only) code reads miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC00040 00 offcore_response.pf_l2_data_rd.llc_miss.any_response memory Counts prefetch (that bring data to L2) data reads miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC00010 00 offcore_response.pf_l2_rfo.llc_miss.any_response memory Counts all prefetch (that bring data to L2) RFOs miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC00020 00 offcore_response.pf_llc_data_rd.llc_miss.any_response memory Counts all prefetch (that bring data to LLC only) data reads miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC00080 00 unc_c_llc_victims.s_state uncore cache Lines in S State event=0x37,umask=0x4 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_c_ring_ad_used.all uncore cache AD Ring In Use; All event=0x1b,umask=0xf 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.down uncore cache AD Ring In Use; Down event=0x1b,umask=0xc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.down_even uncore cache AD Ring In Use; Down and Even event=0x1b,umask=0x4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity unc_c_ring_ad_used.down_odd uncore cache AD Ring In Use; Down and Odd event=0x1b,umask=0x8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_c_ring_ad_used.up uncore cache AD Ring In Use; Up event=0x1b,umask=0x3 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.up_even uncore cache AD Ring In Use; Up and Even event=0x1b,umask=0x1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_c_ring_ad_used.up_odd uncore cache AD Ring In Use; Up and Odd event=0x1b,umask=0x2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_c_ring_ak_used.all uncore cache AK Ring In Use; All event=0x1c,umask=0xf 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.down_even uncore cache AK Ring In Use; Down and Even event=0x1c,umask=0x4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity unc_c_ring_ak_used.down_odd uncore cache AK Ring In Use; Down and Odd event=0x1c,umask=0x8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_c_ring_ak_used.up_even uncore cache AK Ring In Use; Up and Even event=0x1c,umask=0x1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_c_ring_ak_used.up_odd uncore cache AK Ring In Use; Up and Odd event=0x1c,umask=0x2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_c_ring_bl_used.all uncore cache BL Ring in Use; Down event=0x1d,umask=0xf 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.down_even uncore cache BL Ring in Use; Down and Even event=0x1d,umask=0x4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity unc_c_ring_bl_used.down_odd uncore cache BL Ring in Use; Down and Odd event=0x1d,umask=0x8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_c_ring_bl_used.up_even uncore cache BL Ring in Use; Up and Even event=0x1d,umask=0x1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_c_ring_bl_used.up_odd uncore cache BL Ring in Use; Up and Odd event=0x1d,umask=0x2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_c_ring_iv_used.any uncore cache BL Ring in Use; Any event=0x1e,umask=0xf 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring in HSX Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarity unc_c_ring_iv_used.dn uncore cache BL Ring in Use; Any event=0x1e,umask=0xc 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring in HSX Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarity unc_c_ring_iv_used.down uncore cache BL Ring in Use; Down event=0x1e,umask=0xcc 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring in HSX Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters for Down polarity unc_c_ring_iv_used.up uncore cache BL Ring in Use; Any event=0x1e,umask=0x3 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring in HSX Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD.; Filters any polarity unc_c_ring_sink_starved.ad uncore cache UNC_C_RING_SINK_STARVED.AD event=0x6,umask=0x1 01 unc_c_ring_sink_starved.ak uncore cache UNC_C_RING_SINK_STARVED.AK event=0x6,umask=0x2 01 unc_c_ring_sink_starved.bl uncore cache UNC_C_RING_SINK_STARVED.BL event=0x6,umask=0x4 01 unc_c_ring_sink_starved.iv uncore cache UNC_C_RING_SINK_STARVED.IV event=0x6,umask=0x8 01 unc_c_tor_inserts.local_opcode uncore cache TOR Inserts; Local Memory - Opcode Matched event=0x35,umask=0x21 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select MISS_OPC_MATCH and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182).; All transactions, satisfied by an opcode, inserted into the TOR that are satisfied by locally HOMed memory unc_h_snoop_resp.rspsfwd uncore cache Shared line forwarded from remote cache event=0x21,umask=0x8 0164Bytes Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of RspSFwd. This is returned when a remote caching agent forwards data but holds on to its currently copy. This is common for data and code reads that hit in a remote socket in E or F state unc_h_snp_resp_recv_local.rspsfwd uncore cache Snoop Responses Received Local; RspSFwd event=0x60,umask=0x8 01 Number of snoop responses received for a Local request; Filters for a snoop response of RspSFwd. This is returned when a remote caching agent forwards data but holds on to its currently copy. This is common for data and code reads that hit in a remote socket in E or F state unc_i_transactions.writes uncore interconnect Inbound Transaction Count; Writes event=0x16,umask=0x2 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Trackes only write requests. Each write request should have a prefetch, so there is no need to explicitly track these requests. For writes that are tickled and have to retry, the counter will be incremented for each retry unc_q_clockticks uncore interconnect Number of qfclks event=0x14 01 Counts the number of clocks in the QPI LL. This clock runs at 1/4th the GT/s speed of the QPI link. For example, a 4GT/s link will have qfclk or 1GHz. HSX does not support dynamic link speeds, so this frequency is fixed unc_q_rxl_crc_errors.normal_op uncore interconnect CRC Errors Detected; Normal Operations event=0x3,umask=0x2 01 Number of CRC errors detected in the QPI Agent. Each QPI flit incorporates 8 bits of CRC for error detection. This counts the number of flits where the CRC was able to detect an error. After an error has been detected, the QPI agent will send a request to the transmitting socket to resend the flit (as well as any flits that came after it).; CRC errors detected during normal operation unc_s_ring_ad_used.down_even uncore interconnect AD Ring In Use; Down and Event event=0x1b,umask=0x4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Event ring polarity unc_s_ring_ad_used.down_odd uncore interconnect AD Ring In Use; Down and Odd event=0x1b,umask=0x8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_s_ring_ad_used.up_even uncore interconnect AD Ring In Use; Up and Even event=0x1b,umask=0x1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_s_ring_ad_used.up_odd uncore interconnect AD Ring In Use; Up and Odd event=0x1b,umask=0x2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_s_ring_ak_used.down_even uncore interconnect AK Ring In Use; Down and Event event=0x1c,umask=0x4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Event ring polarity unc_s_ring_ak_used.down_odd uncore interconnect AK Ring In Use; Down and Odd event=0x1c,umask=0x8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_s_ring_ak_used.up_even uncore interconnect AK Ring In Use; Up and Even event=0x1c,umask=0x1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_s_ring_ak_used.up_odd uncore interconnect AK Ring In Use; Up and Odd event=0x1c,umask=0x2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_s_ring_bl_used.down_even uncore interconnect BL Ring in Use; Down and Event event=0x1d,umask=0x4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Event ring polarity unc_s_ring_bl_used.down_odd uncore interconnect BL Ring in Use; Down and Odd event=0x1d,umask=0x8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity unc_s_ring_bl_used.up_even uncore interconnect BL Ring in Use; Up and Even event=0x1d,umask=0x1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity unc_s_ring_bl_used.up_odd uncore interconnect BL Ring in Use; Up and Odd event=0x1d,umask=0x2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. We really have two rings in HSX -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity unc_u_clockticks uncore interconnect UNC_U_CLOCKTICKS event=0 01 unc_m_clockticks uncore memory DRAM Clockticks event=0 01 unc_p_clockticks uncore power pclk Cycles event=0 01 The PCU runs off a fixed 800 MHz clock. This event counts the number of pclk cycles measured while the counter was enabled. The pclk, like the Memory Controller's dclk, counts at a constant rate making it a good measure of actual wall time unc_p_freq_band0_cycles uncore power Frequency Residency event=0xb 01 Counts the number of cycles that the uncore was running at a frequency greater than or equal to the frequency that is configured in the filter. One can use all four counters with this event, so it is possible to track up to 4 configurable bands. One can use edge detect in conjunction with this event to track the number of times that we transitioned into a frequency greater than or equal to the configurable frequency. One can also use inversion to track cycles when we were less than the configured frequency unc_p_freq_band1_cycles uncore power Frequency Residency event=0xc 01 Counts the number of cycles that the uncore was running at a frequency greater than or equal to the frequency that is configured in the filter. One can use all four counters with this event, so it is possible to track up to 4 configurable bands. One can use edge detect in conjunction with this event to track the number of times that we transitioned into a frequency greater than or equal to the configurable frequency. One can also use inversion to track cycles when we were less than the configured frequency unc_p_freq_band2_cycles uncore power Frequency Residency event=0xd 01 Counts the number of cycles that the uncore was running at a frequency greater than or equal to the frequency that is configured in the filter. One can use all four counters with this event, so it is possible to track up to 4 configurable bands. One can use edge detect in conjunction with this event to track the number of times that we transitioned into a frequency greater than or equal to the configurable frequency. One can also use inversion to track cycles when we were less than the configured frequency unc_p_freq_band3_cycles uncore power Frequency Residency event=0xe 01 Counts the number of cycles that the uncore was running at a frequency greater than or equal to the frequency that is configured in the filter. One can use all four counters with this event, so it is possible to track up to 4 configurable bands. One can use edge detect in conjunction with this event to track the number of times that we transitioned into a frequency greater than or equal to the configurable frequency. One can also use inversion to track cycles when we were less than the configured frequency unc_p_ufs_transitions_no_change uncore power UNC_P_UFS_TRANSITIONS_NO_CHANGE event=0x79 01 Ring GV with same final and initial frequency l1d_pend_miss.l2_stall cache Number of cycles a demand request has waited due to L1D due to lack of L2 resources event=0x48,period=1000003,umask=0x4 00 Counts number of cycles a demand request has waited due to L1D due to lack of L2 resources. Demand requests include cacheable/uncacheable demand load, store, lock or SW prefetch accesses l2_lines_out.non_silent cache Modified cache lines that are evicted by L2 cache when triggered by an L2 cache fill event=0xf2,period=200003,umask=0x2 00 Counts the number of lines that are evicted by L2 cache when triggered by an L2 cache fill. Those lines are in Modified state. Modified lines are written back to L3 l2_lines_out.silent cache Non-modified cache lines that are silently dropped by L2 cache when triggered by an L2 cache fill event=0xf2,period=200003,umask=0x1 00 Counts the number of lines that are silently dropped by L2 cache when triggered by an L2 cache fill. These lines are typically in Shared or Exclusive state. A non-threaded event l2_lines_out.useless_hwpf cache Cache lines that have been L2 hardware prefetched but not used by demand accesses event=0xf2,period=200003,umask=0x4 00 Counts the number of cache lines that have been prefetched by the L2 hardware prefetcher but not used by demand access when evicted from the L2 cache l2_rqsts.miss cache This event is deprecated event=0x24,period=200003,umask=0x3f 10 l2_rqsts.references cache This event is deprecated event=0x24,period=200003,umask=0xff 10 mem_load_misc_retired.uc cache Retired instructions with at least 1 uncacheable load or Bus Lock Supports address when precise (Precise event) event=0xd4,period=100007,umask=0x4 00 Retired instructions with at least one load to uncacheable memory-type, or at least one cache-line split locked access (Bus Lock) Supports address when precise (Precise event) ocr.demand_code_rd.l3_hit.any cache Counts demand instruction fetches and L1 instruction cache prefetches that hit a cacheline in the L3 where a snoop was sent or not event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC03C0004 00 ocr.demand_code_rd.l3_hit.snoop_hitm cache Counts demand instruction fetches and L1 instruction cache prefetches that hit a cacheline in the L3 where a snoop hit in another cores caches, data forwarding is required as the data is modified event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0004 00 ocr.demand_code_rd.l3_hit.snoop_hit_no_fwd cache Counts demand instruction fetches and L1 instruction cache prefetches that hit a cacheline in the L3 where a snoop hit in another core, data forwarding is not required event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0004 00 ocr.demand_code_rd.l3_hit.snoop_miss cache Counts demand instruction fetches and L1 instruction cache prefetches that hit a cacheline in the L3 where a snoop was sent but no other cores had the data event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0004 00 ocr.demand_code_rd.l3_hit.snoop_not_needed cache Counts demand instruction fetches and L1 instruction cache prefetches that hit a cacheline in the L3 where a snoop was not needed to satisfy the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0004 00 ocr.demand_code_rd.l3_hit.snoop_sent cache Counts demand instruction fetches and L1 instruction cache prefetches that hit a cacheline in the L3 where a snoop was sent event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1E003C0004 00 ocr.demand_data_rd.l3_hit.any cache Counts demand data reads that hit a cacheline in the L3 where a snoop was sent or not event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC03C0001 00 ocr.demand_data_rd.l3_hit.snoop_hitm cache Counts demand data reads that hit a cacheline in the L3 where a snoop hit in another cores caches, data forwarding is required as the data is modified event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0001 00 ocr.demand_data_rd.l3_hit.snoop_hit_no_fwd cache Counts demand data reads that hit a cacheline in the L3 where a snoop hit in another core, data forwarding is not required event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0001 00 ocr.demand_data_rd.l3_hit.snoop_miss cache Counts demand data reads that hit a cacheline in the L3 where a snoop was sent but no other cores had the data event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0001 00 ocr.demand_data_rd.l3_hit.snoop_not_needed cache Counts demand data reads that hit a cacheline in the L3 where a snoop was not needed to satisfy the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0001 00 ocr.demand_data_rd.l3_hit.snoop_sent cache Counts demand data reads that hit a cacheline in the L3 where a snoop was sent event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1E003C0001 00 ocr.demand_rfo.l3_hit.any cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a cacheline in the L3 where a snoop was sent or not event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC03C0002 00 ocr.demand_rfo.l3_hit.snoop_hitm cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a cacheline in the L3 where a snoop hit in another cores caches, data forwarding is required as the data is modified event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0002 00 ocr.demand_rfo.l3_hit.snoop_hit_no_fwd cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a cacheline in the L3 where a snoop hit in another core, data forwarding is not required event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0002 00 ocr.demand_rfo.l3_hit.snoop_miss cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a cacheline in the L3 where a snoop was sent but no other cores had the data event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0002 00 ocr.demand_rfo.l3_hit.snoop_not_needed cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a cacheline in the L3 where a snoop was not needed to satisfy the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0002 00 ocr.demand_rfo.l3_hit.snoop_sent cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a cacheline in the L3 where a snoop was sent event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1E003C0002 00 ocr.hwpf_l1d_and_swpf.l3_hit.any cache Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that hit a cacheline in the L3 where a snoop was sent or not event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC03C0400 00 ocr.hwpf_l1d_and_swpf.l3_hit.snoop_miss cache Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that hit a cacheline in the L3 where a snoop was sent but no other cores had the data event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0400 00 ocr.hwpf_l1d_and_swpf.l3_hit.snoop_not_needed cache Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that hit a cacheline in the L3 where a snoop was not needed to satisfy the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0400 00 ocr.hwpf_l2_data_rd.l3_hit.any cache Counts hardware prefetch data reads (which bring data to L2) that hit a cacheline in the L3 where a snoop was sent or not event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC03C0010 00 ocr.hwpf_l2_data_rd.l3_hit.snoop_hitm cache Counts hardware prefetch data reads (which bring data to L2) that hit a cacheline in the L3 where a snoop hit in another cores caches, data forwarding is required as the data is modified event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0010 00 ocr.hwpf_l2_data_rd.l3_hit.snoop_hit_no_fwd cache Counts hardware prefetch data reads (which bring data to L2) that hit a cacheline in the L3 where a snoop hit in another core, data forwarding is not required event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0010 00 ocr.hwpf_l2_data_rd.l3_hit.snoop_miss cache Counts hardware prefetch data reads (which bring data to L2) that hit a cacheline in the L3 where a snoop was sent but no other cores had the data event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0010 00 ocr.hwpf_l2_data_rd.l3_hit.snoop_not_needed cache Counts hardware prefetch data reads (which bring data to L2) that hit a cacheline in the L3 where a snoop was not needed to satisfy the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0010 00 ocr.hwpf_l2_data_rd.l3_hit.snoop_sent cache Counts hardware prefetch data reads (which bring data to L2) that hit a cacheline in the L3 where a snoop was sent event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1E003C0010 00 ocr.hwpf_l2_rfo.l3_hit.any cache Counts hardware prefetch RFOs (which bring data to L2) that hit a cacheline in the L3 where a snoop was sent or not event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC03C0020 00 ocr.hwpf_l2_rfo.l3_hit.snoop_hitm cache Counts hardware prefetch RFOs (which bring data to L2) that hit a cacheline in the L3 where a snoop hit in another cores caches, data forwarding is required as the data is modified event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0020 00 ocr.hwpf_l2_rfo.l3_hit.snoop_hit_no_fwd cache Counts hardware prefetch RFOs (which bring data to L2) that hit a cacheline in the L3 where a snoop hit in another core, data forwarding is not required event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0020 00 ocr.hwpf_l2_rfo.l3_hit.snoop_miss cache Counts hardware prefetch RFOs (which bring data to L2) that hit a cacheline in the L3 where a snoop was sent but no other cores had the data event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C0020 00 ocr.hwpf_l2_rfo.l3_hit.snoop_not_needed cache Counts hardware prefetch RFOs (which bring data to L2) that hit a cacheline in the L3 where a snoop was not needed to satisfy the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0020 00 ocr.hwpf_l2_rfo.l3_hit.snoop_sent cache Counts hardware prefetch RFOs (which bring data to L2) that hit a cacheline in the L3 where a snoop was sent event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1E003C0020 00 ocr.hwpf_l3.l3_hit.any cache Counts hardware prefetches to the L3 only that hit a cacheline in the L3 where a snoop was sent or not event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC03C2380 00 ocr.other.l3_hit.snoop_hit_no_fwd cache Counts miscellaneous requests, such as I/O and un-cacheable accesses that hit a cacheline in the L3 where a snoop hit in another core, data forwarding is not required event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C8000 00 ocr.other.l3_hit.snoop_miss cache Counts miscellaneous requests, such as I/O and un-cacheable accesses that hit a cacheline in the L3 where a snoop was sent but no other cores had the data event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003C8000 00 ocr.other.l3_hit.snoop_not_needed cache Counts miscellaneous requests, such as I/O and un-cacheable accesses that hit a cacheline in the L3 where a snoop was not needed to satisfy the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C8000 00 ocr.other.l3_hit.snoop_sent cache Counts miscellaneous requests, such as I/O and un-cacheable accesses that hit a cacheline in the L3 where a snoop was sent event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1E003C8000 00 ocr.streaming_wr.l3_hit.any cache Counts streaming stores that hit a cacheline in the L3 where a snoop was sent or not event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC03C0800 00 offcore_requests.all_requests cache Counts memory transactions sent to the uncore event=0xb0,period=100003,umask=0x80 00 Counts memory transactions sent to the uncore including requests initiated by the core, all L3 prefetches, reads resulting from page walks, and snoop responses offcore_requests_outstanding.all_data_rd cache For every cycle, increments by the number of outstanding data read requests pending event=0x60,period=1000003,umask=0x8 00 For every cycle, increments by the number of outstanding data read requests pending. Data read requests include cacheable demand reads and L2 prefetches, but do not include RFOs, code reads or prefetches to the L3. Reads due to page walks resulting from any request type will also be counted. Requests are considered outstanding from the time they miss the core's L2 cache until the transaction completion message is sent to the requestor offcore_requests_outstanding.cycles_with_data_rd cache Cycles where at least 1 outstanding data read request is pending event=0x60,cmask=1,period=1000003,umask=0x8 00 Cycles where at least 1 outstanding data read request is pending. Data read requests include cacheable demand reads and L2 prefetches, but do not include RFOs, code reads or prefetches to the L3. Reads due to page walks resulting from any request type will also be counted. Requests are considered outstanding from the time they miss the core's L2 cache until the transaction completion message is sent to the requestor offcore_requests_outstanding.cycles_with_demand_rfo cache Cycles where at least 1 outstanding Demand RFO request is pending event=0x60,cmask=1,period=1000003,umask=0x4 00 Cycles where at least 1 outstanding Demand RFO request is pending. RFOs are initiated by a core as part of a data store operation. Demand RFO requests include RFOs, locks, and ItoM transactions. Requests are considered outstanding from the time they miss the core's L2 cache until the transaction completion message is sent to the requestor offcore_requests_outstanding.demand_data_rd cache For every cycle, increments by the number of outstanding demand data read requests pending event=0x60,period=1000003,umask=0x1 00 For every cycle, increments by the number of outstanding demand data read requests pending. Requests are considered outstanding from the time they miss the core's L2 cache until the transaction completion message is sent to the requestor offcore_requests_outstanding.demand_rfo cache Store Read transactions pending for off-core. Highly correlated event=0x60,period=1000003,umask=0x4 00 Counts the number of off-core outstanding read-for-ownership (RFO) store transactions every cycle. An RFO transaction is considered to be in the Off-core outstanding state between L2 cache miss and transaction completion sq_misc.bus_lock cache Counts bus locks, accounts for cache line split locks and UC locks event=0xf4,period=100003,umask=0x10 00 Counts the more expensive bus lock needed to enforce cache coherency for certain memory accesses that need to be done atomically. Can be created by issuing an atomic instruction (via the LOCK prefix) which causes a cache line split or accesses uncacheable memory sq_misc.sq_full cache Cycles the queue waiting for offcore responses is full event=0xf4,period=100003,umask=0x4 00 Counts the cycles for which the thread is active and the queue waiting for responses from the uncore cannot take any more entries sw_prefetch_access.nta cache Number of PREFETCHNTA instructions executed event=0x32,period=100003,umask=0x1 00 Counts the number of PREFETCHNTA instructions executed sw_prefetch_access.prefetchw cache Number of PREFETCHW instructions executed event=0x32,period=100003,umask=0x8 00 Counts the number of PREFETCHW instructions executed sw_prefetch_access.t0 cache Number of PREFETCHT0 instructions executed event=0x32,period=100003,umask=0x2 00 Counts the number of PREFETCHT0 instructions executed sw_prefetch_access.t1_t2 cache Number of PREFETCHT1 or PREFETCHT2 instructions executed event=0x32,period=100003,umask=0x4 00 Counts the number of PREFETCHT1 or PREFETCHT2 instructions executed fp_arith_inst_retired.scalar floating point Number of SSE/AVX computational scalar floating-point instructions retired; some instructions will count twice as noted below. Applies to SSE* and AVX* scalar, double and single precision floating-point: ADD SUB MUL DIV MIN MAX RCP14 RSQRT14 SQRT DPP FM(N)ADD/SUB. DPP and FM(N)ADD/SUB instructions count twice as they perform multiple calculations per element event=0xc7,period=1000003,umask=0x3 00 Number of SSE/AVX computational scalar single precision and double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 1 computational operation. Applies to SSE* and AVX* scalar single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT RCP FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.vector floating point Number of any Vector retired FP arithmetic instructions event=0xc7,period=1000003,umask=0xfc 00 decode.lcp frontend Stalls caused by changing prefix length of the instruction. [This event is alias to ILD_STALL.LCP] event=0x87,period=500009,umask=0x1 00 Counts cycles that the Instruction Length decoder (ILD) stalls occurred due to dynamically changing prefix length of the decoded instruction (by operand size prefix instruction 0x66, address size prefix instruction 0x67 or REX.W for Intel64). Count is proportional to the number of prefixes in a 16B-line. This may result in a three-cycle penalty for each LCP (Length changing prefix) in a 16-byte chunk. [This event is alias to ILD_STALL.LCP] dsb2mite_switches.count frontend Decode Stream Buffer (DSB)-to-MITE transitions count event=0xab,cmask=1,edge=1,period=100003,umask=0x2 00 Counts the number of Decode Stream Buffer (DSB a.k.a. Uop Cache)-to-MITE speculative transitions dsb2mite_switches.penalty_cycles frontend DSB-to-MITE switch true penalty cycles event=0xab,period=100003,umask=0x2 00 Decode Stream Buffer (DSB) is a Uop-cache that holds translations of previously fetched instructions that were decoded by the legacy x86 decode pipeline (MITE). This event counts fetch penalty cycles when a transition occurs from DSB to MITE frontend_retired.latency_ge_1 frontend Retired instructions after front-end starvation of at least 1 cycle (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x500106 00 Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of at least 1 cycle which was not interrupted by a back-end stall (Precise event) frontend_retired.latency_ge_128 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 128 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x508006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 128 cycles which was not interrupted by a back-end stall (Precise event) frontend_retired.latency_ge_16 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 16 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x501006 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 16 cycles. During this period the front-end delivered no uops (Precise event) frontend_retired.latency_ge_2 frontend Retired instructions after front-end starvation of at least 2 cycles (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x500206 00 Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of at least 2 cycles which was not interrupted by a back-end stall (Precise event) frontend_retired.latency_ge_256 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 256 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x510006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 256 cycles which was not interrupted by a back-end stall (Precise event) frontend_retired.latency_ge_32 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 32 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x502006 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 32 cycles. During this period the front-end delivered no uops (Precise event) frontend_retired.latency_ge_4 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 4 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x500406 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 4 cycles which was not interrupted by a back-end stall (Precise event) frontend_retired.latency_ge_512 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 512 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x520006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 512 cycles which was not interrupted by a back-end stall (Precise event) frontend_retired.latency_ge_64 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 64 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x504006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 64 cycles which was not interrupted by a back-end stall (Precise event) frontend_retired.latency_ge_8 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 8 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x1,frontend=0x500806 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 8 cycles. During this period the front-end delivered no uops (Precise event) icache_16b.ifdata_stall frontend Cycles where a code fetch is stalled due to L1 instruction cache miss. [This event is alias to ICACHE_DATA.STALLS] event=0x80,period=500009,umask=0x4 00 Counts cycles where a code line fetch is stalled due to an L1 instruction cache miss. The legacy decode pipeline works at a 16 Byte granularity. [This event is alias to ICACHE_DATA.STALLS] icache_64b.iftag_hit frontend Instruction fetch tag lookups that hit in the instruction cache (L1I). Counts at 64-byte cache-line granularity event=0x83,period=200003,umask=0x1 00 Counts instruction fetch tag lookups that hit in the instruction cache (L1I). Counts at 64-byte cache-line granularity. Accounts for both cacheable and uncacheable accesses icache_64b.iftag_miss frontend Instruction fetch tag lookups that miss in the instruction cache (L1I). Counts at 64-byte cache-line granularity event=0x83,period=200003,umask=0x2 00 Counts instruction fetch tag lookups that miss in the instruction cache (L1I). Counts at 64-byte cache-line granularity. Accounts for both cacheable and uncacheable accesses icache_64b.iftag_stall frontend Cycles where a code fetch is stalled due to L1 instruction cache tag miss. [This event is alias to ICACHE_TAG.STALLS] event=0x83,period=200003,umask=0x4 00 Counts cycles where a code fetch is stalled due to L1 instruction cache tag miss. [This event is alias to ICACHE_TAG.STALLS] icache_data.stalls frontend Cycles where a code fetch is stalled due to L1 instruction cache miss. [This event is alias to ICACHE_16B.IFDATA_STALL] event=0x80,period=500009,umask=0x4 00 Counts cycles where a code line fetch is stalled due to an L1 instruction cache miss. The legacy decode pipeline works at a 16 Byte granularity. [This event is alias to ICACHE_16B.IFDATA_STALL] icache_tag.stalls frontend Cycles where a code fetch is stalled due to L1 instruction cache tag miss. [This event is alias to ICACHE_64B.IFTAG_STALL] event=0x83,period=200003,umask=0x4 00 Counts cycles where a code fetch is stalled due to L1 instruction cache tag miss. [This event is alias to ICACHE_64B.IFTAG_STALL] idq.dsb_cycles_ok frontend Cycles DSB is delivering optimal number of Uops event=0x79,cmask=5,period=2000003,umask=0x8 00 Counts the number of cycles where optimal number of uops was delivered to the Instruction Decode Queue (IDQ) from the MITE (legacy decode pipeline) path. During these cycles uops are not being delivered from the Decode Stream Buffer (DSB) idq.mite_cycles_ok frontend Cycles MITE is delivering optimal number of Uops event=0x79,cmask=5,period=2000003,umask=0x4 00 Counts the number of cycles where optimal number of uops was delivered to the Instruction Decode Queue (IDQ) from the MITE (legacy decode pipeline) path. During these cycles uops are not being delivered from the Decode Stream Buffer (DSB) idq.ms_cycles_any frontend Cycles when uops are being delivered to IDQ while MS is busy event=0x79,cmask=1,period=2000003,umask=0x30 00 Counts cycles during which uops are being delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Uops maybe initiated by Decode Stream Buffer (DSB) or MITE idq.ms_switches frontend Number of switches from DSB or MITE to the MS event=0x79,cmask=1,edge=1,period=100003,umask=0x30 00 Number of switches from DSB (Decode Stream Buffer) or MITE (legacy decode pipeline) to the Microcode Sequencer idq.ms_uops frontend Uops delivered to IDQ while MS is busy event=0x79,period=100003,umask=0x30 00 Counts the total number of uops delivered by the Microcode Sequencer (MS). Any instruction over 4 uops will be delivered by the MS. Some instructions such as transcendentals may additionally generate uops from the MS idq_uops_not_delivered.core frontend Uops not delivered by IDQ when backend of the machine is not stalled event=0x9c,period=1000003,umask=0x1 00 Counts the number of uops not delivered to by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle idq_uops_not_delivered.cycles_0_uops_deliv.core frontend Cycles when no uops are not delivered by the IDQ when backend of the machine is not stalled event=0x9c,cmask=5,period=1000003,umask=0x1 00 Counts the number of cycles when no uops were delivered by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle idq_uops_not_delivered.cycles_fe_was_ok frontend Cycles when optimal number of uops was delivered to the back-end when the back-end is not stalled event=0x9c,cmask=1,inv=1,period=1000003,umask=0x1 00 Counts the number of cycles when the optimal number of uops were delivered by the Instruction Decode Queue (IDQ) to the back-end of the pipeline when there was no back-end stalls. This event counts for one SMT thread in a given cycle cycle_activity.cycles_l3_miss memory Cycles while L3 cache miss demand load is outstanding event=0xa3,cmask=2,period=1000003,umask=0x2 00 hle_retired.aborted memory Number of times an HLE execution aborted due to any reasons (multiple categories may count as one) event=0xc8,period=100003,umask=0x4 00 Counts the number of times HLE abort was triggered hle_retired.aborted_events memory Number of times an HLE execution aborted due to unfriendly events (such as interrupts) event=0xc8,period=100003,umask=0x80 00 Counts the number of times an HLE execution aborted due to unfriendly events (such as interrupts) hle_retired.aborted_mem memory Number of times an HLE execution aborted due to various memory events (e.g., read/write capacity and conflicts) event=0xc8,period=100003,umask=0x8 00 Counts the number of times an HLE execution aborted due to various memory events (e.g., read/write capacity and conflicts) hle_retired.aborted_unfriendly memory Number of times an HLE execution aborted due to HLE-unfriendly instructions and certain unfriendly events (such as AD assists etc.) event=0xc8,period=100003,umask=0x20 00 Counts the number of times an HLE execution aborted due to HLE-unfriendly instructions and certain unfriendly events (such as AD assists etc.) hle_retired.commit memory Number of times an HLE execution successfully committed event=0xc8,period=100003,umask=0x2 00 Counts the number of times HLE commit succeeded hle_retired.start memory Number of times an HLE execution started event=0xc8,period=100003,umask=0x1 00 Counts the number of times we entered an HLE region. Does not count nested transactions ocr.demand_code_rd.l3_miss memory Counts demand instruction fetches and L1 instruction cache prefetches that was not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC00004 00 ocr.demand_data_rd.l3_miss memory Counts demand data reads that was not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC00001 00 ocr.demand_rfo.l3_miss memory Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that was not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC00002 00 ocr.hwpf_l1d_and_swpf.l3_miss memory Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that was not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC00400 00 ocr.hwpf_l2_data_rd.l3_miss memory Counts hardware prefetch data reads (which bring data to L2) that was not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC00010 00 ocr.hwpf_l2_rfo.l3_miss memory Counts hardware prefetch RFOs (which bring data to L2) that was not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC00020 00 ocr.other.l3_miss memory Counts miscellaneous requests, such as I/O and un-cacheable accesses that was not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC08000 00 ocr.streaming_wr.l3_miss memory Counts streaming stores that was not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC00800 00 offcore_requests.l3_miss_demand_data_rd memory Counts demand data read requests that miss the L3 cache event=0xb0,period=100003,umask=0x10 00 offcore_requests_outstanding.cycles_with_l3_miss_demand_data_rd memory Cycles where at least one demand data read request known to have missed the L3 cache is pending event=0x60,cmask=1,period=1000003,umask=0x10 00 Cycles where at least one demand data read request known to have missed the L3 cache is pending. Note that this does not capture all elapsed cycles while requests are outstanding - only cycles from when the requests were known to have missed the L3 cache tx_exec.misc2 memory Counts the number of times a class of instructions that may cause a transactional abort was executed inside a transactional region event=0x5d,period=100003,umask=0x2 00 Counts Unfriendly TSX abort triggered by a vzeroupper instruction tx_exec.misc3 memory Number of times an instruction execution caused the transactional nest count supported to be exceeded event=0x5d,period=100003,umask=0x4 00 Counts Unfriendly TSX abort triggered by a nest count that is too deep tx_mem.abort_hle_elision_buffer_mismatch memory Number of times an HLE transactional execution aborted due to XRELEASE lock not satisfying the address and value requirements in the elision buffer event=0x54,period=100003,umask=0x10 00 Counts the number of times a TSX Abort was triggered due to release/commit but data and address mismatch tx_mem.abort_hle_elision_buffer_not_empty memory Number of times an HLE transactional execution aborted due to NoAllocatedElisionBuffer being non-zero event=0x54,period=100003,umask=0x8 00 Counts the number of times a TSX Abort was triggered due to commit but Lock Buffer not empty tx_mem.abort_hle_elision_buffer_unsupported_alignment memory Number of times an HLE transactional execution aborted due to an unsupported read alignment from the elision buffer event=0x54,period=100003,umask=0x20 00 Counts the number of times a TSX Abort was triggered due to attempting an unsupported alignment from Lock Buffer tx_mem.abort_hle_store_to_elided_lock memory Number of times a HLE transactional region aborted due to a non XRELEASE prefixed instruction writing to an elided lock in the elision buffer event=0x54,period=100003,umask=0x4 00 Counts the number of times a TSX Abort was triggered due to a non-release/commit store to lock tx_mem.hle_elision_buffer_full memory Number of times HLE lock could not be elided due to ElisionBufferAvailable being zero event=0x54,period=100003,umask=0x40 00 Counts the number of times we could not allocate Lock Buffer core_power.lvl0_turbo_license other Core cycles where the core was running in a manner where Turbo may be clipped to the Non-AVX turbo schedule event=0x28,period=200003,umask=0x7 00 Counts Core cycles where the core was running with power-delivery for baseline license level 0. This includes non-AVX codes, SSE, AVX 128-bit, and low-current AVX 256-bit codes core_power.lvl1_turbo_license other Core cycles where the core was running in a manner where Turbo may be clipped to the AVX2 turbo schedule event=0x28,period=200003,umask=0x18 00 Counts Core cycles where the core was running with power-delivery for license level 1. This includes high current AVX 256-bit instructions as well as low current AVX 512-bit instructions core_power.lvl2_turbo_license other Core cycles where the core was running in a manner where Turbo may be clipped to the AVX512 turbo schedule event=0x28,period=200003,umask=0x20 00 Core cycles where the core was running with power-delivery for license level 2 (introduced in Skylake Server microarchtecture). This includes high current AVX 512-bit instructions ocr.demand_code_rd.dram other Counts demand instruction fetches and L1 instruction cache prefetches that DRAM supplied the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000004 00 ocr.demand_code_rd.local_dram other Counts demand instruction fetches and L1 instruction cache prefetches that DRAM supplied the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000004 00 ocr.demand_data_rd.dram other Counts demand data reads that DRAM supplied the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000001 00 ocr.demand_data_rd.local_dram other Counts demand data reads that DRAM supplied the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000001 00 ocr.demand_rfo.any_response other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002 00 ocr.demand_rfo.dram other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that DRAM supplied the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000002 00 ocr.demand_rfo.local_dram other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that DRAM supplied the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000002 00 ocr.hwpf_l1d_and_swpf.any_response other Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400 00 ocr.hwpf_l1d_and_swpf.dram other Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that DRAM supplied the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000400 00 ocr.hwpf_l1d_and_swpf.local_dram other Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that DRAM supplied the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000400 00 ocr.hwpf_l2_data_rd.any_response other Counts hardware prefetch data reads (which bring data to L2) that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010 00 ocr.hwpf_l2_data_rd.dram other Counts hardware prefetch data reads (which bring data to L2) that DRAM supplied the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000010 00 ocr.hwpf_l2_data_rd.local_dram other Counts hardware prefetch data reads (which bring data to L2) that DRAM supplied the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000010 00 ocr.hwpf_l2_rfo.any_response other Counts hardware prefetch RFOs (which bring data to L2) that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020 00 ocr.hwpf_l2_rfo.dram other Counts hardware prefetch RFOs (which bring data to L2) that DRAM supplied the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000020 00 ocr.hwpf_l2_rfo.local_dram other Counts hardware prefetch RFOs (which bring data to L2) that DRAM supplied the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000020 00 ocr.other.any_response other Counts miscellaneous requests, such as I/O and un-cacheable accesses that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x18000 00 ocr.other.dram other Counts miscellaneous requests, such as I/O and un-cacheable accesses that DRAM supplied the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184008000 00 ocr.other.local_dram other Counts miscellaneous requests, such as I/O and un-cacheable accesses that DRAM supplied the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184008000 00 ocr.streaming_wr.dram other Counts streaming stores that DRAM supplied the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000800 00 ocr.streaming_wr.local_dram other Counts streaming stores that DRAM supplied the request event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000800 00 arith.divider_active pipeline Cycles when divide unit is busy executing divide or square root operations event=0x14,cmask=1,period=1000003,umask=0x9 00 Counts cycles when divide unit is busy executing divide or square root operations. Accounts for integer and floating-point operations assists.any pipeline Number of occurrences where a microcode assist is invoked by hardware event=0xc1,period=100003,umask=0x7 00 Counts the number of occurrences where a microcode assist is invoked by hardware Examples include AD (page Access Dirty), FP and AVX related assists br_misp_retired.all_branches pipeline All mispredicted branch instructions retired (Precise event) event=0xc5,period=50021 00 Counts all the retired branch instructions that were mispredicted by the processor. A branch misprediction occurs when the processor incorrectly predicts the destination of the branch. When the misprediction is discovered at execution, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path (Precise event) br_misp_retired.cond pipeline Mispredicted conditional branch instructions retired (Precise event) event=0xc5,period=50021,umask=0x11 00 Counts mispredicted conditional branch instructions retired (Precise event) br_misp_retired.cond_ntaken pipeline Mispredicted non-taken conditional branch instructions retired (Precise event) event=0xc5,period=50021,umask=0x10 00 Counts the number of conditional branch instructions retired that were mispredicted and the branch direction was not taken (Precise event) br_misp_retired.cond_taken pipeline number of branch instructions retired that were mispredicted and taken (Precise event) event=0xc5,period=50021,umask=0x1 00 Counts taken conditional mispredicted branch instructions retired (Precise event) br_misp_retired.indirect pipeline All miss-predicted indirect branch instructions retired (excluding RETs. TSX aborts is considered indirect branch) (Precise event) event=0xc5,period=50021,umask=0x80 00 Counts all miss-predicted indirect branch instructions retired (excluding RETs. TSX aborts is considered indirect branch) (Precise event) br_misp_retired.indirect_call pipeline Mispredicted indirect CALL instructions retired (Precise event) event=0xc5,period=50021,umask=0x2 00 Counts retired mispredicted indirect (near taken) CALL instructions, including both register and memory indirect (Precise event) br_misp_retired.near_taken pipeline Number of near branch instructions retired that were mispredicted and taken (Precise event) event=0xc5,period=50021,umask=0x20 00 Counts number of near branch instructions retired that were mispredicted and taken (Precise event) br_misp_retired.ret pipeline This event counts the number of mispredicted ret instructions retired. Non PEBS (Precise event) event=0xc5,period=50021,umask=0x8 00 This is a non-precise version (that is, does not use PEBS) of the event that counts mispredicted return instructions retired (Precise event) cpu_clk_unhalted.ref_tsc pipeline Reference cycles when the core is not in halt state event=0,period=2000003,umask=0x3 00 Counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. This event has a constant ratio with the CPU_CLK_UNHALTED.REF_XCLK event. It is counted on a dedicated fixed counter, leaving the eight programmable counters available for other events. Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'. The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'. After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this case cpu_clk_unhalted.ref_xclk pipeline Core crystal clock cycles when the thread is unhalted event=0x3c,period=25003,umask=0x1 00 Counts core crystal clock cycles when the thread is unhalted cycle_activity.stalls_mem_any pipeline Execution stalls while memory subsystem has an outstanding load event=0xa3,cmask=20,period=1000003,umask=0x14 00 ild_stall.lcp pipeline Stalls caused by changing prefix length of the instruction. [This event is alias to DECODE.LCP] event=0x87,period=500009,umask=0x1 00 Counts cycles that the Instruction Length decoder (ILD) stalls occurred due to dynamically changing prefix length of the decoded instruction (by operand size prefix instruction 0x66, address size prefix instruction 0x67 or REX.W for Intel64). Count is proportional to the number of prefixes in a 16B-line. This may result in a three-cycle penalty for each LCP (Length changing prefix) in a 16-byte chunk. [This event is alias to DECODE.LCP] inst_retired.any pipeline Number of instructions retired. Fixed Counter - architectural event (Precise event) event=0xc0,period=2000003 00 Counts the number of instructions retired - an Architectural PerfMon event. Counting continues during hardware interrupts, traps, and inside interrupt handlers. Notes: INST_RETIRED.ANY is counted by a designated fixed counter freeing up programmable counters to count other events. INST_RETIRED.ANY_P is counted by a programmable counter (Precise event) inst_retired.any_p pipeline Number of instructions retired. General Counter - architectural event (Precise event) event=0xc0,period=2000003 00 Counts the number of instructions retired - an Architectural PerfMon event. Counting continues during hardware interrupts, traps, and inside interrupt handlers. Notes: INST_RETIRED.ANY is counted by a designated fixed counter freeing up programmable counters to count other events. INST_RETIRED.ANY_P is counted by a programmable counter (Precise event) inst_retired.nop pipeline Number of all retired NOP instructions (Precise event) event=0xc0,period=2000003,umask=0x2 00 inst_retired.prec_dist pipeline Precise instruction retired event with a reduced effect of PEBS shadow in IP distribution (Precise event) event=0,period=2000003,umask=0x1 00 A version of INST_RETIRED that allows for a more unbiased distribution of samples across instructions retired. It utilizes the Precise Distribution of Instructions Retired (PDIR) feature to mitigate some bias in how retired instructions get sampled. Use on Fixed Counter 0 (Precise event) inst_retired.stall_cycles pipeline Cycles without actually retired instructions event=0xc0,cmask=1,inv=1,period=1000003,umask=0x1 00 This event counts cycles without actually retired instructions int_misc.all_recovery_cycles pipeline Cycles the Backend cluster is recovering after a miss-speculation or a Store Buffer or Load Buffer drain stall event=0xd,cmask=1,period=2000003,umask=0x3 00 Counts cycles the Backend cluster is recovering after a miss-speculation or a Store Buffer or Load Buffer drain stall int_misc.clears_count pipeline Clears speculative count event=0xd,cmask=1,edge=1,period=500009,umask=0x1 00 Counts the number of speculative clears due to any type of branch misprediction or machine clears int_misc.clear_resteer_cycles pipeline Counts cycles after recovery from a branch misprediction or machine clear till the first uop is issued from the resteered path event=0xd,period=500009,umask=0x80 00 Cycles after recovery from a branch misprediction or machine clear till the first uop is issued from the resteered path int_misc.recovery_cycles pipeline Core cycles the allocator was stalled due to recovery from earlier clear event for this thread event=0xd,period=500009,umask=0x1 00 Counts core cycles when the Resource allocator was stalled due to recovery from an earlier branch misprediction or machine clear event int_misc.uop_dropping pipeline TMA slots where uops got dropped event=0xd,period=1000003,umask=0x10 00 Estimated number of Top-down Microarchitecture Analysis slots that got dropped due to non front-end reasons ld_blocks.no_sr pipeline The number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in use event=0x3,period=100003,umask=0x8 00 Counts the number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in use ld_blocks_partial.address_alias pipeline False dependencies due to partial compare on address event=0x7,period=100003,umask=0x1 00 Counts the number of times a load got blocked due to false dependencies due to partial compare on address lsd.cycles_ok pipeline Cycles optimal number of Uops delivered by the LSD, but did not come from the decoder event=0xa8,cmask=5,period=2000003,umask=0x1 00 Counts the cycles when optimal number of uops is delivered by the LSD (Loop-stream detector) misc_retired.lbr_inserts pipeline Increments whenever there is an update to the LBR array event=0xcc,period=100003,umask=0x20 00 Increments when an entry is added to the Last Branch Record (LBR) array (or removed from the array in case of RETURNs in call stack mode). The event requires LBR to be enabled properly misc_retired.pause_inst pipeline Number of retired PAUSE instructions. This event is not supported on first SKL and KBL products event=0xcc,period=100003,umask=0x40 00 Counts number of retired PAUSE instructions. This event is not supported on first SKL and KBL products rs_events.empty_cycles pipeline Cycles when Reservation Station (RS) is empty for the thread event=0x5e,period=1000003,umask=0x1 00 Counts cycles during which the reservation station (RS) is empty for this logical processor. This is usually caused when the front-end pipeline runs into stravation periods (e.g. branch mispredictions or i-cache misses) rs_events.empty_end pipeline Counts end of periods where the Reservation Station (RS) was empty event=0x5e,cmask=1,edge=1,inv=1,period=100003,umask=0x1 00 Counts end of periods where the Reservation Station (RS) was empty. Could be useful to closely sample on front-end latency issues (see the FRONTEND_RETIRED event of designated precise events) topdown.backend_bound_slots pipeline TMA slots where no uops were being issued due to lack of back-end resources event=0xa4,period=10000003,umask=0x2 00 Counts the number of Top-down Microarchitecture Analysis (TMA) method's slots where no micro-operations were being issued from front-end to back-end of the machine due to lack of back-end resources topdown.br_mispredict_slots pipeline TMA slots wasted due to incorrect speculation by branch mispredictions event=0xa4,period=10000003,umask=0x8 00 Number of TMA slots that were wasted due to incorrect speculation by branch mispredictions. This event estimates number of operations that were issued but not retired from the speculative path as well as the out-of-order engine recovery past a branch misprediction uops_decoded.dec0 pipeline Number of uops decoded out of instructions exclusively fetched by decoder 0 event=0x56,period=1000003,umask=0x1 00 Uops exclusively fetched by decoder 0 uops_dispatched.port_0 pipeline Number of uops executed on port 0 event=0xa1,period=2000003,umask=0x1 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 0 uops_dispatched.port_1 pipeline Number of uops executed on port 1 event=0xa1,period=2000003,umask=0x2 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 1 uops_dispatched.port_2_3 pipeline Number of uops executed on port 2 and 3 event=0xa1,period=2000003,umask=0x4 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to ports 2 and 3 uops_dispatched.port_4_9 pipeline Number of uops executed on port 4 and 9 event=0xa1,period=2000003,umask=0x10 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to ports 5 and 9 uops_dispatched.port_5 pipeline Number of uops executed on port 5 event=0xa1,period=2000003,umask=0x20 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 5 uops_dispatched.port_6 pipeline Number of uops executed on port 6 event=0xa1,period=2000003,umask=0x40 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to port 6 uops_dispatched.port_7_8 pipeline Number of uops executed on port 7 and 8 event=0xa1,period=2000003,umask=0x80 00 Counts, on the per-thread basis, cycles during which at least one uop is dispatched from the Reservation Station (RS) to ports 7 and 8 uops_issued.any pipeline Uops that RAT issues to RS event=0xe,period=2000003,umask=0x1 00 Counts the number of uops that the Resource Allocation Table (RAT) issues to the Reservation Station (RS) uops_issued.stall_cycles pipeline Cycles when RAT does not issue Uops to RS for the thread event=0xe,cmask=1,inv=1,period=1000003,umask=0x1 00 Counts cycles during which the Resource Allocation Table (RAT) does not issue any Uops to the reservation station (RS) for the current thread uops_issued.vector_width_mismatch pipeline Uops inserted at issue-stage in order to preserve upper bits of vector registers event=0xe,period=100003,umask=0x2 00 Counts the number of Blend Uops issued by the Resource Allocation Table (RAT) to the reservation station (RS) in order to preserve upper bits of vector registers. Starting with the Skylake microarchitecture, these Blend uops are needed since every Intel SSE instruction executed in Dirty Upper State needs to preserve bits 128-255 of the destination register. For more information, refer to 'Mixing Intel AVX and Intel SSE Code' section of the Optimization Guide uops_retired.stall_cycles pipeline Cycles without actually retired uops event=0xc2,cmask=1,inv=1,period=1000003,umask=0x2 00 This event counts cycles without actually retired uops uops_retired.total_cycles pipeline Cycles with less than 10 actually retired uops event=0xc2,cmask=10,inv=1,period=1000003,umask=0x2 00 Counts the number of cycles using always true condition (uops_ret < 16) applied to non PEBS uops retired event unc_arb_coh_trk_requests.all uncore interconnect Number of entries allocated. Account for Any type: e.g. Snoop, etc event=0x84,umask=0x1 01 unc_arb_dat_occupancy.all uncore interconnect Each cycle counts number of any coherent request at memory controller that were issued by any core. This event is not supported on ICL products but is supported on RKL products event=0x85,umask=0x1 01 unc_arb_dat_occupancy.rd uncore interconnect Each cycle counts number of coherent reads pending on data return from memory controller that were issued by any core. This event is not supported on ICL products but is supported on RKL products event=0x85,umask=0x2 01 unc_arb_req_trk_occupancy.drd uncore interconnect Each cycle count number of 'valid' coherent Data Read entries . Such entry is defined as valid when it is allocated till deallocation. Doesn't include prefetches. This event is not supported on ICL products but is supported on RKL products event=0x80,umask=0x2 01 unc_arb_req_trk_request.drd uncore interconnect Number of all coherent Data Read entries. Doesn't include prefetches event=0x81,umask=0x2 01 unc_arb_trk_occupancy.all uncore interconnect Each cycle counts number of all outgoing valid entries in ReqTrk. Such entry is defined as valid from its allocation in ReqTrk till deallocation. Accounts for Coherent and non-coherent traffic. This event is not supported on ICL products but is supported on RKL products event=0x80,umask=0x1 01 unc_arb_trk_occupancy.rd uncore interconnect Each cycle count number of 'valid' coherent Data Read entries . Such entry is defined as valid when it is allocated till deallocation. Doesn't include prefetches. This event is not supported on ICL products but is supported on RKL products event=0x80,umask=0x2 01 unc_arb_trk_requests.all uncore interconnect Total number of all outgoing entries allocated. Accounts for Coherent and non-coherent traffic event=0x81,umask=0x1 01 unc_arb_trk_requests.rd uncore interconnect Number of all coherent Data Read entries. Doesn't include prefetches. This event is not supported on ICL products but is supported on RKL products event=0x81,umask=0x2 01 unc_clock.socket uncore other UNC_CLOCK.SOCKET event=0xff 01 dtlb_load_misses.stlb_hit virtual memory Loads that miss the DTLB and hit the STLB event=0x8,period=100003,umask=0x20 00 Counts loads that miss the DTLB (Data TLB) and hit the STLB (Second level TLB) dtlb_load_misses.walk_active virtual memory Cycles when at least one PMH is busy with a page walk for a demand load event=0x8,cmask=1,period=100003,umask=0x10 00 Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a demand load dtlb_load_misses.walk_completed_2m_4m virtual memory Page walks completed due to a demand data load to a 2M/4M page event=0x8,period=100003,umask=0x4 00 Counts completed page walks (2M/4M sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_load_misses.walk_completed_4k virtual memory Page walks completed due to a demand data load to a 4K page event=0x8,period=100003,umask=0x2 00 Counts completed page walks (4K sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_load_misses.walk_pending virtual memory Number of page walks outstanding for a demand load in the PMH each cycle event=0x8,period=100003,umask=0x10 00 Counts the number of page walks outstanding for a demand load in the PMH (Page Miss Handler) each cycle dtlb_store_misses.stlb_hit virtual memory Stores that miss the DTLB and hit the STLB event=0x49,period=100003,umask=0x20 00 Counts stores that miss the DTLB (Data TLB) and hit the STLB (2nd Level TLB) dtlb_store_misses.walk_active virtual memory Cycles when at least one PMH is busy with a page walk for a store event=0x49,cmask=1,period=100003,umask=0x10 00 Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a store dtlb_store_misses.walk_completed_2m_4m virtual memory Page walks completed due to a demand data store to a 2M/4M page event=0x49,period=100003,umask=0x4 00 Counts completed page walks (2M/4M sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_store_misses.walk_completed_4k virtual memory Page walks completed due to a demand data store to a 4K page event=0x49,period=100003,umask=0x2 00 Counts completed page walks (4K sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_store_misses.walk_pending virtual memory Number of page walks outstanding for a store in the PMH each cycle event=0x49,period=100003,umask=0x10 00 Counts the number of page walks outstanding for a store in the PMH (Page Miss Handler) each cycle itlb_misses.stlb_hit virtual memory Instruction fetch requests that miss the ITLB and hit the STLB event=0x85,period=100003,umask=0x20 00 Counts instruction fetch requests that miss the ITLB (Instruction TLB) and hit the STLB (Second-level TLB) itlb_misses.walk_active virtual memory Cycles when at least one PMH is busy with a page walk for code (instruction fetch) request event=0x85,cmask=1,period=100003,umask=0x10 00 Counts cycles when at least one PMH (Page Miss Handler) is busy with a page walk for a code (instruction fetch) request itlb_misses.walk_pending virtual memory Number of page walks outstanding for an outstanding code request in the PMH each cycle event=0x85,period=100003,umask=0x10 00 Counts the number of page walks outstanding for an outstanding code (instruction fetch) request in the PMH (Page Miss Handler) each cycle l2_lines_out.non_silent cache Cache lines that are evicted by L2 cache when triggered by an L2 cache fill event=0xf2,period=200003,umask=0x2 00 Counts the number of lines that are evicted by the L2 cache due to L2 cache fills. Evicted lines are delivered to the L3, which may or may not cache them, according to system load and priorities mem_load_l3_hit_retired.xsnp_hit cache This event is deprecated. Refer to new event MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD Supports address when precise (Precise event) event=0xd2,period=20011,umask=0x2 10 mem_load_l3_hit_retired.xsnp_hitm cache This event is deprecated. Refer to new event MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD Supports address when precise (Precise event) event=0xd2,period=20011,umask=0x4 10 ocr.demand_code_rd.l3_hit cache Counts demand instruction fetches and L1 instruction cache prefetches that hit in the L3 or were snooped from another core's caches on the same socket event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0004 00 ocr.demand_code_rd.l3_hit.snoop_hitm cache Counts demand instruction fetches and L1 instruction cache prefetches that resulted in a snoop hit a modified line in another core's caches which forwarded the data event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0004 00 ocr.demand_code_rd.snc_cache.hitm cache Counts demand instruction fetches and L1 instruction cache prefetches that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1008000004 00 ocr.demand_code_rd.snc_cache.hit_with_fwd cache Counts demand instruction fetches and L1 instruction cache prefetches that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=0x1,offcore_rsp=0x808000004 00 ocr.demand_data_rd.l3_hit cache Counts demand data reads that hit in the L3 or were snooped from another core's caches on the same socket event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0001 00 ocr.demand_data_rd.l3_hit.snoop_hitm cache Counts demand data reads that resulted in a snoop hit a modified line in another core's caches which forwarded the data event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0001 00 ocr.demand_data_rd.l3_hit.snoop_hit_no_fwd cache Counts demand data reads that resulted in a snoop that hit in another core, which did not forward the data event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0001 00 ocr.demand_data_rd.l3_hit.snoop_hit_with_fwd cache Counts demand data reads that resulted in a snoop hit in another core's caches which forwarded the unmodified data to the requesting core event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0001 00 ocr.demand_data_rd.remote_cache.snoop_hitm cache Counts demand data reads that were supplied by a cache on a remote socket where a snoop hit a modified line in another core's caches which forwarded the data event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1030000001 00 ocr.demand_data_rd.remote_cache.snoop_hit_with_fwd cache Counts demand data reads that were supplied by a cache on a remote socket where a snoop hit in another core's caches which forwarded the unmodified data to the requesting core event=0xb7,period=100003,umask=0x1,offcore_rsp=0x830000001 00 ocr.demand_data_rd.snc_cache.hitm cache Counts demand data reads that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1008000001 00 ocr.demand_data_rd.snc_cache.hit_with_fwd cache Counts demand data reads that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=0x1,offcore_rsp=0x808000001 00 ocr.demand_rfo.l3_hit cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit in the L3 or were snooped from another core's caches on the same socket event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0002 00 ocr.demand_rfo.l3_hit.snoop_hitm cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that resulted in a snoop hit a modified line in another core's caches which forwarded the data event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0002 00 ocr.demand_rfo.snc_cache.hitm cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1008000002 00 ocr.demand_rfo.snc_cache.hit_with_fwd cache Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=0x1,offcore_rsp=0x808000002 00 ocr.hwpf_l1d_and_swpf.l3_hit cache Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that hit in the L3 or were snooped from another core's caches on the same socket event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0400 00 ocr.hwpf_l3.l3_hit cache Counts hardware prefetches to the L3 only that hit in the L3 or were snooped from another core's caches on the same socket event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80082380 00 ocr.prefetches.l3_hit cache Counts hardware and software prefetches to all cache levels that hit in the L3 or were snooped from another core's caches on the same socket event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C27F0 00 ocr.reads_to_core.l3_hit cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that hit in the L3 or were snooped from another core's caches on the same socket event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F003C0477 00 ocr.reads_to_core.l3_hit.snoop_hitm cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that resulted in a snoop hit a modified line in another core's caches which forwarded the data event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0477 00 ocr.reads_to_core.l3_hit.snoop_hit_no_fwd cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that resulted in a snoop that hit in another core, which did not forward the data event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0477 00 ocr.reads_to_core.l3_hit.snoop_hit_with_fwd cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that resulted in a snoop hit in another core's caches which forwarded the unmodified data to the requesting core event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0477 00 ocr.reads_to_core.remote_cache.snoop_fwd cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by a cache on a remote socket where a snoop was sent and data was returned (Modified or Not Modified) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1830000477 00 ocr.reads_to_core.remote_cache.snoop_hitm cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by a cache on a remote socket where a snoop hit a modified line in another core's caches which forwarded the data event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1030000477 00 ocr.reads_to_core.remote_cache.snoop_hit_with_fwd cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by a cache on a remote socket where a snoop hit in another core's caches which forwarded the unmodified data to the requesting core event=0xb7,period=100003,umask=0x1,offcore_rsp=0x830000477 00 ocr.reads_to_core.snc_cache.hitm cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that hit a modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1008000477 00 ocr.reads_to_core.snc_cache.hit_with_fwd cache Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that either hit a non-modified line in a distant L3 Cache or were snooped from a distant core's L1/L2 caches on this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=0x1,offcore_rsp=0x808000477 00 ocr.streaming_wr.l3_hit cache Counts streaming stores that hit in the L3 or were snooped from another core's caches on the same socket event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080800 00 offcore_requests.demand_code_rd cache Counts cacheable and non-cacheable code reads to the core event=0xb0,period=100003,umask=0x2 00 Counts both cacheable and non-cacheable code reads to the core offcore_requests_outstanding.cycles_with_demand_code_rd cache Cycles with outstanding code read requests pending event=0x60,cmask=1,period=1000003,umask=0x2 00 Cycles with outstanding code read requests pending. Code Read requests include both cacheable and non-cacheable Code Reads. Requests are considered outstanding from the time they miss the core's L2 cache until the transaction completion message is sent to the requestor offcore_requests_outstanding.demand_code_rd cache For every cycle, increments by the number of outstanding code read requests pending event=0x60,period=1000003,umask=0x2 00 For every cycle, increments by the number of outstanding code read requests pending. Code Read requests include both cacheable and non-cacheable Code Reads. Requests are considered outstanding from the time they miss the core's L2 cache until the transaction completion message is sent to the requestor ocr.demand_code_rd.l3_miss memory Counts demand instruction fetches and L1 instruction cache prefetches that were not supplied by the local socket's L1, L2, or L3 caches event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC00004 00 ocr.demand_code_rd.l3_miss_local memory Counts demand instruction fetches and L1 instruction cache prefetches that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locally event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84400004 00 ocr.demand_data_rd.l3_miss memory Counts demand data reads that were not supplied by the local socket's L1, L2, or L3 caches event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC00001 00 ocr.demand_data_rd.l3_miss_local memory Counts demand data reads that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locally event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84400001 00 ocr.demand_rfo.l3_miss memory Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the local socket's L1, L2, or L3 caches event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F3FC00002 00 ocr.demand_rfo.l3_miss_local memory Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were not supplied by the local socket's L1, L2, or L3 caches and were supplied by the local socket event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F04400002 00 ocr.hwpf_l1d_and_swpf.l3_miss memory Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that were not supplied by the local socket's L1, L2, or L3 caches event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC00400 00 ocr.hwpf_l1d_and_swpf.l3_miss_local memory Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locally event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84400400 00 ocr.hwpf_l3.l3_miss memory Counts hardware prefetches to the L3 only that missed the local socket's L1, L2, and L3 caches event=0xb7,period=100003,umask=0x1,offcore_rsp=0x94002380 00 ocr.hwpf_l3.l3_miss_local memory Counts hardware prefetches to the L3 only that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locally event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84002380 00 ocr.itom.l3_miss_local memory Counts full cacheline writes (ItoM) that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locally event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000002 00 ocr.other.l3_miss memory Counts miscellaneous requests, such as I/O and un-cacheable accesses that were not supplied by the local socket's L1, L2, or L3 caches event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC08000 00 ocr.other.l3_miss_local memory Counts miscellaneous requests, such as I/O and un-cacheable accesses that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locally event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F84408000 00 ocr.prefetches.l3_miss_local memory Counts hardware and software prefetches to all cache levels that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locally event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F844027F0 00 ocr.reads_to_core.l3_miss memory Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the local socket's L1, L2, or L3 caches event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F3FC00477 00 ocr.reads_to_core.l3_miss_local memory Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the local socket's L1, L2, or L3 caches and were supplied by the local socket event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F04400477 00 ocr.reads_to_core.l3_miss_local_socket memory Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that missed the L3 Cache and were supplied by the local socket (DRAM or PMM), whether or not in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts PMM or DRAM accesses that are controlled by the close or distant SNC Cluster event=0xb7,period=100003,umask=0x1,offcore_rsp=0x70CC00477 00 ocr.streaming_wr.l3_miss memory Counts streaming stores that missed the local socket's L1, L2, and L3 caches event=0xb7,period=100003,umask=0x1,offcore_rsp=0x94000800 00 ocr.streaming_wr.l3_miss_local memory Counts streaming stores that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline is homed locally event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000800 00 offcore_requests_outstanding.l3_miss_demand_data_rd memory This event is deprecated event=0x60,period=2000003,umask=0x10 10 offcore_requests_outstanding.l3_miss_demand_data_rd_ge_6 memory Cycles where the core is waiting on at least 6 outstanding demand data read requests known to have missed the L3 cache event=0x60,cmask=6,period=2000003,umask=0x10 00 Cycles where the core is waiting on at least 6 outstanding demand data read requests known to have missed the L3 cache. Note that this event does not capture all elapsed cycles while the requests are outstanding - only cycles from when the requests were known to have missed the L3 cache core_power.lvl2_turbo_license other Core cycles where the core was running in a manner where Turbo may be clipped to the AVX512 turbo schedule event=0x28,period=200003,umask=0x20 00 Core cycles where the core was running with power-delivery for license level 2 (introduced in Skylake Server microarchitecture). This includes high current AVX 512-bit instructions core_snoop_response.i_fwd_fe other Hit snoop reply with data, line invalidated event=0xef,period=1000003,umask=0x20 00 Counts responses to snoops indicating the line will now be (I)nvalidated: removed from this core's cache, after the data is forwarded back to the requestor and indicating the data was found unmodified in the (FE) Forward or Exclusive State in this cores caches cache. A single snoop response from the core counts on all hyperthreads of the core core_snoop_response.i_fwd_m other HitM snoop reply with data, line invalidated event=0xef,period=1000003,umask=0x10 00 Counts responses to snoops indicating the line will now be (I)nvalidated: removed from this core's caches, after the data is forwarded back to the requestor, and indicating the data was found modified(M) in this cores caches cache (aka HitM response). A single snoop response from the core counts on all hyperthreads of the core core_snoop_response.i_hit_fse other Hit snoop reply without sending the data, line invalidated event=0xef,period=1000003,umask=0x2 00 Counts responses to snoops indicating the line will now be (I)nvalidated in this core's caches without being forwarded back to the requestor. The line was in Forward, Shared or Exclusive (FSE) state in this cores caches. A single snoop response from the core counts on all hyperthreads of the core core_snoop_response.miss other Line not found snoop reply event=0xef,period=1000003,umask=0x1 00 Counts responses to snoops indicating that the data was not found (IHitI) in this core's caches. A single snoop response from the core counts on all hyperthreads of the Core core_snoop_response.s_fwd_fe other Hit snoop reply with data, line kept in Shared state event=0xef,period=1000003,umask=0x40 00 Counts responses to snoops indicating the line may be kept on this core in the (S)hared state, after the data is forwarded back to the requestor, initially the data was found in the cache in the (FS) Forward or Shared state. A single snoop response from the core counts on all hyperthreads of the core core_snoop_response.s_fwd_m other HitM snoop reply with data, line kept in Shared state event=0xef,period=1000003,umask=0x8 00 Counts responses to snoops indicating the line may be kept on this core in the (S)hared state, after the data is forwarded back to the requestor, initially the data was found in the cache in the (M)odified state. A single snoop response from the core counts on all hyperthreads of the core core_snoop_response.s_hit_fse other Hit snoop reply without sending the data, line kept in Shared state event=0xef,period=1000003,umask=0x4 00 Counts responses to snoops indicating the line was kept on this core in the (S)hared state, and that the data was found unmodified but not forwarded back to the requestor, initially the data was found in the cache in the (FSE) Forward, Shared state or Exclusive state. A single snoop response from the core counts on all hyperthreads of the core ocr.demand_code_rd.dram other Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x73C000004 00 ocr.demand_code_rd.local_dram other Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Cluster event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000004 00 ocr.demand_code_rd.snc_dram other Counts demand instruction fetches and L1 instruction cache prefetches that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=0x1,offcore_rsp=0x708000004 00 ocr.demand_data_rd.dram other Counts demand data reads that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x73C000001 00 ocr.demand_data_rd.local_dram other Counts demand data reads that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Cluster event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000001 00 ocr.demand_data_rd.local_pmm other Counts demand data reads that were supplied by PMM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those PMM accesses that are controlled by the close SNC Cluster event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400001 00 ocr.demand_data_rd.pmm other Counts demand data reads that were supplied by PMM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x703C00001 00 ocr.demand_data_rd.remote_dram other Counts demand data reads that were supplied by DRAM attached to another socket event=0xb7,period=100003,umask=0x1,offcore_rsp=0x730000001 00 ocr.demand_data_rd.remote_pmm other Counts demand data reads that were supplied by PMM attached to another socket event=0xb7,period=100003,umask=0x1,offcore_rsp=0x703000001 00 ocr.demand_data_rd.snc_dram other Counts demand data reads that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=0x1,offcore_rsp=0x708000001 00 ocr.demand_data_rd.snc_pmm other Counts demand data reads that were supplied by PMM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=0x1,offcore_rsp=0x700800001 00 ocr.demand_rfo.any_response other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F3FFC0002 00 ocr.demand_rfo.dram other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x73C000002 00 ocr.demand_rfo.local_dram other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Cluster event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000002 00 ocr.demand_rfo.local_pmm other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by PMM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those PMM accesses that are controlled by the close SNC Cluster event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400002 00 ocr.demand_rfo.pmm other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by PMM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x703C00002 00 ocr.demand_rfo.remote_pmm other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by PMM attached to another socket event=0xb7,period=100003,umask=0x1,offcore_rsp=0x703000002 00 ocr.demand_rfo.snc_dram other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=0x1,offcore_rsp=0x708000002 00 ocr.demand_rfo.snc_pmm other Counts demand reads for ownership (RFO) requests and software prefetches for exclusive ownership (PREFETCHW) that were supplied by PMM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=0x1,offcore_rsp=0x700800002 00 ocr.hwpf_l1d_and_swpf.dram other Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x73C000400 00 ocr.hwpf_l1d_and_swpf.local_dram other Counts L1 data cache prefetch requests and software prefetches (except PREFETCHW) that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Cluster event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000400 00 ocr.hwpf_l2.any_response other Counts hardware prefetch (which bring data to L2) that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10070 00 ocr.hwpf_l3.any_response other Counts hardware prefetches to the L3 only that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x12380 00 ocr.hwpf_l3.remote other Counts hardware prefetches to the L3 only that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline was homed in a remote socket event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90002380 00 ocr.itom.remote other Counts full cacheline writes (ItoM) that were not supplied by the local socket's L1, L2, or L3 caches and the cacheline was homed in a remote socket event=0xb7,period=100003,umask=0x1,offcore_rsp=0x90000002 00 ocr.reads_to_core.any_response other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that have any type of response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F3FFC0477 00 ocr.reads_to_core.dram other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x73C000477 00 ocr.reads_to_core.local_dram other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those DRAM accesses that are controlled by the close SNC Cluster event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000477 00 ocr.reads_to_core.local_pmm other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by PMM attached to this socket, unless in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts only those PMM accesses that are controlled by the close SNC Cluster event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400477 00 ocr.reads_to_core.local_socket_dram other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM attached to this socket, whether or not in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts DRAM accesses that are controlled by the close or distant SNC Cluster event=0xb7,period=100003,umask=0x1,offcore_rsp=0x70C000477 00 ocr.reads_to_core.local_socket_pmm other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by PMM attached to this socket, whether or not in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts PMM accesses that are controlled by the close or distant SNC Cluster event=0xb7,period=100003,umask=0x1,offcore_rsp=0x700C00477 00 ocr.reads_to_core.remote other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were not supplied by the local socket's L1, L2, or L3 caches and were supplied by a remote socket event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F33000477 00 ocr.reads_to_core.remote_dram other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM attached to another socket event=0xb7,period=100003,umask=0x1,offcore_rsp=0x730000477 00 ocr.reads_to_core.remote_memory other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM or PMM attached to another socket event=0xb7,period=100003,umask=0x1,offcore_rsp=0x731800477 00 ocr.reads_to_core.remote_pmm other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by PMM attached to another socket event=0xb7,period=100003,umask=0x1,offcore_rsp=0x703000477 00 ocr.reads_to_core.snc_dram other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by DRAM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=0x1,offcore_rsp=0x708000477 00 ocr.reads_to_core.snc_pmm other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by PMM on a distant memory controller of this socket when the system is in SNC (sub-NUMA cluster) mode event=0xb7,period=100003,umask=0x1,offcore_rsp=0x700800477 00 ocr.write_estimate.memory other Counts Demand RFOs, ItoM's, PREFECTHW's, Hardware RFO Prefetches to the L1/L2 and Streaming stores that likely resulted in a store to Memory (DRAM or PMM) event=0xb7,period=100003,umask=0x1,offcore_rsp=0xFBFF80822 00 br_misp_retired.indirect_call pipeline Mispredicted indirect CALL instructions retired (Precise event) event=0xc5,period=50021,umask=0x2 00 Counts retired mispredicted indirect (near taken) calls, including both register and memory indirect (Precise event) rs_events.empty_cycles pipeline Cycles when Reservation Station (RS) is empty for the thread event=0x5e,period=1000003,umask=0x1 00 Counts cycles during which the reservation station (RS) is empty for this logical processor. This is usually caused when the front-end pipeline runs into starvation periods (e.g. branch mispredictions or i-cache misses) unc_cha_2lm_nm_invitox.local uncore cache This event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_INVITOX.LOCAL event=0x65,umask=0x1 11 unc_cha_2lm_nm_invitox.remote uncore cache This event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_INVITOX.REMOTE event=0x65,umask=0x2 11 unc_cha_2lm_nm_invitox.setconflict uncore cache This event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_INVITOX.SETCONFLICT event=0x65,umask=0x4 11 unc_cha_2lm_nm_setconflicts.llc uncore cache This event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS.LLC event=0x64,umask=0x2 11 unc_cha_2lm_nm_setconflicts.sf uncore cache This event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS.SF event=0x64,umask=0x1 11 unc_cha_2lm_nm_setconflicts.tor uncore cache This event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS.TOR event=0x64,umask=0x4 11 unc_cha_2lm_nm_setconflicts2.memwr uncore cache This event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS2.MEMWR event=0x70,umask=0x2 11 unc_cha_2lm_nm_setconflicts2.memwrni uncore cache This event is deprecated. Refer to new event UNC_CHA_PMM_MEMMODE_NM_SETCONFLICTS2.MEMWRNI event=0x70,umask=0x4 11 unc_cha_ag0_ad_crd_acquired0.tgr0 uncore cache CMS Agent0 AD Credits Acquired : For Transgress 0 event=0x80,umask=0x1 01 CMS Agent0 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired0.tgr1 uncore cache CMS Agent0 AD Credits Acquired : For Transgress 1 event=0x80,umask=0x2 01 CMS Agent0 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired0.tgr2 uncore cache CMS Agent0 AD Credits Acquired : For Transgress 2 event=0x80,umask=0x4 01 CMS Agent0 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired0.tgr3 uncore cache CMS Agent0 AD Credits Acquired : For Transgress 3 event=0x80,umask=0x8 01 CMS Agent0 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired0.tgr4 uncore cache CMS Agent0 AD Credits Acquired : For Transgress 4 event=0x80,umask=0x10 01 CMS Agent0 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired0.tgr5 uncore cache CMS Agent0 AD Credits Acquired : For Transgress 5 event=0x80,umask=0x20 01 CMS Agent0 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired0.tgr6 uncore cache CMS Agent0 AD Credits Acquired : For Transgress 6 event=0x80,umask=0x40 01 CMS Agent0 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired0.tgr7 uncore cache CMS Agent0 AD Credits Acquired : For Transgress 7 event=0x80,umask=0x80 01 CMS Agent0 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired1.tgr10 uncore cache CMS Agent0 AD Credits Acquired : For Transgress 10 event=0x81,umask=0x4 01 CMS Agent0 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired1.tgr8 uncore cache CMS Agent0 AD Credits Acquired : For Transgress 8 event=0x81,umask=0x1 01 CMS Agent0 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_acquired1.tgr9 uncore cache CMS Agent0 AD Credits Acquired : For Transgress 9 event=0x81,umask=0x2 01 CMS Agent0 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy0.tgr0 uncore cache CMS Agent0 AD Credits Occupancy : For Transgress 0 event=0x82,umask=0x1 01 CMS Agent0 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy0.tgr1 uncore cache CMS Agent0 AD Credits Occupancy : For Transgress 1 event=0x82,umask=0x2 01 CMS Agent0 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy0.tgr2 uncore cache CMS Agent0 AD Credits Occupancy : For Transgress 2 event=0x82,umask=0x4 01 CMS Agent0 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy0.tgr3 uncore cache CMS Agent0 AD Credits Occupancy : For Transgress 3 event=0x82,umask=0x8 01 CMS Agent0 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy0.tgr4 uncore cache CMS Agent0 AD Credits Occupancy : For Transgress 4 event=0x82,umask=0x10 01 CMS Agent0 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy0.tgr5 uncore cache CMS Agent0 AD Credits Occupancy : For Transgress 5 event=0x82,umask=0x20 01 CMS Agent0 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy0.tgr6 uncore cache CMS Agent0 AD Credits Occupancy : For Transgress 6 event=0x82,umask=0x40 01 CMS Agent0 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy0.tgr7 uncore cache CMS Agent0 AD Credits Occupancy : For Transgress 7 event=0x82,umask=0x80 01 CMS Agent0 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy1.tgr10 uncore cache CMS Agent0 AD Credits Occupancy : For Transgress 10 event=0x83,umask=0x4 01 CMS Agent0 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy1.tgr8 uncore cache CMS Agent0 AD Credits Occupancy : For Transgress 8 event=0x83,umask=0x1 01 CMS Agent0 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_ad_crd_occupancy1.tgr9 uncore cache CMS Agent0 AD Credits Occupancy : For Transgress 9 event=0x83,umask=0x2 01 CMS Agent0 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired0.tgr0 uncore cache CMS Agent0 BL Credits Acquired : For Transgress 0 event=0x88,umask=0x1 01 CMS Agent0 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired0.tgr1 uncore cache CMS Agent0 BL Credits Acquired : For Transgress 1 event=0x88,umask=0x2 01 CMS Agent0 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired0.tgr2 uncore cache CMS Agent0 BL Credits Acquired : For Transgress 2 event=0x88,umask=0x4 01 CMS Agent0 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired0.tgr3 uncore cache CMS Agent0 BL Credits Acquired : For Transgress 3 event=0x88,umask=0x8 01 CMS Agent0 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired0.tgr4 uncore cache CMS Agent0 BL Credits Acquired : For Transgress 4 event=0x88,umask=0x10 01 CMS Agent0 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired0.tgr5 uncore cache CMS Agent0 BL Credits Acquired : For Transgress 5 event=0x88,umask=0x20 01 CMS Agent0 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired0.tgr6 uncore cache CMS Agent0 BL Credits Acquired : For Transgress 6 event=0x88,umask=0x40 01 CMS Agent0 BL Credits Acquired : For Transgress 6 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired0.tgr7 uncore cache CMS Agent0 BL Credits Acquired : For Transgress 7 event=0x88,umask=0x80 01 CMS Agent0 BL Credits Acquired : For Transgress 7 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired1.tgr10 uncore cache CMS Agent0 BL Credits Acquired : For Transgress 10 event=0x89,umask=0x4 01 CMS Agent0 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired1.tgr8 uncore cache CMS Agent0 BL Credits Acquired : For Transgress 8 event=0x89,umask=0x1 01 CMS Agent0 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_acquired1.tgr9 uncore cache CMS Agent0 BL Credits Acquired : For Transgress 9 event=0x89,umask=0x2 01 CMS Agent0 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy0.tgr0 uncore cache CMS Agent0 BL Credits Occupancy : For Transgress 0 event=0x8a,umask=0x1 01 CMS Agent0 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy0.tgr1 uncore cache CMS Agent0 BL Credits Occupancy : For Transgress 1 event=0x8a,umask=0x2 01 CMS Agent0 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy0.tgr2 uncore cache CMS Agent0 BL Credits Occupancy : For Transgress 2 event=0x8a,umask=0x4 01 CMS Agent0 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy0.tgr3 uncore cache CMS Agent0 BL Credits Occupancy : For Transgress 3 event=0x8a,umask=0x8 01 CMS Agent0 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy0.tgr4 uncore cache CMS Agent0 BL Credits Occupancy : For Transgress 4 event=0x8a,umask=0x10 01 CMS Agent0 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy0.tgr5 uncore cache CMS Agent0 BL Credits Occupancy : For Transgress 5 event=0x8a,umask=0x20 01 CMS Agent0 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy0.tgr6 uncore cache CMS Agent0 BL Credits Occupancy : For Transgress 6 event=0x8a,umask=0x40 01 CMS Agent0 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy0.tgr7 uncore cache CMS Agent0 BL Credits Occupancy : For Transgress 7 event=0x8a,umask=0x80 01 CMS Agent0 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy1.tgr10 uncore cache CMS Agent0 BL Credits Occupancy : For Transgress 10 event=0x8b,umask=0x4 01 CMS Agent0 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy1.tgr8 uncore cache CMS Agent0 BL Credits Occupancy : For Transgress 8 event=0x8b,umask=0x1 01 CMS Agent0 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag0_bl_crd_occupancy1.tgr9 uncore cache CMS Agent0 BL Credits Occupancy : For Transgress 9 event=0x8b,umask=0x2 01 CMS Agent0 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired0.tgr0 uncore cache CMS Agent1 AD Credits Acquired : For Transgress 0 event=0x84,umask=0x1 01 CMS Agent1 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired0.tgr1 uncore cache CMS Agent1 AD Credits Acquired : For Transgress 1 event=0x84,umask=0x2 01 CMS Agent1 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired0.tgr2 uncore cache CMS Agent1 AD Credits Acquired : For Transgress 2 event=0x84,umask=0x4 01 CMS Agent1 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired0.tgr3 uncore cache CMS Agent1 AD Credits Acquired : For Transgress 3 event=0x84,umask=0x8 01 CMS Agent1 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired0.tgr4 uncore cache CMS Agent1 AD Credits Acquired : For Transgress 4 event=0x84,umask=0x10 01 CMS Agent1 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired0.tgr5 uncore cache CMS Agent1 AD Credits Acquired : For Transgress 5 event=0x84,umask=0x20 01 CMS Agent1 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired0.tgr6 uncore cache CMS Agent1 AD Credits Acquired : For Transgress 6 event=0x84,umask=0x40 01 CMS Agent1 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired0.tgr7 uncore cache CMS Agent1 AD Credits Acquired : For Transgress 7 event=0x84,umask=0x80 01 CMS Agent1 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired1.tgr10 uncore cache CMS Agent1 AD Credits Acquired : For Transgress 10 event=0x85,umask=0x4 01 CMS Agent1 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired1.tgr8 uncore cache CMS Agent1 AD Credits Acquired : For Transgress 8 event=0x85,umask=0x1 01 CMS Agent1 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_acquired1.tgr9 uncore cache CMS Agent1 AD Credits Acquired : For Transgress 9 event=0x85,umask=0x2 01 CMS Agent1 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy0.tgr0 uncore cache CMS Agent1 AD Credits Occupancy : For Transgress 0 event=0x86,umask=0x1 01 CMS Agent1 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy0.tgr1 uncore cache CMS Agent1 AD Credits Occupancy : For Transgress 1 event=0x86,umask=0x2 01 CMS Agent1 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy0.tgr2 uncore cache CMS Agent1 AD Credits Occupancy : For Transgress 2 event=0x86,umask=0x4 01 CMS Agent1 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy0.tgr3 uncore cache CMS Agent1 AD Credits Occupancy : For Transgress 3 event=0x86,umask=0x8 01 CMS Agent1 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy0.tgr4 uncore cache CMS Agent1 AD Credits Occupancy : For Transgress 4 event=0x86,umask=0x10 01 CMS Agent1 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy0.tgr5 uncore cache CMS Agent1 AD Credits Occupancy : For Transgress 5 event=0x86,umask=0x20 01 CMS Agent1 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy0.tgr6 uncore cache CMS Agent1 AD Credits Occupancy : For Transgress 6 event=0x86,umask=0x40 01 CMS Agent1 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy0.tgr7 uncore cache CMS Agent1 AD Credits Occupancy : For Transgress 7 event=0x86,umask=0x80 01 CMS Agent1 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy1.tgr10 uncore cache CMS Agent1 AD Credits Occupancy : For Transgress 10 event=0x87,umask=0x4 01 CMS Agent1 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy1.tgr8 uncore cache CMS Agent1 AD Credits Occupancy : For Transgress 8 event=0x87,umask=0x1 01 CMS Agent1 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_ad_crd_occupancy1.tgr9 uncore cache CMS Agent1 AD Credits Occupancy : For Transgress 9 event=0x87,umask=0x2 01 CMS Agent1 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_acquired0.tgr0 uncore cache CMS Agent1 BL Credits Acquired : For Transgress 0 event=0x8c,umask=0x1 01 CMS Agent1 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_crd_acquired0.tgr1 uncore cache CMS Agent1 BL Credits Acquired : For Transgress 1 event=0x8c,umask=0x2 01 CMS Agent1 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_crd_acquired0.tgr2 uncore cache CMS Agent1 BL Credits Acquired : For Transgress 2 event=0x8c,umask=0x4 01 CMS Agent1 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_crd_acquired0.tgr3 uncore cache CMS Agent1 BL Credits Acquired : For Transgress 3 event=0x8c,umask=0x8 01 CMS Agent1 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_crd_acquired0.tgr4 uncore cache CMS Agent1 BL Credits Acquired : For Transgress 4 event=0x8c,umask=0x10 01 CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_crd_acquired0.tgr5 uncore cache CMS Agent1 BL Credits Acquired : For Transgress 5 event=0x8c,umask=0x20 01 CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_crd_acquired0.tgr6 uncore cache CMS Agent1 BL Credits Acquired : For Transgress 4 event=0x8c,umask=0x40 01 CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_crd_acquired0.tgr7 uncore cache CMS Agent1 BL Credits Acquired : For Transgress 5 event=0x8c,umask=0x80 01 CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_crd_acquired1.tgr10 uncore cache CMS Agent1 BL Credits Acquired : For Transgress 10 event=0x8d,umask=0x4 01 CMS Agent1 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_crd_acquired1.tgr8 uncore cache CMS Agent1 BL Credits Acquired : For Transgress 8 event=0x8d,umask=0x1 01 CMS Agent1 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_crd_acquired1.tgr9 uncore cache CMS Agent1 BL Credits Acquired : For Transgress 9 event=0x8d,umask=0x2 01 CMS Agent1 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy0.tgr0 uncore cache CMS Agent1 BL Credits Occupancy : For Transgress 0 event=0x8e,umask=0x1 01 CMS Agent1 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy0.tgr1 uncore cache CMS Agent1 BL Credits Occupancy : For Transgress 1 event=0x8e,umask=0x2 01 CMS Agent1 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy0.tgr2 uncore cache CMS Agent1 BL Credits Occupancy : For Transgress 2 event=0x8e,umask=0x4 01 CMS Agent1 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy0.tgr3 uncore cache CMS Agent1 BL Credits Occupancy : For Transgress 3 event=0x8e,umask=0x8 01 CMS Agent1 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy0.tgr4 uncore cache CMS Agent1 BL Credits Occupancy : For Transgress 4 event=0x8e,umask=0x10 01 CMS Agent1 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy0.tgr5 uncore cache CMS Agent1 BL Credits Occupancy : For Transgress 5 event=0x8e,umask=0x20 01 CMS Agent1 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy0.tgr6 uncore cache CMS Agent1 BL Credits Occupancy : For Transgress 6 event=0x8e,umask=0x40 01 CMS Agent1 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy0.tgr7 uncore cache CMS Agent1 BL Credits Occupancy : For Transgress 7 event=0x8e,umask=0x80 01 CMS Agent1 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy1.tgr10 uncore cache CMS Agent1 BL Credits Occupancy : For Transgress 10 event=0x8f,umask=0x4 01 CMS Agent1 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy1.tgr8 uncore cache CMS Agent1 BL Credits Occupancy : For Transgress 8 event=0x8f,umask=0x1 01 CMS Agent1 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_ag1_bl_crd_occupancy1.tgr9 uncore cache CMS Agent1 BL Credits Occupancy : For Transgress 9 event=0x8f,umask=0x2 01 CMS Agent1 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_cha_clockticks uncore cache Clockticks of the uncore caching and home agent (CHA) event=0 01 unc_cha_counter0_occupancy uncore cache Counter 0 Occupancy event=0x1f 01 Counter 0 Occupancy : Since occupancy counts can only be captured in the Cbo's 0 counter, this event allows a user to capture occupancy related information by filtering the Cb0 occupancy count captured in Counter 0. The filtering available is found in the control register - threshold, invert and edge detect. E.g. setting threshold to 1 can effectively monitor how many cycles the monitored queue has an entry unc_cha_dir_lookup.no_snp uncore cache Multi-socket cacheline directory state lookups : Snoop Not Needed event=0x53,umask=0x2 01 Multi-socket cacheline directory state lookups : Snoop Not Needed : Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to. : Filters for transactions that did not have to send any snoops because the directory was clean unc_cha_dir_lookup.snp uncore cache Multi-socket cacheline directory state lookups : Snoop Needed event=0x53,umask=0x1 01 Multi-socket cacheline directory state lookups : Snoop Needed : Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to. : Filters for transactions that had to send one or more snoops because the directory was not clean unc_cha_dir_update.ha uncore cache Multi-socket cacheline directory state updates; memory write due to directory update from the home agent (HA) pipe event=0x54,umask=0x1 01 Counts only multi-socket cacheline directory state updates memory writes issued from the home agent (HA) pipe. This does not include memory write requests which are for I (Invalid) or E (Exclusive) cachelines unc_cha_dir_update.tor uncore cache Multi-socket cacheline directory state updates; memory write due to directory update from (table of requests) TOR pipe event=0x54,umask=0x2 01 Counts only multi-socket cacheline directory state updates due to memory writes issued from the table of requests (TOR) pipe which are the result of remote transaction hitting the SF/LLC and returning data Core2Core. This does not include memory write requests which are for I (Invalid) or E (Exclusive) cachelines unc_cha_distress_asserted.dpt_local uncore cache Distress signal asserted : DPT Local event=0xaf,umask=0x4 01 Distress signal asserted : DPT Local : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle triggered by this tile unc_cha_distress_asserted.dpt_nonlocal uncore cache Distress signal asserted : DPT Remote event=0xaf,umask=0x8 01 Distress signal asserted : DPT Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle received by this tile unc_cha_distress_asserted.dpt_stall_iv uncore cache Distress signal asserted : DPT Stalled - IV event=0xaf,umask=0x40 01 Distress signal asserted : DPT Stalled - IV : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while regular IVs were received, causing DPT to be stalled unc_cha_distress_asserted.dpt_stall_nocrd uncore cache Distress signal asserted : DPT Stalled - No Credit event=0xaf,umask=0x80 01 Distress signal asserted : DPT Stalled - No Credit : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while credit not available causing DPT to be stalled unc_cha_distress_asserted.horz uncore cache Distress signal asserted : Horizontal event=0xaf,umask=0x2 01 Distress signal asserted : Horizontal : Counts the number of cycles either the local or incoming distress signals are asserted. : If TGR egress is full, then agents will throttle outgoing AD IDI transactions unc_cha_distress_asserted.pmm_local uncore cache Distress signal asserted : PMM Local event=0xaf,umask=0x10 01 Distress signal asserted : PMM Local : Counts the number of cycles either the local or incoming distress signals are asserted. : If the CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI traffic unc_cha_distress_asserted.pmm_nonlocal uncore cache Distress signal asserted : PMM Remote event=0xaf,umask=0x20 01 Distress signal asserted : PMM Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : If another CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI traffic unc_cha_distress_asserted.vert uncore cache Distress signal asserted : Vertical event=0xaf,umask=0x1 01 Distress signal asserted : Vertical : Counts the number of cycles either the local or incoming distress signals are asserted. : If IRQ egress is full, then agents will throttle outgoing AD IDI transactions unc_cha_hitme_hit.shared_ownreq uncore cache Counts Number of Hits in HitMe Cache : Remote socket ownership read requests that hit in S state event=0x5f,umask=0x4 01 Counts Number of Hits in HitMe Cache : Remote socket ownership read requests that hit in S state. : Shared hit and op is RdInvOwn, RdInv, Inv* unc_cha_hitme_hit.wbmtoe uncore cache Counts Number of Hits in HitMe Cache : Remote socket WBMtoE requests event=0x5f,umask=0x8 01 unc_cha_hitme_hit.wbmtoi_or_s uncore cache Counts Number of Hits in HitMe Cache : Remote socket writeback to I or S requests event=0x5f,umask=0x10 01 Counts Number of Hits in HitMe Cache : Remote socket writeback to I or S requests : op is WbMtoI, WbPushMtoI, WbFlush, or WbMtoS unc_cha_hitme_lookup.read uncore cache Counts Number of times HitMe Cache is accessed : Remote socket read requests event=0x5e,umask=0x1 01 Counts Number of times HitMe Cache is accessed : Remote socket read requests : op is RdCode, RdData, RdDataMigratory, RdCur, RdInvOwn, RdInv, Inv* unc_cha_hitme_lookup.write uncore cache Counts Number of times HitMe Cache is accessed : Remote socket write (i.e. writeback) requests event=0x5e,umask=0x2 01 Counts Number of times HitMe Cache is accessed : Remote socket write (i.e. writeback) requests : op is WbMtoE, WbMtoI, WbPushMtoI, WbFlush, or WbMtoS unc_cha_hitme_miss.notshared_rdinvown uncore cache Counts Number of Misses in HitMe Cache : Remote socket RdInvOwn requests that are not to shared line event=0x60,umask=0x40 01 Counts Number of Misses in HitMe Cache : Remote socket RdInvOwn requests that are not to shared line : No SF/LLC HitS/F and op is RdInvOwn unc_cha_hitme_miss.read_or_inv uncore cache Counts Number of Misses in HitMe Cache : Remote socket read or invalidate requests event=0x60,umask=0x80 01 Counts Number of Misses in HitMe Cache : Remote socket read or invalidate requests : op is RdCode, RdData, RdDataMigratory, RdCur, RdInv, Inv* unc_cha_hitme_miss.shared_rdinvown uncore cache Counts Number of Misses in HitMe Cache : Remote socket RdInvOwn requests to shared line event=0x60,umask=0x20 01 Counts Number of Misses in HitMe Cache : Remote socket RdInvOwn requests to shared line : SF/LLC HitS/F and op is RdInvOwn unc_cha_horz_ring_ad_in_use.left_even uncore cache Horizontal AD Ring In Use : Left and Even event=0xb6,umask=0x1 01 Horizontal AD Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ad_in_use.left_odd uncore cache Horizontal AD Ring In Use : Left and Odd event=0xb6,umask=0x2 01 Horizontal AD Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ad_in_use.right_even uncore cache Horizontal AD Ring In Use : Right and Even event=0xb6,umask=0x4 01 Horizontal AD Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ad_in_use.right_odd uncore cache Horizontal AD Ring In Use : Right and Odd event=0xb6,umask=0x8 01 Horizontal AD Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_akc_in_use.left_even uncore cache Horizontal AK Ring In Use : Left and Even event=0xbb,umask=0x1 01 Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_akc_in_use.left_odd uncore cache Horizontal AK Ring In Use : Left and Odd event=0xbb,umask=0x2 01 Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_akc_in_use.right_even uncore cache Horizontal AK Ring In Use : Right and Even event=0xbb,umask=0x4 01 Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_akc_in_use.right_odd uncore cache Horizontal AK Ring In Use : Right and Odd event=0xbb,umask=0x8 01 Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ak_in_use.left_even uncore cache Horizontal AK Ring In Use : Left and Even event=0xb7,umask=0x1 01 Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ak_in_use.left_odd uncore cache Horizontal AK Ring In Use : Left and Odd event=0xb7,umask=0x2 01 Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ak_in_use.right_even uncore cache Horizontal AK Ring In Use : Right and Even event=0xb7,umask=0x4 01 Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_ak_in_use.right_odd uncore cache Horizontal AK Ring In Use : Right and Odd event=0xb7,umask=0x8 01 Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_bl_in_use.left_even uncore cache Horizontal BL Ring in Use : Left and Even event=0xb8,umask=0x1 01 Horizontal BL Ring in Use : Left and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_bl_in_use.left_odd uncore cache Horizontal BL Ring in Use : Left and Odd event=0xb8,umask=0x2 01 Horizontal BL Ring in Use : Left and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_bl_in_use.right_even uncore cache Horizontal BL Ring in Use : Right and Even event=0xb8,umask=0x4 01 Horizontal BL Ring in Use : Right and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_bl_in_use.right_odd uncore cache Horizontal BL Ring in Use : Right and Odd event=0xb8,umask=0x8 01 Horizontal BL Ring in Use : Right and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_horz_ring_iv_in_use.left uncore cache Horizontal IV Ring in Use : Left event=0xb9,umask=0x1 01 Horizontal IV Ring in Use : Left : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_cha_horz_ring_iv_in_use.right uncore cache Horizontal IV Ring in Use : Right event=0xb9,umask=0x4 01 Horizontal IV Ring in Use : Right : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_cha_imc_writes_count.full uncore cache CHA to iMC Full Line Writes Issued : Full Line Non-ISOCH event=0x5b,umask=0x1 01 Counts when a normal (Non-Isochronous) full line write is issued from the CHA to any of the memory controller channels unc_cha_llc_lookup.all_remote uncore cache Cache Lookups : All transactions from Remote Agents event=0x34,umask=0x1e20ff 01 Cache Lookups : All transactions from Remote Agents : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.any_f uncore cache Cache Lookups : All Request Filter event=0x34 01 Cache Lookups : All Request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Any local or remote transaction to the LLC, including prefetch unc_cha_llc_lookup.code uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.CODE_READ event=0x34,umask=0x1bd0ff 11 unc_cha_llc_lookup.code_local uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.CODE_READ_LOCAL event=0x34,umask=0x19d0ff 11 unc_cha_llc_lookup.code_read uncore cache Cache Lookups : Code Reads event=0x34,umask=0x1bd0ff 01 Cache Lookups : Code Reads : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.code_read_f uncore cache Cache Lookups : CRd Request Filter event=0x34 01 Cache Lookups : CRd Request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC. This includes CRd prefetch unc_cha_llc_lookup.code_read_local uncore cache Cache Lookups : CRd Requests that come from the local socket (usually the core) event=0x34,umask=0x19d0ff 01 Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC. This includes CRd prefetch unc_cha_llc_lookup.code_read_miss uncore cache Cache Lookups : Code Read Misses event=0x34,umask=0x1bd001 01 Cache Lookups : Code Read Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.code_read_remote uncore cache Cache Lookups : CRd Requests that come from a Remote socket event=0x34,umask=0x1a10ff 01 Cache Lookups : CRd Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote CRd transactions to the LLC. This includes CRd prefetch unc_cha_llc_lookup.code_remote uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.CODE_READ_REMOTE event=0x34,umask=0x1a10ff 11 unc_cha_llc_lookup.corepref_or_dmnd_local_f uncore cache Cache Lookups : Local request Filter event=0x34 01 Cache Lookups : Local request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Any local transaction to the LLC, including prefetches from the Core unc_cha_llc_lookup.data_rd uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.DATA_READ event=0x34,umask=0x1bc1ff 11 unc_cha_llc_lookup.data_read uncore cache Cache and Snoop Filter Lookups; Data Read Request event=0x34,umask=0x1bc1ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.data_read_all uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.DATA_READ event=0x34,umask=0x1fc1ff 11 unc_cha_llc_lookup.data_read_f uncore cache Cache Lookups : Data Read Request Filter event=0x34 01 Cache Lookups : Data Read Request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Read transactions unc_cha_llc_lookup.data_read_local uncore cache Cache and Snoop Filter Lookups; Data Read Request that come from the local socket (usually the core) event=0x34,umask=0x19c1ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.data_read_miss uncore cache Cache Lookups : Data Read Misses event=0x34,umask=0x1bc101 01 Cache Lookups : Data Read Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.data_read_remote uncore cache Cache and Snoop Filter Lookups; Data Read Requests that come from a Remote socket event=0x34,umask=0x1a01ff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.dmnd_read_local uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.DATA_READ_LOCAL event=0x34,umask=0x841ff 11 unc_cha_llc_lookup.e uncore cache Cache Lookups : E State event=0x34,umask=0x20 01 Cache Lookups : E State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Hit Exclusive State unc_cha_llc_lookup.f uncore cache Cache Lookups : F State event=0x34,umask=0x80 01 Cache Lookups : F State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Hit Forward State unc_cha_llc_lookup.flush_inv_local uncore cache Cache Lookups : Flush or Invalidate Requests that come from the local socket (usually the core) event=0x34,umask=0x1844ff 01 Cache Lookups : Flush : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing unc_cha_llc_lookup.flush_inv_remote uncore cache Cache Lookups : Flush or Invalidate requests that come from a Remote socket event=0x34,umask=0x1a04ff 01 Cache Lookups : Flush : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing unc_cha_llc_lookup.flush_or_inv_f uncore cache Cache Lookups : Flush or Invalidate Filter event=0x34 01 Cache Lookups : Flush or Invalidate Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.i uncore cache Cache Lookups : I State event=0x34,umask=0x1 01 Cache Lookups : I State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Miss unc_cha_llc_lookup.llcpref_local uncore cache Cache and Snoop Filter Lookups; Prefetch requests to the LLC that come from the local socket (usually the core) event=0x34,umask=0x189dff 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CHAFilter0[24:21,17] bits correspond to [FMESI] state. Read transactions unc_cha_llc_lookup.llcpref_local_f uncore cache Cache Lookups : Local LLC prefetch requests (from LLC) Filter event=0x34 01 Cache Lookups : Local LLC prefetch requests (from LLC) Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Any local LLC prefetch to the LLC unc_cha_llc_lookup.llc_pf_local uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.LLCPREF_LOCAL event=0x34,umask=0x189dff 11 unc_cha_llc_lookup.locally_homed_address uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.LOC_HOM event=0x34,umask=0xbdfff 11 unc_cha_llc_lookup.local_f uncore cache Cache Lookups : Transactions homed locally Filter event=0x34 01 Cache Lookups : Transactions homed locally Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Transaction whose address resides in the local MC unc_cha_llc_lookup.loc_hom uncore cache Cache Lookups : Transactions homed locally event=0x34,umask=0xbdfff 01 Cache Lookups : Transactions homed locally : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Transaction whose address resides in the local MC unc_cha_llc_lookup.m uncore cache Cache Lookups : M State event=0x34,umask=0x40 01 Cache Lookups : M State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Hit Modified State unc_cha_llc_lookup.miss_all uncore cache Cache Lookups : All Misses event=0x34,umask=0x1fe001 01 Cache Lookups : All Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.other_req_f uncore cache Cache Lookups : Write Request Filter event=0x34 01 Cache Lookups : Write Request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Writeback transactions to the LLC This includes all write transactions -- both Cacheable and UC unc_cha_llc_lookup.pref_or_dmnd_remote_f uncore cache Cache Lookups : Remote non-snoop request Filter event=0x34 01 Cache Lookups : Remote non-snoop request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Non-snoop transactions to the LLC from remote agent unc_cha_llc_lookup.read uncore cache Cache Lookups : Reads event=0x34,umask=0x1bd9ff 01 Cache Lookups : Reads : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.read_local_loc_hom uncore cache Cache Lookups : Locally Requested Reads that are Locally HOMed event=0x34,umask=0x9d9ff 01 Cache Lookups : Locally Requested Reads that are Locally HOMed : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.read_local_rem_hom uncore cache Cache Lookups : Locally Requested Reads that are Remotely HOMed event=0x34,umask=0x11d9ff 01 Cache Lookups : Locally Requested Reads that are Remotely HOMed : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.read_miss uncore cache Cache Lookups : Read Misses event=0x34,umask=0x1bd901 01 Cache Lookups : Read Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.read_miss_loc_hom uncore cache Cache Lookups : Locally HOMed Read Misses event=0x34,umask=0xbd901 01 Cache Lookups : Locally HOMed Read Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.read_miss_rem_hom uncore cache Cache Lookups : Remotely HOMed Read Misses event=0x34,umask=0x13d901 01 Cache Lookups : Remotely HOMed Read Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.read_or_snoop_remote_miss_rem_hom uncore cache Cache Lookups : Remotely requested Read or Snoop Misses that are Remotely HOMed event=0x34,umask=0x161901 01 Cache Lookups : Remotely requested Read or Snoop Misses that are Remotely HOMed : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.read_remote_loc_hom uncore cache Cache Lookups : Remotely Requested Reads that are Locally HOMed event=0x34,umask=0xa19ff 01 Cache Lookups : Remotely Requested Reads that are Locally HOMed : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.read_sf_hit uncore cache Cache Lookups : Reads that Hit the Snoop Filter event=0x34,umask=0x1bd90e 01 Cache Lookups : Reads that Hit the Snoop Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.remotely_homed_address uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.REM_HOM event=0x34,umask=0x15dfff 11 unc_cha_llc_lookup.remote_f uncore cache Cache Lookups : Transactions homed remotely Filter event=0x34 01 Cache Lookups : Transactions homed remotely Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Transaction whose address resides in a remote MC unc_cha_llc_lookup.remote_snoop_f uncore cache Cache Lookups : Remote snoop request Filter event=0x34 01 Cache Lookups : Remote snoop request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Snoop transactions to the LLC from remote agent unc_cha_llc_lookup.rem_hom uncore cache Cache Lookups : Transactions homed remotely event=0x34,umask=0x15dfff 01 Cache Lookups : Transactions homed remotely : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Transaction whose address resides in a remote MC unc_cha_llc_lookup.rfo_f uncore cache Cache Lookups : RFO Request Filter event=0x34 01 Cache Lookups : RFO Request Filter : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC. This includes RFO prefetch unc_cha_llc_lookup.rfo_local uncore cache Cache Lookups : RFO Requests that come from the local socket (usually the core) event=0x34,umask=0x19c8ff 01 Cache Lookups : RFO Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC. This includes RFO prefetch unc_cha_llc_lookup.rfo_miss uncore cache Cache Lookups : RFO Misses event=0x34,umask=0x1bc801 01 Cache Lookups : RFO Misses : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing unc_cha_llc_lookup.rfo_pref_local uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.RFO_LOCAL event=0x34,umask=0x888ff 11 unc_cha_llc_lookup.rfo_remote uncore cache Cache Lookups : RFO Requests that come from a Remote socket event=0x34,umask=0x1a08ff 01 Cache Lookups : RFO Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Local or remote RFO transactions to the LLC. This includes RFO prefetch unc_cha_llc_lookup.s uncore cache Cache Lookups : S State event=0x34,umask=0x10 01 Cache Lookups : S State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : Hit Shared State unc_cha_llc_lookup.sf_e uncore cache Cache Lookups : SnoopFilter - E State event=0x34,umask=0x4 01 Cache Lookups : SnoopFilter - E State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : SF Hit Exclusive State unc_cha_llc_lookup.sf_h uncore cache Cache Lookups : SnoopFilter - H State event=0x34,umask=0x8 01 Cache Lookups : SnoopFilter - H State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : SF Hit HitMe State unc_cha_llc_lookup.sf_s uncore cache Cache Lookups : SnoopFilter - S State event=0x34,umask=0x2 01 Cache Lookups : SnoopFilter - S State : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS select a state or states (in the umask field) to match. Otherwise, the event will count nothing. : SF Hit Shared State unc_cha_llc_lookup.writes_and_other uncore cache Cache Lookups : Filters Requests for those that write info into the cache event=0x34,umask=0x1a42ff 01 Cache Lookups : Write Requests : Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set umask bit 0 and select a state or states to match. Otherwise, the event will count nothing. : Writeback transactions from L2 to the LLC This includes all write transactions -- both Cacheable and UC unc_cha_llc_lookup.write_local uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.WRITES_AND_OTHER event=0x34,umask=0x842ff 11 unc_cha_llc_lookup.write_remote uncore cache This event is deprecated. Refer to new event UNC_CHA_LLC_LOOKUP.WRITES_AND_OTHER event=0x34,umask=0x17c2ff 11 unc_cha_llc_victims.all uncore cache Lines Victimized : All Lines Victimized event=0x37,umask=0xf 01 Lines Victimized : All Lines Victimized : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_all uncore cache Lines Victimized : Local - All Lines event=0x37,umask=0x200f 01 Lines Victimized : Local - All Lines : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_e uncore cache Lines Victimized : Local - Lines in E State event=0x37,umask=0x2002 01 Lines Victimized : Local - Lines in E State : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_m uncore cache Lines Victimized : Local - Lines in M State event=0x37,umask=0x2001 01 Lines Victimized : Local - Lines in M State : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.local_s uncore cache Lines Victimized : Local - Lines in S State event=0x37,umask=0x2004 01 Lines Victimized : Local - Lines in S State : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_all uncore cache Lines Victimized : Remote - All Lines event=0x37,umask=0x800f 01 Lines Victimized : Remote - All Lines : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_e uncore cache Lines Victimized : Remote - Lines in E State event=0x37,umask=0x8002 01 Lines Victimized : Remote - Lines in E State : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_m uncore cache Lines Victimized : Remote - Lines in M State event=0x37,umask=0x8001 01 Lines Victimized : Remote - Lines in M State : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_llc_victims.remote_s uncore cache Lines Victimized : Remote - Lines in S State event=0x37,umask=0x8004 01 Lines Victimized : Remote - Lines in S State : Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_cha_misc_external.mbe_inst0 uncore cache Miscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI0 event=0xe6,umask=0x1 01 unc_cha_misc_external.mbe_inst1 uncore cache Miscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI1 event=0xe6,umask=0x2 01 unc_cha_pipe_reject.adegrcredit uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.akegrcredit uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.allrsfways_res uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.blegrcredit uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.fsf_vicp uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.gotrack_allowsnp uncore cache Pipe Rejects event=0x42,umask=0x4 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.gotrack_allwayrsv uncore cache Pipe Rejects event=0x42,umask=0x10 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.gotrack_pamatch uncore cache Pipe Rejects event=0x42,umask=0x2 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.gotrack_waymatch uncore cache Pipe Rejects event=0x42,umask=0x8 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.hacredit uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.idx_inpipe uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.ipq_setmatch_vicp uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.irq_pmm uncore cache Pipe Rejects event=0x42,umask=0x20 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.irq_setmatch_vicp uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.ismq_setmatch_vicp uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.ivegrcredit uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.llc_ways_res uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.notallowsnoop uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.one_fsf_vic uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.one_rsp_con uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.pmm_memmode_tormatch_multi uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.pmm_memmode_tor_match uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.prq_pmm uncore cache Pipe Rejects event=0x42,umask=0x40 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.ptl_inpipe uncore cache Pipe Rejects event=0x42,umask=0x80 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.rmw_setmatch uncore cache Pipe Rejects event=0x42,umask=0x1 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.rrq_setmatch_vicp uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.setmatchentrywsct uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.sf_ways_res uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.topa_match uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.torid_match_go_p uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.vn_ad_req uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.vn_ad_rsp uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.vn_bl_ncb uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.vn_bl_ncs uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.vn_bl_rsp uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.vn_bl_wb uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pipe_reject.way_match uncore cache Pipe Rejects event=0x42 01 Pipe Rejects : More Miscellaneous events in the Cbo unc_cha_pmm_memmode_nm_setconflicts.llc uncore cache PMM Memory Mode related events : Counts the number of times CHA saw NM Set conflict in SF/LLC event=0x64,umask=0x2 01 PMM Memory Mode related events : Counts the number of times CHA saw NM Set conflict in SF/LLC : NM evictions due to another read to the same near memory set in the LLC unc_cha_pmm_memmode_nm_setconflicts.sf uncore cache PMM Memory Mode related events : Counts the number of times CHA saw NM Set conflict in SF/LLC event=0x64,umask=0x1 01 PMM Memory Mode related events : Counts the number of times CHA saw NM Set conflict in SF/LLC : NM evictions due to another read to the same near memory set in the SF unc_cha_pmm_memmode_nm_setconflicts.tor uncore cache PMM Memory Mode related events : Counts the number of times CHA saw NM Set conflict in TOR event=0x64,umask=0x4 01 PMM Memory Mode related events : Counts the number of times CHA saw NM Set conflict in TOR : No Reject in the CHA due to a pending read to the same near memory set in the TOR unc_cha_pmm_qos_occupancy.ddr_slow_fifo uncore cache UNC_CHA_PMM_QOS_OCCUPANCY.DDR_SLOW_FIFO event=0x67,umask=0x1 01 : count # of SLOW TOR Request inserted to ha_pmm_tor_req_fifo unc_cha_read_no_credits.mc10 uncore cache CHA iMC CHNx READ Credits Empty : MC10 event=0x58 01 CHA iMC CHNx READ Credits Empty : MC10 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 10 only unc_cha_read_no_credits.mc11 uncore cache CHA iMC CHNx READ Credits Empty : MC11 event=0x58 01 CHA iMC CHNx READ Credits Empty : MC11 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 11 only unc_cha_read_no_credits.mc12 uncore cache CHA iMC CHNx READ Credits Empty : MC12 event=0x58 01 CHA iMC CHNx READ Credits Empty : MC12 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 12 only unc_cha_read_no_credits.mc13 uncore cache CHA iMC CHNx READ Credits Empty : MC13 event=0x58 01 CHA iMC CHNx READ Credits Empty : MC13 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 13 only unc_cha_read_no_credits.mc6 uncore cache CHA iMC CHNx READ Credits Empty : MC6 event=0x58,umask=0x40 01 CHA iMC CHNx READ Credits Empty : MC6 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 6 only unc_cha_read_no_credits.mc7 uncore cache CHA iMC CHNx READ Credits Empty : MC7 event=0x58,umask=0x80 01 CHA iMC CHNx READ Credits Empty : MC7 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 7 only unc_cha_read_no_credits.mc8 uncore cache CHA iMC CHNx READ Credits Empty : MC8 event=0x58 01 CHA iMC CHNx READ Credits Empty : MC8 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 8 only unc_cha_read_no_credits.mc9 uncore cache CHA iMC CHNx READ Credits Empty : MC9 event=0x58 01 CHA iMC CHNx READ Credits Empty : MC9 : Counts the number of times when there are no credits available for sending reads from the CHA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's AD Ingress queue. : Filter for memory controller 9 only unc_cha_requests.invitoe uncore cache Local INVITOE requests (exclusive ownership of a cache line without receiving data) that miss the SF/LLC and remote INVITOE requests sent to the CHA's home agent event=0x50,umask=0x30 01 Counts the total number of requests coming from a unit on this socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHA unc_cha_requests.invitoe_local uncore cache Local INVITOE requests (exclusive ownership of a cache line without receiving data) that miss the SF/LLC and are sent to the CHA's home agent event=0x50,umask=0x10 01 Counts the total number of requests coming from a unit on this socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHA unc_cha_requests.invitoe_remote uncore cache Remote INVITOE requests (exclusive ownership of a cache line without receiving data) sent to the CHA's home agent event=0x50,umask=0x20 01 Counts the total number of requests coming from a remote socket for exclusive ownership of a cache line without receiving data (INVITOE) to the CHA unc_cha_requests.reads uncore cache Local read requests that miss the SF/LLC and remote read requests sent to the CHA's home agent event=0x50,umask=0x3 01 Counts read requests made into this CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a write) unc_cha_requests.reads_local uncore cache Local read requests that miss the SF/LLC and are sent to the CHA's home agent event=0x50,umask=0x1 01 Counts read requests coming from a unit on this socket made into this CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a write) unc_cha_requests.reads_remote uncore cache Remote read requests sent to the CHA's home agent event=0x50,umask=0x2 01 Counts read requests coming from a remote socket made into the CHA. Reads include all read opcodes (including RFO: the Read for Ownership issued before a write) unc_cha_requests.writes uncore cache Local write requests that miss the SF/LLC and remote write requests sent to the CHA's home agent event=0x50,umask=0xc 01 Counts write requests made into the CHA, including streaming, evictions, HitM (Reads from another core to a Modified cacheline), etc unc_cha_requests.writes_local uncore cache Local write requests that miss the SF/LLC and are sent to the CHA's home agent event=0x50,umask=0x4 01 Counts write requests coming from a unit on this socket made into this CHA, including streaming, evictions, HitM (Reads from another core to a Modified cacheline), etc unc_cha_requests.writes_remote uncore cache Remote write requests sent to the CHA's home agent event=0x50,umask=0x8 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc) unc_cha_ring_bounces_horz.ad uncore cache Messages that bounced on the Horizontal Ring. : AD event=0xac,umask=0x1 01 Messages that bounced on the Horizontal Ring. : AD : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_cha_ring_bounces_horz.ak uncore cache Messages that bounced on the Horizontal Ring. : AK event=0xac,umask=0x2 01 Messages that bounced on the Horizontal Ring. : AK : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_cha_ring_bounces_horz.bl uncore cache Messages that bounced on the Horizontal Ring. : BL event=0xac,umask=0x4 01 Messages that bounced on the Horizontal Ring. : BL : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_cha_ring_bounces_horz.iv uncore cache Messages that bounced on the Horizontal Ring. : IV event=0xac,umask=0x8 01 Messages that bounced on the Horizontal Ring. : IV : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_cha_ring_bounces_vert.ad uncore cache Messages that bounced on the Vertical Ring. : AD event=0xaa,umask=0x1 01 Messages that bounced on the Vertical Ring. : AD : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_cha_ring_bounces_vert.ak uncore cache Messages that bounced on the Vertical Ring. : Acknowledgements to core event=0xaa,umask=0x2 01 Messages that bounced on the Vertical Ring. : Acknowledgements to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_cha_ring_bounces_vert.akc uncore cache Messages that bounced on the Vertical Ring event=0xaa,umask=0x10 01 Messages that bounced on the Vertical Ring. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_cha_ring_bounces_vert.bl uncore cache Messages that bounced on the Vertical Ring. : Data Responses to core event=0xaa,umask=0x4 01 Messages that bounced on the Vertical Ring. : Data Responses to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_cha_ring_bounces_vert.iv uncore cache Messages that bounced on the Vertical Ring. : Snoops of processor's cache event=0xaa,umask=0x8 01 Messages that bounced on the Vertical Ring. : Snoops of processor's cache. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_cha_ring_sink_starved_horz.ad uncore cache Sink Starvation on Horizontal Ring : AD event=0xad,umask=0x1 01 unc_cha_ring_sink_starved_horz.ak uncore cache Sink Starvation on Horizontal Ring : AK event=0xad,umask=0x2 01 unc_cha_ring_sink_starved_horz.ak_ag1 uncore cache Sink Starvation on Horizontal Ring : Acknowledgements to Agent 1 event=0xad,umask=0x20 01 unc_cha_ring_sink_starved_horz.bl uncore cache Sink Starvation on Horizontal Ring : BL event=0xad,umask=0x4 01 unc_cha_ring_sink_starved_horz.iv uncore cache Sink Starvation on Horizontal Ring : IV event=0xad,umask=0x8 01 unc_cha_ring_sink_starved_vert.ad uncore cache Sink Starvation on Vertical Ring : AD event=0xab,umask=0x1 01 unc_cha_ring_sink_starved_vert.ak uncore cache Sink Starvation on Vertical Ring : Acknowledgements to core event=0xab,umask=0x2 01 unc_cha_ring_sink_starved_vert.akc uncore cache Sink Starvation on Vertical Ring event=0xab,umask=0x10 01 unc_cha_ring_sink_starved_vert.bl uncore cache Sink Starvation on Vertical Ring : Data Responses to core event=0xab,umask=0x4 01 unc_cha_ring_sink_starved_vert.iv uncore cache Sink Starvation on Vertical Ring : Snoops of processor's cache event=0xab,umask=0x8 01 unc_cha_ring_src_thrtl uncore cache Source Throttle event=0xae 01 unc_cha_rxc_occupancy.irq uncore cache Ingress (from CMS) Occupancy : IRQ event=0x11,umask=0x1 01 Ingress (from CMS) Occupancy : IRQ : Counts number of entries in the specified Ingress queue in each cycle unc_cha_rxr_busy_starved.ad_all uncore cache Transgress Injection Starvation : AD - All event=0xe5,umask=0x11 01 Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority : All == Credited + Uncredited unc_cha_rxr_busy_starved.ad_crd uncore cache Transgress Injection Starvation : AD - Credited event=0xe5,umask=0x10 01 Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_cha_rxr_busy_starved.ad_uncrd uncore cache Transgress Injection Starvation : AD - Uncredited event=0xe5,umask=0x1 01 Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_cha_rxr_busy_starved.bl_all uncore cache Transgress Injection Starvation : BL - All event=0xe5,umask=0x44 01 Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority : All == Credited + Uncredited unc_cha_rxr_busy_starved.bl_crd uncore cache Transgress Injection Starvation : BL - Credited event=0xe5,umask=0x40 01 Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_cha_rxr_busy_starved.bl_uncrd uncore cache Transgress Injection Starvation : BL - Uncredited event=0xe5,umask=0x4 01 Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_cha_rxr_bypass.ad_all uncore cache Transgress Ingress Bypass : AD - All event=0xe2,umask=0x11 01 Transgress Ingress Bypass : AD - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncredited unc_cha_rxr_bypass.ad_crd uncore cache Transgress Ingress Bypass : AD - Credited event=0xe2,umask=0x10 01 Transgress Ingress Bypass : AD - Credited : Number of packets bypassing the CMS Ingress unc_cha_rxr_bypass.ad_uncrd uncore cache Transgress Ingress Bypass : AD - Uncredited event=0xe2,umask=0x1 01 Transgress Ingress Bypass : AD - Uncredited : Number of packets bypassing the CMS Ingress unc_cha_rxr_bypass.ak uncore cache Transgress Ingress Bypass : AK event=0xe2,umask=0x2 01 Transgress Ingress Bypass : AK : Number of packets bypassing the CMS Ingress unc_cha_rxr_bypass.akc_uncrd uncore cache Transgress Ingress Bypass : AKC - Uncredited event=0xe2,umask=0x80 01 Transgress Ingress Bypass : AKC - Uncredited : Number of packets bypassing the CMS Ingress unc_cha_rxr_bypass.bl_all uncore cache Transgress Ingress Bypass : BL - All event=0xe2,umask=0x44 01 Transgress Ingress Bypass : BL - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncredited unc_cha_rxr_bypass.bl_crd uncore cache Transgress Ingress Bypass : BL - Credited event=0xe2,umask=0x40 01 Transgress Ingress Bypass : BL - Credited : Number of packets bypassing the CMS Ingress unc_cha_rxr_bypass.bl_uncrd uncore cache Transgress Ingress Bypass : BL - Uncredited event=0xe2,umask=0x4 01 Transgress Ingress Bypass : BL - Uncredited : Number of packets bypassing the CMS Ingress unc_cha_rxr_bypass.iv uncore cache Transgress Ingress Bypass : IV event=0xe2,umask=0x8 01 Transgress Ingress Bypass : IV : Number of packets bypassing the CMS Ingress unc_cha_rxr_crd_starved.ad_all uncore cache Transgress Injection Starvation : AD - All event=0xe3,umask=0x11 01 Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncredited unc_cha_rxr_crd_starved.ad_crd uncore cache Transgress Injection Starvation : AD - Credited event=0xe3,umask=0x10 01 Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.ad_uncrd uncore cache Transgress Injection Starvation : AD - Uncredited event=0xe3,umask=0x1 01 Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.ak uncore cache Transgress Injection Starvation : AK event=0xe3,umask=0x2 01 Transgress Injection Starvation : AK : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.bl_all uncore cache Transgress Injection Starvation : BL - All event=0xe3,umask=0x44 01 Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncredited unc_cha_rxr_crd_starved.bl_crd uncore cache Transgress Injection Starvation : BL - Credited event=0xe3,umask=0x40 01 Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.bl_uncrd uncore cache Transgress Injection Starvation : BL - Uncredited event=0xe3,umask=0x4 01 Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.ifv uncore cache Transgress Injection Starvation : IFV - Credited event=0xe3,umask=0x80 01 Transgress Injection Starvation : IFV - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved.iv uncore cache Transgress Injection Starvation : IV event=0xe3,umask=0x8 01 Transgress Injection Starvation : IV : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_crd_starved_1 uncore cache Transgress Injection Starvation event=0xe4 01 Transgress Injection Starvation : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_cha_rxr_inserts.ad_all uncore cache Transgress Ingress Allocations : AD - All event=0xe1,umask=0x11 01 Transgress Ingress Allocations : AD - All : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_cha_rxr_inserts.ad_crd uncore cache Transgress Ingress Allocations : AD - Credited event=0xe1,umask=0x10 01 Transgress Ingress Allocations : AD - Credited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_inserts.ad_uncrd uncore cache Transgress Ingress Allocations : AD - Uncredited event=0xe1,umask=0x1 01 Transgress Ingress Allocations : AD - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_inserts.ak uncore cache Transgress Ingress Allocations : AK event=0xe1,umask=0x2 01 Transgress Ingress Allocations : AK : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_inserts.akc_uncrd uncore cache Transgress Ingress Allocations : AKC - Uncredited event=0xe1,umask=0x80 01 Transgress Ingress Allocations : AKC - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_inserts.bl_all uncore cache Transgress Ingress Allocations : BL - All event=0xe1,umask=0x44 01 Transgress Ingress Allocations : BL - All : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_cha_rxr_inserts.bl_crd uncore cache Transgress Ingress Allocations : BL - Credited event=0xe1,umask=0x40 01 Transgress Ingress Allocations : BL - Credited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_inserts.bl_uncrd uncore cache Transgress Ingress Allocations : BL - Uncredited event=0xe1,umask=0x4 01 Transgress Ingress Allocations : BL - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_inserts.iv uncore cache Transgress Ingress Allocations : IV event=0xe1,umask=0x8 01 Transgress Ingress Allocations : IV : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.ad_all uncore cache Transgress Ingress Occupancy : AD - All event=0xe0,umask=0x11 01 Transgress Ingress Occupancy : AD - All : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_cha_rxr_occupancy.ad_crd uncore cache Transgress Ingress Occupancy : AD - Credited event=0xe0,umask=0x10 01 Transgress Ingress Occupancy : AD - Credited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.ad_uncrd uncore cache Transgress Ingress Occupancy : AD - Uncredited event=0xe0,umask=0x1 01 Transgress Ingress Occupancy : AD - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.ak uncore cache Transgress Ingress Occupancy : AK event=0xe0,umask=0x2 01 Transgress Ingress Occupancy : AK : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.akc_uncrd uncore cache Transgress Ingress Occupancy : AKC - Uncredited event=0xe0,umask=0x80 01 Transgress Ingress Occupancy : AKC - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.bl_all uncore cache Transgress Ingress Occupancy : BL - All event=0xe0,umask=0x44 01 Transgress Ingress Occupancy : BL - All : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_cha_rxr_occupancy.bl_crd uncore cache Transgress Ingress Occupancy : BL - Credited event=0xe0,umask=0x20 01 Transgress Ingress Occupancy : BL - Credited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.bl_uncrd uncore cache Transgress Ingress Occupancy : BL - Uncredited event=0xe0,umask=0x4 01 Transgress Ingress Occupancy : BL - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_rxr_occupancy.iv uncore cache Transgress Ingress Occupancy : IV event=0xe0,umask=0x8 01 Transgress Ingress Occupancy : IV : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_cha_sf_eviction.e_state uncore cache Snoop filter capacity evictions for E-state entries event=0x3d,umask=0x2 01 Counts snoop filter capacity evictions for entries tracking exclusive lines in the cores? cache.? Snoop filter capacity evictions occur when the snoop filter is full and evicts an existing entry to track a new entry.? Does not count clean evictions such as when a core?s cache replaces a tracked cacheline with a new cacheline unc_cha_sf_eviction.m_state uncore cache Snoop filter capacity evictions for M-state entries event=0x3d,umask=0x1 01 Counts snoop filter capacity evictions for entries tracking modified lines in the cores? cache.? Snoop filter capacity evictions occur when the snoop filter is full and evicts an existing entry to track a new entry.? Does not count clean evictions such as when a core?s cache replaces a tracked cacheline with a new cacheline unc_cha_sf_eviction.s_state uncore cache Snoop filter capacity evictions for S-state entries event=0x3d,umask=0x4 01 Counts snoop filter capacity evictions for entries tracking shared lines in the cores? cache.? Snoop filter capacity evictions occur when the snoop filter is full and evicts an existing entry to track a new entry.? Does not count clean evictions such as when a core?s cache replaces a tracked cacheline with a new cacheline unc_cha_snoops_sent.bcst_local uncore cache Snoops Sent : Broadcast snoops for Local Requests event=0x51,umask=0x10 01 Snoops Sent : Broadcast snoops for Local Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast snoops issued by the HA responding to local requests unc_cha_snoops_sent.bcst_remote uncore cache Snoops Sent : Broadcast snoops for Remote Requests event=0x51,umask=0x20 01 Snoops Sent : Broadcast snoops for Remote Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast snoops issued by the HA responding to remote requests unc_cha_snoops_sent.direct_local uncore cache Snoops Sent : Directed snoops for Local Requests event=0x51,umask=0x40 01 Snoops Sent : Directed snoops for Local Requests : Counts the number of snoops issued by the HA. : Counts the number of directed snoops issued by the HA responding to local requests unc_cha_snoops_sent.direct_remote uncore cache Snoops Sent : Directed snoops for Remote Requests event=0x51,umask=0x80 01 Snoops Sent : Directed snoops for Remote Requests : Counts the number of snoops issued by the HA. : Counts the number of directed snoops issued by the HA responding to remote requests unc_cha_snoops_sent.local uncore cache Snoops Sent : Snoops sent for Local Requests event=0x51,umask=0x4 01 Snoops Sent : Snoops sent for Local Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast or directed snoops issued by the HA responding to local requests unc_cha_snoops_sent.remote uncore cache Snoops Sent : Snoops sent for Remote Requests event=0x51,umask=0x8 01 Snoops Sent : Snoops sent for Remote Requests : Counts the number of snoops issued by the HA. : Counts the number of broadcast or directed snoops issued by the HA responding to remote requests unc_cha_snoop_resp.rspi uncore cache Snoop Responses Received : RspI event=0x5c,umask=0x1 01 Counts when a transaction with the opcode type RspI Snoop Response was received which indicates the remote cache does not have the data, or when the remote cache silently evicts data (such as when an RFO: the Read for Ownership issued before a write hits non-modified data) unc_cha_snoop_resp.rspifwd uncore cache Snoop Responses Received : RspIFwd event=0x5c,umask=0x4 01 Counts when a a transaction with the opcode type RspIFwd Snoop Response was received which indicates a remote caching agent forwarded the data and the requesting agent is able to acquire the data in E (Exclusive) or M (modified) states. This is commonly returned with RFO (the Read for Ownership issued before a write) transactions. The snoop could have either been to a cacheline in the M,E,F (Modified, Exclusive or Forward) states unc_cha_snoop_resp.rsps uncore cache Snoop Responses Received : RspS event=0x5c,umask=0x2 01 Counts when a transaction with the opcode type RspS Snoop Response was received which indicates when a remote cache has data but is not forwarding it. It is a way to let the requesting socket know that it cannot allocate the data in E state. No data is sent with S RspS unc_cha_snoop_resp.rspsfwd uncore cache Snoop Responses Received : RspSFwd event=0x5c,umask=0x8 01 Counts when a a transaction with the opcode type RspSFwd Snoop Response was received which indicates a remote caching agent forwarded the data but held on to its current copy. This is common for data and code reads that hit in a remote socket in E (Exclusive) or F (Forward) state unc_cha_snoop_resp_local.rspsfwd uncore cache Snoop Responses Received Local : RspSFwd event=0x5d,umask=0x8 01 Snoop Responses Received Local : RspSFwd : Number of snoop responses received for a Local request : Filters for a snoop response of RspSFwd to local CA requests. This is returned when a remote caching agent forwards data but holds on to its currently copy. This is common for data and code reads that hit in a remote socket in E or F state unc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr0 uncore cache Stall on No AD Agent0 Transgress Credits : For Transgress 0 event=0xd0,umask=0x1 01 Stall on No AD Agent0 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr1 uncore cache Stall on No AD Agent0 Transgress Credits : For Transgress 1 event=0xd0,umask=0x2 01 Stall on No AD Agent0 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr2 uncore cache Stall on No AD Agent0 Transgress Credits : For Transgress 2 event=0xd0,umask=0x4 01 Stall on No AD Agent0 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr3 uncore cache Stall on No AD Agent0 Transgress Credits : For Transgress 3 event=0xd0,umask=0x8 01 Stall on No AD Agent0 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr4 uncore cache Stall on No AD Agent0 Transgress Credits : For Transgress 4 event=0xd0,umask=0x10 01 Stall on No AD Agent0 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr5 uncore cache Stall on No AD Agent0 Transgress Credits : For Transgress 5 event=0xd0,umask=0x20 01 Stall on No AD Agent0 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr6 uncore cache Stall on No AD Agent0 Transgress Credits : For Transgress 6 event=0xd0,umask=0x40 01 Stall on No AD Agent0 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag0.tgr7 uncore cache Stall on No AD Agent0 Transgress Credits : For Transgress 7 event=0xd0,umask=0x80 01 Stall on No AD Agent0 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr0 uncore cache Stall on No AD Agent1 Transgress Credits : For Transgress 0 event=0xd2,umask=0x1 01 Stall on No AD Agent1 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr1 uncore cache Stall on No AD Agent1 Transgress Credits : For Transgress 1 event=0xd2,umask=0x2 01 Stall on No AD Agent1 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr2 uncore cache Stall on No AD Agent1 Transgress Credits : For Transgress 2 event=0xd2,umask=0x4 01 Stall on No AD Agent1 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr3 uncore cache Stall on No AD Agent1 Transgress Credits : For Transgress 3 event=0xd2,umask=0x8 01 Stall on No AD Agent1 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr4 uncore cache Stall on No AD Agent1 Transgress Credits : For Transgress 4 event=0xd2,umask=0x10 01 Stall on No AD Agent1 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr5 uncore cache Stall on No AD Agent1 Transgress Credits : For Transgress 5 event=0xd2,umask=0x20 01 Stall on No AD Agent1 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr6 uncore cache Stall on No AD Agent1 Transgress Credits : For Transgress 6 event=0xd2,umask=0x40 01 Stall on No AD Agent1 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_ad_ag1.tgr7 uncore cache Stall on No AD Agent1 Transgress Credits : For Transgress 7 event=0xd2,umask=0x80 01 Stall on No AD Agent1 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr0 uncore cache Stall on No BL Agent0 Transgress Credits : For Transgress 0 event=0xd4,umask=0x1 01 Stall on No BL Agent0 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr1 uncore cache Stall on No BL Agent0 Transgress Credits : For Transgress 1 event=0xd4,umask=0x2 01 Stall on No BL Agent0 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr2 uncore cache Stall on No BL Agent0 Transgress Credits : For Transgress 2 event=0xd4,umask=0x4 01 Stall on No BL Agent0 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr3 uncore cache Stall on No BL Agent0 Transgress Credits : For Transgress 3 event=0xd4,umask=0x8 01 Stall on No BL Agent0 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr4 uncore cache Stall on No BL Agent0 Transgress Credits : For Transgress 4 event=0xd4,umask=0x10 01 Stall on No BL Agent0 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr5 uncore cache Stall on No BL Agent0 Transgress Credits : For Transgress 5 event=0xd4,umask=0x20 01 Stall on No BL Agent0 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr6 uncore cache Stall on No BL Agent0 Transgress Credits : For Transgress 6 event=0xd4,umask=0x40 01 Stall on No BL Agent0 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag0.tgr7 uncore cache Stall on No BL Agent0 Transgress Credits : For Transgress 7 event=0xd4,umask=0x80 01 Stall on No BL Agent0 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr0 uncore cache Stall on No BL Agent1 Transgress Credits : For Transgress 0 event=0xd6,umask=0x1 01 Stall on No BL Agent1 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr1 uncore cache Stall on No BL Agent1 Transgress Credits : For Transgress 1 event=0xd6,umask=0x2 01 Stall on No BL Agent1 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr2 uncore cache Stall on No BL Agent1 Transgress Credits : For Transgress 2 event=0xd6,umask=0x4 01 Stall on No BL Agent1 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr3 uncore cache Stall on No BL Agent1 Transgress Credits : For Transgress 3 event=0xd6,umask=0x8 01 Stall on No BL Agent1 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr4 uncore cache Stall on No BL Agent1 Transgress Credits : For Transgress 4 event=0xd6,umask=0x10 01 Stall on No BL Agent1 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr5 uncore cache Stall on No BL Agent1 Transgress Credits : For Transgress 5 event=0xd6,umask=0x20 01 Stall on No BL Agent1 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr6 uncore cache Stall on No BL Agent1 Transgress Credits : For Transgress 6 event=0xd6,umask=0x40 01 Stall on No BL Agent1 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall0_no_txr_horz_crd_bl_ag1.tgr7 uncore cache Stall on No BL Agent1 Transgress Credits : For Transgress 7 event=0xd6,umask=0x80 01 Stall on No BL Agent1 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_ad_ag0.tgr10 uncore cache Stall on No AD Agent0 Transgress Credits : For Transgress 10 event=0xd1,umask=0x4 01 Stall on No AD Agent0 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_ad_ag0.tgr8 uncore cache Stall on No AD Agent0 Transgress Credits : For Transgress 8 event=0xd1,umask=0x1 01 Stall on No AD Agent0 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_ad_ag0.tgr9 uncore cache Stall on No AD Agent0 Transgress Credits : For Transgress 9 event=0xd1,umask=0x2 01 Stall on No AD Agent0 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_ad_ag1_1.tgr10 uncore cache Stall on No AD Agent1 Transgress Credits : For Transgress 10 event=0xd3,umask=0x4 01 Stall on No AD Agent1 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_ad_ag1_1.tgr8 uncore cache Stall on No AD Agent1 Transgress Credits : For Transgress 8 event=0xd3,umask=0x1 01 Stall on No AD Agent1 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_ad_ag1_1.tgr9 uncore cache Stall on No AD Agent1 Transgress Credits : For Transgress 9 event=0xd3,umask=0x2 01 Stall on No AD Agent1 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_bl_ag0_1.tgr10 uncore cache Stall on No BL Agent0 Transgress Credits : For Transgress 10 event=0xd5,umask=0x4 01 Stall on No BL Agent0 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_bl_ag0_1.tgr8 uncore cache Stall on No BL Agent0 Transgress Credits : For Transgress 8 event=0xd5,umask=0x1 01 Stall on No BL Agent0 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_bl_ag0_1.tgr9 uncore cache Stall on No BL Agent0 Transgress Credits : For Transgress 9 event=0xd5,umask=0x2 01 Stall on No BL Agent0 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_bl_ag1_1.tgr10 uncore cache Stall on No BL Agent1 Transgress Credits : For Transgress 10 event=0xd7,umask=0x4 01 Stall on No BL Agent1 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_bl_ag1_1.tgr8 uncore cache Stall on No BL Agent1 Transgress Credits : For Transgress 8 event=0xd7,umask=0x1 01 Stall on No BL Agent1 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_stall1_no_txr_horz_crd_bl_ag1_1.tgr9 uncore cache Stall on No BL Agent1 Transgress Credits : For Transgress 9 event=0xd7,umask=0x2 01 Stall on No BL Agent1 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_cha_tor_inserts.all uncore cache TOR Inserts : All event=0x35,umask=0xc001ffff 01 TOR Inserts : All : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ddr uncore cache TOR Inserts : DDR4 Access event=0x35 01 TOR Inserts : DDR4 Access : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ddr4 uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.DDR event=0x35 11 unc_cha_tor_inserts.evict uncore cache TOR Inserts : SF/LLC Evictions event=0x35,umask=0x2 01 TOR Inserts : SF/LLC Evictions : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : TOR allocation occurred as a result of SF/LLC evictions (came from the ISMQ) unc_cha_tor_inserts.hit uncore cache TOR Inserts : Just Hits event=0x35 01 TOR Inserts : Just Hits : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia uncore cache TOR Inserts : All requests from iA Cores event=0x35,umask=0xc001ff01 01 TOR Inserts : All requests from iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_clflush uncore cache TOR Inserts : CLFlushes issued by iA Cores event=0x35,umask=0xc8c7ff01 01 TOR Inserts : CLFlushes issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_clflushopt uncore cache TOR Inserts : CLFlushOpts issued by iA Cores event=0x35,umask=0xc8d7ff01 01 TOR Inserts : CLFlushOpts issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_crd uncore cache TOR Inserts : CRDs issued by iA Cores event=0x35,umask=0xc80fff01 01 TOR Inserts : CRDs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_drd uncore cache TOR Inserts : DRds issued by iA Cores event=0x35,umask=0xc817ff01 01 TOR Inserts : DRds issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_drd_opt uncore cache TOR Inserts : DRd_Opts issued by iA Cores event=0x35,umask=0xc827ff01 01 TOR Inserts : DRd_Opts issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_drd_opt_pref uncore cache TOR Inserts : DRd_Opt_Prefs issued by iA Cores event=0x35,umask=0xc8a7ff01 01 TOR Inserts : DRd_Opt_Prefs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_drd_pref uncore cache TOR Inserts : DRd_Prefs issued by iA Cores event=0x35,umask=0xc897ff01 01 TOR Inserts : DRd_Prefs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit uncore cache TOR Inserts : All requests from iA Cores that Hit the LLC event=0x35,umask=0xc001fd01 01 TOR Inserts : All requests from iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_crd uncore cache TOR Inserts : CRds issued by iA Cores that Hit the LLC event=0x35,umask=0xc80ffd01 01 TOR Inserts : CRds issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_crd_pref uncore cache TOR Inserts : CRd_Prefs issued by iA Cores that hit the LLC event=0x35,umask=0xc88ffd01 01 TOR Inserts : CRd_Prefs issued by iA Cores that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_drd uncore cache TOR Inserts : DRds issued by iA Cores that Hit the LLC event=0x35,umask=0xc817fd01 01 TOR Inserts : DRds issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_drd_opt uncore cache TOR Inserts : DRd_Opts issued by iA Cores that hit the LLC event=0x35,umask=0xc827fd01 01 TOR Inserts : DRd_Opts issued by iA Cores that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_drd_opt_pref uncore cache TOR Inserts : DRd_Opt_Prefs issued by iA Cores that hit the LLC event=0x35,umask=0xc8a7fd01 01 TOR Inserts : DRd_Opt_Prefs issued by iA Cores that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_drd_pref uncore cache TOR Inserts : DRd_Prefs issued by iA Cores that Hit the LLC event=0x35,umask=0xc897fd01 01 TOR Inserts : DRd_Prefs issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_itom uncore cache TOR Inserts : ItoMs issued by iA Cores that Hit LLC event=0x35,umask=0xcc47fd01 01 TOR Inserts : ItoMs issued by iA Cores that Hit LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_llcprefcode uncore cache TOR Inserts : LLCPrefCode issued by iA Cores that hit the LLC event=0x35,umask=0xcccffd01 01 TOR Inserts : LLCPrefCode issued by iA Cores that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_llcprefcrd uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_HIT_LLCPREFCODE event=0x35,umask=0xcccffd01 11 unc_cha_tor_inserts.ia_hit_llcprefdata uncore cache TOR Inserts : LLCPrefData issued by iA Cores that hit the LLC event=0x35,umask=0xccd7fd01 01 TOR Inserts : LLCPrefData issued by iA Cores that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_llcprefdrd uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_HIT_LLCPREFDATA event=0x35,umask=0xccd7fd01 11 unc_cha_tor_inserts.ia_hit_llcprefrfo uncore cache TOR Inserts : LLCPrefRFO issued by iA Cores that hit the LLC event=0x35,umask=0xccc7fd01 01 TOR Inserts : LLCPrefRFO issued by iA Cores that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_rfo uncore cache TOR Inserts : RFOs issued by iA Cores that Hit the LLC event=0x35,umask=0xc807fd01 01 TOR Inserts : RFOs issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_rfo_pref uncore cache TOR Inserts : RFO_Prefs issued by iA Cores that Hit the LLC event=0x35,umask=0xc887fd01 01 TOR Inserts : RFO_Prefs issued by iA Cores that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_hit_specitom uncore cache TOR Inserts : SpecItoMs issued by iA Cores that hit in the LLC event=0x35,umask=0xcc57fd01 01 TOR Inserts : SpecItoMs issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_itom uncore cache TOR Inserts : ItoMs issued by iA Cores event=0x35,umask=0xcc47ff01 01 TOR Inserts : ItoMs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_itomcachenear uncore cache TOR Inserts : ItoMCacheNears issued by iA Cores event=0x35,umask=0xcd47ff01 01 TOR Inserts : ItoMCacheNears issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_llcprefcode uncore cache TOR Inserts : LLCPrefCode issued by iA Cores event=0x35,umask=0xcccfff01 01 TOR Inserts : LLCPrefCode issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_llcprefdata uncore cache TOR Inserts : LLCPrefData issued by iA Cores event=0x35,umask=0xccd7ff01 01 TOR Inserts : LLCPrefData issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_llcprefrfo uncore cache TOR Inserts : LLCPrefRFO issued by iA Cores event=0x35,umask=0xccc7ff01 01 TOR Inserts : LLCPrefRFO issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss uncore cache TOR Inserts : All requests from iA Cores that Missed the LLC event=0x35,umask=0xc001fe01 01 TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_crd uncore cache TOR Inserts : CRds issued by iA Cores that Missed the LLC event=0x35,umask=0xc80ffe01 01 TOR Inserts : CRds issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_crd_local uncore cache TOR Inserts : CRd issued by iA Cores that Missed the LLC - HOMed locally event=0x35,umask=0xc80efe01 01 TOR Inserts : CRd issued by iA Cores that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_crd_pref uncore cache TOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC event=0x35,umask=0xc88ffe01 01 TOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_crd_pref_local uncore cache TOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed locally event=0x35,umask=0xc88efe01 01 TOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_crd_pref_remote uncore cache TOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed remotely event=0x35,umask=0xc88f7e01 01 TOR Inserts : CRd_Prefs issued by iA Cores that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_crd_remote uncore cache TOR Inserts : CRd issued by iA Cores that Missed the LLC - HOMed remotely event=0x35,umask=0xc80f7e01 01 TOR Inserts : CRd issued by iA Cores that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd uncore cache TOR Inserts : DRds issued by iA Cores that Missed the LLC event=0x35,umask=0xc817fe01 01 TOR Inserts : DRds issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_ddr uncore cache TOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC event=0x35,umask=0xc8178601 01 TOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_local uncore cache TOR Inserts : DRds issued by iA Cores that Missed the LLC - HOMed locally event=0x35,umask=0xc816fe01 01 TOR Inserts : DRds issued by iA Cores that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_local_ddr uncore cache TOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally event=0x35,umask=0xc8168601 01 TOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_local_pmm uncore cache TOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally event=0x35,umask=0xc8168a01 01 TOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_opt uncore cache TOR Inserts : DRd_Opt issued by iA Cores that missed the LLC event=0x35,umask=0xc827fe01 01 TOR Inserts : DRd_Opt issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_opt_pref uncore cache TOR Inserts : DRd_Opt_Prefs issued by iA Cores that missed the LLC event=0x35,umask=0xc8a7fe01 01 TOR Inserts : DRd_Opt_Prefs issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pmm uncore cache TOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC event=0x35,umask=0xc8178a01 01 TOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref uncore cache TOR Inserts : DRd_Prefs issued by iA Cores that Missed the LLC event=0x35,umask=0xc897fe01 01 TOR Inserts : DRd_Prefs issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref_ddr uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC event=0x35,umask=0xc8978601 01 TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref_local uncore cache TOR Inserts; DRd Pref misses from local IA event=0x35,umask=0xc896fe01 01 TOR Inserts; Data read prefetch from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_drd_pref_local_ddr uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally event=0x35,umask=0xc8968601 01 TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref_local_pmm uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally event=0x35,umask=0xc8968a01 01 TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref_pmm uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC event=0x35,umask=0xc8978a01 01 TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref_remote uncore cache TOR Inserts; DRd Pref misses from local IA event=0x35,umask=0xc8977e01 01 TOR Inserts; Data read prefetch from remote IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_drd_pref_remote_ddr uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely event=0x35,umask=0xc8970601 01 TOR Inserts : DRd_Prefs issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_pref_remote_pmm uncore cache TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely event=0x35,umask=0xc8970a01 01 TOR Inserts : DRd_Prefs issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_remote uncore cache TOR Inserts : DRds issued by iA Cores that Missed the LLC - HOMed remotely event=0x35,umask=0xc8177e01 01 TOR Inserts : DRds issued by iA Cores that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_remote_ddr uncore cache TOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely event=0x35,umask=0xc8170601 01 TOR Inserts : DRds issued by iA Cores targeting DDR Mem that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_drd_remote_pmm uncore cache TOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely event=0x35,umask=0xc8170a01 01 TOR Inserts : DRds issued by iA Cores targeting PMM Mem that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_full_streaming_wr uncore cache TOR Inserts; WCiLF misses from local IA event=0x35,umask=0xc867fe01 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_full_streaming_wr_ddr uncore cache TOR Inserts; WCiLF misses from local IA event=0x35,umask=0xc8678601 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_full_streaming_wr_dram uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_MISS_WCILF_DDR event=0x35,umask=0xc8678601 11 unc_cha_tor_inserts.ia_miss_full_streaming_wr_local_ddr uncore cache TOR Inserts; WCiLF misses from local IA event=0x35,umask=0xc8668601 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_full_streaming_wr_local_dram uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_MISS_LOCAL_WCILF_DDR event=0x35,umask=0xc8668601 11 unc_cha_tor_inserts.ia_miss_full_streaming_wr_local_pmm uncore cache TOR Inserts; WCiLF misses from local IA event=0x35,umask=0xc8668a01 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_full_streaming_wr_pmm uncore cache TOR Inserts; WCiLF misses from local IA event=0x35,umask=0xc8678a01 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_full_streaming_wr_remote_ddr uncore cache TOR Inserts; WCiLF misses from local IA event=0x35,umask=0xc8670601 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_full_streaming_wr_remote_dram uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_MISS_REMOTE_WCILF_DDR event=0x35,umask=0xc8670601 11 unc_cha_tor_inserts.ia_miss_full_streaming_wr_remote_pmm uncore cache TOR Inserts; WCiLF misses from local IA event=0x35,umask=0xc8670a01 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_itom uncore cache TOR Inserts : ItoMs issued by iA Cores that Missed LLC event=0x35,umask=0xcc47fe01 01 TOR Inserts : ItoMs issued by iA Cores that Missed LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_llcprefcode uncore cache TOR Inserts : LLCPrefCode issued by iA Cores that missed the LLC event=0x35,umask=0xcccffe01 01 TOR Inserts : LLCPrefCode issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_llcprefdata uncore cache TOR Inserts : LLCPrefData issued by iA Cores that missed the LLC event=0x35,umask=0xccd7fe01 01 TOR Inserts : LLCPrefData issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_llcprefrfo uncore cache TOR Inserts : LLCPrefRFO issued by iA Cores that missed the LLC event=0x35,umask=0xccc7fe01 01 TOR Inserts : LLCPrefRFO issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_local_wcilf_ddr uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed locally event=0x35,umask=0xc8668601 01 TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_local_wcilf_pmm uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed locally event=0x35,umask=0xc8668a01 01 TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_local_wcil_ddr uncore cache TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed locally event=0x35,umask=0xc86e8601 01 TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_local_wcil_pmm uncore cache TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed locally event=0x35,umask=0xc86e8a01 01 TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_partial_streaming_wr uncore cache TOR Inserts; WCiL misses from local IA event=0x35,umask=0xc86ffe01 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_partial_streaming_wr_ddr uncore cache TOR Inserts; WCiL misses from local IA event=0x35,umask=0xc86f8601 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_partial_streaming_wr_dram uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_MISS_WCIL_DDR event=0x35,umask=0xc86f8601 11 unc_cha_tor_inserts.ia_miss_partial_streaming_wr_local_ddr uncore cache TOR Inserts; WCiL misses from local IA event=0x35,umask=0xc86e8601 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_partial_streaming_wr_local_dram uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_MISS_LOCAL_WCIL_DDR event=0x35,umask=0xc86e8601 11 unc_cha_tor_inserts.ia_miss_partial_streaming_wr_local_pmm uncore cache TOR Inserts; WCiL misses from local IA event=0x35,umask=0xc86e8a01 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_partial_streaming_wr_pmm uncore cache TOR Inserts; WCiL misses from local IA event=0x35,umask=0xc86f8a01 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_partial_streaming_wr_remote_ddr uncore cache TOR Inserts; WCiL misses from local IA event=0x35,umask=0xc86f0601 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_partial_streaming_wr_remote_dram uncore cache This event is deprecated. Refer to new event UNC_CHA_TOR_INSERTS.IA_MISS_REMOTE_WCIL_DDR event=0x35,umask=0xc86f0601 11 unc_cha_tor_inserts.ia_miss_partial_streaming_wr_remote_pmm uncore cache TOR Inserts; WCiL misses from local IA event=0x35,umask=0xc86f0a01 01 TOR Inserts; Data read from local IA that misses in the snoop filter unc_cha_tor_inserts.ia_miss_remote_wcilf_ddr uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely event=0x35,umask=0xc8670601 01 TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_remote_wcilf_pmm uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed remote memory event=0x35,umask=0xc8670a01 01 TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_remote_wcil_ddr uncore cache TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely event=0x35,umask=0xc86f0601 01 TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_remote_wcil_pmm uncore cache TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely event=0x35,umask=0xc86f0a01 01 TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_rfo uncore cache TOR Inserts : RFOs issued by iA Cores that Missed the LLC event=0x35,umask=0xc807fe01 01 TOR Inserts : RFOs issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_rfo_local uncore cache TOR Inserts : RFOs issued by iA Cores that Missed the LLC - HOMed locally event=0x35,umask=0xc806fe01 01 TOR Inserts : RFOs issued by iA Cores that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_rfo_pref uncore cache TOR Inserts : RFO_Prefs issued by iA Cores that Missed the LLC event=0x35,umask=0xc887fe01 01 TOR Inserts : RFO_Prefs issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_rfo_pref_local uncore cache TOR Inserts : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed locally event=0x35,umask=0xc886fe01 01 TOR Inserts : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed locally : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_rfo_pref_remote uncore cache TOR Inserts : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed remotely event=0x35,umask=0xc8877e01 01 TOR Inserts : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_rfo_remote uncore cache TOR Inserts : RFOs issued by iA Cores that Missed the LLC - HOMed remotely event=0x35,umask=0xc8077e01 01 TOR Inserts : RFOs issued by iA Cores that Missed the LLC - HOMed remotely : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_specitom uncore cache TOR Inserts : SpecItoMs issued by iA Cores that missed the LLC event=0x35,umask=0xcc57fe01 01 TOR Inserts : SpecItoMs issued by iA Cores that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_ucrdf uncore cache TOR Inserts : UCRdFs issued by iA Cores that Missed LLC event=0x35,umask=0xc877de01 01 TOR Inserts : UCRdFs issued by iA Cores that Missed LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcil uncore cache TOR Inserts : WCiLs issued by iA Cores that Missed the LLC event=0x35,umask=0xc86ffe01 01 TOR Inserts : WCiLs issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcilf uncore cache TOR Inserts : WCiLF issued by iA Cores that Missed the LLC event=0x35,umask=0xc867fe01 01 TOR Inserts : WCiLF issued by iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcilf_ddr uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC event=0x35,umask=0xc8678601 01 TOR Inserts : WCiLFs issued by iA Cores targeting DDR that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcilf_pmm uncore cache TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC event=0x35,umask=0xc8678a01 01 TOR Inserts : WCiLFs issued by iA Cores targeting PMM that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcil_ddr uncore cache TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC event=0x35,umask=0xc86f8601 01 TOR Inserts : WCiLs issued by iA Cores targeting DDR that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wcil_pmm uncore cache TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC event=0x35,umask=0xc86f8a01 01 TOR Inserts : WCiLs issued by iA Cores targeting PMM that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_miss_wil uncore cache TOR Inserts : WiLs issued by iA Cores that Missed LLC event=0x35,umask=0xc87fde01 01 TOR Inserts : WiLs issued by iA Cores that Missed LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_rfo uncore cache TOR Inserts : RFOs issued by iA Cores event=0x35,umask=0xc807ff01 01 TOR Inserts : RFOs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_rfo_pref uncore cache TOR Inserts : RFO_Prefs issued by iA Cores event=0x35,umask=0xc887ff01 01 TOR Inserts : RFO_Prefs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_specitom uncore cache TOR Inserts : SpecItoMs issued by iA Cores event=0x35,umask=0xcc57ff01 01 TOR Inserts : SpecItoMs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_wbeftoi uncore cache TOR Inserts : WBEFtoIs issued by an IA Core. Non Modified Write Backs event=0x35,umask=0xcc37ff01 01 WbEFtoIs issued by iA Cores . (Non Modified Write Backs) :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_wbmtoe uncore cache TOR Inserts : WBMtoEs issued by an IA Core. Non Modified Write Backs event=0x35,umask=0xcc2fff01 01 WbMtoEs issued by iA Cores . (Non Modified Write Backs) :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_wbstoi uncore cache TOR Inserts : WBStoIs issued by an IA Core. Non Modified Write Backs event=0x35,umask=0xcc67ff01 01 WbStoIs issued by iA Cores . (Non Modified Write Backs) :Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_wcil uncore cache TOR Inserts : WCiLs issued by iA Cores event=0x35,umask=0xc86fff01 01 TOR Inserts : WCiLs issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ia_wcilf uncore cache TOR Inserts : WCiLF issued by iA Cores event=0x35,umask=0xc867ff01 01 TOR Inserts : WCiLF issued by iA Cores : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io uncore cache TOR Inserts : All requests from IO Devices event=0x35,umask=0xc001ff04 01 TOR Inserts : All requests from IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_clflush uncore cache TOR Inserts : CLFlushes issued by IO Devices event=0x35,umask=0xc8c3ff04 01 TOR Inserts : CLFlushes issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_hit uncore cache TOR Inserts : All requests from IO Devices that hit the LLC event=0x35,umask=0xc001fd04 01 TOR Inserts : All requests from IO Devices that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_hit_itom uncore cache TOR Inserts : ItoMs issued by IO Devices that Hit the LLC event=0x35,umask=0xcc43fd04 01 TOR Inserts : ItoMs issued by IO Devices that Hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_hit_pcirdcur uncore cache TOR Inserts : PCIRdCurs issued by IO Devices that hit the LLC event=0x35,umask=0xc8f3fd04 01 TOR Inserts : PCIRdCurs issued by IO Devices that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_hit_rfo uncore cache TOR Inserts : RFOs issued by IO Devices that hit the LLC event=0x35,umask=0xc803fd04 01 TOR Inserts : RFOs issued by IO Devices that hit the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_itom uncore cache TOR Inserts : ItoMs issued by IO Devices event=0x35,umask=0xcc43ff04 01 TOR Inserts : ItoMs issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_itomcachenear uncore cache TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices event=0x35,umask=0xcd43ff04 01 TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_itomcachenear_local uncore cache TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices to locally HOMed memory event=0x35,umask=0xcd42ff04 01 TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_itomcachenear_remote uncore cache TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices to remotely HOMed memory event=0x35,umask=0xcd437f04 01 TOR Inserts : ItoMCacheNears, indicating a partial write request, from IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_itom_local uncore cache TOR Inserts : ItoMs issued by IO Devices to locally HOMed memory event=0x35,umask=0xcc42ff04 01 TOR Inserts : ItoMs issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_itom_remote uncore cache TOR Inserts : ItoMs issued by IO Devices to remotely HOMed memory event=0x35,umask=0xcc437f04 01 TOR Inserts : ItoMs issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_miss uncore cache TOR Inserts : All requests from IO Devices that missed the LLC event=0x35,umask=0xc001fe04 01 TOR Inserts : All requests from IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_miss_itom uncore cache TOR Inserts : ItoMs issued by IO Devices that missed the LLC event=0x35,umask=0xcc43fe04 01 TOR Inserts : ItoMs issued by IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_miss_pcirdcur uncore cache TOR Inserts : PCIRdCurs issued by IO Devices that missed the LLC event=0x35,umask=0xc8f3fe04 01 TOR Inserts : PCIRdCurs issued by IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_miss_rfo uncore cache TOR Inserts : RFOs issued by IO Devices that missed the LLC event=0x35,umask=0xc803fe04 01 TOR Inserts : RFOs issued by IO Devices that missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_pcirdcur uncore cache TOR Inserts : PCIRdCurs issued by IO Devices event=0x35,umask=0xc8f3ff04 01 TOR Inserts : PCIRdCurs issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_rfo uncore cache TOR Inserts : RFOs issued by IO Devices event=0x35,umask=0xc803ff04 01 TOR Inserts : RFOs issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.io_wbmtoi uncore cache TOR Inserts : WbMtoIs issued by IO Devices event=0x35,umask=0xcc23ff04 01 TOR Inserts : WbMtoIs issued by IO Devices : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.ipq uncore cache TOR Inserts : IPQ event=0x35,umask=0x8 01 TOR Inserts : IPQ : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.irq_ia uncore cache TOR Inserts : IRQ - iA event=0x35,umask=0x1 01 TOR Inserts : IRQ - iA : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : From an iA Core unc_cha_tor_inserts.irq_non_ia uncore cache TOR Inserts : IRQ - Non iA event=0x35,umask=0x10 01 TOR Inserts : IRQ - Non iA : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.isoc uncore cache TOR Inserts : Just ISOC event=0x35 01 TOR Inserts : Just ISOC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.local_tgt uncore cache TOR Inserts : Just Local Targets event=0x35 01 TOR Inserts : Just Local Targets : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.loc_all uncore cache TOR Inserts : All from Local iA and IO event=0x35,umask=0xc000ff05 01 TOR Inserts : All from Local iA and IO : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : All locally initiated requests unc_cha_tor_inserts.loc_ia uncore cache TOR Inserts : All from Local iA event=0x35,umask=0xc000ff01 01 TOR Inserts : All from Local iA : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : All locally initiated requests from iA Cores unc_cha_tor_inserts.loc_io uncore cache TOR Inserts : All from Local IO event=0x35,umask=0xc000ff04 01 TOR Inserts : All from Local IO : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : All locally generated IO traffic unc_cha_tor_inserts.match_opc uncore cache TOR Inserts : Match the Opcode in b[29:19] of the extended umask field event=0x35 01 TOR Inserts : Match the Opcode in b[29:19] of the extended umask field : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.miss uncore cache TOR Inserts : Just Misses event=0x35 01 TOR Inserts : Just Misses : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.mmcfg uncore cache TOR Inserts : MMCFG Access event=0x35 01 TOR Inserts : MMCFG Access : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.nearmem uncore cache TOR Inserts : Just NearMem event=0x35 01 TOR Inserts : Just NearMem : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.noncoh uncore cache TOR Inserts : Just NonCoherent event=0x35 01 TOR Inserts : Just NonCoherent : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.not_nearmem uncore cache TOR Inserts : Just NotNearMem event=0x35 01 TOR Inserts : Just NotNearMem : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.pmm uncore cache TOR Inserts : PMM Access event=0x35 01 TOR Inserts : PMM Access : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.premorph_opc uncore cache TOR Inserts : Match the PreMorphed Opcode in b[29:19] of the extended umask field event=0x35 01 TOR Inserts : Match the PreMorphed Opcode in b[29:19] of the extended umask field : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.prq_iosf uncore cache TOR Inserts : PRQ - IOSF event=0x35,umask=0x4 01 TOR Inserts : PRQ - IOSF : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : From a PCIe Device unc_cha_tor_inserts.prq_non_iosf uncore cache TOR Inserts : PRQ - Non IOSF event=0x35,umask=0x20 01 TOR Inserts : PRQ - Non IOSF : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.remote_tgt uncore cache TOR Inserts : Just Remote Targets event=0x35 01 TOR Inserts : Just Remote Targets : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.rrq uncore cache TOR Inserts : RRQ event=0x35,umask=0x40 01 TOR Inserts : RRQ : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_inserts.wbq uncore cache TOR Inserts : WBQ event=0x35,umask=0x80 01 TOR Inserts : WBQ : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ddr uncore cache TOR Occupancy : DDR4 Access event=0x36 01 TOR Occupancy : DDR4 Access : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.evict uncore cache TOR Occupancy : SF/LLC Evictions event=0x36,umask=0x2 01 TOR Occupancy : SF/LLC Evictions : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : TOR allocation occurred as a result of SF/LLC evictions (came from the ISMQ) unc_cha_tor_occupancy.hit uncore cache TOR Occupancy : Just Hits event=0x36 01 TOR Occupancy : Just Hits : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia uncore cache TOR Occupancy : All requests from iA Cores event=0x36,umask=0xc001ff01 01 TOR Occupancy : All requests from iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_crd uncore cache TOR Occupancy : CRDs issued by iA Cores event=0x36,umask=0xc80fff01 01 TOR Occupancy : CRDs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_drd uncore cache TOR Occupancy : DRds issued by iA Cores event=0x36,umask=0xc817ff01 01 TOR Occupancy : DRds issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_drdpte uncore cache TOR Occupancy : DRdPte issued by iA Cores due to a page walk event=0x36,umask=0xc837ff01 01 TOR Occupancy : DRdPte issued by iA Cores due to a page walk : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_drd_opt uncore cache TOR Occupancy : DRd_Opts issued by iA Cores event=0x36,umask=0xc827ff01 01 TOR Occupancy : DRd_Opts issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_drd_opt_pref uncore cache TOR Occupancy : DRd_Opt_Prefs issued by iA Cores event=0x36,umask=0xc8a7ff01 01 TOR Occupancy : DRd_Opt_Prefs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_drd_pref uncore cache TOR Occupancy : DRd_Prefs issued by iA Cores event=0x36,umask=0xc897ff01 01 TOR Occupancy : DRd_Prefs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit uncore cache TOR Occupancy : All requests from iA Cores that Hit the LLC event=0x36,umask=0xc001fd01 01 TOR Occupancy : All requests from iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_crd uncore cache TOR Occupancy : CRds issued by iA Cores that Hit the LLC event=0x36,umask=0xc80ffd01 01 TOR Occupancy : CRds issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_crd_pref uncore cache TOR Occupancy : CRd_Prefs issued by iA Cores that hit the LLC event=0x36,umask=0xc88ffd01 01 TOR Occupancy : CRd_Prefs issued by iA Cores that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_drd uncore cache TOR Occupancy : DRds issued by iA Cores that Hit the LLC event=0x36,umask=0xc817fd01 01 TOR Occupancy : DRds issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_drdpte uncore cache TOR Occupancy : DRdPte issued by iA Cores due to a page walk that hit the LLC event=0x36,umask=0xc837fd01 01 TOR Occupancy : DRdPte issued by iA Cores due to a page walk that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_drd_opt uncore cache TOR Occupancy : DRd_Opts issued by iA Cores that hit the LLC event=0x36,umask=0xc827fd01 01 TOR Occupancy : DRd_Opts issued by iA Cores that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_drd_opt_pref uncore cache TOR Occupancy : DRd_Opt_Prefs issued by iA Cores that hit the LLC event=0x36,umask=0xc8a7fd01 01 TOR Occupancy : DRd_Opt_Prefs issued by iA Cores that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_drd_pref uncore cache TOR Occupancy : DRd_Prefs issued by iA Cores that Hit the LLC event=0x36,umask=0xc897fd01 01 TOR Occupancy : DRd_Prefs issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_llcprefcode uncore cache TOR Occupancy : LLCPrefCode issued by iA Cores that hit the LLC event=0x36,umask=0xcccffd01 01 TOR Occupancy : LLCPrefCode issued by iA Cores that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_llcprefdata uncore cache TOR Occupancy : LLCPrefData issued by iA Cores that hit the LLC event=0x36,umask=0xccd7fd01 01 TOR Occupancy : LLCPrefData issued by iA Cores that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_llcprefrfo uncore cache TOR Occupancy : LLCPrefRFO issued by iA Cores that hit the LLC event=0x36,umask=0xccc7fd01 01 TOR Occupancy : LLCPrefRFO issued by iA Cores that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_rfo uncore cache TOR Occupancy : RFOs issued by iA Cores that Hit the LLC event=0x36,umask=0xc807fd01 01 TOR Occupancy : RFOs issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_hit_rfo_pref uncore cache TOR Occupancy : RFO_Prefs issued by iA Cores that Hit the LLC event=0x36,umask=0xc887fd01 01 TOR Occupancy : RFO_Prefs issued by iA Cores that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_llcprefcode uncore cache TOR Occupancy : LLCPrefCode issued by iA Cores event=0x36,umask=0xcccfff01 01 TOR Occupancy : LLCPrefCode issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_llcprefdata uncore cache TOR Occupancy : LLCPrefData issued by iA Cores event=0x36,umask=0xccd7ff01 01 TOR Occupancy : LLCPrefData issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_llcprefrfo uncore cache TOR Occupancy : LLCPrefRFO issued by iA Cores event=0x36,umask=0xccc7ff01 01 TOR Occupancy : LLCPrefRFO issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss uncore cache TOR Occupancy : All requests from iA Cores that Missed the LLC event=0x36,umask=0xc001fe01 01 TOR Occupancy : All requests from iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_crd uncore cache TOR Occupancy : CRds issued by iA Cores that Missed the LLC event=0x36,umask=0xc80ffe01 01 TOR Occupancy : CRds issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_crd_pref uncore cache TOR Occupancy : CRd_Prefs issued by iA Cores that Missed the LLC event=0x36,umask=0xc88ffe01 01 TOR Occupancy : CRd_Prefs issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd uncore cache TOR Occupancy : DRds issued by iA Cores that Missed the LLC event=0x36,umask=0xc817fe01 01 TOR Occupancy : DRds issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drdpte uncore cache TOR Occupancy : DRdPte issued by iA Cores due to a page walk that missed the LLC event=0x36,umask=0xc837fe01 01 TOR Occupancy : DRdPte issued by iA Cores due to a page walk that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_ddr uncore cache TOR Occupancy : DRds issued by iA Cores targeting DDR Mem that Missed the LLC event=0x36,umask=0xc8178601 01 TOR Occupancy : DRds issued by iA Cores targeting DDR Mem that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_local uncore cache TOR Occupancy : DRds issued by iA Cores that Missed the LLC - HOMed locally event=0x36,umask=0xc816fe01 01 TOR Occupancy : DRds issued by iA Cores that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_opt uncore cache TOR Occupancy : DRd_Opt issued by iA Cores that missed the LLC event=0x36,umask=0xc827fe01 01 TOR Occupancy : DRd_Opt issued by iA Cores that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_opt_pref uncore cache TOR Occupancy : DRd_Opt_Prefs issued by iA Cores that missed the LLC event=0x36,umask=0xc8a7fe01 01 TOR Occupancy : DRd_Opt_Prefs issued by iA Cores that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_pmm uncore cache TOR Occupancy : DRds issued by iA Cores targeting PMM Mem that Missed the LLC event=0x36,umask=0xc8178a01 01 TOR Occupancy : DRds issued by iA Cores targeting PMM Mem that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_pref uncore cache TOR Occupancy : DRd_Prefs issued by iA Cores that Missed the LLC event=0x36,umask=0xc897fe01 01 TOR Occupancy : DRd_Prefs issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_drd_remote uncore cache TOR Occupancy : DRds issued by iA Cores that Missed the LLC - HOMed remotely event=0x36,umask=0xc8177e01 01 TOR Occupancy : DRds issued by iA Cores that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_full_streaming_wr uncore cache TOR Occupancy; WCiLF misses from local IA event=0x36,umask=0xc867fe01 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_full_streaming_wr_ddr uncore cache TOR Occupancy; WCiLF misses from local IA event=0x36,umask=0xc8678601 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_full_streaming_wr_local_ddr uncore cache TOR Occupancy; WCiLF misses from local IA event=0x36,umask=0xc8668601 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_full_streaming_wr_local_pmm uncore cache TOR Occupancy; WCiLF misses from local IA event=0x36,umask=0xc8668a01 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_full_streaming_wr_pmm uncore cache TOR Occupancy; WCiLF misses from local IA event=0x36,umask=0xc8678a01 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_full_streaming_wr_remote_ddr uncore cache TOR Occupancy; WCiLF misses from local IA event=0x36,umask=0xc8670601 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_full_streaming_wr_remote_pmm uncore cache TOR Occupancy; WCiLF misses from local IA event=0x36,umask=0xc8670a01 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_llcprefcode uncore cache TOR Occupancy : LLCPrefCode issued by iA Cores that missed the LLC event=0x36,umask=0xcccffe01 01 TOR Occupancy : LLCPrefCode issued by iA Cores that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_llcprefdata uncore cache TOR Occupancy : LLCPrefData issued by iA Cores that missed the LLC event=0x36,umask=0xccd7fe01 01 TOR Occupancy : LLCPrefData issued by iA Cores that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_llcprefrfo uncore cache TOR Occupancy : LLCPrefRFO issued by iA Cores that missed the LLC event=0x36,umask=0xccc7fe01 01 TOR Occupancy : LLCPrefRFO issued by iA Cores that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_partial_streaming_wr uncore cache TOR Occupancy; WCiL misses from local IA event=0x36,umask=0xc86ffe01 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_partial_streaming_wr_ddr uncore cache TOR Occupancy; WCiL misses from local IA event=0x36,umask=0xc86f8601 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_partial_streaming_wr_local_ddr uncore cache TOR Occupancy; WCiL misses from local IA event=0x36,umask=0xc86e8601 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_partial_streaming_wr_local_pmm uncore cache TOR Occupancy; WCiL misses from local IA event=0x36,umask=0xc86e8a01 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_partial_streaming_wr_pmm uncore cache TOR Occupancy; WCiL misses from local IA event=0x36,umask=0xc86f8a01 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_partial_streaming_wr_remote_ddr uncore cache TOR Occupancy; WCiL misses from local IA event=0x36,umask=0xc86f0601 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_partial_streaming_wr_remote_pmm uncore cache TOR Occupancy; WCiL misses from local IA event=0x36,umask=0xc86f0a01 01 TOR Occupancy; Data read from local IA that misses in the snoop filter unc_cha_tor_occupancy.ia_miss_rfo uncore cache TOR Occupancy : RFOs issued by iA Cores that Missed the LLC event=0x36,umask=0xc807fe01 01 TOR Occupancy : RFOs issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_rfo_local uncore cache TOR Occupancy : RFOs issued by iA Cores that Missed the LLC - HOMed locally event=0x36,umask=0xc806fe01 01 TOR Occupancy : RFOs issued by iA Cores that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_rfo_pref uncore cache TOR Occupancy : RFO_Prefs issued by iA Cores that Missed the LLC event=0x36,umask=0xc887fe01 01 TOR Occupancy : RFO_Prefs issued by iA Cores that Missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_rfo_pref_local uncore cache TOR Occupancy : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed locally event=0x36,umask=0xc886fe01 01 TOR Occupancy : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed locally : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_rfo_pref_remote uncore cache TOR Occupancy : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed remotely event=0x36,umask=0xc8877e01 01 TOR Occupancy : RFO_Prefs issued by iA Cores that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_rfo_remote uncore cache TOR Occupancy : RFOs issued by iA Cores that Missed the LLC - HOMed remotely event=0x36,umask=0xc8077e01 01 TOR Occupancy : RFOs issued by iA Cores that Missed the LLC - HOMed remotely : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_miss_specitom uncore cache TOR Occupancy : SpecItoMs issued by iA Cores that missed the LLC event=0x36,umask=0xcc57fe01 01 TOR Occupancy : SpecItoMs issued by iA Cores that missed the LLC: For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_rfo uncore cache TOR Occupancy : RFOs issued by iA Cores event=0x36,umask=0xc807ff01 01 TOR Occupancy : RFOs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ia_rfo_pref uncore cache TOR Occupancy : RFO_Prefs issued by iA Cores event=0x36,umask=0xc887ff01 01 TOR Occupancy : RFO_Prefs issued by iA Cores : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io uncore cache TOR Occupancy : All requests from IO Devices event=0x36,umask=0xc001ff04 01 TOR Occupancy : All requests from IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_hit uncore cache TOR Occupancy : All requests from IO Devices that hit the LLC event=0x36,umask=0xc001fd04 01 TOR Occupancy : All requests from IO Devices that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_hit_itom uncore cache TOR Occupancy : ItoMs issued by IO Devices that Hit the LLC event=0x36,umask=0xcc43fd04 01 TOR Occupancy : ItoMs issued by IO Devices that Hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_hit_pcirdcur uncore cache TOR Occupancy : PCIRdCurs issued by IO Devices that hit the LLC event=0x36,umask=0xc8f3fd04 01 TOR Occupancy : PCIRdCurs issued by IO Devices that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_hit_rfo uncore cache TOR Occupancy : RFOs issued by IO Devices that hit the LLC event=0x36,umask=0xc803fd04 01 TOR Occupancy : RFOs issued by IO Devices that hit the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_itom uncore cache TOR Occupancy : ItoMs issued by IO Devices event=0x36,umask=0xcc43ff04 01 TOR Occupancy : ItoMs issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_itomcachenear uncore cache TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices event=0x36,umask=0xcd43ff04 01 TOR Occupancy : ItoMCacheNears, indicating a partial write request, from IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss uncore cache TOR Occupancy : All requests from IO Devices that missed the LLC event=0x36,umask=0xc001fe04 01 TOR Occupancy : All requests from IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss_itom uncore cache TOR Occupancy : ItoMs issued by IO Devices that missed the LLC event=0x36,umask=0xcc43fe04 01 TOR Occupancy : ItoMs issued by IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss_pcirdcur uncore cache TOR Occupancy : PCIRdCurs issued by IO Devices that missed the LLC event=0x36,umask=0xc8f3fe04 01 TOR Occupancy : PCIRdCurs issued by IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_miss_rfo uncore cache TOR Occupancy : RFOs issued by IO Devices that missed the LLC event=0x36,umask=0xc803fe04 01 TOR Occupancy : RFOs issued by IO Devices that missed the LLC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_pcirdcur uncore cache TOR Occupancy : PCIRdCurs issued by IO Devices event=0x36,umask=0xc8f3ff04 01 TOR Occupancy : PCIRdCurs issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.io_rfo uncore cache TOR Occupancy : RFOs issued by IO Devices event=0x36,umask=0xc803ff04 01 TOR Occupancy : RFOs issued by IO Devices : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.ipq uncore cache TOR Occupancy : IPQ event=0x36,umask=0x8 01 TOR Occupancy : IPQ : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.irq_ia uncore cache TOR Occupancy : IRQ - iA event=0x36,umask=0x1 01 TOR Occupancy : IRQ - iA : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : From an iA Core unc_cha_tor_occupancy.irq_non_ia uncore cache TOR Occupancy : IRQ - Non iA event=0x36,umask=0x10 01 TOR Occupancy : IRQ - Non iA : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.isoc uncore cache TOR Occupancy : Just ISOC event=0x36 01 TOR Occupancy : Just ISOC : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.local_tgt uncore cache TOR Occupancy : Just Local Targets event=0x36 01 TOR Occupancy : Just Local Targets : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.loc_all uncore cache TOR Occupancy : All from Local iA and IO event=0x36,umask=0xc000ff05 01 TOR Occupancy : All from Local iA and IO : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : All locally initiated requests unc_cha_tor_occupancy.loc_ia uncore cache TOR Occupancy : All from Local iA event=0x36,umask=0xc000ff01 01 TOR Occupancy : All from Local iA : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : All locally initiated requests from iA Cores unc_cha_tor_occupancy.loc_io uncore cache TOR Occupancy : All from Local IO event=0x36,umask=0xc000ff04 01 TOR Occupancy : All from Local IO : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : All locally generated IO traffic unc_cha_tor_occupancy.match_opc uncore cache TOR Occupancy : Match the Opcode in b[29:19] of the extended umask field event=0x36 01 TOR Occupancy : Match the Opcode in b[29:19] of the extended umask field : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.miss uncore cache TOR Occupancy : Just Misses event=0x36 01 TOR Occupancy : Just Misses : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.mmcfg uncore cache TOR Occupancy : MMCFG Access event=0x36 01 TOR Occupancy : MMCFG Access : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.nearmem uncore cache TOR Occupancy : Just NearMem event=0x36 01 TOR Occupancy : Just NearMem : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.noncoh uncore cache TOR Occupancy : Just NonCoherent event=0x36 01 TOR Occupancy : Just NonCoherent : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.not_nearmem uncore cache TOR Occupancy : Just NotNearMem event=0x36 01 TOR Occupancy : Just NotNearMem : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.pmm uncore cache TOR Occupancy : PMM Access event=0x36 01 TOR Occupancy : PMM Access : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.premorph_opc uncore cache TOR Occupancy : Match the PreMorphed Opcode in b[29:19] of the extended umask field event=0x36 01 TOR Occupancy : Match the PreMorphed Opcode in b[29:19] of the extended umask field : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.prq uncore cache TOR Occupancy : PRQ - IOSF event=0x36,umask=0x4 01 TOR Occupancy : PRQ - IOSF : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts. : From a PCIe Device unc_cha_tor_occupancy.prq_non_iosf uncore cache TOR Occupancy : PRQ - Non IOSF event=0x36,umask=0x20 01 TOR Occupancy : PRQ - Non IOSF : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_tor_occupancy.remote_tgt uncore cache TOR Occupancy : Just Remote Targets event=0x36 01 TOR Occupancy : Just Remote Targets : For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_txr_horz_ads_used.ad_all uncore cache CMS Horizontal ADS Used : AD - All event=0xa6,umask=0x11 01 CMS Horizontal ADS Used : AD - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_cha_txr_horz_ads_used.ad_crd uncore cache CMS Horizontal ADS Used : AD - Credited event=0xa6,umask=0x10 01 CMS Horizontal ADS Used : AD - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_horz_ads_used.ad_uncrd uncore cache CMS Horizontal ADS Used : AD - Uncredited event=0xa6,umask=0x1 01 CMS Horizontal ADS Used : AD - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_horz_ads_used.bl_all uncore cache CMS Horizontal ADS Used : BL - All event=0xa6,umask=0x44 01 CMS Horizontal ADS Used : BL - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_cha_txr_horz_ads_used.bl_crd uncore cache CMS Horizontal ADS Used : BL - Credited event=0xa6,umask=0x40 01 CMS Horizontal ADS Used : BL - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_horz_ads_used.bl_uncrd uncore cache CMS Horizontal ADS Used : BL - Uncredited event=0xa6,umask=0x4 01 CMS Horizontal ADS Used : BL - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.ad_all uncore cache CMS Horizontal Bypass Used : AD - All event=0xa7,umask=0x11 01 CMS Horizontal Bypass Used : AD - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_cha_txr_horz_bypass.ad_crd uncore cache CMS Horizontal Bypass Used : AD - Credited event=0xa7,umask=0x10 01 CMS Horizontal Bypass Used : AD - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.ad_uncrd uncore cache CMS Horizontal Bypass Used : AD - Uncredited event=0xa7,umask=0x1 01 CMS Horizontal Bypass Used : AD - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.ak uncore cache CMS Horizontal Bypass Used : AK event=0xa7,umask=0x2 01 CMS Horizontal Bypass Used : AK : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.akc_uncrd uncore cache CMS Horizontal Bypass Used : AKC - Uncredited event=0xa7,umask=0x80 01 CMS Horizontal Bypass Used : AKC - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.bl_all uncore cache CMS Horizontal Bypass Used : BL - All event=0xa7,umask=0x44 01 CMS Horizontal Bypass Used : BL - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_cha_txr_horz_bypass.bl_crd uncore cache CMS Horizontal Bypass Used : BL - Credited event=0xa7,umask=0x40 01 CMS Horizontal Bypass Used : BL - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.bl_uncrd uncore cache CMS Horizontal Bypass Used : BL - Uncredited event=0xa7,umask=0x4 01 CMS Horizontal Bypass Used : BL - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_bypass.iv uncore cache CMS Horizontal Bypass Used : IV event=0xa7,umask=0x8 01 CMS Horizontal Bypass Used : IV : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_cha_txr_horz_cycles_full.ad_all uncore cache Cycles CMS Horizontal Egress Queue is Full : AD - All event=0xa2,umask=0x11 01 Cycles CMS Horizontal Egress Queue is Full : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_cha_txr_horz_cycles_full.ad_crd uncore cache Cycles CMS Horizontal Egress Queue is Full : AD - Credited event=0xa2,umask=0x10 01 Cycles CMS Horizontal Egress Queue is Full : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_full.ad_uncrd uncore cache Cycles CMS Horizontal Egress Queue is Full : AD - Uncredited event=0xa2,umask=0x1 01 Cycles CMS Horizontal Egress Queue is Full : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_full.ak uncore cache Cycles CMS Horizontal Egress Queue is Full : AK event=0xa2,umask=0x2 01 Cycles CMS Horizontal Egress Queue is Full : AK : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_full.akc_uncrd uncore cache Cycles CMS Horizontal Egress Queue is Full : AKC - Uncredited event=0xa2,umask=0x80 01 Cycles CMS Horizontal Egress Queue is Full : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_full.bl_all uncore cache Cycles CMS Horizontal Egress Queue is Full : BL - All event=0xa2,umask=0x44 01 Cycles CMS Horizontal Egress Queue is Full : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_cha_txr_horz_cycles_full.bl_crd uncore cache Cycles CMS Horizontal Egress Queue is Full : BL - Credited event=0xa2,umask=0x40 01 Cycles CMS Horizontal Egress Queue is Full : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_full.bl_uncrd uncore cache Cycles CMS Horizontal Egress Queue is Full : BL - Uncredited event=0xa2,umask=0x4 01 Cycles CMS Horizontal Egress Queue is Full : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_full.iv uncore cache Cycles CMS Horizontal Egress Queue is Full : IV event=0xa2,umask=0x8 01 Cycles CMS Horizontal Egress Queue is Full : IV : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.ad_all uncore cache Cycles CMS Horizontal Egress Queue is Not Empty : AD - All event=0xa3,umask=0x11 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_cha_txr_horz_cycles_ne.ad_crd uncore cache Cycles CMS Horizontal Egress Queue is Not Empty : AD - Credited event=0xa3,umask=0x10 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.ad_uncrd uncore cache Cycles CMS Horizontal Egress Queue is Not Empty : AD - Uncredited event=0xa3,umask=0x1 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.ak uncore cache Cycles CMS Horizontal Egress Queue is Not Empty : AK event=0xa3,umask=0x2 01 Cycles CMS Horizontal Egress Queue is Not Empty : AK : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.akc_uncrd uncore cache Cycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncredited event=0xa3,umask=0x80 01 Cycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.bl_all uncore cache Cycles CMS Horizontal Egress Queue is Not Empty : BL - All event=0xa3,umask=0x44 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_cha_txr_horz_cycles_ne.bl_crd uncore cache Cycles CMS Horizontal Egress Queue is Not Empty : BL - Credited event=0xa3,umask=0x40 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.bl_uncrd uncore cache Cycles CMS Horizontal Egress Queue is Not Empty : BL - Uncredited event=0xa3,umask=0x4 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_cycles_ne.iv uncore cache Cycles CMS Horizontal Egress Queue is Not Empty : IV event=0xa3,umask=0x8 01 Cycles CMS Horizontal Egress Queue is Not Empty : IV : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.ad_all uncore cache CMS Horizontal Egress Inserts : AD - All event=0xa1,umask=0x11 01 CMS Horizontal Egress Inserts : AD - All : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_cha_txr_horz_inserts.ad_crd uncore cache CMS Horizontal Egress Inserts : AD - Credited event=0xa1,umask=0x10 01 CMS Horizontal Egress Inserts : AD - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.ad_uncrd uncore cache CMS Horizontal Egress Inserts : AD - Uncredited event=0xa1,umask=0x1 01 CMS Horizontal Egress Inserts : AD - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.ak uncore cache CMS Horizontal Egress Inserts : AK event=0xa1,umask=0x2 01 CMS Horizontal Egress Inserts : AK : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.akc_uncrd uncore cache CMS Horizontal Egress Inserts : AKC - Uncredited event=0xa1,umask=0x80 01 CMS Horizontal Egress Inserts : AKC - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.bl_all uncore cache CMS Horizontal Egress Inserts : BL - All event=0xa1,umask=0x44 01 CMS Horizontal Egress Inserts : BL - All : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_cha_txr_horz_inserts.bl_crd uncore cache CMS Horizontal Egress Inserts : BL - Credited event=0xa1,umask=0x40 01 CMS Horizontal Egress Inserts : BL - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.bl_uncrd uncore cache CMS Horizontal Egress Inserts : BL - Uncredited event=0xa1,umask=0x4 01 CMS Horizontal Egress Inserts : BL - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_inserts.iv uncore cache CMS Horizontal Egress Inserts : IV event=0xa1,umask=0x8 01 CMS Horizontal Egress Inserts : IV : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_nack.ad_all uncore cache CMS Horizontal Egress NACKs : AD - All event=0xa4,umask=0x11 01 CMS Horizontal Egress NACKs : AD - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncredited unc_cha_txr_horz_nack.ad_crd uncore cache CMS Horizontal Egress NACKs : AD - Credited event=0xa4,umask=0x10 01 CMS Horizontal Egress NACKs : AD - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_nack.ad_uncrd uncore cache CMS Horizontal Egress NACKs : AD - Uncredited event=0xa4,umask=0x1 01 CMS Horizontal Egress NACKs : AD - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_nack.ak uncore cache CMS Horizontal Egress NACKs : AK event=0xa4,umask=0x2 01 CMS Horizontal Egress NACKs : AK : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_nack.akc_uncrd uncore cache CMS Horizontal Egress NACKs : AKC - Uncredited event=0xa4,umask=0x80 01 CMS Horizontal Egress NACKs : AKC - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_nack.bl_all uncore cache CMS Horizontal Egress NACKs : BL - All event=0xa4,umask=0x44 01 CMS Horizontal Egress NACKs : BL - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncredited unc_cha_txr_horz_nack.bl_crd uncore cache CMS Horizontal Egress NACKs : BL - Credited event=0xa4,umask=0x40 01 CMS Horizontal Egress NACKs : BL - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_nack.bl_uncrd uncore cache CMS Horizontal Egress NACKs : BL - Uncredited event=0xa4,umask=0x4 01 CMS Horizontal Egress NACKs : BL - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_nack.iv uncore cache CMS Horizontal Egress NACKs : IV event=0xa4,umask=0x8 01 CMS Horizontal Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_cha_txr_horz_occupancy.ad_all uncore cache CMS Horizontal Egress Occupancy : AD - All event=0xa0,umask=0x11 01 CMS Horizontal Egress Occupancy : AD - All : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_cha_txr_horz_occupancy.ad_crd uncore cache CMS Horizontal Egress Occupancy : AD - Credited event=0xa0,umask=0x10 01 CMS Horizontal Egress Occupancy : AD - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_occupancy.ad_uncrd uncore cache CMS Horizontal Egress Occupancy : AD - Uncredited event=0xa0,umask=0x1 01 CMS Horizontal Egress Occupancy : AD - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_occupancy.ak uncore cache CMS Horizontal Egress Occupancy : AK event=0xa0,umask=0x2 01 CMS Horizontal Egress Occupancy : AK : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_occupancy.akc_uncrd uncore cache CMS Horizontal Egress Occupancy : AKC - Uncredited event=0xa0,umask=0x80 01 CMS Horizontal Egress Occupancy : AKC - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_occupancy.bl_all uncore cache CMS Horizontal Egress Occupancy : BL - All event=0xa0,umask=0x44 01 CMS Horizontal Egress Occupancy : BL - All : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_cha_txr_horz_occupancy.bl_crd uncore cache CMS Horizontal Egress Occupancy : BL - Credited event=0xa0,umask=0x40 01 CMS Horizontal Egress Occupancy : BL - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_occupancy.bl_uncrd uncore cache CMS Horizontal Egress Occupancy : BL - Uncredited event=0xa0,umask=0x4 01 CMS Horizontal Egress Occupancy : BL - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_occupancy.iv uncore cache CMS Horizontal Egress Occupancy : IV event=0xa0,umask=0x8 01 CMS Horizontal Egress Occupancy : IV : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_cha_txr_horz_starved.ad_all uncore cache CMS Horizontal Egress Injection Starvation : AD - All event=0xa5,umask=0x1 01 CMS Horizontal Egress Injection Starvation : AD - All : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncredited unc_cha_txr_horz_starved.ad_uncrd uncore cache CMS Horizontal Egress Injection Starvation : AD - Uncredited event=0xa5,umask=0x1 01 CMS Horizontal Egress Injection Starvation : AD - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_cha_txr_horz_starved.ak uncore cache CMS Horizontal Egress Injection Starvation : AK event=0xa5,umask=0x2 01 CMS Horizontal Egress Injection Starvation : AK : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_cha_txr_horz_starved.akc_uncrd uncore cache CMS Horizontal Egress Injection Starvation : AKC - Uncredited event=0xa5,umask=0x80 01 CMS Horizontal Egress Injection Starvation : AKC - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_cha_txr_horz_starved.bl_all uncore cache CMS Horizontal Egress Injection Starvation : BL - All event=0xa5,umask=0x4 01 CMS Horizontal Egress Injection Starvation : BL - All : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncredited unc_cha_txr_horz_starved.bl_uncrd uncore cache CMS Horizontal Egress Injection Starvation : BL - Uncredited event=0xa5,umask=0x4 01 CMS Horizontal Egress Injection Starvation : BL - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_cha_txr_horz_starved.iv uncore cache CMS Horizontal Egress Injection Starvation : IV event=0xa5,umask=0x8 01 CMS Horizontal Egress Injection Starvation : IV : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_cha_txr_vert_ads_used.ad_ag0 uncore cache CMS Vertical ADS Used : AD - Agent 0 event=0x9c,umask=0x1 01 CMS Vertical ADS Used : AD - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_vert_ads_used.ad_ag1 uncore cache CMS Vertical ADS Used : AD - Agent 1 event=0x9c,umask=0x10 01 CMS Vertical ADS Used : AD - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_vert_ads_used.bl_ag0 uncore cache CMS Vertical ADS Used : BL - Agent 0 event=0x9c,umask=0x4 01 CMS Vertical ADS Used : BL - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_vert_ads_used.bl_ag1 uncore cache CMS Vertical ADS Used : BL - Agent 1 event=0x9c,umask=0x40 01 CMS Vertical ADS Used : BL - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.ad_ag0 uncore cache CMS Vertical ADS Used : AD - Agent 0 event=0x9d,umask=0x1 01 CMS Vertical ADS Used : AD - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.ad_ag1 uncore cache CMS Vertical ADS Used : AD - Agent 1 event=0x9d,umask=0x10 01 CMS Vertical ADS Used : AD - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.ak_ag0 uncore cache CMS Vertical ADS Used : AK - Agent 0 event=0x9d,umask=0x2 01 CMS Vertical ADS Used : AK - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.ak_ag1 uncore cache CMS Vertical ADS Used : AK - Agent 1 event=0x9d,umask=0x20 01 CMS Vertical ADS Used : AK - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.bl_ag0 uncore cache CMS Vertical ADS Used : BL - Agent 0 event=0x9d,umask=0x4 01 CMS Vertical ADS Used : BL - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.bl_ag1 uncore cache CMS Vertical ADS Used : BL - Agent 1 event=0x9d,umask=0x40 01 CMS Vertical ADS Used : BL - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass.iv_ag1 uncore cache CMS Vertical ADS Used : IV - Agent 1 event=0x9d,umask=0x8 01 CMS Vertical ADS Used : IV - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass_1.akc_ag0 uncore cache CMS Vertical ADS Used : AKC - Agent 0 event=0x9e,umask=0x1 01 CMS Vertical ADS Used : AKC - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_bypass_1.akc_ag1 uncore cache CMS Vertical ADS Used : AKC - Agent 1 event=0x9e,umask=0x2 01 CMS Vertical ADS Used : AKC - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_cha_txr_vert_cycles_full0.ad_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full : AD - Agent 0 event=0x94,umask=0x1 01 Cycles CMS Vertical Egress Queue Is Full : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_cycles_full0.ad_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Full : AD - Agent 1 event=0x94,umask=0x10 01 Cycles CMS Vertical Egress Queue Is Full : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_cha_txr_vert_cycles_full0.ak_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full : AK - Agent 0 event=0x94,umask=0x2 01 Cycles CMS Vertical Egress Queue Is Full : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_cycles_full0.ak_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Full : AK - Agent 1 event=0x94,umask=0x20 01 Cycles CMS Vertical Egress Queue Is Full : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_cha_txr_vert_cycles_full0.bl_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full : BL - Agent 0 event=0x94,umask=0x4 01 Cycles CMS Vertical Egress Queue Is Full : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_cha_txr_vert_cycles_full0.bl_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Full : BL - Agent 1 event=0x94,umask=0x40 01 Cycles CMS Vertical Egress Queue Is Full : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_cha_txr_vert_cycles_full0.iv_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full : IV - Agent 0 event=0x94,umask=0x8 01 Cycles CMS Vertical Egress Queue Is Full : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_cha_txr_vert_cycles_full1.akc_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 0 event=0x95,umask=0x1 01 Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_cycles_full1.akc_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 1 event=0x95,umask=0x2 01 Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_cycles_ne0.ad_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0 event=0x96,umask=0x1 01 Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_cycles_ne0.ad_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1 event=0x96,umask=0x10 01 Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_cha_txr_vert_cycles_ne0.ak_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0 event=0x96,umask=0x2 01 Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_cycles_ne0.ak_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1 event=0x96,umask=0x20 01 Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_cha_txr_vert_cycles_ne0.bl_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0 event=0x96,umask=0x4 01 Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_cha_txr_vert_cycles_ne0.bl_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1 event=0x96,umask=0x40 01 Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_cha_txr_vert_cycles_ne0.iv_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0 event=0x96,umask=0x8 01 Cycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_cha_txr_vert_cycles_ne1.akc_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0 event=0x97,umask=0x1 01 Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_cycles_ne1.akc_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1 event=0x97,umask=0x2 01 Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_inserts0.ad_ag0 uncore cache CMS Vert Egress Allocations : AD - Agent 0 event=0x92,umask=0x1 01 CMS Vert Egress Allocations : AD - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_inserts0.ad_ag1 uncore cache CMS Vert Egress Allocations : AD - Agent 1 event=0x92,umask=0x10 01 CMS Vert Egress Allocations : AD - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_cha_txr_vert_inserts0.ak_ag0 uncore cache CMS Vert Egress Allocations : AK - Agent 0 event=0x92,umask=0x2 01 CMS Vert Egress Allocations : AK - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_inserts0.ak_ag1 uncore cache CMS Vert Egress Allocations : AK - Agent 1 event=0x92,umask=0x20 01 CMS Vert Egress Allocations : AK - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_cha_txr_vert_inserts0.bl_ag0 uncore cache CMS Vert Egress Allocations : BL - Agent 0 event=0x92,umask=0x4 01 CMS Vert Egress Allocations : BL - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_cha_txr_vert_inserts0.bl_ag1 uncore cache CMS Vert Egress Allocations : BL - Agent 1 event=0x92,umask=0x40 01 CMS Vert Egress Allocations : BL - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_cha_txr_vert_inserts0.iv_ag0 uncore cache CMS Vert Egress Allocations : IV - Agent 0 event=0x92,umask=0x8 01 CMS Vert Egress Allocations : IV - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_cha_txr_vert_inserts1.akc_ag0 uncore cache CMS Vert Egress Allocations : AKC - Agent 0 event=0x93,umask=0x1 01 CMS Vert Egress Allocations : AKC - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_inserts1.akc_ag1 uncore cache CMS Vert Egress Allocations : AKC - Agent 1 event=0x93,umask=0x2 01 CMS Vert Egress Allocations : AKC - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_nack0.ad_ag0 uncore cache CMS Vertical Egress NACKs : AD - Agent 0 event=0x98,umask=0x1 01 CMS Vertical Egress NACKs : AD - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack0.ad_ag1 uncore cache CMS Vertical Egress NACKs : AD - Agent 1 event=0x98,umask=0x10 01 CMS Vertical Egress NACKs : AD - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack0.ak_ag0 uncore cache CMS Vertical Egress NACKs : AK - Agent 0 event=0x98,umask=0x2 01 CMS Vertical Egress NACKs : AK - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack0.ak_ag1 uncore cache CMS Vertical Egress NACKs : AK - Agent 1 event=0x98,umask=0x20 01 CMS Vertical Egress NACKs : AK - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack0.bl_ag0 uncore cache CMS Vertical Egress NACKs : BL - Agent 0 event=0x98,umask=0x4 01 CMS Vertical Egress NACKs : BL - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack0.bl_ag1 uncore cache CMS Vertical Egress NACKs : BL - Agent 1 event=0x98,umask=0x40 01 CMS Vertical Egress NACKs : BL - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack0.iv_ag0 uncore cache CMS Vertical Egress NACKs : IV event=0x98,umask=0x8 01 CMS Vertical Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack1.akc_ag0 uncore cache CMS Vertical Egress NACKs : AKC - Agent 0 event=0x99,umask=0x1 01 CMS Vertical Egress NACKs : AKC - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_nack1.akc_ag1 uncore cache CMS Vertical Egress NACKs : AKC - Agent 1 event=0x99,umask=0x2 01 CMS Vertical Egress NACKs : AKC - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_cha_txr_vert_occupancy0.ad_ag0 uncore cache CMS Vert Egress Occupancy : AD - Agent 0 event=0x90,umask=0x1 01 CMS Vert Egress Occupancy : AD - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_occupancy0.ad_ag1 uncore cache CMS Vert Egress Occupancy : AD - Agent 1 event=0x90,umask=0x10 01 CMS Vert Egress Occupancy : AD - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_cha_txr_vert_occupancy0.ak_ag0 uncore cache CMS Vert Egress Occupancy : AK - Agent 0 event=0x90,umask=0x2 01 CMS Vert Egress Occupancy : AK - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_occupancy0.ak_ag1 uncore cache CMS Vert Egress Occupancy : AK - Agent 1 event=0x90,umask=0x20 01 CMS Vert Egress Occupancy : AK - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_cha_txr_vert_occupancy0.bl_ag0 uncore cache CMS Vert Egress Occupancy : BL - Agent 0 event=0x90,umask=0x4 01 CMS Vert Egress Occupancy : BL - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_cha_txr_vert_occupancy0.bl_ag1 uncore cache CMS Vert Egress Occupancy : BL - Agent 1 event=0x90,umask=0x40 01 CMS Vert Egress Occupancy : BL - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_cha_txr_vert_occupancy0.iv_ag0 uncore cache CMS Vert Egress Occupancy : IV - Agent 0 event=0x90,umask=0x8 01 CMS Vert Egress Occupancy : IV - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_cha_txr_vert_occupancy1.akc_ag0 uncore cache CMS Vert Egress Occupancy : AKC - Agent 0 event=0x91,umask=0x1 01 CMS Vert Egress Occupancy : AKC - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_cha_txr_vert_occupancy1.akc_ag1 uncore cache CMS Vert Egress Occupancy : AKC - Agent 1 event=0x91,umask=0x2 01 CMS Vert Egress Occupancy : AKC - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_cha_txr_vert_starved0.ad_ag0 uncore cache CMS Vertical Egress Injection Starvation : AD - Agent 0 event=0x9a,umask=0x1 01 CMS Vertical Egress Injection Starvation : AD - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved0.ad_ag1 uncore cache CMS Vertical Egress Injection Starvation : AD - Agent 1 event=0x9a,umask=0x10 01 CMS Vertical Egress Injection Starvation : AD - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved0.ak_ag0 uncore cache CMS Vertical Egress Injection Starvation : AK - Agent 0 event=0x9a,umask=0x2 01 CMS Vertical Egress Injection Starvation : AK - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved0.ak_ag1 uncore cache CMS Vertical Egress Injection Starvation : AK - Agent 1 event=0x9a,umask=0x20 01 CMS Vertical Egress Injection Starvation : AK - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved0.bl_ag0 uncore cache CMS Vertical Egress Injection Starvation : BL - Agent 0 event=0x9a,umask=0x4 01 CMS Vertical Egress Injection Starvation : BL - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved0.bl_ag1 uncore cache CMS Vertical Egress Injection Starvation : BL - Agent 1 event=0x9a,umask=0x40 01 CMS Vertical Egress Injection Starvation : BL - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved0.iv_ag0 uncore cache CMS Vertical Egress Injection Starvation : IV event=0x9a,umask=0x8 01 CMS Vertical Egress Injection Starvation : IV : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved1.akc_ag0 uncore cache CMS Vertical Egress Injection Starvation : AKC - Agent 0 event=0x9b,umask=0x1 01 CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved1.akc_ag1 uncore cache CMS Vertical Egress Injection Starvation : AKC - Agent 1 event=0x9b,umask=0x2 01 CMS Vertical Egress Injection Starvation : AKC - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_txr_vert_starved1.tgc uncore cache CMS Vertical Egress Injection Starvation : AKC - Agent 0 event=0x9b,umask=0x4 01 CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_cha_vert_ring_ad_in_use.dn_even uncore cache Vertical AD Ring In Use : Down and Even event=0xb0,umask=0x4 01 Vertical AD Ring In Use : Down and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ad_in_use.dn_odd uncore cache Vertical AD Ring In Use : Down and Odd event=0xb0,umask=0x8 01 Vertical AD Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ad_in_use.up_even uncore cache Vertical AD Ring In Use : Up and Even event=0xb0,umask=0x1 01 Vertical AD Ring In Use : Up and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ad_in_use.up_odd uncore cache Vertical AD Ring In Use : Up and Odd event=0xb0,umask=0x2 01 Vertical AD Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_akc_in_use.dn_even uncore cache Vertical AKC Ring In Use : Down and Even event=0xb4,umask=0x4 01 Vertical AKC Ring In Use : Down and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_akc_in_use.dn_odd uncore cache Vertical AKC Ring In Use : Down and Odd event=0xb4,umask=0x8 01 Vertical AKC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_akc_in_use.up_even uncore cache Vertical AKC Ring In Use : Up and Even event=0xb4,umask=0x1 01 Vertical AKC Ring In Use : Up and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_akc_in_use.up_odd uncore cache Vertical AKC Ring In Use : Up and Odd event=0xb4,umask=0x2 01 Vertical AKC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ak_in_use.dn_even uncore cache Vertical AK Ring In Use : Down and Even event=0xb1,umask=0x4 01 Vertical AK Ring In Use : Down and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ak_in_use.dn_odd uncore cache Vertical AK Ring In Use : Down and Odd event=0xb1,umask=0x8 01 Vertical AK Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ak_in_use.up_even uncore cache Vertical AK Ring In Use : Up and Even event=0xb1,umask=0x1 01 Vertical AK Ring In Use : Up and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_ak_in_use.up_odd uncore cache Vertical AK Ring In Use : Up and Odd event=0xb1,umask=0x2 01 Vertical AK Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_bl_in_use.dn_even uncore cache Vertical BL Ring in Use : Down and Even event=0xb2,umask=0x4 01 Vertical BL Ring in Use : Down and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_bl_in_use.dn_odd uncore cache Vertical BL Ring in Use : Down and Odd event=0xb2,umask=0x8 01 Vertical BL Ring in Use : Down and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_bl_in_use.up_even uncore cache Vertical BL Ring in Use : Up and Even event=0xb2,umask=0x1 01 Vertical BL Ring in Use : Up and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_bl_in_use.up_odd uncore cache Vertical BL Ring in Use : Up and Odd event=0xb2,umask=0x2 01 Vertical BL Ring in Use : Up and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_iv_in_use.dn uncore cache Vertical IV Ring in Use : Down event=0xb3,umask=0x4 01 Vertical IV Ring in Use : Down : Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_cha_vert_ring_iv_in_use.up uncore cache Vertical IV Ring in Use : Up event=0xb3,umask=0x1 01 Vertical IV Ring in Use : Up : Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_cha_vert_ring_tgc_in_use.dn_even uncore cache Vertical TGC Ring In Use : Down and Even event=0xb5,umask=0x4 01 Vertical TGC Ring In Use : Down and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_tgc_in_use.dn_odd uncore cache Vertical TGC Ring In Use : Down and Odd event=0xb5,umask=0x8 01 Vertical TGC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_tgc_in_use.up_even uncore cache Vertical TGC Ring In Use : Up and Even event=0xb5,umask=0x1 01 Vertical TGC Ring In Use : Up and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_vert_ring_tgc_in_use.up_odd uncore cache Vertical TGC Ring In Use : Up and Odd event=0xb5,umask=0x2 01 Vertical TGC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_cha_write_no_credits.mc10 uncore cache CHA iMC CHNx WRITE Credits Empty : MC10 event=0x5a 01 CHA iMC CHNx WRITE Credits Empty : MC10 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 10 only unc_cha_write_no_credits.mc11 uncore cache CHA iMC CHNx WRITE Credits Empty : MC11 event=0x5a 01 CHA iMC CHNx WRITE Credits Empty : MC11 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 11 only unc_cha_write_no_credits.mc12 uncore cache CHA iMC CHNx WRITE Credits Empty : MC12 event=0x5a 01 CHA iMC CHNx WRITE Credits Empty : MC12 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 12 only unc_cha_write_no_credits.mc13 uncore cache CHA iMC CHNx WRITE Credits Empty : MC13 event=0x5a 01 CHA iMC CHNx WRITE Credits Empty : MC13 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 13 only unc_cha_write_no_credits.mc6 uncore cache CHA iMC CHNx WRITE Credits Empty : MC6 event=0x5a,umask=0x40 01 CHA iMC CHNx WRITE Credits Empty : MC6 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 6 only unc_cha_write_no_credits.mc7 uncore cache CHA iMC CHNx WRITE Credits Empty : MC7 event=0x5a,umask=0x80 01 CHA iMC CHNx WRITE Credits Empty : MC7 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 7 only unc_cha_write_no_credits.mc8 uncore cache CHA iMC CHNx WRITE Credits Empty : MC8 event=0x5a 01 CHA iMC CHNx WRITE Credits Empty : MC8 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 8 only unc_cha_write_no_credits.mc9 uncore cache CHA iMC CHNx WRITE Credits Empty : MC9 event=0x5a 01 CHA iMC CHNx WRITE Credits Empty : MC9 : Counts the number of times when there are no credits available for sending WRITEs from the CHA into the iMC. In order to send WRITEs into the memory controller, the HA must first acquire a credit for the iMC's BL Ingress queue. : Filter for memory controller 9 only unc_i_cache_total_occupancy.any uncore interconnect Total Write Cache Occupancy : Any Source event=0xf,umask=0x1 01 Total Write Cache Occupancy : Any Source : Accumulates the number of reads and writes that are outstanding in the uncore in each cycle. This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY events. : Tracks all requests from any source port unc_i_cache_total_occupancy.iv_q uncore interconnect Total Write Cache Occupancy : Snoops event=0xf,umask=0x2 01 Total Write Cache Occupancy : Snoops : Accumulates the number of reads and writes that are outstanding in the uncore in each cycle. This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY events unc_i_clockticks uncore interconnect Clockticks of the IO coherency tracker (IRP) event=0x1 01 unc_i_coherent_ops.clflush uncore interconnect Coherent Ops : CLFlush event=0x10,umask=0x80 01 Coherent Ops : CLFlush : Counts the number of coherency related operations serviced by the IRP unc_i_coherent_ops.wbmtoi uncore interconnect Coherent Ops : WbMtoI event=0x10,umask=0x40 01 Coherent Ops : WbMtoI : Counts the number of coherency related operations serviced by the IRP unc_i_p2p_inserts uncore interconnect P2P Requests event=0x14 01 P2P Requests : P2P requests from the ITC unc_i_p2p_occupancy uncore interconnect P2P Occupancy event=0x15 01 P2P Occupancy : P2P B & S Queue Occupancy unc_i_p2p_transactions.cmpl uncore interconnect P2P Transactions : P2P completions event=0x13,umask=0x8 01 unc_i_p2p_transactions.loc uncore interconnect P2P Transactions : match if local only event=0x13,umask=0x40 01 unc_i_p2p_transactions.loc_and_tgt_match uncore interconnect P2P Transactions : match if local and target matches event=0x13,umask=0x80 01 unc_i_p2p_transactions.msg uncore interconnect P2P Transactions : P2P Message event=0x13,umask=0x4 01 unc_i_p2p_transactions.rd uncore interconnect P2P Transactions : P2P reads event=0x13,umask=0x1 01 unc_i_p2p_transactions.rem uncore interconnect P2P Transactions : Match if remote only event=0x13,umask=0x10 01 unc_i_p2p_transactions.rem_and_tgt_match uncore interconnect P2P Transactions : match if remote and target matches event=0x13,umask=0x20 01 unc_i_p2p_transactions.wr uncore interconnect P2P Transactions : P2P Writes event=0x13,umask=0x2 01 unc_i_transactions.atomic uncore interconnect Inbound Transaction Count : Atomic event=0x11,umask=0x10 01 Inbound Transaction Count : Atomic : Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID. : Tracks the number of atomic transactions unc_i_transactions.other uncore interconnect Inbound Transaction Count : Other event=0x11,umask=0x20 01 Inbound Transaction Count : Other : Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID. : Tracks the number of 'other' kinds of transactions unc_i_transactions.writes uncore interconnect Inbound Transaction Count : Writes event=0x11,umask=0x2 01 Inbound Transaction Count : Writes : Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID. : Tracks only write requests. Each write request should have a prefetch, so there is no need to explicitly track these requests. For writes that are tickled and have to retry, the counter will be incremented for each retry unc_i_txr2_ad01_stall_credit_cycles uncore interconnect UNC_I_TxR2_AD01_STALL_CREDIT_CYCLES event=0x1c 01 : Counts the number times when it is not possible to issue a request to the M2PCIe because there are no Egress Credits available on AD0, A1 or AD0&AD1 both. Stalls on both AD0 and AD1 will count as 2 unc_m2m_ag0_ad_crd_acquired0.tgr0 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 0 event=0x80,umask=0x1 01 CMS Agent0 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired0.tgr1 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 1 event=0x80,umask=0x2 01 CMS Agent0 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired0.tgr2 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 2 event=0x80,umask=0x4 01 CMS Agent0 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired0.tgr3 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 3 event=0x80,umask=0x8 01 CMS Agent0 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired0.tgr4 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 4 event=0x80,umask=0x10 01 CMS Agent0 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired0.tgr5 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 5 event=0x80,umask=0x20 01 CMS Agent0 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired0.tgr6 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 6 event=0x80,umask=0x40 01 CMS Agent0 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired0.tgr7 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 7 event=0x80,umask=0x80 01 CMS Agent0 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired1.tgr10 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 10 event=0x81,umask=0x4 01 CMS Agent0 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired1.tgr8 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 8 event=0x81,umask=0x1 01 CMS Agent0 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_acquired1.tgr9 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 9 event=0x81,umask=0x2 01 CMS Agent0 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy0.tgr0 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 0 event=0x82,umask=0x1 01 CMS Agent0 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy0.tgr1 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 1 event=0x82,umask=0x2 01 CMS Agent0 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy0.tgr2 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 2 event=0x82,umask=0x4 01 CMS Agent0 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy0.tgr3 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 3 event=0x82,umask=0x8 01 CMS Agent0 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy0.tgr4 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 4 event=0x82,umask=0x10 01 CMS Agent0 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy0.tgr5 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 5 event=0x82,umask=0x20 01 CMS Agent0 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy0.tgr6 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 6 event=0x82,umask=0x40 01 CMS Agent0 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy0.tgr7 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 7 event=0x82,umask=0x80 01 CMS Agent0 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy1.tgr10 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 10 event=0x83,umask=0x4 01 CMS Agent0 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy1.tgr8 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 8 event=0x83,umask=0x1 01 CMS Agent0 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_ad_crd_occupancy1.tgr9 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 9 event=0x83,umask=0x2 01 CMS Agent0 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired0.tgr0 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 0 event=0x88,umask=0x1 01 CMS Agent0 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired0.tgr1 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 1 event=0x88,umask=0x2 01 CMS Agent0 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired0.tgr2 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 2 event=0x88,umask=0x4 01 CMS Agent0 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired0.tgr3 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 3 event=0x88,umask=0x8 01 CMS Agent0 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired0.tgr4 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 4 event=0x88,umask=0x10 01 CMS Agent0 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired0.tgr5 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 5 event=0x88,umask=0x20 01 CMS Agent0 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired0.tgr6 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 6 event=0x88,umask=0x40 01 CMS Agent0 BL Credits Acquired : For Transgress 6 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired0.tgr7 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 7 event=0x88,umask=0x80 01 CMS Agent0 BL Credits Acquired : For Transgress 7 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired1.tgr10 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 10 event=0x89,umask=0x4 01 CMS Agent0 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired1.tgr8 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 8 event=0x89,umask=0x1 01 CMS Agent0 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_acquired1.tgr9 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 9 event=0x89,umask=0x2 01 CMS Agent0 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy0.tgr0 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 0 event=0x8a,umask=0x1 01 CMS Agent0 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy0.tgr1 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 1 event=0x8a,umask=0x2 01 CMS Agent0 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy0.tgr2 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 2 event=0x8a,umask=0x4 01 CMS Agent0 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy0.tgr3 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 3 event=0x8a,umask=0x8 01 CMS Agent0 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy0.tgr4 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 4 event=0x8a,umask=0x10 01 CMS Agent0 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy0.tgr5 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 5 event=0x8a,umask=0x20 01 CMS Agent0 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy0.tgr6 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 6 event=0x8a,umask=0x40 01 CMS Agent0 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy0.tgr7 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 7 event=0x8a,umask=0x80 01 CMS Agent0 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy1.tgr10 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 10 event=0x8b,umask=0x4 01 CMS Agent0 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy1.tgr8 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 8 event=0x8b,umask=0x1 01 CMS Agent0 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag0_bl_crd_occupancy1.tgr9 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 9 event=0x8b,umask=0x2 01 CMS Agent0 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired0.tgr0 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 0 event=0x84,umask=0x1 01 CMS Agent1 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired0.tgr1 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 1 event=0x84,umask=0x2 01 CMS Agent1 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired0.tgr2 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 2 event=0x84,umask=0x4 01 CMS Agent1 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired0.tgr3 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 3 event=0x84,umask=0x8 01 CMS Agent1 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired0.tgr4 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 4 event=0x84,umask=0x10 01 CMS Agent1 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired0.tgr5 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 5 event=0x84,umask=0x20 01 CMS Agent1 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired0.tgr6 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 6 event=0x84,umask=0x40 01 CMS Agent1 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired0.tgr7 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 7 event=0x84,umask=0x80 01 CMS Agent1 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired1.tgr10 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 10 event=0x85,umask=0x4 01 CMS Agent1 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired1.tgr8 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 8 event=0x85,umask=0x1 01 CMS Agent1 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_acquired1.tgr9 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 9 event=0x85,umask=0x2 01 CMS Agent1 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy0.tgr0 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 0 event=0x86,umask=0x1 01 CMS Agent1 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy0.tgr1 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 1 event=0x86,umask=0x2 01 CMS Agent1 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy0.tgr2 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 2 event=0x86,umask=0x4 01 CMS Agent1 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy0.tgr3 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 3 event=0x86,umask=0x8 01 CMS Agent1 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy0.tgr4 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 4 event=0x86,umask=0x10 01 CMS Agent1 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy0.tgr5 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 5 event=0x86,umask=0x20 01 CMS Agent1 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy0.tgr6 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 6 event=0x86,umask=0x40 01 CMS Agent1 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy0.tgr7 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 7 event=0x86,umask=0x80 01 CMS Agent1 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy1.tgr10 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 10 event=0x87,umask=0x4 01 CMS Agent1 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy1.tgr8 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 8 event=0x87,umask=0x1 01 CMS Agent1 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_ad_crd_occupancy1.tgr9 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 9 event=0x87,umask=0x2 01 CMS Agent1 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_acquired0.tgr0 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 0 event=0x8c,umask=0x1 01 CMS Agent1 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_crd_acquired0.tgr1 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 1 event=0x8c,umask=0x2 01 CMS Agent1 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_crd_acquired0.tgr2 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 2 event=0x8c,umask=0x4 01 CMS Agent1 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_crd_acquired0.tgr3 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 3 event=0x8c,umask=0x8 01 CMS Agent1 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_crd_acquired0.tgr4 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 4 event=0x8c,umask=0x10 01 CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_crd_acquired0.tgr5 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 5 event=0x8c,umask=0x20 01 CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_crd_acquired0.tgr6 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 4 event=0x8c,umask=0x40 01 CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_crd_acquired0.tgr7 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 5 event=0x8c,umask=0x80 01 CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_crd_acquired1.tgr10 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 10 event=0x8d,umask=0x4 01 CMS Agent1 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_crd_acquired1.tgr8 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 8 event=0x8d,umask=0x1 01 CMS Agent1 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_crd_acquired1.tgr9 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 9 event=0x8d,umask=0x2 01 CMS Agent1 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy0.tgr0 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 0 event=0x8e,umask=0x1 01 CMS Agent1 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy0.tgr1 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 1 event=0x8e,umask=0x2 01 CMS Agent1 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy0.tgr2 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 2 event=0x8e,umask=0x4 01 CMS Agent1 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy0.tgr3 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 3 event=0x8e,umask=0x8 01 CMS Agent1 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy0.tgr4 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 4 event=0x8e,umask=0x10 01 CMS Agent1 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy0.tgr5 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 5 event=0x8e,umask=0x20 01 CMS Agent1 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy0.tgr6 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 6 event=0x8e,umask=0x40 01 CMS Agent1 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy0.tgr7 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 7 event=0x8e,umask=0x80 01 CMS Agent1 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy1.tgr10 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 10 event=0x8f,umask=0x4 01 CMS Agent1 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy1.tgr8 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 8 event=0x8f,umask=0x1 01 CMS Agent1 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_ag1_bl_crd_occupancy1.tgr9 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 9 event=0x8f,umask=0x2 01 CMS Agent1 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2m_bypass_m2m_egress.not_taken uncore interconnect M2M to iMC Bypass : Not Taken event=0x22,umask=0x2 01 unc_m2m_bypass_m2m_egress.taken uncore interconnect M2M to iMC Bypass : Taken event=0x22,umask=0x1 01 unc_m2m_bypass_m2m_ingress.not_taken uncore interconnect M2M to iMC Bypass : Not Taken event=0x21,umask=0x2 01 unc_m2m_bypass_m2m_ingress.taken uncore interconnect M2M to iMC Bypass : Taken event=0x21,umask=0x1 01 unc_m2m_clockticks uncore interconnect Clockticks of the mesh to memory (M2M) event=0 01 unc_m2m_direct2core_not_taken_dirstate uncore interconnect Cycles when direct to core mode, which bypasses the CHA, was disabled event=0x24 01 unc_m2m_direct2core_not_taken_notforked uncore interconnect UNC_M2M_DIRECT2CORE_NOT_TAKEN_NOTFORKED event=0x60 01 unc_m2m_direct2core_txn_override uncore interconnect Number of reads in which direct to core transaction was overridden event=0x25 01 unc_m2m_direct2upi_not_taken_credits uncore interconnect Number of reads in which direct to Intel UPI transactions were overridden event=0x28 01 unc_m2m_direct2upi_not_taken_dirstate uncore interconnect Cycles when Direct2UPI was Disabled event=0x27 01 unc_m2m_direct2upi_txn_override uncore interconnect Number of reads that a message sent direct2 Intel UPI was overridden event=0x29 01 Clockticks of the mesh to PCI (M2P) unc_m2m_directory_hit.clean_a uncore interconnect Directory Hit : On NonDirty Line in A State event=0x2a,umask=0x80 01 unc_m2m_directory_hit.clean_i uncore interconnect Directory Hit : On NonDirty Line in I State event=0x2a,umask=0x10 01 unc_m2m_directory_hit.clean_p uncore interconnect Directory Hit : On NonDirty Line in L State event=0x2a,umask=0x40 01 unc_m2m_directory_hit.clean_s uncore interconnect Directory Hit : On NonDirty Line in S State event=0x2a,umask=0x20 01 unc_m2m_directory_hit.dirty_a uncore interconnect Directory Hit : On Dirty Line in A State event=0x2a,umask=0x8 01 unc_m2m_directory_hit.dirty_i uncore interconnect Directory Hit : On Dirty Line in I State event=0x2a,umask=0x1 01 unc_m2m_directory_hit.dirty_p uncore interconnect Directory Hit : On Dirty Line in L State event=0x2a,umask=0x4 01 unc_m2m_directory_hit.dirty_s uncore interconnect Directory Hit : On Dirty Line in S State event=0x2a,umask=0x2 01 unc_m2m_directory_lookup.any uncore interconnect Multi-socket cacheline Directory Lookups : Found in any state event=0x2d,umask=0x1 01 unc_m2m_directory_lookup.state_a uncore interconnect Multi-socket cacheline Directory Lookups : Found in A state event=0x2d,umask=0x8 01 unc_m2m_directory_lookup.state_i uncore interconnect Multi-socket cacheline Directory Lookups : Found in I state event=0x2d,umask=0x2 01 unc_m2m_directory_lookup.state_s uncore interconnect Multi-socket cacheline Directory Lookups : Found in S state event=0x2d,umask=0x4 01 unc_m2m_directory_miss.clean_a uncore interconnect Directory Miss : On NonDirty Line in A State event=0x2b,umask=0x80 01 unc_m2m_directory_miss.clean_i uncore interconnect Directory Miss : On NonDirty Line in I State event=0x2b,umask=0x10 01 unc_m2m_directory_miss.clean_p uncore interconnect Directory Miss : On NonDirty Line in L State event=0x2b,umask=0x40 01 unc_m2m_directory_miss.clean_s uncore interconnect Directory Miss : On NonDirty Line in S State event=0x2b,umask=0x20 01 unc_m2m_directory_miss.dirty_a uncore interconnect Directory Miss : On Dirty Line in A State event=0x2b,umask=0x8 01 unc_m2m_directory_miss.dirty_i uncore interconnect Directory Miss : On Dirty Line in I State event=0x2b,umask=0x1 01 unc_m2m_directory_miss.dirty_p uncore interconnect Directory Miss : On Dirty Line in L State event=0x2b,umask=0x4 01 unc_m2m_directory_miss.dirty_s uncore interconnect Directory Miss : On Dirty Line in S State event=0x2b,umask=0x2 01 unc_m2m_directory_update.any uncore interconnect Multi-socket cacheline Directory Updates : From/to any state. Note: event counts are incorrect in 2LM mode event=0x2e,umask=0x1 01 unc_m2m_distress_asserted.dpt_local uncore interconnect Distress signal asserted : DPT Local event=0xaf,umask=0x4 01 Distress signal asserted : DPT Local : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle triggered by this tile unc_m2m_distress_asserted.dpt_nonlocal uncore interconnect Distress signal asserted : DPT Remote event=0xaf,umask=0x8 01 Distress signal asserted : DPT Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle received by this tile unc_m2m_distress_asserted.dpt_stall_iv uncore interconnect Distress signal asserted : DPT Stalled - IV event=0xaf,umask=0x40 01 Distress signal asserted : DPT Stalled - IV : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while regular IVs were received, causing DPT to be stalled unc_m2m_distress_asserted.dpt_stall_nocrd uncore interconnect Distress signal asserted : DPT Stalled - No Credit event=0xaf,umask=0x80 01 Distress signal asserted : DPT Stalled - No Credit : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while credit not available causing DPT to be stalled unc_m2m_distress_asserted.horz uncore interconnect Distress signal asserted : Horizontal event=0xaf,umask=0x2 01 Distress signal asserted : Horizontal : Counts the number of cycles either the local or incoming distress signals are asserted. : If TGR egress is full, then agents will throttle outgoing AD IDI transactions unc_m2m_distress_asserted.pmm_local uncore interconnect Distress signal asserted : PMM Local event=0xaf,umask=0x10 01 Distress signal asserted : PMM Local : Counts the number of cycles either the local or incoming distress signals are asserted. : If the CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI traffic unc_m2m_distress_asserted.pmm_nonlocal uncore interconnect Distress signal asserted : PMM Remote event=0xaf,umask=0x20 01 Distress signal asserted : PMM Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : If another CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI traffic unc_m2m_distress_asserted.vert uncore interconnect Distress signal asserted : Vertical event=0xaf,umask=0x1 01 Distress signal asserted : Vertical : Counts the number of cycles either the local or incoming distress signals are asserted. : If IRQ egress is full, then agents will throttle outgoing AD IDI transactions unc_m2m_distress_pmm uncore interconnect UNC_M2M_DISTRESS_PMM event=0xf2 01 unc_m2m_distress_pmm_memmode uncore interconnect UNC_M2M_DISTRESS_PMM_MEMMODE event=0xf1 01 unc_m2m_egress_ordering.iv_snoopgo_dn uncore interconnect Egress Blocking due to Ordering requirements : Down event=0xba,umask=0x4 01 Egress Blocking due to Ordering requirements : Down : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m2m_egress_ordering.iv_snoopgo_up uncore interconnect Egress Blocking due to Ordering requirements : Up event=0xba,umask=0x1 01 Egress Blocking due to Ordering requirements : Up : Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements unc_m2m_horz_ring_ad_in_use.left_even uncore interconnect Horizontal AD Ring In Use : Left and Even event=0xb6,umask=0x1 01 Horizontal AD Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ad_in_use.left_odd uncore interconnect Horizontal AD Ring In Use : Left and Odd event=0xb6,umask=0x2 01 Horizontal AD Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ad_in_use.right_even uncore interconnect Horizontal AD Ring In Use : Right and Even event=0xb6,umask=0x4 01 Horizontal AD Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ad_in_use.right_odd uncore interconnect Horizontal AD Ring In Use : Right and Odd event=0xb6,umask=0x8 01 Horizontal AD Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_akc_in_use.left_even uncore interconnect Horizontal AK Ring In Use : Left and Even event=0xbb,umask=0x1 01 Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_akc_in_use.left_odd uncore interconnect Horizontal AK Ring In Use : Left and Odd event=0xbb,umask=0x2 01 Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_akc_in_use.right_even uncore interconnect Horizontal AK Ring In Use : Right and Even event=0xbb,umask=0x4 01 Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_akc_in_use.right_odd uncore interconnect Horizontal AK Ring In Use : Right and Odd event=0xbb,umask=0x8 01 Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ak_in_use.left_even uncore interconnect Horizontal AK Ring In Use : Left and Even event=0xb7,umask=0x1 01 Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ak_in_use.left_odd uncore interconnect Horizontal AK Ring In Use : Left and Odd event=0xb7,umask=0x2 01 Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ak_in_use.right_even uncore interconnect Horizontal AK Ring In Use : Right and Even event=0xb7,umask=0x4 01 Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_ak_in_use.right_odd uncore interconnect Horizontal AK Ring In Use : Right and Odd event=0xb7,umask=0x8 01 Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_bl_in_use.left_even uncore interconnect Horizontal BL Ring in Use : Left and Even event=0xb8,umask=0x1 01 Horizontal BL Ring in Use : Left and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_bl_in_use.left_odd uncore interconnect Horizontal BL Ring in Use : Left and Odd event=0xb8,umask=0x2 01 Horizontal BL Ring in Use : Left and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_bl_in_use.right_even uncore interconnect Horizontal BL Ring in Use : Right and Even event=0xb8,umask=0x4 01 Horizontal BL Ring in Use : Right and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_bl_in_use.right_odd uncore interconnect Horizontal BL Ring in Use : Right and Odd event=0xb8,umask=0x8 01 Horizontal BL Ring in Use : Right and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_horz_ring_iv_in_use.left uncore interconnect Horizontal IV Ring in Use : Left event=0xb9,umask=0x1 01 Horizontal IV Ring in Use : Left : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2m_horz_ring_iv_in_use.right uncore interconnect Horizontal IV Ring in Use : Right event=0xb9,umask=0x4 01 Horizontal IV Ring in Use : Right : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2m_imc_reads.all uncore interconnect M2M Reads Issued to iMC : All, regardless of priority. - All Channels event=0x37,umask=0x704 01 unc_m2m_imc_reads.ch0_all uncore interconnect M2M Reads Issued to iMC : All, regardless of priority. - Ch0 event=0x37,umask=0x104 01 unc_m2m_imc_reads.ch0_from_tgr uncore interconnect M2M Reads Issued to iMC : From TGR - Ch0 event=0x37,umask=0x140 01 unc_m2m_imc_reads.ch0_isoch uncore interconnect M2M Reads Issued to iMC : Critical Priority - Ch0 event=0x37,umask=0x102 01 unc_m2m_imc_reads.ch0_normal uncore interconnect M2M Reads Issued to iMC : Normal Priority - Ch0 event=0x37,umask=0x101 01 unc_m2m_imc_reads.ch0_to_ddr_as_cache uncore interconnect M2M Reads Issued to iMC : DDR, acting as Cache - Ch0 event=0x37,umask=0x110 01 unc_m2m_imc_reads.ch0_to_ddr_as_mem uncore interconnect M2M Reads Issued to iMC : DDR - Ch0 event=0x37,umask=0x108 01 unc_m2m_imc_reads.ch0_to_pmm uncore interconnect M2M Reads Issued to iMC : PMM - Ch0 event=0x37,umask=0x120 01 M2M Reads Issued to iMC : PMM - Ch0 : Counts all PMM dimm read requests(full line) sent from M2M to iMC unc_m2m_imc_reads.ch1_all uncore interconnect M2M Reads Issued to iMC : All, regardless of priority. - Ch1 event=0x37,umask=0x204 01 unc_m2m_imc_reads.ch1_from_tgr uncore interconnect M2M Reads Issued to iMC : From TGR - Ch1 event=0x37,umask=0x240 01 unc_m2m_imc_reads.ch1_isoch uncore interconnect M2M Reads Issued to iMC : Critical Priority - Ch1 event=0x37,umask=0x202 01 unc_m2m_imc_reads.ch1_normal uncore interconnect M2M Reads Issued to iMC : Normal Priority - Ch1 event=0x37,umask=0x201 01 unc_m2m_imc_reads.ch1_to_ddr_as_cache uncore interconnect M2M Reads Issued to iMC : DDR, acting as Cache - Ch1 event=0x37,umask=0x210 01 unc_m2m_imc_reads.ch1_to_ddr_as_mem uncore interconnect M2M Reads Issued to iMC : DDR - Ch1 event=0x37,umask=0x208 01 unc_m2m_imc_reads.ch1_to_pmm uncore interconnect M2M Reads Issued to iMC : PMM - Ch1 event=0x37,umask=0x220 01 M2M Reads Issued to iMC : PMM - Ch1 : Counts all PMM dimm read requests(full line) sent from M2M to iMC unc_m2m_imc_reads.ch2_from_tgr uncore interconnect M2M Reads Issued to iMC : From TGR - Ch2 event=0x37,umask=0x440 01 unc_m2m_imc_reads.from_tgr uncore interconnect M2M Reads Issued to iMC : From TGR - All Channels event=0x37,umask=0x740 01 unc_m2m_imc_reads.isoch uncore interconnect M2M Reads Issued to iMC : Critical Priority - All Channels event=0x37,umask=0x702 01 unc_m2m_imc_reads.normal uncore interconnect M2M Reads Issued to iMC : Normal Priority - All Channels event=0x37,umask=0x701 01 unc_m2m_imc_reads.to_ddr_as_cache uncore interconnect M2M Reads Issued to iMC : DDR, acting as Cache - All Channels event=0x37,umask=0x710 01 unc_m2m_imc_reads.to_ddr_as_mem uncore interconnect M2M Reads Issued to iMC : DDR - All Channels event=0x37,umask=0x708 01 unc_m2m_imc_reads.to_pmm uncore interconnect M2M Reads Issued to iMC : PMM - All Channels event=0x37,umask=0x720 01 unc_m2m_imc_writes.all uncore interconnect M2M Writes Issued to iMC : All Writes - All Channels event=0x38,umask=0x1c10 01 unc_m2m_imc_writes.ch0_all uncore interconnect M2M Writes Issued to iMC : All Writes - Ch0 event=0x38,umask=0x410 01 unc_m2m_imc_writes.ch0_from_tgr uncore interconnect M2M Writes Issued to iMC : From TGR - Ch0 event=0x38 01 unc_m2m_imc_writes.ch0_full uncore interconnect M2M Writes Issued to iMC : Full Line Non-ISOCH - Ch0 event=0x38,umask=0x401 01 unc_m2m_imc_writes.ch0_full_isoch uncore interconnect M2M Writes Issued to iMC : ISOCH Full Line - Ch0 event=0x38,umask=0x404 01 unc_m2m_imc_writes.ch0_ni uncore interconnect M2M Writes Issued to iMC : Non-Inclusive - Ch0 event=0x38 01 unc_m2m_imc_writes.ch0_ni_miss uncore interconnect M2M Writes Issued to iMC : Non-Inclusive Miss - Ch0 event=0x38 01 unc_m2m_imc_writes.ch0_partial uncore interconnect M2M Writes Issued to iMC : Partial Non-ISOCH - Ch0 event=0x38,umask=0x402 01 unc_m2m_imc_writes.ch0_partial_isoch uncore interconnect M2M Writes Issued to iMC : ISOCH Partial - Ch0 event=0x38,umask=0x408 01 unc_m2m_imc_writes.ch0_to_ddr_as_cache uncore interconnect M2M Writes Issued to iMC : DDR, acting as Cache - Ch0 event=0x38,umask=0x440 01 unc_m2m_imc_writes.ch0_to_ddr_as_mem uncore interconnect M2M Writes Issued to iMC : DDR - Ch0 event=0x38,umask=0x420 01 unc_m2m_imc_writes.ch0_to_pmm uncore interconnect M2M Writes Issued to iMC : PMM - Ch0 event=0x38,umask=0x480 01 M2M Writes Issued to iMC : PMM - Ch0 : Counts all PMM dimm writes requests(full line and partial) sent from M2M to iMC unc_m2m_imc_writes.ch1_all uncore interconnect M2M Writes Issued to iMC : All Writes - Ch1 event=0x38,umask=0x810 01 unc_m2m_imc_writes.ch1_from_tgr uncore interconnect M2M Writes Issued to iMC : From TGR - Ch1 event=0x38 01 unc_m2m_imc_writes.ch1_full uncore interconnect M2M Writes Issued to iMC : Full Line Non-ISOCH - Ch1 event=0x38,umask=0x801 01 unc_m2m_imc_writes.ch1_full_isoch uncore interconnect M2M Writes Issued to iMC : ISOCH Full Line - Ch1 event=0x38,umask=0x804 01 unc_m2m_imc_writes.ch1_ni uncore interconnect M2M Writes Issued to iMC : Non-Inclusive - Ch1 event=0x38 01 unc_m2m_imc_writes.ch1_ni_miss uncore interconnect M2M Writes Issued to iMC : Non-Inclusive Miss - Ch1 event=0x38 01 unc_m2m_imc_writes.ch1_partial uncore interconnect M2M Writes Issued to iMC : Partial Non-ISOCH - Ch1 event=0x38,umask=0x802 01 unc_m2m_imc_writes.ch1_partial_isoch uncore interconnect M2M Writes Issued to iMC : ISOCH Partial - Ch1 event=0x38,umask=0x808 01 unc_m2m_imc_writes.ch1_to_ddr_as_cache uncore interconnect M2M Writes Issued to iMC : DDR, acting as Cache - Ch1 event=0x38,umask=0x840 01 unc_m2m_imc_writes.ch1_to_ddr_as_mem uncore interconnect M2M Writes Issued to iMC : DDR - Ch1 event=0x38,umask=0x820 01 unc_m2m_imc_writes.ch1_to_pmm uncore interconnect M2M Writes Issued to iMC : PMM - Ch1 event=0x38,umask=0x880 01 M2M Writes Issued to iMC : PMM - Ch1 : Counts all PMM dimm writes requests(full line and partial) sent from M2M to iMC unc_m2m_imc_writes.from_tgr uncore interconnect M2M Writes Issued to iMC : From TGR - All Channels event=0x38 01 unc_m2m_imc_writes.full uncore interconnect M2M Writes Issued to iMC : Full Line Non-ISOCH - All Channels event=0x38,umask=0x1c01 01 unc_m2m_imc_writes.full_isoch uncore interconnect M2M Writes Issued to iMC : ISOCH Full Line - All Channels event=0x38,umask=0x1c04 01 unc_m2m_imc_writes.ni uncore interconnect M2M Writes Issued to iMC : Non-Inclusive - All Channels event=0x38 01 unc_m2m_imc_writes.ni_miss uncore interconnect M2M Writes Issued to iMC : Non-Inclusive Miss - All Channels event=0x38 01 unc_m2m_imc_writes.partial uncore interconnect M2M Writes Issued to iMC : Partial Non-ISOCH - All Channels event=0x38,umask=0x1c02 01 unc_m2m_imc_writes.partial_isoch uncore interconnect M2M Writes Issued to iMC : ISOCH Partial - All Channels event=0x38,umask=0x1c08 01 unc_m2m_imc_writes.to_ddr_as_cache uncore interconnect M2M Writes Issued to iMC : DDR, acting as Cache - All Channels event=0x38,umask=0x1c40 01 unc_m2m_imc_writes.to_ddr_as_mem uncore interconnect M2M Writes Issued to iMC : DDR - All Channels event=0x38,umask=0x1c20 01 unc_m2m_imc_writes.to_pmm uncore interconnect M2M Writes Issued to iMC : PMM - All Channels event=0x38,umask=0x1c80 01 unc_m2m_mirr_wrq_inserts uncore interconnect Write Tracker Inserts event=0x64 01 unc_m2m_mirr_wrq_occupancy uncore interconnect Write Tracker Occupancy event=0x65 01 unc_m2m_misc_external.mbe_inst0 uncore interconnect Miscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI0 event=0xe6,umask=0x1 01 unc_m2m_misc_external.mbe_inst1 uncore interconnect Miscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI1 event=0xe6,umask=0x2 01 unc_m2m_pkt_match.mc uncore interconnect Number Packet Header Matches : MC Match event=0x4c,umask=0x2 01 unc_m2m_pkt_match.mesh uncore interconnect Number Packet Header Matches : Mesh Match event=0x4c,umask=0x1 01 unc_m2m_prefcam_cis_drops uncore interconnect UNC_M2M_PREFCAM_CIS_DROPS event=0x73 01 unc_m2m_prefcam_cycles_full.allch uncore interconnect Prefetch CAM Cycles Full : All Channels event=0x6b,umask=0x7 01 unc_m2m_prefcam_cycles_full.ch0 uncore interconnect Prefetch CAM Cycles Full : Channel 0 event=0x6b,umask=0x1 01 unc_m2m_prefcam_cycles_full.ch1 uncore interconnect Prefetch CAM Cycles Full : Channel 1 event=0x6b,umask=0x2 01 unc_m2m_prefcam_cycles_full.ch2 uncore interconnect Prefetch CAM Cycles Full : Channel 2 event=0x6b,umask=0x4 01 unc_m2m_prefcam_cycles_ne.allch uncore interconnect Prefetch CAM Cycles Not Empty : All Channels event=0x6c,umask=0x7 01 unc_m2m_prefcam_cycles_ne.ch0 uncore interconnect Prefetch CAM Cycles Not Empty : Channel 0 event=0x6c,umask=0x1 01 unc_m2m_prefcam_cycles_ne.ch1 uncore interconnect Prefetch CAM Cycles Not Empty : Channel 1 event=0x6c,umask=0x2 01 unc_m2m_prefcam_cycles_ne.ch2 uncore interconnect Prefetch CAM Cycles Not Empty : Channel 2 event=0x6c,umask=0x4 01 unc_m2m_prefcam_deallocs.ch0_hita0_inval uncore interconnect Prefetch CAM Deallocs event=0x6e,umask=0x1 01 unc_m2m_prefcam_deallocs.ch0_hita1_inval uncore interconnect Prefetch CAM Deallocs event=0x6e,umask=0x2 01 unc_m2m_prefcam_deallocs.ch0_miss_inval uncore interconnect Prefetch CAM Deallocs event=0x6e,umask=0x4 01 unc_m2m_prefcam_deallocs.ch0_rsp_pdreset uncore interconnect Prefetch CAM Deallocs event=0x6e,umask=0x8 01 unc_m2m_prefcam_deallocs.ch1_hita0_inval uncore interconnect Prefetch CAM Deallocs event=0x6e,umask=0x10 01 unc_m2m_prefcam_deallocs.ch1_hita1_inval uncore interconnect Prefetch CAM Deallocs event=0x6e,umask=0x20 01 unc_m2m_prefcam_deallocs.ch1_miss_inval uncore interconnect Prefetch CAM Deallocs event=0x6e,umask=0x40 01 unc_m2m_prefcam_deallocs.ch1_rsp_pdreset uncore interconnect Prefetch CAM Deallocs event=0x6e,umask=0x80 01 unc_m2m_prefcam_deallocs.ch2_hita0_inval uncore interconnect Prefetch CAM Deallocs event=0x6e 01 unc_m2m_prefcam_deallocs.ch2_hita1_inval uncore interconnect Prefetch CAM Deallocs event=0x6e 01 unc_m2m_prefcam_deallocs.ch2_miss_inval uncore interconnect Prefetch CAM Deallocs event=0x6e 01 unc_m2m_prefcam_deallocs.ch2_rsp_pdreset uncore interconnect Prefetch CAM Deallocs event=0x6e 01 unc_m2m_prefcam_demand_drops.ch0_upi uncore interconnect Data Prefetches Dropped : UPI - Ch 0 event=0x6f,umask=0x2 01 unc_m2m_prefcam_demand_drops.ch0_xpt uncore interconnect Data Prefetches Dropped : XPT - Ch 0 event=0x6f,umask=0x1 01 unc_m2m_prefcam_demand_drops.ch1_upi uncore interconnect Data Prefetches Dropped : UPI - Ch 1 event=0x6f,umask=0x8 01 unc_m2m_prefcam_demand_drops.ch1_xpt uncore interconnect Data Prefetches Dropped : XPT - Ch 1 event=0x6f,umask=0x4 01 unc_m2m_prefcam_demand_drops.ch2_upi uncore interconnect Data Prefetches Dropped : UPI - Ch 2 event=0x6f,umask=0x20 01 unc_m2m_prefcam_demand_drops.ch2_xpt uncore interconnect Data Prefetches Dropped : XPT - Ch 2 event=0x6f,umask=0x10 01 unc_m2m_prefcam_demand_drops.upi_allch uncore interconnect Data Prefetches Dropped : UPI - All Channels event=0x6f,umask=0x2a 01 unc_m2m_prefcam_demand_drops.xpt_allch uncore interconnect Data Prefetches Dropped : XPT - All Channels event=0x6f,umask=0x15 01 unc_m2m_prefcam_demand_merge.ch0_xptupi uncore interconnect Demands Merged with CAMed Prefetches : XPT & UPI- Ch 0 event=0x74,umask=0x1 01 Demands Merged with CAMed Prefetches : XPT & UPI - Ch 0 unc_m2m_prefcam_demand_merge.ch1_xptupi uncore interconnect Demands Merged with CAMed Prefetches : XPT & UPI - Ch 1 event=0x74,umask=0x4 01 Demands Merged with CAMed Prefetches : XPT & UPI- Ch 1 unc_m2m_prefcam_demand_merge.ch2_xptupi uncore interconnect Demands Merged with CAMed Prefetches : XPT & UPI- Ch 2 event=0x74,umask=0x10 01 Demands Merged with CAMed Prefetches : XPT & UPI - Ch 2 unc_m2m_prefcam_demand_merge.xptupi_allch uncore interconnect Demands Merged with CAMed Prefetches : XPT & UPI- All Channels event=0x74,umask=0x15 01 Demands Merged with CAMed Prefetches : XPT & UPI - All Channels unc_m2m_prefcam_demand_no_merge.ch0_xptupi uncore interconnect Demands Not Merged with CAMed Prefetches : XPT & UPI - Ch 0 event=0x75,umask=0x1 01 Demands Not Merged with CAMed Prefetches : XPT & UPI- Ch 0 unc_m2m_prefcam_demand_no_merge.ch1_xptupi uncore interconnect Demands Not Merged with CAMed Prefetches : XPT & UPI - Ch 1 event=0x75,umask=0x4 01 Demands Not Merged with CAMed Prefetches : XPT & UPI- Ch 1 unc_m2m_prefcam_demand_no_merge.ch2_xptupi uncore interconnect Demands Not Merged with CAMed Prefetches : XPT & UPI - Ch 2 event=0x75,umask=0x10 01 unc_m2m_prefcam_demand_no_merge.xptupi_allch uncore interconnect Demands Not Merged with CAMed Prefetches : XPT & UPI - All Channels event=0x75,umask=0x15 01 unc_m2m_prefcam_drop_reasons_ch0.errorblk_rxc uncore interconnect Data Prefetches Dropped Ch0 - Reasons event=0x70,umask=0x10 01 unc_m2m_prefcam_drop_reasons_ch0.not_pf_sad_region uncore interconnect Data Prefetches Dropped Ch0 - Reasons event=0x70,umask=0x2 01 unc_m2m_prefcam_drop_reasons_ch0.pf_ad_crd uncore interconnect Data Prefetches Dropped Ch0 - Reasons event=0x70,umask=0x20 01 unc_m2m_prefcam_drop_reasons_ch0.pf_cam_full uncore interconnect Data Prefetches Dropped Ch0 - Reasons event=0x70,umask=0x40 01 unc_m2m_prefcam_drop_reasons_ch0.pf_cam_hit uncore interconnect Data Prefetches Dropped Ch0 - Reasons event=0x70,umask=0x4 01 unc_m2m_prefcam_drop_reasons_ch0.pf_secure_drop uncore interconnect Data Prefetches Dropped Ch0 - Reasons event=0x70,umask=0x1 01 unc_m2m_prefcam_drop_reasons_ch0.rpq_proxy uncore interconnect Data Prefetches Dropped Ch0 - Reasons event=0x70 01 unc_m2m_prefcam_drop_reasons_ch0.stop_b2b uncore interconnect Data Prefetches Dropped Ch0 - Reasons event=0x70,umask=0x8 01 unc_m2m_prefcam_drop_reasons_ch0.upi_thresh uncore interconnect Data Prefetches Dropped Ch0 - Reasons event=0x70 01 unc_m2m_prefcam_drop_reasons_ch0.wpq_proxy uncore interconnect Data Prefetches Dropped Ch0 - Reasons event=0x70,umask=0x80 01 unc_m2m_prefcam_drop_reasons_ch0.xpt_thresh uncore interconnect Data Prefetches Dropped Ch0 - Reasons event=0x70 01 unc_m2m_prefcam_drop_reasons_ch1.errorblk_rxc uncore interconnect Data Prefetches Dropped Ch1 - Reasons event=0x71,umask=0x10 01 unc_m2m_prefcam_drop_reasons_ch1.not_pf_sad_region uncore interconnect Data Prefetches Dropped Ch1 - Reasons event=0x71,umask=0x2 01 unc_m2m_prefcam_drop_reasons_ch1.pf_ad_crd uncore interconnect Data Prefetches Dropped Ch1 - Reasons event=0x71,umask=0x20 01 unc_m2m_prefcam_drop_reasons_ch1.pf_cam_full uncore interconnect Data Prefetches Dropped Ch1 - Reasons event=0x71,umask=0x40 01 unc_m2m_prefcam_drop_reasons_ch1.pf_cam_hit uncore interconnect Data Prefetches Dropped Ch1 - Reasons event=0x71,umask=0x4 01 unc_m2m_prefcam_drop_reasons_ch1.pf_secure_drop uncore interconnect Data Prefetches Dropped Ch1 - Reasons event=0x71,umask=0x1 01 unc_m2m_prefcam_drop_reasons_ch1.rpq_proxy uncore interconnect Data Prefetches Dropped Ch1 - Reasons event=0x71 01 unc_m2m_prefcam_drop_reasons_ch1.stop_b2b uncore interconnect Data Prefetches Dropped Ch1 - Reasons event=0x71,umask=0x8 01 unc_m2m_prefcam_drop_reasons_ch1.upi_thresh uncore interconnect Data Prefetches Dropped Ch1 - Reasons event=0x71 01 unc_m2m_prefcam_drop_reasons_ch1.wpq_proxy uncore interconnect Data Prefetches Dropped Ch1 - Reasons event=0x71,umask=0x80 01 unc_m2m_prefcam_drop_reasons_ch1.xpt_thresh uncore interconnect Data Prefetches Dropped Ch1 - Reasons event=0x71 01 unc_m2m_prefcam_drop_reasons_ch2.errorblk_rxc uncore interconnect Data Prefetches Dropped Ch2 - Reasons event=0x72,umask=0x10 01 unc_m2m_prefcam_drop_reasons_ch2.not_pf_sad_region uncore interconnect Data Prefetches Dropped Ch2 - Reasons event=0x72,umask=0x2 01 unc_m2m_prefcam_drop_reasons_ch2.pf_ad_crd uncore interconnect Data Prefetches Dropped Ch2 - Reasons event=0x72,umask=0x20 01 unc_m2m_prefcam_drop_reasons_ch2.pf_cam_full uncore interconnect Data Prefetches Dropped Ch2 - Reasons event=0x72,umask=0x40 01 unc_m2m_prefcam_drop_reasons_ch2.pf_cam_hit uncore interconnect Data Prefetches Dropped Ch2 - Reasons event=0x72,umask=0x4 01 unc_m2m_prefcam_drop_reasons_ch2.pf_secure_drop uncore interconnect Data Prefetches Dropped Ch2 - Reasons event=0x72,umask=0x1 01 unc_m2m_prefcam_drop_reasons_ch2.rpq_proxy uncore interconnect Data Prefetches Dropped Ch2 - Reasons event=0x72 01 unc_m2m_prefcam_drop_reasons_ch2.stop_b2b uncore interconnect Data Prefetches Dropped Ch2 - Reasons event=0x72,umask=0x8 01 unc_m2m_prefcam_drop_reasons_ch2.upi_thresh uncore interconnect Data Prefetches Dropped Ch2 - Reasons event=0x72 01 unc_m2m_prefcam_drop_reasons_ch2.wpq_proxy uncore interconnect Data Prefetches Dropped Ch2 - Reasons event=0x72,umask=0x80 01 unc_m2m_prefcam_drop_reasons_ch2.xpt_thresh uncore interconnect Data Prefetches Dropped Ch2 - Reasons event=0x72 01 unc_m2m_prefcam_inserts.ch0_upi uncore interconnect Prefetch CAM Inserts : UPI - Ch 0 event=0x6d,umask=0x2 01 unc_m2m_prefcam_inserts.ch0_xpt uncore interconnect Prefetch CAM Inserts : XPT - Ch 0 event=0x6d,umask=0x1 01 unc_m2m_prefcam_inserts.ch1_upi uncore interconnect Prefetch CAM Inserts : UPI - Ch 1 event=0x6d,umask=0x8 01 unc_m2m_prefcam_inserts.ch1_xpt uncore interconnect Prefetch CAM Inserts : XPT - Ch 1 event=0x6d,umask=0x4 01 unc_m2m_prefcam_inserts.ch2_upi uncore interconnect Prefetch CAM Inserts : UPI - Ch 2 event=0x6d,umask=0x20 01 unc_m2m_prefcam_inserts.ch2_xpt uncore interconnect Prefetch CAM Inserts : XPT - Ch 2 event=0x6d,umask=0x10 01 unc_m2m_prefcam_inserts.upi_allch uncore interconnect Prefetch CAM Inserts : UPI - All Channels event=0x6d,umask=0x2a 01 unc_m2m_prefcam_inserts.xpt_allch uncore interconnect Prefetch CAM Inserts : XPT - All Channels event=0x6d,umask=0x15 01 unc_m2m_prefcam_occupancy.allch uncore interconnect Prefetch CAM Occupancy : All Channels event=0x6a,umask=0x7 01 unc_m2m_prefcam_occupancy.ch0 uncore interconnect Prefetch CAM Occupancy : Channel 0 event=0x6a,umask=0x1 01 unc_m2m_prefcam_occupancy.ch1 uncore interconnect Prefetch CAM Occupancy : Channel 1 event=0x6a,umask=0x2 01 unc_m2m_prefcam_occupancy.ch2 uncore interconnect Prefetch CAM Occupancy : Channel 2 event=0x6a,umask=0x4 01 unc_m2m_prefcam_resp_miss.allch uncore interconnect : All Channels event=0x76,umask=0x7 01 unc_m2m_prefcam_resp_miss.ch0 uncore interconnect : Channel 0 event=0x76,umask=0x1 01 unc_m2m_prefcam_resp_miss.ch1 uncore interconnect : Channel 1 event=0x76,umask=0x2 01 unc_m2m_prefcam_resp_miss.ch2 uncore interconnect : Channel 2 event=0x76,umask=0x4 01 unc_m2m_prefcam_rxc_cycles_ne uncore interconnect UNC_M2M_PREFCAM_RxC_CYCLES_NE event=0x79 01 unc_m2m_prefcam_rxc_deallocs.1lm_posted uncore interconnect UNC_M2M_PREFCAM_RxC_DEALLOCS.1LM_POSTED event=0x7a,umask=0x2 01 unc_m2m_prefcam_rxc_deallocs.cis uncore interconnect UNC_M2M_PREFCAM_RxC_DEALLOCS.CIS event=0x7a,umask=0x8 01 unc_m2m_prefcam_rxc_deallocs.pmm_memmode_accept uncore interconnect UNC_M2M_PREFCAM_RxC_DEALLOCS.PMM_MEMMODE_ACCEPT event=0x7a,umask=0x4 01 unc_m2m_prefcam_rxc_deallocs.squashed uncore interconnect UNC_M2M_PREFCAM_RxC_DEALLOCS.SQUASHED event=0x7a,umask=0x1 01 unc_m2m_prefcam_rxc_inserts uncore interconnect UNC_M2M_PREFCAM_RxC_INSERTS event=0x78 01 unc_m2m_prefcam_rxc_occupancy uncore interconnect UNC_M2M_PREFCAM_RxC_OCCUPANCY event=0x77 01 unc_m2m_ring_bounces_horz.ad uncore interconnect Messages that bounced on the Horizontal Ring. : AD event=0xac,umask=0x1 01 Messages that bounced on the Horizontal Ring. : AD : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2m_ring_bounces_horz.ak uncore interconnect Messages that bounced on the Horizontal Ring. : AK event=0xac,umask=0x2 01 Messages that bounced on the Horizontal Ring. : AK : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2m_ring_bounces_horz.bl uncore interconnect Messages that bounced on the Horizontal Ring. : BL event=0xac,umask=0x4 01 Messages that bounced on the Horizontal Ring. : BL : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2m_ring_bounces_horz.iv uncore interconnect Messages that bounced on the Horizontal Ring. : IV event=0xac,umask=0x8 01 Messages that bounced on the Horizontal Ring. : IV : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2m_ring_bounces_vert.ad uncore interconnect Messages that bounced on the Vertical Ring. : AD event=0xaa,umask=0x1 01 Messages that bounced on the Vertical Ring. : AD : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2m_ring_bounces_vert.ak uncore interconnect Messages that bounced on the Vertical Ring. : Acknowledgements to core event=0xaa,umask=0x2 01 Messages that bounced on the Vertical Ring. : Acknowledgements to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2m_ring_bounces_vert.akc uncore interconnect Messages that bounced on the Vertical Ring event=0xaa,umask=0x10 01 Messages that bounced on the Vertical Ring. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2m_ring_bounces_vert.bl uncore interconnect Messages that bounced on the Vertical Ring. : Data Responses to core event=0xaa,umask=0x4 01 Messages that bounced on the Vertical Ring. : Data Responses to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2m_ring_bounces_vert.iv uncore interconnect Messages that bounced on the Vertical Ring. : Snoops of processor's cache event=0xaa,umask=0x8 01 Messages that bounced on the Vertical Ring. : Snoops of processor's cache. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2m_ring_sink_starved_horz.ad uncore interconnect Sink Starvation on Horizontal Ring : AD event=0xad,umask=0x1 01 unc_m2m_ring_sink_starved_horz.ak uncore interconnect Sink Starvation on Horizontal Ring : AK event=0xad,umask=0x2 01 unc_m2m_ring_sink_starved_horz.ak_ag1 uncore interconnect Sink Starvation on Horizontal Ring : Acknowledgements to Agent 1 event=0xad,umask=0x20 01 unc_m2m_ring_sink_starved_horz.bl uncore interconnect Sink Starvation on Horizontal Ring : BL event=0xad,umask=0x4 01 unc_m2m_ring_sink_starved_horz.iv uncore interconnect Sink Starvation on Horizontal Ring : IV event=0xad,umask=0x8 01 unc_m2m_ring_sink_starved_vert.ad uncore interconnect Sink Starvation on Vertical Ring : AD event=0xab,umask=0x1 01 unc_m2m_ring_sink_starved_vert.ak uncore interconnect Sink Starvation on Vertical Ring : Acknowledgements to core event=0xab,umask=0x2 01 unc_m2m_ring_sink_starved_vert.akc uncore interconnect Sink Starvation on Vertical Ring event=0xab,umask=0x10 01 unc_m2m_ring_sink_starved_vert.bl uncore interconnect Sink Starvation on Vertical Ring : Data Responses to core event=0xab,umask=0x4 01 unc_m2m_ring_sink_starved_vert.iv uncore interconnect Sink Starvation on Vertical Ring : Snoops of processor's cache event=0xab,umask=0x8 01 unc_m2m_ring_src_thrtl uncore interconnect Source Throttle event=0xae 01 unc_m2m_rpq_no_reg_crd.ch0 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Regular : Channel 0 event=0x43,umask=0x1 01 unc_m2m_rpq_no_reg_crd.ch1 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Regular : Channel 1 event=0x43,umask=0x2 01 unc_m2m_rpq_no_reg_crd.ch2 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Regular : Channel 2 event=0x43,umask=0x4 01 unc_m2m_rpq_no_reg_crd_pmm.chn0 uncore interconnect M2M->iMC RPQ Cycles w/Credits - PMM : Channel 0 event=0x4f,umask=0x1 01 unc_m2m_rpq_no_reg_crd_pmm.chn1 uncore interconnect M2M->iMC RPQ Cycles w/Credits - PMM : Channel 1 event=0x4f,umask=0x2 01 unc_m2m_rpq_no_reg_crd_pmm.chn2 uncore interconnect M2M->iMC RPQ Cycles w/Credits - PMM : Channel 2 event=0x4f,umask=0x4 01 unc_m2m_rpq_no_spec_crd.ch0 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Special : Channel 0 event=0x44,umask=0x1 01 unc_m2m_rpq_no_spec_crd.ch1 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Special : Channel 1 event=0x44,umask=0x2 01 unc_m2m_rpq_no_spec_crd.ch2 uncore interconnect M2M to iMC RPQ Cycles w/Credits - Special : Channel 2 event=0x44,umask=0x4 01 unc_m2m_rxc_ad_inserts uncore interconnect AD Ingress (from CMS) Allocations event=0x1 01 unc_m2m_rxc_ad_pref_occupancy uncore interconnect AD Ingress (from CMS) Occupancy - Prefetches event=0x77 01 unc_m2m_rxc_ak_wr_cmp uncore interconnect AK Egress (to CMS) Allocations event=0x5c 01 unc_m2m_rxr_busy_starved.ad_all uncore interconnect Transgress Injection Starvation : AD - All event=0xe5,umask=0x11 01 Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority : All == Credited + Uncredited unc_m2m_rxr_busy_starved.ad_crd uncore interconnect Transgress Injection Starvation : AD - Credited event=0xe5,umask=0x10 01 Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2m_rxr_busy_starved.ad_uncrd uncore interconnect Transgress Injection Starvation : AD - Uncredited event=0xe5,umask=0x1 01 Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2m_rxr_busy_starved.bl_all uncore interconnect Transgress Injection Starvation : BL - All event=0xe5,umask=0x44 01 Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority : All == Credited + Uncredited unc_m2m_rxr_busy_starved.bl_crd uncore interconnect Transgress Injection Starvation : BL - Credited event=0xe5,umask=0x40 01 Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2m_rxr_busy_starved.bl_uncrd uncore interconnect Transgress Injection Starvation : BL - Uncredited event=0xe5,umask=0x4 01 Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2m_rxr_bypass.ad_all uncore interconnect Transgress Ingress Bypass : AD - All event=0xe2,umask=0x11 01 Transgress Ingress Bypass : AD - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncredited unc_m2m_rxr_bypass.ad_crd uncore interconnect Transgress Ingress Bypass : AD - Credited event=0xe2,umask=0x10 01 Transgress Ingress Bypass : AD - Credited : Number of packets bypassing the CMS Ingress unc_m2m_rxr_bypass.ad_uncrd uncore interconnect Transgress Ingress Bypass : AD - Uncredited event=0xe2,umask=0x1 01 Transgress Ingress Bypass : AD - Uncredited : Number of packets bypassing the CMS Ingress unc_m2m_rxr_bypass.ak uncore interconnect Transgress Ingress Bypass : AK event=0xe2,umask=0x2 01 Transgress Ingress Bypass : AK : Number of packets bypassing the CMS Ingress unc_m2m_rxr_bypass.akc_uncrd uncore interconnect Transgress Ingress Bypass : AKC - Uncredited event=0xe2,umask=0x80 01 Transgress Ingress Bypass : AKC - Uncredited : Number of packets bypassing the CMS Ingress unc_m2m_rxr_bypass.bl_all uncore interconnect Transgress Ingress Bypass : BL - All event=0xe2,umask=0x44 01 Transgress Ingress Bypass : BL - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncredited unc_m2m_rxr_bypass.bl_crd uncore interconnect Transgress Ingress Bypass : BL - Credited event=0xe2,umask=0x40 01 Transgress Ingress Bypass : BL - Credited : Number of packets bypassing the CMS Ingress unc_m2m_rxr_bypass.bl_uncrd uncore interconnect Transgress Ingress Bypass : BL - Uncredited event=0xe2,umask=0x4 01 Transgress Ingress Bypass : BL - Uncredited : Number of packets bypassing the CMS Ingress unc_m2m_rxr_bypass.iv uncore interconnect Transgress Ingress Bypass : IV event=0xe2,umask=0x8 01 Transgress Ingress Bypass : IV : Number of packets bypassing the CMS Ingress unc_m2m_rxr_crd_starved.ad_all uncore interconnect Transgress Injection Starvation : AD - All event=0xe3,umask=0x11 01 Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncredited unc_m2m_rxr_crd_starved.ad_crd uncore interconnect Transgress Injection Starvation : AD - Credited event=0xe3,umask=0x10 01 Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.ad_uncrd uncore interconnect Transgress Injection Starvation : AD - Uncredited event=0xe3,umask=0x1 01 Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.ak uncore interconnect Transgress Injection Starvation : AK event=0xe3,umask=0x2 01 Transgress Injection Starvation : AK : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.bl_all uncore interconnect Transgress Injection Starvation : BL - All event=0xe3,umask=0x44 01 Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncredited unc_m2m_rxr_crd_starved.bl_crd uncore interconnect Transgress Injection Starvation : BL - Credited event=0xe3,umask=0x40 01 Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.bl_uncrd uncore interconnect Transgress Injection Starvation : BL - Uncredited event=0xe3,umask=0x4 01 Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.ifv uncore interconnect Transgress Injection Starvation : IFV - Credited event=0xe3,umask=0x80 01 Transgress Injection Starvation : IFV - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved.iv uncore interconnect Transgress Injection Starvation : IV event=0xe3,umask=0x8 01 Transgress Injection Starvation : IV : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_crd_starved_1 uncore interconnect Transgress Injection Starvation event=0xe4 01 Transgress Injection Starvation : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2m_rxr_inserts.ad_all uncore interconnect Transgress Ingress Allocations : AD - All event=0xe1,umask=0x11 01 Transgress Ingress Allocations : AD - All : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m2m_rxr_inserts.ad_crd uncore interconnect Transgress Ingress Allocations : AD - Credited event=0xe1,umask=0x10 01 Transgress Ingress Allocations : AD - Credited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_inserts.ad_uncrd uncore interconnect Transgress Ingress Allocations : AD - Uncredited event=0xe1,umask=0x1 01 Transgress Ingress Allocations : AD - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_inserts.ak uncore interconnect Transgress Ingress Allocations : AK event=0xe1,umask=0x2 01 Transgress Ingress Allocations : AK : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_inserts.akc_uncrd uncore interconnect Transgress Ingress Allocations : AKC - Uncredited event=0xe1,umask=0x80 01 Transgress Ingress Allocations : AKC - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_inserts.bl_all uncore interconnect Transgress Ingress Allocations : BL - All event=0xe1,umask=0x44 01 Transgress Ingress Allocations : BL - All : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m2m_rxr_inserts.bl_crd uncore interconnect Transgress Ingress Allocations : BL - Credited event=0xe1,umask=0x40 01 Transgress Ingress Allocations : BL - Credited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_inserts.bl_uncrd uncore interconnect Transgress Ingress Allocations : BL - Uncredited event=0xe1,umask=0x4 01 Transgress Ingress Allocations : BL - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_inserts.iv uncore interconnect Transgress Ingress Allocations : IV event=0xe1,umask=0x8 01 Transgress Ingress Allocations : IV : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.ad_all uncore interconnect Transgress Ingress Occupancy : AD - All event=0xe0,umask=0x11 01 Transgress Ingress Occupancy : AD - All : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m2m_rxr_occupancy.ad_crd uncore interconnect Transgress Ingress Occupancy : AD - Credited event=0xe0,umask=0x10 01 Transgress Ingress Occupancy : AD - Credited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.ad_uncrd uncore interconnect Transgress Ingress Occupancy : AD - Uncredited event=0xe0,umask=0x1 01 Transgress Ingress Occupancy : AD - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.ak uncore interconnect Transgress Ingress Occupancy : AK event=0xe0,umask=0x2 01 Transgress Ingress Occupancy : AK : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.akc_uncrd uncore interconnect Transgress Ingress Occupancy : AKC - Uncredited event=0xe0,umask=0x80 01 Transgress Ingress Occupancy : AKC - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.bl_all uncore interconnect Transgress Ingress Occupancy : BL - All event=0xe0,umask=0x44 01 Transgress Ingress Occupancy : BL - All : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m2m_rxr_occupancy.bl_crd uncore interconnect Transgress Ingress Occupancy : BL - Credited event=0xe0,umask=0x20 01 Transgress Ingress Occupancy : BL - Credited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.bl_uncrd uncore interconnect Transgress Ingress Occupancy : BL - Uncredited event=0xe0,umask=0x4 01 Transgress Ingress Occupancy : BL - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_rxr_occupancy.iv uncore interconnect Transgress Ingress Occupancy : IV event=0xe0,umask=0x8 01 Transgress Ingress Occupancy : IV : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2m_scoreboard_ad_retry_accepts uncore interconnect UNC_M2M_SCOREBOARD_AD_RETRY_ACCEPTS event=0x33 01 unc_m2m_scoreboard_ad_retry_rejects uncore interconnect UNC_M2M_SCOREBOARD_AD_RETRY_REJECTS event=0x34 01 unc_m2m_scoreboard_bl_retry_accepts uncore interconnect Retry - Mem Mirroring Mode event=0x35 01 unc_m2m_scoreboard_bl_retry_rejects uncore interconnect Retry - Mem Mirroring Mode event=0x36 01 unc_m2m_scoreboard_rd_accepts uncore interconnect Scoreboard Accepts event=0x2f 01 unc_m2m_scoreboard_rd_rejects uncore interconnect Scoreboard Rejects event=0x30 01 unc_m2m_scoreboard_wr_accepts uncore interconnect Scoreboard Accepts event=0x31 01 unc_m2m_scoreboard_wr_rejects uncore interconnect Scoreboard Rejects event=0x32 01 unc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr0 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 0 event=0xd0,umask=0x1 01 Stall on No AD Agent0 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr1 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 1 event=0xd0,umask=0x2 01 Stall on No AD Agent0 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr2 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 2 event=0xd0,umask=0x4 01 Stall on No AD Agent0 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr3 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 3 event=0xd0,umask=0x8 01 Stall on No AD Agent0 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr4 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 4 event=0xd0,umask=0x10 01 Stall on No AD Agent0 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr5 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 5 event=0xd0,umask=0x20 01 Stall on No AD Agent0 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr6 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 6 event=0xd0,umask=0x40 01 Stall on No AD Agent0 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag0.tgr7 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 7 event=0xd0,umask=0x80 01 Stall on No AD Agent0 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr0 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 0 event=0xd2,umask=0x1 01 Stall on No AD Agent1 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr1 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 1 event=0xd2,umask=0x2 01 Stall on No AD Agent1 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr2 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 2 event=0xd2,umask=0x4 01 Stall on No AD Agent1 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr3 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 3 event=0xd2,umask=0x8 01 Stall on No AD Agent1 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr4 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 4 event=0xd2,umask=0x10 01 Stall on No AD Agent1 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr5 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 5 event=0xd2,umask=0x20 01 Stall on No AD Agent1 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr6 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 6 event=0xd2,umask=0x40 01 Stall on No AD Agent1 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_ad_ag1.tgr7 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 7 event=0xd2,umask=0x80 01 Stall on No AD Agent1 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr0 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 0 event=0xd4,umask=0x1 01 Stall on No BL Agent0 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr1 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 1 event=0xd4,umask=0x2 01 Stall on No BL Agent0 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr2 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 2 event=0xd4,umask=0x4 01 Stall on No BL Agent0 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr3 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 3 event=0xd4,umask=0x8 01 Stall on No BL Agent0 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr4 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 4 event=0xd4,umask=0x10 01 Stall on No BL Agent0 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr5 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 5 event=0xd4,umask=0x20 01 Stall on No BL Agent0 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr6 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 6 event=0xd4,umask=0x40 01 Stall on No BL Agent0 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag0.tgr7 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 7 event=0xd4,umask=0x80 01 Stall on No BL Agent0 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr0 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 0 event=0xd6,umask=0x1 01 Stall on No BL Agent1 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr1 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 1 event=0xd6,umask=0x2 01 Stall on No BL Agent1 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr2 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 2 event=0xd6,umask=0x4 01 Stall on No BL Agent1 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr3 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 3 event=0xd6,umask=0x8 01 Stall on No BL Agent1 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr4 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 4 event=0xd6,umask=0x10 01 Stall on No BL Agent1 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr5 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 5 event=0xd6,umask=0x20 01 Stall on No BL Agent1 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr6 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 6 event=0xd6,umask=0x40 01 Stall on No BL Agent1 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall0_no_txr_horz_crd_bl_ag1.tgr7 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 7 event=0xd6,umask=0x80 01 Stall on No BL Agent1 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_ad_ag0.tgr10 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 10 event=0xd1,umask=0x4 01 Stall on No AD Agent0 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_ad_ag0.tgr8 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 8 event=0xd1,umask=0x1 01 Stall on No AD Agent0 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_ad_ag0.tgr9 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 9 event=0xd1,umask=0x2 01 Stall on No AD Agent0 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_ad_ag1_1.tgr10 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 10 event=0xd3,umask=0x4 01 Stall on No AD Agent1 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_ad_ag1_1.tgr8 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 8 event=0xd3,umask=0x1 01 Stall on No AD Agent1 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_ad_ag1_1.tgr9 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 9 event=0xd3,umask=0x2 01 Stall on No AD Agent1 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_bl_ag0_1.tgr10 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 10 event=0xd5,umask=0x4 01 Stall on No BL Agent0 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_bl_ag0_1.tgr8 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 8 event=0xd5,umask=0x1 01 Stall on No BL Agent0 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_bl_ag0_1.tgr9 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 9 event=0xd5,umask=0x2 01 Stall on No BL Agent0 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_bl_ag1_1.tgr10 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 10 event=0xd7,umask=0x4 01 Stall on No BL Agent1 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_bl_ag1_1.tgr8 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 8 event=0xd7,umask=0x1 01 Stall on No BL Agent1 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_stall1_no_txr_horz_crd_bl_ag1_1.tgr9 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 9 event=0xd7,umask=0x2 01 Stall on No BL Agent1 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2m_tag_hit.nm_rd_hit_clean uncore interconnect Tag Hit : Clean NearMem Read Hit event=0x2c,umask=0x1 01 Tag Hit : Clean NearMem Read Hit : Tag Hit indicates when a request sent to the iMC hit in Near Memory. : Counts clean full line read hits (reads and RFOs) unc_m2m_tag_hit.nm_rd_hit_dirty uncore interconnect Tag Hit : Dirty NearMem Read Hit event=0x2c,umask=0x2 01 Tag Hit : Dirty NearMem Read Hit : Tag Hit indicates when a request sent to the iMC hit in Near Memory. : Counts dirty full line read hits (reads and RFOs) unc_m2m_tag_hit.nm_ufill_hit_clean uncore interconnect Tag Hit : Clean NearMem Underfill Hit event=0x2c,umask=0x4 01 Tag Hit : Clean NearMem Underfill Hit : Tag Hit indicates when a request sent to the iMC hit in Near Memory. : Counts clean underfill hits due to a partial write unc_m2m_tag_hit.nm_ufill_hit_dirty uncore interconnect Tag Hit : Dirty NearMem Underfill Hit event=0x2c,umask=0x8 01 Tag Hit : Dirty NearMem Underfill Hit : Tag Hit indicates when a request sent to the iMC hit in Near Memory. : Counts dirty underfill read hits due to a partial write unc_m2m_tag_miss uncore interconnect Tag Miss event=0x61 01 unc_m2m_tracker_full.ch0 uncore interconnect Tracker Cycles Full : Channel 0 event=0x45,umask=0x1 01 unc_m2m_tracker_full.ch1 uncore interconnect Tracker Cycles Full : Channel 1 event=0x45,umask=0x2 01 unc_m2m_tracker_full.ch2 uncore interconnect Tracker Cycles Full : Channel 2 event=0x45,umask=0x4 01 unc_m2m_tracker_inserts.ch0 uncore interconnect Tracker Inserts : Channel 0 event=0x49,umask=0x1 01 unc_m2m_tracker_inserts.ch1 uncore interconnect Tracker Inserts : Channel 1 event=0x49,umask=0x2 01 unc_m2m_tracker_inserts.ch2 uncore interconnect Tracker Inserts : Channel 2 event=0x49,umask=0x4 01 unc_m2m_tracker_ne.ch0 uncore interconnect Tracker Cycles Not Empty : Channel 0 event=0x46,umask=0x1 01 unc_m2m_tracker_ne.ch1 uncore interconnect Tracker Cycles Not Empty : Channel 1 event=0x46,umask=0x2 01 unc_m2m_tracker_ne.ch2 uncore interconnect Tracker Cycles Not Empty : Channel 2 event=0x46,umask=0x4 01 unc_m2m_tracker_occupancy.ch0 uncore interconnect Tracker Occupancy : Channel 0 event=0x47,umask=0x1 01 unc_m2m_tracker_occupancy.ch1 uncore interconnect Tracker Occupancy : Channel 1 event=0x47,umask=0x2 01 unc_m2m_tracker_occupancy.ch2 uncore interconnect Tracker Occupancy : Channel 2 event=0x47,umask=0x4 01 unc_m2m_txc_ak.crd_cbo uncore interconnect Outbound Ring Transactions on AK : CRD Transactions to Cbo event=0x39,umask=0x2 01 unc_m2m_txc_ak.ndr uncore interconnect Outbound Ring Transactions on AK : NDR Transactions event=0x39,umask=0x1 01 unc_m2m_txc_akc_credits uncore interconnect AKC Credits event=0x5f 01 unc_m2m_txc_ak_credits_acquired.cms0 uncore interconnect AK Egress (to CMS) Credit Acquired : Common Mesh Stop - Near Side event=0x1d,umask=0x1 01 unc_m2m_txc_ak_credits_acquired.cms1 uncore interconnect AK Egress (to CMS) Credit Acquired : Common Mesh Stop - Far Side event=0x1d,umask=0x2 01 unc_m2m_txc_ak_cycles_full.all uncore interconnect AK Egress (to CMS) Full : All event=0x14,umask=0x3 01 unc_m2m_txc_ak_cycles_full.cms0 uncore interconnect AK Egress (to CMS) Full : Common Mesh Stop - Near Side event=0x14,umask=0x1 01 unc_m2m_txc_ak_cycles_full.cms1 uncore interconnect AK Egress (to CMS) Full : Common Mesh Stop - Far Side event=0x14,umask=0x2 01 unc_m2m_txc_ak_cycles_full.rdcrd0 uncore interconnect AK Egress (to CMS) Full event=0x14,umask=0x8 01 unc_m2m_txc_ak_cycles_full.rdcrd1 uncore interconnect AK Egress (to CMS) Full event=0x14,umask=0x88 01 unc_m2m_txc_ak_cycles_full.wrcmp0 uncore interconnect AK Egress (to CMS) Full event=0x14,umask=0x20 01 unc_m2m_txc_ak_cycles_full.wrcmp1 uncore interconnect AK Egress (to CMS) Full event=0x14,umask=0xa0 01 unc_m2m_txc_ak_cycles_full.wrcrd0 uncore interconnect AK Egress (to CMS) Full event=0x14,umask=0x10 01 unc_m2m_txc_ak_cycles_full.wrcrd1 uncore interconnect AK Egress (to CMS) Full event=0x14,umask=0x90 01 unc_m2m_txc_ak_cycles_ne.all uncore interconnect AK Egress (to CMS) Not Empty : All event=0x13,umask=0x3 01 unc_m2m_txc_ak_cycles_ne.cms0 uncore interconnect AK Egress (to CMS) Not Empty : Common Mesh Stop - Near Side event=0x13,umask=0x1 01 unc_m2m_txc_ak_cycles_ne.cms1 uncore interconnect AK Egress (to CMS) Not Empty : Common Mesh Stop - Far Side event=0x13,umask=0x2 01 unc_m2m_txc_ak_cycles_ne.rdcrd uncore interconnect AK Egress (to CMS) Not Empty event=0x13,umask=0x8 01 unc_m2m_txc_ak_cycles_ne.wrcmp uncore interconnect AK Egress (to CMS) Not Empty event=0x13,umask=0x20 01 unc_m2m_txc_ak_cycles_ne.wrcrd uncore interconnect AK Egress (to CMS) Not Empty event=0x13,umask=0x10 01 unc_m2m_txc_ak_inserts.all uncore interconnect AK Egress (to CMS) Allocations : All event=0x11,umask=0x3 01 unc_m2m_txc_ak_inserts.cms0 uncore interconnect AK Egress (to CMS) Allocations : Common Mesh Stop - Near Side event=0x11,umask=0x1 01 unc_m2m_txc_ak_inserts.cms1 uncore interconnect AK Egress (to CMS) Allocations : Common Mesh Stop - Far Side event=0x11,umask=0x2 01 unc_m2m_txc_ak_inserts.pref_rd_cam_hit uncore interconnect AK Egress (to CMS) Allocations event=0x11,umask=0x40 01 unc_m2m_txc_ak_inserts.rdcrd uncore interconnect AK Egress (to CMS) Allocations event=0x11,umask=0x8 01 unc_m2m_txc_ak_inserts.wrcmp uncore interconnect AK Egress (to CMS) Allocations event=0x11,umask=0x20 01 unc_m2m_txc_ak_inserts.wrcrd uncore interconnect AK Egress (to CMS) Allocations event=0x11,umask=0x10 01 unc_m2m_txc_ak_no_credit_cycles.cms0 uncore interconnect Cycles with No AK Egress (to CMS) Credits : Common Mesh Stop - Near Side event=0x1f,umask=0x1 01 unc_m2m_txc_ak_no_credit_cycles.cms1 uncore interconnect Cycles with No AK Egress (to CMS) Credits : Common Mesh Stop - Far Side event=0x1f,umask=0x2 01 unc_m2m_txc_ak_no_credit_stalled.cms0 uncore interconnect Cycles Stalled with No AK Egress (to CMS) Credits : Common Mesh Stop - Near Side event=0x20,umask=0x1 01 unc_m2m_txc_ak_no_credit_stalled.cms1 uncore interconnect Cycles Stalled with No AK Egress (to CMS) Credits : Common Mesh Stop - Far Side event=0x20,umask=0x2 01 unc_m2m_txc_ak_occupancy.all uncore interconnect AK Egress (to CMS) Occupancy : All event=0x12,umask=0x3 01 unc_m2m_txc_ak_occupancy.cms0 uncore interconnect AK Egress (to CMS) Occupancy : Common Mesh Stop - Near Side event=0x12,umask=0x1 01 unc_m2m_txc_ak_occupancy.cms1 uncore interconnect AK Egress (to CMS) Occupancy : Common Mesh Stop - Far Side event=0x12,umask=0x2 01 unc_m2m_txc_ak_occupancy.rdcrd uncore interconnect AK Egress (to CMS) Occupancy event=0x12,umask=0x8 01 unc_m2m_txc_ak_occupancy.wrcmp uncore interconnect AK Egress (to CMS) Occupancy event=0x12,umask=0x20 01 unc_m2m_txc_ak_occupancy.wrcrd uncore interconnect AK Egress (to CMS) Occupancy event=0x12,umask=0x10 01 unc_m2m_txc_bl.drs_cache uncore interconnect Outbound DRS Ring Transactions to Cache : Data to Cache event=0x40,umask=0x1 01 unc_m2m_txc_bl.drs_core uncore interconnect Outbound DRS Ring Transactions to Cache : Data to Core event=0x40,umask=0x2 01 unc_m2m_txc_bl.drs_upi uncore interconnect Outbound DRS Ring Transactions to Cache : Data to QPI event=0x40,umask=0x4 01 unc_m2m_txc_bl_credits_acquired.cms0 uncore interconnect BL Egress (to CMS) Credit Acquired : Common Mesh Stop - Near Side event=0x19,umask=0x1 01 unc_m2m_txc_bl_credits_acquired.cms1 uncore interconnect BL Egress (to CMS) Credit Acquired : Common Mesh Stop - Far Side event=0x19,umask=0x2 01 unc_m2m_txc_bl_cycles_full.all uncore interconnect BL Egress (to CMS) Full : All event=0x18,umask=0x3 01 unc_m2m_txc_bl_cycles_full.cms0 uncore interconnect BL Egress (to CMS) Full : Common Mesh Stop - Near Side event=0x18,umask=0x1 01 unc_m2m_txc_bl_cycles_full.cms1 uncore interconnect BL Egress (to CMS) Full : Common Mesh Stop - Far Side event=0x18,umask=0x2 01 unc_m2m_txc_bl_cycles_ne.all uncore interconnect BL Egress (to CMS) Not Empty : All event=0x17,umask=0x3 01 unc_m2m_txc_bl_cycles_ne.cms0 uncore interconnect BL Egress (to CMS) Not Empty : Common Mesh Stop - Near Side event=0x17,umask=0x1 01 unc_m2m_txc_bl_cycles_ne.cms1 uncore interconnect BL Egress (to CMS) Not Empty : Common Mesh Stop - Far Side event=0x17,umask=0x2 01 unc_m2m_txc_bl_inserts.all uncore interconnect BL Egress (to CMS) Allocations : All event=0x15,umask=0x3 01 unc_m2m_txc_bl_inserts.cms0 uncore interconnect BL Egress (to CMS) Allocations : Common Mesh Stop - Near Side event=0x15,umask=0x1 01 unc_m2m_txc_bl_inserts.cms1 uncore interconnect BL Egress (to CMS) Allocations : Common Mesh Stop - Far Side event=0x15,umask=0x2 01 unc_m2m_txc_bl_no_credit_cycles.cms0 uncore interconnect Cycles with No BL Egress (to CMS) Credits : Common Mesh Stop - Near Side event=0x1b,umask=0x1 01 unc_m2m_txc_bl_no_credit_cycles.cms1 uncore interconnect Cycles with No BL Egress (to CMS) Credits : Common Mesh Stop - Far Side event=0x1b,umask=0x2 01 unc_m2m_txc_bl_no_credit_stalled.cms0 uncore interconnect Cycles Stalled with No BL Egress (to CMS) Credits : Common Mesh Stop - Near Side event=0x1c,umask=0x1 01 unc_m2m_txc_bl_no_credit_stalled.cms1 uncore interconnect Cycles Stalled with No BL Egress (to CMS) Credits : Common Mesh Stop - Far Side event=0x1c,umask=0x2 01 unc_m2m_txr_horz_ads_used.ad_all uncore interconnect CMS Horizontal ADS Used : AD - All event=0xa6,umask=0x11 01 CMS Horizontal ADS Used : AD - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m2m_txr_horz_ads_used.ad_crd uncore interconnect CMS Horizontal ADS Used : AD - Credited event=0xa6,umask=0x10 01 CMS Horizontal ADS Used : AD - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_horz_ads_used.ad_uncrd uncore interconnect CMS Horizontal ADS Used : AD - Uncredited event=0xa6,umask=0x1 01 CMS Horizontal ADS Used : AD - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_horz_ads_used.bl_all uncore interconnect CMS Horizontal ADS Used : BL - All event=0xa6,umask=0x44 01 CMS Horizontal ADS Used : BL - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m2m_txr_horz_ads_used.bl_crd uncore interconnect CMS Horizontal ADS Used : BL - Credited event=0xa6,umask=0x40 01 CMS Horizontal ADS Used : BL - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_horz_ads_used.bl_uncrd uncore interconnect CMS Horizontal ADS Used : BL - Uncredited event=0xa6,umask=0x4 01 CMS Horizontal ADS Used : BL - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.ad_all uncore interconnect CMS Horizontal Bypass Used : AD - All event=0xa7,umask=0x11 01 CMS Horizontal Bypass Used : AD - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m2m_txr_horz_bypass.ad_crd uncore interconnect CMS Horizontal Bypass Used : AD - Credited event=0xa7,umask=0x10 01 CMS Horizontal Bypass Used : AD - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.ad_uncrd uncore interconnect CMS Horizontal Bypass Used : AD - Uncredited event=0xa7,umask=0x1 01 CMS Horizontal Bypass Used : AD - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.ak uncore interconnect CMS Horizontal Bypass Used : AK event=0xa7,umask=0x2 01 CMS Horizontal Bypass Used : AK : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.akc_uncrd uncore interconnect CMS Horizontal Bypass Used : AKC - Uncredited event=0xa7,umask=0x80 01 CMS Horizontal Bypass Used : AKC - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.bl_all uncore interconnect CMS Horizontal Bypass Used : BL - All event=0xa7,umask=0x44 01 CMS Horizontal Bypass Used : BL - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m2m_txr_horz_bypass.bl_crd uncore interconnect CMS Horizontal Bypass Used : BL - Credited event=0xa7,umask=0x40 01 CMS Horizontal Bypass Used : BL - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.bl_uncrd uncore interconnect CMS Horizontal Bypass Used : BL - Uncredited event=0xa7,umask=0x4 01 CMS Horizontal Bypass Used : BL - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_bypass.iv uncore interconnect CMS Horizontal Bypass Used : IV event=0xa7,umask=0x8 01 CMS Horizontal Bypass Used : IV : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2m_txr_horz_cycles_full.ad_all uncore interconnect Cycles CMS Horizontal Egress Queue is Full : AD - All event=0xa2,umask=0x11 01 Cycles CMS Horizontal Egress Queue is Full : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2m_txr_horz_cycles_full.ad_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Full : AD - Credited event=0xa2,umask=0x10 01 Cycles CMS Horizontal Egress Queue is Full : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_full.ad_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Full : AD - Uncredited event=0xa2,umask=0x1 01 Cycles CMS Horizontal Egress Queue is Full : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_full.ak uncore interconnect Cycles CMS Horizontal Egress Queue is Full : AK event=0xa2,umask=0x2 01 Cycles CMS Horizontal Egress Queue is Full : AK : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_full.akc_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Full : AKC - Uncredited event=0xa2,umask=0x80 01 Cycles CMS Horizontal Egress Queue is Full : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_full.bl_all uncore interconnect Cycles CMS Horizontal Egress Queue is Full : BL - All event=0xa2,umask=0x44 01 Cycles CMS Horizontal Egress Queue is Full : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2m_txr_horz_cycles_full.bl_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Full : BL - Credited event=0xa2,umask=0x40 01 Cycles CMS Horizontal Egress Queue is Full : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_full.bl_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Full : BL - Uncredited event=0xa2,umask=0x4 01 Cycles CMS Horizontal Egress Queue is Full : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_full.iv uncore interconnect Cycles CMS Horizontal Egress Queue is Full : IV event=0xa2,umask=0x8 01 Cycles CMS Horizontal Egress Queue is Full : IV : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.ad_all uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : AD - All event=0xa3,umask=0x11 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2m_txr_horz_cycles_ne.ad_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : AD - Credited event=0xa3,umask=0x10 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.ad_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : AD - Uncredited event=0xa3,umask=0x1 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.ak uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : AK event=0xa3,umask=0x2 01 Cycles CMS Horizontal Egress Queue is Not Empty : AK : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.akc_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncredited event=0xa3,umask=0x80 01 Cycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.bl_all uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : BL - All event=0xa3,umask=0x44 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2m_txr_horz_cycles_ne.bl_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : BL - Credited event=0xa3,umask=0x40 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.bl_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : BL - Uncredited event=0xa3,umask=0x4 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_cycles_ne.iv uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : IV event=0xa3,umask=0x8 01 Cycles CMS Horizontal Egress Queue is Not Empty : IV : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.ad_all uncore interconnect CMS Horizontal Egress Inserts : AD - All event=0xa1,umask=0x11 01 CMS Horizontal Egress Inserts : AD - All : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2m_txr_horz_inserts.ad_crd uncore interconnect CMS Horizontal Egress Inserts : AD - Credited event=0xa1,umask=0x10 01 CMS Horizontal Egress Inserts : AD - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.ad_uncrd uncore interconnect CMS Horizontal Egress Inserts : AD - Uncredited event=0xa1,umask=0x1 01 CMS Horizontal Egress Inserts : AD - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.ak uncore interconnect CMS Horizontal Egress Inserts : AK event=0xa1,umask=0x2 01 CMS Horizontal Egress Inserts : AK : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.akc_uncrd uncore interconnect CMS Horizontal Egress Inserts : AKC - Uncredited event=0xa1,umask=0x80 01 CMS Horizontal Egress Inserts : AKC - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.bl_all uncore interconnect CMS Horizontal Egress Inserts : BL - All event=0xa1,umask=0x44 01 CMS Horizontal Egress Inserts : BL - All : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2m_txr_horz_inserts.bl_crd uncore interconnect CMS Horizontal Egress Inserts : BL - Credited event=0xa1,umask=0x40 01 CMS Horizontal Egress Inserts : BL - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.bl_uncrd uncore interconnect CMS Horizontal Egress Inserts : BL - Uncredited event=0xa1,umask=0x4 01 CMS Horizontal Egress Inserts : BL - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_inserts.iv uncore interconnect CMS Horizontal Egress Inserts : IV event=0xa1,umask=0x8 01 CMS Horizontal Egress Inserts : IV : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_nack.ad_all uncore interconnect CMS Horizontal Egress NACKs : AD - All event=0xa4,umask=0x11 01 CMS Horizontal Egress NACKs : AD - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncredited unc_m2m_txr_horz_nack.ad_crd uncore interconnect CMS Horizontal Egress NACKs : AD - Credited event=0xa4,umask=0x10 01 CMS Horizontal Egress NACKs : AD - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_nack.ad_uncrd uncore interconnect CMS Horizontal Egress NACKs : AD - Uncredited event=0xa4,umask=0x1 01 CMS Horizontal Egress NACKs : AD - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_nack.ak uncore interconnect CMS Horizontal Egress NACKs : AK event=0xa4,umask=0x2 01 CMS Horizontal Egress NACKs : AK : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_nack.akc_uncrd uncore interconnect CMS Horizontal Egress NACKs : AKC - Uncredited event=0xa4,umask=0x80 01 CMS Horizontal Egress NACKs : AKC - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_nack.bl_all uncore interconnect CMS Horizontal Egress NACKs : BL - All event=0xa4,umask=0x44 01 CMS Horizontal Egress NACKs : BL - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncredited unc_m2m_txr_horz_nack.bl_crd uncore interconnect CMS Horizontal Egress NACKs : BL - Credited event=0xa4,umask=0x40 01 CMS Horizontal Egress NACKs : BL - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_nack.bl_uncrd uncore interconnect CMS Horizontal Egress NACKs : BL - Uncredited event=0xa4,umask=0x4 01 CMS Horizontal Egress NACKs : BL - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_nack.iv uncore interconnect CMS Horizontal Egress NACKs : IV event=0xa4,umask=0x8 01 CMS Horizontal Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2m_txr_horz_occupancy.ad_all uncore interconnect CMS Horizontal Egress Occupancy : AD - All event=0xa0,umask=0x11 01 CMS Horizontal Egress Occupancy : AD - All : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2m_txr_horz_occupancy.ad_crd uncore interconnect CMS Horizontal Egress Occupancy : AD - Credited event=0xa0,umask=0x10 01 CMS Horizontal Egress Occupancy : AD - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_occupancy.ad_uncrd uncore interconnect CMS Horizontal Egress Occupancy : AD - Uncredited event=0xa0,umask=0x1 01 CMS Horizontal Egress Occupancy : AD - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_occupancy.ak uncore interconnect CMS Horizontal Egress Occupancy : AK event=0xa0,umask=0x2 01 CMS Horizontal Egress Occupancy : AK : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_occupancy.akc_uncrd uncore interconnect CMS Horizontal Egress Occupancy : AKC - Uncredited event=0xa0,umask=0x80 01 CMS Horizontal Egress Occupancy : AKC - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_occupancy.bl_all uncore interconnect CMS Horizontal Egress Occupancy : BL - All event=0xa0,umask=0x44 01 CMS Horizontal Egress Occupancy : BL - All : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2m_txr_horz_occupancy.bl_crd uncore interconnect CMS Horizontal Egress Occupancy : BL - Credited event=0xa0,umask=0x40 01 CMS Horizontal Egress Occupancy : BL - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_occupancy.bl_uncrd uncore interconnect CMS Horizontal Egress Occupancy : BL - Uncredited event=0xa0,umask=0x4 01 CMS Horizontal Egress Occupancy : BL - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_occupancy.iv uncore interconnect CMS Horizontal Egress Occupancy : IV event=0xa0,umask=0x8 01 CMS Horizontal Egress Occupancy : IV : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2m_txr_horz_starved.ad_all uncore interconnect CMS Horizontal Egress Injection Starvation : AD - All event=0xa5,umask=0x1 01 CMS Horizontal Egress Injection Starvation : AD - All : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncredited unc_m2m_txr_horz_starved.ad_uncrd uncore interconnect CMS Horizontal Egress Injection Starvation : AD - Uncredited event=0xa5,umask=0x1 01 CMS Horizontal Egress Injection Starvation : AD - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2m_txr_horz_starved.ak uncore interconnect CMS Horizontal Egress Injection Starvation : AK event=0xa5,umask=0x2 01 CMS Horizontal Egress Injection Starvation : AK : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2m_txr_horz_starved.akc_uncrd uncore interconnect CMS Horizontal Egress Injection Starvation : AKC - Uncredited event=0xa5,umask=0x80 01 CMS Horizontal Egress Injection Starvation : AKC - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2m_txr_horz_starved.bl_all uncore interconnect CMS Horizontal Egress Injection Starvation : BL - All event=0xa5,umask=0x4 01 CMS Horizontal Egress Injection Starvation : BL - All : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncredited unc_m2m_txr_horz_starved.bl_uncrd uncore interconnect CMS Horizontal Egress Injection Starvation : BL - Uncredited event=0xa5,umask=0x4 01 CMS Horizontal Egress Injection Starvation : BL - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2m_txr_horz_starved.iv uncore interconnect CMS Horizontal Egress Injection Starvation : IV event=0xa5,umask=0x8 01 CMS Horizontal Egress Injection Starvation : IV : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2m_txr_vert_ads_used.ad_ag0 uncore interconnect CMS Vertical ADS Used : AD - Agent 0 event=0x9c,umask=0x1 01 CMS Vertical ADS Used : AD - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_vert_ads_used.ad_ag1 uncore interconnect CMS Vertical ADS Used : AD - Agent 1 event=0x9c,umask=0x10 01 CMS Vertical ADS Used : AD - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_vert_ads_used.bl_ag0 uncore interconnect CMS Vertical ADS Used : BL - Agent 0 event=0x9c,umask=0x4 01 CMS Vertical ADS Used : BL - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_vert_ads_used.bl_ag1 uncore interconnect CMS Vertical ADS Used : BL - Agent 1 event=0x9c,umask=0x40 01 CMS Vertical ADS Used : BL - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.ad_ag0 uncore interconnect CMS Vertical ADS Used : AD - Agent 0 event=0x9d,umask=0x1 01 CMS Vertical ADS Used : AD - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.ad_ag1 uncore interconnect CMS Vertical ADS Used : AD - Agent 1 event=0x9d,umask=0x10 01 CMS Vertical ADS Used : AD - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.ak_ag0 uncore interconnect CMS Vertical ADS Used : AK - Agent 0 event=0x9d,umask=0x2 01 CMS Vertical ADS Used : AK - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.ak_ag1 uncore interconnect CMS Vertical ADS Used : AK - Agent 1 event=0x9d,umask=0x20 01 CMS Vertical ADS Used : AK - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.bl_ag0 uncore interconnect CMS Vertical ADS Used : BL - Agent 0 event=0x9d,umask=0x4 01 CMS Vertical ADS Used : BL - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.bl_ag1 uncore interconnect CMS Vertical ADS Used : BL - Agent 1 event=0x9d,umask=0x40 01 CMS Vertical ADS Used : BL - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass.iv_ag1 uncore interconnect CMS Vertical ADS Used : IV - Agent 1 event=0x9d,umask=0x8 01 CMS Vertical ADS Used : IV - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass_1.akc_ag0 uncore interconnect CMS Vertical ADS Used : AKC - Agent 0 event=0x9e,umask=0x1 01 CMS Vertical ADS Used : AKC - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_bypass_1.akc_ag1 uncore interconnect CMS Vertical ADS Used : AKC - Agent 1 event=0x9e,umask=0x2 01 CMS Vertical ADS Used : AKC - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2m_txr_vert_cycles_full0.ad_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AD - Agent 0 event=0x94,umask=0x1 01 Cycles CMS Vertical Egress Queue Is Full : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_cycles_full0.ad_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AD - Agent 1 event=0x94,umask=0x10 01 Cycles CMS Vertical Egress Queue Is Full : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2m_txr_vert_cycles_full0.ak_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AK - Agent 0 event=0x94,umask=0x2 01 Cycles CMS Vertical Egress Queue Is Full : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_cycles_full0.ak_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AK - Agent 1 event=0x94,umask=0x20 01 Cycles CMS Vertical Egress Queue Is Full : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m2m_txr_vert_cycles_full0.bl_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : BL - Agent 0 event=0x94,umask=0x4 01 Cycles CMS Vertical Egress Queue Is Full : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2m_txr_vert_cycles_full0.bl_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : BL - Agent 1 event=0x94,umask=0x40 01 Cycles CMS Vertical Egress Queue Is Full : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2m_txr_vert_cycles_full0.iv_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : IV - Agent 0 event=0x94,umask=0x8 01 Cycles CMS Vertical Egress Queue Is Full : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2m_txr_vert_cycles_full1.akc_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 0 event=0x95,umask=0x1 01 Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_cycles_full1.akc_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 1 event=0x95,umask=0x2 01 Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_cycles_ne0.ad_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0 event=0x96,umask=0x1 01 Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_cycles_ne0.ad_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1 event=0x96,umask=0x10 01 Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2m_txr_vert_cycles_ne0.ak_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0 event=0x96,umask=0x2 01 Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_cycles_ne0.ak_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1 event=0x96,umask=0x20 01 Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m2m_txr_vert_cycles_ne0.bl_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0 event=0x96,umask=0x4 01 Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2m_txr_vert_cycles_ne0.bl_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1 event=0x96,umask=0x40 01 Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2m_txr_vert_cycles_ne0.iv_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0 event=0x96,umask=0x8 01 Cycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2m_txr_vert_cycles_ne1.akc_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0 event=0x97,umask=0x1 01 Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_cycles_ne1.akc_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1 event=0x97,umask=0x2 01 Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_inserts0.ad_ag0 uncore interconnect CMS Vert Egress Allocations : AD - Agent 0 event=0x92,umask=0x1 01 CMS Vert Egress Allocations : AD - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_inserts0.ad_ag1 uncore interconnect CMS Vert Egress Allocations : AD - Agent 1 event=0x92,umask=0x10 01 CMS Vert Egress Allocations : AD - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2m_txr_vert_inserts0.ak_ag0 uncore interconnect CMS Vert Egress Allocations : AK - Agent 0 event=0x92,umask=0x2 01 CMS Vert Egress Allocations : AK - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_inserts0.ak_ag1 uncore interconnect CMS Vert Egress Allocations : AK - Agent 1 event=0x92,umask=0x20 01 CMS Vert Egress Allocations : AK - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m2m_txr_vert_inserts0.bl_ag0 uncore interconnect CMS Vert Egress Allocations : BL - Agent 0 event=0x92,umask=0x4 01 CMS Vert Egress Allocations : BL - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2m_txr_vert_inserts0.bl_ag1 uncore interconnect CMS Vert Egress Allocations : BL - Agent 1 event=0x92,umask=0x40 01 CMS Vert Egress Allocations : BL - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2m_txr_vert_inserts0.iv_ag0 uncore interconnect CMS Vert Egress Allocations : IV - Agent 0 event=0x92,umask=0x8 01 CMS Vert Egress Allocations : IV - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2m_txr_vert_inserts1.akc_ag0 uncore interconnect CMS Vert Egress Allocations : AKC - Agent 0 event=0x93,umask=0x1 01 CMS Vert Egress Allocations : AKC - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_inserts1.akc_ag1 uncore interconnect CMS Vert Egress Allocations : AKC - Agent 1 event=0x93,umask=0x2 01 CMS Vert Egress Allocations : AKC - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_nack0.ad_ag0 uncore interconnect CMS Vertical Egress NACKs : AD - Agent 0 event=0x98,umask=0x1 01 CMS Vertical Egress NACKs : AD - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack0.ad_ag1 uncore interconnect CMS Vertical Egress NACKs : AD - Agent 1 event=0x98,umask=0x10 01 CMS Vertical Egress NACKs : AD - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack0.ak_ag0 uncore interconnect CMS Vertical Egress NACKs : AK - Agent 0 event=0x98,umask=0x2 01 CMS Vertical Egress NACKs : AK - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack0.ak_ag1 uncore interconnect CMS Vertical Egress NACKs : AK - Agent 1 event=0x98,umask=0x20 01 CMS Vertical Egress NACKs : AK - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack0.bl_ag0 uncore interconnect CMS Vertical Egress NACKs : BL - Agent 0 event=0x98,umask=0x4 01 CMS Vertical Egress NACKs : BL - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack0.bl_ag1 uncore interconnect CMS Vertical Egress NACKs : BL - Agent 1 event=0x98,umask=0x40 01 CMS Vertical Egress NACKs : BL - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack0.iv_ag0 uncore interconnect CMS Vertical Egress NACKs : IV event=0x98,umask=0x8 01 CMS Vertical Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack1.akc_ag0 uncore interconnect CMS Vertical Egress NACKs : AKC - Agent 0 event=0x99,umask=0x1 01 CMS Vertical Egress NACKs : AKC - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_nack1.akc_ag1 uncore interconnect CMS Vertical Egress NACKs : AKC - Agent 1 event=0x99,umask=0x2 01 CMS Vertical Egress NACKs : AKC - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2m_txr_vert_occupancy0.ad_ag0 uncore interconnect CMS Vert Egress Occupancy : AD - Agent 0 event=0x90,umask=0x1 01 CMS Vert Egress Occupancy : AD - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_occupancy0.ad_ag1 uncore interconnect CMS Vert Egress Occupancy : AD - Agent 1 event=0x90,umask=0x10 01 CMS Vert Egress Occupancy : AD - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2m_txr_vert_occupancy0.ak_ag0 uncore interconnect CMS Vert Egress Occupancy : AK - Agent 0 event=0x90,umask=0x2 01 CMS Vert Egress Occupancy : AK - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_occupancy0.ak_ag1 uncore interconnect CMS Vert Egress Occupancy : AK - Agent 1 event=0x90,umask=0x20 01 CMS Vert Egress Occupancy : AK - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m2m_txr_vert_occupancy0.bl_ag0 uncore interconnect CMS Vert Egress Occupancy : BL - Agent 0 event=0x90,umask=0x4 01 CMS Vert Egress Occupancy : BL - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2m_txr_vert_occupancy0.bl_ag1 uncore interconnect CMS Vert Egress Occupancy : BL - Agent 1 event=0x90,umask=0x40 01 CMS Vert Egress Occupancy : BL - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2m_txr_vert_occupancy0.iv_ag0 uncore interconnect CMS Vert Egress Occupancy : IV - Agent 0 event=0x90,umask=0x8 01 CMS Vert Egress Occupancy : IV - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2m_txr_vert_occupancy1.akc_ag0 uncore interconnect CMS Vert Egress Occupancy : AKC - Agent 0 event=0x91,umask=0x1 01 CMS Vert Egress Occupancy : AKC - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2m_txr_vert_occupancy1.akc_ag1 uncore interconnect CMS Vert Egress Occupancy : AKC - Agent 1 event=0x91,umask=0x2 01 CMS Vert Egress Occupancy : AKC - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2m_txr_vert_starved0.ad_ag0 uncore interconnect CMS Vertical Egress Injection Starvation : AD - Agent 0 event=0x9a,umask=0x1 01 CMS Vertical Egress Injection Starvation : AD - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved0.ad_ag1 uncore interconnect CMS Vertical Egress Injection Starvation : AD - Agent 1 event=0x9a,umask=0x10 01 CMS Vertical Egress Injection Starvation : AD - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved0.ak_ag0 uncore interconnect CMS Vertical Egress Injection Starvation : AK - Agent 0 event=0x9a,umask=0x2 01 CMS Vertical Egress Injection Starvation : AK - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved0.ak_ag1 uncore interconnect CMS Vertical Egress Injection Starvation : AK - Agent 1 event=0x9a,umask=0x20 01 CMS Vertical Egress Injection Starvation : AK - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved0.bl_ag0 uncore interconnect CMS Vertical Egress Injection Starvation : BL - Agent 0 event=0x9a,umask=0x4 01 CMS Vertical Egress Injection Starvation : BL - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved0.bl_ag1 uncore interconnect CMS Vertical Egress Injection Starvation : BL - Agent 1 event=0x9a,umask=0x40 01 CMS Vertical Egress Injection Starvation : BL - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved0.iv_ag0 uncore interconnect CMS Vertical Egress Injection Starvation : IV event=0x9a,umask=0x8 01 CMS Vertical Egress Injection Starvation : IV : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved1.akc_ag0 uncore interconnect CMS Vertical Egress Injection Starvation : AKC - Agent 0 event=0x9b,umask=0x1 01 CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved1.akc_ag1 uncore interconnect CMS Vertical Egress Injection Starvation : AKC - Agent 1 event=0x9b,umask=0x2 01 CMS Vertical Egress Injection Starvation : AKC - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_txr_vert_starved1.tgc uncore interconnect CMS Vertical Egress Injection Starvation : AKC - Agent 0 event=0x9b,umask=0x4 01 CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2m_vert_ring_ad_in_use.dn_even uncore interconnect Vertical AD Ring In Use : Down and Even event=0xb0,umask=0x4 01 Vertical AD Ring In Use : Down and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ad_in_use.dn_odd uncore interconnect Vertical AD Ring In Use : Down and Odd event=0xb0,umask=0x8 01 Vertical AD Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ad_in_use.up_even uncore interconnect Vertical AD Ring In Use : Up and Even event=0xb0,umask=0x1 01 Vertical AD Ring In Use : Up and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ad_in_use.up_odd uncore interconnect Vertical AD Ring In Use : Up and Odd event=0xb0,umask=0x2 01 Vertical AD Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_akc_in_use.dn_even uncore interconnect Vertical AKC Ring In Use : Down and Even event=0xb4,umask=0x4 01 Vertical AKC Ring In Use : Down and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_akc_in_use.dn_odd uncore interconnect Vertical AKC Ring In Use : Down and Odd event=0xb4,umask=0x8 01 Vertical AKC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_akc_in_use.up_even uncore interconnect Vertical AKC Ring In Use : Up and Even event=0xb4,umask=0x1 01 Vertical AKC Ring In Use : Up and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_akc_in_use.up_odd uncore interconnect Vertical AKC Ring In Use : Up and Odd event=0xb4,umask=0x2 01 Vertical AKC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ak_in_use.dn_even uncore interconnect Vertical AK Ring In Use : Down and Even event=0xb1,umask=0x4 01 Vertical AK Ring In Use : Down and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ak_in_use.dn_odd uncore interconnect Vertical AK Ring In Use : Down and Odd event=0xb1,umask=0x8 01 Vertical AK Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ak_in_use.up_even uncore interconnect Vertical AK Ring In Use : Up and Even event=0xb1,umask=0x1 01 Vertical AK Ring In Use : Up and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_ak_in_use.up_odd uncore interconnect Vertical AK Ring In Use : Up and Odd event=0xb1,umask=0x2 01 Vertical AK Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_bl_in_use.dn_even uncore interconnect Vertical BL Ring in Use : Down and Even event=0xb2,umask=0x4 01 Vertical BL Ring in Use : Down and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_bl_in_use.dn_odd uncore interconnect Vertical BL Ring in Use : Down and Odd event=0xb2,umask=0x8 01 Vertical BL Ring in Use : Down and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_bl_in_use.up_even uncore interconnect Vertical BL Ring in Use : Up and Even event=0xb2,umask=0x1 01 Vertical BL Ring in Use : Up and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_bl_in_use.up_odd uncore interconnect Vertical BL Ring in Use : Up and Odd event=0xb2,umask=0x2 01 Vertical BL Ring in Use : Up and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_iv_in_use.dn uncore interconnect Vertical IV Ring in Use : Down event=0xb3,umask=0x4 01 Vertical IV Ring in Use : Down : Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2m_vert_ring_iv_in_use.up uncore interconnect Vertical IV Ring in Use : Up event=0xb3,umask=0x1 01 Vertical IV Ring in Use : Up : Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2m_vert_ring_tgc_in_use.dn_even uncore interconnect Vertical TGC Ring In Use : Down and Even event=0xb5,umask=0x4 01 Vertical TGC Ring In Use : Down and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_tgc_in_use.dn_odd uncore interconnect Vertical TGC Ring In Use : Down and Odd event=0xb5,umask=0x8 01 Vertical TGC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_tgc_in_use.up_even uncore interconnect Vertical TGC Ring In Use : Up and Even event=0xb5,umask=0x1 01 Vertical TGC Ring In Use : Up and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_vert_ring_tgc_in_use.up_odd uncore interconnect Vertical TGC Ring In Use : Up and Odd event=0xb5,umask=0x2 01 Vertical TGC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2m_wpq_flush.ch0 uncore interconnect WPQ Flush : Channel 0 event=0x58,umask=0x1 01 unc_m2m_wpq_flush.ch1 uncore interconnect WPQ Flush : Channel 1 event=0x58,umask=0x2 01 unc_m2m_wpq_flush.ch2 uncore interconnect WPQ Flush : Channel 2 event=0x58,umask=0x4 01 unc_m2m_wpq_no_reg_crd.chn0 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Regular : Channel 0 event=0x4d,umask=0x1 01 unc_m2m_wpq_no_reg_crd.chn1 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Regular : Channel 1 event=0x4d,umask=0x2 01 unc_m2m_wpq_no_reg_crd.chn2 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Regular : Channel 2 event=0x4d,umask=0x4 01 unc_m2m_wpq_no_reg_crd_pmm.chn0 uncore interconnect M2M->iMC WPQ Cycles w/Credits - PMM : Channel 0 event=0x51,umask=0x1 01 unc_m2m_wpq_no_reg_crd_pmm.chn1 uncore interconnect M2M->iMC WPQ Cycles w/Credits - PMM : Channel 1 event=0x51,umask=0x2 01 unc_m2m_wpq_no_reg_crd_pmm.chn2 uncore interconnect M2M->iMC WPQ Cycles w/Credits - PMM : Channel 2 event=0x51,umask=0x4 01 unc_m2m_wpq_no_spec_crd.chn0 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Special : Channel 0 event=0x4e,umask=0x1 01 unc_m2m_wpq_no_spec_crd.chn1 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Special : Channel 1 event=0x4e,umask=0x2 01 unc_m2m_wpq_no_spec_crd.chn2 uncore interconnect M2M->iMC WPQ Cycles w/Credits - Special : Channel 2 event=0x4e,umask=0x4 01 unc_m2m_wr_tracker_full.ch0 uncore interconnect Write Tracker Cycles Full : Channel 0 event=0x4a,umask=0x1 01 unc_m2m_wr_tracker_full.ch1 uncore interconnect Write Tracker Cycles Full : Channel 1 event=0x4a,umask=0x2 01 unc_m2m_wr_tracker_full.ch2 uncore interconnect Write Tracker Cycles Full : Channel 2 event=0x4a,umask=0x4 01 unc_m2m_wr_tracker_full.mirr uncore interconnect Write Tracker Cycles Full : Mirror event=0x4a,umask=0x8 01 unc_m2m_wr_tracker_inserts.ch0 uncore interconnect Write Tracker Inserts : Channel 0 event=0x56,umask=0x1 01 unc_m2m_wr_tracker_inserts.ch1 uncore interconnect Write Tracker Inserts : Channel 1 event=0x56,umask=0x2 01 unc_m2m_wr_tracker_inserts.ch2 uncore interconnect Write Tracker Inserts : Channel 2 event=0x56,umask=0x4 01 unc_m2m_wr_tracker_ne.ch0 uncore interconnect Write Tracker Cycles Not Empty : Channel 0 event=0x4b,umask=0x1 01 unc_m2m_wr_tracker_ne.ch1 uncore interconnect Write Tracker Cycles Not Empty : Channel 1 event=0x4b,umask=0x2 01 unc_m2m_wr_tracker_ne.ch2 uncore interconnect Write Tracker Cycles Not Empty : Channel 2 event=0x4b,umask=0x4 01 unc_m2m_wr_tracker_ne.mirr uncore interconnect Write Tracker Cycles Not Empty : Mirror event=0x4b,umask=0x8 01 unc_m2m_wr_tracker_ne.mirr_nontgr uncore interconnect Write Tracker Cycles Not Empty event=0x4b,umask=0x10 01 unc_m2m_wr_tracker_ne.mirr_pwr uncore interconnect Write Tracker Cycles Not Empty event=0x4b,umask=0x20 01 unc_m2m_wr_tracker_nonposted_inserts.ch0 uncore interconnect Write Tracker Non-Posted Inserts : Channel 0 event=0x63,umask=0x1 01 unc_m2m_wr_tracker_nonposted_inserts.ch1 uncore interconnect Write Tracker Non-Posted Inserts : Channel 1 event=0x63,umask=0x2 01 unc_m2m_wr_tracker_nonposted_inserts.ch2 uncore interconnect Write Tracker Non-Posted Inserts : Channel 2 event=0x63,umask=0x4 01 unc_m2m_wr_tracker_nonposted_occupancy.ch0 uncore interconnect Write Tracker Non-Posted Occupancy : Channel 0 event=0x62,umask=0x1 01 unc_m2m_wr_tracker_nonposted_occupancy.ch1 uncore interconnect Write Tracker Non-Posted Occupancy : Channel 1 event=0x62,umask=0x2 01 unc_m2m_wr_tracker_nonposted_occupancy.ch2 uncore interconnect Write Tracker Non-Posted Occupancy : Channel 2 event=0x62,umask=0x4 01 unc_m2m_wr_tracker_occupancy.ch0 uncore interconnect Write Tracker Occupancy : Channel 0 event=0x55,umask=0x1 01 unc_m2m_wr_tracker_occupancy.ch1 uncore interconnect Write Tracker Occupancy : Channel 1 event=0x55,umask=0x2 01 unc_m2m_wr_tracker_occupancy.ch2 uncore interconnect Write Tracker Occupancy : Channel 2 event=0x55,umask=0x4 01 unc_m2m_wr_tracker_occupancy.mirr uncore interconnect Write Tracker Occupancy : Mirror event=0x55,umask=0x8 01 unc_m2m_wr_tracker_occupancy.mirr_nontgr uncore interconnect Write Tracker Occupancy event=0x55,umask=0x10 01 unc_m2m_wr_tracker_occupancy.mirr_pwr uncore interconnect Write Tracker Occupancy event=0x55,umask=0x20 01 unc_m2m_wr_tracker_posted_inserts.ch0 uncore interconnect Write Tracker Posted Inserts : Channel 0 event=0x5e,umask=0x1 01 unc_m2m_wr_tracker_posted_inserts.ch1 uncore interconnect Write Tracker Posted Inserts : Channel 1 event=0x5e,umask=0x2 01 unc_m2m_wr_tracker_posted_inserts.ch2 uncore interconnect Write Tracker Posted Inserts : Channel 2 event=0x5e,umask=0x4 01 unc_m2m_wr_tracker_posted_occupancy.ch0 uncore interconnect Write Tracker Posted Occupancy : Channel 0 event=0x5d,umask=0x1 01 unc_m2m_wr_tracker_posted_occupancy.ch1 uncore interconnect Write Tracker Posted Occupancy : Channel 1 event=0x5d,umask=0x2 01 unc_m2m_wr_tracker_posted_occupancy.ch2 uncore interconnect Write Tracker Posted Occupancy : Channel 2 event=0x5d,umask=0x4 01 unc_m3upi_ag0_ad_crd_acquired0.tgr0 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 0 event=0x80,umask=0x1 01 CMS Agent0 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired0.tgr1 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 1 event=0x80,umask=0x2 01 CMS Agent0 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired0.tgr2 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 2 event=0x80,umask=0x4 01 CMS Agent0 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired0.tgr3 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 3 event=0x80,umask=0x8 01 CMS Agent0 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired0.tgr4 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 4 event=0x80,umask=0x10 01 CMS Agent0 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired0.tgr5 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 5 event=0x80,umask=0x20 01 CMS Agent0 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired0.tgr6 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 6 event=0x80,umask=0x40 01 CMS Agent0 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired0.tgr7 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 7 event=0x80,umask=0x80 01 CMS Agent0 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired1.tgr10 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 10 event=0x81,umask=0x4 01 CMS Agent0 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired1.tgr8 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 8 event=0x81,umask=0x1 01 CMS Agent0 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_acquired1.tgr9 uncore interconnect CMS Agent0 AD Credits Acquired : For Transgress 9 event=0x81,umask=0x2 01 CMS Agent0 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy0.tgr0 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 0 event=0x82,umask=0x1 01 CMS Agent0 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy0.tgr1 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 1 event=0x82,umask=0x2 01 CMS Agent0 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy0.tgr2 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 2 event=0x82,umask=0x4 01 CMS Agent0 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy0.tgr3 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 3 event=0x82,umask=0x8 01 CMS Agent0 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy0.tgr4 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 4 event=0x82,umask=0x10 01 CMS Agent0 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy0.tgr5 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 5 event=0x82,umask=0x20 01 CMS Agent0 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy0.tgr6 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 6 event=0x82,umask=0x40 01 CMS Agent0 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy0.tgr7 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 7 event=0x82,umask=0x80 01 CMS Agent0 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy1.tgr10 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 10 event=0x83,umask=0x4 01 CMS Agent0 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy1.tgr8 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 8 event=0x83,umask=0x1 01 CMS Agent0 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_ad_crd_occupancy1.tgr9 uncore interconnect CMS Agent0 AD Credits Occupancy : For Transgress 9 event=0x83,umask=0x2 01 CMS Agent0 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired0.tgr0 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 0 event=0x88,umask=0x1 01 CMS Agent0 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired0.tgr1 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 1 event=0x88,umask=0x2 01 CMS Agent0 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired0.tgr2 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 2 event=0x88,umask=0x4 01 CMS Agent0 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired0.tgr3 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 3 event=0x88,umask=0x8 01 CMS Agent0 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired0.tgr4 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 4 event=0x88,umask=0x10 01 CMS Agent0 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired0.tgr5 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 5 event=0x88,umask=0x20 01 CMS Agent0 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired0.tgr6 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 6 event=0x88,umask=0x40 01 CMS Agent0 BL Credits Acquired : For Transgress 6 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired0.tgr7 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 7 event=0x88,umask=0x80 01 CMS Agent0 BL Credits Acquired : For Transgress 7 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired1.tgr10 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 10 event=0x89,umask=0x4 01 CMS Agent0 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired1.tgr8 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 8 event=0x89,umask=0x1 01 CMS Agent0 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_acquired1.tgr9 uncore interconnect CMS Agent0 BL Credits Acquired : For Transgress 9 event=0x89,umask=0x2 01 CMS Agent0 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy0.tgr0 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 0 event=0x8a,umask=0x1 01 CMS Agent0 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy0.tgr1 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 1 event=0x8a,umask=0x2 01 CMS Agent0 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy0.tgr2 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 2 event=0x8a,umask=0x4 01 CMS Agent0 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy0.tgr3 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 3 event=0x8a,umask=0x8 01 CMS Agent0 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy0.tgr4 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 4 event=0x8a,umask=0x10 01 CMS Agent0 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy0.tgr5 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 5 event=0x8a,umask=0x20 01 CMS Agent0 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy0.tgr6 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 6 event=0x8a,umask=0x40 01 CMS Agent0 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy0.tgr7 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 7 event=0x8a,umask=0x80 01 CMS Agent0 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy1.tgr10 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 10 event=0x8b,umask=0x4 01 CMS Agent0 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy1.tgr8 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 8 event=0x8b,umask=0x1 01 CMS Agent0 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag0_bl_crd_occupancy1.tgr9 uncore interconnect CMS Agent0 BL Credits Occupancy : For Transgress 9 event=0x8b,umask=0x2 01 CMS Agent0 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired0.tgr0 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 0 event=0x84,umask=0x1 01 CMS Agent1 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired0.tgr1 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 1 event=0x84,umask=0x2 01 CMS Agent1 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired0.tgr2 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 2 event=0x84,umask=0x4 01 CMS Agent1 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired0.tgr3 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 3 event=0x84,umask=0x8 01 CMS Agent1 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired0.tgr4 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 4 event=0x84,umask=0x10 01 CMS Agent1 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired0.tgr5 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 5 event=0x84,umask=0x20 01 CMS Agent1 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired0.tgr6 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 6 event=0x84,umask=0x40 01 CMS Agent1 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired0.tgr7 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 7 event=0x84,umask=0x80 01 CMS Agent1 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired1.tgr10 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 10 event=0x85,umask=0x4 01 CMS Agent1 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired1.tgr8 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 8 event=0x85,umask=0x1 01 CMS Agent1 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_acquired1.tgr9 uncore interconnect CMS Agent1 AD Credits Acquired : For Transgress 9 event=0x85,umask=0x2 01 CMS Agent1 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy0.tgr0 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 0 event=0x86,umask=0x1 01 CMS Agent1 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy0.tgr1 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 1 event=0x86,umask=0x2 01 CMS Agent1 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy0.tgr2 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 2 event=0x86,umask=0x4 01 CMS Agent1 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy0.tgr3 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 3 event=0x86,umask=0x8 01 CMS Agent1 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy0.tgr4 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 4 event=0x86,umask=0x10 01 CMS Agent1 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy0.tgr5 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 5 event=0x86,umask=0x20 01 CMS Agent1 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy0.tgr6 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 6 event=0x86,umask=0x40 01 CMS Agent1 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy0.tgr7 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 7 event=0x86,umask=0x80 01 CMS Agent1 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy1.tgr10 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 10 event=0x87,umask=0x4 01 CMS Agent1 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy1.tgr8 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 8 event=0x87,umask=0x1 01 CMS Agent1 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_ad_crd_occupancy1.tgr9 uncore interconnect CMS Agent1 AD Credits Occupancy : For Transgress 9 event=0x87,umask=0x2 01 CMS Agent1 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_acquired0.tgr0 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 0 event=0x8c,umask=0x1 01 CMS Agent1 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_crd_acquired0.tgr1 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 1 event=0x8c,umask=0x2 01 CMS Agent1 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_crd_acquired0.tgr2 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 2 event=0x8c,umask=0x4 01 CMS Agent1 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_crd_acquired0.tgr3 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 3 event=0x8c,umask=0x8 01 CMS Agent1 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_crd_acquired0.tgr4 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 4 event=0x8c,umask=0x10 01 CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_crd_acquired0.tgr5 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 5 event=0x8c,umask=0x20 01 CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_crd_acquired0.tgr6 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 4 event=0x8c,umask=0x40 01 CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_crd_acquired0.tgr7 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 5 event=0x8c,umask=0x80 01 CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_crd_acquired1.tgr10 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 10 event=0x8d,umask=0x4 01 CMS Agent1 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_crd_acquired1.tgr8 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 8 event=0x8d,umask=0x1 01 CMS Agent1 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_crd_acquired1.tgr9 uncore interconnect CMS Agent1 BL Credits Acquired : For Transgress 9 event=0x8d,umask=0x2 01 CMS Agent1 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy0.tgr0 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 0 event=0x8e,umask=0x1 01 CMS Agent1 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy0.tgr1 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 1 event=0x8e,umask=0x2 01 CMS Agent1 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy0.tgr2 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 2 event=0x8e,umask=0x4 01 CMS Agent1 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy0.tgr3 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 3 event=0x8e,umask=0x8 01 CMS Agent1 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy0.tgr4 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 4 event=0x8e,umask=0x10 01 CMS Agent1 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy0.tgr5 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 5 event=0x8e,umask=0x20 01 CMS Agent1 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy0.tgr6 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 6 event=0x8e,umask=0x40 01 CMS Agent1 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy0.tgr7 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 7 event=0x8e,umask=0x80 01 CMS Agent1 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy1.tgr10 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 10 event=0x8f,umask=0x4 01 CMS Agent1 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy1.tgr8 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 8 event=0x8f,umask=0x1 01 CMS Agent1 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_ag1_bl_crd_occupancy1.tgr9 uncore interconnect CMS Agent1 BL Credits Occupancy : For Transgress 9 event=0x8f,umask=0x2 01 CMS Agent1 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m3upi_clockticks uncore interconnect Clockticks of the mesh to UPI (M3UPI) event=0x1 01 Clockticks of the mesh to UPI (M3UPI) : Counts the number of uclks in the M3 uclk domain. This could be slightly different than the count in the Ubox because of enable/freeze delays. However, because the M3 is close to the Ubox, they generally should not diverge by more than a handful of cycles unc_m3upi_distress_asserted.dpt_local uncore interconnect Distress signal asserted : DPT Local event=0xaf,umask=0x4 01 Distress signal asserted : DPT Local : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle triggered by this tile unc_m3upi_distress_asserted.dpt_nonlocal uncore interconnect Distress signal asserted : DPT Remote event=0xaf,umask=0x8 01 Distress signal asserted : DPT Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle received by this tile unc_m3upi_distress_asserted.dpt_stall_iv uncore interconnect Distress signal asserted : DPT Stalled - IV event=0xaf,umask=0x40 01 Distress signal asserted : DPT Stalled - IV : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while regular IVs were received, causing DPT to be stalled unc_m3upi_distress_asserted.dpt_stall_nocrd uncore interconnect Distress signal asserted : DPT Stalled - No Credit event=0xaf,umask=0x80 01 Distress signal asserted : DPT Stalled - No Credit : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while credit not available causing DPT to be stalled unc_m3upi_distress_asserted.horz uncore interconnect Distress signal asserted : Horizontal event=0xaf,umask=0x2 01 Distress signal asserted : Horizontal : Counts the number of cycles either the local or incoming distress signals are asserted. : If TGR egress is full, then agents will throttle outgoing AD IDI transactions unc_m3upi_distress_asserted.pmm_local uncore interconnect Distress signal asserted : PMM Local event=0xaf,umask=0x10 01 Distress signal asserted : PMM Local : Counts the number of cycles either the local or incoming distress signals are asserted. : If the CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI traffic unc_m3upi_distress_asserted.pmm_nonlocal uncore interconnect Distress signal asserted : PMM Remote event=0xaf,umask=0x20 01 Distress signal asserted : PMM Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : If another CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI traffic unc_m3upi_distress_asserted.vert uncore interconnect Distress signal asserted : Vertical event=0xaf,umask=0x1 01 Distress signal asserted : Vertical : Counts the number of cycles either the local or incoming distress signals are asserted. : If IRQ egress is full, then agents will throttle outgoing AD IDI transactions unc_m3upi_horz_ring_ad_in_use.left_even uncore interconnect Horizontal AD Ring In Use : Left and Even event=0xb6,umask=0x1 01 Horizontal AD Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ad_in_use.left_odd uncore interconnect Horizontal AD Ring In Use : Left and Odd event=0xb6,umask=0x2 01 Horizontal AD Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ad_in_use.right_even uncore interconnect Horizontal AD Ring In Use : Right and Even event=0xb6,umask=0x4 01 Horizontal AD Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ad_in_use.right_odd uncore interconnect Horizontal AD Ring In Use : Right and Odd event=0xb6,umask=0x8 01 Horizontal AD Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_akc_in_use.left_even uncore interconnect Horizontal AK Ring In Use : Left and Even event=0xbb,umask=0x1 01 Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_akc_in_use.left_odd uncore interconnect Horizontal AK Ring In Use : Left and Odd event=0xbb,umask=0x2 01 Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_akc_in_use.right_even uncore interconnect Horizontal AK Ring In Use : Right and Even event=0xbb,umask=0x4 01 Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_akc_in_use.right_odd uncore interconnect Horizontal AK Ring In Use : Right and Odd event=0xbb,umask=0x8 01 Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ak_in_use.left_even uncore interconnect Horizontal AK Ring In Use : Left and Even event=0xb7,umask=0x1 01 Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ak_in_use.left_odd uncore interconnect Horizontal AK Ring In Use : Left and Odd event=0xb7,umask=0x2 01 Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ak_in_use.right_even uncore interconnect Horizontal AK Ring In Use : Right and Even event=0xb7,umask=0x4 01 Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_ak_in_use.right_odd uncore interconnect Horizontal AK Ring In Use : Right and Odd event=0xb7,umask=0x8 01 Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_bl_in_use.left_even uncore interconnect Horizontal BL Ring in Use : Left and Even event=0xb8,umask=0x1 01 Horizontal BL Ring in Use : Left and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_bl_in_use.left_odd uncore interconnect Horizontal BL Ring in Use : Left and Odd event=0xb8,umask=0x2 01 Horizontal BL Ring in Use : Left and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_bl_in_use.right_even uncore interconnect Horizontal BL Ring in Use : Right and Even event=0xb8,umask=0x4 01 Horizontal BL Ring in Use : Right and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_bl_in_use.right_odd uncore interconnect Horizontal BL Ring in Use : Right and Odd event=0xb8,umask=0x8 01 Horizontal BL Ring in Use : Right and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_horz_ring_iv_in_use.left uncore interconnect Horizontal IV Ring in Use : Left event=0xb9,umask=0x1 01 Horizontal IV Ring in Use : Left : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m3upi_horz_ring_iv_in_use.right uncore interconnect Horizontal IV Ring in Use : Right event=0xb9,umask=0x4 01 Horizontal IV Ring in Use : Right : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m3upi_misc_external.mbe_inst0 uncore interconnect Miscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI0 event=0xe6,umask=0x1 01 unc_m3upi_misc_external.mbe_inst1 uncore interconnect Miscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI1 event=0xe6,umask=0x2 01 unc_m3upi_ring_bounces_horz.ad uncore interconnect Messages that bounced on the Horizontal Ring. : AD event=0xac,umask=0x1 01 Messages that bounced on the Horizontal Ring. : AD : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m3upi_ring_bounces_horz.ak uncore interconnect Messages that bounced on the Horizontal Ring. : AK event=0xac,umask=0x2 01 Messages that bounced on the Horizontal Ring. : AK : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m3upi_ring_bounces_horz.bl uncore interconnect Messages that bounced on the Horizontal Ring. : BL event=0xac,umask=0x4 01 Messages that bounced on the Horizontal Ring. : BL : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m3upi_ring_bounces_horz.iv uncore interconnect Messages that bounced on the Horizontal Ring. : IV event=0xac,umask=0x8 01 Messages that bounced on the Horizontal Ring. : IV : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m3upi_ring_bounces_vert.ad uncore interconnect Messages that bounced on the Vertical Ring. : AD event=0xaa,umask=0x1 01 Messages that bounced on the Vertical Ring. : AD : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m3upi_ring_bounces_vert.ak uncore interconnect Messages that bounced on the Vertical Ring. : Acknowledgements to core event=0xaa,umask=0x2 01 Messages that bounced on the Vertical Ring. : Acknowledgements to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m3upi_ring_bounces_vert.akc uncore interconnect Messages that bounced on the Vertical Ring event=0xaa,umask=0x10 01 Messages that bounced on the Vertical Ring. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m3upi_ring_bounces_vert.bl uncore interconnect Messages that bounced on the Vertical Ring. : Data Responses to core event=0xaa,umask=0x4 01 Messages that bounced on the Vertical Ring. : Data Responses to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m3upi_ring_bounces_vert.iv uncore interconnect Messages that bounced on the Vertical Ring. : Snoops of processor's cache event=0xaa,umask=0x8 01 Messages that bounced on the Vertical Ring. : Snoops of processor's cache. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m3upi_ring_sink_starved_horz.ad uncore interconnect Sink Starvation on Horizontal Ring : AD event=0xad,umask=0x1 01 unc_m3upi_ring_sink_starved_horz.ak uncore interconnect Sink Starvation on Horizontal Ring : AK event=0xad,umask=0x2 01 unc_m3upi_ring_sink_starved_horz.ak_ag1 uncore interconnect Sink Starvation on Horizontal Ring : Acknowledgements to Agent 1 event=0xad,umask=0x20 01 unc_m3upi_ring_sink_starved_horz.bl uncore interconnect Sink Starvation on Horizontal Ring : BL event=0xad,umask=0x4 01 unc_m3upi_ring_sink_starved_horz.iv uncore interconnect Sink Starvation on Horizontal Ring : IV event=0xad,umask=0x8 01 unc_m3upi_ring_sink_starved_vert.ad uncore interconnect Sink Starvation on Vertical Ring : AD event=0xab,umask=0x1 01 unc_m3upi_ring_sink_starved_vert.ak uncore interconnect Sink Starvation on Vertical Ring : Acknowledgements to core event=0xab,umask=0x2 01 unc_m3upi_ring_sink_starved_vert.akc uncore interconnect Sink Starvation on Vertical Ring event=0xab,umask=0x10 01 unc_m3upi_ring_sink_starved_vert.bl uncore interconnect Sink Starvation on Vertical Ring : Data Responses to core event=0xab,umask=0x4 01 unc_m3upi_ring_sink_starved_vert.iv uncore interconnect Sink Starvation on Vertical Ring : Snoops of processor's cache event=0xab,umask=0x8 01 unc_m3upi_ring_src_thrtl uncore interconnect Source Throttle event=0xae 01 unc_m3upi_rxc_cycles_ne_vn1.ad_req uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty : REQ on AD event=0x44,umask=0x1 01 VN1 Ingress (from CMS) Queue - Cycles Not Empty : REQ on AD : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_cycles_ne_vn1.ad_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty : RSP on AD event=0x44,umask=0x4 01 VN1 Ingress (from CMS) Queue - Cycles Not Empty : RSP on AD : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_cycles_ne_vn1.ad_snp uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty : SNP on AD event=0x44,umask=0x2 01 VN1 Ingress (from CMS) Queue - Cycles Not Empty : SNP on AD : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_cycles_ne_vn1.bl_ncb uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty : NCB on BL event=0x44,umask=0x20 01 VN1 Ingress (from CMS) Queue - Cycles Not Empty : NCB on BL : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_cycles_ne_vn1.bl_ncs uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty : NCS on BL event=0x44,umask=0x40 01 VN1 Ingress (from CMS) Queue - Cycles Not Empty : NCS on BL : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_cycles_ne_vn1.bl_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty : RSP on BL event=0x44,umask=0x8 01 VN1 Ingress (from CMS) Queue - Cycles Not Empty : RSP on BL : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_cycles_ne_vn1.bl_wb uncore interconnect VN1 Ingress (from CMS) Queue - Cycles Not Empty : WB on BL event=0x44,umask=0x10 01 VN1 Ingress (from CMS) Queue - Cycles Not Empty : WB on BL : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_inserts_vn0.ad_req uncore interconnect VN0 Ingress (from CMS) Queue - Inserts : REQ on AD event=0x41,umask=0x1 01 VN0 Ingress (from CMS) Queue - Inserts : REQ on AD : Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_inserts_vn0.ad_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Inserts : RSP on AD event=0x41,umask=0x4 01 VN0 Ingress (from CMS) Queue - Inserts : RSP on AD : Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_inserts_vn0.ad_snp uncore interconnect VN0 Ingress (from CMS) Queue - Inserts : SNP on AD event=0x41,umask=0x2 01 VN0 Ingress (from CMS) Queue - Inserts : SNP on AD : Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_inserts_vn0.bl_ncb uncore interconnect VN0 Ingress (from CMS) Queue - Inserts : NCB on BL event=0x41,umask=0x20 01 VN0 Ingress (from CMS) Queue - Inserts : NCB on BL : Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_inserts_vn0.bl_ncs uncore interconnect VN0 Ingress (from CMS) Queue - Inserts : NCS on BL event=0x41,umask=0x40 01 VN0 Ingress (from CMS) Queue - Inserts : NCS on BL : Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_inserts_vn0.bl_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Inserts : RSP on BL event=0x41,umask=0x8 01 VN0 Ingress (from CMS) Queue - Inserts : RSP on BL : Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_inserts_vn0.bl_wb uncore interconnect VN0 Ingress (from CMS) Queue - Inserts : WB on BL event=0x41,umask=0x10 01 VN0 Ingress (from CMS) Queue - Inserts : WB on BL : Counts the number of allocations into the UPI Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_inserts_vn1.ad_req uncore interconnect VN1 Ingress (from CMS) Queue - Inserts : REQ on AD event=0x42,umask=0x1 01 VN1 Ingress (from CMS) Queue - Inserts : REQ on AD : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_inserts_vn1.ad_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Inserts : RSP on AD event=0x42,umask=0x4 01 VN1 Ingress (from CMS) Queue - Inserts : RSP on AD : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_inserts_vn1.ad_snp uncore interconnect VN1 Ingress (from CMS) Queue - Inserts : SNP on AD event=0x42,umask=0x2 01 VN1 Ingress (from CMS) Queue - Inserts : SNP on AD : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_inserts_vn1.bl_ncb uncore interconnect VN1 Ingress (from CMS) Queue - Inserts : NCB on BL event=0x42,umask=0x20 01 VN1 Ingress (from CMS) Queue - Inserts : NCB on BL : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_inserts_vn1.bl_ncs uncore interconnect VN1 Ingress (from CMS) Queue - Inserts : NCS on BL event=0x42,umask=0x40 01 VN1 Ingress (from CMS) Queue - Inserts : NCS on BL : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_inserts_vn1.bl_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Inserts : RSP on BL event=0x42,umask=0x8 01 VN1 Ingress (from CMS) Queue - Inserts : RSP on BL : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_inserts_vn1.bl_wb uncore interconnect VN1 Ingress (from CMS) Queue - Inserts : WB on BL event=0x42,umask=0x10 01 VN1 Ingress (from CMS) Queue - Inserts : WB on BL : Counts the number of allocations into the UPI VN1 Ingress. This tracks one of the three rings that are used by the UPI agent. This can be used in conjunction with the UPI VN1 Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters. : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_occupancy_vn0.ad_req uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy : REQ on AD event=0x45,umask=0x1 01 VN0 Ingress (from CMS) Queue - Occupancy : REQ on AD : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_occupancy_vn0.ad_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy : RSP on AD event=0x45,umask=0x4 01 VN0 Ingress (from CMS) Queue - Occupancy : RSP on AD : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_occupancy_vn0.ad_snp uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy : SNP on AD event=0x45,umask=0x2 01 VN0 Ingress (from CMS) Queue - Occupancy : SNP on AD : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_occupancy_vn0.bl_ncb uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy : NCB on BL event=0x45,umask=0x20 01 VN0 Ingress (from CMS) Queue - Occupancy : NCB on BL : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_occupancy_vn0.bl_ncs uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy : NCS on BL event=0x45,umask=0x40 01 VN0 Ingress (from CMS) Queue - Occupancy : NCS on BL : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_occupancy_vn0.bl_rsp uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy : RSP on BL event=0x45,umask=0x8 01 VN0 Ingress (from CMS) Queue - Occupancy : RSP on BL : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_occupancy_vn0.bl_wb uncore interconnect VN0 Ingress (from CMS) Queue - Occupancy : WB on BL event=0x45,umask=0x10 01 VN0 Ingress (from CMS) Queue - Occupancy : WB on BL : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxc_occupancy_vn1.ad_req uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy : REQ on AD event=0x46,umask=0x1 01 VN1 Ingress (from CMS) Queue - Occupancy : REQ on AD : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Home (REQ) messages on AD. REQ is generally used to send requests, request responses, and snoop responses unc_m3upi_rxc_occupancy_vn1.ad_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy : RSP on AD event=0x46,umask=0x4 01 VN1 Ingress (from CMS) Queue - Occupancy : RSP on AD : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Response (RSP) messages on AD. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_occupancy_vn1.ad_snp uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy : SNP on AD event=0x46,umask=0x2 01 VN1 Ingress (from CMS) Queue - Occupancy : SNP on AD : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Snoops (SNP) messages on AD. SNP is used for outgoing snoops unc_m3upi_rxc_occupancy_vn1.bl_ncb uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy : NCB on BL event=0x46,umask=0x20 01 VN1 Ingress (from CMS) Queue - Occupancy : NCB on BL : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Non-Coherent Broadcast (NCB) messages on BL. NCB is generally used to transmit data without coherency. For example, non-coherent read data returns unc_m3upi_rxc_occupancy_vn1.bl_ncs uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy : NCS on BL event=0x46,umask=0x40 01 VN1 Ingress (from CMS) Queue - Occupancy : NCS on BL : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Non-Coherent Standard (NCS) messages on BL unc_m3upi_rxc_occupancy_vn1.bl_rsp uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy : RSP on BL event=0x46,umask=0x8 01 VN1 Ingress (from CMS) Queue - Occupancy : RSP on BL : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Response (RSP) messages on BL. RSP packets are used to transmit a variety of protocol flits including grants and completions (CMP) unc_m3upi_rxc_occupancy_vn1.bl_wb uncore interconnect VN1 Ingress (from CMS) Queue - Occupancy : WB on BL event=0x46,umask=0x10 01 VN1 Ingress (from CMS) Queue - Occupancy : WB on BL : Accumulates the occupancy of a given UPI VN1 Ingress queue in each cycle. This tracks one of the three ring Ingress buffers. This can be used with the UPI VN1 Ingress Not Empty event to calculate average occupancy or the UPI VN1 Ingress Allocations event in order to calculate average queuing latency. : Data Response (WB) messages on BL. WB is generally used to transmit data with coherency. For example, remote reads and writes, or cache to cache transfers will transmit their data using WB unc_m3upi_rxr_busy_starved.ad_all uncore interconnect Transgress Injection Starvation : AD - All event=0xe5,umask=0x11 01 Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority : All == Credited + Uncredited unc_m3upi_rxr_busy_starved.ad_crd uncore interconnect Transgress Injection Starvation : AD - Credited event=0xe5,umask=0x10 01 Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m3upi_rxr_busy_starved.ad_uncrd uncore interconnect Transgress Injection Starvation : AD - Uncredited event=0xe5,umask=0x1 01 Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m3upi_rxr_busy_starved.bl_all uncore interconnect Transgress Injection Starvation : BL - All event=0xe5,umask=0x44 01 Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority : All == Credited + Uncredited unc_m3upi_rxr_busy_starved.bl_crd uncore interconnect Transgress Injection Starvation : BL - Credited event=0xe5,umask=0x40 01 Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m3upi_rxr_busy_starved.bl_uncrd uncore interconnect Transgress Injection Starvation : BL - Uncredited event=0xe5,umask=0x4 01 Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m3upi_rxr_bypass.ad_all uncore interconnect Transgress Ingress Bypass : AD - All event=0xe2,umask=0x11 01 Transgress Ingress Bypass : AD - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncredited unc_m3upi_rxr_bypass.ad_crd uncore interconnect Transgress Ingress Bypass : AD - Credited event=0xe2,umask=0x10 01 Transgress Ingress Bypass : AD - Credited : Number of packets bypassing the CMS Ingress unc_m3upi_rxr_bypass.ad_uncrd uncore interconnect Transgress Ingress Bypass : AD - Uncredited event=0xe2,umask=0x1 01 Transgress Ingress Bypass : AD - Uncredited : Number of packets bypassing the CMS Ingress unc_m3upi_rxr_bypass.ak uncore interconnect Transgress Ingress Bypass : AK event=0xe2,umask=0x2 01 Transgress Ingress Bypass : AK : Number of packets bypassing the CMS Ingress unc_m3upi_rxr_bypass.akc_uncrd uncore interconnect Transgress Ingress Bypass : AKC - Uncredited event=0xe2,umask=0x80 01 Transgress Ingress Bypass : AKC - Uncredited : Number of packets bypassing the CMS Ingress unc_m3upi_rxr_bypass.bl_all uncore interconnect Transgress Ingress Bypass : BL - All event=0xe2,umask=0x44 01 Transgress Ingress Bypass : BL - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncredited unc_m3upi_rxr_bypass.bl_crd uncore interconnect Transgress Ingress Bypass : BL - Credited event=0xe2,umask=0x40 01 Transgress Ingress Bypass : BL - Credited : Number of packets bypassing the CMS Ingress unc_m3upi_rxr_bypass.bl_uncrd uncore interconnect Transgress Ingress Bypass : BL - Uncredited event=0xe2,umask=0x4 01 Transgress Ingress Bypass : BL - Uncredited : Number of packets bypassing the CMS Ingress unc_m3upi_rxr_bypass.iv uncore interconnect Transgress Ingress Bypass : IV event=0xe2,umask=0x8 01 Transgress Ingress Bypass : IV : Number of packets bypassing the CMS Ingress unc_m3upi_rxr_crd_starved.ad_all uncore interconnect Transgress Injection Starvation : AD - All event=0xe3,umask=0x11 01 Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncredited unc_m3upi_rxr_crd_starved.ad_crd uncore interconnect Transgress Injection Starvation : AD - Credited event=0xe3,umask=0x10 01 Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.ad_uncrd uncore interconnect Transgress Injection Starvation : AD - Uncredited event=0xe3,umask=0x1 01 Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.ak uncore interconnect Transgress Injection Starvation : AK event=0xe3,umask=0x2 01 Transgress Injection Starvation : AK : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.bl_all uncore interconnect Transgress Injection Starvation : BL - All event=0xe3,umask=0x44 01 Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncredited unc_m3upi_rxr_crd_starved.bl_crd uncore interconnect Transgress Injection Starvation : BL - Credited event=0xe3,umask=0x40 01 Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.bl_uncrd uncore interconnect Transgress Injection Starvation : BL - Uncredited event=0xe3,umask=0x4 01 Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.ifv uncore interconnect Transgress Injection Starvation : IFV - Credited event=0xe3,umask=0x80 01 Transgress Injection Starvation : IFV - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved.iv uncore interconnect Transgress Injection Starvation : IV event=0xe3,umask=0x8 01 Transgress Injection Starvation : IV : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_crd_starved_1 uncore interconnect Transgress Injection Starvation event=0xe4 01 Transgress Injection Starvation : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m3upi_rxr_inserts.ad_all uncore interconnect Transgress Ingress Allocations : AD - All event=0xe1,umask=0x11 01 Transgress Ingress Allocations : AD - All : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m3upi_rxr_inserts.ad_crd uncore interconnect Transgress Ingress Allocations : AD - Credited event=0xe1,umask=0x10 01 Transgress Ingress Allocations : AD - Credited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_inserts.ad_uncrd uncore interconnect Transgress Ingress Allocations : AD - Uncredited event=0xe1,umask=0x1 01 Transgress Ingress Allocations : AD - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_inserts.ak uncore interconnect Transgress Ingress Allocations : AK event=0xe1,umask=0x2 01 Transgress Ingress Allocations : AK : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_inserts.akc_uncrd uncore interconnect Transgress Ingress Allocations : AKC - Uncredited event=0xe1,umask=0x80 01 Transgress Ingress Allocations : AKC - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_inserts.bl_all uncore interconnect Transgress Ingress Allocations : BL - All event=0xe1,umask=0x44 01 Transgress Ingress Allocations : BL - All : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m3upi_rxr_inserts.bl_crd uncore interconnect Transgress Ingress Allocations : BL - Credited event=0xe1,umask=0x40 01 Transgress Ingress Allocations : BL - Credited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_inserts.bl_uncrd uncore interconnect Transgress Ingress Allocations : BL - Uncredited event=0xe1,umask=0x4 01 Transgress Ingress Allocations : BL - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_inserts.iv uncore interconnect Transgress Ingress Allocations : IV event=0xe1,umask=0x8 01 Transgress Ingress Allocations : IV : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.ad_all uncore interconnect Transgress Ingress Occupancy : AD - All event=0xe0,umask=0x11 01 Transgress Ingress Occupancy : AD - All : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m3upi_rxr_occupancy.ad_crd uncore interconnect Transgress Ingress Occupancy : AD - Credited event=0xe0,umask=0x10 01 Transgress Ingress Occupancy : AD - Credited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.ad_uncrd uncore interconnect Transgress Ingress Occupancy : AD - Uncredited event=0xe0,umask=0x1 01 Transgress Ingress Occupancy : AD - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.ak uncore interconnect Transgress Ingress Occupancy : AK event=0xe0,umask=0x2 01 Transgress Ingress Occupancy : AK : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.akc_uncrd uncore interconnect Transgress Ingress Occupancy : AKC - Uncredited event=0xe0,umask=0x80 01 Transgress Ingress Occupancy : AKC - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.bl_all uncore interconnect Transgress Ingress Occupancy : BL - All event=0xe0,umask=0x44 01 Transgress Ingress Occupancy : BL - All : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m3upi_rxr_occupancy.bl_crd uncore interconnect Transgress Ingress Occupancy : BL - Credited event=0xe0,umask=0x20 01 Transgress Ingress Occupancy : BL - Credited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.bl_uncrd uncore interconnect Transgress Ingress Occupancy : BL - Uncredited event=0xe0,umask=0x4 01 Transgress Ingress Occupancy : BL - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_rxr_occupancy.iv uncore interconnect Transgress Ingress Occupancy : IV event=0xe0,umask=0x8 01 Transgress Ingress Occupancy : IV : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr0 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 0 event=0xd0,umask=0x1 01 Stall on No AD Agent0 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr1 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 1 event=0xd0,umask=0x2 01 Stall on No AD Agent0 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr2 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 2 event=0xd0,umask=0x4 01 Stall on No AD Agent0 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr3 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 3 event=0xd0,umask=0x8 01 Stall on No AD Agent0 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr4 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 4 event=0xd0,umask=0x10 01 Stall on No AD Agent0 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr5 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 5 event=0xd0,umask=0x20 01 Stall on No AD Agent0 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr6 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 6 event=0xd0,umask=0x40 01 Stall on No AD Agent0 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag0.tgr7 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 7 event=0xd0,umask=0x80 01 Stall on No AD Agent0 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr0 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 0 event=0xd2,umask=0x1 01 Stall on No AD Agent1 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr1 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 1 event=0xd2,umask=0x2 01 Stall on No AD Agent1 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr2 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 2 event=0xd2,umask=0x4 01 Stall on No AD Agent1 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr3 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 3 event=0xd2,umask=0x8 01 Stall on No AD Agent1 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr4 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 4 event=0xd2,umask=0x10 01 Stall on No AD Agent1 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr5 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 5 event=0xd2,umask=0x20 01 Stall on No AD Agent1 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr6 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 6 event=0xd2,umask=0x40 01 Stall on No AD Agent1 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_ad_ag1.tgr7 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 7 event=0xd2,umask=0x80 01 Stall on No AD Agent1 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr0 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 0 event=0xd4,umask=0x1 01 Stall on No BL Agent0 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr1 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 1 event=0xd4,umask=0x2 01 Stall on No BL Agent0 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr2 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 2 event=0xd4,umask=0x4 01 Stall on No BL Agent0 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr3 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 3 event=0xd4,umask=0x8 01 Stall on No BL Agent0 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr4 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 4 event=0xd4,umask=0x10 01 Stall on No BL Agent0 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr5 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 5 event=0xd4,umask=0x20 01 Stall on No BL Agent0 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr6 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 6 event=0xd4,umask=0x40 01 Stall on No BL Agent0 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag0.tgr7 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 7 event=0xd4,umask=0x80 01 Stall on No BL Agent0 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr0 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 0 event=0xd6,umask=0x1 01 Stall on No BL Agent1 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr1 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 1 event=0xd6,umask=0x2 01 Stall on No BL Agent1 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr2 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 2 event=0xd6,umask=0x4 01 Stall on No BL Agent1 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr3 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 3 event=0xd6,umask=0x8 01 Stall on No BL Agent1 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr4 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 4 event=0xd6,umask=0x10 01 Stall on No BL Agent1 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr5 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 5 event=0xd6,umask=0x20 01 Stall on No BL Agent1 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr6 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 6 event=0xd6,umask=0x40 01 Stall on No BL Agent1 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall0_no_txr_horz_crd_bl_ag1.tgr7 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 7 event=0xd6,umask=0x80 01 Stall on No BL Agent1 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_ad_ag0.tgr10 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 10 event=0xd1,umask=0x4 01 Stall on No AD Agent0 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_ad_ag0.tgr8 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 8 event=0xd1,umask=0x1 01 Stall on No AD Agent0 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_ad_ag0.tgr9 uncore interconnect Stall on No AD Agent0 Transgress Credits : For Transgress 9 event=0xd1,umask=0x2 01 Stall on No AD Agent0 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_ad_ag1_1.tgr10 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 10 event=0xd3,umask=0x4 01 Stall on No AD Agent1 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_ad_ag1_1.tgr8 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 8 event=0xd3,umask=0x1 01 Stall on No AD Agent1 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_ad_ag1_1.tgr9 uncore interconnect Stall on No AD Agent1 Transgress Credits : For Transgress 9 event=0xd3,umask=0x2 01 Stall on No AD Agent1 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_bl_ag0_1.tgr10 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 10 event=0xd5,umask=0x4 01 Stall on No BL Agent0 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_bl_ag0_1.tgr8 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 8 event=0xd5,umask=0x1 01 Stall on No BL Agent0 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_bl_ag0_1.tgr9 uncore interconnect Stall on No BL Agent0 Transgress Credits : For Transgress 9 event=0xd5,umask=0x2 01 Stall on No BL Agent0 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_bl_ag1_1.tgr10 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 10 event=0xd7,umask=0x4 01 Stall on No BL Agent1 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_bl_ag1_1.tgr8 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 8 event=0xd7,umask=0x1 01 Stall on No BL Agent1 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_stall1_no_txr_horz_crd_bl_ag1_1.tgr9 uncore interconnect Stall on No BL Agent1 Transgress Credits : For Transgress 9 event=0xd7,umask=0x2 01 Stall on No BL Agent1 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m3upi_txr_horz_ads_used.ad_all uncore interconnect CMS Horizontal ADS Used : AD - All event=0xa6,umask=0x11 01 CMS Horizontal ADS Used : AD - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m3upi_txr_horz_ads_used.ad_crd uncore interconnect CMS Horizontal ADS Used : AD - Credited event=0xa6,umask=0x10 01 CMS Horizontal ADS Used : AD - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_horz_ads_used.ad_uncrd uncore interconnect CMS Horizontal ADS Used : AD - Uncredited event=0xa6,umask=0x1 01 CMS Horizontal ADS Used : AD - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_horz_ads_used.bl_all uncore interconnect CMS Horizontal ADS Used : BL - All event=0xa6,umask=0x44 01 CMS Horizontal ADS Used : BL - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m3upi_txr_horz_ads_used.bl_crd uncore interconnect CMS Horizontal ADS Used : BL - Credited event=0xa6,umask=0x40 01 CMS Horizontal ADS Used : BL - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_horz_ads_used.bl_uncrd uncore interconnect CMS Horizontal ADS Used : BL - Uncredited event=0xa6,umask=0x4 01 CMS Horizontal ADS Used : BL - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.ad_all uncore interconnect CMS Horizontal Bypass Used : AD - All event=0xa7,umask=0x11 01 CMS Horizontal Bypass Used : AD - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m3upi_txr_horz_bypass.ad_crd uncore interconnect CMS Horizontal Bypass Used : AD - Credited event=0xa7,umask=0x10 01 CMS Horizontal Bypass Used : AD - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.ad_uncrd uncore interconnect CMS Horizontal Bypass Used : AD - Uncredited event=0xa7,umask=0x1 01 CMS Horizontal Bypass Used : AD - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.ak uncore interconnect CMS Horizontal Bypass Used : AK event=0xa7,umask=0x2 01 CMS Horizontal Bypass Used : AK : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.akc_uncrd uncore interconnect CMS Horizontal Bypass Used : AKC - Uncredited event=0xa7,umask=0x80 01 CMS Horizontal Bypass Used : AKC - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.bl_all uncore interconnect CMS Horizontal Bypass Used : BL - All event=0xa7,umask=0x44 01 CMS Horizontal Bypass Used : BL - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m3upi_txr_horz_bypass.bl_crd uncore interconnect CMS Horizontal Bypass Used : BL - Credited event=0xa7,umask=0x40 01 CMS Horizontal Bypass Used : BL - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.bl_uncrd uncore interconnect CMS Horizontal Bypass Used : BL - Uncredited event=0xa7,umask=0x4 01 CMS Horizontal Bypass Used : BL - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_bypass.iv uncore interconnect CMS Horizontal Bypass Used : IV event=0xa7,umask=0x8 01 CMS Horizontal Bypass Used : IV : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m3upi_txr_horz_cycles_full.ad_all uncore interconnect Cycles CMS Horizontal Egress Queue is Full : AD - All event=0xa2,umask=0x11 01 Cycles CMS Horizontal Egress Queue is Full : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m3upi_txr_horz_cycles_full.ad_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Full : AD - Credited event=0xa2,umask=0x10 01 Cycles CMS Horizontal Egress Queue is Full : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_full.ad_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Full : AD - Uncredited event=0xa2,umask=0x1 01 Cycles CMS Horizontal Egress Queue is Full : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_full.ak uncore interconnect Cycles CMS Horizontal Egress Queue is Full : AK event=0xa2,umask=0x2 01 Cycles CMS Horizontal Egress Queue is Full : AK : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_full.akc_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Full : AKC - Uncredited event=0xa2,umask=0x80 01 Cycles CMS Horizontal Egress Queue is Full : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_full.bl_all uncore interconnect Cycles CMS Horizontal Egress Queue is Full : BL - All event=0xa2,umask=0x44 01 Cycles CMS Horizontal Egress Queue is Full : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m3upi_txr_horz_cycles_full.bl_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Full : BL - Credited event=0xa2,umask=0x40 01 Cycles CMS Horizontal Egress Queue is Full : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_full.bl_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Full : BL - Uncredited event=0xa2,umask=0x4 01 Cycles CMS Horizontal Egress Queue is Full : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_full.iv uncore interconnect Cycles CMS Horizontal Egress Queue is Full : IV event=0xa2,umask=0x8 01 Cycles CMS Horizontal Egress Queue is Full : IV : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.ad_all uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : AD - All event=0xa3,umask=0x11 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m3upi_txr_horz_cycles_ne.ad_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : AD - Credited event=0xa3,umask=0x10 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.ad_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : AD - Uncredited event=0xa3,umask=0x1 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.ak uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : AK event=0xa3,umask=0x2 01 Cycles CMS Horizontal Egress Queue is Not Empty : AK : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.akc_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncredited event=0xa3,umask=0x80 01 Cycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.bl_all uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : BL - All event=0xa3,umask=0x44 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m3upi_txr_horz_cycles_ne.bl_crd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : BL - Credited event=0xa3,umask=0x40 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.bl_uncrd uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : BL - Uncredited event=0xa3,umask=0x4 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_cycles_ne.iv uncore interconnect Cycles CMS Horizontal Egress Queue is Not Empty : IV event=0xa3,umask=0x8 01 Cycles CMS Horizontal Egress Queue is Not Empty : IV : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.ad_all uncore interconnect CMS Horizontal Egress Inserts : AD - All event=0xa1,umask=0x11 01 CMS Horizontal Egress Inserts : AD - All : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m3upi_txr_horz_inserts.ad_crd uncore interconnect CMS Horizontal Egress Inserts : AD - Credited event=0xa1,umask=0x10 01 CMS Horizontal Egress Inserts : AD - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.ad_uncrd uncore interconnect CMS Horizontal Egress Inserts : AD - Uncredited event=0xa1,umask=0x1 01 CMS Horizontal Egress Inserts : AD - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.ak uncore interconnect CMS Horizontal Egress Inserts : AK event=0xa1,umask=0x2 01 CMS Horizontal Egress Inserts : AK : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.akc_uncrd uncore interconnect CMS Horizontal Egress Inserts : AKC - Uncredited event=0xa1,umask=0x80 01 CMS Horizontal Egress Inserts : AKC - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.bl_all uncore interconnect CMS Horizontal Egress Inserts : BL - All event=0xa1,umask=0x44 01 CMS Horizontal Egress Inserts : BL - All : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m3upi_txr_horz_inserts.bl_crd uncore interconnect CMS Horizontal Egress Inserts : BL - Credited event=0xa1,umask=0x40 01 CMS Horizontal Egress Inserts : BL - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.bl_uncrd uncore interconnect CMS Horizontal Egress Inserts : BL - Uncredited event=0xa1,umask=0x4 01 CMS Horizontal Egress Inserts : BL - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_inserts.iv uncore interconnect CMS Horizontal Egress Inserts : IV event=0xa1,umask=0x8 01 CMS Horizontal Egress Inserts : IV : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_nack.ad_all uncore interconnect CMS Horizontal Egress NACKs : AD - All event=0xa4,umask=0x11 01 CMS Horizontal Egress NACKs : AD - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncredited unc_m3upi_txr_horz_nack.ad_crd uncore interconnect CMS Horizontal Egress NACKs : AD - Credited event=0xa4,umask=0x10 01 CMS Horizontal Egress NACKs : AD - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_nack.ad_uncrd uncore interconnect CMS Horizontal Egress NACKs : AD - Uncredited event=0xa4,umask=0x1 01 CMS Horizontal Egress NACKs : AD - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_nack.ak uncore interconnect CMS Horizontal Egress NACKs : AK event=0xa4,umask=0x2 01 CMS Horizontal Egress NACKs : AK : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_nack.akc_uncrd uncore interconnect CMS Horizontal Egress NACKs : AKC - Uncredited event=0xa4,umask=0x80 01 CMS Horizontal Egress NACKs : AKC - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_nack.bl_all uncore interconnect CMS Horizontal Egress NACKs : BL - All event=0xa4,umask=0x44 01 CMS Horizontal Egress NACKs : BL - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncredited unc_m3upi_txr_horz_nack.bl_crd uncore interconnect CMS Horizontal Egress NACKs : BL - Credited event=0xa4,umask=0x40 01 CMS Horizontal Egress NACKs : BL - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_nack.bl_uncrd uncore interconnect CMS Horizontal Egress NACKs : BL - Uncredited event=0xa4,umask=0x4 01 CMS Horizontal Egress NACKs : BL - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_nack.iv uncore interconnect CMS Horizontal Egress NACKs : IV event=0xa4,umask=0x8 01 CMS Horizontal Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m3upi_txr_horz_occupancy.ad_all uncore interconnect CMS Horizontal Egress Occupancy : AD - All event=0xa0,umask=0x11 01 CMS Horizontal Egress Occupancy : AD - All : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m3upi_txr_horz_occupancy.ad_crd uncore interconnect CMS Horizontal Egress Occupancy : AD - Credited event=0xa0,umask=0x10 01 CMS Horizontal Egress Occupancy : AD - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_occupancy.ad_uncrd uncore interconnect CMS Horizontal Egress Occupancy : AD - Uncredited event=0xa0,umask=0x1 01 CMS Horizontal Egress Occupancy : AD - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_occupancy.ak uncore interconnect CMS Horizontal Egress Occupancy : AK event=0xa0,umask=0x2 01 CMS Horizontal Egress Occupancy : AK : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_occupancy.akc_uncrd uncore interconnect CMS Horizontal Egress Occupancy : AKC - Uncredited event=0xa0,umask=0x80 01 CMS Horizontal Egress Occupancy : AKC - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_occupancy.bl_all uncore interconnect CMS Horizontal Egress Occupancy : BL - All event=0xa0,umask=0x44 01 CMS Horizontal Egress Occupancy : BL - All : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m3upi_txr_horz_occupancy.bl_crd uncore interconnect CMS Horizontal Egress Occupancy : BL - Credited event=0xa0,umask=0x40 01 CMS Horizontal Egress Occupancy : BL - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_occupancy.bl_uncrd uncore interconnect CMS Horizontal Egress Occupancy : BL - Uncredited event=0xa0,umask=0x4 01 CMS Horizontal Egress Occupancy : BL - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_occupancy.iv uncore interconnect CMS Horizontal Egress Occupancy : IV event=0xa0,umask=0x8 01 CMS Horizontal Egress Occupancy : IV : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m3upi_txr_horz_starved.ad_all uncore interconnect CMS Horizontal Egress Injection Starvation : AD - All event=0xa5,umask=0x1 01 CMS Horizontal Egress Injection Starvation : AD - All : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncredited unc_m3upi_txr_horz_starved.ad_uncrd uncore interconnect CMS Horizontal Egress Injection Starvation : AD - Uncredited event=0xa5,umask=0x1 01 CMS Horizontal Egress Injection Starvation : AD - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m3upi_txr_horz_starved.ak uncore interconnect CMS Horizontal Egress Injection Starvation : AK event=0xa5,umask=0x2 01 CMS Horizontal Egress Injection Starvation : AK : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m3upi_txr_horz_starved.akc_uncrd uncore interconnect CMS Horizontal Egress Injection Starvation : AKC - Uncredited event=0xa5,umask=0x80 01 CMS Horizontal Egress Injection Starvation : AKC - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m3upi_txr_horz_starved.bl_all uncore interconnect CMS Horizontal Egress Injection Starvation : BL - All event=0xa5,umask=0x4 01 CMS Horizontal Egress Injection Starvation : BL - All : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncredited unc_m3upi_txr_horz_starved.bl_uncrd uncore interconnect CMS Horizontal Egress Injection Starvation : BL - Uncredited event=0xa5,umask=0x4 01 CMS Horizontal Egress Injection Starvation : BL - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m3upi_txr_horz_starved.iv uncore interconnect CMS Horizontal Egress Injection Starvation : IV event=0xa5,umask=0x8 01 CMS Horizontal Egress Injection Starvation : IV : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m3upi_txr_vert_ads_used.ad_ag0 uncore interconnect CMS Vertical ADS Used : AD - Agent 0 event=0x9c,umask=0x1 01 CMS Vertical ADS Used : AD - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_vert_ads_used.ad_ag1 uncore interconnect CMS Vertical ADS Used : AD - Agent 1 event=0x9c,umask=0x10 01 CMS Vertical ADS Used : AD - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_vert_ads_used.bl_ag0 uncore interconnect CMS Vertical ADS Used : BL - Agent 0 event=0x9c,umask=0x4 01 CMS Vertical ADS Used : BL - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_vert_ads_used.bl_ag1 uncore interconnect CMS Vertical ADS Used : BL - Agent 1 event=0x9c,umask=0x40 01 CMS Vertical ADS Used : BL - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.ad_ag0 uncore interconnect CMS Vertical ADS Used : AD - Agent 0 event=0x9d,umask=0x1 01 CMS Vertical ADS Used : AD - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.ad_ag1 uncore interconnect CMS Vertical ADS Used : AD - Agent 1 event=0x9d,umask=0x10 01 CMS Vertical ADS Used : AD - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.ak_ag0 uncore interconnect CMS Vertical ADS Used : AK - Agent 0 event=0x9d,umask=0x2 01 CMS Vertical ADS Used : AK - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.ak_ag1 uncore interconnect CMS Vertical ADS Used : AK - Agent 1 event=0x9d,umask=0x20 01 CMS Vertical ADS Used : AK - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.bl_ag0 uncore interconnect CMS Vertical ADS Used : BL - Agent 0 event=0x9d,umask=0x4 01 CMS Vertical ADS Used : BL - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.bl_ag1 uncore interconnect CMS Vertical ADS Used : BL - Agent 1 event=0x9d,umask=0x40 01 CMS Vertical ADS Used : BL - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass.iv_ag1 uncore interconnect CMS Vertical ADS Used : IV - Agent 1 event=0x9d,umask=0x8 01 CMS Vertical ADS Used : IV - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass_1.akc_ag0 uncore interconnect CMS Vertical ADS Used : AKC - Agent 0 event=0x9e,umask=0x1 01 CMS Vertical ADS Used : AKC - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_bypass_1.akc_ag1 uncore interconnect CMS Vertical ADS Used : AKC - Agent 1 event=0x9e,umask=0x2 01 CMS Vertical ADS Used : AKC - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m3upi_txr_vert_cycles_full0.ad_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AD - Agent 0 event=0x94,umask=0x1 01 Cycles CMS Vertical Egress Queue Is Full : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_cycles_full0.ad_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AD - Agent 1 event=0x94,umask=0x10 01 Cycles CMS Vertical Egress Queue Is Full : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m3upi_txr_vert_cycles_full0.ak_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AK - Agent 0 event=0x94,umask=0x2 01 Cycles CMS Vertical Egress Queue Is Full : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_cycles_full0.ak_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AK - Agent 1 event=0x94,umask=0x20 01 Cycles CMS Vertical Egress Queue Is Full : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m3upi_txr_vert_cycles_full0.bl_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : BL - Agent 0 event=0x94,umask=0x4 01 Cycles CMS Vertical Egress Queue Is Full : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m3upi_txr_vert_cycles_full0.bl_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : BL - Agent 1 event=0x94,umask=0x40 01 Cycles CMS Vertical Egress Queue Is Full : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m3upi_txr_vert_cycles_full0.iv_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : IV - Agent 0 event=0x94,umask=0x8 01 Cycles CMS Vertical Egress Queue Is Full : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m3upi_txr_vert_cycles_full1.akc_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 0 event=0x95,umask=0x1 01 Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_cycles_full1.akc_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 1 event=0x95,umask=0x2 01 Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_cycles_ne0.ad_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0 event=0x96,umask=0x1 01 Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_cycles_ne0.ad_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1 event=0x96,umask=0x10 01 Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m3upi_txr_vert_cycles_ne0.ak_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0 event=0x96,umask=0x2 01 Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_cycles_ne0.ak_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1 event=0x96,umask=0x20 01 Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m3upi_txr_vert_cycles_ne0.bl_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0 event=0x96,umask=0x4 01 Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m3upi_txr_vert_cycles_ne0.bl_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1 event=0x96,umask=0x40 01 Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m3upi_txr_vert_cycles_ne0.iv_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0 event=0x96,umask=0x8 01 Cycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m3upi_txr_vert_cycles_ne1.akc_ag0 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0 event=0x97,umask=0x1 01 Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_cycles_ne1.akc_ag1 uncore interconnect Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1 event=0x97,umask=0x2 01 Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_inserts0.ad_ag0 uncore interconnect CMS Vert Egress Allocations : AD - Agent 0 event=0x92,umask=0x1 01 CMS Vert Egress Allocations : AD - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_inserts0.ad_ag1 uncore interconnect CMS Vert Egress Allocations : AD - Agent 1 event=0x92,umask=0x10 01 CMS Vert Egress Allocations : AD - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m3upi_txr_vert_inserts0.ak_ag0 uncore interconnect CMS Vert Egress Allocations : AK - Agent 0 event=0x92,umask=0x2 01 CMS Vert Egress Allocations : AK - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_inserts0.ak_ag1 uncore interconnect CMS Vert Egress Allocations : AK - Agent 1 event=0x92,umask=0x20 01 CMS Vert Egress Allocations : AK - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m3upi_txr_vert_inserts0.bl_ag0 uncore interconnect CMS Vert Egress Allocations : BL - Agent 0 event=0x92,umask=0x4 01 CMS Vert Egress Allocations : BL - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m3upi_txr_vert_inserts0.bl_ag1 uncore interconnect CMS Vert Egress Allocations : BL - Agent 1 event=0x92,umask=0x40 01 CMS Vert Egress Allocations : BL - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m3upi_txr_vert_inserts0.iv_ag0 uncore interconnect CMS Vert Egress Allocations : IV - Agent 0 event=0x92,umask=0x8 01 CMS Vert Egress Allocations : IV - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m3upi_txr_vert_inserts1.akc_ag0 uncore interconnect CMS Vert Egress Allocations : AKC - Agent 0 event=0x93,umask=0x1 01 CMS Vert Egress Allocations : AKC - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_inserts1.akc_ag1 uncore interconnect CMS Vert Egress Allocations : AKC - Agent 1 event=0x93,umask=0x2 01 CMS Vert Egress Allocations : AKC - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_nack0.ad_ag0 uncore interconnect CMS Vertical Egress NACKs : AD - Agent 0 event=0x98,umask=0x1 01 CMS Vertical Egress NACKs : AD - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack0.ad_ag1 uncore interconnect CMS Vertical Egress NACKs : AD - Agent 1 event=0x98,umask=0x10 01 CMS Vertical Egress NACKs : AD - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack0.ak_ag0 uncore interconnect CMS Vertical Egress NACKs : AK - Agent 0 event=0x98,umask=0x2 01 CMS Vertical Egress NACKs : AK - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack0.ak_ag1 uncore interconnect CMS Vertical Egress NACKs : AK - Agent 1 event=0x98,umask=0x20 01 CMS Vertical Egress NACKs : AK - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack0.bl_ag0 uncore interconnect CMS Vertical Egress NACKs : BL - Agent 0 event=0x98,umask=0x4 01 CMS Vertical Egress NACKs : BL - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack0.bl_ag1 uncore interconnect CMS Vertical Egress NACKs : BL - Agent 1 event=0x98,umask=0x40 01 CMS Vertical Egress NACKs : BL - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack0.iv_ag0 uncore interconnect CMS Vertical Egress NACKs : IV event=0x98,umask=0x8 01 CMS Vertical Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack1.akc_ag0 uncore interconnect CMS Vertical Egress NACKs : AKC - Agent 0 event=0x99,umask=0x1 01 CMS Vertical Egress NACKs : AKC - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_nack1.akc_ag1 uncore interconnect CMS Vertical Egress NACKs : AKC - Agent 1 event=0x99,umask=0x2 01 CMS Vertical Egress NACKs : AKC - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m3upi_txr_vert_occupancy0.ad_ag0 uncore interconnect CMS Vert Egress Occupancy : AD - Agent 0 event=0x90,umask=0x1 01 CMS Vert Egress Occupancy : AD - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_occupancy0.ad_ag1 uncore interconnect CMS Vert Egress Occupancy : AD - Agent 1 event=0x90,umask=0x10 01 CMS Vert Egress Occupancy : AD - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m3upi_txr_vert_occupancy0.ak_ag0 uncore interconnect CMS Vert Egress Occupancy : AK - Agent 0 event=0x90,umask=0x2 01 CMS Vert Egress Occupancy : AK - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_occupancy0.ak_ag1 uncore interconnect CMS Vert Egress Occupancy : AK - Agent 1 event=0x90,umask=0x20 01 CMS Vert Egress Occupancy : AK - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m3upi_txr_vert_occupancy0.bl_ag0 uncore interconnect CMS Vert Egress Occupancy : BL - Agent 0 event=0x90,umask=0x4 01 CMS Vert Egress Occupancy : BL - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m3upi_txr_vert_occupancy0.bl_ag1 uncore interconnect CMS Vert Egress Occupancy : BL - Agent 1 event=0x90,umask=0x40 01 CMS Vert Egress Occupancy : BL - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m3upi_txr_vert_occupancy0.iv_ag0 uncore interconnect CMS Vert Egress Occupancy : IV - Agent 0 event=0x90,umask=0x8 01 CMS Vert Egress Occupancy : IV - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m3upi_txr_vert_occupancy1.akc_ag0 uncore interconnect CMS Vert Egress Occupancy : AKC - Agent 0 event=0x91,umask=0x1 01 CMS Vert Egress Occupancy : AKC - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m3upi_txr_vert_occupancy1.akc_ag1 uncore interconnect CMS Vert Egress Occupancy : AKC - Agent 1 event=0x91,umask=0x2 01 CMS Vert Egress Occupancy : AKC - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m3upi_txr_vert_starved0.ad_ag0 uncore interconnect CMS Vertical Egress Injection Starvation : AD - Agent 0 event=0x9a,umask=0x1 01 CMS Vertical Egress Injection Starvation : AD - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved0.ad_ag1 uncore interconnect CMS Vertical Egress Injection Starvation : AD - Agent 1 event=0x9a,umask=0x10 01 CMS Vertical Egress Injection Starvation : AD - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved0.ak_ag0 uncore interconnect CMS Vertical Egress Injection Starvation : AK - Agent 0 event=0x9a,umask=0x2 01 CMS Vertical Egress Injection Starvation : AK - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved0.ak_ag1 uncore interconnect CMS Vertical Egress Injection Starvation : AK - Agent 1 event=0x9a,umask=0x20 01 CMS Vertical Egress Injection Starvation : AK - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved0.bl_ag0 uncore interconnect CMS Vertical Egress Injection Starvation : BL - Agent 0 event=0x9a,umask=0x4 01 CMS Vertical Egress Injection Starvation : BL - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved0.bl_ag1 uncore interconnect CMS Vertical Egress Injection Starvation : BL - Agent 1 event=0x9a,umask=0x40 01 CMS Vertical Egress Injection Starvation : BL - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved0.iv_ag0 uncore interconnect CMS Vertical Egress Injection Starvation : IV event=0x9a,umask=0x8 01 CMS Vertical Egress Injection Starvation : IV : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved1.akc_ag0 uncore interconnect CMS Vertical Egress Injection Starvation : AKC - Agent 0 event=0x9b,umask=0x1 01 CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved1.akc_ag1 uncore interconnect CMS Vertical Egress Injection Starvation : AKC - Agent 1 event=0x9b,umask=0x2 01 CMS Vertical Egress Injection Starvation : AKC - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_txr_vert_starved1.tgc uncore interconnect CMS Vertical Egress Injection Starvation : AKC - Agent 0 event=0x9b,umask=0x4 01 CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m3upi_vert_ring_ad_in_use.dn_even uncore interconnect Vertical AD Ring In Use : Down and Even event=0xb0,umask=0x4 01 Vertical AD Ring In Use : Down and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ad_in_use.dn_odd uncore interconnect Vertical AD Ring In Use : Down and Odd event=0xb0,umask=0x8 01 Vertical AD Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ad_in_use.up_even uncore interconnect Vertical AD Ring In Use : Up and Even event=0xb0,umask=0x1 01 Vertical AD Ring In Use : Up and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ad_in_use.up_odd uncore interconnect Vertical AD Ring In Use : Up and Odd event=0xb0,umask=0x2 01 Vertical AD Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_akc_in_use.dn_even uncore interconnect Vertical AKC Ring In Use : Down and Even event=0xb4,umask=0x4 01 Vertical AKC Ring In Use : Down and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_akc_in_use.dn_odd uncore interconnect Vertical AKC Ring In Use : Down and Odd event=0xb4,umask=0x8 01 Vertical AKC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_akc_in_use.up_even uncore interconnect Vertical AKC Ring In Use : Up and Even event=0xb4,umask=0x1 01 Vertical AKC Ring In Use : Up and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_akc_in_use.up_odd uncore interconnect Vertical AKC Ring In Use : Up and Odd event=0xb4,umask=0x2 01 Vertical AKC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ak_in_use.dn_even uncore interconnect Vertical AK Ring In Use : Down and Even event=0xb1,umask=0x4 01 Vertical AK Ring In Use : Down and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ak_in_use.dn_odd uncore interconnect Vertical AK Ring In Use : Down and Odd event=0xb1,umask=0x8 01 Vertical AK Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ak_in_use.up_even uncore interconnect Vertical AK Ring In Use : Up and Even event=0xb1,umask=0x1 01 Vertical AK Ring In Use : Up and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_ak_in_use.up_odd uncore interconnect Vertical AK Ring In Use : Up and Odd event=0xb1,umask=0x2 01 Vertical AK Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_bl_in_use.dn_even uncore interconnect Vertical BL Ring in Use : Down and Even event=0xb2,umask=0x4 01 Vertical BL Ring in Use : Down and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_bl_in_use.dn_odd uncore interconnect Vertical BL Ring in Use : Down and Odd event=0xb2,umask=0x8 01 Vertical BL Ring in Use : Down and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_bl_in_use.up_even uncore interconnect Vertical BL Ring in Use : Up and Even event=0xb2,umask=0x1 01 Vertical BL Ring in Use : Up and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_bl_in_use.up_odd uncore interconnect Vertical BL Ring in Use : Up and Odd event=0xb2,umask=0x2 01 Vertical BL Ring in Use : Up and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_iv_in_use.dn uncore interconnect Vertical IV Ring in Use : Down event=0xb3,umask=0x4 01 Vertical IV Ring in Use : Down : Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m3upi_vert_ring_iv_in_use.up uncore interconnect Vertical IV Ring in Use : Up event=0xb3,umask=0x1 01 Vertical IV Ring in Use : Up : Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m3upi_vert_ring_tgc_in_use.dn_even uncore interconnect Vertical TGC Ring In Use : Down and Even event=0xb5,umask=0x4 01 Vertical TGC Ring In Use : Down and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_tgc_in_use.dn_odd uncore interconnect Vertical TGC Ring In Use : Down and Odd event=0xb5,umask=0x8 01 Vertical TGC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_tgc_in_use.up_even uncore interconnect Vertical TGC Ring In Use : Up and Even event=0xb5,umask=0x1 01 Vertical TGC Ring In Use : Up and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_vert_ring_tgc_in_use.up_odd uncore interconnect Vertical TGC Ring In Use : Up and Odd event=0xb5,umask=0x2 01 Vertical TGC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m3upi_xpt_pftch.lost_qfull uncore interconnect UNC_M3UPI_XPT_PFTCH.LOST_QFULL event=0x61,umask=0x20 01 : xpt prefetch message was dropped because it was overwritten by new message while prefetch queue was full unc_upi_clockticks uncore interconnect Number of kfclks event=0x1 01 Number of kfclks : Counts the number of clocks in the UPI LL. This clock runs at 1/8th the GT/s speed of the UPI link. For example, a 8GT/s link will have qfclk or 1GHz. Current products do not support dynamic link speeds, so this frequency is fixed unc_upi_rxl_basic_hdr_match.req uncore interconnect Matches on Receive path of a UPI Port : Request event=0x5,umask=0x8 01 Matches on Receive path of a UPI Port : Request : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.req_opc uncore interconnect Matches on Receive path of a UPI Port : Request, Match Opcode event=0x5,umask=0x108 01 Matches on Receive path of a UPI Port : Request, Match Opcode : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.rspcnflt uncore interconnect Matches on Receive path of a UPI Port : Response - Conflict event=0x5,umask=0x1aa 01 Matches on Receive path of a UPI Port : Response - Conflict : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.rspi uncore interconnect Matches on Receive path of a UPI Port : Response - Invalid event=0x5,umask=0x12a 01 Matches on Receive path of a UPI Port : Response - Invalid : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.rsp_data uncore interconnect Matches on Receive path of a UPI Port : Response - Data event=0x5,umask=0xc 01 Matches on Receive path of a UPI Port : Response - Data : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.rsp_data_opc uncore interconnect Matches on Receive path of a UPI Port : Response - Data, Match Opcode event=0x5,umask=0x10c 01 Matches on Receive path of a UPI Port : Response - Data, Match Opcode : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.rsp_nodata uncore interconnect Matches on Receive path of a UPI Port : Response - No Data event=0x5,umask=0xa 01 Matches on Receive path of a UPI Port : Response - No Data : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.rsp_nodata_opc uncore interconnect Matches on Receive path of a UPI Port : Response - No Data, Match Opcode event=0x5,umask=0x10a 01 Matches on Receive path of a UPI Port : Response - No Data, Match Opcode : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.snp uncore interconnect Matches on Receive path of a UPI Port : Snoop event=0x5,umask=0x9 01 Matches on Receive path of a UPI Port : Snoop : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.snp_opc uncore interconnect Matches on Receive path of a UPI Port : Snoop, Match Opcode event=0x5,umask=0x109 01 Matches on Receive path of a UPI Port : Snoop, Match Opcode : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.wb uncore interconnect Matches on Receive path of a UPI Port : Writeback event=0x5,umask=0xd 01 Matches on Receive path of a UPI Port : Writeback : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_basic_hdr_match.wb_opc uncore interconnect Matches on Receive path of a UPI Port : Writeback, Match Opcode event=0x5,umask=0x10d 01 Matches on Receive path of a UPI Port : Writeback, Match Opcode : Matches on Receive path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_rxl_crc_llr_req_transmit uncore interconnect LLR Requests Sent event=0x8 01 LLR Requests Sent : Number of LLR Requests were transmitted. This should generally be <= the number of CRC errors detected. If multiple errors are detected before the Rx side receives a LLC_REQ_ACK from the Tx side, there is no need to send more LLR_REQ_NACKs unc_upi_rxl_credits_consumed_vna uncore interconnect VNA Credit Consumed event=0x38 01 VNA Credit Consumed : Counts the number of times that an RxQ VNA credit was consumed (i.e. message uses a VNA credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_upi_rxl_flits.all_null uncore interconnect Valid Flits Received : Null FLITs received from any slot event=0x3,umask=0x27 01 Valid Flits Received : Null FLITs received from any slot : Shows legal flit time (hides impact of L0p and L0c) unc_upi_rxl_flits.idle uncore interconnect Valid Flits Received : Null FLITs received from any slot event=0x3,umask=0x47 01 Valid Flits Received : Null FLITs received from any slot : Shows legal flit time (hides impact of L0p and L0c) unc_upi_txl_basic_hdr_match.req uncore interconnect Matches on Transmit path of a UPI Port : Request event=0x4,umask=0x8 01 Matches on Transmit path of a UPI Port : Request : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.req_opc uncore interconnect Matches on Transmit path of a UPI Port : Request, Match Opcode event=0x4,umask=0x108 01 Matches on Transmit path of a UPI Port : Request, Match Opcode : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.rspcnflt uncore interconnect Matches on Transmit path of a UPI Port : Response - Conflict event=0x4,umask=0x1aa 01 Matches on Transmit path of a UPI Port : Response - Conflict : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.rspi uncore interconnect Matches on Transmit path of a UPI Port : Response - Invalid event=0x4,umask=0x12a 01 Matches on Transmit path of a UPI Port : Response - Invalid : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.rsp_data uncore interconnect Matches on Transmit path of a UPI Port : Response - Data event=0x4,umask=0xc 01 Matches on Transmit path of a UPI Port : Response - Data : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.rsp_data_opc uncore interconnect Matches on Transmit path of a UPI Port : Response - Data, Match Opcode event=0x4,umask=0x10c 01 Matches on Transmit path of a UPI Port : Response - Data, Match Opcode : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.rsp_nodata uncore interconnect Matches on Transmit path of a UPI Port : Response - No Data event=0x4,umask=0xa 01 Matches on Transmit path of a UPI Port : Response - No Data : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.rsp_nodata_opc uncore interconnect Matches on Transmit path of a UPI Port : Response - No Data, Match Opcode event=0x4,umask=0x10a 01 Matches on Transmit path of a UPI Port : Response - No Data, Match Opcode : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.snp uncore interconnect Matches on Transmit path of a UPI Port : Snoop event=0x4,umask=0x9 01 Matches on Transmit path of a UPI Port : Snoop : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.snp_opc uncore interconnect Matches on Transmit path of a UPI Port : Snoop, Match Opcode event=0x4,umask=0x109 01 Matches on Transmit path of a UPI Port : Snoop, Match Opcode : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.wb uncore interconnect Matches on Transmit path of a UPI Port : Writeback event=0x4,umask=0xd 01 Matches on Transmit path of a UPI Port : Writeback : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_basic_hdr_match.wb_opc uncore interconnect Matches on Transmit path of a UPI Port : Writeback, Match Opcode event=0x4,umask=0x10d 01 Matches on Transmit path of a UPI Port : Writeback, Match Opcode : Matches on Transmit path of a UPI port. Match based on UMask specific bits: Z: Message Class (3-bit) Y: Message Class Enable W: Opcode (4-bit) V: Opcode Enable U: Local Enable T: Remote Enable S: Data Hdr Enable R: Non-Data Hdr Enable Q: Dual Slot Hdr Enable P: Single Slot Hdr Enable Link Layer control types are excluded (LL CTRL, slot NULL, LLCRD) even under specific opcode match_en cases. Note: If Message Class is disabled, we expect opcode to also be disabled unc_upi_txl_flits.all_data uncore interconnect Valid Flits Sent : All Data event=0x2,umask=0xf 01 Valid Flits Sent : All Data : Shows legal flit time (hides impact of L0p and L0c) unc_upi_txl_flits.all_null uncore interconnect Valid Flits Sent : Null FLITs transmitted to any slot event=0x2,umask=0x27 01 Valid Flits Sent : Null FLITs transmitted to any slot : Shows legal flit time (hides impact of L0p and L0c) unc_u_lock_cycles uncore interconnect IDI Lock/SplitLock Cycles event=0x44 01 IDI Lock/SplitLock Cycles : Number of times an IDI Lock/SplitLock sequence was started unc_iio_clockticks uncore io Clockticks of the integrated IO (IIO) traffic controller event=0x1 01 Clockticks of the integrated IO (IIO) traffic controller : Increments counter once every Traffic Controller clock, the LSCLK (500MHz) unc_iio_clockticks_freerun uncore io Free running counter that increments for IIO clocktick event=0xff,umask=0x10 01 Free running counter that increments for integrated IO (IIO) traffic controller clockticks unc_iio_comp_buf_inserts.cmpd.all uncore io PCIe Completion Buffer Inserts : All Ports event=0xc2,ch_mask=0xFF,fc_mask=0x04,umask=0x3 01 unc_iio_comp_buf_inserts.cmpd.all_parts uncore io PCIe Completion Buffer Inserts of completions with data: Part 0-7 event=0xc2,ch_mask=0xff,fc_mask=0x04,umask=0x3 01 PCIe Completion Buffer Inserts of completions with data : Part 0-7 unc_iio_comp_buf_inserts.cmpd.part0 uncore io PCIe Completion Buffer Inserts of completions with data: Part 0 event=0xc2,ch_mask=0x01,fc_mask=0x04,umask=0x3 01 PCIe Completion Buffer Inserts of completions with data : Part 0 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_comp_buf_inserts.cmpd.part1 uncore io PCIe Completion Buffer Inserts of completions with data: Part 1 event=0xc2,ch_mask=0x02,fc_mask=0x04,umask=0x3 01 PCIe Completion Buffer Inserts of completions with data : Part 1 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 1 unc_iio_comp_buf_inserts.cmpd.part2 uncore io PCIe Completion Buffer Inserts of completions with data: Part 2 event=0xc2,ch_mask=0x04,fc_mask=0x04,umask=0x3 01 PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 2 unc_iio_comp_buf_inserts.cmpd.part3 uncore io PCIe Completion Buffer Inserts of completions with data: Part 3 event=0xc2,ch_mask=0x08,fc_mask=0x04,umask=0x3 01 PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 3 unc_iio_comp_buf_inserts.cmpd.part4 uncore io PCIe Completion Buffer Inserts of completions with data: Part 4 event=0xc2,ch_mask=0x10,fc_mask=0x04,umask=0x3 01 PCIe Completion Buffer Inserts of completions with data : Part 0 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 4 unc_iio_comp_buf_inserts.cmpd.part5 uncore io PCIe Completion Buffer Inserts of completions with data: Part 5 event=0xc2,ch_mask=0x20,fc_mask=0x04,umask=0x3 01 PCIe Completion Buffer Inserts of completions with data : Part 1 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 5 unc_iio_comp_buf_inserts.cmpd.part6 uncore io PCIe Completion Buffer Inserts of completions with data: Part 6 event=0xc2,ch_mask=0x40,fc_mask=0x04,umask=0x3 01 PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 6 unc_iio_comp_buf_inserts.cmpd.part7 uncore io PCIe Completion Buffer Inserts of completions with data: Part 7 event=0xc2,ch_mask=0x80,fc_mask=0x04,umask=0x3 01 PCIe Completion Buffer Inserts of completions with data : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 7 unc_iio_comp_buf_occupancy.cmpd.all uncore io PCIe Completion Buffer Occupancy of completions with data : Part 0-7 event=0xd5,fc_mask=0x04,umask=0xff 01 PCIe Completion Buffer Occupancy : Part 0-7 unc_iio_comp_buf_occupancy.cmpd.all_parts uncore io PCIe Completion Buffer Occupancy of completions with data : Part 0-7 event=0xd5,fc_mask=0x04,umask=0xff 01 PCIe Completion Buffer Occupancy : Part 0-7 unc_iio_comp_buf_occupancy.cmpd.part0 uncore io PCIe Completion Buffer Occupancy of completions with data : Part 0 event=0xd5,fc_mask=0x04,umask=0x1 01 PCIe Completion Buffer Occupancy : Part 0 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_comp_buf_occupancy.cmpd.part1 uncore io PCIe Completion Buffer Occupancy of completions with data : Part 1 event=0xd5,fc_mask=0x04,umask=0x2 01 PCIe Completion Buffer Occupancy : Part 1 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 1 unc_iio_comp_buf_occupancy.cmpd.part2 uncore io PCIe Completion Buffer Occupancy of completions with data : Part 2 event=0xd5,fc_mask=0x04,umask=0x4 01 PCIe Completion Buffer Occupancy : Part 2 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 2 unc_iio_comp_buf_occupancy.cmpd.part3 uncore io PCIe Completion Buffer Occupancy of completions with data : Part 3 event=0xd5,fc_mask=0x04,umask=0x8 01 PCIe Completion Buffer Occupancy : Part 3 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 3 unc_iio_comp_buf_occupancy.cmpd.part4 uncore io PCIe Completion Buffer Occupancy of completions with data : Part 4 event=0xd5,fc_mask=0x04,umask=0x10 01 PCIe Completion Buffer Occupancy : Part 4 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 4 unc_iio_comp_buf_occupancy.cmpd.part5 uncore io PCIe Completion Buffer Occupancy of completions with data : Part 5 event=0xd5,fc_mask=0x04,umask=0x20 01 PCIe Completion Buffer Occupancy : Part 5 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 5 unc_iio_comp_buf_occupancy.cmpd.part6 uncore io PCIe Completion Buffer Occupancy of completions with data : Part 6 event=0xd5,fc_mask=0x04,umask=0x40 01 PCIe Completion Buffer Occupancy : Part 6 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 6 unc_iio_comp_buf_occupancy.cmpd.part7 uncore io PCIe Completion Buffer Occupancy of completions with data : Part 7 event=0xd5,fc_mask=0x04,umask=0x80 01 PCIe Completion Buffer Occupancy : Part 7 : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 7 unc_iio_data_req_by_cpu.cfg_read.iommu0 uncore io Data requested by the CPU : Core reading from Card's PCICFG space event=0xc0,ch_mask=0x100,fc_mask=0x07,umask=0x40 01 Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_by_cpu.cfg_read.iommu1 uncore io Data requested by the CPU : Core reading from Card's PCICFG space event=0xc0,ch_mask=0x200,fc_mask=0x07,umask=0x40 01 Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_by_cpu.cfg_read.part0 uncore io Data requested by the CPU : Core reading from Card's PCICFG space event=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x40 01 Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.cfg_read.part1 uncore io Data requested by the CPU : Core reading from Card's PCICFG space event=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x40 01 Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.cfg_read.part2 uncore io Data requested by the CPU : Core reading from Card's PCICFG space event=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x40 01 Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.cfg_read.part3 uncore io Data requested by the CPU : Core reading from Card's PCICFG space event=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x40 01 Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.cfg_read.part4 uncore io Data requested by the CPU : Core reading from Card's PCICFG space event=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x40 01 Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_by_cpu.cfg_read.part5 uncore io Data requested by the CPU : Core reading from Card's PCICFG space event=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x40 01 Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_by_cpu.cfg_read.part6 uncore io Data requested by the CPU : Core reading from Card's PCICFG space event=0xc0,ch_mask=0x40,fc_mask=0x07,umask=0x40 01 Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_by_cpu.cfg_read.part7 uncore io Data requested by the CPU : Core reading from Card's PCICFG space event=0xc0,ch_mask=0x80,fc_mask=0x07,umask=0x40 01 Data requested by the CPU : Core reading from Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_by_cpu.cfg_write.iommu0 uncore io Data requested by the CPU : Core writing to Card's PCICFG space event=0xc0,ch_mask=0x100,fc_mask=0x07,umask=0x10 01 Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_by_cpu.cfg_write.iommu1 uncore io Data requested by the CPU : Core writing to Card's PCICFG space event=0xc0,ch_mask=0x200,fc_mask=0x07,umask=0x10 01 Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_by_cpu.cfg_write.part0 uncore io Data requested by the CPU : Core writing to Card's PCICFG space event=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x10 01 Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.cfg_write.part1 uncore io Data requested by the CPU : Core writing to Card's PCICFG space event=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x10 01 Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.cfg_write.part2 uncore io Data requested by the CPU : Core writing to Card's PCICFG space event=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x10 01 Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.cfg_write.part3 uncore io Data requested by the CPU : Core writing to Card's PCICFG space event=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x10 01 Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.cfg_write.part4 uncore io Data requested by the CPU : Core writing to Card's PCICFG space event=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x10 01 Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_by_cpu.cfg_write.part5 uncore io Data requested by the CPU : Core writing to Card's PCICFG space event=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x10 01 Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_by_cpu.cfg_write.part6 uncore io Data requested by the CPU : Core writing to Card's PCICFG space event=0xc0,ch_mask=0x40,fc_mask=0x07,umask=0x10 01 Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_by_cpu.cfg_write.part7 uncore io Data requested by the CPU : Core writing to Card's PCICFG space event=0xc0,ch_mask=0x80,fc_mask=0x07,umask=0x10 01 Data requested by the CPU : Core writing to Card's PCICFG space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_by_cpu.io_read.iommu0 uncore io Data requested by the CPU : Core reading from Card's IO space event=0xc0,ch_mask=0x100,fc_mask=0x07,umask=0x80 01 Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_by_cpu.io_read.iommu1 uncore io Data requested by the CPU : Core reading from Card's IO space event=0xc0,ch_mask=0x200,fc_mask=0x07,umask=0x80 01 Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_by_cpu.io_read.part0 uncore io Data requested by the CPU : Core reading from Card's IO space event=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x80 01 Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.io_read.part1 uncore io Data requested by the CPU : Core reading from Card's IO space event=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x80 01 Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.io_read.part2 uncore io Data requested by the CPU : Core reading from Card's IO space event=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x80 01 Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.io_read.part3 uncore io Data requested by the CPU : Core reading from Card's IO space event=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x80 01 Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.io_read.part4 uncore io Data requested by the CPU : Core reading from Card's IO space event=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x80 01 Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_by_cpu.io_read.part5 uncore io Data requested by the CPU : Core reading from Card's IO space event=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x80 01 Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_by_cpu.io_read.part6 uncore io Data requested by the CPU : Core reading from Card's IO space event=0xc0,ch_mask=0x40,fc_mask=0x07,umask=0x80 01 Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_by_cpu.io_read.part7 uncore io Data requested by the CPU : Core reading from Card's IO space event=0xc0,ch_mask=0x80,fc_mask=0x07,umask=0x80 01 Data requested by the CPU : Core reading from Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_by_cpu.io_write.iommu0 uncore io Data requested by the CPU : Core writing to Card's IO space event=0xc0,ch_mask=0x100,fc_mask=0x07,umask=0x20 01 Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_by_cpu.io_write.iommu1 uncore io Data requested by the CPU : Core writing to Card's IO space event=0xc0,ch_mask=0x200,fc_mask=0x07,umask=0x20 01 Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_by_cpu.io_write.part0 uncore io Data requested by the CPU : Core writing to Card's IO space event=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x20 01 Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.io_write.part1 uncore io Data requested by the CPU : Core writing to Card's IO space event=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x20 01 Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.io_write.part2 uncore io Data requested by the CPU : Core writing to Card's IO space event=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x20 01 Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.io_write.part3 uncore io Data requested by the CPU : Core writing to Card's IO space event=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x20 01 Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.io_write.part4 uncore io Data requested by the CPU : Core writing to Card's IO space event=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x20 01 Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_by_cpu.io_write.part5 uncore io Data requested by the CPU : Core writing to Card's IO space event=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x20 01 Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_by_cpu.io_write.part6 uncore io Data requested by the CPU : Core writing to Card's IO space event=0xc0,ch_mask=0x40,fc_mask=0x07,umask=0x20 01 Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_by_cpu.io_write.part7 uncore io Data requested by the CPU : Core writing to Card's IO space event=0xc0,ch_mask=0x80,fc_mask=0x07,umask=0x20 01 Data requested by the CPU : Core writing to Card's IO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_by_cpu.mem_read.iommu0 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=0x100,fc_mask=0x07,umask=0x4 01 Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_by_cpu.mem_read.iommu1 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=0x200,fc_mask=0x07,umask=0x4 01 Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_by_cpu.mem_read.part0 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x4 01 Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.mem_read.part1 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x4 01 Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.mem_read.part2 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x4 01 Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.mem_read.part3 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x4 01 Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.mem_read.part4 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x4 01 Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_by_cpu.mem_read.part5 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x4 01 Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_by_cpu.mem_read.part6 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=0x40,fc_mask=0x07,umask=0x4 01 Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_by_cpu.mem_read.part7 uncore io Data requested by the CPU : Core reporting completion of Card read from Core DRAM event=0xc0,ch_mask=0x80,fc_mask=0x07,umask=0x4 01 Data requested by the CPU : Core reporting completion of Card read from Core DRAM : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_by_cpu.mem_write.iommu0 uncore io Data requested by the CPU : Core writing to Card's MMIO space event=0xc0,ch_mask=0x100,fc_mask=0x07,umask=0x1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_by_cpu.mem_write.iommu1 uncore io Data requested by the CPU : Core writing to Card's MMIO space event=0xc0,ch_mask=0x200,fc_mask=0x07,umask=0x1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_by_cpu.mem_write.part0 uncore io Data requested by the CPU : Core writing to Card's MMIO space event=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.mem_write.part1 uncore io Data requested by the CPU : Core writing to Card's MMIO space event=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.mem_write.part2 uncore io Data requested by the CPU : Core writing to Card's MMIO space event=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.mem_write.part3 uncore io Data requested by the CPU : Core writing to Card's MMIO space event=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.mem_write.part4 uncore io Data requested by the CPU : Core writing to Card's MMIO space event=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_by_cpu.mem_write.part5 uncore io Data requested by the CPU : Core writing to Card's MMIO space event=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_by_cpu.mem_write.part6 uncore io Data requested by the CPU : Core writing to Card's MMIO space event=0xc0,ch_mask=0x40,fc_mask=0x07,umask=0x1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_by_cpu.mem_write.part7 uncore io Data requested by the CPU : Core writing to Card's MMIO space event=0xc0,ch_mask=0x80,fc_mask=0x07,umask=0x1 01 Data requested by the CPU : Core writing to Card's MMIO space : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_by_cpu.peer_read.iommu0 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x100,fc_mask=0x07,umask=0x8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_by_cpu.peer_read.iommu1 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x200,fc_mask=0x07,umask=0x8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_by_cpu.peer_read.part0 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.peer_read.part1 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.peer_read.part2 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.peer_read.part3 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.peer_read.part4 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_by_cpu.peer_read.part5 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_by_cpu.peer_read.part6 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x40,fc_mask=0x07,umask=0x8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_by_cpu.peer_read.part7 uncore io Data requested by the CPU : Another card (different IIO stack) reading from this card event=0xc0,ch_mask=0x80,fc_mask=0x07,umask=0x8 01 Data requested by the CPU : Another card (different IIO stack) reading from this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_by_cpu.peer_write.iommu0 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x100,fc_mask=0x07,umask=0x2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_by_cpu.peer_write.iommu1 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x200,fc_mask=0x07,umask=0x2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_by_cpu.peer_write.part0 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x01,fc_mask=0x07,umask=0x2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_by_cpu.peer_write.part1 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x02,fc_mask=0x07,umask=0x2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_by_cpu.peer_write.part2 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x04,fc_mask=0x07,umask=0x2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_by_cpu.peer_write.part3 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x08,fc_mask=0x07,umask=0x2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_by_cpu.peer_write.part4 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x10,fc_mask=0x07,umask=0x2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_by_cpu.peer_write.part5 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x20,fc_mask=0x07,umask=0x2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_by_cpu.peer_write.part6 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x40,fc_mask=0x07,umask=0x2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_by_cpu.peer_write.part7 uncore io Data requested by the CPU : Another card (different IIO stack) writing to this card event=0xc0,ch_mask=0x80,fc_mask=0x07,umask=0x2 01 Data requested by the CPU : Another card (different IIO stack) writing to this card. : Number of DWs (4 bytes) requested by the main die. Includes all requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_of_cpu.atomic.iommu0 uncore io Data requested of the CPU : Atomic requests targeting DRAM event=0x83,ch_mask=0x100,fc_mask=0x07,umask=0x10 01 Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_of_cpu.atomic.iommu1 uncore io Data requested of the CPU : Atomic requests targeting DRAM event=0x83,ch_mask=0x200,fc_mask=0x07,umask=0x10 01 Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_of_cpu.atomic.part0 uncore io Data requested of the CPU : Atomic requests targeting DRAM event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x10 01 Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.atomic.part1 uncore io Data requested of the CPU : Atomic requests targeting DRAM event=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x10 01 Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.atomic.part2 uncore io Data requested of the CPU : Atomic requests targeting DRAM event=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x10 01 Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.atomic.part3 uncore io Data requested of the CPU : Atomic requests targeting DRAM event=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x10 01 Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.atomic.part4 uncore io Data requested of the CPU : Atomic requests targeting DRAM event=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x10 01 Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_of_cpu.atomic.part5 uncore io Data requested of the CPU : Atomic requests targeting DRAM event=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x10 01 Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_of_cpu.atomic.part6 uncore io Data requested of the CPU : Atomic requests targeting DRAM event=0x83,ch_mask=0x40,fc_mask=0x07,umask=0x10 01 Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_of_cpu.atomic.part7 uncore io Data requested of the CPU : Atomic requests targeting DRAM event=0x83,ch_mask=0x80,fc_mask=0x07,umask=0x10 01 Data requested of the CPU : Atomic requests targeting DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_of_cpu.cmpd.iommu0 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x100,fc_mask=0x07,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_of_cpu.cmpd.iommu1 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x200,fc_mask=0x07,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_of_cpu.cmpd.part0 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.cmpd.part1 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.cmpd.part2 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.cmpd.part3 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.cmpd.part4 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_of_cpu.cmpd.part5 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_of_cpu.cmpd.part6 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x40,fc_mask=0x07,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_of_cpu.cmpd.part7 uncore io Data requested of the CPU : CmpD - device sending completion to CPU request event=0x83,ch_mask=0x80,fc_mask=0x07,umask=0x80 01 Data requested of the CPU : CmpD - device sending completion to CPU request : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_of_cpu.mem_read.iommu0 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=0x100,fc_mask=0x07,umask=0x4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_of_cpu.mem_read.iommu1 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=0x200,fc_mask=0x07,umask=0x4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_of_cpu.mem_read.part0 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.mem_read.part1 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_read.part2 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.mem_read.part3 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.mem_read.part4 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_of_cpu.mem_read.part5 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_of_cpu.mem_read.part6 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=0x40,fc_mask=0x07,umask=0x4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_of_cpu.mem_read.part7 uncore io Four byte data request of the CPU : Card reading from DRAM event=0x83,ch_mask=0x80,fc_mask=0x07,umask=0x4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_of_cpu.mem_write.iommu0 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=0x100,fc_mask=0x07,umask=0x1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_of_cpu.mem_write.iommu1 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=0x200,fc_mask=0x07,umask=0x1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_of_cpu.mem_write.part0 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.mem_write.part1 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_write.part2 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.mem_write.part3 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.mem_write.part4 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_of_cpu.mem_write.part5 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_of_cpu.mem_write.part6 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=0x40,fc_mask=0x07,umask=0x1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_of_cpu.mem_write.part7 uncore io Four byte data request of the CPU : Card writing to DRAM event=0x83,ch_mask=0x80,fc_mask=0x07,umask=0x1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_of_cpu.msg.iommu0 uncore io Data requested of the CPU : Messages event=0x83,ch_mask=0x100,fc_mask=0x07,umask=0x40 01 Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_of_cpu.msg.iommu1 uncore io Data requested of the CPU : Messages event=0x83,ch_mask=0x200,fc_mask=0x07,umask=0x40 01 Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_of_cpu.msg.part0 uncore io Data requested of the CPU : Messages event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x40 01 Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.msg.part1 uncore io Data requested of the CPU : Messages event=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x40 01 Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.msg.part2 uncore io Data requested of the CPU : Messages event=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x40 01 Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.msg.part3 uncore io Data requested of the CPU : Messages event=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x40 01 Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.msg.part4 uncore io Data requested of the CPU : Messages event=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x40 01 Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_of_cpu.msg.part5 uncore io Data requested of the CPU : Messages event=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x40 01 Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_of_cpu.msg.part6 uncore io Data requested of the CPU : Messages event=0x83,ch_mask=0x40,fc_mask=0x07,umask=0x40 01 Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_of_cpu.msg.part7 uncore io Data requested of the CPU : Messages event=0x83,ch_mask=0x80,fc_mask=0x07,umask=0x40 01 Data requested of the CPU : Messages : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_of_cpu.peer_read.iommu0 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=0x100,fc_mask=0x07,umask=0x8 01 Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_of_cpu.peer_read.iommu1 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=0x200,fc_mask=0x07,umask=0x8 01 Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_of_cpu.peer_read.part0 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x8 01 Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.peer_read.part1 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x8 01 Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.peer_read.part2 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x8 01 Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.peer_read.part3 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x8 01 Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.peer_read.part4 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x8 01 Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_of_cpu.peer_read.part5 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x8 01 Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_of_cpu.peer_read.part6 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=0x40,fc_mask=0x07,umask=0x8 01 Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_of_cpu.peer_read.part7 uncore io Data requested of the CPU : Card reading from another Card (same or different stack) event=0x83,ch_mask=0x80,fc_mask=0x07,umask=0x8 01 Data requested of the CPU : Card reading from another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_data_req_of_cpu.peer_write.iommu0 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x100,fc_mask=0x07,umask=0x2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_data_req_of_cpu.peer_write.iommu1 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x200,fc_mask=0x07,umask=0x2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_data_req_of_cpu.peer_write.part0 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.peer_write.part1 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.peer_write.part2 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.peer_write.part3 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.peer_write.part4 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x10,fc_mask=0x07,umask=0x2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_data_req_of_cpu.peer_write.part5 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x20,fc_mask=0x07,umask=0x2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_data_req_of_cpu.peer_write.part6 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x40,fc_mask=0x07,umask=0x2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_data_req_of_cpu.peer_write.part7 uncore io Data requested of the CPU : Card writing to another Card (same or different stack) event=0x83,ch_mask=0x80,fc_mask=0x07,umask=0x2 01 Data requested of the CPU : Card writing to another Card (same or different stack) : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_inbound_arb_req.data uncore io Incoming arbitration requests : Passing data to be written event=0x86,ch_mask=0xFF,fc_mask=0x07,umask=0x20 01 Incoming arbitration requests : Passing data to be written : How often different queues (e.g. channel / fc) ask to send request into pipeline : Only for posted requests unc_iio_inbound_arb_req.final_rd_wr uncore io Incoming arbitration requests : Issuing final read or write of line event=0x86,ch_mask=0xFF,fc_mask=0x07,umask=0x8 01 Incoming arbitration requests : Issuing final read or write of line : How often different queues (e.g. channel / fc) ask to send request into pipeline unc_iio_inbound_arb_req.iommu_hit uncore io Incoming arbitration requests : Processing response from IOMMU event=0x86,ch_mask=0xFF,fc_mask=0x07,umask=0x2 01 Incoming arbitration requests : Processing response from IOMMU : How often different queues (e.g. channel / fc) ask to send request into pipeline unc_iio_inbound_arb_req.iommu_req uncore io Incoming arbitration requests : Issuing to IOMMU event=0x86,ch_mask=0xFF,fc_mask=0x07,umask=0x1 01 Incoming arbitration requests : Issuing to IOMMU : How often different queues (e.g. channel / fc) ask to send request into pipeline unc_iio_inbound_arb_req.req_own uncore io Incoming arbitration requests : Request Ownership event=0x86,ch_mask=0xFF,fc_mask=0x07,umask=0x4 01 Incoming arbitration requests : Request Ownership : How often different queues (e.g. channel / fc) ask to send request into pipeline : Only for posted requests unc_iio_inbound_arb_req.wr uncore io Incoming arbitration requests : Writing line event=0x86,ch_mask=0xFF,fc_mask=0x07,umask=0x10 01 Incoming arbitration requests : Writing line : How often different queues (e.g. channel / fc) ask to send request into pipeline : Only for posted requests unc_iio_inbound_arb_won.data uncore io Incoming arbitration requests granted : Passing data to be written event=0x87,ch_mask=0xFF,fc_mask=0x07,umask=0x20 01 Incoming arbitration requests granted : Passing data to be written : How often different queues (e.g. channel / fc) are allowed to send request into pipeline : Only for posted requests unc_iio_inbound_arb_won.final_rd_wr uncore io Incoming arbitration requests granted : Issuing final read or write of line event=0x87,ch_mask=0xFF,fc_mask=0x07,umask=0x8 01 Incoming arbitration requests granted : Issuing final read or write of line : How often different queues (e.g. channel / fc) are allowed to send request into pipeline unc_iio_inbound_arb_won.iommu_hit uncore io Incoming arbitration requests granted : Processing response from IOMMU event=0x87,ch_mask=0xFF,fc_mask=0x07,umask=0x2 01 Incoming arbitration requests granted : Processing response from IOMMU : How often different queues (e.g. channel / fc) are allowed to send request into pipeline unc_iio_inbound_arb_won.iommu_req uncore io Incoming arbitration requests granted : Issuing to IOMMU event=0x87,ch_mask=0xFF,fc_mask=0x07,umask=0x1 01 Incoming arbitration requests granted : Issuing to IOMMU : How often different queues (e.g. channel / fc) are allowed to send request into pipeline unc_iio_inbound_arb_won.req_own uncore io Incoming arbitration requests granted : Request Ownership event=0x87,ch_mask=0xFF,fc_mask=0x07,umask=0x4 01 Incoming arbitration requests granted : Request Ownership : How often different queues (e.g. channel / fc) are allowed to send request into pipeline : Only for posted requests unc_iio_inbound_arb_won.wr uncore io Incoming arbitration requests granted : Writing line event=0x87,ch_mask=0xFF,fc_mask=0x07,umask=0x10 01 Incoming arbitration requests granted : Writing line : How often different queues (e.g. channel / fc) are allowed to send request into pipeline : Only for posted requests unc_iio_iommu0.1g_hits uncore io : IOTLB Hits to a 1G Page event=0x40,umask=0x10 01 : IOTLB Hits to a 1G Page : Counts if a transaction to a 1G page, on its first lookup, hits the IOTLB unc_iio_iommu0.2m_hits uncore io : IOTLB Hits to a 2M Page event=0x40,umask=0x8 01 : IOTLB Hits to a 2M Page : Counts if a transaction to a 2M page, on its first lookup, hits the IOTLB unc_iio_iommu0.4k_hits uncore io : IOTLB Hits to a 4K Page event=0x40,umask=0x4 01 : IOTLB Hits to a 4K Page : Counts if a transaction to a 4K page, on its first lookup, hits the IOTLB unc_iio_iommu0.all_lookups uncore io : IOTLB lookups all event=0x40,umask=0x2 01 : IOTLB lookups all : Some transactions have to look up IOTLB multiple times. Counts every time a request looks up IOTLB unc_iio_iommu0.ctxt_cache_hits uncore io : Context cache hits event=0x40,umask=0x80 01 : Context cache hits : Counts each time a first look up of the transaction hits the RCC unc_iio_iommu0.ctxt_cache_lookups uncore io : Context cache lookups event=0x40,umask=0x40 01 : Context cache lookups : Counts each time a transaction looks up root context cache unc_iio_iommu0.first_lookups uncore io : IOTLB lookups first event=0x40,umask=0x1 01 : IOTLB lookups first : Some transactions have to look up IOTLB multiple times. Counts the first time a request looks up IOTLB unc_iio_iommu0.misses uncore io : IOTLB Fills (same as IOTLB miss) event=0x40,umask=0x20 01 : IOTLB Fills (same as IOTLB miss) : When a transaction misses IOTLB, it does a page walk to look up memory and bring in the relevant page translation. Counts when this page translation is written to IOTLB unc_iio_iommu1.cyc_pwt_full uncore io : Cycles PWT full event=0x41,umask=0x80 01 : Cycles PWT full : Counts cycles the IOMMU has reached its maximum limit for outstanding page walks unc_iio_iommu1.num_mem_accesses uncore io : IOMMU memory access event=0x41,umask=0x40 01 : IOMMU memory access : IOMMU sends out memory fetches when it misses the cache look up which is indicated by this signal. M2IOSF only uses low priority channel unc_iio_iommu1.pwc_1g_hits uncore io : PWC Hit to a 1G page event=0x41,umask=0x8 01 : PWC Hit to a 1G page : Counts each time a transaction's first look up hits the SLPWC at the 1G level unc_iio_iommu1.pwc_2m_hits uncore io : PWC Hit to a 2M page event=0x41,umask=0x4 01 : PWC Hit to a 2M page : Counts each time a transaction's first look up hits the SLPWC at the 2M level unc_iio_iommu1.pwc_4k_hits uncore io : PWC Hit to a 4K page event=0x41,umask=0x2 01 : PWC Hit to a 4K page : Counts each time a transaction's first look up hits the SLPWC at the 4K level unc_iio_iommu1.pwc_512g_hits uncore io : PWT Hit to a 256T page event=0x41,umask=0x10 01 : PWT Hit to a 256T page : Counts each time a transaction's first look up hits the SLPWC at the 512G level unc_iio_iommu3.int_cache_hits uncore io : Interrupt Entry cache hit event=0x43,umask=0x80 01 : Interrupt Entry cache hit : Counts each time a transaction's first look up hits the IEC unc_iio_iommu3.int_cache_lookups uncore io : Interrupt Entry cache lookup event=0x43,umask=0x40 01 : Interrupt Entry cache lookup : Counts the number of transaction looks up that interrupt remapping cache unc_iio_iommu3.num_ctxt_cache_inval_device uncore io : Device-selective Context cache invalidation cycles event=0x43,umask=0x20 01 : Device-selective Context cache invalidation cycles : Counts number of Device selective context cache invalidation events unc_iio_iommu3.num_ctxt_cache_inval_domain uncore io : Domain-selective Context cache invalidation cycles event=0x43,umask=0x10 01 : Domain-selective Context cache invalidation cycles : Counts number of Domain selective context cache invalidation events unc_iio_iommu3.num_ctxt_cache_inval_gbl uncore io : Context cache global invalidation cycles event=0x43,umask=0x8 01 : Context cache global invalidation cycles : Counts number of Context Cache global invalidation events unc_iio_iommu3.num_inval_domain uncore io : Domain-selective IOTLB invalidation cycles event=0x43,umask=0x2 01 : Domain-selective IOTLB invalidation cycles : Counts number of Domain selective invalidation events unc_iio_iommu3.num_inval_gbl uncore io : Global IOTLB invalidation cycles event=0x43,umask=0x1 01 : Global IOTLB invalidation cycles : Indicates that IOMMU is doing global invalidation unc_iio_iommu3.num_inval_page uncore io : Page-selective IOTLB invalidation cycles event=0x43,umask=0x4 01 : Page-selective IOTLB invalidation cycles : Counts number of Page-selective within Domain Invalidation events unc_iio_mask_match_and.bus0 uncore io AND Mask/match for debug bus : Non-PCIE bus event=0x2,umask=0x1 01 AND Mask/match for debug bus : Non-PCIE bus : Asserted if all bits specified by mask match unc_iio_mask_match_and.bus0_bus1 uncore io AND Mask/match for debug bus : Non-PCIE bus and PCIE bus event=0x2,umask=0x8 01 AND Mask/match for debug bus : Non-PCIE bus and PCIE bus : Asserted if all bits specified by mask match unc_iio_mask_match_and.bus0_not_bus1 uncore io AND Mask/match for debug bus : Non-PCIE bus and !(PCIE bus) event=0x2,umask=0x4 01 AND Mask/match for debug bus : Non-PCIE bus and !(PCIE bus) : Asserted if all bits specified by mask match unc_iio_mask_match_and.bus1 uncore io AND Mask/match for debug bus : PCIE bus event=0x2,umask=0x2 01 AND Mask/match for debug bus : PCIE bus : Asserted if all bits specified by mask match unc_iio_mask_match_and.not_bus0_bus1 uncore io AND Mask/match for debug bus : !(Non-PCIE bus) and PCIE bus event=0x2,umask=0x10 01 AND Mask/match for debug bus : !(Non-PCIE bus) and PCIE bus : Asserted if all bits specified by mask match unc_iio_mask_match_and.not_bus0_not_bus1 uncore io AND Mask/match for debug bus : !(Non-PCIE bus) and !(PCIE bus) event=0x2,umask=0x20 01 AND Mask/match for debug bus : !(Non-PCIE bus) and !(PCIE bus) : Asserted if all bits specified by mask match unc_iio_mask_match_or.bus0 uncore io OR Mask/match for debug bus : Non-PCIE bus event=0x3,umask=0x1 01 OR Mask/match for debug bus : Non-PCIE bus : Asserted if any bits specified by mask match unc_iio_mask_match_or.bus0_bus1 uncore io OR Mask/match for debug bus : Non-PCIE bus and PCIE bus event=0x3,umask=0x8 01 OR Mask/match for debug bus : Non-PCIE bus and PCIE bus : Asserted if any bits specified by mask match unc_iio_mask_match_or.bus0_not_bus1 uncore io OR Mask/match for debug bus : Non-PCIE bus and !(PCIE bus) event=0x3,umask=0x4 01 OR Mask/match for debug bus : Non-PCIE bus and !(PCIE bus) : Asserted if any bits specified by mask match unc_iio_mask_match_or.bus1 uncore io OR Mask/match for debug bus : PCIE bus event=0x3,umask=0x2 01 OR Mask/match for debug bus : PCIE bus : Asserted if any bits specified by mask match unc_iio_mask_match_or.not_bus0_bus1 uncore io OR Mask/match for debug bus : !(Non-PCIE bus) and PCIE bus event=0x3,umask=0x10 01 OR Mask/match for debug bus : !(Non-PCIE bus) and PCIE bus : Asserted if any bits specified by mask match unc_iio_mask_match_or.not_bus0_not_bus1 uncore io OR Mask/match for debug bus : !(Non-PCIE bus) and !(PCIE bus) event=0x3,umask=0x20 01 OR Mask/match for debug bus : !(Non-PCIE bus) and !(PCIE bus) : Asserted if any bits specified by mask match unc_iio_nothing uncore io Counting disabled event=0x80 01 unc_iio_num_oustanding_req_from_cpu.to_io uncore io Occupancy of outbound request queue : To device event=0xc5,ch_mask=0xFF,fc_mask=0x07,umask=0x8 01 Occupancy of outbound request queue : To device : Counts number of outbound requests/completions IIO is currently processing unc_iio_num_outstanding_req_of_cpu.data uncore io : Passing data to be written event=0x88,ch_mask=0xFF,fc_mask=0x07,umask=0x20 01 : Passing data to be written : Only for posted requests unc_iio_num_outstanding_req_of_cpu.final_rd_wr uncore io : Issuing final read or write of line event=0x88,ch_mask=0xFF,fc_mask=0x07,umask=0x8 01 unc_iio_num_outstanding_req_of_cpu.iommu_hit uncore io : Processing response from IOMMU event=0x88,ch_mask=0xFF,fc_mask=0x07,umask=0x2 01 unc_iio_num_outstanding_req_of_cpu.iommu_req uncore io : Issuing to IOMMU event=0x88,ch_mask=0xFF,fc_mask=0x07,umask=0x1 01 unc_iio_num_outstanding_req_of_cpu.req_own uncore io : Request Ownership event=0x88,ch_mask=0xFF,fc_mask=0x07,umask=0x4 01 : Request Ownership : Only for posted requests unc_iio_num_outstanding_req_of_cpu.wr uncore io : Writing line event=0x88,ch_mask=0xFF,fc_mask=0x07,umask=0x10 01 : Writing line : Only for posted requests unc_iio_num_req_from_cpu.irp uncore io Number requests sent to PCIe from main die : From IRP event=0xc2,ch_mask=0xFF,fc_mask=0x07,umask=0x1 01 Number requests sent to PCIe from main die : From IRP : Captures Posted/Non-posted allocations from IRP. i.e. either non-confined P2P traffic or from the CPU unc_iio_num_req_from_cpu.itc uncore io Number requests sent to PCIe from main die : From ITC event=0xc2,ch_mask=0xFF,fc_mask=0x07,umask=0x2 01 Number requests sent to PCIe from main die : From ITC : Confined P2P unc_iio_num_req_from_cpu.prealloc uncore io Number requests sent to PCIe from main die : Completion allocations event=0xc2,ch_mask=0xFF,fc_mask=0x07,umask=0x4 01 unc_iio_num_req_of_cpu.all.drop uncore io Number requests PCIe makes of the main die : Drop request event=0x85,ch_mask=0xFF,fc_mask=0x07,umask=0x2 01 Number requests PCIe makes of the main die : Drop request : Counts full PCIe requests before they're broken into a series of cache-line size requests as measured by DATA_REQ_OF_CPU and TXN_REQ_OF_CPU. : Packet error detected, must be dropped unc_iio_num_req_of_cpu.commit.all uncore io Number requests PCIe makes of the main die : All event=0x85,ch_mask=0xFF,fc_mask=0x07,umask=0x1 01 Number requests PCIe makes of the main die : All : Counts full PCIe requests before they're broken into a series of cache-line size requests as measured by DATA_REQ_OF_CPU and TXN_REQ_OF_CPU unc_iio_num_req_of_cpu_by_tgt.abort uncore io Num requests sent by PCIe - by target : Abort event=0x8e,ch_mask=0xFF,fc_mask=0x07,umask=0x80 01 unc_iio_num_req_of_cpu_by_tgt.confined_p2p uncore io Num requests sent by PCIe - by target : Confined P2P event=0x8e,ch_mask=0xFF,fc_mask=0x07,umask=0x40 01 unc_iio_num_req_of_cpu_by_tgt.loc_p2p uncore io Num requests sent by PCIe - by target : Local P2P event=0x8e,ch_mask=0xFF,fc_mask=0x07,umask=0x20 01 unc_iio_num_req_of_cpu_by_tgt.mcast uncore io Num requests sent by PCIe - by target : Multi-cast event=0x8e,ch_mask=0xFF,fc_mask=0x07,umask=0x2 01 unc_iio_num_req_of_cpu_by_tgt.mem uncore io Num requests sent by PCIe - by target : Memory event=0x8e,ch_mask=0xFF,fc_mask=0x07,umask=0x8 01 unc_iio_num_req_of_cpu_by_tgt.msgb uncore io Num requests sent by PCIe - by target : MsgB event=0x8e,ch_mask=0xFF,fc_mask=0x07,umask=0x1 01 unc_iio_num_req_of_cpu_by_tgt.rem_p2p uncore io Num requests sent by PCIe - by target : Remote P2P event=0x8e,ch_mask=0xFF,fc_mask=0x07,umask=0x10 01 unc_iio_num_req_of_cpu_by_tgt.ubox uncore io Num requests sent by PCIe - by target : Ubox event=0x8e,ch_mask=0xFF,fc_mask=0x07,umask=0x4 01 unc_iio_num_tgt_matched_req_of_cpu uncore io ITC address map 1 event=0x8f 01 unc_iio_outbound_cl_reqs_issued.to_io uncore io Outbound cacheline requests issued : 64B requests issued to device event=0xd0,ch_mask=0xFF,fc_mask=0x07,umask=0x8 01 Outbound cacheline requests issued : 64B requests issued to device : Each outbound cacheline granular request may need to make multiple passes through the pipeline. Each time a cacheline completes all its passes it advances line unc_iio_outbound_tlp_reqs_issued.to_io uncore io Outbound TLP (transaction layer packet) requests issued : To device event=0xd1,ch_mask=0xFF,fc_mask=0x07,umask=0x8 01 Outbound TLP (transaction layer packet) requests issued : To device : Each time an outbound completes all its passes it advances the pointer unc_iio_pwt_occupancy uncore io PWT occupancy event=0x42 01 PWT occupancy : Indicates how many page walks are outstanding at any point in time unc_iio_req_from_pcie_cl_cmpl.data uncore io PCIe Request - cacheline complete : Passing data to be written event=0x91,ch_mask=0xFF,fc_mask=0x07,umask=0x20 01 PCIe Request - cacheline complete : Passing data to be written : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a cacheline completes all its passes (e.g. finishes posting writes to all multi-cast targets) it advances line : Only for posted requests unc_iio_req_from_pcie_cl_cmpl.final_rd_wr uncore io PCIe Request - cacheline complete : Issuing final read or write of line event=0x91,ch_mask=0xFF,fc_mask=0x07,umask=0x8 01 PCIe Request - cacheline complete : Issuing final read or write of line : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a cacheline completes all its passes (e.g. finishes posting writes to all multi-cast targets) it advances line unc_iio_req_from_pcie_cl_cmpl.req_own uncore io PCIe Request - cacheline complete : Request Ownership event=0x91,ch_mask=0xFF,fc_mask=0x07,umask=0x4 01 PCIe Request - cacheline complete : Request Ownership : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a cacheline completes all its passes (e.g. finishes posting writes to all multi-cast targets) it advances line : Only for posted requests unc_iio_req_from_pcie_cl_cmpl.wr uncore io PCIe Request - cacheline complete : Writing line event=0x91,ch_mask=0xFF,fc_mask=0x07,umask=0x10 01 PCIe Request - cacheline complete : Writing line : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a cacheline completes all its passes (e.g. finishes posting writes to all multi-cast targets) it advances line : Only for posted requests unc_iio_req_from_pcie_cmpl.data uncore io PCIe Request complete : Passing data to be written event=0x92,ch_mask=0xFF,fc_mask=0x07,umask=0x20 01 PCIe Request complete : Passing data to be written : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a single PCIe request completes all its cacheline granular requests, it advances pointer. : Only for posted requests unc_iio_req_from_pcie_cmpl.final_rd_wr uncore io PCIe Request complete : Issuing final read or write of line event=0x92,ch_mask=0xFF,fc_mask=0x07,umask=0x8 01 PCIe Request complete : Issuing final read or write of line : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a single PCIe request completes all its cacheline granular requests, it advances pointer unc_iio_req_from_pcie_cmpl.iommu_hit uncore io PCIe Request complete : Processing response from IOMMU event=0x92,ch_mask=0xFF,fc_mask=0x07,umask=0x2 01 PCIe Request complete : Processing response from IOMMU : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a single PCIe request completes all its cacheline granular requests, it advances pointer unc_iio_req_from_pcie_cmpl.iommu_req uncore io PCIe Request complete : Issuing to IOMMU event=0x92,ch_mask=0xFF,fc_mask=0x07,umask=0x1 01 PCIe Request complete : Issuing to IOMMU : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a single PCIe request completes all its cacheline granular requests, it advances pointer unc_iio_req_from_pcie_cmpl.req_own uncore io PCIe Request complete : Request Ownership event=0x92,ch_mask=0xFF,fc_mask=0x07,umask=0x4 01 PCIe Request complete : Request Ownership : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a single PCIe request completes all its cacheline granular requests, it advances pointer. : Only for posted requests unc_iio_req_from_pcie_cmpl.wr uncore io PCIe Request complete : Writing line event=0x92,ch_mask=0xFF,fc_mask=0x07,umask=0x10 01 PCIe Request complete : Writing line : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a single PCIe request completes all its cacheline granular requests, it advances pointer. : Only for posted requests unc_iio_req_from_pcie_pass_cmpl.data uncore io PCIe Request - pass complete : Passing data to be written event=0x90,ch_mask=0xFF,fc_mask=0x07,umask=0x20 01 PCIe Request - pass complete : Passing data to be written : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a cacheline completes a single pass (e.g. posts a write to single multi-cast target) it advances state : Only for posted requests unc_iio_req_from_pcie_pass_cmpl.final_rd_wr uncore io PCIe Request - pass complete : Issuing final read or write of line event=0x90,ch_mask=0xFF,fc_mask=0x07,umask=0x8 01 PCIe Request - pass complete : Issuing final read or write of line : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a cacheline completes a single pass (e.g. posts a write to single multi-cast target) it advances state unc_iio_req_from_pcie_pass_cmpl.req_own uncore io PCIe Request - pass complete : Request Ownership event=0x90,ch_mask=0xFF,fc_mask=0x07,umask=0x4 01 PCIe Request - pass complete : Request Ownership : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a cacheline completes a single pass (e.g. posts a write to single multi-cast target) it advances state : Only for posted requests unc_iio_req_from_pcie_pass_cmpl.wr uncore io PCIe Request - pass complete : Writing line event=0x90,ch_mask=0xFF,fc_mask=0x07,umask=0x10 01 PCIe Request - pass complete : Writing line : Each PCIe request is broken down into a series of cacheline granular requests and each cacheline size request may need to make multiple passes through the pipeline (e.g. for posted interrupts or multi-cast). Each time a cacheline completes a single pass (e.g. posts a write to single multi-cast target) it advances state : Only for posted requests unc_iio_symbol_times uncore io Symbol Times on Link event=0x82 01 Symbol Times on Link : Gen1 - increment once every 4nS, Gen2 - increment once every 2nS, Gen3 - increment once every 1nS unc_iio_txn_req_by_cpu.cfg_read.iommu0 uncore io Number Transactions requested by the CPU : Core reading from Card's PCICFG space event=0xc1,ch_mask=0x100,fc_mask=0x07,umask=0x40 01 Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_by_cpu.cfg_read.iommu1 uncore io Number Transactions requested by the CPU : Core reading from Card's PCICFG space event=0xc1,ch_mask=0x200,fc_mask=0x07,umask=0x40 01 Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_by_cpu.cfg_read.part0 uncore io Number Transactions requested by the CPU : Core reading from Card's PCICFG space event=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x40 01 Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.cfg_read.part1 uncore io Number Transactions requested by the CPU : Core reading from Card's PCICFG space event=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x40 01 Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.cfg_read.part2 uncore io Number Transactions requested by the CPU : Core reading from Card's PCICFG space event=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x40 01 Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.cfg_read.part3 uncore io Number Transactions requested by the CPU : Core reading from Card's PCICFG space event=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x40 01 Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.cfg_read.part4 uncore io Number Transactions requested by the CPU : Core reading from Card's PCICFG space event=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x40 01 Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_by_cpu.cfg_read.part5 uncore io Number Transactions requested by the CPU : Core reading from Card's PCICFG space event=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x40 01 Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_by_cpu.cfg_read.part6 uncore io Number Transactions requested by the CPU : Core reading from Card's PCICFG space event=0xc1,ch_mask=0x40,fc_mask=0x07,umask=0x40 01 Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_by_cpu.cfg_read.part7 uncore io Number Transactions requested by the CPU : Core reading from Card's PCICFG space event=0xc1,ch_mask=0x80,fc_mask=0x07,umask=0x40 01 Number Transactions requested by the CPU : Core reading from Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_by_cpu.cfg_write.iommu0 uncore io Number Transactions requested by the CPU : Core writing to Card's PCICFG space event=0xc1,ch_mask=0x100,fc_mask=0x07,umask=0x10 01 Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_by_cpu.cfg_write.iommu1 uncore io Number Transactions requested by the CPU : Core writing to Card's PCICFG space event=0xc1,ch_mask=0x200,fc_mask=0x07,umask=0x10 01 Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_by_cpu.cfg_write.part0 uncore io Number Transactions requested by the CPU : Core writing to Card's PCICFG space event=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x10 01 Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.cfg_write.part1 uncore io Number Transactions requested by the CPU : Core writing to Card's PCICFG space event=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x10 01 Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.cfg_write.part2 uncore io Number Transactions requested by the CPU : Core writing to Card's PCICFG space event=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x10 01 Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.cfg_write.part3 uncore io Number Transactions requested by the CPU : Core writing to Card's PCICFG space event=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x10 01 Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.cfg_write.part4 uncore io Number Transactions requested by the CPU : Core writing to Card's PCICFG space event=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x10 01 Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_by_cpu.cfg_write.part5 uncore io Number Transactions requested by the CPU : Core writing to Card's PCICFG space event=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x10 01 Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_by_cpu.cfg_write.part6 uncore io Number Transactions requested by the CPU : Core writing to Card's PCICFG space event=0xc1,ch_mask=0x40,fc_mask=0x07,umask=0x10 01 Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_by_cpu.cfg_write.part7 uncore io Number Transactions requested by the CPU : Core writing to Card's PCICFG space event=0xc1,ch_mask=0x80,fc_mask=0x07,umask=0x10 01 Number Transactions requested by the CPU : Core writing to Card's PCICFG space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_by_cpu.io_read.iommu0 uncore io Number Transactions requested by the CPU : Core reading from Card's IO space event=0xc1,ch_mask=0x100,fc_mask=0x07,umask=0x80 01 Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_by_cpu.io_read.iommu1 uncore io Number Transactions requested by the CPU : Core reading from Card's IO space event=0xc1,ch_mask=0x200,fc_mask=0x07,umask=0x80 01 Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_by_cpu.io_read.part0 uncore io Number Transactions requested by the CPU : Core reading from Card's IO space event=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x80 01 Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.io_read.part1 uncore io Number Transactions requested by the CPU : Core reading from Card's IO space event=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x80 01 Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.io_read.part2 uncore io Number Transactions requested by the CPU : Core reading from Card's IO space event=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x80 01 Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.io_read.part3 uncore io Number Transactions requested by the CPU : Core reading from Card's IO space event=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x80 01 Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.io_read.part4 uncore io Number Transactions requested by the CPU : Core reading from Card's IO space event=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x80 01 Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_by_cpu.io_read.part5 uncore io Number Transactions requested by the CPU : Core reading from Card's IO space event=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x80 01 Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_by_cpu.io_read.part6 uncore io Number Transactions requested by the CPU : Core reading from Card's IO space event=0xc1,ch_mask=0x40,fc_mask=0x07,umask=0x80 01 Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_by_cpu.io_read.part7 uncore io Number Transactions requested by the CPU : Core reading from Card's IO space event=0xc1,ch_mask=0x80,fc_mask=0x07,umask=0x80 01 Number Transactions requested by the CPU : Core reading from Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_by_cpu.io_write.iommu0 uncore io Number Transactions requested by the CPU : Core writing to Card's IO space event=0xc1,ch_mask=0x100,fc_mask=0x07,umask=0x20 01 Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_by_cpu.io_write.iommu1 uncore io Number Transactions requested by the CPU : Core writing to Card's IO space event=0xc1,ch_mask=0x200,fc_mask=0x07,umask=0x20 01 Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_by_cpu.io_write.part0 uncore io Number Transactions requested by the CPU : Core writing to Card's IO space event=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x20 01 Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.io_write.part1 uncore io Number Transactions requested by the CPU : Core writing to Card's IO space event=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x20 01 Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.io_write.part2 uncore io Number Transactions requested by the CPU : Core writing to Card's IO space event=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x20 01 Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.io_write.part3 uncore io Number Transactions requested by the CPU : Core writing to Card's IO space event=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x20 01 Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.io_write.part4 uncore io Number Transactions requested by the CPU : Core writing to Card's IO space event=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x20 01 Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_by_cpu.io_write.part5 uncore io Number Transactions requested by the CPU : Core writing to Card's IO space event=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x20 01 Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_by_cpu.io_write.part6 uncore io Number Transactions requested by the CPU : Core writing to Card's IO space event=0xc1,ch_mask=0x40,fc_mask=0x07,umask=0x20 01 Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_by_cpu.io_write.part7 uncore io Number Transactions requested by the CPU : Core writing to Card's IO space event=0xc1,ch_mask=0x80,fc_mask=0x07,umask=0x20 01 Number Transactions requested by the CPU : Core writing to Card's IO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_by_cpu.mem_read.iommu0 uncore io Number Transactions requested by the CPU : Core reading from Card's MMIO space event=0xc1,ch_mask=0x100,fc_mask=0x07,umask=0x4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_by_cpu.mem_read.iommu1 uncore io Number Transactions requested by the CPU : Core reading from Card's MMIO space event=0xc1,ch_mask=0x200,fc_mask=0x07,umask=0x4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_by_cpu.mem_read.part0 uncore io Number Transactions requested by the CPU : Core reading from Card's MMIO space event=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.mem_read.part1 uncore io Number Transactions requested by the CPU : Core reading from Card's MMIO space event=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.mem_read.part2 uncore io Number Transactions requested by the CPU : Core reading from Card's MMIO space event=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.mem_read.part3 uncore io Number Transactions requested by the CPU : Core reading from Card's MMIO space event=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.mem_read.part4 uncore io Number Transactions requested by the CPU : Core reading from Card's MMIO space event=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_by_cpu.mem_read.part5 uncore io Number Transactions requested by the CPU : Core reading from Card's MMIO space event=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_by_cpu.mem_read.part6 uncore io Number Transactions requested by the CPU : Core reading from Card's MMIO space event=0xc1,ch_mask=0x40,fc_mask=0x07,umask=0x4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_by_cpu.mem_read.part7 uncore io Number Transactions requested by the CPU : Core reading from Card's MMIO space event=0xc1,ch_mask=0x80,fc_mask=0x07,umask=0x4 01 Number Transactions requested by the CPU : Core reading from Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_by_cpu.mem_write.iommu0 uncore io Number Transactions requested by the CPU : Core writing to Card's MMIO space event=0xc1,ch_mask=0x100,fc_mask=0x07,umask=0x1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_by_cpu.mem_write.iommu1 uncore io Number Transactions requested by the CPU : Core writing to Card's MMIO space event=0xc1,ch_mask=0x200,fc_mask=0x07,umask=0x1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_by_cpu.mem_write.part0 uncore io Number Transactions requested by the CPU : Core writing to Card's MMIO space event=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.mem_write.part1 uncore io Number Transactions requested by the CPU : Core writing to Card's MMIO space event=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.mem_write.part2 uncore io Number Transactions requested by the CPU : Core writing to Card's MMIO space event=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.mem_write.part3 uncore io Number Transactions requested by the CPU : Core writing to Card's MMIO space event=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.mem_write.part4 uncore io Number Transactions requested by the CPU : Core writing to Card's MMIO space event=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_by_cpu.mem_write.part5 uncore io Number Transactions requested by the CPU : Core writing to Card's MMIO space event=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_by_cpu.mem_write.part6 uncore io Number Transactions requested by the CPU : Core writing to Card's MMIO space event=0xc1,ch_mask=0x40,fc_mask=0x07,umask=0x1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_by_cpu.mem_write.part7 uncore io Number Transactions requested by the CPU : Core writing to Card's MMIO space event=0xc1,ch_mask=0x80,fc_mask=0x07,umask=0x1 01 Number Transactions requested by the CPU : Core writing to Card's MMIO space : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_by_cpu.peer_read.iommu0 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card event=0xc1,ch_mask=0x100,fc_mask=0x07,umask=0x8 01 Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_by_cpu.peer_read.iommu1 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card event=0xc1,ch_mask=0x200,fc_mask=0x07,umask=0x8 01 Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_by_cpu.peer_read.part0 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card event=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x8 01 Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.peer_read.part1 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card event=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x8 01 Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.peer_read.part2 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card event=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x8 01 Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.peer_read.part3 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card event=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x8 01 Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.peer_read.part4 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card event=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x8 01 Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_by_cpu.peer_read.part5 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card event=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x8 01 Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_by_cpu.peer_read.part6 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card event=0xc1,ch_mask=0x40,fc_mask=0x07,umask=0x8 01 Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_by_cpu.peer_read.part7 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card event=0xc1,ch_mask=0x80,fc_mask=0x07,umask=0x8 01 Number Transactions requested by the CPU : Another card (different IIO stack) reading from this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_by_cpu.peer_write.iommu0 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x200,fc_mask=0x07,umask=0x2 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_by_cpu.peer_write.part0 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x01,fc_mask=0x07,umask=0x2 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_by_cpu.peer_write.part1 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x02,fc_mask=0x07,umask=0x2 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_by_cpu.peer_write.part2 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x04,fc_mask=0x07,umask=0x2 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_by_cpu.peer_write.part3 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x08,fc_mask=0x07,umask=0x2 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_by_cpu.peer_write.part4 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x10,fc_mask=0x07,umask=0x2 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_by_cpu.peer_write.part5 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x20,fc_mask=0x07,umask=0x2 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_by_cpu.peer_write.part6 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x40,fc_mask=0x07,umask=0x2 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_by_cpu.peer_write.part7 uncore io Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card event=0xc1,ch_mask=0x80,fc_mask=0x07,umask=0x2 01 Number Transactions requested by the CPU : Another card (different IIO stack) writing to this card. : Also known as Outbound. Number of requests initiated by the main die, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_of_cpu.atomic.iommu0 uncore io Number Transactions requested of the CPU : Atomic requests targeting DRAM event=0x84,ch_mask=0x100,fc_mask=0x07,umask=0x10 01 Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_of_cpu.atomic.iommu1 uncore io Number Transactions requested of the CPU : Atomic requests targeting DRAM event=0x84,ch_mask=0x200,fc_mask=0x07,umask=0x10 01 Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_of_cpu.atomic.part0 uncore io Number Transactions requested of the CPU : Atomic requests targeting DRAM event=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x10 01 Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.atomic.part1 uncore io Number Transactions requested of the CPU : Atomic requests targeting DRAM event=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x10 01 Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.atomic.part2 uncore io Number Transactions requested of the CPU : Atomic requests targeting DRAM event=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x10 01 Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_of_cpu.atomic.part3 uncore io Number Transactions requested of the CPU : Atomic requests targeting DRAM event=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x10 01 Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.atomic.part4 uncore io Number Transactions requested of the CPU : Atomic requests targeting DRAM event=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x10 01 Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_of_cpu.atomic.part5 uncore io Number Transactions requested of the CPU : Atomic requests targeting DRAM event=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x10 01 Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_of_cpu.atomic.part6 uncore io Number Transactions requested of the CPU : Atomic requests targeting DRAM event=0x84,ch_mask=0x40,fc_mask=0x07,umask=0x10 01 Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_of_cpu.atomic.part7 uncore io Number Transactions requested of the CPU : Atomic requests targeting DRAM event=0x84,ch_mask=0x80,fc_mask=0x07,umask=0x10 01 Number Transactions requested of the CPU : Atomic requests targeting DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_of_cpu.cmpd.iommu0 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x100,fc_mask=0x07,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_of_cpu.cmpd.iommu1 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x200,fc_mask=0x07,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_of_cpu.cmpd.part0 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.cmpd.part1 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.cmpd.part2 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_of_cpu.cmpd.part3 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.cmpd.part4 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_of_cpu.cmpd.part5 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_of_cpu.cmpd.part6 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x40,fc_mask=0x07,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_of_cpu.cmpd.part7 uncore io Number Transactions requested of the CPU : CmpD - device sending completion to CPU request event=0x84,ch_mask=0x80,fc_mask=0x07,umask=0x80 01 Number Transactions requested of the CPU : CmpD - device sending completion to CPU request : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_of_cpu.mem_read.iommu0 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x100,fc_mask=0x07,umask=0x4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_of_cpu.mem_read.iommu1 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x200,fc_mask=0x07,umask=0x4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_of_cpu.mem_read.part0 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.mem_read.part1 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.mem_read.part2 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_of_cpu.mem_read.part3 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.mem_read.part4 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_of_cpu.mem_read.part5 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_of_cpu.mem_read.part6 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x40,fc_mask=0x07,umask=0x4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_of_cpu.mem_read.part7 uncore io Number Transactions requested of the CPU : Card reading from DRAM event=0x84,ch_mask=0x80,fc_mask=0x07,umask=0x4 01 Number Transactions requested of the CPU : Card reading from DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_of_cpu.mem_write.iommu0 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x100,fc_mask=0x07,umask=0x1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_of_cpu.mem_write.iommu1 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x200,fc_mask=0x07,umask=0x1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_of_cpu.mem_write.part0 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.mem_write.part1 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.mem_write.part2 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_of_cpu.mem_write.part3 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.mem_write.part4 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_of_cpu.mem_write.part5 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_of_cpu.mem_write.part6 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x40,fc_mask=0x07,umask=0x1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_of_cpu.mem_write.part7 uncore io Number Transactions requested of the CPU : Card writing to DRAM event=0x84,ch_mask=0x80,fc_mask=0x07,umask=0x1 01 Number Transactions requested of the CPU : Card writing to DRAM : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_of_cpu.msg.iommu0 uncore io Number Transactions requested of the CPU : Messages event=0x84,ch_mask=0x100,fc_mask=0x07,umask=0x40 01 Number Transactions requested of the CPU : Messages : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_of_cpu.msg.iommu1 uncore io Number Transactions requested of the CPU : Messages event=0x84,ch_mask=0x200,fc_mask=0x07,umask=0x40 01 Number Transactions requested of the CPU : Messages : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_of_cpu.msg.part0 uncore io Number Transactions requested of the CPU : Messages event=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x40 01 Number Transactions requested of the CPU : Messages : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.msg.part1 uncore io Number Transactions requested of the CPU : Messages event=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x40 01 Number Transactions requested of the CPU : Messages : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.msg.part2 uncore io Number Transactions requested of the CPU : Messages event=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x40 01 Number Transactions requested of the CPU : Messages : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_of_cpu.msg.part3 uncore io Number Transactions requested of the CPU : Messages event=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x40 01 Number Transactions requested of the CPU : Messages : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.msg.part4 uncore io Number Transactions requested of the CPU : Messages event=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x40 01 Number Transactions requested of the CPU : Messages : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_of_cpu.msg.part5 uncore io Number Transactions requested of the CPU : Messages event=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x40 01 Number Transactions requested of the CPU : Messages : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_of_cpu.msg.part6 uncore io Number Transactions requested of the CPU : Messages event=0x84,ch_mask=0x40,fc_mask=0x07,umask=0x40 01 Number Transactions requested of the CPU : Messages : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_of_cpu.msg.part7 uncore io Number Transactions requested of the CPU : Messages event=0x84,ch_mask=0x80,fc_mask=0x07,umask=0x40 01 Number Transactions requested of the CPU : Messages : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_of_cpu.peer_read.iommu0 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=0x100,fc_mask=0x07,umask=0x8 01 Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_of_cpu.peer_read.iommu1 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=0x200,fc_mask=0x07,umask=0x8 01 Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_of_cpu.peer_read.part0 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x8 01 Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.peer_read.part1 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x8 01 Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.peer_read.part2 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x8 01 Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_of_cpu.peer_read.part3 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x8 01 Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.peer_read.part4 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x8 01 Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_of_cpu.peer_read.part5 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x8 01 Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_of_cpu.peer_read.part6 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=0x40,fc_mask=0x07,umask=0x8 01 Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_of_cpu.peer_read.part7 uncore io Number Transactions requested of the CPU : Card reading from another Card (same or different stack) event=0x84,ch_mask=0x80,fc_mask=0x07,umask=0x8 01 Number Transactions requested of the CPU : Card reading from another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_iio_txn_req_of_cpu.peer_write.iommu0 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x100,fc_mask=0x07,umask=0x2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 0 unc_iio_txn_req_of_cpu.peer_write.iommu1 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x200,fc_mask=0x07,umask=0x2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : IOMMU - Type 1 unc_iio_txn_req_of_cpu.peer_write.part0 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x01,fc_mask=0x07,umask=0x2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_txn_req_of_cpu.peer_write.part1 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x02,fc_mask=0x07,umask=0x2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_txn_req_of_cpu.peer_write.part2 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x04,fc_mask=0x07,umask=0x2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_txn_req_of_cpu.peer_write.part3 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x08,fc_mask=0x07,umask=0x2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_txn_req_of_cpu.peer_write.part4 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x10,fc_mask=0x07,umask=0x2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 4/5/6/7, Or x8 card plugged in to Lane 4/5, Or x4 card is plugged in to slot 4 unc_iio_txn_req_of_cpu.peer_write.part5 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x20,fc_mask=0x07,umask=0x2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 5 unc_iio_txn_req_of_cpu.peer_write.part6 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x40,fc_mask=0x07,umask=0x2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 6/7, Or x4 card is plugged in to slot 6 unc_iio_txn_req_of_cpu.peer_write.part7 uncore io Number Transactions requested of the CPU : Card writing to another Card (same or different stack) event=0x84,ch_mask=0x80,fc_mask=0x07,umask=0x2 01 Number Transactions requested of the CPU : Card writing to another Card (same or different stack) : Also known as Inbound. Number of 64B cache line requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 7 unc_m2p_ag0_ad_crd_acquired0.tgr0 uncore io CMS Agent0 AD Credits Acquired : For Transgress 0 event=0x80,umask=0x1 01 CMS Agent0 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2p_ag0_ad_crd_acquired0.tgr1 uncore io CMS Agent0 AD Credits Acquired : For Transgress 1 event=0x80,umask=0x2 01 CMS Agent0 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2p_ag0_ad_crd_acquired0.tgr2 uncore io CMS Agent0 AD Credits Acquired : For Transgress 2 event=0x80,umask=0x4 01 CMS Agent0 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2p_ag0_ad_crd_acquired0.tgr3 uncore io CMS Agent0 AD Credits Acquired : For Transgress 3 event=0x80,umask=0x8 01 CMS Agent0 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2p_ag0_ad_crd_acquired0.tgr4 uncore io CMS Agent0 AD Credits Acquired : For Transgress 4 event=0x80,umask=0x10 01 CMS Agent0 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2p_ag0_ad_crd_acquired0.tgr5 uncore io CMS Agent0 AD Credits Acquired : For Transgress 5 event=0x80,umask=0x20 01 CMS Agent0 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2p_ag0_ad_crd_acquired0.tgr6 uncore io CMS Agent0 AD Credits Acquired : For Transgress 6 event=0x80,umask=0x40 01 CMS Agent0 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2p_ag0_ad_crd_acquired0.tgr7 uncore io CMS Agent0 AD Credits Acquired : For Transgress 7 event=0x80,umask=0x80 01 CMS Agent0 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2p_ag0_ad_crd_acquired1.tgr10 uncore io CMS Agent0 AD Credits Acquired : For Transgress 10 event=0x81,umask=0x4 01 CMS Agent0 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2p_ag0_ad_crd_acquired1.tgr8 uncore io CMS Agent0 AD Credits Acquired : For Transgress 8 event=0x81,umask=0x1 01 CMS Agent0 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2p_ag0_ad_crd_acquired1.tgr9 uncore io CMS Agent0 AD Credits Acquired : For Transgress 9 event=0x81,umask=0x2 01 CMS Agent0 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 0 AD credits acquired in a given cycle, per transgress unc_m2p_ag0_ad_crd_occupancy0.tgr0 uncore io CMS Agent0 AD Credits Occupancy : For Transgress 0 event=0x82,umask=0x1 01 CMS Agent0 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2p_ag0_ad_crd_occupancy0.tgr1 uncore io CMS Agent0 AD Credits Occupancy : For Transgress 1 event=0x82,umask=0x2 01 CMS Agent0 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2p_ag0_ad_crd_occupancy0.tgr2 uncore io CMS Agent0 AD Credits Occupancy : For Transgress 2 event=0x82,umask=0x4 01 CMS Agent0 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2p_ag0_ad_crd_occupancy0.tgr3 uncore io CMS Agent0 AD Credits Occupancy : For Transgress 3 event=0x82,umask=0x8 01 CMS Agent0 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2p_ag0_ad_crd_occupancy0.tgr4 uncore io CMS Agent0 AD Credits Occupancy : For Transgress 4 event=0x82,umask=0x10 01 CMS Agent0 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2p_ag0_ad_crd_occupancy0.tgr5 uncore io CMS Agent0 AD Credits Occupancy : For Transgress 5 event=0x82,umask=0x20 01 CMS Agent0 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2p_ag0_ad_crd_occupancy0.tgr6 uncore io CMS Agent0 AD Credits Occupancy : For Transgress 6 event=0x82,umask=0x40 01 CMS Agent0 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2p_ag0_ad_crd_occupancy0.tgr7 uncore io CMS Agent0 AD Credits Occupancy : For Transgress 7 event=0x82,umask=0x80 01 CMS Agent0 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2p_ag0_ad_crd_occupancy1.tgr10 uncore io CMS Agent0 AD Credits Occupancy : For Transgress 10 event=0x83,umask=0x4 01 CMS Agent0 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2p_ag0_ad_crd_occupancy1.tgr8 uncore io CMS Agent0 AD Credits Occupancy : For Transgress 8 event=0x83,umask=0x1 01 CMS Agent0 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2p_ag0_ad_crd_occupancy1.tgr9 uncore io CMS Agent0 AD Credits Occupancy : For Transgress 9 event=0x83,umask=0x2 01 CMS Agent0 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 AD credits in use in a given cycle, per transgress unc_m2p_ag0_bl_crd_acquired0.tgr0 uncore io CMS Agent0 BL Credits Acquired : For Transgress 0 event=0x88,umask=0x1 01 CMS Agent0 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2p_ag0_bl_crd_acquired0.tgr1 uncore io CMS Agent0 BL Credits Acquired : For Transgress 1 event=0x88,umask=0x2 01 CMS Agent0 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2p_ag0_bl_crd_acquired0.tgr2 uncore io CMS Agent0 BL Credits Acquired : For Transgress 2 event=0x88,umask=0x4 01 CMS Agent0 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2p_ag0_bl_crd_acquired0.tgr3 uncore io CMS Agent0 BL Credits Acquired : For Transgress 3 event=0x88,umask=0x8 01 CMS Agent0 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2p_ag0_bl_crd_acquired0.tgr4 uncore io CMS Agent0 BL Credits Acquired : For Transgress 4 event=0x88,umask=0x10 01 CMS Agent0 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2p_ag0_bl_crd_acquired0.tgr5 uncore io CMS Agent0 BL Credits Acquired : For Transgress 5 event=0x88,umask=0x20 01 CMS Agent0 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2p_ag0_bl_crd_acquired0.tgr6 uncore io CMS Agent0 BL Credits Acquired : For Transgress 6 event=0x88,umask=0x40 01 CMS Agent0 BL Credits Acquired : For Transgress 6 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2p_ag0_bl_crd_acquired0.tgr7 uncore io CMS Agent0 BL Credits Acquired : For Transgress 7 event=0x88,umask=0x80 01 CMS Agent0 BL Credits Acquired : For Transgress 7 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2p_ag0_bl_crd_acquired1.tgr10 uncore io CMS Agent0 BL Credits Acquired : For Transgress 10 event=0x89,umask=0x4 01 CMS Agent0 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2p_ag0_bl_crd_acquired1.tgr8 uncore io CMS Agent0 BL Credits Acquired : For Transgress 8 event=0x89,umask=0x1 01 CMS Agent0 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2p_ag0_bl_crd_acquired1.tgr9 uncore io CMS Agent0 BL Credits Acquired : For Transgress 9 event=0x89,umask=0x2 01 CMS Agent0 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 0 BL credits acquired in a given cycle, per transgress unc_m2p_ag0_bl_crd_occupancy0.tgr0 uncore io CMS Agent0 BL Credits Occupancy : For Transgress 0 event=0x8a,umask=0x1 01 CMS Agent0 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2p_ag0_bl_crd_occupancy0.tgr1 uncore io CMS Agent0 BL Credits Occupancy : For Transgress 1 event=0x8a,umask=0x2 01 CMS Agent0 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2p_ag0_bl_crd_occupancy0.tgr2 uncore io CMS Agent0 BL Credits Occupancy : For Transgress 2 event=0x8a,umask=0x4 01 CMS Agent0 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2p_ag0_bl_crd_occupancy0.tgr3 uncore io CMS Agent0 BL Credits Occupancy : For Transgress 3 event=0x8a,umask=0x8 01 CMS Agent0 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2p_ag0_bl_crd_occupancy0.tgr4 uncore io CMS Agent0 BL Credits Occupancy : For Transgress 4 event=0x8a,umask=0x10 01 CMS Agent0 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2p_ag0_bl_crd_occupancy0.tgr5 uncore io CMS Agent0 BL Credits Occupancy : For Transgress 5 event=0x8a,umask=0x20 01 CMS Agent0 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2p_ag0_bl_crd_occupancy0.tgr6 uncore io CMS Agent0 BL Credits Occupancy : For Transgress 6 event=0x8a,umask=0x40 01 CMS Agent0 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2p_ag0_bl_crd_occupancy0.tgr7 uncore io CMS Agent0 BL Credits Occupancy : For Transgress 7 event=0x8a,umask=0x80 01 CMS Agent0 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2p_ag0_bl_crd_occupancy1.tgr10 uncore io CMS Agent0 BL Credits Occupancy : For Transgress 10 event=0x8b,umask=0x4 01 CMS Agent0 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2p_ag0_bl_crd_occupancy1.tgr8 uncore io CMS Agent0 BL Credits Occupancy : For Transgress 8 event=0x8b,umask=0x1 01 CMS Agent0 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2p_ag0_bl_crd_occupancy1.tgr9 uncore io CMS Agent0 BL Credits Occupancy : For Transgress 9 event=0x8b,umask=0x2 01 CMS Agent0 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 0 BL credits in use in a given cycle, per transgress unc_m2p_ag1_ad_crd_acquired0.tgr0 uncore io CMS Agent1 AD Credits Acquired : For Transgress 0 event=0x84,umask=0x1 01 CMS Agent1 AD Credits Acquired : For Transgress 0 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2p_ag1_ad_crd_acquired0.tgr1 uncore io CMS Agent1 AD Credits Acquired : For Transgress 1 event=0x84,umask=0x2 01 CMS Agent1 AD Credits Acquired : For Transgress 1 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2p_ag1_ad_crd_acquired0.tgr2 uncore io CMS Agent1 AD Credits Acquired : For Transgress 2 event=0x84,umask=0x4 01 CMS Agent1 AD Credits Acquired : For Transgress 2 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2p_ag1_ad_crd_acquired0.tgr3 uncore io CMS Agent1 AD Credits Acquired : For Transgress 3 event=0x84,umask=0x8 01 CMS Agent1 AD Credits Acquired : For Transgress 3 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2p_ag1_ad_crd_acquired0.tgr4 uncore io CMS Agent1 AD Credits Acquired : For Transgress 4 event=0x84,umask=0x10 01 CMS Agent1 AD Credits Acquired : For Transgress 4 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2p_ag1_ad_crd_acquired0.tgr5 uncore io CMS Agent1 AD Credits Acquired : For Transgress 5 event=0x84,umask=0x20 01 CMS Agent1 AD Credits Acquired : For Transgress 5 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2p_ag1_ad_crd_acquired0.tgr6 uncore io CMS Agent1 AD Credits Acquired : For Transgress 6 event=0x84,umask=0x40 01 CMS Agent1 AD Credits Acquired : For Transgress 6 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2p_ag1_ad_crd_acquired0.tgr7 uncore io CMS Agent1 AD Credits Acquired : For Transgress 7 event=0x84,umask=0x80 01 CMS Agent1 AD Credits Acquired : For Transgress 7 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2p_ag1_ad_crd_acquired1.tgr10 uncore io CMS Agent1 AD Credits Acquired : For Transgress 10 event=0x85,umask=0x4 01 CMS Agent1 AD Credits Acquired : For Transgress 10 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2p_ag1_ad_crd_acquired1.tgr8 uncore io CMS Agent1 AD Credits Acquired : For Transgress 8 event=0x85,umask=0x1 01 CMS Agent1 AD Credits Acquired : For Transgress 8 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2p_ag1_ad_crd_acquired1.tgr9 uncore io CMS Agent1 AD Credits Acquired : For Transgress 9 event=0x85,umask=0x2 01 CMS Agent1 AD Credits Acquired : For Transgress 9 : Number of CMS Agent 1 AD credits acquired in a given cycle, per transgress unc_m2p_ag1_ad_crd_occupancy0.tgr0 uncore io CMS Agent1 AD Credits Occupancy : For Transgress 0 event=0x86,umask=0x1 01 CMS Agent1 AD Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2p_ag1_ad_crd_occupancy0.tgr1 uncore io CMS Agent1 AD Credits Occupancy : For Transgress 1 event=0x86,umask=0x2 01 CMS Agent1 AD Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2p_ag1_ad_crd_occupancy0.tgr2 uncore io CMS Agent1 AD Credits Occupancy : For Transgress 2 event=0x86,umask=0x4 01 CMS Agent1 AD Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2p_ag1_ad_crd_occupancy0.tgr3 uncore io CMS Agent1 AD Credits Occupancy : For Transgress 3 event=0x86,umask=0x8 01 CMS Agent1 AD Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2p_ag1_ad_crd_occupancy0.tgr4 uncore io CMS Agent1 AD Credits Occupancy : For Transgress 4 event=0x86,umask=0x10 01 CMS Agent1 AD Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2p_ag1_ad_crd_occupancy0.tgr5 uncore io CMS Agent1 AD Credits Occupancy : For Transgress 5 event=0x86,umask=0x20 01 CMS Agent1 AD Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2p_ag1_ad_crd_occupancy0.tgr6 uncore io CMS Agent1 AD Credits Occupancy : For Transgress 6 event=0x86,umask=0x40 01 CMS Agent1 AD Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2p_ag1_ad_crd_occupancy0.tgr7 uncore io CMS Agent1 AD Credits Occupancy : For Transgress 7 event=0x86,umask=0x80 01 CMS Agent1 AD Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2p_ag1_ad_crd_occupancy1.tgr10 uncore io CMS Agent1 AD Credits Occupancy : For Transgress 10 event=0x87,umask=0x4 01 CMS Agent1 AD Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2p_ag1_ad_crd_occupancy1.tgr8 uncore io CMS Agent1 AD Credits Occupancy : For Transgress 8 event=0x87,umask=0x1 01 CMS Agent1 AD Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2p_ag1_ad_crd_occupancy1.tgr9 uncore io CMS Agent1 AD Credits Occupancy : For Transgress 9 event=0x87,umask=0x2 01 CMS Agent1 AD Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 AD credits in use in a given cycle, per transgress unc_m2p_ag1_bl_crd_acquired0.tgr0 uncore io CMS Agent1 BL Credits Acquired : For Transgress 0 event=0x8c,umask=0x1 01 CMS Agent1 BL Credits Acquired : For Transgress 0 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2p_ag1_bl_crd_acquired0.tgr1 uncore io CMS Agent1 BL Credits Acquired : For Transgress 1 event=0x8c,umask=0x2 01 CMS Agent1 BL Credits Acquired : For Transgress 1 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2p_ag1_bl_crd_acquired0.tgr2 uncore io CMS Agent1 BL Credits Acquired : For Transgress 2 event=0x8c,umask=0x4 01 CMS Agent1 BL Credits Acquired : For Transgress 2 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2p_ag1_bl_crd_acquired0.tgr3 uncore io CMS Agent1 BL Credits Acquired : For Transgress 3 event=0x8c,umask=0x8 01 CMS Agent1 BL Credits Acquired : For Transgress 3 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2p_ag1_bl_crd_acquired0.tgr4 uncore io CMS Agent1 BL Credits Acquired : For Transgress 4 event=0x8c,umask=0x10 01 CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2p_ag1_bl_crd_acquired0.tgr5 uncore io CMS Agent1 BL Credits Acquired : For Transgress 5 event=0x8c,umask=0x20 01 CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2p_ag1_bl_crd_acquired0.tgr6 uncore io CMS Agent1 BL Credits Acquired : For Transgress 4 event=0x8c,umask=0x40 01 CMS Agent1 BL Credits Acquired : For Transgress 4 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2p_ag1_bl_crd_acquired0.tgr7 uncore io CMS Agent1 BL Credits Acquired : For Transgress 5 event=0x8c,umask=0x80 01 CMS Agent1 BL Credits Acquired : For Transgress 5 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2p_ag1_bl_crd_acquired1.tgr10 uncore io CMS Agent1 BL Credits Acquired : For Transgress 10 event=0x8d,umask=0x4 01 CMS Agent1 BL Credits Acquired : For Transgress 10 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2p_ag1_bl_crd_acquired1.tgr8 uncore io CMS Agent1 BL Credits Acquired : For Transgress 8 event=0x8d,umask=0x1 01 CMS Agent1 BL Credits Acquired : For Transgress 8 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2p_ag1_bl_crd_acquired1.tgr9 uncore io CMS Agent1 BL Credits Acquired : For Transgress 9 event=0x8d,umask=0x2 01 CMS Agent1 BL Credits Acquired : For Transgress 9 : Number of CMS Agent 1 BL credits acquired in a given cycle, per transgress unc_m2p_ag1_bl_crd_occupancy0.tgr0 uncore io CMS Agent1 BL Credits Occupancy : For Transgress 0 event=0x8e,umask=0x1 01 CMS Agent1 BL Credits Occupancy : For Transgress 0 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2p_ag1_bl_crd_occupancy0.tgr1 uncore io CMS Agent1 BL Credits Occupancy : For Transgress 1 event=0x8e,umask=0x2 01 CMS Agent1 BL Credits Occupancy : For Transgress 1 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2p_ag1_bl_crd_occupancy0.tgr2 uncore io CMS Agent1 BL Credits Occupancy : For Transgress 2 event=0x8e,umask=0x4 01 CMS Agent1 BL Credits Occupancy : For Transgress 2 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2p_ag1_bl_crd_occupancy0.tgr3 uncore io CMS Agent1 BL Credits Occupancy : For Transgress 3 event=0x8e,umask=0x8 01 CMS Agent1 BL Credits Occupancy : For Transgress 3 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2p_ag1_bl_crd_occupancy0.tgr4 uncore io CMS Agent1 BL Credits Occupancy : For Transgress 4 event=0x8e,umask=0x10 01 CMS Agent1 BL Credits Occupancy : For Transgress 4 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2p_ag1_bl_crd_occupancy0.tgr5 uncore io CMS Agent1 BL Credits Occupancy : For Transgress 5 event=0x8e,umask=0x20 01 CMS Agent1 BL Credits Occupancy : For Transgress 5 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2p_ag1_bl_crd_occupancy0.tgr6 uncore io CMS Agent1 BL Credits Occupancy : For Transgress 6 event=0x8e,umask=0x40 01 CMS Agent1 BL Credits Occupancy : For Transgress 6 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2p_ag1_bl_crd_occupancy0.tgr7 uncore io CMS Agent1 BL Credits Occupancy : For Transgress 7 event=0x8e,umask=0x80 01 CMS Agent1 BL Credits Occupancy : For Transgress 7 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2p_ag1_bl_crd_occupancy1.tgr10 uncore io CMS Agent1 BL Credits Occupancy : For Transgress 10 event=0x8f,umask=0x4 01 CMS Agent1 BL Credits Occupancy : For Transgress 10 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2p_ag1_bl_crd_occupancy1.tgr8 uncore io CMS Agent1 BL Credits Occupancy : For Transgress 8 event=0x8f,umask=0x1 01 CMS Agent1 BL Credits Occupancy : For Transgress 8 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2p_ag1_bl_crd_occupancy1.tgr9 uncore io CMS Agent1 BL Credits Occupancy : For Transgress 9 event=0x8f,umask=0x2 01 CMS Agent1 BL Credits Occupancy : For Transgress 9 : Number of CMS Agent 1 BL credits in use in a given cycle, per transgress unc_m2p_clockticks uncore io Clockticks of the mesh to PCI (M2P) event=0x1 01 Clockticks of the mesh to PCI (M2P) : Counts the number of uclks in the M3 uclk domain. This could be slightly different than the count in the Ubox because of enable/freeze delays. However, because the M3 is close to the Ubox, they generally should not diverge by more than a handful of cycles unc_m2p_distress_asserted.dpt_local uncore io Distress signal asserted : DPT Local event=0xaf,umask=0x4 01 Distress signal asserted : DPT Local : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle triggered by this tile unc_m2p_distress_asserted.dpt_nonlocal uncore io Distress signal asserted : DPT Remote event=0xaf,umask=0x8 01 Distress signal asserted : DPT Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : Dynamic Prefetch Throttle received by this tile unc_m2p_distress_asserted.dpt_stall_iv uncore io Distress signal asserted : DPT Stalled - IV event=0xaf,umask=0x40 01 Distress signal asserted : DPT Stalled - IV : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while regular IVs were received, causing DPT to be stalled unc_m2p_distress_asserted.dpt_stall_nocrd uncore io Distress signal asserted : DPT Stalled - No Credit event=0xaf,umask=0x80 01 Distress signal asserted : DPT Stalled - No Credit : Counts the number of cycles either the local or incoming distress signals are asserted. : DPT occurred while credit not available causing DPT to be stalled unc_m2p_distress_asserted.horz uncore io Distress signal asserted : Horizontal event=0xaf,umask=0x2 01 Distress signal asserted : Horizontal : Counts the number of cycles either the local or incoming distress signals are asserted. : If TGR egress is full, then agents will throttle outgoing AD IDI transactions unc_m2p_distress_asserted.pmm_local uncore io Distress signal asserted : PMM Local event=0xaf,umask=0x10 01 Distress signal asserted : PMM Local : Counts the number of cycles either the local or incoming distress signals are asserted. : If the CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI traffic unc_m2p_distress_asserted.pmm_nonlocal uncore io Distress signal asserted : PMM Remote event=0xaf,umask=0x20 01 Distress signal asserted : PMM Remote : Counts the number of cycles either the local or incoming distress signals are asserted. : If another CHA TOR has too many PMM transactions, this signal will throttle outgoing MS2IDI traffic unc_m2p_distress_asserted.vert uncore io Distress signal asserted : Vertical event=0xaf,umask=0x1 01 Distress signal asserted : Vertical : Counts the number of cycles either the local or incoming distress signals are asserted. : If IRQ egress is full, then agents will throttle outgoing AD IDI transactions unc_m2p_horz_ring_ad_in_use.left_even uncore io Horizontal AD Ring In Use : Left and Even event=0xb6,umask=0x1 01 Horizontal AD Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_ad_in_use.left_odd uncore io Horizontal AD Ring In Use : Left and Odd event=0xb6,umask=0x2 01 Horizontal AD Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_ad_in_use.right_even uncore io Horizontal AD Ring In Use : Right and Even event=0xb6,umask=0x4 01 Horizontal AD Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_ad_in_use.right_odd uncore io Horizontal AD Ring In Use : Right and Odd event=0xb6,umask=0x8 01 Horizontal AD Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_akc_in_use.left_even uncore io Horizontal AK Ring In Use : Left and Even event=0xbb,umask=0x1 01 Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_akc_in_use.left_odd uncore io Horizontal AK Ring In Use : Left and Odd event=0xbb,umask=0x2 01 Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_akc_in_use.right_even uncore io Horizontal AK Ring In Use : Right and Even event=0xbb,umask=0x4 01 Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_akc_in_use.right_odd uncore io Horizontal AK Ring In Use : Right and Odd event=0xbb,umask=0x8 01 Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_ak_in_use.left_even uncore io Horizontal AK Ring In Use : Left and Even event=0xb7,umask=0x1 01 Horizontal AK Ring In Use : Left and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_ak_in_use.left_odd uncore io Horizontal AK Ring In Use : Left and Odd event=0xb7,umask=0x2 01 Horizontal AK Ring In Use : Left and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_ak_in_use.right_even uncore io Horizontal AK Ring In Use : Right and Even event=0xb7,umask=0x4 01 Horizontal AK Ring In Use : Right and Even : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_ak_in_use.right_odd uncore io Horizontal AK Ring In Use : Right and Odd event=0xb7,umask=0x8 01 Horizontal AK Ring In Use : Right and Odd : Counts the number of cycles that the Horizontal AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_bl_in_use.left_even uncore io Horizontal BL Ring in Use : Left and Even event=0xb8,umask=0x1 01 Horizontal BL Ring in Use : Left and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_bl_in_use.left_odd uncore io Horizontal BL Ring in Use : Left and Odd event=0xb8,umask=0x2 01 Horizontal BL Ring in Use : Left and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_bl_in_use.right_even uncore io Horizontal BL Ring in Use : Right and Even event=0xb8,umask=0x4 01 Horizontal BL Ring in Use : Right and Even : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_bl_in_use.right_odd uncore io Horizontal BL Ring in Use : Right and Odd event=0xb8,umask=0x8 01 Horizontal BL Ring in Use : Right and Odd : Counts the number of cycles that the Horizontal BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_horz_ring_iv_in_use.left uncore io Horizontal IV Ring in Use : Left event=0xb9,umask=0x1 01 Horizontal IV Ring in Use : Left : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2p_horz_ring_iv_in_use.right uncore io Horizontal IV Ring in Use : Right event=0xb9,umask=0x4 01 Horizontal IV Ring in Use : Right : Counts the number of cycles that the Horizontal IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2p_local_p2p_ded_returned_0.ms2iosf3_ncb uncore io Local P2P Dedicated Credits Returned - 0 : M2IOSF3 - NCB event=0x19,umask=0x10 01 unc_m2p_local_p2p_ded_returned_0.ms2iosf3_ncs uncore io Local P2P Dedicated Credits Returned - 0 : M2IOSF3 - NCS event=0x19,umask=0x20 01 unc_m2p_misc_external.mbe_inst0 uncore io Miscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI0 event=0xe6,umask=0x1 01 unc_m2p_misc_external.mbe_inst1 uncore io Miscellaneous Events (mostly from MS2IDI) : Number of cycles MBE is high for MS2IDI1 event=0xe6,umask=0x2 01 unc_m2p_ring_bounces_horz.ad uncore io Messages that bounced on the Horizontal Ring. : AD event=0xac,umask=0x1 01 Messages that bounced on the Horizontal Ring. : AD : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2p_ring_bounces_horz.ak uncore io Messages that bounced on the Horizontal Ring. : AK event=0xac,umask=0x2 01 Messages that bounced on the Horizontal Ring. : AK : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2p_ring_bounces_horz.bl uncore io Messages that bounced on the Horizontal Ring. : BL event=0xac,umask=0x4 01 Messages that bounced on the Horizontal Ring. : BL : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2p_ring_bounces_horz.iv uncore io Messages that bounced on the Horizontal Ring. : IV event=0xac,umask=0x8 01 Messages that bounced on the Horizontal Ring. : IV : Number of cycles incoming messages from the Horizontal ring that were bounced, by ring type unc_m2p_ring_bounces_vert.ad uncore io Messages that bounced on the Vertical Ring. : AD event=0xaa,umask=0x1 01 Messages that bounced on the Vertical Ring. : AD : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2p_ring_bounces_vert.ak uncore io Messages that bounced on the Vertical Ring. : Acknowledgements to core event=0xaa,umask=0x2 01 Messages that bounced on the Vertical Ring. : Acknowledgements to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2p_ring_bounces_vert.akc uncore io Messages that bounced on the Vertical Ring event=0xaa,umask=0x10 01 Messages that bounced on the Vertical Ring. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2p_ring_bounces_vert.bl uncore io Messages that bounced on the Vertical Ring. : Data Responses to core event=0xaa,umask=0x4 01 Messages that bounced on the Vertical Ring. : Data Responses to core : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2p_ring_bounces_vert.iv uncore io Messages that bounced on the Vertical Ring. : Snoops of processor's cache event=0xaa,umask=0x8 01 Messages that bounced on the Vertical Ring. : Snoops of processor's cache. : Number of cycles incoming messages from the Vertical ring that were bounced, by ring type unc_m2p_ring_sink_starved_horz.ad uncore io Sink Starvation on Horizontal Ring : AD event=0xad,umask=0x1 01 unc_m2p_ring_sink_starved_horz.ak uncore io Sink Starvation on Horizontal Ring : AK event=0xad,umask=0x2 01 unc_m2p_ring_sink_starved_horz.ak_ag1 uncore io Sink Starvation on Horizontal Ring : Acknowledgements to Agent 1 event=0xad,umask=0x20 01 unc_m2p_ring_sink_starved_horz.bl uncore io Sink Starvation on Horizontal Ring : BL event=0xad,umask=0x4 01 unc_m2p_ring_sink_starved_horz.iv uncore io Sink Starvation on Horizontal Ring : IV event=0xad,umask=0x8 01 unc_m2p_ring_sink_starved_vert.ad uncore io Sink Starvation on Vertical Ring : AD event=0xab,umask=0x1 01 unc_m2p_ring_sink_starved_vert.ak uncore io Sink Starvation on Vertical Ring : Acknowledgements to core event=0xab,umask=0x2 01 unc_m2p_ring_sink_starved_vert.akc uncore io Sink Starvation on Vertical Ring event=0xab,umask=0x10 01 unc_m2p_ring_sink_starved_vert.bl uncore io Sink Starvation on Vertical Ring : Data Responses to core event=0xab,umask=0x4 01 unc_m2p_ring_sink_starved_vert.iv uncore io Sink Starvation on Vertical Ring : Snoops of processor's cache event=0xab,umask=0x8 01 unc_m2p_ring_src_thrtl uncore io Source Throttle event=0xae 01 unc_m2p_rxr_busy_starved.ad_all uncore io Transgress Injection Starvation : AD - All event=0xe5,umask=0x11 01 Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority : All == Credited + Uncredited unc_m2p_rxr_busy_starved.ad_crd uncore io Transgress Injection Starvation : AD - Credited event=0xe5,umask=0x10 01 Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2p_rxr_busy_starved.ad_uncrd uncore io Transgress Injection Starvation : AD - Uncredited event=0xe5,umask=0x1 01 Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2p_rxr_busy_starved.bl_all uncore io Transgress Injection Starvation : BL - All event=0xe5,umask=0x44 01 Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority : All == Credited + Uncredited unc_m2p_rxr_busy_starved.bl_crd uncore io Transgress Injection Starvation : BL - Credited event=0xe5,umask=0x40 01 Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2p_rxr_busy_starved.bl_uncrd uncore io Transgress Injection Starvation : BL - Uncredited event=0xe5,umask=0x4 01 Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority unc_m2p_rxr_bypass.ad_all uncore io Transgress Ingress Bypass : AD - All event=0xe2,umask=0x11 01 Transgress Ingress Bypass : AD - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncredited unc_m2p_rxr_bypass.ad_crd uncore io Transgress Ingress Bypass : AD - Credited event=0xe2,umask=0x10 01 Transgress Ingress Bypass : AD - Credited : Number of packets bypassing the CMS Ingress unc_m2p_rxr_bypass.ad_uncrd uncore io Transgress Ingress Bypass : AD - Uncredited event=0xe2,umask=0x1 01 Transgress Ingress Bypass : AD - Uncredited : Number of packets bypassing the CMS Ingress unc_m2p_rxr_bypass.ak uncore io Transgress Ingress Bypass : AK event=0xe2,umask=0x2 01 Transgress Ingress Bypass : AK : Number of packets bypassing the CMS Ingress unc_m2p_rxr_bypass.akc_uncrd uncore io Transgress Ingress Bypass : AKC - Uncredited event=0xe2,umask=0x80 01 Transgress Ingress Bypass : AKC - Uncredited : Number of packets bypassing the CMS Ingress unc_m2p_rxr_bypass.bl_all uncore io Transgress Ingress Bypass : BL - All event=0xe2,umask=0x44 01 Transgress Ingress Bypass : BL - All : Number of packets bypassing the CMS Ingress : All == Credited + Uncredited unc_m2p_rxr_bypass.bl_crd uncore io Transgress Ingress Bypass : BL - Credited event=0xe2,umask=0x40 01 Transgress Ingress Bypass : BL - Credited : Number of packets bypassing the CMS Ingress unc_m2p_rxr_bypass.bl_uncrd uncore io Transgress Ingress Bypass : BL - Uncredited event=0xe2,umask=0x4 01 Transgress Ingress Bypass : BL - Uncredited : Number of packets bypassing the CMS Ingress unc_m2p_rxr_bypass.iv uncore io Transgress Ingress Bypass : IV event=0xe2,umask=0x8 01 Transgress Ingress Bypass : IV : Number of packets bypassing the CMS Ingress unc_m2p_rxr_crd_starved.ad_all uncore io Transgress Injection Starvation : AD - All event=0xe3,umask=0x11 01 Transgress Injection Starvation : AD - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncredited unc_m2p_rxr_crd_starved.ad_crd uncore io Transgress Injection Starvation : AD - Credited event=0xe3,umask=0x10 01 Transgress Injection Starvation : AD - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2p_rxr_crd_starved.ad_uncrd uncore io Transgress Injection Starvation : AD - Uncredited event=0xe3,umask=0x1 01 Transgress Injection Starvation : AD - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2p_rxr_crd_starved.ak uncore io Transgress Injection Starvation : AK event=0xe3,umask=0x2 01 Transgress Injection Starvation : AK : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2p_rxr_crd_starved.bl_all uncore io Transgress Injection Starvation : BL - All event=0xe3,umask=0x44 01 Transgress Injection Starvation : BL - All : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit. : All == Credited + Uncredited unc_m2p_rxr_crd_starved.bl_crd uncore io Transgress Injection Starvation : BL - Credited event=0xe3,umask=0x40 01 Transgress Injection Starvation : BL - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2p_rxr_crd_starved.bl_uncrd uncore io Transgress Injection Starvation : BL - Uncredited event=0xe3,umask=0x4 01 Transgress Injection Starvation : BL - Uncredited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2p_rxr_crd_starved.ifv uncore io Transgress Injection Starvation : IFV - Credited event=0xe3,umask=0x80 01 Transgress Injection Starvation : IFV - Credited : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2p_rxr_crd_starved.iv uncore io Transgress Injection Starvation : IV event=0xe3,umask=0x8 01 Transgress Injection Starvation : IV : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2p_rxr_crd_starved_1 uncore io Transgress Injection Starvation event=0xe4 01 Transgress Injection Starvation : Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit unc_m2p_rxr_inserts.ad_all uncore io Transgress Ingress Allocations : AD - All event=0xe1,umask=0x11 01 Transgress Ingress Allocations : AD - All : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m2p_rxr_inserts.ad_crd uncore io Transgress Ingress Allocations : AD - Credited event=0xe1,umask=0x10 01 Transgress Ingress Allocations : AD - Credited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_inserts.ad_uncrd uncore io Transgress Ingress Allocations : AD - Uncredited event=0xe1,umask=0x1 01 Transgress Ingress Allocations : AD - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_inserts.ak uncore io Transgress Ingress Allocations : AK event=0xe1,umask=0x2 01 Transgress Ingress Allocations : AK : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_inserts.akc_uncrd uncore io Transgress Ingress Allocations : AKC - Uncredited event=0xe1,umask=0x80 01 Transgress Ingress Allocations : AKC - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_inserts.bl_all uncore io Transgress Ingress Allocations : BL - All event=0xe1,umask=0x44 01 Transgress Ingress Allocations : BL - All : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m2p_rxr_inserts.bl_crd uncore io Transgress Ingress Allocations : BL - Credited event=0xe1,umask=0x40 01 Transgress Ingress Allocations : BL - Credited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_inserts.bl_uncrd uncore io Transgress Ingress Allocations : BL - Uncredited event=0xe1,umask=0x4 01 Transgress Ingress Allocations : BL - Uncredited : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_inserts.iv uncore io Transgress Ingress Allocations : IV event=0xe1,umask=0x8 01 Transgress Ingress Allocations : IV : Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_occupancy.ad_all uncore io Transgress Ingress Occupancy : AD - All event=0xe0,umask=0x11 01 Transgress Ingress Occupancy : AD - All : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m2p_rxr_occupancy.ad_crd uncore io Transgress Ingress Occupancy : AD - Credited event=0xe0,umask=0x10 01 Transgress Ingress Occupancy : AD - Credited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_occupancy.ad_uncrd uncore io Transgress Ingress Occupancy : AD - Uncredited event=0xe0,umask=0x1 01 Transgress Ingress Occupancy : AD - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_occupancy.ak uncore io Transgress Ingress Occupancy : AK event=0xe0,umask=0x2 01 Transgress Ingress Occupancy : AK : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_occupancy.akc_uncrd uncore io Transgress Ingress Occupancy : AKC - Uncredited event=0xe0,umask=0x80 01 Transgress Ingress Occupancy : AKC - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_occupancy.bl_all uncore io Transgress Ingress Occupancy : BL - All event=0xe0,umask=0x44 01 Transgress Ingress Occupancy : BL - All : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh : All == Credited + Uncredited unc_m2p_rxr_occupancy.bl_crd uncore io Transgress Ingress Occupancy : BL - Credited event=0xe0,umask=0x20 01 Transgress Ingress Occupancy : BL - Credited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_occupancy.bl_uncrd uncore io Transgress Ingress Occupancy : BL - Uncredited event=0xe0,umask=0x4 01 Transgress Ingress Occupancy : BL - Uncredited : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2p_rxr_occupancy.iv uncore io Transgress Ingress Occupancy : IV event=0xe0,umask=0x8 01 Transgress Ingress Occupancy : IV : Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh unc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr0 uncore io Stall on No AD Agent0 Transgress Credits : For Transgress 0 event=0xd0,umask=0x1 01 Stall on No AD Agent0 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr1 uncore io Stall on No AD Agent0 Transgress Credits : For Transgress 1 event=0xd0,umask=0x2 01 Stall on No AD Agent0 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr2 uncore io Stall on No AD Agent0 Transgress Credits : For Transgress 2 event=0xd0,umask=0x4 01 Stall on No AD Agent0 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr3 uncore io Stall on No AD Agent0 Transgress Credits : For Transgress 3 event=0xd0,umask=0x8 01 Stall on No AD Agent0 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr4 uncore io Stall on No AD Agent0 Transgress Credits : For Transgress 4 event=0xd0,umask=0x10 01 Stall on No AD Agent0 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr5 uncore io Stall on No AD Agent0 Transgress Credits : For Transgress 5 event=0xd0,umask=0x20 01 Stall on No AD Agent0 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr6 uncore io Stall on No AD Agent0 Transgress Credits : For Transgress 6 event=0xd0,umask=0x40 01 Stall on No AD Agent0 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag0.tgr7 uncore io Stall on No AD Agent0 Transgress Credits : For Transgress 7 event=0xd0,umask=0x80 01 Stall on No AD Agent0 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr0 uncore io Stall on No AD Agent1 Transgress Credits : For Transgress 0 event=0xd2,umask=0x1 01 Stall on No AD Agent1 Transgress Credits : For Transgress 0 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr1 uncore io Stall on No AD Agent1 Transgress Credits : For Transgress 1 event=0xd2,umask=0x2 01 Stall on No AD Agent1 Transgress Credits : For Transgress 1 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr2 uncore io Stall on No AD Agent1 Transgress Credits : For Transgress 2 event=0xd2,umask=0x4 01 Stall on No AD Agent1 Transgress Credits : For Transgress 2 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr3 uncore io Stall on No AD Agent1 Transgress Credits : For Transgress 3 event=0xd2,umask=0x8 01 Stall on No AD Agent1 Transgress Credits : For Transgress 3 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr4 uncore io Stall on No AD Agent1 Transgress Credits : For Transgress 4 event=0xd2,umask=0x10 01 Stall on No AD Agent1 Transgress Credits : For Transgress 4 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr5 uncore io Stall on No AD Agent1 Transgress Credits : For Transgress 5 event=0xd2,umask=0x20 01 Stall on No AD Agent1 Transgress Credits : For Transgress 5 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr6 uncore io Stall on No AD Agent1 Transgress Credits : For Transgress 6 event=0xd2,umask=0x40 01 Stall on No AD Agent1 Transgress Credits : For Transgress 6 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_ad_ag1.tgr7 uncore io Stall on No AD Agent1 Transgress Credits : For Transgress 7 event=0xd2,umask=0x80 01 Stall on No AD Agent1 Transgress Credits : For Transgress 7 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr0 uncore io Stall on No BL Agent0 Transgress Credits : For Transgress 0 event=0xd4,umask=0x1 01 Stall on No BL Agent0 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr1 uncore io Stall on No BL Agent0 Transgress Credits : For Transgress 1 event=0xd4,umask=0x2 01 Stall on No BL Agent0 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr2 uncore io Stall on No BL Agent0 Transgress Credits : For Transgress 2 event=0xd4,umask=0x4 01 Stall on No BL Agent0 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr3 uncore io Stall on No BL Agent0 Transgress Credits : For Transgress 3 event=0xd4,umask=0x8 01 Stall on No BL Agent0 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr4 uncore io Stall on No BL Agent0 Transgress Credits : For Transgress 4 event=0xd4,umask=0x10 01 Stall on No BL Agent0 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr5 uncore io Stall on No BL Agent0 Transgress Credits : For Transgress 5 event=0xd4,umask=0x20 01 Stall on No BL Agent0 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr6 uncore io Stall on No BL Agent0 Transgress Credits : For Transgress 6 event=0xd4,umask=0x40 01 Stall on No BL Agent0 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag0.tgr7 uncore io Stall on No BL Agent0 Transgress Credits : For Transgress 7 event=0xd4,umask=0x80 01 Stall on No BL Agent0 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr0 uncore io Stall on No BL Agent1 Transgress Credits : For Transgress 0 event=0xd6,umask=0x1 01 Stall on No BL Agent1 Transgress Credits : For Transgress 0 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr1 uncore io Stall on No BL Agent1 Transgress Credits : For Transgress 1 event=0xd6,umask=0x2 01 Stall on No BL Agent1 Transgress Credits : For Transgress 1 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr2 uncore io Stall on No BL Agent1 Transgress Credits : For Transgress 2 event=0xd6,umask=0x4 01 Stall on No BL Agent1 Transgress Credits : For Transgress 2 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr3 uncore io Stall on No BL Agent1 Transgress Credits : For Transgress 3 event=0xd6,umask=0x8 01 Stall on No BL Agent1 Transgress Credits : For Transgress 3 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr4 uncore io Stall on No BL Agent1 Transgress Credits : For Transgress 4 event=0xd6,umask=0x10 01 Stall on No BL Agent1 Transgress Credits : For Transgress 4 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr5 uncore io Stall on No BL Agent1 Transgress Credits : For Transgress 5 event=0xd6,umask=0x20 01 Stall on No BL Agent1 Transgress Credits : For Transgress 5 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr6 uncore io Stall on No BL Agent1 Transgress Credits : For Transgress 6 event=0xd6,umask=0x40 01 Stall on No BL Agent1 Transgress Credits : For Transgress 6 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall0_no_txr_horz_crd_bl_ag1.tgr7 uncore io Stall on No BL Agent1 Transgress Credits : For Transgress 7 event=0xd6,umask=0x80 01 Stall on No BL Agent1 Transgress Credits : For Transgress 7 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_ad_ag0.tgr10 uncore io Stall on No AD Agent0 Transgress Credits : For Transgress 10 event=0xd1,umask=0x4 01 Stall on No AD Agent0 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_ad_ag0.tgr8 uncore io Stall on No AD Agent0 Transgress Credits : For Transgress 8 event=0xd1,umask=0x1 01 Stall on No AD Agent0 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_ad_ag0.tgr9 uncore io Stall on No AD Agent0 Transgress Credits : For Transgress 9 event=0xd1,umask=0x2 01 Stall on No AD Agent0 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_ad_ag1_1.tgr10 uncore io Stall on No AD Agent1 Transgress Credits : For Transgress 10 event=0xd3,umask=0x4 01 Stall on No AD Agent1 Transgress Credits : For Transgress 10 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_ad_ag1_1.tgr8 uncore io Stall on No AD Agent1 Transgress Credits : For Transgress 8 event=0xd3,umask=0x1 01 Stall on No AD Agent1 Transgress Credits : For Transgress 8 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_ad_ag1_1.tgr9 uncore io Stall on No AD Agent1 Transgress Credits : For Transgress 9 event=0xd3,umask=0x2 01 Stall on No AD Agent1 Transgress Credits : For Transgress 9 : Number of cycles the AD Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_bl_ag0_1.tgr10 uncore io Stall on No BL Agent0 Transgress Credits : For Transgress 10 event=0xd5,umask=0x4 01 Stall on No BL Agent0 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_bl_ag0_1.tgr8 uncore io Stall on No BL Agent0 Transgress Credits : For Transgress 8 event=0xd5,umask=0x1 01 Stall on No BL Agent0 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_bl_ag0_1.tgr9 uncore io Stall on No BL Agent0 Transgress Credits : For Transgress 9 event=0xd5,umask=0x2 01 Stall on No BL Agent0 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 0 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_bl_ag1_1.tgr10 uncore io Stall on No BL Agent1 Transgress Credits : For Transgress 10 event=0xd7,umask=0x4 01 Stall on No BL Agent1 Transgress Credits : For Transgress 10 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_bl_ag1_1.tgr8 uncore io Stall on No BL Agent1 Transgress Credits : For Transgress 8 event=0xd7,umask=0x1 01 Stall on No BL Agent1 Transgress Credits : For Transgress 8 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_stall1_no_txr_horz_crd_bl_ag1_1.tgr9 uncore io Stall on No BL Agent1 Transgress Credits : For Transgress 9 event=0xd7,umask=0x2 01 Stall on No BL Agent1 Transgress Credits : For Transgress 9 : Number of cycles the BL Agent 1 Egress Buffer is stalled waiting for a TGR credit to become available, per transgress unc_m2p_txc_cycles_full.ad_0 uncore io Egress (to CMS) Cycles Full event=0x25,umask=0x1 01 Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent unc_m2p_txc_cycles_full.ad_1 uncore io Egress (to CMS) Cycles Full event=0x25,umask=0x10 01 Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent unc_m2p_txc_cycles_full.ak_0 uncore io Egress (to CMS) Cycles Full event=0x25,umask=0x2 01 Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent unc_m2p_txc_cycles_full.ak_1 uncore io Egress (to CMS) Cycles Full event=0x25,umask=0x20 01 Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent unc_m2p_txc_cycles_full.bl_0 uncore io Egress (to CMS) Cycles Full event=0x25,umask=0x4 01 Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent unc_m2p_txc_cycles_full.bl_1 uncore io Egress (to CMS) Cycles Full event=0x25,umask=0x40 01 Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent unc_m2p_txc_cycles_full.pmm_block_0 uncore io Egress (to CMS) Cycles Full event=0x25,umask=0x80 01 Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent unc_m2p_txc_cycles_full.pmm_block_1 uncore io Egress (to CMS) Cycles Full event=0x25,umask=0x8 01 Egress (to CMS) Cycles Full : Counts the number of cycles when the M2PCIe Egress is full. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent unc_m2p_txc_cycles_ne.ad_0 uncore io Egress (to CMS) Cycles Not Empty event=0x23,umask=0x1 01 Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple egress buffers can be tracked at a given time using multiple counters unc_m2p_txc_cycles_ne.ad_1 uncore io Egress (to CMS) Cycles Not Empty event=0x23,umask=0x10 01 Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple egress buffers can be tracked at a given time using multiple counters unc_m2p_txc_cycles_ne.ak_0 uncore io Egress (to CMS) Cycles Not Empty event=0x23,umask=0x2 01 Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple egress buffers can be tracked at a given time using multiple counters unc_m2p_txc_cycles_ne.ak_1 uncore io Egress (to CMS) Cycles Not Empty event=0x23,umask=0x20 01 Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple egress buffers can be tracked at a given time using multiple counters unc_m2p_txc_cycles_ne.bl_0 uncore io Egress (to CMS) Cycles Not Empty event=0x23,umask=0x4 01 Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple egress buffers can be tracked at a given time using multiple counters unc_m2p_txc_cycles_ne.bl_1 uncore io Egress (to CMS) Cycles Not Empty event=0x23,umask=0x40 01 Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple egress buffers can be tracked at a given time using multiple counters unc_m2p_txc_cycles_ne.pmm_distress_0 uncore io Egress (to CMS) Cycles Not Empty event=0x23,umask=0x80 01 Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple egress buffers can be tracked at a given time using multiple counters unc_m2p_txc_cycles_ne.pmm_distress_1 uncore io Egress (to CMS) Cycles Not Empty event=0x23,umask=0x8 01 Egress (to CMS) Cycles Not Empty : Counts the number of cycles when the M2PCIe Egress is not empty. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple egress buffers can be tracked at a given time using multiple counters unc_m2p_txc_inserts.ad_0 uncore io Egress (to CMS) Ingress event=0x24,umask=0x1 01 Egress (to CMS) Ingress : Counts the number of number of messages inserted into the the M2PCIe Egress queue. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy unc_m2p_txc_inserts.ad_1 uncore io Egress (to CMS) Ingress event=0x24,umask=0x10 01 Egress (to CMS) Ingress : Counts the number of number of messages inserted into the the M2PCIe Egress queue. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy unc_m2p_txc_inserts.ak_crd_0 uncore io Egress (to CMS) Ingress event=0x24,umask=0x8 01 Egress (to CMS) Ingress : Counts the number of number of messages inserted into the the M2PCIe Egress queue. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy unc_m2p_txc_inserts.ak_crd_1 uncore io Egress (to CMS) Ingress event=0x24,umask=0x80 01 Egress (to CMS) Ingress : Counts the number of number of messages inserted into the the M2PCIe Egress queue. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy unc_m2p_txc_inserts.bl_0 uncore io Egress (to CMS) Ingress event=0x24,umask=0x4 01 Egress (to CMS) Ingress : Counts the number of number of messages inserted into the the M2PCIe Egress queue. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy unc_m2p_txc_inserts.bl_1 uncore io Egress (to CMS) Ingress event=0x24,umask=0x40 01 Egress (to CMS) Ingress : Counts the number of number of messages inserted into the the M2PCIe Egress queue. This tracks messages for one of the two CMS ports that are used by the M2PCIe agent. This can be used in conjunction with the M2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy unc_m2p_txr_horz_ads_used.ad_all uncore io CMS Horizontal ADS Used : AD - All event=0xa6,umask=0x11 01 CMS Horizontal ADS Used : AD - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m2p_txr_horz_ads_used.ad_crd uncore io CMS Horizontal ADS Used : AD - Credited event=0xa6,umask=0x10 01 CMS Horizontal ADS Used : AD - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2p_txr_horz_ads_used.ad_uncrd uncore io CMS Horizontal ADS Used : AD - Uncredited event=0xa6,umask=0x1 01 CMS Horizontal ADS Used : AD - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2p_txr_horz_ads_used.bl_all uncore io CMS Horizontal ADS Used : BL - All event=0xa6,umask=0x44 01 CMS Horizontal ADS Used : BL - All : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m2p_txr_horz_ads_used.bl_crd uncore io CMS Horizontal ADS Used : BL - Credited event=0xa6,umask=0x40 01 CMS Horizontal ADS Used : BL - Credited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2p_txr_horz_ads_used.bl_uncrd uncore io CMS Horizontal ADS Used : BL - Uncredited event=0xa6,umask=0x4 01 CMS Horizontal ADS Used : BL - Uncredited : Number of packets using the Horizontal Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2p_txr_horz_bypass.ad_all uncore io CMS Horizontal Bypass Used : AD - All event=0xa7,umask=0x11 01 CMS Horizontal Bypass Used : AD - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m2p_txr_horz_bypass.ad_crd uncore io CMS Horizontal Bypass Used : AD - Credited event=0xa7,umask=0x10 01 CMS Horizontal Bypass Used : AD - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2p_txr_horz_bypass.ad_uncrd uncore io CMS Horizontal Bypass Used : AD - Uncredited event=0xa7,umask=0x1 01 CMS Horizontal Bypass Used : AD - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2p_txr_horz_bypass.ak uncore io CMS Horizontal Bypass Used : AK event=0xa7,umask=0x2 01 CMS Horizontal Bypass Used : AK : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2p_txr_horz_bypass.akc_uncrd uncore io CMS Horizontal Bypass Used : AKC - Uncredited event=0xa7,umask=0x80 01 CMS Horizontal Bypass Used : AKC - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2p_txr_horz_bypass.bl_all uncore io CMS Horizontal Bypass Used : BL - All event=0xa7,umask=0x44 01 CMS Horizontal Bypass Used : BL - All : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent. : All == Credited + Uncredited unc_m2p_txr_horz_bypass.bl_crd uncore io CMS Horizontal Bypass Used : BL - Credited event=0xa7,umask=0x40 01 CMS Horizontal Bypass Used : BL - Credited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2p_txr_horz_bypass.bl_uncrd uncore io CMS Horizontal Bypass Used : BL - Uncredited event=0xa7,umask=0x4 01 CMS Horizontal Bypass Used : BL - Uncredited : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2p_txr_horz_bypass.iv uncore io CMS Horizontal Bypass Used : IV event=0xa7,umask=0x8 01 CMS Horizontal Bypass Used : IV : Number of packets bypassing the Horizontal Egress, broken down by ring type and CMS Agent unc_m2p_txr_horz_cycles_full.ad_all uncore io Cycles CMS Horizontal Egress Queue is Full : AD - All event=0xa2,umask=0x11 01 Cycles CMS Horizontal Egress Queue is Full : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2p_txr_horz_cycles_full.ad_crd uncore io Cycles CMS Horizontal Egress Queue is Full : AD - Credited event=0xa2,umask=0x10 01 Cycles CMS Horizontal Egress Queue is Full : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_full.ad_uncrd uncore io Cycles CMS Horizontal Egress Queue is Full : AD - Uncredited event=0xa2,umask=0x1 01 Cycles CMS Horizontal Egress Queue is Full : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_full.ak uncore io Cycles CMS Horizontal Egress Queue is Full : AK event=0xa2,umask=0x2 01 Cycles CMS Horizontal Egress Queue is Full : AK : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_full.akc_uncrd uncore io Cycles CMS Horizontal Egress Queue is Full : AKC - Uncredited event=0xa2,umask=0x80 01 Cycles CMS Horizontal Egress Queue is Full : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_full.bl_all uncore io Cycles CMS Horizontal Egress Queue is Full : BL - All event=0xa2,umask=0x44 01 Cycles CMS Horizontal Egress Queue is Full : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2p_txr_horz_cycles_full.bl_crd uncore io Cycles CMS Horizontal Egress Queue is Full : BL - Credited event=0xa2,umask=0x40 01 Cycles CMS Horizontal Egress Queue is Full : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_full.bl_uncrd uncore io Cycles CMS Horizontal Egress Queue is Full : BL - Uncredited event=0xa2,umask=0x4 01 Cycles CMS Horizontal Egress Queue is Full : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_full.iv uncore io Cycles CMS Horizontal Egress Queue is Full : IV event=0xa2,umask=0x8 01 Cycles CMS Horizontal Egress Queue is Full : IV : Cycles the Transgress buffers in the Common Mesh Stop are Full. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_ne.ad_all uncore io Cycles CMS Horizontal Egress Queue is Not Empty : AD - All event=0xa3,umask=0x11 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2p_txr_horz_cycles_ne.ad_crd uncore io Cycles CMS Horizontal Egress Queue is Not Empty : AD - Credited event=0xa3,umask=0x10 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_ne.ad_uncrd uncore io Cycles CMS Horizontal Egress Queue is Not Empty : AD - Uncredited event=0xa3,umask=0x1 01 Cycles CMS Horizontal Egress Queue is Not Empty : AD - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_ne.ak uncore io Cycles CMS Horizontal Egress Queue is Not Empty : AK event=0xa3,umask=0x2 01 Cycles CMS Horizontal Egress Queue is Not Empty : AK : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_ne.akc_uncrd uncore io Cycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncredited event=0xa3,umask=0x80 01 Cycles CMS Horizontal Egress Queue is Not Empty : AKC - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_ne.bl_all uncore io Cycles CMS Horizontal Egress Queue is Not Empty : BL - All event=0xa3,umask=0x44 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - All : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2p_txr_horz_cycles_ne.bl_crd uncore io Cycles CMS Horizontal Egress Queue is Not Empty : BL - Credited event=0xa3,umask=0x40 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - Credited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_ne.bl_uncrd uncore io Cycles CMS Horizontal Egress Queue is Not Empty : BL - Uncredited event=0xa3,umask=0x4 01 Cycles CMS Horizontal Egress Queue is Not Empty : BL - Uncredited : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_cycles_ne.iv uncore io Cycles CMS Horizontal Egress Queue is Not Empty : IV event=0xa3,umask=0x8 01 Cycles CMS Horizontal Egress Queue is Not Empty : IV : Cycles the Transgress buffers in the Common Mesh Stop are Not-Empty. The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_inserts.ad_all uncore io CMS Horizontal Egress Inserts : AD - All event=0xa1,umask=0x11 01 CMS Horizontal Egress Inserts : AD - All : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2p_txr_horz_inserts.ad_crd uncore io CMS Horizontal Egress Inserts : AD - Credited event=0xa1,umask=0x10 01 CMS Horizontal Egress Inserts : AD - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_inserts.ad_uncrd uncore io CMS Horizontal Egress Inserts : AD - Uncredited event=0xa1,umask=0x1 01 CMS Horizontal Egress Inserts : AD - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_inserts.ak uncore io CMS Horizontal Egress Inserts : AK event=0xa1,umask=0x2 01 CMS Horizontal Egress Inserts : AK : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_inserts.akc_uncrd uncore io CMS Horizontal Egress Inserts : AKC - Uncredited event=0xa1,umask=0x80 01 CMS Horizontal Egress Inserts : AKC - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_inserts.bl_all uncore io CMS Horizontal Egress Inserts : BL - All event=0xa1,umask=0x44 01 CMS Horizontal Egress Inserts : BL - All : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2p_txr_horz_inserts.bl_crd uncore io CMS Horizontal Egress Inserts : BL - Credited event=0xa1,umask=0x40 01 CMS Horizontal Egress Inserts : BL - Credited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_inserts.bl_uncrd uncore io CMS Horizontal Egress Inserts : BL - Uncredited event=0xa1,umask=0x4 01 CMS Horizontal Egress Inserts : BL - Uncredited : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_inserts.iv uncore io CMS Horizontal Egress Inserts : IV event=0xa1,umask=0x8 01 CMS Horizontal Egress Inserts : IV : Number of allocations into the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_nack.ad_all uncore io CMS Horizontal Egress NACKs : AD - All event=0xa4,umask=0x11 01 CMS Horizontal Egress NACKs : AD - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncredited unc_m2p_txr_horz_nack.ad_crd uncore io CMS Horizontal Egress NACKs : AD - Credited event=0xa4,umask=0x10 01 CMS Horizontal Egress NACKs : AD - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2p_txr_horz_nack.ad_uncrd uncore io CMS Horizontal Egress NACKs : AD - Uncredited event=0xa4,umask=0x1 01 CMS Horizontal Egress NACKs : AD - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2p_txr_horz_nack.ak uncore io CMS Horizontal Egress NACKs : AK event=0xa4,umask=0x2 01 CMS Horizontal Egress NACKs : AK : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2p_txr_horz_nack.akc_uncrd uncore io CMS Horizontal Egress NACKs : AKC - Uncredited event=0xa4,umask=0x80 01 CMS Horizontal Egress NACKs : AKC - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2p_txr_horz_nack.bl_all uncore io CMS Horizontal Egress NACKs : BL - All event=0xa4,umask=0x44 01 CMS Horizontal Egress NACKs : BL - All : Counts number of Egress packets NACK'ed on to the Horizontal Ring : All == Credited + Uncredited unc_m2p_txr_horz_nack.bl_crd uncore io CMS Horizontal Egress NACKs : BL - Credited event=0xa4,umask=0x40 01 CMS Horizontal Egress NACKs : BL - Credited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2p_txr_horz_nack.bl_uncrd uncore io CMS Horizontal Egress NACKs : BL - Uncredited event=0xa4,umask=0x4 01 CMS Horizontal Egress NACKs : BL - Uncredited : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2p_txr_horz_nack.iv uncore io CMS Horizontal Egress NACKs : IV event=0xa4,umask=0x8 01 CMS Horizontal Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Horizontal Ring unc_m2p_txr_horz_occupancy.ad_all uncore io CMS Horizontal Egress Occupancy : AD - All event=0xa0,umask=0x11 01 CMS Horizontal Egress Occupancy : AD - All : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2p_txr_horz_occupancy.ad_crd uncore io CMS Horizontal Egress Occupancy : AD - Credited event=0xa0,umask=0x10 01 CMS Horizontal Egress Occupancy : AD - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_occupancy.ad_uncrd uncore io CMS Horizontal Egress Occupancy : AD - Uncredited event=0xa0,umask=0x1 01 CMS Horizontal Egress Occupancy : AD - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_occupancy.ak uncore io CMS Horizontal Egress Occupancy : AK event=0xa0,umask=0x2 01 CMS Horizontal Egress Occupancy : AK : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_occupancy.akc_uncrd uncore io CMS Horizontal Egress Occupancy : AKC - Uncredited event=0xa0,umask=0x80 01 CMS Horizontal Egress Occupancy : AKC - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_occupancy.bl_all uncore io CMS Horizontal Egress Occupancy : BL - All event=0xa0,umask=0x44 01 CMS Horizontal Egress Occupancy : BL - All : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh. : All == Credited + Uncredited unc_m2p_txr_horz_occupancy.bl_crd uncore io CMS Horizontal Egress Occupancy : BL - Credited event=0xa0,umask=0x40 01 CMS Horizontal Egress Occupancy : BL - Credited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_occupancy.bl_uncrd uncore io CMS Horizontal Egress Occupancy : BL - Uncredited event=0xa0,umask=0x4 01 CMS Horizontal Egress Occupancy : BL - Uncredited : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_occupancy.iv uncore io CMS Horizontal Egress Occupancy : IV event=0xa0,umask=0x8 01 CMS Horizontal Egress Occupancy : IV : Occupancy event for the Transgress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Horizontal Ring on the Mesh unc_m2p_txr_horz_starved.ad_all uncore io CMS Horizontal Egress Injection Starvation : AD - All event=0xa5,umask=0x1 01 CMS Horizontal Egress Injection Starvation : AD - All : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncredited unc_m2p_txr_horz_starved.ad_uncrd uncore io CMS Horizontal Egress Injection Starvation : AD - Uncredited event=0xa5,umask=0x1 01 CMS Horizontal Egress Injection Starvation : AD - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2p_txr_horz_starved.ak uncore io CMS Horizontal Egress Injection Starvation : AK event=0xa5,umask=0x2 01 CMS Horizontal Egress Injection Starvation : AK : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2p_txr_horz_starved.akc_uncrd uncore io CMS Horizontal Egress Injection Starvation : AKC - Uncredited event=0xa5,umask=0x80 01 CMS Horizontal Egress Injection Starvation : AKC - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2p_txr_horz_starved.bl_all uncore io CMS Horizontal Egress Injection Starvation : BL - All event=0xa5,umask=0x4 01 CMS Horizontal Egress Injection Starvation : BL - All : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time. : All == Credited + Uncredited unc_m2p_txr_horz_starved.bl_uncrd uncore io CMS Horizontal Egress Injection Starvation : BL - Uncredited event=0xa5,umask=0x4 01 CMS Horizontal Egress Injection Starvation : BL - Uncredited : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2p_txr_horz_starved.iv uncore io CMS Horizontal Egress Injection Starvation : IV event=0xa5,umask=0x8 01 CMS Horizontal Egress Injection Starvation : IV : Counts injection starvation. This starvation is triggered when the CMS Transgress buffer cannot send a transaction onto the Horizontal ring for a long period of time unc_m2p_txr_vert_ads_used.ad_ag0 uncore io CMS Vertical ADS Used : AD - Agent 0 event=0x9c,umask=0x1 01 CMS Vertical ADS Used : AD - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2p_txr_vert_ads_used.ad_ag1 uncore io CMS Vertical ADS Used : AD - Agent 1 event=0x9c,umask=0x10 01 CMS Vertical ADS Used : AD - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2p_txr_vert_ads_used.bl_ag0 uncore io CMS Vertical ADS Used : BL - Agent 0 event=0x9c,umask=0x4 01 CMS Vertical ADS Used : BL - Agent 0 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2p_txr_vert_ads_used.bl_ag1 uncore io CMS Vertical ADS Used : BL - Agent 1 event=0x9c,umask=0x40 01 CMS Vertical ADS Used : BL - Agent 1 : Number of packets using the Vertical Anti-Deadlock Slot, broken down by ring type and CMS Agent unc_m2p_txr_vert_bypass.ad_ag0 uncore io CMS Vertical ADS Used : AD - Agent 0 event=0x9d,umask=0x1 01 CMS Vertical ADS Used : AD - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2p_txr_vert_bypass.ad_ag1 uncore io CMS Vertical ADS Used : AD - Agent 1 event=0x9d,umask=0x10 01 CMS Vertical ADS Used : AD - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2p_txr_vert_bypass.ak_ag0 uncore io CMS Vertical ADS Used : AK - Agent 0 event=0x9d,umask=0x2 01 CMS Vertical ADS Used : AK - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2p_txr_vert_bypass.ak_ag1 uncore io CMS Vertical ADS Used : AK - Agent 1 event=0x9d,umask=0x20 01 CMS Vertical ADS Used : AK - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2p_txr_vert_bypass.bl_ag0 uncore io CMS Vertical ADS Used : BL - Agent 0 event=0x9d,umask=0x4 01 CMS Vertical ADS Used : BL - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2p_txr_vert_bypass.bl_ag1 uncore io CMS Vertical ADS Used : BL - Agent 1 event=0x9d,umask=0x40 01 CMS Vertical ADS Used : BL - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2p_txr_vert_bypass.iv_ag1 uncore io CMS Vertical ADS Used : IV - Agent 1 event=0x9d,umask=0x8 01 CMS Vertical ADS Used : IV - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2p_txr_vert_bypass_1.akc_ag0 uncore io CMS Vertical ADS Used : AKC - Agent 0 event=0x9e,umask=0x1 01 CMS Vertical ADS Used : AKC - Agent 0 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2p_txr_vert_bypass_1.akc_ag1 uncore io CMS Vertical ADS Used : AKC - Agent 1 event=0x9e,umask=0x2 01 CMS Vertical ADS Used : AKC - Agent 1 : Number of packets bypassing the Vertical Egress, broken down by ring type and CMS Agent unc_m2p_txr_vert_cycles_full0.ad_ag0 uncore io Cycles CMS Vertical Egress Queue Is Full : AD - Agent 0 event=0x94,umask=0x1 01 Cycles CMS Vertical Egress Queue Is Full : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2p_txr_vert_cycles_full0.ad_ag1 uncore io Cycles CMS Vertical Egress Queue Is Full : AD - Agent 1 event=0x94,umask=0x10 01 Cycles CMS Vertical Egress Queue Is Full : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2p_txr_vert_cycles_full0.ak_ag0 uncore io Cycles CMS Vertical Egress Queue Is Full : AK - Agent 0 event=0x94,umask=0x2 01 Cycles CMS Vertical Egress Queue Is Full : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2p_txr_vert_cycles_full0.ak_ag1 uncore io Cycles CMS Vertical Egress Queue Is Full : AK - Agent 1 event=0x94,umask=0x20 01 Cycles CMS Vertical Egress Queue Is Full : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m2p_txr_vert_cycles_full0.bl_ag0 uncore io Cycles CMS Vertical Egress Queue Is Full : BL - Agent 0 event=0x94,umask=0x4 01 Cycles CMS Vertical Egress Queue Is Full : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2p_txr_vert_cycles_full0.bl_ag1 uncore io Cycles CMS Vertical Egress Queue Is Full : BL - Agent 1 event=0x94,umask=0x40 01 Cycles CMS Vertical Egress Queue Is Full : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2p_txr_vert_cycles_full0.iv_ag0 uncore io Cycles CMS Vertical Egress Queue Is Full : IV - Agent 0 event=0x94,umask=0x8 01 Cycles CMS Vertical Egress Queue Is Full : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2p_txr_vert_cycles_full1.akc_ag0 uncore io Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 0 event=0x95,umask=0x1 01 Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2p_txr_vert_cycles_full1.akc_ag1 uncore io Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 1 event=0x95,umask=0x2 01 Cycles CMS Vertical Egress Queue Is Full : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Full. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2p_txr_vert_cycles_ne0.ad_ag0 uncore io Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0 event=0x96,umask=0x1 01 Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2p_txr_vert_cycles_ne0.ad_ag1 uncore io Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1 event=0x96,umask=0x10 01 Cycles CMS Vertical Egress Queue Is Not Empty : AD - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2p_txr_vert_cycles_ne0.ak_ag0 uncore io Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0 event=0x96,umask=0x2 01 Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2p_txr_vert_cycles_ne0.ak_ag1 uncore io Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1 event=0x96,umask=0x20 01 Cycles CMS Vertical Egress Queue Is Not Empty : AK - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m2p_txr_vert_cycles_ne0.bl_ag0 uncore io Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0 event=0x96,umask=0x4 01 Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2p_txr_vert_cycles_ne0.bl_ag1 uncore io Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1 event=0x96,umask=0x40 01 Cycles CMS Vertical Egress Queue Is Not Empty : BL - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2p_txr_vert_cycles_ne0.iv_ag0 uncore io Cycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0 event=0x96,umask=0x8 01 Cycles CMS Vertical Egress Queue Is Not Empty : IV - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2p_txr_vert_cycles_ne1.akc_ag0 uncore io Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0 event=0x97,umask=0x1 01 Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 0 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2p_txr_vert_cycles_ne1.akc_ag1 uncore io Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1 event=0x97,umask=0x2 01 Cycles CMS Vertical Egress Queue Is Not Empty : AKC - Agent 1 : Number of cycles the Common Mesh Stop Egress was Not Empty. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2p_txr_vert_inserts0.ad_ag0 uncore io CMS Vert Egress Allocations : AD - Agent 0 event=0x92,umask=0x1 01 CMS Vert Egress Allocations : AD - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2p_txr_vert_inserts0.ad_ag1 uncore io CMS Vert Egress Allocations : AD - Agent 1 event=0x92,umask=0x10 01 CMS Vert Egress Allocations : AD - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2p_txr_vert_inserts0.ak_ag0 uncore io CMS Vert Egress Allocations : AK - Agent 0 event=0x92,umask=0x2 01 CMS Vert Egress Allocations : AK - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2p_txr_vert_inserts0.ak_ag1 uncore io CMS Vert Egress Allocations : AK - Agent 1 event=0x92,umask=0x20 01 CMS Vert Egress Allocations : AK - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m2p_txr_vert_inserts0.bl_ag0 uncore io CMS Vert Egress Allocations : BL - Agent 0 event=0x92,umask=0x4 01 CMS Vert Egress Allocations : BL - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2p_txr_vert_inserts0.bl_ag1 uncore io CMS Vert Egress Allocations : BL - Agent 1 event=0x92,umask=0x40 01 CMS Vert Egress Allocations : BL - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2p_txr_vert_inserts0.iv_ag0 uncore io CMS Vert Egress Allocations : IV - Agent 0 event=0x92,umask=0x8 01 CMS Vert Egress Allocations : IV - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2p_txr_vert_inserts1.akc_ag0 uncore io CMS Vert Egress Allocations : AKC - Agent 0 event=0x93,umask=0x1 01 CMS Vert Egress Allocations : AKC - Agent 0 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2p_txr_vert_inserts1.akc_ag1 uncore io CMS Vert Egress Allocations : AKC - Agent 1 event=0x93,umask=0x2 01 CMS Vert Egress Allocations : AKC - Agent 1 : Number of allocations into the Common Mesh Stop Egress. The Egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2p_txr_vert_nack0.ad_ag0 uncore io CMS Vertical Egress NACKs : AD - Agent 0 event=0x98,umask=0x1 01 CMS Vertical Egress NACKs : AD - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2p_txr_vert_nack0.ad_ag1 uncore io CMS Vertical Egress NACKs : AD - Agent 1 event=0x98,umask=0x10 01 CMS Vertical Egress NACKs : AD - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2p_txr_vert_nack0.ak_ag0 uncore io CMS Vertical Egress NACKs : AK - Agent 0 event=0x98,umask=0x2 01 CMS Vertical Egress NACKs : AK - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2p_txr_vert_nack0.ak_ag1 uncore io CMS Vertical Egress NACKs : AK - Agent 1 event=0x98,umask=0x20 01 CMS Vertical Egress NACKs : AK - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2p_txr_vert_nack0.bl_ag0 uncore io CMS Vertical Egress NACKs : BL - Agent 0 event=0x98,umask=0x4 01 CMS Vertical Egress NACKs : BL - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2p_txr_vert_nack0.bl_ag1 uncore io CMS Vertical Egress NACKs : BL - Agent 1 event=0x98,umask=0x40 01 CMS Vertical Egress NACKs : BL - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2p_txr_vert_nack0.iv_ag0 uncore io CMS Vertical Egress NACKs : IV event=0x98,umask=0x8 01 CMS Vertical Egress NACKs : IV : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2p_txr_vert_nack1.akc_ag0 uncore io CMS Vertical Egress NACKs : AKC - Agent 0 event=0x99,umask=0x1 01 CMS Vertical Egress NACKs : AKC - Agent 0 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2p_txr_vert_nack1.akc_ag1 uncore io CMS Vertical Egress NACKs : AKC - Agent 1 event=0x99,umask=0x2 01 CMS Vertical Egress NACKs : AKC - Agent 1 : Counts number of Egress packets NACK'ed on to the Vertical Ring unc_m2p_txr_vert_occupancy0.ad_ag0 uncore io CMS Vert Egress Occupancy : AD - Agent 0 event=0x90,umask=0x1 01 CMS Vert Egress Occupancy : AD - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2p_txr_vert_occupancy0.ad_ag1 uncore io CMS Vert Egress Occupancy : AD - Agent 1 event=0x90,umask=0x10 01 CMS Vert Egress Occupancy : AD - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AD ring. This is commonly used for outbound requests unc_m2p_txr_vert_occupancy0.ak_ag0 uncore io CMS Vert Egress Occupancy : AK - Agent 0 event=0x90,umask=0x2 01 CMS Vert Egress Occupancy : AK - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2p_txr_vert_occupancy0.ak_ag1 uncore io CMS Vert Egress Occupancy : AK - Agent 1 event=0x90,umask=0x20 01 CMS Vert Egress Occupancy : AK - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the AK ring unc_m2p_txr_vert_occupancy0.bl_ag0 uncore io CMS Vert Egress Occupancy : BL - Agent 0 event=0x90,umask=0x4 01 CMS Vert Egress Occupancy : BL - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the BL ring. This is commonly used to send data from the cache to various destinations unc_m2p_txr_vert_occupancy0.bl_ag1 uncore io CMS Vert Egress Occupancy : BL - Agent 1 event=0x90,umask=0x40 01 CMS Vert Egress Occupancy : BL - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 1 destined for the BL ring. This is commonly used for transferring writeback data to the cache unc_m2p_txr_vert_occupancy0.iv_ag0 uncore io CMS Vert Egress Occupancy : IV - Agent 0 event=0x90,umask=0x8 01 CMS Vert Egress Occupancy : IV - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the IV ring. This is commonly used for snoops to the cores unc_m2p_txr_vert_occupancy1.akc_ag0 uncore io CMS Vert Egress Occupancy : AKC - Agent 0 event=0x91,umask=0x1 01 CMS Vert Egress Occupancy : AKC - Agent 0 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AD ring. Some example include outbound requests, snoop requests, and snoop responses unc_m2p_txr_vert_occupancy1.akc_ag1 uncore io CMS Vert Egress Occupancy : AKC - Agent 1 event=0x91,umask=0x2 01 CMS Vert Egress Occupancy : AKC - Agent 1 : Occupancy event for the Egress buffers in the Common Mesh Stop The egress is used to queue up requests destined for the Vertical Ring on the Mesh. : Ring transactions from Agent 0 destined for the AK ring. This is commonly used for credit returns and GO responses unc_m2p_txr_vert_starved0.ad_ag0 uncore io CMS Vertical Egress Injection Starvation : AD - Agent 0 event=0x9a,umask=0x1 01 CMS Vertical Egress Injection Starvation : AD - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2p_txr_vert_starved0.ad_ag1 uncore io CMS Vertical Egress Injection Starvation : AD - Agent 1 event=0x9a,umask=0x10 01 CMS Vertical Egress Injection Starvation : AD - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2p_txr_vert_starved0.ak_ag0 uncore io CMS Vertical Egress Injection Starvation : AK - Agent 0 event=0x9a,umask=0x2 01 CMS Vertical Egress Injection Starvation : AK - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2p_txr_vert_starved0.ak_ag1 uncore io CMS Vertical Egress Injection Starvation : AK - Agent 1 event=0x9a,umask=0x20 01 CMS Vertical Egress Injection Starvation : AK - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2p_txr_vert_starved0.bl_ag0 uncore io CMS Vertical Egress Injection Starvation : BL - Agent 0 event=0x9a,umask=0x4 01 CMS Vertical Egress Injection Starvation : BL - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2p_txr_vert_starved0.bl_ag1 uncore io CMS Vertical Egress Injection Starvation : BL - Agent 1 event=0x9a,umask=0x40 01 CMS Vertical Egress Injection Starvation : BL - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2p_txr_vert_starved0.iv_ag0 uncore io CMS Vertical Egress Injection Starvation : IV event=0x9a,umask=0x8 01 CMS Vertical Egress Injection Starvation : IV : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2p_txr_vert_starved1.akc_ag0 uncore io CMS Vertical Egress Injection Starvation : AKC - Agent 0 event=0x9b,umask=0x1 01 CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2p_txr_vert_starved1.akc_ag1 uncore io CMS Vertical Egress Injection Starvation : AKC - Agent 1 event=0x9b,umask=0x2 01 CMS Vertical Egress Injection Starvation : AKC - Agent 1 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2p_txr_vert_starved1.tgc uncore io CMS Vertical Egress Injection Starvation : AKC - Agent 0 event=0x9b,umask=0x4 01 CMS Vertical Egress Injection Starvation : AKC - Agent 0 : Counts injection starvation. This starvation is triggered when the CMS Egress cannot send a transaction onto the Vertical ring for a long period of time unc_m2p_vert_ring_ad_in_use.dn_even uncore io Vertical AD Ring In Use : Down and Even event=0xb0,umask=0x4 01 Vertical AD Ring In Use : Down and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_ad_in_use.dn_odd uncore io Vertical AD Ring In Use : Down and Odd event=0xb0,umask=0x8 01 Vertical AD Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_ad_in_use.up_even uncore io Vertical AD Ring In Use : Up and Even event=0xb0,umask=0x1 01 Vertical AD Ring In Use : Up and Even : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_ad_in_use.up_odd uncore io Vertical AD Ring In Use : Up and Odd event=0xb0,umask=0x2 01 Vertical AD Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_akc_in_use.dn_even uncore io Vertical AKC Ring In Use : Down and Even event=0xb4,umask=0x4 01 Vertical AKC Ring In Use : Down and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_akc_in_use.dn_odd uncore io Vertical AKC Ring In Use : Down and Odd event=0xb4,umask=0x8 01 Vertical AKC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_akc_in_use.up_even uncore io Vertical AKC Ring In Use : Up and Even event=0xb4,umask=0x1 01 Vertical AKC Ring In Use : Up and Even : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_akc_in_use.up_odd uncore io Vertical AKC Ring In Use : Up and Odd event=0xb4,umask=0x2 01 Vertical AKC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AKC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_ak_in_use.dn_even uncore io Vertical AK Ring In Use : Down and Even event=0xb1,umask=0x4 01 Vertical AK Ring In Use : Down and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_ak_in_use.dn_odd uncore io Vertical AK Ring In Use : Down and Odd event=0xb1,umask=0x8 01 Vertical AK Ring In Use : Down and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_ak_in_use.up_even uncore io Vertical AK Ring In Use : Up and Even event=0xb1,umask=0x1 01 Vertical AK Ring In Use : Up and Even : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_ak_in_use.up_odd uncore io Vertical AK Ring In Use : Up and Odd event=0xb1,umask=0x2 01 Vertical AK Ring In Use : Up and Odd : Counts the number of cycles that the Vertical AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_bl_in_use.dn_even uncore io Vertical BL Ring in Use : Down and Even event=0xb2,umask=0x4 01 Vertical BL Ring in Use : Down and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_bl_in_use.dn_odd uncore io Vertical BL Ring in Use : Down and Odd event=0xb2,umask=0x8 01 Vertical BL Ring in Use : Down and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_bl_in_use.up_even uncore io Vertical BL Ring in Use : Up and Even event=0xb2,umask=0x1 01 Vertical BL Ring in Use : Up and Even : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_bl_in_use.up_odd uncore io Vertical BL Ring in Use : Up and Odd event=0xb2,umask=0x2 01 Vertical BL Ring in Use : Up and Odd : Counts the number of cycles that the Vertical BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_iv_in_use.dn uncore io Vertical IV Ring in Use : Down event=0xb3,umask=0x4 01 Vertical IV Ring in Use : Down : Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2p_vert_ring_iv_in_use.up uncore io Vertical IV Ring in Use : Up event=0xb3,umask=0x1 01 Vertical IV Ring in Use : Up : Counts the number of cycles that the Vertical IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring. Therefore, if one wants to monitor the Even ring, they should select both UP_EVEN and DN_EVEN. To monitor the Odd ring, they should select both UP_ODD and DN_ODD unc_m2p_vert_ring_tgc_in_use.dn_even uncore io Vertical TGC Ring In Use : Down and Even event=0xb5,umask=0x4 01 Vertical TGC Ring In Use : Down and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_tgc_in_use.dn_odd uncore io Vertical TGC Ring In Use : Down and Odd event=0xb5,umask=0x8 01 Vertical TGC Ring In Use : Down and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_tgc_in_use.up_even uncore io Vertical TGC Ring In Use : Up and Even event=0xb5,umask=0x1 01 Vertical TGC Ring In Use : Up and Even : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m2p_vert_ring_tgc_in_use.up_odd uncore io Vertical TGC Ring In Use : Up and Odd event=0xb5,umask=0x2 01 Vertical TGC Ring In Use : Up and Odd : Counts the number of cycles that the Vertical TGC ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_m_act_count.all uncore memory DRAM Activate Count : All Activates event=0x1,umask=0xb 01 DRAM Activate Count : All Activates : Counts the number of DRAM Activate commands sent on this channel. Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_m_act_count.byp uncore memory DRAM Activate Count : Activate due to Bypass event=0x1,umask=0x8 01 DRAM Activate Count : Activate due to Bypass : Counts the number of DRAM Activate commands sent on this channel. Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_m_cas_count.all uncore memory All DRAM CAS commands issued event=0x4,umask=0x3f 01 Counts the total number of DRAM CAS commands issued on this channel unc_m_cas_count.rd uncore memory All DRAM read CAS commands issued (including underfills) event=0x4,umask=0xf 01 Counts the total number of DRAM Read CAS commands, w/ and w/o auto-pre, issued on this channel. This includes underfills unc_m_cas_count.rd_pre_reg uncore memory DRAM RD_CAS and WR_CAS Commands. : DRAM RD_CAS commands w/auto-pre event=0x4,umask=0x2 01 DRAM RD_CAS and WR_CAS Commands. : DRAM RD_CAS commands w/auto-pre : DRAM RD_CAS and WR_CAS Commands : Counts the total number or DRAM Read CAS commands issued on this channel. This includes both regular RD CAS commands as well as those with explicit Precharge. AutoPre is only used in systems that are using closed page policy. We do not filter based on major mode, as RD_CAS is not issued during WMM (with the exception of underfills) unc_m_cas_count.rd_pre_underfill uncore memory DRAM RD_CAS and WR_CAS Commands event=0x4,umask=0x8 01 DRAM RD_CAS and WR_CAS Commands. : DRAM RD_CAS and WR_CAS Commands unc_m_cas_count.rd_reg uncore memory All DRAM read CAS commands issued (does not include underfills) event=0x4,umask=0x1 01 Counts the total number of DRAM Read CAS commands issued on this channel. This includes both regular RD CAS commands as well as those with implicit Precharge. We do not filter based on major mode, as RD_CAS is not issued during WMM (with the exception of underfills) unc_m_cas_count.rd_underfill uncore memory DRAM underfill read CAS commands issued event=0x4,umask=0x4 01 Counts the total of DRAM Read CAS commands issued due to an underfill unc_m_cas_count.wr uncore memory All DRAM write CAS commands issued event=0x4,umask=0x30 01 Counts the total number of DRAM Write CAS commands issued, w/ and w/o auto-pre, on this channel unc_m_cas_count.wr_nonpre uncore memory DRAM RD_CAS and WR_CAS Commands. : DRAM WR_CAS commands w/o auto-pre event=0x4,umask=0x10 01 DRAM RD_CAS and WR_CAS Commands. : DRAM WR_CAS commands w/o auto-pre : DRAM RD_CAS and WR_CAS Commands unc_m_cas_count.wr_pre uncore memory DRAM RD_CAS and WR_CAS Commands. : DRAM WR_CAS commands w/ auto-pre event=0x4,umask=0x20 01 DRAM RD_CAS and WR_CAS Commands. : DRAM WR_CAS commands w/ auto-pre : DRAM RD_CAS and WR_CAS Commands unc_m_clockticks_freerun uncore memory Free running counter that increments for the Memory Controller event=0xff,umask=0x10 01 unc_m_dram_pre_all uncore memory DRAM Precharge All Commands event=0x44 01 DRAM Precharge All Commands : Counts the number of times that the precharge all command was sent unc_m_dram_refresh.high uncore memory Number of DRAM Refreshes Issued event=0x45,umask=0x4 01 Number of DRAM Refreshes Issued : Counts the number of refreshes issued unc_m_dram_refresh.opportunistic uncore memory Number of DRAM Refreshes Issued event=0x45,umask=0x1 01 Number of DRAM Refreshes Issued : Counts the number of refreshes issued unc_m_dram_refresh.panic uncore memory Number of DRAM Refreshes Issued event=0x45,umask=0x2 01 Number of DRAM Refreshes Issued : Counts the number of refreshes issued unc_m_hclockticks uncore memory Half clockticks for IMC event=0xff 01 unc_m_parity_errors uncore memory UNC_M_PARITY_ERRORS event=0x2c 01 unc_m_pcls.rd uncore memory UNC_M_PCLS.RD event=0xa0,umask=0x1 01 unc_m_pcls.total uncore memory UNC_M_PCLS.TOTAL event=0xa0,umask=0x4 01 unc_m_pcls.wr uncore memory UNC_M_PCLS.WR event=0xa0,umask=0x2 01 unc_m_pmm_cmd1.all uncore memory PMM Commands : All event=0xea,umask=0x1 01 PMM Commands : All : Counts all commands issued to PMM unc_m_pmm_cmd1.misc uncore memory PMM Commands : Misc Commands (error, flow ACKs) event=0xea,umask=0x80 01 unc_m_pmm_cmd1.misc_gnt uncore memory PMM Commands : Misc GNTs event=0xea,umask=0x40 01 unc_m_pmm_cmd1.rd uncore memory PMM Commands : Reads - RPQ event=0xea,umask=0x2 01 PMM Commands : Reads - RPQ : Counts read requests issued to the PMM RPQ unc_m_pmm_cmd1.rpq_gnts uncore memory PMM Commands : RPQ GNTs event=0xea,umask=0x10 01 unc_m_pmm_cmd1.ufill_rd uncore memory PMM Commands : Underfill reads event=0xea,umask=0x8 01 PMM Commands : Underfill reads : Counts underfill read commands, due to a partial write, issued to PMM unc_m_pmm_cmd1.wpq_gnts uncore memory PMM Commands : Underfill GNTs event=0xea,umask=0x20 01 unc_m_pmm_cmd1.wr uncore memory PMM Commands : Writes event=0xea,umask=0x4 01 PMM Commands : Writes : Counts write commands issued to PMM unc_m_pmm_cmd2.nodata_exp uncore memory PMM Commands - Part 2 : Expected No data packet (ERID matched NDP encoding) event=0xeb,umask=0x2 01 unc_m_pmm_cmd2.nodata_unexp uncore memory PMM Commands - Part 2 : Unexpected No data packet (ERID matched a Read, but data was a NDP) event=0xeb,umask=0x4 01 unc_m_pmm_cmd2.opp_rd uncore memory PMM Commands - Part 2 : Opportunistic Reads event=0xeb,umask=0x1 01 unc_m_pmm_cmd2.pmm_ecc_error uncore memory PMM Commands - Part 2 : ECC Errors event=0xeb,umask=0x20 01 unc_m_pmm_cmd2.pmm_erid_error uncore memory PMM Commands - Part 2 : ERID detectable parity error event=0xeb,umask=0x40 01 unc_m_pmm_cmd2.pmm_erid_starved uncore memory PMM Commands - Part 2 event=0xeb,umask=0x80 01 unc_m_pmm_cmd2.reqs_slot0 uncore memory PMM Commands - Part 2 : Read Requests - Slot 0 event=0xeb,umask=0x8 01 unc_m_pmm_cmd2.reqs_slot1 uncore memory PMM Commands - Part 2 : Read Requests - Slot 1 event=0xeb,umask=0x10 01 unc_m_pmm_rpq_inserts uncore memory PMM Read Queue Inserts event=0xe3 01 PMM Read Queue Inserts : Counts number of read requests allocated in the PMM Read Pending Queue. This includes both ISOCH and non-ISOCH requests unc_m_pmm_rpq_occupancy.all uncore memory PMM Read Pending Queue Occupancy event=0xe0,umask=0x1 01 PMM Read Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Read Pending Queue unc_m_pmm_rpq_occupancy.gnt_wait uncore memory PMM Read Pending Queue Occupancy event=0xe0,umask=0x4 01 PMM Read Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Read Pending Queue unc_m_pmm_rpq_occupancy.no_gnt uncore memory PMM Read Pending Queue Occupancy event=0xe0,umask=0x2 01 PMM Read Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Read Pending Queue unc_m_pmm_wpq_flush uncore memory UNC_M_PMM_WPQ_FLUSH event=0xe8 01 unc_m_pmm_wpq_flush_cyc uncore memory UNC_M_PMM_WPQ_FLUSH_CYC event=0xe9 01 unc_m_pmm_wpq_inserts uncore memory PMM Write Queue Inserts event=0xe7 01 PMM Write Queue Inserts : Counts number of write requests allocated in the PMM Write Pending Queue unc_m_pmm_wpq_occupancy.all uncore memory PMM Write Pending Queue Occupancy event=0xe4,umask=0x1 01 PMM Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Write Pending Queue unc_m_pmm_wpq_occupancy.cas uncore memory PMM Write Pending Queue Occupancy event=0xe4,umask=0x2 01 PMM Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Write Pending Queue unc_m_pmm_wpq_occupancy.pwr uncore memory PMM Write Pending Queue Occupancy event=0xe4,umask=0x4 01 PMM Write Pending Queue Occupancy : Accumulates the per cycle occupancy of the PMM Write Pending Queue unc_m_power_throttle_cycles.slot0 uncore memory Throttle Cycles for Rank 0 event=0x46,umask=0x1 01 Throttle Cycles for Rank 0 : Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1. : Thermal throttling is performed per DIMM. We support 3 DIMMs per channel. This ID allows us to filter by ID unc_m_power_throttle_cycles.slot1 uncore memory Throttle Cycles for Rank 0 event=0x46,umask=0x2 01 Throttle Cycles for Rank 0 : Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1 unc_m_pre_count.all uncore memory DRAM Precharge commands event=0x2,umask=0x1c 01 DRAM Precharge commands. : Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.page_miss uncore memory DRAM Precharge commands. : Precharge due to page miss event=0x2,umask=0xc 01 DRAM Precharge commands. : Precharge due to page miss : Counts the number of DRAM Precharge commands sent on this channel. : Pages Misses are due to precharges from bank scheduler (rd/wr requests) unc_m_pre_count.pgt uncore memory DRAM Precharge commands. : Precharge due to page table event=0x2,umask=0x10 01 DRAM Precharge commands. : Precharge due to page table : Counts the number of DRAM Precharge commands sent on this channel. : Precharges from Page Table unc_m_pre_count.rd uncore memory DRAM Precharge commands. : Precharge due to read event=0x2,umask=0x4 01 DRAM Precharge commands. : Precharge due to read : Counts the number of DRAM Precharge commands sent on this channel. : Precharge from read bank scheduler unc_m_pre_count.wr uncore memory DRAM Precharge commands. : Precharge due to write event=0x2,umask=0x8 01 DRAM Precharge commands. : Precharge due to write : Counts the number of DRAM Precharge commands sent on this channel. : Precharge from write bank scheduler unc_m_rdb_full uncore memory Read Data Buffer Full event=0x19 01 unc_m_rdb_inserts uncore memory Read Data Buffer Inserts event=0x17 01 unc_m_rdb_not_empty uncore memory Read Data Buffer Not Empty event=0x18 01 unc_m_rdb_occupancy uncore memory Read Data Buffer Occupancy event=0x1a 01 unc_m_rpq_cycles_full_pch0 uncore memory Read Pending Queue Full Cycles event=0x12 01 Read Pending Queue Full Cycles : Counts the number of cycles when the Read Pending Queue is full. When the RPQ is full, the HA will not be able to issue any additional read requests into the iMC. This count should be similar count in the HA which tracks the number of cycles that the HA has no RPQ credits, just somewhat smaller to account for the credit return overhead. We generally do not expect to see RPQ become full except for potentially during Write Major Mode or while running with slow DRAM. This event only tracks non-ISOC queue entries unc_m_rpq_cycles_full_pch1 uncore memory Read Pending Queue Full Cycles event=0x15 01 Read Pending Queue Full Cycles : Counts the number of cycles when the Read Pending Queue is full. When the RPQ is full, the HA will not be able to issue any additional read requests into the iMC. This count should be similar count in the HA which tracks the number of cycles that the HA has no RPQ credits, just somewhat smaller to account for the credit return overhead. We generally do not expect to see RPQ become full except for potentially during Write Major Mode or while running with slow DRAM. This event only tracks non-ISOC queue entries unc_m_rpq_cycles_ne.pch0 uncore memory Read Pending Queue Not Empty event=0x11,umask=0x1 01 Read Pending Queue Not Empty : Counts the number of cycles that the Read Pending Queue is not empty. This can then be used to calculate the average occupancy (in conjunction with the Read Pending Queue Occupancy count). The RPQ is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory. This filter is to be used in conjunction with the occupancy filter so that one can correctly track the average occupancies for schedulable entries and scheduled requests unc_m_rpq_cycles_ne.pch1 uncore memory Read Pending Queue Not Empty event=0x11,umask=0x2 01 Read Pending Queue Not Empty : Counts the number of cycles that the Read Pending Queue is not empty. This can then be used to calculate the average occupancy (in conjunction with the Read Pending Queue Occupancy count). The RPQ is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory. This filter is to be used in conjunction with the occupancy filter so that one can correctly track the average occupancies for schedulable entries and scheduled requests unc_m_sb_accesses.accepts uncore memory Scoreboard Accesses : Scoreboard Accesses Accepted event=0xd2,umask=0x5 01 unc_m_sb_accesses.fmrd_cmps uncore memory This event is deprecated event=0xd2,umask=0x40 11 unc_m_sb_accesses.fmwr_cmps uncore memory This event is deprecated event=0xd2,umask=0x80 11 unc_m_sb_accesses.nmrd_cmps uncore memory This event is deprecated event=0xd2,umask=0x10 11 unc_m_sb_accesses.nmwr_cmps uncore memory This event is deprecated event=0xd2,umask=0x20 11 unc_m_sb_accesses.rejects uncore memory Scoreboard Accesses : Scoreboard Accesses Rejected event=0xd2,umask=0xa 01 unc_m_sb_canary.fmrd_starved uncore memory This event is deprecated. Refer to new event UNC_M_SB_CANARY.FM_RD_STARVED event=0xd9,umask=0x20 11 unc_m_sb_canary.fmtgrwr_starved uncore memory This event is deprecated. Refer to new event UNC_M_SB_CANARY.FM_TGR_WR_STARVED event=0xd9,umask=0x80 11 unc_m_sb_canary.fmwr_starved uncore memory This event is deprecated. Refer to new event UNC_M_SB_CANARY.FM_WR_STARVED event=0xd9,umask=0x40 11 unc_m_sb_canary.nmrd_starved uncore memory This event is deprecated. Refer to new event UNC_M_SB_CANARY.NM_RD_STARVED event=0xd9,umask=0x8 11 unc_m_sb_canary.nmwr_starved uncore memory This event is deprecated. Refer to new event UNC_M_SB_CANARY.NM_WR_STARVED event=0xd9,umask=0x10 11 unc_m_sb_pref_inserts.pmm uncore memory Scoreboard Prefetch Inserts : Persistent Mem event=0xda,umask=0x4 01 unc_m_sb_pref_occupancy.pmem uncore memory This event is deprecated. Refer to new event UNC_M_SB_PREF_OCCUPANCY.PMM event=0xdb,umask=0x4 11 unc_m_sb_pref_occupancy.pmm uncore memory Scoreboard Prefetch Occupancy : Persistent Mem event=0xdb,umask=0x4 01 unc_m_sb_strv_alloc.fmrd uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_ALLOC.FM_RD event=0xd7,umask=0x2 11 unc_m_sb_strv_alloc.fmtgr uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_ALLOC.FM_TGR event=0xd7,umask=0x10 11 unc_m_sb_strv_alloc.fmwr uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_ALLOC.FM_WR event=0xd7,umask=0x8 11 unc_m_sb_strv_alloc.nmrd uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_ALLOC.NM_RD event=0xd7,umask=0x1 11 unc_m_sb_strv_alloc.nmwr uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_ALLOC.NM_WR event=0xd7,umask=0x4 11 unc_m_sb_strv_dealloc.fmrd uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_DEALLOC.FM_RD event=0xde,umask=0x2 11 unc_m_sb_strv_dealloc.fmtgr uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_DEALLOC.FM_TGR event=0xde,umask=0x10 11 unc_m_sb_strv_dealloc.fmwr uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_DEALLOC.FM_WR event=0xde,umask=0x8 11 unc_m_sb_strv_dealloc.nmrd uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_DEALLOC.NM_RD event=0xde,umask=0x1 11 unc_m_sb_strv_dealloc.nmwr uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_DEALLOC.NM_WR event=0xde,umask=0x4 11 unc_m_sb_strv_occ.fmrd uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_OCC.FM_RD event=0xd8,umask=0x2 11 unc_m_sb_strv_occ.fmtgr uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_OCC.FM_TGR event=0xd8,umask=0x10 11 unc_m_sb_strv_occ.fmwr uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_OCC.FM_WR event=0xd8,umask=0x8 11 unc_m_sb_strv_occ.nmrd uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_OCC.NM_RD event=0xd8,umask=0x1 11 unc_m_sb_strv_occ.nmwr uncore memory This event is deprecated. Refer to new event UNC_M_SB_STRV_OCC.NM_WR event=0xd8,umask=0x4 11 unc_m_tagchk.hit uncore memory 2LM Tag Check : Hit in Near Memory Cache event=0xd3,umask=0x1 01 unc_m_tagchk.miss_clean uncore memory 2LM Tag Check : Miss, no data in this line event=0xd3,umask=0x2 01 unc_m_tagchk.miss_dirty uncore memory 2LM Tag Check : Miss, existing data may be evicted to Far Memory event=0xd3,umask=0x4 01 unc_m_tagchk.nm_rd_hit uncore memory 2LM Tag Check : Read Hit in Near Memory Cache event=0xd3,umask=0x8 01 unc_m_tagchk.nm_wr_hit uncore memory 2LM Tag Check : Write Hit in Near Memory Cache event=0xd3,umask=0x10 01 unc_m_wpq_cycles_full_pch0 uncore memory Write Pending Queue Full Cycles event=0x22 01 Write Pending Queue Full Cycles : Counts the number of cycles when the Write Pending Queue is full. When the WPQ is full, the HA will not be able to issue any additional write requests into the iMC. This count should be similar count in the CHA which tracks the number of cycles that the CHA has no WPQ credits, just somewhat smaller to account for the credit return overhead unc_m_wpq_cycles_full_pch1 uncore memory Write Pending Queue Full Cycles event=0x16 01 Write Pending Queue Full Cycles : Counts the number of cycles when the Write Pending Queue is full. When the WPQ is full, the HA will not be able to issue any additional write requests into the iMC. This count should be similar count in the CHA which tracks the number of cycles that the CHA has no WPQ credits, just somewhat smaller to account for the credit return overhead unc_m_wpq_cycles_ne.pch0 uncore memory Write Pending Queue Not Empty event=0x21,umask=0x1 01 Write Pending Queue Not Empty : Counts the number of cycles that the Write Pending Queue is not empty. This can then be used to calculate the average queue occupancy (in conjunction with the WPQ Occupancy Accumulation count). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC. This is not to be confused with actually performing the write to DRAM. Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies unc_m_wpq_cycles_ne.pch1 uncore memory Write Pending Queue Not Empty event=0x21,umask=0x2 01 Write Pending Queue Not Empty : Counts the number of cycles that the Write Pending Queue is not empty. This can then be used to calculate the average queue occupancy (in conjunction with the WPQ Occupancy Accumulation count). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the CHA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC. This is not to be confused with actually performing the write to DRAM. Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies unc_m_wpq_read_hit.pch0 uncore memory Write Pending Queue CAM Match event=0x23,umask=0x1 01 Write Pending Queue CAM Match : Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_m_wpq_read_hit.pch1 uncore memory Write Pending Queue CAM Match event=0x23,umask=0x2 01 Write Pending Queue CAM Match : Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_m_wpq_write_hit.pch0 uncore memory Write Pending Queue CAM Match event=0x24,umask=0x1 01 Write Pending Queue CAM Match : Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_m_wpq_write_hit.pch1 uncore memory Write Pending Queue CAM Match event=0x24,umask=0x2 01 Write Pending Queue CAM Match : Counts the number of times a request hits in the WPQ (write-pending queue). The iMC allows writes and reads to pass up other writes to different addresses. Before a read or a write is issued, it will first CAM the WPQ to see if there is a write pending to that address. When reads hit, they are able to directly pull their data from the WPQ instead of going to memory. Writes that hit will overwrite the existing data. Partial writes that hit will not need to do underfill reads and will simply update their relevant sections unc_p_clockticks uncore power Clockticks of the power control unit (PCU) event=0 01 Clockticks of the power control unit (PCU) : The PCU runs off a fixed 1 GHz clock. This event counts the number of pclk cycles measured while the counter was enabled. The pclk, like the Memory Controller's dclk, counts at a constant rate making it a good measure of actual wall time unc_p_pkg_residency_c3_cycles uncore power Package C State Residency - C3 event=0x2c 01 Package C State Residency - C3 : Counts the number of cycles when the package was in C3. This event can be used in conjunction with edge detect to count C3 entrances (or exits using invert). Residency events do not include transition times unc_p_power_state_occupancy.cores_c0 uncore power Number of cores in C-State : C0 and C1 event=0x80 01 Number of cores in C-State : C0 and C1 : This is an occupancy event that tracks the number of cores that are in the chosen C-State. It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_power_state_occupancy.cores_c3 uncore power Number of cores in C-State : C3 event=0x80 01 Number of cores in C-State : C3 : This is an occupancy event that tracks the number of cores that are in the chosen C-State. It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_power_state_occupancy.cores_c6 uncore power Number of cores in C-State : C6 and C7 event=0x80 01 Number of cores in C-State : C6 and C7 : This is an occupancy event that tracks the number of cores that are in the chosen C-State. It can be used by itself to get the average number of cores in that C-state with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details dtlb_load_misses.walk_completed_1g virtual memory Page walks completed due to a demand data load to a 1G page event=0x8,period=100003,umask=0x8 00 Counts completed page walks (1G sizes) caused by demand data loads. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault dtlb_store_misses.walk_completed_1g virtual memory Page walks completed due to a demand data store to a 1G page event=0x49,period=100003,umask=0x8 00 Counts completed page walks (1G sizes) caused by demand data stores. This implies address translations missed in the DTLB and further levels of TLB. The page walk can end with or without a fault l1d.replacement cache L1D data line replacements event=0x51,period=2000003,umask=0x1 00 Counts the number of lines brought into the L1 data cache l1d_pend_miss.fb_full cache Cycles a demand request was blocked due to Fill Buffers unavailability event=0x48,cmask=1,period=2000003,umask=0x2 00 Cycles a demand request was blocked due to Fill Buffers unavailability l1d_pend_miss.pending_cycles_any cache Cycles with L1D load Misses outstanding from any thread on physical core event=0x48,any=1,cmask=1,period=2000003,umask=0x1 00 Cycles with L1D load Misses outstanding from any thread on physical core l2_l1d_wb_rqsts.all cache Not rejected writebacks from L1D to L2 cache lines in any state event=0x28,period=200003,umask=0xf 00 l2_l1d_wb_rqsts.hit_e cache Not rejected writebacks from L1D to L2 cache lines in E state event=0x28,period=200003,umask=0x4 00 Not rejected writebacks from L1D to L2 cache lines in E state l2_l1d_wb_rqsts.hit_m cache Not rejected writebacks from L1D to L2 cache lines in M state event=0x28,period=200003,umask=0x8 00 Not rejected writebacks from L1D to L2 cache lines in M state l2_l1d_wb_rqsts.miss cache Count the number of modified Lines evicted from L1 and missed L2. (Non-rejected WBs from the DCU.) event=0x28,period=200003,umask=0x1 00 Not rejected writebacks that missed LLC l2_lines_in.all cache L2 cache lines filling L2 event=0xf1,period=100003,umask=0x7 00 L2 cache lines filling L2 l2_lines_out.demand_clean cache Clean L2 cache lines evicted by demand event=0xf2,period=100003,umask=0x1 00 Clean L2 cache lines evicted by demand l2_lines_out.demand_dirty cache Dirty L2 cache lines evicted by demand event=0xf2,period=100003,umask=0x2 00 Dirty L2 cache lines evicted by demand l2_lines_out.dirty_all cache Dirty L2 cache lines filling the L2 event=0xf2,period=100003,umask=0xa 00 Dirty L2 cache lines filling the L2 l2_lines_out.pf_clean cache Clean L2 cache lines evicted by L2 prefetch event=0xf2,period=100003,umask=0x4 00 Clean L2 cache lines evicted by the MLC prefetcher l2_lines_out.pf_dirty cache Dirty L2 cache lines evicted by L2 prefetch event=0xf2,period=100003,umask=0x8 00 Dirty L2 cache lines evicted by the MLC prefetcher l2_rqsts.all_code_rd cache L2 code requests event=0x24,period=200003,umask=0x30 00 Counts all L2 code requests l2_rqsts.all_demand_data_rd cache Demand Data Read requests event=0x24,period=200003,umask=0x3 00 Counts any demand and L1 HW prefetch data load requests to L2 l2_rqsts.all_pf cache Requests from L2 hardware prefetchers event=0x24,period=200003,umask=0xc0 00 Counts all L2 HW prefetcher requests l2_rqsts.all_rfo cache RFO requests to L2 cache event=0x24,period=200003,umask=0xc 00 Counts all L2 store RFO requests l2_rqsts.code_rd_hit cache L2 cache hits when fetching instructions, code reads event=0x24,period=200003,umask=0x10 00 Number of instruction fetches that hit the L2 cache l2_rqsts.code_rd_miss cache L2 cache misses when fetching instructions event=0x24,period=200003,umask=0x20 00 Number of instruction fetches that missed the L2 cache l2_rqsts.demand_data_rd_hit cache Demand Data Read requests that hit L2 cache event=0x24,period=200003,umask=0x1 00 Demand Data Read requests that hit L2 cache l2_rqsts.pf_hit cache Requests from the L2 hardware prefetchers that hit L2 cache event=0x24,period=200003,umask=0x40 00 Counts all L2 HW prefetcher requests that hit L2 l2_rqsts.pf_miss cache Requests from the L2 hardware prefetchers that miss L2 cache event=0x24,period=200003,umask=0x80 00 Counts all L2 HW prefetcher requests that missed L2 l2_rqsts.rfo_hit cache RFO requests that hit L2 cache event=0x24,period=200003,umask=0x4 00 RFO requests that hit L2 cache l2_rqsts.rfo_miss cache RFO requests that miss L2 cache event=0x24,period=200003,umask=0x8 00 Counts the number of store RFO requests that miss the L2 cache l2_store_lock_rqsts.all cache RFOs that access cache lines in any state event=0x27,period=200003,umask=0xf 00 RFOs that access cache lines in any state l2_store_lock_rqsts.hit_m cache RFOs that hit cache lines in M state event=0x27,period=200003,umask=0x8 00 RFOs that hit cache lines in M state l2_store_lock_rqsts.miss cache RFOs that miss cache lines event=0x27,period=200003,umask=0x1 00 RFOs that miss cache lines l2_trans.all_pf cache L2 or LLC HW prefetches that access L2 cache event=0xf0,period=200003,umask=0x8 00 Any MLC or LLC HW prefetch accessing L2, including rejects l2_trans.demand_data_rd cache Demand Data Read requests that access L2 cache event=0xf0,period=200003,umask=0x1 00 Demand Data Read requests that access L2 cache longest_lat_cache.miss cache Core-originated cacheable demand requests missed LLC event=0x2e,period=100003,umask=0x41 00 This event counts each cache miss condition for references to the last level cache longest_lat_cache.reference cache Core-originated cacheable demand requests that refer to LLC event=0x2e,period=100003,umask=0x4f 00 This event counts requests originating from the core that reference a cache line in the last level cache mem_load_uops_llc_hit_retired.xsnp_hit cache Retired load uops which data sources were LLC and cross-core snoop hits in on-pkg core cache (Precise event) event=0xd2,period=20011,umask=0x2 00 mem_load_uops_llc_hit_retired.xsnp_hitm cache Retired load uops which data sources were HitM responses from shared LLC (Precise event) event=0xd2,period=20011,umask=0x4 00 mem_load_uops_llc_hit_retired.xsnp_miss cache Retired load uops which data sources were LLC hit and cross-core snoop missed in on-pkg core cache (Precise event) event=0xd2,period=20011,umask=0x1 00 mem_load_uops_llc_hit_retired.xsnp_none cache Retired load uops which data sources were hits in LLC without snoops required (Precise event) event=0xd2,period=100003,umask=0x8 00 mem_load_uops_llc_miss_retired.local_dram cache Retired load uops which data sources missed LLC but serviced from local dram event=0xd3,period=100007,umask=0x1 00 Retired load uops whose data source was local memory (cross-socket snoop not needed or missed) mem_load_uops_retired.hit_lfb cache Retired load uops which data sources were load uops missed L1 but hit FB due to preceding miss to the same cache line with data not ready (Precise event) event=0xd1,period=100003,umask=0x40 00 mem_load_uops_retired.l1_hit cache Retired load uops with L1 cache hits as data sources (Precise event) event=0xd1,period=2000003,umask=0x1 00 mem_load_uops_retired.l1_miss cache Retired load uops which data sources following L1 data-cache miss (Precise event) event=0xd1,period=100003,umask=0x8 00 mem_load_uops_retired.l2_hit cache Retired load uops with L2 cache hits as data sources (Precise event) event=0xd1,period=100003,umask=0x2 00 mem_load_uops_retired.l2_miss cache Retired load uops with L2 cache misses as data sources (Precise event) event=0xd1,period=50021,umask=0x10 00 mem_load_uops_retired.llc_hit cache Retired load uops which data sources were data hits in LLC without snoops required (Precise event) event=0xd1,period=50021,umask=0x4 00 mem_load_uops_retired.llc_miss cache Miss in last-level (L3) cache. Excludes Unknown data-source (Precise event) event=0xd1,period=100007,umask=0x20 00 mem_uops_retired.all_loads cache All retired load uops. (Precise Event) event=0xd0,period=2000003,umask=0x81 00 mem_uops_retired.all_stores cache All retired store uops. (Precise Event) event=0xd0,period=2000003,umask=0x82 00 mem_uops_retired.lock_loads cache Retired load uops with locked access. (Precise Event) event=0xd0,period=100007,umask=0x21 00 mem_uops_retired.split_loads cache Retired load uops that split across a cacheline boundary. (Precise Event) event=0xd0,period=100003,umask=0x41 00 mem_uops_retired.split_stores cache Retired store uops that split across a cacheline boundary. (Precise Event) event=0xd0,period=100003,umask=0x42 00 mem_uops_retired.stlb_miss_loads cache Retired load uops that miss the STLB. (Precise Event) event=0xd0,period=100003,umask=0x11 00 mem_uops_retired.stlb_miss_stores cache Retired store uops that miss the STLB. (Precise Event) event=0xd0,period=100003,umask=0x12 00 offcore_requests.demand_data_rd cache Demand Data Read requests sent to uncore event=0xb0,period=100003,umask=0x1 00 Demand data read requests sent to uncore offcore_requests_buffer.sq_full cache Cases when offcore requests buffer cannot take more entries for core event=0xb2,period=2000003,umask=0x1 00 Cases when offcore requests buffer cannot take more entries for core offcore_requests_outstanding.all_data_rd cache Offcore outstanding cacheable Core Data Read transactions in SuperQueue (SQ), queue to uncore event=0x60,period=2000003,umask=0x8 00 Offcore outstanding cacheable data read transactions in SQ to uncore. Set Cmask=1 to count cycles offcore_requests_outstanding.cycles_with_data_rd cache Cycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncore event=0x60,cmask=1,period=2000003,umask=0x8 00 Cycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncore offcore_requests_outstanding.cycles_with_demand_code_rd cache Offcore outstanding code reads transactions in SuperQueue (SQ), queue to uncore, every cycle event=0x60,cmask=1,period=2000003,umask=0x2 00 Offcore outstanding code reads transactions in SuperQueue (SQ), queue to uncore, every cycle offcore_requests_outstanding.cycles_with_demand_data_rd cache Cycles when offcore outstanding Demand Data Read transactions are present in SuperQueue (SQ), queue to uncore event=0x60,cmask=1,period=2000003,umask=0x1 00 Cycles when offcore outstanding Demand Data Read transactions are present in SuperQueue (SQ), queue to uncore offcore_requests_outstanding.cycles_with_demand_rfo cache Offcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore, every cycle event=0x60,cmask=1,period=2000003,umask=0x4 00 Offcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore, every cycle offcore_requests_outstanding.demand_code_rd cache Offcore outstanding code reads transactions in SuperQueue (SQ), queue to uncore, every cycle event=0x60,period=2000003,umask=0x2 00 Offcore outstanding Demand Code Read transactions in SQ to uncore. Set Cmask=1 to count cycles offcore_requests_outstanding.demand_data_rd cache Offcore outstanding Demand Data Read transactions in uncore queue event=0x60,period=2000003,umask=0x1 00 Offcore outstanding Demand Data Read transactions in SQ to uncore. Set Cmask=1 to count cycles offcore_requests_outstanding.demand_data_rd_ge_6 cache Cycles with at least 6 offcore outstanding Demand Data Read transactions in uncore queue event=0x60,cmask=6,period=2000003,umask=0x1 00 Cycles with at least 6 offcore outstanding Demand Data Read transactions in uncore queue offcore_requests_outstanding.demand_rfo cache Offcore outstanding RFO store transactions in SuperQueue (SQ), queue to uncore event=0x60,period=2000003,umask=0x4 00 Offcore outstanding RFO store transactions in SQ to uncore. Set Cmask=1 to count cycles offcore_response.all_code_rd.llc_hit.any_response cache Counts all demand & prefetch code reads that hit in the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c0244 00 offcore_response.all_code_rd.llc_hit.no_snoop_needed cache Counts demand & prefetch code reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c0244 00 offcore_response.all_data_rd.any_response cache Counts all demand & prefetch data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x000105B3 00 offcore_response.all_data_rd.llc_hit.any_response cache Counts all demand & prefetch data reads that hit in the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c0091 00 offcore_response.all_data_rd.llc_hit.hitm_other_core cache Counts demand & prefetch data reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c0091 00 offcore_response.all_data_rd.llc_hit.hit_other_core_no_fwd cache Counts demand & prefetch data reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c0091 00 offcore_response.all_data_rd.llc_hit.no_snoop_needed cache Counts demand & prefetch data reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c0091 00 offcore_response.all_reads.any_response cache Counts all data/code/rfo references (demand & prefetch) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x000107F7 00 offcore_response.all_rfo.any_response cache Counts all demand & prefetch prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x00010122 00 offcore_response.all_rfo.llc_hit.any_response cache Counts all demand & prefetch RFOs that hit in the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c0122 00 offcore_response.all_rfo.llc_hit.no_snoop_needed cache Counts demand & prefetch RFOs that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c0122 00 offcore_response.corewb.any_response cache Counts all writebacks from the core to the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008 00 offcore_response.demand_code_rd.any_response cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x00010004 00 offcore_response.demand_code_rd.llc_hit.any_response cache Counts all demand code reads that hit in the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c0004 00 offcore_response.demand_code_rd.llc_hit.no_snoop_needed cache Counts demand code reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c0004 00 offcore_response.demand_data_rd.any_response cache Counts all demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x00010001 00 offcore_response.demand_data_rd.llc_hit.any_response cache Counts all demand data reads that hit in the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c0001 00 offcore_response.demand_data_rd.llc_hit.hitm_other_core cache Counts demand data reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c0001 00 offcore_response.demand_data_rd.llc_hit.hit_other_core_no_fwd cache Counts demand data reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c0001 00 offcore_response.demand_data_rd.llc_hit.no_snoop_needed cache Counts demand data reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c0001 00 offcore_response.demand_rfo.any_response cache Counts all demand rfo's event=0xb7,period=100003,umask=0x1,offcore_rsp=0x00010002 00 offcore_response.demand_rfo.llc_hit.any_response cache Counts all demand data writes (RFOs) that hit in the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c0002 00 offcore_response.demand_rfo.llc_hit.hitm_other_core cache Counts demand data writes (RFOs) that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c0002 00 offcore_response.demand_rfo.llc_hit.no_snoop_needed cache Counts demand data writes (RFOs) that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c0002 00 offcore_response.other.any_response cache Counts miscellaneous accesses that include port i/o, MMIO and uncacheable memory accesses. It also includes L2 hints sent to LLC to keep a line from being evicted out of the core caches event=0xb7,period=100003,umask=0x1,offcore_rsp=0x18000 00 offcore_response.split_lock_uc_lock.any_response cache Counts requests where the address of an atomic lock instruction spans a cache line boundary or the lock instruction is executed on uncacheable address event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400 00 offcore_response.streaming_stores.any_response cache Counts non-temporal stores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10800 00 fp_comp_ops_exe.sse_packed_double floating point Number of SSE* or AVX-128 FP Computational packed double-precision uops issued this cycle event=0x10,period=2000003,umask=0x10 00 Number of SSE* or AVX-128 FP Computational packed double-precision uops issued this cycle fp_comp_ops_exe.sse_packed_single floating point Number of SSE* or AVX-128 FP Computational packed single-precision uops issued this cycle event=0x10,period=2000003,umask=0x40 00 Number of SSE* or AVX-128 FP Computational packed single-precision uops issued this cycle fp_comp_ops_exe.sse_scalar_double floating point Number of SSE* or AVX-128 FP Computational scalar double-precision uops issued this cycle event=0x10,period=2000003,umask=0x80 00 Counts number of SSE* or AVX-128 double precision FP scalar uops executed fp_comp_ops_exe.sse_scalar_single floating point Number of SSE* or AVX-128 FP Computational scalar single-precision uops issued this cycle event=0x10,period=2000003,umask=0x20 00 Number of SSE* or AVX-128 FP Computational scalar single-precision uops issued this cycle fp_comp_ops_exe.x87 floating point Number of FP Computational Uops Executed this cycle. The number of FADD, FSUB, FCOM, FMULs, integer MULs and IMULs, FDIVs, FPREMs, FSQRTS, integer DIVs, and IDIVs. This event does not distinguish an FADD used in the middle of a transcendental flow from a s event=0x10,period=2000003,umask=0x1 00 Counts number of X87 uops executed other_assists.avx_store floating point Number of GSSE memory assist for stores. GSSE microcode assist is being invoked whenever the hardware is unable to properly handle GSSE-256b operations event=0xc1,period=100003,umask=0x8 00 Number of assists associated with 256-bit AVX store operations other_assists.avx_to_sse floating point Number of transitions from AVX-256 to legacy SSE when penalty applicable event=0xc1,period=100003,umask=0x10 00 other_assists.sse_to_avx floating point Number of transitions from SSE to AVX-256 when penalty applicable event=0xc1,period=100003,umask=0x20 00 simd_fp_256.packed_double floating point number of AVX-256 Computational FP double precision uops issued this cycle event=0x11,period=2000003,umask=0x2 00 Counts 256-bit packed double-precision floating-point instructions simd_fp_256.packed_single floating point number of GSSE-256 Computational FP single precision uops issued this cycle event=0x11,period=2000003,umask=0x1 00 Counts 256-bit packed single-precision floating-point instructions dsb2mite_switches.count frontend Decode Stream Buffer (DSB)-to-MITE switches event=0xab,period=2000003,umask=0x1 00 Number of DSB to MITE switches dsb2mite_switches.penalty_cycles frontend Decode Stream Buffer (DSB)-to-MITE switch true penalty cycles event=0xab,period=2000003,umask=0x2 00 Cycles DSB to MITE switches caused delay dsb_fill.exceed_dsb_lines frontend Cycles when Decode Stream Buffer (DSB) fill encounter more than 3 Decode Stream Buffer (DSB) lines event=0xac,period=2000003,umask=0x8 00 DSB Fill encountered > 3 DSB lines icache.hit frontend Number of Instruction Cache, Streaming Buffer and Victim Cache Reads. both cacheable and noncacheable, including UC fetches event=0x80,period=2000003,umask=0x1 00 Number of Instruction Cache, Streaming Buffer and Victim Cache Reads. both cacheable and noncacheable, including UC fetches icache.ifetch_stall frontend Cycles where a code-fetch stalled due to L1 instruction-cache miss or an iTLB miss event=0x80,period=2000003,umask=0x4 00 Cycles where a code-fetch stalled due to L1 instruction-cache miss or an iTLB miss icache.misses frontend Instruction cache, streaming buffer and victim cache misses event=0x80,period=200003,umask=0x2 00 Number of Instruction Cache, Streaming Buffer and Victim Cache Misses. Includes UC accesses idq.all_mite_cycles_any_uops frontend Cycles MITE is delivering any Uop event=0x79,cmask=1,period=2000003,umask=0x24 00 Counts cycles MITE is delivered at least one uops. Set Cmask = 1 idq.dsb_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) from Decode Stream Buffer (DSB) path event=0x79,cmask=1,period=2000003,umask=0x8 00 Cycles when uops are being delivered to Instruction Decode Queue (IDQ) from Decode Stream Buffer (DSB) path idq.empty frontend Instruction Decode Queue (IDQ) empty cycles event=0x79,period=2000003,umask=0x2 00 Counts cycles the IDQ is empty idq.mite_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,cmask=1,period=2000003,umask=0x4 00 Cycles when uops are being delivered to Instruction Decode Queue (IDQ) from MITE path idq.ms_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,period=2000003,umask=0x30 00 Cycles when uops are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy idq.ms_dsb_cycles frontend Cycles when uops initiated by Decode Stream Buffer (DSB) are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,period=2000003,umask=0x10 00 Cycles when uops initiated by Decode Stream Buffer (DSB) are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy idq.ms_dsb_occur frontend Deliveries to Instruction Decode Queue (IDQ) initiated by Decode Stream Buffer (DSB) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,edge=1,period=2000003,umask=0x10 00 Deliveries to Instruction Decode Queue (IDQ) initiated by Decode Stream Buffer (DSB) while Microcode Sequencer (MS) is busy idq.ms_uops frontend Uops delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x30 00 Increment each cycle # of uops delivered to IDQ from MS by either DSB or MITE. Set Cmask = 1 to count cycles idq_uops_not_delivered.core frontend Uops not delivered to Resource Allocation Table (RAT) per thread when backend of the machine is not stalled event=0x9c,period=2000003,umask=0x1 00 Count issue pipeline slots where no uop was delivered from the front end to the back end when there is no back-end stall idq_uops_not_delivered.cycles_0_uops_deliv.core frontend Cycles per thread when 4 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalled event=0x9c,cmask=4,period=2000003,umask=0x1 00 idq_uops_not_delivered.cycles_le_1_uop_deliv.core frontend Cycles per thread when 3 or more uops are not delivered to Resource Allocation Table (RAT) when backend of the machine is not stalled event=0x9c,cmask=3,period=2000003,umask=0x1 00 machine_clears.memory_ordering memory Counts the number of machine clears due to memory order conflicts event=0xc3,period=100003,umask=0x2 00 mem_trans_retired.load_latency_gt_128 memory Loads with latency value being above 128 (Must be precise) event=0xcd,period=1009,umask=0x1,ldlat=0x80 00 Loads with latency value being above 128 (Must be precise) mem_trans_retired.load_latency_gt_16 memory Loads with latency value being above 16 (Must be precise) event=0xcd,period=20011,umask=0x1,ldlat=0x10 00 Loads with latency value being above 16 (Must be precise) mem_trans_retired.load_latency_gt_256 memory Loads with latency value being above 256 (Must be precise) event=0xcd,period=503,umask=0x1,ldlat=0x100 00 Loads with latency value being above 256 (Must be precise) mem_trans_retired.load_latency_gt_32 memory Loads with latency value being above 32 (Must be precise) event=0xcd,period=100007,umask=0x1,ldlat=0x20 00 Loads with latency value being above 32 (Must be precise) mem_trans_retired.load_latency_gt_4 memory Loads with latency value being above 4 (Must be precise) event=0xcd,period=100003,umask=0x1,ldlat=0x4 00 Loads with latency value being above 4 (Must be precise) mem_trans_retired.load_latency_gt_512 memory Loads with latency value being above 512 (Must be precise) event=0xcd,period=101,umask=0x1,ldlat=0x200 00 Loads with latency value being above 512 (Must be precise) mem_trans_retired.load_latency_gt_64 memory Loads with latency value being above 64 (Must be precise) event=0xcd,period=2003,umask=0x1,ldlat=0x40 00 Loads with latency value being above 64 (Must be precise) mem_trans_retired.load_latency_gt_8 memory Loads with latency value being above 8 (Must be precise) event=0xcd,period=50021,umask=0x1,ldlat=0x8 00 Loads with latency value being above 8 (Must be precise) mem_trans_retired.precise_store memory Sample stores and collect precise store operation via PEBS record. PMC3 only (Must be precise) event=0xcd,period=2000003,umask=0x2 00 misalign_mem_ref.stores memory Speculative cache line split STA uops dispatched to L1 cache event=0x5,period=2000003,umask=0x2 00 Speculative cache-line split Store-address uops dispatched to L1D offcore_response.all_code_rd.llc_miss.dram memory Counts all demand & prefetch code reads that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x300400244 00 offcore_response.all_data_rd.llc_miss.dram memory Counts all demand & prefetch data reads that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x300400091 00 offcore_response.all_reads.llc_miss.dram memory Counts all data/code/rfo reads (demand & prefetch) that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3004003f7 00 offcore_response.data_in_socket.llc_miss.local_dram memory Counts LLC replacements event=0xb7,period=100003,umask=0x1,offcore_rsp=0x6004001b3 00 offcore_response.demand_code_rd.llc_miss.dram memory Counts demand code reads that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x300400004 00 offcore_response.demand_data_rd.llc_miss.dram memory Counts demand data reads that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x300400001 00 page_walks.llc_miss memory Number of any page walk that had a miss in LLC event=0xbe,period=100003,umask=0x1 00 cpl_cycles.ring0_trans other Number of intervals between processor halts while thread is in ring 0 event=0x5c,cmask=1,edge=1,period=100007,umask=0x1 00 Number of intervals between processor halts while thread is in ring 0 arith.fpu_div pipeline Divide operations executed event=0x14,cmask=1,edge=1,period=100003,umask=0x4 00 Divide operations executed arith.fpu_div_active pipeline Cycles when divider is busy executing divide operations event=0x14,period=2000003,umask=0x1 00 Cycles that the divider is active, includes INT and FP. Set 'edge =1, cmask=1' to count the number of divides br_inst_exec.all_conditional pipeline Speculative and retired macro-conditional branches event=0x88,period=200003,umask=0xc1 00 Speculative and retired macro-conditional branches br_inst_exec.all_direct_jmp pipeline Speculative and retired macro-unconditional branches excluding calls and indirects event=0x88,period=200003,umask=0xc2 00 Speculative and retired macro-unconditional branches excluding calls and indirects br_inst_exec.all_direct_near_call pipeline Speculative and retired direct near calls event=0x88,period=200003,umask=0xd0 00 Speculative and retired direct near calls br_inst_exec.all_indirect_jump_non_call_ret pipeline Speculative and retired indirect branches excluding calls and returns event=0x88,period=200003,umask=0xc4 00 Speculative and retired indirect branches excluding calls and returns br_inst_exec.nontaken_conditional pipeline Not taken macro-conditional branches event=0x88,period=200003,umask=0x41 00 Not taken macro-conditional branches br_inst_exec.taken_conditional pipeline Taken speculative and retired macro-conditional branches event=0x88,period=200003,umask=0x81 00 Taken speculative and retired macro-conditional branches br_inst_exec.taken_direct_jump pipeline Taken speculative and retired macro-conditional branch instructions excluding calls and indirects event=0x88,period=200003,umask=0x82 00 Taken speculative and retired macro-conditional branch instructions excluding calls and indirects br_inst_exec.taken_direct_near_call pipeline Taken speculative and retired direct near calls event=0x88,period=200003,umask=0x90 00 Taken speculative and retired direct near calls br_inst_exec.taken_indirect_jump_non_call_ret pipeline Taken speculative and retired indirect branches excluding calls and returns event=0x88,period=200003,umask=0x84 00 Taken speculative and retired indirect branches excluding calls and returns br_inst_exec.taken_indirect_near_call pipeline Taken speculative and retired indirect calls event=0x88,period=200003,umask=0xa0 00 Taken speculative and retired indirect calls br_inst_exec.taken_indirect_near_return pipeline Taken speculative and retired indirect branches with return mnemonic event=0x88,period=200003,umask=0x88 00 Taken speculative and retired indirect branches with return mnemonic br_inst_retired.conditional pipeline Conditional branch instructions retired (Precise event) event=0xc4,period=400009,umask=0x1 00 br_inst_retired.far_branch pipeline Far branch instructions retired event=0xc4,period=100007,umask=0x40 00 Number of far branches retired br_inst_retired.near_call pipeline Direct and indirect near call instructions retired (Precise event) event=0xc4,period=100007,umask=0x2 00 br_inst_retired.near_call_r3 pipeline Direct and indirect macro near call instructions retired (captured in ring 3) (Precise event) event=0xc4,period=100007,umask=0x2 00 br_inst_retired.near_return pipeline Return instructions retired (Precise event) event=0xc4,period=100007,umask=0x8 00 br_inst_retired.near_taken pipeline Taken branch instructions retired (Precise event) event=0xc4,period=400009,umask=0x20 00 br_misp_exec.all_conditional pipeline Speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0xc1 00 Speculative and retired mispredicted macro conditional branches br_misp_exec.all_indirect_jump_non_call_ret pipeline Mispredicted indirect branches excluding calls and returns event=0x89,period=200003,umask=0xc4 00 Mispredicted indirect branches excluding calls and returns br_misp_exec.nontaken_conditional pipeline Not taken speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0x41 00 Not taken speculative and retired mispredicted macro conditional branches br_misp_exec.taken_conditional pipeline Taken speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0x81 00 Taken speculative and retired mispredicted macro conditional branches br_misp_exec.taken_indirect_jump_non_call_ret pipeline Taken speculative and retired mispredicted indirect branches excluding calls and returns event=0x89,period=200003,umask=0x84 00 Taken speculative and retired mispredicted indirect branches excluding calls and returns br_misp_exec.taken_indirect_near_call pipeline Taken speculative and retired mispredicted indirect calls event=0x89,period=200003,umask=0xa0 00 Taken speculative and retired mispredicted indirect calls br_misp_exec.taken_return_near pipeline Taken speculative and retired mispredicted indirect branches with return mnemonic event=0x89,period=200003,umask=0x88 00 Taken speculative and retired mispredicted indirect branches with return mnemonic br_misp_retired.all_branches_pebs pipeline Mispredicted macro branch instructions retired (Must be precise) event=0xc5,period=400009,umask=0x4 00 br_misp_retired.near_taken pipeline number of near branch instructions retired that were mispredicted and taken (Precise event) event=0xc5,period=400009,umask=0x20 00 cpu_clk_thread_unhalted.one_thread_active pipeline Count XClk pulses when this thread is unhalted and the other is halted event=0x3c,period=2000003,umask=0x2 00 cpu_clk_thread_unhalted.ref_xclk pipeline Reference cycles when the thread is unhalted (counts at 100 MHz rate) event=0x3c,period=2000003,umask=0x1 00 Increments at the frequency of XCLK (100 MHz) when not halted cpu_clk_thread_unhalted.ref_xclk_any pipeline Reference cycles when the at least one thread on the physical core is unhalted. (counts at 100 MHz rate) event=0x3c,any=1,period=2000003,umask=0x1 00 cpu_clk_unhalted.one_thread_active pipeline Count XClk pulses when this thread is unhalted and the other thread is halted event=0x3c,period=2000003,umask=0x2 00 cpu_clk_unhalted.ref_tsc pipeline Reference cycles when the core is not in halt state event=0,period=2000003,umask=0x3 00 cpu_clk_unhalted.ref_xclk pipeline Reference cycles when the thread is unhalted (counts at 100 MHz rate) event=0x3c,period=2000003,umask=0x1 00 Reference cycles when the thread is unhalted. (counts at 100 MHz rate) cpu_clk_unhalted.ref_xclk_any pipeline Reference cycles when the at least one thread on the physical core is unhalted. (counts at 100 MHz rate) event=0x3c,any=1,period=2000003,umask=0x1 00 cpu_clk_unhalted.thread pipeline Core cycles when the thread is not in halt state event=0x3c,period=2000003 00 cpu_clk_unhalted.thread_any pipeline Core cycles when at least one thread on the physical core is not in halt state event=0x3c,any=1,period=2000003 00 Core cycles when at least one thread on the physical core is not in halt state cpu_clk_unhalted.thread_p_any pipeline Core cycles when at least one thread on the physical core is not in halt state event=0x3c,any=1,period=2000003 00 Core cycles when at least one thread on the physical core is not in halt state cycle_activity.cycles_l1d_pending pipeline Cycles with pending L1 cache miss loads event=0xa3,cmask=8,period=2000003,umask=0x8 00 Cycles with pending L1 cache miss loads. Set AnyThread to count per core cycle_activity.cycles_l2_miss pipeline Cycles while L2 cache miss load* is outstanding event=0xa3,cmask=1,period=2000003,umask=0x1 00 cycle_activity.cycles_l2_pending pipeline Cycles with pending L2 cache miss loads event=0xa3,cmask=1,period=2000003,umask=0x1 00 Cycles with pending L2 miss loads. Set AnyThread to count per core cycle_activity.cycles_ldm_pending pipeline Cycles with pending memory loads event=0xa3,cmask=2,period=2000003,umask=0x2 00 Cycles with pending memory loads. Set AnyThread to count per core cycle_activity.cycles_no_execute pipeline This event increments by 1 for every cycle where there was no execute for this thread event=0xa3,cmask=4,period=2000003,umask=0x4 00 Total execution stalls cycle_activity.stalls_l2_miss pipeline Execution stalls while L2 cache miss load* is outstanding event=0xa3,cmask=5,period=2000003,umask=0x5 00 cycle_activity.stalls_l2_pending pipeline Execution stalls due to L2 cache misses event=0xa3,cmask=5,period=2000003,umask=0x5 00 Number of loads missed L2 cycle_activity.stalls_ldm_pending pipeline Execution stalls due to memory subsystem event=0xa3,cmask=6,period=2000003,umask=0x6 00 ild_stall.lcp pipeline Stalls caused by changing prefix length of the instruction event=0x87,period=2000003,umask=0x1 00 inst_retired.any pipeline Instructions retired from execution event=0xc0,period=2000003 00 inst_retired.any_p pipeline Number of instructions retired. General Counter - architectural event event=0xc0,period=2000003 00 Number of instructions at retirement inst_retired.prec_dist pipeline Precise instruction retired event with HW to reduce effect of PEBS shadow in IP distribution (Must be precise) event=0xc0,period=2000003,umask=0x1 00 Precise instruction retired event with HW to reduce effect of PEBS shadow in IP distribution (Must be precise) int_misc.recovery_cycles pipeline Number of cycles waiting for the checkpoints in Resource Allocation Table (RAT) to be recovered after Nuke due to all other cases except JEClear (e.g. whenever a ucode assist is needed like SSE exception, memory disambiguation, etc.) event=0xd,cmask=1,period=2000003,umask=0x3 00 int_misc.recovery_stalls_count pipeline Number of occurrences waiting for the checkpoints in Resource Allocation Table (RAT) to be recovered after Nuke due to all other cases except JEClear (e.g. whenever a ucode assist is needed like SSE exception, memory disambiguation, etc.) event=0xd,cmask=1,edge=1,period=2000003,umask=0x3 00 ld_blocks.no_sr pipeline This event counts the number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in use event=0x3,period=100003,umask=0x8 00 The number of times that split load operations are temporarily blocked because all resources for handling the split accesses are in use ld_blocks.store_forward pipeline Cases when loads get true Block-on-Store blocking code preventing store forwarding event=0x3,period=100003,umask=0x2 00 Loads blocked by overlapping with store buffer that cannot be forwarded ld_blocks_partial.address_alias pipeline False dependencies in MOB due to partial compare on address event=0x7,period=100003,umask=0x1 00 False dependencies in MOB due to partial compare on address lsd.cycles_4_uops pipeline Cycles 4 Uops delivered by the LSD, but didn't come from the decoder event=0xa8,cmask=4,period=2000003,umask=0x1 00 Cycles 4 Uops delivered by the LSD, but didn't come from the decoder lsd.cycles_active pipeline Cycles Uops delivered by the LSD, but didn't come from the decoder event=0xa8,cmask=1,period=2000003,umask=0x1 00 Cycles Uops delivered by the LSD, but didn't come from the decoder machine_clears.maskmov pipeline This event counts the number of executed Intel AVX masked load operations that refer to an illegal address range with the mask bits set to 0 event=0xc3,period=100003,umask=0x20 00 Counts the number of executed AVX masked load operations that refer to an illegal address range with the mask bits set to 0 machine_clears.smc pipeline Self-modifying code (SMC) detected event=0xc3,period=100003,umask=0x4 00 Number of self-modifying-code machine clears detected other_assists.any_wb_assist pipeline Number of times any microcode assist is invoked by HW upon uop writeback event=0xc1,period=100003,umask=0x80 00 resource_stalls.any pipeline Resource-related stall cycles event=0xa2,period=2000003,umask=0x1 00 Cycles Allocation is stalled due to Resource Related reason resource_stalls.sb pipeline Cycles stalled due to no store buffers available. (not including draining form sync) event=0xa2,period=2000003,umask=0x8 00 Cycles stalled due to no store buffers available (not including draining form sync) rs_events.empty_cycles pipeline Cycles when Reservation Station (RS) is empty for the thread event=0x5e,period=2000003,umask=0x1 00 Cycles the RS is empty for the thread uops_dispatched_port.port_0 pipeline Cycles per thread when uops are dispatched to port 0 event=0xa1,period=2000003,umask=0x1 00 Cycles which a Uop is dispatched on port 0 uops_dispatched_port.port_0_core pipeline Cycles per core when uops are dispatched to port 0 event=0xa1,any=1,period=2000003,umask=0x1 00 Cycles per core when uops are dispatched to port 0 uops_dispatched_port.port_1 pipeline Cycles per thread when uops are dispatched to port 1 event=0xa1,period=2000003,umask=0x2 00 Cycles which a Uop is dispatched on port 1 uops_dispatched_port.port_1_core pipeline Cycles per core when uops are dispatched to port 1 event=0xa1,any=1,period=2000003,umask=0x2 00 Cycles per core when uops are dispatched to port 1 uops_dispatched_port.port_2 pipeline Cycles per thread when load or STA uops are dispatched to port 2 event=0xa1,period=2000003,umask=0xc 00 Cycles which a Uop is dispatched on port 2 uops_dispatched_port.port_2_core pipeline Uops dispatched to port 2, loads and stores per core (speculative and retired) event=0xa1,any=1,period=2000003,umask=0xc 00 uops_dispatched_port.port_3 pipeline Cycles per thread when load or STA uops are dispatched to port 3 event=0xa1,period=2000003,umask=0x30 00 Cycles which a Uop is dispatched on port 3 uops_dispatched_port.port_3_core pipeline Cycles per core when load or STA uops are dispatched to port 3 event=0xa1,any=1,period=2000003,umask=0x30 00 Cycles per core when load or STA uops are dispatched to port 3 uops_dispatched_port.port_4 pipeline Cycles per thread when uops are dispatched to port 4 event=0xa1,period=2000003,umask=0x40 00 Cycles which a Uop is dispatched on port 4 uops_dispatched_port.port_4_core pipeline Cycles per core when uops are dispatched to port 4 event=0xa1,any=1,period=2000003,umask=0x40 00 Cycles per core when uops are dispatched to port 4 uops_dispatched_port.port_5 pipeline Cycles per thread when uops are dispatched to port 5 event=0xa1,period=2000003,umask=0x80 00 Cycles which a Uop is dispatched on port 5 uops_dispatched_port.port_5_core pipeline Cycles per core when uops are dispatched to port 5 event=0xa1,any=1,period=2000003,umask=0x80 00 Cycles per core when uops are dispatched to port 5 uops_executed.core pipeline Number of uops executed on the core event=0xb1,period=2000003,umask=0x2 00 Counts total number of uops to be executed per-core each cycle uops_executed.core_cycles_ge_1 pipeline Cycles at least 1 micro-op is executed from any thread on physical core event=0xb1,cmask=1,period=2000003,umask=0x2 00 Cycles at least 1 micro-op is executed from any thread on physical core uops_executed.core_cycles_ge_2 pipeline Cycles at least 2 micro-op is executed from any thread on physical core event=0xb1,cmask=2,period=2000003,umask=0x2 00 Cycles at least 2 micro-op is executed from any thread on physical core uops_executed.core_cycles_ge_3 pipeline Cycles at least 3 micro-op is executed from any thread on physical core event=0xb1,cmask=3,period=2000003,umask=0x2 00 Cycles at least 3 micro-op is executed from any thread on physical core uops_executed.core_cycles_ge_4 pipeline Cycles at least 4 micro-op is executed from any thread on physical core event=0xb1,cmask=4,period=2000003,umask=0x2 00 Cycles at least 4 micro-op is executed from any thread on physical core uops_executed.core_cycles_none pipeline Cycles with no micro-ops executed from any thread on physical core event=0xb1,inv=1,period=2000003,umask=0x2 00 Cycles with no micro-ops executed from any thread on physical core uops_executed.stall_cycles pipeline Counts number of cycles no uops were dispatched to be executed on this thread event=0xb1,cmask=1,inv=1,period=2000003,umask=0x1 00 uops_executed.thread pipeline Counts the number of uops to be executed per-thread each cycle event=0xb1,period=2000003,umask=0x1 00 Counts total number of uops to be executed per-thread each cycle. Set Cmask = 1, INV =1 to count stall cycles uops_issued.any pipeline Uops that Resource Allocation Table (RAT) issues to Reservation Station (RS) event=0xe,period=2000003,umask=0x1 00 Increments each cycle the # of Uops issued by the RAT to RS. Set Cmask = 1, Inv = 1, Any= 1to count stalled cycles of this core uops_issued.core_stall_cycles pipeline Cycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for all threads event=0xe,any=1,cmask=1,inv=1,period=2000003,umask=0x1 00 Cycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for all threads uops_issued.flags_merge pipeline Number of flags-merge uops being allocated event=0xe,period=2000003,umask=0x10 00 Number of flags-merge uops allocated. Such uops adds delay uops_issued.slow_lea pipeline Number of slow LEA uops being allocated. A uop is generally considered SlowLea if it has 3 sources (e.g. 2 sources + immediate) regardless if as a result of LEA instruction or not event=0xe,period=2000003,umask=0x20 00 Number of slow LEA or similar uops allocated. Such uop has 3 sources (e.g. 2 sources + immediate) regardless if as a result of LEA instruction or not uops_issued.stall_cycles pipeline Cycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for the thread event=0xe,cmask=1,inv=1,period=2000003,umask=0x1 00 Cycles when Resource Allocation Table (RAT) does not issue Uops to Reservation Station (RS) for the thread uops_retired.all pipeline Retired uops (Precise event) event=0xc2,period=2000003,umask=0x1 00 uops_retired.retire_slots pipeline Retirement slots used (Precise event) event=0xc2,period=2000003,umask=0x2 00 uops_retired.total_cycles pipeline Cycles with less than 10 actually retired uops event=0xc2,cmask=10,inv=1,period=2000003,umask=0x1 00 unc_arb_coh_trk_occupancy.all uncore interconnect Cycles weighted by number of requests pending in Coherency Tracker event=0x83,umask=0x1 01 unc_arb_trk_occupancy.all uncore interconnect Counts cycles weighted by the number of requests waiting for data returning from the memory controller. Accounts for coherent and non-coherent requests initiated by IA cores, processor graphic units, or LLC event=0x80,umask=0x1 01 unc_arb_trk_occupancy.cycles_over_half_full uncore interconnect Cycles with at least half of the requests outstanding are waiting for data return from memory controller. Account for coherent and non-coherent requests initiated by IA Cores, Processor Graphics Unit, or LLC event=0x80,cmask=10,umask=0x1 01 unc_arb_trk_requests.evictions uncore interconnect Counts the number of LLC evictions allocated event=0x81,umask=0x80 01 unc_arb_trk_requests.writes uncore interconnect Counts the number of allocated write entries, include full, partial, and LLC evictions event=0x81,umask=0x20 01 unc_clock.socket uncore interconnect This 48-bit fixed counter counts the UCLK cycles event=0xff 01 dtlb_load_misses.large_page_walk_completed virtual memory Page walk for a large page completed for Demand load event=0x8,period=100003,umask=0x88 00 dtlb_load_misses.miss_causes_a_walk virtual memory Demand load Miss in all translation lookaside buffer (TLB) levels causes an page walk of any page size event=0x8,period=100003,umask=0x81 00 Misses in all TLB levels that cause a page walk of any page size from demand loads dtlb_load_misses.stlb_hit virtual memory Load operations that miss the first DTLB level but hit the second and do not cause page walks event=0x5f,period=100003,umask=0x4 00 Counts load operations that missed 1st level DTLB but hit the 2nd level dtlb_load_misses.walk_completed virtual memory Demand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes of any page size event=0x8,period=100003,umask=0x82 00 Misses in all TLB levels that caused page walk completed of any size by demand loads dtlb_load_misses.walk_duration virtual memory Demand load cycles page miss handler (PMH) is busy with this walk event=0x8,period=2000003,umask=0x84 00 Cycle PMH is busy with a walk due to demand loads dtlb_store_misses.stlb_hit virtual memory Store operations that miss the first TLB level but hit the second and do not cause page walks event=0x49,period=100003,umask=0x10 00 Store operations that miss the first TLB level but hit the second and do not cause page walks dtlb_store_misses.walk_completed virtual memory Store misses in all DTLB levels that cause completed page walks event=0x49,period=100003,umask=0x2 00 Miss in all TLB levels causes a page walk that completes of any page size (4K/2M/4M/1G) dtlb_store_misses.walk_duration virtual memory Cycles when PMH is busy with page walks event=0x49,period=2000003,umask=0x4 00 Cycles PMH is busy with this walk ept.walk_cycles virtual memory Cycle count for an Extended Page table walk. The Extended Page Directory cache is used by Virtual Machine operating systems while the guest operating systems use the standard TLB caches event=0x4f,period=2000003,umask=0x10 00 itlb.itlb_flush virtual memory Flushing of the Instruction TLB (ITLB) pages, includes 4k/2M/4M pages event=0xae,period=100007,umask=0x1 00 Counts the number of ITLB flushes, includes 4k/2M/4M pages itlb_misses.large_page_walk_completed virtual memory Completed page walks in ITLB due to STLB load misses for large pages event=0x85,period=100003,umask=0x80 00 Completed page walks in ITLB due to STLB load misses for large pages itlb_misses.miss_causes_a_walk virtual memory Misses at all ITLB levels that cause page walks event=0x85,period=100003,umask=0x1 00 Misses in all ITLB levels that cause page walks itlb_misses.stlb_hit virtual memory Operations that miss the first ITLB level but hit the second and do not cause any page walks event=0x85,period=100003,umask=0x10 00 Number of cache load STLB hits. No page walk itlb_misses.walk_completed virtual memory Misses in all ITLB levels that cause completed page walks event=0x85,period=100003,umask=0x2 00 Misses in all ITLB levels that cause completed page walks itlb_misses.walk_duration virtual memory Cycles when PMH is busy with page walks event=0x85,period=2000003,umask=0x4 00 Cycle PMH is busy with a walk tlb_flush.dtlb_thread virtual memory DTLB flush attempts of the thread-specific entries event=0xbd,period=100007,umask=0x1 00 DTLB flush attempts of the thread-specific entries tlb_flush.stlb_any virtual memory STLB flush attempts event=0xbd,period=100007,umask=0x20 00 Count number of STLB flush attempts mem_load_uops_llc_miss_retired.local_dram cache Retired load uops whose data source was local DRAM (Snoop not needed, Snoop Miss, or Snoop Hit data not forwarded) event=0xd3,period=100007,umask=0x3 00 mem_load_uops_llc_miss_retired.remote_dram cache Retired load uops whose data source was remote DRAM (Snoop not needed, Snoop Miss, or Snoop Hit data not forwarded) event=0xd3,period=100007,umask=0xc 00 mem_load_uops_llc_miss_retired.remote_fwd cache Data forwarded from remote cache event=0xd3,period=100007,umask=0x20 00 mem_load_uops_llc_miss_retired.remote_hitm cache Remote cache HITM event=0xd3,period=100007,umask=0x10 00 offcore_response.all_data_rd.llc_hit.snoop_miss cache Counts demand & prefetch data reads that hit in the LLC and sibling core snoop returned a clean response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c0091 00 offcore_response.all_pf_data_rd.llc_hit.any_response cache Counts all prefetch data reads that hit the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c0090 00 offcore_response.all_pf_data_rd.llc_hit.hitm_other_core cache Counts prefetch data reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c0090 00 offcore_response.all_pf_data_rd.llc_hit.hit_other_core_no_fwd cache Counts prefetch data reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c0090 00 offcore_response.all_pf_data_rd.llc_hit.no_snoop_needed cache Counts prefetch data reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c0090 00 offcore_response.all_pf_data_rd.llc_hit.snoop_miss cache Counts prefetch data reads that hit in the LLC and sibling core snoop returned a clean response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c0090 00 offcore_response.all_reads.llc_hit.any_response cache Counts all data/code/rfo reads (demand & prefetch) that hit in the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c03f7 00 offcore_response.all_reads.llc_hit.hitm_other_core cache Counts all data/code/rfo reads (demand & prefetch) that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c03f7 00 offcore_response.all_reads.llc_hit.hit_other_core_no_fwd cache Counts all data/code/rfo reads (demand & prefetch) that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c03f7 00 offcore_response.all_reads.llc_hit.no_snoop_needed cache Counts all data/code/rfo reads (demand & prefetch) that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c03f7 00 offcore_response.all_reads.llc_hit.snoop_miss cache Counts all data/code/rfo reads (demand & prefetch) that hit in the LLC and sibling core snoop returned a clean response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c03f7 00 offcore_response.demand_data_rd.llc_hit.snoop_miss cache Counts demand data reads that hit in the LLC and sibling core snoop returned a clean response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c0001 00 offcore_response.other.lru_hints cache Counts L2 hints sent to LLC to keep a line from being evicted out of the core caches event=0xb7,period=100003,umask=0x1,offcore_rsp=0x803c8000 00 offcore_response.other.portio_mmio_uc cache Counts miscellaneous accesses that include port i/o, MMIO and uncacheable memory accesses event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23ffc08000 00 offcore_response.pf_l2_code_rd.llc_hit.any_response cache Counts all prefetch (that bring data to L2) code reads that hit in the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c0040 00 offcore_response.pf_l2_data_rd.llc_hit.any_response cache Counts prefetch (that bring data to L2) data reads that hit in the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c0010 00 offcore_response.pf_l2_data_rd.llc_hit.hitm_other_core cache Counts prefetch (that bring data to L2) data reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c0010 00 offcore_response.pf_l2_data_rd.llc_hit.hit_other_core_no_fwd cache Counts prefetch (that bring data to L2) data reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c0010 00 offcore_response.pf_l2_data_rd.llc_hit.no_snoop_needed cache Counts prefetch (that bring data to L2) data reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c0010 00 offcore_response.pf_l2_data_rd.llc_hit.snoop_miss cache Counts prefetch (that bring data to L2) data reads that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c0010 00 offcore_response.pf_llc_code_rd.llc_hit.any_response cache Counts all prefetch (that bring data to LLC only) code reads that hit in the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c0200 00 offcore_response.pf_llc_data_rd.llc_hit.any_response cache Counts prefetch (that bring data to LLC only) data reads that hit in the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c0080 00 offcore_response.pf_llc_data_rd.llc_hit.hitm_other_core cache Counts prefetch (that bring data to LLC only) data reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c0080 00 offcore_response.pf_llc_data_rd.llc_hit.hit_other_core_no_fwd cache Counts prefetch (that bring data to LLC only) data reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c0080 00 offcore_response.pf_llc_data_rd.llc_hit.no_snoop_needed cache Counts prefetch (that bring data to LLC only) data reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c0080 00 offcore_response.pf_llc_data_rd.llc_hit.snoop_miss cache Counts prefetch (that bring data to LLC only) data reads that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c0080 00 offcore_response.all_code_rd.llc_miss.any_response memory Counts all demand & prefetch code reads that miss the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3fffc00244 00 offcore_response.all_code_rd.llc_miss.remote_dram memory Counts all demand & prefetch code reads that miss the LLC and the data returned from remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x67f800244 00 offcore_response.all_code_rd.llc_miss.remote_hit_forward memory Counts all demand & prefetch code reads that miss the LLC and the data forwarded from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x87f800244 00 offcore_response.all_data_rd.llc_miss.any_response memory Counts all demand & prefetch data reads that hits the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3fffc20091 00 offcore_response.all_reads.llc_miss.any_response memory Counts all data/code/rfo reads (demand & prefetch) that hit the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3fffc203f7 00 offcore_response.all_reads.llc_miss.local_dram memory Counts all data/code/rfo reads (demand & prefetch) that miss the LLC and the data returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x6004003f7 00 offcore_response.all_reads.llc_miss.remote_hitm memory Counts all data/code/rfo reads (demand & prefetch) that miss the LLC the data is found in M state in remote cache and forwarded from there event=0xb7,period=100003,umask=0x1,offcore_rsp=0x107fc003f7 00 offcore_response.all_reads.llc_miss.remote_hit_forward memory Counts all data/code/rfo reads (demand & prefetch) that miss the LLC and the data forwarded from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x87f8203f7 00 offcore_response.demand_code_rd.llc_miss.any_response memory Counts all demand code reads that miss the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3fffc20004 00 offcore_response.demand_code_rd.llc_miss.local_dram memory Counts all demand code reads that miss the LLC and the data returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x600400004 00 offcore_response.demand_code_rd.llc_miss.remote_dram memory Counts all demand code reads that miss the LLC and the data returned from remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x67f800004 00 offcore_response.demand_code_rd.llc_miss.remote_hitm memory Counts all demand code reads that miss the LLC the data is found in M state in remote cache and forwarded from there event=0xb7,period=100003,umask=0x1,offcore_rsp=0x107fc00004 00 offcore_response.demand_code_rd.llc_miss.remote_hit_forward memory Counts all demand code reads that miss the LLC and the data forwarded from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x87f820004 00 offcore_response.demand_data_rd.llc_miss.any_dram memory Counts demand data reads that miss the LLC and the data returned from remote & local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x67fc00001 00 offcore_response.demand_data_rd.llc_miss.any_response memory Counts demand data reads that miss in the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3fffc20001 00 offcore_response.demand_data_rd.llc_miss.local_dram memory Counts demand data reads that miss the LLC and the data returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x600400001 00 offcore_response.demand_data_rd.llc_miss.remote_dram memory Counts demand data reads that miss the LLC and the data returned from remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x67f800001 00 offcore_response.demand_data_rd.llc_miss.remote_hitm memory Counts demand data reads that miss the LLC the data is found in M state in remote cache and forwarded from there event=0xb7,period=100003,umask=0x1,offcore_rsp=0x107fc00001 00 offcore_response.demand_data_rd.llc_miss.remote_hit_forward memory Counts demand data reads that miss the LLC and the data forwarded from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x87f820001 00 offcore_response.demand_rfo.llc_miss.remote_hitm memory Counts all demand data writes (RFOs) that miss the LLC and the data is found in M state in remote cache and forwarded from there event=0xb7,period=100003,umask=0x1,offcore_rsp=0x107fc20002 00 offcore_response.pf_l2_code_rd.llc_miss.any_response memory Counts all prefetch (that bring data to L2) code reads that miss the LLC and the data returned from remote & local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3fffc20040 00 offcore_response.pf_l2_data_rd.llc_miss.any_dram memory Counts prefetch (that bring data to L2) data reads that miss the LLC and the data returned from remote & local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x67fc00010 00 offcore_response.pf_l2_data_rd.llc_miss.any_response memory Counts prefetch (that bring data to L2) data reads that miss in the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3fffc20010 00 offcore_response.pf_l2_data_rd.llc_miss.local_dram memory Counts prefetch (that bring data to L2) data reads that miss the LLC and the data returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x600400010 00 offcore_response.pf_l2_data_rd.llc_miss.remote_dram memory Counts prefetch (that bring data to L2) data reads that miss the LLC and the data returned from remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x67f800010 00 offcore_response.pf_l2_data_rd.llc_miss.remote_hitm memory Counts prefetch (that bring data to L2) data reads that miss the LLC the data is found in M state in remote cache and forwarded from there event=0xb7,period=100003,umask=0x1,offcore_rsp=0x107fc00010 00 offcore_response.pf_l2_data_rd.llc_miss.remote_hit_forward memory Counts prefetch (that bring data to L2) data reads that miss the LLC and the data forwarded from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x87f820010 00 offcore_response.pf_llc_code_rd.llc_miss.any_response memory Counts all prefetch (that bring data to LLC only) code reads that miss in the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3fffc20200 00 offcore_response.pf_llc_data_rd.llc_miss.any_response memory Counts prefetch (that bring data to LLC only) data reads that miss in the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3fffc20080 00 unc_c_llc_lookup.any uncore cache Cache Lookups; Any Request event=0x34,umask=0x11 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set filter mask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:17] bits correspond to [M'FMESI] state.; Filters for any transaction originating from the IPQ or IRQ. This does not include lookups originating from the ISMQ unc_c_llc_lookup.data_read uncore cache Cache Lookups; Data Read Request event=0x34,umask=0x3 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set filter mask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:17] bits correspond to [M'FMESI] state.; Read transactions unc_c_llc_lookup.nid uncore cache Cache Lookups; Lookups that Match NID event=0x34,umask=0x41 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set filter mask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:17] bits correspond to [M'FMESI] state.; Qualify one of the other subevents by the Target NID. The NID is programmed in Cn_MSR_PMON_BOX_FILTER.nid. In conjunction with STATE = I, it is possible to monitor misses to specific NIDs in the system unc_c_llc_lookup.remote_snoop uncore cache Cache Lookups; External Snoop Request event=0x34,umask=0x9 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set filter mask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:17] bits correspond to [M'FMESI] state.; Filters for only snoop requests coming from the remote socket(s) through the IPQ unc_c_llc_lookup.write uncore cache Cache Lookups; Write Requests event=0x34,umask=0x5 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set filter mask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:17] bits correspond to [M'FMESI] state.; Writeback transactions from L2 to the LLC This includes all write transactions -- both Cacheable and UC unc_c_llc_victims.miss uncore cache Lines Victimized event=0x37,umask=0x8 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_c_llc_victims.s_state uncore cache Lines Victimized; Lines in S State event=0x37,umask=0x4 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_c_ring_ad_used.ccw uncore cache AD Ring In Use; Counterclockwise event=0x1b,umask=0xc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.cw uncore cache AD Ring In Use; Clockwise event=0x1b,umask=0x3 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.down uncore cache AD Ring In Use; Down event=0x1b,umask=0xcc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.down_vr0_even uncore cache AD Ring In Use; Down and Even on Vring 0 event=0x1b,umask=0x4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity on Virtual Ring 0 unc_c_ring_ad_used.down_vr0_odd uncore cache AD Ring In Use; Down and Odd on Vring 0 event=0x1b,umask=0x8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity on Virtual Ring 0 unc_c_ring_ad_used.down_vr1_even uncore cache AD Ring In Use; Down and Even on VRing 1 event=0x1b,umask=0x40 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity on Virtual Ring 1 unc_c_ring_ad_used.down_vr1_odd uncore cache AD Ring In Use; Down and Odd on VRing 1 event=0x1b,umask=0x80 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity on Virtual Ring 1 unc_c_ring_ad_used.up uncore cache AD Ring In Use; Up event=0x1b,umask=0x33 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.up_vr0_even uncore cache AD Ring In Use; Up and Even on Vring 0 event=0x1b,umask=0x1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity on Virtual Ring 0 unc_c_ring_ad_used.up_vr0_odd uncore cache AD Ring In Use; Up and Odd on Vring 0 event=0x1b,umask=0x2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity on Virtual Ring 0 unc_c_ring_ad_used.up_vr1_even uncore cache AD Ring In Use; Up and Even on VRing 1 event=0x1b,umask=0x10 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity on Virtual Ring 1 unc_c_ring_ad_used.up_vr1_odd uncore cache AD Ring In Use; Up and Odd on VRing 1 event=0x1b,umask=0x20 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity on Virtual Ring 1 unc_c_ring_ak_used.ccw uncore cache AK Ring In Use; Counterclockwise event=0x1c,umask=0xc 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.cw uncore cache AK Ring In Use; Clockwise event=0x1c,umask=0x3 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.down uncore cache AK Ring In Use; Down event=0x1c,umask=0xcc 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.down_vr0_even uncore cache AK Ring In Use; Down and Even on Vring 0 event=0x1c,umask=0x4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity on Virtual Ring 0 unc_c_ring_ak_used.down_vr0_odd uncore cache AK Ring In Use; Down and Odd on Vring 0 event=0x1c,umask=0x8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity on Virtual Ring 0 unc_c_ring_ak_used.down_vr1_even uncore cache AK Ring In Use; Down and Even on VRing 1 event=0x1c,umask=0x40 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity on Virtual Ring 1 unc_c_ring_ak_used.down_vr1_odd uncore cache AK Ring In Use; Down and Odd on VRing 1 event=0x1c,umask=0x80 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity on Virtual Ring 1 unc_c_ring_ak_used.up uncore cache AK Ring In Use; Up event=0x1c,umask=0x33 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.up_vr0_even uncore cache AK Ring In Use; Up and Even on Vring 0 event=0x1c,umask=0x1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity on Virtual Ring 0 unc_c_ring_ak_used.up_vr0_odd uncore cache AK Ring In Use; Up and Odd on Vring 0 event=0x1c,umask=0x2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity on Virtual Ring 0 unc_c_ring_ak_used.up_vr1_even uncore cache AK Ring In Use; Up and Even on VRing 1 event=0x1c,umask=0x10 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity on Virtual Ring 1 unc_c_ring_ak_used.up_vr1_odd uncore cache AK Ring In Use; Up and Odd on VRing 1 event=0x1c,umask=0x20 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity on Virtual Ring 1 unc_c_ring_bl_used.ccw uncore cache BL Ring in Use; Counterclockwise event=0x1d,umask=0xc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.cw uncore cache BL Ring in Use; Clockwise event=0x1d,umask=0x3 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.down uncore cache BL Ring in Use; Down event=0x1d,umask=0xcc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.down_vr0_even uncore cache BL Ring in Use; Down and Even on Vring 0 event=0x1d,umask=0x4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity on Virtual Ring 0 unc_c_ring_bl_used.down_vr0_odd uncore cache BL Ring in Use; Down and Odd on Vring 0 event=0x1d,umask=0x8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity on Virtual Ring 0 unc_c_ring_bl_used.down_vr1_even uncore cache BL Ring in Use; Down and Even on VRing 1 event=0x1d,umask=0x40 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Even ring polarity on Virtual Ring 1 unc_c_ring_bl_used.down_vr1_odd uncore cache BL Ring in Use; Down and Odd on VRing 1 event=0x1d,umask=0x80 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Down and Odd ring polarity on Virtual Ring 1 unc_c_ring_bl_used.up uncore cache BL Ring in Use; Up event=0x1d,umask=0x33 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.up_vr0_even uncore cache BL Ring in Use; Up and Even on Vring 0 event=0x1d,umask=0x1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity on Virtual Ring 0 unc_c_ring_bl_used.up_vr0_odd uncore cache BL Ring in Use; Up and Odd on Vring 0 event=0x1d,umask=0x2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity on Virtual Ring 0 unc_c_ring_bl_used.up_vr1_even uncore cache BL Ring in Use; Up and Even on VRing 1 event=0x1d,umask=0x10 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Even ring polarity on Virtual Ring 1 unc_c_ring_bl_used.up_vr1_odd uncore cache BL Ring in Use; Up and Odd on VRing 1 event=0x1d,umask=0x20 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the UP direction is on the clockwise ring and DN is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring.; Filters for the Up and Odd ring polarity on Virtual Ring 1 unc_c_ring_bounces.ad_irq uncore cache Number of LLC responses that bounced on the Ring event=0x5,umask=0x2 01 unc_c_ring_bounces.ak uncore cache Number of LLC responses that bounced on the Ring.; Acknowledgements to core event=0x5,umask=0x4 01 unc_c_ring_bounces.ak_core uncore cache Number of LLC responses that bounced on the Ring.: Acknowledgements to core event=0x5,umask=0x2 01 unc_c_ring_bounces.bl uncore cache Number of LLC responses that bounced on the Ring.; Data Responses to core event=0x5,umask=0x8 01 unc_c_ring_bounces.bl_core uncore cache Number of LLC responses that bounced on the Ring.: Data Responses to core event=0x5,umask=0x4 01 unc_c_ring_bounces.iv_core uncore cache Number of LLC responses that bounced on the Ring.: Snoops of processor's cache event=0x5,umask=0x8 01 unc_c_ring_iv_used.any uncore cache IV Ring in Use; Any event=0x1e,umask=0xf 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters any polarity unc_c_ring_iv_used.down uncore cache IV Ring in Use; Down event=0x1e,umask=0xcc 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for Down polarity unc_c_ring_iv_used.up uncore cache IV Ring in Use; Up event=0x1e,umask=0x33 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for Up polarity unc_c_ring_sink_starved.ad_ipq uncore cache event=0x6,umask=0x2 01 unc_c_ring_sink_starved.ad_irq uncore cache event=0x6,umask=0x1 01 unc_c_ring_sink_starved.iv uncore cache event=0x6,umask=0x10 01 unc_c_ring_src_thrtl uncore cache event=0x7 01 unc_c_rxr_ext_starved.prq uncore cache Ingress Arbiter Blocking Cycles event=0x12,umask=0x4 01 IRQ is blocking the ingress queue and causing the starvation unc_c_rxr_inserts.irq_rejected uncore cache Ingress Allocations: IRQ Rejected event=0x13,umask=0x2 01 Counts number of allocations per cycle into the specified Ingress queue unc_c_rxr_inserts.vfifo uncore cache Ingress Allocations; VFIFO event=0x13,umask=0x10 01 Counts number of allocations per cycle into the specified Ingress queue.; Counts the number of allocations into the IRQ Ordering FIFO. In JKT, it is necessary to keep IO requests in order. Therefore, they are allocated into an ordering FIFO that sits next to the IRQ, and must be satisfied from the FIFO in order (with respect to each other). This event, in conjunction with the Occupancy Accumulator event, can be used to calculate average lifetime in the FIFO. Transactions are allocated into the FIFO as soon as they enter the Cachebo (and the IRQ) and are deallocated from the FIFO as soon as they are deallocated from the IRQ unc_c_rxr_ismq_retry.wb_credits uncore cache ISMQ Retries; No WB Credits event=0x33,umask=0x80 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores.; Retries of writes to local memory due to lack of HT WB credits unc_c_rxr_occupancy.irq_rejected uncore cache IRQ Rejected event=0x11,umask=0x2 01 Counts number of entries in the specified Ingress queue in each cycle unc_c_rxr_occupancy.vfifo uncore cache Ingress Occupancy; VFIFO event=0x11,umask=0x10 01 Counts number of entries in the specified Ingress queue in each cycle.; Accumulates the number of used entries in the IRQ Ordering FIFO in each cycle. In JKT, it is necessary to keep IO requests in order. Therefore, they are allocated into an ordering FIFO that sits next to the IRQ, and must be satisfied from the FIFO in order (with respect to each other). This event, in conjunction with the Allocations event, can be used to calculate average lifetime in the FIFO. This event can be used in conjunction with the Not Empty event to calculate average queue occupancy. Transactions are allocated into the FIFO as soon as they enter the Cachebo (and the IRQ) and are deallocated from the FIFO as soon as they are deallocated from the IRQ unc_h_bt_bypass uncore cache BT Bypass event=0x52 01 Number of transactions that bypass the BT (fifo) to HT unc_h_bt_cycles_ne.local uncore cache BT Cycles Not Empty: Local event=0x42,umask=0x1 01 Cycles the Backup Tracker (BT) is not empty. The BT is the actual HOM tracker in IVT unc_h_bt_cycles_ne.remote uncore cache BT Cycles Not Empty: Remote event=0x42,umask=0x2 01 Cycles the Backup Tracker (BT) is not empty. The BT is the actual HOM tracker in IVT unc_h_bt_occupancy.local uncore cache BT Occupancy; Local event=0x43,umask=0x1 01 Accumulates the occupancy of the HA BT pool in every cycle. This can be used with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA BTs are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_bt_occupancy.reads_local uncore cache BT Occupancy; Reads Local event=0x43,umask=0x4 01 Accumulates the occupancy of the HA BT pool in every cycle. This can be used with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA BTs are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_bt_occupancy.reads_remote uncore cache BT Occupancy; Reads Remote event=0x43,umask=0x8 01 Accumulates the occupancy of the HA BT pool in every cycle. This can be used with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA BTs are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_bt_occupancy.remote uncore cache BT Occupancy; Remote event=0x43,umask=0x2 01 Accumulates the occupancy of the HA BT pool in every cycle. This can be used with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA BTs are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_bt_occupancy.writes_local uncore cache BT Occupancy; Writes Local event=0x43,umask=0x10 01 Accumulates the occupancy of the HA BT pool in every cycle. This can be used with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA BTs are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_bt_occupancy.writes_remote uncore cache BT Occupancy; Writes Remote event=0x43,umask=0x20 01 Accumulates the occupancy of the HA BT pool in every cycle. This can be used with the not empty stat to calculate average queue occupancy or the allocations stat in order to calculate average queue latency. HA BTs are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_conflict_cycles.ackcnflts uncore cache Conflict Checks; Acknowledge Conflicts event=0xb,umask=0x8 01 Count the number of Ackcnflts unc_h_conflict_cycles.cmp_fwds uncore cache Conflict Checks; Cmp Fwds event=0xb,umask=0x10 01 Count the number of Cmp_Fwd. This will give the number of late conflicts unc_h_conflict_cycles.conflict uncore cache Conflict Checks; Conflict Detected event=0xb,umask=0x2 01 Counts the number of cycles that we are handling conflicts unc_h_conflict_cycles.last uncore cache Conflict Checks; Last in conflict chain event=0xb,umask=0x4 01 Count every last conflictor in conflict chain. Can be used to compute the average conflict chain length as (#Ackcnflts/#LastConflictor)+1. This can be used to give a feel for the conflict chain lengths while analyzing lock kernels unc_h_directory_lookup.any uncore cache Directory Lookups: Any state event=0xc,umask=0x10 01 Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to unc_h_directory_lookup.snoop_a uncore cache Directory Lookups: Snoop A event=0xc,umask=0x8 01 Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to unc_h_directory_lookup.snoop_s uncore cache Directory Lookups: Snoop S event=0xc,umask=0x2 01 Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to unc_h_directory_lookup.state_a uncore cache Directory Lookups: A State event=0xc,umask=0x80 01 Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to unc_h_directory_lookup.state_i uncore cache Directory Lookups: I State event=0xc,umask=0x20 01 Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to unc_h_directory_lookup.state_s uncore cache Directory Lookups: S State event=0xc,umask=0x40 01 Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to unc_h_directory_update.a2i uncore cache Directory Updates: A2I event=0xd,umask=0x20 01 Counts the number of directory updates that were required. These result in writes to the memory controller. This can be filtered by directory sets and directory clears unc_h_directory_update.a2s uncore cache Directory Updates: A2S event=0xd,umask=0x40 01 Counts the number of directory updates that were required. These result in writes to the memory controller. This can be filtered by directory sets and directory clears unc_h_directory_update.i2a uncore cache Directory Updates: I2A event=0xd,umask=0x4 01 Counts the number of directory updates that were required. These result in writes to the memory controller. This can be filtered by directory sets and directory clears unc_h_directory_update.i2s uncore cache Directory Updates: I2S event=0xd,umask=0x2 01 Counts the number of directory updates that were required. These result in writes to the memory controller. This can be filtered by directory sets and directory clears unc_h_directory_update.s2a uncore cache Directory Updates: S2A event=0xd,umask=0x10 01 Counts the number of directory updates that were required. These result in writes to the memory controller. This can be filtered by directory sets and directory clears unc_h_directory_update.s2i uncore cache Directory Updates: S2I event=0xd,umask=0x8 01 Counts the number of directory updates that were required. These result in writes to the memory controller. This can be filtered by directory sets and directory clears unc_h_igr_ad_qpi2_accumulator uncore cache AD QPI Link 2 Credit Accumulator event=0x59 01 Accumulates the number of credits available to the QPI Link 2 AD Ingress buffer unc_h_igr_bl_qpi2_accumulator uncore cache BL QPI Link 2 Credit Accumulator event=0x5a 01 Accumulates the number of credits available to the QPI Link 2 BL Ingress buffer unc_h_igr_credits_ad_qpi2 uncore cache AD QPI Link 2 Credit Accumulator event=0x59 01 Accumulates the number of credits available to the QPI Link 2 AD Ingress buffer unc_h_igr_credits_bl_qpi2 uncore cache BL QPI Link 2 Credit Accumulator event=0x5a 01 Accumulates the number of credits available to the QPI Link 2 BL Ingress buffer unc_h_iodc_conflicts.any uncore cache IODC Conflicts; Any Conflict event=0x57,umask=0x1 01 unc_h_iodc_conflicts.last uncore cache IODC Conflicts; Last Conflict event=0x57,umask=0x4 01 unc_h_iodc_conflicts.remote_invi2e_same_rtid uncore cache IODC Conflicts: Remote InvItoE - Same RTID event=0x57,umask=0x1 01 unc_h_iodc_conflicts.remote_other_same_addr uncore cache IODC Conflicts: Remote (Other) - Same Addr event=0x57,umask=0x4 01 unc_h_iodc_inserts uncore cache IODC Inserts event=0x56 01 IODC Allocations unc_h_iodc_olen_wbmtoi uncore cache Num IODC 0 Length Writes event=0x58 01 Num IODC 0 Length Writebacks M to I - All of which are dropped unc_h_ring_ad_used.ccw uncore cache HA AD Ring in Use; Counterclockwise event=0x3e,umask=0xcc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ad_used.ccw_vr0_even uncore cache HA AD Ring in Use; Counterclockwise and Even on VRing 0 event=0x3e,umask=0x4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0 unc_h_ring_ad_used.ccw_vr0_odd uncore cache HA AD Ring in Use; Counterclockwise and Odd on VRing 0 event=0x3e,umask=0x8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0 unc_h_ring_ad_used.ccw_vr1_even uncore cache HA AD Ring in Use; Counterclockwise and Even on VRing 1 event=0x3e,umask=0x40 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 1 unc_h_ring_ad_used.ccw_vr1_odd uncore cache HA AD Ring in Use; Counterclockwise and Odd on VRing 1 event=0x3e,umask=0x80 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 1 unc_h_ring_ad_used.cw uncore cache HA AD Ring in Use; Clockwise event=0x3e,umask=0x33 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ad_used.cw_vr0_even uncore cache HA AD Ring in Use; Clockwise and Even on VRing 0 event=0x3e,umask=0x1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0 unc_h_ring_ad_used.cw_vr0_odd uncore cache HA AD Ring in Use; Clockwise and Odd on VRing 0 event=0x3e,umask=0x2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0 unc_h_ring_ad_used.cw_vr1_even uncore cache HA AD Ring in Use; Clockwise and Even on VRing 1 event=0x3e,umask=0x10 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 1 unc_h_ring_ad_used.cw_vr1_odd uncore cache HA AD Ring in Use; Clockwise and Odd on VRing 1 event=0x3e,umask=0x20 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 1 unc_h_ring_ak_used.ccw uncore cache HA AK Ring in Use; Counterclockwise event=0x3f,umask=0xcc 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ak_used.ccw_vr0_even uncore cache HA AK Ring in Use; Counterclockwise and Even on VRing 0 event=0x3f,umask=0x4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0 unc_h_ring_ak_used.ccw_vr0_odd uncore cache HA AK Ring in Use; Counterclockwise and Odd on VRing 0 event=0x3f,umask=0x8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0 unc_h_ring_ak_used.ccw_vr1_even uncore cache HA AK Ring in Use; Counterclockwise and Even on VRing 1 event=0x3f,umask=0x40 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 1 unc_h_ring_ak_used.ccw_vr1_odd uncore cache HA AK Ring in Use; Counterclockwise and Odd on VRing 1 event=0x3f,umask=0x80 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 1 unc_h_ring_ak_used.cw uncore cache HA AK Ring in Use; Clockwise event=0x3f,umask=0x33 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ak_used.cw_vr0_even uncore cache HA AK Ring in Use; Clockwise and Even on VRing 0 event=0x3f,umask=0x1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0 unc_h_ring_ak_used.cw_vr0_odd uncore cache HA AK Ring in Use; Clockwise and Odd on VRing 0 event=0x3f,umask=0x2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0 unc_h_ring_ak_used.cw_vr1_even uncore cache HA AK Ring in Use; Clockwise and Even on VRing 1 event=0x3f,umask=0x10 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 1 unc_h_ring_ak_used.cw_vr1_odd uncore cache HA AK Ring in Use; Clockwise and Odd on VRing 1 event=0x3f,umask=0x20 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 1 unc_h_ring_bl_used.ccw uncore cache HA BL Ring in Use; Counterclockwise event=0x40,umask=0xcc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_bl_used.ccw_vr0_even uncore cache HA BL Ring in Use; Counterclockwise and Even on VRing 0 event=0x40,umask=0x4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0 unc_h_ring_bl_used.ccw_vr0_odd uncore cache HA BL Ring in Use; Counterclockwise and Odd on VRing 0 event=0x40,umask=0x8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0 unc_h_ring_bl_used.ccw_vr1_even uncore cache HA BL Ring in Use; Counterclockwise and Even on VRing 1 event=0x40,umask=0x40 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 1 unc_h_ring_bl_used.ccw_vr1_odd uncore cache HA BL Ring in Use; Counterclockwise and Odd on VRing 1 event=0x40,umask=0x80 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 1 unc_h_ring_bl_used.cw uncore cache HA BL Ring in Use; Clockwise event=0x40,umask=0x33 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_bl_used.cw_vr0_even uncore cache HA BL Ring in Use; Clockwise and Even on VRing 0 event=0x40,umask=0x1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0 unc_h_ring_bl_used.cw_vr0_odd uncore cache HA BL Ring in Use; Clockwise and Odd on VRing 0 event=0x40,umask=0x2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0 unc_h_ring_bl_used.cw_vr1_even uncore cache HA BL Ring in Use; Clockwise and Even on VRing 1 event=0x40,umask=0x10 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 1 unc_h_ring_bl_used.cw_vr1_odd uncore cache HA BL Ring in Use; Clockwise and Odd on VRing 1 event=0x40,umask=0x20 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 1 unc_h_snoop_resp.rspsfwd uncore cache Snoop Responses Received; RspSFwd event=0x21,umask=0x8 01 Counts the total number of RspI snoop responses received. Whenever a snoops are issued, one or more snoop responses will be returned depending on the topology of the system. In systems larger than 2s, when multiple snoops are returned this will count all the snoops that are received. For example, if 3 snoops were issued and returned RspI, RspS, and RspSFwd; then each of these sub-events would increment by 1.; Filters for a snoop response of RspSFwd. This is returned when a remote caching agent forwards data but holds on to its currently copy. This is common for data and code reads that hit in a remote socket in E or F state unc_h_tracker_cycles_ne uncore cache Tracker Cycles Not Empty event=0x3 01 Counts the number of cycles when the local HA tracker pool is not empty. This can be used with edge detect to identify the number of situations when the pool became empty. This should not be confused with RTID credit usage -- which must be tracked inside each cbo individually -- but represents the actual tracker buffer structure. In other words, this buffer could be completely empty, but there may still be credits in use by the CBos. This stat can be used in conjunction with the occupancy accumulation stat in order to calculate average queue occpancy. HA trackers are allocated as soon as a request enters the HA if an HT (Home Tracker) entry is available and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_txr_ad_occupancy.sched0 uncore cache AD Egress Occupancy; Scheduler 0 event=0x28,umask=0x1 01 AD Egress Occupancy; Filter for occupancy from scheduler bank 0 unc_h_txr_ad_occupancy.sched1 uncore cache AD Egress Occupancy; Scheduler 1 event=0x28,umask=0x2 01 AD Egress Occupancy; Filter for occupancy from scheduler bank 1 unc_h_txr_ak.crd_cbo uncore cache Outbound Ring Transactions on AK: CRD Transactions to Cbo event=0xe,umask=0x2 01 unc_h_txr_ak_occupancy.sched0 uncore cache AK Egress Occupancy; Scheduler 0 event=0x30,umask=0x1 01 AK Egress Occupancy; Filter for occupancy from scheduler bank 0 unc_h_txr_ak_occupancy.sched1 uncore cache AK Egress Occupancy; Scheduler 1 event=0x30,umask=0x2 01 AK Egress Occupancy; Filter for occupancy from scheduler bank 1 unc_h_txr_bl_occupancy.all uncore cache BL Egress Occupancy: All event=0x34,umask=0x3 01 unc_h_txr_bl_occupancy.sched0 uncore cache BL Egress Occupancy; Scheduler 0 event=0x34,umask=0x1 01 BL Egress Occupancy; Filter for occupancy from scheduler bank 0 unc_h_txr_bl_occupancy.sched1 uncore cache BL Egress Occupancy; Scheduler 1 event=0x34,umask=0x2 01 BL Egress Occupancy; Filter for occupancy from scheduler bank 1 unc_i_address_match.merge_count uncore interconnect Address Match (Conflict) Count; Conflict Merges event=0x17,umask=0x2 01 Counts the number of times when an inbound write (from a device to memory or another device) had an address match with another request in the write cache.; When two requests to the same address from the same source are received back to back, it is possible to merge the two of them together unc_i_address_match.stall_count uncore interconnect Address Match (Conflict) Count; Conflict Stalls event=0x17,umask=0x1 01 Counts the number of times when an inbound write (from a device to memory or another device) had an address match with another request in the write cache.; When it is not possible to merge two conflicting requests, a stall event occurs. This is bad for performance unc_i_cache_ack_pending_occupancy.any uncore interconnect Write Ack Pending Occupancy; Any Source event=0x14,umask=0x1 01 Accumulates the number of writes that have acquired ownership but have not yet returned their data to the uncore. These writes are generally queued up in the switch trying to get to the head of their queues so that they can post their data. The queue occuapancy increments when the ACK is received, and decrements when either the data is returned OR a tickle is received and ownership is released. Note that a single tickle can result in multiple decrements.; Tracks only those requests that come from the port specified in the IRP_PmonFilter.OrderingQ register. This register allows one to select one specific queue. It is not possible to monitor multiple queues at a time unc_i_cache_ack_pending_occupancy.source uncore interconnect Write Ack Pending Occupancy; Select Source event=0x14,umask=0x2 01 Accumulates the number of writes that have acquired ownership but have not yet returned their data to the uncore. These writes are generally queued up in the switch trying to get to the head of their queues so that they can post their data. The queue occuapancy increments when the ACK is received, and decrements when either the data is returned OR a tickle is received and ownership is released. Note that a single tickle can result in multiple decrements.; Tracks all requests from any source port unc_i_cache_own_occupancy.any uncore interconnect Outstanding Write Ownership Occupancy; Any Source event=0x13,umask=0x1 01 Accumulates the number of writes (and write prefetches) that are outstanding in the uncore trying to acquire ownership in each cycle. This can be used with the write transaction count to calculate the average write latency in the uncore. The occupancy increments when a write request is issued, and decrements when the data is returned.; Tracks all requests from any source port unc_i_cache_own_occupancy.source uncore interconnect Outstanding Write Ownership Occupancy; Select Source event=0x13,umask=0x2 01 Accumulates the number of writes (and write prefetches) that are outstanding in the uncore trying to acquire ownership in each cycle. This can be used with the write transaction count to calculate the average write latency in the uncore. The occupancy increments when a write request is issued, and decrements when the data is returned.; Tracks only those requests that come from the port specified in the IRP_PmonFilter.OrderingQ register. This register allows one to select one specific queue. It is not possible to monitor multiple queues at a time unc_i_cache_read_occupancy.any uncore interconnect Outstanding Read Occupancy; Any Source event=0x10,umask=0x1 01 Accumulates the number of reads that are outstanding in the uncore in each cycle. This can be used with the read transaction count to calculate the average read latency in the uncore. The occupancy increments when a read request is issued, and decrements when the data is returned.; Tracks all requests from any source port unc_i_cache_read_occupancy.source uncore interconnect Outstanding Read Occupancy; Select Source event=0x10,umask=0x2 01 Accumulates the number of reads that are outstanding in the uncore in each cycle. This can be used with the read transaction count to calculate the average read latency in the uncore. The occupancy increments when a read request is issued, and decrements when the data is returned.; Tracks only those requests that come from the port specified in the IRP_PmonFilter.OrderingQ register. This register allows one to select one specific queue. It is not possible to monitor multiple queues at a time unc_i_cache_write_occupancy.any uncore interconnect Outstanding Write Occupancy; Any Source event=0x11,umask=0x1 01 Accumulates the number of writes (and write prefetches) that are outstanding in the uncore in each cycle. This can be used with the transaction count event to calculate the average latency in the uncore. The occupancy increments when the ownership fetch/prefetch is issued, and decrements the data is returned to the uncore.; Tracks all requests from any source port unc_i_cache_write_occupancy.source uncore interconnect Outstanding Write Occupancy; Select Source event=0x11,umask=0x2 01 Accumulates the number of writes (and write prefetches) that are outstanding in the uncore in each cycle. This can be used with the transaction count event to calculate the average latency in the uncore. The occupancy increments when the ownership fetch/prefetch is issued, and decrements the data is returned to the uncore.; Tracks only those requests that come from the port specified in the IRP_PmonFilter.OrderingQ register. This register allows one to select one specific queue. It is not possible to monitor multiple queues at a time unc_i_rxr_ak_cycles_full uncore interconnect event=0xb 01 Counts the number of cycles when the AK Ingress is full. This queue is where the IRP receives responses from R2PCIe (the ring) unc_i_rxr_ak_occupancy uncore interconnect event=0xc 01 Accumulates the occupancy of the AK Ingress in each cycles. This queue is where the IRP receives responses from R2PCIe (the ring) unc_i_rxr_bl_drs_cycles_full uncore interconnect event=0x4 01 Counts the number of cycles when the BL Ingress is full. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_drs_occupancy uncore interconnect event=0x7 01 Accumulates the occupancy of the BL Ingress in each cycles. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_ncb_cycles_full uncore interconnect event=0x5 01 Counts the number of cycles when the BL Ingress is full. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_ncb_occupancy uncore interconnect event=0x8 01 Accumulates the occupancy of the BL Ingress in each cycles. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_ncs_cycles_full uncore interconnect event=0x6 01 Counts the number of cycles when the BL Ingress is full. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_rxr_bl_ncs_occupancy uncore interconnect event=0x9 01 Accumulates the occupancy of the BL Ingress in each cycles. This queue is where the IRP receives data from R2PCIe (the ring). It is used for data returns from read requests as well as outbound MMIO writes unc_i_tickles.lost_ownership uncore interconnect Tickle Count; Ownership Lost event=0x16,umask=0x1 01 Counts the number of tickles that are received. This is for both explicit (from Cbo) and implicit (internal conflict) tickles.; Tracks the number of requests that lost ownership as a result of a tickle. When a tickle comes in, if the request is not at the head of the queue in the switch, then that request as well as any requests behind it in the switch queue will lose ownership and have to re-acquire it later when they get to the head of the queue. This will therefore track the number of requests that lost ownership and not just the number of tickles unc_i_tickles.top_of_queue uncore interconnect Tickle Count; Data Returned event=0x16,umask=0x2 01 Counts the number of tickles that are received. This is for both explicit (from Cbo) and implicit (internal conflict) tickles.; Tracks the number of cases when a tickle was received but the requests was at the head of the queue in the switch. In this case, data is returned rather than releasing ownership unc_i_transactions.pd_prefetches uncore interconnect Inbound Transaction Count: Read Prefetches event=0x15,umask=0x4 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID unc_i_transactions.rd_prefetches uncore interconnect Inbound Transaction Count; Read Prefetches event=0x15,umask=0x4 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks the number of read prefetches unc_i_transactions.reads uncore interconnect Inbound Transaction Count; Reads event=0x15,umask=0x1 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Tracks only read requests (not including read prefetches) unc_i_transactions.writes uncore interconnect Inbound Transaction Count; Writes event=0x15,umask=0x2 01 Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID.; Trackes only write requests. Each write request should have a prefetch, so there is no need to explicitly track these requests. For writes that are tickled and have to retry, the counter will be incremented for each retry unc_i_write_ordering_stall_cycles uncore interconnect Write Ordering Stalls event=0x1a 01 Counts the number of cycles when there are pending write ACK's in the switch but the switch->IRP pipeline is not utilized unc_q_clockticks uncore interconnect Number of qfclks event=0x14 01 Counts the number of clocks in the QPI LL. This clock runs at 1/8th the GT/s speed of the QPI link. For example, a 8GT/s link will have qfclk or 1GHz. JKT does not support dynamic link speeds, so this frequency is fixed unc_q_match_mask uncore interconnect event=0x38 01 unc_q_message.drs.anydatac uncore interconnect event=0x38 01 unc_q_message.drs.anyresp uncore interconnect event=0x38 01 unc_q_message.drs.anyresp11flits uncore interconnect event=0x38 01 unc_q_message.drs.anyresp9flits uncore interconnect event=0x38 01 unc_q_message.drs.datac_e uncore interconnect event=0x38 01 unc_q_message.drs.datac_e_cmp uncore interconnect event=0x38 01 unc_q_message.drs.datac_e_frcackcnflt uncore interconnect event=0x38 01 unc_q_message.drs.datac_f uncore interconnect event=0x38 01 unc_q_message.drs.datac_f_cmp uncore interconnect event=0x38 01 unc_q_message.drs.datac_f_frcackcnflt uncore interconnect event=0x38 01 unc_q_message.drs.datac_m uncore interconnect event=0x38 01 unc_q_message.drs.wbedata uncore interconnect event=0x38 01 unc_q_message.drs.wbidata uncore interconnect event=0x38 01 unc_q_message.drs.wbsdata uncore interconnect event=0x38 01 unc_q_message.hom.anyreq uncore interconnect event=0x38 01 unc_q_message.hom.anyresp uncore interconnect event=0x38 01 unc_q_message.hom.respfwd uncore interconnect event=0x38 01 unc_q_message.hom.respfwdi uncore interconnect event=0x38 01 unc_q_message.hom.respfwdiwb uncore interconnect event=0x38 01 unc_q_message.hom.respfwds uncore interconnect event=0x38 01 unc_q_message.hom.respfwdswb uncore interconnect event=0x38 01 unc_q_message.hom.respiwb uncore interconnect event=0x38 01 unc_q_message.hom.respswb uncore interconnect event=0x38 01 unc_q_message.ncb.anyint uncore interconnect event=0x38 01 unc_q_message.ncb.anymsg uncore interconnect event=0x38 01 unc_q_message.ncb.anymsg11flits uncore interconnect event=0x38 01 unc_q_message.ncb.anymsg9flits uncore interconnect event=0x38 01 unc_q_message.ncs.anymsg1or2flits uncore interconnect event=0x38 01 unc_q_message.ncs.anymsg3flits uncore interconnect event=0x38 01 unc_q_message.ncs.ncrd uncore interconnect event=0x38 01 unc_q_message.ndr.anycmp uncore interconnect event=0x38 01 unc_q_message.snp.anysnp uncore interconnect event=0x38 01 unc_q_rxl_flits_g0.data uncore interconnect Flits Received - Group 0; Data Tx Flits event=0x1,umask=0x2 01 Counts the number of flits received from the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p.; Number of data flits received over QPI. Each flit contains 64b of data. This includes both DRS and NCB data flits (coherent and non-coherent). This can be used to calculate the data bandwidth of the QPI link. One can get a good picture of the QPI-link characteristics by evaluating the protocol flits, data flits, and idle/null flits. This does not include the header flits that go in data packets unc_q_rxl_flits_g0.non_data uncore interconnect Flits Received - Group 0; Non-Data protocol Tx Flits event=0x1,umask=0x4 01 Counts the number of flits received from the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each flit is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four fits, each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI speed (for example, 8.0 GT/s), the transfers here refer to fits. Therefore, in L0, the system will transfer 1 flit at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as data bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual data and an additional 16 bits of other information. To calculate data bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p.; Number of non-NULL non-data flits received across QPI. This basically tracks the protocol overhead on the QPI link. One can get a good picture of the QPI-link characteristics by evaluating the protocol flits, data flits, and idle/null flits. This includes the header flits for data packets unc_q_rxl_inserts_drs uncore interconnect Rx Flit Buffer Allocations - DRS event=0x9 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only DRS flits unc_q_rxl_inserts_hom uncore interconnect Rx Flit Buffer Allocations - HOM event=0xc 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only HOM flits unc_q_rxl_inserts_ncb uncore interconnect Rx Flit Buffer Allocations - NCB event=0xa 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only NCB flits unc_q_rxl_inserts_ncs uncore interconnect Rx Flit Buffer Allocations - NCS event=0xb 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only NCS flits unc_q_rxl_inserts_ndr uncore interconnect Rx Flit Buffer Allocations - NDR event=0xe 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only NDR flits unc_q_rxl_inserts_snp uncore interconnect Rx Flit Buffer Allocations - SNP event=0xd 01 Number of allocations into the QPI Rx Flit Buffer. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Occupancy event in order to calculate the average flit buffer lifetime. This monitors only SNP flits unc_q_rxl_occupancy_drs uncore interconnect RxQ Occupancy - DRS event=0x15 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors DRS flits only unc_q_rxl_occupancy_hom uncore interconnect RxQ Occupancy - HOM event=0x18 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors HOM flits only unc_q_rxl_occupancy_ncb uncore interconnect RxQ Occupancy - NCB event=0x16 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors NCB flits only unc_q_rxl_occupancy_ncs uncore interconnect RxQ Occupancy - NCS event=0x17 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors NCS flits only unc_q_rxl_occupancy_ndr uncore interconnect RxQ Occupancy - NDR event=0x1a 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors NDR flits only unc_q_rxl_occupancy_snp uncore interconnect RxQ Occupancy - SNP event=0x19 01 Accumulates the number of elements in the QPI RxQ in each cycle. Generally, when data is transmitted across QPI, it will bypass the RxQ and pass directly to the ring interface. If things back up getting transmitted onto the ring, however, it may need to allocate into this buffer, thus increasing the latency. This event can be used in conjunction with the Flit Buffer Not Empty event to calculate average occupancy, or with the Flit Buffer Allocations event to track average lifetime. This monitors SNP flits only unc_q_txr_ak_ndr_credit_acquired.vn0 uncore interconnect R3QPI Egress Credit Occupancy - AK NDR: for VN0 event=0x29,umask=0x1 01 Number of credits into the R3 (for transactions across the BGF) acquired each cycle. Local NDR message class to AK Egress unc_q_txr_ak_ndr_credit_acquired.vn1 uncore interconnect R3QPI Egress Credit Occupancy - AK NDR: for VN1 event=0x29,umask=0x2 01 Number of credits into the R3 (for transactions across the BGF) acquired each cycle. Local NDR message class to AK Egress unc_q_txr_ak_ndr_credit_occupancy.vn0 uncore interconnect R3QPI Egress Credit Occupancy - AK NDR: for VN0 event=0x25,umask=0x1 01 Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle. Local NDR message class to AK Egress unc_q_txr_ak_ndr_credit_occupancy.vn1 uncore interconnect R3QPI Egress Credit Occupancy - AK NDR: for VN1 event=0x25,umask=0x2 01 Occupancy event that tracks the number of credits into the R3 (for transactions across the BGF) available in each cycle. Local NDR message class to AK Egress unc_r3_c_hi_ad_credits_empty.cbo10 uncore interconnect CBox AD Credits Empty event=0x2c,umask=0x4 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 10 unc_r3_c_hi_ad_credits_empty.cbo11 uncore interconnect CBox AD Credits Empty event=0x2c,umask=0x8 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 11 unc_r3_c_hi_ad_credits_empty.cbo12 uncore interconnect CBox AD Credits Empty event=0x2c,umask=0x10 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 12 unc_r3_c_hi_ad_credits_empty.cbo13 uncore interconnect CBox AD Credits Empty event=0x2c,umask=0x20 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 13 unc_r3_c_hi_ad_credits_empty.cbo14 uncore interconnect CBox AD Credits Empty event=0x2c,umask=0x40 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 14&16 unc_r3_c_hi_ad_credits_empty.cbo8 uncore interconnect CBox AD Credits Empty event=0x2c,umask=0x1 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 8 unc_r3_c_hi_ad_credits_empty.cbo9 uncore interconnect CBox AD Credits Empty event=0x2c,umask=0x2 01 No credits available to send to Cbox on the AD Ring (covers higher CBoxes); Cbox 9 unc_r3_c_lo_ad_credits_empty.cbo0 uncore interconnect CBox AD Credits Empty event=0x2b,umask=0x1 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 0 unc_r3_c_lo_ad_credits_empty.cbo1 uncore interconnect CBox AD Credits Empty event=0x2b,umask=0x2 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 1 unc_r3_c_lo_ad_credits_empty.cbo2 uncore interconnect CBox AD Credits Empty event=0x2b,umask=0x4 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 2 unc_r3_c_lo_ad_credits_empty.cbo3 uncore interconnect CBox AD Credits Empty event=0x2b,umask=0x8 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 3 unc_r3_c_lo_ad_credits_empty.cbo4 uncore interconnect CBox AD Credits Empty event=0x2b,umask=0x10 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 4 unc_r3_c_lo_ad_credits_empty.cbo5 uncore interconnect CBox AD Credits Empty event=0x2b,umask=0x20 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 5 unc_r3_c_lo_ad_credits_empty.cbo6 uncore interconnect CBox AD Credits Empty event=0x2b,umask=0x40 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 6 unc_r3_c_lo_ad_credits_empty.cbo7 uncore interconnect CBox AD Credits Empty event=0x2b,umask=0x80 01 No credits available to send to Cbox on the AD Ring (covers lower CBoxes); Cbox 7 unc_r3_ha_r2_bl_credits_empty.ha0 uncore interconnect HA/R2 AD Credits Empty event=0x2f,umask=0x1 01 No credits available to send to either HA or R2 on the BL Ring; HA0 unc_r3_ha_r2_bl_credits_empty.ha1 uncore interconnect HA/R2 AD Credits Empty event=0x2f,umask=0x2 01 No credits available to send to either HA or R2 on the BL Ring; HA1 unc_r3_ha_r2_bl_credits_empty.r2_ncb uncore interconnect HA/R2 AD Credits Empty event=0x2f,umask=0x4 01 No credits available to send to either HA or R2 on the BL Ring; R2 NCB Messages unc_r3_ha_r2_bl_credits_empty.r2_ncs uncore interconnect HA/R2 AD Credits Empty event=0x2f,umask=0x8 01 No credits available to send to either HA or R2 on the BL Ring; R2 NCS Messages unc_r3_qpi0_ad_credits_empty.vn0_hom uncore interconnect QPI0 AD Credits Empty event=0x29,umask=0x2 01 No credits available to send to QPI0 on the AD Ring; VN0 HOM Messages unc_r3_qpi0_ad_credits_empty.vn0_ndr uncore interconnect QPI0 AD Credits Empty event=0x29,umask=0x8 01 No credits available to send to QPI0 on the AD Ring; VN0 NDR Messages unc_r3_qpi0_ad_credits_empty.vn0_snp uncore interconnect QPI0 AD Credits Empty event=0x29,umask=0x4 01 No credits available to send to QPI0 on the AD Ring; VN0 SNP Messages unc_r3_qpi0_ad_credits_empty.vn1_hom uncore interconnect QPI0 AD Credits Empty event=0x29,umask=0x10 01 No credits available to send to QPI0 on the AD Ring; VN1 HOM Messages unc_r3_qpi0_ad_credits_empty.vn1_ndr uncore interconnect QPI0 AD Credits Empty event=0x29,umask=0x40 01 No credits available to send to QPI0 on the AD Ring; VN1 NDR Messages unc_r3_qpi0_ad_credits_empty.vn1_snp uncore interconnect QPI0 AD Credits Empty event=0x29,umask=0x20 01 No credits available to send to QPI0 on the AD Ring; VN1 SNP Messages unc_r3_qpi0_ad_credits_empty.vna uncore interconnect QPI0 AD Credits Empty event=0x29,umask=0x1 01 No credits available to send to QPI0 on the AD Ring; VNA unc_r3_qpi0_bl_credits_empty.vn0_hom uncore interconnect QPI0 BL Credits Empty event=0x2d,umask=0x2 01 No credits available to send to QPI0 on the BL Ring; VN0 HOM Messages unc_r3_qpi0_bl_credits_empty.vn0_ndr uncore interconnect QPI0 BL Credits Empty event=0x2d,umask=0x8 01 No credits available to send to QPI0 on the BL Ring; VN0 NDR Messages unc_r3_qpi0_bl_credits_empty.vn0_snp uncore interconnect QPI0 BL Credits Empty event=0x2d,umask=0x4 01 No credits available to send to QPI0 on the BL Ring; VN0 SNP Messages unc_r3_qpi0_bl_credits_empty.vn1_hom uncore interconnect QPI0 BL Credits Empty event=0x2d,umask=0x10 01 No credits available to send to QPI0 on the BL Ring; VN1 HOM Messages unc_r3_qpi0_bl_credits_empty.vn1_ndr uncore interconnect QPI0 BL Credits Empty event=0x2d,umask=0x40 01 No credits available to send to QPI0 on the BL Ring; VN1 NDR Messages unc_r3_qpi0_bl_credits_empty.vn1_snp uncore interconnect QPI0 BL Credits Empty event=0x2d,umask=0x20 01 No credits available to send to QPI0 on the BL Ring; VN1 SNP Messages unc_r3_qpi0_bl_credits_empty.vna uncore interconnect QPI0 BL Credits Empty event=0x2d,umask=0x1 01 No credits available to send to QPI0 on the BL Ring; VNA unc_r3_qpi1_ad_credits_empty.vn0_hom uncore interconnect QPI1 AD Credits Empty event=0x2a,umask=0x2 01 No credits available to send to QPI1 on the AD Ring; VN0 HOM Messages unc_r3_qpi1_ad_credits_empty.vn0_ndr uncore interconnect QPI1 AD Credits Empty event=0x2a,umask=0x8 01 No credits available to send to QPI1 on the AD Ring; VN0 NDR Messages unc_r3_qpi1_ad_credits_empty.vn0_snp uncore interconnect QPI1 AD Credits Empty event=0x2a,umask=0x4 01 No credits available to send to QPI1 on the AD Ring; VN0 SNP Messages unc_r3_qpi1_ad_credits_empty.vn1_hom uncore interconnect QPI1 AD Credits Empty event=0x2a,umask=0x10 01 No credits available to send to QPI1 on the AD Ring; VN1 HOM Messages unc_r3_qpi1_ad_credits_empty.vn1_ndr uncore interconnect QPI1 AD Credits Empty event=0x2a,umask=0x40 01 No credits available to send to QPI1 on the AD Ring; VN1 NDR Messages unc_r3_qpi1_ad_credits_empty.vn1_snp uncore interconnect QPI1 AD Credits Empty event=0x2a,umask=0x20 01 No credits available to send to QPI1 on the AD Ring; VN1 SNP Messages unc_r3_qpi1_ad_credits_empty.vna uncore interconnect QPI1 AD Credits Empty event=0x2a,umask=0x1 01 No credits available to send to QPI1 on the AD Ring; VNA unc_r3_qpi1_bl_credits_empty.vn0_hom uncore interconnect QPI1 BL Credits Empty event=0x2e,umask=0x2 01 No credits available to send to QPI1 on the BL Ring; VN0 HOM Messages unc_r3_qpi1_bl_credits_empty.vn0_ndr uncore interconnect QPI1 BL Credits Empty event=0x2e,umask=0x8 01 No credits available to send to QPI1 on the BL Ring; VN0 NDR Messages unc_r3_qpi1_bl_credits_empty.vn0_snp uncore interconnect QPI1 BL Credits Empty event=0x2e,umask=0x4 01 No credits available to send to QPI1 on the BL Ring; VN0 SNP Messages unc_r3_qpi1_bl_credits_empty.vn1_hom uncore interconnect QPI1 BL Credits Empty event=0x2e,umask=0x10 01 No credits available to send to QPI1 on the BL Ring; VN1 HOM Messages unc_r3_qpi1_bl_credits_empty.vn1_ndr uncore interconnect QPI1 BL Credits Empty event=0x2e,umask=0x40 01 No credits available to send to QPI1 on the BL Ring; VN1 NDR Messages unc_r3_qpi1_bl_credits_empty.vn1_snp uncore interconnect QPI1 BL Credits Empty event=0x2e,umask=0x20 01 No credits available to send to QPI1 on the BL Ring; VN1 SNP Messages unc_r3_qpi1_bl_credits_empty.vna uncore interconnect QPI1 BL Credits Empty event=0x2e,umask=0x1 01 No credits available to send to QPI1 on the BL Ring; VNA unc_r3_ring_ad_used.ccw uncore interconnect R3 AD Ring in Use; Counterclockwise event=0x7,umask=0xcc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ad_used.ccw_vr0_even uncore interconnect R3 AD Ring in Use; Counterclockwise and Even on VRing 0 event=0x7,umask=0x4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0 unc_r3_ring_ad_used.ccw_vr0_odd uncore interconnect R3 AD Ring in Use; Counterclockwise and Odd on VRing 0 event=0x7,umask=0x8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0 unc_r3_ring_ad_used.cw uncore interconnect R3 AD Ring in Use; Clockwise event=0x7,umask=0x33 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ad_used.cw_vr0_even uncore interconnect R3 AD Ring in Use; Clockwise and Even on VRing 0 event=0x7,umask=0x1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0 unc_r3_ring_ad_used.cw_vr0_odd uncore interconnect R3 AD Ring in Use; Clockwise and Odd on VRing 0 event=0x7,umask=0x2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0 unc_r3_ring_ak_used.ccw uncore interconnect R3 AK Ring in Use; Counterclockwise event=0x8,umask=0xcc 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ak_used.ccw_vr0_even uncore interconnect R3 AK Ring in Use; Counterclockwise and Even on VRing 0 event=0x8,umask=0x4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0 unc_r3_ring_ak_used.ccw_vr0_odd uncore interconnect R3 AK Ring in Use; Counterclockwise and Odd on VRing 0 event=0x8,umask=0x8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0 unc_r3_ring_ak_used.cw uncore interconnect R3 AK Ring in Use; Clockwise event=0x8,umask=0x33 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ak_used.cw_vr0_even uncore interconnect R3 AK Ring in Use; Clockwise and Even on VRing 0 event=0x8,umask=0x1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0 unc_r3_ring_ak_used.cw_vr0_odd uncore interconnect R3 AK Ring in Use; Clockwise and Odd on VRing 0 event=0x8,umask=0x2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0 unc_r3_ring_bl_used.ccw uncore interconnect R3 BL Ring in Use; Counterclockwise event=0x9,umask=0xcc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_bl_used.ccw_vr0_even uncore interconnect R3 BL Ring in Use; Counterclockwise and Even on VRing 0 event=0x9,umask=0x4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0 unc_r3_ring_bl_used.ccw_vr0_odd uncore interconnect R3 BL Ring in Use; Counterclockwise and Odd on VRing 0 event=0x9,umask=0x8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0 unc_r3_ring_bl_used.cw uncore interconnect R3 BL Ring in Use; Clockwise event=0x9,umask=0x33 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_bl_used.cw_vr0_even uncore interconnect R3 BL Ring in Use; Clockwise and Even on VRing 0 event=0x9,umask=0x1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0 unc_r3_ring_bl_used.cw_vr0_odd uncore interconnect R3 BL Ring in Use; Clockwise and Odd on VRing 0 event=0x9,umask=0x2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0 unc_r3_ring_iv_used.any uncore interconnect R2 IV Ring in Use; Any event=0xa,umask=0xff 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. The IV ring is unidirectional. Whether UP or DN is used is dependent on the system programming. Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given time.; Filters any polarity unc_r3_ring_iv_used.ccw uncore interconnect R2 IV Ring in Use; Counterclockwise event=0xa,umask=0xcc 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. The IV ring is unidirectional. Whether UP or DN is used is dependent on the system programming. Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given time.; Filters for Counterclockwise polarity unc_r3_ring_iv_used.cw uncore interconnect R2 IV Ring in Use; Clockwise event=0xa,umask=0x33 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. The IV ring is unidirectional. Whether UP or DN is used is dependent on the system programming. Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given time.; Filters for Clockwise polarity unc_r3_rxr_ad_bypassed uncore interconnect AD Ingress Bypassed event=0x12 01 Counts the number of times when the AD Ingress was bypassed and an incoming transaction was bypassed directly across the BGF and into the qfclk domain unc_r3_rxr_bypassed.ad uncore interconnect Ingress Bypassed event=0x12,umask=0x1 01 Counts the number of times when the Ingress was bypassed and an incoming transaction was bypassed directly across the BGF and into the qfclk domain unc_r3_rxr_occupancy.drs uncore interconnect Ingress Occupancy Accumulator; DRS event=0x13,umask=0x8 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency.; DRS Ingress Queue unc_r3_rxr_occupancy.hom uncore interconnect Ingress Occupancy Accumulator; HOM event=0x13,umask=0x1 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency.; HOM Ingress Queue unc_r3_rxr_occupancy.ncb uncore interconnect Ingress Occupancy Accumulator; NCB event=0x13,umask=0x10 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency.; NCB Ingress Queue unc_r3_rxr_occupancy.ncs uncore interconnect Ingress Occupancy Accumulator; NCS event=0x13,umask=0x20 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency.; NCS Ingress Queue unc_r3_rxr_occupancy.ndr uncore interconnect Ingress Occupancy Accumulator; NDR event=0x13,umask=0x4 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency.; NDR Ingress Queue unc_r3_rxr_occupancy.snp uncore interconnect Ingress Occupancy Accumulator; SNP event=0x13,umask=0x2 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency.; SNP Ingress Queue unc_r3_txr_nack_ccw.ad uncore interconnect Egress NACK; AK CCW event=0x28,umask=0x1 01 BL CounterClockwise Egress Queue unc_r3_txr_nack_ccw.ak uncore interconnect Egress NACK; BL CW event=0x28,umask=0x2 01 AD Clockwise Egress Queue unc_r3_txr_nack_ccw.bl uncore interconnect Egress NACK; BL CCW event=0x28,umask=0x4 01 AD CounterClockwise Egress Queue unc_r3_txr_nack_cw.ad uncore interconnect Egress NACK; AD CW event=0x26,umask=0x1 01 AD Clockwise Egress Queue unc_r3_txr_nack_cw.ak uncore interconnect Egress NACK; AD CCW event=0x26,umask=0x2 01 AD CounterClockwise Egress Queue unc_r3_txr_nack_cw.bl uncore interconnect Egress NACK; AK CW event=0x26,umask=0x4 01 BL Clockwise Egress Queue unc_r3_vna_credits_acquired uncore interconnect VNA credit Acquisitions event=0x33 01 Number of QPI VNA Credit acquisitions. This event can be used in conjunction with the VNA In-Use Accumulator to calculate the average lifetime of a credit holder. VNA credits are used by all message classes in order to communicate across QPI. If a packet is unable to acquire credits, it will then attempt to use credits from the VN0 pool. Note that a single packet may require multiple flit buffers (i.e. when data is being transferred). Therefore, this event will increment by the number of credits acquired in each cycle. Filtering based on message class is not provided. One can count the number of packets transferred in a given message class using an qfclk event unc_r3_vna_credit_cycles_out uncore interconnect Cycles with no VNA credits available event=0x31 01 Number of QPI uclk cycles when the transmitted has no VNA credits available and therefore cannot send any requests on this channel. Note that this does not mean that no flits can be transmitted, as those holding VN0 credits will still (potentially) be able to transmit. Generally it is the goal of the uncore that VNA credits should not run out, as this can substantially throttle back useful QPI bandwidth unc_r3_vna_credit_cycles_used uncore interconnect Cycles with 1 or more VNA credits in use event=0x32 01 Number of QPI uclk cycles with one or more VNA credits in use. This event can be used in conjunction with the VNA In-Use Accumulator to calculate the average number of used VNA credits unc_u_clockticks uncore interconnect event=0 01 unc_u_event_msg.int_prio uncore interconnect VLW Received event=0x42,umask=0x10 01 Virtual Logical Wire (legacy) message were received from Uncore. Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadID unc_u_event_msg.ipi_rcvd uncore interconnect VLW Received event=0x42,umask=0x4 01 Virtual Logical Wire (legacy) message were received from Uncore. Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadID unc_u_event_msg.msi_rcvd uncore interconnect VLW Received event=0x42,umask=0x2 01 Virtual Logical Wire (legacy) message were received from Uncore. Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadID unc_u_event_msg.vlw_rcvd uncore interconnect VLW Received event=0x42,umask=0x1 01 Virtual Logical Wire (legacy) message were received from Uncore. Specify the thread to filter on using NCUPMONCTRLGLCTR.ThreadID unc_u_racu_requests uncore interconnect RACU Request event=0x46 01 unc_r2_iio_credits_reject.drs uncore io R2PCIe IIO Failed to Acquire a Credit; DRS event=0x34,umask=0x8 01 Counts the number of times that a request pending in the BL Ingress attempted to acquire either a NCB or NCS credit to transmit into the IIO, but was rejected because no credits were available. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly).; Credits to the IIO for the DRS message class unc_r2_ring_ad_used.ccw uncore io R2 AD Ring in Use; Counterclockwise event=0x7,umask=0xcc 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ad_used.ccw_vr0_even uncore io R2 AD Ring in Use; Counterclockwise and Even on VRing 0 event=0x7,umask=0x4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0 unc_r2_ring_ad_used.ccw_vr0_odd uncore io R2 AD Ring in Use; Counterclockwise and Odd on VRing 0 event=0x7,umask=0x8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0 unc_r2_ring_ad_used.ccw_vr1_even uncore io R2 AD Ring in Use; Counterclockwise and Even on VRing 1 event=0x7,umask=0x40 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 1 unc_r2_ring_ad_used.ccw_vr1_odd uncore io R2 AD Ring in Use; Counterclockwise and Odd on VRing 1 event=0x7,umask=0x80 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 1 unc_r2_ring_ad_used.cw uncore io R2 AD Ring in Use; Clockwise event=0x7,umask=0x33 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ad_used.cw_vr0_even uncore io R2 AD Ring in Use; Clockwise and Even on VRing 0 event=0x7,umask=0x1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0 unc_r2_ring_ad_used.cw_vr0_odd uncore io R2 AD Ring in Use; Clockwise and Odd on VRing 0 event=0x7,umask=0x2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0 unc_r2_ring_ad_used.cw_vr1_even uncore io R2 AD Ring in Use; Clockwise and Even on VRing 1 event=0x7,umask=0x10 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 1 unc_r2_ring_ad_used.cw_vr1_odd uncore io R2 AD Ring in Use; Clockwise and Odd on VRing 1 event=0x7,umask=0x20 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 1 unc_r2_ring_ak_used.ccw uncore io R2 AK Ring in Use; Counterclockwise event=0x8,umask=0xcc 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ak_used.ccw_vr0_even uncore io R2 AK Ring in Use; Counterclockwise and Even on VRing 0 event=0x8,umask=0x4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0 unc_r2_ring_ak_used.ccw_vr0_odd uncore io R2 AK Ring in Use; Counterclockwise and Odd on VRing 0 event=0x8,umask=0x8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0 unc_r2_ring_ak_used.ccw_vr1_even uncore io R2 AK Ring in Use; Counterclockwise and Even on VRing 1 event=0x8,umask=0x40 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 1 unc_r2_ring_ak_used.ccw_vr1_odd uncore io R2 AK Ring in Use; Counterclockwise and Odd on VRing 1 event=0x8,umask=0x80 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 1 unc_r2_ring_ak_used.cw uncore io R2 AK Ring in Use; Clockwise event=0x8,umask=0x33 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ak_used.cw_vr0_even uncore io R2 AK Ring in Use; Clockwise and Even on VRing 0 event=0x8,umask=0x1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0 unc_r2_ring_ak_used.cw_vr0_odd uncore io R2 AK Ring in Use; Clockwise and Odd on VRing 0 event=0x8,umask=0x2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0 unc_r2_ring_ak_used.cw_vr1_even uncore io R2 AK Ring in Use; Clockwise and Even on VRing 1 event=0x8,umask=0x10 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 1 unc_r2_ring_ak_used.cw_vr1_odd uncore io R2 AK Ring in Use; Clockwise and Odd on VRing 1 event=0x8,umask=0x20 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 1 unc_r2_ring_bl_used.ccw uncore io R2 BL Ring in Use; Counterclockwise event=0x9,umask=0xcc 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_bl_used.ccw_vr0_even uncore io R2 BL Ring in Use; Counterclockwise and Even on VRing 0 event=0x9,umask=0x4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 0 unc_r2_ring_bl_used.ccw_vr0_odd uncore io R2 BL Ring in Use; Counterclockwise and Odd on VRing 0 event=0x9,umask=0x8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 0 unc_r2_ring_bl_used.ccw_vr1_even uncore io R2 BL Ring in Use; Counterclockwise and Even on VRing 1 event=0x9,umask=0x40 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Even ring polarity on Virtual Ring 1 unc_r2_ring_bl_used.ccw_vr1_odd uncore io R2 BL Ring in Use; Counterclockwise and Odd on VRing 1 event=0x9,umask=0x80 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Counterclockwise and Odd ring polarity on Virtual Ring 1 unc_r2_ring_bl_used.cw uncore io R2 BL Ring in Use; Clockwise event=0x9,umask=0x33 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_bl_used.cw_vr0_even uncore io R2 BL Ring in Use; Clockwise and Even on VRing 0 event=0x9,umask=0x1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 0 unc_r2_ring_bl_used.cw_vr0_odd uncore io R2 BL Ring in Use; Clockwise and Odd on VRing 0 event=0x9,umask=0x2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 0 unc_r2_ring_bl_used.cw_vr1_even uncore io R2 BL Ring in Use; Clockwise and Even on VRing 1 event=0x9,umask=0x10 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Even ring polarity on Virtual Ring 1 unc_r2_ring_bl_used.cw_vr1_odd uncore io R2 BL Ring in Use; Clockwise and Odd on VRing 1 event=0x9,umask=0x20 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.; Filters for the Clockwise and Odd ring polarity on Virtual Ring 1 unc_r2_ring_iv_used.any uncore io R2 IV Ring in Use; Any event=0xa,umask=0xff 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. The IV ring is unidirectional. Whether UP or DN is used is dependent on the system programming. Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given time.; Filters any polarity unc_r2_ring_iv_used.ccw uncore io R2 IV Ring in Use; Counterclockwise event=0xa,umask=0xcc 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. The IV ring is unidirectional. Whether UP or DN is used is dependent on the system programming. Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given time.; Filters for Counterclockwise polarity unc_r2_ring_iv_used.cw uncore io R2 IV Ring in Use; Clockwise event=0xa,umask=0x33 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. The IV ring is unidirectional. Whether UP or DN is used is dependent on the system programming. Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given time.; Filters for Clockwise polarity unc_r2_rxr_ak_bounces uncore io AK Ingress Bounced event=0x12 01 Counts the number of times when a request destined for the AK ingress bounced unc_r2_rxr_ak_bounces.ccw uncore io AK Ingress Bounced; Counterclockwise event=0x12,umask=0x2 01 Counts the number of times when a request destined for the AK ingress bounced unc_r2_rxr_ak_bounces.cw uncore io AK Ingress Bounced; Clockwise event=0x12,umask=0x1 01 Counts the number of times when a request destined for the AK ingress bounced unc_r2_txr_nack_ccw.ad uncore io Egress CCW NACK; AD CCW event=0x28,umask=0x1 01 AD CounterClockwise Egress Queue unc_r2_txr_nack_ccw.ak uncore io Egress CCW NACK; AK CCW event=0x28,umask=0x2 01 AK CounterClockwise Egress Queue unc_r2_txr_nack_ccw.bl uncore io Egress CCW NACK; BL CCW event=0x28,umask=0x4 01 BL CounterClockwise Egress Queue unc_r2_txr_nack_cw.ad uncore io Egress CW NACK; AD CW event=0x26,umask=0x1 01 AD Clockwise Egress Queue unc_r2_txr_nack_cw.ak uncore io Egress CW NACK; AK CW event=0x26,umask=0x2 01 AK Clockwise Egress Queue unc_r2_txr_nack_cw.bl uncore io Egress CW NACK; BL CW event=0x26,umask=0x4 01 BL Clockwise Egress Queue unc_m_power_pcu_throttling uncore memory event=0x42 01 unc_m_rd_cas_rank0.bank0 uncore memory RD_CAS Access to Rank 0; Bank 0 event=0xb0,umask=0x1 01 unc_m_rd_cas_rank0.bank1 uncore memory RD_CAS Access to Rank 0; Bank 1 event=0xb0,umask=0x2 01 unc_m_rd_cas_rank0.bank2 uncore memory RD_CAS Access to Rank 0; Bank 2 event=0xb0,umask=0x4 01 unc_m_rd_cas_rank0.bank3 uncore memory RD_CAS Access to Rank 0; Bank 3 event=0xb0,umask=0x8 01 unc_m_rd_cas_rank0.bank4 uncore memory RD_CAS Access to Rank 0; Bank 4 event=0xb0,umask=0x10 01 unc_m_rd_cas_rank0.bank5 uncore memory RD_CAS Access to Rank 0; Bank 5 event=0xb0,umask=0x20 01 unc_m_rd_cas_rank0.bank6 uncore memory RD_CAS Access to Rank 0; Bank 6 event=0xb0,umask=0x40 01 unc_m_rd_cas_rank0.bank7 uncore memory RD_CAS Access to Rank 0; Bank 7 event=0xb0,umask=0x80 01 unc_m_rd_cas_rank1.bank0 uncore memory RD_CAS Access to Rank 1; Bank 0 event=0xb1,umask=0x1 01 unc_m_rd_cas_rank1.bank1 uncore memory RD_CAS Access to Rank 1; Bank 1 event=0xb1,umask=0x2 01 unc_m_rd_cas_rank1.bank2 uncore memory RD_CAS Access to Rank 1; Bank 2 event=0xb1,umask=0x4 01 unc_m_rd_cas_rank1.bank3 uncore memory RD_CAS Access to Rank 1; Bank 3 event=0xb1,umask=0x8 01 unc_m_rd_cas_rank1.bank4 uncore memory RD_CAS Access to Rank 1; Bank 4 event=0xb1,umask=0x10 01 unc_m_rd_cas_rank1.bank5 uncore memory RD_CAS Access to Rank 1; Bank 5 event=0xb1,umask=0x20 01 unc_m_rd_cas_rank1.bank6 uncore memory RD_CAS Access to Rank 1; Bank 6 event=0xb1,umask=0x40 01 unc_m_rd_cas_rank1.bank7 uncore memory RD_CAS Access to Rank 1; Bank 7 event=0xb1,umask=0x80 01 unc_m_rd_cas_rank2.bank0 uncore memory RD_CAS Access to Rank 2; Bank 0 event=0xb2,umask=0x1 01 unc_m_rd_cas_rank2.bank1 uncore memory RD_CAS Access to Rank 2; Bank 1 event=0xb2,umask=0x2 01 unc_m_rd_cas_rank2.bank2 uncore memory RD_CAS Access to Rank 2; Bank 2 event=0xb2,umask=0x4 01 unc_m_rd_cas_rank2.bank3 uncore memory RD_CAS Access to Rank 2; Bank 3 event=0xb2,umask=0x8 01 unc_m_rd_cas_rank2.bank4 uncore memory RD_CAS Access to Rank 2; Bank 4 event=0xb2,umask=0x10 01 unc_m_rd_cas_rank2.bank5 uncore memory RD_CAS Access to Rank 2; Bank 5 event=0xb2,umask=0x20 01 unc_m_rd_cas_rank2.bank6 uncore memory RD_CAS Access to Rank 2; Bank 6 event=0xb2,umask=0x40 01 unc_m_rd_cas_rank2.bank7 uncore memory RD_CAS Access to Rank 2; Bank 7 event=0xb2,umask=0x80 01 unc_m_rd_cas_rank3.bank0 uncore memory RD_CAS Access to Rank 3; Bank 0 event=0xb3,umask=0x1 01 unc_m_rd_cas_rank3.bank1 uncore memory RD_CAS Access to Rank 3; Bank 1 event=0xb3,umask=0x2 01 unc_m_rd_cas_rank3.bank2 uncore memory RD_CAS Access to Rank 3; Bank 2 event=0xb3,umask=0x4 01 unc_m_rd_cas_rank3.bank3 uncore memory RD_CAS Access to Rank 3; Bank 3 event=0xb3,umask=0x8 01 unc_m_rd_cas_rank3.bank4 uncore memory RD_CAS Access to Rank 3; Bank 4 event=0xb3,umask=0x10 01 unc_m_rd_cas_rank3.bank5 uncore memory RD_CAS Access to Rank 3; Bank 5 event=0xb3,umask=0x20 01 unc_m_rd_cas_rank3.bank6 uncore memory RD_CAS Access to Rank 3; Bank 6 event=0xb3,umask=0x40 01 unc_m_rd_cas_rank3.bank7 uncore memory RD_CAS Access to Rank 3; Bank 7 event=0xb3,umask=0x80 01 unc_m_rd_cas_rank4.bank0 uncore memory RD_CAS Access to Rank 4; Bank 0 event=0xb4,umask=0x1 01 unc_m_rd_cas_rank4.bank1 uncore memory RD_CAS Access to Rank 4; Bank 1 event=0xb4,umask=0x2 01 unc_m_rd_cas_rank4.bank2 uncore memory RD_CAS Access to Rank 4; Bank 2 event=0xb4,umask=0x4 01 unc_m_rd_cas_rank4.bank3 uncore memory RD_CAS Access to Rank 4; Bank 3 event=0xb4,umask=0x8 01 unc_m_rd_cas_rank4.bank4 uncore memory RD_CAS Access to Rank 4; Bank 4 event=0xb4,umask=0x10 01 unc_m_rd_cas_rank4.bank5 uncore memory RD_CAS Access to Rank 4; Bank 5 event=0xb4,umask=0x20 01 unc_m_rd_cas_rank4.bank6 uncore memory RD_CAS Access to Rank 4; Bank 6 event=0xb4,umask=0x40 01 unc_m_rd_cas_rank4.bank7 uncore memory RD_CAS Access to Rank 4; Bank 7 event=0xb4,umask=0x80 01 unc_m_rd_cas_rank5.bank0 uncore memory RD_CAS Access to Rank 5; Bank 0 event=0xb5,umask=0x1 01 unc_m_rd_cas_rank5.bank1 uncore memory RD_CAS Access to Rank 5; Bank 1 event=0xb5,umask=0x2 01 unc_m_rd_cas_rank5.bank2 uncore memory RD_CAS Access to Rank 5; Bank 2 event=0xb5,umask=0x4 01 unc_m_rd_cas_rank5.bank3 uncore memory RD_CAS Access to Rank 5; Bank 3 event=0xb5,umask=0x8 01 unc_m_rd_cas_rank5.bank4 uncore memory RD_CAS Access to Rank 5; Bank 4 event=0xb5,umask=0x10 01 unc_m_rd_cas_rank5.bank5 uncore memory RD_CAS Access to Rank 5; Bank 5 event=0xb5,umask=0x20 01 unc_m_rd_cas_rank5.bank6 uncore memory RD_CAS Access to Rank 5; Bank 6 event=0xb5,umask=0x40 01 unc_m_rd_cas_rank5.bank7 uncore memory RD_CAS Access to Rank 5; Bank 7 event=0xb5,umask=0x80 01 unc_m_rd_cas_rank6.bank0 uncore memory RD_CAS Access to Rank 6; Bank 0 event=0xb6,umask=0x1 01 unc_m_rd_cas_rank6.bank1 uncore memory RD_CAS Access to Rank 6; Bank 1 event=0xb6,umask=0x2 01 unc_m_rd_cas_rank6.bank2 uncore memory RD_CAS Access to Rank 6; Bank 2 event=0xb6,umask=0x4 01 unc_m_rd_cas_rank6.bank3 uncore memory RD_CAS Access to Rank 6; Bank 3 event=0xb6,umask=0x8 01 unc_m_rd_cas_rank6.bank4 uncore memory RD_CAS Access to Rank 6; Bank 4 event=0xb6,umask=0x10 01 unc_m_rd_cas_rank6.bank5 uncore memory RD_CAS Access to Rank 6; Bank 5 event=0xb6,umask=0x20 01 unc_m_rd_cas_rank6.bank6 uncore memory RD_CAS Access to Rank 6; Bank 6 event=0xb6,umask=0x40 01 unc_m_rd_cas_rank6.bank7 uncore memory RD_CAS Access to Rank 6; Bank 7 event=0xb6,umask=0x80 01 unc_m_rd_cas_rank7.bank0 uncore memory RD_CAS Access to Rank 7; Bank 0 event=0xb7,umask=0x1 01 unc_m_rd_cas_rank7.bank1 uncore memory RD_CAS Access to Rank 7; Bank 1 event=0xb7,umask=0x2 01 unc_m_rd_cas_rank7.bank2 uncore memory RD_CAS Access to Rank 7; Bank 2 event=0xb7,umask=0x4 01 unc_m_rd_cas_rank7.bank3 uncore memory RD_CAS Access to Rank 7; Bank 3 event=0xb7,umask=0x8 01 unc_m_rd_cas_rank7.bank4 uncore memory RD_CAS Access to Rank 7; Bank 4 event=0xb7,umask=0x10 01 unc_m_rd_cas_rank7.bank5 uncore memory RD_CAS Access to Rank 7; Bank 5 event=0xb7,umask=0x20 01 unc_m_rd_cas_rank7.bank6 uncore memory RD_CAS Access to Rank 7; Bank 6 event=0xb7,umask=0x40 01 unc_m_rd_cas_rank7.bank7 uncore memory RD_CAS Access to Rank 7; Bank 7 event=0xb7,umask=0x80 01 unc_m_wpq_inserts uncore memory Write Pending Queue Allocations event=0x20 01 Counts the number of allocations into the Write Pending Queue. This can then be used to calculate the average queuing latency (in conjunction with the WPQ occupancy count). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have posted to the iMC unc_m_wr_cas_rank0.bank0 uncore memory WR_CAS Access to Rank 0; Bank 0 event=0xb8,umask=0x1 01 unc_m_wr_cas_rank0.bank1 uncore memory WR_CAS Access to Rank 0; Bank 1 event=0xb8,umask=0x2 01 unc_m_wr_cas_rank0.bank2 uncore memory WR_CAS Access to Rank 0; Bank 2 event=0xb8,umask=0x4 01 unc_m_wr_cas_rank0.bank3 uncore memory WR_CAS Access to Rank 0; Bank 3 event=0xb8,umask=0x8 01 unc_m_wr_cas_rank0.bank4 uncore memory WR_CAS Access to Rank 0; Bank 4 event=0xb8,umask=0x10 01 unc_m_wr_cas_rank0.bank5 uncore memory WR_CAS Access to Rank 0; Bank 5 event=0xb8,umask=0x20 01 unc_m_wr_cas_rank0.bank6 uncore memory WR_CAS Access to Rank 0; Bank 6 event=0xb8,umask=0x40 01 unc_m_wr_cas_rank0.bank7 uncore memory WR_CAS Access to Rank 0; Bank 7 event=0xb8,umask=0x80 01 unc_m_wr_cas_rank1.bank0 uncore memory WR_CAS Access to Rank 1; Bank 0 event=0xb9,umask=0x1 01 unc_m_wr_cas_rank1.bank1 uncore memory WR_CAS Access to Rank 1; Bank 1 event=0xb9,umask=0x2 01 unc_m_wr_cas_rank1.bank2 uncore memory WR_CAS Access to Rank 1; Bank 2 event=0xb9,umask=0x4 01 unc_m_wr_cas_rank1.bank3 uncore memory WR_CAS Access to Rank 1; Bank 3 event=0xb9,umask=0x8 01 unc_m_wr_cas_rank1.bank4 uncore memory WR_CAS Access to Rank 1; Bank 4 event=0xb9,umask=0x10 01 unc_m_wr_cas_rank1.bank5 uncore memory WR_CAS Access to Rank 1; Bank 5 event=0xb9,umask=0x20 01 unc_m_wr_cas_rank1.bank6 uncore memory WR_CAS Access to Rank 1; Bank 6 event=0xb9,umask=0x40 01 unc_m_wr_cas_rank1.bank7 uncore memory WR_CAS Access to Rank 1; Bank 7 event=0xb9,umask=0x80 01 unc_m_wr_cas_rank2.bank0 uncore memory WR_CAS Access to Rank 2; Bank 0 event=0xba,umask=0x1 01 unc_m_wr_cas_rank2.bank1 uncore memory WR_CAS Access to Rank 2; Bank 1 event=0xba,umask=0x2 01 unc_m_wr_cas_rank2.bank2 uncore memory WR_CAS Access to Rank 2; Bank 2 event=0xba,umask=0x4 01 unc_m_wr_cas_rank2.bank3 uncore memory WR_CAS Access to Rank 2; Bank 3 event=0xba,umask=0x8 01 unc_m_wr_cas_rank2.bank4 uncore memory WR_CAS Access to Rank 2; Bank 4 event=0xba,umask=0x10 01 unc_m_wr_cas_rank2.bank5 uncore memory WR_CAS Access to Rank 2; Bank 5 event=0xba,umask=0x20 01 unc_m_wr_cas_rank2.bank6 uncore memory WR_CAS Access to Rank 2; Bank 6 event=0xba,umask=0x40 01 unc_m_wr_cas_rank2.bank7 uncore memory WR_CAS Access to Rank 2; Bank 7 event=0xba,umask=0x80 01 unc_m_wr_cas_rank3.bank0 uncore memory WR_CAS Access to Rank 3; Bank 0 event=0xbb,umask=0x1 01 unc_m_wr_cas_rank3.bank1 uncore memory WR_CAS Access to Rank 3; Bank 1 event=0xbb,umask=0x2 01 unc_m_wr_cas_rank3.bank2 uncore memory WR_CAS Access to Rank 3; Bank 2 event=0xbb,umask=0x4 01 unc_m_wr_cas_rank3.bank3 uncore memory WR_CAS Access to Rank 3; Bank 3 event=0xbb,umask=0x8 01 unc_m_wr_cas_rank3.bank4 uncore memory WR_CAS Access to Rank 3; Bank 4 event=0xbb,umask=0x10 01 unc_m_wr_cas_rank3.bank5 uncore memory WR_CAS Access to Rank 3; Bank 5 event=0xbb,umask=0x20 01 unc_m_wr_cas_rank3.bank6 uncore memory WR_CAS Access to Rank 3; Bank 6 event=0xbb,umask=0x40 01 unc_m_wr_cas_rank3.bank7 uncore memory WR_CAS Access to Rank 3; Bank 7 event=0xbb,umask=0x80 01 unc_m_wr_cas_rank4.bank0 uncore memory WR_CAS Access to Rank 4; Bank 0 event=0xbc,umask=0x1 01 unc_m_wr_cas_rank4.bank1 uncore memory WR_CAS Access to Rank 4; Bank 1 event=0xbc,umask=0x2 01 unc_m_wr_cas_rank4.bank2 uncore memory WR_CAS Access to Rank 4; Bank 2 event=0xbc,umask=0x4 01 unc_m_wr_cas_rank4.bank3 uncore memory WR_CAS Access to Rank 4; Bank 3 event=0xbc,umask=0x8 01 unc_m_wr_cas_rank4.bank4 uncore memory WR_CAS Access to Rank 4; Bank 4 event=0xbc,umask=0x10 01 unc_m_wr_cas_rank4.bank5 uncore memory WR_CAS Access to Rank 4; Bank 5 event=0xbc,umask=0x20 01 unc_m_wr_cas_rank4.bank6 uncore memory WR_CAS Access to Rank 4; Bank 6 event=0xbc,umask=0x40 01 unc_m_wr_cas_rank4.bank7 uncore memory WR_CAS Access to Rank 4; Bank 7 event=0xbc,umask=0x80 01 unc_m_wr_cas_rank5.bank0 uncore memory WR_CAS Access to Rank 5; Bank 0 event=0xbd,umask=0x1 01 unc_m_wr_cas_rank5.bank1 uncore memory WR_CAS Access to Rank 5; Bank 1 event=0xbd,umask=0x2 01 unc_m_wr_cas_rank5.bank2 uncore memory WR_CAS Access to Rank 5; Bank 2 event=0xbd,umask=0x4 01 unc_m_wr_cas_rank5.bank3 uncore memory WR_CAS Access to Rank 5; Bank 3 event=0xbd,umask=0x8 01 unc_m_wr_cas_rank5.bank4 uncore memory WR_CAS Access to Rank 5; Bank 4 event=0xbd,umask=0x10 01 unc_m_wr_cas_rank5.bank5 uncore memory WR_CAS Access to Rank 5; Bank 5 event=0xbd,umask=0x20 01 unc_m_wr_cas_rank5.bank6 uncore memory WR_CAS Access to Rank 5; Bank 6 event=0xbd,umask=0x40 01 unc_m_wr_cas_rank5.bank7 uncore memory WR_CAS Access to Rank 5; Bank 7 event=0xbd,umask=0x80 01 unc_m_wr_cas_rank6.bank0 uncore memory WR_CAS Access to Rank 6; Bank 0 event=0xbe,umask=0x1 01 unc_m_wr_cas_rank6.bank1 uncore memory WR_CAS Access to Rank 6; Bank 1 event=0xbe,umask=0x2 01 unc_m_wr_cas_rank6.bank2 uncore memory WR_CAS Access to Rank 6; Bank 2 event=0xbe,umask=0x4 01 unc_m_wr_cas_rank6.bank3 uncore memory WR_CAS Access to Rank 6; Bank 3 event=0xbe,umask=0x8 01 unc_m_wr_cas_rank6.bank4 uncore memory WR_CAS Access to Rank 6; Bank 4 event=0xbe,umask=0x10 01 unc_m_wr_cas_rank6.bank5 uncore memory WR_CAS Access to Rank 6; Bank 5 event=0xbe,umask=0x20 01 unc_m_wr_cas_rank6.bank6 uncore memory WR_CAS Access to Rank 6; Bank 6 event=0xbe,umask=0x40 01 unc_m_wr_cas_rank6.bank7 uncore memory WR_CAS Access to Rank 6; Bank 7 event=0xbe,umask=0x80 01 unc_m_wr_cas_rank7.bank0 uncore memory WR_CAS Access to Rank 7; Bank 0 event=0xbf,umask=0x1 01 unc_m_wr_cas_rank7.bank1 uncore memory WR_CAS Access to Rank 7; Bank 1 event=0xbf,umask=0x2 01 unc_m_wr_cas_rank7.bank2 uncore memory WR_CAS Access to Rank 7; Bank 2 event=0xbf,umask=0x4 01 unc_m_wr_cas_rank7.bank3 uncore memory WR_CAS Access to Rank 7; Bank 3 event=0xbf,umask=0x8 01 unc_m_wr_cas_rank7.bank4 uncore memory WR_CAS Access to Rank 7; Bank 4 event=0xbf,umask=0x10 01 unc_m_wr_cas_rank7.bank5 uncore memory WR_CAS Access to Rank 7; Bank 5 event=0xbf,umask=0x20 01 unc_m_wr_cas_rank7.bank6 uncore memory WR_CAS Access to Rank 7; Bank 6 event=0xbf,umask=0x40 01 unc_m_wr_cas_rank7.bank7 uncore memory WR_CAS Access to Rank 7; Bank 7 event=0xbf,umask=0x80 01 unc_p_core0_transition_cycles uncore power Core 0 C State Transition Cycles event=0x70 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core10_transition_cycles uncore power Core 10 C State Transition Cycles event=0x7a 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core11_transition_cycles uncore power Core 11 C State Transition Cycles event=0x7b 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core12_transition_cycles uncore power Core 12 C State Transition Cycles event=0x7c 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core13_transition_cycles uncore power Core 13 C State Transition Cycles event=0x7d 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core14_transition_cycles uncore power Core 14 C State Transition Cycles event=0x7e 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core1_transition_cycles uncore power Core 1 C State Transition Cycles event=0x71 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core2_transition_cycles uncore power Core 2 C State Transition Cycles event=0x72 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core3_transition_cycles uncore power Core 3 C State Transition Cycles event=0x73 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core4_transition_cycles uncore power Core 4 C State Transition Cycles event=0x74 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core5_transition_cycles uncore power Core 5 C State Transition Cycles event=0x75 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core6_transition_cycles uncore power Core 6 C State Transition Cycles event=0x76 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core7_transition_cycles uncore power Core 7 C State Transition Cycles event=0x77 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core8_transition_cycles uncore power Core 8 C State Transition Cycles event=0x78 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core9_transition_cycles uncore power Core 9 C State Transition Cycles event=0x79 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_delayed_c_state_abort_core0 uncore power Deep C State Rejection - Core 0 event=0x17 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core1 uncore power Deep C State Rejection - Core 1 event=0x18 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core10 uncore power Deep C State Rejection - Core 10 event=0x21 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core11 uncore power Deep C State Rejection - Core 11 event=0x22 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core12 uncore power Deep C State Rejection - Core 12 event=0x23 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core13 uncore power Deep C State Rejection - Core 13 event=0x24 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core14 uncore power Deep C State Rejection - Core 14 event=0x25 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core2 uncore power Deep C State Rejection - Core 2 event=0x19 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core3 uncore power Deep C State Rejection - Core 3 event=0x1a 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core4 uncore power Deep C State Rejection - Core 4 event=0x1b 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core5 uncore power Deep C State Rejection - Core 5 event=0x1c 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core6 uncore power Deep C State Rejection - Core 6 event=0x1d 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core7 uncore power Deep C State Rejection - Core 7 event=0x1e 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core8 uncore power Deep C State Rejection - Core 8 event=0x1f 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_delayed_c_state_abort_core9 uncore power Deep C State Rejection - Core 9 event=0x20 01 Number of times that a deep C state was requested, but the delayed C state algorithm rejected the deep sleep state. In other words, a wake event occurred before the timer expired that causes a transition into the deeper C state unc_p_demotions_core0 uncore power Core 0 C State Demotions event=0x1e 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core1 uncore power Core 1 C State Demotions event=0x1f 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core10 uncore power Core 10 C State Demotions event=0x42 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core11 uncore power Core 11 C State Demotions event=0x43 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core12 uncore power Core 12 C State Demotions event=0x44 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core13 uncore power Core 13 C State Demotions event=0x45 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core14 uncore power Core 14 C State Demotions event=0x46 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core2 uncore power Core 2 C State Demotions event=0x20 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core3 uncore power Core 3 C State Demotions event=0x21 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core4 uncore power Core 4 C State Demotions event=0x22 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core5 uncore power Core 5 C State Demotions event=0x23 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core6 uncore power Core 6 C State Demotions event=0x24 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core7 uncore power Core 7 C State Demotions event=0x25 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core8 uncore power Core 8 C State Demotions event=0x40 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core9 uncore power Core 9 C State Demotions event=0x41 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_freq_max_current_cycles uncore power Current Strongest Upper Limit Cycles event=0x7 01 Counts the number of cycles when current is the upper limit on frequency unc_p_freq_min_io_p_cycles uncore power IO P Limit Strongest Lower Limit Cycles event=0x61 01 Counts the number of cycles when IO P Limit is preventing us from dropping the frequency lower. This algorithm monitors the needs to the IO subsystem on both local and remote sockets and will maintain a frequency high enough to maintain good IO BW. This is necessary for when all the IA cores on a socket are idle but a user still would like to maintain high IO Bandwidth unc_p_freq_min_perf_p_cycles uncore power Perf P Limit Strongest Lower Limit Cycles event=0x62 01 Counts the number of cycles when Perf P Limit is preventing us from dropping the frequency lower. Perf P Limit is an algorithm that takes input from remote sockets when determining if a socket should drop it's frequency down. This is largely to minimize increases in snoop and remote read latencies unc_p_freq_trans_cycles uncore power Cycles spent changing Frequency event=0x60 01 Counts the number of cycles when the system is changing frequency. This can not be filtered by thread ID. One can also use it with the occupancy counter that monitors number of threads in C0 to estimate the performance impact that frequency transitions had on the system unc_p_pkg_c_exit_latency uncore power Package C State Exit Latency event=0x26 01 Counts the number of cycles that the package is transitioning from package C2 to C3 unc_p_pkg_c_exit_latency_sel uncore power Package C State Exit Latency event=0x26 01 Counts the number of cycles that the package is transitioning from package C2 to C3 unc_p_pkg_c_state_residency_c0_cycles uncore power Package C State Residency - C0 event=0x2a 01 Counts the number of cycles that the package is in C0 unc_p_pkg_c_state_residency_c2_cycles uncore power Package C State Residency - C2 event=0x2b 01 Counts the number of cycles that the package is in C2 unc_p_pkg_c_state_residency_c3_cycles uncore power Package C State Residency - C3 event=0x2c 01 Counts the number of cycles that the package is in C3 unc_p_pkg_c_state_residency_c6_cycles uncore power Package C State Residency - C6 event=0x2d 01 Counts the number of cycles that the package is in C6 unc_p_total_transition_cycles uncore power Total Core C State Transition Cycles event=0x63 01 Number of cycles spent performing core C state transitions across all cores unc_p_volt_trans_cycles_change uncore power Cycles Changing Voltage event=0x3 01 Counts the number of cycles when the system is changing voltage. There is no filtering supported with this event. One can use it as a simple event, or use it conjunction with the occupancy events to monitor the number of cores or threads that were impacted by the transition. This event is calculated by or'ing together the increasing and decreasing events unc_p_volt_trans_cycles_decrease uncore power Cycles Decreasing Voltage event=0x2 01 Counts the number of cycles when the system is decreasing voltage. There is no filtering supported with this event. One can use it as a simple event, or use it conjunction with the occupancy events to monitor the number of cores or threads that were impacted by the transition unc_p_volt_trans_cycles_increase uncore power Cycles Increasing Voltage event=0x1 01 Counts the number of cycles when the system is increasing voltage. There is no filtering supported with this event. One can use it as a simple event, or use it conjunction with the occupancy events to monitor the number of cores or threads that were impacted by the transition unc_p_vr_hot_cycles uncore power VR Hot event=0x32 01 dtlb_load_misses.demand_ld_walk_completed virtual memory Demand load Miss in all translation lookaside buffer (TLB) levels causes a page walk that completes of any page size event=0x8,period=100003,umask=0x82 00 dtlb_load_misses.demand_ld_walk_duration virtual memory Demand load cycles page miss handler (PMH) is busy with this walk event=0x8,period=2000003,umask=0x84 00 l1d.allocated_in_m cache Allocated L1D data cache lines in M state event=0x51,period=2000003,umask=0x2 00 l1d.all_m_replacement cache Cache lines in M state evicted out of L1D due to Snoop HitM or dirty line replacement event=0x51,period=2000003,umask=0x8 00 l1d.eviction cache L1D data cache lines in M state evicted due to replacement event=0x51,period=2000003,umask=0x4 00 l1d.replacement cache L1D data line replacements event=0x51,period=2000003,umask=0x1 00 This event counts L1D data line replacements. Replacements occur when a new line is brought into the cache, causing eviction of a line loaded earlier l1d_blocks.bank_conflict_cycles cache Cycles when dispatched loads are cancelled due to L1D bank conflicts with other load ports event=0xbf,cmask=1,period=100003,umask=0x5 00 l1d_pend_miss.pending cache L1D miss outstanding duration in cycles event=0x48,period=2000003,umask=0x1 00 l2_l1d_wb_rqsts.hit_e cache Not rejected writebacks from L1D to L2 cache lines in E state event=0x28,period=200003,umask=0x4 00 l2_l1d_wb_rqsts.hit_m cache Not rejected writebacks from L1D to L2 cache lines in M state event=0x28,period=200003,umask=0x8 00 l2_l1d_wb_rqsts.hit_s cache Not rejected writebacks from L1D to L2 cache lines in S state event=0x28,period=200003,umask=0x2 00 l2_l1d_wb_rqsts.miss cache Count the number of modified Lines evicted from L1 and missed L2. (Non-rejected WBs from the DCU.) event=0x28,period=200003,umask=0x1 00 l2_lines_in.e cache L2 cache lines in E state filling L2 event=0xf1,period=100003,umask=0x4 00 l2_lines_in.i cache L2 cache lines in I state filling L2 event=0xf1,period=100003,umask=0x1 00 l2_lines_in.s cache L2 cache lines in S state filling L2 event=0xf1,period=100003,umask=0x2 00 l2_lines_out.demand_clean cache Clean L2 cache lines evicted by demand event=0xf2,period=100003,umask=0x1 00 l2_lines_out.demand_dirty cache Dirty L2 cache lines evicted by demand event=0xf2,period=100003,umask=0x2 00 l2_lines_out.dirty_all cache Dirty L2 cache lines filling the L2 event=0xf2,period=100003,umask=0xa 00 l2_lines_out.pf_clean cache Clean L2 cache lines evicted by L2 prefetch event=0xf2,period=100003,umask=0x4 00 l2_lines_out.pf_dirty cache Dirty L2 cache lines evicted by L2 prefetch event=0xf2,period=100003,umask=0x8 00 l2_rqsts.all_code_rd cache L2 code requests event=0x24,period=200003,umask=0x30 00 l2_rqsts.all_demand_data_rd cache Demand Data Read requests event=0x24,period=200003,umask=0x3 00 l2_rqsts.all_pf cache Requests from L2 hardware prefetchers event=0x24,period=200003,umask=0xc0 00 l2_rqsts.all_rfo cache RFO requests to L2 cache event=0x24,period=200003,umask=0xc 00 l2_rqsts.code_rd_hit cache L2 cache hits when fetching instructions, code reads event=0x24,period=200003,umask=0x10 00 l2_rqsts.code_rd_miss cache L2 cache misses when fetching instructions event=0x24,period=200003,umask=0x20 00 l2_rqsts.demand_data_rd_hit cache Demand Data Read requests that hit L2 cache event=0x24,period=200003,umask=0x1 00 l2_rqsts.pf_hit cache Requests from the L2 hardware prefetchers that hit L2 cache event=0x24,period=200003,umask=0x40 00 l2_rqsts.pf_miss cache Requests from the L2 hardware prefetchers that miss L2 cache event=0x24,period=200003,umask=0x80 00 l2_rqsts.rfo_hit cache RFO requests that hit L2 cache event=0x24,period=200003,umask=0x4 00 l2_rqsts.rfo_miss cache RFO requests that miss L2 cache event=0x24,period=200003,umask=0x8 00 l2_store_lock_rqsts.all cache RFOs that access cache lines in any state event=0x27,period=200003,umask=0xf 00 l2_store_lock_rqsts.hit_e cache RFOs that hit cache lines in E state event=0x27,period=200003,umask=0x4 00 l2_store_lock_rqsts.hit_m cache RFOs that hit cache lines in M state event=0x27,period=200003,umask=0x8 00 l2_store_lock_rqsts.miss cache RFOs that miss cache lines event=0x27,period=200003,umask=0x1 00 l2_trans.all_pf cache L2 or LLC HW prefetches that access L2 cache event=0xf0,period=200003,umask=0x8 00 l2_trans.all_requests cache Transactions accessing L2 pipe event=0xf0,period=200003,umask=0x80 00 l2_trans.code_rd cache L2 cache accesses when fetching instructions event=0xf0,period=200003,umask=0x4 00 l2_trans.demand_data_rd cache Demand Data Read requests that access L2 cache event=0xf0,period=200003,umask=0x1 00 l2_trans.l1d_wb cache L1D writebacks that access L2 cache event=0xf0,period=200003,umask=0x10 00 l2_trans.l2_fill cache L2 fill requests that access L2 cache event=0xf0,period=200003,umask=0x20 00 l2_trans.l2_wb cache L2 writebacks that access L2 cache event=0xf0,period=200003,umask=0x40 00 l2_trans.rfo cache RFO requests that access L2 cache event=0xf0,period=200003,umask=0x2 00 lock_cycles.cache_lock_duration cache Cycles when L1D is locked event=0x63,period=2000003,umask=0x2 00 longest_lat_cache.miss cache Core-originated cacheable demand requests missed LLC event=0x2e,period=100003,umask=0x41 00 longest_lat_cache.reference cache Core-originated cacheable demand requests that refer to LLC event=0x2e,period=100003,umask=0x4f 00 mem_load_uops_llc_hit_retired.xsnp_hit cache Retired load uops which data sources were LLC and cross-core snoop hits in on-pkg core cache event=0xd2,period=20011,umask=0x2 00 This event counts retired load uops that hit in the last-level cache (L3) and were found in a non-modified state in a neighboring core's private cache (same package). Since the last level cache is inclusive, hits to the L3 may require snooping the private L2 caches of any cores on the same socket that have the line. In this case, a snoop was required, and another L2 had the line in a non-modified state mem_load_uops_llc_hit_retired.xsnp_hitm cache Retired load uops which data sources were HitM responses from shared LLC event=0xd2,period=20011,umask=0x4 00 This event counts retired load uops that hit in the last-level cache (L3) and were found in a non-modified state in a neighboring core's private cache (same package). Since the last level cache is inclusive, hits to the L3 may require snooping the private L2 caches of any cores on the same socket that have the line. In this case, a snoop was required, and another L2 had the line in a modified state, so the line had to be invalidated in that L2 cache and transferred to the requesting L2 mem_load_uops_llc_hit_retired.xsnp_miss cache Retired load uops which data sources were LLC hit and cross-core snoop missed in on-pkg core cache event=0xd2,period=20011,umask=0x1 00 mem_load_uops_llc_hit_retired.xsnp_none cache Retired load uops which data sources were hits in LLC without snoops required event=0xd2,period=100003,umask=0x8 00 mem_load_uops_llc_miss_retired.local_dram cache Data from local DRAM either Snoop not needed or Snoop Miss (RspI) event=0xd3,period=100007,umask=0x1 00 mem_load_uops_llc_miss_retired.remote_dram cache Data from remote DRAM either Snoop not needed or Snoop Miss (RspI) event=0xd3,period=100007,umask=0x4 00 mem_load_uops_retired.llc_hit cache Retired load uops which data sources were data hits in LLC without snoops required event=0xd1,period=50021,umask=0x4 00 This event counts retired load uops that hit in the last-level (L3) cache without snoops required mem_load_uops_retired.llc_miss cache Miss in last-level (L3) cache. Excludes Unknown data-source event=0xd1,period=100007,umask=0x20 00 mem_uops_retired.all_loads cache All retired load uops (Precise event) event=0xd0,period=2000003,umask=0x81 00 This event counts the number of load uops retired (Precise event) mem_uops_retired.all_stores cache All retired store uops (Precise event) event=0xd0,period=2000003,umask=0x82 00 This event counts the number of store uops retired (Precise event) mem_uops_retired.lock_loads cache Retired load uops with locked access (Precise event) event=0xd0,period=100007,umask=0x21 00 mem_uops_retired.split_loads cache Retired load uops that split across a cacheline boundary (Precise event) event=0xd0,period=100003,umask=0x41 00 This event counts line-splitted load uops retired to the architected path. A line split is across 64B cache-line which includes a page split (4K) (Precise event) mem_uops_retired.split_stores cache Retired store uops that split across a cacheline boundary (Precise event) event=0xd0,period=100003,umask=0x42 00 This event counts line-splitted store uops retired to the architected path. A line split is across 64B cache-line which includes a page split (4K) (Precise event) mem_uops_retired.stlb_miss_loads cache Retired load uops that miss the STLB (Precise event) event=0xd0,period=100003,umask=0x11 00 mem_uops_retired.stlb_miss_stores cache Retired store uops that miss the STLB (Precise event) event=0xd0,period=100003,umask=0x12 00 offcore_requests.all_data_rd cache Demand and prefetch data reads event=0xb0,period=100003,umask=0x8 00 offcore_requests.demand_code_rd cache Cacheable and non-cacheable code read requests event=0xb0,period=100003,umask=0x2 00 offcore_requests.demand_data_rd cache Demand Data Read requests sent to uncore event=0xb0,period=100003,umask=0x1 00 offcore_requests.demand_rfo cache Demand RFO requests including regular RFOs, locks, ItoM event=0xb0,period=100003,umask=0x4 00 offcore_requests_buffer.sq_full cache Cases when offcore requests buffer cannot take more entries for core event=0xb2,period=2000003,umask=0x1 00 offcore_requests_outstanding.all_data_rd cache Offcore outstanding cacheable Core Data Read transactions in SuperQueue (SQ), queue to uncore event=0x60,period=2000003,umask=0x8 00 offcore_requests_outstanding.cycles_with_data_rd cache Cycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncore event=0x60,cmask=1,period=2000003,umask=0x8 00 offcore_requests_outstanding.cycles_with_demand_data_rd cache Cycles when offcore outstanding Demand Data Read transactions are present in SuperQueue (SQ), queue to uncore event=0x60,cmask=1,period=2000003,umask=0x1 00 offcore_requests_outstanding.cycles_with_demand_rfo cache Offcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore, every cycle event=0x60,cmask=1,period=2000003,umask=0x4 00 offcore_requests_outstanding.demand_data_rd cache Offcore outstanding Demand Data Read transactions in uncore queue event=0x60,period=2000003,umask=0x1 00 offcore_requests_outstanding.demand_data_rd_c6 cache Cycles with at least 6 offcore outstanding Demand Data Read transactions in uncore queue event=0x60,cmask=6,period=2000003,umask=0x1 00 offcore_requests_outstanding.demand_rfo cache Offcore outstanding RFO store transactions in SuperQueue (SQ), queue to uncore event=0x60,period=2000003,umask=0x4 00 fp_assist.any floating point Cycles with any input/output SSE or FP assist event=0xca,cmask=1,period=100003,umask=0x1e 00 fp_assist.simd_input floating point Number of SIMD FP assists due to input values event=0xca,period=100003,umask=0x10 00 fp_assist.simd_output floating point Number of SIMD FP assists due to Output values event=0xca,period=100003,umask=0x8 00 fp_assist.x87_input floating point Number of X87 assists due to input value event=0xca,period=100003,umask=0x4 00 fp_assist.x87_output floating point Number of X87 assists due to output value event=0xca,period=100003,umask=0x2 00 fp_comp_ops_exe.sse_packed_double floating point Number of SSE* or AVX-128 FP Computational packed double-precision uops issued this cycle event=0x10,period=2000003,umask=0x10 00 fp_comp_ops_exe.sse_packed_single floating point Number of SSE* or AVX-128 FP Computational packed single-precision uops issued this cycle event=0x10,period=2000003,umask=0x40 00 fp_comp_ops_exe.sse_scalar_double floating point Number of SSE* or AVX-128 FP Computational scalar double-precision uops issued this cycle event=0x10,period=2000003,umask=0x80 00 fp_comp_ops_exe.sse_scalar_single floating point Number of SSE* or AVX-128 FP Computational scalar single-precision uops issued this cycle event=0x10,period=2000003,umask=0x20 00 fp_comp_ops_exe.x87 floating point Number of FP Computational Uops Executed this cycle. The number of FADD, FSUB, FCOM, FMULs, integer MULs and IMULs, FDIVs, FPREMs, FSQRTS, integer DIVs, and IDIVs. This event does not distinguish an FADD used in the middle of a transcendental flow from a s event=0x10,period=2000003,umask=0x1 00 other_assists.avx_store floating point Number of GSSE memory assist for stores. GSSE microcode assist is being invoked whenever the hardware is unable to properly handle GSSE-256b operations event=0xc1,period=100003,umask=0x8 00 simd_fp_256.packed_double floating point Number of AVX-256 Computational FP double precision uops issued this cycle event=0x11,period=2000003,umask=0x2 00 simd_fp_256.packed_single floating point Number of GSSE-256 Computational FP single precision uops issued this cycle event=0x11,period=2000003,umask=0x1 00 dsb2mite_switches.count frontend Decode Stream Buffer (DSB)-to-MITE switches event=0xab,period=2000003,umask=0x1 00 dsb2mite_switches.penalty_cycles frontend Decode Stream Buffer (DSB)-to-MITE switch true penalty cycles event=0xab,period=2000003,umask=0x2 00 This event counts the cycles attributed to a switch from the Decoded Stream Buffer (DSB), which holds decoded instructions, to the legacy decode pipeline. It excludes cycles when the back-end cannot accept new micro-ops. The penalty for these switches is potentially several cycles of instruction starvation, where no micro-ops are delivered to the back-end dsb_fill.all_cancel frontend Cases of cancelling valid Decode Stream Buffer (DSB) fill not because of exceeding way limit event=0xac,period=2000003,umask=0xa 00 dsb_fill.exceed_dsb_lines frontend Cycles when Decode Stream Buffer (DSB) fill encounter more than 3 Decode Stream Buffer (DSB) lines event=0xac,period=2000003,umask=0x8 00 dsb_fill.other_cancel frontend Cases of cancelling valid DSB fill not because of exceeding way limit event=0xac,period=2000003,umask=0x2 00 icache.misses frontend Instruction cache, streaming buffer and victim cache misses event=0x80,period=200003,umask=0x2 00 This event counts the number of instruction cache, streaming buffer and victim cache misses. Counting includes unchacheable accesses idq.all_dsb_cycles_4_uops frontend Cycles Decode Stream Buffer (DSB) is delivering 4 Uops event=0x79,cmask=4,period=2000003,umask=0x18 00 idq.all_dsb_cycles_any_uops frontend Cycles Decode Stream Buffer (DSB) is delivering any Uop event=0x79,cmask=1,period=2000003,umask=0x18 00 idq.all_mite_cycles_4_uops frontend Cycles MITE is delivering 4 Uops event=0x79,cmask=4,period=2000003,umask=0x24 00 idq.all_mite_cycles_any_uops frontend Cycles MITE is delivering any Uop event=0x79,cmask=1,period=2000003,umask=0x24 00 idq.dsb_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from the Decode Stream Buffer (DSB) path event=0x79,period=2000003,umask=0x8 00 idq.empty frontend Instruction Decode Queue (IDQ) empty cycles event=0x79,period=2000003,umask=0x2 00 idq.mite_all_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,period=2000003,umask=0x3c 00 idq.mite_uops frontend Uops delivered to Instruction Decode Queue (IDQ) from MITE path event=0x79,period=2000003,umask=0x4 00 idq.ms_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,period=2000003,umask=0x30 00 This event counts cycles during which the microcode sequencer assisted the front-end in delivering uops. Microcode assists are used for complex instructions or scenarios that can't be handled by the standard decoder. Using other instructions, if possible, will usually improve performance. See the Intel? 64 and IA-32 Architectures Optimization Reference Manual for more information idq.ms_dsb_uops frontend Uops initiated by Decode Stream Buffer (DSB) that are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x10 00 idq.ms_mite_uops frontend Uops initiated by MITE and delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x20 00 idq.ms_uops frontend Uops delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=2000003,umask=0x30 00 idq_uops_not_delivered.core frontend Uops not delivered to Resource Allocation Table (RAT) per thread when backend of the machine is not stalled event=0x9c,period=2000003,umask=0x1 00 This event counts the number of uops not delivered to the back-end per cycle, per thread, when the back-end was not stalled. In the ideal case 4 uops can be delivered each cycle. The event counts the undelivered uops - so if 3 were delivered in one cycle, the counter would be incremented by 1 for that cycle (4 - 3). If the back-end is stalled, the count for this event is not incremented even when uops were not delivered, because the back-end would not have been able to accept them. This event is used in determining the front-end bound category of the top-down pipeline slots characterization idq_uops_not_delivered.cycles_ge_1_uop_deliv.core frontend Cycles when 1 or more uops were delivered to the by the front end event=0x9c,cmask=4,inv=1,period=2000003,umask=0x1 00 machine_clears.memory_ordering memory Counts the number of machine clears due to memory order conflicts event=0xc3,period=100003,umask=0x2 00 This event counts the number of memory ordering Machine Clears detected. Memory Ordering Machine Clears can result from memory disambiguation, external snoops, or cross SMT-HW-thread snoop (stores) hitting load buffers. Machine clears can have a significant performance impact if they are happening frequently mem_trans_retired.load_latency_gt_128 memory Loads with latency value being above 128 (Must be precise) event=0xcd,period=1009,umask=0x1,ldlat=0x80 00 mem_trans_retired.load_latency_gt_16 memory Loads with latency value being above 16 (Must be precise) event=0xcd,period=20011,umask=0x1,ldlat=0x10 00 mem_trans_retired.load_latency_gt_256 memory Loads with latency value being above 256 (Must be precise) event=0xcd,period=503,umask=0x1,ldlat=0x100 00 mem_trans_retired.load_latency_gt_32 memory Loads with latency value being above 32 (Must be precise) event=0xcd,period=100007,umask=0x1,ldlat=0x20 00 mem_trans_retired.load_latency_gt_4 memory Loads with latency value being above 4 (Must be precise) event=0xcd,period=100003,umask=0x1,ldlat=0x4 00 mem_trans_retired.load_latency_gt_512 memory Loads with latency value being above 512 (Must be precise) event=0xcd,period=101,umask=0x1,ldlat=0x200 00 mem_trans_retired.load_latency_gt_64 memory Loads with latency value being above 64 (Must be precise) event=0xcd,period=2003,umask=0x1,ldlat=0x40 00 mem_trans_retired.load_latency_gt_8 memory Loads with latency value being above 8 (Must be precise) event=0xcd,period=50021,umask=0x1,ldlat=0x8 00 mem_trans_retired.precise_store memory Sample stores and collect precise store operation via PEBS record. PMC3 only. (Precise Event - PEBS) (Must be precise) event=0xcd,period=2000003,umask=0x2 00 misalign_mem_ref.loads memory Speculative cache line split load uops dispatched to L1 cache event=0x5,period=2000003,umask=0x1 00 misalign_mem_ref.stores memory Speculative cache line split STA uops dispatched to L1 cache event=0x5,period=2000003,umask=0x2 00 offcore_response.all_demand_mlc_pref_reads.llc_miss.any_response memory This event counts all LLC misses for all demand and L2 prefetches. LLC prefetches are excluded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFFC20077 00 offcore_response.all_demand_mlc_pref_reads.llc_miss.local_dram memory Counts all local dram accesses for all demand and L2 prefetches. LLC prefetches are excluded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x600400077 00 offcore_response.all_demand_mlc_pref_reads.llc_miss.remote_hitm_hit_forward memory This event counts all remote cache-to-cache transfers (includes HITM and HIT-Forward) for all demand and L2 prefetches. LLC prefetches are excluded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x187FC20077 00 offcore_response.pf_llc_data_rd.llc_miss.any_response memory Counts prefetch (that bring data to LLC only) data reads that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3fffc20080 00 cpl_cycles.ring0 other Unhalted core cycles when the thread is in ring 0 event=0x5c,period=2000003,umask=0x1 00 cpl_cycles.ring0_trans other Number of intervals between processor halts while thread is in ring 0 event=0x5c,cmask=1,edge=1,period=100007,umask=0x1 00 cpl_cycles.ring123 other Unhalted core cycles when thread is in rings 1, 2, or 3 event=0x5c,period=2000003,umask=0x2 00 hw_pre_req.dl1_miss other Hardware Prefetch requests that miss the L1D cache. This accounts for both L1 streamer and IP-based (IPP) HW prefetchers. A request is being counted each time it access the cache & miss it, including if a block is applicable or if hit the Fill Buffer for event=0x4e,period=2000003,umask=0x2 00 insts_written_to_iq.insts other Valid instructions written to IQ per cycle event=0x17,period=2000003,umask=0x1 00 lock_cycles.split_lock_uc_lock_duration other Cycles when L1 and L2 are locked due to UC or split lock event=0x63,period=2000003,umask=0x1 00 agu_bypass_cancel.count pipeline This event counts executed load operations with all the following traits: 1. addressing of the format [base + offset], 2. the offset is between 1 and 2047, 3. the address specified in the base register is in one page and the address [base+offset] is in an event=0xb6,period=100003,umask=0x1 00 arith.fpu_div pipeline Divide operations executed event=0x14,cmask=1,edge=1,period=100003,umask=0x1 00 This event counts the number of the divide operations executed arith.fpu_div_active pipeline Cycles when divider is busy executing divide operations event=0x14,period=2000003,umask=0x1 00 br_inst_exec.all_branches pipeline Speculative and retired branches event=0x88,period=200003,umask=0xff 00 br_inst_retired.all_branches pipeline All (macro) branch instructions retired event=0xc4,period=400009 00 br_inst_retired.all_branches_pebs pipeline All (macro) branch instructions retired. (Precise Event - PEBS) (Must be precise) event=0xc4,period=400009,umask=0x4 00 br_inst_retired.far_branch pipeline Far branch instructions retired event=0xc4,period=100007,umask=0x40 00 br_inst_retired.not_taken pipeline Not taken branch instructions retired event=0xc4,period=400009,umask=0x10 00 br_misp_exec.all_branches pipeline Speculative and retired mispredicted macro conditional branches event=0x89,period=200003,umask=0xff 00 br_misp_exec.all_direct_near_call pipeline Speculative and retired mispredicted direct near calls event=0x89,period=200003,umask=0xd0 00 br_misp_exec.taken_direct_near_call pipeline Taken speculative and retired mispredicted direct near calls event=0x89,period=200003,umask=0x90 00 br_misp_retired.all_branches pipeline All mispredicted macro branch instructions retired event=0xc5,period=400009 00 br_misp_retired.all_branches_pebs pipeline Mispredicted macro branch instructions retired. (Precise Event - PEBS) (Must be precise) event=0xc5,period=400009,umask=0x4 00 br_misp_retired.near_call pipeline Direct and indirect mispredicted near call instructions retired (Precise event) event=0xc5,period=100007,umask=0x2 00 br_misp_retired.not_taken pipeline Mispredicted not taken branch instructions retired (Precise event) event=0xc5,period=400009,umask=0x10 00 br_misp_retired.taken pipeline Mispredicted taken branch instructions retired (Precise event) event=0xc5,period=400009,umask=0x20 00 cpu_clk_thread_unhalted.ref_xclk pipeline Reference cycles when the thread is unhalted (counts at 100 MHz rate) event=0x3c,period=2000003,umask=0x1 00 cpu_clk_thread_unhalted.ref_xclk_any pipeline Reference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate) event=0x3c,any=1,period=2000003,umask=0x1 00 cpu_clk_unhalted.ref_tsc pipeline Reference cycles when the core is not in halt state event=0,period=2000003,umask=0x3 00 This event counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. This event has a constant ratio with the CPU_CLK_UNHALTED.REF_XCLK event. It is counted on a dedicated fixed counter, leaving the four (eight when Hyperthreading is disabled) programmable counters available for other events cpu_clk_unhalted.ref_xclk pipeline Reference cycles when the thread is unhalted (counts at 100 MHz rate) event=0x3c,period=2000003,umask=0x1 00 cpu_clk_unhalted.ref_xclk_any pipeline Reference cycles when the at least one thread on the physical core is unhalted (counts at 100 MHz rate) event=0x3c,any=1,period=2000003,umask=0x1 00 cpu_clk_unhalted.thread_p pipeline Thread cycles when thread is not in halt state event=0x3c,period=2000003 00 cycle_activity.cycles_l1d_pending pipeline Each cycle there was a miss-pending demand load this thread, increment by 1. Note this is in DCU and connected to Umask 1. Miss Pending demand load should be deduced by OR-ing increment bits of DCACHE_MISS_PEND.PENDING event=0xa3,cmask=2,period=2000003,umask=0x2 00 cycle_activity.cycles_l2_pending pipeline Each cycle there was a MLC-miss pending demand load this thread (i.e. Non-completed valid SQ entry allocated for demand load and waiting for Uncore), increment by 1. Note this is in MLC and connected to Umask 0 event=0xa3,cmask=1,period=2000003,umask=0x1 00 cycle_activity.cycles_no_dispatch pipeline Each cycle there was no dispatch for this thread, increment by 1. Note this is connect to Umask 2. No dispatch can be deduced from the UOPS_EXECUTED event event=0xa3,cmask=4,period=2000003,umask=0x4 00 cycle_activity.stalls_l1d_pending pipeline Each cycle there was a miss-pending demand load this thread and no uops dispatched, increment by 1. Note this is in DCU and connected to Umask 1 and 2. Miss Pending demand load should be deduced by OR-ing increment bits of DCACHE_MISS_PEND.PENDING event=0xa3,cmask=6,period=2000003,umask=0x6 00 cycle_activity.stalls_l2_pending pipeline Each cycle there was a MLC-miss pending demand load and no uops dispatched on this thread (i.e. Non-completed valid SQ entry allocated for demand load and waiting for Uncore), increment by 1. Note this is in MLC and connected to Umask 0 and 2 event=0xa3,cmask=5,period=2000003,umask=0x5 00 ild_stall.iq_full pipeline Stall cycles because IQ is full event=0x87,period=2000003,umask=0x4 00 inst_retired.any pipeline Instructions retired from execution event=0xc0,period=2000003 00 This event counts the number of instructions retired from execution. For instructions that consist of multiple micro-ops, this event counts the retirement of the last micro-op of the instruction. Counting continues during hardware interrupts, traps, and inside interrupt handlers inst_retired.any_p pipeline Number of instructions retired. General Counter - architectural event event=0xc0,period=2000003 00 inst_retired.prec_dist pipeline Instructions retired. (Precise Event - PEBS) (Must be precise) event=0xc0,period=2000003,umask=0x1 00 int_misc.rat_stall_cycles pipeline Cycles when Resource Allocation Table (RAT) external stall is sent to Instruction Decode Queue (IDQ) for the thread event=0xd,period=2000003,umask=0x40 00 int_misc.recovery_cycles pipeline Number of cycles waiting for the checkpoints in Resource Allocation Table (RAT) to be recovered after Nuke due to all other cases except JEClear (e.g. whenever a ucode assist is needed like SSE exception, memory disambiguation, etc...) event=0xd,cmask=1,period=2000003,umask=0x3 00 int_misc.recovery_stalls_count pipeline Number of occurrences waiting for the checkpoints in Resource Allocation Table (RAT) to be recovered after Nuke due to all other cases except JEClear (e.g. whenever a ucode assist is needed like SSE exception, memory disambiguation, etc...) event=0xd,cmask=1,edge=1,period=2000003,umask=0x3 00 ld_blocks.all_block pipeline Number of cases where any load ends up with a valid block-code written to the load buffer (including blocks due to Memory Order Buffer (MOB), Data Cache Unit (DCU), TLB, but load has no DCU miss) event=0x3,period=100003,umask=0x10 00 ld_blocks.data_unknown pipeline Loads delayed due to SB blocks, preceding store operations with known addresses but unknown data event=0x3,period=100003,umask=0x1 00 ld_blocks.store_forward pipeline Cases when loads get true Block-on-Store blocking code preventing store forwarding event=0x3,period=100003,umask=0x2 00 This event counts loads that followed a store to the same address, where the data could not be forwarded inside the pipeline from the store to the load. The most common reason why store forwarding would be blocked is when a load's address range overlaps with a preceding smaller uncompleted store. See the table of not supported store forwards in the Intel? 64 and IA-32 Architectures Optimization Reference Manual. The penalty for blocked store forwarding is that the load must wait for the store to complete before it can be issued ld_blocks_partial.address_alias pipeline False dependencies in MOB due to partial compare event=0x7,period=100003,umask=0x1 00 Aliasing occurs when a load is issued after a store and their memory addresses are offset by 4K. This event counts the number of loads that aliased with a preceding store, resulting in an extended address check in the pipeline. The enhanced address check typically has a performance penalty of 5 cycles ld_blocks_partial.all_sta_block pipeline This event counts the number of times that load operations are temporarily blocked because of older stores, with addresses that are not yet known. A load operation may incur more than one block of this type event=0x7,period=100003,umask=0x8 00 load_hit_pre.hw_pf pipeline Not software-prefetch load dispatches that hit FB allocated for hardware prefetch event=0x4c,period=100003,umask=0x2 00 load_hit_pre.sw_pf pipeline Not software-prefetch load dispatches that hit FB allocated for software prefetch event=0x4c,period=100003,umask=0x1 00 other_assists.itlb_miss_retired pipeline Retired instructions experiencing ITLB misses event=0xc1,period=100003,umask=0x2 00 partial_rat_stalls.flags_merge_uop pipeline Increments the number of flags-merge uops in flight each cycle event=0x59,period=2000003,umask=0x20 00 partial_rat_stalls.flags_merge_uop_cycles pipeline Performance sensitive flags-merging uops added by Sandy Bridge u-arch event=0x59,cmask=1,period=2000003,umask=0x20 00 This event counts the number of cycles spent executing performance-sensitive flags-merging uops. For example, shift CL (merge_arith_flags). For more details, See the Intel? 64 and IA-32 Architectures Optimization Reference Manual partial_rat_stalls.mul_single_uop pipeline Multiply packed/scalar single precision uops allocated event=0x59,period=2000003,umask=0x80 00 partial_rat_stalls.slow_lea_window pipeline Cycles with at least one slow LEA uop being allocated event=0x59,period=2000003,umask=0x40 00 This event counts the number of cycles with at least one slow LEA uop being allocated. A uop is generally considered as slow LEA if it has three sources (for example, two sources and immediate) regardless of whether it is a result of LEA instruction or not. Examples of the slow LEA uop are or uops with base, index, and offset source operands using base and index reqisters, where base is EBR/RBP/R13, using RIP relative or 16-bit addressing modes. See the Intel? 64 and IA-32 Architectures Optimization Reference Manual for more details about slow LEA instructions resource_stalls.any pipeline Resource-related stall cycles event=0xa2,period=2000003,umask=0x1 00 resource_stalls.lb pipeline Counts the cycles of stall due to lack of load buffers event=0xa2,period=2000003,umask=0x2 00 resource_stalls.lb_sb pipeline Resource stalls due to load or store buffers all being in use event=0xa2,period=2000003,umask=0xa 00 resource_stalls.mem_rs pipeline Resource stalls due to memory buffers or Reservation Station (RS) being fully utilized event=0xa2,period=2000003,umask=0xe 00 resource_stalls.ooo_rsrc pipeline Resource stalls due to Rob being full, FCSW, MXCSR and OTHER event=0xa2,period=2000003,umask=0xf0 00 resource_stalls.sb pipeline Cycles stalled due to no store buffers available. (not including draining form sync) event=0xa2,period=2000003,umask=0x8 00 resource_stalls2.all_fl_empty pipeline Cycles with either free list is empty event=0x5b,period=2000003,umask=0xc 00 resource_stalls2.all_prf_control pipeline Resource stalls2 control structures full for physical registers event=0x5b,period=2000003,umask=0xf 00 resource_stalls2.bob_full pipeline Cycles when Allocator is stalled if BOB is full and new branch needs it event=0x5b,period=2000003,umask=0x40 00 resource_stalls2.ooo_rsrc pipeline Resource stalls out of order resources full event=0x5b,period=2000003,umask=0x4f 00 rob_misc_events.lbr_inserts pipeline Count cases of saving new LBR event=0xcc,period=2000003,umask=0x20 00 rs_events.empty_cycles pipeline Cycles when Reservation Station (RS) is empty for the thread event=0x5e,period=2000003,umask=0x1 00 rs_events.empty_end pipeline Counts end of periods where the Reservation Station (RS) was empty. Could be useful to precisely locate Frontend Latency Bound issues event=0x5e,cmask=1,edge=1,inv=1,period=2000003,umask=0x1 00 uops_dispatched.core pipeline Uops dispatched from any thread event=0xb1,period=2000003,umask=0x2 00 uops_dispatched.thread pipeline Uops dispatched per thread event=0xb1,period=2000003,umask=0x1 00 uops_dispatched_port.port_0 pipeline Cycles per thread when uops are dispatched to port 0 event=0xa1,period=2000003,umask=0x1 00 uops_dispatched_port.port_0_core pipeline Cycles per core when uops are dispatched to port 0 event=0xa1,any=1,period=2000003,umask=0x1 00 uops_dispatched_port.port_1 pipeline Cycles per thread when uops are dispatched to port 1 event=0xa1,period=2000003,umask=0x2 00 uops_dispatched_port.port_1_core pipeline Cycles per core when uops are dispatched to port 1 event=0xa1,any=1,period=2000003,umask=0x2 00 uops_dispatched_port.port_2 pipeline Cycles per thread when load or STA uops are dispatched to port 2 event=0xa1,period=2000003,umask=0xc 00 uops_dispatched_port.port_2_core pipeline Cycles per core when load or STA uops are dispatched to port 2 event=0xa1,any=1,period=2000003,umask=0xc 00 uops_dispatched_port.port_3 pipeline Cycles per thread when load or STA uops are dispatched to port 3 event=0xa1,period=2000003,umask=0x30 00 uops_dispatched_port.port_3_core pipeline Cycles per core when load or STA uops are dispatched to port 3 event=0xa1,any=1,period=2000003,umask=0x30 00 uops_dispatched_port.port_4 pipeline Cycles per thread when uops are dispatched to port 4 event=0xa1,period=2000003,umask=0x40 00 uops_dispatched_port.port_4_core pipeline Cycles per core when uops are dispatched to port 4 event=0xa1,any=1,period=2000003,umask=0x40 00 uops_dispatched_port.port_5 pipeline Cycles per thread when uops are dispatched to port 5 event=0xa1,period=2000003,umask=0x80 00 uops_dispatched_port.port_5_core pipeline Cycles per core when uops are dispatched to port 5 event=0xa1,any=1,period=2000003,umask=0x80 00 uops_issued.any pipeline Uops that Resource Allocation Table (RAT) issues to Reservation Station (RS) event=0xe,period=2000003,umask=0x1 00 This event counts the number of Uops issued by the front-end of the pipeilne to the back-end uops_retired.all pipeline Actually retired uops (Precise event) event=0xc2,period=2000003,umask=0x1 00 This event counts the number of micro-ops retired (Precise event) uops_retired.core_stall_cycles pipeline Cycles without actually retired uops event=0xc2,cmask=1,inv=1,period=2000003,umask=0x1 00 uops_retired.retire_slots pipeline Retirement slots used (Precise event) event=0xc2,period=2000003,umask=0x2 00 This event counts the number of retirement slots used each cycle. There are potentially 4 slots that can be used each cycle - meaning, 4 micro-ops or 4 instructions could retire each cycle. This event is used in determining the 'Retiring' category of the Top-Down pipeline slots characterization (Precise event) unc_c_ismq_drd_miss_occ uncore cache event=0x21 01 unc_c_llc_lookup.data_read uncore cache Cache Lookups; Data Read Request event=0x34,umask=0x3 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set filter mask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:18] bits correspond to [FMESI] state unc_c_llc_lookup.nid uncore cache Cache Lookups; RTID event=0x34,umask=0x41 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set filter mask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:18] bits correspond to [FMESI] state unc_c_llc_lookup.remote_snoop uncore cache Cache Lookups; External Snoop Request event=0x34,umask=0x9 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set filter mask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:18] bits correspond to [FMESI] state unc_c_llc_lookup.write uncore cache Cache Lookups; Write Requests event=0x34,umask=0x5 01 Counts the number of times the LLC was accessed - this includes code, data, prefetches and hints coming from L2. This has numerous filters available. Note the non-standard filtering equation. This event will count requests that lookup the cache multiple times with multiple increments. One must ALWAYS set filter mask bit 0 and select a state or states to match. Otherwise, the event will count nothing. CBoGlCtrl[22:18] bits correspond to [FMESI] state unc_c_llc_victims.nid uncore cache Lines Victimized; Victimized Lines that Match NID event=0x37,umask=0x40 01 Counts the number of lines that were victimized on a fill. This can be filtered by the state that the line was in unc_c_misc.rfo_hit_s uncore cache Cbo Misc; RFO HitS event=0x39,umask=0x8 01 Miscellaneous events in the Cbo unc_c_misc.rspi_was_fse uncore cache Cbo Misc; Silent Snoop Eviction event=0x39,umask=0x1 01 Miscellaneous events in the Cbo unc_c_misc.wc_aliasing uncore cache Cbo Misc; Write Combining Aliasing event=0x39,umask=0x2 01 Miscellaneous events in the Cbo unc_c_ring_ad_used.down_even uncore cache AD Ring In Use; Down and Even event=0x1b,umask=0x4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.down_odd uncore cache AD Ring In Use; Down and Odd event=0x1b,umask=0x8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.up_even uncore cache AD Ring In Use; Up and Even event=0x1b,umask=0x1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ad_used.up_odd uncore cache AD Ring In Use; Up and Odd event=0x1b,umask=0x2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.down_even uncore cache AK Ring In Use; Down and Even event=0x1c,umask=0x4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.down_odd uncore cache AK Ring In Use; Down and Odd event=0x1c,umask=0x8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.up_even uncore cache AK Ring In Use; Up and Even event=0x1c,umask=0x1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_ak_used.up_odd uncore cache AK Ring In Use; Up and Odd event=0x1c,umask=0x2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.down_even uncore cache BL Ring in Use; Down and Even event=0x1d,umask=0x4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.down_odd uncore cache BL Ring in Use; Down and Odd event=0x1d,umask=0x8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.up_even uncore cache BL Ring in Use; Up and Even event=0x1d,umask=0x1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bl_used.up_odd uncore cache BL Ring in Use; Up and Odd event=0x1d,umask=0x2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop.We really have two rings in JKT -- a clockwise ring and a counter-clockwise ring. On the left side of the ring, the 'UP' direction is on the clockwise ring and 'DN' is on the counter-clockwise ring. On the right side of the ring, this is reversed. The first half of the CBos are on the left side of the ring, and the 2nd half are on the right side of the ring. In other words (for example), in a 4c part, Cbo 0 UP AD is NOT the same ring as CBo 2 UP AD because they are on opposite sides of the ring unc_c_ring_bounces.ak_core uncore cache Number of LLC responses that bounced on the Ring.; Acknowledgements to core event=0x5,umask=0x2 01 unc_c_ring_bounces.bl_core uncore cache Number of LLC responses that bounced on the Ring.; Data Responses to core event=0x5,umask=0x4 01 unc_c_ring_bounces.iv_core uncore cache Number of LLC responses that bounced on the Ring.; Snoops of processor's cache event=0x5,umask=0x8 01 unc_c_ring_iv_used.any uncore cache BL Ring in Use; Any event=0x1e,umask=0xf 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop. There is only 1 IV ring in JKT. Therefore, if one wants to monitor the 'Even' ring, they should select both UP_EVEN and DN_EVEN. To monitor the 'Odd' ring, they should select both UP_ODD and DN_ODD unc_c_ring_sink_starved.ad_cache uncore cache event=0x6,umask=0x1 01 unc_c_ring_sink_starved.ak_core uncore cache event=0x6,umask=0x2 01 unc_c_ring_sink_starved.bl_core uncore cache event=0x6,umask=0x4 01 unc_c_ring_sink_starved.iv_core uncore cache event=0x6,umask=0x8 01 unc_c_rxr_ext_starved.ipq uncore cache Ingress Arbiter Blocking Cycles; IRQ event=0x12,umask=0x2 01 Counts cycles in external starvation. This occurs when one of the ingress queues is being starved by the other queues unc_c_rxr_ext_starved.irq uncore cache Ingress Arbiter Blocking Cycles; IPQ event=0x12,umask=0x1 01 Counts cycles in external starvation. This occurs when one of the ingress queues is being starved by the other queues unc_c_rxr_ext_starved.ismq uncore cache Ingress Arbiter Blocking Cycles; ISMQ event=0x12,umask=0x4 01 Counts cycles in external starvation. This occurs when one of the ingress queues is being starved by the other queues unc_c_rxr_ext_starved.ismq_bids uncore cache Ingress Arbiter Blocking Cycles; ISMQ_BID event=0x12,umask=0x8 01 Counts cycles in external starvation. This occurs when one of the ingress queues is being starved by the other queues unc_c_rxr_inserts.irq_rejected uncore cache Ingress Allocations; IRQ Rejected event=0x13,umask=0x2 01 Counts number of allocations per cycle into the specified Ingress queue unc_c_rxr_inserts.vfifo uncore cache Ingress Allocations; VFIFO event=0x13,umask=0x10 01 Counts number of allocations per cycle into the specified Ingress queue unc_c_rxr_int_starved.ipq uncore cache Ingress Internal Starvation Cycles; IPQ event=0x14,umask=0x4 01 Counts cycles in internal starvation. This occurs when one (or more) of the entries in the ingress queue are being starved out by other entries in that queue unc_c_rxr_int_starved.irq uncore cache Ingress Internal Starvation Cycles; IRQ event=0x14,umask=0x1 01 Counts cycles in internal starvation. This occurs when one (or more) of the entries in the ingress queue are being starved out by other entries in that queue unc_c_rxr_int_starved.ismq uncore cache Ingress Internal Starvation Cycles; ISMQ event=0x14,umask=0x8 01 Counts cycles in internal starvation. This occurs when one (or more) of the entries in the ingress queue are being starved out by other entries in that queue unc_c_rxr_ipq_retry.addr_conflict uncore cache Probe Queue Retries; Address Conflict event=0x31,umask=0x4 01 Number of times a snoop (probe) request had to retry. Filters exist to cover some of the common cases retries unc_c_rxr_ipq_retry.any uncore cache Probe Queue Retries; Any Reject event=0x31,umask=0x1 01 Number of times a snoop (probe) request had to retry. Filters exist to cover some of the common cases retries unc_c_rxr_ipq_retry.full uncore cache Probe Queue Retries; No Egress Credits event=0x31,umask=0x2 01 Number of times a snoop (probe) request had to retry. Filters exist to cover some of the common cases retries unc_c_rxr_irq_retry.addr_conflict uncore cache Ingress Request Queue Rejects; Address Conflict event=0x32,umask=0x4 01 unc_c_rxr_irq_retry.any uncore cache Ingress Request Queue Rejects; Any Reject event=0x32,umask=0x1 01 unc_c_rxr_irq_retry.full uncore cache Ingress Request Queue Rejects; No Egress Credits event=0x32,umask=0x2 01 unc_c_rxr_irq_retry.qpi_credits uncore cache Ingress Request Queue Rejects; No QPI Credits event=0x32,umask=0x10 01 unc_c_rxr_irq_retry.rtid uncore cache Ingress Request Queue Rejects; No RTIDs event=0x32,umask=0x8 01 unc_c_rxr_ismq_retry.any uncore cache ISMQ Retries; Any Reject event=0x33,umask=0x1 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_c_rxr_ismq_retry.full uncore cache ISMQ Retries; No Egress Credits event=0x33,umask=0x2 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_c_rxr_ismq_retry.iio_credits uncore cache ISMQ Retries; No IIO Credits event=0x33,umask=0x20 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_c_rxr_ismq_retry.rtid uncore cache ISMQ Retries; No RTIDs event=0x33,umask=0x8 01 Number of times a transaction flowing through the ISMQ had to retry. Transaction pass through the ISMQ as responses for requests that already exist in the Cbo. Some examples include: when data is returned or when snoop responses come back from the cores unc_c_rxr_occupancy.irq_rejected uncore cache Ingress Occupancy; IRQ Rejected event=0x11,umask=0x2 01 Counts number of entries in the specified Ingress queue in each cycle unc_c_rxr_occupancy.vfifo uncore cache Ingress Occupancy; VFIFO event=0x11,umask=0x10 01 Counts number of entries in the specified Ingress queue in each cycle unc_c_tor_inserts.eviction uncore cache TOR Inserts; Evictions event=0x35,umask=0x4 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_inserts.miss_all uncore cache TOR Inserts; Miss All event=0x35,umask=0xa 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_inserts.miss_opcode uncore cache TOR Inserts; Miss Opcode Match event=0x35,umask=0x3 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_inserts.nid_all uncore cache TOR Inserts; NID Matched event=0x35,umask=0x48 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_inserts.nid_eviction uncore cache TOR Inserts; NID Matched Evictions event=0x35,umask=0x44 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_inserts.nid_miss_all uncore cache TOR Inserts; NID Matched Miss All event=0x35,umask=0x4a 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_inserts.nid_miss_opcode uncore cache TOR Inserts; NID and Opcode Matched Miss event=0x35,umask=0x43 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_inserts.nid_opcode uncore cache TOR Inserts; NID and Opcode Matched event=0x35,umask=0x41 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_inserts.nid_wb uncore cache TOR Inserts; NID Matched Writebacks event=0x35,umask=0x50 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_inserts.opcode uncore cache TOR Inserts; Opcode Match event=0x35,umask=0x1 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_inserts.wb uncore cache TOR Inserts; Writebacks event=0x35,umask=0x10 01 Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.all uncore cache TOR Occupancy; Any event=0x36,umask=0x8 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.eviction uncore cache TOR Occupancy; Evictions event=0x36,umask=0x4 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.miss_all uncore cache TOR Occupancy; Miss All event=0x36,umask=0xa 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.miss_opcode uncore cache TOR Occupancy; Miss Opcode Match event=0x36,umask=0x3 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.nid_all uncore cache TOR Occupancy; NID Matched event=0x36,umask=0x48 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.nid_eviction uncore cache TOR Occupancy; NID Matched Evictions event=0x36,umask=0x44 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.nid_miss_all uncore cache TOR Occupancy; NID Matched event=0x36,umask=0x4a 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.nid_miss_opcode uncore cache TOR Occupancy; NID and Opcode Matched Miss event=0x36,umask=0x43 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.nid_opcode uncore cache TOR Occupancy; NID and Opcode Matched event=0x36,umask=0x41 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_tor_occupancy.opcode uncore cache TOR Occupancy; Opcode Match event=0x36,umask=0x1 01 For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent. There are a number of subevent 'filters' but only a subset of the subevent combinations are valid. Subevents that require an opcode or NID match require the Cn_MSR_PMON_BOX_FILTER.{opc, nid} field to be set. If, for example, one wanted to count DRD Local Misses, one should select 'MISS_OPC_MATCH' and set Cn_MSR_PMON_BOX_FILTER.opc to DRD (0x182) unc_c_txr_ads_used uncore cache event=0x4 01 unc_c_txr_inserts.ad_cache uncore cache Egress Allocations; AD - Cachebo event=0x2,umask=0x1 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring unc_c_txr_inserts.ad_core uncore cache Egress Allocations; AD - Corebo event=0x2,umask=0x10 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring unc_c_txr_inserts.ak_cache uncore cache Egress Allocations; AK - Cachebo event=0x2,umask=0x2 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring unc_c_txr_inserts.ak_core uncore cache Egress Allocations; AK - Corebo event=0x2,umask=0x20 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring unc_c_txr_inserts.bl_cache uncore cache Egress Allocations; BL - Cacheno event=0x2,umask=0x4 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring unc_c_txr_inserts.bl_core uncore cache Egress Allocations; BL - Corebo event=0x2,umask=0x40 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring unc_c_txr_inserts.iv_cache uncore cache Egress Allocations; IV - Cachebo event=0x2,umask=0x8 01 Number of allocations into the Cbo Egress. The Egress is used to queue up requests destined for the ring unc_c_txr_starved.ak uncore cache Injection Starvation; Onto AK Ring event=0x3,umask=0x2 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time unc_c_txr_starved.bl uncore cache Injection Starvation; Onto BL Ring event=0x3,umask=0x4 01 Counts injection starvation. This starvation is triggered when the Egress cannot send a transaction onto the ring for a long period of time unc_h_bypass_imc.not_taken uncore cache HA to iMC Bypass; Not Taken event=0x14,umask=0x2 01 Counts the number of times when the HA was able to bypass was attempted. This is a latency optimization for situations when there is light loadings on the memory subsystem. This can be filted by when the bypass was taken and when it was not unc_h_bypass_imc.taken uncore cache HA to iMC Bypass; Taken event=0x14,umask=0x1 01 Counts the number of times when the HA was able to bypass was attempted. This is a latency optimization for situations when there is light loadings on the memory subsystem. This can be filted by when the bypass was taken and when it was not unc_h_conflict_cycles.conflict uncore cache Conflict Checks; Conflict Detected event=0xb,umask=0x2 01 unc_h_conflict_cycles.no_conflict uncore cache Conflict Checks; No Conflict event=0xb,umask=0x1 01 unc_h_directory_lookup.no_snp uncore cache Directory Lookups; Snoop Not Needed event=0xc,umask=0x2 01 Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to unc_h_directory_lookup.snp uncore cache Directory Lookups; Snoop Needed event=0xc,umask=0x1 01 Counts the number of transactions that looked up the directory. Can be filtered by requests that had to snoop and those that did not have to unc_h_directory_update.clear uncore cache Directory Updates; Directory Clear event=0xd,umask=0x2 01 Counts the number of directory updates that were required. These result in writes to the memory controller. This can be filtered by directory sets and directory clears unc_h_directory_update.set uncore cache Directory Updates; Directory Set event=0xd,umask=0x1 01 Counts the number of directory updates that were required. These result in writes to the memory controller. This can be filtered by directory sets and directory clears unc_h_requests.reads uncore cache Read and Write Requests; Reads event=0x1,umask=0x3 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc) unc_h_requests.writes uncore cache Read and Write Requests; Writes event=0x1,umask=0xc 01 Counts the total number of read requests made into the Home Agent. Reads include all read opcodes (including RFO). Writes include all writes (streaming, evictions, HitM, etc) unc_h_ring_ad_used.ccw_even uncore cache HA AD Ring in Use; Counterclockwise and Even event=0x3e,umask=0x4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ad_used.ccw_odd uncore cache HA AD Ring in Use; Counterclockwise and Odd event=0x3e,umask=0x8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ad_used.cw_even uncore cache HA AD Ring in Use; Clockwise and Even event=0x3e,umask=0x1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ad_used.cw_odd uncore cache HA AD Ring in Use; Clockwise and Odd event=0x3e,umask=0x2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ak_used.ccw_even uncore cache HA AK Ring in Use; Counterclockwise and Even event=0x3f,umask=0x4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ak_used.ccw_odd uncore cache HA AK Ring in Use; Counterclockwise and Odd event=0x3f,umask=0x8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ak_used.cw_even uncore cache HA AK Ring in Use; Clockwise and Even event=0x3f,umask=0x1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_ak_used.cw_odd uncore cache HA AK Ring in Use; Clockwise and Odd event=0x3f,umask=0x2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_bl_used.ccw_even uncore cache HA BL Ring in Use; Counterclockwise and Even event=0x40,umask=0x4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_bl_used.ccw_odd uncore cache HA BL Ring in Use; Counterclockwise and Odd event=0x40,umask=0x8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_bl_used.cw_even uncore cache HA BL Ring in Use; Clockwise and Even event=0x40,umask=0x1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_ring_bl_used.cw_odd uncore cache HA BL Ring in Use; Clockwise and Odd event=0x40,umask=0x2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_h_rpq_cycles_no_reg_credits.chn0 uncore cache iMC RPQ Credits Empty - Regular; Channel 0 event=0x15,umask=0x1 01 Counts the number of cycles when there are no 'regular' credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_rpq_cycles_no_reg_credits.chn1 uncore cache iMC RPQ Credits Empty - Regular; Channel 1 event=0x15,umask=0x2 01 Counts the number of cycles when there are no 'regular' credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_rpq_cycles_no_reg_credits.chn2 uncore cache iMC RPQ Credits Empty - Regular; Channel 2 event=0x15,umask=0x4 01 Counts the number of cycles when there are no 'regular' credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_rpq_cycles_no_reg_credits.chn3 uncore cache iMC RPQ Credits Empty - Regular; Channel 3 event=0x15,umask=0x8 01 Counts the number of cycles when there are no 'regular' credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_rpq_cycles_no_spec_credits.chn0 uncore cache iMC RPQ Credits Empty - Special; Channel 0 event=0x16,umask=0x1 01 Counts the number of cycles when there are no 'special' credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads. This count only tracks the 'special' credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_rpq_cycles_no_spec_credits.chn1 uncore cache iMC RPQ Credits Empty - Special; Channel 1 event=0x16,umask=0x2 01 Counts the number of cycles when there are no 'special' credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads. This count only tracks the 'special' credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_rpq_cycles_no_spec_credits.chn2 uncore cache iMC RPQ Credits Empty - Special; Channel 2 event=0x16,umask=0x4 01 Counts the number of cycles when there are no 'special' credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads. This count only tracks the 'special' credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_rpq_cycles_no_spec_credits.chn3 uncore cache iMC RPQ Credits Empty - Special; Channel 3 event=0x16,umask=0x8 01 Counts the number of cycles when there are no 'special' credits available for posting reads from the HA into the iMC. In order to send reads into the memory controller, the HA must first acquire a credit for the iMC's RPQ (read pending queue). This queue is broken into regular credits/buffers that are used by general reads, and 'special' requests such as ISOCH reads. This count only tracks the 'special' credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_tad_requests_g0.region0 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 0 event=0x1b,umask=0x1 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tad_requests_g0.region1 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 1 event=0x1b,umask=0x2 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tad_requests_g0.region2 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 2 event=0x1b,umask=0x4 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tad_requests_g0.region3 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 3 event=0x1b,umask=0x8 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tad_requests_g0.region4 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 4 event=0x1b,umask=0x10 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tad_requests_g0.region5 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 5 event=0x1b,umask=0x20 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tad_requests_g0.region6 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 6 event=0x1b,umask=0x40 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tad_requests_g0.region7 uncore cache HA Requests to a TAD Region - Group 0; TAD Region 7 event=0x1b,umask=0x80 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 0 to 7. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tad_requests_g1.region10 uncore cache HA Requests to a TAD Region - Group 1; TAD Region 10 event=0x1c,umask=0x4 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 8 to 10. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tad_requests_g1.region11 uncore cache HA Requests to a TAD Region - Group 1; TAD Region 11 event=0x1c,umask=0x8 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 8 to 10. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tad_requests_g1.region8 uncore cache HA Requests to a TAD Region - Group 1; TAD Region 8 event=0x1c,umask=0x1 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 8 to 10. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tad_requests_g1.region9 uncore cache HA Requests to a TAD Region - Group 1; TAD Region 9 event=0x1c,umask=0x2 01 Counts the number of HA requests to a given TAD region. There are up to 11 TAD (target address decode) regions in each home agent. All requests destined for the memory controller must first be decoded to determine which TAD region they are in. This event is filtered based on the TAD region ID, and covers regions 8 to 10. This event is useful for understanding how applications are using the memory that is spread across the different memory regions. It is particularly useful for 'Monroe' systems that use the TAD to enable individual channels to enter self-refresh to save power unc_h_tracker_inserts.all uncore cache Tracker Allocations; All Requests event=0x6,umask=0x3 01 Counts the number of allocations into the local HA tracker pool. This can be used in conjunction with the occupancy accumulation event in order to calculate average latency. One cannot filter between reads and writes. HA trackers are allocated as soon as a request enters the HA and is released after the snoop response and data return (or post in the case of a write) and the response is returned on the ring unc_h_txr_ad.ndr uncore cache Outbound NDR Ring Transactions; Non-data Responses event=0xf,umask=0x1 01 Counts the number of outbound transactions on the AD ring. This can be filtered by the NDR and SNP message classes. See the filter descriptions for more details unc_h_txr_ad.snp uncore cache Outbound NDR Ring Transactions; Snoops event=0xf,umask=0x2 01 Counts the number of outbound transactions on the AD ring. This can be filtered by the NDR and SNP message classes. See the filter descriptions for more details unc_h_txr_ad_cycles_full.all uncore cache AD Egress Full; All event=0x2a,umask=0x3 01 unc_h_txr_ad_cycles_full.sched0 uncore cache AD Egress Full; Scheduler 0 event=0x2a,umask=0x1 01 unc_h_txr_ad_cycles_full.sched1 uncore cache AD Egress Full; Scheduler 1 event=0x2a,umask=0x2 01 unc_h_txr_ad_cycles_ne.all uncore cache AD Egress Not Empty; All event=0x29,umask=0x3 01 unc_h_txr_ad_cycles_ne.sched0 uncore cache AD Egress Not Empty; Scheduler 0 event=0x29,umask=0x1 01 unc_h_txr_ad_cycles_ne.sched1 uncore cache AD Egress Not Empty; Scheduler 1 event=0x29,umask=0x2 01 unc_h_txr_ad_inserts.all uncore cache AD Egress Allocations; All event=0x27,umask=0x3 01 unc_h_txr_ad_inserts.sched0 uncore cache AD Egress Allocations; Scheduler 0 event=0x27,umask=0x1 01 unc_h_txr_ad_inserts.sched1 uncore cache AD Egress Allocations; Scheduler 1 event=0x27,umask=0x2 01 unc_h_txr_ad_occupancy.all uncore cache AD Egress Occupancy; All event=0x28,umask=0x3 01 unc_h_txr_ad_occupancy.sched0 uncore cache AD Egress Occupancy; Scheduler 0 event=0x28,umask=0x1 01 unc_h_txr_ad_occupancy.sched1 uncore cache AD Egress Occupancy; Scheduler 1 event=0x28,umask=0x2 01 unc_h_txr_ak_cycles_full.all uncore cache AK Egress Full; All event=0x32,umask=0x3 01 unc_h_txr_ak_cycles_full.sched0 uncore cache AK Egress Full; Scheduler 0 event=0x32,umask=0x1 01 unc_h_txr_ak_cycles_full.sched1 uncore cache AK Egress Full; Scheduler 1 event=0x32,umask=0x2 01 unc_h_txr_ak_cycles_ne.all uncore cache AK Egress Not Empty; All event=0x31,umask=0x3 01 unc_h_txr_ak_cycles_ne.sched0 uncore cache AK Egress Not Empty; Scheduler 0 event=0x31,umask=0x1 01 unc_h_txr_ak_cycles_ne.sched1 uncore cache AK Egress Not Empty; Scheduler 1 event=0x31,umask=0x2 01 unc_h_txr_ak_inserts.all uncore cache AK Egress Allocations; All event=0x2f,umask=0x3 01 unc_h_txr_ak_inserts.sched0 uncore cache AK Egress Allocations; Scheduler 0 event=0x2f,umask=0x1 01 unc_h_txr_ak_inserts.sched1 uncore cache AK Egress Allocations; Scheduler 1 event=0x2f,umask=0x2 01 unc_h_txr_ak_ndr uncore cache Outbound NDR Ring Transactions event=0xe 01 Counts the number of outbound NDR transactions sent on the AK ring. NDR stands for 'non-data response' and is generally used for completions that do not include data. AK NDR is used for messages to the local socket unc_h_txr_ak_occupancy.all uncore cache AK Egress Occupancy; All event=0x30,umask=0x3 01 unc_h_txr_ak_occupancy.sched0 uncore cache AK Egress Occupancy; Scheduler 0 event=0x30,umask=0x1 01 unc_h_txr_ak_occupancy.sched1 uncore cache AK Egress Occupancy; Scheduler 1 event=0x30,umask=0x2 01 unc_h_txr_bl.drs_cache uncore cache Outbound DRS Ring Transactions to Cache; Data to Cache event=0x10,umask=0x1 01 Counts the number of DRS messages sent out on the BL ring. This can be filtered by the destination unc_h_txr_bl.drs_core uncore cache Outbound DRS Ring Transactions to Cache; Data to Core event=0x10,umask=0x2 01 Counts the number of DRS messages sent out on the BL ring. This can be filtered by the destination unc_h_txr_bl.drs_qpi uncore cache Outbound DRS Ring Transactions to Cache; Data to QPI event=0x10,umask=0x4 01 Counts the number of DRS messages sent out on the BL ring. This can be filtered by the destination unc_h_txr_bl_cycles_full.all uncore cache BL Egress Full; All event=0x36,umask=0x3 01 unc_h_txr_bl_cycles_full.sched0 uncore cache BL Egress Full; Scheduler 0 event=0x36,umask=0x1 01 unc_h_txr_bl_cycles_full.sched1 uncore cache BL Egress Full; Scheduler 1 event=0x36,umask=0x2 01 unc_h_txr_bl_cycles_ne.all uncore cache BL Egress Not Empty; All event=0x35,umask=0x3 01 unc_h_txr_bl_cycles_ne.sched0 uncore cache BL Egress Not Empty; Scheduler 0 event=0x35,umask=0x1 01 unc_h_txr_bl_cycles_ne.sched1 uncore cache BL Egress Not Empty; Scheduler 1 event=0x35,umask=0x2 01 unc_h_txr_bl_inserts.all uncore cache BL Egress Allocations; All event=0x33,umask=0x3 01 unc_h_txr_bl_inserts.sched0 uncore cache BL Egress Allocations; Scheduler 0 event=0x33,umask=0x1 01 unc_h_txr_bl_inserts.sched1 uncore cache BL Egress Allocations; Scheduler 1 event=0x33,umask=0x2 01 unc_h_txr_bl_occupancy.all uncore cache BL Egress Occupancy; All event=0x34,umask=0x3 01 unc_h_txr_bl_occupancy.sched0 uncore cache BL Egress Occupancy; Scheduler 0 event=0x34,umask=0x1 01 unc_h_txr_bl_occupancy.sched1 uncore cache BL Egress Occupancy; Scheduler 1 event=0x34,umask=0x2 01 unc_h_wpq_cycles_no_reg_credits.chn0 uncore cache HA iMC CHN0 WPQ Credits Empty - Regular; Channel 0 event=0x18,umask=0x1 01 Counts the number of cycles when there are no 'regular' credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_wpq_cycles_no_reg_credits.chn1 uncore cache HA iMC CHN0 WPQ Credits Empty - Regular; Channel 1 event=0x18,umask=0x2 01 Counts the number of cycles when there are no 'regular' credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_wpq_cycles_no_reg_credits.chn2 uncore cache HA iMC CHN0 WPQ Credits Empty - Regular; Channel 2 event=0x18,umask=0x4 01 Counts the number of cycles when there are no 'regular' credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_wpq_cycles_no_reg_credits.chn3 uncore cache HA iMC CHN0 WPQ Credits Empty - Regular; Channel 3 event=0x18,umask=0x8 01 Counts the number of cycles when there are no 'regular' credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes. This count only tracks the regular credits Common high banwidth workloads should be able to make use of all of the regular buffers, but it will be difficult (and uncommon) to make use of both the regular and special buffers at the same time. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_wpq_cycles_no_spec_credits.chn0 uncore cache HA iMC CHN0 WPQ Credits Empty - Special; Channel 0 event=0x19,umask=0x1 01 Counts the number of cycles when there are no 'special' credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes. This count only tracks the 'special' credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_wpq_cycles_no_spec_credits.chn1 uncore cache HA iMC CHN0 WPQ Credits Empty - Special; Channel 1 event=0x19,umask=0x2 01 Counts the number of cycles when there are no 'special' credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes. This count only tracks the 'special' credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_wpq_cycles_no_spec_credits.chn2 uncore cache HA iMC CHN0 WPQ Credits Empty - Special; Channel 2 event=0x19,umask=0x4 01 Counts the number of cycles when there are no 'special' credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes. This count only tracks the 'special' credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_h_wpq_cycles_no_spec_credits.chn3 uncore cache HA iMC CHN0 WPQ Credits Empty - Special; Channel 3 event=0x19,umask=0x8 01 Counts the number of cycles when there are no 'special' credits available for posting writes from the HA into the iMC. In order to send writes into the memory controller, the HA must first acquire a credit for the iMC's WPQ (write pending queue). This queue is broken into regular credits/buffers that are used by general writes, and 'special' requests such as ISOCH writes. This count only tracks the 'special' credits. This statistic is generally not interesting for general IA workloads, but may be of interest for understanding the characteristics of systems using ISOCH. One can filter based on the memory controller channel. One or more channels can be tracked at a given time unc_i_address_match.merge_count uncore interconnect Address Match (Conflict) Count; Conflict Merges event=0x17,umask=0x2 01 Counts the number of times when an inbound write (from a device to memory or another device) had an address match with another request in the write cache unc_i_address_match.stall_count uncore interconnect Address Match (Conflict) Count; Conflict Stalls event=0x17,umask=0x1 01 Counts the number of times when an inbound write (from a device to memory or another device) had an address match with another request in the write cache unc_i_cache_ack_pending_occupancy.any uncore interconnect Write Ack Pending Occupancy; Any Source event=0x14,umask=0x1 01 Accumulates the number of writes that have acquired ownership but have not yet returned their data to the uncore. These writes are generally queued up in the switch trying to get to the head of their queues so that they can post their data. The queue occuapancy increments when the ACK is received, and decrements when either the data is returned OR a tickle is received and ownership is released. Note that a single tickle can result in multiple decrements unc_i_cache_ack_pending_occupancy.source uncore interconnect Write Ack Pending Occupancy; Select Source event=0x14,umask=0x2 01 Accumulates the number of writes that have acquired ownership but have not yet returned their data to the uncore. These writes are generally queued up in the switch trying to get to the head of their queues so that they can post their data. The queue occuapancy increments when the ACK is received, and decrements when either the data is returned OR a tickle is received and ownership is released. Note that a single tickle can result in multiple decrements unc_i_cache_own_occupancy.any uncore interconnect Outstanding Write Ownership Occupancy; Any Source event=0x13,umask=0x1 01 Accumulates the number of writes (and write prefetches) that are outstanding in the uncore trying to acquire ownership in each cycle. This can be used with the write transaction count to calculate the average write latency in the uncore. The occupancy increments when a write request is issued, and decrements when the data is returned unc_i_cache_own_occupancy.source uncore interconnect Outstanding Write Ownership Occupancy; Select Source event=0x13,umask=0x2 01 Accumulates the number of writes (and write prefetches) that are outstanding in the uncore trying to acquire ownership in each cycle. This can be used with the write transaction count to calculate the average write latency in the uncore. The occupancy increments when a write request is issued, and decrements when the data is returned unc_i_cache_read_occupancy.any uncore interconnect Outstanding Read Occupancy; Any Source event=0x10,umask=0x1 01 Accumulates the number of reads that are outstanding in the uncore in each cycle. This can be used with the read transaction count to calculate the average read latency in the uncore. The occupancy increments when a read request is issued, and decrements when the data is returned unc_i_cache_read_occupancy.source uncore interconnect Outstanding Read Occupancy; Select Source event=0x10,umask=0x2 01 Accumulates the number of reads that are outstanding in the uncore in each cycle. This can be used with the read transaction count to calculate the average read latency in the uncore. The occupancy increments when a read request is issued, and decrements when the data is returned unc_i_cache_total_occupancy.any uncore interconnect Total Write Cache Occupancy; Any Source event=0x12,umask=0x1 01 Accumulates the number of reads and writes that are outstanding in the uncore in each cycle. This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY events unc_i_cache_total_occupancy.source uncore interconnect Total Write Cache Occupancy; Select Source event=0x12,umask=0x2 01 Accumulates the number of reads and writes that are outstanding in the uncore in each cycle. This is effectively the sum of the READ_OCCUPANCY and WRITE_OCCUPANCY events unc_i_cache_write_occupancy.any uncore interconnect Outstanding Write Occupancy; Any Source event=0x11,umask=0x1 01 Accumulates the number of writes (and write prefetches) that are outstanding in the uncore in each cycle. This can be used with the transaction count event to calculate the average latency in the uncore. The occupancy increments when the ownership fetch/prefetch is issued, and decrements the data is returned to the uncore unc_i_cache_write_occupancy.source uncore interconnect Outstanding Write Occupancy; Select Source event=0x11,umask=0x2 01 Accumulates the number of writes (and write prefetches) that are outstanding in the uncore in each cycle. This can be used with the transaction count event to calculate the average latency in the uncore. The occupancy increments when the ownership fetch/prefetch is issued, and decrements the data is returned to the uncore unc_i_tickles.lost_ownership uncore interconnect Tickle Count; Ownership Lost event=0x16,umask=0x1 01 Counts the number of tickles that are received. This is for both explicit (from Cbo) and implicit (internal conflict) tickles unc_i_tickles.top_of_queue uncore interconnect Tickle Count; Data Returned event=0x16,umask=0x2 01 Counts the number of tickles that are received. This is for both explicit (from Cbo) and implicit (internal conflict) tickles unc_i_transactions.pd_prefetches uncore interconnect Inbound Transaction Count; Read Prefetches event=0x15,umask=0x4 01 Counts the number of 'Inbound' transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID unc_i_transactions.reads uncore interconnect Inbound Transaction Count; Reads event=0x15,umask=0x1 01 Counts the number of 'Inbound' transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID unc_i_transactions.writes uncore interconnect Inbound Transaction Count; Writes event=0x15,umask=0x2 01 Counts the number of 'Inbound' transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID unc_q_clockticks uncore interconnect Number of qfclks event=0x14 01 Counts the number of clocks in the QPI LL. This clock runs at 1/8th the 'GT/s' speed of the QPI link. For example, a 8GT/s link will have qfclk or 1GHz. JKT does not support dynamic link speeds, so this frequency is fixed unc_q_direct2core.failure_credits uncore interconnect Direct 2 Core Spawning; Spawn Failure - Egress Credits event=0x13,umask=0x2 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos unc_q_direct2core.failure_credits_rbt uncore interconnect Direct 2 Core Spawning; Spawn Failure - Egress and RBT event=0x13,umask=0x8 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos unc_q_direct2core.failure_rbt uncore interconnect Direct 2 Core Spawning; Spawn Failure - RBT Not Set event=0x13,umask=0x4 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos unc_q_direct2core.success uncore interconnect Direct 2 Core Spawning; Spawn Success event=0x13,umask=0x1 01 Counts the number of DRS packets that we attempted to do direct2core on. There are 4 mutually exclusive filters. Filter [0] can be used to get successful spawns, while [1:3] provide the different failure cases. Note that this does not count packets that are not candidates for Direct2Core. The only candidates for Direct2Core are DRS packets destined for Cbos unc_q_rxl_crc_errors.link_init uncore interconnect CRC Errors Detected; LinkInit event=0x3,umask=0x1 01 Number of CRC errors detected in the QPI Agent. Each QPI flit incorporates 8 bits of CRC for error detection. This counts the number of flits where the CRC was able to detect an error. After an error has been detected, the QPI agent will send a request to the transmitting socket to resend the flit (as well as any flits that came after it) unc_q_rxl_crc_errors.normal_op uncore interconnect CRC Errors Detected; Normal Operations event=0x3,umask=0x2 01 Number of CRC errors detected in the QPI Agent. Each QPI flit incorporates 8 bits of CRC for error detection. This counts the number of flits where the CRC was able to detect an error. After an error has been detected, the QPI agent will send a request to the transmitting socket to resend the flit (as well as any flits that came after it) unc_q_rxl_credits_consumed_vn0.drs uncore interconnect VN0 Credit Consumed; DRS event=0x1e,umask=0x1 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_q_rxl_credits_consumed_vn0.hom uncore interconnect VN0 Credit Consumed; HOM event=0x1e,umask=0x8 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_q_rxl_credits_consumed_vn0.ncb uncore interconnect VN0 Credit Consumed; NCB event=0x1e,umask=0x2 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_q_rxl_credits_consumed_vn0.ncs uncore interconnect VN0 Credit Consumed; NCS event=0x1e,umask=0x4 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_q_rxl_credits_consumed_vn0.ndr uncore interconnect VN0 Credit Consumed; NDR event=0x1e,umask=0x20 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_q_rxl_credits_consumed_vn0.snp uncore interconnect VN0 Credit Consumed; SNP event=0x1e,umask=0x10 01 Counts the number of times that an RxQ VN0 credit was consumed (i.e. message uses a VN0 credit for the Rx Buffer). This includes packets that went through the RxQ and those that were bypasssed unc_q_rxl_flits_g0.data uncore interconnect Flits Received - Group 0; Data Tx Flits event=0x1,umask=0x2 01 Counts the number of flits received from the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p unc_q_rxl_flits_g0.idle uncore interconnect Flits Received - Group 0; Idle and Null Flits event=0x1,umask=0x1 01 Counts the number of flits received from the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p unc_q_rxl_flits_g0.non_data uncore interconnect Flits Received - Group 0; Non-Data protocol Tx Flits event=0x1,umask=0x4 01 Counts the number of flits received from the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p unc_q_rxl_flits_g1.drs uncore interconnect Flits Received - Group 1; DRS Flits (both Header and Data) event=0x2,umask=0x18 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g1.drs_data uncore interconnect Flits Received - Group 1; DRS Data Flits event=0x2,umask=0x8 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g1.drs_nondata uncore interconnect Flits Received - Group 1; DRS Header Flits event=0x2,umask=0x10 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g1.hom uncore interconnect Flits Received - Group 1; HOM Flits event=0x2,umask=0x6 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g1.hom_nonreq uncore interconnect Flits Received - Group 1; HOM Non-Request Flits event=0x2,umask=0x4 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g1.hom_req uncore interconnect Flits Received - Group 1; HOM Request Flits event=0x2,umask=0x2 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g1.snp uncore interconnect Flits Received - Group 1; SNP Flits event=0x2,umask=0x1 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g2.ncb uncore interconnect Flits Received - Group 2; Non-Coherent Rx Flits event=0x3,umask=0xc 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g2.ncb_data uncore interconnect Flits Received - Group 2; Non-Coherent data Rx Flits event=0x3,umask=0x4 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g2.ncb_nondata uncore interconnect Flits Received - Group 2; Non-Coherent non-data Rx Flits event=0x3,umask=0x8 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g2.ncs uncore interconnect Flits Received - Group 2; Non-Coherent standard Rx Flits event=0x3,umask=0x10 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g2.ndr_ad uncore interconnect Flits Received - Group 2; Non-Data Response Rx Flits - AD event=0x3,umask=0x1 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_flits_g2.ndr_ak uncore interconnect Flits Received - Group 2; Non-Data Response Rx Flits - AK event=0x3,umask=0x2 01 Counts the number of flits received from the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_rxl_stalls.bgf_drs uncore interconnect Stalls Sending to R3QPI; BGF Stall - HOM event=0x35,umask=0x1 01 Number of stalls trying to send to R3QPI unc_q_rxl_stalls.bgf_hom uncore interconnect Stalls Sending to R3QPI; BGF Stall - DRS event=0x35,umask=0x8 01 Number of stalls trying to send to R3QPI unc_q_rxl_stalls.bgf_ncb uncore interconnect Stalls Sending to R3QPI; BGF Stall - SNP event=0x35,umask=0x2 01 Number of stalls trying to send to R3QPI unc_q_rxl_stalls.bgf_ncs uncore interconnect Stalls Sending to R3QPI; BGF Stall - NDR event=0x35,umask=0x4 01 Number of stalls trying to send to R3QPI unc_q_rxl_stalls.bgf_ndr uncore interconnect Stalls Sending to R3QPI; BGF Stall - NCS event=0x35,umask=0x20 01 Number of stalls trying to send to R3QPI unc_q_rxl_stalls.bgf_snp uncore interconnect Stalls Sending to R3QPI; BGF Stall - NCB event=0x35,umask=0x10 01 Number of stalls trying to send to R3QPI unc_q_rxl_stalls.egress_credits uncore interconnect Stalls Sending to R3QPI; Egress Credits event=0x35,umask=0x40 01 Number of stalls trying to send to R3QPI unc_q_rxl_stalls.gv uncore interconnect Stalls Sending to R3QPI; GV event=0x35,umask=0x80 01 Number of stalls trying to send to R3QPI unc_q_txl_crc_no_credits.almost_full uncore interconnect Cycles Stalled with no LLR Credits; LLR is almost full event=0x2,umask=0x2 01 Number of cycles when the Tx side ran out of Link Layer Retry credits, causing the Tx to stall unc_q_txl_crc_no_credits.full uncore interconnect Cycles Stalled with no LLR Credits; LLR is full event=0x2,umask=0x1 01 Number of cycles when the Tx side ran out of Link Layer Retry credits, causing the Tx to stall unc_q_txl_flits_g0.data uncore interconnect Flits Transferred - Group 0; Data Tx Flits event=0,umask=0x2 01 Counts the number of flits transmitted across the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p unc_q_txl_flits_g0.idle uncore interconnect Flits Transferred - Group 0; Idle and Null Flits event=0,umask=0x1 01 Counts the number of flits transmitted across the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p unc_q_txl_flits_g0.non_data uncore interconnect Flits Transferred - Group 0; Non-Data protocol Tx Flits event=0,umask=0x4 01 Counts the number of flits transmitted across the QPI Link. It includes filters for Idle, protocol, and Data Flits. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time (for L0) or 4B instead of 8B for L0p unc_q_txl_flits_g1.drs uncore interconnect Flits Transferred - Group 1; DRS Flits (both Header and Data) event=0,umask=0x18 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g1.drs_data uncore interconnect Flits Transferred - Group 1; DRS Data Flits event=0,umask=0x8 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g1.drs_nondata uncore interconnect Flits Transferred - Group 1; DRS Header Flits event=0,umask=0x10 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g1.hom uncore interconnect Flits Transferred - Group 1; HOM Flits event=0,umask=0x6 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g1.hom_nonreq uncore interconnect Flits Transferred - Group 1; HOM Non-Request Flits event=0,umask=0x4 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g1.hom_req uncore interconnect Flits Transferred - Group 1; HOM Request Flits event=0,umask=0x2 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g1.snp uncore interconnect Flits Transferred - Group 1; SNP Flits event=0,umask=0x1 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for SNP, HOM, and DRS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g2.ncb uncore interconnect Flits Transferred - Group 2; Non-Coherent Bypass Tx Flits event=0x1,umask=0xc 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g2.ncb_data uncore interconnect Flits Transferred - Group 2; Non-Coherent data Tx Flits event=0x1,umask=0x4 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g2.ncb_nondata uncore interconnect Flits Transferred - Group 2; Non-Coherent non-data Tx Flits event=0x1,umask=0x8 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g2.ncs uncore interconnect Flits Transferred - Group 2; Non-Coherent standard Tx Flits event=0x1,umask=0x10 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g2.ndr_ad uncore interconnect Flits Transferred - Group 2; Non-Data Response Tx Flits - AD event=0x1,umask=0x1 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_q_txl_flits_g2.ndr_ak uncore interconnect Flits Transferred - Group 2; Non-Data Response Tx Flits - AK event=0x1,umask=0x2 01 Counts the number of flits transmitted across the QPI Link. This is one of three 'groups' that allow us to track flits. It includes filters for NDR, NCB, and NCS message classes. Each 'flit' is made up of 80 bits of information (in addition to some ECC data). In full-width (L0) mode, flits are made up of four 'fits', each of which contains 20 bits of data (along with some additional ECC data). In half-width (L0p) mode, the fits are only 10 bits, and therefore it takes twice as many fits to transmit a flit. When one talks about QPI 'speed' (for example, 8.0 GT/s), the 'transfers' here refer to 'fits'. Therefore, in L0, the system will transfer 1 'flit' at the rate of 1/4th the QPI speed. One can calculate the bandwidth of the link by taking: flits*80b/time. Note that this is not the same as 'data' bandwidth. For example, when we are transferring a 64B cacheline across QPI, we will break it into 9 flits -- 1 with header information and 8 with 64 bits of actual 'data' and an additional 16 bits of other information. To calculate 'data' bandwidth, one should therefore do: data flits * 8B / time unc_r3_iio_credits_acquired.drs uncore interconnect to IIO BL Credit Acquired event=0x20,umask=0x8 01 Counts the number of times the NCS/NCB/DRS credit is acquired in the QPI for sending messages on BL to the IIO. There is one credit for each of these three message classes (three credits total). NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions). This event can only track one message class at a time unc_r3_iio_credits_acquired.ncb uncore interconnect to IIO BL Credit Acquired event=0x20,umask=0x10 01 Counts the number of times the NCS/NCB/DRS credit is acquired in the QPI for sending messages on BL to the IIO. There is one credit for each of these three message classes (three credits total). NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions). This event can only track one message class at a time unc_r3_iio_credits_acquired.ncs uncore interconnect to IIO BL Credit Acquired event=0x20,umask=0x20 01 Counts the number of times the NCS/NCB/DRS credit is acquired in the QPI for sending messages on BL to the IIO. There is one credit for each of these three message classes (three credits total). NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions). This event can only track one message class at a time unc_r3_iio_credits_reject.drs uncore interconnect to IIO BL Credit Rejected event=0x21,umask=0x8 01 Counts the number of times that a request attempted to acquire an NCS/NCB/DRS credit in the QPI for sending messages on BL to the IIO but was rejected because no credit was available. There is one credit for each of these three message classes (three credits total). NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions). This event can only track one message class at a time unc_r3_iio_credits_reject.ncb uncore interconnect to IIO BL Credit Rejected event=0x21,umask=0x10 01 Counts the number of times that a request attempted to acquire an NCS/NCB/DRS credit in the QPI for sending messages on BL to the IIO but was rejected because no credit was available. There is one credit for each of these three message classes (three credits total). NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions). This event can only track one message class at a time unc_r3_iio_credits_reject.ncs uncore interconnect to IIO BL Credit Rejected event=0x21,umask=0x20 01 Counts the number of times that a request attempted to acquire an NCS/NCB/DRS credit in the QPI for sending messages on BL to the IIO but was rejected because no credit was available. There is one credit for each of these three message classes (three credits total). NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions). This event can only track one message class at a time unc_r3_iio_credits_used.drs uncore interconnect to IIO BL Credit In Use event=0x22,umask=0x8 01 Counts the number of cycles when the NCS/NCB/DRS credit is in use in the QPI for sending messages on BL to the IIO. There is one credit for each of these three message classes (three credits total). NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions). This event can only track one message class at a time unc_r3_iio_credits_used.ncb uncore interconnect to IIO BL Credit In Use event=0x22,umask=0x10 01 Counts the number of cycles when the NCS/NCB/DRS credit is in use in the QPI for sending messages on BL to the IIO. There is one credit for each of these three message classes (three credits total). NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions). This event can only track one message class at a time unc_r3_iio_credits_used.ncs uncore interconnect to IIO BL Credit In Use event=0x22,umask=0x20 01 Counts the number of cycles when the NCS/NCB/DRS credit is in use in the QPI for sending messages on BL to the IIO. There is one credit for each of these three message classes (three credits total). NCS is used for reads to PCIe space, NCB is used for transferring data without coherency, and DRS is used for transferring data with coherency (cacheable PCI transactions). This event can only track one message class at a time unc_r3_ring_ad_used.ccw_even uncore interconnect R3 AD Ring in Use; Counterclockwise and Even event=0x7,umask=0x4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ad_used.ccw_odd uncore interconnect R3 AD Ring in Use; Counterclockwise and Odd event=0x7,umask=0x8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ad_used.cw_even uncore interconnect R3 AD Ring in Use; Clockwise and Even event=0x7,umask=0x1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ad_used.cw_odd uncore interconnect R3 AD Ring in Use; Clockwise and Odd event=0x7,umask=0x2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_ak_used.ccw_even uncore interconnect R3 AK Ring in Use; Counterclockwise and Even event=0x8,umask=0x4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop unc_r3_ring_ak_used.ccw_odd uncore interconnect R3 AK Ring in Use; Counterclockwise and Odd event=0x8,umask=0x8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop unc_r3_ring_ak_used.cw_even uncore interconnect R3 AK Ring in Use; Clockwise and Even event=0x8,umask=0x1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop unc_r3_ring_ak_used.cw_odd uncore interconnect R3 AK Ring in Use; Clockwise and Odd event=0x8,umask=0x2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop unc_r3_ring_bl_used.ccw_even uncore interconnect R3 BL Ring in Use; Counterclockwise and Even event=0x9,umask=0x4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_bl_used.ccw_odd uncore interconnect R3 BL Ring in Use; Counterclockwise and Odd event=0x9,umask=0x8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_bl_used.cw_even uncore interconnect R3 BL Ring in Use; Clockwise and Even event=0x9,umask=0x1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_bl_used.cw_odd uncore interconnect R3 BL Ring in Use; Clockwise and Odd event=0x9,umask=0x2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r3_ring_iv_used.any uncore interconnect R3 IV Ring in Use; Any event=0xa,umask=0xf 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sent, but does not include when packets are being sunk into the ring stop. The IV ring is unidirectional. Whether UP or DN is used is dependent on the system programming. Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given time unc_r3_rxr_cycles_ne.drs uncore interconnect Ingress Cycles Not Empty; DRS event=0x10,umask=0x8 01 Counts the number of cycles when the QPI Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_cycles_ne.hom uncore interconnect Ingress Cycles Not Empty; HOM event=0x10,umask=0x1 01 Counts the number of cycles when the QPI Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_cycles_ne.ncb uncore interconnect Ingress Cycles Not Empty; NCB event=0x10,umask=0x10 01 Counts the number of cycles when the QPI Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_cycles_ne.ncs uncore interconnect Ingress Cycles Not Empty; NCS event=0x10,umask=0x20 01 Counts the number of cycles when the QPI Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_cycles_ne.ndr uncore interconnect Ingress Cycles Not Empty; NDR event=0x10,umask=0x4 01 Counts the number of cycles when the QPI Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_cycles_ne.snp uncore interconnect Ingress Cycles Not Empty; SNP event=0x10,umask=0x2 01 Counts the number of cycles when the QPI Ingress is not empty. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_inserts.drs uncore interconnect Ingress Allocations; DRS event=0x11,umask=0x8 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_inserts.hom uncore interconnect Ingress Allocations; HOM event=0x11,umask=0x1 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_inserts.ncb uncore interconnect Ingress Allocations; NCB event=0x11,umask=0x10 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_inserts.ncs uncore interconnect Ingress Allocations; NCS event=0x11,umask=0x20 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_inserts.ndr uncore interconnect Ingress Allocations; NDR event=0x11,umask=0x4 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_inserts.snp uncore interconnect Ingress Allocations; SNP event=0x11,umask=0x2 01 Counts the number of allocations into the QPI Ingress. This tracks one of the three rings that are used by the QPI agent. This can be used in conjunction with the QPI Ingress Occupancy Accumulator event in order to calculate average queue latency. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r3_rxr_occupancy.drs uncore interconnect Ingress Occupancy Accumulator; DRS event=0x13,umask=0x8 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency unc_r3_rxr_occupancy.hom uncore interconnect Ingress Occupancy Accumulator; HOM event=0x13,umask=0x1 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency unc_r3_rxr_occupancy.ncb uncore interconnect Ingress Occupancy Accumulator; NCB event=0x13,umask=0x10 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency unc_r3_rxr_occupancy.ncs uncore interconnect Ingress Occupancy Accumulator; NCS event=0x13,umask=0x20 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency unc_r3_rxr_occupancy.ndr uncore interconnect Ingress Occupancy Accumulator; NDR event=0x13,umask=0x4 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency unc_r3_rxr_occupancy.snp uncore interconnect Ingress Occupancy Accumulator; SNP event=0x13,umask=0x2 01 Accumulates the occupancy of a given QPI Ingress queue in each cycles. This tracks one of the three ring Ingress buffers. This can be used with the QPI Ingress Not Empty event to calculate average occupancy or the QPI Ingress Allocations event in order to calculate average queuing latency unc_r3_vn0_credits_reject.drs uncore interconnect VN0 Credit Acquisition Failed on DRS; DRS Message Class event=0x37,umask=0x8 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation unc_r3_vn0_credits_reject.hom uncore interconnect VN0 Credit Acquisition Failed on DRS; HOM Message Class event=0x37,umask=0x1 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation unc_r3_vn0_credits_reject.ncb uncore interconnect VN0 Credit Acquisition Failed on DRS; NCB Message Class event=0x37,umask=0x10 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation unc_r3_vn0_credits_reject.ncs uncore interconnect VN0 Credit Acquisition Failed on DRS; NCS Message Class event=0x37,umask=0x20 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation unc_r3_vn0_credits_reject.ndr uncore interconnect VN0 Credit Acquisition Failed on DRS; NDR Message Class event=0x37,umask=0x4 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation unc_r3_vn0_credits_reject.snp uncore interconnect VN0 Credit Acquisition Failed on DRS; SNP Message Class event=0x37,umask=0x2 01 Number of times a request failed to acquire a DRS VN0 credit. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This therefore counts the number of times when a request failed to acquire either a VNA or VN0 credit and is delayed. This should generally be a rare situation unc_r3_vn0_credits_used.drs uncore interconnect VN0 Credit Used; DRS Message Class event=0x36,umask=0x8 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers unc_r3_vn0_credits_used.hom uncore interconnect VN0 Credit Used; HOM Message Class event=0x36,umask=0x1 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers unc_r3_vn0_credits_used.ncb uncore interconnect VN0 Credit Used; NCB Message Class event=0x36,umask=0x10 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers unc_r3_vn0_credits_used.ncs uncore interconnect VN0 Credit Used; NCS Message Class event=0x36,umask=0x20 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers unc_r3_vn0_credits_used.ndr uncore interconnect VN0 Credit Used; NDR Message Class event=0x36,umask=0x4 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers unc_r3_vn0_credits_used.snp uncore interconnect VN0 Credit Used; SNP Message Class event=0x36,umask=0x2 01 Number of times a VN0 credit was used on the DRS message channel. In order for a request to be transferred across QPI, it must be guaranteed to have a flit buffer on the remote socket to sink into. There are two credit pools, VNA and VN0. VNA is a shared pool used to achieve high performance. The VN0 pool has reserved entries for each message class and is used to prevent deadlock. Requests first attempt to acquire a VNA credit, and then fall back to VN0 if they fail. This counts the number of times a VN0 credit was used. Note that a single VN0 credit holds access to potentially multiple flit buffers. For example, a transfer that uses VNA could use 9 flit buffers and in that case uses 9 credits. A transfer on VN0 will only count a single credit even though it may use multiple buffers unc_r3_vna_credits_reject.drs uncore interconnect VNA Credit Reject; DRS Message Class event=0x34,umask=0x8 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough unc_r3_vna_credits_reject.hom uncore interconnect VNA Credit Reject; HOM Message Class event=0x34,umask=0x1 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough unc_r3_vna_credits_reject.ncb uncore interconnect VNA Credit Reject; NCB Message Class event=0x34,umask=0x10 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough unc_r3_vna_credits_reject.ncs uncore interconnect VNA Credit Reject; NCS Message Class event=0x34,umask=0x20 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough unc_r3_vna_credits_reject.ndr uncore interconnect VNA Credit Reject; NDR Message Class event=0x34,umask=0x4 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough unc_r3_vna_credits_reject.snp uncore interconnect VNA Credit Reject; SNP Message Class event=0x34,umask=0x2 01 Number of attempted VNA credit acquisitions that were rejected because the VNA credit pool was full (or almost full). It is possible to filter this event by message class. Some packets use more than one flit buffer, and therefore must acquire multiple credits. Therefore, one could get a reject even if the VNA credits were not fully used up. The VNA pool is generally used to provide the bulk of the QPI bandwidth (as opposed to the VN0 pool which is used to guarantee forward progress). VNA credits can run out if the flit buffer on the receiving side starts to queue up substantially. This can happen if the rest of the uncore is unable to drain the requests fast enough unc_u_msg_chnl_size_count.4b uncore interconnect MsgCh Requests by Size; 4B Requests event=0x47,umask=0x1 01 Number of transactions on the message channel filtered by request size. This includes both reads and writes unc_u_msg_chnl_size_count.8b uncore interconnect MsgCh Requests by Size; 8B Requests event=0x47,umask=0x2 01 Number of transactions on the message channel filtered by request size. This includes both reads and writes unc_u_phold_cycles.ack_to_deassert uncore interconnect Cycles PHOLD Assert to Ack; ACK to Deassert event=0x45,umask=0x2 01 PHOLD cycles. Filter from source CoreID unc_u_racu_requests.count uncore interconnect RACU Request event=0x46,umask=0x1 01 unc_u_u2c_events.livelock uncore interconnect Monitor Sent to T0; Livelock event=0x43,umask=0x4 01 Events coming from Uncore can be sent to one or all cores unc_u_u2c_events.lterror uncore interconnect Monitor Sent to T0; LTError event=0x43,umask=0x8 01 Events coming from Uncore can be sent to one or all cores unc_u_u2c_events.monitor_t0 uncore interconnect Monitor Sent to T0; Monitor T0 event=0x43,umask=0x1 01 Events coming from Uncore can be sent to one or all cores unc_u_u2c_events.monitor_t1 uncore interconnect Monitor Sent to T0; Monitor T1 event=0x43,umask=0x2 01 Events coming from Uncore can be sent to one or all cores unc_u_u2c_events.other uncore interconnect Monitor Sent to T0; Other event=0x43,umask=0x80 01 Events coming from Uncore can be sent to one or all cores unc_r2_iio_credits_acquired.drs uncore io R2PCIe IIO Credit Acquired; DRS event=0x33,umask=0x8 01 Counts the number of credits that are acquired in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly) unc_r2_iio_credits_acquired.ncb uncore io R2PCIe IIO Credit Acquired; NCB event=0x33,umask=0x10 01 Counts the number of credits that are acquired in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly) unc_r2_iio_credits_acquired.ncs uncore io R2PCIe IIO Credit Acquired; NCS event=0x33,umask=0x20 01 Counts the number of credits that are acquired in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly) unc_r2_iio_credits_reject.drs uncore io R2PCIe IIO Failed to Acquire a Credit; DRS event=0x34,umask=0x8 01 Counts the number of times that a request pending in the BL Ingress attempted to acquire either a NCB or NCS credit to transmit into the IIO, but was rejected because no credits were available. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly) unc_r2_iio_credits_reject.ncb uncore io R2PCIe IIO Failed to Acquire a Credit; NCB event=0x34,umask=0x10 01 Counts the number of times that a request pending in the BL Ingress attempted to acquire either a NCB or NCS credit to transmit into the IIO, but was rejected because no credits were available. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly) unc_r2_iio_credits_reject.ncs uncore io R2PCIe IIO Failed to Acquire a Credit; NCS event=0x34,umask=0x20 01 Counts the number of times that a request pending in the BL Ingress attempted to acquire either a NCB or NCS credit to transmit into the IIO, but was rejected because no credits were available. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly) unc_r2_iio_credits_used.drs uncore io R2PCIe IIO Credits in Use; DRS event=0x32,umask=0x8 01 Counts the number of cycles when one or more credits in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly) unc_r2_iio_credits_used.ncb uncore io R2PCIe IIO Credits in Use; NCB event=0x32,umask=0x10 01 Counts the number of cycles when one or more credits in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly) unc_r2_iio_credits_used.ncs uncore io R2PCIe IIO Credits in Use; NCS event=0x32,umask=0x20 01 Counts the number of cycles when one or more credits in the R2PCIe agent for sending transactions into the IIO on either NCB or NCS are in use. Transactions from the BL ring going into the IIO Agent must first acquire a credit. These credits are for either the NCB or NCS message classes. NCB, or non-coherent bypass messages are used to transmit data without coherency (and are common). NCS is used for reads to PCIe (and should be used sparingly) unc_r2_ring_ad_used.ccw_even uncore io R2 AD Ring in Use; Counterclockwise and Even event=0x7,umask=0x4 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ad_used.ccw_odd uncore io R2 AD Ring in Use; Counterclockwise and Odd event=0x7,umask=0x8 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ad_used.cw_even uncore io R2 AD Ring in Use; Clockwise and Even event=0x7,umask=0x1 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ad_used.cw_odd uncore io R2 AD Ring in Use; Clockwise and Odd event=0x7,umask=0x2 01 Counts the number of cycles that the AD ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ak_used.ccw_even uncore io R2 AK Ring in Use; Counterclockwise and Even event=0x8,umask=0x4 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ak_used.ccw_odd uncore io R2 AK Ring in Use; Counterclockwise and Odd event=0x8,umask=0x8 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ak_used.cw_even uncore io R2 AK Ring in Use; Clockwise and Even event=0x8,umask=0x1 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_ak_used.cw_odd uncore io R2 AK Ring in Use; Clockwise and Odd event=0x8,umask=0x2 01 Counts the number of cycles that the AK ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_bl_used.ccw_even uncore io R2 BL Ring in Use; Counterclockwise and Even event=0x9,umask=0x4 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_bl_used.ccw_odd uncore io R2 BL Ring in Use; Counterclockwise and Odd event=0x9,umask=0x8 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_bl_used.cw_even uncore io R2 BL Ring in Use; Clockwise and Even event=0x9,umask=0x1 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_bl_used.cw_odd uncore io R2 BL Ring in Use; Clockwise and Odd event=0x9,umask=0x2 01 Counts the number of cycles that the BL ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sent from the ring stop unc_r2_ring_iv_used.any uncore io R2 IV Ring in Use; Any event=0xa,umask=0xf 01 Counts the number of cycles that the IV ring is being used at this ring stop. This includes when packets are passing by and when packets are being sunk, but does not include when packets are being sunk into the ring stop. The IV ring is unidirectional. Whether UP or DN is used is dependent on the system programming. Thereofore, one should generally set both the UP and DN bits for a given polarity (or both) at a given time unc_r2_rxr_cycles_ne.drs uncore io Ingress Cycles Not Empty; DRS event=0x10,umask=0x8 01 Counts the number of cycles when the R2PCIe Ingress is not empty. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r2_rxr_cycles_ne.ncb uncore io Ingress Cycles Not Empty; NCB event=0x10,umask=0x10 01 Counts the number of cycles when the R2PCIe Ingress is not empty. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r2_rxr_cycles_ne.ncs uncore io Ingress Cycles Not Empty; NCS event=0x10,umask=0x20 01 Counts the number of cycles when the R2PCIe Ingress is not empty. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Ingress Occupancy Accumulator event in order to calculate average queue occupancy. Multiple ingress buffers can be tracked at a given time using multiple counters unc_r2_txr_cycles_full.ad uncore io Egress Cycles Full; AD event=0x25,umask=0x1 01 Counts the number of cycles when the R2PCIe Egress buffer is full unc_r2_txr_cycles_full.ak uncore io Egress Cycles Full; AK event=0x25,umask=0x2 01 Counts the number of cycles when the R2PCIe Egress buffer is full unc_r2_txr_cycles_full.bl uncore io Egress Cycles Full; BL event=0x25,umask=0x4 01 Counts the number of cycles when the R2PCIe Egress buffer is full unc_r2_txr_cycles_ne.ad uncore io Egress Cycles Not Empty; AD event=0x23,umask=0x1 01 Counts the number of cycles when the R2PCIe Egress is not empty. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Egress Occupancy Accumulator event in order to calculate average queue occupancy. Only a single Egress queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_r2_txr_cycles_ne.ak uncore io Egress Cycles Not Empty; AK event=0x23,umask=0x2 01 Counts the number of cycles when the R2PCIe Egress is not empty. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Egress Occupancy Accumulator event in order to calculate average queue occupancy. Only a single Egress queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_r2_txr_cycles_ne.bl uncore io Egress Cycles Not Empty; BL event=0x23,umask=0x4 01 Counts the number of cycles when the R2PCIe Egress is not empty. This tracks one of the three rings that are used by the R2PCIe agent. This can be used in conjunction with the R2PCIe Egress Occupancy Accumulator event in order to calculate average queue occupancy. Only a single Egress queue can be tracked at any given time. It is not possible to filter based on direction or polarity unc_r2_txr_nacks.ad uncore io Egress NACK; AD event=0x26,umask=0x1 01 Counts the number of times that the Egress received a NACK from the ring and could not issue a transaction unc_r2_txr_nacks.ak uncore io Egress NACK; AK event=0x26,umask=0x2 01 Counts the number of times that the Egress received a NACK from the ring and could not issue a transaction unc_r2_txr_nacks.bl uncore io Egress NACK; BL event=0x26,umask=0x4 01 Counts the number of times that the Egress received a NACK from the ring and could not issue a transaction unc_m_act_count uncore memory DRAM Activate Count event=0x1 01 Counts the number of DRAM Activate commands sent on this channel. Activate commands are issued to open up a page on the DRAM devices so that it can be read or written to with a CAS. One can calculate the number of Page Misses by subtracting the number of Page Miss precharges from the number of Activates unc_m_cas_count.all uncore memory DRAM RD_CAS and WR_CAS Commands.; All DRAM WR_CAS (w/ and w/out auto-pre) event=0x4,umask=0xf 01 unc_m_cas_count.rd uncore memory DRAM RD_CAS and WR_CAS Commands.; All DRAM Reads (RD_CAS + Underfills) event=0x4,umask=0x3 01 unc_m_cas_count.rd_reg uncore memory DRAM RD_CAS and WR_CAS Commands.; All DRAM RD_CAS (w/ and w/out auto-pre) event=0x4,umask=0x1 01 unc_m_cas_count.rd_underfill uncore memory DRAM RD_CAS and WR_CAS Commands.; Underfill Read Issued event=0x4,umask=0x2 01 unc_m_cas_count.wr uncore memory DRAM RD_CAS and WR_CAS Commands.; All DRAM WR_CAS (both Modes) event=0x4,umask=0xc 01 unc_m_cas_count.wr_rmm uncore memory DRAM RD_CAS and WR_CAS Commands.; DRAM WR_CAS (w/ and w/out auto-pre) in Read Major Mode event=0x4,umask=0x8 01 unc_m_cas_count.wr_wmm uncore memory DRAM RD_CAS and WR_CAS Commands.; DRAM WR_CAS (w/ and w/out auto-pre) in Write Major Mode event=0x4,umask=0x4 01 unc_m_clockticks uncore memory uclks event=0 01 Uncore Fixed Counter - uclks unc_m_major_modes.isoch uncore memory Cycles in a Major Mode; Isoch Major Mode event=0x7,umask=0x8 01 Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel. Major modea are channel-wide, and not a per-rank (or dimm or bank) mode unc_m_major_modes.partial uncore memory Cycles in a Major Mode; Partial Major Mode event=0x7,umask=0x4 01 Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel. Major modea are channel-wide, and not a per-rank (or dimm or bank) mode unc_m_major_modes.read uncore memory Cycles in a Major Mode; Read Major Mode event=0x7,umask=0x1 01 Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel. Major modea are channel-wide, and not a per-rank (or dimm or bank) mode unc_m_major_modes.write uncore memory Cycles in a Major Mode; Write Major Mode event=0x7,umask=0x2 01 Counts the total number of cycles spent in a major mode (selected by a filter) on the given channel. Major modea are channel-wide, and not a per-rank (or dimm or bank) mode unc_m_power_throttle_cycles.rank0 uncore memory Throttle Cycles for Rank 0; DIMM ID event=0x41,umask=0x1 01 Counts the number of cycles while the iMC is being throttled by either thermal constraints or by the PCU throttling. It is not possible to distinguish between the two. This can be filtered by rank. If multiple ranks are selected and are being throttled at the same time, the counter will only increment by 1 unc_m_preemption.rd_preempt_rd uncore memory Read Preemption Count; Read over Read Preemption event=0x8,umask=0x1 01 Counts the number of times a read in the iMC preempts another read or write. Generally reads to an open page are issued ahead of requests to closed pages. This improves the page hit rate of the system. However, high priority requests can cause pages of active requests to be closed in order to get them out. This will reduce the latency of the high-priority request at the expense of lower bandwidth and increased overall average latency unc_m_preemption.rd_preempt_wr uncore memory Read Preemption Count; Read over Write Preemption event=0x8,umask=0x2 01 Counts the number of times a read in the iMC preempts another read or write. Generally reads to an open page are issued ahead of requests to closed pages. This improves the page hit rate of the system. However, high priority requests can cause pages of active requests to be closed in order to get them out. This will reduce the latency of the high-priority request at the expense of lower bandwidth and increased overall average latency unc_m_pre_count.page_close uncore memory DRAM Precharge commands.; Precharge due to timer expiration event=0x2,umask=0x2 01 Counts the number of DRAM Precharge commands sent on this channel unc_m_pre_count.page_miss uncore memory DRAM Precharge commands.; Precharges due to page miss event=0x2,umask=0x1 01 Counts the number of DRAM Precharge commands sent on this channel unc_m_rpq_occupancy uncore memory Read Pending Queue Occupancy event=0x80 01 Accumulates the occupancies of the Read Pending Queue each cycle. This can then be used to calculate both the average occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations). The RPQ is used to schedule reads out to the memory controller and to track the requests. Requests allocate into the RPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after the CAS command has been issued to memory unc_m_wpq_cycles_ne uncore memory Write Pending Queue Not Empty event=0x21 01 Counts the number of cycles that the Write Pending Queue is not empty. This can then be used to calculate the average queue occupancy (in conjunction with the WPQ Occupancy Accumulation count). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have 'posted' to the iMC. This is not to be confused with actually performing the write to DRAM. Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies unc_m_wpq_inserts uncore memory Write Pending Queue Allocations event=0x20 01 Counts the number of allocations into the Write Pending Queue. This can then be used to calculate the average queuing latency (in conjunction with the WPQ occupancy count). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have 'posted' to the iMC unc_m_wpq_occupancy uncore memory Write Pending Queue Occupancy event=0x81 01 Accumulates the occupancies of the Write Pending Queue each cycle. This can then be used to calculate both the average queue occupancy (in conjunction with the number of cycles not empty) and the average latency (in conjunction with the number of allocations). The WPQ is used to schedule write out to the memory controller and to track the writes. Requests allocate into the WPQ soon after they enter the memory controller, and need credits for an entry in this buffer before being sent from the HA to the iMC. They deallocate after being issued to DRAM. Write requests themselves are able to complete (from the perspective of the rest of the system) as soon they have 'posted' to the iMC. This is not to be confused with actually performing the write to DRAM. Therefore, the average latency for this queue is actually not useful for deconstruction intermediate write latencies. So, we provide filtering based on if the request has posted or not. By using the 'not posted' filter, we can track how long writes spent in the iMC before completions were sent to the HA. The 'posted' filter, on the other hand, provides information about how much queueing is actually happening in the iMC for writes before they are actually issued to memory. High average occupancies will generally coincide with high write major mode counts unc_p_core0_transition_cycles uncore power Core C State Transition Cycles event=0x3 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core1_transition_cycles uncore power Core C State Transition Cycles event=0x4 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core2_transition_cycles uncore power Core C State Transition Cycles event=0x5 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core3_transition_cycles uncore power Core C State Transition Cycles event=0x6 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core4_transition_cycles uncore power Core C State Transition Cycles event=0x7 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core5_transition_cycles uncore power Core C State Transition Cycles event=0x8 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core6_transition_cycles uncore power Core C State Transition Cycles event=0x9 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_core7_transition_cycles uncore power Core C State Transition Cycles event=0xa 01 Number of cycles spent performing core C state transitions. There is one event per core unc_p_demotions_core0 uncore power Core C State Demotions event=0x1e 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core1 uncore power Core C State Demotions event=0x1f 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core2 uncore power Core C State Demotions event=0x20 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core3 uncore power Core C State Demotions event=0x21 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core4 uncore power Core C State Demotions event=0x22 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core5 uncore power Core C State Demotions event=0x23 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core6 uncore power Core C State Demotions event=0x24 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_demotions_core7 uncore power Core C State Demotions event=0x25 01 Counts the number of times when a configurable cores had a C-state demotion unc_p_freq_min_io_p_cycles uncore power IO P Limit Strongest Lower Limit Cycles event=0x1 01 Counts the number of cycles when IO P Limit is preventing us from dropping the frequency lower. This algorithm monitors the needs to the IO subsystem on both local and remote sockets and will maintain a frequency high enough to maintain good IO BW. This is necessary for when all the IA cores on a socket are idle but a user still would like to maintain high IO Bandwidth unc_p_freq_min_perf_p_cycles uncore power Perf P Limit Strongest Lower Limit Cycles event=0x2 01 Counts the number of cycles when Perf P Limit is preventing us from dropping the frequency lower. Perf P Limit is an algorithm that takes input from remote sockets when determining if a socket should drop it's frequency down. This is largely to minimize increases in snoop and remote read latencies unc_p_freq_trans_cycles uncore power Cycles spent changing Frequency event=0 01 Counts the number of cycles when the system is changing frequency. This can not be filtered by thread ID. One can also use it with the occupancy counter that monitors number of threads in C0 to estimate the performance impact that frequency transitions had on the system unc_p_power_state_occupancy.cores_c0 uncore power Number of cores in C0 event=0x80 01 This is an occupancy event that tracks the number of cores that are in C0. It can be used by itself to get the average number of cores in C0, with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_power_state_occupancy.cores_c3 uncore power Number of cores in C0 event=0x80 01 This is an occupancy event that tracks the number of cores that are in C0. It can be used by itself to get the average number of cores in C0, with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_power_state_occupancy.cores_c6 uncore power Number of cores in C0 event=0x80 01 This is an occupancy event that tracks the number of cores that are in C0. It can be used by itself to get the average number of cores in C0, with thresholding to generate histograms, or with other PCU events and occupancy triggering to capture other details unc_p_total_transition_cycles uncore power Total Core C State Transition Cycles event=0xb 01 Number of cycles spent performing core C state transitions across all cores dtlb_load_misses.miss_causes_a_walk virtual memory Load misses in all DTLB levels that cause page walks event=0x8,period=100003,umask=0x1 00 dtlb_load_misses.stlb_hit virtual memory Load operations that miss the first DTLB level but hit the second and do not cause page walks event=0x8,period=100003,umask=0x10 00 This event counts load operations that miss the first DTLB level but hit the second and do not cause any page walks. The penalty in this case is approximately 7 cycles dtlb_load_misses.walk_completed virtual memory Load misses at all DTLB levels that cause completed page walks event=0x8,period=100003,umask=0x2 00 dtlb_load_misses.walk_duration virtual memory Cycles when PMH is busy with page walks event=0x8,period=2000003,umask=0x4 00 This event counts cycles when the page miss handler (PMH) is servicing page walks caused by DTLB load misses dtlb_store_misses.miss_causes_a_walk virtual memory Store misses in all DTLB levels that cause page walks event=0x49,period=100003,umask=0x1 00 dtlb_store_misses.stlb_hit virtual memory Store operations that miss the first TLB level but hit the second and do not cause page walks event=0x49,period=100003,umask=0x10 00 dtlb_store_misses.walk_completed virtual memory Store misses in all DTLB levels that cause completed page walks event=0x49,period=100003,umask=0x2 00 dtlb_store_misses.walk_duration virtual memory Cycles when PMH is busy with page walks event=0x49,period=2000003,umask=0x4 00 itlb.itlb_flush virtual memory Flushing of the Instruction TLB (ITLB) pages, includes 4k/2M/4M pages event=0xae,period=100007,umask=0x1 00 itlb_misses.miss_causes_a_walk virtual memory Misses at all ITLB levels that cause page walks event=0x85,period=100003,umask=0x1 00 itlb_misses.stlb_hit virtual memory Operations that miss the first ITLB level but hit the second and do not cause any page walks event=0x85,period=100003,umask=0x10 00 itlb_misses.walk_completed virtual memory Misses in all ITLB levels that cause completed page walks event=0x85,period=100003,umask=0x2 00 itlb_misses.walk_duration virtual memory Cycles when PMH is busy with page walks event=0x85,period=2000003,umask=0x4 00 This event count cycles when Page Miss Handler (PMH) is servicing page walks caused by ITLB misses tlb_flush.dtlb_thread virtual memory DTLB flush attempts of the thread-specific entries event=0xbd,period=100007,umask=0x1 00 tlb_flush.stlb_any virtual memory STLB flush attempts event=0xbd,period=100007,umask=0x20 00 core_reject_l2q.all cache Counts the number of MEC requests that were not accepted into the L2Q because of any L2 queue reject condition. There is no concept of at-ret here. It might include requests due to instructions in the speculative path event=0x31,period=200003 00 fetch_stall.icache_fill_pending_cycles cache This event counts the number of core cycles the fetch stalls because of an icache miss. This is a cumulative count of cycles the NIP stalled for all icache misses event=0x86,period=200003,umask=0x4 00 l2_prefetcher.alloc_xq cache Counts the number of L2HWP allocated into XQ GP event=0x3e,period=100007,umask=0x4 00 l2_requests.miss cache Counts the number of L2 cache misses event=0x2e,period=200003,umask=0x41 00 l2_requests.reference cache Counts the total number of L2 cache references event=0x2e,period=200003,umask=0x4f 00 l2_requests_reject.all cache Counts the number of MEC requests from the L2Q that reference a cache line (cacheable requests) excluding SW prefetches filling only to L2 cache and L1 evictions (automatically excludes L2HWP, UC, WC) that were rejected - Multiple repeated rejects should be counted multiple times event=0x30,period=200003 00 mem_uops_retired.all_loads cache Counts all the load micro-ops retired event=0x4,period=200003,umask=0x40 00 This event counts the number of load micro-ops retired mem_uops_retired.all_stores cache Counts all the store micro-ops retired event=0x4,period=200003,umask=0x80 00 This event counts the number of store micro-ops retired mem_uops_retired.hitm cache Counts the loads retired that get the data from the other core in the same tile in M state (Precise Event) Supports address when precise event=0x4,period=200003,umask=0x20 00 This event counts the number of load micro-ops retired that got data from another core's cache. (Precise Event) Supports address when precise mem_uops_retired.l1_miss_loads cache Counts the number of load micro-ops retired that miss in L1 D cache event=0x4,period=200003,umask=0x1 00 This event counts the number of load micro-ops retired that miss in L1 Data cache. Note that prefetch misses will not be counted mem_uops_retired.l2_hit_loads cache Counts the number of load micro-ops retired that hit in the L2 (Precise Event) Supports address when precise event=0x4,period=200003,umask=0x2 00 This event counts the number of load micro-uops retired that hit in the L2 (Precise Event) Supports address when precise mem_uops_retired.l2_miss_loads cache Counts the number of load micro-ops retired that miss in the L2 (Precise Event) Supports address when precise event=0x4,period=100007,umask=0x4 00 This event counts the number of load micro-ops retired that miss in the L2 (Precise Event) Supports address when precise mem_uops_retired.utlb_miss_loads cache Counts the number of load micro-ops retired that caused micro TLB miss event=0x4,period=200003,umask=0x10 00 offcore_response cache Counts the matrix events specified by MSR_OFFCORE_RESPx event=0xb7,period=100007,umask=0x1 00 offcore_response.any_code_rd.any_response cache Counts Demand code reads and prefetch code read requests that accounts for any response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010044 00 offcore_response.any_code_rd.l2_hit_far_tile cache Counts Demand code reads and prefetch code read requests that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800400044 00 offcore_response.any_code_rd.l2_hit_far_tile_e_f cache Counts Demand code reads and prefetch code read requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800400044 00 offcore_response.any_code_rd.l2_hit_far_tile_m cache Counts Demand code reads and prefetch code read requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000400044 00 offcore_response.any_code_rd.l2_hit_near_tile cache Counts Demand code reads and prefetch code read requests that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800180044 00 offcore_response.any_code_rd.l2_hit_near_tile_e_f cache Counts Demand code reads and prefetch code read requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800080044 00 offcore_response.any_code_rd.l2_hit_near_tile_m cache Counts Demand code reads and prefetch code read requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000080044 00 offcore_response.any_code_rd.l2_hit_this_tile_e cache Counts Demand code reads and prefetch code read requests that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0004000044 00 offcore_response.any_code_rd.l2_hit_this_tile_f cache Counts Demand code reads and prefetch code read requests that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0010000044 00 offcore_response.any_code_rd.l2_hit_this_tile_m cache Counts Demand code reads and prefetch code read requests that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0002000044 00 offcore_response.any_code_rd.l2_hit_this_tile_s cache Counts Demand code reads and prefetch code read requests that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0008000044 00 offcore_response.any_code_rd.outstanding cache Counts Demand code reads and prefetch code read requests that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000044 00 offcore_response.any_data_rd.any_response cache Counts Demand cacheable data and L1 prefetch data read requests that accounts for any response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000013091 00 offcore_response.any_data_rd.l2_hit_far_tile cache Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800403091 00 offcore_response.any_data_rd.l2_hit_far_tile_e_f cache Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800403091 00 offcore_response.any_data_rd.l2_hit_far_tile_m cache Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000403091 00 offcore_response.any_data_rd.l2_hit_near_tile cache Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800183091 00 offcore_response.any_data_rd.l2_hit_near_tile_e_f cache Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800083091 00 offcore_response.any_data_rd.l2_hit_near_tile_m cache Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000083091 00 offcore_response.any_data_rd.l2_hit_this_tile_e cache Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0004003091 00 offcore_response.any_data_rd.l2_hit_this_tile_f cache Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0010003091 00 offcore_response.any_data_rd.l2_hit_this_tile_m cache Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0002003091 00 offcore_response.any_data_rd.l2_hit_this_tile_s cache Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0008003091 00 offcore_response.any_data_rd.outstanding cache Counts Demand cacheable data and L1 prefetch data read requests that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000003091 00 offcore_response.any_pf_l2.any_response cache Counts any Prefetch requests that accounts for any response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010070 00 offcore_response.any_pf_l2.l2_hit_far_tile cache Counts any Prefetch requests that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800400070 00 offcore_response.any_pf_l2.l2_hit_far_tile_e_f cache Counts any Prefetch requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800400070 00 offcore_response.any_pf_l2.l2_hit_far_tile_m cache Counts any Prefetch requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000400070 00 offcore_response.any_pf_l2.l2_hit_near_tile cache Counts any Prefetch requests that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800180070 00 offcore_response.any_pf_l2.l2_hit_near_tile_e_f cache Counts any Prefetch requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800080070 00 offcore_response.any_pf_l2.l2_hit_near_tile_m cache Counts any Prefetch requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000080070 00 offcore_response.any_pf_l2.l2_hit_this_tile_e cache Counts any Prefetch requests that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0004000070 00 offcore_response.any_pf_l2.l2_hit_this_tile_f cache Counts any Prefetch requests that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0010000070 00 offcore_response.any_pf_l2.l2_hit_this_tile_m cache Counts any Prefetch requests that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0002000070 00 offcore_response.any_pf_l2.outstanding cache Counts any Prefetch requests that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000070 00 offcore_response.any_read.any_response cache Counts any Read request that accounts for any response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x00000132f7 00 offcore_response.any_read.l2_hit_far_tile cache Counts any Read request that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x18004032f7 00 offcore_response.any_read.l2_hit_far_tile_e_f cache Counts any Read request that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x08004032f7 00 offcore_response.any_read.l2_hit_far_tile_m cache Counts any Read request that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x10004032f7 00 offcore_response.any_read.l2_hit_near_tile cache Counts any Read request that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x18001832f7 00 offcore_response.any_read.l2_hit_near_tile_e_f cache Counts any Read request that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x08000832f7 00 offcore_response.any_read.l2_hit_near_tile_m cache Counts any Read request that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x10000832f7 00 offcore_response.any_read.l2_hit_this_tile_e cache Counts any Read request that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x00040032f7 00 offcore_response.any_read.l2_hit_this_tile_f cache Counts any Read request that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x00100032f7 00 offcore_response.any_read.l2_hit_this_tile_m cache Counts any Read request that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x00020032f7 00 offcore_response.any_read.l2_hit_this_tile_s cache Counts any Read request that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x00080032f7 00 offcore_response.any_read.outstanding cache Counts any Read request that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x40000032f7 00 offcore_response.any_request.any_response cache Counts any request that accounts for any response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000018000 00 offcore_response.any_request.l2_hit_far_tile cache Counts any request that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800408000 00 offcore_response.any_request.l2_hit_far_tile_e_f cache Counts any request that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800408000 00 offcore_response.any_request.l2_hit_far_tile_m cache Counts any request that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000408000 00 offcore_response.any_request.l2_hit_near_tile cache Counts any request that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800188000 00 offcore_response.any_request.l2_hit_near_tile_e_f cache Counts any request that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800088000 00 offcore_response.any_request.l2_hit_near_tile_m cache Counts any request that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000088000 00 offcore_response.any_request.l2_hit_this_tile_e cache Counts any request that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0004008000 00 offcore_response.any_request.l2_hit_this_tile_f cache Counts any request that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0010008000 00 offcore_response.any_request.l2_hit_this_tile_m cache Counts any request that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0002008000 00 offcore_response.any_request.l2_hit_this_tile_s cache Counts any request that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0008008000 00 offcore_response.any_request.l2_miss cache Accounts for responses which miss its own tile's L2 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x18001981F8 00 offcore_response.any_request.outstanding cache Counts any request that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000008000 00 offcore_response.any_rfo.any_response cache Counts Demand cacheable data write requests that accounts for any response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010022 00 offcore_response.any_rfo.l2_hit_far_tile cache Counts Demand cacheable data write requests that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800400022 00 offcore_response.any_rfo.l2_hit_far_tile_e_f cache Counts Demand cacheable data write requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800400022 00 offcore_response.any_rfo.l2_hit_far_tile_m cache Counts Demand cacheable data write requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000400022 00 offcore_response.any_rfo.l2_hit_near_tile cache Counts Demand cacheable data write requests that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800180022 00 offcore_response.any_rfo.l2_hit_near_tile_e_f cache Counts Demand cacheable data write requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800080022 00 offcore_response.any_rfo.l2_hit_near_tile_m cache Counts Demand cacheable data write requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000080022 00 offcore_response.any_rfo.l2_hit_this_tile_e cache Counts Demand cacheable data write requests that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0004000022 00 offcore_response.any_rfo.l2_hit_this_tile_f cache Counts Demand cacheable data write requests that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0010000022 00 offcore_response.any_rfo.l2_hit_this_tile_m cache Counts Demand cacheable data write requests that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0002000022 00 offcore_response.any_rfo.l2_hit_this_tile_s cache Counts Demand cacheable data write requests that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0008000022 00 offcore_response.any_rfo.outstanding cache Counts Demand cacheable data write requests that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000022 00 offcore_response.bus_locks.any_response cache Counts Bus locks and split lock requests that accounts for any response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010400 00 offcore_response.bus_locks.l2_hit_far_tile cache Counts Bus locks and split lock requests that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800400400 00 offcore_response.bus_locks.l2_hit_far_tile_e_f cache Counts Bus locks and split lock requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800400400 00 offcore_response.bus_locks.l2_hit_far_tile_m cache Counts Bus locks and split lock requests that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000400400 00 offcore_response.bus_locks.l2_hit_near_tile cache Counts Bus locks and split lock requests that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800180400 00 offcore_response.bus_locks.l2_hit_near_tile_e_f cache Counts Bus locks and split lock requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800080400 00 offcore_response.bus_locks.l2_hit_near_tile_m cache Counts Bus locks and split lock requests that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000080400 00 offcore_response.bus_locks.l2_hit_this_tile_e cache Counts Bus locks and split lock requests that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0004000400 00 offcore_response.bus_locks.l2_hit_this_tile_f cache Counts Bus locks and split lock requests that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0010000400 00 offcore_response.bus_locks.l2_hit_this_tile_m cache Counts Bus locks and split lock requests that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0002000400 00 offcore_response.bus_locks.l2_hit_this_tile_s cache Counts Bus locks and split lock requests that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0008000400 00 offcore_response.bus_locks.outstanding cache Counts Bus locks and split lock requests that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000400 00 offcore_response.demand_code_rd.any_response cache Counts demand code reads and prefetch code reads that accounts for any response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010004 00 offcore_response.demand_code_rd.l2_hit_far_tile cache Counts demand code reads and prefetch code reads that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800400004 00 offcore_response.demand_code_rd.l2_hit_far_tile_e_f cache Counts demand code reads and prefetch code reads that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800400004 00 offcore_response.demand_code_rd.l2_hit_far_tile_m cache Counts demand code reads and prefetch code reads that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000400004 00 offcore_response.demand_code_rd.l2_hit_near_tile cache Counts demand code reads and prefetch code reads that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800180004 00 offcore_response.demand_code_rd.l2_hit_near_tile_e_f cache Counts demand code reads and prefetch code reads that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800080004 00 offcore_response.demand_code_rd.l2_hit_near_tile_m cache Counts demand code reads and prefetch code reads that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000080004 00 offcore_response.demand_code_rd.l2_hit_this_tile_e cache Counts demand code reads and prefetch code reads that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0004000004 00 offcore_response.demand_code_rd.l2_hit_this_tile_f cache Counts demand code reads and prefetch code reads that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0010000004 00 offcore_response.demand_code_rd.l2_hit_this_tile_m cache Counts demand code reads and prefetch code reads that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0002000004 00 offcore_response.demand_code_rd.l2_hit_this_tile_s cache Counts demand code reads and prefetch code reads that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0008000004 00 offcore_response.demand_code_rd.outstanding cache Counts demand code reads and prefetch code reads that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000004 00 offcore_response.demand_data_rd.any_response cache Counts demand cacheable data and L1 prefetch data reads that accounts for any response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010001 00 offcore_response.demand_data_rd.l2_hit_far_tile_e_f cache Counts demand cacheable data and L1 prefetch data reads that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800400001 00 offcore_response.demand_data_rd.l2_hit_far_tile_m cache Counts demand cacheable data and L1 prefetch data reads that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000400001 00 offcore_response.demand_data_rd.l2_hit_near_tile_e_f cache Counts demand cacheable data and L1 prefetch data reads that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800080001 00 offcore_response.demand_data_rd.l2_hit_near_tile_m cache Counts demand cacheable data and L1 prefetch data reads that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000080001 00 offcore_response.demand_data_rd.l2_hit_this_tile_e cache Counts demand cacheable data and L1 prefetch data reads that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0004000001 00 offcore_response.demand_data_rd.l2_hit_this_tile_f cache Counts demand cacheable data and L1 prefetch data reads that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0010000001 00 offcore_response.demand_data_rd.l2_hit_this_tile_m cache Counts demand cacheable data and L1 prefetch data reads that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0002000001 00 offcore_response.demand_data_rd.l2_hit_this_tile_s cache Counts demand cacheable data and L1 prefetch data reads that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0008000001 00 offcore_response.demand_data_rd.outstanding cache Counts demand cacheable data and L1 prefetch data reads that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000001 00 offcore_response.demand_rfo.any_response cache Counts Demand cacheable data writes that accounts for any response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010002 00 offcore_response.demand_rfo.l2_hit_far_tile cache Counts Demand cacheable data writes that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800400002 00 offcore_response.demand_rfo.l2_hit_far_tile_e_f cache Counts Demand cacheable data writes that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800400002 00 offcore_response.demand_rfo.l2_hit_far_tile_m cache Counts Demand cacheable data writes that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000400002 00 offcore_response.demand_rfo.l2_hit_near_tile cache Counts Demand cacheable data writes that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800180002 00 offcore_response.demand_rfo.l2_hit_near_tile_e_f cache Counts Demand cacheable data writes that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800080002 00 offcore_response.demand_rfo.l2_hit_near_tile_m cache Counts Demand cacheable data writes that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000080002 00 offcore_response.demand_rfo.l2_hit_this_tile_e cache Counts Demand cacheable data writes that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0004000002 00 offcore_response.demand_rfo.l2_hit_this_tile_f cache Counts Demand cacheable data writes that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0010000002 00 offcore_response.demand_rfo.l2_hit_this_tile_m cache Counts Demand cacheable data writes that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0002000002 00 offcore_response.demand_rfo.l2_hit_this_tile_s cache Counts Demand cacheable data writes that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0008000002 00 offcore_response.demand_rfo.outstanding cache Counts Demand cacheable data writes that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000002 00 offcore_response.full_streaming_stores.any_response cache Counts Full streaming stores (WC and should be programmed on PMC1) that accounts for any response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010800 00 offcore_response.partial_reads.any_response cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for any response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010080 00 offcore_response.partial_reads.l2_hit_far_tile cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800400080 00 offcore_response.partial_reads.l2_hit_far_tile_e_f cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800400080 00 offcore_response.partial_reads.l2_hit_far_tile_m cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000400080 00 offcore_response.partial_reads.l2_hit_near_tile cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800180080 00 offcore_response.partial_reads.l2_hit_near_tile_e_f cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800080080 00 offcore_response.partial_reads.l2_hit_near_tile_m cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000080080 00 offcore_response.partial_reads.l2_hit_this_tile_e cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0004000080 00 offcore_response.partial_reads.l2_hit_this_tile_f cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0010000080 00 offcore_response.partial_reads.l2_hit_this_tile_m cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0002000080 00 offcore_response.partial_reads.l2_hit_this_tile_s cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0008000080 00 offcore_response.partial_reads.outstanding cache Counts Partial reads (UC or WC and is valid only for Outstanding response type). that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000080 00 offcore_response.partial_streaming_stores.any_response cache Counts Partial streaming stores (WC and should be programmed on PMC1) that accounts for any response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000014000 00 offcore_response.partial_writes.any_response cache Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for any response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010100 00 offcore_response.partial_writes.l2_hit_far_tile cache Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800400100 00 offcore_response.partial_writes.l2_hit_far_tile_e_f cache Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800400100 00 offcore_response.partial_writes.l2_hit_far_tile_m cache Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000400100 00 offcore_response.partial_writes.l2_hit_near_tile cache Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800180100 00 offcore_response.partial_writes.l2_hit_near_tile_e_f cache Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800080100 00 offcore_response.partial_writes.l2_hit_near_tile_m cache Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000080100 00 offcore_response.partial_writes.l2_hit_this_tile_e cache Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0004000100 00 offcore_response.partial_writes.l2_hit_this_tile_f cache Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0010000100 00 offcore_response.partial_writes.l2_hit_this_tile_m cache Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0002000100 00 offcore_response.partial_writes.l2_hit_this_tile_s cache Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0008000100 00 offcore_response.pf_l1_data_rd.any_response cache Counts L1 data HW prefetches that accounts for any response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000012000 00 offcore_response.pf_l1_data_rd.l2_hit_far_tile cache Counts L1 data HW prefetches that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800402000 00 offcore_response.pf_l1_data_rd.l2_hit_far_tile_e_f cache Counts L1 data HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800402000 00 offcore_response.pf_l1_data_rd.l2_hit_far_tile_m cache Counts L1 data HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000402000 00 offcore_response.pf_l1_data_rd.l2_hit_near_tile cache Counts L1 data HW prefetches that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800182000 00 offcore_response.pf_l1_data_rd.l2_hit_near_tile_e_f cache Counts L1 data HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800082000 00 offcore_response.pf_l1_data_rd.l2_hit_near_tile_m cache Counts L1 data HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000082000 00 offcore_response.pf_l1_data_rd.l2_hit_this_tile_e cache Counts L1 data HW prefetches that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0004002000 00 offcore_response.pf_l1_data_rd.l2_hit_this_tile_f cache Counts L1 data HW prefetches that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0010002000 00 offcore_response.pf_l1_data_rd.l2_hit_this_tile_m cache Counts L1 data HW prefetches that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0002002000 00 offcore_response.pf_l1_data_rd.l2_hit_this_tile_s cache Counts L1 data HW prefetches that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0008002000 00 offcore_response.pf_l1_data_rd.outstanding cache Counts L1 data HW prefetches that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000002000 00 offcore_response.pf_l2_code_rd.any_response cache Counts L2 code HW prefetches that accounts for any response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010040 00 offcore_response.pf_l2_code_rd.l2_hit_far_tile cache Counts L2 code HW prefetches that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800400040 00 offcore_response.pf_l2_code_rd.l2_hit_far_tile_e_f cache Counts L2 code HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800400040 00 offcore_response.pf_l2_code_rd.l2_hit_far_tile_m cache Counts L2 code HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000400040 00 offcore_response.pf_l2_code_rd.l2_hit_near_tile cache Counts L2 code HW prefetches that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800180040 00 offcore_response.pf_l2_code_rd.l2_hit_near_tile_e_f cache Counts L2 code HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800080040 00 offcore_response.pf_l2_code_rd.l2_hit_near_tile_m cache Counts L2 code HW prefetches that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000080040 00 offcore_response.pf_l2_code_rd.l2_hit_this_tile_e cache Counts L2 code HW prefetches that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0004000040 00 offcore_response.pf_l2_code_rd.l2_hit_this_tile_f cache Counts L2 code HW prefetches that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0010000040 00 offcore_response.pf_l2_code_rd.outstanding cache Counts L2 code HW prefetches that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000040 00 offcore_response.pf_l2_rfo.any_response cache Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for any response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010020 00 offcore_response.pf_l2_rfo.l2_hit_far_tile_e_f cache Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800400020 00 offcore_response.pf_l2_rfo.l2_hit_far_tile_m cache Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000400020 00 offcore_response.pf_l2_rfo.l2_hit_near_tile cache Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800180020 00 offcore_response.pf_l2_rfo.l2_hit_near_tile_e_f cache Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800080020 00 offcore_response.pf_l2_rfo.l2_hit_near_tile_m cache Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000080020 00 offcore_response.pf_l2_rfo.l2_hit_this_tile_e cache Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0004000020 00 offcore_response.pf_l2_rfo.l2_hit_this_tile_f cache Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0010000020 00 offcore_response.pf_l2_rfo.l2_hit_this_tile_m cache Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0002000020 00 offcore_response.pf_l2_rfo.l2_hit_this_tile_s cache Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0008000020 00 offcore_response.pf_software.any_response cache Counts Software Prefetches that accounts for any response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000011000 00 offcore_response.pf_software.l2_hit_far_tile cache Counts Software Prefetches that accounts for responses from snoop request hit with data forwarded from it Far(not in the same quadrant as the request)-other tile L2 in E/F/M state. Valid only in SNC4 Cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800401000 00 offcore_response.pf_software.l2_hit_far_tile_e_f cache Counts Software Prefetches that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800401000 00 offcore_response.pf_software.l2_hit_far_tile_m cache Counts Software Prefetches that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000401000 00 offcore_response.pf_software.l2_hit_near_tile cache Counts Software Prefetches that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800181000 00 offcore_response.pf_software.l2_hit_near_tile_e_f cache Counts Software Prefetches that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800081000 00 offcore_response.pf_software.l2_hit_near_tile_m cache Counts Software Prefetches that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000081000 00 offcore_response.pf_software.l2_hit_this_tile_e cache Counts Software Prefetches that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0004001000 00 offcore_response.pf_software.l2_hit_this_tile_f cache Counts Software Prefetches that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0010001000 00 offcore_response.pf_software.l2_hit_this_tile_m cache Counts Software Prefetches that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0002001000 00 offcore_response.pf_software.l2_hit_this_tile_s cache Counts Software Prefetches that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0008001000 00 offcore_response.pf_software.outstanding cache Counts Software Prefetches that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000001000 00 offcore_response.streaming_stores.any_response cache Counts all streaming stores (WC and should be programmed on PMC1) that accounts for any response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000014800 00 offcore_response.uc_code_reads.any_response cache Counts UC code reads (valid only for Outstanding response type) that accounts for any response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010200 00 offcore_response.uc_code_reads.l2_hit_far_tile_e_f cache Counts UC code reads (valid only for Outstanding response type) that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in E/F state. Valid only for SNC4 cluster mode event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800400200 00 offcore_response.uc_code_reads.l2_hit_far_tile_m cache Counts UC code reads (valid only for Outstanding response type) that accounts for responses from a snoop request hit with data forwarded from its Far(not in the same quadrant as the request)-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000400200 00 offcore_response.uc_code_reads.l2_hit_near_tile cache Counts UC code reads (valid only for Outstanding response type) that accounts for responses from snoop request hit with data forwarded from its Near-other tile L2 in E/F/M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1800180200 00 offcore_response.uc_code_reads.l2_hit_near_tile_e_f cache Counts UC code reads (valid only for Outstanding response type) that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in E/F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0800080200 00 offcore_response.uc_code_reads.l2_hit_near_tile_m cache Counts UC code reads (valid only for Outstanding response type) that accounts for responses from a snoop request hit with data forwarded from its Near-other tile's L2 in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000080200 00 offcore_response.uc_code_reads.l2_hit_this_tile_e cache Counts UC code reads (valid only for Outstanding response type) that accounts for responses which hit its own tile's L2 with data in E state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0004000200 00 offcore_response.uc_code_reads.l2_hit_this_tile_f cache Counts UC code reads (valid only for Outstanding response type) that accounts for responses which hit its own tile's L2 with data in F state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0010000200 00 offcore_response.uc_code_reads.l2_hit_this_tile_m cache Counts UC code reads (valid only for Outstanding response type) that accounts for responses which hit its own tile's L2 with data in M state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0002000200 00 offcore_response.uc_code_reads.l2_hit_this_tile_s cache Counts UC code reads (valid only for Outstanding response type) that accounts for responses which hit its own tile's L2 with data in S state event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0008000200 00 offcore_response.uc_code_reads.outstanding cache Counts UC code reads (valid only for Outstanding response type) that are outstanding, per weighted cycle, from the time of the request to when any response is received. The outstanding response should be programmed only on PMC0 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000200 00 machine_clears.fp_assist floating point Counts the number of floating operations retired that required microcode assists event=0xc3,period=200003,umask=0x4 00 This event counts the number of times that the pipeline stalled due to FP operations needing assists uops_retired.packed_simd floating point Counts the number of packed SSE, AVX, AVX2, AVX-512 micro-ops (both floating point and integer) except for loads (memory-to-register mov-type micro-ops), packed byte and word multiplies event=0xc2,period=200003,umask=0x40 00 The length of the packed operation (128bits, 256bits or 512bits) is not taken into account when updating the counter; all count the same (+1). Mask (k) registers are ignored. For example: a micro-op operating with a mask that only enables one element or even zero elements will still trigger this counter (+1) This event is defined at the micro-op level and not instruction level. Most instructions are implemented with one micro-op but not all uops_retired.scalar_simd floating point Counts the number of scalar SSE, AVX, AVX2, AVX-512 micro-ops except for loads (memory-to-register mov-type micro ops), division, sqrt event=0xc2,period=200003,umask=0x20 00 This event is defined at the micro-op level and not instruction level. Most instructions are implemented with one micro-op but not all baclears.all frontend Counts the number of times the front end resteers for any branch as a result of another branch handling mechanism in the front end event=0xe6,period=200003,umask=0x1 00 baclears.cond frontend Counts the number of times the front end resteers for conditional branches as a result of another branch handling mechanism in the front end event=0xe6,period=200003,umask=0x10 00 baclears.return frontend Counts the number of times the front end resteers for RET branches as a result of another branch handling mechanism in the front end event=0xe6,period=200003,umask=0x8 00 icache.accesses frontend Counts all instruction fetches, including uncacheable fetches event=0x80,period=200003,umask=0x3 00 icache.hit frontend Counts all instruction fetches that hit the instruction cache event=0x80,period=200003,umask=0x1 00 icache.misses frontend Counts all instruction fetches that miss the instruction cache or produce memory requests. An instruction fetch miss is counted only once and not once for every cycle it is outstanding event=0x80,period=200003,umask=0x2 00 ms_decoded.ms_entry frontend Counts the number of times the MSROM starts a flow of uops event=0xe7,period=200003,umask=0x1 00 machine_clears.memory_ordering memory Counts the number of times the machine clears due to memory ordering hazards event=0xc3,period=200003,umask=0x2 00 offcore_response.any_code_rd.ddr memory Counts Demand code reads and prefetch code read requests that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0181800044 00 offcore_response.any_code_rd.ddr_far memory Counts Demand code reads and prefetch code read requests that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0101000044 00 offcore_response.any_code_rd.ddr_near memory Counts Demand code reads and prefetch code read requests that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080800044 00 offcore_response.any_code_rd.mcdram memory Counts Demand code reads and prefetch code read requests that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0180600044 00 offcore_response.any_code_rd.mcdram_far memory Counts Demand code reads and prefetch code read requests that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0100400044 00 offcore_response.any_code_rd.mcdram_near memory Counts Demand code reads and prefetch code read requests that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080200044 00 offcore_response.any_data_rd.ddr memory Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0181803091 00 offcore_response.any_data_rd.ddr_far memory Counts Demand cacheable data and L1 prefetch data read requests that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0101003091 00 offcore_response.any_data_rd.ddr_near memory Counts Demand cacheable data and L1 prefetch data read requests that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080803091 00 offcore_response.any_data_rd.mcdram memory Counts Demand cacheable data and L1 prefetch data read requests that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0180603091 00 offcore_response.any_data_rd.mcdram_far memory Counts Demand cacheable data and L1 prefetch data read requests that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0100403091 00 offcore_response.any_data_rd.mcdram_near memory Counts Demand cacheable data and L1 prefetch data read requests that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080203091 00 offcore_response.any_pf_l2.ddr_far memory Counts any Prefetch requests that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0101000070 00 offcore_response.any_pf_l2.ddr_near memory Counts any Prefetch requests that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080800070 00 offcore_response.any_pf_l2.mcdram memory Counts any Prefetch requests that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0180600070 00 offcore_response.any_pf_l2.mcdram_far memory Counts any Prefetch requests that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0100400070 00 offcore_response.any_pf_l2.mcdram_near memory Counts any Prefetch requests that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080200070 00 offcore_response.any_read.ddr memory Counts any Read request that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x01818032f7 00 offcore_response.any_read.ddr_far memory Counts any Read request that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x01010032f7 00 offcore_response.any_read.ddr_near memory Counts any Read request that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x00808032f7 00 offcore_response.any_read.mcdram memory Counts any Read request that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x01806032f7 00 offcore_response.any_read.mcdram_far memory Counts any Read request that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x01004032f7 00 offcore_response.any_read.mcdram_near memory Counts any Read request that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x00802032f7 00 offcore_response.any_request.ddr memory Counts any request that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0181808000 00 offcore_response.any_request.ddr_far memory Counts any request that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0101008000 00 offcore_response.any_request.ddr_near memory Counts any request that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080808000 00 offcore_response.any_request.mcdram memory Counts any request that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0180608000 00 offcore_response.any_request.mcdram_far memory Counts any request that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0100408000 00 offcore_response.any_request.mcdram_near memory Counts any request that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080208000 00 offcore_response.any_rfo.ddr memory Counts Demand cacheable data write requests that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0181800022 00 offcore_response.any_rfo.ddr_far memory Counts Demand cacheable data write requests that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0101000022 00 offcore_response.any_rfo.ddr_near memory Counts Demand cacheable data write requests that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080800022 00 offcore_response.any_rfo.mcdram memory Counts Demand cacheable data write requests that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0180600022 00 offcore_response.any_rfo.mcdram_far memory Counts Demand cacheable data write requests that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0100400022 00 offcore_response.any_rfo.mcdram_near memory Counts Demand cacheable data write requests that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080200022 00 offcore_response.bus_locks.ddr memory Counts Bus locks and split lock requests that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0181800400 00 offcore_response.bus_locks.ddr_far memory Counts Bus locks and split lock requests that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0101000400 00 offcore_response.bus_locks.ddr_near memory Counts Bus locks and split lock requests that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080800400 00 offcore_response.bus_locks.mcdram memory Counts Bus locks and split lock requests that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0180600400 00 offcore_response.bus_locks.mcdram_far memory Counts Bus locks and split lock requests that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0100400400 00 offcore_response.bus_locks.mcdram_near memory Counts Bus locks and split lock requests that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080200400 00 offcore_response.demand_code_rd.ddr memory Counts demand code reads and prefetch code reads that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0181800004 00 offcore_response.demand_code_rd.ddr_far memory Counts demand code reads and prefetch code reads that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0101000004 00 offcore_response.demand_code_rd.ddr_near memory Counts demand code reads and prefetch code reads that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080800004 00 offcore_response.demand_code_rd.mcdram memory Counts demand code reads and prefetch code reads that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0180600004 00 offcore_response.demand_code_rd.mcdram_far memory Counts demand code reads and prefetch code reads that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0100400004 00 offcore_response.demand_code_rd.mcdram_near memory Counts demand code reads and prefetch code reads that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080200004 00 offcore_response.demand_data_rd.ddr memory Counts demand cacheable data and L1 prefetch data reads that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0181800001 00 offcore_response.demand_data_rd.ddr_far memory Counts demand cacheable data and L1 prefetch data reads that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0101000001 00 offcore_response.demand_data_rd.ddr_near memory Counts demand cacheable data and L1 prefetch data reads that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080800001 00 offcore_response.demand_data_rd.mcdram memory Counts demand cacheable data and L1 prefetch data reads that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0180600001 00 offcore_response.demand_data_rd.mcdram_far memory Counts demand cacheable data and L1 prefetch data reads that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0100400001 00 offcore_response.demand_data_rd.mcdram_near memory Counts demand cacheable data and L1 prefetch data reads that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080200001 00 offcore_response.demand_rfo.ddr memory Counts Demand cacheable data writes that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0181800002 00 offcore_response.demand_rfo.ddr_far memory Counts Demand cacheable data writes that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0101000002 00 offcore_response.demand_rfo.ddr_near memory Counts Demand cacheable data writes that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080800002 00 offcore_response.demand_rfo.mcdram memory Counts Demand cacheable data writes that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0180600002 00 offcore_response.demand_rfo.mcdram_far memory Counts Demand cacheable data writes that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0100400002 00 offcore_response.demand_rfo.mcdram_near memory Counts Demand cacheable data writes that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080200002 00 offcore_response.partial_reads.ddr memory Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0181800080 00 offcore_response.partial_reads.ddr_far memory Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0101000080 00 offcore_response.partial_reads.ddr_near memory Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080800080 00 offcore_response.partial_reads.mcdram memory Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0180600080 00 offcore_response.partial_reads.mcdram_far memory Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0100400080 00 offcore_response.partial_reads.mcdram_near memory Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080200080 00 offcore_response.partial_reads.non_dram memory Counts Partial reads (UC or WC and is valid only for Outstanding response type). that accounts for responses from any NON_DRAM system address. This includes MMIO transactions event=0xb7,period=100007,umask=0x1,offcore_rsp=0x2000020080 00 offcore_response.partial_writes.ddr_far memory Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0101000100 00 offcore_response.partial_writes.ddr_near memory Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080800100 00 offcore_response.partial_writes.mcdram memory Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0180600100 00 offcore_response.partial_writes.mcdram_far memory Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0100400100 00 offcore_response.partial_writes.mcdram_near memory Counts Partial writes (UC or WT or WP and should be programmed on PMC1) that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080200100 00 offcore_response.pf_l1_data_rd.ddr memory Counts L1 data HW prefetches that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0181802000 00 offcore_response.pf_l1_data_rd.ddr_far memory Counts L1 data HW prefetches that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0101002000 00 offcore_response.pf_l1_data_rd.ddr_near memory Counts L1 data HW prefetches that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080802000 00 offcore_response.pf_l1_data_rd.mcdram_far memory Counts L1 data HW prefetches that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0100402000 00 offcore_response.pf_l1_data_rd.mcdram_near memory Counts L1 data HW prefetches that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080202000 00 offcore_response.pf_l2_code_rd.ddr memory Counts L2 code HW prefetches that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0181800040 00 offcore_response.pf_l2_code_rd.ddr_far memory Counts L2 code HW prefetches that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0101000040 00 offcore_response.pf_l2_code_rd.ddr_near memory Counts L2 code HW prefetches that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080800040 00 offcore_response.pf_l2_code_rd.mcdram_far memory Counts L2 code HW prefetches that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0100400040 00 offcore_response.pf_l2_code_rd.mcdram_near memory Counts L2 code HW prefetches that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080200040 00 offcore_response.pf_l2_rfo.ddr memory Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0181800020 00 offcore_response.pf_l2_rfo.ddr_far memory Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0101000020 00 offcore_response.pf_l2_rfo.ddr_near memory Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080800020 00 offcore_response.pf_l2_rfo.mcdram memory Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0180600020 00 offcore_response.pf_l2_rfo.mcdram_far memory Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0100400020 00 offcore_response.pf_l2_rfo.mcdram_near memory Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080200020 00 offcore_response.pf_l2_rfo.non_dram memory Counts L2 data RFO prefetches (includes PREFETCHW instruction) that accounts for responses from any NON_DRAM system address. This includes MMIO transactions event=0xb7,period=100007,umask=0x1,offcore_rsp=0x2000020020 00 offcore_response.pf_software.ddr memory Counts Software Prefetches that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0181801000 00 offcore_response.pf_software.ddr_far memory Counts Software Prefetches that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0101001000 00 offcore_response.pf_software.ddr_near memory Counts Software Prefetches that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080801000 00 offcore_response.pf_software.mcdram memory Counts Software Prefetches that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0180601000 00 offcore_response.pf_software.mcdram_far memory Counts Software Prefetches that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0100401000 00 offcore_response.pf_software.mcdram_near memory Counts Software Prefetches that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080201000 00 offcore_response.uc_code_reads.ddr memory Counts UC code reads (valid only for Outstanding response type) that accounts for responses from DDR (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0181800200 00 offcore_response.uc_code_reads.ddr_far memory Counts UC code reads (valid only for Outstanding response type) that accounts for data responses from DRAM Far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0101000200 00 offcore_response.uc_code_reads.ddr_near memory Counts UC code reads (valid only for Outstanding response type) that accounts for data responses from DRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080800200 00 offcore_response.uc_code_reads.mcdram memory Counts UC code reads (valid only for Outstanding response type) that accounts for responses from MCDRAM (local and far) event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0180600200 00 offcore_response.uc_code_reads.mcdram_far memory Counts UC code reads (valid only for Outstanding response type) that accounts for data responses from MCDRAM Far or Other tile L2 hit far event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0100400200 00 offcore_response.uc_code_reads.mcdram_near memory Counts UC code reads (valid only for Outstanding response type) that accounts for data responses from MCDRAM Local event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080200200 00 br_inst_retired.all_branches pipeline Counts the number of branch instructions retired (Precise Event) event=0xc4,period=200003 00 br_inst_retired.call pipeline Counts the number of near CALL branch instructions retired. (Precise Event) event=0xc4,period=200003,umask=0xf9 00 br_inst_retired.far_branch pipeline Counts the number of far branch instructions retired. (Precise Event) event=0xc4,period=200003,umask=0xbf 00 br_inst_retired.ind_call pipeline Counts the number of near indirect CALL branch instructions retired. (Precise Event) event=0xc4,period=200003,umask=0xfb 00 br_inst_retired.jcc pipeline Counts the number of branch instructions retired that were conditional jumps. (Precise Event) event=0xc4,period=200003,umask=0x7e 00 br_inst_retired.non_return_ind pipeline Counts the number of branch instructions retired that were near indirect CALL or near indirect JMP. (Precise Event) event=0xc4,period=200003,umask=0xeb 00 br_inst_retired.rel_call pipeline Counts the number of near relative CALL branch instructions retired. (Precise Event) event=0xc4,period=200003,umask=0xfd 00 br_inst_retired.return pipeline Counts the number of near RET branch instructions retired. (Precise Event) event=0xc4,period=200003,umask=0xf7 00 br_inst_retired.taken_jcc pipeline Counts the number of branch instructions retired that were conditional jumps and predicted taken. (Precise Event) event=0xc4,period=200003,umask=0xfe 00 br_misp_retired.all_branches pipeline Counts the number of mispredicted branch instructions retired (Precise Event) event=0xc5,period=200003 00 br_misp_retired.call pipeline Counts the number of mispredicted near CALL branch instructions retired. (Precise Event) event=0xc5,period=200003,umask=0xf9 00 br_misp_retired.far_branch pipeline Counts the number of mispredicted far branch instructions retired. (Precise Event) event=0xc5,period=200003,umask=0xbf 00 br_misp_retired.ind_call pipeline Counts the number of mispredicted near indirect CALL branch instructions retired. (Precise Event) event=0xc5,period=200003,umask=0xfb 00 br_misp_retired.jcc pipeline Counts the number of mispredicted branch instructions retired that were conditional jumps. (Precise Event) event=0xc5,period=200003,umask=0x7e 00 br_misp_retired.non_return_ind pipeline Counts the number of mispredicted branch instructions retired that were near indirect CALL or near indirect JMP. (Precise Event) event=0xc5,period=200003,umask=0xeb 00 br_misp_retired.rel_call pipeline Counts the number of mispredicted near relative CALL branch instructions retired. (Precise Event) event=0xc5,period=200003,umask=0xfd 00 br_misp_retired.return pipeline Counts the number of mispredicted near RET branch instructions retired. (Precise Event) event=0xc5,period=200003,umask=0xf7 00 br_misp_retired.taken_jcc pipeline Counts the number of mispredicted branch instructions retired that were conditional jumps and predicted taken. (Precise Event) event=0xc5,period=200003,umask=0xfe 00 cpu_clk_unhalted.ref pipeline Counts the number of unhalted reference clock cycles event=0x0,umask=0x03,period=2000003 00 cpu_clk_unhalted.thread pipeline Fixed Counter: Counts the number of unhalted core clock cycles event=0x3c,period=2000003 00 This event counts the number of core cycles while the thread is not in a halt state. The thread enters the halt state when it is running the HLT instruction. This event is a component in many key event ratios. The core frequency may change from time to time due to transitions associated with Enhanced Intel SpeedStep Technology or TM2. For this reason this event may have a changing ratio with regards to time. When the core frequency is constant, this event can approximate elapsed time while the core was not in the halt state. It is counted on a dedicated fixed counter cpu_clk_unhalted.thread_p pipeline Counts the number of unhalted core clock cycles event=0x3c,period=2000003 00 cycles_div_busy.all pipeline Cycles the number of core cycles when divider is busy. Does not imply a stall waiting for the divider event=0xcd,period=2000003,umask=0x1 00 This event counts cycles when the divider is busy. More specifically cycles when the divide unit is unable to accept a new divide uop because it is busy processing a previously dispatched uop. The cycles will be counted irrespective of whether or not another divide uop is waiting to enter the divide unit (from the RS). This event counts integer divides, x87 divides, divss, divsd, sqrtss, sqrtsd event and does not count vector divides inst_retired.any pipeline Fixed Counter: Counts the number of instructions retired event=0xc0,period=2000003 00 This event counts the number of instructions that retire. For instructions that consist of multiple micro-ops, this event counts exactly once, as the last micro-op of the instruction retires. The event continues counting while instructions retire, including during interrupt service routines caused by hardware interrupts, faults or traps inst_retired.any_p pipeline Counts the total number of instructions retired event=0xc0,period=2000003 00 inst_retired.any_ps pipeline Counts the number of instructions retired (Precise Event) event=0xc0,period=2000003 00 machine_clears.all pipeline Counts all machine clears event=0xc3,period=200003,umask=0x8 00 machine_clears.smc pipeline Counts the number of times that the machine clears due to program modifying data within 1K of a recently fetched code page event=0xc3,period=200003,umask=0x1 00 no_alloc_cycles.all pipeline Counts the total number of core cycles when no micro-ops are allocated for any reason event=0xca,period=200003,umask=0x7f 00 no_alloc_cycles.mispredicts pipeline Counts the number of core cycles when no micro-ops are allocated and the alloc pipe is stalled waiting for a mispredicted branch to retire event=0xca,period=200003,umask=0x4 00 This event counts the number of core cycles when no uops are allocated and the alloc pipe is stalled waiting for a mispredicted branch to retire no_alloc_cycles.not_delivered pipeline Counts the number of core cycles when no micro-ops are allocated, the IQ is empty, and no other condition is blocking allocation event=0xca,period=200003,umask=0x90 00 This event counts the number of core cycles when no uops are allocated, the instruction queue is empty and the alloc pipe is stalled waiting for instructions to be fetched no_alloc_cycles.rat_stall pipeline Counts the number of core cycles when no micro-ops are allocated and a RATstall (caused by reservation station full) is asserted event=0xca,period=200003,umask=0x20 00 no_alloc_cycles.rob_full pipeline Counts the number of core cycles when no micro-ops are allocated and the ROB is full event=0xca,period=200003,umask=0x1 00 recycleq.any_ld pipeline Counts any retired load that was pushed into the recycle queue for any reason event=0x3,period=200003,umask=0x40 00 recycleq.any_st pipeline Counts any retired store that was pushed into the recycle queue for any reason event=0x3,period=200003,umask=0x80 00 recycleq.ld_block_std_notready pipeline Counts the number of occurrences a retired load gets blocked because its address overlaps with a store whose data is not ready event=0x3,period=200003,umask=0x2 00 recycleq.ld_block_st_forward pipeline Counts the number of occurrences a retired load gets blocked because its address partially overlaps with a store (Precise Event) Supports address when precise event=0x3,period=200003,umask=0x1 00 This event counts the number of retired loads that were prohibited from receiving forwarded data from a previous store because of address mismatch Supports address when precise recycleq.ld_splits pipeline Counts the number of occurrences a retired load was pushed into the rehab queue because it sees a cache line split. Each split should be counted only once. (Precise Event) Supports address when precise event=0x3,period=200003,umask=0x8 00 This event counts the number of retired loads which was pushed into the recycled queue that experienced cache line boundary splits (Precise event). Not that each split should be counted only once Supports address when precise recycleq.lock pipeline Counts all the retired locked loads. It does not include stores because we would double count if we count stores event=0x3,period=200003,umask=0x10 00 recycleq.sta_full pipeline Counts the store micro-ops retired that were pushed in the rehab queue because the store address buffer is full event=0x3,period=200003,umask=0x20 00 recycleq.st_splits pipeline Counts the number of occurrences a retired store that is a cache line split. Each split should be counted only once event=0x3,period=200003,umask=0x4 00 This event counts the number of retired store that experienced a cache line boundary split(Precise Event). Note that each spilt should be counted only once rs_full_stall.all pipeline Counts the total number of core cycles allocation pipeline is stalled when any one of the reservation stations is full event=0xcb,period=200003,umask=0x1f 00 rs_full_stall.mec pipeline Counts the number of core cycles when allocation pipeline is stalled and is waiting for a free MEC reservation station entry event=0xcb,period=200003,umask=0x1 00 uops_retired.all pipeline Counts the number of micro-ops retired event=0xc2,period=2000003,umask=0x10 00 This event counts the number of micro-ops (uops) retired. The processor decodes complex macro instructions into a sequence of simpler uops. Most instructions are composed of one or two uops. Some instructions are decoded into longer sequences such as repeat instructions, floating point transcendental instructions, and assists uops_retired.ms pipeline Counts the number of micro-ops retired that are from the complex flows issued by the micro-sequencer (MS) event=0xc2,period=2000003,umask=0x1 00 This event counts the number of micro-ops retired that were supplied from MSROM unc_c_tor_inserts.ipq_hit uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -IPQ event=0x35,umask=0x18 01 unc_c_tor_inserts.ipq_miss uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -IPQ event=0x35,umask=0x28 01 unc_c_tor_inserts.irq_hit uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -IRQ event=0x35,umask=0x11 01 unc_c_tor_inserts.irq_miss uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -IRQ event=0x35,umask=0x21 01 unc_c_tor_inserts.loc_all uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -IRQ or PRQ event=0x35,umask=0x37 01 unc_c_tor_inserts.prq_hit uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -PRQ event=0x35,umask=0x14 01 unc_c_tor_inserts.prq_miss uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -PRQ event=0x35,umask=0x24 01 unc_h_ag0_ad_crd_acquired.tgr0 uncore cache CMS Agent0 AD Credits Acquired For Transgress 0 event=0x80,umask=0x1 01 unc_h_ag0_ad_crd_acquired.tgr1 uncore cache CMS Agent0 AD Credits Acquired For Transgress 1 event=0x80,umask=0x2 01 unc_h_ag0_ad_crd_acquired.tgr2 uncore cache CMS Agent0 AD Credits Acquired For Transgress 2 event=0x80,umask=0x4 01 unc_h_ag0_ad_crd_acquired.tgr3 uncore cache CMS Agent0 AD Credits Acquired For Transgress 3 event=0x80,umask=0x8 01 unc_h_ag0_ad_crd_acquired.tgr4 uncore cache CMS Agent0 AD Credits Acquired For Transgress 4 event=0x80,umask=0x10 01 unc_h_ag0_ad_crd_acquired.tgr5 uncore cache CMS Agent0 AD Credits Acquired For Transgress 5 event=0x80,umask=0x20 01 unc_h_ag0_ad_crd_acquired.tgr6 uncore cache CMS Agent0 AD Credits Acquired For Transgress 6 event=0x80,umask=0x40 01 unc_h_ag0_ad_crd_acquired.tgr7 uncore cache CMS Agent0 AD Credits Acquired For Transgress 7 event=0x80,umask=0x80 01 unc_h_ag0_ad_crd_acquired_ext.any_of_tgr0_thru_tgr7 uncore cache CMS Agent0 AD Credits Acquired For Transgress 0-7 event=0x81,umask=0x2 01 unc_h_ag0_ad_crd_acquired_ext.tgr8 uncore cache CMS Agent0 AD Credits Acquired For Transgress 8 event=0x81,umask=0x1 01 unc_h_ag0_ad_crd_occupancy.tgr0 uncore cache CMS Agent0 AD Credits Occupancy For Transgress 0 event=0x82,umask=0x1 01 unc_h_ag0_ad_crd_occupancy.tgr1 uncore cache CMS Agent0 AD Credits Occupancy For Transgress 1 event=0x82,umask=0x2 01 unc_h_ag0_ad_crd_occupancy.tgr2 uncore cache CMS Agent0 AD Credits Occupancy For Transgress 2 event=0x82,umask=0x4 01 unc_h_ag0_ad_crd_occupancy.tgr3 uncore cache CMS Agent0 AD Credits Occupancy For Transgress 3 event=0x82,umask=0x8 01 unc_h_ag0_ad_crd_occupancy.tgr4 uncore cache CMS Agent0 AD Credits Occupancy For Transgress 4 event=0x82,umask=0x10 01 unc_h_ag0_ad_crd_occupancy.tgr5 uncore cache CMS Agent0 AD Credits Occupancy For Transgress 5 event=0x82,umask=0x20 01 unc_h_ag0_ad_crd_occupancy.tgr6 uncore cache CMS Agent0 AD Credits Occupancy For Transgress 6 event=0x82,umask=0x40 01 unc_h_ag0_ad_crd_occupancy.tgr7 uncore cache CMS Agent0 AD Credits Occupancy For Transgress 7 event=0x82,umask=0x80 01 unc_h_ag0_ad_crd_occupancy_ext.any_of_tgr0_thru_tgr7 uncore cache CMS Agent0 AD Credits Occupancy For Transgress 0-7 event=0x83,umask=0x2 01 unc_h_ag0_ad_crd_occupancy_ext.tgr8 uncore cache CMS Agent0 AD Credits Occupancy For Transgress 8 event=0x83,umask=0x1 01 unc_h_ag0_bl_crd_acquired.tgr0 uncore cache CMS Agent0 BL Credits Acquired For Transgress 0 event=0x88,umask=0x1 01 unc_h_ag0_bl_crd_acquired.tgr1 uncore cache CMS Agent0 BL Credits Acquired For Transgress 1 event=0x88,umask=0x2 01 unc_h_ag0_bl_crd_acquired.tgr2 uncore cache CMS Agent0 BL Credits Acquired For Transgress 2 event=0x88,umask=0x4 01 unc_h_ag0_bl_crd_acquired.tgr3 uncore cache CMS Agent0 BL Credits Acquired For Transgress 3 event=0x88,umask=0x8 01 unc_h_ag0_bl_crd_acquired.tgr4 uncore cache CMS Agent0 BL Credits Acquired For Transgress 4 event=0x88,umask=0x10 01 unc_h_ag0_bl_crd_acquired.tgr5 uncore cache CMS Agent0 BL Credits Acquired For Transgress 5 event=0x88,umask=0x20 01 unc_h_ag0_bl_crd_acquired.tgr6 uncore cache CMS Agent0 BL Credits Acquired For Transgress 6 event=0x88,umask=0x40 01 unc_h_ag0_bl_crd_acquired.tgr7 uncore cache CMS Agent0 BL Credits Acquired For Transgress 7 event=0x88,umask=0x80 01 unc_h_ag0_bl_crd_acquired_ext.any_of_tgr0_thru_tgr7 uncore cache CMS Agent0 BL Credits Acquired For Transgress 0-7 event=0x89,umask=0x2 01 unc_h_ag0_bl_crd_acquired_ext.tgr8 uncore cache CMS Agent0 BL Credits Acquired For Transgress 8 event=0x89,umask=0x1 01 unc_h_ag0_bl_crd_occupancy.tgr0 uncore cache CMS Agent0 BL Credits Occupancy For Transgress 0 event=0x8a,umask=0x1 01 unc_h_ag0_bl_crd_occupancy.tgr1 uncore cache CMS Agent0 BL Credits Occupancy For Transgress 1 event=0x8a,umask=0x2 01 unc_h_ag0_bl_crd_occupancy.tgr2 uncore cache CMS Agent0 BL Credits Occupancy For Transgress 2 event=0x8a,umask=0x4 01 unc_h_ag0_bl_crd_occupancy.tgr3 uncore cache CMS Agent0 BL Credits Occupancy For Transgress 3 event=0x8a,umask=0x8 01 unc_h_ag0_bl_crd_occupancy.tgr4 uncore cache CMS Agent0 BL Credits Occupancy For Transgress 4 event=0x8a,umask=0x10 01 unc_h_ag0_bl_crd_occupancy.tgr5 uncore cache CMS Agent0 BL Credits Occupancy For Transgress 5 event=0x8a,umask=0x20 01 unc_h_ag0_bl_crd_occupancy.tgr6 uncore cache CMS Agent0 BL Credits Occupancy For Transgress 6 event=0x8a,umask=0x40 01 unc_h_ag0_bl_crd_occupancy.tgr7 uncore cache CMS Agent0 BL Credits Occupancy For Transgress 7 event=0x8a,umask=0x80 01 unc_h_ag0_bl_crd_occupancy_ext.any_of_tgr0_thru_tgr7 uncore cache CMS Agent0 BL Credits Occupancy For Transgress 0-7 event=0x8b,umask=0x2 01 unc_h_ag0_bl_crd_occupancy_ext.tgr8 uncore cache CMS Agent0 BL Credits Occupancy For Transgress 8 event=0x8b,umask=0x1 01 unc_h_ag0_stall_no_crd_egress_horz_ad.tgr0 uncore cache Stall on No AD Transgress Credits For Transgress 0 event=0xd0,umask=0x1 01 unc_h_ag0_stall_no_crd_egress_horz_ad.tgr1 uncore cache Stall on No AD Transgress Credits For Transgress 1 event=0xd0,umask=0x2 01 unc_h_ag0_stall_no_crd_egress_horz_ad.tgr2 uncore cache Stall on No AD Transgress Credits For Transgress 2 event=0xd0,umask=0x4 01 unc_h_ag0_stall_no_crd_egress_horz_ad.tgr3 uncore cache Stall on No AD Transgress Credits For Transgress 3 event=0xd0,umask=0x8 01 unc_h_ag0_stall_no_crd_egress_horz_ad.tgr4 uncore cache Stall on No AD Transgress Credits For Transgress 4 event=0xd0,umask=0x10 01 unc_h_ag0_stall_no_crd_egress_horz_ad.tgr5 uncore cache Stall on No AD Transgress Credits For Transgress 5 event=0xd0,umask=0x20 01 unc_h_ag0_stall_no_crd_egress_horz_ad.tgr6 uncore cache Stall on No AD Transgress Credits For Transgress 6 event=0xd0,umask=0x40 01 unc_h_ag0_stall_no_crd_egress_horz_ad.tgr7 uncore cache Stall on No AD Transgress Credits For Transgress 7 event=0xd0,umask=0x80 01 unc_h_ag0_stall_no_crd_egress_horz_ad_ext.any_of_tgr0_thru_tgr7 uncore cache Stall on No AD Transgress Credits For Transgress 0-7 event=0xd1,umask=0x2 01 unc_h_ag0_stall_no_crd_egress_horz_ad_ext.tgr8 uncore cache Stall on No AD Transgress Credits For Transgress 8 event=0xd1,umask=0x1 01 unc_h_ag0_stall_no_crd_egress_horz_bl.tgr0 uncore cache Stall on No AD Transgress Credits For Transgress 0 event=0xd4,umask=0x1 01 unc_h_ag0_stall_no_crd_egress_horz_bl.tgr1 uncore cache Stall on No AD Transgress Credits For Transgress 1 event=0xd4,umask=0x2 01 unc_h_ag0_stall_no_crd_egress_horz_bl.tgr2 uncore cache Stall on No AD Transgress Credits For Transgress 2 event=0xd4,umask=0x4 01 unc_h_ag0_stall_no_crd_egress_horz_bl.tgr3 uncore cache Stall on No AD Transgress Credits For Transgress 3 event=0xd4,umask=0x8 01 unc_h_ag0_stall_no_crd_egress_horz_bl.tgr4 uncore cache Stall on No AD Transgress Credits For Transgress 4 event=0xd4,umask=0x10 01 unc_h_ag0_stall_no_crd_egress_horz_bl.tgr5 uncore cache Stall on No AD Transgress Credits For Transgress 5 event=0xd4,umask=0x20 01 unc_h_ag0_stall_no_crd_egress_horz_bl.tgr6 uncore cache Stall on No AD Transgress Credits For Transgress 6 event=0xd4,umask=0x40 01 unc_h_ag0_stall_no_crd_egress_horz_bl.tgr7 uncore cache Stall on No AD Transgress Credits For Transgress 7 event=0xd4,umask=0x80 01 unc_h_ag0_stall_no_crd_egress_horz_bl_ext.any_of_tgr0_thru_tgr7 uncore cache Stall on No AD Transgress Credits For Transgress 0-7 event=0xd5,umask=0x2 01 unc_h_ag0_stall_no_crd_egress_horz_bl_ext.tgr8 uncore cache Stall on No AD Transgress Credits For Transgress 8 event=0xd5,umask=0x1 01 unc_h_ag1_ad_crd_acquired.tgr0 uncore cache CMS Agent1 AD Credits Acquired For Transgress 0 event=0x84,umask=0x1 01 unc_h_ag1_ad_crd_acquired.tgr1 uncore cache CMS Agent1 AD Credits Acquired For Transgress 1 event=0x84,umask=0x2 01 unc_h_ag1_ad_crd_acquired.tgr2 uncore cache CMS Agent1 AD Credits Acquired For Transgress 2 event=0x84,umask=0x4 01 unc_h_ag1_ad_crd_acquired.tgr3 uncore cache CMS Agent1 AD Credits Acquired For Transgress 3 event=0x84,umask=0x8 01 unc_h_ag1_ad_crd_acquired.tgr4 uncore cache CMS Agent1 AD Credits Acquired For Transgress 4 event=0x84,umask=0x10 01 unc_h_ag1_ad_crd_acquired.tgr5 uncore cache CMS Agent1 AD Credits Acquired For Transgress 5 event=0x84,umask=0x20 01 unc_h_ag1_ad_crd_acquired.tgr6 uncore cache CMS Agent1 AD Credits Acquired For Transgress 6 event=0x84,umask=0x40 01 unc_h_ag1_ad_crd_acquired.tgr7 uncore cache CMS Agent1 AD Credits Acquired For Transgress 7 event=0x84,umask=0x80 01 unc_h_ag1_ad_crd_acquired_ext.any_of_tgr0_thru_tgr7 uncore cache CMS Agent1 AD Credits Acquired For Transgress 0-7 event=0x85,umask=0x2 01 unc_h_ag1_ad_crd_acquired_ext.tgr8 uncore cache CMS Agent1 AD Credits Acquired For Transgress 8 event=0x85,umask=0x1 01 unc_h_ag1_ad_crd_occupancy.tgr0 uncore cache CMS Agent1 AD Credits Occupancy For Transgress 0 event=0x86,umask=0x1 01 unc_h_ag1_ad_crd_occupancy.tgr1 uncore cache CMS Agent1 AD Credits Occupancy For Transgress 1 event=0x86,umask=0x2 01 unc_h_ag1_ad_crd_occupancy.tgr2 uncore cache CMS Agent1 AD Credits Occupancy For Transgress 2 event=0x86,umask=0x4 01 unc_h_ag1_ad_crd_occupancy.tgr3 uncore cache CMS Agent1 AD Credits Occupancy For Transgress 3 event=0x86,umask=0x8 01 unc_h_ag1_ad_crd_occupancy.tgr4 uncore cache CMS Agent1 AD Credits Occupancy For Transgress 4 event=0x86,umask=0x10 01 unc_h_ag1_ad_crd_occupancy.tgr5 uncore cache CMS Agent1 AD Credits Occupancy For Transgress 5 event=0x86,umask=0x20 01 unc_h_ag1_ad_crd_occupancy.tgr6 uncore cache CMS Agent1 AD Credits Occupancy For Transgress 6 event=0x86,umask=0x40 01 unc_h_ag1_ad_crd_occupancy.tgr7 uncore cache CMS Agent1 AD Credits Occupancy For Transgress 7 event=0x86,umask=0x80 01 unc_h_ag1_ad_crd_occupancy_ext.any_of_tgr0_thru_tgr7 uncore cache CMS Agent1 AD Credits Occupancy For Transgress 0-7 event=0x87,umask=0x2 01 unc_h_ag1_ad_crd_occupancy_ext.tgr8 uncore cache CMS Agent1 AD Credits Occupancy For Transgress 8 event=0x87,umask=0x1 01 unc_h_ag1_bl_crd_acquired.tgr0 uncore cache CMS Agent1 BL Credits Acquired For Transgress 0 event=0x8c,umask=0x1 01 unc_h_ag1_bl_crd_acquired.tgr1 uncore cache CMS Agent1 BL Credits Acquired For Transgress 1 event=0x8c,umask=0x2 01 unc_h_ag1_bl_crd_acquired.tgr2 uncore cache CMS Agent1 BL Credits Acquired For Transgress 2 event=0x8c,umask=0x4 01 unc_h_ag1_bl_crd_acquired.tgr3 uncore cache CMS Agent1 BL Credits Acquired For Transgress 3 event=0x8c,umask=0x8 01 unc_h_ag1_bl_crd_acquired.tgr4 uncore cache CMS Agent1 BL Credits Acquired For Transgress 4 event=0x8c,umask=0x10 01 unc_h_ag1_bl_crd_acquired.tgr5 uncore cache CMS Agent1 BL Credits Acquired For Transgress 5 event=0x8c,umask=0x20 01 unc_h_ag1_bl_crd_acquired.tgr6 uncore cache CMS Agent1 BL Credits Acquired For Transgress 6 event=0x8c,umask=0x40 01 unc_h_ag1_bl_crd_acquired.tgr7 uncore cache CMS Agent1 BL Credits Acquired For Transgress 7 event=0x8c,umask=0x80 01 unc_h_ag1_bl_crd_acquired_ext.any_of_tgr0_thru_tgr7 uncore cache CMS Agent1 BL Credits Acquired For Transgress 0-7 event=0x8d,umask=0x2 01 unc_h_ag1_bl_crd_acquired_ext.tgr8 uncore cache CMS Agent1 BL Credits Acquired For Transgress 8 event=0x8d,umask=0x1 01 unc_h_ag1_bl_crd_occupancy.tgr0 uncore cache CMS Agent1 BL Credits Occupancy For Transgress 0 event=0x8e,umask=0x1 01 unc_h_ag1_bl_crd_occupancy.tgr1 uncore cache CMS Agent1 BL Credits Occupancy For Transgress 1 event=0x8e,umask=0x2 01 unc_h_ag1_bl_crd_occupancy.tgr2 uncore cache CMS Agent1 BL Credits Occupancy For Transgress 2 event=0x8e,umask=0x4 01 unc_h_ag1_bl_crd_occupancy.tgr3 uncore cache CMS Agent1 BL Credits Occupancy For Transgress 3 event=0x8e,umask=0x8 01 unc_h_ag1_bl_crd_occupancy.tgr4 uncore cache CMS Agent1 BL Credits Occupancy For Transgress 4 event=0x8e,umask=0x10 01 unc_h_ag1_bl_crd_occupancy.tgr5 uncore cache CMS Agent1 BL Credits Occupancy For Transgress 5 event=0x8e,umask=0x20 01 unc_h_ag1_bl_crd_occupancy.tgr6 uncore cache CMS Agent1 BL Credits Occupancy For Transgress 6 event=0x8e,umask=0x40 01 unc_h_ag1_bl_crd_occupancy.tgr7 uncore cache CMS Agent1 BL Credits Occupancy For Transgress 7 event=0x8e,umask=0x80 01 unc_h_ag1_bl_crd_occupancy_ext.any_of_tgr0_thru_tgr7 uncore cache CMS Agent1 BL Credits Occupancy For Transgress 0-7 event=0x8f,umask=0x2 01 unc_h_ag1_bl_crd_occupancy_ext.tgr8 uncore cache CMS Agent1 BL Credits Occupancy For Transgress 8 event=0x8f,umask=0x1 01 unc_h_ag1_stall_no_crd_egress_horz_ad.tgr0 uncore cache Stall on No AD Transgress Credits For Transgress 0 event=0xd2,umask=0x1 01 unc_h_ag1_stall_no_crd_egress_horz_ad.tgr1 uncore cache Stall on No AD Transgress Credits For Transgress 1 event=0xd2,umask=0x2 01 unc_h_ag1_stall_no_crd_egress_horz_ad.tgr2 uncore cache Stall on No AD Transgress Credits For Transgress 2 event=0xd2,umask=0x4 01 unc_h_ag1_stall_no_crd_egress_horz_ad.tgr3 uncore cache Stall on No AD Transgress Credits For Transgress 3 event=0xd2,umask=0x8 01 unc_h_ag1_stall_no_crd_egress_horz_ad.tgr4 uncore cache Stall on No AD Transgress Credits For Transgress 4 event=0xd2,umask=0x10 01 unc_h_ag1_stall_no_crd_egress_horz_ad.tgr5 uncore cache Stall on No AD Transgress Credits For Transgress 5 event=0xd2,umask=0x20 01 unc_h_ag1_stall_no_crd_egress_horz_ad.tgr6 uncore cache Stall on No AD Transgress Credits For Transgress 6 event=0xd2,umask=0x40 01 unc_h_ag1_stall_no_crd_egress_horz_ad.tgr7 uncore cache Stall on No AD Transgress Credits For Transgress 7 event=0xd2,umask=0x80 01 unc_h_ag1_stall_no_crd_egress_horz_ad_ext.any_of_tgr0_thru_tgr7 uncore cache Stall on No AD Transgress Credits For Transgress 0-7 event=0xd3,umask=0x2 01 unc_h_ag1_stall_no_crd_egress_horz_ad_ext.tgr8 uncore cache Stall on No AD Transgress Credits For Transgress 8 event=0xd3,umask=0x1 01 unc_h_ag1_stall_no_crd_egress_horz_bl.tgr0 uncore cache Stall on No AD Transgress Credits For Transgress 0 event=0xd6,umask=0x1 01 unc_h_ag1_stall_no_crd_egress_horz_bl.tgr1 uncore cache Stall on No AD Transgress Credits For Transgress 1 event=0xd6,umask=0x2 01 unc_h_ag1_stall_no_crd_egress_horz_bl.tgr2 uncore cache Stall on No AD Transgress Credits For Transgress 2 event=0xd6,umask=0x4 01 unc_h_ag1_stall_no_crd_egress_horz_bl.tgr3 uncore cache Stall on No AD Transgress Credits For Transgress 3 event=0xd6,umask=0x8 01 unc_h_ag1_stall_no_crd_egress_horz_bl.tgr4 uncore cache Stall on No AD Transgress Credits For Transgress 4 event=0xd6,umask=0x10 01 unc_h_ag1_stall_no_crd_egress_horz_bl.tgr5 uncore cache Stall on No AD Transgress Credits For Transgress 5 event=0xd6,umask=0x20 01 unc_h_ag1_stall_no_crd_egress_horz_bl.tgr6 uncore cache Stall on No AD Transgress Credits For Transgress 6 event=0xd6,umask=0x40 01 unc_h_ag1_stall_no_crd_egress_horz_bl.tgr7 uncore cache Stall on No AD Transgress Credits For Transgress 7 event=0xd6,umask=0x80 01 unc_h_ag1_stall_no_crd_egress_horz_bl_ext.any_of_tgr0_thru_tgr7 uncore cache Stall on No AD Transgress Credits For Transgress 0-7 event=0xd7,umask=0x2 01 unc_h_ag1_stall_no_crd_egress_horz_bl_ext.tgr8 uncore cache Stall on No AD Transgress Credits For Transgress 8 event=0xd7,umask=0x1 01 unc_h_cache_lines_victimized.e_state uncore cache Cache Lookups. Counts the number of times the LLC was accessed. Writeback transactions from L2 to the LLC This includes all write transactions -- both Cacheable and UC event=0x37,umask=0x2 01 unc_h_cache_lines_victimized.f_state uncore cache Cache Lookups. Counts the number of times the LLC was accessed. Filters for any transaction originating from the IPQ or IRQ. This does not include lookups originating from the ISMQ event=0x37,umask=0x8 01 unc_h_cache_lines_victimized.local uncore cache Lines Victimized that Match NID event=0x37,umask=0x20 01 unc_h_cache_lines_victimized.m_state uncore cache Cache Lookups. Counts the number of times the LLC was accessed. Read transactions event=0x37,umask=0x1 01 unc_h_cache_lines_victimized.remote uncore cache Lines Victimized that Does Not Match NID event=0x37,umask=0x80 01 unc_h_cache_lines_victimized.s_state uncore cache Cache Lookups. Counts the number of times the LLC was accessed. Filters for only snoop requests coming from the remote socket(s) through the IPQ event=0x37,umask=0x4 01 unc_h_clock uncore cache Uncore Clocks event=0xc0 01 unc_h_egress_horz_ads_used.ad uncore cache CMS Horizontal ADS Used event=0x9d,umask=0x1 01 unc_h_egress_horz_ads_used.ak uncore cache CMS Horizontal ADS Used event=0x9d,umask=0x2 01 unc_h_egress_horz_ads_used.bl uncore cache CMS Horizontal ADS Used event=0x9d,umask=0x4 01 unc_h_egress_horz_bypass.ad uncore cache CMS Horizontal Egress Bypass. AD ring event=0x9f,umask=0x1 01 unc_h_egress_horz_bypass.ak uncore cache CMS Horizontal Egress Bypass. AK ring event=0x9f,umask=0x2 01 unc_h_egress_horz_bypass.bl uncore cache CMS Horizontal Egress Bypass. BL ring event=0x9f,umask=0x4 01 unc_h_egress_horz_bypass.iv uncore cache CMS Horizontal Egress Bypass. IV ring event=0x9f,umask=0x8 01 unc_h_egress_horz_cycles_full.ad uncore cache Cycles CMS Horizontal Egress Queue is Full AD event=0x96,umask=0x1 01 unc_h_egress_horz_cycles_full.ak uncore cache Cycles CMS Horizontal Egress Queue is Full AK event=0x96,umask=0x2 01 unc_h_egress_horz_cycles_full.bl uncore cache Cycles CMS Horizontal Egress Queue is Full BL event=0x96,umask=0x4 01 unc_h_egress_horz_cycles_full.iv uncore cache Cycles CMS Horizontal Egress Queue is Full IV event=0x96,umask=0x8 01 unc_h_egress_horz_cycles_ne.ad uncore cache Cycles CMS Horizontal Egress Queue is Not Empty AD event=0x97,umask=0x1 01 unc_h_egress_horz_cycles_ne.ak uncore cache Cycles CMS Horizontal Egress Queue is Not Empty AK event=0x97,umask=0x2 01 unc_h_egress_horz_cycles_ne.bl uncore cache Cycles CMS Horizontal Egress Queue is Not Empty BL event=0x97,umask=0x4 01 unc_h_egress_horz_cycles_ne.iv uncore cache Cycles CMS Horizontal Egress Queue is Not Empty IV event=0x97,umask=0x8 01 unc_h_egress_horz_inserts.ad uncore cache CMS Horizontal Egress Inserts AD event=0x95,umask=0x1 01 unc_h_egress_horz_inserts.ak uncore cache CMS Horizontal Egress Inserts AK event=0x95,umask=0x2 01 unc_h_egress_horz_inserts.bl uncore cache CMS Horizontal Egress Inserts BL event=0x95,umask=0x4 01 unc_h_egress_horz_inserts.iv uncore cache CMS Horizontal Egress Inserts IV event=0x95,umask=0x8 01 unc_h_egress_horz_nack.ad uncore cache CMS Horizontal Egress NACKs event=0x99,umask=0x1 01 unc_h_egress_horz_nack.ak uncore cache CMS Horizontal Egress NACKs event=0x99,umask=0x2 01 unc_h_egress_horz_nack.bl uncore cache CMS Horizontal Egress NACKs event=0x99,umask=0x4 01 unc_h_egress_horz_nack.iv uncore cache CMS Horizontal Egress NACKs event=0x99,umask=0x8 01 unc_h_egress_horz_occupancy.ad uncore cache CMS Horizontal Egress Occupancy AD event=0x94,umask=0x1 01 unc_h_egress_horz_occupancy.ak uncore cache CMS Horizontal Egress Occupancy AK event=0x94,umask=0x2 01 unc_h_egress_horz_occupancy.bl uncore cache CMS Horizontal Egress Occupancy BL event=0x94,umask=0x4 01 unc_h_egress_horz_occupancy.iv uncore cache CMS Horizontal Egress Occupancy IV event=0x94,umask=0x8 01 unc_h_egress_horz_starved.ad uncore cache CMS Horizontal Egress Injection Starvation event=0x9b,umask=0x1 01 unc_h_egress_horz_starved.ak uncore cache CMS Horizontal Egress Injection Starvation event=0x9b,umask=0x2 01 unc_h_egress_horz_starved.bl uncore cache CMS Horizontal Egress Injection Starvation event=0x9b,umask=0x4 01 unc_h_egress_horz_starved.iv uncore cache CMS Horizontal Egress Injection Starvation event=0x9b,umask=0x8 01 unc_h_egress_ordering.iv_snp_go_dn uncore cache Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements event=0xae,umask=0x4 01 unc_h_egress_ordering.iv_snp_go_up uncore cache Counts number of cycles IV was blocked in the TGR Egress due to SNP/GO Ordering requirements event=0xae,umask=0x1 01 unc_h_egress_vert_ads_used.ad_ag0 uncore cache CMS Vertical ADS Used event=0x9c,umask=0x1 01 unc_h_egress_vert_ads_used.ad_ag1 uncore cache CMS Vertical ADS Used event=0x9c,umask=0x10 01 unc_h_egress_vert_ads_used.ak_ag0 uncore cache CMS Vertical ADS Used event=0x9c,umask=0x2 01 unc_h_egress_vert_ads_used.ak_ag1 uncore cache CMS Vertical ADS Used event=0x9c,umask=0x20 01 unc_h_egress_vert_ads_used.bl_ag0 uncore cache CMS Vertical ADS Used event=0x9c,umask=0x4 01 unc_h_egress_vert_ads_used.bl_ag1 uncore cache CMS Vertical ADS Used event=0x9c,umask=0x40 01 unc_h_egress_vert_bypass.ad_ag0 uncore cache CMS Vertical Egress Bypass. AD ring agent 0 event=0x9e,umask=0x1 01 unc_h_egress_vert_bypass.ad_ag1 uncore cache CMS Vertical Egress Bypass. AD ring agent 1 event=0x9e,umask=0x10 01 unc_h_egress_vert_bypass.ak_ag0 uncore cache CMS Vertical Egress Bypass. AK ring agent 0 event=0x9e,umask=0x2 01 unc_h_egress_vert_bypass.ak_ag1 uncore cache CMS Vertical Egress Bypass. AK ring agent 1 event=0x9e,umask=0x20 01 unc_h_egress_vert_bypass.bl_ag0 uncore cache CMS Vertical Egress Bypass. BL ring agent 0 event=0x9e,umask=0x4 01 unc_h_egress_vert_bypass.bl_ag1 uncore cache CMS Vertical Egress Bypass. BL ring agent 1 event=0x9e,umask=0x40 01 unc_h_egress_vert_bypass.iv uncore cache CMS Vertical Egress Bypass. IV ring agent 0 event=0x9e,umask=0x8 01 unc_h_egress_vert_cycles_full.ad_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full AD - Agent 0 event=0x92,umask=0x1 01 unc_h_egress_vert_cycles_full.ad_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Full AD - Agent 1 event=0x92,umask=0x10 01 unc_h_egress_vert_cycles_full.ak_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full AK - Agent 0 event=0x92,umask=0x2 01 unc_h_egress_vert_cycles_full.ak_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Full AK - Agent 1 event=0x92,umask=0x20 01 unc_h_egress_vert_cycles_full.bl_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full BL - Agent 0 event=0x92,umask=0x4 01 unc_h_egress_vert_cycles_full.bl_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Full BL - Agent 1 event=0x92,umask=0x40 01 unc_h_egress_vert_cycles_full.iv_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Full IV - Agent 0 event=0x92,umask=0x8 01 unc_h_egress_vert_cycles_ne.ad_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty AD - Agent 0 event=0x93,umask=0x1 01 unc_h_egress_vert_cycles_ne.ad_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty AD - Agent 1 event=0x93,umask=0x10 01 unc_h_egress_vert_cycles_ne.ak_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty AK - Agent 0 event=0x93,umask=0x2 01 unc_h_egress_vert_cycles_ne.ak_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty AK - Agent 1 event=0x93,umask=0x20 01 unc_h_egress_vert_cycles_ne.bl_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty BL - Agent 0 event=0x93,umask=0x4 01 unc_h_egress_vert_cycles_ne.bl_ag1 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty BL - Agent 1 event=0x93,umask=0x40 01 unc_h_egress_vert_cycles_ne.iv_ag0 uncore cache Cycles CMS Vertical Egress Queue Is Not Empty IV - Agent 0 event=0x93,umask=0x8 01 unc_h_egress_vert_inserts.ad_ag0 uncore cache CMS Vert Egress Allocations AD - Agent 0 event=0x91,umask=0x1 01 unc_h_egress_vert_inserts.ad_ag1 uncore cache CMS Vert Egress Allocations AD - Agent 1 event=0x91,umask=0x10 01 unc_h_egress_vert_inserts.ak_ag0 uncore cache CMS Vert Egress Allocations AK - Agent 0 event=0x91,umask=0x2 01 unc_h_egress_vert_inserts.ak_ag1 uncore cache CMS Vert Egress Allocations AK - Agent 1 event=0x91,umask=0x20 01 unc_h_egress_vert_inserts.bl_ag0 uncore cache CMS Vert Egress Allocations BL - Agent 0 event=0x91,umask=0x4 01 unc_h_egress_vert_inserts.bl_ag1 uncore cache CMS Vert Egress Allocations BL - Agent 1 event=0x91,umask=0x40 01 unc_h_egress_vert_inserts.iv_ag0 uncore cache CMS Vert Egress Allocations IV - Agent 0 event=0x91,umask=0x8 01 unc_h_egress_vert_nack.ad_ag0 uncore cache CMS Vertical Egress NACKs event=0x98,umask=0x1 01 unc_h_egress_vert_nack.ad_ag1 uncore cache CMS Vertical Egress NACKs event=0x98,umask=0x10 01 unc_h_egress_vert_nack.ak_ag0 uncore cache CMS Vertical Egress NACKs Onto AK Ring event=0x98,umask=0x2 01 unc_h_egress_vert_nack.ak_ag1 uncore cache CMS Vertical Egress NACKs event=0x98,umask=0x20 01 unc_h_egress_vert_nack.bl_ag0 uncore cache CMS Vertical Egress NACKs Onto BL Ring event=0x98,umask=0x4 01 unc_h_egress_vert_nack.bl_ag1 uncore cache CMS Vertical Egress NACKs event=0x98,umask=0x40 01 unc_h_egress_vert_nack.iv_ag0 uncore cache CMS Vertical Egress NACKs event=0x98,umask=0x8 01 unc_h_egress_vert_occupancy.ad_ag0 uncore cache CMS Vert Egress Occupancy AD - Agent 0 event=0x90,umask=0x1 01 unc_h_egress_vert_occupancy.ad_ag1 uncore cache CMS Vert Egress Occupancy AD - Agent 1 event=0x90,umask=0x10 01 unc_h_egress_vert_occupancy.ak_ag0 uncore cache CMS Vert Egress Occupancy AK - Agent 0 event=0x90,umask=0x2 01 unc_h_egress_vert_occupancy.ak_ag1 uncore cache CMS Vert Egress Occupancy AK - Agent 1 event=0x90,umask=0x20 01 unc_h_egress_vert_occupancy.bl_ag0 uncore cache CMS Vert Egress Occupancy BL - Agent 0 event=0x90,umask=0x4 01 unc_h_egress_vert_occupancy.bl_ag1 uncore cache CMS Vert Egress Occupancy BL - Agent 1 event=0x90,umask=0x40 01 unc_h_egress_vert_occupancy.iv_ag0 uncore cache CMS Vert Egress Occupancy IV - Agent 0 event=0x90,umask=0x8 01 unc_h_egress_vert_starved.ad_ag0 uncore cache CMS Vertical Egress Injection Starvation event=0x9a,umask=0x1 01 unc_h_egress_vert_starved.ad_ag1 uncore cache CMS Vertical Egress Injection Starvation event=0x9a,umask=0x10 01 unc_h_egress_vert_starved.ak_ag0 uncore cache CMS Vertical Egress Injection Starvation Onto AK Ring event=0x9a,umask=0x2 01 unc_h_egress_vert_starved.ak_ag1 uncore cache CMS Vertical Egress Injection Starvation event=0x9a,umask=0x20 01 unc_h_egress_vert_starved.bl_ag0 uncore cache CMS Vertical Egress Injection Starvation Onto BL Ring event=0x9a,umask=0x4 01 unc_h_egress_vert_starved.bl_ag1 uncore cache CMS Vertical Egress Injection Starvation event=0x9a,umask=0x40 01 unc_h_egress_vert_starved.iv_ag0 uncore cache CMS Vertical Egress Injection Starvation event=0x9a,umask=0x8 01 unc_h_fast_asserted.horz uncore cache Counts cycles source throttling is asserted - horizontal event=0xa5,umask=0x1 01 unc_h_fast_asserted.vert uncore cache Counts cycles source throttling is asserted - vertical event=0xa5 01 unc_h_horz_ring_ad_in_use.left_even uncore cache Counts the number of cycles that the Horizontal AD ring is being used at this ring stop - Left and Even event=0xa7,umask=0x1 01 unc_h_horz_ring_ad_in_use.left_odd uncore cache Counts the number of cycles that the Horizontal AD ring is being used at this ring stop - Left and Odd event=0xa7,umask=0x2 01 unc_h_horz_ring_ad_in_use.right_even uncore cache Counts the number of cycles that the Horizontal AD ring is being used at this ring stop - Right and Even event=0xa7,umask=0x4 01 unc_h_horz_ring_ad_in_use.right_odd uncore cache Counts the number of cycles that the Horizontal AD ring is being used at this ring stop - Right and Odd event=0xa7,umask=0x8 01 unc_h_horz_ring_ak_in_use.left_even uncore cache Counts the number of cycles that the Horizontal AK ring is being used at this ring stop - Left and Even event=0xa9,umask=0x1 01 unc_h_horz_ring_ak_in_use.left_odd uncore cache Counts the number of cycles that the Horizontal AK ring is being used at this ring stop - Left and Odd event=0xa9,umask=0x2 01 unc_h_horz_ring_ak_in_use.right_even uncore cache Counts the number of cycles that the Horizontal AK ring is being used at this ring stop - Right and Even event=0xa9,umask=0x4 01 unc_h_horz_ring_ak_in_use.right_odd uncore cache Counts the number of cycles that the Horizontal AK ring is being used at this ring stop - Right and Odd event=0xa9,umask=0x8 01 unc_h_horz_ring_bl_in_use.left_even uncore cache Counts the number of cycles that the Horizontal BL ring is being used at this ring stop - Left and Even event=0xab,umask=0x1 01 unc_h_horz_ring_bl_in_use.left_odd uncore cache Counts the number of cycles that the Horizontal BL ring is being used at this ring stop - Left and Odd event=0xab,umask=0x2 01 unc_h_horz_ring_bl_in_use.right_even uncore cache Counts the number of cycles that the Horizontal BL ring is being used at this ring stop - Right and Even event=0xab,umask=0x4 01 unc_h_horz_ring_bl_in_use.right_odd uncore cache Counts the number of cycles that the Horizontal BL ring is being used at this ring stop - Right and Odd event=0xab,umask=0x8 01 unc_h_horz_ring_iv_in_use.left uncore cache Counts the number of cycles that the Horizontal IV ring is being used at this ring stop - Left event=0xad,umask=0x1 01 unc_h_horz_ring_iv_in_use.right uncore cache Counts the number of cycles that the Horizontal IV ring is being used at this ring stop - Right event=0xad,umask=0x4 01 unc_h_ingress_inserts.ipq uncore cache Ingress Allocations. Counts number of allocations per cycle into the specified Ingress queue. - IPQ event=0x13,umask=0x4 01 unc_h_ingress_inserts.irq uncore cache Ingress Allocations. Counts number of allocations per cycle into the specified Ingress queue. - IRQ event=0x13,umask=0x1 01 unc_h_ingress_inserts.irq_rej uncore cache Ingress Allocations. Counts number of allocations per cycle into the specified Ingress queue. - IRQ Rejected event=0x13,umask=0x2 01 unc_h_ingress_inserts.prq uncore cache Ingress Allocations. Counts number of allocations per cycle into the specified Ingress queue. - PRQ event=0x13,umask=0x10 01 unc_h_ingress_inserts.prq_rej uncore cache Ingress Allocations. Counts number of allocations per cycle into the specified Ingress queue. - PRQ Rejected event=0x13,umask=0x20 01 unc_h_ingress_int_starved.ipq uncore cache Cycles with the IPQ in Internal Starvation event=0x14,umask=0x4 01 unc_h_ingress_int_starved.irq uncore cache Cycles with the IRQ in Internal Starvation event=0x14,umask=0x1 01 unc_h_ingress_int_starved.ismq uncore cache Cycles with the ISMQ in Internal Starvation event=0x14,umask=0x8 01 unc_h_ingress_int_starved.prq uncore cache Ingress internal starvation cycles. Counts cycles in internal starvation. This occurs when one or more of the entries in the ingress queue are being starved out by other entries in the queue event=0x14,umask=0x10 01 unc_h_ingress_occupancy.ipq uncore cache Ingress Occupancy. Counts number of entries in the specified Ingress queue in each cycle. - IPQ event=0x11,umask=0x4 01 unc_h_ingress_occupancy.irq uncore cache Ingress Occupancy. Counts number of entries in the specified Ingress queue in each cycle. - IRQ event=0x11,umask=0x1 01 unc_h_ingress_occupancy.irq_rej uncore cache Ingress Occupancy. Counts number of entries in the specified Ingress queue in each cycle. - IRQ Rejected event=0x11,umask=0x2 01 unc_h_ingress_occupancy.prq uncore cache Ingress Occupancy. Counts number of entries in the specified Ingress queue in each cycle. - PRQ event=0x11,umask=0x10 01 unc_h_ingress_occupancy.prq_rej uncore cache Ingress Occupancy. Counts number of entries in the specified Ingress queue in each cycle. - PRQ Rejected event=0x11,umask=0x20 01 unc_h_ingress_retry_ipq0_reject.ad_req_vn0 uncore cache Ingress Probe Queue Rejects event=0x22,umask=0x1 01 unc_h_ingress_retry_ipq0_reject.ad_rsp_vn0 uncore cache Ingress Probe Queue Rejects event=0x22,umask=0x2 01 unc_h_ingress_retry_ipq0_reject.ak_non_upi uncore cache Ingress Probe Queue Rejects event=0x22,umask=0x40 01 unc_h_ingress_retry_ipq0_reject.bl_ncb_vn0 uncore cache Ingress Probe Queue Rejects event=0x22,umask=0x10 01 unc_h_ingress_retry_ipq0_reject.bl_ncs_vn0 uncore cache Ingress Probe Queue Rejects event=0x22,umask=0x20 01 unc_h_ingress_retry_ipq0_reject.bl_rsp_vn0 uncore cache Ingress Probe Queue Rejects event=0x22,umask=0x4 01 unc_h_ingress_retry_ipq0_reject.bl_wb_vn0 uncore cache Ingress Probe Queue Rejects event=0x22,umask=0x8 01 unc_h_ingress_retry_ipq0_reject.iv_non_upi uncore cache Ingress Probe Queue Rejects event=0x22,umask=0x80 01 unc_h_ingress_retry_ipq1_reject.allow_snp uncore cache Ingress Probe Queue Rejects event=0x23,umask=0x40 01 unc_h_ingress_retry_ipq1_reject.any_reject_ipq0 uncore cache Ingress Probe Queue Rejects event=0x23,umask=0x1 01 unc_h_ingress_retry_ipq1_reject.pa_match uncore cache Ingress Probe Queue Rejects event=0x23,umask=0x80 01 unc_h_ingress_retry_ipq1_reject.sf_victim uncore cache Ingress Probe Queue Rejects event=0x23,umask=0x8 01 unc_h_ingress_retry_ipq1_reject.sf_way uncore cache Ingress Probe Queue Rejects event=0x23,umask=0x20 01 unc_h_ingress_retry_irq0_reject.ad_req_vn0 uncore cache Ingress Request Queue Rejects event=0x18,umask=0x1 01 unc_h_ingress_retry_irq0_reject.ad_rsp_vn0 uncore cache Ingress Request Queue Rejects event=0x18,umask=0x2 01 unc_h_ingress_retry_irq0_reject.ak_non_upi uncore cache Ingress Request Queue Rejects event=0x18,umask=0x40 01 unc_h_ingress_retry_irq0_reject.bl_ncb_vn0 uncore cache Ingress Request Queue Rejects event=0x18,umask=0x10 01 unc_h_ingress_retry_irq0_reject.bl_ncs_vn0 uncore cache Ingress Request Queue Rejects event=0x18,umask=0x20 01 unc_h_ingress_retry_irq0_reject.bl_rsp_vn0 uncore cache Ingress Request Queue Rejects event=0x18,umask=0x4 01 unc_h_ingress_retry_irq0_reject.bl_wb_vn0 uncore cache Ingress Request Queue Rejects event=0x18,umask=0x8 01 unc_h_ingress_retry_irq0_reject.iv_non_upi uncore cache Ingress Request Queue Rejects event=0x18,umask=0x80 01 unc_h_ingress_retry_irq1_reject.allow_snp uncore cache Ingress Request Queue Rejects event=0x19,umask=0x40 01 unc_h_ingress_retry_irq1_reject.any_reject_irq0 uncore cache Ingress Request Queue Rejects event=0x19,umask=0x1 01 unc_h_ingress_retry_irq1_reject.pa_match uncore cache Ingress Request Queue Rejects event=0x19,umask=0x80 01 unc_h_ingress_retry_irq1_reject.sf_victim uncore cache Ingress Request Queue Rejects event=0x19,umask=0x8 01 unc_h_ingress_retry_irq1_reject.sf_way uncore cache Ingress Request Queue Rejects event=0x19,umask=0x20 01 unc_h_ingress_retry_ismq0_reject.ad_req_vn0 uncore cache ISMQ Rejects event=0x24,umask=0x1 01 unc_h_ingress_retry_ismq0_reject.ad_rsp_vn0 uncore cache ISMQ Rejects event=0x24,umask=0x2 01 unc_h_ingress_retry_ismq0_reject.ak_non_upi uncore cache ISMQ Rejects event=0x24,umask=0x40 01 unc_h_ingress_retry_ismq0_reject.bl_ncb_vn0 uncore cache ISMQ Rejects event=0x24,umask=0x10 01 unc_h_ingress_retry_ismq0_reject.bl_ncs_vn0 uncore cache ISMQ Rejects event=0x24,umask=0x20 01 unc_h_ingress_retry_ismq0_reject.bl_rsp_vn0 uncore cache ISMQ Rejects event=0x24,umask=0x4 01 unc_h_ingress_retry_ismq0_reject.bl_wb_vn0 uncore cache ISMQ Rejects event=0x24,umask=0x8 01 unc_h_ingress_retry_ismq0_reject.iv_non_upi uncore cache ISMQ Rejects event=0x24,umask=0x80 01 unc_h_ingress_retry_ismq0_retry.ad_req_vn0 uncore cache ISMQ Retries event=0x2c,umask=0x1 01 unc_h_ingress_retry_ismq0_retry.ad_rsp_vn0 uncore cache ISMQ Retries event=0x2c,umask=0x2 01 unc_h_ingress_retry_ismq0_retry.ak_non_upi uncore cache ISMQ Retries event=0x2c,umask=0x40 01 unc_h_ingress_retry_ismq0_retry.bl_ncb_vn0 uncore cache ISMQ Retries event=0x2c,umask=0x10 01 unc_h_ingress_retry_ismq0_retry.bl_ncs_vn0 uncore cache ISMQ Retries event=0x2c,umask=0x20 01 unc_h_ingress_retry_ismq0_retry.bl_rsp_vn0 uncore cache ISMQ Retries event=0x2c,umask=0x4 01 unc_h_ingress_retry_ismq0_retry.bl_wb_vn0 uncore cache ISMQ Retries event=0x2c,umask=0x8 01 unc_h_ingress_retry_ismq0_retry.iv_non_upi uncore cache ISMQ Retries event=0x2c,umask=0x80 01 unc_h_ingress_retry_other0_retry.ad_req_vn0 uncore cache Other Queue Retries event=0x2e,umask=0x1 01 unc_h_ingress_retry_other0_retry.ad_rsp_vn0 uncore cache Other Queue Retries event=0x2e,umask=0x2 01 unc_h_ingress_retry_other0_retry.ak_non_upi uncore cache Other Queue Retries event=0x2e,umask=0x40 01 unc_h_ingress_retry_other0_retry.bl_ncb_vn0 uncore cache Other Queue Retries event=0x2e,umask=0x10 01 unc_h_ingress_retry_other0_retry.bl_ncs_vn0 uncore cache Other Queue Retries event=0x2e,umask=0x20 01 unc_h_ingress_retry_other0_retry.bl_rsp_vn0 uncore cache Other Queue Retries event=0x2e,umask=0x4 01 unc_h_ingress_retry_other0_retry.bl_wb_vn0 uncore cache Other Queue Retries event=0x2e,umask=0x8 01 unc_h_ingress_retry_other0_retry.iv_non_upi uncore cache Other Queue Retries event=0x2e,umask=0x80 01 unc_h_ingress_retry_other1_retry.allow_snp uncore cache Other Queue Retries event=0x2f,umask=0x40 01 unc_h_ingress_retry_other1_retry.any_reject_irq0 uncore cache Other Queue Retries event=0x2f,umask=0x1 01 unc_h_ingress_retry_other1_retry.pa_match uncore cache Other Queue Retries event=0x2f,umask=0x80 01 unc_h_ingress_retry_other1_retry.sf_victim uncore cache Other Queue Retries event=0x2f,umask=0x8 01 unc_h_ingress_retry_other1_retry.sf_way uncore cache Other Queue Retries event=0x2f,umask=0x20 01 unc_h_ingress_retry_prq0_reject.ad_req_vn0 uncore cache Ingress Request Queue Rejects event=0x20,umask=0x1 01 unc_h_ingress_retry_prq0_reject.ad_rsp_vn0 uncore cache Ingress Request Queue Rejects event=0x20,umask=0x2 01 unc_h_ingress_retry_prq0_reject.ak_non_upi uncore cache Ingress Request Queue Rejects event=0x20,umask=0x40 01 unc_h_ingress_retry_prq0_reject.bl_ncb_vn0 uncore cache Ingress Request Queue Rejects event=0x20,umask=0x10 01 unc_h_ingress_retry_prq0_reject.bl_ncs_vn0 uncore cache Ingress Request Queue Rejects event=0x20,umask=0x20 01 unc_h_ingress_retry_prq0_reject.bl_rsp_vn0 uncore cache Ingress Request Queue Rejects event=0x20,umask=0x4 01 unc_h_ingress_retry_prq0_reject.bl_wb_vn0 uncore cache Ingress Request Queue Rejects event=0x20,umask=0x8 01 unc_h_ingress_retry_prq0_reject.iv_non_upi uncore cache Ingress Request Queue Rejects event=0x20,umask=0x80 01 unc_h_ingress_retry_prq1_reject.allow_snp uncore cache Ingress Request Queue Rejects event=0x21,umask=0x40 01 unc_h_ingress_retry_prq1_reject.any_reject_irq0 uncore cache Ingress Request Queue Rejects event=0x21,umask=0x1 01 unc_h_ingress_retry_prq1_reject.pa_match uncore cache Ingress Request Queue Rejects event=0x21,umask=0x80 01 unc_h_ingress_retry_prq1_reject.sf_victim uncore cache Ingress Request Queue Rejects event=0x21,umask=0x8 01 unc_h_ingress_retry_prq1_reject.sf_way uncore cache Ingress Request Queue Rejects event=0x21,umask=0x20 01 unc_h_ingress_retry_req_q0_retry.ad_req_vn0 uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2a,umask=0x1 01 unc_h_ingress_retry_req_q0_retry.ad_rsp_vn0 uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2a,umask=0x2 01 unc_h_ingress_retry_req_q0_retry.ak_non_upi uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2a,umask=0x40 01 unc_h_ingress_retry_req_q0_retry.bl_ncb_vn0 uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2a,umask=0x10 01 unc_h_ingress_retry_req_q0_retry.bl_ncs_vn0 uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2a,umask=0x20 01 unc_h_ingress_retry_req_q0_retry.bl_rsp_vn0 uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2a,umask=0x4 01 unc_h_ingress_retry_req_q0_retry.bl_wb_vn0 uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2a,umask=0x8 01 unc_h_ingress_retry_req_q0_retry.iv_non_upi uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2a,umask=0x80 01 unc_h_ingress_retry_req_q1_retry.allow_snp uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2b,umask=0x40 01 unc_h_ingress_retry_req_q1_retry.any_reject_irq0 uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2b,umask=0x1 01 unc_h_ingress_retry_req_q1_retry.pa_match uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2b,umask=0x80 01 unc_h_ingress_retry_req_q1_retry.sf_victim uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2b,umask=0x8 01 unc_h_ingress_retry_req_q1_retry.sf_way uncore cache REQUESTQ includes: IRQ, PRQ, IPQ, RRQ, WBQ (everything except for ISMQ) event=0x2b,umask=0x20 01 unc_h_misc.cv0_pref_miss uncore cache Miscellaneous events in the Cbo. CV0 Prefetch Miss event=0x39,umask=0x20 01 unc_h_misc.cv0_pref_vic uncore cache Miscellaneous events in the Cbo. CV0 Prefetch Victim event=0x39,umask=0x10 01 unc_h_misc.rfo_hit_s uncore cache Miscellaneous events in the Cbo. RFO HitS event=0x39,umask=0x8 01 unc_h_misc.rspi_was_fse uncore cache Miscellaneous events in the Cbo. Silent Snoop Eviction event=0x39,umask=0x1 01 unc_h_misc.wc_aliasing uncore cache Miscellaneous events in the Cbo. Write Combining Aliasing event=0x39,umask=0x2 01 unc_h_ring_bounces_horz.ad uncore cache Number of incoming messages from the Horizontal ring that were bounced, by ring type event=0xa1,umask=0x1 01 unc_h_ring_bounces_horz.ak uncore cache Number of incoming messages from the Horizontal ring that were bounced, by ring type - Acknowledgements to core event=0xa1,umask=0x2 01 unc_h_ring_bounces_horz.bl uncore cache Number of incoming messages from the Horizontal ring that were bounced, by ring type - Data Responses to core event=0xa1,umask=0x4 01 unc_h_ring_bounces_horz.iv uncore cache Number of incoming messages from the Horizontal ring that were bounced, by ring type - Snoops of processor's cache event=0xa1,umask=0x8 01 unc_h_ring_bounces_vert.ad uncore cache Number of incoming messages from the Vertical ring that were bounced, by ring type event=0xa0,umask=0x1 01 unc_h_ring_bounces_vert.ak uncore cache Number of incoming messages from the Vertical ring that were bounced, by ring type - Acknowledgements to core event=0xa0,umask=0x2 01 unc_h_ring_bounces_vert.bl uncore cache Number of incoming messages from the Vertical ring that were bounced, by ring type - Data Responses to core event=0xa0,umask=0x4 01 unc_h_ring_bounces_vert.iv uncore cache Number of incoming messages from the Vertical ring that were bounced, by ring type - Snoops of processor's cache event=0xa0,umask=0x8 01 unc_h_ring_sink_starved_horz.ad uncore cache Horizontal ring sink starvation count - AD ring event=0xa3,umask=0x1 01 unc_h_ring_sink_starved_horz.ak uncore cache Horizontal ring sink starvation count - AK ring event=0xa3,umask=0x2 01 unc_h_ring_sink_starved_horz.bl uncore cache Horizontal ring sink starvation count - BL ring event=0xa3,umask=0x4 01 unc_h_ring_sink_starved_horz.iv uncore cache Horizontal ring sink starvation count - IV ring event=0xa3,umask=0x8 01 unc_h_ring_sink_starved_vert.ad uncore cache Vertical ring sink starvation count - AD ring event=0xa2,umask=0x1 01 unc_h_ring_sink_starved_vert.ak uncore cache Vertical ring sink starvation count - AK ring event=0xa2,umask=0x2 01 unc_h_ring_sink_starved_vert.bl uncore cache Vertical ring sink starvation count - BL ring event=0xa2,umask=0x4 01 unc_h_ring_sink_starved_vert.iv uncore cache Vertical ring sink starvation count - IV ring event=0xa2,umask=0x8 01 unc_h_ring_src_thrtl uncore cache Counts cycles in throttle mode event=0xa4 01 unc_h_sf_lookup.any uncore cache Cache Lookups. Counts the number of times the LLC was accessed. Filters for any transaction originating from the IPQ or IRQ. This does not include lookups originating from the ISMQ event=0x34,umask=0x11 01 unc_h_sf_lookup.data_read uncore cache Cache Lookups. Counts the number of times the LLC was accessed. Read transactions event=0x34,umask=0x3 01 unc_h_sf_lookup.remote_snoop uncore cache Cache Lookups. Counts the number of times the LLC was accessed. Filters for only snoop requests coming from the remote socket(s) through the IPQ event=0x34,umask=0x9 01 unc_h_sf_lookup.write uncore cache Cache Lookups. Counts the number of times the LLC was accessed. Writeback transactions from L2 to the LLC This includes all write transactions -- both Cacheable and UC event=0x34,umask=0x5 01 unc_h_tg_ingress_busy_starved.ad_bnc uncore cache Transgress Injection Starvation. Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority event=0xb4,umask=0x1 01 unc_h_tg_ingress_busy_starved.ad_crd uncore cache Transgress Injection Starvation. Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority event=0xb4,umask=0x10 01 unc_h_tg_ingress_busy_starved.bl_bnc uncore cache Transgress Injection Starvation. Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority event=0xb4,umask=0x4 01 unc_h_tg_ingress_busy_starved.bl_crd uncore cache Transgress Injection Starvation. Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, because a message from the other queue has higher priority event=0xb4,umask=0x40 01 unc_h_tg_ingress_bypass.ad_bnc uncore cache Transgress Ingress Bypass. Number of packets bypassing the CMS Ingress event=0xb2,umask=0x1 01 unc_h_tg_ingress_bypass.ad_crd uncore cache Transgress Ingress Bypass. Number of packets bypassing the CMS Ingress event=0xb2,umask=0x10 01 unc_h_tg_ingress_bypass.ak_bnc uncore cache Transgress Ingress Bypass. Number of packets bypassing the CMS Ingress event=0xb2,umask=0x2 01 unc_h_tg_ingress_bypass.bl_bnc uncore cache Transgress Ingress Bypass. Number of packets bypassing the CMS Ingress event=0xb2,umask=0x4 01 unc_h_tg_ingress_bypass.bl_crd uncore cache Transgress Ingress Bypass. Number of packets bypassing the CMS Ingress event=0xb2,umask=0x40 01 unc_h_tg_ingress_bypass.iv_bnc uncore cache Transgress Ingress Bypass. Number of packets bypassing the CMS Ingress event=0xb2,umask=0x8 01 unc_h_tg_ingress_crd_starved.ad_bnc uncore cache Transgress Injection Starvation. Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit event=0xb3,umask=0x1 01 unc_h_tg_ingress_crd_starved.ad_crd uncore cache Transgress Injection Starvation. Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit event=0xb3,umask=0x10 01 unc_h_tg_ingress_crd_starved.ak_bnc uncore cache Transgress Injection Starvation. Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit event=0xb3,umask=0x2 01 unc_h_tg_ingress_crd_starved.bl_bnc uncore cache Transgress Injection Starvation. Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit event=0xb3,umask=0x4 01 unc_h_tg_ingress_crd_starved.bl_crd uncore cache Transgress Injection Starvation. Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit event=0xb3,umask=0x40 01 unc_h_tg_ingress_crd_starved.ifv uncore cache Transgress Injection Starvation. Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit event=0xb3,umask=0x80 01 unc_h_tg_ingress_crd_starved.iv_bnc uncore cache Transgress Injection Starvation. Counts cycles under injection starvation mode. This starvation is triggered when the CMS Ingress cannot send a transaction onto the mesh for a long period of time. In this case, the Ingress is unable to forward to the Egress due to a lack of credit event=0xb3,umask=0x8 01 unc_h_tg_ingress_inserts.ad_bnc uncore cache Transgress Ingress Allocations. Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh event=0xb1,umask=0x1 01 unc_h_tg_ingress_inserts.ad_crd uncore cache Transgress Ingress Allocations. Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh event=0xb1,umask=0x10 01 unc_h_tg_ingress_inserts.ak_bnc uncore cache Transgress Ingress Allocations. Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh event=0xb1,umask=0x2 01 unc_h_tg_ingress_inserts.bl_bnc uncore cache Transgress Ingress Allocations. Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh event=0xb1,umask=0x4 01 unc_h_tg_ingress_inserts.bl_crd uncore cache Transgress Ingress Allocations. Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh event=0xb1,umask=0x40 01 unc_h_tg_ingress_inserts.iv_bnc uncore cache Transgress Ingress Allocations. Number of allocations into the CMS Ingress The Ingress is used to queue up requests received from the mesh event=0xb1,umask=0x8 01 unc_h_tg_ingress_occupancy.ad_bnc uncore cache Transgress Ingress Occupancy. Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh event=0xb0,umask=0x1 01 unc_h_tg_ingress_occupancy.ad_crd uncore cache Transgress Ingress Occupancy. Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh event=0xb0,umask=0x10 01 unc_h_tg_ingress_occupancy.ak_bnc uncore cache Transgress Ingress Occupancy. Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh event=0xb0,umask=0x2 01 unc_h_tg_ingress_occupancy.bl_bnc uncore cache Transgress Ingress Occupancy. Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh event=0xb0,umask=0x4 01 unc_h_tg_ingress_occupancy.bl_crd uncore cache Transgress Ingress Occupancy. Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh event=0xb0,umask=0x40 01 unc_h_tg_ingress_occupancy.iv_bnc uncore cache Transgress Ingress Occupancy. Occupancy event for the Ingress buffers in the CMS The Ingress is used to queue up requests received from the mesh event=0xb0,umask=0x8 01 unc_h_tor_inserts.evict uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -SF/LLC Evictions event=0x35,umask=0x32 01 unc_h_tor_inserts.hit uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -Hit (Not a Miss) event=0x35,umask=0x1f 01 unc_h_tor_inserts.ipq uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -IPQ event=0x35,umask=0x38 01 unc_h_tor_inserts.irq uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -IRQ event=0x35,umask=0x31 01 unc_h_tor_inserts.miss uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -Miss event=0x35,umask=0x2f 01 unc_h_tor_inserts.prq uncore cache Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent -PRQ event=0x35,umask=0x34 01 unc_h_tor_occupancy.evict uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -SF/LLC Evictions event=0x36,umask=0x32 01 unc_h_tor_occupancy.hit uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -Hit (Not a Miss) event=0x36,umask=0x1f 01 unc_h_tor_occupancy.ipq uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -IPQ event=0x36,umask=0x38 01 unc_h_tor_occupancy.ipq_hit uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -IPQ hit event=0x36,umask=0x18 01 unc_h_tor_occupancy.ipq_miss uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -IPQ miss event=0x36,umask=0x28 01 unc_h_tor_occupancy.irq uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -IRQ or PRQ event=0x36,umask=0x31 01 unc_h_tor_occupancy.irq_hit uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -IRQ or PRQ hit event=0x36,umask=0x11 01 unc_h_tor_occupancy.irq_miss uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -IRQ or PRQ miss event=0x36,umask=0x21 01 unc_h_tor_occupancy.miss uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -Miss event=0x36,umask=0x2f 01 unc_h_tor_occupancy.prq uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -PRQ event=0x36,umask=0x34 01 unc_h_tor_occupancy.prq_hit uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -PRQ hit event=0x36,umask=0x14 01 unc_h_tor_occupancy.prq_miss uncore cache For each cycle, this event accumulates the number of valid entries in the TOR that match qualifications specified by the subevent -PRQ miss event=0x36,umask=0x24 01 unc_h_u_clockticks uncore cache Uncore Clocks event=0 01 unc_h_vert_ring_ad_in_use.dn_even uncore cache Counts the number of cycles that the Vertical AD ring is being used at this ring stop - Down and Even event=0xa6,umask=0x4 01 unc_h_vert_ring_ad_in_use.dn_odd uncore cache Counts the number of cycles that the Vertical AD ring is being used at this ring stop - Down and Odd event=0xa6,umask=0x8 01 unc_h_vert_ring_ad_in_use.up_even uncore cache Counts the number of cycles that the Vertical AD ring is being used at this ring stop - Up and Even event=0xa6,umask=0x1 01 unc_h_vert_ring_ad_in_use.up_odd uncore cache Counts the number of cycles that the Vertical AD ring is being used at this ring stop - Up and Odd event=0xa6,umask=0x2 01 unc_h_vert_ring_ak_in_use.dn_even uncore cache Counts the number of cycles that the Vertical AK ring is being used at this ring stop - Down and Even event=0xa8,umask=0x4 01 unc_h_vert_ring_ak_in_use.dn_odd uncore cache Counts the number of cycles that the Vertical AK ring is being used at this ring stop - Down and Odd event=0xa8,umask=0x8 01 unc_h_vert_ring_ak_in_use.up_even uncore cache Counts the number of cycles that the Vertical AK ring is being used at this ring stop - Up and Even event=0xa8,umask=0x1 01 unc_h_vert_ring_ak_in_use.up_odd uncore cache Counts the number of cycles that the Vertical AK ring is being used at this ring stop - Up and Odd event=0xa8,umask=0x2 01 unc_h_vert_ring_bl_in_use.dn_even uncore cache Counts the number of cycles that the Vertical BL ring is being used at this ring stop - Down and Even event=0xaa,umask=0x4 01 unc_h_vert_ring_bl_in_use.dn_odd uncore cache Counts the number of cycles that the Vertical BL ring is being used at this ring stop - Down and Odd event=0xaa,umask=0x8 01 unc_h_vert_ring_bl_in_use.up_even uncore cache Counts the number of cycles that the Vertical BL ring is being used at this ring stop - Up and Even event=0xaa,umask=0x1 01 unc_h_vert_ring_bl_in_use.up_odd uncore cache Counts the number of cycles that the Vertical BL ring is being used at this ring stop - Up and Odd event=0xaa,umask=0x2 01 unc_h_vert_ring_iv_in_use.dn uncore cache Counts the number of cycles that the Vertical IV ring is being used at this ring stop - Down event=0xac,umask=0x4 01 unc_h_vert_ring_iv_in_use.up uncore cache Counts the number of cycles that the Vertical IV ring is being used at this ring stop - Up event=0xac,umask=0x1 01 unc_m2p_egress_cycles_full.ad_0 uncore io Egress (to CMS) Cycles Full. Counts the number of cycles when the M2PCIe Egress is full. AD_0 event=0x25,umask=0x1 01 unc_m2p_egress_cycles_full.ad_1 uncore io Egress (to CMS) Cycles Full. Counts the number of cycles when the M2PCIe Egress is full. AD_1 event=0x25,umask=0x8 01 unc_m2p_egress_cycles_full.ak_0 uncore io Egress (to CMS) Cycles Full. Counts the number of cycles when the M2PCIe Egress is full. AK_0 event=0x25,umask=0x2 01 unc_m2p_egress_cycles_full.ak_1 uncore io Egress (to CMS) Cycles Full. Counts the number of cycles when the M2PCIe Egress is full. AK_1 event=0x25,umask=0x10 01 unc_m2p_egress_cycles_full.bl_0 uncore io Egress (to CMS) Cycles Full. Counts the number of cycles when the M2PCIe Egress is full. BL_0 event=0x25,umask=0x4 01 unc_m2p_egress_cycles_full.bl_1 uncore io Egress (to CMS) Cycles Full. Counts the number of cycles when the M2PCIe Egress is full. BL_1 event=0x25,umask=0x20 01 unc_m2p_egress_cycles_ne.ad_0 uncore io Egress (to CMS) Cycles Not Empty. Counts the number of cycles when the M2PCIe Egress is not empty. AD_0 event=0x23,umask=0x1 01 unc_m2p_egress_cycles_ne.ad_1 uncore io Egress (to CMS) Cycles Not Empty. Counts the number of cycles when the M2PCIe Egress is not empty. AD_1 event=0x23,umask=0x8 01 unc_m2p_egress_cycles_ne.ak_0 uncore io Egress (to CMS) Cycles Not Empty. Counts the number of cycles when the M2PCIe Egress is not empty. AK_0 event=0x23,umask=0x2 01 unc_m2p_egress_cycles_ne.ak_1 uncore io Egress (to CMS) Cycles Not Empty. Counts the number of cycles when the M2PCIe Egress is not empty. AK_1 event=0x23,umask=0x10 01 unc_m2p_egress_cycles_ne.bl_0 uncore io Egress (to CMS) Cycles Not Empty. Counts the number of cycles when the M2PCIe Egress is not empty. BL_0 event=0x23,umask=0x4 01 unc_m2p_egress_cycles_ne.bl_1 uncore io Egress (to CMS) Cycles Not Empty. Counts the number of cycles when the M2PCIe Egress is not empty. BL_1 event=0x23,umask=0x20 01 unc_m2p_egress_inserts.ad_0 uncore io Egress (to CMS) Ingress. Counts the number of number of messages inserted into the the M2PCIe Egress queue. AD_0 event=0x24,umask=0x1 01 unc_m2p_egress_inserts.ad_1 uncore io Egress (to CMS) Ingress. Counts the number of number of messages inserted into the the M2PCIe Egress queue. AD_1 event=0x24,umask=0x10 01 unc_m2p_egress_inserts.ak_0 uncore io Egress (to CMS) Ingress. Counts the number of number of messages inserted into the the M2PCIe Egress queue. AK_0 event=0x24,umask=0x2 01 unc_m2p_egress_inserts.ak_1 uncore io Egress (to CMS) Ingress. Counts the number of number of messages inserted into the the M2PCIe Egress queue. AK_1 event=0x24,umask=0x20 01 unc_m2p_egress_inserts.ak_crd_0 uncore io Egress (to CMS) Ingress. Counts the number of number of messages inserted into the the M2PCIe Egress queue. AK_CRD_0 event=0x24,umask=0x8 01 unc_m2p_egress_inserts.ak_crd_1 uncore io Egress (to CMS) Ingress. Counts the number of number of messages inserted into the the M2PCIe Egress queue. AK_CRD_1 event=0x24,umask=0x80 01 unc_m2p_egress_inserts.bl_0 uncore io Egress (to CMS) Ingress. Counts the number of number of messages inserted into the the M2PCIe Egress queue. BL_0 event=0x24,umask=0x4 01 unc_m2p_egress_inserts.bl_1 uncore io Egress (to CMS) Ingress. Counts the number of number of messages inserted into the the M2PCIe Egress queue. BL_1 event=0x24,umask=0x40 01 unc_m2p_ingress_cycles_ne.all uncore io Ingress Queue Cycles Not Empty. Counts the number of cycles when the M2PCIe Ingress is not empty.ALL event=0x10,umask=0x80 01 unc_m2p_ingress_cycles_ne.cbo_idi uncore io Ingress Queue Cycles Not Empty. Counts the number of cycles when the M2PCIe Ingress is not empty.CBO_IDI event=0x10,umask=0x1 01 unc_m2p_ingress_cycles_ne.cbo_ncb uncore io Ingress Queue Cycles Not Empty. Counts the number of cycles when the M2PCIe Ingress is not empty.CBO_NCB event=0x10,umask=0x2 01 unc_m2p_ingress_cycles_ne.cbo_ncs uncore io Ingress Queue Cycles Not Empty. Counts the number of cycles when the M2PCIe Ingress is not empty.CBO_NCS event=0x10,umask=0x4 01 uncore_edc_uclk unc_e_edc_access.hit_clean uncore memory Counts the number of read requests and streaming stores that hit in MCDRAM cache and the data in MCDRAM is clean with respect to DDR. This event is only valid in cache and hybrid memory mode event=0x2,umask=0x1 01 unc_e_edc_access.hit_dirty uncore memory Counts the number of read requests and streaming stores that hit in MCDRAM cache and the data in MCDRAM is dirty with respect to DDR. This event is only valid in cache and hybrid memory mode event=0x2,umask=0x2 01 unc_e_edc_access.miss_clean uncore memory Counts the number of read requests and streaming stores that miss in MCDRAM cache and the data evicted from the MCDRAM is clean with respect to DDR. This event is only valid in cache and hybrid memory mode event=0x2,umask=0x4 01 unc_e_edc_access.miss_dirty uncore memory Counts the number of read requests and streaming stores that miss in MCDRAM cache and the data evicted from the MCDRAM is dirty with respect to DDR. This event is only valid in cache and hybrid memory mode event=0x2,umask=0x8 01 unc_e_edc_access.miss_invalid uncore memory Number of EDC Hits or Misses. Miss I event=0x2,umask=0x10 01 uncore_edc_eclk unc_e_e_clockticks uncore memory ECLK count event=0 01 unc_e_rpq_inserts uncore memory Counts the number of read requests received by the MCDRAM controller. This event is valid in all three memory modes: flat, cache and hybrid. In cache and hybrid memory mode, this event counts all read requests as well as streaming stores that hit or miss in the MCDRAM cache event=0x1,umask=0x1 01 unc_e_u_clockticks uncore memory UCLK count event=0 01 unc_e_wpq_inserts uncore memory Counts the number of write requests received by the MCDRAM controller. This event is valid in all three memory modes: flat, cache and hybrid. In cache and hybrid memory mode, this event counts all streaming stores, writebacks and, read requests that miss in MCDRAM cache event=0x2,umask=0x1 01 uncore_imc_dclk unc_m_cas_count.all uncore memory CAS All event=0x3,umask=0x3 01 unc_m_cas_count.rd uncore memory CAS Reads event=0x3,umask=0x1 01 unc_m_cas_count.wr uncore memory CAS Writes event=0x3,umask=0x2 01 unc_m_d_clockticks uncore memory DCLK count event=0 01 uncore_imc_uclk unc_m_u_clockticks uncore memory UCLK count event=0 01 mem_uops_retired.dtlb_miss_loads virtual memory Counts the number of load micro-ops retired that cause a DTLB miss (Precise Event) Supports address when precise event=0x4,period=200003,umask=0x8 00 page_walks.cycles virtual memory Counts the total number of core cycles for all the page walks. The cycles for page walks started in speculative path will also be included event=0x5,period=200003,umask=0x3 00 This event counts every cycle when a data (D) page walk or instruction (I) page walk is in progress page_walks.d_side_cycles virtual memory Counts the total number of core cycles for all the D-side page walks. The cycles for page walks started in speculative path will also be included event=0x5,period=200003,umask=0x1 00 page_walks.d_side_walks virtual memory Counts the total D-side page walks that are completed or started. The page walks started in the speculative path will also be counted event=0x5,edge=1,period=100003,umask=0x1 00 page_walks.i_side_cycles virtual memory Counts the total number of core cycles for all the I-side page walks. The cycles for page walks started in speculative path will also be included event=0x5,period=200003,umask=0x2 00 This event counts every cycle when an I-side (walks due to an instruction fetch) page walk is in progress page_walks.i_side_walks virtual memory Counts the total I-side page walks that are completed event=0x5,edge=1,period=100003,umask=0x2 00 page_walks.walks virtual memory Counts the total page walks that are completed (I-side and D-side) event=0x5,edge=1,period=100003,umask=0x3 00 l2_request.all cache Counts the number of L2 Cache Accesses Counts the total number of L2 Cache Accesses - sum of hits, misses, rejects front door requests for CRd/DRd/RFO/ItoM/L2 Prefetches only, per core event event=0x24,period=1000003,umask=0x7 00 Counts the number of L2 Cache Accesses Counts the total number of L2 Cache Accesses - sum of hits, misses, rejects front door requests for CRd/DRd/RFO/ItoM/L2 Prefetches only longest_lat_cache.reference cache Counts the number of cacheable memory requests that access the LLC. Counts on a per core basis event=0x2e,period=1000003,umask=0x4f 00 Counts the number of cacheable memory requests that access the Last Level Cache (LLC). Requests include demand loads, reads for ownership (RFO), instruction fetches and L1 HW prefetches. If the platform has an L3 cache, the LLC is the L3 cache, otherwise it is the L2 cache. Counts on a per core basis mem_uops_retired.all_loads cache Counts the number of load uops retired Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x81 00 mem_uops_retired.all_stores cache Counts the number of store uops retired Supports address when precise (Precise event) event=0xd0,period=200003,umask=0x82 00 idq_bubbles.core frontend This event counts a subset of the Topdown Slots event that were no operation was delivered to the back-end pipeline due to instruction fetch limitations when the back-end could have accepted more operations. Common examples include instruction cache misses or x86 instruction decode limitations event=0x9c,period=1000003,umask=0x1 00 This event counts a subset of the Topdown Slots event that were no operation was delivered to the back-end pipeline due to instruction fetch limitations when the back-end could have accepted more operations. Common examples include instruction cache misses or x86 instruction decode limitations. Software can use this event as the numerator for the Frontend Bound metric (or top-level category) of the Top-down Microarchitecture Analysis method mem_trans_retired.load_latency_gt_1024 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 1024 cycles Supports address when precise (Must be precise) event=0xcd,period=53,umask=0x1,ldlat=0x400 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 1024 cycles. Reported latency may be longer than just the memory latency Supports address when precise (Must be precise) mem_trans_retired.load_latency_gt_2048 memory Counts randomly selected loads when the latency from first dispatch to completion is greater than 2048 cycles Supports address when precise (Must be precise) event=0xcd,period=23,umask=0x1,ldlat=0x800 00 Counts randomly selected loads when the latency from first dispatch to completion is greater than 2048 cycles. Reported latency may be longer than just the memory latency Supports address when precise (Must be precise) ocr.demand_data_rd.l3_miss memory Counts cacheable demand data reads were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC00001 00 ocr.demand_rfo.l3_miss memory Counts demand reads for ownership, including SWPREFETCHW which is an RFO were not supplied by the L3 cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBFC00002 00 ocr.demand_data_rd.any_response other Counts cacheable demand data reads Catch all value for any response types - this includes response types not define in the OCR. If this is set all other response types will be ignored event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10001 00 ocr.demand_data_rd.dram other Counts cacheable demand data reads were supplied by DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x184000001 00 ocr.demand_rfo.any_response other Counts demand reads for ownership, including SWPREFETCHW which is an RFO Catch all value for any response types - this includes response types not define in the OCR. If this is set all other response types will be ignored event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002 00 cpu_clk_unhalted.ref_tsc pipeline Fixed Counter: Counts the number of unhalted reference clock cycles event=0,period=1000003,umask=0x3 00 cpu_clk_unhalted.ref_tsc pipeline Reference cycles when the core is not in halt state event=0,period=2000003,umask=0x3 00 Counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'. The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'. After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this case cpu_clk_unhalted.ref_tsc_p pipeline Reference cycles when the core is not in halt state event=0x3c,period=2000003,umask=0x1 00 Counts the number of reference cycles when the core is not in a halt state. The core enters the halt state when it is running the HLT instruction or the MWAIT instruction. This event is not affected by core frequency changes (for example, P states, TM2 transitions) but has the same incrementing frequency as the time stamp counter. This event can approximate elapsed time while the core was not in a halt state. Note: On all current platforms this event stops counting during 'throttling (TM)' states duty off periods the processor is 'halted'. The counter update is done at a lower clock rate then the core clock the overflow status bit for this counter may appear 'sticky'. After the counter has overflowed and software clears the overflow status bit and resets the counter to less than MAX. The reset value to the counter is not clocked immediately so the overflow status bit will flip 'high (1)' and generate another PMI (if enabled) after which the reset value gets clocked into the counter. Therefore, software will get the interrupt, read the overflow status bit '1 for bit 34 while the counter value is less than MAX. Software should ignore this case ld_blocks.store_forward pipeline Counts the number of occurrences a retired load gets blocked because its address partially overlaps with an older store (size mismatch) - unknown_sta/bad_forward (Precise event) event=0x3,period=1000003,umask=0x2 00 topdown.backend_bound_slots pipeline This event counts a subset of the Topdown Slots event that were not consumed by the back-end pipeline due to lack of back-end resources, as a result of memory subsystem delays, execution units limitations, or other conditions event=0xa4,period=10000003,umask=0x2 00 This event counts a subset of the Topdown Slots event that were not consumed by the back-end pipeline due to lack of back-end resources, as a result of memory subsystem delays, execution units limitations, or other conditions. Software can use this event as the numerator for the Backend Bound metric (or top-level category) of the Top-down Microarchitecture Analysis method topdown.slots pipeline TMA slots available for an unhalted logical processor. Fixed counter - architectural event event=0,period=10000003,umask=0x4 00 Number of available slots for an unhalted logical processor. The event increments by machine-width of the narrowest pipeline as employed by the Top-down Microarchitecture Analysis method (TMA). Software can use this event as the denominator for the top-level metrics of the TMA method. This architectural event is counted on a designated fixed counter (Fixed Counter 3) topdown.slots_p pipeline TMA slots available for an unhalted logical processor. General counter - architectural event event=0xa4,period=10000003,umask=0x1 00 Counts the number of available slots for an unhalted logical processor. The event increments by machine-width of the narrowest pipeline as employed by the Top-down Microarchitecture Analysis method topdown_bad_speculation.all pipeline Fixed Counter: Counts the number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear event=0,period=1000003,umask=0x5 00 Fixed Counter: Counts the number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear. Counts all issue slots blocked during this recovery window including relevant microcode flows and while uops are not yet available in the IQ. Also, includes the issue slots that were consumed by the backend but were thrown away because they were younger than the mispredict or machine clear topdown_be_bound.all pipeline Counts the number of retirement slots not consumed due to backend stalls event=0xa4,period=1000003,umask=0x2 00 topdown_fe_bound.all pipeline Fixed Counter: Counts the number of retirement slots not consumed due to front end stalls event=0,period=1000003,umask=0x6 00 topdown_retiring.all pipeline Fixed Counter: Counts the number of consumed retirement slots. Similar to UOPS_RETIRED.ALL (Precise event) event=0,period=1000003,umask=0x7 00 itlb_misses.walk_completed virtual memory Counts the number of page walks completed due to instruction fetch misses to any page size event=0x85,period=2000003,umask=0xe 00 Counts the number of page walks completed due to instruction fetches whose address translations missed in all Translation Lookaside Buffer (TLB) levels and were mapped to any page size. Includes page walks that page fault l2_lines_out.non_silent cache Modified cache lines that are evicted by L2 cache when triggered by an L2 cache fill event=0x26,period=200003,umask=0x2 00 Counts the number of lines that are evicted by L2 cache when triggered by an L2 cache fill. Those lines are in Modified state. Modified lines are written back to L3 l2_request.hit cache All requests that hit L2 cache. [This event is alias to L2_RQSTS.HIT] event=0x24,period=200003,umask=0xdf 00 Counts all requests that hit L2 cache. [This event is alias to L2_RQSTS.HIT] l2_request.miss cache Read requests with true-miss in L2 cache [This event is alias to L2_RQSTS.MISS] event=0x24,period=200003,umask=0x3f 00 Counts read requests of any type with true-miss in the L2 cache. True-miss excludes L2 misses that were merged with ongoing L2 misses. [This event is alias to L2_RQSTS.MISS] l2_rqsts.hit cache All requests that hit L2 cache. [This event is alias to L2_REQUEST.HIT] event=0x24,period=200003,umask=0xdf 00 Counts all requests that hit L2 cache. [This event is alias to L2_REQUEST.HIT] l2_rqsts.miss cache Read requests with true-miss in L2 cache [This event is alias to L2_REQUEST.MISS] event=0x24,period=200003,umask=0x3f 00 Counts read requests of any type with true-miss in the L2 cache. True-miss excludes L2 misses that were merged with ongoing L2 misses. [This event is alias to L2_REQUEST.MISS] l2_trans.l2_wb cache L2 writebacks that access L2 cache event=0x23,period=200003,umask=0x40 00 Counts L2 writebacks that access L2 cache lock_cycles.cache_lock_duration cache Cycles when L1D is locked event=0x42,period=2000003,umask=0x2 00 This event counts the number of cycles when the L1D is locked. It is a superset of the 0x1 mask (BUS_LOCK_CLOCKS.BUS_LOCK_DURATION) mem_bound_stalls_ifetch.all cache Counts the number of unhalted cycles when the core is stalled due to an instruction cache or TLB miss event=0x35,period=1000003,umask=0x6f 00 mem_bound_stalls_ifetch.l2_hit cache Counts the number of cycles the core is stalled due to an instruction cache or TLB miss which hit in the L2 cache event=0x35,period=1000003,umask=0x1 00 Counts the number of cycles the core is stalled due to an instruction cache or Translation Lookaside Buffer (TLB) miss which hit in the L2 cache mem_bound_stalls_ifetch.llc_hit cache Counts the number of unhalted cycles when the core is stalled due to an icache or itlb miss which hit in the LLC event=0x35,period=1000003,umask=0x6 00 mem_bound_stalls_ifetch.llc_miss cache Counts the number of unhalted cycles when the core is stalled due to an icache or itlb miss which missed all the caches event=0x35,period=1000003,umask=0x68 00 mem_bound_stalls_load.all cache Counts the number of unhalted cycles when the core is stalled due to an L1 demand load miss event=0x34,period=1000003,umask=0x6f 00 mem_bound_stalls_load.l2_hit cache Counts the number of cycles the core is stalled due to a demand load which hit in the L2 cache event=0x34,period=1000003,umask=0x1 00 Counts the number of cycles a core is stalled due to a demand load which hit in the L2 cache mem_bound_stalls_load.llc_hit cache Counts the number of unhalted cycles when the core is stalled due to a demand load miss which hit in the LLC event=0x34,period=1000003,umask=0x6 00 mem_bound_stalls_load.llc_miss cache Counts the number of unhalted cycles when the core is stalled due to a demand load miss which missed all the local caches event=0x34,period=1000003,umask=0x68 00 mem_inst_retired.stlb_hit_loads cache Retired load instructions that hit the STLB Supports address when precise (Precise event) event=0xd0,period=100003,umask=0x9 00 Number of retired load instructions with a clean hit in the 2nd-level TLB (STLB) Supports address when precise (Precise event) mem_inst_retired.stlb_hit_stores cache Retired store instructions that hit the STLB Supports address when precise (Precise event) event=0xd0,period=100003,umask=0xa 00 Number of retired store instructions that hit in the 2nd-level TLB (STLB) Supports address when precise (Precise event) mem_load_uops_misc_retired.local_dram cache Counts the number of load ops retired that miss the L3 cache and hit in DRAM (Precise event) event=0xd4,period=1000003,umask=0x2 00 mem_load_uops_retired.l1_hit cache Counts the number of load ops retired that hit the L1 data cache (Precise event) event=0xd1,period=200003,umask=0x1 00 mem_load_uops_retired.l1_miss cache Counts the number of load ops retired that miss in the L1 data cache (Precise event) event=0xd1,period=200003,umask=0x40 00 mem_load_uops_retired.l2_hit cache Counts the number of load ops retired that hit in the L2 cache (Precise event) event=0xd1,period=200003,umask=0x2 00 mem_load_uops_retired.l2_miss cache Counts the number of load ops retired that miss in the L2 cache (Precise event) event=0xd1,period=200003,umask=0x80 00 mem_load_uops_retired.l3_hit cache Counts the number of load ops retired that hit in the L3 cache (Precise event) event=0xd1,period=200003,umask=0x1c 00 mem_load_uops_retired.wcb_hit cache Counts the number of loads that hit in a write combining buffer (WCB), excluding the first load that caused the WCB to allocate (Precise event) event=0xd1,period=200003,umask=0x20 00 offcore_requests.all_requests cache Any memory transaction that reached the SQ event=0x21,period=100003,umask=0x80 00 Counts memory transactions reached the super queue including requests initiated by the core, all L3 prefetches, page walks, etc. offcore_requests.demand_code_rd cache Cacheable and Non-Cacheable code read requests event=0x21,period=100003,umask=0x2 00 Counts both cacheable and Non-Cacheable code read requests offcore_requests.demand_rfo cache Demand RFO requests including regular RFOs, locks, ItoM event=0x21,period=100003,umask=0x4 00 Counts the demand RFO (read for ownership) requests including regular RFOs, locks, ItoM offcore_requests_outstanding.cycles_with_data_rd cache Cycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncore event=0x20,cmask=1,period=1000003,umask=0x8 00 Counts cycles when offcore outstanding cacheable Core Data Read transactions are present in the super queue. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.cycles_with_demand_code_rd cache Cycles with offcore outstanding Code Reads transactions in the SuperQueue (SQ), queue to uncore event=0x20,cmask=1,period=1000003,umask=0x2 00 Counts the number of offcore outstanding Code Reads transactions in the super queue every cycle. The 'Offcore outstanding' state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.cycles_with_demand_rfo cache Cycles with offcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore event=0x20,cmask=1,period=1000003,umask=0x4 00 Counts the number of offcore outstanding demand rfo Reads transactions in the super queue every cycle. The 'Offcore outstanding' state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.demand_code_rd cache Offcore outstanding Code Reads transactions in the SuperQueue (SQ), queue to uncore, every cycle event=0x20,period=1000003,umask=0x2 00 Counts the number of offcore outstanding Code Reads transactions in the super queue every cycle. The 'Offcore outstanding' state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.demand_data_rd_ge_6 cache Cycles with at least 6 offcore outstanding Demand Data Read transactions in uncore queue event=0x20,cmask=6,period=2000003,umask=0x1 00 offcore_requests_outstanding.demand_rfo cache Store Read transactions pending for off-core. Highly correlated event=0x20,period=1000003,umask=0x4 00 Counts the number of off-core outstanding read-for-ownership (RFO) store transactions every cycle. An RFO transaction is considered to be in the Off-core outstanding state between L2 cache miss and transaction completion topdown_fe_bound.icache cache Counts the number of issue slots every cycle that were not delivered by the frontend due to an icache miss event=0x71,period=1000003,umask=0x20 00 arith.fpdiv_active floating point This event counts the cycles the floating point divider is busy event=0xb0,cmask=1,period=1000003,umask=0x1 00 uops_retired.fpdiv floating point Counts the number of floating point divide uops retired (x87 and sse, including x87 sqrt) (Precise event) event=0xc2,period=2000003,umask=0x8 00 dsb_fill.fb_stall_ot frontend DSB_FILL.FB_STALL_OT event=0x62,period=1000003,umask=0x10 00 frontend_retired.any_ant frontend Retired ANT branches (Precise event) event=0xc6,period=100007,umask=0x3,frontend=0x9 00 Always Not Taken (ANT) conditional retired branches (no BTB entry and not mispredicted) (Precise event) frontend_retired.any_dsb_miss frontend Retired Instructions who experienced DSB miss (Precise event) event=0xc6,period=100007,umask=0x3,frontend=0x1 00 Counts retired Instructions that experienced DSB (Decode stream buffer i.e. the decoded instruction-cache) miss (Precise event) frontend_retired.dsb_miss frontend Retired Instructions who experienced a critical DSB miss (Precise event) event=0xc6,period=100007,umask=0x3,frontend=0x11 00 Number of retired Instructions that experienced a critical DSB (Decode stream buffer i.e. the decoded instruction-cache) miss. Critical means stalls were exposed to the back-end as a result of the DSB miss (Precise event) frontend_retired.itlb_miss frontend Counts the number of instructions retired that were tagged because empty issue slots were seen before the uop due to ITLB miss (Precise event) event=0xc6,period=1000003,umask=0x10 00 frontend_retired.itlb_miss frontend Retired Instructions who experienced iTLB true miss (Precise event) event=0xc6,period=100007,umask=0x3,frontend=0x14 00 Counts retired Instructions that experienced iTLB (Instruction TLB) true miss (Precise event) frontend_retired.l1i_miss frontend Retired Instructions who experienced Instruction L1 Cache true miss (Precise event) event=0xc6,period=100007,umask=0x3,frontend=0x12 00 Counts retired Instructions who experienced Instruction L1 Cache true miss (Precise event) frontend_retired.l2_miss frontend Retired Instructions who experienced Instruction L2 Cache true miss (Precise event) event=0xc6,period=100007,umask=0x3,frontend=0x13 00 Counts retired Instructions who experienced Instruction L2 Cache true miss (Precise event) frontend_retired.latency_ge_1 frontend Retired instructions after front-end starvation of at least 1 cycle (Precise event) event=0xc6,period=100007,umask=0x3,frontend=0x600106 00 Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of at least 1 cycle which was not interrupted by a back-end stall (Precise event) frontend_retired.latency_ge_128 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 128 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x3,frontend=0x608006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 128 cycles which was not interrupted by a back-end stall (Precise event) frontend_retired.latency_ge_16 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 16 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x3,frontend=0x601006 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 16 cycles. During this period the front-end delivered no uops (Precise event) frontend_retired.latency_ge_2 frontend Retired instructions after front-end starvation of at least 2 cycles (Precise event) event=0xc6,period=100007,umask=0x3,frontend=0x600206 00 Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of at least 2 cycles which was not interrupted by a back-end stall (Precise event) frontend_retired.latency_ge_256 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 256 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x3,frontend=0x610006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 256 cycles which was not interrupted by a back-end stall (Precise event) frontend_retired.latency_ge_2_bubbles_ge_1 frontend Retired instructions that are fetched after an interval where the front-end had at least 1 bubble-slot for a period of 2 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x3,frontend=0x100206 00 Counts retired instructions that are delivered to the back-end after the front-end had at least 1 bubble-slot for a period of 2 cycles. A bubble-slot is an empty issue-pipeline slot while there was no RAT stall (Precise event) frontend_retired.latency_ge_32 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 32 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x3,frontend=0x602006 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 32 cycles. During this period the front-end delivered no uops (Precise event) frontend_retired.latency_ge_4 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 4 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x3,frontend=0x600406 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 4 cycles which was not interrupted by a back-end stall (Precise event) frontend_retired.latency_ge_512 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 512 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x3,frontend=0x620006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 512 cycles which was not interrupted by a back-end stall (Precise event) frontend_retired.latency_ge_64 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 64 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x3,frontend=0x604006 00 Counts retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 64 cycles which was not interrupted by a back-end stall (Precise event) frontend_retired.latency_ge_8 frontend Retired instructions that are fetched after an interval where the front-end delivered no uops for a period of 8 cycles which was not interrupted by a back-end stall (Precise event) event=0xc6,period=100007,umask=0x3,frontend=0x600806 00 Counts retired instructions that are delivered to the back-end after a front-end stall of at least 8 cycles. During this period the front-end delivered no uops (Precise event) frontend_retired.misp_ant frontend Mispredicted Retired ANT branches (Precise event) event=0xc6,period=100007,umask=0x2,frontend=0x9 00 ANT retired branches that got just mispredicted (Precise event) frontend_retired.ms_flows frontend FRONTEND_RETIRED.MS_FLOWS (Precise event) event=0xc6,period=100007,umask=0x3,frontend=0x8 00 frontend_retired.stlb_miss frontend Retired Instructions who experienced STLB (2nd level TLB) true miss (Precise event) event=0xc6,period=100007,umask=0x3,frontend=0x15 00 Counts retired Instructions that experienced STLB (2nd level TLB) true miss (Precise event) frontend_retired.unknown_branch frontend FRONTEND_RETIRED.UNKNOWN_BRANCH (Precise event) event=0xc6,period=100007,umask=0x3,frontend=0x17 00 icache_data.stall_periods frontend ICACHE_DATA.STALL_PERIODS event=0x80,cmask=1,edge=1,period=500009,umask=0x4 00 icache_tag.hit frontend Instruction fetch tag lookups that hit in the instruction cache (L1I). Counts at 64-byte cache-line granularity event=0x83,period=200003,umask=0x1 00 Counts instruction fetch tag lookups that hit in the instruction cache (L1I). Counts at 64-byte cache-line granularity. Accounts for both cacheable and uncacheable accesses idq.ms_uops frontend Uops initiated by MITE or Decode Stream Buffer (DSB) and delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,period=1000003,umask=0x20 00 Counts the number of uops initiated by MITE or Decode Stream Buffer (DSB) and delivered to Instruction Decode Queue (IDQ) while the Microcode Sequencer (MS) is busy. Counting includes uops that may 'bypass' the IDQ memory_ordering.md_nuke memory MEMORY_ORDERING.MD_NUKE event=0x9,period=100003,umask=0x1 00 memory_ordering.mrn_nuke memory Counts the number of memory ordering machine clears due to memory renaming event=0x9,period=100003,umask=0x2 00 misalign_mem_ref.load_page_split memory Counts misaligned loads that are 4K page splits (Precise event) event=0x13,period=200003,umask=0x2 00 misalign_mem_ref.store_page_split memory Counts misaligned stores that are 4K page splits (Precise event) event=0x13,period=200003,umask=0x4 00 offcore_requests_outstanding.cycles_with_l3_miss_demand_data_rd memory Cycles where data return is pending for a Demand Data Read request who miss L3 cache event=0x20,cmask=1,period=1000003,umask=0x10 00 Cycles with at least 1 Demand Data Read requests who miss L3 cache in the superQ offcore_requests_outstanding.l3_miss_demand_data_rd_ge_6 memory Cycles where the core is waiting on at least 6 outstanding demand data read requests known to have missed the L3 cache event=0x20,cmask=6,period=2000003,umask=0x10 00 Cycles where the core is waiting on at least 6 outstanding demand data read requests known to have missed the L3 cache. Note that this event does not capture all elapsed cycles while the requests are outstanding - only cycles from when the requests were known to have missed the L3 cache rs.empty_resource other RS.EMPTY_RESOURCE event=0xa5,period=1000003,umask=0x1 00 serialization.c01_ms_scb other Counts the number of issue slots in a UMWAIT or TPAUSE instruction where no uop issues due to the instruction putting the CPU into the C0.1 activity state. For Tremont, UMWAIT and TPAUSE will only put the CPU into C0.1 activity state (not C0.2 activity state) event=0x75,period=200003,umask=0x4 00 br_misp_retired.all_branches_cost pipeline All mispredicted branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch (Precise event) event=0xc5,period=400009,umask=0x44 00 br_misp_retired.cond_cost pipeline Mispredicted conditional branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch (Precise event) event=0xc5,period=400009,umask=0x51 00 br_misp_retired.cond_ntaken_cost pipeline Mispredicted non-taken conditional branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch (Precise event) event=0xc5,period=400009,umask=0x50 00 br_misp_retired.cond_taken_cost pipeline Mispredicted taken conditional branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch (Precise event) event=0xc5,period=400009,umask=0x41 00 br_misp_retired.indirect_call_cost pipeline Mispredicted indirect CALL retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch (Precise event) event=0xc5,period=400009,umask=0x42 00 br_misp_retired.indirect_cost pipeline Mispredicted near indirect branch instructions retired (excluding returns). This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch (Precise event) event=0xc5,period=100003,umask=0xc0 00 br_misp_retired.near_taken_cost pipeline Mispredicted taken near branch instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch (Precise event) event=0xc5,period=400009,umask=0x60 00 br_misp_retired.ret_cost pipeline Mispredicted ret instructions retired. This precise event may be used to get the misprediction cost via the Retire_Latency field of PEBS. It fires on the instruction that immediately follows the mispredicted branch (Precise event) event=0xc5,period=100007,umask=0x48 00 inst_retired.nop pipeline Retired NOP instructions event=0xc0,period=2000003,umask=0x2 00 Counts all retired NOP or ENDBR32/64 or PREFETCHIT0/1 instructions int_misc.all_recovery_cycles pipeline Cycles the Backend cluster is recovering after a miss-speculation or a Store Buffer or Load Buffer drain stall event=0xad,cmask=1,period=2000003,umask=0x3 00 Counts cycles the Backend cluster is recovering after a miss-speculation or a Store Buffer or Load Buffer drain stall int_misc.rat_stalls pipeline Cycles when Resource Allocation Table (RAT) external stall is sent to Instruction Decode Queue (IDQ) for the thread event=0xad,period=1000003,umask=0x8 00 This event counts the number of cycles during which Resource Allocation Table (RAT) external stall is sent to Instruction Decode Queue (IDQ) for the current thread. This also includes the cycles during which the Allocator is serving another thread topdown_bad_speculation.fastnuke pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to Fast Nukes such as Memory Ordering Machine clears and MRN nukes event=0x73,period=1000003,umask=0x2 00 topdown_bad_speculation.mispredict pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to Branch Mispredict event=0x73,period=1000003,umask=0x4 00 topdown_be_bound.alloc_restrictions pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to due to certain allocation restrictions event=0x74,period=1000003,umask=0x1 00 topdown_be_bound.mem_scheduler pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to memory reservation stall (scheduler not being able to accept another uop). This could be caused by RSV full or load/store buffer block event=0x74,period=1000003,umask=0x2 00 topdown_be_bound.non_mem_scheduler pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to IEC and FPC RAT stalls - which can be due to the FIQ and IEC reservation station stall (integer, FP and SIMD scheduler not being able to accept another uop. ) event=0x74,period=1000003,umask=0x8 00 topdown_be_bound.register pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to mrbl stall. A 'marble' refers to a physical register file entry, also known as the physical destination (PDST) event=0x74,period=1000003,umask=0x20 00 topdown_be_bound.reorder_buffer pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to ROB full event=0x74,period=1000003,umask=0x40 00 topdown_be_bound.serialization pipeline Counts the number of issue slots every cycle that were not consumed by the backend due to iq/jeu scoreboards or ms scb event=0x74,period=1000003,umask=0x10 00 topdown_fe_bound.branch_detect pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to BAClear event=0x71,period=1000003,umask=0x2 00 topdown_fe_bound.branch_resteer pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to BTClear event=0x71,period=1000003,umask=0x40 00 topdown_fe_bound.cisc pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to ms event=0x71,period=1000003,umask=0x1 00 topdown_fe_bound.decode pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to decode stall event=0x71,period=1000003,umask=0x8 00 topdown_fe_bound.frontend_latency pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to latency related stalls including BACLEARs, BTCLEARs, ITLB misses, and ICache misses event=0x71,period=1000003,umask=0x72 00 topdown_fe_bound.itlb pipeline This event is deprecated. [This event is alias to TOPDOWN_FE_BOUND.ITLB_MISS] event=0x71,period=1000003,umask=0x10 10 topdown_fe_bound.itlb_miss pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to itlb miss [This event is alias to TOPDOWN_FE_BOUND.ITLB] event=0x71,period=1000003,umask=0x10 00 topdown_fe_bound.other pipeline Counts the number of issue slots every cycle that were not delivered by the frontend that do not categorize into any other common frontend stall event=0x71,period=1000003,umask=0x80 00 topdown_fe_bound.predecode pipeline Counts the number of issue slots every cycle that were not delivered by the frontend due to predecode wrong event=0x71,period=1000003,umask=0x4 00 uops_decoded.dec0_uops pipeline Number of non dec-by-all uops decoded by decoder event=0x76,period=1000003,umask=0x1 00 This event counts the number of not dec-by-all uops decoded by decoder 0 uops_issued.any pipeline Counts the number of uops issued by the front end every cycle event=0xe,period=1000003 00 Counts the number of uops issued by the front end every cycle. When 4-uops are requested and only 2-uops are delivered, the event counts 2. Uops_issued correlates to the number of ROB entries. If uop takes 2 ROB slots it counts as 2 uops_issued uops_issued.cycles pipeline UOPS_ISSUED.CYCLES event=0xae,cmask=1,period=2000003,umask=0x1 00 uops_issued.stalls pipeline Cycles when RAT does not issue Uops to RS for the thread event=0xae,cmask=1,inv=1,period=1000003,umask=0x1 00 Counts cycles during which the Resource Allocation Table (RAT) does not issue any Uops to the reservation station (RS) for the current thread uops_retired.ms pipeline Counts the number of uops that are from the complex flows issued by the micro-sequencer (MS). This includes uops from flows due to complex instructions, faults, assists, and inserted flows (Precise event) event=0xc2,period=2000003,umask=0x1 00 uops_retired.x87 pipeline Counts the number of x87 uops retired, includes those in ms flows (Precise event) event=0xc2,period=2000003,umask=0x2 00 uncore_hac_cbo unc_hac_cbo_tor_allocation.all uncore cache Number of all entries allocated. Includes also retries event=0x35,umask=0x8 01 unc_hac_cbo_tor_allocation.drd uncore cache Asserted on coherent DRD + DRdPref allocations into the queue. Cacheable only event=0x35,umask=0x1 01 uncore_hac_arb unc_hac_arb_req_trk_request.drd uncore interconnect Number of all coherent Data Read entries. Doesn't include prefetches event=0x81,umask=0x2 01 unc_hac_arb_transactions.all uncore interconnect Number of all CMI transactions event=0x8a,umask=0x1 01 unc_hac_arb_transactions.reads uncore interconnect Number of all CMI reads event=0x8a,umask=0x2 01 unc_hac_arb_transactions.writes uncore interconnect Number of all CMI writes not including Mflush event=0x8a,umask=0x4 01 unc_hac_arb_trk_requests.all uncore interconnect Total number of all outgoing entries allocated. Accounts for Coherent and non-coherent traffic event=0x81,umask=0x1 01 unc_mc0_rdcas_count_freerun uncore memory Counts every CAS read command sent from the Memory Controller 0 to DRAM (sum of all channels) event=0xff,umask=0x20 01 Counts every CAS read command sent from the Memory Controller 0 to DRAM (sum of all channels). Each CAS commands can be for 32B or 64B of data unc_mc0_total_reqcount_freerun uncore memory Counts every read and write request entering the Memory Controller 0 event=0xff,umask=0x10 01 Counts every read and write request entering the Memory Controller 0 (sum of all channels). All requests are counted as one, whether they are 32B or 64B Read/Write or partial/full line writes. Some write requests to the same address may merge to a single write command to DRAM. Therefore, the total request count may be higher than total DRAM BW unc_mc0_wrcas_count_freerun uncore memory Counts every CAS write command sent from the Memory Controller 0 to DRAM (sum of all channels) event=0xff,umask=0x30 01 Counts every CAS write command sent from the Memory Controller 0 to DRAM (sum of all channels). Each CAS commands can be for 32B or 64B of data unc_mc1_rdcas_count_freerun uncore memory Counts every CAS read command sent from the Memory Controller 1 to DRAM (sum of all channels) event=0xff,umask=0x20 01 Counts every CAS read command sent from the Memory Controller 1 to DRAM (sum of all channels). Each CAS commands can be for 32B or 64B of data unc_mc1_total_reqcount_freerun uncore memory Counts every read and write request entering the Memory Controller 1 event=0xff,umask=0x10 01 Counts every read and write request entering the Memory Controller 1 (sum of all channels). All requests are counted as one, whether they are 32B or 64B Read/Write or partial/full line writes. Some write requests to the same address may merge to a single write command to DRAM. Therefore, the total request count may be higher than total DRAM BW unc_mc1_wrcas_count_freerun uncore memory Counts every CAS write command sent from the Memory Controller 1 to DRAM (sum of all channels) event=0xff,umask=0x30 01 Counts every CAS write command sent from the Memory Controller 1 to DRAM (sum of all channels). Each CAS commands can be for 32B or 64B of data unc_m_rd_data uncore memory Number of bytes read from DRAM, in 32B chunks. Counter increments by 1 after receiving 32B chunk data event=0x3a 01 unc_m_total_data uncore memory Total number of read and write byte transfers to/from DRAM, in 32B chunks. Counter increments by 1 after sending or receiving 32B chunk data event=0x3c 01 unc_m_wr_data uncore memory Number of bytes written to DRAM, in 32B chunks. Counter increments by 1 after sending 32B chunk data event=0x3b 01 dtlb_load_misses.stlb_hit virtual memory Counts the number of first level TLB misses but second level hits due to a demand load that did not start a page walk. Accounts for all page sizes. Will result in a DTLB write from STLB event=0x8,period=200003,umask=0x20 00 dtlb_load_misses.walk_completed virtual memory Counts the number of page walks completed due to load DTLB misses event=0x8,period=200003,umask=0xe 00 dtlb_load_misses.walk_pending virtual memory Counts the number of page walks outstanding for Loads (demand or SW prefetch) in PMH every cycle event=0x8,period=200003,umask=0x10 00 Counts the number of page walks outstanding for Loads (demand or SW prefetch) in PMH every cycle. A PMH page walk is outstanding from page walk start till PMH becomes idle again (ready to serve next walk). Includes EPT-walk intervals dtlb_store_misses.stlb_hit virtual memory Counts the number of first level TLB misses but second level hits due to stores that did not start a page walk. Accounts for all pages sizes. Will result in a DTLB write from STLB event=0x49,period=2000003,umask=0x20 00 dtlb_store_misses.walk_completed virtual memory Counts the number of page walks completed due to store DTLB misses to a 1G page event=0x49,period=2000003,umask=0xe 00 dtlb_store_misses.walk_pending virtual memory Counts the number of page walks outstanding in the page miss handler (PMH) for stores every cycle event=0x49,period=200003,umask=0x10 00 Counts the number of page walks outstanding in the page miss handler (PMH) for stores every cycle. A PMH page walk is outstanding from page walk start till PMH becomes idle again (ready to serve next walk). Includes EPT-walk intervals itlb_misses.walk_pending virtual memory Counts the number of page walks outstanding for iside in PMH every cycle event=0x85,period=200003,umask=0x10 00 Counts the number of page walks outstanding for iside in PMH every cycle. A PMH page walk is outstanding from page walk start till PMH becomes idle again (ready to serve next walk). Includes EPT-walk intervals. Walks could be counted by edge detecting on this event, but would count restarted suspended walks cache_lock_cycles.l1d cache Cycles L1D locked event=0x63,period=2000000,umask=0x2 00 cache_lock_cycles.l1d_l2 cache Cycles L1D and L2 locked event=0x63,period=2000000,umask=0x1 00 l1d.m_evict cache L1D cache lines replaced in M state event=0x51,period=2000000,umask=0x4 00 l1d.m_repl cache L1D cache lines allocated in the M state event=0x51,period=2000000,umask=0x2 00 l1d.m_snoop_evict cache L1D snoop eviction of cache lines in M state event=0x51,period=2000000,umask=0x8 00 l1d.repl cache L1 data cache lines allocated event=0x51,period=2000000,umask=0x1 00 l1d_all_ref.any cache All references to the L1 data cache event=0x43,period=2000000,umask=0x1 00 l1d_all_ref.cacheable cache L1 data cacheable reads and writes event=0x43,period=2000000,umask=0x2 00 l1d_cache_ld.e_state cache L1 data cache read in E state event=0x40,period=2000000,umask=0x4 00 l1d_cache_ld.i_state cache L1 data cache read in I state (misses) event=0x40,period=2000000,umask=0x1 00 l1d_cache_ld.mesi cache L1 data cache reads event=0x40,period=2000000,umask=0xf 00 l1d_cache_ld.m_state cache L1 data cache read in M state event=0x40,period=2000000,umask=0x8 00 l1d_cache_ld.s_state cache L1 data cache read in S state event=0x40,period=2000000,umask=0x2 00 l1d_cache_lock.e_state cache L1 data cache load locks in E state event=0x42,period=2000000,umask=0x4 00 l1d_cache_lock.hit cache L1 data cache load lock hits event=0x42,period=2000000,umask=0x1 00 l1d_cache_lock.m_state cache L1 data cache load locks in M state event=0x42,period=2000000,umask=0x8 00 l1d_cache_lock.s_state cache L1 data cache load locks in S state event=0x42,period=2000000,umask=0x2 00 l1d_cache_lock_fb_hit cache L1D load lock accepted in fill buffer event=0x53,period=2000000,umask=0x1 00 l1d_cache_prefetch_lock_fb_hit cache L1D prefetch load lock accepted in fill buffer event=0x52,period=2000000,umask=0x1 00 l1d_cache_st.e_state cache L1 data cache stores in E state event=0x41,period=2000000,umask=0x4 00 l1d_cache_st.m_state cache L1 data cache stores in M state event=0x41,period=2000000,umask=0x8 00 l1d_cache_st.s_state cache L1 data cache stores in S state event=0x41,period=2000000,umask=0x2 00 l1d_prefetch.miss cache L1D hardware prefetch misses event=0x4e,period=200000,umask=0x2 00 l1d_prefetch.requests cache L1D hardware prefetch requests event=0x4e,period=200000,umask=0x1 00 l1d_prefetch.triggers cache L1D hardware prefetch requests triggered event=0x4e,period=200000,umask=0x4 00 l1d_wb_l2.e_state cache L1 writebacks to L2 in E state event=0x28,period=100000,umask=0x4 00 l1d_wb_l2.i_state cache L1 writebacks to L2 in I state (misses) event=0x28,period=100000,umask=0x1 00 l1d_wb_l2.mesi cache All L1 writebacks to L2 event=0x28,period=100000,umask=0xf 00 l1d_wb_l2.m_state cache L1 writebacks to L2 in M state event=0x28,period=100000,umask=0x8 00 l1d_wb_l2.s_state cache L1 writebacks to L2 in S state event=0x28,period=100000,umask=0x2 00 l2_data_rqsts.any cache All L2 data requests event=0x26,period=200000,umask=0xff 00 l2_data_rqsts.demand.e_state cache L2 data demand loads in E state event=0x26,period=200000,umask=0x4 00 l2_data_rqsts.demand.i_state cache L2 data demand loads in I state (misses) event=0x26,period=200000,umask=0x1 00 l2_data_rqsts.demand.mesi cache L2 data demand requests event=0x26,period=200000,umask=0xf 00 l2_data_rqsts.demand.m_state cache L2 data demand loads in M state event=0x26,period=200000,umask=0x8 00 l2_data_rqsts.demand.s_state cache L2 data demand loads in S state event=0x26,period=200000,umask=0x2 00 l2_data_rqsts.prefetch.e_state cache L2 data prefetches in E state event=0x26,period=200000,umask=0x40 00 l2_data_rqsts.prefetch.i_state cache L2 data prefetches in the I state (misses) event=0x26,period=200000,umask=0x10 00 l2_data_rqsts.prefetch.mesi cache All L2 data prefetches event=0x26,period=200000,umask=0xf0 00 l2_data_rqsts.prefetch.m_state cache L2 data prefetches in M state event=0x26,period=200000,umask=0x80 00 l2_data_rqsts.prefetch.s_state cache L2 data prefetches in the S state event=0x26,period=200000,umask=0x20 00 l2_lines_in.any cache L2 lines allocated event=0xf1,period=100000,umask=0x7 00 l2_lines_in.e_state cache L2 lines allocated in the E state event=0xf1,period=100000,umask=0x4 00 l2_lines_in.s_state cache L2 lines allocated in the S state event=0xf1,period=100000,umask=0x2 00 l2_lines_out.any cache L2 lines evicted event=0xf2,period=100000,umask=0xf 00 l2_lines_out.demand_clean cache L2 lines evicted by a demand request event=0xf2,period=100000,umask=0x1 00 l2_lines_out.demand_dirty cache L2 modified lines evicted by a demand request event=0xf2,period=100000,umask=0x2 00 l2_lines_out.prefetch_clean cache L2 lines evicted by a prefetch request event=0xf2,period=100000,umask=0x4 00 l2_lines_out.prefetch_dirty cache L2 modified lines evicted by a prefetch request event=0xf2,period=100000,umask=0x8 00 l2_rqsts.ifetches cache L2 instruction fetches event=0x24,period=200000,umask=0x30 00 l2_rqsts.ifetch_hit cache L2 instruction fetch hits event=0x24,period=200000,umask=0x10 00 l2_rqsts.ifetch_miss cache L2 instruction fetch misses event=0x24,period=200000,umask=0x20 00 l2_rqsts.ld_hit cache L2 load hits event=0x24,period=200000,umask=0x1 00 l2_rqsts.ld_miss cache L2 load misses event=0x24,period=200000,umask=0x2 00 l2_rqsts.loads cache L2 requests event=0x24,period=200000,umask=0x3 00 l2_rqsts.miss cache All L2 misses event=0x24,period=200000,umask=0xaa 00 l2_rqsts.prefetches cache All L2 prefetches event=0x24,period=200000,umask=0xc0 00 l2_rqsts.prefetch_hit cache L2 prefetch hits event=0x24,period=200000,umask=0x40 00 l2_rqsts.prefetch_miss cache L2 prefetch misses event=0x24,period=200000,umask=0x80 00 l2_rqsts.references cache All L2 requests event=0x24,period=200000,umask=0xff 00 l2_rqsts.rfos cache L2 RFO requests event=0x24,period=200000,umask=0xc 00 l2_rqsts.rfo_hit cache L2 RFO hits event=0x24,period=200000,umask=0x4 00 l2_rqsts.rfo_miss cache L2 RFO misses event=0x24,period=200000,umask=0x8 00 l2_transactions.any cache All L2 transactions event=0xf0,period=200000,umask=0x80 00 l2_transactions.fill cache L2 fill transactions event=0xf0,period=200000,umask=0x20 00 l2_transactions.ifetch cache L2 instruction fetch transactions event=0xf0,period=200000,umask=0x4 00 l2_transactions.l1d_wb cache L1D writeback to L2 transactions event=0xf0,period=200000,umask=0x10 00 l2_transactions.load cache L2 Load transactions event=0xf0,period=200000,umask=0x1 00 l2_transactions.prefetch cache L2 prefetch transactions event=0xf0,period=200000,umask=0x8 00 l2_transactions.rfo cache L2 RFO transactions event=0xf0,period=200000,umask=0x2 00 l2_transactions.wb cache L2 writeback to LLC transactions event=0xf0,period=200000,umask=0x40 00 l2_write.lock.e_state cache L2 demand lock RFOs in E state event=0x27,period=100000,umask=0x40 00 l2_write.lock.hit cache All demand L2 lock RFOs that hit the cache event=0x27,period=100000,umask=0xe0 00 l2_write.lock.i_state cache L2 demand lock RFOs in I state (misses) event=0x27,period=100000,umask=0x10 00 l2_write.lock.mesi cache All demand L2 lock RFOs event=0x27,period=100000,umask=0xf0 00 l2_write.lock.m_state cache L2 demand lock RFOs in M state event=0x27,period=100000,umask=0x80 00 l2_write.lock.s_state cache L2 demand lock RFOs in S state event=0x27,period=100000,umask=0x20 00 l2_write.rfo.hit cache All L2 demand store RFOs that hit the cache event=0x27,period=100000,umask=0xe 00 l2_write.rfo.i_state cache L2 demand store RFOs in I state (misses) event=0x27,period=100000,umask=0x1 00 l2_write.rfo.mesi cache All L2 demand store RFOs event=0x27,period=100000,umask=0xf 00 l2_write.rfo.m_state cache L2 demand store RFOs in M state event=0x27,period=100000,umask=0x8 00 l2_write.rfo.s_state cache L2 demand store RFOs in S state event=0x27,period=100000,umask=0x2 00 longest_lat_cache.miss cache Longest latency cache miss event=0x2e,period=100000,umask=0x41 00 longest_lat_cache.reference cache Longest latency cache reference event=0x2e,period=200000,umask=0x4f 00 mem_inst_retired.latency_above_threshold_0 cache Memory instructions retired above 0 clocks (Precise Event) event=0xb,period=2000000,umask=0x10,ldlat=None 00 mem_inst_retired.latency_above_threshold_1024 cache Memory instructions retired above 1024 clocks (Precise Event) event=0xb,period=100,umask=0x10,ldlat=0x400 00 mem_inst_retired.latency_above_threshold_128 cache Memory instructions retired above 128 clocks (Precise Event) event=0xb,period=1000,umask=0x10,ldlat=0x80 00 mem_inst_retired.latency_above_threshold_16 cache Memory instructions retired above 16 clocks (Precise Event) event=0xb,period=10000,umask=0x10,ldlat=0x10 00 mem_inst_retired.latency_above_threshold_16384 cache Memory instructions retired above 16384 clocks (Precise Event) event=0xb,period=5,umask=0x10,ldlat=0x4000 00 mem_inst_retired.latency_above_threshold_2048 cache Memory instructions retired above 2048 clocks (Precise Event) event=0xb,period=50,umask=0x10,ldlat=0x800 00 mem_inst_retired.latency_above_threshold_256 cache Memory instructions retired above 256 clocks (Precise Event) event=0xb,period=500,umask=0x10,ldlat=0x100 00 mem_inst_retired.latency_above_threshold_32 cache Memory instructions retired above 32 clocks (Precise Event) event=0xb,period=5000,umask=0x10,ldlat=0x20 00 mem_inst_retired.latency_above_threshold_32768 cache Memory instructions retired above 32768 clocks (Precise Event) event=0xb,period=3,umask=0x10,ldlat=0x8000 00 mem_inst_retired.latency_above_threshold_4 cache Memory instructions retired above 4 clocks (Precise Event) event=0xb,period=50000,umask=0x10,ldlat=0x4 00 mem_inst_retired.latency_above_threshold_4096 cache Memory instructions retired above 4096 clocks (Precise Event) event=0xb,period=20,umask=0x10,ldlat=0x1000 00 mem_inst_retired.latency_above_threshold_512 cache Memory instructions retired above 512 clocks (Precise Event) event=0xb,period=200,umask=0x10,ldlat=0x200 00 mem_inst_retired.latency_above_threshold_64 cache Memory instructions retired above 64 clocks (Precise Event) event=0xb,period=2000,umask=0x10,ldlat=0x40 00 mem_inst_retired.latency_above_threshold_8 cache Memory instructions retired above 8 clocks (Precise Event) event=0xb,period=20000,umask=0x10,ldlat=0x8 00 mem_inst_retired.latency_above_threshold_8192 cache Memory instructions retired above 8192 clocks (Precise Event) event=0xb,period=10,umask=0x10,ldlat=0x2000 00 mem_inst_retired.loads cache Instructions retired which contains a load (Precise Event) event=0xb,period=2000000,umask=0x1 00 mem_inst_retired.stores cache Instructions retired which contains a store (Precise Event) event=0xb,period=2000000,umask=0x2 00 mem_load_retired.hit_lfb cache Retired loads that miss L1D and hit an previously allocated LFB (Precise Event) event=0xcb,period=200000,umask=0x40 00 mem_load_retired.l1d_hit cache Retired loads that hit the L1 data cache (Precise Event) event=0xcb,period=2000000,umask=0x1 00 mem_load_retired.l2_hit cache Retired loads that hit the L2 cache (Precise Event) event=0xcb,period=200000,umask=0x2 00 mem_load_retired.llc_miss cache Retired loads that miss the LLC cache (Precise Event) event=0xcb,period=10000,umask=0x10 00 mem_load_retired.llc_unshared_hit cache Retired loads that hit valid versions in the LLC cache (Precise Event) event=0xcb,period=40000,umask=0x4 00 mem_load_retired.other_core_l2_hit_hitm cache Retired loads that hit sibling core's L2 in modified or unmodified states (Precise Event) event=0xcb,period=40000,umask=0x8 00 mem_uncore_retired.local_dram cache Load instructions retired with a data source of local DRAM or locally homed remote hitm (Precise Event) event=0xf,period=10000,umask=0x20 00 mem_uncore_retired.other_core_l2_hitm cache Load instructions retired that HIT modified data in sibling core (Precise Event) event=0xf,period=40000,umask=0x2 00 mem_uncore_retired.remote_cache_local_home_hit cache Load instructions retired remote cache HIT data source (Precise Event) event=0xf,period=20000,umask=0x8 00 mem_uncore_retired.remote_dram cache Load instructions retired remote DRAM and remote home-remote cache HITM (Precise Event) event=0xf,period=10000,umask=0x10 00 mem_uncore_retired.uncacheable cache Load instructions retired IO (Precise Event) event=0xf,period=4000,umask=0x80 00 offcore_requests.l1d_writeback cache Offcore L1 data cache writebacks event=0xb0,period=100000,umask=0x40 00 offcore_requests_sq_full cache Offcore requests blocked due to Super Queue full event=0xb2,period=100000,umask=0x1 00 offcore_response.any_data.any_cache_dram cache Offcore data reads satisfied by any cache or DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F11 00 offcore_response.any_data.any_location cache All offcore data reads event=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF11 00 offcore_response.any_data.io_csr_mmio cache Offcore data reads satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8011 00 offcore_response.any_data.llc_hit_no_other_core cache Offcore data reads satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x111 00 offcore_response.any_data.llc_hit_other_core_hit cache Offcore data reads satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x211 00 offcore_response.any_data.llc_hit_other_core_hitm cache Offcore data reads satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x411 00 offcore_response.any_data.local_cache cache Offcore data reads satisfied by the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0x711 00 offcore_response.any_data.local_cache_dram cache Offcore data reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4711 00 offcore_response.any_data.remote_cache cache Offcore data reads satisfied by a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1811 00 offcore_response.any_data.remote_cache_dram cache Offcore data reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3811 00 offcore_response.any_data.remote_cache_hit cache Offcore data reads that HIT in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1011 00 offcore_response.any_data.remote_cache_hitm cache Offcore data reads that HITM in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x811 00 offcore_response.any_ifetch.any_cache_dram cache Offcore code reads satisfied by any cache or DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F44 00 offcore_response.any_ifetch.any_location cache All offcore code reads event=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF44 00 offcore_response.any_ifetch.io_csr_mmio cache Offcore code reads satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8044 00 offcore_response.any_ifetch.llc_hit_no_other_core cache Offcore code reads satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x144 00 offcore_response.any_ifetch.llc_hit_other_core_hit cache Offcore code reads satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x244 00 offcore_response.any_ifetch.llc_hit_other_core_hitm cache Offcore code reads satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x444 00 offcore_response.any_ifetch.local_cache cache Offcore code reads satisfied by the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0x744 00 offcore_response.any_ifetch.local_cache_dram cache Offcore code reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4744 00 offcore_response.any_ifetch.remote_cache cache Offcore code reads satisfied by a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1844 00 offcore_response.any_ifetch.remote_cache_dram cache Offcore code reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3844 00 offcore_response.any_ifetch.remote_cache_hit cache Offcore code reads that HIT in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1044 00 offcore_response.any_ifetch.remote_cache_hitm cache Offcore code reads that HITM in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x844 00 offcore_response.any_request.any_cache_dram cache Offcore requests satisfied by any cache or DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7FFF 00 offcore_response.any_request.any_location cache All offcore requests event=0xb7,period=100000,umask=0x1,offcore_rsp=0xFFFF 00 offcore_response.any_request.io_csr_mmio cache Offcore requests satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=0x1,offcore_rsp=0x80FF 00 offcore_response.any_request.llc_hit_no_other_core cache Offcore requests satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1FF 00 offcore_response.any_request.llc_hit_other_core_hit cache Offcore requests satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2FF 00 offcore_response.any_request.llc_hit_other_core_hitm cache Offcore requests satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4FF 00 offcore_response.any_request.local_cache cache Offcore requests satisfied by the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7FF 00 offcore_response.any_request.local_cache_dram cache Offcore requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x47FF 00 offcore_response.any_request.remote_cache cache Offcore requests satisfied by a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x18FF 00 offcore_response.any_request.remote_cache_dram cache Offcore requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x38FF 00 offcore_response.any_request.remote_cache_hit cache Offcore requests that HIT in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x10FF 00 offcore_response.any_request.remote_cache_hitm cache Offcore requests that HITM in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8FF 00 offcore_response.any_rfo.any_cache_dram cache Offcore RFO requests satisfied by any cache or DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F22 00 offcore_response.any_rfo.any_location cache All offcore RFO requests event=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF22 00 offcore_response.any_rfo.io_csr_mmio cache Offcore RFO requests satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8022 00 offcore_response.any_rfo.llc_hit_no_other_core cache Offcore RFO requests satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x122 00 offcore_response.any_rfo.llc_hit_other_core_hit cache Offcore RFO requests satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x222 00 offcore_response.any_rfo.llc_hit_other_core_hitm cache Offcore RFO requests satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x422 00 offcore_response.any_rfo.local_cache cache Offcore RFO requests satisfied by the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0x722 00 offcore_response.any_rfo.local_cache_dram cache Offcore RFO requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4722 00 offcore_response.any_rfo.remote_cache cache Offcore RFO requests satisfied by a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1822 00 offcore_response.any_rfo.remote_cache_dram cache Offcore RFO requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3822 00 offcore_response.any_rfo.remote_cache_hit cache Offcore RFO requests that HIT in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1022 00 offcore_response.any_rfo.remote_cache_hitm cache Offcore RFO requests that HITM in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x822 00 offcore_response.corewb.any_cache_dram cache Offcore writebacks to any cache or DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F08 00 offcore_response.corewb.any_location cache All offcore writebacks event=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF08 00 offcore_response.corewb.io_csr_mmio cache Offcore writebacks to the IO, CSR, MMIO unit event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8008 00 offcore_response.corewb.llc_hit_no_other_core cache Offcore writebacks to the LLC and not found in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x108 00 offcore_response.corewb.llc_hit_other_core_hitm cache Offcore writebacks to the LLC and HITM in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x408 00 offcore_response.corewb.local_cache cache Offcore writebacks to the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0x708 00 offcore_response.corewb.local_cache_dram cache Offcore writebacks to the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4708 00 offcore_response.corewb.remote_cache cache Offcore writebacks to a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1808 00 offcore_response.corewb.remote_cache_dram cache Offcore writebacks to a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3808 00 offcore_response.corewb.remote_cache_hit cache Offcore writebacks that HIT in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1008 00 offcore_response.corewb.remote_cache_hitm cache Offcore writebacks that HITM in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x808 00 offcore_response.data_ifetch.any_cache_dram cache Offcore code or data read requests satisfied by any cache or DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F77 00 offcore_response.data_ifetch.any_location cache All offcore code or data read requests event=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF77 00 offcore_response.data_ifetch.io_csr_mmio cache Offcore code or data read requests satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8077 00 offcore_response.data_ifetch.llc_hit_no_other_core cache Offcore code or data read requests satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x177 00 offcore_response.data_ifetch.llc_hit_other_core_hit cache Offcore code or data read requests satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x277 00 offcore_response.data_ifetch.llc_hit_other_core_hitm cache Offcore code or data read requests satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x477 00 offcore_response.data_ifetch.local_cache cache Offcore code or data read requests satisfied by the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0x777 00 offcore_response.data_ifetch.local_cache_dram cache Offcore code or data read requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4777 00 offcore_response.data_ifetch.remote_cache cache Offcore code or data read requests satisfied by a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1877 00 offcore_response.data_ifetch.remote_cache_dram cache Offcore code or data read requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3877 00 offcore_response.data_ifetch.remote_cache_hit cache Offcore code or data read requests that HIT in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1077 00 offcore_response.data_ifetch.remote_cache_hitm cache Offcore code or data read requests that HITM in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x877 00 offcore_response.data_in.any_cache_dram cache Offcore request = all data, response = any cache_dram event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F33 00 offcore_response.data_in.any_location cache Offcore request = all data, response = any location event=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF33 00 offcore_response.data_in.io_csr_mmio cache Offcore data reads, RFOs, and prefetches satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8033 00 offcore_response.data_in.llc_hit_no_other_core cache Offcore data reads, RFOs, and prefetches satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x133 00 offcore_response.data_in.llc_hit_other_core_hit cache Offcore data reads, RFOs, and prefetches satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x233 00 offcore_response.data_in.llc_hit_other_core_hitm cache Offcore data reads, RFOs, and prefetches satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x433 00 offcore_response.data_in.local_cache cache Offcore request = all data, response = local cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x733 00 offcore_response.data_in.local_cache_dram cache Offcore request = all data, response = local cache or dram event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4733 00 offcore_response.data_in.remote_cache cache Offcore request = all data, response = remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1833 00 offcore_response.data_in.remote_cache_dram cache Offcore request = all data, response = remote cache or dram event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3833 00 offcore_response.data_in.remote_cache_hit cache Offcore data reads, RFOs, and prefetches that HIT in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1033 00 offcore_response.data_in.remote_cache_hitm cache Offcore data reads, RFOs, and prefetches that HITM in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x833 00 offcore_response.demand_data.any_cache_dram cache Offcore demand data requests satisfied by any cache or DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F03 00 offcore_response.demand_data.any_location cache All offcore demand data requests event=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF03 00 offcore_response.demand_data.io_csr_mmio cache Offcore demand data requests satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8003 00 offcore_response.demand_data.llc_hit_no_other_core cache Offcore demand data requests satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x103 00 offcore_response.demand_data.llc_hit_other_core_hit cache Offcore demand data requests satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x203 00 offcore_response.demand_data.llc_hit_other_core_hitm cache Offcore demand data requests satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x403 00 offcore_response.demand_data.local_cache cache Offcore demand data requests satisfied by the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0x703 00 offcore_response.demand_data.local_cache_dram cache Offcore demand data requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4703 00 offcore_response.demand_data.remote_cache cache Offcore demand data requests satisfied by a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1803 00 offcore_response.demand_data.remote_cache_dram cache Offcore demand data requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3803 00 offcore_response.demand_data.remote_cache_hit cache Offcore demand data requests that HIT in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1003 00 offcore_response.demand_data.remote_cache_hitm cache Offcore demand data requests that HITM in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x803 00 offcore_response.demand_data_rd.any_cache_dram cache Offcore demand data reads satisfied by any cache or DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F01 00 offcore_response.demand_data_rd.any_location cache All offcore demand data reads event=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF01 00 offcore_response.demand_data_rd.io_csr_mmio cache Offcore demand data reads satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8001 00 offcore_response.demand_data_rd.llc_hit_no_other_core cache Offcore demand data reads satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x101 00 offcore_response.demand_data_rd.llc_hit_other_core_hit cache Offcore demand data reads satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x201 00 offcore_response.demand_data_rd.llc_hit_other_core_hitm cache Offcore demand data reads satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x401 00 offcore_response.demand_data_rd.local_cache cache Offcore demand data reads satisfied by the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0x701 00 offcore_response.demand_data_rd.local_cache_dram cache Offcore demand data reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4701 00 offcore_response.demand_data_rd.remote_cache cache Offcore demand data reads satisfied by a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1801 00 offcore_response.demand_data_rd.remote_cache_dram cache Offcore demand data reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3801 00 offcore_response.demand_data_rd.remote_cache_hit cache Offcore demand data reads that HIT in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1001 00 offcore_response.demand_data_rd.remote_cache_hitm cache Offcore demand data reads that HITM in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x801 00 offcore_response.demand_ifetch.any_cache_dram cache Offcore demand code reads satisfied by any cache or DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F04 00 offcore_response.demand_ifetch.any_location cache All offcore demand code reads event=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF04 00 offcore_response.demand_ifetch.io_csr_mmio cache Offcore demand code reads satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8004 00 offcore_response.demand_ifetch.llc_hit_no_other_core cache Offcore demand code reads satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x104 00 offcore_response.demand_ifetch.llc_hit_other_core_hit cache Offcore demand code reads satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x204 00 offcore_response.demand_ifetch.llc_hit_other_core_hitm cache Offcore demand code reads satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x404 00 offcore_response.demand_ifetch.local_cache cache Offcore demand code reads satisfied by the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0x704 00 offcore_response.demand_ifetch.local_cache_dram cache Offcore demand code reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4704 00 offcore_response.demand_ifetch.remote_cache cache Offcore demand code reads satisfied by a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1804 00 offcore_response.demand_ifetch.remote_cache_dram cache Offcore demand code reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3804 00 offcore_response.demand_ifetch.remote_cache_hit cache Offcore demand code reads that HIT in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1004 00 offcore_response.demand_ifetch.remote_cache_hitm cache Offcore demand code reads that HITM in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x804 00 offcore_response.demand_rfo.any_cache_dram cache Offcore demand RFO requests satisfied by any cache or DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F02 00 offcore_response.demand_rfo.any_location cache All offcore demand RFO requests event=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF02 00 offcore_response.demand_rfo.io_csr_mmio cache Offcore demand RFO requests satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8002 00 offcore_response.demand_rfo.llc_hit_no_other_core cache Offcore demand RFO requests satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x102 00 offcore_response.demand_rfo.llc_hit_other_core_hit cache Offcore demand RFO requests satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x202 00 offcore_response.demand_rfo.llc_hit_other_core_hitm cache Offcore demand RFO requests satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x402 00 offcore_response.demand_rfo.local_cache cache Offcore demand RFO requests satisfied by the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0x702 00 offcore_response.demand_rfo.local_cache_dram cache Offcore demand RFO requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4702 00 offcore_response.demand_rfo.remote_cache cache Offcore demand RFO requests satisfied by a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1802 00 offcore_response.demand_rfo.remote_cache_dram cache Offcore demand RFO requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3802 00 offcore_response.demand_rfo.remote_cache_hit cache Offcore demand RFO requests that HIT in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1002 00 offcore_response.demand_rfo.remote_cache_hitm cache Offcore demand RFO requests that HITM in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x802 00 offcore_response.other.any_cache_dram cache Offcore other requests satisfied by any cache or DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F80 00 offcore_response.other.any_location cache All offcore other requests event=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF80 00 offcore_response.other.io_csr_mmio cache Offcore other requests satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8080 00 offcore_response.other.llc_hit_no_other_core cache Offcore other requests satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x180 00 offcore_response.other.llc_hit_other_core_hit cache Offcore other requests satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x280 00 offcore_response.other.llc_hit_other_core_hitm cache Offcore other requests satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x480 00 offcore_response.other.local_cache cache Offcore other requests satisfied by the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0x780 00 offcore_response.other.local_cache_dram cache Offcore other requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4780 00 offcore_response.other.remote_cache cache Offcore other requests satisfied by a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1880 00 offcore_response.other.remote_cache_dram cache Offcore other requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3880 00 offcore_response.other.remote_cache_hit cache Offcore other requests that HIT in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1080 00 offcore_response.other.remote_cache_hitm cache Offcore other requests that HITM in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x880 00 offcore_response.pf_data.any_cache_dram cache Offcore prefetch data requests satisfied by any cache or DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F30 00 offcore_response.pf_data.any_location cache All offcore prefetch data requests event=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF30 00 offcore_response.pf_data.io_csr_mmio cache Offcore prefetch data requests satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8030 00 offcore_response.pf_data.llc_hit_no_other_core cache Offcore prefetch data requests satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x130 00 offcore_response.pf_data.llc_hit_other_core_hit cache Offcore prefetch data requests satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x230 00 offcore_response.pf_data.llc_hit_other_core_hitm cache Offcore prefetch data requests satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x430 00 offcore_response.pf_data.local_cache cache Offcore prefetch data requests satisfied by the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0x730 00 offcore_response.pf_data.local_cache_dram cache Offcore prefetch data requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4730 00 offcore_response.pf_data.remote_cache cache Offcore prefetch data requests satisfied by a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1830 00 offcore_response.pf_data.remote_cache_dram cache Offcore prefetch data requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3830 00 offcore_response.pf_data.remote_cache_hit cache Offcore prefetch data requests that HIT in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1030 00 offcore_response.pf_data.remote_cache_hitm cache Offcore prefetch data requests that HITM in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x830 00 offcore_response.pf_data_rd.any_cache_dram cache Offcore prefetch data reads satisfied by any cache or DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F10 00 offcore_response.pf_data_rd.any_location cache All offcore prefetch data reads event=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF10 00 offcore_response.pf_data_rd.io_csr_mmio cache Offcore prefetch data reads satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8010 00 offcore_response.pf_data_rd.llc_hit_no_other_core cache Offcore prefetch data reads satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x110 00 offcore_response.pf_data_rd.llc_hit_other_core_hit cache Offcore prefetch data reads satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x210 00 offcore_response.pf_data_rd.llc_hit_other_core_hitm cache Offcore prefetch data reads satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x410 00 offcore_response.pf_data_rd.local_cache cache Offcore prefetch data reads satisfied by the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0x710 00 offcore_response.pf_data_rd.local_cache_dram cache Offcore prefetch data reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4710 00 offcore_response.pf_data_rd.remote_cache cache Offcore prefetch data reads satisfied by a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1810 00 offcore_response.pf_data_rd.remote_cache_dram cache Offcore prefetch data reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3810 00 offcore_response.pf_data_rd.remote_cache_hit cache Offcore prefetch data reads that HIT in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1010 00 offcore_response.pf_data_rd.remote_cache_hitm cache Offcore prefetch data reads that HITM in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x810 00 offcore_response.pf_ifetch.any_cache_dram cache Offcore prefetch code reads satisfied by any cache or DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F40 00 offcore_response.pf_ifetch.any_location cache All offcore prefetch code reads event=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF40 00 offcore_response.pf_ifetch.io_csr_mmio cache Offcore prefetch code reads satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8040 00 offcore_response.pf_ifetch.llc_hit_no_other_core cache Offcore prefetch code reads satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x140 00 offcore_response.pf_ifetch.llc_hit_other_core_hit cache Offcore prefetch code reads satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x240 00 offcore_response.pf_ifetch.llc_hit_other_core_hitm cache Offcore prefetch code reads satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x440 00 offcore_response.pf_ifetch.local_cache cache Offcore prefetch code reads satisfied by the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0x740 00 offcore_response.pf_ifetch.local_cache_dram cache Offcore prefetch code reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4740 00 offcore_response.pf_ifetch.remote_cache cache Offcore prefetch code reads satisfied by a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1840 00 offcore_response.pf_ifetch.remote_cache_dram cache Offcore prefetch code reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3840 00 offcore_response.pf_ifetch.remote_cache_hit cache Offcore prefetch code reads that HIT in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1040 00 offcore_response.pf_ifetch.remote_cache_hitm cache Offcore prefetch code reads that HITM in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x840 00 offcore_response.pf_rfo.any_cache_dram cache Offcore prefetch RFO requests satisfied by any cache or DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F20 00 offcore_response.pf_rfo.any_location cache All offcore prefetch RFO requests event=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF20 00 offcore_response.pf_rfo.io_csr_mmio cache Offcore prefetch RFO requests satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8020 00 offcore_response.pf_rfo.llc_hit_no_other_core cache Offcore prefetch RFO requests satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x120 00 offcore_response.pf_rfo.llc_hit_other_core_hit cache Offcore prefetch RFO requests satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x220 00 offcore_response.pf_rfo.llc_hit_other_core_hitm cache Offcore prefetch RFO requests satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x420 00 offcore_response.pf_rfo.local_cache cache Offcore prefetch RFO requests satisfied by the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0x720 00 offcore_response.pf_rfo.local_cache_dram cache Offcore prefetch RFO requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4720 00 offcore_response.pf_rfo.remote_cache cache Offcore prefetch RFO requests satisfied by a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1820 00 offcore_response.pf_rfo.remote_cache_dram cache Offcore prefetch RFO requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3820 00 offcore_response.pf_rfo.remote_cache_hit cache Offcore prefetch RFO requests that HIT in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1020 00 offcore_response.pf_rfo.remote_cache_hitm cache Offcore prefetch RFO requests that HITM in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x820 00 offcore_response.prefetch.any_cache_dram cache Offcore prefetch requests satisfied by any cache or DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F70 00 offcore_response.prefetch.any_location cache All offcore prefetch requests event=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF70 00 offcore_response.prefetch.io_csr_mmio cache Offcore prefetch requests satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8070 00 offcore_response.prefetch.llc_hit_no_other_core cache Offcore prefetch requests satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x170 00 offcore_response.prefetch.llc_hit_other_core_hit cache Offcore prefetch requests satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x270 00 offcore_response.prefetch.llc_hit_other_core_hitm cache Offcore prefetch requests satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x470 00 offcore_response.prefetch.local_cache cache Offcore prefetch requests satisfied by the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0x770 00 offcore_response.prefetch.local_cache_dram cache Offcore prefetch requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4770 00 offcore_response.prefetch.remote_cache cache Offcore prefetch requests satisfied by a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1870 00 offcore_response.prefetch.remote_cache_dram cache Offcore prefetch requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3870 00 offcore_response.prefetch.remote_cache_hit cache Offcore prefetch requests that HIT in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1070 00 offcore_response.prefetch.remote_cache_hitm cache Offcore prefetch requests that HITM in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x870 00 sq_misc.split_lock cache Super Queue lock splits across a cache line event=0xf4,period=2000000,umask=0x10 00 store_blocks.at_ret cache Loads delayed with at-Retirement block code event=0x6,period=200000,umask=0x4 00 store_blocks.l1d_block cache Cacheable loads delayed with L1D block code event=0x6,period=200000,umask=0x8 00 fp_assist.all floating point X87 Floating point assists (Precise Event) event=0xf7,period=20000,umask=0x1 00 fp_assist.input floating point X87 Floating point assists for invalid input value (Precise Event) event=0xf7,period=20000,umask=0x4 00 fp_assist.output floating point X87 Floating point assists for invalid output value (Precise Event) event=0xf7,period=20000,umask=0x2 00 fp_comp_ops_exe.mmx floating point MMX Uops event=0x10,period=2000000,umask=0x2 00 fp_comp_ops_exe.sse2_integer floating point SSE2 integer Uops event=0x10,period=2000000,umask=0x8 00 fp_comp_ops_exe.sse_double_precision floating point SSE* FP double precision Uops event=0x10,period=2000000,umask=0x80 00 fp_comp_ops_exe.sse_fp floating point SSE and SSE2 FP Uops event=0x10,period=2000000,umask=0x4 00 fp_comp_ops_exe.sse_fp_packed floating point SSE FP packed Uops event=0x10,period=2000000,umask=0x10 00 fp_comp_ops_exe.sse_fp_scalar floating point SSE FP scalar Uops event=0x10,period=2000000,umask=0x20 00 fp_comp_ops_exe.sse_single_precision floating point SSE* FP single precision Uops event=0x10,period=2000000,umask=0x40 00 fp_comp_ops_exe.x87 floating point Computational floating-point operations executed event=0x10,period=2000000,umask=0x1 00 fp_mmx_trans.any floating point All Floating Point to and from MMX transitions event=0xcc,period=2000000,umask=0x3 00 fp_mmx_trans.to_fp floating point Transitions from MMX to Floating Point instructions event=0xcc,period=2000000,umask=0x1 00 fp_mmx_trans.to_mmx floating point Transitions from Floating Point to MMX instructions event=0xcc,period=2000000,umask=0x2 00 simd_int_128.pack floating point 128 bit SIMD integer pack operations event=0x12,period=200000,umask=0x4 00 simd_int_128.packed_arith floating point 128 bit SIMD integer arithmetic operations event=0x12,period=200000,umask=0x20 00 simd_int_128.packed_logical floating point 128 bit SIMD integer logical operations event=0x12,period=200000,umask=0x10 00 simd_int_128.packed_mpy floating point 128 bit SIMD integer multiply operations event=0x12,period=200000,umask=0x1 00 simd_int_128.packed_shift floating point 128 bit SIMD integer shift operations event=0x12,period=200000,umask=0x2 00 simd_int_128.shuffle_move floating point 128 bit SIMD integer shuffle/move operations event=0x12,period=200000,umask=0x40 00 simd_int_128.unpack floating point 128 bit SIMD integer unpack operations event=0x12,period=200000,umask=0x8 00 simd_int_64.pack floating point SIMD integer 64 bit pack operations event=0xfd,period=200000,umask=0x4 00 simd_int_64.packed_arith floating point SIMD integer 64 bit arithmetic operations event=0xfd,period=200000,umask=0x20 00 simd_int_64.packed_logical floating point SIMD integer 64 bit logical operations event=0xfd,period=200000,umask=0x10 00 simd_int_64.packed_mpy floating point SIMD integer 64 bit packed multiply operations event=0xfd,period=200000,umask=0x1 00 simd_int_64.packed_shift floating point SIMD integer 64 bit shift operations event=0xfd,period=200000,umask=0x2 00 simd_int_64.shuffle_move floating point SIMD integer 64 bit shuffle/move operations event=0xfd,period=200000,umask=0x40 00 simd_int_64.unpack floating point SIMD integer 64 bit unpack operations event=0xfd,period=200000,umask=0x8 00 macro_insts.decoded frontend Instructions decoded event=0xd0,period=2000000,umask=0x1 00 macro_insts.fusions_decoded frontend Macro-fused instructions decoded event=0xa6,period=2000000,umask=0x1 00 two_uop_insts_decoded frontend Two Uop instructions decoded event=0x19,period=2000000,umask=0x1 00 offcore_response.any_data.any_dram memory Offcore data reads satisfied by any DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x6011 00 offcore_response.any_data.any_llc_miss memory Offcore data reads that missed the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0xF811 00 offcore_response.any_data.local_dram memory Offcore data reads satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4011 00 offcore_response.any_data.remote_dram memory Offcore data reads satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2011 00 offcore_response.any_ifetch.any_dram memory Offcore code reads satisfied by any DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x6044 00 offcore_response.any_ifetch.any_llc_miss memory Offcore code reads that missed the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0xF844 00 offcore_response.any_ifetch.local_dram memory Offcore code reads satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4044 00 offcore_response.any_ifetch.remote_dram memory Offcore code reads satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2044 00 offcore_response.any_request.any_dram memory Offcore requests satisfied by any DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x60FF 00 offcore_response.any_request.any_llc_miss memory Offcore requests that missed the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0xF8FF 00 offcore_response.any_request.local_dram memory Offcore requests satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x40FF 00 offcore_response.any_request.remote_dram memory Offcore requests satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x20FF 00 offcore_response.any_rfo.any_dram memory Offcore RFO requests satisfied by any DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x6022 00 offcore_response.any_rfo.any_llc_miss memory Offcore RFO requests that missed the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0xF822 00 offcore_response.any_rfo.local_dram memory Offcore RFO requests satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4022 00 offcore_response.any_rfo.remote_dram memory Offcore RFO requests satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2022 00 offcore_response.corewb.any_dram memory Offcore writebacks to any DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x6008 00 offcore_response.corewb.any_llc_miss memory Offcore writebacks that missed the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0xF808 00 offcore_response.corewb.local_dram memory Offcore writebacks to the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4008 00 offcore_response.corewb.remote_dram memory Offcore writebacks to a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2008 00 offcore_response.data_ifetch.any_dram memory Offcore code or data read requests satisfied by any DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x6077 00 offcore_response.data_ifetch.any_llc_miss memory Offcore code or data read requests that missed the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0xF877 00 offcore_response.data_ifetch.local_dram memory Offcore code or data read requests satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4077 00 offcore_response.data_ifetch.remote_dram memory Offcore code or data read requests satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2077 00 offcore_response.data_in.any_dram memory Offcore request = all data, response = any DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x6033 00 offcore_response.data_in.any_llc_miss memory Offcore request = all data, response = any LLC miss event=0xb7,period=100000,umask=0x1,offcore_rsp=0xF833 00 offcore_response.data_in.local_dram memory Offcore data reads, RFOs, and prefetches satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4033 00 offcore_response.data_in.remote_dram memory Offcore data reads, RFOs, and prefetches satisfied by the remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2033 00 offcore_response.demand_data.any_dram memory Offcore demand data requests satisfied by any DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x6003 00 offcore_response.demand_data.any_llc_miss memory Offcore demand data requests that missed the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0xF803 00 offcore_response.demand_data.local_dram memory Offcore demand data requests satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4003 00 offcore_response.demand_data.remote_dram memory Offcore demand data requests satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2003 00 offcore_response.demand_data_rd.any_dram memory Offcore demand data reads satisfied by any DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x6001 00 offcore_response.demand_data_rd.any_llc_miss memory Offcore demand data reads that missed the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0xF801 00 offcore_response.demand_data_rd.local_dram memory Offcore demand data reads satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4001 00 offcore_response.demand_data_rd.remote_dram memory Offcore demand data reads satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2001 00 offcore_response.demand_ifetch.any_dram memory Offcore demand code reads satisfied by any DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x6004 00 offcore_response.demand_ifetch.any_llc_miss memory Offcore demand code reads that missed the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0xF804 00 offcore_response.demand_ifetch.local_dram memory Offcore demand code reads satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4004 00 offcore_response.demand_ifetch.remote_dram memory Offcore demand code reads satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2004 00 offcore_response.demand_rfo.any_dram memory Offcore demand RFO requests satisfied by any DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x6002 00 offcore_response.demand_rfo.any_llc_miss memory Offcore demand RFO requests that missed the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0xF802 00 offcore_response.demand_rfo.local_dram memory Offcore demand RFO requests satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4002 00 offcore_response.demand_rfo.remote_dram memory Offcore demand RFO requests satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2002 00 offcore_response.other.any_dram memory Offcore other requests satisfied by any DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x6080 00 offcore_response.other.any_llc_miss memory Offcore other requests that missed the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0xF880 00 offcore_response.other.remote_dram memory Offcore other requests satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2080 00 offcore_response.pf_data.any_dram memory Offcore prefetch data requests satisfied by any DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x6030 00 offcore_response.pf_data.any_llc_miss memory Offcore prefetch data requests that missed the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0xF830 00 offcore_response.pf_data.local_dram memory Offcore prefetch data requests satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4030 00 offcore_response.pf_data.remote_dram memory Offcore prefetch data requests satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2030 00 offcore_response.pf_data_rd.any_dram memory Offcore prefetch data reads satisfied by any DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x6010 00 offcore_response.pf_data_rd.any_llc_miss memory Offcore prefetch data reads that missed the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0xF810 00 offcore_response.pf_data_rd.local_dram memory Offcore prefetch data reads satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4010 00 offcore_response.pf_data_rd.remote_dram memory Offcore prefetch data reads satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2010 00 offcore_response.pf_ifetch.any_dram memory Offcore prefetch code reads satisfied by any DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x6040 00 offcore_response.pf_ifetch.any_llc_miss memory Offcore prefetch code reads that missed the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0xF840 00 offcore_response.pf_ifetch.local_dram memory Offcore prefetch code reads satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4040 00 offcore_response.pf_ifetch.remote_dram memory Offcore prefetch code reads satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2040 00 offcore_response.pf_rfo.any_dram memory Offcore prefetch RFO requests satisfied by any DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x6020 00 offcore_response.pf_rfo.any_llc_miss memory Offcore prefetch RFO requests that missed the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0xF820 00 offcore_response.pf_rfo.local_dram memory Offcore prefetch RFO requests satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4020 00 offcore_response.pf_rfo.remote_dram memory Offcore prefetch RFO requests satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2020 00 offcore_response.prefetch.any_dram memory Offcore prefetch requests satisfied by any DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x6070 00 offcore_response.prefetch.any_llc_miss memory Offcore prefetch requests that missed the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0xF870 00 offcore_response.prefetch.local_dram memory Offcore prefetch requests satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4070 00 offcore_response.prefetch.remote_dram memory Offcore prefetch requests satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2070 00 es_reg_renames other ES segment renames event=0xd5,period=2000000,umask=0x1 00 io_transactions other I/O transactions event=0x6c,period=2000000,umask=0x1 00 l1i.cycles_stalled other L1I instruction fetch stall cycles event=0x80,period=2000000,umask=0x4 00 l1i.hits other L1I instruction fetch hits event=0x80,period=2000000,umask=0x1 00 l1i.misses other L1I instruction fetch misses event=0x80,period=2000000,umask=0x2 00 l1i.reads other L1I Instruction fetches event=0x80,period=2000000,umask=0x3 00 large_itlb.hit other Large ITLB hit event=0x82,period=200000,umask=0x1 00 load_dispatch.any other All loads dispatched event=0x13,period=2000000,umask=0x7 00 load_dispatch.mob other Loads dispatched from the MOB event=0x13,period=2000000,umask=0x4 00 load_dispatch.rs other Loads dispatched that bypass the MOB event=0x13,period=2000000,umask=0x1 00 load_dispatch.rs_delayed other Loads dispatched from stage 305 event=0x13,period=2000000,umask=0x2 00 partial_address_alias other False dependencies due to partial address aliasing event=0x7,period=200000,umask=0x1 00 sb_drain.any other All Store buffer stall cycles event=0x4,period=200000,umask=0x7 00 seg_rename_stalls other Segment rename stall cycles event=0xd4,period=2000000,umask=0x1 00 snoop_response.hit other Thread responded HIT to snoop event=0xb8,period=100000,umask=0x1 00 snoop_response.hite other Thread responded HITE to snoop event=0xb8,period=100000,umask=0x2 00 snoop_response.hitm other Thread responded HITM to snoop event=0xb8,period=100000,umask=0x4 00 sq_full_stall_cycles other Super Queue full stall cycles event=0xf6,period=2000000,umask=0x1 00 arith.cycles_div_busy pipeline Cycles the divider is busy event=0x14,period=2000000,umask=0x1 00 arith.div pipeline Divide Operations executed event=0x14,cmask=1,edge=1,inv=1,period=2000000,umask=0x1 00 arith.mul pipeline Multiply operations executed event=0x14,period=2000000,umask=0x2 00 baclear.bad_target pipeline BACLEAR asserted with bad target address event=0xe6,period=2000000,umask=0x2 00 baclear.clear pipeline BACLEAR asserted, regardless of cause event=0xe6,period=2000000,umask=0x1 00 baclear_force_iq pipeline Instruction queue forced BACLEAR event=0xa7,period=2000000,umask=0x1 00 bpu_clears.early pipeline Early Branch Prediciton Unit clears event=0xe8,period=2000000,umask=0x1 00 bpu_clears.late pipeline Late Branch Prediction Unit clears event=0xe8,period=2000000,umask=0x2 00 bpu_missed_call_ret pipeline Branch prediction unit missed call or return event=0xe5,period=2000000,umask=0x1 00 br_inst_exec.any pipeline Branch instructions executed event=0x88,period=200000,umask=0x7f 00 br_inst_exec.cond pipeline Conditional branch instructions executed event=0x88,period=200000,umask=0x1 00 br_inst_exec.direct pipeline Unconditional branches executed event=0x88,period=200000,umask=0x2 00 br_inst_exec.direct_near_call pipeline Unconditional call branches executed event=0x88,period=20000,umask=0x10 00 br_inst_exec.indirect_near_call pipeline Indirect call branches executed event=0x88,period=20000,umask=0x20 00 br_inst_exec.indirect_non_call pipeline Indirect non call branches executed event=0x88,period=20000,umask=0x4 00 br_inst_exec.near_calls pipeline Call branches executed event=0x88,period=20000,umask=0x30 00 br_inst_exec.non_calls pipeline All non call branches executed event=0x88,period=200000,umask=0x7 00 br_inst_exec.return_near pipeline Indirect return branches executed event=0x88,period=20000,umask=0x8 00 br_inst_exec.taken pipeline Taken branches executed event=0x88,period=200000,umask=0x40 00 br_inst_retired.all_branches pipeline Retired branch instructions (Precise Event) event=0xc4,period=200000,umask=0x4 00 br_inst_retired.conditional pipeline Retired conditional branch instructions (Precise Event) event=0xc4,period=200000,umask=0x1 00 br_inst_retired.near_call pipeline Retired near call instructions (Precise Event) event=0xc4,period=20000,umask=0x2 00 br_misp_exec.any pipeline Mispredicted branches executed event=0x89,period=20000,umask=0x7f 00 br_misp_exec.cond pipeline Mispredicted conditional branches executed event=0x89,period=20000,umask=0x1 00 br_misp_exec.direct pipeline Mispredicted unconditional branches executed event=0x89,period=20000,umask=0x2 00 br_misp_exec.direct_near_call pipeline Mispredicted non call branches executed event=0x89,period=2000,umask=0x10 00 br_misp_exec.indirect_near_call pipeline Mispredicted indirect call branches executed event=0x89,period=2000,umask=0x20 00 br_misp_exec.indirect_non_call pipeline Mispredicted indirect non call branches executed event=0x89,period=2000,umask=0x4 00 br_misp_exec.near_calls pipeline Mispredicted call branches executed event=0x89,period=2000,umask=0x30 00 br_misp_exec.non_calls pipeline Mispredicted non call branches executed event=0x89,period=20000,umask=0x7 00 br_misp_exec.return_near pipeline Mispredicted return branches executed event=0x89,period=2000,umask=0x8 00 br_misp_exec.taken pipeline Mispredicted taken branches executed event=0x89,period=20000,umask=0x40 00 br_misp_retired.near_call pipeline Mispredicted near retired calls (Precise Event) event=0xc5,period=2000,umask=0x2 00 cpu_clk_unhalted.ref pipeline Reference cycles when thread is not halted (fixed counter) event=0x0,umask=0x03,period=2000003 00 cpu_clk_unhalted.ref_p pipeline Reference base clock (133 Mhz) cycles when thread is not halted (programmable counter) event=0x3c,period=100000,umask=0x1 00 cpu_clk_unhalted.thread pipeline Cycles when thread is not halted (fixed counter) event=0x3c,period=2000003 00 cpu_clk_unhalted.thread_p pipeline Cycles when thread is not halted (programmable counter) event=0x3c,period=2000000 00 cpu_clk_unhalted.total_cycles pipeline Total CPU cycles event=0x3c,cmask=2,inv=1,period=2000000 00 ild_stall.any pipeline Any Instruction Length Decoder stall cycles event=0x87,period=2000000,umask=0xf 00 ild_stall.iq_full pipeline Instruction Queue full stall cycles event=0x87,period=2000000,umask=0x4 00 ild_stall.lcp pipeline Length Change Prefix stall cycles event=0x87,period=2000000,umask=0x1 00 ild_stall.mru pipeline Stall cycles due to BPU MRU bypass event=0x87,period=2000000,umask=0x2 00 ild_stall.regen pipeline Regen stall cycles event=0x87,period=2000000,umask=0x8 00 inst_decoded.dec0 pipeline Instructions that must be decoded by decoder 0 event=0x18,period=2000000,umask=0x1 00 inst_queue_writes pipeline Instructions written to instruction queue event=0x17,period=2000000,umask=0x1 00 inst_queue_write_cycles pipeline Cycles instructions are written to the instruction queue event=0x1e,period=2000000,umask=0x1 00 inst_retired.any pipeline Instructions retired (fixed counter) event=0xc0,period=2000003 00 inst_retired.any_p pipeline Instructions retired (Programmable counter and Precise Event) (Precise event) event=0xc0,period=2000003 00 inst_retired.mmx pipeline Retired MMX instructions (Precise Event) event=0xc0,period=2000000,umask=0x4 00 inst_retired.total_cycles pipeline Total cycles (Precise Event) event=0xc0,cmask=16,inv=1,period=2000000,umask=0x1 00 inst_retired.total_cycles_ps pipeline Total cycles (Precise Event) event=0xc0,cmask=16,inv=1,period=2000000,umask=0x1 00 inst_retired.x87 pipeline Retired floating-point operations (Precise Event) event=0xc0,period=2000000,umask=0x2 00 load_hit_pre pipeline Load operations conflicting with software prefetches event=0x4c,period=200000,umask=0x1 00 lsd.active pipeline Cycles when uops were delivered by the LSD event=0xa8,cmask=1,period=2000000,umask=0x1 00 lsd.inactive pipeline Cycles no uops were delivered by the LSD event=0xa8,cmask=1,inv=1,period=2000000,umask=0x1 00 lsd_overflow pipeline Loops that can't stream from the instruction queue event=0x20,period=2000000,umask=0x1 00 machine_clears.cycles pipeline Cycles machine clear asserted event=0xc3,period=20000,umask=0x1 00 machine_clears.mem_order pipeline Execution pipeline restart due to Memory ordering conflicts event=0xc3,period=20000,umask=0x2 00 machine_clears.smc pipeline Self-Modifying Code detected event=0xc3,period=20000,umask=0x4 00 rat_stalls.any pipeline All RAT stall cycles event=0xd2,period=2000000,umask=0xf 00 rat_stalls.flags pipeline Flag stall cycles event=0xd2,period=2000000,umask=0x1 00 rat_stalls.registers pipeline Partial register stall cycles event=0xd2,period=2000000,umask=0x2 00 rat_stalls.rob_read_port pipeline ROB read port stalls cycles event=0xd2,period=2000000,umask=0x4 00 rat_stalls.scoreboard pipeline Scoreboard stall cycles event=0xd2,period=2000000,umask=0x8 00 resource_stalls.any pipeline Resource related stall cycles event=0xa2,period=2000000,umask=0x1 00 resource_stalls.fpcw pipeline FPU control word write stall cycles event=0xa2,period=2000000,umask=0x20 00 resource_stalls.load pipeline Load buffer stall cycles event=0xa2,period=2000000,umask=0x2 00 resource_stalls.mxcsr pipeline MXCSR rename stall cycles event=0xa2,period=2000000,umask=0x40 00 resource_stalls.other pipeline Other Resource related stall cycles event=0xa2,period=2000000,umask=0x80 00 resource_stalls.rob_full pipeline ROB full stall cycles event=0xa2,period=2000000,umask=0x10 00 resource_stalls.rs_full pipeline Reservation Station full stall cycles event=0xa2,period=2000000,umask=0x4 00 resource_stalls.store pipeline Store buffer stall cycles event=0xa2,period=2000000,umask=0x8 00 ssex_uops_retired.packed_double pipeline SIMD Packed-Double Uops retired (Precise Event) event=0xc7,period=200000,umask=0x4 00 ssex_uops_retired.packed_single pipeline SIMD Packed-Single Uops retired (Precise Event) event=0xc7,period=200000,umask=0x1 00 ssex_uops_retired.scalar_double pipeline SIMD Scalar-Double Uops retired (Precise Event) event=0xc7,period=200000,umask=0x8 00 ssex_uops_retired.scalar_single pipeline SIMD Scalar-Single Uops retired (Precise Event) event=0xc7,period=200000,umask=0x2 00 ssex_uops_retired.vector_integer pipeline SIMD Vector Integer Uops retired (Precise Event) event=0xc7,period=200000,umask=0x10 00 uops_decoded.esp_folding pipeline Stack pointer instructions decoded event=0xd1,period=2000000,umask=0x4 00 uops_decoded.esp_sync pipeline Stack pointer sync operations event=0xd1,period=2000000,umask=0x8 00 uops_decoded.ms_cycles_active pipeline Uops decoded by Microcode Sequencer event=0xd1,cmask=1,period=2000000,umask=0x2 00 uops_decoded.stall_cycles pipeline Cycles no Uops are decoded event=0xd1,cmask=1,inv=1,period=2000000,umask=0x1 00 uops_executed.core_active_cycles pipeline Cycles Uops executed on any port (core count) event=0xb1,any=1,cmask=1,period=2000000,umask=0x3f 00 uops_executed.core_active_cycles_no_port5 pipeline Cycles Uops executed on ports 0-4 (core count) event=0xb1,any=1,cmask=1,period=2000000,umask=0x1f 00 uops_executed.core_stall_count pipeline Uops executed on any port (core count) event=0xb1,any=1,cmask=1,edge=1,inv=1,period=2000000,umask=0x3f 00 uops_executed.core_stall_count_no_port5 pipeline Uops executed on ports 0-4 (core count) event=0xb1,any=1,cmask=1,edge=1,inv=1,period=2000000,umask=0x1f 00 uops_executed.core_stall_cycles pipeline Cycles no Uops issued on any port (core count) event=0xb1,any=1,cmask=1,inv=1,period=2000000,umask=0x3f 00 uops_executed.core_stall_cycles_no_port5 pipeline Cycles no Uops issued on ports 0-4 (core count) event=0xb1,any=1,cmask=1,inv=1,period=2000000,umask=0x1f 00 uops_executed.port0 pipeline Uops executed on port 0 event=0xb1,period=2000000,umask=0x1 00 uops_executed.port015 pipeline Uops issued on ports 0, 1 or 5 event=0xb1,period=2000000,umask=0x40 00 uops_executed.port015_stall_cycles pipeline Cycles no Uops issued on ports 0, 1 or 5 event=0xb1,cmask=1,inv=1,period=2000000,umask=0x40 00 uops_executed.port1 pipeline Uops executed on port 1 event=0xb1,period=2000000,umask=0x2 00 uops_executed.port234_core pipeline Uops issued on ports 2, 3 or 4 event=0xb1,any=1,period=2000000,umask=0x80 00 uops_executed.port2_core pipeline Uops executed on port 2 (core count) event=0xb1,any=1,period=2000000,umask=0x4 00 uops_executed.port3_core pipeline Uops executed on port 3 (core count) event=0xb1,any=1,period=2000000,umask=0x8 00 uops_executed.port4_core pipeline Uops executed on port 4 (core count) event=0xb1,any=1,period=2000000,umask=0x10 00 uops_executed.port5 pipeline Uops executed on port 5 event=0xb1,period=2000000,umask=0x20 00 uops_issued.any pipeline Uops issued event=0xe,period=2000000,umask=0x1 00 uops_issued.core_stall_cycles pipeline Cycles no Uops were issued on any thread event=0xe,any=1,cmask=1,inv=1,period=2000000,umask=0x1 00 uops_issued.cycles_all_threads pipeline Cycles Uops were issued on either thread event=0xe,any=1,cmask=1,period=2000000,umask=0x1 00 uops_issued.fused pipeline Fused Uops issued event=0xe,period=2000000,umask=0x2 00 uops_issued.stall_cycles pipeline Cycles no Uops were issued event=0xe,cmask=1,inv=1,period=2000000,umask=0x1 00 uops_retired.active_cycles pipeline Cycles Uops are being retired (Precise event) event=0xc2,cmask=1,period=2000000,umask=0x1 00 uops_retired.any pipeline Uops retired (Precise Event) event=0xc2,period=2000000,umask=0x1 00 uops_retired.macro_fused pipeline Macro-fused Uops retired (Precise Event) event=0xc2,period=2000000,umask=0x4 00 uops_retired.retire_slots pipeline Retirement slots used (Precise Event) event=0xc2,period=2000000,umask=0x2 00 uops_retired.stall_cycles pipeline Cycles Uops are not retiring (Precise Event) event=0xc2,cmask=1,inv=1,period=2000000,umask=0x1 00 uops_retired.total_cycles pipeline Total cycles using precise uop retired event (Precise Event) event=0xc2,cmask=16,inv=1,period=2000000,umask=0x1 00 uop_unfusion pipeline Uop unfusions due to FP exceptions event=0xdb,period=2000000,umask=0x1 00 dtlb_load_misses.any virtual memory DTLB load misses event=0x8,period=200000,umask=0x1 00 dtlb_load_misses.pde_miss virtual memory DTLB load miss caused by low part of address event=0x8,period=200000,umask=0x20 00 dtlb_load_misses.stlb_hit virtual memory DTLB second level hit event=0x8,period=2000000,umask=0x10 00 dtlb_load_misses.walk_completed virtual memory DTLB load miss page walks complete event=0x8,period=200000,umask=0x2 00 dtlb_misses.any virtual memory DTLB misses event=0x49,period=200000,umask=0x1 00 dtlb_misses.stlb_hit virtual memory DTLB first level misses but second level hit event=0x49,period=200000,umask=0x10 00 dtlb_misses.walk_completed virtual memory DTLB miss page walks event=0x49,period=200000,umask=0x2 00 itlb_flush virtual memory ITLB flushes event=0xae,period=2000000,umask=0x1 00 itlb_misses.any virtual memory ITLB miss event=0x85,period=200000,umask=0x1 00 itlb_misses.walk_completed virtual memory ITLB miss page walks event=0x85,period=200000,umask=0x2 00 itlb_miss_retired virtual memory Retired instructions that missed the ITLB (Precise Event) event=0xc8,period=200000,umask=0x20 00 mem_load_retired.dtlb_miss virtual memory Retired loads that miss the DTLB (Precise Event) event=0xcb,period=200000,umask=0x80 00 mem_store_retired.dtlb_miss virtual memory Retired stores that miss the DTLB (Precise Event) event=0xc,period=200000,umask=0x1 00 l2_rqsts.miss cache All requests that miss L2 cache event=0x24,period=200003,umask=0x3f 00 Counts all requests that miss L2 cache l2_rqsts.references cache All L2 requests event=0x24,period=200003,umask=0xff 00 Counts all L2 requests mem_load_uops_llc_hit_retired.xsnp_hit cache Retired load uops which data sources were LLC and cross-core snoop hits in on-pkg core cache. (Precise Event - PEBS) (Precise event) event=0xd2,period=20011,umask=0x2 00 This event counts retired load uops that hit in the last-level cache (L3) and were found in a non-modified state in a neighboring core's private cache (same package). Since the last level cache is inclusive, hits to the L3 may require snooping the private L2 caches of any cores on the same socket that have the line. In this case, a snoop was required, and another L2 had the line in a non-modified state. (Precise Event - PEBS) (Precise event) mem_load_uops_llc_hit_retired.xsnp_hitm cache Retired load uops which data sources were HitM responses from shared LLC. (Precise Event - PEBS) (Precise event) event=0xd2,period=20011,umask=0x4 00 This event counts retired load uops that hit in the last-level cache (L3) and were found in a non-modified state in a neighboring core's private cache (same package). Since the last level cache is inclusive, hits to the L3 may require snooping the private L2 caches of any cores on the same socket that have the line. In this case, a snoop was required, and another L2 had the line in a modified state, so the line had to be invalidated in that L2 cache and transferred to the requesting L2. (Precise Event - PEBS) (Precise event) mem_load_uops_llc_hit_retired.xsnp_miss cache Retired load uops which data sources were LLC hit and cross-core snoop missed in on-pkg core cache. (Precise Event - PEBS) (Precise event) event=0xd2,period=20011,umask=0x1 00 mem_load_uops_llc_hit_retired.xsnp_none cache Retired load uops which data sources were hits in LLC without snoops required. (Precise Event - PEBS) (Precise event) event=0xd2,period=100003,umask=0x8 00 mem_load_uops_misc_retired.llc_miss cache Retired load uops with unknown information as data source in cache serviced the load. (Precise Event - PEBS) (Precise event) event=0xd4,period=100007,umask=0x2 00 This event counts retired demand loads that missed the last-level (L3) cache. This means that the load is usually satisfied from memory in a client system or possibly from the remote socket in a server. Demand loads are non speculative load uops. (Precise Event - PEBS) (Precise event) mem_load_uops_retired.hit_lfb cache Retired load uops which data sources were load uops missed L1 but hit FB due to preceding miss to the same cache line with data not ready. (Precise Event - PEBS) (Precise event) event=0xd1,period=100003,umask=0x40 00 mem_load_uops_retired.l1_hit cache Retired load uops with L1 cache hits as data sources. (Precise Event - PEBS) (Precise event) event=0xd1,period=2000003,umask=0x1 00 mem_load_uops_retired.l2_hit cache Retired load uops with L2 cache hits as data sources. (Precise Event - PEBS) (Precise event) event=0xd1,period=100003,umask=0x2 00 mem_load_uops_retired.llc_hit cache Retired load uops which data sources were data hits in LLC without snoops required. (Precise Event - PEBS) (Precise event) event=0xd1,period=50021,umask=0x4 00 This event counts retired load uops that hit in the last-level (L3) cache without snoops required. (Precise Event - PEBS) (Precise event) mem_uops_retired.all_loads cache All retired load uops. (Precise Event - PEBS) (Precise event) event=0xd0,period=2000003,umask=0x81 00 This event counts the number of load uops retired (Precise Event) (Precise event) mem_uops_retired.all_stores cache All retired store uops. (Precise Event - PEBS) (Precise event) event=0xd0,period=2000003,umask=0x82 00 This event counts the number of store uops retired. (Precise Event - PEBS) (Precise event) mem_uops_retired.lock_loads cache Retired load uops with locked access. (Precise Event - PEBS) (Precise event) event=0xd0,period=100007,umask=0x21 00 mem_uops_retired.split_loads cache Retired load uops that split across a cacheline boundary. (Precise Event - PEBS) (Precise event) event=0xd0,period=100003,umask=0x41 00 This event counts line-splitted load uops retired to the architected path. A line split is across 64B cache-line which includes a page split (4K). (Precise Event - PEBS) (Precise event) mem_uops_retired.split_stores cache Retired store uops that split across a cacheline boundary. (Precise Event - PEBS) (Precise event) event=0xd0,period=100003,umask=0x42 00 This event counts line-splitted store uops retired to the architected path. A line split is across 64B cache-line which includes a page split (4K). (Precise Event - PEBS) (Precise event) mem_uops_retired.stlb_miss_loads cache Retired load uops that miss the STLB. (Precise Event - PEBS) (Precise event) event=0xd0,period=100003,umask=0x11 00 mem_uops_retired.stlb_miss_stores cache Retired store uops that miss the STLB. (Precise Event - PEBS) (Precise event) event=0xd0,period=100003,umask=0x12 00 offcore_requests.demand_code_rd cache Cacheable and noncacheable code read requests event=0xb0,period=100003,umask=0x2 00 offcore_response.all_code_rd.llc_hit.hitm_other_core cache Counts demand & prefetch code reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c0244 00 offcore_response.all_code_rd.llc_hit.snoop_miss cache Counts demand & prefetch code reads that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c0244 00 offcore_response.all_data_rd.llc_hit.snoop_miss cache Counts demand & prefetch data reads that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c0091 00 offcore_response.all_pf_code_rd.llc_hit.any_response cache Counts all prefetch code reads that hit in the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c0240 00 offcore_response.all_pf_code_rd.llc_hit.hitm_other_core cache Counts prefetch code reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c0240 00 offcore_response.all_pf_code_rd.llc_hit.hit_other_core_no_fwd cache Counts prefetch code reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c0240 00 offcore_response.all_pf_code_rd.llc_hit.no_snoop_needed cache Counts prefetch code reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c0240 00 offcore_response.all_pf_code_rd.llc_hit.snoop_miss cache Counts prefetch code reads that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c0240 00 offcore_response.all_pf_data_rd.llc_hit.any_response cache Counts all prefetch data reads that hit in the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c0090 00 offcore_response.all_pf_data_rd.llc_hit.snoop_miss cache Counts prefetch data reads that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c0090 00 offcore_response.all_pf_rfo.llc_hit.any_response cache Counts all prefetch RFOs that hit in the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c0120 00 offcore_response.all_pf_rfo.llc_hit.hitm_other_core cache Counts prefetch RFOs that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c0120 00 offcore_response.all_pf_rfo.llc_hit.hit_other_core_no_fwd cache Counts prefetch RFOs that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c0120 00 offcore_response.all_pf_rfo.llc_hit.no_snoop_needed cache Counts prefetch RFOs that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c0120 00 offcore_response.all_pf_rfo.llc_hit.snoop_miss cache Counts prefetch RFOs that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c0120 00 offcore_response.all_reads.any_response cache Counts all data/code/rfo references (demand & prefetch) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x000107F7 00 offcore_response.all_reads.llc_hit.hitm_other_core cache Counts data/code/rfo reads (demand & prefetch) that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c03f7 00 offcore_response.all_reads.llc_hit.hit_other_core_no_fwd cache Counts data/code/rfo reads (demand & prefetch) that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c03f7 00 offcore_response.all_reads.llc_hit.no_snoop_needed cache Counts data/code/rfo reads (demand & prefetch) that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c03f7 00 offcore_response.all_reads.llc_hit.snoop_miss cache Counts data/code/rfo reads (demand & prefetch) that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c03f7 00 offcore_response.all_rfo.any_response cache Counts all demand & prefetch prefetch RFOs event=0xb7,period=100003,umask=0x1,offcore_rsp=0x00010122 00 offcore_response.all_rfo.llc_hit.hitm_other_core cache Counts demand & prefetch RFOs that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c0122 00 offcore_response.all_rfo.llc_hit.hit_other_core_no_fwd cache Counts demand & prefetch RFOs that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c0122 00 offcore_response.all_rfo.llc_hit.snoop_miss cache Counts demand & prefetch RFOs that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c0122 00 offcore_response.corewb.any_response cache OFFCORE_RESPONSE.COREWB.ANY_RESPONSE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10008 00 offcore_response.data_in.any_response cache REQUEST = DATA_INTO_CORE and RESPONSE = ANY_RESPONSE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10433 00 offcore_response.demand_code_rd.llc_hit.hitm_other_core cache Counts demand code reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c0004 00 offcore_response.demand_code_rd.llc_hit.hit_other_core_no_fwd cache Counts demand code reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c0004 00 offcore_response.demand_code_rd.llc_hit.snoop_miss cache Counts demand code reads that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c0004 00 offcore_response.demand_data_rd.any_response cache Counts all demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x00010001 00 offcore_response.demand_data_rd.llc_hit.snoop_miss cache Counts demand data reads that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c0001 00 offcore_response.demand_rfo.any_response cache Counts all demand rfo's event=0xb7,period=100003,umask=0x1,offcore_rsp=0x00010002 00 offcore_response.demand_rfo.llc_hit.hit_other_core_no_fwd cache Counts demand data writes (RFOs) that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c0002 00 offcore_response.demand_rfo.llc_hit.snoop_miss cache Counts demand data writes (RFOs) that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c0002 00 offcore_response.demand_rfo.llc_hit_m.hitm cache REQUEST = DEMAND_RFO and RESPONSE = LLC_HIT_M and SNOOP = HITM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040002 00 offcore_response.other.portio_mmio_uc cache Counts miscellaneous accesses that include port i/o, MMIO and uncacheable memory accesses event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2380408000 00 offcore_response.pf_ifetch.any_response cache REQUEST = PF_RFO and RESPONSE = ANY_RESPONSE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10040 00 offcore_response.pf_l2_code_rd.llc_hit.hitm_other_core cache Counts prefetch (that bring data to L2) code reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c0040 00 offcore_response.pf_l2_code_rd.llc_hit.hit_other_core_no_fwd cache Counts prefetch (that bring data to L2) code reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c0040 00 offcore_response.pf_l2_code_rd.llc_hit.no_snoop_needed cache Counts prefetch (that bring data to L2) code reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c0040 00 offcore_response.pf_l2_code_rd.llc_hit.snoop_miss cache Counts prefetch (that bring data to L2) code reads that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c0040 00 offcore_response.pf_l2_data_rd.llc_hit.any_response cache Counts all prefetch (that bring data to L2) data reads that hit in the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c0010 00 offcore_response.pf_l2_rfo.llc_hit.any_response cache Counts all prefetch (that bring data to L2) RFOs that hit in the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c0020 00 offcore_response.pf_l2_rfo.llc_hit.hitm_other_core cache Counts prefetch (that bring data to L2) RFOs that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c0020 00 offcore_response.pf_l2_rfo.llc_hit.hit_other_core_no_fwd cache Counts prefetch (that bring data to L2) RFOs that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c0020 00 offcore_response.pf_l2_rfo.llc_hit.no_snoop_needed cache Counts prefetch (that bring data to L2) RFOs that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c0020 00 offcore_response.pf_l2_rfo.llc_hit.snoop_miss cache Counts prefetch (that bring data to L2) RFOs that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c0020 00 offcore_response.pf_llc_code_rd.llc_hit.hitm_other_core cache Counts prefetch (that bring data to LLC only) code reads that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c0200 00 offcore_response.pf_llc_code_rd.llc_hit.hit_other_core_no_fwd cache Counts prefetch (that bring data to LLC only) code reads that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c0200 00 offcore_response.pf_llc_code_rd.llc_hit.no_snoop_needed cache Counts prefetch (that bring data to LLC only) code reads that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c0200 00 offcore_response.pf_llc_code_rd.llc_hit.snoop_miss cache Counts prefetch (that bring data to LLC only) code reads that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c0200 00 offcore_response.pf_llc_data_rd.llc_hit.any_response cache Counts all prefetch (that bring data to LLC only) data reads that hit in the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c0080 00 offcore_response.pf_llc_rfo.llc_hit.any_response cache Counts all prefetch (that bring data to LLC only) RFOs that hit in the LLC event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3f803c0100 00 offcore_response.pf_llc_rfo.llc_hit.hitm_other_core cache Counts prefetch (that bring data to LLC only) RFOs that hit in the LLC and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003c0100 00 offcore_response.pf_llc_rfo.llc_hit.hit_other_core_no_fwd cache Counts prefetch (that bring data to LLC only) RFOs that hit in the LLC and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003c0100 00 offcore_response.pf_llc_rfo.llc_hit.no_snoop_needed cache Counts prefetch (that bring data to LLC only) RFOs that hit in the LLC and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003c0100 00 offcore_response.pf_llc_rfo.llc_hit.snoop_miss cache Counts prefetch (that bring data to LLC only) RFOs that hit in the LLC and the snoops sent to sibling cores return clean response event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2003c0100 00 offcore_response.pf_l_data_rd.any_response cache REQUEST = PF_LLC_DATA_RD and RESPONSE = ANY_RESPONSE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10080 00 offcore_response.pf_l_ifetch.any_response cache REQUEST = PF_LLC_IFETCH and RESPONSE = ANY_RESPONSE event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10200 00 idq.ms_cycles frontend Cycles when uops are being delivered to Instruction Decode Queue (IDQ) while Microcode Sequencer (MS) is busy event=0x79,cmask=1,period=2000003,umask=0x30 00 This event counts cycles during which the microcode sequencer assisted the front-end in delivering uops. Microcode assists are used for complex instructions or scenarios that can't be handled by the standard decoder. Using other instructions, if possible, will usually improve performance. See the Intel(R) 64 and IA-32 Architectures Optimization Reference Manual for more information offcore_response.all_pf_code_rd.llc_miss.dram memory Counts all prefetch code reads that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x300400240 00 offcore_response.all_pf_data_rd.llc_miss.dram memory Counts all prefetch data reads that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x300400090 00 offcore_response.all_pf_rfo.llc_miss.dram memory Counts all prefetch RFOs that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x300400120 00 offcore_response.all_rfo.llc_miss.dram memory Counts all demand & prefetch RFOs that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x300400122 00 offcore_response.any_request.llc_miss_local.dram memory REQUEST = ANY_REQUEST and RESPONSE = LLC_MISS_LOCAL and SNOOP = DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1f80408fff 00 This event counts any requests that miss the LLC where the data was returned from local DRAM offcore_response.data_in_socket.llc_miss.local_dram memory Counts LLC replacements event=0xb7,period=100003,umask=0x1,offcore_rsp=0x6004001b3 00 This event counts all data requests (demand/prefetch data reads and demand data writes (RFOs) that miss the LLC where the data is returned from local DRAM offcore_response.data_in_socket.llc_miss_local.any_llc_hit memory REQUEST = DATA_IN_SOCKET and RESPONSE = LLC_MISS_LOCAL and SNOOP = ANY_LLC_HIT event=0xb7,period=100003,umask=0x1,offcore_rsp=0x17004001b3 00 offcore_response.demand_ifetch.llc_miss_local.dram memory REQUEST = DEMAND_IFETCH and RESPONSE = LLC_MISS_LOCAL and SNOOP = DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1f80400004 00 offcore_response.demand_rfo.llc_miss.dram memory Counts demand data writes (RFOs) that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x300400002 00 offcore_response.pf_data_rd.llc_miss_local.dram memory REQUEST = PF_DATA_RD and RESPONSE = LLC_MISS_LOCAL and SNOOP = DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1f80400010 00 offcore_response.pf_ifetch.llc_miss_local.dram memory REQUEST = PF_RFO and RESPONSE = LLC_MISS_LOCAL and SNOOP = DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1f80400040 00 offcore_response.pf_l2_code_rd.llc_miss.dram memory Counts all prefetch (that bring data to L2) code reads that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x300400040 00 offcore_response.pf_l2_data_rd.llc_miss.dram memory Counts prefetch (that bring data to L2) data reads that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x300400010 00 offcore_response.pf_l2_rfo.llc_miss.dram memory Counts all prefetch (that bring data to L2) RFOs that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x300400020 00 offcore_response.pf_llc_code_rd.llc_miss.dram memory Counts all prefetch (that bring data to LLC only) code reads that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x300400200 00 offcore_response.pf_llc_data_rd.llc_miss.dram memory Counts all prefetch (that bring data to LLC only) data reads that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x300400080 00 offcore_response.pf_llc_rfo.llc_miss.dram memory Counts all prefetch (that bring data to LLC only) RFOs that miss the LLC and the data returned from dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x300400100 00 offcore_response.pf_l_data_rd.llc_miss_local.dram memory REQUEST = PF_LLC_DATA_RD and RESPONSE = LLC_MISS_LOCAL and SNOOP = DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1f80400080 00 offcore_response.pf_l_ifetch.llc_miss_local.dram memory REQUEST = PF_LLC_IFETCH and RESPONSE = LLC_MISS_LOCAL and SNOOP = DRAM event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1f80400200 00 page_walks.llc_miss memory Number of any page walk that had a miss in LLC. Does not necessary cause a SUSPEND event=0xbe,period=100003,umask=0x1 00 br_inst_retired.conditional pipeline Conditional branch instructions retired. (Precise Event - PEBS) (Precise event) event=0xc4,period=400009,umask=0x1 00 br_inst_retired.near_call pipeline Direct and indirect near call instructions retired. (Precise Event - PEBS) (Precise event) event=0xc4,period=100007,umask=0x2 00 br_inst_retired.near_call_r3 pipeline Direct and indirect macro near call instructions retired (captured in ring 3). (Precise Event - PEBS) (Precise event) event=0xc4,period=100007,umask=0x2 00 br_inst_retired.near_return pipeline Return instructions retired. (Precise Event - PEBS) (Precise event) event=0xc4,period=100007,umask=0x8 00 br_inst_retired.near_taken pipeline Taken branch instructions retired. (Precise Event - PEBS) (Precise event) event=0xc4,period=400009,umask=0x20 00 br_misp_retired.conditional pipeline Mispredicted conditional branch instructions retired. (Precise Event - PEBS) (Precise event) event=0xc5,period=400009,umask=0x1 00 br_misp_retired.near_call pipeline Direct and indirect mispredicted near call instructions retired. (Precise Event - PEBS) (Precise event) event=0xc5,period=100007,umask=0x2 00 br_misp_retired.not_taken pipeline Mispredicted not taken branch instructions retired.(Precise Event - PEBS) (Precise event) event=0xc5,period=400009,umask=0x10 00 br_misp_retired.taken pipeline Mispredicted taken branch instructions retired. (Precise Event - PEBS) (Precise event) event=0xc5,period=400009,umask=0x20 00 ld_blocks.store_forward pipeline Cases when loads get true Block-on-Store blocking code preventing store forwarding event=0x3,period=100003,umask=0x2 00 This event counts loads that followed a store to the same address, where the data could not be forwarded inside the pipeline from the store to the load. The most common reason why store forwarding would be blocked is when a load's address range overlaps with a preceding smaller uncompleted store. See the table of not supported store forwards in the Intel(R) 64 and IA-32 Architectures Optimization Reference Manual. The penalty for blocked store forwarding is that the load must wait for the store to complete before it can be issued partial_rat_stalls.flags_merge_uop_cycles pipeline Performance sensitive flags-merging uops added by Sandy Bridge u-arch event=0x59,cmask=1,period=2000003,umask=0x20 00 This event counts the number of cycles spent executing performance-sensitive flags-merging uops. For example, shift CL (merge_arith_flags). For more details, See the Intel(R) 64 and IA-32 Architectures Optimization Reference Manual partial_rat_stalls.slow_lea_window pipeline Cycles with at least one slow LEA uop being allocated event=0x59,period=2000003,umask=0x40 00 This event counts the number of cycles with at least one slow LEA uop being allocated. A uop is generally considered as slow LEA if it has three sources (for example, two sources and immediate) regardless of whether it is a result of LEA instruction or not. Examples of the slow LEA uop are or uops with base, index, and offset source operands using base and index reqisters, where base is EBR/RBP/R13, using RIP relative or 16-bit addressing modes. See the Intel(R) 64 and IA-32 Architectures Optimization Reference Manual for more details about slow LEA instructions uops_retired.all pipeline Actually retired uops. (Precise Event - PEBS) (Precise event) event=0xc2,period=2000003,umask=0x1 00 This event counts the number of micro-ops retired. (Precise Event) (Precise event) uops_retired.retire_slots pipeline Retirement slots used. (Precise Event - PEBS) (Precise event) event=0xc2,period=2000003,umask=0x2 00 This event counts the number of retirement slots used each cycle. There are potentially 4 slots that can be used each cycle - meaning, 4 micro-ops or 4 instructions could retire each cycle. This event is used in determining the 'Retiring' category of the Top-Down pipeline slots characterization. (Precise Event - PEBS) (Precise event) mem_load_l3_miss_retired.remote_pmm cache Retired load instructions with remote Intel(R) Optane(TM) DC persistent memory as the data source where the data request missed all caches event=0xd3,period=100007,umask=0x10 00 Counts retired load instructions with remote Intel(R) Optane(TM) DC persistent memory as the data source and the data request missed L3 mem_load_retired.local_pmm cache Retired load instructions with local Intel(R) Optane(TM) DC persistent memory as the data source where the data request missed all caches Supports address when precise (Precise event) event=0xd1,period=1000003,umask=0x80 00 Counts retired load instructions with local Intel(R) Optane(TM) DC persistent memory as the data source and the data request missed L3 Supports address when precise (Precise event) ocr.demand_data_rd.local_socket_pmm other Counts demand data reads that were supplied by PMM attached to this socket, whether or not in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts PMM accesses that are controlled by the close or distant SNC Cluster event=0x2a,period=100003,umask=0x1,offcore_rsp=0x700C00001 00 ocr.demand_data_rd.pmm other Counts demand data reads that were supplied by PMM event=0x2a,period=100003,umask=0x1,offcore_rsp=0x703C00001 00 ocr.demand_data_rd.remote_pmm other Counts demand data reads that were supplied by PMM attached to another socket event=0x2a,period=100003,umask=0x1,offcore_rsp=0x703000001 00 ocr.reads_to_core.local_socket_pmm other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by PMM attached to this socket, whether or not in Sub NUMA Cluster(SNC) Mode. In SNC Mode counts PMM accesses that are controlled by the close or distant SNC Cluster event=0x2a,period=100003,umask=0x1,offcore_rsp=0x700C04477 00 ocr.reads_to_core.remote_pmm other Counts all (cacheable) data read, code read and RFO requests including demands and prefetches to the core caches (L1 or L2) that were supplied by PMM attached to another socket event=0x2a,period=100003,umask=0x1,offcore_rsp=0x703004477 00 amx_ops_retired.bf16 pipeline AMX retired arithmetic BF16 operations event=0xce,period=1000003,umask=0x2 00 Number of AMX-based retired arithmetic bfloat16 (BF16) floating-point operations. Counts TDPBF16PS FP instructions. SW to use operation multiplier of 4 amx_ops_retired.int8 pipeline AMX retired arithmetic integer 8-bit operations event=0xce,period=1000003,umask=0x1 00 Number of AMX-based retired arithmetic integer operations of 8-bit width source operands. Counts TDPB[SS,UU,US,SU]D instructions. SW should use operation multiplier of 8 unc_iio_bandwidth_out.part0_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x30 01 unc_iio_bandwidth_out.part1_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x31 01 unc_iio_bandwidth_out.part2_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x32 01 unc_iio_bandwidth_out.part3_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x33 01 unc_iio_bandwidth_out.part4_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x34 01 unc_iio_bandwidth_out.part5_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x35 01 unc_iio_bandwidth_out.part6_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x36 01 unc_iio_bandwidth_out.part7_freerun uncore io Free running counter that increments for every 32 bytes of data sent from the IO agent to the SOC event=0xff,umask=0x37 01 core_reject_l2q.all cache Counts the number of request that were not accepted into the L2Q because the L2Q is FULL event=0x31,period=200003 00 Counts the number of (demand and L1 prefetchers) core requests rejected by the L2Q due to a full or nearly full w condition which likely indicates back pressure from L2Q. It also counts requests that would have gone directly to the XQ, but are rejected due to a full or nearly full condition, indicating back pressure from the IDI link. The L2Q may also reject transactions from a core to insure fairness between cores, or to delay a core?s dirty eviction when the address conflicts incoming external snoops. (Note that L2 prefetcher requests that are dropped are not counted by this event.) fetch_stall.icache_fill_pending_cycles cache Cycles code-fetch stalled due to an outstanding ICache miss event=0x86,period=200003,umask=0x4 00 Counts cycles that fetch is stalled due to an outstanding ICache miss. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes due to an ICache miss. Note: this event is not the same as the total number of cycles spent retrieving instruction cache lines from the memory hierarchy. Counts cycles that fetch is stalled due to any reason. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes. This will include cycles due to an ITLB miss, ICache miss and other events l2_reject_xq.all cache Counts the number of request from the L2 that were not accepted into the XQ event=0x30,period=200003 00 This event counts the number of demand and prefetch transactions that the L2 XQ rejects due to a full or near full condition which likely indicates back pressure from the IDI link. The XQ may reject transactions from the L2Q (non-cacheable requests), BBS (L2 misses) and WOB (L2 write-back victims) longest_lat_cache.miss cache L2 cache request misses event=0x2e,period=200003,umask=0x41 00 This event counts the total number of L2 cache references and the number of L2 cache misses respectively longest_lat_cache.reference cache L2 cache requests from this core event=0x2e,period=200003,umask=0x4f 00 This event counts requests originating from the core that references a cache line in the L2 cache mem_uops_retired.all_loads cache All Loads event=0x4,period=200003,umask=0x40 00 This event counts the number of load ops retired mem_uops_retired.all_stores cache All Stores event=0x4,period=200003,umask=0x80 00 This event counts the number of store ops retired mem_uops_retired.hitm cache Cross core or cross module hitm (Precise event) event=0x4,period=200003,umask=0x20 00 This event counts the number of load ops retired that got data from the other core or from the other module (Precise event) mem_uops_retired.l1_miss_loads cache Loads missed L1 event=0x4,period=200003,umask=0x1 00 This event counts the number of load ops retired that miss in L1 Data cache. Note that prefetch misses will not be counted mem_uops_retired.l2_hit_loads cache Loads hit L2 (Precise event) event=0x4,period=200003,umask=0x2 00 This event counts the number of load ops retired that hit in the L2 (Precise event) mem_uops_retired.l2_miss_loads cache Loads missed L2 (Precise event) event=0x4,period=100007,umask=0x4 00 This event counts the number of load ops retired that miss in the L2 (Precise event) mem_uops_retired.utlb_miss cache Loads missed UTLB event=0x4,period=200003,umask=0x10 00 This event counts the number of load ops retired that had UTLB miss offcore_response cache Offcore response can be programmed only with a specific pair of event select and counter MSR, and with specific event codes and predefine mask bit value in a dedicated MSR to specify attributes of the offcore transaction event=0xb7,period=100007,umask=0x1 00 Offcore response can be programmed only with a specific pair of event select and counter MSR, and with specific event codes and predefine mask bit value in a dedicated MSR to specify attributes of the offcore transaction offcore_response.any_code_rd.any_response cache Counts any code reads (demand & prefetch) that have any response type event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010044 00 offcore_response.any_code_rd.l2_miss.any cache Counts any code reads (demand & prefetch) that miss L2 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1680000044 00 offcore_response.any_code_rd.l2_miss.hitm_other_core cache Counts any code reads (demand & prefetch) that hit in the other module where modified copies were found in other core's L1 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000000044 00 offcore_response.any_code_rd.l2_miss.hit_other_core_no_fwd cache Counts any code reads (demand & prefetch) that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400000044 00 offcore_response.any_code_rd.l2_miss.snoop_miss cache Counts any code reads (demand & prefetch) that miss L2 with a snoop miss response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000044 00 offcore_response.any_data_rd.any_response cache Counts any data read (demand & prefetch) that have any response type event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000013091 00 offcore_response.any_data_rd.l2_miss.any cache Counts any data read (demand & prefetch) that miss L2 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1680003091 00 offcore_response.any_data_rd.l2_miss.hitm_other_core cache Counts any data read (demand & prefetch) that hit in the other module where modified copies were found in other core's L1 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000003091 00 offcore_response.any_data_rd.l2_miss.hit_other_core_no_fwd cache Counts any data read (demand & prefetch) that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400003091 00 offcore_response.any_data_rd.l2_miss.snoop_miss cache Counts any data read (demand & prefetch) that miss L2 with a snoop miss response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200003091 00 offcore_response.any_request.any_response cache Counts any request that have any response type event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000018008 00 offcore_response.any_request.l2_miss.hitm_other_core cache Counts any request that hit in the other module where modified copies were found in other core's L1 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000008008 00 offcore_response.any_request.l2_miss.hit_other_core_no_fwd cache Counts any request that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400008008 00 offcore_response.any_request.l2_miss.snoop_miss cache Counts any request that miss L2 with a snoop miss response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200008008 00 offcore_response.any_rfo.any_response cache Counts any rfo reads (demand & prefetch) that have any response type event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010022 00 offcore_response.any_rfo.l2_miss.any cache Counts any rfo reads (demand & prefetch) that miss L2 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1680000022 00 offcore_response.any_rfo.l2_miss.hitm_other_core cache Counts any rfo reads (demand & prefetch) that hit in the other module where modified copies were found in other core's L1 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000000022 00 offcore_response.any_rfo.l2_miss.hit_other_core_no_fwd cache Counts any rfo reads (demand & prefetch) that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400000022 00 offcore_response.any_rfo.l2_miss.snoop_miss cache Counts any rfo reads (demand & prefetch) that miss L2 with a snoop miss response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000022 00 offcore_response.corewb.l2_miss.any cache Counts writeback (modified to exclusive) that miss L2 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1680000008 00 offcore_response.corewb.l2_miss.no_snoop_needed cache Counts writeback (modified to exclusive) that miss L2 with no details on snoop-related information event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0080000008 00 offcore_response.demand_code_rd.any_response cache Counts demand and DCU prefetch instruction cacheline that have any response type event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010004 00 offcore_response.demand_code_rd.l2_miss.any cache Counts demand and DCU prefetch instruction cacheline that miss L2 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1680000004 00 offcore_response.demand_code_rd.l2_miss.hit_other_core_no_fwd cache Counts demand and DCU prefetch instruction cacheline that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400000004 00 offcore_response.demand_code_rd.l2_miss.snoop_miss cache Counts demand and DCU prefetch instruction cacheline that miss L2 with a snoop miss response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000004 00 offcore_response.demand_code_rd.outstanding cache Counts demand and DCU prefetch instruction cacheline that are are outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000004 00 offcore_response.demand_data_rd.any_response cache Counts demand and DCU prefetch data read that have any response type event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000010001 00 offcore_response.demand_data_rd.l2_miss.any cache Counts demand and DCU prefetch data read that miss L2 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1680000001 00 offcore_response.demand_data_rd.l2_miss.hitm_other_core cache Counts demand and DCU prefetch data read that hit in the other module where modified copies were found in other core's L1 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000000001 00 offcore_response.demand_data_rd.l2_miss.hit_other_core_no_fwd cache Counts demand and DCU prefetch data read that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400000001 00 offcore_response.demand_data_rd.l2_miss.snoop_miss cache Counts demand and DCU prefetch data read that miss L2 with a snoop miss response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000001 00 offcore_response.demand_data_rd.outstanding cache Counts demand and DCU prefetch data read that are are outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000001 00 offcore_response.demand_rfo.l2_miss.any cache Counts demand and DCU prefetch RFOs that miss L2 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1680000002 00 offcore_response.demand_rfo.l2_miss.hitm_other_core cache Counts demand and DCU prefetch RFOs that hit in the other module where modified copies were found in other core's L1 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000000002 00 offcore_response.demand_rfo.l2_miss.hit_other_core_no_fwd cache Counts demand and DCU prefetch RFOs that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400000002 00 offcore_response.demand_rfo.l2_miss.snoop_miss cache Counts demand and DCU prefetch RFOs that miss L2 with a snoop miss response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000002 00 offcore_response.demand_rfo.outstanding cache Counts demand and DCU prefetch RFOs that are are outstanding, per cycle, from the time of the L2 miss to when any response is received event=0xb7,period=100007,umask=0x1,offcore_rsp=0x4000000002 00 offcore_response.partial_reads.l2_miss.any cache Counts demand reads of partial cache lines (including UC and WC) that miss L2 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1680000080 00 offcore_response.partial_writes.l2_miss.any cache Countsof demand RFO requests to write to partial cache lines that miss L2 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1680000100 00 offcore_response.pf_l1_data_rd.any_response cache Counts DCU hardware prefetcher data read that have any response type event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0000012000 00 offcore_response.pf_l1_data_rd.l2_miss.any cache Counts DCU hardware prefetcher data read that miss L2 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1680002000 00 offcore_response.pf_l1_data_rd.l2_miss.hitm_other_core cache Counts DCU hardware prefetcher data read that hit in the other module where modified copies were found in other core's L1 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000002000 00 offcore_response.pf_l1_data_rd.l2_miss.hit_other_core_no_fwd cache Counts DCU hardware prefetcher data read that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400002000 00 offcore_response.pf_l1_data_rd.l2_miss.snoop_miss cache Counts DCU hardware prefetcher data read that miss L2 with a snoop miss response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200002000 00 offcore_response.pf_l2_code_rd.l2_miss.any cache Counts code reads generated by L2 prefetchers that miss L2 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1680000040 00 offcore_response.pf_l2_code_rd.l2_miss.hit_other_core_no_fwd cache Counts code reads generated by L2 prefetchers that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400000040 00 offcore_response.pf_l2_code_rd.l2_miss.snoop_miss cache Counts code reads generated by L2 prefetchers that miss L2 with a snoop miss response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000040 00 offcore_response.pf_l2_data_rd.l2_miss.any cache Counts data cacheline reads generated by L2 prefetchers that miss L2 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1680000010 00 offcore_response.pf_l2_data_rd.l2_miss.hitm_other_core cache Counts data cacheline reads generated by L2 prefetchers that hit in the other module where modified copies were found in other core's L1 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000000010 00 offcore_response.pf_l2_data_rd.l2_miss.hit_other_core_no_fwd cache Counts data cacheline reads generated by L2 prefetchers that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400000010 00 offcore_response.pf_l2_data_rd.l2_miss.snoop_miss cache Counts data cacheline reads generated by L2 prefetchers that miss L2 with a snoop miss response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000010 00 offcore_response.pf_l2_rfo.l2_miss.any cache Counts RFO requests generated by L2 prefetchers that miss L2 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1680000020 00 offcore_response.pf_l2_rfo.l2_miss.hitm_other_core cache Counts RFO requests generated by L2 prefetchers that hit in the other module where modified copies were found in other core's L1 cache event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1000000020 00 offcore_response.pf_l2_rfo.l2_miss.hit_other_core_no_fwd cache Counts RFO requests generated by L2 prefetchers that miss L2 and the snoops to sibling cores hit in either E/S state and the line is not forwarded event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0400000020 00 offcore_response.pf_l2_rfo.l2_miss.snoop_miss cache Counts RFO requests generated by L2 prefetchers that miss L2 with a snoop miss response event=0xb7,period=100007,umask=0x1,offcore_rsp=0x0200000020 00 offcore_response.streaming_stores.l2_miss.any cache Counts streaming store that miss L2 event=0xb7,period=100007,umask=0x1,offcore_rsp=0x1680004800 00 rehabq.any_ld cache Any reissued load uops event=0x3,period=200003,umask=0x40 00 This event counts the number of load uops reissued from Rehabq rehabq.any_st cache Any reissued store uops event=0x3,period=200003,umask=0x80 00 This event counts the number of store uops reissued from Rehabq rehabq.ld_block_std_notready cache Loads blocked due to store data not ready event=0x3,period=200003,umask=0x2 00 This event counts the cases where a forward was technically possible, but did not occur because the store data was not available at the right time rehabq.ld_block_st_forward cache Loads blocked due to store forward restriction (Precise event) event=0x3,period=200003,umask=0x1 00 This event counts the number of retired loads that were prohibited from receiving forwarded data from the store because of address mismatch (Precise event) rehabq.ld_splits cache Load uops that split cache line boundary (Precise event) event=0x3,period=200003,umask=0x8 00 This event counts the number of retire loads that experienced cache line boundary splits (Precise event) rehabq.lock cache Uops with lock semantics event=0x3,period=200003,umask=0x10 00 This event counts the number of retired memory operations with lock semantics. These are either implicit locked instructions such as the XCHG instruction or instructions with an explicit LOCK prefix (0xF0) rehabq.sta_full cache Store address buffer full event=0x3,period=200003,umask=0x20 00 This event counts the number of retired stores that are delayed because there is not a store address buffer available rehabq.st_splits cache Store uops that split cache line boundary event=0x3,period=200003,umask=0x4 00 This event counts the number of retire stores that experienced cache line boundary splits machine_clears.fp_assist floating point Stalls due to FP assists event=0xc3,period=200003,umask=0x4 00 This event counts the number of times that pipeline stalled due to FP operations needing assists baclears.all frontend Counts the number of baclears event=0xe6,period=200003,umask=0x1 00 The BACLEARS event counts the number of times the front end is resteered, mainly when the Branch Prediction Unit cannot provide a correct prediction and this is corrected by the Branch Address Calculator at the front end. The BACLEARS.ANY event counts the number of baclears for any type of branch baclears.cond frontend Counts the number of JCC baclears event=0xe6,period=200003,umask=0x10 00 The BACLEARS event counts the number of times the front end is resteered, mainly when the Branch Prediction Unit cannot provide a correct prediction and this is corrected by the Branch Address Calculator at the front end. The BACLEARS.COND event counts the number of JCC (Jump on Conditional Code) baclears baclears.return frontend Counts the number of RETURN baclears event=0xe6,period=200003,umask=0x8 00 The BACLEARS event counts the number of times the front end is resteered, mainly when the Branch Prediction Unit cannot provide a correct prediction and this is corrected by the Branch Address Calculator at the front end. The BACLEARS.RETURN event counts the number of RETURN baclears decode_restriction.predecode_wrong frontend Counts the number of times a decode restriction reduced the decode throughput due to wrong instruction length prediction event=0xe9,period=200003,umask=0x1 00 Counts the number of times a decode restriction reduced the decode throughput due to wrong instruction length prediction icache.accesses frontend Instruction fetches event=0x80,period=200003,umask=0x3 00 This event counts all instruction fetches, not including most uncacheable fetches icache.hit frontend Instruction fetches from Icache event=0x80,period=200003,umask=0x1 00 This event counts all instruction fetches from the instruction cache icache.misses frontend Icache miss event=0x80,period=200003,umask=0x2 00 This event counts all instruction fetches that miss the Instruction cache or produce memory requests. This includes uncacheable fetches. An instruction fetch miss is counted only once and not once for every cycle it is outstanding ms_decoded.ms_entry frontend Counts the number of times entered into a ucode flow in the FEC. Includes inserted flows due to front-end detected faults or assists. Speculative count event=0xe7,period=200003,umask=0x1 00 Counts the number of times the MSROM starts a flow of UOPS. It does not count every time a UOP is read from the microcode ROM. The most common case that this counts is when a micro-coded instruction is encountered by the front end of the machine. Other cases include when an instruction encounters a fault, trap, or microcode assist of any sort. The event will count MSROM startups for UOPS that are speculative, and subsequently cleared by branch mispredict or machine clear. Background: UOPS are produced by two mechanisms. Either they are generated by hardware that decodes instructions into UOPS, or they are delivered by a ROM (called the MSROM) that holds UOPS associated with a specific instruction. MSROM UOPS might also be delivered in response to some condition such as a fault or other exceptional condition. This event is an excellent mechanism for detecting instructions that require the use of MSROM instructions machine_clears.memory_ordering memory Stalls due to Memory ordering event=0xc3,period=200003,umask=0x2 00 This event counts the number of times that pipeline was cleared due to memory ordering issues fetch_stall.all other Cycles code-fetch stalled due to any reason event=0x86,period=200003,umask=0x3f 00 Counts cycles that fetch is stalled due to any reason. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes. This will include cycles due to an ITLB miss, ICache miss and other events fetch_stall.itlb_fill_pending_cycles other Cycles code-fetch stalled due to an outstanding ITLB miss event=0x86,period=200003,umask=0x2 00 Counts cycles that fetch is stalled due to an outstanding ITLB miss. That is, the decoder queue is able to accept bytes, but the fetch unit is unable to provide bytes due to an ITLB miss. Note: this event is not the same as page walk cycles to retrieve an instruction translation br_inst_retired.all_branches pipeline Counts the number of branch instructions retired.. (Precise event) event=0xc4,period=200003 00 ALL_BRANCHES counts the number of any branch instructions retired. Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event) br_inst_retired.all_taken_branches pipeline Counts the number of taken branch instructions retired (Must be precise) event=0xc4,period=200003,umask=0x80 00 ALL_TAKEN_BRANCHES counts the number of all taken branch instructions retired. Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Must be precise) br_inst_retired.call pipeline Counts the number of near CALL branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xf9 00 CALL counts the number of near CALL branch instructions retired. Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event) br_inst_retired.far_branch pipeline Counts the number of far branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xbf 00 FAR counts the number of far branch instructions retired. Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event) br_inst_retired.ind_call pipeline Counts the number of near indirect CALL branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xfb 00 IND_CALL counts the number of near indirect CALL branch instructions retired. Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event) br_inst_retired.jcc pipeline Counts the number of JCC branch instructions retired (Precise event) event=0xc4,period=200003,umask=0x7e 00 JCC counts the number of conditional branch (JCC) instructions retired. Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event) br_inst_retired.non_return_ind pipeline Counts the number of near indirect JMP and near indirect CALL branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xeb 00 NON_RETURN_IND counts the number of near indirect JMP and near indirect CALL branch instructions retired. Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event) br_inst_retired.rel_call pipeline Counts the number of near relative CALL branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xfd 00 REL_CALL counts the number of near relative CALL branch instructions retired. Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event) br_inst_retired.return pipeline Counts the number of near RET branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xf7 00 RETURN counts the number of near RET branch instructions retired. Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event) br_inst_retired.taken_jcc pipeline Counts the number of taken JCC branch instructions retired (Precise event) event=0xc4,period=200003,umask=0xfe 00 TAKEN_JCC counts the number of taken conditional branch (JCC) instructions retired. Branch prediction predicts the branch target and enables the processor to begin executing instructions long before the branch true execution path is known. All branches utilize the branch prediction unit (BPU) for prediction. This unit predicts the target address not only based on the EIP of the branch but also based on the execution path through which execution reached this EIP. The BPU can efficiently predict the following branch types: conditional branches, direct calls and jumps, indirect calls and jumps, returns (Precise event) br_misp_retired.all_branches pipeline Counts the number of mispredicted branch instructions retired (Precise event) event=0xc5,period=200003 00 ALL_BRANCHES counts the number of any mispredicted branch instructions retired. This umask is an architecturally defined event. This event counts the number of retired branch instructions that were mispredicted by the processor, categorized by type. A branch misprediction occurs when the processor predicts that the branch would be taken, but it is not, or vice-versa. When the misprediction is discovered, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path (Precise event) br_misp_retired.ind_call pipeline Counts the number of mispredicted near indirect CALL branch instructions retired (Precise event) event=0xc5,period=200003,umask=0xfb 00 IND_CALL counts the number of mispredicted near indirect CALL branch instructions retired. This event counts the number of retired branch instructions that were mispredicted by the processor, categorized by type. A branch misprediction occurs when the processor predicts that the branch would be taken, but it is not, or vice-versa. When the misprediction is discovered, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path (Precise event) br_misp_retired.jcc pipeline Counts the number of mispredicted JCC branch instructions retired (Precise event) event=0xc5,period=200003,umask=0x7e 00 JCC counts the number of mispredicted conditional branches (JCC) instructions retired. This event counts the number of retired branch instructions that were mispredicted by the processor, categorized by type. A branch misprediction occurs when the processor predicts that the branch would be taken, but it is not, or vice-versa. When the misprediction is discovered, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path (Precise event) br_misp_retired.non_return_ind pipeline Counts the number of mispredicted near indirect JMP and near indirect CALL branch instructions retired (Precise event) event=0xc5,period=200003,umask=0xeb 00 NON_RETURN_IND counts the number of mispredicted near indirect JMP and near indirect CALL branch instructions retired. This event counts the number of retired branch instructions that were mispredicted by the processor, categorized by type. A branch misprediction occurs when the processor predicts that the branch would be taken, but it is not, or vice-versa. When the misprediction is discovered, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path (Precise event) br_misp_retired.return pipeline Counts the number of mispredicted near RET branch instructions retired (Precise event) event=0xc5,period=200003,umask=0xf7 00 RETURN counts the number of mispredicted near RET branch instructions retired. This event counts the number of retired branch instructions that were mispredicted by the processor, categorized by type. A branch misprediction occurs when the processor predicts that the branch would be taken, but it is not, or vice-versa. When the misprediction is discovered, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path (Precise event) br_misp_retired.taken_jcc pipeline Counts the number of mispredicted taken JCC branch instructions retired (Precise event) event=0xc5,period=200003,umask=0xfe 00 TAKEN_JCC counts the number of mispredicted taken conditional branch (JCC) instructions retired. This event counts the number of retired branch instructions that were mispredicted by the processor, categorized by type. A branch misprediction occurs when the processor predicts that the branch would be taken, but it is not, or vice-versa. When the misprediction is discovered, all the instructions executed in the wrong (speculative) path must be discarded, and the processor must start fetching from the correct path (Precise event) cpu_clk_unhalted.core pipeline Fixed Counter: Counts the number of unhalted core clock cycles event=0x3c,period=2000003 00 Counts the number of core cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. This event is a component in many key event ratios. The core frequency may change from time to time. For this reason this event may have a changing ratio with regards to time. In systems with a constant core frequency, this event can give you a measurement of the elapsed time while the core was not in halt state by dividing the event count by the core frequency. This event is architecturally defined and is a designated fixed counter. CPU_CLK_UNHALTED.CORE and CPU_CLK_UNHALTED.CORE_P use the core frequency which may change from time to time. CPU_CLK_UNHALTE.REF_TSC and CPU_CLK_UNHALTED.REF are not affected by core frequency changes but counts as if the core is running at the maximum frequency all the time. The fixed events are CPU_CLK_UNHALTED.CORE and CPU_CLK_UNHALTED.REF_TSC and the programmable events are CPU_CLK_UNHALTED.CORE_P and CPU_CLK_UNHALTED.REF cpu_clk_unhalted.core_p pipeline Core cycles when core is not halted event=0x3c,period=2000003 00 This event counts the number of core cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. In mobile systems the core frequency may change from time to time. For this reason this event may have a changing ratio with regards to time cpu_clk_unhalted.ref pipeline Reference cycles when core is not halted event=0x0,umask=0x03,period=2000003 00 This event counts the number of reference cycles that the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. In mobile systems the core frequency may change from time. This event is not affected by core frequency changes but counts as if the core is running at the maximum frequency all the time cpu_clk_unhalted.ref_tsc pipeline Fixed Counter: Counts the number of unhalted reference clock cycles event=0,period=2000003,umask=0x3 00 Counts the number of reference cycles while the core is not in a halt state. The core enters the halt state when it is running the HLT instruction. This event is a component in many key event ratios. The core frequency may change from time. This event is not affected by core frequency changes but counts as if the core is running at the maximum frequency all the time. Divide this event count by core frequency to determine the elapsed time while the core was not in halt state. Divide this event count by core frequency to determine the elapsed time while the core was not in halt state. This event is architecturally defined and is a designated fixed counter. CPU_CLK_UNHALTED.CORE and CPU_CLK_UNHALTED.CORE_P use the core frequency which may change from time to time. CPU_CLK_UNHALTE.REF_TSC and CPU_CLK_UNHALTED.REF are not affected by core frequency changes but counts as if the core is running at the maximum frequency all the time. The fixed events are CPU_CLK_UNHALTED.CORE and CPU_CLK_UNHALTED.REF_TSC and the programmable events are CPU_CLK_UNHALTED.CORE_P and CPU_CLK_UNHALTED.REF cycles_div_busy.all pipeline Cycles the divider is busy. Does not imply a stall waiting for the divider event=0xcd,period=2000003,umask=0x1 00 Cycles the divider is busy.This event counts the cycles when the divide unit is unable to accept a new divide UOP because it is busy processing a previously dispatched UOP. The cycles will be counted irrespective of whether or not another divide UOP is waiting to enter the divide unit (from the RS). This event might count cycles while a divide is in progress even if the RS is empty. The divide instruction is one of the longest latency instructions in the machine. Hence, it has a special event associated with it to help determine if divides are delaying the retirement of instructions inst_retired.any pipeline Fixed Counter: Counts the number of instructions retired event=0xc0,period=2000003 00 This event counts the number of instructions that retire. For instructions that consist of multiple micro-ops, this event counts exactly once, as the last micro-op of the instruction retires. The event continues counting while instructions retire, including during interrupt service routines caused by hardware interrupts, faults or traps. Background: Modern microprocessors employ extensive pipelining and speculative techniques. Since sometimes an instruction is started but never completed, the notion of "retirement" is introduced. A retired instruction is one that commits its states. Or stated differently, an instruction might be abandoned at some point. No instruction is truly finished until it retires. This counter measures the number of completed instructions. The fixed event is INST_RETIRED.ANY and the programmable event is INST_RETIRED.ANY_P inst_retired.any_p pipeline Instructions retired event=0xc0,period=2000003 00 This event counts the number of instructions that retire execution. For instructions that consist of multiple micro-ops, this event counts the retirement of the last micro-op of the instruction. The counter continues counting during hardware interrupts, traps, and inside interrupt handlers machine_clears.all pipeline Counts all machine clears event=0xc3,period=200003,umask=0x8 00 Machine clears happen when something happens in the machine that causes the hardware to need to take special care to get the right answer. When such a condition is signaled on an instruction, the front end of the machine is notified that it must restart, so no more instructions will be decoded from the current path. All instructions "older" than this one will be allowed to finish. This instruction and all "younger" instructions must be cleared, since they must not be allowed to complete. Essentially, the hardware waits until the problematic instruction is the oldest instruction in the machine. This means all older instructions are retired, and all pending stores (from older instructions) are completed. Then the new path of instructions from the front end are allowed to start into the machine. There are many conditions that might cause a machine clear (including the receipt of an interrupt, or a trap or a fault). All those conditions (including but not limited to MACHINE_CLEARS.MEMORY_ORDERING, MACHINE_CLEARS.SMC, and MACHINE_CLEARS.FP_ASSIST) are captured in the ANY event. In addition, some conditions can be specifically counted (i.e. SMC, MEMORY_ORDERING, FP_ASSIST). However, the sum of SMC, MEMORY_ORDERING, and FP_ASSIST machine clears will not necessarily equal the number of ANY machine_clears.smc pipeline Self-Modifying Code detected event=0xc3,period=200003,umask=0x1 00 This event counts the number of times that a program writes to a code section. Self-modifying code causes a severe penalty in all Intel? architecture processors no_alloc_cycles.all pipeline Counts the number of cycles when no uops are allocated for any reason event=0xca,period=200003,umask=0x3f 00 The NO_ALLOC_CYCLES.ALL event counts the number of cycles when the front-end does not provide any instructions to be allocated for any reason. This event indicates the cycles where an allocation stalls occurs, and no UOPS are allocated in that cycle no_alloc_cycles.mispredicts pipeline Counts the number of cycles when no uops are allocated and the alloc pipe is stalled waiting for a mispredicted jump to retire. After the misprediction is detected, the front end will start immediately but the allocate pipe stalls until the mispredicted event=0xca,period=200003,umask=0x4 00 Counts the number of cycles when no uops are allocated and the alloc pipe is stalled waiting for a mispredicted jump to retire. After the misprediction is detected, the front end will start immediately but the allocate pipe stalls until the mispredicted no_alloc_cycles.not_delivered pipeline Counts the number of cycles when no uops are allocated, the IQ is empty, and no other condition is blocking allocation event=0xca,period=200003,umask=0x50 00 The NO_ALLOC_CYCLES.NOT_DELIVERED event is used to measure front-end inefficiencies, i.e. when front-end of the machine is not delivering micro-ops to the back-end and the back-end is not stalled. This event can be used to identify if the machine is truly front-end bound. When this event occurs, it is an indication that the front-end of the machine is operating at less than its theoretical peak performance. Background: We can think of the processor pipeline as being divided into 2 broader parts: Front-end and Back-end. Front-end is responsible for fetching the instruction, decoding into micro-ops (uops) in machine understandable format and putting them into a micro-op queue to be consumed by back end. The back-end then takes these micro-ops, allocates the required resources. When all resources are ready, micro-ops are executed. If the back-end is not ready to accept micro-ops from the front-end, then we do not want to count these as front-end bottlenecks. However, whenever we have bottlenecks in the back-end, we will have allocation unit stalls and eventually forcing the front-end to wait until the back-end is ready to receive more UOPS. This event counts the cycles only when back-end is requesting more uops and front-end is not able to provide them. Some examples of conditions that cause front-end efficiencies are: Icache misses, ITLB misses, and decoder restrictions that limit the front-end bandwidth no_alloc_cycles.rat_stall pipeline Counts the number of cycles when no uops are allocated and a RATstall is asserted event=0xca,period=200003,umask=0x20 00 no_alloc_cycles.rob_full pipeline Counts the number of cycles when no uops are allocated and the ROB is full (less than 2 entries available) event=0xca,period=200003,umask=0x1 00 Counts the number of cycles when no uops are allocated and the ROB is full (less than 2 entries available) rs_full_stall.all pipeline Counts the number of cycles the Alloc pipeline is stalled when any one of the RSs (IEC, FPC and MEC) is full. This event is a superset of all the individual RS stall event counts event=0xcb,period=200003,umask=0x1f 00 rs_full_stall.mec pipeline Counts the number of cycles and allocation pipeline is stalled and is waiting for a free MEC reservation station entry. The cycles should be appropriately counted in case of the cracked ops e.g. In case of a cracked load-op, the load portion is sent to M event=0xcb,period=200003,umask=0x1 00 Counts the number of cycles and allocation pipeline is stalled and is waiting for a free MEC reservation station entry. The cycles should be appropriately counted in case of the cracked ops e.g. In case of a cracked load-op, the load portion is sent to M uops_retired.all pipeline Micro-ops retired event=0xc2,period=2000003,umask=0x10 00 This event counts the number of micro-ops retired. The processor decodes complex macro instructions into a sequence of simpler micro-ops. Most instructions are composed of one or two micro-ops. Some instructions are decoded into longer sequences such as repeat instructions, floating point transcendental instructions, and assists. In some cases micro-op sequences are fused or whole instructions are fused into one micro-op. See other UOPS_RETIRED events for differentiating retired fused and non-fused micro-ops uops_retired.ms pipeline MSROM micro-ops retired event=0xc2,period=2000003,umask=0x1 00 This event counts the number of micro-ops retired that were supplied from MSROM mem_uops_retired.dtlb_miss_loads virtual memory Loads missed DTLB (Precise event) event=0x4,period=200003,umask=0x8 00 This event counts the number of load ops retired that had DTLB miss (Precise event) page_walks.cycles virtual memory Total cycles for all the page walks. (I-side and D-side) event=0x5,period=200003,umask=0x3 00 This event counts every cycle when a data (D) page walk or instruction (I) page walk is in progress. Since a pagewalk implies a TLB miss, the approximate cost of a TLB miss can be determined from this event page_walks.d_side_cycles virtual memory Duration of D-side page-walks in core cycles event=0x5,period=200003,umask=0x1 00 This event counts every cycle when a D-side (walks due to a load) page walk is in progress. Page walk duration divided by number of page walks is the average duration of page-walks page_walks.d_side_walks virtual memory D-side page-walks event=0x5,edge=1,period=100003,umask=0x1 00 This event counts when a data (D) page walk is completed or started. Since a page walk implies a TLB miss, the number of TLB misses can be counted by counting the number of pagewalks page_walks.i_side_cycles virtual memory Duration of I-side page-walks in core cycles event=0x5,period=200003,umask=0x2 00 This event counts every cycle when a I-side (walks due to an instruction fetch) page walk is in progress. Page walk duration divided by number of page walks is the average duration of page-walks page_walks.i_side_walks virtual memory I-side page-walks event=0x5,edge=1,period=100003,umask=0x2 00 This event counts when an instruction (I) page walk is completed or started. Since a page walk implies a TLB miss, the number of TLB misses can be counted by counting the number of pagewalks page_walks.walks virtual memory Total page walks that are completed (I-side and D-side) event=0x5,edge=1,period=100003,umask=0x3 00 This event counts when a data (D) page walk or an instruction (I) page walk is completed or started. Since a page walk implies a TLB miss, the number of TLB misses can be counted by counting the number of pagewalks l2_lines_out.non_silent cache Counts the number of lines that are evicted by L2 cache when triggered by an L2 cache fill. Those lines are in Modified state. Modified lines are written back to L3 event=0xf2,period=200003,umask=0x2 00 l2_lines_out.silent cache Counts the number of lines that are silently dropped by L2 cache when triggered by an L2 cache fill. These lines are typically in Shared or Exclusive state. A non-threaded event event=0xf2,period=200003,umask=0x1 00 offcore_response cache Offcore response can be programmed only with a specific pair of event select and counter MSR, and with specific event codes and predefine mask bit value in a dedicated MSR to specify attributes of the offcore transaction event=0xb7,period=100003,umask=0x1 00 Offcore response can be programmed only with a specific pair of event select and counter MSR, and with specific event codes and predefine mask bit value in a dedicated MSR to specify attributes of the offcore transaction offcore_response.demand_code_rd.l3_hit.any_snoop cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC01C0004 00 offcore_response.demand_code_rd.l3_hit.snoop_hitm cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10001C0004 00 offcore_response.demand_code_rd.l3_hit.snoop_hit_no_fwd cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4001C0004 00 offcore_response.demand_code_rd.l3_hit.snoop_miss cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2001C0004 00 offcore_response.demand_code_rd.l3_hit.snoop_none cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x801C0004 00 offcore_response.demand_code_rd.l3_hit.snoop_not_needed cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1001C0004 00 offcore_response.demand_code_rd.l3_hit.spl_hit cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x401C0004 00 offcore_response.demand_code_rd.l3_hit_e.any_snoop cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC0080004 00 offcore_response.demand_code_rd.l3_hit_e.snoop_hitm cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080004 00 offcore_response.demand_code_rd.l3_hit_e.snoop_hit_no_fwd cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080004 00 offcore_response.demand_code_rd.l3_hit_e.snoop_miss cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080004 00 offcore_response.demand_code_rd.l3_hit_e.snoop_none cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080004 00 offcore_response.demand_code_rd.l3_hit_e.snoop_not_needed cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080004 00 offcore_response.demand_code_rd.l3_hit_e.spl_hit cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40080004 00 offcore_response.demand_code_rd.l3_hit_m.any_snoop cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC0040004 00 offcore_response.demand_code_rd.l3_hit_m.snoop_hitm cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040004 00 offcore_response.demand_code_rd.l3_hit_m.snoop_hit_no_fwd cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040004 00 offcore_response.demand_code_rd.l3_hit_m.snoop_miss cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040004 00 offcore_response.demand_code_rd.l3_hit_m.snoop_none cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040004 00 offcore_response.demand_code_rd.l3_hit_m.snoop_not_needed cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040004 00 offcore_response.demand_code_rd.l3_hit_m.spl_hit cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40040004 00 offcore_response.demand_code_rd.l3_hit_s.any_snoop cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC0100004 00 offcore_response.demand_code_rd.l3_hit_s.snoop_hitm cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100004 00 offcore_response.demand_code_rd.l3_hit_s.snoop_hit_no_fwd cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100004 00 offcore_response.demand_code_rd.l3_hit_s.snoop_miss cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100004 00 offcore_response.demand_code_rd.l3_hit_s.snoop_none cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100004 00 offcore_response.demand_code_rd.l3_hit_s.snoop_not_needed cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100004 00 offcore_response.demand_code_rd.l3_hit_s.spl_hit cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40100004 00 offcore_response.demand_code_rd.l4_hit_local_l4.any_snoop cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC0400004 00 offcore_response.demand_code_rd.l4_hit_local_l4.snoop_hitm cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000400004 00 offcore_response.demand_code_rd.l4_hit_local_l4.snoop_hit_no_fwd cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400400004 00 offcore_response.demand_code_rd.l4_hit_local_l4.snoop_miss cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200400004 00 offcore_response.demand_code_rd.l4_hit_local_l4.snoop_none cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400004 00 offcore_response.demand_code_rd.l4_hit_local_l4.snoop_not_needed cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400004 00 offcore_response.demand_code_rd.l4_hit_local_l4.spl_hit cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400004 00 offcore_response.demand_code_rd.supplier_none.any_snoop cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC0020004 00 offcore_response.demand_code_rd.supplier_none.spl_hit cache Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020004 00 offcore_response.demand_data_rd.l3_hit.any_snoop cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC01C0001 00 offcore_response.demand_data_rd.l3_hit.snoop_hitm cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10001C0001 00 offcore_response.demand_data_rd.l3_hit.snoop_hit_no_fwd cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4001C0001 00 offcore_response.demand_data_rd.l3_hit.snoop_miss cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2001C0001 00 offcore_response.demand_data_rd.l3_hit.snoop_none cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x801C0001 00 offcore_response.demand_data_rd.l3_hit.snoop_not_needed cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1001C0001 00 offcore_response.demand_data_rd.l3_hit.spl_hit cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x401C0001 00 offcore_response.demand_data_rd.l3_hit_e.any_snoop cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC0080001 00 offcore_response.demand_data_rd.l3_hit_e.snoop_hitm cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080001 00 offcore_response.demand_data_rd.l3_hit_e.snoop_hit_no_fwd cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080001 00 offcore_response.demand_data_rd.l3_hit_e.snoop_miss cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080001 00 offcore_response.demand_data_rd.l3_hit_e.snoop_none cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080001 00 offcore_response.demand_data_rd.l3_hit_e.snoop_not_needed cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080001 00 offcore_response.demand_data_rd.l3_hit_e.spl_hit cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40080001 00 offcore_response.demand_data_rd.l3_hit_m.any_snoop cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC0040001 00 offcore_response.demand_data_rd.l3_hit_m.snoop_hitm cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040001 00 offcore_response.demand_data_rd.l3_hit_m.snoop_hit_no_fwd cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040001 00 offcore_response.demand_data_rd.l3_hit_m.snoop_miss cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040001 00 offcore_response.demand_data_rd.l3_hit_m.snoop_none cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040001 00 offcore_response.demand_data_rd.l3_hit_m.snoop_not_needed cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040001 00 offcore_response.demand_data_rd.l3_hit_m.spl_hit cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40040001 00 offcore_response.demand_data_rd.l3_hit_s.any_snoop cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC0100001 00 offcore_response.demand_data_rd.l3_hit_s.snoop_hitm cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100001 00 offcore_response.demand_data_rd.l3_hit_s.snoop_hit_no_fwd cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100001 00 offcore_response.demand_data_rd.l3_hit_s.snoop_miss cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100001 00 offcore_response.demand_data_rd.l3_hit_s.snoop_none cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100001 00 offcore_response.demand_data_rd.l3_hit_s.snoop_not_needed cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100001 00 offcore_response.demand_data_rd.l3_hit_s.spl_hit cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40100001 00 offcore_response.demand_data_rd.l4_hit_local_l4.any_snoop cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC0400001 00 offcore_response.demand_data_rd.l4_hit_local_l4.snoop_hitm cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000400001 00 offcore_response.demand_data_rd.l4_hit_local_l4.snoop_hit_no_fwd cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400400001 00 offcore_response.demand_data_rd.l4_hit_local_l4.snoop_miss cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200400001 00 offcore_response.demand_data_rd.l4_hit_local_l4.snoop_none cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400001 00 offcore_response.demand_data_rd.l4_hit_local_l4.snoop_not_needed cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400001 00 offcore_response.demand_data_rd.l4_hit_local_l4.spl_hit cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400001 00 offcore_response.demand_data_rd.supplier_none.any_snoop cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC0020001 00 offcore_response.demand_data_rd.supplier_none.spl_hit cache Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020001 00 offcore_response.demand_rfo.l3_hit.any_snoop cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC01C0002 00 offcore_response.demand_rfo.l3_hit.snoop_hitm cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10001C0002 00 offcore_response.demand_rfo.l3_hit.snoop_hit_no_fwd cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4001C0002 00 offcore_response.demand_rfo.l3_hit.snoop_miss cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2001C0002 00 offcore_response.demand_rfo.l3_hit.snoop_none cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x801C0002 00 offcore_response.demand_rfo.l3_hit.snoop_not_needed cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1001C0002 00 offcore_response.demand_rfo.l3_hit.spl_hit cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x401C0002 00 offcore_response.demand_rfo.l3_hit_e.any_snoop cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC0080002 00 offcore_response.demand_rfo.l3_hit_e.snoop_hitm cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000080002 00 offcore_response.demand_rfo.l3_hit_e.snoop_hit_no_fwd cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400080002 00 offcore_response.demand_rfo.l3_hit_e.snoop_miss cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200080002 00 offcore_response.demand_rfo.l3_hit_e.snoop_none cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80080002 00 offcore_response.demand_rfo.l3_hit_e.snoop_not_needed cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100080002 00 offcore_response.demand_rfo.l3_hit_e.spl_hit cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40080002 00 offcore_response.demand_rfo.l3_hit_m.any_snoop cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC0040002 00 offcore_response.demand_rfo.l3_hit_m.snoop_hitm cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000040002 00 offcore_response.demand_rfo.l3_hit_m.snoop_hit_no_fwd cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400040002 00 offcore_response.demand_rfo.l3_hit_m.snoop_miss cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200040002 00 offcore_response.demand_rfo.l3_hit_m.snoop_none cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80040002 00 offcore_response.demand_rfo.l3_hit_m.snoop_not_needed cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100040002 00 offcore_response.demand_rfo.l3_hit_m.spl_hit cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40040002 00 offcore_response.demand_rfo.l3_hit_s.any_snoop cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC0100002 00 offcore_response.demand_rfo.l3_hit_s.snoop_hitm cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000100002 00 offcore_response.demand_rfo.l3_hit_s.snoop_hit_no_fwd cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400100002 00 offcore_response.demand_rfo.l3_hit_s.snoop_miss cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200100002 00 offcore_response.demand_rfo.l3_hit_s.snoop_none cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80100002 00 offcore_response.demand_rfo.l3_hit_s.snoop_not_needed cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100100002 00 offcore_response.demand_rfo.l3_hit_s.spl_hit cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40100002 00 offcore_response.demand_rfo.l4_hit_local_l4.any_snoop cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC0400002 00 offcore_response.demand_rfo.l4_hit_local_l4.snoop_hitm cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000400002 00 offcore_response.demand_rfo.l4_hit_local_l4.snoop_hit_no_fwd cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400400002 00 offcore_response.demand_rfo.l4_hit_local_l4.snoop_miss cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200400002 00 offcore_response.demand_rfo.l4_hit_local_l4.snoop_none cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80400002 00 offcore_response.demand_rfo.l4_hit_local_l4.snoop_not_needed cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100400002 00 offcore_response.demand_rfo.l4_hit_local_l4.spl_hit cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40400002 00 offcore_response.demand_rfo.supplier_none.any_snoop cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC0020002 00 offcore_response.demand_rfo.supplier_none.snoop_hitm cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000020002 00 offcore_response.demand_rfo.supplier_none.snoop_hit_no_fwd cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400020002 00 offcore_response.demand_rfo.supplier_none.snoop_miss cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200020002 00 offcore_response.demand_rfo.supplier_none.snoop_none cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80020002 00 offcore_response.demand_rfo.supplier_none.snoop_not_needed cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100020002 00 offcore_response.demand_rfo.supplier_none.spl_hit cache Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40020002 00 offcore_response.other.l3_hit.any_snoop cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC01C8000 00 offcore_response.other.l3_hit.snoop_hitm cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10001C8000 00 offcore_response.other.l3_hit.snoop_hit_no_fwd cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4001C8000 00 offcore_response.other.l3_hit.snoop_miss cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2001C8000 00 offcore_response.other.l3_hit.snoop_none cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x801C8000 00 offcore_response.other.l3_hit.snoop_not_needed cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1001C8000 00 offcore_response.other.l3_hit.spl_hit cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x401C8000 00 offcore_response.other.l3_hit_e.any_snoop cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC0088000 00 offcore_response.other.l3_hit_e.snoop_hitm cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000088000 00 offcore_response.other.l3_hit_e.snoop_hit_no_fwd cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400088000 00 offcore_response.other.l3_hit_e.snoop_miss cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200088000 00 offcore_response.other.l3_hit_e.snoop_none cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80088000 00 offcore_response.other.l3_hit_e.snoop_not_needed cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100088000 00 offcore_response.other.l3_hit_e.spl_hit cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40088000 00 offcore_response.other.l3_hit_m.any_snoop cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC0048000 00 offcore_response.other.l3_hit_m.snoop_hitm cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000048000 00 offcore_response.other.l3_hit_m.snoop_hit_no_fwd cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400048000 00 offcore_response.other.l3_hit_m.snoop_miss cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200048000 00 offcore_response.other.l3_hit_m.snoop_none cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80048000 00 offcore_response.other.l3_hit_m.snoop_not_needed cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100048000 00 offcore_response.other.l3_hit_m.spl_hit cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40048000 00 offcore_response.other.l3_hit_s.any_snoop cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC0108000 00 offcore_response.other.l3_hit_s.snoop_hitm cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000108000 00 offcore_response.other.l3_hit_s.snoop_hit_no_fwd cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400108000 00 offcore_response.other.l3_hit_s.snoop_miss cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200108000 00 offcore_response.other.l3_hit_s.snoop_none cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80108000 00 offcore_response.other.l3_hit_s.snoop_not_needed cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100108000 00 offcore_response.other.l3_hit_s.spl_hit cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40108000 00 offcore_response.other.l4_hit_local_l4.any_snoop cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC0408000 00 offcore_response.other.l4_hit_local_l4.snoop_hitm cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1000408000 00 offcore_response.other.l4_hit_local_l4.snoop_hit_no_fwd cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x400408000 00 offcore_response.other.l4_hit_local_l4.snoop_miss cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x200408000 00 offcore_response.other.l4_hit_local_l4.snoop_none cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x80408000 00 offcore_response.other.l4_hit_local_l4.snoop_not_needed cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x100408000 00 offcore_response.other.l4_hit_local_l4.spl_hit cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40408000 00 offcore_response.other.supplier_none.any_snoop cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC0028000 00 offcore_response.other.supplier_none.spl_hit cache Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x40028000 00 offcore_response.demand_code_rd.l3_hit.snoop_non_dram memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20001C0004 00 offcore_response.demand_code_rd.l3_hit_e.snoop_non_dram memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000080004 00 offcore_response.demand_code_rd.l3_hit_m.snoop_non_dram memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000040004 00 offcore_response.demand_code_rd.l3_hit_s.snoop_non_dram memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000100004 00 offcore_response.demand_code_rd.l3_miss.any_snoop memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFC400004 00 offcore_response.demand_code_rd.l3_miss.snoop_hitm memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C400004 00 offcore_response.demand_code_rd.l3_miss.snoop_hit_no_fwd memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C400004 00 offcore_response.demand_code_rd.l3_miss.snoop_miss memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C400004 00 offcore_response.demand_code_rd.l3_miss.snoop_none memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC400004 00 offcore_response.demand_code_rd.l3_miss.snoop_non_dram memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x203C400004 00 offcore_response.demand_code_rd.l3_miss.snoop_not_needed memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C400004 00 offcore_response.demand_code_rd.l3_miss.spl_hit memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x7C400004 00 offcore_response.demand_code_rd.l3_miss_local_dram.any_snoop memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC4000004 00 offcore_response.demand_code_rd.l3_miss_local_dram.spl_hit memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x44000004 00 offcore_response.demand_code_rd.l4_hit_local_l4.snoop_non_dram memory Counts all demand code reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000400004 00 offcore_response.demand_data_rd.l3_hit.snoop_non_dram memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20001C0001 00 offcore_response.demand_data_rd.l3_hit_e.snoop_non_dram memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000080001 00 offcore_response.demand_data_rd.l3_hit_m.snoop_non_dram memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000040001 00 offcore_response.demand_data_rd.l3_hit_s.snoop_non_dram memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000100001 00 offcore_response.demand_data_rd.l3_miss.any_snoop memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFC400001 00 offcore_response.demand_data_rd.l3_miss.snoop_hitm memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C400001 00 offcore_response.demand_data_rd.l3_miss.snoop_hit_no_fwd memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C400001 00 offcore_response.demand_data_rd.l3_miss.snoop_miss memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C400001 00 offcore_response.demand_data_rd.l3_miss.snoop_none memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC400001 00 offcore_response.demand_data_rd.l3_miss.snoop_non_dram memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x203C400001 00 offcore_response.demand_data_rd.l3_miss.snoop_not_needed memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C400001 00 offcore_response.demand_data_rd.l3_miss.spl_hit memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x7C400001 00 offcore_response.demand_data_rd.l3_miss_local_dram.any_snoop memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC4000001 00 offcore_response.demand_data_rd.l3_miss_local_dram.spl_hit memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x44000001 00 offcore_response.demand_data_rd.l4_hit_local_l4.snoop_non_dram memory Counts demand data reads event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000400001 00 offcore_response.demand_rfo.l3_hit.snoop_non_dram memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20001C0002 00 offcore_response.demand_rfo.l3_hit_e.snoop_non_dram memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000080002 00 offcore_response.demand_rfo.l3_hit_m.snoop_non_dram memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000040002 00 offcore_response.demand_rfo.l3_hit_s.snoop_non_dram memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000100002 00 offcore_response.demand_rfo.l3_miss.any_snoop memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFC400002 00 offcore_response.demand_rfo.l3_miss.snoop_hitm memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C400002 00 offcore_response.demand_rfo.l3_miss.snoop_hit_no_fwd memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C400002 00 offcore_response.demand_rfo.l3_miss.snoop_miss memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C400002 00 offcore_response.demand_rfo.l3_miss.snoop_none memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC400002 00 offcore_response.demand_rfo.l3_miss.snoop_non_dram memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x203C400002 00 offcore_response.demand_rfo.l3_miss.snoop_not_needed memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C400002 00 offcore_response.demand_rfo.l3_miss.spl_hit memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x7C400002 00 offcore_response.demand_rfo.l3_miss_local_dram.any_snoop memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC4000002 00 offcore_response.demand_rfo.l3_miss_local_dram.snoop_hitm memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1004000002 00 offcore_response.demand_rfo.l3_miss_local_dram.snoop_hit_no_fwd memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x404000002 00 offcore_response.demand_rfo.l3_miss_local_dram.snoop_miss memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x204000002 00 offcore_response.demand_rfo.l3_miss_local_dram.snoop_none memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x84000002 00 offcore_response.demand_rfo.l3_miss_local_dram.snoop_non_dram memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2004000002 00 offcore_response.demand_rfo.l3_miss_local_dram.snoop_not_needed memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x104000002 00 offcore_response.demand_rfo.l3_miss_local_dram.spl_hit memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x44000002 00 offcore_response.demand_rfo.l4_hit_local_l4.snoop_non_dram memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000400002 00 offcore_response.demand_rfo.supplier_none.snoop_non_dram memory Counts all demand data writes (RFOs) event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000020002 00 offcore_response.other.l3_hit.snoop_non_dram memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x20001C8000 00 offcore_response.other.l3_hit_e.snoop_non_dram memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000088000 00 offcore_response.other.l3_hit_m.snoop_non_dram memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000048000 00 offcore_response.other.l3_hit_s.snoop_non_dram memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000108000 00 offcore_response.other.l3_miss.any_snoop memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FFC408000 00 offcore_response.other.l3_miss.snoop_hitm memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103C408000 00 offcore_response.other.l3_miss.snoop_hit_no_fwd memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x43C408000 00 offcore_response.other.l3_miss.snoop_miss memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x23C408000 00 offcore_response.other.l3_miss.snoop_none memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0xBC408000 00 offcore_response.other.l3_miss.snoop_non_dram memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x203C408000 00 offcore_response.other.l3_miss.snoop_not_needed memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x13C408000 00 offcore_response.other.l3_miss.spl_hit memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x7C408000 00 offcore_response.other.l3_miss_local_dram.any_snoop memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FC4008000 00 offcore_response.other.l3_miss_local_dram.spl_hit memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x44008000 00 offcore_response.other.l4_hit_local_l4.snoop_non_dram memory Counts any other requests event=0xb7,period=100003,umask=0x1,offcore_rsp=0x2000408000 00 memory_disambiguation.history_reset other MEMORY_DISAMBIGUATION.HISTORY_RESET event=0x9,period=2000003,umask=0x1 00 unc_arb_trk_occupancy.all uncore interconnect Number of all Core entries outstanding for the memory controller. The outstanding interval starts after LLC miss till return of first data chunk. Accounts for Coherent and non-coherent traffic event=0x80,umask=0x1 01 unc_arb_trk_occupancy.data_read uncore interconnect Number of Core Data Read entries outstanding for the memory controller. The outstanding interval starts after LLC miss till return of first data chunk event=0x80,umask=0x2 01 unc_arb_trk_requests.all uncore interconnect UNC_ARB_TRK_REQUESTS.ALL event=0x81,umask=0x1 01 unc_arb_trk_requests.data_read uncore interconnect Number of Core coherent Data Read requests sent to memory controller whose data is returned directly to requesting agent event=0x81,umask=0x2 01 unc_arb_trk_requests.drd_direct uncore interconnect Number of Core coherent Data Read requests sent to memory controller whose data is returned directly to requesting agent event=0x81,umask=0x2 01 offcore_response.all_data_rd.any_response cache Counts all demand & prefetch data reads that have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10491 00 offcore_response.all_data_rd.l3_hit.any_snoop cache Counts all demand & prefetch data reads that hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0491 00 offcore_response.all_data_rd.l3_hit.hitm_other_core cache Counts all demand & prefetch data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0491 00 offcore_response.all_data_rd.l3_hit.hit_other_core_no_fwd cache Counts all demand & prefetch data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0491 00 offcore_response.all_data_rd.l3_hit.no_snoop_needed cache Counts all demand & prefetch data reads that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0491 00 offcore_response.all_data_rd.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.ALL_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0491 00 offcore_response.all_pf_data_rd.any_response cache Counts all prefetch data reads that have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10490 00 offcore_response.all_pf_data_rd.l3_hit.any_snoop cache Counts all prefetch data reads that hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0490 00 offcore_response.all_pf_data_rd.l3_hit.hitm_other_core cache Counts all prefetch data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0490 00 offcore_response.all_pf_data_rd.l3_hit.hit_other_core_no_fwd cache Counts all prefetch data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0490 00 offcore_response.all_pf_data_rd.l3_hit.no_snoop_needed cache Counts all prefetch data reads that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0490 00 offcore_response.all_pf_data_rd.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.ALL_PF_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0490 00 offcore_response.all_pf_rfo.any_response cache Counts prefetch RFOs that have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10120 00 offcore_response.all_pf_rfo.l3_hit.any_snoop cache Counts prefetch RFOs that hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0120 00 offcore_response.all_pf_rfo.l3_hit.hitm_other_core cache Counts prefetch RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0120 00 offcore_response.all_pf_rfo.l3_hit.hit_other_core_no_fwd cache Counts prefetch RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0120 00 offcore_response.all_pf_rfo.l3_hit.no_snoop_needed cache Counts prefetch RFOs that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0120 00 offcore_response.all_pf_rfo.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.ALL_PF_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0120 00 offcore_response.all_rfo.any_response cache Counts all demand & prefetch RFOs that have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10122 00 offcore_response.all_rfo.l3_hit.any_snoop cache Counts all demand & prefetch RFOs that hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0122 00 offcore_response.all_rfo.l3_hit.hitm_other_core cache Counts all demand & prefetch RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0122 00 offcore_response.all_rfo.l3_hit.hit_other_core_no_fwd cache Counts all demand & prefetch RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0122 00 offcore_response.all_rfo.l3_hit.no_snoop_needed cache Counts all demand & prefetch RFOs that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0122 00 offcore_response.all_rfo.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.ALL_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0122 00 offcore_response.demand_code_rd.any_response cache Counts all demand code reads that have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10004 00 offcore_response.demand_code_rd.l3_hit.any_snoop cache Counts all demand code reads that hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0004 00 offcore_response.demand_code_rd.l3_hit.hitm_other_core cache Counts all demand code reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0004 00 offcore_response.demand_code_rd.l3_hit.hit_other_core_no_fwd cache Counts all demand code reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0004 00 offcore_response.demand_code_rd.l3_hit.no_snoop_needed cache Counts all demand code reads that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0004 00 offcore_response.demand_code_rd.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.DEMAND_CODE_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0004 00 offcore_response.demand_data_rd.any_response cache Counts demand data reads that have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10001 00 offcore_response.demand_data_rd.l3_hit.any_snoop cache Counts demand data reads that hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0001 00 offcore_response.demand_data_rd.l3_hit.hitm_other_core cache Counts demand data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0001 00 offcore_response.demand_data_rd.l3_hit.hit_other_core_no_fwd cache Counts demand data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0001 00 offcore_response.demand_data_rd.l3_hit.no_snoop_needed cache Counts demand data reads that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0001 00 offcore_response.demand_data_rd.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0001 00 offcore_response.demand_rfo.any_response cache Counts all demand data writes (RFOs) that have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10002 00 offcore_response.demand_rfo.l3_hit.any_snoop cache Counts all demand data writes (RFOs) that hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0002 00 offcore_response.demand_rfo.l3_hit.hitm_other_core cache Counts all demand data writes (RFOs) that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0002 00 offcore_response.demand_rfo.l3_hit.hit_other_core_no_fwd cache Counts all demand data writes (RFOs) that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0002 00 offcore_response.demand_rfo.l3_hit.no_snoop_needed cache Counts all demand data writes (RFOs) that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0002 00 offcore_response.demand_rfo.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0002 00 offcore_response.pf_l1d_and_sw.any_response cache Counts L1 data cache hardware prefetch requests and software prefetch requests that have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10400 00 offcore_response.pf_l1d_and_sw.l3_hit.any_snoop cache Counts L1 data cache hardware prefetch requests and software prefetch requests that hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0400 00 offcore_response.pf_l1d_and_sw.l3_hit.hitm_other_core cache Counts L1 data cache hardware prefetch requests and software prefetch requests that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0400 00 offcore_response.pf_l1d_and_sw.l3_hit.hit_other_core_no_fwd cache Counts L1 data cache hardware prefetch requests and software prefetch requests that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0400 00 offcore_response.pf_l1d_and_sw.l3_hit.no_snoop_needed cache Counts L1 data cache hardware prefetch requests and software prefetch requests that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0400 00 offcore_response.pf_l1d_and_sw.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.PF_L1D_AND_SW.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0400 00 offcore_response.pf_l2_data_rd.any_response cache Counts prefetch (that bring data to L2) data reads that have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10010 00 offcore_response.pf_l2_data_rd.l3_hit.any_snoop cache Counts prefetch (that bring data to L2) data reads that hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0010 00 offcore_response.pf_l2_data_rd.l3_hit.hitm_other_core cache Counts prefetch (that bring data to L2) data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0010 00 offcore_response.pf_l2_data_rd.l3_hit.hit_other_core_no_fwd cache Counts prefetch (that bring data to L2) data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0010 00 offcore_response.pf_l2_data_rd.l3_hit.no_snoop_needed cache Counts prefetch (that bring data to L2) data reads that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0010 00 offcore_response.pf_l2_data_rd.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.PF_L2_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0010 00 offcore_response.pf_l2_rfo.any_response cache Counts all prefetch (that bring data to L2) RFOs that have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10020 00 offcore_response.pf_l2_rfo.l3_hit.any_snoop cache Counts all prefetch (that bring data to L2) RFOs that hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0020 00 offcore_response.pf_l2_rfo.l3_hit.hitm_other_core cache Counts all prefetch (that bring data to L2) RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0020 00 offcore_response.pf_l2_rfo.l3_hit.hit_other_core_no_fwd cache Counts all prefetch (that bring data to L2) RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0020 00 offcore_response.pf_l2_rfo.l3_hit.no_snoop_needed cache Counts all prefetch (that bring data to L2) RFOs that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0020 00 offcore_response.pf_l2_rfo.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.PF_L2_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0020 00 offcore_response.pf_l3_data_rd.any_response cache Counts all prefetch (that bring data to LLC only) data reads that have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10080 00 offcore_response.pf_l3_data_rd.l3_hit.any_snoop cache Counts all prefetch (that bring data to LLC only) data reads that hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0080 00 offcore_response.pf_l3_data_rd.l3_hit.hitm_other_core cache Counts all prefetch (that bring data to LLC only) data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0080 00 offcore_response.pf_l3_data_rd.l3_hit.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) data reads that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0080 00 offcore_response.pf_l3_data_rd.l3_hit.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) data reads that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0080 00 offcore_response.pf_l3_data_rd.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.PF_L3_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0080 00 offcore_response.pf_l3_rfo.any_response cache Counts all prefetch (that bring data to LLC only) RFOs that have any response type event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10100 00 offcore_response.pf_l3_rfo.l3_hit.any_snoop cache Counts all prefetch (that bring data to LLC only) RFOs that hit in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3F803C0100 00 offcore_response.pf_l3_rfo.l3_hit.hitm_other_core cache Counts all prefetch (that bring data to LLC only) RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x10003C0100 00 offcore_response.pf_l3_rfo.l3_hit.hit_other_core_no_fwd cache Counts all prefetch (that bring data to LLC only) RFOs that hit in the L3 and the snoop to one of the sibling cores hits the line in M state and the line is forwarded event=0xb7,period=100003,umask=0x1,offcore_rsp=0x4003C0100 00 offcore_response.pf_l3_rfo.l3_hit.no_snoop_needed cache Counts all prefetch (that bring data to LLC only) RFOs that hit in the L3 and sibling core snoops are not needed as either the core-valid bit is not set or the shared line is present in multiple cores event=0xb7,period=100003,umask=0x1,offcore_rsp=0x1003C0100 00 offcore_response.pf_l3_rfo.l3_hit.snoop_hit_with_fwd cache OFFCORE_RESPONSE.PF_L3_RFO.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0100 00 fp_arith_inst_retired.512b_packed_double floating point Counts number of SSE/AVX computational 512-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=2000003,umask=0x40 00 Number of SSE/AVX computational 512-bit packed double precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 8 computation operations, one for each element. Applies to SSE* and AVX* packed double precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events fp_arith_inst_retired.512b_packed_single floating point Counts number of SSE/AVX computational 512-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 16 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element event=0xc7,period=2000003,umask=0x80 00 Number of SSE/AVX computational 512-bit packed single precision floating-point instructions retired; some instructions will count twice as noted below. Each count represents 16 computation operations, one for each element. Applies to SSE* and AVX* packed single precision floating-point instructions: ADD SUB MUL DIV MIN MAX SQRT RSQRT14 RCP14 FM(N)ADD/SUB. FM(N)ADD/SUB instructions count twice as they perform 2 calculations per element. The DAZ and FTZ flags in the MXCSR register need to be set when using these events offcore_response.all_data_rd.l3_miss.any_snoop memory Counts all demand & prefetch data reads that miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000491 00 offcore_response.all_data_rd.l3_miss.remote_hitm memory Counts all demand & prefetch data reads that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00491 00 offcore_response.all_data_rd.l3_miss.remote_hit_forward memory Counts all demand & prefetch data reads that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00491 00 offcore_response.all_data_rd.l3_miss.snoop_miss_or_no_fwd memory Counts all demand & prefetch data reads that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC00491 00 offcore_response.all_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all demand & prefetch data reads that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000491 00 offcore_response.all_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all demand & prefetch data reads that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800491 00 offcore_response.all_pf_data_rd.l3_miss.any_snoop memory Counts all prefetch data reads that miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000490 00 offcore_response.all_pf_data_rd.l3_miss.remote_hitm memory Counts all prefetch data reads that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00490 00 offcore_response.all_pf_data_rd.l3_miss.remote_hit_forward memory Counts all prefetch data reads that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00490 00 offcore_response.all_pf_data_rd.l3_miss.snoop_miss_or_no_fwd memory Counts all prefetch data reads that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC00490 00 offcore_response.all_pf_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all prefetch data reads that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000490 00 offcore_response.all_pf_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all prefetch data reads that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800490 00 offcore_response.all_pf_rfo.l3_miss.any_snoop memory Counts prefetch RFOs that miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000120 00 offcore_response.all_pf_rfo.l3_miss.remote_hitm memory Counts prefetch RFOs that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00120 00 offcore_response.all_pf_rfo.l3_miss.remote_hit_forward memory Counts prefetch RFOs that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00120 00 offcore_response.all_pf_rfo.l3_miss.snoop_miss_or_no_fwd memory Counts prefetch RFOs that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC00120 00 offcore_response.all_pf_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts prefetch RFOs that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000120 00 offcore_response.all_pf_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts prefetch RFOs that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800120 00 offcore_response.all_rfo.l3_miss.any_snoop memory Counts all demand & prefetch RFOs that miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000122 00 offcore_response.all_rfo.l3_miss.remote_hitm memory Counts all demand & prefetch RFOs that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00122 00 offcore_response.all_rfo.l3_miss.remote_hit_forward memory Counts all demand & prefetch RFOs that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00122 00 offcore_response.all_rfo.l3_miss.snoop_miss_or_no_fwd memory Counts all demand & prefetch RFOs that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC00122 00 offcore_response.all_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all demand & prefetch RFOs that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000122 00 offcore_response.all_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all demand & prefetch RFOs that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800122 00 offcore_response.demand_code_rd.l3_miss.any_snoop memory Counts all demand code reads that miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000004 00 offcore_response.demand_code_rd.l3_miss.remote_hitm memory Counts all demand code reads that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00004 00 offcore_response.demand_code_rd.l3_miss.remote_hit_forward memory Counts all demand code reads that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00004 00 offcore_response.demand_code_rd.l3_miss.snoop_miss_or_no_fwd memory Counts all demand code reads that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC00004 00 offcore_response.demand_code_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all demand code reads that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000004 00 offcore_response.demand_code_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all demand code reads that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800004 00 offcore_response.demand_data_rd.l3_miss.any_snoop memory Counts demand data reads that miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000001 00 offcore_response.demand_data_rd.l3_miss.remote_hitm memory Counts demand data reads that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00001 00 offcore_response.demand_data_rd.l3_miss.remote_hit_forward memory Counts demand data reads that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00001 00 offcore_response.demand_data_rd.l3_miss.snoop_miss_or_no_fwd memory Counts demand data reads that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC00001 00 offcore_response.demand_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts demand data reads that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000001 00 offcore_response.demand_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts demand data reads that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800001 00 offcore_response.demand_rfo.l3_miss.any_snoop memory Counts all demand data writes (RFOs) that miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000002 00 offcore_response.demand_rfo.l3_miss.remote_hitm memory Counts all demand data writes (RFOs) that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00002 00 offcore_response.demand_rfo.l3_miss.remote_hit_forward memory Counts all demand data writes (RFOs) that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00002 00 offcore_response.demand_rfo.l3_miss.snoop_miss_or_no_fwd memory Counts all demand data writes (RFOs) that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC00002 00 offcore_response.demand_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all demand data writes (RFOs) that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000002 00 offcore_response.demand_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all demand data writes (RFOs) that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800002 00 offcore_response.pf_l1d_and_sw.l3_miss.any_snoop memory Counts L1 data cache hardware prefetch requests and software prefetch requests that miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000400 00 offcore_response.pf_l1d_and_sw.l3_miss.remote_hitm memory Counts L1 data cache hardware prefetch requests and software prefetch requests that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00400 00 offcore_response.pf_l1d_and_sw.l3_miss.remote_hit_forward memory Counts L1 data cache hardware prefetch requests and software prefetch requests that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00400 00 offcore_response.pf_l1d_and_sw.l3_miss.snoop_miss_or_no_fwd memory Counts L1 data cache hardware prefetch requests and software prefetch requests that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC00400 00 offcore_response.pf_l1d_and_sw.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts L1 data cache hardware prefetch requests and software prefetch requests that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000400 00 offcore_response.pf_l1d_and_sw.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts L1 data cache hardware prefetch requests and software prefetch requests that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800400 00 offcore_response.pf_l2_data_rd.l3_miss.any_snoop memory Counts prefetch (that bring data to L2) data reads that miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000010 00 offcore_response.pf_l2_data_rd.l3_miss.remote_hitm memory Counts prefetch (that bring data to L2) data reads that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00010 00 offcore_response.pf_l2_data_rd.l3_miss.remote_hit_forward memory Counts prefetch (that bring data to L2) data reads that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00010 00 offcore_response.pf_l2_data_rd.l3_miss.snoop_miss_or_no_fwd memory Counts prefetch (that bring data to L2) data reads that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC00010 00 offcore_response.pf_l2_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts prefetch (that bring data to L2) data reads that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000010 00 offcore_response.pf_l2_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts prefetch (that bring data to L2) data reads that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800010 00 offcore_response.pf_l2_rfo.l3_miss.any_snoop memory Counts all prefetch (that bring data to L2) RFOs that miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000020 00 offcore_response.pf_l2_rfo.l3_miss.remote_hitm memory Counts all prefetch (that bring data to L2) RFOs that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00020 00 offcore_response.pf_l2_rfo.l3_miss.remote_hit_forward memory Counts all prefetch (that bring data to L2) RFOs that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00020 00 offcore_response.pf_l2_rfo.l3_miss.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to L2) RFOs that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC00020 00 offcore_response.pf_l2_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to L2) RFOs that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000020 00 offcore_response.pf_l2_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to L2) RFOs that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800020 00 offcore_response.pf_l3_data_rd.l3_miss.any_snoop memory Counts all prefetch (that bring data to LLC only) data reads that miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000080 00 offcore_response.pf_l3_data_rd.l3_miss.remote_hitm memory Counts all prefetch (that bring data to LLC only) data reads that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00080 00 offcore_response.pf_l3_data_rd.l3_miss.remote_hit_forward memory Counts all prefetch (that bring data to LLC only) data reads that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00080 00 offcore_response.pf_l3_data_rd.l3_miss.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to LLC only) data reads that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC00080 00 offcore_response.pf_l3_data_rd.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to LLC only) data reads that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000080 00 offcore_response.pf_l3_data_rd.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to LLC only) data reads that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800080 00 offcore_response.pf_l3_rfo.l3_miss.any_snoop memory Counts all prefetch (that bring data to LLC only) RFOs that miss in the L3 event=0xb7,period=100003,umask=0x1,offcore_rsp=0x3FBC000100 00 offcore_response.pf_l3_rfo.l3_miss.remote_hitm memory Counts all prefetch (that bring data to LLC only) RFOs that miss the L3 and the modified data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x103FC00100 00 offcore_response.pf_l3_rfo.l3_miss.remote_hit_forward memory Counts all prefetch (that bring data to LLC only) RFOs that miss the L3 and clean or shared data is transferred from remote cache event=0xb7,period=100003,umask=0x1,offcore_rsp=0x83FC00100 00 offcore_response.pf_l3_rfo.l3_miss.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to LLC only) RFOs that miss the L3 and the data is returned from local or remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63FC00100 00 offcore_response.pf_l3_rfo.l3_miss_local_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to LLC only) RFOs that miss the L3 and the data is returned from local dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x604000100 00 offcore_response.pf_l3_rfo.l3_miss_remote_dram.snoop_miss_or_no_fwd memory Counts all prefetch (that bring data to LLC only) RFOs that miss the L3 and the data is returned from remote dram event=0xb7,period=100003,umask=0x1,offcore_rsp=0x63B800100 00 unc_cha_clockticks uncore cache Clockticks of the uncore caching & home agent (CHA) event=0 01 Counts clockticks of the clock controlling the uncore caching and home agent (CHA) unc_upi_rxl_crc_errors uncore interconnect CRC Errors Detected event=0xb 01 Number of CRC errors detected in the UPI Agent. Each UPI flit incorporates 8 bits of CRC for error detection. This counts the number of flits where the CRC was able to detect an error. After an error has been detected, the UPI agent will send a request to the transmitting socket to resend the flit (as well as any flits that came after it) unc_upi_rxl_crc_llr_req_transmit uncore interconnect LLR Requests Sent event=0x8 01 Number of LLR Requests were transmitted. This should generally be <= the number of CRC errors detected. If multiple errors are detected before the Rx side receives a LLC_REQ_ACK from the Tx side, there is no need to send more LLR_REQ_NACKs unc_iio_clockticks uncore io Clockticks of the IIO Traffic Controller event=0x1 01 Counts clockticks of the 1GHz trafiic controller clock in the IIO unit unc_m_power_channel_ppd uncore memory Cycles where DRAM ranks are in power down (CKE) mode event=0x85 01 Counts cycles when all the ranks in the channel are in PPD (PreCharge Power Down) mode. If IBT (Input Buffer Terminators)=off is enabled, then this event counts the cycles in PPD mode. If IBT=off is not enabled, then this event counts the number of cycles when being in PPD mode could have been taken advantage of llc_misses.mmio_read uncore cache MMIO reads. Derived from unc_cha_tor_inserts.ia_miss event=0x35,umask=0xc001fe01,config1=0x40040e33 01 TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts llc_misses.mmio_write uncore cache MMIO writes. Derived from unc_cha_tor_inserts.ia_miss event=0x35,umask=0xc001fe01,config1=0x40041e33 01 TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts llc_misses.uncacheable uncore cache LLC misses - Uncacheable reads (from cpu) . Derived from unc_cha_tor_inserts.ia_miss event=0x35,umask=0xc001fe01,config1=0x40e33 01 TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts llc_references.streaming_full uncore cache Streaming stores (full cache line). Derived from unc_cha_tor_inserts.ia_miss event=0x35,umask=0xc001fe01,config1=0x41833 0164Bytes TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts llc_references.streaming_partial uncore cache Streaming stores (partial cache line). Derived from unc_cha_tor_inserts.ia_miss event=0x35,umask=0xc001fe01,config1=0x41a33 0164Bytes TOR Inserts : All requests from iA Cores that Missed the LLC : Counts the number of entries successfully inserted into the TOR that match qualifications specified by the subevent. Does not include addressless requests such as locks and interrupts unc_cha_clockticks uncore cache Uncore cache clock ticks event=0 01 unc_cha_llc_lookup.data_read_all uncore cache This event is deprecated event=0x34,umask=0x1fc1ff 11 unc_cha_llc_lookup.write_local uncore cache This event is deprecated event=0x34,umask=0x842ff 11 unc_i_coherent_ops.clflush uncore interconnect Coherent Ops : CLFlush event=0x10,umask=0x80 01 Coherent Ops : CLFlush : Counts the number of coherency related operations servied by the IRP unc_i_coherent_ops.wbmtoi uncore interconnect Coherent Ops : WbMtoI event=0x10,umask=0x40 01 Coherent Ops : WbMtoI : Counts the number of coherency related operations servied by the IRP unc_i_transactions.writes uncore interconnect Inbound Transaction Count : Writes event=0x11,umask=0x2 01 Inbound Transaction Count : Writes : Counts the number of Inbound transactions from the IRP to the Uncore. This can be filtered based on request type in addition to the source queue. Note the special filtering equation. We do OR-reduction on the request type. If the SOURCE bit is set, then we also do AND qualification based on the source portID. : Trackes only write requests. Each write request should have a prefetch, so there is no need to explicitly track these requests. For writes that are tickled and have to retry, the counter will be incremented for each retry unc_m2m_prefcam_demand_merge.ch0_xpt uncore interconnect Demands Merged with CAMed Prefetches : XPT - Ch 0 event=0x74,umask=0x1 01 unc_m2m_prefcam_demand_merge.ch1_xpt uncore interconnect Demands Merged with CAMed Prefetches : XPT - Ch 1 event=0x74,umask=0x4 01 unc_m2m_prefcam_demand_merge.xpt_allch uncore interconnect Demands Merged with CAMed Prefetches : XPT - All Channels event=0x74,umask=0x15 01 unc_m2m_prefcam_demand_no_merge.ch0_xpt uncore interconnect Demands Not Merged with CAMed Prefetches : XPT - Ch 0 event=0x75,umask=0x1 01 unc_m2m_prefcam_demand_no_merge.ch1_xpt uncore interconnect Demands Not Merged with CAMed Prefetches : XPT - Ch 1 event=0x75,umask=0x4 01 unc_m2m_prefcam_demand_no_merge.xpt_allch uncore interconnect Demands Not Merged with CAMed Prefetches : XPT - All Channels event=0x75,umask=0x15 01 llc_misses.pcie_read uncore io PCI Express bandwidth reading at IIO. Derived from unc_iio_data_req_of_cpu.mem_read.part0 event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x4,ch_mask=0x1f 014Bytes Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 llc_misses.pcie_write uncore io PCI Express bandwidth writing at IIO. Derived from unc_iio_data_req_of_cpu.mem_write.part0 event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x1,ch_mask=0x1f 014Bytes Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_clockticks uncore io Clockticks of the integrated IO (IIO) traffic controller event=0x1 01 unc_iio_data_req_of_cpu.mem_read.part0 uncore io PCI Express bandwidth reading at IIO, part 0 event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.mem_read.part1 uncore io PCI Express bandwidth reading at IIO, part 1 event=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_read.part2 uncore io PCI Express bandwidth reading at IIO, part 2 event=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.mem_read.part3 uncore io PCI Express bandwidth reading at IIO, part 3 event=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x4 01 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_iio_data_req_of_cpu.mem_write.part0 uncore io PCI Express bandwidth writing at IIO, part 0 event=0x83,ch_mask=0x01,fc_mask=0x07,umask=0x1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 unc_iio_data_req_of_cpu.mem_write.part1 uncore io PCI Express bandwidth writing at IIO, part 1 event=0x83,ch_mask=0x02,fc_mask=0x07,umask=0x1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 1 unc_iio_data_req_of_cpu.mem_write.part2 uncore io PCI Express bandwidth writing at IIO, part 2 event=0x83,ch_mask=0x04,fc_mask=0x07,umask=0x1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x8 card plugged in to Lane 2/3, Or x4 card is plugged in to slot 2 unc_iio_data_req_of_cpu.mem_write.part3 uncore io PCI Express bandwidth writing at IIO, part 3 event=0x83,ch_mask=0x08,fc_mask=0x07,umask=0x1 01 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x4 card is plugged in to slot 3 unc_m2p_clockticks uncore io Clockticks of the mesh to PCI (M2P) event=0x1 01 llc_misses.mem_read uncore memory read requests to memory controller. Derived from unc_m_cas_count.rd event=0x4,umask=0xf 0164Bytes Counts the total number of DRAM Read CAS commands, w/ and w/o auto-pre, issued on this channel. This includes underfills llc_misses.mem_write uncore memory write requests to memory controller. Derived from unc_m_cas_count.wr event=0x4,umask=0x30 0164Bytes Counts the total number of DRAM Write CAS commands issued, w/ and w/o auto-pre, on this channel unc_m_clockticks uncore memory Memory controller clock ticks event=0 01 Clockticks of the integrated memory controller (IMC) unc_m_power_channel_ppd uncore memory Cycles where DRAM ranks are in power down (CKE) mode event=0x85 01 Channel PPD Cycles : Number of cycles when all the ranks in the channel are in PPD mode. If IBT=off is enabled, then this can be used to count those cycles. If it is not enabled, then this can count the number of cycles when that could have been taken advantage of unc_m_power_self_refresh uncore memory Cycles Memory is in self refresh power mode event=0x43 01 Clock-Enabled Self-Refresh : Counts the number of cycles when the iMC is in self-refresh and the iMC still has a clock. This happens in some package C-states. For example, the PCU may ask the iMC to enter self-refresh even though some of the cores are still processing. One use of this is for Monroe technology. Self-refresh is required during package C3 and C6, but there is no clock in the iMC at this time, so it is not possible to count these cases unc_m_pre_count.page_miss uncore memory Pre-charges due to page misses event=0x2,umask=0xc 01 DRAM Precharge commands. : Precharge due to page miss : Counts the number of DRAM Precharge commands sent on this channel. : Pages Misses are due to precharges from bank scheduler (rd/wr requests) unc_m_pre_count.rd uncore memory Pre-charge for reads event=0x2,umask=0x4 01 DRAM Precharge commands. : Precharge due to read : Counts the number of DRAM Precharge commands sent on this channel. : Precharge from read bank scheduler unc_m_pre_count.wr uncore memory Pre-charge for writes event=0x2,umask=0x8 01 DRAM Precharge commands. : Precharge due to write : Counts the number of DRAM Precharge commands sent on this channel. : Precharge from write bank scheduler unc_p_clockticks uncore power Clockticks of the power control unit (PCU) event=0 01 l2_rqsts.miss cache Read requests with true-miss in L2 cache event=0x24,period=200003,umask=0x3f 00 Counts read requests of any type with true-miss in the L2 cache. True-miss excludes L2 misses that were merged with ongoing L2 misses l2_rqsts.references cache All accesses to L2 cache event=0x24,period=200003,umask=0xff 00 Counts all requests that were hit or true misses in L2 cache. True-miss excludes misses that were merged with ongoing L2 misses mem_load_l3_hit_retired.xsnp_fwd cache Snoop hit a modified(HITM) or clean line(HIT_W_FWD) in another on-pkg core which forwarded the data back due to a retired load instruction Supports address when precise (Precise event) event=0xd2,period=20011,umask=0x4 00 Counts retired load instructions where a cross-core snoop hit in another cores caches on this socket, the data was forwarded back to the requesting core as the data was modified (SNOOP_HITM) or the L3 did not have the data(SNOOP_HIT_WITH_FWD) Supports address when precise (Precise event) mem_load_l3_hit_retired.xsnp_no_fwd cache Snoop hit without forwarding in another on-pkg core due to a retired load instruction, data was supplied by the L3 Supports address when precise (Precise event) event=0xd2,period=20011,umask=0x2 00 Counts retired load instructions in which the L3 supplied the data and a cross-core snoop hit in another cores caches on this socket but that other core did not forward the data back (SNOOP_HIT_NO_FWD) Supports address when precise (Precise event) mem_load_misc_retired.uc cache Retired instructions with at least 1 uncacheable load or lock Supports address when precise (Precise event) event=0xd4,period=100007,umask=0x4 00 Retired instructions with at least one load to uncacheable memory-type, or at least one cache-line split locked access Supports address when precise (Precise event) ocr.demand_data_rd.l3_hit.snoop_hit_with_fwd cache OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD event=0xb7,period=100003,umask=0x1,offcore_rsp=0x8003C0001 00 offcore_requests_outstanding.all_data_rd cache Offcore outstanding cacheable Core Data Read transactions in SuperQueue (SQ), queue to uncore event=0x60,period=1000003,umask=0x8 00 Counts the number of offcore outstanding cacheable Core Data Read transactions in the super queue every cycle. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.cycles_with_data_rd cache Cycles when offcore outstanding cacheable Core Data Read transactions are present in SuperQueue (SQ), queue to uncore event=0x60,cmask=1,period=1000003,umask=0x8 00 Counts cycles when offcore outstanding cacheable Core Data Read transactions are present in the super queue. A transaction is considered to be in the Offcore outstanding state between L2 miss and transaction completion sent to requestor (SQ de-allocation). See corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.cycles_with_demand_rfo cache Cycles with offcore outstanding demand rfo reads transactions in SuperQueue (SQ), queue to uncore event=0x60,cmask=1,period=1000003,umask=0x4 00 Counts the number of offcore outstanding demand rfo Reads transactions in the super queue every cycle. The 'Offcore outstanding' state of the transaction lasts from the L2 miss until the sending transaction completion to requestor (SQ deallocation). See the corresponding Umask under OFFCORE_REQUESTS offcore_requests_outstanding.demand_data_rd cache Demand Data Read transactions pending for off-core. Highly correlated event=0x60,period=1000003,umask=0x1 00 Counts the number of off-core outstanding Demand Data Read transactions every cycle. A transaction is considered to be in the Off-core outstanding state between L2 cache miss and data-return to the core sq_misc.sq_full cache Cycles the superQ cannot take any more entries event=0xf4,period=100003,umask=0x4 00 Counts the cycles for which the thread is active and the superQ cannot take any more entries exe_activity.bound_on_loads pipeline Cycles when the memory subsystem has an outstanding load. Increments by 4 for every such cycle event=0xa6,cmask=5,period=2000003,umask=0x21 00 Counts cycles when the memory subsystem has an outstanding load. Increments by 4 for every such cycle inst_retired.nop pipeline Retired NOP instructions (Precise event) event=0xc0,period=2000003,umask=0x2 00 Counts all retired NOP or ENDBR32/64 instructions (Precise event) ld_blocks_partial.address_alias pipeline False dependencies in MOB due to partial compare on address event=0x7,period=100003,umask=0x1 00 Counts the number of times a load got blocked due to false dependencies in MOB due to partial compare on address uops_issued.vector_width_mismatch pipeline Uops inserted at issue-stage in order to preserve upper bits of vector registers event=0xe,period=100003,umask=0x2 00 Counts the number of Blend Uops issued by the Resource Allocation Table (RAT) to the reservation station (RS) in order to preserve upper bits of vector registers. Starting with the Skylake microarchitecture, these Blend uops are needed since every Intel SSE instruction executed in Dirty Upper State needs to preserve bits 128-255 of the destination register. For more information, refer to Mixing Intel AVX and Intel SSE Code section of the Optimization Guide unc_arb_coh_trk_requests.all uncore interconnect UNC_ARB_COH_TRK_REQUESTS.ALL event=0x84,umask=0x1 01 unc_arb_dat_requests.rd uncore interconnect This event is deprecated. Refer to new event UNC_ARB_REQ_TRK_REQUEST.DRD event=0x81,umask=0x2 01 unc_arb_ifa_occupancy.all uncore interconnect This event is deprecated. Refer to new event UNC_ARB_DAT_OCCUPANCY.ALL event=0x85,umask=0x1 01 unc_arb_trk_occupancy.all uncore interconnect Each cycle count number of all outgoing valid entries in ReqTrk. Such entry is defined as valid from it's allocation in ReqTrk till deallocation. Accounts for Coherent and non-coherent traffic event=0x80,umask=0x1 01 unc_mc0_rdcas_count_freerun uncore memory Counts every read (RdCAS) issued by the Memory Controller to DRAM (sum of all channels). All requests result in 64 byte data transfers from DRAM event=0xff,umask=0x20 01 unc_mc0_total_reqcount_freerun uncore memory Counts every 64B read and write request entering the Memory Controller to DRAM (sum of all channels). Each write request counts as a new request incrementing this counter. However, same cache line write requests (both full and partial) are combined to a single 64 byte data transfer to DRAM event=0xff,umask=0x10 01 unc_mc0_wrcas_count_freerun uncore memory Counts every write (WrCAS) issued by the Memory Controller to DRAM (sum of all channels). All requests result in 64 byte data transfers from DRAM event=0xff,umask=0x30 01 unc_mc1_rdcas_count_freerun uncore memory Counts every read (RdCAS) issued by the Memory Controller to DRAM (sum of all channels). All requests result in 64 byte data transfers from DRAM event=0xff,umask=0x20 01 unc_mc1_total_reqcount_freerun uncore memory Counts every 64B read and write request entering the Memory Controller to DRAM (sum of all channels). Each write request counts as a new request incrementing this counter. However, same cache line write requests (both full and partial) are combined to a single 64 byte data transfer to DRAM event=0xff,umask=0x10 01 unc_mc1_wrcas_count_freerun uncore memory Counts every write (WrCAS) issued by the Memory Controller to DRAM (sum of all channels). All requests result in 64 byte data transfers from DRAM event=0xff,umask=0x30 01 dtlb_store_misses.walk_completed_2m_4m virtual memory Page walks completed due to a demand data store to a 2M/4M page event=0x49,period=100003,umask=0x4 00 Counts page walks completed due to demand data stores whose address translations missed in the TLB and were mapped to 2M/4M pages. The page walks can end with or without a page fault dtlb_store_misses.walk_completed_4k virtual memory Page walks completed due to a demand data store to a 4K page event=0x49,period=100003,umask=0x2 00 Counts page walks completed due to demand data stores whose address translations missed in the TLB and were mapped to 4K pages. The page walks can end with or without a page fault offcore_requests.any cache All offcore requests event=0xb0,period=100000,umask=0x80 00 offcore_requests.any.read cache Offcore read requests event=0xb0,period=100000,umask=0x8 00 offcore_requests.any.rfo cache Offcore RFO requests event=0xb0,period=100000,umask=0x10 00 offcore_requests.demand.read_code cache Offcore demand code read requests event=0xb0,period=100000,umask=0x2 00 offcore_requests.demand.read_data cache Offcore demand data read requests event=0xb0,period=100000,umask=0x1 00 offcore_requests.demand.rfo cache Offcore demand RFO requests event=0xb0,period=100000,umask=0x4 00 offcore_requests_outstanding.any.read cache Outstanding offcore reads event=0x60,period=2000000,umask=0x8 00 offcore_requests_outstanding.any.read_not_empty cache Cycles offcore reads busy event=0x60,cmask=1,period=2000000,umask=0x8 00 offcore_requests_outstanding.demand.read_code cache Outstanding offcore demand code reads event=0x60,period=2000000,umask=0x2 00 offcore_requests_outstanding.demand.read_code_not_empty cache Cycles offcore demand code read busy event=0x60,cmask=1,period=2000000,umask=0x2 00 offcore_requests_outstanding.demand.read_data cache Outstanding offcore demand data reads event=0x60,period=2000000,umask=0x1 00 offcore_requests_outstanding.demand.read_data_not_empty cache Cycles offcore demand data read busy event=0x60,cmask=1,period=2000000,umask=0x1 00 offcore_requests_outstanding.demand.rfo cache Outstanding offcore demand RFOs event=0x60,period=2000000,umask=0x4 00 offcore_requests_outstanding.demand.rfo_not_empty cache Cycles offcore demand RFOs busy event=0x60,cmask=1,period=2000000,umask=0x4 00 offcore_response.any_data.all_local_dram_and_remote_cache_hit cache REQUEST = ANY_DATA read and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5011 00 offcore_response.any_data.any_cache_dram cache REQUEST = ANY_DATA read and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f11 00 offcore_response.any_data.any_location cache REQUEST = ANY_DATA read and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=0x1,offcore_rsp=0xff11 00 offcore_response.any_data.io_csr_mmio cache REQUEST = ANY_DATA read and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8011 00 offcore_response.any_data.llc_hit_no_other_core cache REQUEST = ANY_DATA read and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x111 00 offcore_response.any_data.llc_hit_other_core_hit cache REQUEST = ANY_DATA read and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x211 00 offcore_response.any_data.llc_hit_other_core_hitm cache REQUEST = ANY_DATA read and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x411 00 offcore_response.any_data.local_cache cache REQUEST = ANY_DATA read and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x711 00 offcore_response.any_data.local_dram_and_remote_cache_hit cache REQUEST = ANY_DATA read and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1011 00 offcore_response.any_data.remote_cache_hitm cache REQUEST = ANY_DATA read and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x811 00 offcore_response.any_ifetch.all_local_dram_and_remote_cache_hit cache REQUEST = ANY IFETCH and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5044 00 offcore_response.any_ifetch.any_cache_dram cache REQUEST = ANY IFETCH and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f44 00 offcore_response.any_ifetch.any_location cache REQUEST = ANY IFETCH and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=0x1,offcore_rsp=0xff44 00 offcore_response.any_ifetch.io_csr_mmio cache REQUEST = ANY IFETCH and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8044 00 offcore_response.any_ifetch.llc_hit_no_other_core cache REQUEST = ANY IFETCH and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x144 00 offcore_response.any_ifetch.llc_hit_other_core_hit cache REQUEST = ANY IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x244 00 offcore_response.any_ifetch.llc_hit_other_core_hitm cache REQUEST = ANY IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x444 00 offcore_response.any_ifetch.local_cache cache REQUEST = ANY IFETCH and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x744 00 offcore_response.any_ifetch.local_dram_and_remote_cache_hit cache REQUEST = ANY IFETCH and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1044 00 offcore_response.any_ifetch.remote_cache_hitm cache REQUEST = ANY IFETCH and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x844 00 offcore_response.any_request.all_local_dram_and_remote_cache_hit cache REQUEST = ANY_REQUEST and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x50ff 00 offcore_response.any_request.any_cache_dram cache REQUEST = ANY_REQUEST and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7fff 00 offcore_response.any_request.any_location cache REQUEST = ANY_REQUEST and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=0x1,offcore_rsp=0xffff 00 offcore_response.any_request.io_csr_mmio cache REQUEST = ANY_REQUEST and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=0x1,offcore_rsp=0x80ff 00 offcore_response.any_request.llc_hit_no_other_core cache REQUEST = ANY_REQUEST and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1ff 00 offcore_response.any_request.llc_hit_other_core_hit cache REQUEST = ANY_REQUEST and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2ff 00 offcore_response.any_request.llc_hit_other_core_hitm cache REQUEST = ANY_REQUEST and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4ff 00 offcore_response.any_request.local_cache cache REQUEST = ANY_REQUEST and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7ff 00 offcore_response.any_request.local_dram_and_remote_cache_hit cache REQUEST = ANY_REQUEST and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x10ff 00 offcore_response.any_request.remote_cache_hitm cache REQUEST = ANY_REQUEST and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8ff 00 offcore_response.any_rfo.all_local_dram_and_remote_cache_hit cache REQUEST = ANY RFO and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5022 00 offcore_response.any_rfo.any_cache_dram cache REQUEST = ANY RFO and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f22 00 offcore_response.any_rfo.any_location cache REQUEST = ANY RFO and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=0x1,offcore_rsp=0xff22 00 offcore_response.any_rfo.io_csr_mmio cache REQUEST = ANY RFO and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8022 00 offcore_response.any_rfo.llc_hit_no_other_core cache REQUEST = ANY RFO and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x122 00 offcore_response.any_rfo.llc_hit_other_core_hit cache REQUEST = ANY RFO and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x222 00 offcore_response.any_rfo.llc_hit_other_core_hitm cache REQUEST = ANY RFO and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x422 00 offcore_response.any_rfo.local_cache cache REQUEST = ANY RFO and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x722 00 offcore_response.any_rfo.local_dram_and_remote_cache_hit cache REQUEST = ANY RFO and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1022 00 offcore_response.any_rfo.remote_cache_hitm cache REQUEST = ANY RFO and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x822 00 offcore_response.corewb.all_local_dram_and_remote_cache_hit cache REQUEST = CORE_WB and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5008 00 offcore_response.corewb.any_cache_dram cache REQUEST = CORE_WB and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f08 00 offcore_response.corewb.any_location cache REQUEST = CORE_WB and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=0x1,offcore_rsp=0xff08 00 offcore_response.corewb.io_csr_mmio cache REQUEST = CORE_WB and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8008 00 offcore_response.corewb.llc_hit_no_other_core cache REQUEST = CORE_WB and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x108 00 offcore_response.corewb.llc_hit_other_core_hit cache REQUEST = CORE_WB and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x208 00 offcore_response.corewb.llc_hit_other_core_hitm cache REQUEST = CORE_WB and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x408 00 offcore_response.corewb.local_cache cache REQUEST = CORE_WB and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x708 00 offcore_response.corewb.local_dram_and_remote_cache_hit cache REQUEST = CORE_WB and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1008 00 offcore_response.corewb.remote_cache_hitm cache REQUEST = CORE_WB and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x808 00 offcore_response.data_ifetch.all_local_dram_and_remote_cache_hit cache REQUEST = DATA_IFETCH and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5077 00 offcore_response.data_ifetch.any_cache_dram cache REQUEST = DATA_IFETCH and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f77 00 offcore_response.data_ifetch.any_location cache REQUEST = DATA_IFETCH and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=0x1,offcore_rsp=0xff77 00 offcore_response.data_ifetch.io_csr_mmio cache REQUEST = DATA_IFETCH and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8077 00 offcore_response.data_ifetch.llc_hit_no_other_core cache REQUEST = DATA_IFETCH and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x177 00 offcore_response.data_ifetch.llc_hit_other_core_hit cache REQUEST = DATA_IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x277 00 offcore_response.data_ifetch.llc_hit_other_core_hitm cache REQUEST = DATA_IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x477 00 offcore_response.data_ifetch.local_cache cache REQUEST = DATA_IFETCH and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x777 00 offcore_response.data_ifetch.local_dram_and_remote_cache_hit cache REQUEST = DATA_IFETCH and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1077 00 offcore_response.data_ifetch.remote_cache_hitm cache REQUEST = DATA_IFETCH and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x877 00 offcore_response.data_in.all_local_dram_and_remote_cache_hit cache REQUEST = DATA_IN and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5033 00 offcore_response.data_in.any_cache_dram cache REQUEST = DATA_IN and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f33 00 offcore_response.data_in.any_location cache REQUEST = DATA_IN and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=0x1,offcore_rsp=0xff33 00 offcore_response.data_in.io_csr_mmio cache REQUEST = DATA_IN and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8033 00 offcore_response.data_in.llc_hit_no_other_core cache REQUEST = DATA_IN and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x133 00 offcore_response.data_in.llc_hit_other_core_hit cache REQUEST = DATA_IN and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x233 00 offcore_response.data_in.llc_hit_other_core_hitm cache REQUEST = DATA_IN and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x433 00 offcore_response.data_in.local_cache cache REQUEST = DATA_IN and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x733 00 offcore_response.data_in.local_dram_and_remote_cache_hit cache REQUEST = DATA_IN and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1033 00 offcore_response.data_in.remote_cache_hitm cache REQUEST = DATA_IN and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x833 00 offcore_response.demand_data.all_local_dram_and_remote_cache_hit cache REQUEST = DEMAND_DATA and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5003 00 offcore_response.demand_data.any_cache_dram cache REQUEST = DEMAND_DATA and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f03 00 offcore_response.demand_data.any_location cache REQUEST = DEMAND_DATA and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=0x1,offcore_rsp=0xff03 00 offcore_response.demand_data.io_csr_mmio cache REQUEST = DEMAND_DATA and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8003 00 offcore_response.demand_data.llc_hit_no_other_core cache REQUEST = DEMAND_DATA and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x103 00 offcore_response.demand_data.llc_hit_other_core_hit cache REQUEST = DEMAND_DATA and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x203 00 offcore_response.demand_data.llc_hit_other_core_hitm cache REQUEST = DEMAND_DATA and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x403 00 offcore_response.demand_data.local_cache cache REQUEST = DEMAND_DATA and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x703 00 offcore_response.demand_data.local_dram_and_remote_cache_hit cache REQUEST = DEMAND_DATA and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1003 00 offcore_response.demand_data.remote_cache_hitm cache REQUEST = DEMAND_DATA and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x803 00 offcore_response.demand_data_rd.all_local_dram_and_remote_cache_hit cache REQUEST = DEMAND_DATA_RD and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5001 00 offcore_response.demand_data_rd.any_cache_dram cache REQUEST = DEMAND_DATA_RD and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f01 00 offcore_response.demand_data_rd.any_location cache REQUEST = DEMAND_DATA_RD and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=0x1,offcore_rsp=0xff01 00 offcore_response.demand_data_rd.io_csr_mmio cache REQUEST = DEMAND_DATA_RD and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8001 00 offcore_response.demand_data_rd.llc_hit_no_other_core cache REQUEST = DEMAND_DATA_RD and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x101 00 offcore_response.demand_data_rd.llc_hit_other_core_hit cache REQUEST = DEMAND_DATA_RD and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x201 00 offcore_response.demand_data_rd.llc_hit_other_core_hitm cache REQUEST = DEMAND_DATA_RD and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x401 00 offcore_response.demand_data_rd.local_cache cache REQUEST = DEMAND_DATA_RD and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x701 00 offcore_response.demand_data_rd.local_dram_and_remote_cache_hit cache REQUEST = DEMAND_DATA_RD and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1001 00 offcore_response.demand_data_rd.remote_cache_hitm cache REQUEST = DEMAND_DATA_RD and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x801 00 offcore_response.demand_ifetch.all_local_dram_and_remote_cache_hit cache REQUEST = DEMAND_IFETCH and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5004 00 offcore_response.demand_ifetch.any_cache_dram cache REQUEST = DEMAND_IFETCH and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f04 00 offcore_response.demand_ifetch.any_location cache REQUEST = DEMAND_IFETCH and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=0x1,offcore_rsp=0xff04 00 offcore_response.demand_ifetch.io_csr_mmio cache REQUEST = DEMAND_IFETCH and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8004 00 offcore_response.demand_ifetch.llc_hit_no_other_core cache REQUEST = DEMAND_IFETCH and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x104 00 offcore_response.demand_ifetch.llc_hit_other_core_hit cache REQUEST = DEMAND_IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x204 00 offcore_response.demand_ifetch.llc_hit_other_core_hitm cache REQUEST = DEMAND_IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x404 00 offcore_response.demand_ifetch.local_cache cache REQUEST = DEMAND_IFETCH and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x704 00 offcore_response.demand_ifetch.local_dram_and_remote_cache_hit cache REQUEST = DEMAND_IFETCH and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1004 00 offcore_response.demand_ifetch.remote_cache_hitm cache REQUEST = DEMAND_IFETCH and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x804 00 offcore_response.demand_rfo.all_local_dram_and_remote_cache_hit cache REQUEST = DEMAND_RFO and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5002 00 offcore_response.demand_rfo.any_cache_dram cache REQUEST = DEMAND_RFO and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f02 00 offcore_response.demand_rfo.any_location cache REQUEST = DEMAND_RFO and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=0x1,offcore_rsp=0xff02 00 offcore_response.demand_rfo.io_csr_mmio cache REQUEST = DEMAND_RFO and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8002 00 offcore_response.demand_rfo.llc_hit_no_other_core cache REQUEST = DEMAND_RFO and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x102 00 offcore_response.demand_rfo.llc_hit_other_core_hit cache REQUEST = DEMAND_RFO and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x202 00 offcore_response.demand_rfo.llc_hit_other_core_hitm cache REQUEST = DEMAND_RFO and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x402 00 offcore_response.demand_rfo.local_cache cache REQUEST = DEMAND_RFO and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x702 00 offcore_response.demand_rfo.local_dram_and_remote_cache_hit cache REQUEST = DEMAND_RFO and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1002 00 offcore_response.demand_rfo.remote_cache_hitm cache REQUEST = DEMAND_RFO and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x802 00 offcore_response.other.all_local_dram_and_remote_cache_hit cache REQUEST = OTHER and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5080 00 offcore_response.other.any_cache_dram cache REQUEST = OTHER and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f80 00 offcore_response.other.any_location cache REQUEST = OTHER and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=0x1,offcore_rsp=0xff80 00 offcore_response.other.io_csr_mmio cache REQUEST = OTHER and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8080 00 offcore_response.other.llc_hit_no_other_core cache REQUEST = OTHER and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x180 00 offcore_response.other.llc_hit_other_core_hit cache REQUEST = OTHER and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x280 00 offcore_response.other.llc_hit_other_core_hitm cache REQUEST = OTHER and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x480 00 offcore_response.other.local_cache cache REQUEST = OTHER and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x780 00 offcore_response.other.local_dram_and_remote_cache_hit cache REQUEST = OTHER and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1080 00 offcore_response.other.remote_cache_hitm cache REQUEST = OTHER and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x880 00 offcore_response.pf_data.all_local_dram_and_remote_cache_hit cache REQUEST = PF_DATA and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5050 00 offcore_response.pf_data.any_cache_dram cache REQUEST = PF_DATA and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f50 00 offcore_response.pf_data.any_location cache REQUEST = PF_DATA and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=0x1,offcore_rsp=0xff50 00 offcore_response.pf_data.io_csr_mmio cache REQUEST = PF_DATA and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8050 00 offcore_response.pf_data.llc_hit_no_other_core cache REQUEST = PF_DATA and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x150 00 offcore_response.pf_data.llc_hit_other_core_hit cache REQUEST = PF_DATA and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x250 00 offcore_response.pf_data.llc_hit_other_core_hitm cache REQUEST = PF_DATA and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x450 00 offcore_response.pf_data.local_cache cache REQUEST = PF_DATA and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x750 00 offcore_response.pf_data.local_dram_and_remote_cache_hit cache REQUEST = PF_DATA and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1050 00 offcore_response.pf_data.remote_cache_hitm cache REQUEST = PF_DATA and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x850 00 offcore_response.pf_data_rd.all_local_dram_and_remote_cache_hit cache REQUEST = PF_DATA_RD and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5010 00 offcore_response.pf_data_rd.any_cache_dram cache REQUEST = PF_DATA_RD and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f10 00 offcore_response.pf_data_rd.any_location cache REQUEST = PF_DATA_RD and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=0x1,offcore_rsp=0xff10 00 offcore_response.pf_data_rd.io_csr_mmio cache REQUEST = PF_DATA_RD and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8010 00 offcore_response.pf_data_rd.llc_hit_no_other_core cache REQUEST = PF_DATA_RD and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x110 00 offcore_response.pf_data_rd.llc_hit_other_core_hit cache REQUEST = PF_DATA_RD and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x210 00 offcore_response.pf_data_rd.llc_hit_other_core_hitm cache REQUEST = PF_DATA_RD and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x410 00 offcore_response.pf_data_rd.local_cache cache REQUEST = PF_DATA_RD and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x710 00 offcore_response.pf_data_rd.local_dram_and_remote_cache_hit cache REQUEST = PF_DATA_RD and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1010 00 offcore_response.pf_data_rd.remote_cache_hitm cache REQUEST = PF_DATA_RD and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x810 00 offcore_response.pf_ifetch.all_local_dram_and_remote_cache_hit cache REQUEST = PF_RFO and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5040 00 offcore_response.pf_ifetch.any_cache_dram cache REQUEST = PF_RFO and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f40 00 offcore_response.pf_ifetch.any_location cache REQUEST = PF_RFO and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=0x1,offcore_rsp=0xff40 00 offcore_response.pf_ifetch.io_csr_mmio cache REQUEST = PF_RFO and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8040 00 offcore_response.pf_ifetch.llc_hit_no_other_core cache REQUEST = PF_RFO and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x140 00 offcore_response.pf_ifetch.llc_hit_other_core_hit cache REQUEST = PF_RFO and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x240 00 offcore_response.pf_ifetch.llc_hit_other_core_hitm cache REQUEST = PF_RFO and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x440 00 offcore_response.pf_ifetch.local_cache cache REQUEST = PF_RFO and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x740 00 offcore_response.pf_ifetch.local_dram_and_remote_cache_hit cache REQUEST = PF_RFO and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1040 00 offcore_response.pf_ifetch.remote_cache_hitm cache REQUEST = PF_RFO and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x840 00 offcore_response.pf_rfo.all_local_dram_and_remote_cache_hit cache REQUEST = PF_IFETCH and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5020 00 offcore_response.pf_rfo.any_cache_dram cache REQUEST = PF_IFETCH and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f20 00 offcore_response.pf_rfo.any_location cache REQUEST = PF_IFETCH and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=0x1,offcore_rsp=0xff20 00 offcore_response.pf_rfo.io_csr_mmio cache REQUEST = PF_IFETCH and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8020 00 offcore_response.pf_rfo.llc_hit_no_other_core cache REQUEST = PF_IFETCH and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x120 00 offcore_response.pf_rfo.llc_hit_other_core_hit cache REQUEST = PF_IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x220 00 offcore_response.pf_rfo.llc_hit_other_core_hitm cache REQUEST = PF_IFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x420 00 offcore_response.pf_rfo.local_cache cache REQUEST = PF_IFETCH and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x720 00 offcore_response.pf_rfo.local_dram_and_remote_cache_hit cache REQUEST = PF_IFETCH and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1020 00 offcore_response.pf_rfo.remote_cache_hitm cache REQUEST = PF_IFETCH and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x820 00 offcore_response.prefetch.all_local_dram_and_remote_cache_hit cache REQUEST = PREFETCH and RESPONSE = ALL_LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5070 00 offcore_response.prefetch.any_cache_dram cache REQUEST = PREFETCH and RESPONSE = ANY_CACHE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7f70 00 offcore_response.prefetch.any_location cache REQUEST = PREFETCH and RESPONSE = ANY_LOCATION event=0xb7,period=100000,umask=0x1,offcore_rsp=0xff70 00 offcore_response.prefetch.io_csr_mmio cache REQUEST = PREFETCH and RESPONSE = IO_CSR_MMIO event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8070 00 offcore_response.prefetch.llc_hit_no_other_core cache REQUEST = PREFETCH and RESPONSE = LLC_HIT_NO_OTHER_CORE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x170 00 offcore_response.prefetch.llc_hit_other_core_hit cache REQUEST = PREFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x270 00 offcore_response.prefetch.llc_hit_other_core_hitm cache REQUEST = PREFETCH and RESPONSE = LLC_HIT_OTHER_CORE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x470 00 offcore_response.prefetch.local_cache cache REQUEST = PREFETCH and RESPONSE = LOCAL_CACHE event=0xb7,period=100000,umask=0x1,offcore_rsp=0x770 00 offcore_response.prefetch.local_dram_and_remote_cache_hit cache REQUEST = PREFETCH and RESPONSE = LOCAL_DRAM AND REMOTE_CACHE_HIT event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1070 00 offcore_response.prefetch.remote_cache_hitm cache REQUEST = PREFETCH and RESPONSE = REMOTE_CACHE_HITM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x870 00 sq_misc.lru_hints cache Super Queue LRU hints sent to LLC event=0xf4,period=2000000,umask=0x4 00 misalign_mem_ref.store memory Misaligned store references event=0x5,period=200000,umask=0x2 00 offcore_response.any_data.any_dram_and_remote_fwd memory REQUEST = ANY_DATA read and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3011 00 offcore_response.any_data.any_llc_miss memory REQUEST = ANY_DATA read and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=0x1,offcore_rsp=0xf811 00 offcore_response.any_data.other_local_dram memory REQUEST = ANY_DATA read and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4011 00 offcore_response.any_data.remote_dram memory REQUEST = ANY_DATA read and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2011 00 offcore_response.any_ifetch.any_dram_and_remote_fwd memory REQUEST = ANY IFETCH and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3044 00 offcore_response.any_ifetch.any_llc_miss memory REQUEST = ANY IFETCH and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=0x1,offcore_rsp=0xf844 00 offcore_response.any_ifetch.other_local_dram memory REQUEST = ANY IFETCH and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4044 00 offcore_response.any_ifetch.remote_dram memory REQUEST = ANY IFETCH and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2044 00 offcore_response.any_request.any_dram_and_remote_fwd memory REQUEST = ANY_REQUEST and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=0x1,offcore_rsp=0x30ff 00 offcore_response.any_request.any_llc_miss memory REQUEST = ANY_REQUEST and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=0x1,offcore_rsp=0xf8ff 00 offcore_response.any_request.other_local_dram memory REQUEST = ANY_REQUEST and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x40ff 00 offcore_response.any_request.remote_dram memory REQUEST = ANY_REQUEST and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x20ff 00 offcore_response.any_rfo.any_dram_and_remote_fwd memory REQUEST = ANY RFO and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3022 00 offcore_response.any_rfo.any_llc_miss memory REQUEST = ANY RFO and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=0x1,offcore_rsp=0xf822 00 offcore_response.any_rfo.other_local_dram memory REQUEST = ANY RFO and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4022 00 offcore_response.any_rfo.remote_dram memory REQUEST = ANY RFO and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2022 00 offcore_response.corewb.any_dram_and_remote_fwd memory REQUEST = CORE_WB and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3008 00 offcore_response.corewb.any_llc_miss memory REQUEST = CORE_WB and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=0x1,offcore_rsp=0xf808 00 offcore_response.corewb.other_local_dram memory REQUEST = CORE_WB and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4008 00 offcore_response.corewb.remote_dram memory REQUEST = CORE_WB and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2008 00 offcore_response.data_ifetch.any_dram_and_remote_fwd memory REQUEST = DATA_IFETCH and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3077 00 offcore_response.data_ifetch.any_llc_miss memory REQUEST = DATA_IFETCH and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=0x1,offcore_rsp=0xf877 00 offcore_response.data_ifetch.other_local_dram memory REQUEST = DATA_IFETCH and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4077 00 offcore_response.data_ifetch.remote_dram memory REQUEST = DATA_IFETCH and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2077 00 offcore_response.data_in.any_dram_and_remote_fwd memory REQUEST = DATA_IN and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3033 00 offcore_response.data_in.any_llc_miss memory REQUEST = DATA_IN and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=0x1,offcore_rsp=0xf833 00 offcore_response.data_in.other_local_dram memory REQUEST = DATA_IN and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4033 00 offcore_response.data_in.remote_dram memory REQUEST = DATA_IN and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2033 00 offcore_response.demand_data.any_dram_and_remote_fwd memory REQUEST = DEMAND_DATA and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3003 00 offcore_response.demand_data.any_llc_miss memory REQUEST = DEMAND_DATA and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=0x1,offcore_rsp=0xf803 00 offcore_response.demand_data.other_local_dram memory REQUEST = DEMAND_DATA and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4003 00 offcore_response.demand_data.remote_dram memory REQUEST = DEMAND_DATA and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2003 00 offcore_response.demand_data_rd.any_dram_and_remote_fwd memory REQUEST = DEMAND_DATA_RD and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3001 00 offcore_response.demand_data_rd.any_llc_miss memory REQUEST = DEMAND_DATA_RD and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=0x1,offcore_rsp=0xf801 00 offcore_response.demand_data_rd.other_local_dram memory REQUEST = DEMAND_DATA_RD and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4001 00 offcore_response.demand_data_rd.remote_dram memory REQUEST = DEMAND_DATA_RD and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2001 00 offcore_response.demand_ifetch.any_dram_and_remote_fwd memory REQUEST = DEMAND_IFETCH and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3004 00 offcore_response.demand_ifetch.any_llc_miss memory REQUEST = DEMAND_IFETCH and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=0x1,offcore_rsp=0xf804 00 offcore_response.demand_ifetch.other_local_dram memory REQUEST = DEMAND_IFETCH and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4004 00 offcore_response.demand_ifetch.remote_dram memory REQUEST = DEMAND_IFETCH and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2004 00 offcore_response.demand_rfo.any_dram_and_remote_fwd memory REQUEST = DEMAND_RFO and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3002 00 offcore_response.demand_rfo.any_llc_miss memory REQUEST = DEMAND_RFO and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=0x1,offcore_rsp=0xf802 00 offcore_response.demand_rfo.other_local_dram memory REQUEST = DEMAND_RFO and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4002 00 offcore_response.demand_rfo.remote_dram memory REQUEST = DEMAND_RFO and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2002 00 offcore_response.other.any_dram_and_remote_fwd memory REQUEST = OTHER and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3080 00 offcore_response.other.any_llc_miss memory REQUEST = OTHER and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=0x1,offcore_rsp=0xf880 00 offcore_response.other.other_local_dram memory REQUEST = OTHER and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4080 00 offcore_response.other.remote_dram memory REQUEST = OTHER and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2080 00 offcore_response.pf_data.any_dram_and_remote_fwd memory REQUEST = PF_DATA and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3050 00 offcore_response.pf_data.any_llc_miss memory REQUEST = PF_DATA and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=0x1,offcore_rsp=0xf850 00 offcore_response.pf_data.other_local_dram memory REQUEST = PF_DATA and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4050 00 offcore_response.pf_data.remote_dram memory REQUEST = PF_DATA and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2050 00 offcore_response.pf_data_rd.any_dram_and_remote_fwd memory REQUEST = PF_DATA_RD and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3010 00 offcore_response.pf_data_rd.any_llc_miss memory REQUEST = PF_DATA_RD and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=0x1,offcore_rsp=0xf810 00 offcore_response.pf_data_rd.other_local_dram memory REQUEST = PF_DATA_RD and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4010 00 offcore_response.pf_data_rd.remote_dram memory REQUEST = PF_DATA_RD and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2010 00 offcore_response.pf_ifetch.any_dram_and_remote_fwd memory REQUEST = PF_RFO and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3040 00 offcore_response.pf_ifetch.any_llc_miss memory REQUEST = PF_RFO and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=0x1,offcore_rsp=0xf840 00 offcore_response.pf_ifetch.other_local_dram memory REQUEST = PF_RFO and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4040 00 offcore_response.pf_ifetch.remote_dram memory REQUEST = PF_RFO and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2040 00 offcore_response.pf_rfo.any_dram_and_remote_fwd memory REQUEST = PF_IFETCH and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3020 00 offcore_response.pf_rfo.any_llc_miss memory REQUEST = PF_IFETCH and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=0x1,offcore_rsp=0xf820 00 offcore_response.pf_rfo.other_local_dram memory REQUEST = PF_IFETCH and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4020 00 offcore_response.pf_rfo.remote_dram memory REQUEST = PF_IFETCH and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2020 00 offcore_response.prefetch.any_dram_and_remote_fwd memory REQUEST = PREFETCH and RESPONSE = ANY_DRAM AND REMOTE_FWD event=0xb7,period=100000,umask=0x1,offcore_rsp=0x3070 00 offcore_response.prefetch.any_llc_miss memory REQUEST = PREFETCH and RESPONSE = ANY_LLC_MISS event=0xb7,period=100000,umask=0x1,offcore_rsp=0xf870 00 offcore_response.prefetch.other_local_dram memory REQUEST = PREFETCH and RESPONSE = OTHER_LOCAL_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4070 00 offcore_response.prefetch.remote_dram memory REQUEST = PREFETCH and RESPONSE = REMOTE_DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2070 00 load_block.overlap_store other Loads that partially overlap an earlier store event=0x3,period=200000,umask=0x2 00 snoopq_requests.code other Snoop code requests event=0xb4,period=100000,umask=0x4 00 snoopq_requests.data other Snoop data requests event=0xb4,period=100000,umask=0x1 00 snoopq_requests.invalidate other Snoop invalidate requests event=0xb4,period=100000,umask=0x2 00 snoopq_requests_outstanding.code other Outstanding snoop code requests event=0xb3,period=2000000,umask=0x4 00 snoopq_requests_outstanding.code_not_empty other Cycles snoop code requests queued event=0xb3,cmask=1,period=2000000,umask=0x4 00 snoopq_requests_outstanding.data other Outstanding snoop data requests event=0xb3,period=2000000,umask=0x1 00 snoopq_requests_outstanding.data_not_empty other Cycles snoop data requests queued event=0xb3,cmask=1,period=2000000,umask=0x1 00 snoopq_requests_outstanding.invalidate other Outstanding snoop invalidate requests event=0xb3,period=2000000,umask=0x2 00 snoopq_requests_outstanding.invalidate_not_empty other Cycles snoop invalidate requests queued event=0xb3,cmask=1,period=2000000,umask=0x2 00 br_misp_retired.all_branches pipeline Mispredicted retired branch instructions (Precise Event) event=0xc5,period=20000,umask=0x4 00 br_misp_retired.conditional pipeline Mispredicted conditional retired branches (Precise Event) event=0xc5,period=20000,umask=0x1 00 dtlb_load_misses.large_walk_completed virtual memory DTLB load miss large page walks event=0x8,period=200000,umask=0x80 00 dtlb_load_misses.walk_cycles virtual memory DTLB load miss page walk cycles event=0x8,period=200000,umask=0x4 00 dtlb_misses.large_walk_completed virtual memory DTLB miss large page walks event=0x49,period=200000,umask=0x80 00 dtlb_misses.pde_miss virtual memory DTLB misses caused by low part of address event=0x49,period=200000,umask=0x20 00 dtlb_misses.walk_cycles virtual memory DTLB miss page walk cycles event=0x49,period=2000000,umask=0x4 00 ept.walk_cycles virtual memory Extended Page Table walk cycles event=0x4f,period=2000000,umask=0x10 00 itlb_misses.large_walk_completed virtual memory ITLB miss large page walks event=0x85,period=200000,umask=0x80 00 itlb_misses.walk_cycles virtual memory ITLB miss page walk cycles event=0x85,period=2000000,umask=0x4 00 mem_uncore_retired.local_dram cache Load instructions retired with a data source of local DRAM or locally homed remote hitm (Precise Event) event=0xf,period=10000,umask=0x10 00 mem_uncore_retired.remote_dram cache Load instructions retired remote DRAM and remote home-remote cache HITM (Precise Event) event=0xf,period=10000,umask=0x20 00 offcore_requests.uncached_mem cache Offcore uncached memory accesses event=0xb0,period=100000,umask=0x20 00 offcore_response.any_data.local_cache_dram cache Offcore data reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2711 00 offcore_response.any_data.remote_cache_dram cache Offcore data reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5811 00 offcore_response.any_ifetch.local_cache_dram cache Offcore code reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2744 00 offcore_response.any_ifetch.remote_cache_dram cache Offcore code reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5844 00 offcore_response.any_request.local_cache_dram cache Offcore requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x27FF 00 offcore_response.any_request.remote_cache_dram cache Offcore requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x58FF 00 offcore_response.any_rfo.local_cache_dram cache Offcore RFO requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2722 00 offcore_response.any_rfo.remote_cache_dram cache Offcore RFO requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5822 00 offcore_response.corewb.local_cache_dram cache Offcore writebacks to the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2708 00 offcore_response.corewb.remote_cache_dram cache Offcore writebacks to a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5808 00 offcore_response.data_ifetch.local_cache_dram cache Offcore code or data read requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2777 00 offcore_response.data_ifetch.remote_cache_dram cache Offcore code or data read requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5877 00 offcore_response.data_in.local_cache_dram cache Offcore request = all data, response = local cache or dram event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2733 00 offcore_response.data_in.remote_cache_dram cache Offcore request = all data, response = remote cache or dram event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5833 00 offcore_response.demand_data.local_cache_dram cache Offcore demand data requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2703 00 offcore_response.demand_data.remote_cache_dram cache Offcore demand data requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5803 00 offcore_response.demand_data_rd.local_cache_dram cache Offcore demand data reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2701 00 offcore_response.demand_data_rd.remote_cache_dram cache Offcore demand data reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5801 00 offcore_response.demand_ifetch.local_cache_dram cache Offcore demand code reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2704 00 offcore_response.demand_ifetch.remote_cache_dram cache Offcore demand code reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5804 00 offcore_response.demand_rfo.local_cache_dram cache Offcore demand RFO requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2702 00 offcore_response.demand_rfo.remote_cache_dram cache Offcore demand RFO requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5802 00 offcore_response.other.local_cache_dram cache Offcore other requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2780 00 offcore_response.other.remote_cache_dram cache Offcore other requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5880 00 offcore_response.pf_data.any_cache_dram cache Offcore prefetch data requests satisfied by any cache or DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x7F50 00 offcore_response.pf_data.any_location cache All offcore prefetch data requests event=0xb7,period=100000,umask=0x1,offcore_rsp=0xFF50 00 offcore_response.pf_data.io_csr_mmio cache Offcore prefetch data requests satisfied by the IO, CSR, MMIO unit event=0xb7,period=100000,umask=0x1,offcore_rsp=0x8050 00 offcore_response.pf_data.llc_hit_no_other_core cache Offcore prefetch data requests satisfied by the LLC and not found in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x150 00 offcore_response.pf_data.llc_hit_other_core_hit cache Offcore prefetch data requests satisfied by the LLC and HIT in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x250 00 offcore_response.pf_data.llc_hit_other_core_hitm cache Offcore prefetch data requests satisfied by the LLC and HITM in a sibling core event=0xb7,period=100000,umask=0x1,offcore_rsp=0x450 00 offcore_response.pf_data.local_cache cache Offcore prefetch data requests satisfied by the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0x750 00 offcore_response.pf_data.local_cache_dram cache Offcore prefetch data requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2750 00 offcore_response.pf_data.remote_cache cache Offcore prefetch data requests satisfied by a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1850 00 offcore_response.pf_data.remote_cache_dram cache Offcore prefetch data requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5850 00 offcore_response.pf_data.remote_cache_hit cache Offcore prefetch data requests that HIT in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x1050 00 offcore_response.pf_data.remote_cache_hitm cache Offcore prefetch data requests that HITM in a remote cache event=0xb7,period=100000,umask=0x1,offcore_rsp=0x850 00 offcore_response.pf_data_rd.local_cache_dram cache Offcore prefetch data reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2710 00 offcore_response.pf_data_rd.remote_cache_dram cache Offcore prefetch data reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5810 00 offcore_response.pf_ifetch.local_cache_dram cache Offcore prefetch code reads satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2740 00 offcore_response.pf_ifetch.remote_cache_dram cache Offcore prefetch code reads satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5840 00 offcore_response.pf_rfo.local_cache_dram cache Offcore prefetch RFO requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2720 00 offcore_response.pf_rfo.remote_cache_dram cache Offcore prefetch RFO requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5820 00 offcore_response.prefetch.local_cache_dram cache Offcore prefetch requests satisfied by the LLC or local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2770 00 offcore_response.prefetch.remote_cache_dram cache Offcore prefetch requests satisfied by a remote cache or remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x5870 00 offcore_response.any_data.local_dram memory Offcore data reads satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2011 00 offcore_response.any_data.remote_dram memory Offcore data reads satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4011 00 offcore_response.any_ifetch.local_dram memory Offcore code reads satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2044 00 offcore_response.any_ifetch.remote_dram memory Offcore code reads satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4044 00 offcore_response.any_request.local_dram memory Offcore requests satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x20FF 00 offcore_response.any_request.remote_dram memory Offcore requests satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x40FF 00 offcore_response.any_rfo.local_dram memory Offcore RFO requests satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2022 00 offcore_response.any_rfo.remote_dram memory Offcore RFO requests satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4022 00 offcore_response.corewb.local_dram memory Offcore writebacks to the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2008 00 offcore_response.corewb.remote_dram memory Offcore writebacks to a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4008 00 offcore_response.data_ifetch.local_dram memory Offcore code or data read requests satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2077 00 offcore_response.data_ifetch.remote_dram memory Offcore code or data read requests satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4077 00 offcore_response.data_in.local_dram memory Offcore data reads, RFOs, and prefetches satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2033 00 offcore_response.data_in.remote_dram memory Offcore data reads, RFOs, and prefetches satisfied by the remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4033 00 offcore_response.demand_data.local_dram memory Offcore demand data requests satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2003 00 offcore_response.demand_data.remote_dram memory Offcore demand data requests satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4003 00 offcore_response.demand_data_rd.local_dram memory Offcore demand data reads satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2001 00 offcore_response.demand_data_rd.remote_dram memory Offcore demand data reads satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4001 00 offcore_response.demand_ifetch.local_dram memory Offcore demand code reads satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2004 00 offcore_response.demand_ifetch.remote_dram memory Offcore demand code reads satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4004 00 offcore_response.demand_rfo.local_dram memory Offcore demand RFO requests satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2002 00 offcore_response.demand_rfo.remote_dram memory Offcore demand RFO requests satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4002 00 offcore_response.other.remote_dram memory Offcore other requests satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4080 00 offcore_response.pf_data.any_dram memory Offcore prefetch data requests satisfied by any DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x6050 00 offcore_response.pf_data.any_llc_miss memory Offcore prefetch data requests that missed the LLC event=0xb7,period=100000,umask=0x1,offcore_rsp=0xF850 00 offcore_response.pf_data.local_dram memory Offcore prefetch data requests satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2050 00 offcore_response.pf_data.remote_dram memory Offcore prefetch data requests satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4050 00 offcore_response.pf_data_rd.local_dram memory Offcore prefetch data reads satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2010 00 offcore_response.pf_data_rd.remote_dram memory Offcore prefetch data reads satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4010 00 offcore_response.pf_ifetch.local_dram memory Offcore prefetch code reads satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2040 00 offcore_response.pf_ifetch.remote_dram memory Offcore prefetch code reads satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4040 00 offcore_response.pf_rfo.local_dram memory Offcore prefetch RFO requests satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2020 00 offcore_response.pf_rfo.remote_dram memory Offcore prefetch RFO requests satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4020 00 offcore_response.prefetch.local_dram memory Offcore prefetch requests satisfied by the local DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x2070 00 offcore_response.prefetch.remote_dram memory Offcore prefetch requests satisfied by a remote DRAM event=0xb7,period=100000,umask=0x1,offcore_rsp=0x4070 00 mem_uncore_retired.local_dram_and_remote_cache_hit cache Load instructions retired local dram and remote cache HIT data sources (Precise Event) event=0xf,period=20000,umask=0x8 00 mem_uncore_retired.local_hitm cache Load instructions retired that HIT modified data in sibling core (Precise Event) event=0xf,period=40000,umask=0x2 00 mem_uncore_retired.remote_hitm cache Retired loads that hit remote socket in modified state (Precise Event) event=0xf,period=40000,umask=0x4 00 bpu_clears.early pipeline Early Branch Prediction Unit clears event=0xe8,period=2000000,umask=0x1 00 uops_executed.core_stall_count pipeline Uops executed on any port (core count) event=0xb1,cmask=1,edge=1,inv=1,period=2000000,umask=0x3f 00 uops_executed.core_stall_count_no_port5 pipeline Uops executed on ports 0-4 (core count) event=0xb1,cmask=1,edge=1,inv=1,period=2000000,umask=0x1f 00 dtlb_misses.pde_miss virtual memory DTLB misses caused by low part of address. Count also includes 2M page references because 2M pages do not use the PDE event=0x49,period=200000,umask=0x20 00 CPI 1 / IPC 00IPC group1 inst_retired.any / cpu_clk_unhalted.thread 00Frontend_Bound_SMT idq_uops_not_delivered.core / (4 * (cpu_clk_unhalted.thread / 2 * (1 + cpu_clk_unhalted.one_thread_active / cpu_clk_unhalted.ref_xclk))) 00dcache_miss_cpi l1d\-loads\-misses / inst_retired.any 00icache_miss_cycles l1i\-loads\-misses / inst_retired.any 00cache_miss_cycles group1 dcache_miss_cpi + icache_miss_cycles 00DCache_L2_All_Hits l2_rqsts.demand_data_rd_hit + l2_rqsts.pf_hit + l2_rqsts.rfo_hit 00DCache_L2_All_Miss max(l2_rqsts.all_demand_data_rd - l2_rqsts.demand_data_rd_hit, 0) + l2_rqsts.pf_miss + l2_rqsts.rfo_miss 00DCache_L2_All DCache_L2_All_Hits + DCache_L2_All_Miss 00DCache_L2_Hits d_ratio(DCache_L2_All_Hits, DCache_L2_All) 00DCache_L2_Misses d_ratio(DCache_L2_All_Miss, DCache_L2_All) 00M1 ipc + M2 00M2 ipc + M1 00M3 1 / M3 00L1D_Cache_Fill_BW 64 * l1d.replacement / 1e9 / duration_time 00C10_Pkg_Residency Power cstate_pkg@c10\-residency@ / TSC C10 residency percent per package 100% 00C1_Core_Residency Power cstate_core@c1\-residency@ / TSC C1 residency percent per core 100% 00C2_Pkg_Residency Power cstate_pkg@c2\-residency@ / TSC C2 residency percent per package 100% 00C3_Pkg_Residency Power cstate_pkg@c3\-residency@ / TSC C3 residency percent per package 100% 00C6_Core_Residency Power cstate_core@c6\-residency@ / TSC C6 residency percent per core 100% 00C6_Pkg_Residency Power cstate_pkg@c6\-residency@ / TSC C6 residency percent per package 100% 00C7_Core_Residency Power cstate_core@c7\-residency@ / TSC C7 residency percent per core 100% 00C7_Pkg_Residency Power cstate_pkg@c7\-residency@ / TSC C7 residency percent per package 100% 00C8_Pkg_Residency Power cstate_pkg@c8\-residency@ / TSC C8 residency percent per package 100% 00C9_Pkg_Residency Power cstate_pkg@c9\-residency@ / TSC C9 residency percent per package 100% 00smi_cycles smi ((msr@aperf@ - cycles) / msr@aperf@ if msr@smi@ > 0 else 0) smi_cycles > 0.1 Percentage of cycles spent in System Management Interrupts 100% 00smi_num smi msr@smi@ Number of SMI interrupts 1SMI# 00tsx_aborted_cycles transaction (max(cycles\-t - cycles\-ct, 0) / cycles if has_event(cycles\-t) else 0) Percentage of cycles in aborted transactions 100% 00tsx_cycles_per_elision transaction (cycles\-t / el\-start if has_event(el\-start) else 0) Number of cycles within a transaction divided by the number of elisions 1cycles / elision 00tsx_cycles_per_transaction transaction (cycles\-t / tx\-start if has_event(cycles\-t) else 0) Number of cycles within a transaction divided by the number of transactions 1cycles / transaction 00tsx_transactional_cycles transaction (cycles\-t / cycles if has_event(cycles\-t) else 0) Percentage of cycles within a transaction region 100% 00cpu_atom tma_alloc_restriction TopdownL3;tma_L3_group;tma_resource_bound_group cpu_atom@TOPDOWN_BE_BOUND.ALLOC_RESTRICTIONS@ / tma_info_core_slots tma_alloc_restriction > 0.1 Counts the number of issue slots that were not consumed by the backend due to certain allocation restrictions 100% 00tma_backend_bound Default;TopdownL1;tma_L1_group cpu_atom@TOPDOWN_BE_BOUND.ALL@ / tma_info_core_slots tma_backend_bound > 0.1 Counts the total number of issue slots that were not consumed by the backend due to backend stalls Counts the total number of issue slots that were not consumed by the backend due to backend stalls. Note that uops must be available for consumption in order for this event to count. If a uop is not available (IQ is empty), this event will not count. The rest of these subevents count backend stalls, in cycles, due to an outstanding request which is memory bound vs core bound. The subevents are not slot based events and therefore can not be precisely added or subtracted from the Backend_Bound_Aux subevents which are slot based 100% TopdownL1;Default TopdownL1 00tma_backend_bound_aux Default;TopdownL1;tma_L1_group tma_backend_bound tma_backend_bound_aux > 0.2 Counts the total number of issue slots that were not consumed by the backend due to backend stalls Counts the total number of issue slots that were not consumed by the backend due to backend stalls. Note that UOPS must be available for consumption in order for this event to count. If a uop is not available (IQ is empty), this event will not count. All of these subevents count backend stalls, in slots, due to a resource limitation. These are not cycle based events and therefore can not be precisely added or subtracted from the Backend_Bound subevents which are cycle based. These subevents are supplementary to Backend_Bound and can be used to analyze results from a resource perspective at allocation 100% TopdownL1;Default TopdownL1 00tma_bad_speculation Default;TopdownL1;tma_L1_group (tma_info_core_slots - (cpu_atom@TOPDOWN_FE_BOUND.ALL@ + cpu_atom@TOPDOWN_BE_BOUND.ALL@ + cpu_atom@TOPDOWN_RETIRING.ALL@)) / tma_info_core_slots tma_bad_speculation > 0.15 Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear. Only issue slots wasted due to fast nukes such as memory ordering nukes are counted. Other nukes are not accounted for. Counts all issue slots blocked during this recovery window including relevant microcode flows and while uops are not yet available in the instruction queue (IQ). Also includes the issue slots that were consumed by the backend but were thrown away because they were younger than the mispredict or machine clear 100% TopdownL1;Default TopdownL1 00tma_base TopdownL2;tma_L2_group;tma_retiring_group (cpu_atom@TOPDOWN_RETIRING.ALL@ - cpu_atom@UOPS_RETIRED.MS@) / tma_info_core_slots tma_base > 0.6 Counts the number of uops that are not from the microsequencer 100% TopdownL2 00tma_branch_detect TopdownL3;tma_L3_group;tma_fetch_latency_group cpu_atom@TOPDOWN_FE_BOUND.BRANCH_DETECT@ / tma_info_core_slots tma_branch_detect > 0.05 Counts the number of issue slots that were not delivered by the frontend due to BACLEARS, which occurs when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontend Counts the number of issue slots that were not delivered by the frontend due to BACLEARS, which occurs when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontend. Includes BACLEARS due to all branch types including conditional and unconditional jumps, returns, and indirect branches 100% 00tma_branch_mispredicts TopdownL2;tma_L2_group;tma_bad_speculation_group cpu_atom@TOPDOWN_BAD_SPECULATION.MISPREDICT@ / tma_info_core_slots tma_branch_mispredicts > 0.05 Counts the number of issue slots that were not consumed by the backend due to branch mispredicts 100% TopdownL2 00tma_branch_resteer TopdownL3;tma_L3_group;tma_fetch_latency_group cpu_atom@TOPDOWN_FE_BOUND.BRANCH_RESTEER@ / tma_info_core_slots tma_branch_resteer > 0.05 Counts the number of issue slots that were not delivered by the frontend due to BTCLEARS, which occurs when the Branch Target Buffer (BTB) predicts a taken branch 100% 00tma_cisc TopdownL3;tma_L3_group;tma_fetch_bandwidth_group cpu_atom@TOPDOWN_FE_BOUND.CISC@ / tma_info_core_slots tma_cisc > 0.05 Counts the number of issue slots that were not delivered by the frontend due to the microcode sequencer (MS) 100% 00tma_core_bound TopdownL2;tma_L2_group;tma_backend_bound_group max(0, tma_backend_bound - tma_memory_bound) tma_core_bound > 0.1 Counts the number of cycles due to backend bound stalls that are core execution bound and not attributed to outstanding demand load or store stalls 100% TopdownL2 00tma_decode TopdownL3;tma_L3_group;tma_fetch_bandwidth_group cpu_atom@TOPDOWN_FE_BOUND.DECODE@ / tma_info_core_slots tma_decode > 0.05 Counts the number of issue slots that were not delivered by the frontend due to decode stalls 100% 00tma_disambiguation TopdownL4;tma_L4_group;tma_nuke_group tma_nuke * (cpu_atom@MACHINE_CLEARS.DISAMBIGUATION@ / cpu_atom@MACHINE_CLEARS.SLOW@) tma_disambiguation > 0.02 Counts the number of machine clears relative to the number of nuke slots due to memory disambiguation 100% 00tma_dram_bound TopdownL3;tma_L3_group;tma_memory_bound_group cpu_atom@MEM_BOUND_STALLS.LOAD_DRAM_HIT@ / tma_info_core_clks - max((cpu_atom@MEM_BOUND_STALLS.LOAD@ - cpu_atom@LD_HEAD.L1_MISS_AT_RET@) / tma_info_core_clks, 0) * cpu_atom@MEM_BOUND_STALLS.LOAD_DRAM_HIT@ / cpu_atom@MEM_BOUND_STALLS.LOAD@ tma_dram_bound > 0.1 Counts the number of cycles the core is stalled due to a demand load miss which hit in DRAM or MMIO (Non-DRAM) 100% 00tma_fast_nuke TopdownL3;tma_L3_group;tma_machine_clears_group cpu_atom@TOPDOWN_BAD_SPECULATION.FASTNUKE@ / tma_info_core_slots tma_fast_nuke > 0.05 Counts the number of issue slots that were not consumed by the backend due to a machine clear classified as a fast nuke due to memory ordering, memory disambiguation and memory renaming 100% 00tma_fetch_bandwidth TopdownL2;tma_L2_group;tma_frontend_bound_group cpu_atom@TOPDOWN_FE_BOUND.FRONTEND_BANDWIDTH@ / tma_info_core_slots tma_fetch_bandwidth > 0.1 Counts the number of issue slots that were not delivered by the frontend due to frontend bandwidth restrictions due to decode, predecode, cisc, and other limitations 100% TopdownL2 00tma_fetch_latency TopdownL2;tma_L2_group;tma_frontend_bound_group cpu_atom@TOPDOWN_FE_BOUND.FRONTEND_LATENCY@ / tma_info_core_slots tma_fetch_latency > 0.15 Counts the number of issue slots that were not delivered by the frontend due to frontend bandwidth restrictions due to decode, predecode, cisc, and other limitations 100% TopdownL2 00tma_fp_assist TopdownL4;tma_L4_group;tma_nuke_group tma_nuke * (cpu_atom@MACHINE_CLEARS.FP_ASSIST@ / cpu_atom@MACHINE_CLEARS.SLOW@) tma_fp_assist > 0.02 Counts the number of machine clears relative to the number of nuke slots due to FP assists 100% 00tma_fpdiv_uops TopdownL3;tma_L3_group;tma_base_group cpu_atom@UOPS_RETIRED.FPDIV@ / tma_info_core_slots tma_fpdiv_uops > 0.2 Counts the number of floating point divide operations per uop 100% 00tma_frontend_bound Default;TopdownL1;tma_L1_group cpu_atom@TOPDOWN_FE_BOUND.ALL@ / tma_info_core_slots tma_frontend_bound > 0.2 Counts the number of issue slots that were not consumed by the backend due to frontend stalls 100% TopdownL1;Default TopdownL1 00tma_icache_misses TopdownL3;tma_L3_group;tma_fetch_latency_group cpu_atom@TOPDOWN_FE_BOUND.ICACHE@ / tma_info_core_slots tma_icache_misses > 0.05 Counts the number of issue slots that were not delivered by the frontend due to instruction cache misses 100% 00tma_info_core_clks cpu_atom@CPU_CLK_UNHALTED.CORE@ 00tma_info_core_clks_p cpu_atom@CPU_CLK_UNHALTED.CORE_P@ 00tma_info_core_cpi tma_info_core_clks / INST_RETIRED.ANY Cycles Per Instruction 00tma_info_core_ipc cpu_atom@INST_RETIRED.ANY@ / tma_info_core_clks Instructions Per Cycle 00tma_info_core_slots 5 * tma_info_core_clks 00tma_info_core_upi cpu_atom@UOPS_RETIRED.ALL@ / INST_RETIRED.ANY Uops Per Instruction 00tma_info_frontend_inst_miss_cost_dramhit_percent 100 * cpu_atom@MEM_BOUND_STALLS.IFETCH_DRAM_HIT@ / cpu_atom@MEM_BOUND_STALLS.IFETCH@ Percent of instruction miss cost that hit in DRAM 00tma_info_frontend_inst_miss_cost_l2hit_percent 100 * cpu_atom@MEM_BOUND_STALLS.IFETCH_L2_HIT@ / cpu_atom@MEM_BOUND_STALLS.IFETCH@ Percent of instruction miss cost that hit in the L2 00tma_info_frontend_inst_miss_cost_l3hit_percent 100 * cpu_atom@MEM_BOUND_STALLS.IFETCH_LLC_HIT@ / cpu_atom@MEM_BOUND_STALLS.IFETCH@ Percent of instruction miss cost that hit in the L3 00tma_info_inst_mix_branch_mispredict_ratio cpu_atom@BR_MISP_RETIRED.ALL_BRANCHES@ / BR_INST_RETIRED.ALL_BRANCHES Ratio of all branches which mispredict 00tma_info_inst_mix_branch_mispredict_to_unknown_branch_ratio cpu_atom@BR_MISP_RETIRED.ALL_BRANCHES@ / BACLEARS.ANY Ratio between Mispredicted branches and unknown branches 00tma_info_inst_mix_fpdiv_uop_ratio 100 * cpu_atom@UOPS_RETIRED.FPDIV@ / UOPS_RETIRED.ALL Percentage of all uops which are FPDiv uops 00tma_info_inst_mix_idiv_uop_ratio 100 * cpu_atom@UOPS_RETIRED.IDIV@ / UOPS_RETIRED.ALL Percentage of all uops which are IDiv uops 00tma_info_inst_mix_ipbranch cpu_atom@INST_RETIRED.ANY@ / BR_INST_RETIRED.ALL_BRANCHES Instructions per Branch (lower number means higher occurrence rate) 00tma_info_inst_mix_ipcall cpu_atom@INST_RETIRED.ANY@ / BR_INST_RETIRED.CALL Instruction per (near) call (lower number means higher occurrence rate) 00tma_info_inst_mix_ipfarbranch cpu_atom@INST_RETIRED.ANY@ / (cpu_atom@BR_INST_RETIRED.FAR_BRANCH@ / 2) Instructions per Far Branch 00tma_info_inst_mix_ipload cpu_atom@INST_RETIRED.ANY@ / MEM_UOPS_RETIRED.ALL_LOADS Instructions per Load 00tma_info_inst_mix_ipmisp_cond_ntaken cpu_atom@INST_RETIRED.ANY@ / (cpu_atom@BR_MISP_RETIRED.COND@ - cpu_atom@BR_MISP_RETIRED.COND_TAKEN@) Instructions per retired conditional Branch Misprediction where the branch was not taken 00tma_info_inst_mix_ipmisp_cond_taken cpu_atom@INST_RETIRED.ANY@ / BR_MISP_RETIRED.COND_TAKEN Instructions per retired conditional Branch Misprediction where the branch was taken 00tma_info_inst_mix_ipmisp_indirect cpu_atom@INST_RETIRED.ANY@ / BR_MISP_RETIRED.INDIRECT Instructions per retired indirect call or jump Branch Misprediction 00tma_info_inst_mix_ipmisp_ret cpu_atom@INST_RETIRED.ANY@ / BR_MISP_RETIRED.RETURN Instructions per retired return Branch Misprediction 00tma_info_inst_mix_ipmispredict cpu_atom@INST_RETIRED.ANY@ / BR_MISP_RETIRED.ALL_BRANCHES Instructions per retired Branch Misprediction 00tma_info_inst_mix_ipstore cpu_atom@INST_RETIRED.ANY@ / MEM_UOPS_RETIRED.ALL_STORES Instructions per Store 00tma_info_inst_mix_microcode_uop_ratio 100 * cpu_atom@UOPS_RETIRED.MS@ / UOPS_RETIRED.ALL Percentage of all uops which are ucode ops 00tma_info_inst_mix_x87_uop_ratio 100 * cpu_atom@UOPS_RETIRED.X87@ / UOPS_RETIRED.ALL Percentage of all uops which are x87 uops 00tma_info_l1_bound_address_alias_blocks 100 * cpu_atom@LD_BLOCKS.4K_ALIAS@ / MEM_UOPS_RETIRED.ALL_LOADS Percentage of total non-speculative loads with a address aliasing block 00tma_info_l1_bound_load_splits 100 * cpu_atom@MEM_UOPS_RETIRED.SPLIT_LOADS@ / MEM_UOPS_RETIRED.ALL_LOADS Percentage of total non-speculative loads that are splits 00tma_info_l1_bound_store_fwd_blocks 100 * cpu_atom@LD_BLOCKS.DATA_UNKNOWN@ / MEM_UOPS_RETIRED.ALL_LOADS Percentage of total non-speculative loads with a store forward or unknown store address block 00tma_info_memory_cycles_per_demand_load_dram_hit cpu_atom@MEM_BOUND_STALLS.LOAD_DRAM_HIT@ / MEM_LOAD_UOPS_RETIRED.DRAM_HIT Cycle cost per DRAM hit 00tma_info_memory_cycles_per_demand_load_l2_hit cpu_atom@MEM_BOUND_STALLS.LOAD_L2_HIT@ / MEM_LOAD_UOPS_RETIRED.L2_HIT Cycle cost per L2 hit 00tma_info_memory_cycles_per_demand_load_l3_hit cpu_atom@MEM_BOUND_STALLS.LOAD_LLC_HIT@ / MEM_LOAD_UOPS_RETIRED.L3_HIT Cycle cost per LLC hit 00tma_info_memory_memloadpki 1e3 * cpu_atom@MEM_UOPS_RETIRED.ALL_LOADS@ / INST_RETIRED.ANY load ops retired per 1000 instruction 00tma_info_system_cpu_utilization cpu_atom@CPU_CLK_UNHALTED.REF_TSC@ / TSC Average CPU Utilization 00tma_info_system_kernel_utilization Summary cpu_atom@CPU_CLK_UNHALTED.CORE@k / CPU_CLK_UNHALTED.CORE Fraction of cycles spent in Kernel mode 00tma_info_system_turbo_utilization Power tma_info_core_clks / CPU_CLK_UNHALTED.REF_TSC Average Frequency Utilization relative nominal frequency 00tma_itlb_misses TopdownL3;tma_L3_group;tma_fetch_latency_group cpu_atom@TOPDOWN_FE_BOUND.ITLB@ / tma_info_core_slots tma_itlb_misses > 0.05 Counts the number of issue slots that were not delivered by the frontend due to Instruction Table Lookaside Buffer (ITLB) misses 100% 00tma_l1_bound TopdownL3;tma_L3_group;tma_memory_bound_group cpu_atom@LD_HEAD.L1_BOUND_AT_RET@ / tma_info_core_clks tma_l1_bound > 0.1 Counts the number of cycles that the oldest load of the load buffer is stalled at retirement due to a load block 100% 00tma_l2_bound TopdownL3;tma_L3_group;tma_memory_bound_group cpu_atom@MEM_BOUND_STALLS.LOAD_L2_HIT@ / tma_info_core_clks - max((cpu_atom@MEM_BOUND_STALLS.LOAD@ - cpu_atom@LD_HEAD.L1_MISS_AT_RET@) / tma_info_core_clks, 0) * cpu_atom@MEM_BOUND_STALLS.LOAD_L2_HIT@ / cpu_atom@MEM_BOUND_STALLS.LOAD@ tma_l2_bound > 0.1 Counts the number of cycles a core is stalled due to a demand load which hit in the L2 Cache 100% 00tma_l3_bound TopdownL3;tma_L3_group;tma_memory_bound_group cpu_atom@MEM_BOUND_STALLS.LOAD_LLC_HIT@ / tma_info_core_clks - max((cpu_atom@MEM_BOUND_STALLS.LOAD@ - cpu_atom@LD_HEAD.L1_MISS_AT_RET@) / tma_info_core_clks, 0) * cpu_atom@MEM_BOUND_STALLS.LOAD_LLC_HIT@ / cpu_atom@MEM_BOUND_STALLS.LOAD@ tma_l3_bound > 0.1 Counts the number of cycles a core is stalled due to a demand load which hit in the Last Level Cache (LLC) or other core with HITE/F/M 100% 00tma_ld_buffer TopdownL4;tma_L4_group;tma_mem_scheduler_group tma_mem_scheduler * cpu_atom@MEM_SCHEDULER_BLOCK.LD_BUF@ / MEM_SCHEDULER_BLOCK.ALL tma_ld_buffer > 0.05 Counts the number of cycles, relative to the number of mem_scheduler slots, in which uops are blocked due to load buffer full 100% 00tma_machine_clears TopdownL2;tma_L2_group;tma_bad_speculation_group cpu_atom@TOPDOWN_BAD_SPECULATION.MACHINE_CLEARS@ / tma_info_core_slots tma_machine_clears > 0.05 Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a machine clear (nuke) of any kind including memory ordering and memory disambiguation 100% TopdownL2 00tma_mem_scheduler TopdownL3;tma_L3_group;tma_resource_bound_group cpu_atom@TOPDOWN_BE_BOUND.MEM_SCHEDULER@ / tma_info_core_slots tma_mem_scheduler > 0.1 Counts the number of issue slots that were not consumed by the backend due to memory reservation stalls in which a scheduler is not able to accept uops 100% 00tma_memory_bound TopdownL2;tma_L2_group;tma_backend_bound_group min(tma_backend_bound, cpu_atom@LD_HEAD.ANY_AT_RET@ / tma_info_core_clks + tma_store_bound) tma_memory_bound > 0.2 Counts the number of cycles the core is stalled due to stores or loads 100% TopdownL2 00tma_memory_ordering TopdownL4;tma_L4_group;tma_nuke_group tma_nuke * (cpu_atom@MACHINE_CLEARS.MEMORY_ORDERING@ / cpu_atom@MACHINE_CLEARS.SLOW@) tma_memory_ordering > 0.02 Counts the number of machine clears relative to the number of nuke slots due to memory ordering 100% 00tma_ms_uops TopdownL2;tma_L2_group;tma_retiring_group cpu_atom@UOPS_RETIRED.MS@ / tma_info_core_slots tma_ms_uops > 0.05 Counts the number of uops that are from the complex flows issued by the micro-sequencer (MS) Counts the number of uops that are from the complex flows issued by the micro-sequencer (MS). This includes uops from flows due to complex instructions, faults, assists, and inserted flows 100% TopdownL2 00tma_non_mem_scheduler TopdownL3;tma_L3_group;tma_resource_bound_group cpu_atom@TOPDOWN_BE_BOUND.NON_MEM_SCHEDULER@ / tma_info_core_slots tma_non_mem_scheduler > 0.1 Counts the number of issue slots that were not consumed by the backend due to IEC or FPC RAT stalls, which can be due to FIQ or IEC reservation stalls in which the integer, floating point or SIMD scheduler is not able to accept uops 100% 00tma_nuke TopdownL3;tma_L3_group;tma_machine_clears_group cpu_atom@TOPDOWN_BAD_SPECULATION.NUKE@ / tma_info_core_slots tma_nuke > 0.05 Counts the number of issue slots that were not consumed by the backend due to a machine clear (slow nuke) 100% 00tma_other_fb TopdownL3;tma_L3_group;tma_fetch_bandwidth_group cpu_atom@TOPDOWN_FE_BOUND.OTHER@ / tma_info_core_slots tma_other_fb > 0.05 Counts the number of issue slots that were not delivered by the frontend due to other common frontend stalls not categorized 100% 00tma_other_l1 TopdownL4;tma_L4_group;tma_l1_bound_group cpu_atom@LD_HEAD.OTHER_AT_RET@ / tma_info_core_clks tma_other_l1 > 0.05 Counts the number of cycles that the oldest load of the load buffer is stalled at retirement due to a number of other load blocks 100% 00tma_other_load_store TopdownL3;tma_L3_group;tma_memory_bound_group max(0, tma_memory_bound - (tma_store_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_dram_bound)) tma_other_load_store > 0.1 Counts the number of cycles the core is stalled due to a demand load miss which hits in the L2, LLC, DRAM or MMIO (Non-DRAM) but could not be correctly attributed or cycles in which the load miss is waiting on a request buffer 100% 00tma_other_ret TopdownL3;tma_L3_group;tma_base_group (cpu_atom@TOPDOWN_RETIRING.ALL@ - cpu_atom@UOPS_RETIRED.MS@ - cpu_atom@UOPS_RETIRED.FPDIV@) / tma_info_core_slots tma_other_ret > 0.3 Counts the number of uops retired excluding ms and fp div uops 100% 00tma_page_fault TopdownL4;tma_L4_group;tma_nuke_group tma_nuke * (cpu_atom@MACHINE_CLEARS.PAGE_FAULT@ / cpu_atom@MACHINE_CLEARS.SLOW@) tma_page_fault > 0.02 Counts the number of machine clears relative to the number of nuke slots due to page faults 100% 00tma_predecode TopdownL3;tma_L3_group;tma_fetch_bandwidth_group cpu_atom@TOPDOWN_FE_BOUND.PREDECODE@ / tma_info_core_slots tma_predecode > 0.05 Counts the number of issue slots that were not delivered by the frontend due to wrong predecodes 100% 00tma_register TopdownL3;tma_L3_group;tma_resource_bound_group cpu_atom@TOPDOWN_BE_BOUND.REGISTER@ / tma_info_core_slots tma_register > 0.1 Counts the number of issue slots that were not consumed by the backend due to the physical register file unable to accept an entry (marble stalls) 100% 00tma_reorder_buffer TopdownL3;tma_L3_group;tma_resource_bound_group cpu_atom@TOPDOWN_BE_BOUND.REORDER_BUFFER@ / tma_info_core_slots tma_reorder_buffer > 0.1 Counts the number of issue slots that were not consumed by the backend due to the reorder buffer being full (ROB stalls) 100% 00tma_resource_bound TopdownL2;tma_L2_group;tma_backend_bound_aux_group tma_backend_bound tma_resource_bound > 0.2 Counts the total number of issue slots that were not consumed by the backend due to backend stalls Counts the total number of issue slots that were not consumed by the backend due to backend stalls. Note that uops must be available for consumption in order for this event to count. If a uop is not available (IQ is empty), this event will not count 100% TopdownL2 00tma_retiring Default;TopdownL1;tma_L1_group cpu_atom@TOPDOWN_RETIRING.ALL@ / tma_info_core_slots tma_retiring > 0.75 Counts the number of issue slots that result in retirement slots 100% TopdownL1;Default TopdownL1 00tma_rsv TopdownL4;tma_L4_group;tma_mem_scheduler_group tma_mem_scheduler * cpu_atom@MEM_SCHEDULER_BLOCK.RSV@ / MEM_SCHEDULER_BLOCK.ALL tma_rsv > 0.05 Counts the number of cycles, relative to the number of mem_scheduler slots, in which uops are blocked due to RSV full relative 100% 00tma_serialization TopdownL3;tma_L3_group;tma_resource_bound_group cpu_atom@TOPDOWN_BE_BOUND.SERIALIZATION@ / tma_info_core_slots tma_serialization > 0.1 Counts the number of issue slots that were not consumed by the backend due to scoreboards from the instruction queue (IQ), jump execution unit (JEU), or microcode sequencer (MS) 100% 00tma_smc TopdownL4;tma_L4_group;tma_nuke_group tma_nuke * (cpu_atom@MACHINE_CLEARS.SMC@ / cpu_atom@MACHINE_CLEARS.SLOW@) tma_smc > 0.02 Counts the number of machine clears relative to the number of nuke slots due to SMC 100% 00tma_st_buffer TopdownL4;tma_L4_group;tma_mem_scheduler_group tma_store_bound tma_st_buffer > 0.05 Counts the number of cycles, relative to the number of mem_scheduler slots, in which uops are blocked due to store buffer full 100% 00tma_stlb_hit TopdownL4;tma_L4_group;tma_l1_bound_group cpu_atom@LD_HEAD.DTLB_MISS_AT_RET@ / tma_info_core_clks tma_stlb_hit > 0.05 Counts the number of cycles that the oldest load of the load buffer is stalled at retirement due to a first level TLB miss 100% 00tma_stlb_miss TopdownL4;tma_L4_group;tma_l1_bound_group cpu_atom@LD_HEAD.PGWALK_AT_RET@ / tma_info_core_clks tma_stlb_miss > 0.05 Counts the number of cycles that the oldest load of the load buffer is stalled at retirement due to a second level TLB miss requiring a page walk 100% 00tma_store_bound TopdownL3;tma_L3_group;tma_memory_bound_group tma_mem_scheduler * (cpu_atom@MEM_SCHEDULER_BLOCK.ST_BUF@ / cpu_atom@MEM_SCHEDULER_BLOCK.ALL@) tma_store_bound > 0.1 Counts the number of cycles the core is stalled due to store buffer full 100% 00tma_store_fwd_blk TopdownL4;tma_L4_group;tma_l1_bound_group cpu_atom@LD_HEAD.ST_ADDR_AT_RET@ / tma_info_core_clks tma_store_fwd_blk > 0.05 Counts the number of cycles that the oldest load of the load buffer is stalled at retirement due to a store forward block 100% 00cpu_core UNCORE_FREQ SoC tma_info_system_socket_clks / #num_dies / duration_time / 1e9 Uncore frequency per die [GHZ] 00tma_alu_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group (cpu_core@UOPS_DISPATCHED.PORT_0@ + cpu_core@UOPS_DISPATCHED.PORT_1@ + cpu_core@UOPS_DISPATCHED.PORT_5_11@ + cpu_core@UOPS_DISPATCHED.PORT_6@) / (5 * tma_info_core_core_clks) tma_alu_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution ports for ALU operations 100% 00tma_assists TopdownL4;tma_L4_group;tma_microcode_sequencer_group 100 * cpu_core@ASSISTS.ANY\,umask\=0x1B@ / tma_info_thread_slots tma_assists > 0.1 & (tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1) This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists. Assists are long sequences of uops that are required in certain corner-cases for operations that cannot be handled natively by the execution pipeline. For example; when working with very small floating point values (so-called Denormals); the FP units are not set up to perform these operations natively. Instead; a sequence of instructions to perform the computation on the Denormals is injected into the pipeline. Since these microcode sequences might be dozens of uops long; Assists can be extremely deleterious to performance and they can be avoided in many cases. Sample with: ASSISTS.ANY 100% 00tma_avx_assists HPC;TopdownL5;tma_L5_group;tma_assists_group 63 * cpu_core@ASSISTS.SSE_AVX_MIX@ / tma_info_thread_slots tma_avx_assists > 0.1 This metric estimates fraction of slots the CPU retired uops as a result of handing SSE to AVX* or AVX* to SSE transition Assists 100% 00tma_backend_bound Default;TmaL1;TopdownL1;tma_L1_group cpu_core@topdown\-be\-bound@ / (cpu_core@topdown\-fe\-bound@ + cpu_core@topdown\-bad\-spec@ + cpu_core@topdown\-retiring@ + cpu_core@topdown\-be\-bound@) + 0 * tma_info_thread_slots tma_backend_bound > 0.2 This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend. Backend is the portion of the processor core where the out-of-order scheduler dispatches ready uops into their respective execution units; and once completed these uops get retired according to program order. For example; stalls due to data-cache misses or stalls due to the divider unit being overloaded are both categorized under Backend Bound. Backend Bound is further divided into two main categories: Memory Bound and Core Bound. Sample with: TOPDOWN.BACKEND_BOUND_SLOTS 100% TopdownL1;Default TopdownL1 00tma_bad_speculation Default;TmaL1;TopdownL1;tma_L1_group max(1 - (tma_frontend_bound + tma_backend_bound + tma_retiring), 0) tma_bad_speculation > 0.15 This category represents fraction of slots wasted due to incorrect speculations This category represents fraction of slots wasted due to incorrect speculations. This include slots used to issue uops that do not eventually get retired and slots for which the issue-pipeline was blocked due to recovery from earlier incorrect speculation. For example; wasted work due to miss-predicted branches are categorized under Bad Speculation category. Incorrect data speculation followed by Memory Ordering Nukes is another example 100% TopdownL1;Default TopdownL1 00tma_branch_mispredicts BadSpec;BrMispredicts;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueBM cpu_core@topdown\-br\-mispredict@ / (cpu_core@topdown\-fe\-bound@ + cpu_core@topdown\-bad\-spec@ + cpu_core@topdown\-retiring@ + cpu_core@topdown\-be\-bound@) + 0 * tma_info_thread_slots tma_branch_mispredicts > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of slots the CPU has wasted due to Branch Misprediction This metric represents fraction of slots the CPU has wasted due to Branch Misprediction. These slots are either wasted by uops fetched from an incorrectly speculated program path; or stalls when the out-of-order part of the machine needs to recover its state from a speculative path. Sample with: TOPDOWN.BR_MISPREDICT_SLOTS. Related metrics: tma_info_bad_spec_branch_misprediction_cost, tma_info_bottleneck_mispredictions, tma_mispredicts_resteers 100% TopdownL2 00tma_branch_resteers FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group cpu_core@INT_MISC.CLEAR_RESTEER_CYCLES@ / tma_info_thread_clks + tma_unknown_branches tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles the CPU was stalled due to Branch Resteers This metric represents fraction of cycles the CPU was stalled due to Branch Resteers. Branch Resteers estimates the Frontend delay in fetching operations from corrected path; following all sorts of miss-predicted branches. For example; branchy code with lots of miss-predictions might get categorized under Branch Resteers. Note the value of this node may overlap with its siblings. Sample with: BR_MISP_RETIRED.ALL_BRANCHES 100% 00tma_cisc TopdownL4;tma_L4_group;tma_microcode_sequencer_group max(0, tma_microcode_sequencer - tma_assists) tma_cisc > 0.1 & (tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1) This metric estimates fraction of cycles the CPU retired uops originated from CISC (complex instruction set computer) instruction This metric estimates fraction of cycles the CPU retired uops originated from CISC (complex instruction set computer) instruction. A CISC instruction has multiple uops that are required to perform the instruction's functionality as in the case of read-modify-write as an example. Since these instructions require multiple uops they may or may not imply sub-optimal use of machine resources. Sample with: FRONTEND_RETIRED.MS_FLOWS 100% 00tma_clears_resteers BadSpec;MachineClears;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueMC (1 - tma_branch_mispredicts / tma_bad_speculation) * cpu_core@INT_MISC.CLEAR_RESTEER_CYCLES@ / tma_info_thread_clks tma_clears_resteers > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)) This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears. Sample with: INT_MISC.CLEAR_RESTEER_CYCLES. Related metrics: tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches 100% 00tma_contested_accesses DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group (25 * tma_info_system_average_frequency * (cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD@ * (cpu_core@OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM@ / (cpu_core@OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM@ + cpu_core@OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD@))) + 24 * tma_info_system_average_frequency * cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS@) * (1 + cpu_core@MEM_LOAD_RETIRED.FB_HIT@ / cpu_core@MEM_LOAD_RETIRED.L1_MISS@ / 2) / tma_info_thread_clks tma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 00tma_core_bound Backend;Compute;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group max(0, tma_backend_bound - tma_memory_bound) tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of slots where Core non-memory issues were of a bottleneck This metric represents fraction of slots where Core non-memory issues were of a bottleneck. Shortage in hardware compute resources; or dependencies in software's instructions are both categorized under Core Bound. Hence it may indicate the machine ran out of an out-of-order resource; certain execution units are overloaded or dependencies in program's data- or instruction-flow are limiting the performance (e.g. FP-chained long-latency arithmetic operations) 100% TopdownL2 00tma_data_sharing Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group 24 * tma_info_system_average_frequency * (cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD@ + cpu_core@MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD@ * (1 - cpu_core@OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM@ / (cpu_core@OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM@ + cpu_core@OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD@))) * (1 + cpu_core@MEM_LOAD_RETIRED.FB_HIT@ / cpu_core@MEM_LOAD_RETIRED.L1_MISS@ / 2) / tma_info_thread_clks tma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 00tma_decoder0_alone DSBmiss;FetchBW;TopdownL4;tma_L4_group;tma_issueD0;tma_mite_group (cpu_core@INST_DECODED.DECODERS\,cmask\=1@ - cpu_core@INST_DECODED.DECODERS\,cmask\=2@) / tma_info_core_core_clks / 2 tma_decoder0_alone > 0.1 & (tma_mite > 0.1 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 6 > 0.35)) This metric represents fraction of cycles where decoder-0 was the only active decoder This metric represents fraction of cycles where decoder-0 was the only active decoder. Related metrics: tma_few_uops_instructions 100% 00tma_divider TopdownL3;tma_L3_group;tma_core_bound_group cpu_core@ARITH.DIV_ACTIVE@ / tma_info_thread_clks tma_divider > 0.2 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2) This metric represents fraction of cycles where the Divider unit was active This metric represents fraction of cycles where the Divider unit was active. Divide and square root instructions are performed by the Divider unit and can take considerably longer latency than integer or Floating Point addition; subtraction; or multiplication. Sample with: ARITH.DIVIDER_ACTIVE 100% 00tma_dram_bound MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group cpu_core@MEMORY_ACTIVITY.STALLS_L3_MISS@ / tma_info_thread_clks tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_MISS_PS 100% 00tma_dsb DSB;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group (cpu_core@IDQ.DSB_CYCLES_ANY@ - cpu_core@IDQ.DSB_CYCLES_OK@) / tma_info_core_core_clks / 2 tma_dsb > 0.15 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 6 > 0.35) This metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipeline This metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipeline. For example; inefficient utilization of the DSB cache structure or bank conflict when reading from it; are categorized here 100% 00tma_dsb_switches DSBmiss;FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFB cpu_core@DSB2MITE_SWITCHES.PENALTY_CYCLES@ / tma_info_thread_clks tma_dsb_switches > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines. The DSB (decoded i-cache) is a Uop Cache where the front-end directly delivers Uops (micro operations) avoiding heavy x86 decoding. The DSB pipeline has shorter latency and delivered higher bandwidth than the MITE (legacy instruction decode pipeline). Switching between the two pipelines can cause penalties hence this metric measures the exposed penalty. Sample with: FRONTEND_RETIRED.DSB_MISS_PS. Related metrics: tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 100% 00tma_dtlb_load MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_group min(7 * cpu_core@DTLB_LOAD_MISSES.STLB_HIT\,cmask\=1@ + cpu_core@DTLB_LOAD_MISSES.WALK_ACTIVE@, max(cpu_core@CYCLE_ACTIVITY.CYCLES_MEM_ANY@ - cpu_core@MEMORY_ACTIVITY.CYCLES_L1D_MISS@, 0)) / tma_info_thread_clks tma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_INST_RETIRED.STLB_MISS_LOADS_PS. Related metrics: tma_dtlb_store, tma_info_bottleneck_memory_data_tlbs 100% 00tma_dtlb_store MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_store_bound_group (7 * cpu_core@DTLB_STORE_MISSES.STLB_HIT\,cmask\=1@ + cpu_core@DTLB_STORE_MISSES.WALK_ACTIVE@) / tma_info_core_core_clks tma_dtlb_store > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses. As with ordinary data caching; focus on improving data locality and reducing working-set size to reduce DTLB overhead. Additionally; consider using profile-guided optimization (PGO) to collocate frequently-used data on the same page. Try using larger page sizes for large amounts of frequently-used data. Sample with: MEM_INST_RETIRED.STLB_MISS_STORES_PS. Related metrics: tma_dtlb_load, tma_info_bottleneck_memory_data_tlbs 100% 00tma_false_sharing DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group 28 * tma_info_system_average_frequency * cpu_core@OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM@ / tma_info_thread_clks tma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates how often CPU was handling synchronizations due to False Sharing This metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache 100% 00tma_fb_full MemoryBW;TopdownL4;tma_L4_group;tma_issueBW;tma_issueSL;tma_issueSmSt;tma_l1_bound_group cpu_core@L1D_PEND_MISS.FB_FULL@ / tma_info_thread_clks tma_fb_full > 0.3 This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed. The higher the metric value; the deeper the memory hierarchy level the misses are satisfied from (metric values >1 are valid). Often it hints on approaching bandwidth limits (to L2 cache; L3 cache or external memory). Related metrics: tma_info_bottleneck_memory_bandwidth, tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full, tma_store_latency, tma_streaming_stores 100% 00tma_fetch_bandwidth FetchBW;Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group;tma_issueFB max(0, tma_frontend_bound - tma_fetch_latency) tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 6 > 0.35 This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues. For example; inefficiencies at the instruction decoders; or restrictions for caching in the DSB (decoded uops cache) are categorized under Fetch Bandwidth. In such cases; the Frontend typically delivers suboptimal amount of uops to the Backend. Sample with: FRONTEND_RETIRED.LATENCY_GE_2_BUBBLES_GE_1_PS;FRONTEND_RETIRED.LATENCY_GE_1_PS;FRONTEND_RETIRED.LATENCY_GE_2_PS. Related metrics: tma_dsb_switches, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 100% TopdownL2 00tma_fetch_latency Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group cpu_core@topdown\-fetch\-lat@ / (cpu_core@topdown\-fe\-bound@ + cpu_core@topdown\-bad\-spec@ + cpu_core@topdown\-retiring@ + cpu_core@topdown\-be\-bound@) - cpu_core@INT_MISC.UOP_DROPPING@ / tma_info_thread_slots tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of slots the CPU was stalled due to Frontend latency issues This metric represents fraction of slots the CPU was stalled due to Frontend latency issues. For example; instruction-cache misses; iTLB misses or fetch stalls after a branch misprediction are categorized under Frontend Latency. In such cases; the Frontend eventually delivers no uops for some period. Sample with: FRONTEND_RETIRED.LATENCY_GE_16_PS;FRONTEND_RETIRED.LATENCY_GE_8_PS 100% TopdownL2 00tma_few_uops_instructions TopdownL3;tma_L3_group;tma_heavy_operations_group;tma_issueD0 max(0, tma_heavy_operations - tma_microcode_sequencer) tma_few_uops_instructions > 0.05 & tma_heavy_operations > 0.1 This metric represents fraction of slots where the CPU was retiring instructions that that are decoder into two or up to ([SNB+] four; [ADL+] five) uops This metric represents fraction of slots where the CPU was retiring instructions that that are decoder into two or up to ([SNB+] four; [ADL+] five) uops. This highly-correlates with the number of uops in such instructions. Related metrics: tma_decoder0_alone 100% 00tma_fp_arith HPC;TopdownL3;tma_L3_group;tma_light_operations_group tma_x87_use + tma_fp_scalar + tma_fp_vector tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric represents overall arithmetic floating-point (FP) operations fraction the CPU has executed (retired) This metric represents overall arithmetic floating-point (FP) operations fraction the CPU has executed (retired). Note this metric's value may exceed its parent due to use of "Uops" CountDomain and FMA double-counting 100% 00tma_fp_assists HPC;TopdownL5;tma_L5_group;tma_assists_group 30 * cpu_core@ASSISTS.FP@ / tma_info_thread_slots tma_fp_assists > 0.1 This metric roughly estimates fraction of slots the CPU retired uops as a result of handing Floating Point (FP) Assists This metric roughly estimates fraction of slots the CPU retired uops as a result of handing Floating Point (FP) Assists. FP Assist may apply when working with very small floating point values (so-called Denormals) 100% 00tma_fp_scalar Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P cpu_core@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ / (tma_retiring * tma_info_thread_slots) tma_fp_scalar > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6) This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired. May overcount due to FMA double counting. Related metrics: tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0x3c@ / (tma_retiring * tma_info_thread_slots) tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6) This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector_128b Compute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P (cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE@ + cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE@) / (tma_retiring * tma_info_thread_slots) tma_fp_vector_128b > 0.1 & (tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)) This metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectors This metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector_256b Compute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P (cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE@ + cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE@) / (tma_retiring * tma_info_thread_slots) tma_fp_vector_256b > 0.1 & (tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)) This metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectors This metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_frontend_bound Default;PGO;TmaL1;TopdownL1;tma_L1_group cpu_core@topdown\-fe\-bound@ / (cpu_core@topdown\-fe\-bound@ + cpu_core@topdown\-bad\-spec@ + cpu_core@topdown\-retiring@ + cpu_core@topdown\-be\-bound@) - cpu_core@INT_MISC.UOP_DROPPING@ / tma_info_thread_slots tma_frontend_bound > 0.15 This category represents fraction of slots where the processor's Frontend undersupplies its Backend This category represents fraction of slots where the processor's Frontend undersupplies its Backend. Frontend denotes the first part of the processor core responsible to fetch operations that are executed later on by the Backend part. Within the Frontend; a branch predictor predicts the next address to fetch; cache-lines are fetched from the memory subsystem; parsed into instructions; and lastly decoded into micro-operations (uops). Ideally the Frontend can issue Pipeline_Width uops every cycle to the Backend. Frontend Bound denotes unutilized issue-slots when there is no Backend stall; i.e. bubbles where Frontend delivered no uops while Backend could have accepted them. For example; stalls due to instruction-cache misses would be categorized under Frontend Bound. Sample with: FRONTEND_RETIRED.LATENCY_GE_4_PS 100% TopdownL1;Default TopdownL1 00tma_fused_instructions Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group tma_light_operations * cpu_core@INST_RETIRED.MACRO_FUSED@ / (tma_retiring * tma_info_thread_slots) tma_fused_instructions > 0.1 & tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring fused instructions -- where one uop can represent multiple contiguous instructions This metric represents fraction of slots where the CPU was retiring fused instructions -- where one uop can represent multiple contiguous instructions. The instruction pairs of CMP+JCC or DEC+JCC are commonly used examples 100% 00tma_heavy_operations Retire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_group cpu_core@topdown\-heavy\-ops@ / (cpu_core@topdown\-fe\-bound@ + cpu_core@topdown\-bad\-spec@ + cpu_core@topdown\-retiring@ + cpu_core@topdown\-be\-bound@) + 0 * tma_info_thread_slots tma_heavy_operations > 0.1 This metric represents fraction of slots where the CPU was retiring heavy-weight operations -- instructions that require two or more uops or micro-coded sequences This metric represents fraction of slots where the CPU was retiring heavy-weight operations -- instructions that require two or more uops or micro-coded sequences. This highly-correlates with the uop length of these instructions/sequences. Sample with: UOPS_RETIRED.HEAVY 100% TopdownL2 00tma_icache_misses BigFoot;FetchLat;IcMiss;TopdownL3;tma_L3_group;tma_fetch_latency_group cpu_core@ICACHE_DATA.STALLS@ / tma_info_thread_clks tma_icache_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles the CPU was stalled due to instruction cache misses This metric represents fraction of cycles the CPU was stalled due to instruction cache misses. Sample with: FRONTEND_RETIRED.L2_MISS_PS;FRONTEND_RETIRED.L1I_MISS_PS 100% 00tma_info_bad_spec_branch_misprediction_cost Bad;BrMispredicts;tma_issueBM (tma_branch_mispredicts + tma_fetch_latency * tma_mispredicts_resteers / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches)) * tma_info_thread_slots / BR_MISP_RETIRED.ALL_BRANCHES Branch Misprediction Cost: Fraction of TMA slots wasted per non-speculative branch misprediction (retired JEClear) Branch Misprediction Cost: Fraction of TMA slots wasted per non-speculative branch misprediction (retired JEClear). Related metrics: tma_branch_mispredicts, tma_info_bottleneck_mispredictions, tma_mispredicts_resteers 00tma_info_bad_spec_ipmisp_cond_ntaken Bad;BrMispredicts cpu_core@INST_RETIRED.ANY@ / BR_MISP_RETIRED.COND_NTAKEN tma_info_bad_spec_ipmisp_cond_ntaken < 200 Instructions per retired mispredicts for conditional non-taken branches (lower number means higher occurrence rate) 00tma_info_bad_spec_ipmisp_cond_taken Bad;BrMispredicts cpu_core@INST_RETIRED.ANY@ / BR_MISP_RETIRED.COND_TAKEN tma_info_bad_spec_ipmisp_cond_taken < 200 Instructions per retired mispredicts for conditional taken branches (lower number means higher occurrence rate) 00tma_info_bad_spec_ipmisp_indirect Bad;BrMispredicts cpu_core@BR_MISP_RETIRED.INDIRECT_CALL\,umask\=0x80@ / BR_MISP_RETIRED.INDIRECT tma_info_bad_spec_ipmisp_indirect < 1e3 Instructions per retired mispredicts for indirect CALL or JMP branches (lower number means higher occurrence rate) 00tma_info_bad_spec_ipmisp_ret Bad;BrMispredicts cpu_core@INST_RETIRED.ANY@ / BR_MISP_RETIRED.RET tma_info_bad_spec_ipmisp_ret < 500 Instructions per retired mispredicts for return branches (lower number means higher occurrence rate) 00tma_info_bad_spec_ipmispredict Bad;BadSpec;BrMispredicts cpu_core@INST_RETIRED.ANY@ / BR_MISP_RETIRED.ALL_BRANCHES tma_info_bad_spec_ipmispredict < 200 Number of Instructions per non-speculative Branch Misprediction (JEClear) (lower number means higher occurrence rate) 00tma_info_botlnk_l0_core_bound_likely Cor;SMT (100 * (1 - tma_core_bound / tma_ports_utilization if tma_core_bound < tma_ports_utilization else 1) if tma_info_system_smt_2t_utilization > 0.5 else 0) tma_info_botlnk_l0_core_bound_likely > 0.5 Probability of Core Bound bottleneck hidden by SMT-profiling artifacts 00tma_info_botlnk_l2_dsb_misses DSBmiss;Fed;tma_issueFB 100 * (tma_fetch_latency * tma_dsb_switches / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches) + tma_fetch_bandwidth * tma_mite / (tma_dsb + tma_lsd + tma_mite)) tma_info_botlnk_l2_dsb_misses > 10 Total pipeline cost of DSB (uop cache) misses - subset of the Instruction_Fetch_BW Bottleneck Total pipeline cost of DSB (uop cache) misses - subset of the Instruction_Fetch_BW Bottleneck. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 00tma_info_botlnk_l2_ic_misses Fed;FetchLat;IcMiss;tma_issueFL 100 * (tma_fetch_latency * tma_icache_misses / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches)) tma_info_botlnk_l2_ic_misses > 5 Total pipeline cost of Instruction Cache misses - subset of the Big_Code Bottleneck Total pipeline cost of Instruction Cache misses - subset of the Big_Code Bottleneck. Related metrics: 00tma_info_bottleneck_big_code BigFoot;Fed;Frontend;IcMiss;MemoryTLB;tma_issueBC 100 * tma_fetch_latency * (tma_itlb_misses + tma_icache_misses + tma_unknown_branches) / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches) tma_info_bottleneck_big_code > 20 Total pipeline cost of instruction fetch related bottlenecks by large code footprint programs (i-side cache; TLB and BTB misses) Total pipeline cost of instruction fetch related bottlenecks by large code footprint programs (i-side cache; TLB and BTB misses). Related metrics: tma_info_bottleneck_branching_overhead 00tma_info_bottleneck_branching_overhead Ret;tma_issueBC 100 * ((cpu_core@BR_INST_RETIRED.COND@ + 3 * cpu_core@BR_INST_RETIRED.NEAR_CALL@ + (cpu_core@BR_INST_RETIRED.NEAR_TAKEN@ - cpu_core@BR_INST_RETIRED.COND_TAKEN@ - 2 * cpu_core@BR_INST_RETIRED.NEAR_CALL@)) / tma_info_thread_slots) tma_info_bottleneck_branching_overhead > 10 Total pipeline cost of branch related instructions (used for program control-flow including function calls) Total pipeline cost of branch related instructions (used for program control-flow including function calls). Related metrics: tma_info_bottleneck_big_code 00tma_info_bottleneck_instruction_fetch_bw Fed;FetchBW;Frontend 100 * (tma_frontend_bound - tma_fetch_latency * tma_mispredicts_resteers / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches)) - tma_info_bottleneck_big_code tma_info_bottleneck_instruction_fetch_bw > 20 Total pipeline cost of instruction fetch bandwidth related bottlenecks 00tma_info_bottleneck_memory_bandwidth Mem;MemoryBW;Offcore;tma_issueBW 100 * tma_memory_bound * (tma_dram_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_mem_bandwidth / (tma_mem_bandwidth + tma_mem_latency)) + tma_l3_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_sq_full / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full))) + tma_l1_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_fb_full / (tma_dtlb_load + tma_fb_full + tma_lock_latency + tma_split_loads + tma_store_fwd_blk)) tma_info_bottleneck_memory_bandwidth > 20 Total pipeline cost of (external) Memory Bandwidth related bottlenecks Total pipeline cost of (external) Memory Bandwidth related bottlenecks. Related metrics: tma_fb_full, tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full 00tma_info_bottleneck_memory_data_tlbs Mem;MemoryTLB;Offcore;tma_issueTLB 100 * tma_memory_bound * (tma_l1_bound / max(tma_memory_bound, tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_dtlb_load / max(tma_l1_bound, tma_dtlb_load + tma_fb_full + tma_lock_latency + tma_split_loads + tma_store_fwd_blk)) + tma_store_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_dtlb_store / (tma_dtlb_store + tma_false_sharing + tma_split_stores + tma_store_latency + tma_streaming_stores))) tma_info_bottleneck_memory_data_tlbs > 20 Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs) Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs). Related metrics: tma_dtlb_load, tma_dtlb_store 00tma_info_bottleneck_memory_latency Mem;MemoryLat;Offcore;tma_issueLat 100 * tma_memory_bound * (tma_dram_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_mem_latency / (tma_mem_bandwidth + tma_mem_latency)) + tma_l3_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_l3_hit_latency / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full)) + tma_l2_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound)) tma_info_bottleneck_memory_latency > 20 Total pipeline cost of Memory Latency related bottlenecks (external memory and off-core caches) Total pipeline cost of Memory Latency related bottlenecks (external memory and off-core caches). Related metrics: tma_l3_hit_latency, tma_mem_latency 00tma_info_bottleneck_mispredictions Bad;BadSpec;BrMispredicts;tma_issueBM 100 * (tma_branch_mispredicts + tma_fetch_latency * tma_mispredicts_resteers / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches)) tma_info_bottleneck_mispredictions > 20 Total pipeline cost of Branch Misprediction related bottlenecks Total pipeline cost of Branch Misprediction related bottlenecks. Related metrics: tma_branch_mispredicts, tma_info_bad_spec_branch_misprediction_cost, tma_mispredicts_resteers 00tma_info_branches_callret Bad;Branches (cpu_core@BR_INST_RETIRED.NEAR_CALL@ + cpu_core@BR_INST_RETIRED.NEAR_RETURN@) / BR_INST_RETIRED.ALL_BRANCHES Fraction of branches that are CALL or RET 00tma_info_branches_cond_nt Bad;Branches;CodeGen;PGO cpu_core@BR_INST_RETIRED.COND_NTAKEN@ / BR_INST_RETIRED.ALL_BRANCHES Fraction of branches that are non-taken conditionals 00tma_info_branches_cond_tk Bad;Branches;CodeGen;PGO cpu_core@BR_INST_RETIRED.COND_TAKEN@ / BR_INST_RETIRED.ALL_BRANCHES Fraction of branches that are taken conditionals 00tma_info_branches_jump Bad;Branches (cpu_core@BR_INST_RETIRED.NEAR_TAKEN@ - cpu_core@BR_INST_RETIRED.COND_TAKEN@ - 2 * cpu_core@BR_INST_RETIRED.NEAR_CALL@) / BR_INST_RETIRED.ALL_BRANCHES Fraction of branches that are unconditional (direct or indirect) jumps 00tma_info_branches_other_branches Bad;Branches 1 - (tma_info_branches_cond_nt + tma_info_branches_cond_tk + tma_info_branches_callret + tma_info_branches_jump) Fraction of branches of other types (not individually covered by other metrics in Info.Branches group) 00tma_info_core_core_clks SMT cpu_core@CPU_CLK_UNHALTED.DISTRIBUTED@ Core actual clocks when any Logical Processor is active on the Physical Core 00tma_info_core_coreipc Ret;SMT;TmaL1;tma_L1_group cpu_core@INST_RETIRED.ANY@ / tma_info_core_core_clks Instructions Per Cycle across hyper-threads (per physical core) 00tma_info_core_flopc Flops;Ret (cpu_core@FP_ARITH_INST_RETIRED.SCALAR_SINGLE@ + cpu_core@FP_ARITH_INST_RETIRED.SCALAR_DOUBLE@ + 2 * cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE@ + 4 * (cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE@ + cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE@) + 8 * cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE@) / tma_info_core_core_clks Floating Point Operations Per Cycle 00tma_info_core_fp_arith_utilization Cor;Flops;HPC (cpu_core@FP_ARITH_DISPATCHED.PORT_0@ + cpu_core@FP_ARITH_DISPATCHED.PORT_1@ + cpu_core@FP_ARITH_DISPATCHED.PORT_5@) / (2 * tma_info_core_core_clks) Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width) Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width). Values > 1 are possible due to ([BDW+] Fused-Multiply Add (FMA) counting - common; [ADL+] use all of ADD/MUL/FMA in Scalar or 128/256-bit vectors - less common) 00tma_info_core_ilp Backend;Cor;Pipeline;PortsUtil cpu_core@UOPS_EXECUTED.THREAD@ / (cpu_core@UOPS_EXECUTED.CORE_CYCLES_GE_1@ / 2 if #SMT_on else cpu_core@UOPS_EXECUTED.CORE_CYCLES_GE_1@) Instruction-Level-Parallelism (average number of uops executed when there is execution) per-core 00tma_info_frontend_dsb_coverage DSB;Fed;FetchBW;tma_issueFB cpu_core@IDQ.DSB_UOPS@ / cpu_core@UOPS_ISSUED.ANY@ tma_info_frontend_dsb_coverage < 0.7 & tma_info_thread_ipc / 6 > 0.35 Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache) Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache). Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_inst_mix_iptb, tma_lcp 00tma_info_frontend_dsb_switch_cost DSBmiss cpu_core@DSB2MITE_SWITCHES.PENALTY_CYCLES@ / cpu_core@DSB2MITE_SWITCHES.PENALTY_CYCLES\,cmask\=1\,edge@ Average number of cycles of a switch from the DSB fetch-unit to MITE fetch unit - see DSB_Switches tree node for details 00tma_info_frontend_fetch_upc Fed;FetchBW cpu_core@UOPS_ISSUED.ANY@ / cpu_core@UOPS_ISSUED.ANY\,cmask\=1@ Average number of Uops issued by front-end when it issued something 00tma_info_frontend_icache_miss_latency Fed;FetchLat;IcMiss cpu_core@ICACHE_DATA.STALLS@ / cpu_core@ICACHE_DATA.STALLS\,cmask\=1\,edge@ Average Latency for L1 instruction cache misses 00tma_info_frontend_ipdsb_miss_ret DSBmiss;Fed cpu_core@INST_RETIRED.ANY@ / FRONTEND_RETIRED.ANY_DSB_MISS tma_info_frontend_ipdsb_miss_ret < 50 Instructions per non-speculative DSB miss (lower number means higher occurrence rate) 00tma_info_frontend_ipunknown_branch Fed tma_info_inst_mix_instructions / BACLEARS.ANY Instructions per speculative Unknown Branch Misprediction (BAClear) (lower number means higher occurrence rate) 00tma_info_frontend_l2mpki_code IcMiss 1e3 * cpu_core@FRONTEND_RETIRED.L2_MISS@ / INST_RETIRED.ANY L2 cache true code cacheline misses per kilo instruction 00tma_info_frontend_l2mpki_code_all IcMiss 1e3 * cpu_core@L2_RQSTS.CODE_RD_MISS@ / INST_RETIRED.ANY L2 cache speculative code cacheline misses per kilo instruction 00tma_info_frontend_lsd_coverage Fed;LSD cpu_core@LSD.UOPS@ / cpu_core@UOPS_ISSUED.ANY@ Fraction of Uops delivered by the LSD (Loop Stream Detector; aka Loop Cache) 00tma_info_inst_mix_bptkbranch Branches;Fed;PGO cpu_core@BR_INST_RETIRED.ALL_BRANCHES@ / BR_INST_RETIRED.NEAR_TAKEN Branch instructions per taken branch 00tma_info_inst_mix_instructions Summary;TmaL1;tma_L1_group cpu_core@INST_RETIRED.ANY@ Total number of retired Instructions Total number of retired Instructions. Sample with: INST_RETIRED.PREC_DIST 00tma_info_inst_mix_iparith Flops;InsType cpu_core@INST_RETIRED.ANY@ / (cpu_core@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0x3c@) tma_info_inst_mix_iparith < 10 Instructions per FP Arithmetic instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic instruction (lower number means higher occurrence rate). May undercount due to FMA double counting. Approximated prior to BDW 00tma_info_inst_mix_iparith_avx128 Flops;FpVector;InsType cpu_core@INST_RETIRED.ANY@ / (cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE@ + cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE@) tma_info_inst_mix_iparith_avx128 < 10 Instructions per FP Arithmetic AVX/SSE 128-bit instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic AVX/SSE 128-bit instruction (lower number means higher occurrence rate). May undercount due to FMA double counting 00tma_info_inst_mix_iparith_avx256 Flops;FpVector;InsType cpu_core@INST_RETIRED.ANY@ / (cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE@ + cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE@) tma_info_inst_mix_iparith_avx256 < 10 Instructions per FP Arithmetic AVX* 256-bit instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic AVX* 256-bit instruction (lower number means higher occurrence rate). May undercount due to FMA double counting 00tma_info_inst_mix_iparith_scalar_dp Flops;FpScalar;InsType cpu_core@INST_RETIRED.ANY@ / FP_ARITH_INST_RETIRED.SCALAR_DOUBLE tma_info_inst_mix_iparith_scalar_dp < 10 Instructions per FP Arithmetic Scalar Double-Precision instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic Scalar Double-Precision instruction (lower number means higher occurrence rate). May undercount due to FMA double counting 00tma_info_inst_mix_iparith_scalar_sp Flops;FpScalar;InsType cpu_core@INST_RETIRED.ANY@ / FP_ARITH_INST_RETIRED.SCALAR_SINGLE tma_info_inst_mix_iparith_scalar_sp < 10 Instructions per FP Arithmetic Scalar Single-Precision instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic Scalar Single-Precision instruction (lower number means higher occurrence rate). May undercount due to FMA double counting 00tma_info_inst_mix_ipbranch Branches;Fed;InsType cpu_core@INST_RETIRED.ANY@ / BR_INST_RETIRED.ALL_BRANCHES tma_info_inst_mix_ipbranch < 8 Instructions per Branch (lower number means higher occurrence rate) 00tma_info_inst_mix_ipcall Branches;Fed;PGO cpu_core@INST_RETIRED.ANY@ / BR_INST_RETIRED.NEAR_CALL tma_info_inst_mix_ipcall < 200 Instructions per (near) call (lower number means higher occurrence rate) 00tma_info_inst_mix_ipflop Flops;InsType cpu_core@INST_RETIRED.ANY@ / (cpu_core@FP_ARITH_INST_RETIRED.SCALAR_SINGLE@ + cpu_core@FP_ARITH_INST_RETIRED.SCALAR_DOUBLE@ + 2 * cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE@ + 4 * (cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE@ + cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE@) + 8 * cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE@) tma_info_inst_mix_ipflop < 10 Instructions per Floating Point (FP) Operation (lower number means higher occurrence rate) 00tma_info_inst_mix_ipload InsType cpu_core@INST_RETIRED.ANY@ / MEM_INST_RETIRED.ALL_LOADS tma_info_inst_mix_ipload < 3 Instructions per Load (lower number means higher occurrence rate) 00tma_info_inst_mix_ipstore InsType cpu_core@INST_RETIRED.ANY@ / MEM_INST_RETIRED.ALL_STORES tma_info_inst_mix_ipstore < 8 Instructions per Store (lower number means higher occurrence rate) 00tma_info_inst_mix_ipswpf Prefetches cpu_core@INST_RETIRED.ANY@ / cpu_core@SW_PREFETCH_ACCESS.T0\,umask\=0xF@ tma_info_inst_mix_ipswpf < 100 Instructions per Software prefetch instruction (of any type: NTA/T0/T1/T2/Prefetch) (lower number means higher occurrence rate) 00tma_info_inst_mix_iptb Branches;Fed;FetchBW;Frontend;PGO;tma_issueFB cpu_core@INST_RETIRED.ANY@ / BR_INST_RETIRED.NEAR_TAKEN tma_info_inst_mix_iptb < 13 Instruction per taken branch Instruction per taken branch. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_lcp 00tma_info_memory_core_l1d_cache_fill_bw Mem;MemoryBW 64 * cpu_core@L1D.REPLACEMENT@ / 1e9 / duration_time Average per-core data fill bandwidth to the L1 data cache [GB / sec] 00tma_info_memory_core_l2_cache_fill_bw Mem;MemoryBW 64 * cpu_core@L2_LINES_IN.ALL@ / 1e9 / duration_time Average per-core data fill bandwidth to the L2 cache [GB / sec] 00tma_info_memory_core_l3_cache_access_bw Mem;MemoryBW;Offcore 64 * cpu_core@OFFCORE_REQUESTS.ALL_REQUESTS@ / 1e9 / duration_time Average per-core data access bandwidth to the L3 cache [GB / sec] 00tma_info_memory_core_l3_cache_fill_bw Mem;MemoryBW 64 * cpu_core@LONGEST_LAT_CACHE.MISS@ / 1e9 / duration_time Average per-core data fill bandwidth to the L3 cache [GB / sec] 00tma_info_memory_fb_hpki CacheMisses;Mem 1e3 * cpu_core@MEM_LOAD_RETIRED.FB_HIT@ / INST_RETIRED.ANY Fill Buffer (FB) hits per kilo instructions for retired demand loads (L1D misses that merge into ongoing miss-handling entries) 00tma_info_memory_l1mpki CacheMisses;Mem 1e3 * cpu_core@MEM_LOAD_RETIRED.L1_MISS@ / INST_RETIRED.ANY L1 cache true misses per kilo instruction for retired demand loads 00tma_info_memory_l1mpki_load CacheMisses;Mem 1e3 * cpu_core@L2_RQSTS.ALL_DEMAND_DATA_RD@ / INST_RETIRED.ANY L1 cache true misses per kilo instruction for all demand loads (including speculative) 00tma_info_memory_l2hpki_all CacheMisses;Mem 1e3 * (cpu_core@L2_RQSTS.REFERENCES@ - cpu_core@L2_RQSTS.MISS@) / INST_RETIRED.ANY L2 cache hits per kilo instruction for all request types (including speculative) 00tma_info_memory_l2hpki_load CacheMisses;Mem 1e3 * cpu_core@L2_RQSTS.DEMAND_DATA_RD_HIT@ / INST_RETIRED.ANY L2 cache hits per kilo instruction for all demand loads (including speculative) 00tma_info_memory_l2mpki Backend;CacheMisses;Mem 1e3 * cpu_core@MEM_LOAD_RETIRED.L2_MISS@ / INST_RETIRED.ANY L2 cache true misses per kilo instruction for retired demand loads 00tma_info_memory_l2mpki_all CacheMisses;Mem;Offcore 1e3 * cpu_core@L2_RQSTS.MISS@ / INST_RETIRED.ANY L2 cache ([RKL+] true) misses per kilo instruction for all request types (including speculative) 00tma_info_memory_l2mpki_load CacheMisses;Mem 1e3 * cpu_core@L2_RQSTS.DEMAND_DATA_RD_MISS@ / INST_RETIRED.ANY L2 cache ([RKL+] true) misses per kilo instruction for all demand loads (including speculative) 00tma_info_memory_l3mpki CacheMisses;Mem 1e3 * cpu_core@MEM_LOAD_RETIRED.L3_MISS@ / INST_RETIRED.ANY L3 cache true misses per kilo instruction for retired demand loads 00tma_info_memory_load_miss_real_latency Mem;MemoryBound;MemoryLat cpu_core@L1D_PEND_MISS.PENDING@ / MEM_LOAD_COMPLETED.L1_MISS_ANY Actual Average Latency for L1 data-cache miss demand load operations (in core cycles) 00tma_info_memory_mlp Mem;MemoryBW;MemoryBound cpu_core@L1D_PEND_MISS.PENDING@ / L1D_PEND_MISS.PENDING_CYCLES Memory-Level-Parallelism (average number of L1 miss demand load when there is at least one such miss Memory-Level-Parallelism (average number of L1 miss demand load when there is at least one such miss. Per-Logical Processor) 00tma_info_memory_oro_data_l2_mlp Memory_BW;Offcore cpu_core@OFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD@ / OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RD Average Parallel L2 cache miss data reads 00tma_info_memory_oro_load_l2_miss_latency Memory_Lat;Offcore cpu_core@OFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD@ / OFFCORE_REQUESTS.DEMAND_DATA_RD Average Latency for L2 cache miss demand Loads 00tma_info_memory_oro_load_l2_mlp Memory_BW;Offcore cpu_core@OFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD@ / cpu_core@OFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD\,cmask\=1@ Average Parallel L2 cache miss demand Loads 00tma_info_memory_oro_load_l3_miss_latency Memory_Lat;Offcore cpu_core@OFFCORE_REQUESTS_OUTSTANDING.L3_MISS_DEMAND_DATA_RD@ / OFFCORE_REQUESTS.L3_MISS_DEMAND_DATA_RD Average Latency for L3 cache miss demand Loads 00tma_info_memory_thread_l1d_cache_fill_bw_1t Mem;MemoryBW tma_info_memory_core_l1d_cache_fill_bw Average per-thread data fill bandwidth to the L1 data cache [GB / sec] 00tma_info_memory_thread_l2_cache_fill_bw_1t Mem;MemoryBW tma_info_memory_core_l2_cache_fill_bw Average per-thread data fill bandwidth to the L2 cache [GB / sec] 00tma_info_memory_thread_l3_cache_access_bw_1t Mem;MemoryBW;Offcore tma_info_memory_core_l3_cache_access_bw Average per-thread data access bandwidth to the L3 cache [GB / sec] 00tma_info_memory_thread_l3_cache_fill_bw_1t Mem;MemoryBW tma_info_memory_core_l3_cache_fill_bw Average per-thread data fill bandwidth to the L3 cache [GB / sec] 00tma_info_memory_tlb_code_stlb_mpki Fed;MemoryTLB 1e3 * cpu_core@ITLB_MISSES.WALK_COMPLETED@ / INST_RETIRED.ANY STLB (2nd level TLB) code speculative misses per kilo instruction (misses of any page-size that complete the page walk) 00tma_info_memory_tlb_load_stlb_mpki Mem;MemoryTLB 1e3 * cpu_core@DTLB_LOAD_MISSES.WALK_COMPLETED@ / INST_RETIRED.ANY STLB (2nd level TLB) data load speculative misses per kilo instruction (misses of any page-size that complete the page walk) 00tma_info_memory_tlb_page_walks_utilization Mem;MemoryTLB (cpu_core@ITLB_MISSES.WALK_PENDING@ + cpu_core@DTLB_LOAD_MISSES.WALK_PENDING@ + cpu_core@DTLB_STORE_MISSES.WALK_PENDING@) / (4 * tma_info_core_core_clks) tma_info_memory_tlb_page_walks_utilization > 0.5 Utilization of the core's Page Walker(s) serving STLB misses triggered by instruction/Load/Store accesses 00tma_info_memory_tlb_store_stlb_mpki Mem;MemoryTLB 1e3 * cpu_core@DTLB_STORE_MISSES.WALK_COMPLETED@ / INST_RETIRED.ANY STLB (2nd level TLB) data store speculative misses per kilo instruction (misses of any page-size that complete the page walk) 00tma_info_pipeline_execute Cor;Pipeline;PortsUtil;SMT cpu_core@UOPS_EXECUTED.THREAD@ / cpu_core@UOPS_EXECUTED.THREAD\,cmask\=1@ Instruction-Level-Parallelism (average number of uops executed when there is execution) per-thread 00tma_info_pipeline_ipassist Pipeline;Ret;Retire cpu_core@INST_RETIRED.ANY@ / cpu_core@ASSISTS.ANY\,umask\=0x1B@ tma_info_pipeline_ipassist < 100e3 Instructions per a microcode Assist invocation Instructions per a microcode Assist invocation. See Assists tree node for details (lower number means higher occurrence rate) 00tma_info_pipeline_retire Pipeline;Ret tma_retiring * tma_info_thread_slots / cpu_core@UOPS_RETIRED.SLOTS\,cmask\=1@ Average number of Uops retired in cycles where at least one uop has retired 00tma_info_pipeline_strings_cycles Pipeline;Ret cpu_core@INST_RETIRED.REP_ITERATION@ / cpu_core@UOPS_RETIRED.SLOTS\,cmask\=1@ tma_info_pipeline_strings_cycles > 0.1 Estimated fraction of retirement-cycles dealing with repeat instructions 00tma_info_system_average_frequency Power;Summary tma_info_system_turbo_utilization * TSC / 1e9 / duration_time Measured Average Frequency for unhalted processors [GHz] 00tma_info_system_cpu_utilization HPC;Summary cpu_core@CPU_CLK_UNHALTED.REF_TSC@ / TSC Average CPU Utilization 00tma_info_system_dram_bw_use HPC;Mem;MemoryBW;SoC;tma_issueBW 64 * (UNC_ARB_TRK_REQUESTS.ALL + UNC_ARB_COH_TRK_REQUESTS.ALL) / 1e6 / duration_time / 1e3 Average external Memory Bandwidth Use for reads and writes [GB / sec] Average external Memory Bandwidth Use for reads and writes [GB / sec]. Related metrics: tma_fb_full, tma_info_bottleneck_memory_bandwidth, tma_mem_bandwidth, tma_sq_full 00tma_info_system_gflops Cor;Flops;HPC (cpu_core@FP_ARITH_INST_RETIRED.SCALAR_SINGLE@ + cpu_core@FP_ARITH_INST_RETIRED.SCALAR_DOUBLE@ + 2 * cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE@ + 4 * (cpu_core@FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE@ + cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE@) + 8 * cpu_core@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE@) / 1e9 / duration_time Giga Floating Point Operations Per Second Giga Floating Point Operations Per Second. Aggregate across all supported options of: FP precisions, scalar and vector instructions, vector-width and AMX engine 00tma_info_system_ipfarbranch Branches;OS cpu_core@INST_RETIRED.ANY@ / cpu_core@BR_INST_RETIRED.FAR_BRANCH@u tma_info_system_ipfarbranch < 1e6 Instructions per Far Branch ( Far Branches apply upon transition from application to operating system, handling interrupts, exceptions) [lower number means higher occurrence rate] 00tma_info_system_kernel_cpi OS CPU_CLK_UNHALTED.THREAD_P:k / cpu_core@INST_RETIRED.ANY_P@k Cycles Per Instruction for the Operating System (OS) Kernel mode 00tma_info_system_kernel_utilization OS CPU_CLK_UNHALTED.THREAD_P:k / CPU_CLK_UNHALTED.THREAD tma_info_system_kernel_utilization > 0.05 Fraction of cycles spent in the Operating System (OS) Kernel mode 00tma_info_system_mem_parallel_reads Mem;MemoryBW;SoC UNC_ARB_DAT_OCCUPANCY.RD / UNC_ARB_DAT_OCCUPANCY.RD@cmask\=1@ Average number of parallel data read requests to external memory Average number of parallel data read requests to external memory. Accounts for demand loads and L1/L2 prefetches 00tma_info_system_mem_read_latency Mem;MemoryLat;SoC (UNC_ARB_TRK_OCCUPANCY.RD + UNC_ARB_DAT_OCCUPANCY.RD) / UNC_ARB_TRK_REQUESTS.RD Average latency of data read request to external memory (in nanoseconds) Average latency of data read request to external memory (in nanoseconds). Accounts for demand loads and L1/L2 prefetches. ([RKL+]memory-controller only) 01tma_info_system_mem_request_latency Mem;SoC (UNC_ARB_TRK_OCCUPANCY.ALL + UNC_ARB_DAT_OCCUPANCY.RD) / UNC_ARB_TRK_REQUESTS.ALL Average latency of all requests to external memory (in Uncore cycles) 01tma_info_system_smt_2t_utilization SMT (1 - cpu_core@CPU_CLK_UNHALTED.ONE_THREAD_ACTIVE@ / cpu_core@CPU_CLK_UNHALTED.REF_DISTRIBUTED@ if #SMT_on else 0) Fraction of cycles where both hardware Logical Processors were active 00tma_info_system_socket_clks SoC UNC_CLOCK.SOCKET Socket actual clocks when any core is active on that socket 00tma_info_system_turbo_utilization Power tma_info_thread_clks / CPU_CLK_UNHALTED.REF_TSC Average Frequency Utilization relative nominal frequency 00tma_info_thread_clks Pipeline cpu_core@CPU_CLK_UNHALTED.THREAD@ Per-Logical Processor actual clocks when the Logical Processor is active 00tma_info_thread_cpi Mem;Pipeline 1 / tma_info_thread_ipc Cycles Per Instruction (per Logical Processor) 00tma_info_thread_execute_per_issue Cor;Pipeline cpu_core@UOPS_EXECUTED.THREAD@ / UOPS_ISSUED.ANY The ratio of Executed- by Issued-Uops The ratio of Executed- by Issued-Uops. Ratio > 1 suggests high rate of uop micro-fusions. Ratio < 1 suggest high rate of "execute" at rename stage 00tma_info_thread_ipc Ret;Summary cpu_core@INST_RETIRED.ANY@ / tma_info_thread_clks Instructions Per Cycle (per Logical Processor) 00tma_info_thread_slots TmaL1;tma_L1_group cpu_core@TOPDOWN.SLOTS@ Total issue-pipeline slots (per-Physical Core till ICL; per-Logical Processor ICL onward) 00tma_info_thread_slots_utilization SMT;TmaL1;tma_L1_group (tma_info_thread_slots / (cpu_core@TOPDOWN.SLOTS@ / 2) if #SMT_on else 1) Fraction of Physical Core issue-slots utilized by this Logical Processor 00tma_info_thread_uoppi Pipeline;Ret;Retire tma_retiring * tma_info_thread_slots / INST_RETIRED.ANY tma_info_thread_uoppi > 1.05 Uops Per Instruction 00tma_info_thread_uptb Branches;Fed;FetchBW tma_retiring * tma_info_thread_slots / BR_INST_RETIRED.NEAR_TAKEN tma_info_thread_uptb < 9 Instruction per taken branch 00tma_int_operations Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group tma_int_vector_128b + tma_int_vector_256b + tma_shuffles tma_int_operations > 0.1 & tma_light_operations > 0.6 This metric represents overall Integer (Int) select operations fraction the CPU has executed (retired) This metric represents overall Integer (Int) select operations fraction the CPU has executed (retired). Vector/Matrix Int operations and shuffles are counted. Note this metric's value may exceed its parent due to use of "Uops" CountDomain 100% 00tma_int_vector_128b Compute;IntVector;Pipeline;TopdownL4;tma_L4_group;tma_int_operations_group;tma_issue2P (cpu_core@INT_VEC_RETIRED.ADD_128@ + cpu_core@INT_VEC_RETIRED.VNNI_128@) / (tma_retiring * tma_info_thread_slots) tma_int_vector_128b > 0.1 & (tma_int_operations > 0.1 & tma_light_operations > 0.6) This metric represents 128-bit vector Integer ADD/SUB/SAD or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retired This metric represents 128-bit vector Integer ADD/SUB/SAD or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retired. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_int_vector_256b Compute;IntVector;Pipeline;TopdownL4;tma_L4_group;tma_int_operations_group;tma_issue2P (cpu_core@INT_VEC_RETIRED.ADD_256@ + cpu_core@INT_VEC_RETIRED.MUL_256@ + cpu_core@INT_VEC_RETIRED.VNNI_256@) / (tma_retiring * tma_info_thread_slots) tma_int_vector_256b > 0.1 & (tma_int_operations > 0.1 & tma_light_operations > 0.6) This metric represents 256-bit vector Integer ADD/SUB/SAD or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retired This metric represents 256-bit vector Integer ADD/SUB/SAD or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retired. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_itlb_misses BigFoot;FetchLat;MemoryTLB;TopdownL3;tma_L3_group;tma_fetch_latency_group cpu_core@ICACHE_TAG.STALLS@ / tma_info_thread_clks tma_itlb_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses. Sample with: FRONTEND_RETIRED.STLB_MISS_PS;FRONTEND_RETIRED.ITLB_MISS_PS 100% 00tma_l1_bound CacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_issueL1;tma_issueMC;tma_memory_bound_group max((cpu_core@EXE_ACTIVITY.BOUND_ON_LOADS@ - cpu_core@MEMORY_ACTIVITY.STALLS_L1D_MISS@) / tma_info_thread_clks, 0) tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled without loads missing the L1 data cache This metric estimates how often the CPU was stalled without loads missing the L1 data cache. The L1 data cache typically has the shortest latency. However; in certain cases like loads blocked on older stores; a load might suffer due to high latency even though it is being satisfied by the L1. Another example is loads who miss in the TLB. These cases are characterized by execution unit stalls; while some non-completed demand load lives in the machine without having that demand load missing the L1 cache. Sample with: MEM_LOAD_RETIRED.L1_HIT_PS;MEM_LOAD_RETIRED.FB_HIT_PS. Related metrics: tma_clears_resteers, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches, tma_ports_utilized_1 100% 00tma_l2_bound CacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (cpu_core@MEMORY_ACTIVITY.STALLS_L1D_MISS@ - cpu_core@MEMORY_ACTIVITY.STALLS_L2_MISS@) / tma_info_thread_clks tma_l2_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled due to L2 cache accesses by loads This metric estimates how often the CPU was stalled due to L2 cache accesses by loads. Avoiding cache misses (i.e. L1 misses/L2 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L2_HIT_PS 100% 00tma_l3_bound CacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (cpu_core@MEMORY_ACTIVITY.STALLS_L2_MISS@ - cpu_core@MEMORY_ACTIVITY.STALLS_L3_MISS@) / tma_info_thread_clks tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core. Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS 100% 00tma_l3_hit_latency MemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group 9 * tma_info_system_average_frequency * cpu_core@MEM_LOAD_RETIRED.L3_HIT@ * (1 + cpu_core@MEM_LOAD_RETIRED.FB_HIT@ / cpu_core@MEM_LOAD_RETIRED.L1_MISS@ / 2) / tma_info_thread_clks tma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited). Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance. Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS. Related metrics: tma_info_bottleneck_memory_latency, tma_mem_latency 100% 00tma_lcp FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFB cpu_core@DECODE.LCP@ / tma_info_thread_clks tma_lcp > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs) This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs). Using proper compiler flags or Intel Compiler by default will certainly avoid this. #Link: Optimization Guide about LCP BKMs. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb 100% 00tma_light_operations Retire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_group max(0, tma_retiring - tma_heavy_operations) tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring light-weight operations -- instructions that require no more than one uop (micro-operation) This metric represents fraction of slots where the CPU was retiring light-weight operations -- instructions that require no more than one uop (micro-operation). This correlates with total number of instructions used by the program. A uops-per-instruction (see UopPI metric) ratio of 1 or less should be expected for decently optimized software running on Intel Core/Xeon products. While this often indicates efficient X86 instructions were executed; high value does not necessarily mean better performance cannot be achieved. Sample with: INST_RETIRED.PREC_DIST 100% TopdownL2 00tma_load_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group cpu_core@UOPS_DISPATCHED.PORT_2_3_10@ / (3 * tma_info_core_core_clks) tma_load_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations. Sample with: UOPS_DISPATCHED.PORT_2_3_10 100% 00tma_load_stlb_hit MemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_load_group tma_dtlb_load - tma_load_stlb_miss tma_load_stlb_hit > 0.05 & (tma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric roughly estimates the fraction of cycles where the (first level) DTLB was missed by load accesses, that later on hit in second-level TLB (STLB) 100% 00tma_load_stlb_miss MemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_load_group cpu_core@DTLB_LOAD_MISSES.WALK_ACTIVE@ / tma_info_thread_clks tma_load_stlb_miss > 0.05 & (tma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric estimates the fraction of cycles where the Second-level TLB (STLB) was missed by load accesses, performing a hardware page walk 100% 00tma_lock_latency Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_l1_bound_group (16 * max(0, cpu_core@MEM_INST_RETIRED.LOCK_LOADS@ - cpu_core@L2_RQSTS.ALL_RFO@) + cpu_core@MEM_INST_RETIRED.LOCK_LOADS@ / cpu_core@MEM_INST_RETIRED.ALL_STORES@ * (10 * cpu_core@L2_RQSTS.RFO_HIT@ + min(cpu_core@CPU_CLK_UNHALTED.THREAD@, cpu_core@OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO@))) / tma_info_thread_clks tma_lock_latency > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations. Due to the microarchitecture handling of locks; they are classified as L1_Bound regardless of what memory source satisfied them. Sample with: MEM_INST_RETIRED.LOCK_LOADS_PS. Related metrics: tma_store_latency 100% 00tma_lsd FetchBW;LSD;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group (cpu_core@LSD.CYCLES_ACTIVE@ - cpu_core@LSD.CYCLES_OK@) / tma_info_core_core_clks / 2 tma_lsd > 0.15 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 6 > 0.35) This metric represents Core fraction of cycles in which CPU was likely limited due to LSD (Loop Stream Detector) unit This metric represents Core fraction of cycles in which CPU was likely limited due to LSD (Loop Stream Detector) unit. LSD typically does well sustaining Uop supply. However; in some rare cases; optimal uop-delivery could not be reached for small loops whose size (in terms of number of uops) does not suit well the LSD structure 100% 00tma_machine_clears BadSpec;MachineClears;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueMC;tma_issueSyncxn max(0, tma_bad_speculation - tma_branch_mispredicts) tma_machine_clears > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of slots the CPU has wasted due to Machine Clears This metric represents fraction of slots the CPU has wasted due to Machine Clears. These slots are either wasted by uops fetched prior to the clear; or stalls the out-of-order portion of the machine needs to recover its state after the clear. For example; this can happen due to memory ordering Nukes (e.g. Memory Disambiguation) or Self-Modifying-Code (SMC) nukes. Sample with: MACHINE_CLEARS.COUNT. Related metrics: tma_clears_resteers, tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_l1_bound, tma_microcode_sequencer, tma_ms_switches, tma_remote_cache 100% TopdownL2 00tma_mem_bandwidth MemoryBW;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueBW min(cpu_core@CPU_CLK_UNHALTED.THREAD@, cpu_core@OFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD\,cmask\=4@) / tma_info_thread_clks tma_mem_bandwidth > 0.2 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory (DRAM) This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory (DRAM). The underlying heuristic assumes that a similar off-core traffic is generated by all IA cores. This metric does not aggregate non-data-read requests by this logical processor; requests from other IA Logical Processors/Physical Cores/sockets; or other non-IA devices like GPU; hence the maximum external memory bandwidth limits may or may not be approached when this metric is flagged (see Uncore counters for that). Related metrics: tma_fb_full, tma_info_bottleneck_memory_bandwidth, tma_info_system_dram_bw_use, tma_sq_full 100% 00tma_mem_latency MemoryLat;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueLat min(cpu_core@CPU_CLK_UNHALTED.THREAD@, cpu_core@OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RD@) / tma_info_thread_clks - tma_mem_bandwidth tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory (DRAM) This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory (DRAM). This metric does not aggregate requests from other Logical Processors/Physical Cores/sockets (see Uncore counters for that). Related metrics: tma_info_bottleneck_memory_latency, tma_l3_hit_latency 100% 00tma_memory_bound Backend;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group cpu_core@topdown\-mem\-bound@ / (cpu_core@topdown\-fe\-bound@ + cpu_core@topdown\-bad\-spec@ + cpu_core@topdown\-retiring@ + cpu_core@topdown\-be\-bound@) + 0 * tma_info_thread_slots tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck. Memory Bound estimates fraction of slots where pipeline is likely stalled due to demand load or store instructions. This accounts mainly for (1) non-completed in-flight memory demand loads which coincides with execution units starvation; in addition to (2) cases where stores could impose backpressure on the pipeline when many of them get buffered at the same time (less common out of the two) 100% TopdownL2 00tma_memory_fence TopdownL6;tma_L6_group;tma_serializing_operation_group 13 * cpu_core@MISC2_RETIRED.LFENCE@ / tma_info_thread_clks tma_memory_fence > 0.05 & (tma_serializing_operation > 0.1 & (tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)))) This metric represents fraction of cycles the CPU was stalled due to LFENCE Instructions 100% 02tma_memory_operations Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group tma_light_operations * cpu_core@MEM_UOP_RETIRED.ANY@ / (tma_retiring * tma_info_thread_slots) tma_memory_operations > 0.1 & tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring memory operations -- uops for memory load or store accesses 100% 00tma_microcode_sequencer MicroSeq;TopdownL3;tma_L3_group;tma_heavy_operations_group;tma_issueMC;tma_issueMS cpu_core@UOPS_RETIRED.MS@ / tma_info_thread_slots tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1 This metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unit This metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unit. The MS is used for CISC instructions not supported by the default decoders (like repeat move strings; or CPUID); or by microcode assists used to address some operation modes (like in Floating Point assists). These cases can often be avoided. Sample with: UOPS_RETIRED.MS. Related metrics: tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_ms_switches 100% 00tma_mispredicts_resteers BadSpec;BrMispredicts;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueBM tma_branch_mispredicts / tma_bad_speculation * cpu_core@INT_MISC.CLEAR_RESTEER_CYCLES@ / tma_info_thread_clks tma_mispredicts_resteers > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)) This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stage This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stage. Sample with: INT_MISC.CLEAR_RESTEER_CYCLES. Related metrics: tma_branch_mispredicts, tma_info_bad_spec_branch_misprediction_cost, tma_info_bottleneck_mispredictions 100% 00tma_mite DSBmiss;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group (cpu_core@IDQ.MITE_CYCLES_ANY@ - cpu_core@IDQ.MITE_CYCLES_OK@) / tma_info_core_core_clks / 2 tma_mite > 0.1 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 6 > 0.35) This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline) This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline). This pipeline is used for code that was not pre-cached in the DSB or LSD. For example; inefficiencies due to asymmetric decoders; use of long immediate or LCP can manifest as MITE fetch bandwidth bottleneck. Sample with: FRONTEND_RETIRED.ANY_DSB_MISS 100% 00tma_mixing_vectors TopdownL5;tma_L5_group;tma_issueMV;tma_ports_utilized_0_group 160 * cpu_core@ASSISTS.SSE_AVX_MIX@ / tma_info_thread_clks tma_mixing_vectors > 0.05 The Mixing_Vectors metric gives the percentage of injected blend uops out of all uops issued The Mixing_Vectors metric gives the percentage of injected blend uops out of all uops issued. Usually a Mixing_Vectors over 5% is worth investigating. Read more in Appendix B1 of the Optimizations Guide for this topic. Related metrics: tma_ms_switches 100% 00tma_ms_switches FetchLat;MicroSeq;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueMC;tma_issueMS;tma_issueMV;tma_issueSO 3 * cpu_core@UOPS_RETIRED.MS\,cmask\=1\,edge@ / (tma_retiring * tma_info_thread_slots / cpu_core@UOPS_ISSUED.ANY@) / tma_info_thread_clks tma_ms_switches > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS) This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS). Commonly used instructions are optimized for delivery by the DSB (decoded i-cache) or MITE (legacy instruction decode) pipelines. Certain operations cannot be handled natively by the execution pipeline; and must be performed by microcode (small programs injected into the execution stream). Switching to the MS too often can negatively impact performance. The MS is designated to deliver long uop flows required by CISC instructions like CPUID; or uncommon conditions like Floating Point Assists when dealing with Denormals. Sample with: FRONTEND_RETIRED.MS_FLOWS. Related metrics: tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_mixing_vectors, tma_serializing_operation 100% 00tma_non_fused_branches Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group tma_light_operations * (cpu_core@BR_INST_RETIRED.ALL_BRANCHES@ - cpu_core@INST_RETIRED.MACRO_FUSED@) / (tma_retiring * tma_info_thread_slots) tma_non_fused_branches > 0.1 & tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring branch instructions that were not fused This metric represents fraction of slots where the CPU was retiring branch instructions that were not fused. Non-conditional branches like direct JMP or CALL would count here. Can be used to examine fusible conditional jumps that were not fused 100% 00tma_nop_instructions Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group tma_light_operations * cpu_core@INST_RETIRED.NOP@ / (tma_retiring * tma_info_thread_slots) tma_nop_instructions > 0.1 & tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring NOP (no op) instructions This metric represents fraction of slots where the CPU was retiring NOP (no op) instructions. Compilers often use NOPs for certain address alignments - e.g. start address of a function or loop body. Sample with: INST_RETIRED.NOP 100% 00tma_other_light_ops Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group max(0, tma_light_operations - (tma_fp_arith + tma_int_operations + tma_memory_operations + tma_fused_instructions + tma_non_fused_branches + tma_nop_instructions)) tma_other_light_ops > 0.3 & tma_light_operations > 0.6 This metric represents the remaining light uops fraction the CPU has executed - remaining means not covered by other sibling nodes This metric represents the remaining light uops fraction the CPU has executed - remaining means not covered by other sibling nodes. May undercount due to FMA double counting 100% 00tma_page_faults TopdownL5;tma_L5_group;tma_assists_group 99 * cpu_core@ASSISTS.PAGE_FAULT@ / tma_info_thread_slots tma_page_faults > 0.05 This metric roughly estimates fraction of slots the CPU retired uops as a result of handing Page Faults This metric roughly estimates fraction of slots the CPU retired uops as a result of handing Page Faults. A Page Fault may apply on first application access to a memory page. Note operating system handling of page faults accounts for the majority of its cost 100% 00tma_port_0 Compute;TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P cpu_core@UOPS_DISPATCHED.PORT_0@ / tma_info_core_core_clks tma_port_0 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch) This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch). Sample with: UOPS_DISPATCHED.PORT_0. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_port_1 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P cpu_core@UOPS_DISPATCHED.PORT_1@ / tma_info_core_core_clks tma_port_1 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU). Sample with: UOPS_DISPATCHED.PORT_1. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_port_6 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P cpu_core@UOPS_DISPATCHED.PORT_6@ / tma_info_core_core_clks tma_port_6 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU). Sample with: UOPS_DISPATCHED.PORT_6. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_ports_utilized_2 100% 00tma_ports_utilization PortsUtil;TopdownL3;tma_L3_group;tma_core_bound_group ((cpu_core@EXE_ACTIVITY.3_PORTS_UTIL\,umask\=0x80@ + tma_serializing_operation * (cpu_core@CYCLE_ACTIVITY.STALLS_TOTAL@ - cpu_core@EXE_ACTIVITY.BOUND_ON_LOADS@) + (cpu_core@EXE_ACTIVITY.1_PORTS_UTIL@ + tma_retiring * cpu_core@EXE_ACTIVITY.2_PORTS_UTIL\,umask\=0xc@)) / tma_info_thread_clks if cpu_core@ARITH.DIV_ACTIVE@ < cpu_core@CYCLE_ACTIVITY.STALLS_TOTAL@ - cpu_core@EXE_ACTIVITY.BOUND_ON_LOADS@ else (cpu_core@EXE_ACTIVITY.1_PORTS_UTIL@ + tma_retiring * cpu_core@EXE_ACTIVITY.2_PORTS_UTIL\,umask\=0xc@) / tma_info_thread_clks) tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2) This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related) This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related). Two distinct categories can be attributed into this metric: (1) heavy data-dependency among contiguous instructions would manifest in this metric - such cases are often referred to as low Instruction Level Parallelism (ILP). (2) Contention on some hardware execution unit other than Divider. For example; when there are too many multiply operations 100% 00tma_ports_utilized_0 PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group cpu_core@EXE_ACTIVITY.3_PORTS_UTIL\,umask\=0x80@ / tma_info_thread_clks + tma_serializing_operation * (cpu_core@CYCLE_ACTIVITY.STALLS_TOTAL@ - cpu_core@EXE_ACTIVITY.BOUND_ON_LOADS@) / tma_info_thread_clks tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise). Long-latency instructions like divides may contribute to this metric 100% 00tma_ports_utilized_1 PortsUtil;TopdownL4;tma_L4_group;tma_issueL1;tma_ports_utilization_group cpu_core@EXE_ACTIVITY.1_PORTS_UTIL@ / tma_info_thread_clks tma_ports_utilized_1 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). This can be due to heavy data-dependency among software instructions; or over oversubscribing a particular hardware resource. In some other cases with high 1_Port_Utilized and L1_Bound; this metric can point to L1 data-cache latency bottleneck that may not necessarily manifest with complete execution starvation (due to the short L1 latency e.g. walking a linked list) - looking at the assembly can be helpful. Sample with: EXE_ACTIVITY.1_PORTS_UTIL. Related metrics: tma_l1_bound 100% 00tma_ports_utilized_2 PortsUtil;TopdownL4;tma_L4_group;tma_issue2P;tma_ports_utilization_group cpu_core@EXE_ACTIVITY.2_PORTS_UTIL@ / tma_info_thread_clks tma_ports_utilized_2 > 0.15 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). Loop Vectorization -most compilers feature auto-Vectorization options today- reduces pressure on the execution ports as multiple elements are calculated with same uop. Sample with: EXE_ACTIVITY.2_PORTS_UTIL. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6 100% 02tma_ports_utilized_3m PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group cpu_core@UOPS_EXECUTED.CYCLES_GE_3@ / tma_info_thread_clks tma_ports_utilized_3m > 0.7 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). Sample with: UOPS_EXECUTED.CYCLES_GE_3 100% 02tma_retiring Default;TmaL1;TopdownL1;tma_L1_group cpu_core@topdown\-retiring@ / (cpu_core@topdown\-fe\-bound@ + cpu_core@topdown\-bad\-spec@ + cpu_core@topdown\-retiring@ + cpu_core@topdown\-be\-bound@) + 0 * tma_info_thread_slots tma_retiring > 0.7 | tma_heavy_operations > 0.1 This category represents fraction of slots utilized by useful work i.e. issued uops that eventually get retired This category represents fraction of slots utilized by useful work i.e. issued uops that eventually get retired. Ideally; all pipeline slots would be attributed to the Retiring category. Retiring of 100% would indicate the maximum Pipeline_Width throughput was achieved. Maximizing Retiring typically increases the Instructions-per-cycle (see IPC metric). Note that a high Retiring value does not necessary mean there is no room for more performance. For example; Heavy-operations or Microcode Assists are categorized under Retiring. They often indicate suboptimal performance and can often be optimized or avoided. Sample with: UOPS_RETIRED.SLOTS 100% TopdownL1;Default TopdownL1 00tma_serializing_operation PortsUtil;TopdownL5;tma_L5_group;tma_issueSO;tma_ports_utilized_0_group cpu_core@RESOURCE_STALLS.SCOREBOARD@ / tma_info_thread_clks tma_serializing_operation > 0.1 & (tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))) This metric represents fraction of cycles the CPU issue-pipeline was stalled due to serializing operations This metric represents fraction of cycles the CPU issue-pipeline was stalled due to serializing operations. Instructions like CPUID; WRMSR or LFENCE serialize the out-of-order execution which may limit performance. Sample with: RESOURCE_STALLS.SCOREBOARD. Related metrics: tma_ms_switches 100% 00tma_shuffles HPC;Pipeline;TopdownL4;tma_L4_group;tma_int_operations_group cpu_core@INT_VEC_RETIRED.SHUFFLES@ / (tma_retiring * tma_info_thread_slots) tma_shuffles > 0.1 & (tma_int_operations > 0.1 & tma_light_operations > 0.6) This metric represents Shuffle (cross "vector lane" data transfers) uops fraction the CPU has retired 100% 00tma_slow_pause TopdownL6;tma_L6_group;tma_serializing_operation_group cpu_core@CPU_CLK_UNHALTED.PAUSE@ / tma_info_thread_clks tma_slow_pause > 0.05 & (tma_serializing_operation > 0.1 & (tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)))) This metric represents fraction of cycles the CPU was stalled due to PAUSE Instructions This metric represents fraction of cycles the CPU was stalled due to PAUSE Instructions. Sample with: CPU_CLK_UNHALTED.PAUSE_INST 100% 02tma_split_loads TopdownL4;tma_L4_group;tma_l1_bound_group tma_info_memory_load_miss_real_latency * cpu_core@LD_BLOCKS.NO_SR@ / tma_info_thread_clks tma_split_loads > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary. Sample with: MEM_INST_RETIRED.SPLIT_LOADS_PS 100% 00tma_split_stores TopdownL4;tma_L4_group;tma_issueSpSt;tma_store_bound_group cpu_core@MEM_INST_RETIRED.SPLIT_STORES@ / tma_info_core_core_clks tma_split_stores > 0.2 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents rate of split store accesses This metric represents rate of split store accesses. Consider aligning your data to the 64-byte cache line granularity. Sample with: MEM_INST_RETIRED.SPLIT_STORES_PS. Related metrics: tma_port_4 100% 00tma_sq_full MemoryBW;Offcore;TopdownL4;tma_L4_group;tma_issueBW;tma_l3_bound_group (cpu_core@XQ.FULL_CYCLES@ + cpu_core@L1D_PEND_MISS.L2_STALLS@) / tma_info_thread_clks tma_sq_full > 0.3 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors) This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors). Related metrics: tma_fb_full, tma_info_bottleneck_memory_bandwidth, tma_info_system_dram_bw_use, tma_mem_bandwidth 100% 00tma_store_bound MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group cpu_core@EXE_ACTIVITY.BOUND_ON_STORES@ / tma_info_thread_clks tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often CPU was stalled due to RFO store memory accesses; RFO store issue a read-for-ownership request before the write This metric estimates how often CPU was stalled due to RFO store memory accesses; RFO store issue a read-for-ownership request before the write. Even though store accesses do not typically stall out-of-order CPUs; there are few cases where stores can lead to actual stalls. This metric will be flagged should RFO stores be a bottleneck. Sample with: MEM_INST_RETIRED.ALL_STORES_PS 100% 00tma_store_fwd_blk TopdownL4;tma_L4_group;tma_l1_bound_group 13 * cpu_core@LD_BLOCKS.STORE_FORWARD@ / tma_info_thread_clks tma_store_fwd_blk > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates fraction of cycles when the memory subsystem had loads blocked since they could not forward data from earlier (in program order) overlapping stores This metric roughly estimates fraction of cycles when the memory subsystem had loads blocked since they could not forward data from earlier (in program order) overlapping stores. To streamline memory operations in the pipeline; a load can avoid waiting for memory if a prior in-flight store is writing the data that the load wants to read (store forwarding process). However; in some cases the load may be blocked for a significant time pending the store forward. For example; when the prior store is writing a smaller region than the load is reading 100% 00tma_store_latency MemoryLat;Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_issueSL;tma_store_bound_group (cpu_core@MEM_STORE_RETIRED.L2_HIT@ * 10 * (1 - cpu_core@MEM_INST_RETIRED.LOCK_LOADS@ / cpu_core@MEM_INST_RETIRED.ALL_STORES@) + (1 - cpu_core@MEM_INST_RETIRED.LOCK_LOADS@ / cpu_core@MEM_INST_RETIRED.ALL_STORES@) * min(cpu_core@CPU_CLK_UNHALTED.THREAD@, cpu_core@OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO@)) / tma_info_thread_clks tma_store_latency > 0.1 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles the CPU spent handling L1D store misses This metric estimates fraction of cycles the CPU spent handling L1D store misses. Store accesses usually less impact out-of-order core performance; however; holding resources for longer time can lead into undesired implications (e.g. contention on L1D fill-buffer entries - see FB_Full). Related metrics: tma_fb_full, tma_lock_latency 100% 00tma_store_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group (cpu_core@UOPS_DISPATCHED.PORT_4_9@ + cpu_core@UOPS_DISPATCHED.PORT_7_8@) / (4 * tma_info_core_core_clks) tma_store_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port for Store operations This metric represents Core fraction of cycles CPU dispatched uops on execution port for Store operations. Sample with: UOPS_DISPATCHED.PORT_7_8 100% 00tma_store_stlb_hit MemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_store_group tma_dtlb_store - tma_store_stlb_miss tma_store_stlb_hit > 0.05 & (tma_dtlb_store > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric roughly estimates the fraction of cycles where the TLB was missed by store accesses, hitting in the second-level TLB (STLB) 100% 00tma_store_stlb_miss MemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_store_group cpu_core@DTLB_STORE_MISSES.WALK_ACTIVE@ / tma_info_core_core_clks tma_store_stlb_miss > 0.05 & (tma_dtlb_store > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric estimates the fraction of cycles where the STLB was missed by store accesses, performing a hardware page walk 100% 00tma_streaming_stores MemoryBW;Offcore;TopdownL4;tma_L4_group;tma_issueSmSt;tma_store_bound_group 9 * cpu_core@OCR.STREAMING_WR.ANY_RESPONSE@ / tma_info_thread_clks tma_streaming_stores > 0.2 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates how often CPU was stalled due to Streaming store memory accesses; Streaming store optimize out a read request required by RFO stores This metric estimates how often CPU was stalled due to Streaming store memory accesses; Streaming store optimize out a read request required by RFO stores. Even though store accesses do not typically stall out-of-order CPUs; there are few cases where stores can lead to actual stalls. This metric will be flagged should Streaming stores be a bottleneck. Sample with: OCR.STREAMING_WR.ANY_RESPONSE. Related metrics: tma_fb_full 100% 00tma_unknown_branches BigFoot;FetchLat;TopdownL4;tma_L4_group;tma_branch_resteers_group cpu_core@INT_MISC.UNKNOWN_BRANCH_CYCLES@ / tma_info_thread_clks tma_unknown_branches > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)) This metric represents fraction of cycles the CPU was stalled due to new branch address clears This metric represents fraction of cycles the CPU was stalled due to new branch address clears. These are fetched branches the Branch Prediction Unit was unable to recognize (e.g. first time the branch is fetched or hitting BTB capacity limit). Sample with: FRONTEND_RETIRED.UNKNOWN_BRANCH 100% 00tma_x87_use Compute;TopdownL4;tma_L4_group;tma_fp_arith_group tma_retiring * cpu_core@UOPS_EXECUTED.X87@ / UOPS_EXECUTED.THREAD tma_x87_use > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6) This metric serves as an approximation of legacy x87 usage This metric serves as an approximation of legacy x87 usage. It accounts for instructions beyond X87 FP arithmetic operations; hence may be used as a thermometer to avoid X87 high usage and preferably upgrade to modern ISA. See Tip under Tuning Hint 100% 00Backend Grouping from Top-down Microarchitecture Analysis Metrics spreadsheet Bad BadSpec BigFoot BrMispredicts Branches CacheMisses CodeGen Compute Cor DSB DSBmiss DataSharing Fed FetchBW FetchLat Flops FpScalar FpVector Frontend HPC IcMiss InsType IntVector L2Evicts MachineClears Mem MemoryBW MemoryBound MemoryLat MemoryTLB Memory_BW Memory_Lat MicroSeq OS Offcore PGO Pipeline PortsUtil Power Prefetches Ret Retire SMT Server Snoop SoC Summary TmaL1 TmaL2 TmaL3mem TopdownL1 Metrics for top-down breakdown at level 1 TopdownL2 Metrics for top-down breakdown at level 2 TopdownL3 Metrics for top-down breakdown at level 3 TopdownL4 Metrics for top-down breakdown at level 4 TopdownL5 Metrics for top-down breakdown at level 5 TopdownL6 Metrics for top-down breakdown at level 6 tma_L1_group tma_L2_group tma_L3_group tma_L4_group tma_L5_group tma_L6_group tma_alu_op_utilization_group Metrics contributing to tma_alu_op_utilization category tma_assists_group Metrics contributing to tma_assists category tma_backend_bound_aux_group Metrics contributing to tma_backend_bound_aux category tma_backend_bound_group Metrics contributing to tma_backend_bound category tma_bad_speculation_group Metrics contributing to tma_bad_speculation category tma_base_group Metrics contributing to tma_base category tma_branch_resteers_group Metrics contributing to tma_branch_resteers category tma_core_bound_group Metrics contributing to tma_core_bound category tma_dram_bound_group Metrics contributing to tma_dram_bound category tma_dtlb_load_group Metrics contributing to tma_dtlb_load category tma_dtlb_store_group Metrics contributing to tma_dtlb_store category tma_fetch_bandwidth_group Metrics contributing to tma_fetch_bandwidth category tma_fetch_latency_group Metrics contributing to tma_fetch_latency category tma_fp_arith_group Metrics contributing to tma_fp_arith category tma_fp_vector_group Metrics contributing to tma_fp_vector category tma_frontend_bound_group Metrics contributing to tma_frontend_bound category tma_heavy_operations_group Metrics contributing to tma_heavy_operations category tma_int_operations_group Metrics contributing to tma_int_operations category tma_issue2P Metrics related by the issue $issue2P tma_issueBC Metrics related by the issue $issueBC tma_issueBM Metrics related by the issue $issueBM tma_issueBW Metrics related by the issue $issueBW tma_issueD0 Metrics related by the issue $issueD0 tma_issueFB Metrics related by the issue $issueFB tma_issueFL Metrics related by the issue $issueFL tma_issueL1 Metrics related by the issue $issueL1 tma_issueLat Metrics related by the issue $issueLat tma_issueMC Metrics related by the issue $issueMC tma_issueMS Metrics related by the issue $issueMS tma_issueMV Metrics related by the issue $issueMV tma_issueRFO Metrics related by the issue $issueRFO tma_issueSL Metrics related by the issue $issueSL tma_issueSO Metrics related by the issue $issueSO tma_issueSmSt Metrics related by the issue $issueSmSt tma_issueSpSt Metrics related by the issue $issueSpSt tma_issueSyncxn Metrics related by the issue $issueSyncxn tma_issueTLB Metrics related by the issue $issueTLB tma_l1_bound_group Metrics contributing to tma_l1_bound category tma_l3_bound_group Metrics contributing to tma_l3_bound category tma_light_operations_group Metrics contributing to tma_light_operations category tma_load_op_utilization_group Metrics contributing to tma_load_op_utilization category tma_machine_clears_group Metrics contributing to tma_machine_clears category tma_mem_latency_group Metrics contributing to tma_mem_latency category tma_mem_scheduler_group Metrics contributing to tma_mem_scheduler category tma_memory_bound_group Metrics contributing to tma_memory_bound category tma_microcode_sequencer_group Metrics contributing to tma_microcode_sequencer category tma_mite_group Metrics contributing to tma_mite category tma_nuke_group Metrics contributing to tma_nuke category tma_ports_utilization_group Metrics contributing to tma_ports_utilization category tma_ports_utilized_0_group Metrics contributing to tma_ports_utilized_0 category tma_ports_utilized_3m_group Metrics contributing to tma_ports_utilized_3m category tma_resource_bound_group Metrics contributing to tma_resource_bound category tma_retiring_group Metrics contributing to tma_retiring category tma_serializing_operation_group Metrics contributing to tma_serializing_operation category tma_store_bound_group Metrics contributing to tma_store_bound category tma_store_op_utilization_group Metrics contributing to tma_store_op_utilization category tma_alloc_restriction TopdownL3;tma_L3_group;tma_resource_bound_group TOPDOWN_BE_BOUND.ALLOC_RESTRICTIONS / tma_info_core_slots tma_alloc_restriction > 0.1 Counts the number of issue slots that were not consumed by the backend due to certain allocation restrictions 100% 00tma_backend_bound Default;TopdownL1;tma_L1_group TOPDOWN_BE_BOUND.ALL / tma_info_core_slots tma_backend_bound > 0.1 Counts the total number of issue slots that were not consumed by the backend due to backend stalls Counts the total number of issue slots that were not consumed by the backend due to backend stalls. Note that uops must be available for consumption in order for this event to count. If a uop is not available (IQ is empty), this event will not count. The rest of these subevents count backend stalls, in cycles, due to an outstanding request which is memory bound vs core bound. The subevents are not slot based events and therefore can not be precisely added or subtracted from the Backend_Bound_Aux subevents which are slot based 100% TopdownL1;Default TopdownL1 00tma_bad_speculation Default;TopdownL1;tma_L1_group (tma_info_core_slots - (TOPDOWN_FE_BOUND.ALL + TOPDOWN_BE_BOUND.ALL + TOPDOWN_RETIRING.ALL)) / tma_info_core_slots tma_bad_speculation > 0.15 Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a mispredicted jump or a machine clear. Only issue slots wasted due to fast nukes such as memory ordering nukes are counted. Other nukes are not accounted for. Counts all issue slots blocked during this recovery window including relevant microcode flows and while uops are not yet available in the instruction queue (IQ). Also includes the issue slots that were consumed by the backend but were thrown away because they were younger than the mispredict or machine clear 100% TopdownL1;Default TopdownL1 00tma_base TopdownL2;tma_L2_group;tma_retiring_group (TOPDOWN_RETIRING.ALL - UOPS_RETIRED.MS) / tma_info_core_slots tma_base > 0.6 Counts the number of uops that are not from the microsequencer 100% TopdownL2 00tma_branch_detect TopdownL3;tma_L3_group;tma_fetch_latency_group TOPDOWN_FE_BOUND.BRANCH_DETECT / tma_info_core_slots tma_branch_detect > 0.05 Counts the number of issue slots that were not delivered by the frontend due to BACLEARS, which occurs when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontend Counts the number of issue slots that were not delivered by the frontend due to BACLEARS, which occurs when the Branch Target Buffer (BTB) prediction or lack thereof, was corrected by a later branch predictor in the frontend. Includes BACLEARS due to all branch types including conditional and unconditional jumps, returns, and indirect branches 100% 00tma_branch_mispredicts TopdownL2;tma_L2_group;tma_bad_speculation_group TOPDOWN_BAD_SPECULATION.MISPREDICT / tma_info_core_slots tma_branch_mispredicts > 0.05 Counts the number of issue slots that were not consumed by the backend due to branch mispredicts 100% TopdownL2 00tma_branch_resteer TopdownL3;tma_L3_group;tma_fetch_latency_group TOPDOWN_FE_BOUND.BRANCH_RESTEER / tma_info_core_slots tma_branch_resteer > 0.05 Counts the number of issue slots that were not delivered by the frontend due to BTCLEARS, which occurs when the Branch Target Buffer (BTB) predicts a taken branch 100% 00tma_cisc TopdownL3;tma_L3_group;tma_fetch_bandwidth_group TOPDOWN_FE_BOUND.CISC / tma_info_core_slots tma_cisc > 0.05 Counts the number of issue slots that were not delivered by the frontend due to the microcode sequencer (MS) 100% 00tma_decode TopdownL3;tma_L3_group;tma_fetch_bandwidth_group TOPDOWN_FE_BOUND.DECODE / tma_info_core_slots tma_decode > 0.05 Counts the number of issue slots that were not delivered by the frontend due to decode stalls 100% 00tma_disambiguation TopdownL4;tma_L4_group;tma_nuke_group tma_nuke * (MACHINE_CLEARS.DISAMBIGUATION / MACHINE_CLEARS.SLOW) tma_disambiguation > 0.02 Counts the number of machine clears relative to the number of nuke slots due to memory disambiguation 100% 00tma_dram_bound TopdownL3;tma_L3_group;tma_memory_bound_group MEM_BOUND_STALLS.LOAD_DRAM_HIT / tma_info_core_clks - max((MEM_BOUND_STALLS.LOAD - LD_HEAD.L1_MISS_AT_RET) / tma_info_core_clks, 0) * MEM_BOUND_STALLS.LOAD_DRAM_HIT / MEM_BOUND_STALLS.LOAD tma_dram_bound > 0.1 Counts the number of cycles the core is stalled due to a demand load miss which hit in DRAM or MMIO (Non-DRAM) 100% 00tma_fast_nuke TopdownL3;tma_L3_group;tma_machine_clears_group TOPDOWN_BAD_SPECULATION.FASTNUKE / tma_info_core_slots tma_fast_nuke > 0.05 Counts the number of issue slots that were not consumed by the backend due to a machine clear classified as a fast nuke due to memory ordering, memory disambiguation and memory renaming 100% 00tma_fetch_bandwidth TopdownL2;tma_L2_group;tma_frontend_bound_group TOPDOWN_FE_BOUND.FRONTEND_BANDWIDTH / tma_info_core_slots tma_fetch_bandwidth > 0.1 Counts the number of issue slots that were not delivered by the frontend due to frontend bandwidth restrictions due to decode, predecode, cisc, and other limitations 100% TopdownL2 00tma_fetch_latency TopdownL2;tma_L2_group;tma_frontend_bound_group TOPDOWN_FE_BOUND.FRONTEND_LATENCY / tma_info_core_slots tma_fetch_latency > 0.15 Counts the number of issue slots that were not delivered by the frontend due to frontend bandwidth restrictions due to decode, predecode, cisc, and other limitations 100% TopdownL2 00tma_fp_assist TopdownL4;tma_L4_group;tma_nuke_group tma_nuke * (MACHINE_CLEARS.FP_ASSIST / MACHINE_CLEARS.SLOW) tma_fp_assist > 0.02 Counts the number of machine clears relative to the number of nuke slots due to FP assists 100% 00tma_fpdiv_uops TopdownL3;tma_L3_group;tma_base_group UOPS_RETIRED.FPDIV / tma_info_core_slots tma_fpdiv_uops > 0.2 Counts the number of floating point divide operations per uop 100% 00tma_frontend_bound Default;TopdownL1;tma_L1_group TOPDOWN_FE_BOUND.ALL / tma_info_core_slots tma_frontend_bound > 0.2 Counts the number of issue slots that were not consumed by the backend due to frontend stalls 100% TopdownL1;Default TopdownL1 00tma_icache_misses TopdownL3;tma_L3_group;tma_fetch_latency_group TOPDOWN_FE_BOUND.ICACHE / tma_info_core_slots tma_icache_misses > 0.05 Counts the number of issue slots that were not delivered by the frontend due to instruction cache misses 100% 00tma_info_core_clks CPU_CLK_UNHALTED.CORE 00tma_info_core_clks_p CPU_CLK_UNHALTED.CORE_P 00tma_info_core_ipc INST_RETIRED.ANY / tma_info_core_clks Instructions Per Cycle 00tma_info_core_upi UOPS_RETIRED.ALL / INST_RETIRED.ANY Uops Per Instruction 00tma_info_frontend_inst_miss_cost_dramhit_percent 100 * MEM_BOUND_STALLS.IFETCH_DRAM_HIT / MEM_BOUND_STALLS.IFETCH Percent of instruction miss cost that hit in DRAM 00tma_info_frontend_inst_miss_cost_l2hit_percent 100 * MEM_BOUND_STALLS.IFETCH_L2_HIT / MEM_BOUND_STALLS.IFETCH Percent of instruction miss cost that hit in the L2 00tma_info_frontend_inst_miss_cost_l3hit_percent 100 * MEM_BOUND_STALLS.IFETCH_LLC_HIT / MEM_BOUND_STALLS.IFETCH Percent of instruction miss cost that hit in the L3 00tma_info_inst_mix_branch_mispredict_ratio BR_MISP_RETIRED.ALL_BRANCHES / BR_INST_RETIRED.ALL_BRANCHES Ratio of all branches which mispredict 00tma_info_inst_mix_branch_mispredict_to_unknown_branch_ratio BR_MISP_RETIRED.ALL_BRANCHES / BACLEARS.ANY Ratio between Mispredicted branches and unknown branches 00tma_info_inst_mix_fpdiv_uop_ratio 100 * UOPS_RETIRED.FPDIV / UOPS_RETIRED.ALL Percentage of all uops which are FPDiv uops 00tma_info_inst_mix_idiv_uop_ratio 100 * UOPS_RETIRED.IDIV / UOPS_RETIRED.ALL Percentage of all uops which are IDiv uops 00tma_info_inst_mix_ipbranch INST_RETIRED.ANY / BR_INST_RETIRED.ALL_BRANCHES Instructions per Branch (lower number means higher occurrence rate) 00tma_info_inst_mix_ipcall INST_RETIRED.ANY / BR_INST_RETIRED.CALL Instruction per (near) call (lower number means higher occurrence rate) 00tma_info_inst_mix_ipfarbranch INST_RETIRED.ANY / (BR_INST_RETIRED.FAR_BRANCH / 2) Instructions per Far Branch 00tma_info_inst_mix_ipload INST_RETIRED.ANY / MEM_UOPS_RETIRED.ALL_LOADS Instructions per Load 00tma_info_inst_mix_ipmisp_cond_ntaken INST_RETIRED.ANY / (BR_MISP_RETIRED.COND - BR_MISP_RETIRED.COND_TAKEN) Instructions per retired conditional Branch Misprediction where the branch was not taken 00tma_info_inst_mix_ipmisp_cond_taken INST_RETIRED.ANY / BR_MISP_RETIRED.COND_TAKEN Instructions per retired conditional Branch Misprediction where the branch was taken 00tma_info_inst_mix_ipmisp_indirect INST_RETIRED.ANY / BR_MISP_RETIRED.INDIRECT Instructions per retired indirect call or jump Branch Misprediction 00tma_info_inst_mix_ipmisp_ret INST_RETIRED.ANY / BR_MISP_RETIRED.RETURN Instructions per retired return Branch Misprediction 00tma_info_inst_mix_ipmispredict INST_RETIRED.ANY / BR_MISP_RETIRED.ALL_BRANCHES Instructions per retired Branch Misprediction 00tma_info_inst_mix_ipstore INST_RETIRED.ANY / MEM_UOPS_RETIRED.ALL_STORES Instructions per Store 00tma_info_inst_mix_microcode_uop_ratio 100 * UOPS_RETIRED.MS / UOPS_RETIRED.ALL Percentage of all uops which are ucode ops 00tma_info_inst_mix_x87_uop_ratio 100 * UOPS_RETIRED.X87 / UOPS_RETIRED.ALL Percentage of all uops which are x87 uops 00tma_info_l1_bound_address_alias_blocks 100 * LD_BLOCKS.4K_ALIAS / MEM_UOPS_RETIRED.ALL_LOADS Percentage of total non-speculative loads with a address aliasing block 00tma_info_l1_bound_load_splits 100 * MEM_UOPS_RETIRED.SPLIT_LOADS / MEM_UOPS_RETIRED.ALL_LOADS Percentage of total non-speculative loads that are splits 00tma_info_l1_bound_store_fwd_blocks 100 * LD_BLOCKS.DATA_UNKNOWN / MEM_UOPS_RETIRED.ALL_LOADS Percentage of total non-speculative loads with a store forward or unknown store address block 00tma_info_memory_cycles_per_demand_load_dram_hit MEM_BOUND_STALLS.LOAD_DRAM_HIT / MEM_LOAD_UOPS_RETIRED.DRAM_HIT Cycle cost per DRAM hit 00tma_info_memory_cycles_per_demand_load_l2_hit MEM_BOUND_STALLS.LOAD_L2_HIT / MEM_LOAD_UOPS_RETIRED.L2_HIT Cycle cost per L2 hit 00tma_info_memory_cycles_per_demand_load_l3_hit MEM_BOUND_STALLS.LOAD_LLC_HIT / MEM_LOAD_UOPS_RETIRED.L3_HIT Cycle cost per LLC hit 00tma_info_memory_memloadpki 1e3 * MEM_UOPS_RETIRED.ALL_LOADS / INST_RETIRED.ANY load ops retired per 1000 instruction 00tma_info_system_cpu_utilization CPU_CLK_UNHALTED.REF_TSC / TSC Average CPU Utilization 00tma_info_system_kernel_utilization Summary cpu@CPU_CLK_UNHALTED.CORE@k / CPU_CLK_UNHALTED.CORE Fraction of cycles spent in Kernel mode 00tma_itlb_misses TopdownL3;tma_L3_group;tma_fetch_latency_group TOPDOWN_FE_BOUND.ITLB / tma_info_core_slots tma_itlb_misses > 0.05 Counts the number of issue slots that were not delivered by the frontend due to Instruction Table Lookaside Buffer (ITLB) misses 100% 00tma_l1_bound TopdownL3;tma_L3_group;tma_memory_bound_group LD_HEAD.L1_BOUND_AT_RET / tma_info_core_clks tma_l1_bound > 0.1 Counts the number of cycles that the oldest load of the load buffer is stalled at retirement due to a load block 100% 00tma_l2_bound TopdownL3;tma_L3_group;tma_memory_bound_group MEM_BOUND_STALLS.LOAD_L2_HIT / tma_info_core_clks - max((MEM_BOUND_STALLS.LOAD - LD_HEAD.L1_MISS_AT_RET) / tma_info_core_clks, 0) * MEM_BOUND_STALLS.LOAD_L2_HIT / MEM_BOUND_STALLS.LOAD tma_l2_bound > 0.1 Counts the number of cycles a core is stalled due to a demand load which hit in the L2 Cache 100% 00tma_l3_bound TopdownL3;tma_L3_group;tma_memory_bound_group MEM_BOUND_STALLS.LOAD_LLC_HIT / tma_info_core_clks - max((MEM_BOUND_STALLS.LOAD - LD_HEAD.L1_MISS_AT_RET) / tma_info_core_clks, 0) * MEM_BOUND_STALLS.LOAD_LLC_HIT / MEM_BOUND_STALLS.LOAD tma_l3_bound > 0.1 Counts the number of cycles a core is stalled due to a demand load which hit in the Last Level Cache (LLC) or other core with HITE/F/M 100% 00tma_ld_buffer TopdownL4;tma_L4_group;tma_mem_scheduler_group tma_mem_scheduler * MEM_SCHEDULER_BLOCK.LD_BUF / MEM_SCHEDULER_BLOCK.ALL tma_ld_buffer > 0.05 Counts the number of cycles, relative to the number of mem_scheduler slots, in which uops are blocked due to load buffer full 100% 00tma_machine_clears TopdownL2;tma_L2_group;tma_bad_speculation_group TOPDOWN_BAD_SPECULATION.MACHINE_CLEARS / tma_info_core_slots tma_machine_clears > 0.05 Counts the total number of issue slots that were not consumed by the backend because allocation is stalled due to a machine clear (nuke) of any kind including memory ordering and memory disambiguation 100% TopdownL2 00tma_mem_scheduler TopdownL3;tma_L3_group;tma_resource_bound_group TOPDOWN_BE_BOUND.MEM_SCHEDULER / tma_info_core_slots tma_mem_scheduler > 0.1 Counts the number of issue slots that were not consumed by the backend due to memory reservation stalls in which a scheduler is not able to accept uops 100% 00tma_memory_bound TopdownL2;tma_L2_group;tma_backend_bound_group min(tma_backend_bound, LD_HEAD.ANY_AT_RET / tma_info_core_clks + tma_store_bound) tma_memory_bound > 0.2 Counts the number of cycles the core is stalled due to stores or loads 100% TopdownL2 00tma_memory_ordering TopdownL4;tma_L4_group;tma_nuke_group tma_nuke * (MACHINE_CLEARS.MEMORY_ORDERING / MACHINE_CLEARS.SLOW) tma_memory_ordering > 0.02 Counts the number of machine clears relative to the number of nuke slots due to memory ordering 100% 00tma_ms_uops TopdownL2;tma_L2_group;tma_retiring_group UOPS_RETIRED.MS / tma_info_core_slots tma_ms_uops > 0.05 Counts the number of uops that are from the complex flows issued by the micro-sequencer (MS) Counts the number of uops that are from the complex flows issued by the micro-sequencer (MS). This includes uops from flows due to complex instructions, faults, assists, and inserted flows 100% TopdownL2 00tma_non_mem_scheduler TopdownL3;tma_L3_group;tma_resource_bound_group TOPDOWN_BE_BOUND.NON_MEM_SCHEDULER / tma_info_core_slots tma_non_mem_scheduler > 0.1 Counts the number of issue slots that were not consumed by the backend due to IEC or FPC RAT stalls, which can be due to FIQ or IEC reservation stalls in which the integer, floating point or SIMD scheduler is not able to accept uops 100% 00tma_nuke TopdownL3;tma_L3_group;tma_machine_clears_group TOPDOWN_BAD_SPECULATION.NUKE / tma_info_core_slots tma_nuke > 0.05 Counts the number of issue slots that were not consumed by the backend due to a machine clear (slow nuke) 100% 00tma_other_fb TopdownL3;tma_L3_group;tma_fetch_bandwidth_group TOPDOWN_FE_BOUND.OTHER / tma_info_core_slots tma_other_fb > 0.05 Counts the number of issue slots that were not delivered by the frontend due to other common frontend stalls not categorized 100% 00tma_other_l1 TopdownL4;tma_L4_group;tma_l1_bound_group LD_HEAD.OTHER_AT_RET / tma_info_core_clks tma_other_l1 > 0.05 Counts the number of cycles that the oldest load of the load buffer is stalled at retirement due to a number of other load blocks 100% 00tma_other_ret TopdownL3;tma_L3_group;tma_base_group (TOPDOWN_RETIRING.ALL - UOPS_RETIRED.MS - UOPS_RETIRED.FPDIV) / tma_info_core_slots tma_other_ret > 0.3 Counts the number of uops retired excluding ms and fp div uops 100% 00tma_page_fault TopdownL4;tma_L4_group;tma_nuke_group tma_nuke * (MACHINE_CLEARS.PAGE_FAULT / MACHINE_CLEARS.SLOW) tma_page_fault > 0.02 Counts the number of machine clears relative to the number of nuke slots due to page faults 100% 00tma_predecode TopdownL3;tma_L3_group;tma_fetch_bandwidth_group TOPDOWN_FE_BOUND.PREDECODE / tma_info_core_slots tma_predecode > 0.05 Counts the number of issue slots that were not delivered by the frontend due to wrong predecodes 100% 00tma_register TopdownL3;tma_L3_group;tma_resource_bound_group TOPDOWN_BE_BOUND.REGISTER / tma_info_core_slots tma_register > 0.1 Counts the number of issue slots that were not consumed by the backend due to the physical register file unable to accept an entry (marble stalls) 100% 00tma_reorder_buffer TopdownL3;tma_L3_group;tma_resource_bound_group TOPDOWN_BE_BOUND.REORDER_BUFFER / tma_info_core_slots tma_reorder_buffer > 0.1 Counts the number of issue slots that were not consumed by the backend due to the reorder buffer being full (ROB stalls) 100% 00tma_retiring Default;TopdownL1;tma_L1_group TOPDOWN_RETIRING.ALL / tma_info_core_slots tma_retiring > 0.75 Counts the number of issue slots that result in retirement slots 100% TopdownL1;Default TopdownL1 00tma_rsv TopdownL4;tma_L4_group;tma_mem_scheduler_group tma_mem_scheduler * MEM_SCHEDULER_BLOCK.RSV / MEM_SCHEDULER_BLOCK.ALL tma_rsv > 0.05 Counts the number of cycles, relative to the number of mem_scheduler slots, in which uops are blocked due to RSV full relative 100% 00tma_serialization TopdownL3;tma_L3_group;tma_resource_bound_group TOPDOWN_BE_BOUND.SERIALIZATION / tma_info_core_slots tma_serialization > 0.1 Counts the number of issue slots that were not consumed by the backend due to scoreboards from the instruction queue (IQ), jump execution unit (JEU), or microcode sequencer (MS) 100% 00tma_smc TopdownL4;tma_L4_group;tma_nuke_group tma_nuke * (MACHINE_CLEARS.SMC / MACHINE_CLEARS.SLOW) tma_smc > 0.02 Counts the number of machine clears relative to the number of nuke slots due to SMC 100% 00tma_stlb_hit TopdownL4;tma_L4_group;tma_l1_bound_group LD_HEAD.DTLB_MISS_AT_RET / tma_info_core_clks tma_stlb_hit > 0.05 Counts the number of cycles that the oldest load of the load buffer is stalled at retirement due to a first level TLB miss 100% 00tma_stlb_miss TopdownL4;tma_L4_group;tma_l1_bound_group LD_HEAD.PGWALK_AT_RET / tma_info_core_clks tma_stlb_miss > 0.05 Counts the number of cycles that the oldest load of the load buffer is stalled at retirement due to a second level TLB miss requiring a page walk 100% 00tma_store_bound TopdownL3;tma_L3_group;tma_memory_bound_group tma_mem_scheduler * (MEM_SCHEDULER_BLOCK.ST_BUF / MEM_SCHEDULER_BLOCK.ALL) tma_store_bound > 0.1 Counts the number of cycles the core is stalled due to store buffer full 100% 00tma_store_fwd_blk TopdownL4;tma_L4_group;tma_l1_bound_group LD_HEAD.ST_ADDR_AT_RET / tma_info_core_clks tma_store_fwd_blk > 0.05 Counts the number of cycles that the oldest load of the load buffer is stalled at retirement due to a store forward block 100% 00branch_misprediction_ratio branch_prediction d_ratio(ex_ret_brn_misp, ex_ret_brn) Execution-Time Branch Misprediction Ratio (Non-Speculative) 100% 00all_l2_cache_accesses l2_cache l2_request_g1.all_no_prefetch + l2_pf_hit_l2 + l2_pf_miss_l2_hit_l3 + l2_pf_miss_l2_l3 All L2 Cache Accesses 00l2_cache_accesses_from_l2_hwpf l2_cache l2_pf_hit_l2 + l2_pf_miss_l2_hit_l3 + l2_pf_miss_l2_l3 L2 Cache Accesses from L2 HWPF 00all_l2_cache_misses l2_cache l2_cache_req_stat.ic_dc_miss_in_l2 + l2_pf_miss_l2_hit_l3 + l2_pf_miss_l2_l3 All L2 Cache Misses 00l2_cache_misses_from_l2_hwpf l2_cache l2_pf_miss_l2_hit_l3 + l2_pf_miss_l2_l3 L2 Cache Misses from L2 HWPF 00all_l2_cache_hits l2_cache l2_cache_req_stat.ic_dc_hit_in_l2 + l2_pf_hit_l2 All L2 Cache Hits 00l3_read_miss_latency l3_cache xi_sys_fill_latency * 16 / xi_ccx_sdp_req1.all_l3_miss_req_typs Average L3 Read Miss Latency (in core clocks) 1core clocks 00ic_fetch_miss_ratio l2_cache d_ratio(l2_cache_req_stat.ic_access_in_l2, bp_l1_tlb_fetch_hit + bp_l1_tlb_miss_l2_hit + bp_l1_tlb_miss_l2_miss) L1 Instruction Cache (32B) Fetch Miss Ratio 100% 00l1_itlb_misses tlb bp_l1_tlb_miss_l2_hit + bp_l1_tlb_miss_l2_miss L1 ITLB Misses 00all_remote_links_outbound data_fabric remote_outbound_data_controller_0 + remote_outbound_data_controller_1 + remote_outbound_data_controller_2 + remote_outbound_data_controller_3 Approximate: Outbound data bytes for all Remote Links for a node (die) 3e-5MiB 00nps1_die_to_dram data_fabric dram_channel_data_controller_0 + dram_channel_data_controller_1 + dram_channel_data_controller_2 + dram_channel_data_controller_3 + dram_channel_data_controller_4 + dram_channel_data_controller_5 + dram_channel_data_controller_6 + dram_channel_data_controller_7 Approximate: Combined DRAM B/bytes of all channels on a NPS1 node (die) 6.1e-5MiB 01ic_fetch_miss_ratio l2_cache d_ratio(l2_cache_req_stat.ic_access_in_l2, bp_l1_tlb_fetch_hit + bp_l1_tlb_miss_l2_hit + bp_l1_tlb_miss_l2_tlb_miss) L1 Instruction Cache (32B) Fetch Miss Ratio 100% 00l1_itlb_misses tlb bp_l1_tlb_miss_l2_hit + bp_l1_tlb_miss_l2_tlb_miss L1 ITLB Misses 00l2_cache_misses_from_l2_hwpf l2_cache l2_pf_miss_l2_hit_l3 + l2_pf_miss_l2_l3 L2 Cache Misses from L2 Cache HWPF 00l3_read_miss_latency l3_cache xi_sys_fill_latency * 16 / xi_ccx_sdp_req1 Average L3 Read Miss Latency (in core clocks) 1core clocks 00op_cache_fetch_miss_ratio l2_cache d_ratio(op_cache_hit_miss.op_cache_miss, op_cache_hit_miss.all_op_cache_accesses) Op Cache (64B) Fetch Miss Ratio 00ic_fetch_miss_ratio l2_cache d_ratio(ic_tag_hit_miss.instruction_cache_miss, ic_tag_hit_miss.all_instruction_cache_accesses) Instruction Cache (32B) Fetch Miss Ratio 100% 00l1_itlb_misses tlb bp_l1_tlb_miss_l2_tlb_hit + bp_l1_tlb_miss_l2_tlb_miss L1 ITLB Misses 00macro_ops_dispatched decoder de_dis_cops_from_decoder.disp_op_type.any_integer_dispatch + de_dis_cops_from_decoder.disp_op_type.any_fp_dispatch Macro-ops Dispatched 00total_dispatch_slots 6 * ls_not_halted_cyc Total dispatch slots (upto 6 instructions can be dispatched in each cycle) 00frontend_bound PipelineL1 d_ratio(de_no_dispatch_per_slot.no_ops_from_frontend, total_dispatch_slots) Fraction of dispatch slots that remained unused because the frontend did not supply enough instructions/ops 100% 00bad_speculation PipelineL1 d_ratio(de_src_op_disp.all - ex_ret_ops, total_dispatch_slots) Fraction of dispatched ops that did not retire 100% 00backend_bound PipelineL1 d_ratio(de_no_dispatch_per_slot.backend_stalls, total_dispatch_slots) Fraction of dispatch slots that remained unused because of backend stalls 100% 00smt_contention PipelineL1 d_ratio(de_no_dispatch_per_slot.smt_contention, total_dispatch_slots) Fraction of dispatch slots that remained unused because the other thread was selected 100% 00retiring PipelineL1 d_ratio(ex_ret_ops, total_dispatch_slots) Fraction of dispatch slots used by ops that retired 100% 00frontend_bound_latency PipelineL2;frontend_bound_group d_ratio(6 * cpu@de_no_dispatch_per_slot.no_ops_from_frontend\,cmask\=0x6@, total_dispatch_slots) Fraction of dispatch slots that remained unused because of a latency bottleneck in the frontend (such as instruction cache or TLB misses) 100% 00frontend_bound_bandwidth PipelineL2;frontend_bound_group d_ratio(de_no_dispatch_per_slot.no_ops_from_frontend - 6 * cpu@de_no_dispatch_per_slot.no_ops_from_frontend\,cmask\=0x6@, total_dispatch_slots) Fraction of dispatch slots that remained unused because of a bandwidth bottleneck in the frontend (such as decode or op cache fetch bandwidth) 100% 00bad_speculation_mispredicts PipelineL2;bad_speculation_group d_ratio(bad_speculation * ex_ret_brn_misp, ex_ret_brn_misp + resyncs_or_nc_redirects) Fraction of dispatched ops that were flushed due to branch mispredicts 100% 00bad_speculation_pipeline_restarts PipelineL2;bad_speculation_group d_ratio(bad_speculation * resyncs_or_nc_redirects, ex_ret_brn_misp + resyncs_or_nc_redirects) Fraction of dispatched ops that were flushed due to pipeline restarts (resyncs) 100% 00backend_bound_memory PipelineL2;backend_bound_group backend_bound * d_ratio(ex_no_retire.load_not_complete, ex_no_retire.not_complete) Fraction of dispatch slots that remained unused because of stalls due to the memory subsystem 100% 00backend_bound_cpu PipelineL2;backend_bound_group backend_bound * (1 - d_ratio(ex_no_retire.load_not_complete, ex_no_retire.not_complete)) Fraction of dispatch slots that remained unused because of stalls not related to the memory subsystem 100% 00retiring_fastpath PipelineL2;retiring_group retiring * (1 - d_ratio(ex_ret_ucode_ops, ex_ret_ops)) Fraction of dispatch slots used by fastpath ops that retired 100% 00retiring_microcode PipelineL2;retiring_group retiring * d_ratio(ex_ret_ucode_ops, ex_ret_ops) Fraction of dispatch slots used by microcode ops that retired 100% 00branch_misprediction_ratio branch_prediction d_ratio(ex_ret_brn_misp, ex_ret_brn) Execution-time branch misprediction ratio (non-speculative) 100% 00all_l2_cache_accesses l2_cache l2_request_g1.all_no_prefetch + l2_pf_hit_l2.all + l2_pf_miss_l2_hit_l3.all + l2_pf_miss_l2_l3.all All L2 cache accesses 00l2_cache_accesses_from_l1_ic_misses l2_cache l2_request_g1.cacheable_ic_read L2 cache accesses from L1 instruction cache misses (including prefetch) 00l2_cache_accesses_from_l1_dc_misses l2_cache l2_request_g1.all_dc L2 cache accesses from L1 data cache misses (including prefetch) 00l2_cache_accesses_from_l2_hwpf l2_cache l2_pf_hit_l2.all + l2_pf_miss_l2_hit_l3.all + l2_pf_miss_l2_l3.all L2 cache accesses from L2 cache hardware prefetcher 00all_l2_cache_misses l2_cache l2_cache_req_stat.ic_dc_miss_in_l2 + l2_pf_miss_l2_hit_l3.all + l2_pf_miss_l2_l3.all All L2 cache misses 00l2_cache_misses_from_l1_ic_miss l2_cache l2_cache_req_stat.ic_fill_miss L2 cache misses from L1 instruction cache misses 00l2_cache_misses_from_l1_dc_miss l2_cache l2_cache_req_stat.ls_rd_blk_c L2 cache misses from L1 data cache misses 00l2_cache_misses_from_l2_hwpf l2_cache l2_pf_miss_l2_hit_l3.all + l2_pf_miss_l2_l3.all L2 cache misses from L2 cache hardware prefetcher 00all_l2_cache_hits l2_cache l2_cache_req_stat.ic_dc_hit_in_l2 + l2_pf_hit_l2.all All L2 cache hits 00l2_cache_hits_from_l1_ic_miss l2_cache l2_cache_req_stat.ic_hit_in_l2 L2 cache hits from L1 instruction cache misses 00l2_cache_hits_from_l1_dc_miss l2_cache l2_cache_req_stat.dc_hit_in_l2 L2 cache hits from L1 data cache misses 00l2_cache_hits_from_l2_hwpf l2_cache l2_pf_hit_l2.all L2 cache hits from L2 cache hardware prefetcher 00l3_cache_accesses l3_cache l3_lookup_state.all_coherent_accesses_to_l3 L3 cache accesses 00l3_misses l3_cache l3_lookup_state.l3_miss L3 misses (including cacheline state change requests) 00l3_read_miss_latency l3_cache l3_xi_sampled_latency.all * 10 / l3_xi_sampled_latency_requests.all Average L3 read miss latency (in core clocks) 1core clocks 00op_cache_fetch_miss_ratio d_ratio(op_cache_hit_miss.op_cache_miss, op_cache_hit_miss.all_op_cache_accesses) Op cache miss ratio for all fetches 100% 00ic_fetch_miss_ratio d_ratio(ic_tag_hit_miss.instruction_cache_miss, ic_tag_hit_miss.all_instruction_cache_accesses) Instruction cache miss ratio for all fetches. An instruction cache miss will not be counted by this metric if it is an OC hit 100% 00l1_data_cache_fills_from_memory l1_dcache ls_any_fills_from_sys.dram_io_all L1 data cache fills from DRAM or MMIO in any NUMA node 00l1_data_cache_fills_from_remote_node l1_dcache ls_any_fills_from_sys.far_all L1 data cache fills from a different NUMA node 00l1_data_cache_fills_from_same_ccx l1_dcache ls_any_fills_from_sys.local_all L1 data cache fills from within the same CCX 00l1_data_cache_fills_from_different_ccx l1_dcache ls_any_fills_from_sys.remote_cache L1 data cache fills from another CCX cache in any NUMA node 00all_l1_data_cache_fills l1_dcache ls_any_fills_from_sys.all All L1 data cache fills 00l1_demand_data_cache_fills_from_local_l2 l1_dcache ls_dmnd_fills_from_sys.local_l2 L1 demand data cache fills from local L2 cache 00l1_demand_data_cache_fills_from_same_ccx l1_dcache ls_dmnd_fills_from_sys.local_ccx L1 demand data cache fills from within the same CCX 00l1_demand_data_cache_fills_from_near_cache l1_dcache ls_dmnd_fills_from_sys.near_cache L1 demand data cache fills from another CCX cache in the same NUMA node 00l1_demand_data_cache_fills_from_near_memory l1_dcache ls_dmnd_fills_from_sys.dram_io_near L1 demand data cache fills from DRAM or MMIO in the same NUMA node 00l1_demand_data_cache_fills_from_far_cache l1_dcache ls_dmnd_fills_from_sys.far_cache L1 demand data cache fills from another CCX cache in a different NUMA node 00l1_demand_data_cache_fills_from_far_memory l1_dcache ls_dmnd_fills_from_sys.dram_io_far L1 demand data cache fills from DRAM or MMIO in a different NUMA node 00l1_itlb_misses tlb bp_l1_tlb_miss_l2_tlb_hit + bp_l1_tlb_miss_l2_tlb_miss.all L1 instruction TLB misses 00l2_itlb_misses tlb bp_l1_tlb_miss_l2_tlb_miss.all L2 instruction TLB misses and instruction page walks 00l1_dtlb_misses tlb ls_l1_d_tlb_miss.all L1 data TLB misses 00l2_dtlb_misses tlb ls_l1_d_tlb_miss.all_l2_miss L2 data TLB misses and data page walks 00all_tlbs_flushed tlb ls_tlb_flush.all All TLBs flushed 00macro_ops_dispatched decoder de_src_op_disp.all Macro-ops dispatched 00sse_avx_stalls fp_disp_faults.sse_avx_all Mixed SSE/AVX stalls 00macro_ops_retired ex_ret_ops Macro-ops retired 00dram_read_data_for_local_processor data_fabric local_processor_read_data_beats_cs0 + local_processor_read_data_beats_cs1 + local_processor_read_data_beats_cs2 + local_processor_read_data_beats_cs3 + local_processor_read_data_beats_cs4 + local_processor_read_data_beats_cs5 + local_processor_read_data_beats_cs6 + local_processor_read_data_beats_cs7 + local_processor_read_data_beats_cs8 + local_processor_read_data_beats_cs9 + local_processor_read_data_beats_cs10 + local_processor_read_data_beats_cs11 DRAM read data for local processor 6.103515625e-5MiB 00dram_write_data_for_local_processor data_fabric local_processor_write_data_beats_cs0 + local_processor_write_data_beats_cs1 + local_processor_write_data_beats_cs2 + local_processor_write_data_beats_cs3 + local_processor_write_data_beats_cs4 + local_processor_write_data_beats_cs5 + local_processor_write_data_beats_cs6 + local_processor_write_data_beats_cs7 + local_processor_write_data_beats_cs8 + local_processor_write_data_beats_cs9 + local_processor_write_data_beats_cs10 + local_processor_write_data_beats_cs11 DRAM write data for local processor 6.103515625e-5MiB 00dram_read_data_for_remote_processor data_fabric remote_processor_read_data_beats_cs0 + remote_processor_read_data_beats_cs1 + remote_processor_read_data_beats_cs2 + remote_processor_read_data_beats_cs3 + remote_processor_read_data_beats_cs4 + remote_processor_read_data_beats_cs5 + remote_processor_read_data_beats_cs6 + remote_processor_read_data_beats_cs7 + remote_processor_read_data_beats_cs8 + remote_processor_read_data_beats_cs9 + remote_processor_read_data_beats_cs10 + remote_processor_read_data_beats_cs11 DRAM read data for remote processor 6.103515625e-5MiB 00dram_write_data_for_remote_processor data_fabric remote_processor_write_data_beats_cs0 + remote_processor_write_data_beats_cs1 + remote_processor_write_data_beats_cs2 + remote_processor_write_data_beats_cs3 + remote_processor_write_data_beats_cs4 + remote_processor_write_data_beats_cs5 + remote_processor_write_data_beats_cs6 + remote_processor_write_data_beats_cs7 + remote_processor_write_data_beats_cs8 + remote_processor_write_data_beats_cs9 + remote_processor_write_data_beats_cs10 + remote_processor_write_data_beats_cs11 DRAM write data for remote processor 6.103515625e-5MiB 00local_socket_upstream_dma_read_data data_fabric local_socket_upstream_read_beats_iom0 + local_socket_upstream_read_beats_iom1 + local_socket_upstream_read_beats_iom2 + local_socket_upstream_read_beats_iom3 Local socket upstream DMA read data 6.103515625e-5MiB 00local_socket_upstream_dma_write_data data_fabric local_socket_upstream_write_beats_iom0 + local_socket_upstream_write_beats_iom1 + local_socket_upstream_write_beats_iom2 + local_socket_upstream_write_beats_iom3 Local socket upstream DMA write data 6.103515625e-5MiB 00remote_socket_upstream_dma_read_data data_fabric remote_socket_upstream_read_beats_iom0 + remote_socket_upstream_read_beats_iom1 + remote_socket_upstream_read_beats_iom2 + remote_socket_upstream_read_beats_iom3 Remote socket upstream DMA read data 6.103515625e-5MiB 00remote_socket_upstream_dma_write_data data_fabric remote_socket_upstream_write_beats_iom0 + remote_socket_upstream_write_beats_iom1 + remote_socket_upstream_write_beats_iom2 + remote_socket_upstream_write_beats_iom3 Remote socket upstream DMA write data 6.103515625e-5MiB 00local_socket_inbound_data_to_cpu data_fabric local_socket_inf0_inbound_data_beats_ccm0 + local_socket_inf1_inbound_data_beats_ccm0 + local_socket_inf0_inbound_data_beats_ccm1 + local_socket_inf1_inbound_data_beats_ccm1 + local_socket_inf0_inbound_data_beats_ccm2 + local_socket_inf1_inbound_data_beats_ccm2 + local_socket_inf0_inbound_data_beats_ccm3 + local_socket_inf1_inbound_data_beats_ccm3 + local_socket_inf0_inbound_data_beats_ccm4 + local_socket_inf1_inbound_data_beats_ccm4 + local_socket_inf0_inbound_data_beats_ccm5 + local_socket_inf1_inbound_data_beats_ccm5 + local_socket_inf0_inbound_data_beats_ccm6 + local_socket_inf1_inbound_data_beats_ccm6 + local_socket_inf0_inbound_data_beats_ccm7 + local_socket_inf1_inbound_data_beats_ccm7 Local socket inbound data to the CPU (e.g. read data) 3.0517578125e-5MiB 00local_socket_outbound_data_from_cpu data_fabric local_socket_inf0_outbound_data_beats_ccm0 + local_socket_inf1_outbound_data_beats_ccm0 + local_socket_inf0_outbound_data_beats_ccm1 + local_socket_inf1_outbound_data_beats_ccm1 + local_socket_inf0_outbound_data_beats_ccm2 + local_socket_inf1_outbound_data_beats_ccm2 + local_socket_inf0_outbound_data_beats_ccm3 + local_socket_inf1_outbound_data_beats_ccm3 + local_socket_inf0_outbound_data_beats_ccm4 + local_socket_inf1_outbound_data_beats_ccm4 + local_socket_inf0_outbound_data_beats_ccm5 + local_socket_inf1_outbound_data_beats_ccm5 + local_socket_inf0_outbound_data_beats_ccm6 + local_socket_inf1_outbound_data_beats_ccm6 + local_socket_inf0_outbound_data_beats_ccm7 + local_socket_inf1_outbound_data_beats_ccm7 Local socket outbound data from the CPU (e.g. write data) 6.103515625e-5MiB 00remote_socket_inbound_data_to_cpu data_fabric remote_socket_inf0_inbound_data_beats_ccm0 + remote_socket_inf1_inbound_data_beats_ccm0 + remote_socket_inf0_inbound_data_beats_ccm1 + remote_socket_inf1_inbound_data_beats_ccm1 + remote_socket_inf0_inbound_data_beats_ccm2 + remote_socket_inf1_inbound_data_beats_ccm2 + remote_socket_inf0_inbound_data_beats_ccm3 + remote_socket_inf1_inbound_data_beats_ccm3 + remote_socket_inf0_inbound_data_beats_ccm4 + remote_socket_inf1_inbound_data_beats_ccm4 + remote_socket_inf0_inbound_data_beats_ccm5 + remote_socket_inf1_inbound_data_beats_ccm5 + remote_socket_inf0_inbound_data_beats_ccm6 + remote_socket_inf1_inbound_data_beats_ccm6 + remote_socket_inf0_inbound_data_beats_ccm7 + remote_socket_inf1_inbound_data_beats_ccm7 Remote socket inbound data to the CPU (e.g. read data) 3.0517578125e-5MiB 00remote_socket_outbound_data_from_cpu data_fabric remote_socket_inf0_outbound_data_beats_ccm0 + remote_socket_inf1_outbound_data_beats_ccm0 + remote_socket_inf0_outbound_data_beats_ccm1 + remote_socket_inf1_outbound_data_beats_ccm1 + remote_socket_inf0_outbound_data_beats_ccm2 + remote_socket_inf1_outbound_data_beats_ccm2 + remote_socket_inf0_outbound_data_beats_ccm3 + remote_socket_inf1_outbound_data_beats_ccm3 + remote_socket_inf0_outbound_data_beats_ccm4 + remote_socket_inf1_outbound_data_beats_ccm4 + remote_socket_inf0_outbound_data_beats_ccm5 + remote_socket_inf1_outbound_data_beats_ccm5 + remote_socket_inf0_outbound_data_beats_ccm6 + remote_socket_inf1_outbound_data_beats_ccm6 + remote_socket_inf0_outbound_data_beats_ccm7 + remote_socket_inf1_outbound_data_beats_ccm7 Remote socket outbound data from the CPU (e.g. write data) 6.103515625e-5MiB 00local_socket_outbound_data_from_all_links data_fabric local_socket_outbound_data_beats_link0 + local_socket_outbound_data_beats_link1 + local_socket_outbound_data_beats_link2 + local_socket_outbound_data_beats_link3 + local_socket_outbound_data_beats_link4 + local_socket_outbound_data_beats_link5 + local_socket_outbound_data_beats_link6 + local_socket_outbound_data_beats_link7 Outbound data from all links (local socket) 6.103515625e-5MiB 00umc_data_bus_utilization memory_controller d_ratio(umc_data_slot_clks.all / 2, umc_mem_clk) Memory controller data bus utilization 100% 00umc_cas_cmd_rate memory_controller d_ratio(umc_cas_cmd.all * 1e3, umc_mem_clk) Memory controller CAS command rate 00umc_cas_cmd_read_ratio memory_controller d_ratio(umc_cas_cmd.rd, umc_cas_cmd.all) Ratio of memory controller CAS commands for reads 100% 00umc_cas_cmd_write_ratio memory_controller d_ratio(umc_cas_cmd.wr, umc_cas_cmd.all) Ratio of memory controller CAS commands for writes 100% 00umc_mem_read_bandwidth memory_controller umc_cas_cmd.rd * 64 / 1e6 / duration_time Estimated memory read bandwidth 1MB/s 00umc_mem_write_bandwidth memory_controller umc_cas_cmd.wr * 64 / 1e6 / duration_time Estimated memory write bandwidth 1MB/s 00umc_mem_bandwidth memory_controller umc_cas_cmd.all * 64 / 1e6 / duration_time Estimated combined memory bandwidth 1MB/s 00umc_activate_cmd_rate memory_controller d_ratio(umc_act_cmd.all * 1e3, umc_mem_clk) Memory controller ACTIVATE command rate 00umc_precharge_cmd_rate memory_controller d_ratio(umc_pchg_cmd.all * 1e3, umc_mem_clk) Memory controller PRECHARGE command rate 00C3_Core_Residency Power cstate_core@c3\-residency@ / TSC C3 residency percent per core 100% 00tma_4k_aliasing TopdownL4;tma_L4_group;tma_l1_bound_group LD_BLOCKS_PARTIAL.ADDRESS_ALIAS / tma_info_thread_clks tma_4k_aliasing > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates how often memory load accesses were aliased by preceding stores (in program order) with a 4K address offset This metric estimates how often memory load accesses were aliased by preceding stores (in program order) with a 4K address offset. False match is possible; which incur a few cycles load re-issue. However; the short re-issue duration is often hidden by the out-of-order core and HW optimizations; hence a user may safely ignore a high value of this metric unless it manages to propagate up into parent nodes of the hierarchy (e.g. to L1_Bound) 100% 00tma_alu_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group (UOPS_DISPATCHED_PORT.PORT_0 + UOPS_DISPATCHED_PORT.PORT_1 + UOPS_DISPATCHED_PORT.PORT_5 + UOPS_DISPATCHED_PORT.PORT_6) / tma_info_thread_slots tma_alu_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution ports for ALU operations 100% 02tma_assists TopdownL4;tma_L4_group;tma_microcode_sequencer_group 100 * OTHER_ASSISTS.ANY_WB_ASSIST / tma_info_thread_slots tma_assists > 0.1 & (tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1) This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists. Assists are long sequences of uops that are required in certain corner-cases for operations that cannot be handled natively by the execution pipeline. For example; when working with very small floating point values (so-called Denormals); the FP units are not set up to perform these operations natively. Instead; a sequence of instructions to perform the computation on the Denormals is injected into the pipeline. Since these microcode sequences might be dozens of uops long; Assists can be extremely deleterious to performance and they can be avoided in many cases. Sample with: OTHER_ASSISTS.ANY 100% 00tma_backend_bound TmaL1;TopdownL1;tma_L1_group 1 - (tma_frontend_bound + tma_bad_speculation + tma_retiring) tma_backend_bound > 0.2 This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend. Backend is the portion of the processor core where the out-of-order scheduler dispatches ready uops into their respective execution units; and once completed these uops get retired according to program order. For example; stalls due to data-cache misses or stalls due to the divider unit being overloaded are both categorized under Backend Bound. Backend Bound is further divided into two main categories: Memory Bound and Core Bound 100% TopdownL1 02tma_bad_speculation TmaL1;TopdownL1;tma_L1_group (UOPS_ISSUED.ANY - UOPS_RETIRED.RETIRE_SLOTS + 4 * (INT_MISC.RECOVERY_CYCLES_ANY / 2 if #SMT_on else INT_MISC.RECOVERY_CYCLES)) / tma_info_thread_slots tma_bad_speculation > 0.15 This category represents fraction of slots wasted due to incorrect speculations This category represents fraction of slots wasted due to incorrect speculations. This include slots used to issue uops that do not eventually get retired and slots for which the issue-pipeline was blocked due to recovery from earlier incorrect speculation. For example; wasted work due to miss-predicted branches are categorized under Bad Speculation category. Incorrect data speculation followed by Memory Ordering Nukes is another example 100% TopdownL1 00tma_branch_mispredicts BadSpec;BrMispredicts;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueBM BR_MISP_RETIRED.ALL_BRANCHES / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT) * tma_bad_speculation tma_branch_mispredicts > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of slots the CPU has wasted due to Branch Misprediction This metric represents fraction of slots the CPU has wasted due to Branch Misprediction. These slots are either wasted by uops fetched from an incorrectly speculated program path; or stalls when the out-of-order part of the machine needs to recover its state from a speculative path. Sample with: BR_MISP_RETIRED.ALL_BRANCHES. Related metrics: tma_info_bad_spec_branch_misprediction_cost, tma_mispredicts_resteers 100% TopdownL2 01tma_branch_resteers FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group 12 * (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT + BACLEARS.ANY) / tma_info_thread_clks tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles the CPU was stalled due to Branch Resteers This metric represents fraction of cycles the CPU was stalled due to Branch Resteers. Branch Resteers estimates the Frontend delay in fetching operations from corrected path; following all sorts of miss-predicted branches. For example; branchy code with lots of miss-predictions might get categorized under Branch Resteers. Note the value of this node may overlap with its siblings. Sample with: BR_MISP_RETIRED.ALL_BRANCHES 100% 00tma_cisc TopdownL4;tma_L4_group;tma_microcode_sequencer_group max(0, tma_microcode_sequencer - tma_assists) tma_cisc > 0.1 & (tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1) This metric estimates fraction of cycles the CPU retired uops originated from CISC (complex instruction set computer) instruction This metric estimates fraction of cycles the CPU retired uops originated from CISC (complex instruction set computer) instruction. A CISC instruction has multiple uops that are required to perform the instruction's functionality as in the case of read-modify-write as an example. Since these instructions require multiple uops they may or may not imply sub-optimal use of machine resources 100% 02tma_clears_resteers BadSpec;MachineClears;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueMC MACHINE_CLEARS.COUNT * tma_branch_resteers / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT + BACLEARS.ANY) tma_clears_resteers > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)) This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears. Related metrics: tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches 100% 00tma_contested_accesses DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group (60 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS))) + 43 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS)))) / tma_info_thread_clks tma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS_PS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_core_bound Backend;Compute;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group tma_backend_bound - tma_memory_bound tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of slots where Core non-memory issues were of a bottleneck This metric represents fraction of slots where Core non-memory issues were of a bottleneck. Shortage in hardware compute resources; or dependencies in software's instructions are both categorized under Core Bound. Hence it may indicate the machine ran out of an out-of-order resource; certain execution units are overloaded or dependencies in program's data- or instruction-flow are limiting the performance (e.g. FP-chained long-latency arithmetic operations) 100% TopdownL2 01tma_data_sharing Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group 43 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS))) / tma_info_thread_clks tma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT_PS. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_divider TopdownL3;tma_L3_group;tma_core_bound_group ARITH.FPU_DIV_ACTIVE / tma_info_core_core_clks tma_divider > 0.2 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2) This metric represents fraction of cycles where the Divider unit was active This metric represents fraction of cycles where the Divider unit was active. Divide and square root instructions are performed by the Divider unit and can take considerably longer latency than integer or Floating Point addition; subtraction; or multiplication. Sample with: ARITH.DIVIDER_UOPS 100% 00tma_dram_bound MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (1 - MEM_LOAD_UOPS_RETIRED.L3_HIT / (MEM_LOAD_UOPS_RETIRED.L3_HIT + 7 * MEM_LOAD_UOPS_RETIRED.L3_MISS)) * CYCLE_ACTIVITY.STALLS_L2_MISS / tma_info_thread_clks tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L3_MISS_PS 100% 03tma_dsb DSB;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group (IDQ.ALL_DSB_CYCLES_ANY_UOPS - IDQ.ALL_DSB_CYCLES_4_UOPS) / tma_info_core_core_clks / 2 tma_dsb > 0.15 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 4 > 0.35) This metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipeline This metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipeline. For example; inefficient utilization of the DSB cache structure or bank conflict when reading from it; are categorized here 100% 00tma_dsb_switches DSBmiss;FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFB DSB2MITE_SWITCHES.PENALTY_CYCLES / tma_info_thread_clks tma_dsb_switches > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines. The DSB (decoded i-cache) is a Uop Cache where the front-end directly delivers Uops (micro operations) avoiding heavy x86 decoding. The DSB pipeline has shorter latency and delivered higher bandwidth than the MITE (legacy instruction decode pipeline). Switching between the two pipelines can cause penalties hence this metric measures the exposed penalty. Related metrics: tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 100% 00tma_dtlb_load MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_group (8 * DTLB_LOAD_MISSES.STLB_HIT + cpu@DTLB_LOAD_MISSES.WALK_DURATION\,cmask\=1@ + 7 * DTLB_LOAD_MISSES.WALK_COMPLETED) / tma_info_thread_clks tma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_UOPS_RETIRED.STLB_MISS_LOADS_PS. Related metrics: tma_dtlb_store 100% 00tma_dtlb_store MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_store_bound_group (8 * DTLB_STORE_MISSES.STLB_HIT + cpu@DTLB_STORE_MISSES.WALK_DURATION\,cmask\=1@ + 7 * DTLB_STORE_MISSES.WALK_COMPLETED) / tma_info_thread_clks tma_dtlb_store > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses. As with ordinary data caching; focus on improving data locality and reducing working-set size to reduce DTLB overhead. Additionally; consider using profile-guided optimization (PGO) to collocate frequently-used data on the same page. Try using larger page sizes for large amounts of frequently-used data. Sample with: MEM_UOPS_RETIRED.STLB_MISS_STORES_PS. Related metrics: tma_dtlb_load 100% 00tma_false_sharing DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group 60 * OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HITM / tma_info_thread_clks tma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates how often CPU was handling synchronizations due to False Sharing This metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache 100% 00tma_fb_full MemoryBW;TopdownL4;tma_L4_group;tma_issueBW;tma_issueSL;tma_issueSmSt;tma_l1_bound_group tma_info_memory_load_miss_real_latency * cpu@L1D_PEND_MISS.FB_FULL\,cmask\=1@ / tma_info_thread_clks tma_fb_full > 0.3 This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed. The higher the metric value; the deeper the memory hierarchy level the misses are satisfied from (metric values >1 are valid). Often it hints on approaching bandwidth limits (to L2 cache; L3 cache or external memory). Related metrics: tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full, tma_store_latency, tma_streaming_stores 100% 01tma_fetch_bandwidth FetchBW;Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group;tma_issueFB tma_frontend_bound - tma_fetch_latency tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 4 > 0.35 This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues. For example; inefficiencies at the instruction decoders; or restrictions for caching in the DSB (decoded uops cache) are categorized under Fetch Bandwidth. In such cases; the Frontend typically delivers suboptimal amount of uops to the Backend. Related metrics: tma_dsb_switches, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 100% TopdownL2 00tma_fetch_latency Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group 4 * IDQ_UOPS_NOT_DELIVERED.CYCLES_0_UOPS_DELIV.CORE / tma_info_thread_slots tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of slots the CPU was stalled due to Frontend latency issues This metric represents fraction of slots the CPU was stalled due to Frontend latency issues. For example; instruction-cache misses; iTLB misses or fetch stalls after a branch misprediction are categorized under Frontend Latency. In such cases; the Frontend eventually delivers no uops for some period. Sample with: RS_EVENTS.EMPTY_END 100% TopdownL2 00tma_fp_scalar Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ / UOPS_RETIRED.RETIRE_SLOTS tma_fp_scalar > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6) This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired. May overcount due to FMA double counting. Related metrics: tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0x3c@ / UOPS_RETIRED.RETIRE_SLOTS tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6) This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector_128b Compute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P (FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE) / UOPS_RETIRED.RETIRE_SLOTS tma_fp_vector_128b > 0.1 & (tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)) This metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectors This metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector_256b Compute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P (FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) / UOPS_RETIRED.RETIRE_SLOTS tma_fp_vector_256b > 0.1 & (tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)) This metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectors This metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_frontend_bound PGO;TmaL1;TopdownL1;tma_L1_group IDQ_UOPS_NOT_DELIVERED.CORE / tma_info_thread_slots tma_frontend_bound > 0.15 This category represents fraction of slots where the processor's Frontend undersupplies its Backend This category represents fraction of slots where the processor's Frontend undersupplies its Backend. Frontend denotes the first part of the processor core responsible to fetch operations that are executed later on by the Backend part. Within the Frontend; a branch predictor predicts the next address to fetch; cache-lines are fetched from the memory subsystem; parsed into instructions; and lastly decoded into micro-operations (uops). Ideally the Frontend can issue Pipeline_Width uops every cycle to the Backend. Frontend Bound denotes unutilized issue-slots when there is no Backend stall; i.e. bubbles where Frontend delivered no uops while Backend could have accepted them. For example; stalls due to instruction-cache misses would be categorized under Frontend Bound 100% TopdownL1 00tma_heavy_operations Retire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_group tma_microcode_sequencer tma_heavy_operations > 0.1 This metric represents fraction of slots where the CPU was retiring heavy-weight operations -- instructions that require two or more uops or micro-coded sequences This metric represents fraction of slots where the CPU was retiring heavy-weight operations -- instructions that require two or more uops or micro-coded sequences. This highly-correlates with the uop length of these instructions/sequences 100% TopdownL2 00tma_icache_misses BigFoot;FetchLat;IcMiss;TopdownL3;tma_L3_group;tma_fetch_latency_group ICACHE.IFDATA_STALL / tma_info_thread_clks tma_icache_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles the CPU was stalled due to instruction cache misses 100% 00tma_info_bad_spec_branch_misprediction_cost Bad;BrMispredicts;tma_issueBM (tma_branch_mispredicts + tma_fetch_latency * tma_mispredicts_resteers / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches)) * tma_info_thread_slots / BR_MISP_RETIRED.ALL_BRANCHES Branch Misprediction Cost: Fraction of TMA slots wasted per non-speculative branch misprediction (retired JEClear) Branch Misprediction Cost: Fraction of TMA slots wasted per non-speculative branch misprediction (retired JEClear). Related metrics: tma_branch_mispredicts, tma_mispredicts_resteers 00tma_info_bad_spec_ipmisp_indirect Bad;BrMispredicts tma_info_inst_mix_instructions / (UOPS_RETIRED.RETIRE_SLOTS / UOPS_ISSUED.ANY * cpu@BR_MISP_EXEC.ALL_BRANCHES\,umask\=0xE4@) tma_info_bad_spec_ipmisp_indirect < 1e3 Instructions per retired mispredicts for indirect CALL or JMP branches (lower number means higher occurrence rate) 00tma_info_bad_spec_ipmispredict Bad;BadSpec;BrMispredicts INST_RETIRED.ANY / BR_MISP_RETIRED.ALL_BRANCHES tma_info_bad_spec_ipmispredict < 200 Number of Instructions per non-speculative Branch Misprediction (JEClear) (lower number means higher occurrence rate) 00tma_info_core_core_clks SMT (CPU_CLK_UNHALTED.THREAD / 2 * (1 + CPU_CLK_UNHALTED.ONE_THREAD_ACTIVE / CPU_CLK_UNHALTED.REF_XCLK) if #core_wide < 1 else (CPU_CLK_UNHALTED.THREAD_ANY / 2 if #SMT_on else tma_info_thread_clks)) Core actual clocks when any Logical Processor is active on the Physical Core 00tma_info_core_coreipc Ret;SMT;TmaL1;tma_L1_group INST_RETIRED.ANY / tma_info_core_core_clks Instructions Per Cycle across hyper-threads (per physical core) 00tma_info_core_flopc Flops;Ret (FP_ARITH_INST_RETIRED.SCALAR_SINGLE + FP_ARITH_INST_RETIRED.SCALAR_DOUBLE + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * (FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE) + 8 * FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) / tma_info_core_core_clks Floating Point Operations Per Cycle 00tma_info_core_fp_arith_utilization Cor;Flops;HPC (cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0x3c@) / (2 * tma_info_core_core_clks) Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width) Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width). Values > 1 are possible due to ([BDW+] Fused-Multiply Add (FMA) counting - common; [ADL+] use all of ADD/MUL/FMA in Scalar or 128/256-bit vectors - less common) 00tma_info_core_ilp Backend;Cor;Pipeline;PortsUtil UOPS_EXECUTED.THREAD / (cpu@UOPS_EXECUTED.CORE\,cmask\=1@ / 2 if #SMT_on else UOPS_EXECUTED.CYCLES_GE_1_UOP_EXEC) Instruction-Level-Parallelism (average number of uops executed when there is execution) per-core 00tma_info_frontend_dsb_coverage DSB;Fed;FetchBW;tma_issueFB IDQ.DSB_UOPS / (IDQ.DSB_UOPS + LSD.UOPS + IDQ.MITE_UOPS + IDQ.MS_UOPS) tma_info_frontend_dsb_coverage < 0.7 & tma_info_thread_ipc / 4 > 0.35 Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache) Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache). Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_inst_mix_iptb, tma_lcp 00tma_info_inst_mix_bptkbranch Branches;Fed;PGO BR_INST_RETIRED.ALL_BRANCHES / BR_INST_RETIRED.NEAR_TAKEN Branch instructions per taken branch 00tma_info_inst_mix_instructions Summary;TmaL1;tma_L1_group INST_RETIRED.ANY Total number of retired Instructions Total number of retired Instructions. Sample with: INST_RETIRED.PREC_DIST 00tma_info_inst_mix_iparith Flops;InsType INST_RETIRED.ANY / (cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0x3c@) tma_info_inst_mix_iparith < 10 Instructions per FP Arithmetic instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic instruction (lower number means higher occurrence rate). May undercount due to FMA double counting. Approximated prior to BDW 00tma_info_inst_mix_iparith_avx128 Flops;FpVector;InsType INST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE) tma_info_inst_mix_iparith_avx128 < 10 Instructions per FP Arithmetic AVX/SSE 128-bit instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic AVX/SSE 128-bit instruction (lower number means higher occurrence rate). May undercount due to FMA double counting 00tma_info_inst_mix_iparith_avx256 Flops;FpVector;InsType INST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) tma_info_inst_mix_iparith_avx256 < 10 Instructions per FP Arithmetic AVX* 256-bit instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic AVX* 256-bit instruction (lower number means higher occurrence rate). May undercount due to FMA double counting 00tma_info_inst_mix_iparith_scalar_dp Flops;FpScalar;InsType INST_RETIRED.ANY / FP_ARITH_INST_RETIRED.SCALAR_DOUBLE tma_info_inst_mix_iparith_scalar_dp < 10 Instructions per FP Arithmetic Scalar Double-Precision instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic Scalar Double-Precision instruction (lower number means higher occurrence rate). May undercount due to FMA double counting 00tma_info_inst_mix_iparith_scalar_sp Flops;FpScalar;InsType INST_RETIRED.ANY / FP_ARITH_INST_RETIRED.SCALAR_SINGLE tma_info_inst_mix_iparith_scalar_sp < 10 Instructions per FP Arithmetic Scalar Single-Precision instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic Scalar Single-Precision instruction (lower number means higher occurrence rate). May undercount due to FMA double counting 00tma_info_inst_mix_ipbranch Branches;Fed;InsType INST_RETIRED.ANY / BR_INST_RETIRED.ALL_BRANCHES tma_info_inst_mix_ipbranch < 8 Instructions per Branch (lower number means higher occurrence rate) 00tma_info_inst_mix_ipcall Branches;Fed;PGO INST_RETIRED.ANY / BR_INST_RETIRED.NEAR_CALL tma_info_inst_mix_ipcall < 200 Instructions per (near) call (lower number means higher occurrence rate) 00tma_info_inst_mix_ipflop Flops;InsType INST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.SCALAR_SINGLE + FP_ARITH_INST_RETIRED.SCALAR_DOUBLE + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * (FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE) + 8 * FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) tma_info_inst_mix_ipflop < 10 Instructions per Floating Point (FP) Operation (lower number means higher occurrence rate) 00tma_info_inst_mix_ipload InsType INST_RETIRED.ANY / MEM_UOPS_RETIRED.ALL_LOADS tma_info_inst_mix_ipload < 3 Instructions per Load (lower number means higher occurrence rate) 00tma_info_inst_mix_ipstore InsType INST_RETIRED.ANY / MEM_UOPS_RETIRED.ALL_STORES tma_info_inst_mix_ipstore < 8 Instructions per Store (lower number means higher occurrence rate) 00tma_info_inst_mix_iptb Branches;Fed;FetchBW;Frontend;PGO;tma_issueFB INST_RETIRED.ANY / BR_INST_RETIRED.NEAR_TAKEN tma_info_inst_mix_iptb < 9 Instruction per taken branch Instruction per taken branch. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_lcp 00tma_info_memory_core_l1d_cache_fill_bw Mem;MemoryBW 64 * L1D.REPLACEMENT / 1e9 / duration_time Average per-core data fill bandwidth to the L1 data cache [GB / sec] 00tma_info_memory_core_l2_cache_fill_bw Mem;MemoryBW 64 * L2_LINES_IN.ALL / 1e9 / duration_time Average per-core data fill bandwidth to the L2 cache [GB / sec] 00tma_info_memory_core_l3_cache_fill_bw Mem;MemoryBW 64 * LONGEST_LAT_CACHE.MISS / 1e9 / duration_time Average per-core data fill bandwidth to the L3 cache [GB / sec] 00tma_info_memory_l1mpki CacheMisses;Mem 1e3 * MEM_LOAD_UOPS_RETIRED.L1_MISS / INST_RETIRED.ANY L1 cache true misses per kilo instruction for retired demand loads 00tma_info_memory_l2hpki_all CacheMisses;Mem 1e3 * (L2_RQSTS.REFERENCES - L2_RQSTS.MISS) / INST_RETIRED.ANY L2 cache hits per kilo instruction for all request types (including speculative) 00tma_info_memory_l2hpki_load CacheMisses;Mem 1e3 * L2_RQSTS.DEMAND_DATA_RD_HIT / INST_RETIRED.ANY L2 cache hits per kilo instruction for all demand loads (including speculative) 00tma_info_memory_l2mpki Backend;CacheMisses;Mem 1e3 * MEM_LOAD_UOPS_RETIRED.L2_MISS / INST_RETIRED.ANY L2 cache true misses per kilo instruction for retired demand loads 00tma_info_memory_l2mpki_all CacheMisses;Mem;Offcore 1e3 * L2_RQSTS.MISS / INST_RETIRED.ANY L2 cache ([RKL+] true) misses per kilo instruction for all request types (including speculative) 00tma_info_memory_l2mpki_load CacheMisses;Mem 1e3 * L2_RQSTS.DEMAND_DATA_RD_MISS / INST_RETIRED.ANY L2 cache ([RKL+] true) misses per kilo instruction for all demand loads (including speculative) 00tma_info_memory_l3mpki CacheMisses;Mem 1e3 * MEM_LOAD_UOPS_RETIRED.L3_MISS / INST_RETIRED.ANY L3 cache true misses per kilo instruction for retired demand loads 00tma_info_memory_load_miss_real_latency Mem;MemoryBound;MemoryLat L1D_PEND_MISS.PENDING / (MEM_LOAD_UOPS_RETIRED.L1_MISS + MEM_LOAD_UOPS_RETIRED.HIT_LFB) Actual Average Latency for L1 data-cache miss demand load operations (in core cycles) 01tma_info_memory_mlp Mem;MemoryBW;MemoryBound L1D_PEND_MISS.PENDING / L1D_PEND_MISS.PENDING_CYCLES Memory-Level-Parallelism (average number of L1 miss demand load when there is at least one such miss Memory-Level-Parallelism (average number of L1 miss demand load when there is at least one such miss. Per-Logical Processor) 01tma_info_memory_oro_data_l2_mlp Memory_BW;Offcore OFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD / OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RD Average Parallel L2 cache miss data reads 00tma_info_memory_oro_load_l2_miss_latency Memory_Lat;Offcore OFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD / OFFCORE_REQUESTS.DEMAND_DATA_RD Average Latency for L2 cache miss demand Loads 00tma_info_memory_oro_load_l2_mlp Memory_BW;Offcore OFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD / OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_DATA_RD Average Parallel L2 cache miss demand Loads 00tma_info_memory_thread_l3_cache_access_bw_1t Mem;MemoryBW;Offcore 0 Average per-thread data access bandwidth to the L3 cache [GB / sec] 00tma_info_memory_tlb_page_walks_utilization Mem;MemoryTLB (cpu@ITLB_MISSES.WALK_DURATION\,cmask\=1@ + cpu@DTLB_LOAD_MISSES.WALK_DURATION\,cmask\=1@ + cpu@DTLB_STORE_MISSES.WALK_DURATION\,cmask\=1@ + 7 * (DTLB_STORE_MISSES.WALK_COMPLETED + DTLB_LOAD_MISSES.WALK_COMPLETED + ITLB_MISSES.WALK_COMPLETED)) / tma_info_core_core_clks tma_info_memory_tlb_page_walks_utilization > 0.5 Utilization of the core's Page Walker(s) serving STLB misses triggered by instruction/Load/Store accesses 00tma_info_pipeline_execute Cor;Pipeline;PortsUtil;SMT UOPS_EXECUTED.THREAD / cpu@UOPS_EXECUTED.THREAD\,cmask\=1@ Instruction-Level-Parallelism (average number of uops executed when there is execution) per-thread 00tma_info_pipeline_retire Pipeline;Ret UOPS_RETIRED.RETIRE_SLOTS / cpu@UOPS_RETIRED.RETIRE_SLOTS\,cmask\=1@ Average number of Uops retired in cycles where at least one uop has retired 00tma_info_system_cpu_utilization HPC;Summary CPU_CLK_UNHALTED.REF_TSC / TSC Average CPU Utilization 00tma_info_system_dram_bw_use HPC;Mem;MemoryBW;SoC;tma_issueBW 64 * (UNC_ARB_TRK_REQUESTS.ALL + UNC_ARB_COH_TRK_REQUESTS.ALL) / 1e6 / duration_time / 1e3 Average external Memory Bandwidth Use for reads and writes [GB / sec] Average external Memory Bandwidth Use for reads and writes [GB / sec]. Related metrics: tma_fb_full, tma_mem_bandwidth, tma_sq_full 00tma_info_system_gflops Cor;Flops;HPC (FP_ARITH_INST_RETIRED.SCALAR_SINGLE + FP_ARITH_INST_RETIRED.SCALAR_DOUBLE + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * (FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE) + 8 * FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) / 1e9 / duration_time Giga Floating Point Operations Per Second Giga Floating Point Operations Per Second. Aggregate across all supported options of: FP precisions, scalar and vector instructions, vector-width and AMX engine 00tma_info_system_ipfarbranch Branches;OS INST_RETIRED.ANY / BR_INST_RETIRED.FAR_BRANCH:u tma_info_system_ipfarbranch < 1e6 Instructions per Far Branch ( Far Branches apply upon transition from application to operating system, handling interrupts, exceptions) [lower number means higher occurrence rate] 00tma_info_system_kernel_cpi OS CPU_CLK_UNHALTED.THREAD_P:k / INST_RETIRED.ANY_P:k Cycles Per Instruction for the Operating System (OS) Kernel mode 00tma_info_system_mem_parallel_requests Mem;SoC UNC_ARB_TRK_OCCUPANCY.ALL / UNC_ARB_TRK_OCCUPANCY.CYCLES_WITH_ANY_REQUEST Average number of parallel requests to external memory Average number of parallel requests to external memory. Accounts for all requests 00tma_info_system_mem_request_latency Mem;SoC UNC_ARB_TRK_OCCUPANCY.ALL / UNC_ARB_TRK_REQUESTS.ALL Average latency of all requests to external memory (in Uncore cycles) 00tma_info_system_smt_2t_utilization SMT (1 - CPU_CLK_UNHALTED.ONE_THREAD_ACTIVE / (CPU_CLK_UNHALTED.REF_XCLK_ANY / 2) if #SMT_on else 0) Fraction of cycles where both hardware Logical Processors were active 00tma_info_thread_clks Pipeline CPU_CLK_UNHALTED.THREAD Per-Logical Processor actual clocks when the Logical Processor is active 00tma_info_thread_execute_per_issue Cor;Pipeline UOPS_EXECUTED.THREAD / UOPS_ISSUED.ANY The ratio of Executed- by Issued-Uops The ratio of Executed- by Issued-Uops. Ratio > 1 suggests high rate of uop micro-fusions. Ratio < 1 suggest high rate of "execute" at rename stage 00tma_info_thread_ipc Ret;Summary INST_RETIRED.ANY / tma_info_thread_clks Instructions Per Cycle (per Logical Processor) 00tma_info_thread_slots TmaL1;tma_L1_group 4 * tma_info_core_core_clks Total issue-pipeline slots (per-Physical Core till ICL; per-Logical Processor ICL onward) 00tma_info_thread_uoppi Pipeline;Ret;Retire UOPS_RETIRED.RETIRE_SLOTS / INST_RETIRED.ANY tma_info_thread_uoppi > 1.05 Uops Per Instruction 00tma_info_thread_uptb Branches;Fed;FetchBW UOPS_RETIRED.RETIRE_SLOTS / BR_INST_RETIRED.NEAR_TAKEN tma_info_thread_uptb < 6 Instruction per taken branch 00tma_itlb_misses BigFoot;FetchLat;MemoryTLB;TopdownL3;tma_L3_group;tma_fetch_latency_group (14 * ITLB_MISSES.STLB_HIT + cpu@ITLB_MISSES.WALK_DURATION\,cmask\=1@ + 7 * ITLB_MISSES.WALK_COMPLETED) / tma_info_thread_clks tma_itlb_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses. Sample with: ITLB_MISSES.WALK_COMPLETED 100% 00tma_l1_bound CacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_issueL1;tma_issueMC;tma_memory_bound_group max((CYCLE_ACTIVITY.STALLS_MEM_ANY - CYCLE_ACTIVITY.STALLS_L1D_MISS) / tma_info_thread_clks, 0) tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled without loads missing the L1 data cache This metric estimates how often the CPU was stalled without loads missing the L1 data cache. The L1 data cache typically has the shortest latency. However; in certain cases like loads blocked on older stores; a load might suffer due to high latency even though it is being satisfied by the L1. Another example is loads who miss in the TLB. These cases are characterized by execution unit stalls; while some non-completed demand load lives in the machine without having that demand load missing the L1 cache. Sample with: MEM_LOAD_UOPS_RETIRED.L1_HIT_PS;MEM_LOAD_UOPS_RETIRED.HIT_LFB_PS. Related metrics: tma_clears_resteers, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches, tma_ports_utilized_1 100% 00tma_l2_bound CacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (CYCLE_ACTIVITY.STALLS_L1D_MISS - CYCLE_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clks tma_l2_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled due to L2 cache accesses by loads This metric estimates how often the CPU was stalled due to L2 cache accesses by loads. Avoiding cache misses (i.e. L1 misses/L2 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L2_HIT_PS 100% 00tma_l3_bound CacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group MEM_LOAD_UOPS_RETIRED.L3_HIT / (MEM_LOAD_UOPS_RETIRED.L3_HIT + 7 * MEM_LOAD_UOPS_RETIRED.L3_MISS) * CYCLE_ACTIVITY.STALLS_L2_MISS / tma_info_thread_clks tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core. Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L3_HIT_PS 100% 03tma_l3_hit_latency MemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group 29 * (MEM_LOAD_UOPS_RETIRED.L3_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS))) / tma_info_thread_clks tma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited). Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance. Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_UOPS_RETIRED.L3_HIT_PS. Related metrics: tma_mem_latency 100% 01tma_lcp FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFB ILD_STALL.LCP / tma_info_thread_clks tma_lcp > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs) This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs). Using proper compiler flags or Intel Compiler by default will certainly avoid this. #Link: Optimization Guide about LCP BKMs. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb 100% 00tma_light_operations Retire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_group tma_retiring - tma_heavy_operations tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring light-weight operations -- instructions that require no more than one uop (micro-operation) This metric represents fraction of slots where the CPU was retiring light-weight operations -- instructions that require no more than one uop (micro-operation). This correlates with total number of instructions used by the program. A uops-per-instruction (see UopPI metric) ratio of 1 or less should be expected for decently optimized software running on Intel Core/Xeon products. While this often indicates efficient X86 instructions were executed; high value does not necessarily mean better performance cannot be achieved. Sample with: INST_RETIRED.PREC_DIST 100% TopdownL2 00tma_load_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group (UOPS_DISPATCHED_PORT.PORT_2 + UOPS_DISPATCHED_PORT.PORT_3 + UOPS_DISPATCHED_PORT.PORT_7 - UOPS_DISPATCHED_PORT.PORT_4) / (2 * tma_info_core_core_clks) tma_load_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations. Sample with: UOPS_DISPATCHED.PORT_2_3 100% 02tma_lock_latency Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_l1_bound_group MEM_UOPS_RETIRED.LOCK_LOADS / MEM_UOPS_RETIRED.ALL_STORES * min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO) / tma_info_thread_clks tma_lock_latency > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations. Due to the microarchitecture handling of locks; they are classified as L1_Bound regardless of what memory source satisfied them. Sample with: MEM_UOPS_RETIRED.LOCK_LOADS_PS. Related metrics: tma_store_latency 100% 01tma_machine_clears BadSpec;MachineClears;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueMC;tma_issueSyncxn tma_bad_speculation - tma_branch_mispredicts tma_machine_clears > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of slots the CPU has wasted due to Machine Clears This metric represents fraction of slots the CPU has wasted due to Machine Clears. These slots are either wasted by uops fetched prior to the clear; or stalls the out-of-order portion of the machine needs to recover its state after the clear. For example; this can happen due to memory ordering Nukes (e.g. Memory Disambiguation) or Self-Modifying-Code (SMC) nukes. Sample with: MACHINE_CLEARS.COUNT. Related metrics: tma_clears_resteers, tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_l1_bound, tma_microcode_sequencer, tma_ms_switches, tma_remote_cache 100% TopdownL2 01tma_mem_bandwidth MemoryBW;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueBW min(CPU_CLK_UNHALTED.THREAD, cpu@OFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD\,cmask\=4@) / tma_info_thread_clks tma_mem_bandwidth > 0.2 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory (DRAM) This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory (DRAM). The underlying heuristic assumes that a similar off-core traffic is generated by all IA cores. This metric does not aggregate non-data-read requests by this logical processor; requests from other IA Logical Processors/Physical Cores/sockets; or other non-IA devices like GPU; hence the maximum external memory bandwidth limits may or may not be approached when this metric is flagged (see Uncore counters for that). Related metrics: tma_fb_full, tma_info_system_dram_bw_use, tma_sq_full 100% 00tma_mem_latency MemoryLat;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueLat min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RD) / tma_info_thread_clks - tma_mem_bandwidth tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory (DRAM) This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory (DRAM). This metric does not aggregate requests from other Logical Processors/Physical Cores/sockets (see Uncore counters for that). Related metrics: tma_l3_hit_latency 100% 00tma_memory_bound Backend;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group (CYCLE_ACTIVITY.STALLS_MEM_ANY + RESOURCE_STALLS.SB) / (CYCLE_ACTIVITY.STALLS_TOTAL + UOPS_EXECUTED.CYCLES_GE_1_UOP_EXEC - (UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC if tma_info_thread_ipc > 1.8 else UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC) - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB) * tma_backend_bound tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck. Memory Bound estimates fraction of slots where pipeline is likely stalled due to demand load or store instructions. This accounts mainly for (1) non-completed in-flight memory demand loads which coincides with execution units starvation; in addition to (2) cases where stores could impose backpressure on the pipeline when many of them get buffered at the same time (less common out of the two) 100% TopdownL2 01tma_microcode_sequencer MicroSeq;TopdownL3;tma_L3_group;tma_heavy_operations_group;tma_issueMC;tma_issueMS UOPS_RETIRED.RETIRE_SLOTS / UOPS_ISSUED.ANY * IDQ.MS_UOPS / tma_info_thread_slots tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1 This metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unit This metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unit. The MS is used for CISC instructions not supported by the default decoders (like repeat move strings; or CPUID); or by microcode assists used to address some operation modes (like in Floating Point assists). These cases can often be avoided. Sample with: IDQ.MS_UOPS. Related metrics: tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_ms_switches 100% 00tma_mispredicts_resteers BadSpec;BrMispredicts;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueBM BR_MISP_RETIRED.ALL_BRANCHES * tma_branch_resteers / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT + BACLEARS.ANY) tma_mispredicts_resteers > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)) This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stage This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stage. Related metrics: tma_branch_mispredicts, tma_info_bad_spec_branch_misprediction_cost 100% 00tma_mite DSBmiss;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group (IDQ.ALL_MITE_CYCLES_ANY_UOPS - IDQ.ALL_MITE_CYCLES_4_UOPS) / tma_info_core_core_clks / 2 tma_mite > 0.1 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 4 > 0.35) This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline) This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline). This pipeline is used for code that was not pre-cached in the DSB or LSD. For example; inefficiencies due to asymmetric decoders; use of long immediate or LCP can manifest as MITE fetch bandwidth bottleneck 100% 00tma_ms_switches FetchLat;MicroSeq;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueMC;tma_issueMS;tma_issueMV;tma_issueSO 2 * IDQ.MS_SWITCHES / tma_info_thread_clks tma_ms_switches > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS) This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS). Commonly used instructions are optimized for delivery by the DSB (decoded i-cache) or MITE (legacy instruction decode) pipelines. Certain operations cannot be handled natively by the execution pipeline; and must be performed by microcode (small programs injected into the execution stream). Switching to the MS too often can negatively impact performance. The MS is designated to deliver long uop flows required by CISC instructions like CPUID; or uncommon conditions like Floating Point Assists when dealing with Denormals. Sample with: IDQ.MS_SWITCHES. Related metrics: tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_mixing_vectors, tma_serializing_operation 100% 00tma_port_0 Compute;TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED_PORT.PORT_0 / tma_info_core_core_clks tma_port_0 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch) This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch). Sample with: UOPS_DISPATCHED_PORT.PORT_0. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_port_1 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED_PORT.PORT_1 / tma_info_core_core_clks tma_port_1 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU). Sample with: UOPS_DISPATCHED_PORT.PORT_1. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_port_2 TopdownL6;tma_L6_group;tma_load_op_utilization_group UOPS_DISPATCHED_PORT.PORT_2 / tma_info_core_core_clks tma_port_2 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 2 ([SNB+]Loads and Store-address; [ICL+] Loads) This metric represents Core fraction of cycles CPU dispatched uops on execution port 2 ([SNB+]Loads and Store-address; [ICL+] Loads). Sample with: UOPS_DISPATCHED_PORT.PORT_2 100% 00tma_port_3 TopdownL6;tma_L6_group;tma_load_op_utilization_group UOPS_DISPATCHED_PORT.PORT_3 / tma_info_core_core_clks tma_port_3 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 3 ([SNB+]Loads and Store-address; [ICL+] Loads) This metric represents Core fraction of cycles CPU dispatched uops on execution port 3 ([SNB+]Loads and Store-address; [ICL+] Loads). Sample with: UOPS_DISPATCHED_PORT.PORT_3 100% 00tma_port_4 TopdownL6;tma_L6_group;tma_issueSpSt;tma_store_op_utilization_group tma_store_op_utilization tma_port_4 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 4 (Store-data) This metric represents Core fraction of cycles CPU dispatched uops on execution port 4 (Store-data). Sample with: UOPS_DISPATCHED_PORT.PORT_4. Related metrics: tma_split_stores 100% 00tma_port_5 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED_PORT.PORT_5 / tma_info_core_core_clks tma_port_5 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 5 ([SNB+] Branches and ALU; [HSW+] ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 5 ([SNB+] Branches and ALU; [HSW+] ALU). Sample with: UOPS_DISPATCHED.PORT_5. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_6, tma_ports_utilized_2 100% 00tma_port_6 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED_PORT.PORT_6 / tma_info_core_core_clks tma_port_6 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU). Sample with: UOPS_DISPATCHED_PORT.PORT_6. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_ports_utilized_2 100% 00tma_port_7 TopdownL6;tma_L6_group;tma_store_op_utilization_group UOPS_DISPATCHED_PORT.PORT_7 / tma_info_core_core_clks tma_port_7 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 7 ([HSW+]simple Store-address) This metric represents Core fraction of cycles CPU dispatched uops on execution port 7 ([HSW+]simple Store-address). Sample with: UOPS_DISPATCHED_PORT.PORT_7 100% 00tma_ports_utilization PortsUtil;TopdownL3;tma_L3_group;tma_core_bound_group (CYCLE_ACTIVITY.STALLS_TOTAL + UOPS_EXECUTED.CYCLES_GE_1_UOP_EXEC - (UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC if tma_info_thread_ipc > 1.8 else UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC) - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB - RESOURCE_STALLS.SB - CYCLE_ACTIVITY.STALLS_MEM_ANY) / tma_info_thread_clks tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2) This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related) This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related). Two distinct categories can be attributed into this metric: (1) heavy data-dependency among contiguous instructions would manifest in this metric - such cases are often referred to as low Instruction Level Parallelism (ILP). (2) Contention on some hardware execution unit other than Divider. For example; when there are too many multiply operations 100% 01tma_ports_utilized_0 PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group (cpu@UOPS_EXECUTED.CORE\,inv\,cmask\=1@ / 2 if #SMT_on else (CYCLE_ACTIVITY.STALLS_TOTAL - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0)) / tma_info_core_core_clks) tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise). Long-latency instructions like divides may contribute to this metric 100% 00tma_ports_utilized_1 PortsUtil;TopdownL4;tma_L4_group;tma_issueL1;tma_ports_utilization_group ((cpu@UOPS_EXECUTED.CORE\,cmask\=1@ - cpu@UOPS_EXECUTED.CORE\,cmask\=2@) / 2 if #SMT_on else (UOPS_EXECUTED.CYCLES_GE_1_UOP_EXEC - UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC) / tma_info_core_core_clks) tma_ports_utilized_1 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). This can be due to heavy data-dependency among software instructions; or over oversubscribing a particular hardware resource. In some other cases with high 1_Port_Utilized and L1_Bound; this metric can point to L1 data-cache latency bottleneck that may not necessarily manifest with complete execution starvation (due to the short L1 latency e.g. walking a linked list) - looking at the assembly can be helpful. Related metrics: tma_l1_bound 100% 00tma_ports_utilized_2 PortsUtil;TopdownL4;tma_L4_group;tma_issue2P;tma_ports_utilization_group ((cpu@UOPS_EXECUTED.CORE\,cmask\=2@ - cpu@UOPS_EXECUTED.CORE\,cmask\=3@) / 2 if #SMT_on else (UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC - UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC) / tma_info_core_core_clks) tma_ports_utilized_2 > 0.15 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). Loop Vectorization -most compilers feature auto-Vectorization options today- reduces pressure on the execution ports as multiple elements are calculated with same uop. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6 100% 00tma_ports_utilized_3m PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group (cpu@UOPS_EXECUTED.CORE\,cmask\=3@ / 2 if #SMT_on else UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC) / tma_info_core_core_clks tma_ports_utilized_3m > 0.7 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) 100% 00tma_retiring TmaL1;TopdownL1;tma_L1_group UOPS_RETIRED.RETIRE_SLOTS / tma_info_thread_slots tma_retiring > 0.7 | tma_heavy_operations > 0.1 This category represents fraction of slots utilized by useful work i.e. issued uops that eventually get retired This category represents fraction of slots utilized by useful work i.e. issued uops that eventually get retired. Ideally; all pipeline slots would be attributed to the Retiring category. Retiring of 100% would indicate the maximum Pipeline_Width throughput was achieved. Maximizing Retiring typically increases the Instructions-per-cycle (see IPC metric). Note that a high Retiring value does not necessary mean there is no room for more performance. For example; Heavy-operations or Microcode Assists are categorized under Retiring. They often indicate suboptimal performance and can often be optimized or avoided. Sample with: UOPS_RETIRED.RETIRE_SLOTS 100% TopdownL1 00tma_split_loads TopdownL4;tma_L4_group;tma_l1_bound_group tma_info_memory_load_miss_real_latency * LD_BLOCKS.NO_SR / tma_info_thread_clks tma_split_loads > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary. Sample with: MEM_UOPS_RETIRED.SPLIT_LOADS_PS 100% 01tma_split_stores TopdownL4;tma_L4_group;tma_issueSpSt;tma_store_bound_group 2 * MEM_UOPS_RETIRED.SPLIT_STORES / tma_info_core_core_clks tma_split_stores > 0.2 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents rate of split store accesses This metric represents rate of split store accesses. Consider aligning your data to the 64-byte cache line granularity. Sample with: MEM_UOPS_RETIRED.SPLIT_STORES_PS. Related metrics: tma_port_4 100% 00tma_sq_full MemoryBW;Offcore;TopdownL4;tma_L4_group;tma_issueBW;tma_l3_bound_group (OFFCORE_REQUESTS_BUFFER.SQ_FULL / 2 if #SMT_on else OFFCORE_REQUESTS_BUFFER.SQ_FULL) / tma_info_core_core_clks tma_sq_full > 0.3 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors) This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors). Related metrics: tma_fb_full, tma_info_system_dram_bw_use, tma_mem_bandwidth 100% 00tma_store_bound MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group RESOURCE_STALLS.SB / tma_info_thread_clks tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often CPU was stalled due to RFO store memory accesses; RFO store issue a read-for-ownership request before the write This metric estimates how often CPU was stalled due to RFO store memory accesses; RFO store issue a read-for-ownership request before the write. Even though store accesses do not typically stall out-of-order CPUs; there are few cases where stores can lead to actual stalls. This metric will be flagged should RFO stores be a bottleneck. Sample with: MEM_UOPS_RETIRED.ALL_STORES_PS 100% 00tma_store_fwd_blk TopdownL4;tma_L4_group;tma_l1_bound_group 13 * LD_BLOCKS.STORE_FORWARD / tma_info_thread_clks tma_store_fwd_blk > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates fraction of cycles when the memory subsystem had loads blocked since they could not forward data from earlier (in program order) overlapping stores This metric roughly estimates fraction of cycles when the memory subsystem had loads blocked since they could not forward data from earlier (in program order) overlapping stores. To streamline memory operations in the pipeline; a load can avoid waiting for memory if a prior in-flight store is writing the data that the load wants to read (store forwarding process). However; in some cases the load may be blocked for a significant time pending the store forward. For example; when the prior store is writing a smaller region than the load is reading 100% 00tma_store_latency MemoryLat;Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_issueSL;tma_store_bound_group (L2_RQSTS.RFO_HIT * 9 * (1 - MEM_UOPS_RETIRED.LOCK_LOADS / MEM_UOPS_RETIRED.ALL_STORES) + (1 - MEM_UOPS_RETIRED.LOCK_LOADS / MEM_UOPS_RETIRED.ALL_STORES) * min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO)) / tma_info_thread_clks tma_store_latency > 0.1 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles the CPU spent handling L1D store misses This metric estimates fraction of cycles the CPU spent handling L1D store misses. Store accesses usually less impact out-of-order core performance; however; holding resources for longer time can lead into undesired implications (e.g. contention on L1D fill-buffer entries - see FB_Full). Related metrics: tma_fb_full, tma_lock_latency 100% 01tma_store_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group UOPS_DISPATCHED_PORT.PORT_4 / tma_info_core_core_clks tma_store_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port for Store operations 100% 00tma_unknown_branches BigFoot;FetchLat;TopdownL4;tma_L4_group;tma_branch_resteers_group tma_branch_resteers - tma_mispredicts_resteers - tma_clears_resteers tma_unknown_branches > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)) This metric represents fraction of cycles the CPU was stalled due to new branch address clears This metric represents fraction of cycles the CPU was stalled due to new branch address clears. These are fetched branches the Branch Prediction Unit was unable to recognize (e.g. first time the branch is fetched or hitting BTB capacity limit). Sample with: BACLEARS.ANY 100% 00tma_x87_use Compute;TopdownL4;tma_L4_group;tma_fp_arith_group INST_RETIRED.X87 * tma_info_thread_uoppi / UOPS_RETIRED.RETIRE_SLOTS tma_x87_use > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6) This metric serves as an approximation of legacy x87 usage This metric serves as an approximation of legacy x87 usage. It accounts for instructions beyond X87 FP arithmetic operations; hence may be used as a thermometer to avoid X87 high usage and preferably upgrade to modern ISA. See Tip under Tuning Hint 100% 00tma_assists TopdownL4;tma_L4_group;tma_microcode_sequencer_group 100 * OTHER_ASSISTS.ANY_WB_ASSIST / tma_info_thread_slots tma_assists > 0.1 & (tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1) This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists. Assists are long sequences of uops that are required in certain corner-cases for operations that cannot be handled natively by the execution pipeline. For example; when working with very small floating point values (so-called Denormals); the FP units are not set up to perform these operations natively. Instead; a sequence of instructions to perform the computation on the Denormals is injected into the pipeline. Since these microcode sequences might be dozens of uops long; Assists can be extremely deleterious to performance and they can be avoided in many cases. Sample with: ASSISTS.ANY 100% 00tma_backend_bound TmaL1;TopdownL1;tma_L1_group 1 - (tma_frontend_bound + tma_bad_speculation + tma_retiring) tma_backend_bound > 0.2 This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend. Backend is the portion of the processor core where the out-of-order scheduler dispatches ready uops into their respective execution units; and once completed these uops get retired according to program order. For example; stalls due to data-cache misses or stalls due to the divider unit being overloaded are both categorized under Backend Bound. Backend Bound is further divided into two main categories: Memory Bound and Core Bound. Sample with: TOPDOWN.BACKEND_BOUND_SLOTS 100% TopdownL1 02tma_branch_mispredicts BadSpec;BrMispredicts;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueBM BR_MISP_RETIRED.ALL_BRANCHES / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT) * tma_bad_speculation tma_branch_mispredicts > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of slots the CPU has wasted due to Branch Misprediction This metric represents fraction of slots the CPU has wasted due to Branch Misprediction. These slots are either wasted by uops fetched from an incorrectly speculated program path; or stalls when the out-of-order part of the machine needs to recover its state from a speculative path. Sample with: TOPDOWN.BR_MISPREDICT_SLOTS. Related metrics: tma_info_bad_spec_branch_misprediction_cost, tma_mispredicts_resteers 100% TopdownL2 01tma_clears_resteers BadSpec;MachineClears;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueMC MACHINE_CLEARS.COUNT * tma_branch_resteers / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT + BACLEARS.ANY) tma_clears_resteers > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)) This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears. Sample with: INT_MISC.CLEAR_RESTEER_CYCLES. Related metrics: tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches 100% 00tma_contested_accesses DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group (60 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS))) + 43 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS)))) / tma_info_thread_clks tma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_data_sharing Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group 43 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS))) / tma_info_thread_clks tma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_divider TopdownL3;tma_L3_group;tma_core_bound_group ARITH.FPU_DIV_ACTIVE / tma_info_core_core_clks tma_divider > 0.2 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2) This metric represents fraction of cycles where the Divider unit was active This metric represents fraction of cycles where the Divider unit was active. Divide and square root instructions are performed by the Divider unit and can take considerably longer latency than integer or Floating Point addition; subtraction; or multiplication. Sample with: ARITH.DIVIDER_ACTIVE 100% 00tma_dram_bound MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (1 - MEM_LOAD_UOPS_RETIRED.L3_HIT / (MEM_LOAD_UOPS_RETIRED.L3_HIT + 7 * MEM_LOAD_UOPS_RETIRED.L3_MISS)) * CYCLE_ACTIVITY.STALLS_L2_MISS / tma_info_thread_clks tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_MISS_PS 100% 03tma_dsb_switches DSBmiss;FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFB DSB2MITE_SWITCHES.PENALTY_CYCLES / tma_info_thread_clks tma_dsb_switches > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines. The DSB (decoded i-cache) is a Uop Cache where the front-end directly delivers Uops (micro operations) avoiding heavy x86 decoding. The DSB pipeline has shorter latency and delivered higher bandwidth than the MITE (legacy instruction decode pipeline). Switching between the two pipelines can cause penalties hence this metric measures the exposed penalty. Sample with: FRONTEND_RETIRED.DSB_MISS_PS. Related metrics: tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 100% 00tma_dtlb_load MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_group (8 * DTLB_LOAD_MISSES.STLB_HIT + cpu@DTLB_LOAD_MISSES.WALK_DURATION\,cmask\=1@ + 7 * DTLB_LOAD_MISSES.WALK_COMPLETED) / tma_info_thread_clks tma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_INST_RETIRED.STLB_MISS_LOADS_PS. Related metrics: tma_dtlb_store 100% 00tma_dtlb_store MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_store_bound_group (8 * DTLB_STORE_MISSES.STLB_HIT + cpu@DTLB_STORE_MISSES.WALK_DURATION\,cmask\=1@ + 7 * DTLB_STORE_MISSES.WALK_COMPLETED) / tma_info_thread_clks tma_dtlb_store > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses. As with ordinary data caching; focus on improving data locality and reducing working-set size to reduce DTLB overhead. Additionally; consider using profile-guided optimization (PGO) to collocate frequently-used data on the same page. Try using larger page sizes for large amounts of frequently-used data. Sample with: MEM_INST_RETIRED.STLB_MISS_STORES_PS. Related metrics: tma_dtlb_load 100% 00tma_fetch_bandwidth FetchBW;Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group;tma_issueFB tma_frontend_bound - tma_fetch_latency tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 4 > 0.35 This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues. For example; inefficiencies at the instruction decoders; or restrictions for caching in the DSB (decoded uops cache) are categorized under Fetch Bandwidth. In such cases; the Frontend typically delivers suboptimal amount of uops to the Backend. Sample with: FRONTEND_RETIRED.LATENCY_GE_2_BUBBLES_GE_1_PS;FRONTEND_RETIRED.LATENCY_GE_1_PS;FRONTEND_RETIRED.LATENCY_GE_2_PS. Related metrics: tma_dsb_switches, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 100% TopdownL2 00tma_fetch_latency Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group 4 * IDQ_UOPS_NOT_DELIVERED.CYCLES_0_UOPS_DELIV.CORE / tma_info_thread_slots tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of slots the CPU was stalled due to Frontend latency issues This metric represents fraction of slots the CPU was stalled due to Frontend latency issues. For example; instruction-cache misses; iTLB misses or fetch stalls after a branch misprediction are categorized under Frontend Latency. In such cases; the Frontend eventually delivers no uops for some period. Sample with: FRONTEND_RETIRED.LATENCY_GE_16_PS;FRONTEND_RETIRED.LATENCY_GE_8_PS 100% TopdownL2 00tma_frontend_bound PGO;TmaL1;TopdownL1;tma_L1_group IDQ_UOPS_NOT_DELIVERED.CORE / tma_info_thread_slots tma_frontend_bound > 0.15 This category represents fraction of slots where the processor's Frontend undersupplies its Backend This category represents fraction of slots where the processor's Frontend undersupplies its Backend. Frontend denotes the first part of the processor core responsible to fetch operations that are executed later on by the Backend part. Within the Frontend; a branch predictor predicts the next address to fetch; cache-lines are fetched from the memory subsystem; parsed into instructions; and lastly decoded into micro-operations (uops). Ideally the Frontend can issue Pipeline_Width uops every cycle to the Backend. Frontend Bound denotes unutilized issue-slots when there is no Backend stall; i.e. bubbles where Frontend delivered no uops while Backend could have accepted them. For example; stalls due to instruction-cache misses would be categorized under Frontend Bound. Sample with: FRONTEND_RETIRED.LATENCY_GE_4_PS 100% TopdownL1 00tma_icache_misses BigFoot;FetchLat;IcMiss;TopdownL3;tma_L3_group;tma_fetch_latency_group ICACHE.IFDATA_STALL / tma_info_thread_clks tma_icache_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles the CPU was stalled due to instruction cache misses This metric represents fraction of cycles the CPU was stalled due to instruction cache misses. Sample with: FRONTEND_RETIRED.L2_MISS_PS;FRONTEND_RETIRED.L1I_MISS_PS 100% 00tma_info_system_dram_bw_use HPC;Mem;MemoryBW;SoC;tma_issueBW 64 * (UNC_M_CAS_COUNT.RD + UNC_M_CAS_COUNT.WR) / 1e9 / duration_time Average external Memory Bandwidth Use for reads and writes [GB / sec] Average external Memory Bandwidth Use for reads and writes [GB / sec]. Related metrics: tma_fb_full, tma_mem_bandwidth, tma_sq_full 00tma_info_system_socket_clks SoC cbox_0@event\=0x0@ Socket actual clocks when any core is active on that socket 00tma_itlb_misses BigFoot;FetchLat;MemoryTLB;TopdownL3;tma_L3_group;tma_fetch_latency_group (14 * ITLB_MISSES.STLB_HIT + cpu@ITLB_MISSES.WALK_DURATION\,cmask\=1@ + 7 * ITLB_MISSES.WALK_COMPLETED) / tma_info_thread_clks tma_itlb_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses. Sample with: FRONTEND_RETIRED.STLB_MISS_PS;FRONTEND_RETIRED.ITLB_MISS_PS 100% 00tma_l1_bound CacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_issueL1;tma_issueMC;tma_memory_bound_group max((CYCLE_ACTIVITY.STALLS_MEM_ANY - CYCLE_ACTIVITY.STALLS_L1D_MISS) / tma_info_thread_clks, 0) tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled without loads missing the L1 data cache This metric estimates how often the CPU was stalled without loads missing the L1 data cache. The L1 data cache typically has the shortest latency. However; in certain cases like loads blocked on older stores; a load might suffer due to high latency even though it is being satisfied by the L1. Another example is loads who miss in the TLB. These cases are characterized by execution unit stalls; while some non-completed demand load lives in the machine without having that demand load missing the L1 cache. Sample with: MEM_LOAD_RETIRED.L1_HIT_PS;MEM_LOAD_RETIRED.FB_HIT_PS. Related metrics: tma_clears_resteers, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches, tma_ports_utilized_1 100% 00tma_l2_bound CacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (CYCLE_ACTIVITY.STALLS_L1D_MISS - CYCLE_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clks tma_l2_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled due to L2 cache accesses by loads This metric estimates how often the CPU was stalled due to L2 cache accesses by loads. Avoiding cache misses (i.e. L1 misses/L2 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L2_HIT_PS 100% 00tma_l3_bound CacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group MEM_LOAD_UOPS_RETIRED.L3_HIT / (MEM_LOAD_UOPS_RETIRED.L3_HIT + 7 * MEM_LOAD_UOPS_RETIRED.L3_MISS) * CYCLE_ACTIVITY.STALLS_L2_MISS / tma_info_thread_clks tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core. Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS 100% 03tma_l3_hit_latency MemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group 29 * (MEM_LOAD_UOPS_RETIRED.L3_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.L3_MISS))) / tma_info_thread_clks tma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited). Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance. Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS. Related metrics: tma_mem_latency 100% 01tma_load_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group (UOPS_DISPATCHED_PORT.PORT_2 + UOPS_DISPATCHED_PORT.PORT_3 + UOPS_DISPATCHED_PORT.PORT_7 - UOPS_DISPATCHED_PORT.PORT_4) / (2 * tma_info_core_core_clks) tma_load_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations. Sample with: UOPS_DISPATCHED.PORT_2_3_10 100% 02tma_lock_latency Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_l1_bound_group MEM_UOPS_RETIRED.LOCK_LOADS / MEM_UOPS_RETIRED.ALL_STORES * min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO) / tma_info_thread_clks tma_lock_latency > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations. Due to the microarchitecture handling of locks; they are classified as L1_Bound regardless of what memory source satisfied them. Sample with: MEM_INST_RETIRED.LOCK_LOADS_PS. Related metrics: tma_store_latency 100% 01tma_microcode_sequencer MicroSeq;TopdownL3;tma_L3_group;tma_heavy_operations_group;tma_issueMC;tma_issueMS UOPS_RETIRED.RETIRE_SLOTS / UOPS_ISSUED.ANY * IDQ.MS_UOPS / tma_info_thread_slots tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1 This metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unit This metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unit. The MS is used for CISC instructions not supported by the default decoders (like repeat move strings; or CPUID); or by microcode assists used to address some operation modes (like in Floating Point assists). These cases can often be avoided. Sample with: UOPS_RETIRED.MS. Related metrics: tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_ms_switches 100% 00tma_mispredicts_resteers BadSpec;BrMispredicts;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueBM BR_MISP_RETIRED.ALL_BRANCHES * tma_branch_resteers / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT + BACLEARS.ANY) tma_mispredicts_resteers > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)) This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stage This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stage. Sample with: INT_MISC.CLEAR_RESTEER_CYCLES. Related metrics: tma_branch_mispredicts, tma_info_bad_spec_branch_misprediction_cost 100% 00tma_mite DSBmiss;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group (IDQ.ALL_MITE_CYCLES_ANY_UOPS - IDQ.ALL_MITE_CYCLES_4_UOPS) / tma_info_core_core_clks / 2 tma_mite > 0.1 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 4 > 0.35) This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline) This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline). This pipeline is used for code that was not pre-cached in the DSB or LSD. For example; inefficiencies due to asymmetric decoders; use of long immediate or LCP can manifest as MITE fetch bandwidth bottleneck. Sample with: FRONTEND_RETIRED.ANY_DSB_MISS 100% 00tma_port_0 Compute;TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED_PORT.PORT_0 / tma_info_core_core_clks tma_port_0 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch) This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch). Sample with: UOPS_DISPATCHED.PORT_0. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_port_1 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED_PORT.PORT_1 / tma_info_core_core_clks tma_port_1 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU). Sample with: UOPS_DISPATCHED.PORT_1. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_port_2 TopdownL6;tma_L6_group;tma_load_op_utilization_group UOPS_DISPATCHED_PORT.PORT_2 / tma_info_core_core_clks tma_port_2 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 2 ([SNB+]Loads and Store-address; [ICL+] Loads) 100% 00tma_port_3 TopdownL6;tma_L6_group;tma_load_op_utilization_group UOPS_DISPATCHED_PORT.PORT_3 / tma_info_core_core_clks tma_port_3 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 3 ([SNB+]Loads and Store-address; [ICL+] Loads) 100% 00tma_port_4 TopdownL6;tma_L6_group;tma_issueSpSt;tma_store_op_utilization_group tma_store_op_utilization tma_port_4 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 4 (Store-data) This metric represents Core fraction of cycles CPU dispatched uops on execution port 4 (Store-data). Related metrics: tma_split_stores 100% 00tma_port_5 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED_PORT.PORT_5 / tma_info_core_core_clks tma_port_5 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 5 ([SNB+] Branches and ALU; [HSW+] ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 5 ([SNB+] Branches and ALU; [HSW+] ALU). Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_6, tma_ports_utilized_2 100% 00tma_port_6 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED_PORT.PORT_6 / tma_info_core_core_clks tma_port_6 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU). Sample with: UOPS_DISPATCHED.PORT_6. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_ports_utilized_2 100% 00tma_port_7 TopdownL6;tma_L6_group;tma_store_op_utilization_group UOPS_DISPATCHED_PORT.PORT_7 / tma_info_core_core_clks tma_port_7 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 7 ([HSW+]simple Store-address) 100% 00tma_ports_utilized_1 PortsUtil;TopdownL4;tma_L4_group;tma_issueL1;tma_ports_utilization_group ((cpu@UOPS_EXECUTED.CORE\,cmask\=1@ - cpu@UOPS_EXECUTED.CORE\,cmask\=2@) / 2 if #SMT_on else (UOPS_EXECUTED.CYCLES_GE_1_UOP_EXEC - UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC) / tma_info_core_core_clks) tma_ports_utilized_1 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). This can be due to heavy data-dependency among software instructions; or over oversubscribing a particular hardware resource. In some other cases with high 1_Port_Utilized and L1_Bound; this metric can point to L1 data-cache latency bottleneck that may not necessarily manifest with complete execution starvation (due to the short L1 latency e.g. walking a linked list) - looking at the assembly can be helpful. Sample with: EXE_ACTIVITY.1_PORTS_UTIL. Related metrics: tma_l1_bound 100% 00tma_ports_utilized_2 PortsUtil;TopdownL4;tma_L4_group;tma_issue2P;tma_ports_utilization_group ((cpu@UOPS_EXECUTED.CORE\,cmask\=2@ - cpu@UOPS_EXECUTED.CORE\,cmask\=3@) / 2 if #SMT_on else (UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC - UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC) / tma_info_core_core_clks) tma_ports_utilized_2 > 0.15 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). Loop Vectorization -most compilers feature auto-Vectorization options today- reduces pressure on the execution ports as multiple elements are calculated with same uop. Sample with: EXE_ACTIVITY.2_PORTS_UTIL. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6 100% 00tma_ports_utilized_3m PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group (cpu@UOPS_EXECUTED.CORE\,cmask\=3@ / 2 if #SMT_on else UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC) / tma_info_core_core_clks tma_ports_utilized_3m > 0.7 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). Sample with: UOPS_EXECUTED.CYCLES_GE_3 100% 00tma_retiring TmaL1;TopdownL1;tma_L1_group UOPS_RETIRED.RETIRE_SLOTS / tma_info_thread_slots tma_retiring > 0.7 | tma_heavy_operations > 0.1 This category represents fraction of slots utilized by useful work i.e. issued uops that eventually get retired This category represents fraction of slots utilized by useful work i.e. issued uops that eventually get retired. Ideally; all pipeline slots would be attributed to the Retiring category. Retiring of 100% would indicate the maximum Pipeline_Width throughput was achieved. Maximizing Retiring typically increases the Instructions-per-cycle (see IPC metric). Note that a high Retiring value does not necessary mean there is no room for more performance. For example; Heavy-operations or Microcode Assists are categorized under Retiring. They often indicate suboptimal performance and can often be optimized or avoided. Sample with: UOPS_RETIRED.SLOTS 100% TopdownL1 00tma_split_loads TopdownL4;tma_L4_group;tma_l1_bound_group tma_info_memory_load_miss_real_latency * LD_BLOCKS.NO_SR / tma_info_thread_clks tma_split_loads > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary. Sample with: MEM_INST_RETIRED.SPLIT_LOADS_PS 100% 01tma_split_stores TopdownL4;tma_L4_group;tma_issueSpSt;tma_store_bound_group 2 * MEM_UOPS_RETIRED.SPLIT_STORES / tma_info_core_core_clks tma_split_stores > 0.2 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents rate of split store accesses This metric represents rate of split store accesses. Consider aligning your data to the 64-byte cache line granularity. Sample with: MEM_INST_RETIRED.SPLIT_STORES_PS. Related metrics: tma_port_4 100% 00tma_store_bound MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group RESOURCE_STALLS.SB / tma_info_thread_clks tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often CPU was stalled due to RFO store memory accesses; RFO store issue a read-for-ownership request before the write This metric estimates how often CPU was stalled due to RFO store memory accesses; RFO store issue a read-for-ownership request before the write. Even though store accesses do not typically stall out-of-order CPUs; there are few cases where stores can lead to actual stalls. This metric will be flagged should RFO stores be a bottleneck. Sample with: MEM_INST_RETIRED.ALL_STORES_PS 100% 00tma_store_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group UOPS_DISPATCHED_PORT.PORT_4 / tma_info_core_core_clks tma_store_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port for Store operations This metric represents Core fraction of cycles CPU dispatched uops on execution port for Store operations. Sample with: UOPS_DISPATCHED.PORT_7_8 100% 00tma_unknown_branches BigFoot;FetchLat;TopdownL4;tma_L4_group;tma_branch_resteers_group tma_branch_resteers - tma_mispredicts_resteers - tma_clears_resteers tma_unknown_branches > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)) This metric represents fraction of cycles the CPU was stalled due to new branch address clears This metric represents fraction of cycles the CPU was stalled due to new branch address clears. These are fetched branches the Branch Prediction Unit was unable to recognize (e.g. first time the branch is fetched or hitting BTB capacity limit). Sample with: FRONTEND_RETIRED.UNKNOWN_BRANCH 100% 00cpi CPU_CLK_UNHALTED.THREAD / INST_RETIRED.ANY Cycles per instruction retired; indicating how much time each executed instruction took; in units of cycles 1per_instr 00cpu_operating_frequency CPU_CLK_UNHALTED.THREAD / CPU_CLK_UNHALTED.REF_TSC * #SYSTEM_TSC_FREQ / 1e9 CPU operating frequency (in GHz) 1GHz 00cpu_utilization tma_info_system_cpu_utilization Percentage of time spent in the active CPU power state C0 100% 00dtlb_load_mpi DTLB_LOAD_MISSES.WALK_COMPLETED / INST_RETIRED.ANY Ratio of number of completed page walks (for all page sizes) caused by demand data loads to the total number of completed instructions Ratio of number of completed page walks (for all page sizes) caused by demand data loads to the total number of completed instructions. This implies it missed in the DTLB and further levels of TLB 1per_instr 00dtlb_store_mpi DTLB_STORE_MISSES.WALK_COMPLETED / INST_RETIRED.ANY Ratio of number of completed page walks (for all page sizes) caused by demand data stores to the total number of completed instructions Ratio of number of completed page walks (for all page sizes) caused by demand data stores to the total number of completed instructions. This implies it missed in the DTLB and further levels of TLB 1per_instr 00io_bandwidth_read cbox@UNC_C_TOR_INSERTS.OPCODE\,filter_opc\=0x19e@ * 64 / 1e6 / duration_time Bandwidth of IO reads that are initiated by end device controllers that are requesting memory from the CPU 1MB/s 00io_bandwidth_write (cbox@UNC_C_TOR_INSERTS.OPCODE\,filter_opc\=0x1c8\,filter_tid\=0x3e@ + cbox@UNC_C_TOR_INSERTS.OPCODE\,filter_opc\=0x180\,filter_tid\=0x3e@) * 64 / 1e6 / duration_time Bandwidth of IO writes that are initiated by end device controllers that are writing memory to the CPU 1MB/s 00itlb_large_page_mpi ITLB_MISSES.WALK_COMPLETED_2M_4M / INST_RETIRED.ANY Ratio of number of completed page walks (for 2 megabyte and 4 megabyte page sizes) caused by a code fetch to the total number of completed instructions Ratio of number of completed page walks (for 2 megabyte and 4 megabyte page sizes) caused by a code fetch to the total number of completed instructions. This implies it missed in the Instruction Translation Lookaside Buffer (ITLB) and further levels of TLB 1per_instr 00itlb_mpi ITLB_MISSES.WALK_COMPLETED / INST_RETIRED.ANY Ratio of number of completed page walks (for all page sizes) caused by a code fetch to the total number of completed instructions Ratio of number of completed page walks (for all page sizes) caused by a code fetch to the total number of completed instructions. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB 1per_instr 00l1_i_code_read_misses_with_prefetches_per_instr L2_RQSTS.ALL_CODE_RD / INST_RETIRED.ANY Ratio of number of code read requests missing in L1 instruction cache (includes prefetches) to the total number of completed instructions 1per_instr 00l1d_demand_data_read_hits_per_instr MEM_LOAD_UOPS_RETIRED.L1_HIT / INST_RETIRED.ANY Ratio of number of demand load requests hitting in L1 data cache to the total number of completed instructions 1per_instr 00l1d_mpi L1D.REPLACEMENT / INST_RETIRED.ANY Ratio of number of requests missing L1 data cache (includes data+rfo w/ prefetches) to the total number of completed instructions 1per_instr 00l2_demand_code_mpi L2_RQSTS.CODE_RD_MISS / INST_RETIRED.ANY Ratio of number of code read request missing L2 cache to the total number of completed instructions 1per_instr 00l2_demand_data_read_hits_per_instr MEM_LOAD_UOPS_RETIRED.L2_HIT / INST_RETIRED.ANY Ratio of number of completed demand load requests hitting in L2 cache to the total number of completed instructions 1per_instr 00l2_demand_data_read_mpi MEM_LOAD_UOPS_RETIRED.L2_MISS / INST_RETIRED.ANY Ratio of number of completed data read request missing L2 cache to the total number of completed instructions 1per_instr 00l2_mpi L2_LINES_IN.ALL / INST_RETIRED.ANY Ratio of number of requests missing L2 cache (includes code+data+rfo w/ prefetches) to the total number of completed instructions 1per_instr 00llc_code_read_mpi_demand_plus_prefetch (cbox@UNC_C_TOR_INSERTS.MISS_OPCODE\,filter_opc\=0x181@ + cbox@UNC_C_TOR_INSERTS.MISS_OPCODE\,filter_opc\=0x191@) / INST_RETIRED.ANY Ratio of number of code read requests missing last level core cache (includes demand w/ prefetches) to the total number of completed instructions 1per_instr 00llc_data_read_demand_plus_prefetch_miss_latency 1e9 * (cbox@UNC_C_TOR_OCCUPANCY.MISS_OPCODE\,filter_opc\=0x182@ / cbox@UNC_C_TOR_INSERTS.MISS_OPCODE\,filter_opc\=0x182@) / (UNC_C_CLOCKTICKS / (#num_cores / #num_packages * #num_packages)) * duration_time Average latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) in nano seconds 1ns 00llc_data_read_demand_plus_prefetch_miss_latency_for_local_requests 1e9 * (cbox@UNC_C_TOR_OCCUPANCY.MISS_LOCAL_OPCODE\,filter_opc\=0x182@ / cbox@UNC_C_TOR_INSERTS.MISS_LOCAL_OPCODE\,filter_opc\=0x182@) / (UNC_C_CLOCKTICKS / (#num_cores / #num_packages * #num_packages)) * duration_time Average latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) addressed to local memory in nano seconds 1ns 00llc_data_read_demand_plus_prefetch_miss_latency_for_remote_requests 1e9 * (cbox@UNC_C_TOR_OCCUPANCY.MISS_REMOTE_OPCODE\,filter_opc\=0x182@ / cbox@UNC_C_TOR_INSERTS.MISS_REMOTE_OPCODE\,filter_opc\=0x182@) / (UNC_C_CLOCKTICKS / (#num_cores / #num_packages * #num_packages)) * duration_time Average latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) addressed to remote memory in nano seconds 1ns 00llc_data_read_mpi_demand_plus_prefetch (cbox@UNC_C_TOR_INSERTS.MISS_OPCODE\,filter_opc\=0x182@ + cbox@UNC_C_TOR_INSERTS.MISS_OPCODE\,filter_opc\=0x192@) / INST_RETIRED.ANY Ratio of number of data read requests missing last level core cache (includes demand w/ prefetches) to the total number of completed instructions 1per_instr 00loads_per_instr MEM_UOPS_RETIRED.ALL_LOADS / INST_RETIRED.ANY The ratio of number of completed memory load instructions to the total number completed instructions 1per_instr 00memory_bandwidth_read UNC_M_CAS_COUNT.RD * 64 / 1e6 / duration_time DDR memory read bandwidth (MB/sec) 1MB/s 00memory_bandwidth_total (UNC_M_CAS_COUNT.RD + UNC_M_CAS_COUNT.WR) * 64 / 1e6 / duration_time DDR memory bandwidth (MB/sec) 1MB/s 00memory_bandwidth_write UNC_M_CAS_COUNT.WR * 64 / 1e6 / duration_time DDR memory write bandwidth (MB/sec) 1MB/s 00numa_reads_addressed_to_local_dram cbox@UNC_C_TOR_INSERTS.MISS_LOCAL_OPCODE\,filter_opc\=0x182@ / (cbox@UNC_C_TOR_INSERTS.MISS_LOCAL_OPCODE\,filter_opc\=0x182@ + cbox@UNC_C_TOR_INSERTS.MISS_REMOTE_OPCODE\,filter_opc\=0x182@) Memory read that miss the last level cache (LLC) addressed to local DRAM as a percentage of total memory read accesses, does not include LLC prefetches 100% 00numa_reads_addressed_to_remote_dram cbox@UNC_C_TOR_INSERTS.MISS_REMOTE_OPCODE\,filter_opc\=0x182@ / (cbox@UNC_C_TOR_INSERTS.MISS_LOCAL_OPCODE\,filter_opc\=0x182@ + cbox@UNC_C_TOR_INSERTS.MISS_REMOTE_OPCODE\,filter_opc\=0x182@) Memory reads that miss the last level cache (LLC) addressed to remote DRAM as a percentage of total memory read accesses, does not include LLC prefetches 100% 00percent_uops_delivered_from_decoded_icache IDQ.DSB_UOPS / UOPS_ISSUED.ANY Uops delivered from decoded instruction cache (decoded stream buffer or DSB) as a percent of total uops delivered to Instruction Decode Queue 100% 00percent_uops_delivered_from_legacy_decode_pipeline IDQ.MITE_UOPS / UOPS_ISSUED.ANY Uops delivered from legacy decode pipeline (Micro-instruction Translation Engine or MITE) as a percent of total uops delivered to Instruction Decode Queue 100% 00percent_uops_delivered_from_loop_stream_detector LSD.UOPS / UOPS_ISSUED.ANY Uops delivered from loop stream detector(LSD) as a percent of total uops delivered to Instruction Decode Queue 100% 00percent_uops_delivered_from_microcode_sequencer IDQ.MS_UOPS / UOPS_ISSUED.ANY Uops delivered from microcode sequencer (MS) as a percent of total uops delivered to Instruction Decode Queue 100% 00qpi_data_transmit_bw UNC_Q_TxL_FLITS_G0.DATA * 8 / 1e6 / duration_time Intel(R) Quick Path Interconnect (QPI) data transmit bandwidth (MB/sec) 1MB/s 00stores_per_instr MEM_UOPS_RETIRED.ALL_STORES / INST_RETIRED.ANY The ratio of number of completed memory store instructions to the total number completed instructions 1per_instr 00tma_contested_accesses DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group (60 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD))) + 43 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD)))) / tma_info_thread_clks tma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS_PS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_data_sharing Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group 43 * (MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD))) / tma_info_thread_clks tma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT_PS. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_false_sharing DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group (200 * OFFCORE_RESPONSE.DEMAND_RFO.LLC_MISS.REMOTE_HITM + 60 * OFFCORE_RESPONSE.DEMAND_RFO.LLC_HIT.HITM_OTHER_CORE) / tma_info_thread_clks tma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates how often CPU was handling synchronizations due to False Sharing This metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache 100% 00tma_info_memory_tlb_page_walks_utilization Mem;MemoryTLB (ITLB_MISSES.WALK_DURATION + DTLB_LOAD_MISSES.WALK_DURATION + DTLB_STORE_MISSES.WALK_DURATION + 7 * (DTLB_STORE_MISSES.WALK_COMPLETED + DTLB_LOAD_MISSES.WALK_COMPLETED + ITLB_MISSES.WALK_COMPLETED)) / (2 * tma_info_core_core_clks) tma_info_memory_tlb_page_walks_utilization > 0.5 Utilization of the core's Page Walker(s) serving STLB misses triggered by instruction/Load/Store accesses 00tma_info_system_mem_parallel_reads Mem;MemoryBW;SoC UNC_C_TOR_OCCUPANCY.MISS_OPCODE@filter_opc\=0x182@ / UNC_C_TOR_OCCUPANCY.MISS_OPCODE@filter_opc\=0x182\,thresh\=1@ Average number of parallel data read requests to external memory Average number of parallel data read requests to external memory. Accounts for demand loads and L1/L2 prefetches 00tma_info_system_mem_read_latency Mem;MemoryLat;SoC 1e9 * (UNC_C_TOR_OCCUPANCY.MISS_OPCODE@filter_opc\=0x182@ / UNC_C_TOR_INSERTS.MISS_OPCODE@filter_opc\=0x182@) / (tma_info_system_socket_clks / duration_time) Average latency of data read request to external memory (in nanoseconds) Average latency of data read request to external memory (in nanoseconds). Accounts for demand loads and L1/L2 prefetches. ([RKL+]memory-controller only) 00tma_l3_hit_latency MemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group 41 * (MEM_LOAD_UOPS_RETIRED.L3_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD))) / tma_info_thread_clks tma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited). Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance. Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_UOPS_RETIRED.L3_HIT_PS. Related metrics: tma_mem_latency 100% 01tma_local_dram Server;TopdownL5;tma_L5_group;tma_mem_latency_group 200 * (MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD))) / tma_info_thread_clks tma_local_dram > 0.1 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric estimates fraction of cycles while the memory subsystem was handling loads from local memory This metric estimates fraction of cycles while the memory subsystem was handling loads from local memory. Caching will improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM_PS 100% 01tma_remote_cache Offcore;Server;Snoop;TopdownL5;tma_L5_group;tma_issueSyncxn;tma_mem_latency_group (200 * (MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD))) + 180 * (MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD)))) / tma_info_thread_clks tma_remote_cache > 0.05 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric estimates fraction of cycles while the memory subsystem was handling loads from remote cache in other sockets including synchronizations issues This metric estimates fraction of cycles while the memory subsystem was handling loads from remote cache in other sockets including synchronizations issues. This is caused often due to non-optimal NUMA allocations. #link to NUMA article. Sample with: MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM_PS;MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD_PS. Related metrics: tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_machine_clears 100% 01tma_remote_dram Server;Snoop;TopdownL5;tma_L5_group;tma_mem_latency_group 310 * (MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.L3_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_L3_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD))) / tma_info_thread_clks tma_remote_dram > 0.1 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric estimates fraction of cycles while the memory subsystem was handling loads from remote memory This metric estimates fraction of cycles while the memory subsystem was handling loads from remote memory. This is caused often due to non-optimal NUMA allocations. #link to NUMA article. Sample with: MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM_PS 100% 01uncore_frequency UNC_C_CLOCKTICKS / (#num_cores / #num_packages * #num_packages) / 1e9 / duration_time Uncore operating frequency in GHz 1GHz 00dtlb_2mb_large_page_load_mpi DTLB_LOAD_MISSES.WALK_COMPLETED_2M_4M / INST_RETIRED.ANY Ratio of number of completed page walks (for 2 megabyte page sizes) caused by demand data loads to the total number of completed instructions Ratio of number of completed page walks (for 2 megabyte page sizes) caused by demand data loads to the total number of completed instructions. This implies it missed in the Data Translation Lookaside Buffer (DTLB) and further levels of TLB 1per_instr 00io_bandwidth_read (UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART0 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART1 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART2 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART3) * 4 / 1e6 / duration_time Bandwidth of IO reads that are initiated by end device controllers that are requesting memory from the CPU 1MB/s 00io_bandwidth_write (UNC_IIO_PAYLOAD_BYTES_IN.MEM_WRITE.PART0 + UNC_IIO_PAYLOAD_BYTES_IN.MEM_WRITE.PART1 + UNC_IIO_PAYLOAD_BYTES_IN.MEM_WRITE.PART2 + UNC_IIO_PAYLOAD_BYTES_IN.MEM_WRITE.PART3) * 4 / 1e6 / duration_time Bandwidth of IO writes that are initiated by end device controllers that are writing memory to the CPU 1MB/s 00l1d_demand_data_read_hits_per_instr MEM_LOAD_RETIRED.L1_HIT / INST_RETIRED.ANY Ratio of number of demand load requests hitting in L1 data cache to the total number of completed instructions 1per_instr 00l2_demand_data_read_hits_per_instr MEM_LOAD_RETIRED.L2_HIT / INST_RETIRED.ANY Ratio of number of completed demand load requests hitting in L2 cache to the total number of completed instructions 1per_instr 00l2_demand_data_read_mpi MEM_LOAD_RETIRED.L2_MISS / INST_RETIRED.ANY Ratio of number of completed data read request missing L2 cache to the total number of completed instructions 1per_instr 00llc_code_read_mpi_demand_plus_prefetch cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x12CC0233@ / INST_RETIRED.ANY Ratio of number of code read requests missing last level core cache (includes demand w/ prefetches) to the total number of completed instructions 1per_instr 00llc_data_read_demand_plus_prefetch_miss_latency 1e9 * (cha@UNC_CHA_TOR_OCCUPANCY.IA_MISS\,config1\=0x40433@ / cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40433@) / (UNC_CHA_CLOCKTICKS / (source_count(UNC_CHA_CLOCKTICKS) * #num_packages)) * duration_time Average latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) in nano seconds 1ns 00llc_data_read_demand_plus_prefetch_miss_latency_for_local_requests 1e9 * (cha@UNC_CHA_TOR_OCCUPANCY.IA_MISS\,config1\=0x40432@ / cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40432@) / (UNC_CHA_CLOCKTICKS / (source_count(UNC_CHA_CLOCKTICKS) * #num_packages)) * duration_time Average latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) addressed to local memory in nano seconds 1ns 00llc_data_read_demand_plus_prefetch_miss_latency_for_remote_requests 1e9 * (cha@UNC_CHA_TOR_OCCUPANCY.IA_MISS\,config1\=0x40431@ / cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40431@) / (UNC_CHA_CLOCKTICKS / (source_count(UNC_CHA_CLOCKTICKS) * #num_packages)) * duration_time Average latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) addressed to remote memory in nano seconds 1ns 00llc_data_read_mpi_demand_plus_prefetch cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x12D40433@ / INST_RETIRED.ANY Ratio of number of data read requests missing last level core cache (includes demand w/ prefetches) to the total number of completed instructions 1per_instr 00llc_miss_local_memory_bandwidth_read UNC_CHA_REQUESTS.READS_LOCAL * 64 / 1e6 / duration_time Bandwidth (MB/sec) of read requests that miss the last level cache (LLC) and go to local memory 1MB/s 00llc_miss_local_memory_bandwidth_write UNC_CHA_REQUESTS.WRITES_LOCAL * 64 / 1e6 / duration_time Bandwidth (MB/sec) of write requests that miss the last level cache (LLC) and go to local memory 1MB/s 00llc_miss_remote_memory_bandwidth_read UNC_CHA_REQUESTS.READS_REMOTE * 64 / 1e6 / duration_time Bandwidth (MB/sec) of read requests that miss the last level cache (LLC) and go to remote memory 1MB/s 00loads_per_instr MEM_INST_RETIRED.ALL_LOADS / INST_RETIRED.ANY The ratio of number of completed memory load instructions to the total number completed instructions 1per_instr 00numa_reads_addressed_to_local_dram cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40432@ / (cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40432@ + cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40431@) Memory read that miss the last level cache (LLC) addressed to local DRAM as a percentage of total memory read accesses, does not include LLC prefetches 100% 00numa_reads_addressed_to_remote_dram cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40431@ / (cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40432@ + cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40431@) Memory reads that miss the last level cache (LLC) addressed to remote DRAM as a percentage of total memory read accesses, does not include LLC prefetches 100% 00percent_uops_delivered_from_decoded_icache IDQ.DSB_UOPS / (IDQ.DSB_UOPS + IDQ.MITE_UOPS + IDQ.MS_UOPS + LSD.UOPS) Uops delivered from decoded instruction cache (decoded stream buffer or DSB) as a percent of total uops delivered to Instruction Decode Queue 100% 00percent_uops_delivered_from_legacy_decode_pipeline IDQ.MITE_UOPS / (IDQ.DSB_UOPS + IDQ.MITE_UOPS + IDQ.MS_UOPS + LSD.UOPS) Uops delivered from legacy decode pipeline (Micro-instruction Translation Engine or MITE) as a percent of total uops delivered to Instruction Decode Queue 100% 00percent_uops_delivered_from_microcode_sequencer IDQ.MS_UOPS / (IDQ.DSB_UOPS + IDQ.MITE_UOPS + IDQ.MS_UOPS + LSD.UOPS) Uops delivered from microcode sequencer (MS) as a percent of total uops delivered to Instruction Decode Queue 100% 00pmem_memory_bandwidth_read UNC_M_PMM_RPQ_INSERTS * 64 / 1e6 / duration_time Intel(R) Optane(TM) Persistent Memory(PMEM) memory read bandwidth (MB/sec) 1MB/s 00pmem_memory_bandwidth_total (UNC_M_PMM_RPQ_INSERTS + UNC_M_PMM_WPQ_INSERTS) * 64 / 1e6 / duration_time Intel(R) Optane(TM) Persistent Memory(PMEM) memory bandwidth (MB/sec) 1MB/s 00pmem_memory_bandwidth_write UNC_M_PMM_WPQ_INSERTS * 64 / 1e6 / duration_time Intel(R) Optane(TM) Persistent Memory(PMEM) memory write bandwidth (MB/sec) 1MB/s 00stores_per_instr MEM_INST_RETIRED.ALL_STORES / INST_RETIRED.ANY The ratio of number of completed memory store instructions to the total number completed instructions 1per_instr 00tma_alu_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group (UOPS_DISPATCHED_PORT.PORT_0 + UOPS_DISPATCHED_PORT.PORT_1 + UOPS_DISPATCHED_PORT.PORT_5 + UOPS_DISPATCHED_PORT.PORT_6) / tma_info_thread_slots tma_alu_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution ports for ALU operations 100% 00tma_assists TopdownL4;tma_L4_group;tma_microcode_sequencer_group 100 * (FP_ASSIST.ANY + OTHER_ASSISTS.ANY) / tma_info_thread_slots tma_assists > 0.1 & (tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1) This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists. Assists are long sequences of uops that are required in certain corner-cases for operations that cannot be handled natively by the execution pipeline. For example; when working with very small floating point values (so-called Denormals); the FP units are not set up to perform these operations natively. Instead; a sequence of instructions to perform the computation on the Denormals is injected into the pipeline. Since these microcode sequences might be dozens of uops long; Assists can be extremely deleterious to performance and they can be avoided in many cases. Sample with: OTHER_ASSISTS.ANY 100% 00tma_backend_bound TmaL1;TopdownL1;tma_L1_group 1 - tma_frontend_bound - (UOPS_ISSUED.ANY + 4 * (INT_MISC.RECOVERY_CYCLES_ANY / 2 if #SMT_on else INT_MISC.RECOVERY_CYCLES)) / tma_info_thread_slots tma_backend_bound > 0.2 This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend. Backend is the portion of the processor core where the out-of-order scheduler dispatches ready uops into their respective execution units; and once completed these uops get retired according to program order. For example; stalls due to data-cache misses or stalls due to the divider unit being overloaded are both categorized under Backend Bound. Backend Bound is further divided into two main categories: Memory Bound and Core Bound 100% TopdownL1 00tma_branch_mispredicts BadSpec;BrMispredicts;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueBM BR_MISP_RETIRED.ALL_BRANCHES / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT) * tma_bad_speculation tma_branch_mispredicts > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of slots the CPU has wasted due to Branch Misprediction This metric represents fraction of slots the CPU has wasted due to Branch Misprediction. These slots are either wasted by uops fetched from an incorrectly speculated program path; or stalls when the out-of-order part of the machine needs to recover its state from a speculative path. Sample with: BR_MISP_RETIRED.ALL_BRANCHES. Related metrics: tma_info_bad_spec_branch_misprediction_cost, tma_info_bottleneck_mispredictions, tma_mispredicts_resteers 100% TopdownL2 01tma_branch_resteers FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group INT_MISC.CLEAR_RESTEER_CYCLES / tma_info_thread_clks + tma_unknown_branches tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles the CPU was stalled due to Branch Resteers This metric represents fraction of cycles the CPU was stalled due to Branch Resteers. Branch Resteers estimates the Frontend delay in fetching operations from corrected path; following all sorts of miss-predicted branches. For example; branchy code with lots of miss-predictions might get categorized under Branch Resteers. Note the value of this node may overlap with its siblings. Sample with: BR_MISP_RETIRED.ALL_BRANCHES 100% 00tma_cisc TopdownL4;tma_L4_group;tma_microcode_sequencer_group max(0, tma_microcode_sequencer - tma_assists) tma_cisc > 0.1 & (tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1) This metric estimates fraction of cycles the CPU retired uops originated from CISC (complex instruction set computer) instruction This metric estimates fraction of cycles the CPU retired uops originated from CISC (complex instruction set computer) instruction. A CISC instruction has multiple uops that are required to perform the instruction's functionality as in the case of read-modify-write as an example. Since these instructions require multiple uops they may or may not imply sub-optimal use of machine resources 100% 00tma_clears_resteers BadSpec;MachineClears;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueMC (1 - BR_MISP_RETIRED.ALL_BRANCHES / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT)) * INT_MISC.CLEAR_RESTEER_CYCLES / tma_info_thread_clks tma_clears_resteers > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)) This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears. Sample with: INT_MISC.CLEAR_RESTEER_CYCLES. Related metrics: tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches 100% 00tma_contested_accesses DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group (44 * tma_info_system_average_frequency * (MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM * (OCR.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE / (OCR.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE + OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD))) + 44 * tma_info_system_average_frequency * MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS_PS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_data_sharing Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group 44 * tma_info_system_average_frequency * (MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM * (1 - OCR.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE / (OCR.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE + OCR.DEMAND_DATA_RD.L3_HIT.HIT_OTHER_CORE_FWD))) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT_PS. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_decoder0_alone DSBmiss;FetchBW;TopdownL4;tma_L4_group;tma_issueD0;tma_mite_group (cpu@INST_DECODED.DECODERS\,cmask\=1@ - cpu@INST_DECODED.DECODERS\,cmask\=2@) / tma_info_core_core_clks / 2 tma_decoder0_alone > 0.1 & (tma_mite > 0.1 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 4 > 0.35)) This metric represents fraction of cycles where decoder-0 was the only active decoder This metric represents fraction of cycles where decoder-0 was the only active decoder. Related metrics: tma_few_uops_instructions 100% 00tma_divider TopdownL3;tma_L3_group;tma_core_bound_group ARITH.DIVIDER_ACTIVE / tma_info_thread_clks tma_divider > 0.2 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2) This metric represents fraction of cycles where the Divider unit was active This metric represents fraction of cycles where the Divider unit was active. Divide and square root instructions are performed by the Divider unit and can take considerably longer latency than integer or Floating Point addition; subtraction; or multiplication. Sample with: ARITH.DIVIDER_ACTIVE 100% 00tma_dram_bound MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (CYCLE_ACTIVITY.STALLS_L3_MISS / tma_info_thread_clks + (CYCLE_ACTIVITY.STALLS_L1D_MISS - CYCLE_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clks - tma_l2_bound - tma_pmm_bound if #has_pmem > 0 else CYCLE_ACTIVITY.STALLS_L3_MISS / tma_info_thread_clks + (CYCLE_ACTIVITY.STALLS_L1D_MISS - CYCLE_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clks - tma_l2_bound) tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_MISS_PS 100% 01tma_dsb_switches DSBmiss;FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFB DSB2MITE_SWITCHES.PENALTY_CYCLES / tma_info_thread_clks tma_dsb_switches > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines. The DSB (decoded i-cache) is a Uop Cache where the front-end directly delivers Uops (micro operations) avoiding heavy x86 decoding. The DSB pipeline has shorter latency and delivered higher bandwidth than the MITE (legacy instruction decode pipeline). Switching between the two pipelines can cause penalties hence this metric measures the exposed penalty. Sample with: FRONTEND_RETIRED.DSB_MISS_PS. Related metrics: tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 100% 00tma_dtlb_load MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_group min(9 * cpu@DTLB_LOAD_MISSES.STLB_HIT\,cmask\=1@ + DTLB_LOAD_MISSES.WALK_ACTIVE, max(CYCLE_ACTIVITY.CYCLES_MEM_ANY - CYCLE_ACTIVITY.CYCLES_L1D_MISS, 0)) / tma_info_thread_clks tma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_INST_RETIRED.STLB_MISS_LOADS_PS. Related metrics: tma_dtlb_store, tma_info_bottleneck_memory_data_tlbs 100% 02tma_dtlb_store MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_store_bound_group (9 * cpu@DTLB_STORE_MISSES.STLB_HIT\,cmask\=1@ + DTLB_STORE_MISSES.WALK_ACTIVE) / tma_info_core_core_clks tma_dtlb_store > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses. As with ordinary data caching; focus on improving data locality and reducing working-set size to reduce DTLB overhead. Additionally; consider using profile-guided optimization (PGO) to collocate frequently-used data on the same page. Try using larger page sizes for large amounts of frequently-used data. Sample with: MEM_INST_RETIRED.STLB_MISS_STORES_PS. Related metrics: tma_dtlb_load, tma_info_bottleneck_memory_data_tlbs 100% 00tma_false_sharing DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group (110 * tma_info_system_average_frequency * (OCR.DEMAND_RFO.L3_MISS.REMOTE_HITM + OCR.PF_L2_RFO.L3_MISS.REMOTE_HITM) + 47.5 * tma_info_system_average_frequency * (OCR.DEMAND_RFO.L3_HIT.HITM_OTHER_CORE + OCR.PF_L2_RFO.L3_HIT.HITM_OTHER_CORE)) / tma_info_thread_clks tma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates how often CPU was handling synchronizations due to False Sharing This metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_fb_full MemoryBW;TopdownL4;tma_L4_group;tma_issueBW;tma_issueSL;tma_issueSmSt;tma_l1_bound_group tma_info_memory_load_miss_real_latency * cpu@L1D_PEND_MISS.FB_FULL\,cmask\=1@ / tma_info_thread_clks tma_fb_full > 0.3 This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed. The higher the metric value; the deeper the memory hierarchy level the misses are satisfied from (metric values >1 are valid). Often it hints on approaching bandwidth limits (to L2 cache; L3 cache or external memory). Related metrics: tma_info_bottleneck_memory_bandwidth, tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full, tma_store_latency, tma_streaming_stores 100% 02tma_fetch_bandwidth FetchBW;Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group;tma_issueFB tma_frontend_bound - tma_fetch_latency tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 4 > 0.35 This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues. For example; inefficiencies at the instruction decoders; or restrictions for caching in the DSB (decoded uops cache) are categorized under Fetch Bandwidth. In such cases; the Frontend typically delivers suboptimal amount of uops to the Backend. Sample with: FRONTEND_RETIRED.LATENCY_GE_2_BUBBLES_GE_1_PS;FRONTEND_RETIRED.LATENCY_GE_1_PS;FRONTEND_RETIRED.LATENCY_GE_2_PS. Related metrics: tma_dsb_switches, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 100% TopdownL2 00tma_few_uops_instructions TopdownL3;tma_L3_group;tma_heavy_operations_group;tma_issueD0 tma_heavy_operations - tma_microcode_sequencer tma_few_uops_instructions > 0.05 & tma_heavy_operations > 0.1 This metric represents fraction of slots where the CPU was retiring instructions that that are decoder into two or up to ([SNB+] four; [ADL+] five) uops This metric represents fraction of slots where the CPU was retiring instructions that that are decoder into two or up to ([SNB+] four; [ADL+] five) uops. This highly-correlates with the number of uops in such instructions. Related metrics: tma_decoder0_alone 100% 00tma_fp_arith HPC;TopdownL3;tma_L3_group;tma_light_operations_group tma_x87_use + tma_fp_scalar + tma_fp_vector tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric represents overall arithmetic floating-point (FP) operations fraction the CPU has executed (retired) This metric represents overall arithmetic floating-point (FP) operations fraction the CPU has executed (retired). Note this metric's value may exceed its parent due to use of "Uops" CountDomain and FMA double-counting 100% 01tma_fp_vector Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0xfc@ / UOPS_RETIRED.RETIRE_SLOTS tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6) This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 01tma_fp_vector_512b Compute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P (FP_ARITH_INST_RETIRED.512B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE) / UOPS_RETIRED.RETIRE_SLOTS tma_fp_vector_512b > 0.1 & (tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)) This metric approximates arithmetic FP vector uops fraction the CPU has retired for 512-bit wide vectors This metric approximates arithmetic FP vector uops fraction the CPU has retired for 512-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fused_instructions Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group tma_light_operations * UOPS_RETIRED.MACRO_FUSED / UOPS_RETIRED.RETIRE_SLOTS tma_fused_instructions > 0.1 & tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring fused instructions -- where one uop can represent multiple contiguous instructions This metric represents fraction of slots where the CPU was retiring fused instructions -- where one uop can represent multiple contiguous instructions. The instruction pairs of CMP+JCC or DEC+JCC are commonly used examples 100% 00tma_heavy_operations Retire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_group (UOPS_RETIRED.RETIRE_SLOTS + UOPS_RETIRED.MACRO_FUSED - INST_RETIRED.ANY) / tma_info_thread_slots tma_heavy_operations > 0.1 This metric represents fraction of slots where the CPU was retiring heavy-weight operations -- instructions that require two or more uops or micro-coded sequences This metric represents fraction of slots where the CPU was retiring heavy-weight operations -- instructions that require two or more uops or micro-coded sequences. This highly-correlates with the uop length of these instructions/sequences 100% TopdownL2 00tma_icache_misses BigFoot;FetchLat;IcMiss;TopdownL3;tma_L3_group;tma_fetch_latency_group (ICACHE_16B.IFDATA_STALL + 2 * cpu@ICACHE_16B.IFDATA_STALL\,cmask\=1\,edge@) / tma_info_thread_clks tma_icache_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles the CPU was stalled due to instruction cache misses This metric represents fraction of cycles the CPU was stalled due to instruction cache misses. Sample with: FRONTEND_RETIRED.L2_MISS_PS;FRONTEND_RETIRED.L1I_MISS_PS 100% 00tma_info_bad_spec_ipmispredict Bad;BadSpec;BrMispredicts tma_info_core_ipmispredict tma_info_bad_spec_ipmispredict < 200 Number of Instructions per non-speculative Branch Misprediction (JEClear) (lower number means higher occurrence rate) 00tma_info_botlnk_l0_core_bound_likely Cor;SMT (100 * (1 - tma_core_bound / tma_ports_utilization if tma_core_bound < tma_ports_utilization else 1) if tma_info_system_smt_2t_utilization > 0.5 else 0) tma_info_botlnk_l0_core_bound_likely > 0.5 Probability of Core Bound bottleneck hidden by SMT-profiling artifacts 01tma_info_botlnk_l2_dsb_misses DSBmiss;Fed;tma_issueFB 100 * (tma_fetch_latency * tma_dsb_switches / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches) + tma_fetch_bandwidth * tma_mite / (tma_dsb + tma_mite)) tma_info_botlnk_l2_dsb_misses > 10 Total pipeline cost of DSB (uop cache) misses - subset of the Instruction_Fetch_BW Bottleneck Total pipeline cost of DSB (uop cache) misses - subset of the Instruction_Fetch_BW Bottleneck. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 01tma_info_bottleneck_big_code BigFoot;Fed;Frontend;IcMiss;MemoryTLB;tma_issueBC 100 * tma_fetch_latency * (tma_itlb_misses + tma_icache_misses + tma_unknown_branches) / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches) tma_info_bottleneck_big_code > 20 Total pipeline cost of instruction fetch related bottlenecks by large code footprint programs (i-side cache; TLB and BTB misses) Total pipeline cost of instruction fetch related bottlenecks by large code footprint programs (i-side cache; TLB and BTB misses). Related metrics: tma_info_bottleneck_branching_overhead 01tma_info_bottleneck_branching_overhead Ret;tma_issueBC 100 * ((BR_INST_RETIRED.CONDITIONAL + 3 * BR_INST_RETIRED.NEAR_CALL + (BR_INST_RETIRED.NEAR_TAKEN - (BR_INST_RETIRED.CONDITIONAL - BR_INST_RETIRED.NOT_TAKEN) - 2 * BR_INST_RETIRED.NEAR_CALL)) / tma_info_thread_slots) tma_info_bottleneck_branching_overhead > 10 Total pipeline cost of branch related instructions (used for program control-flow including function calls) Total pipeline cost of branch related instructions (used for program control-flow including function calls). Related metrics: tma_info_bottleneck_big_code 00tma_info_bottleneck_instruction_fetch_bw Fed;FetchBW;Frontend 100 * (tma_frontend_bound - tma_fetch_latency * tma_mispredicts_resteers / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches)) - tma_info_bottleneck_big_code tma_info_bottleneck_instruction_fetch_bw > 20 Total pipeline cost of instruction fetch bandwidth related bottlenecks 01tma_info_bottleneck_memory_bandwidth Mem;MemoryBW;Offcore;tma_issueBW 100 * tma_memory_bound * (tma_dram_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_mem_bandwidth / (tma_mem_bandwidth + tma_mem_latency)) + tma_l3_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_sq_full / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full))) + tma_l1_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_fb_full / (tma_4k_aliasing + tma_dtlb_load + tma_fb_full + tma_lock_latency + tma_split_loads + tma_store_fwd_blk)) tma_info_bottleneck_memory_bandwidth > 20 Total pipeline cost of (external) Memory Bandwidth related bottlenecks Total pipeline cost of (external) Memory Bandwidth related bottlenecks. Related metrics: tma_fb_full, tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full 01tma_info_bottleneck_memory_data_tlbs Mem;MemoryTLB;Offcore;tma_issueTLB 100 * tma_memory_bound * (tma_l1_bound / max(tma_memory_bound, tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_dtlb_load / max(tma_l1_bound, tma_4k_aliasing + tma_dtlb_load + tma_fb_full + tma_lock_latency + tma_split_loads + tma_store_fwd_blk)) + tma_store_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_dtlb_store / (tma_dtlb_store + tma_false_sharing + tma_split_stores + tma_store_latency))) tma_info_bottleneck_memory_data_tlbs > 20 Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs) Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs). Related metrics: tma_dtlb_load, tma_dtlb_store 01tma_info_bottleneck_memory_latency Mem;MemoryLat;Offcore;tma_issueLat 100 * tma_memory_bound * (tma_dram_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_mem_latency / (tma_mem_bandwidth + tma_mem_latency)) + tma_l3_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_l3_hit_latency / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full)) + tma_l2_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound)) tma_info_bottleneck_memory_latency > 20 Total pipeline cost of Memory Latency related bottlenecks (external memory and off-core caches) Total pipeline cost of Memory Latency related bottlenecks (external memory and off-core caches). Related metrics: tma_l3_hit_latency, tma_mem_latency 01tma_info_bottleneck_mispredictions Bad;BadSpec;BrMispredicts;tma_issueBM 100 * (tma_branch_mispredicts + tma_fetch_latency * tma_mispredicts_resteers / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches)) tma_info_bottleneck_mispredictions > 20 Total pipeline cost of Branch Misprediction related bottlenecks Total pipeline cost of Branch Misprediction related bottlenecks. Related metrics: tma_branch_mispredicts, tma_info_bad_spec_branch_misprediction_cost, tma_mispredicts_resteers 01tma_info_branches_callret Bad;Branches (BR_INST_RETIRED.NEAR_CALL + BR_INST_RETIRED.NEAR_RETURN) / BR_INST_RETIRED.ALL_BRANCHES Fraction of branches that are CALL or RET 00tma_info_branches_cond_nt Bad;Branches;CodeGen;PGO BR_INST_RETIRED.NOT_TAKEN / BR_INST_RETIRED.ALL_BRANCHES Fraction of branches that are non-taken conditionals 00tma_info_branches_cond_tk Bad;Branches;CodeGen;PGO (BR_INST_RETIRED.CONDITIONAL - BR_INST_RETIRED.NOT_TAKEN) / BR_INST_RETIRED.ALL_BRANCHES Fraction of branches that are taken conditionals 00tma_info_branches_jump Bad;Branches (BR_INST_RETIRED.NEAR_TAKEN - (BR_INST_RETIRED.CONDITIONAL - BR_INST_RETIRED.NOT_TAKEN) - 2 * BR_INST_RETIRED.NEAR_CALL) / BR_INST_RETIRED.ALL_BRANCHES Fraction of branches that are unconditional (direct or indirect) jumps 01tma_info_core_flopc Flops;Ret (FP_ARITH_INST_RETIRED.SCALAR_SINGLE + FP_ARITH_INST_RETIRED.SCALAR_DOUBLE + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * (FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE) + 8 * (FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.512B_PACKED_DOUBLE) + 16 * FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE) / tma_info_core_core_clks Floating Point Operations Per Cycle 01tma_info_core_fp_arith_utilization Cor;Flops;HPC (cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0xfc@) / (2 * tma_info_core_core_clks) Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width) Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width). Values > 1 are possible due to ([BDW+] Fused-Multiply Add (FMA) counting - common; [ADL+] use all of ADD/MUL/FMA in Scalar or 128/256-bit vectors - less common) 00tma_info_core_ilp Backend;Cor;Pipeline;PortsUtil UOPS_EXECUTED.THREAD / (UOPS_EXECUTED.CORE_CYCLES_GE_1 / 2 if #SMT_on else UOPS_EXECUTED.CORE_CYCLES_GE_1) Instruction-Level-Parallelism (average number of uops executed when there is execution) per-core 00tma_info_core_ipmispredict Bad;BadSpec;BrMispredicts;TopdownL1;tma_L1_group INST_RETIRED.ANY / BR_MISP_RETIRED.ALL_BRANCHES Number of Instructions per non-speculative Branch Misprediction (JEClear) TopdownL1 00tma_info_frontend_dsb_coverage DSB;Fed;FetchBW;tma_issueFB IDQ.DSB_UOPS / (IDQ.DSB_UOPS + IDQ.MITE_UOPS + IDQ.MS_UOPS) tma_info_frontend_dsb_coverage < 0.7 & tma_info_thread_ipc / 4 > 0.35 Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache) Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache). Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_inst_mix_iptb, tma_lcp 00tma_info_frontend_dsb_switch_cost DSBmiss DSB2MITE_SWITCHES.PENALTY_CYCLES / DSB2MITE_SWITCHES.COUNT Average number of cycles of a switch from the DSB fetch-unit to MITE fetch unit - see DSB_Switches tree node for details 00tma_info_frontend_fetch_upc Fed;FetchBW UOPS_ISSUED.ANY / cpu@UOPS_ISSUED.ANY\,cmask\=1@ Average number of Uops issued by front-end when it issued something 00tma_info_frontend_icache_miss_latency Fed;FetchLat;IcMiss ICACHE_16B.IFDATA_STALL / cpu@ICACHE_16B.IFDATA_STALL\,cmask\=1\,edge@ + 2 Average Latency for L1 instruction cache misses 00tma_info_frontend_ipdsb_miss_ret DSBmiss;Fed INST_RETIRED.ANY / FRONTEND_RETIRED.ANY_DSB_MISS tma_info_frontend_ipdsb_miss_ret < 50 Instructions per non-speculative DSB miss (lower number means higher occurrence rate) 00tma_info_frontend_l2mpki_code IcMiss 1e3 * FRONTEND_RETIRED.L2_MISS / INST_RETIRED.ANY L2 cache true code cacheline misses per kilo instruction 00tma_info_frontend_l2mpki_code_all IcMiss 1e3 * L2_RQSTS.CODE_RD_MISS / INST_RETIRED.ANY L2 cache speculative code cacheline misses per kilo instruction 00tma_info_inst_mix_iparith Flops;InsType INST_RETIRED.ANY / (cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0xfc@) tma_info_inst_mix_iparith < 10 Instructions per FP Arithmetic instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic instruction (lower number means higher occurrence rate). May undercount due to FMA double counting. Approximated prior to BDW 01tma_info_inst_mix_iparith_avx512 Flops;FpVector;InsType INST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.512B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE) tma_info_inst_mix_iparith_avx512 < 10 Instructions per FP Arithmetic AVX 512-bit instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic AVX 512-bit instruction (lower number means higher occurrence rate). May undercount due to FMA double counting 00tma_info_inst_mix_ipflop Flops;InsType INST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.SCALAR_SINGLE + FP_ARITH_INST_RETIRED.SCALAR_DOUBLE + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * (FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE) + 8 * (FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.512B_PACKED_DOUBLE) + 16 * FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE) tma_info_inst_mix_ipflop < 10 Instructions per Floating Point (FP) Operation (lower number means higher occurrence rate) 01tma_info_inst_mix_ipload InsType INST_RETIRED.ANY / MEM_INST_RETIRED.ALL_LOADS tma_info_inst_mix_ipload < 3 Instructions per Load (lower number means higher occurrence rate) 00tma_info_inst_mix_ipstore InsType INST_RETIRED.ANY / MEM_INST_RETIRED.ALL_STORES tma_info_inst_mix_ipstore < 8 Instructions per Store (lower number means higher occurrence rate) 00tma_info_inst_mix_ipswpf Prefetches INST_RETIRED.ANY / cpu@SW_PREFETCH_ACCESS.T0\,umask\=0xF@ tma_info_inst_mix_ipswpf < 100 Instructions per Software prefetch instruction (of any type: NTA/T0/T1/T2/Prefetch) (lower number means higher occurrence rate) 00tma_info_inst_mix_iptb Branches;Fed;FetchBW;Frontend;PGO;tma_issueFB INST_RETIRED.ANY / BR_INST_RETIRED.NEAR_TAKEN tma_info_inst_mix_iptb < 9 Instruction per taken branch Instruction per taken branch. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_lcp 00tma_info_memory_core_l2_evictions_nonsilent_pki L2Evicts;Mem;Server 1e3 * L2_LINES_OUT.NON_SILENT / tma_info_inst_mix_instructions Rate of non silent evictions from the L2 cache per Kilo instruction 00tma_info_memory_core_l2_evictions_silent_pki L2Evicts;Mem;Server 1e3 * L2_LINES_OUT.SILENT / tma_info_inst_mix_instructions Rate of silent evictions from the L2 cache per Kilo instruction where the evicted lines are dropped (no writeback to L3 or memory) 00tma_info_memory_core_l3_cache_access_bw Mem;MemoryBW;Offcore 64 * OFFCORE_REQUESTS.ALL_REQUESTS / 1e9 / duration_time Average per-core data access bandwidth to the L3 cache [GB / sec] 00tma_info_memory_fb_hpki CacheMisses;Mem 1e3 * MEM_LOAD_RETIRED.FB_HIT / INST_RETIRED.ANY Fill Buffer (FB) hits per kilo instructions for retired demand loads (L1D misses that merge into ongoing miss-handling entries) 00tma_info_memory_l1mpki CacheMisses;Mem 1e3 * MEM_LOAD_RETIRED.L1_MISS / INST_RETIRED.ANY L1 cache true misses per kilo instruction for retired demand loads 00tma_info_memory_l1mpki_load CacheMisses;Mem 1e3 * L2_RQSTS.ALL_DEMAND_DATA_RD / INST_RETIRED.ANY L1 cache true misses per kilo instruction for all demand loads (including speculative) 00tma_info_memory_l2mpki Backend;CacheMisses;Mem 1e3 * MEM_LOAD_RETIRED.L2_MISS / INST_RETIRED.ANY L2 cache true misses per kilo instruction for retired demand loads 00tma_info_memory_l3mpki CacheMisses;Mem 1e3 * MEM_LOAD_RETIRED.L3_MISS / INST_RETIRED.ANY L3 cache true misses per kilo instruction for retired demand loads 00tma_info_memory_load_miss_real_latency Mem;MemoryBound;MemoryLat L1D_PEND_MISS.PENDING / (MEM_LOAD_RETIRED.L1_MISS + MEM_LOAD_RETIRED.FB_HIT) Actual Average Latency for L1 data-cache miss demand load operations (in core cycles) 00tma_info_memory_mlp Mem;MemoryBW;MemoryBound L1D_PEND_MISS.PENDING / L1D_PEND_MISS.PENDING_CYCLES Memory-Level-Parallelism (average number of L1 miss demand load when there is at least one such miss Memory-Level-Parallelism (average number of L1 miss demand load when there is at least one such miss. Per-Logical Processor) 00tma_info_memory_tlb_code_stlb_mpki Fed;MemoryTLB 1e3 * ITLB_MISSES.WALK_COMPLETED / INST_RETIRED.ANY STLB (2nd level TLB) code speculative misses per kilo instruction (misses of any page-size that complete the page walk) 00tma_info_memory_tlb_load_stlb_mpki Mem;MemoryTLB 1e3 * DTLB_LOAD_MISSES.WALK_COMPLETED / INST_RETIRED.ANY STLB (2nd level TLB) data load speculative misses per kilo instruction (misses of any page-size that complete the page walk) 00tma_info_memory_tlb_page_walks_utilization Mem;MemoryTLB (ITLB_MISSES.WALK_PENDING + DTLB_LOAD_MISSES.WALK_PENDING + DTLB_STORE_MISSES.WALK_PENDING + EPT.WALK_PENDING) / (2 * tma_info_core_core_clks) tma_info_memory_tlb_page_walks_utilization > 0.5 Utilization of the core's Page Walker(s) serving STLB misses triggered by instruction/Load/Store accesses 02tma_info_memory_tlb_store_stlb_mpki Mem;MemoryTLB 1e3 * DTLB_STORE_MISSES.WALK_COMPLETED / INST_RETIRED.ANY STLB (2nd level TLB) data store speculative misses per kilo instruction (misses of any page-size that complete the page walk) 00tma_info_system_dram_bw_use HPC;Mem;MemoryBW;SoC;tma_issueBW 64 * (UNC_M_CAS_COUNT.RD + UNC_M_CAS_COUNT.WR) / 1e9 / duration_time Average external Memory Bandwidth Use for reads and writes [GB / sec] Average external Memory Bandwidth Use for reads and writes [GB / sec]. Related metrics: tma_fb_full, tma_info_bottleneck_memory_bandwidth, tma_mem_bandwidth, tma_sq_full 00tma_info_system_gflops Cor;Flops;HPC (FP_ARITH_INST_RETIRED.SCALAR_SINGLE + FP_ARITH_INST_RETIRED.SCALAR_DOUBLE + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * (FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE) + 8 * (FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.512B_PACKED_DOUBLE) + 16 * FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE) / 1e9 / duration_time Giga Floating Point Operations Per Second Giga Floating Point Operations Per Second. Aggregate across all supported options of: FP precisions, scalar and vector instructions, vector-width and AMX engine 01tma_info_system_io_read_bw IoBW;Mem;Server;SoC (UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART0 + UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART1 + UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART2 + UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART3) * 4 / 1e9 / duration_time Average IO (network or disk) Bandwidth Use for Reads [GB / sec] 00tma_info_system_io_write_bw IoBW;Mem;Server;SoC (UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART0 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART1 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART2 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART3) * 4 / 1e9 / duration_time Average IO (network or disk) Bandwidth Use for Writes [GB / sec] 00tma_info_system_mem_dram_read_latency Mem;MemoryLat;Server;SoC 1e9 * (UNC_M_RPQ_OCCUPANCY / UNC_M_RPQ_INSERTS) / imc_0@event\=0x0@ Average latency of data read request to external DRAM memory [in nanoseconds] Average latency of data read request to external DRAM memory [in nanoseconds]. Accounts for demand loads and L1/L2 data-read prefetches 00tma_info_system_mem_parallel_reads Mem;MemoryBW;SoC UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD / UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD@thresh\=1@ Average number of parallel data read requests to external memory Average number of parallel data read requests to external memory. Accounts for demand loads and L1/L2 prefetches 00tma_info_system_mem_pmm_read_latency Mem;MemoryLat;Server;SoC (1e9 * (UNC_M_PMM_RPQ_OCCUPANCY.ALL / UNC_M_PMM_RPQ_INSERTS) / imc_0@event\=0x0@ if #has_pmem > 0 else 0) Average latency of data read request to external 3D X-Point memory [in nanoseconds] Average latency of data read request to external 3D X-Point memory [in nanoseconds]. Accounts for demand loads and L1/L2 data-read prefetches 00tma_info_system_mem_read_latency Mem;MemoryLat;SoC 1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD / UNC_CHA_TOR_INSERTS.IA_MISS_DRD) / (tma_info_system_socket_clks / duration_time) Average latency of data read request to external memory (in nanoseconds) Average latency of data read request to external memory (in nanoseconds). Accounts for demand loads and L1/L2 prefetches. ([RKL+]memory-controller only) 00tma_info_system_pmm_read_bw Mem;MemoryBW;Server;SoC (64 * UNC_M_PMM_RPQ_INSERTS / 1e9 / duration_time if #has_pmem > 0 else 0) Average 3DXP Memory Bandwidth Use for reads [GB / sec] 00tma_info_system_pmm_write_bw Mem;MemoryBW;Server;SoC (64 * UNC_M_PMM_WPQ_INSERTS / 1e9 / duration_time if #has_pmem > 0 else 0) Average 3DXP Memory Bandwidth Use for Writes [GB / sec] 00tma_info_system_power_license0_utilization Power (CORE_POWER.LVL0_TURBO_LICENSE / 2 / tma_info_core_core_clks if #SMT_on else CORE_POWER.LVL0_TURBO_LICENSE / tma_info_core_core_clks) Fraction of Core cycles where the core was running with power-delivery for baseline license level 0 Fraction of Core cycles where the core was running with power-delivery for baseline license level 0. This includes non-AVX codes, SSE, AVX 128-bit, and low-current AVX 256-bit codes 00tma_info_system_power_license1_utilization Power (CORE_POWER.LVL1_TURBO_LICENSE / 2 / tma_info_core_core_clks if #SMT_on else CORE_POWER.LVL1_TURBO_LICENSE / tma_info_core_core_clks) tma_info_system_power_license1_utilization > 0.5 Fraction of Core cycles where the core was running with power-delivery for license level 1 Fraction of Core cycles where the core was running with power-delivery for license level 1. This includes high current AVX 256-bit instructions as well as low current AVX 512-bit instructions 00tma_info_system_power_license2_utilization Power (CORE_POWER.LVL2_TURBO_LICENSE / 2 / tma_info_core_core_clks if #SMT_on else CORE_POWER.LVL2_TURBO_LICENSE / tma_info_core_core_clks) tma_info_system_power_license2_utilization > 0.5 Fraction of Core cycles where the core was running with power-delivery for license level 2 (introduced in SKX) Fraction of Core cycles where the core was running with power-delivery for license level 2 (introduced in SKX). This includes high current AVX 512-bit instructions 00tma_info_system_socket_clks SoC cha_0@event\=0x0@ Socket actual clocks when any core is active on that socket 00tma_itlb_misses BigFoot;FetchLat;MemoryTLB;TopdownL3;tma_L3_group;tma_fetch_latency_group ICACHE_64B.IFTAG_STALL / tma_info_thread_clks tma_itlb_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses. Sample with: FRONTEND_RETIRED.STLB_MISS_PS;FRONTEND_RETIRED.ITLB_MISS_PS 100% 00tma_l2_bound CacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group MEM_LOAD_RETIRED.L2_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) / (MEM_LOAD_RETIRED.L2_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + cpu@L1D_PEND_MISS.FB_FULL\,cmask\=1@) * ((CYCLE_ACTIVITY.STALLS_L1D_MISS - CYCLE_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clks) tma_l2_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled due to L2 cache accesses by loads This metric estimates how often the CPU was stalled due to L2 cache accesses by loads. Avoiding cache misses (i.e. L1 misses/L2 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L2_HIT_PS 100% 01tma_l3_bound CacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (CYCLE_ACTIVITY.STALLS_L2_MISS - CYCLE_ACTIVITY.STALLS_L3_MISS) / tma_info_thread_clks tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core. Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS 100% 00tma_l3_hit_latency MemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group 17 * tma_info_system_average_frequency * MEM_LOAD_RETIRED.L3_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited). Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance. Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS. Related metrics: tma_info_bottleneck_memory_latency, tma_mem_latency 100% 00tma_lcp FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFB ILD_STALL.LCP / tma_info_thread_clks tma_lcp > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs) This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs). Using proper compiler flags or Intel Compiler by default will certainly avoid this. #Link: Optimization Guide about LCP BKMs. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb 100% 00tma_load_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group (UOPS_DISPATCHED_PORT.PORT_2 + UOPS_DISPATCHED_PORT.PORT_3 + UOPS_DISPATCHED_PORT.PORT_7 - UOPS_DISPATCHED_PORT.PORT_4) / (2 * tma_info_core_core_clks) tma_load_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations. Sample with: UOPS_DISPATCHED.PORT_2_3 100% 00tma_load_stlb_hit MemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_load_group tma_dtlb_load - tma_load_stlb_miss tma_load_stlb_hit > 0.05 & (tma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric roughly estimates the fraction of cycles where the (first level) DTLB was missed by load accesses, that later on hit in second-level TLB (STLB) 100% 02tma_load_stlb_miss MemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_load_group DTLB_LOAD_MISSES.WALK_ACTIVE / tma_info_thread_clks tma_load_stlb_miss > 0.05 & (tma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric estimates the fraction of cycles where the Second-level TLB (STLB) was missed by load accesses, performing a hardware page walk 100% 00tma_local_dram Server;TopdownL5;tma_L5_group;tma_mem_latency_group 59.5 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_local_dram > 0.1 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric estimates fraction of cycles while the memory subsystem was handling loads from local memory This metric estimates fraction of cycles while the memory subsystem was handling loads from local memory. Caching will improve the latency and increase performance. Sample with: MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM_PS 100% 00tma_lock_latency Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_l1_bound_group (12 * max(0, MEM_INST_RETIRED.LOCK_LOADS - L2_RQSTS.ALL_RFO) + MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES * (11 * L2_RQSTS.RFO_HIT + min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO))) / tma_info_thread_clks tma_lock_latency > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations. Due to the microarchitecture handling of locks; they are classified as L1_Bound regardless of what memory source satisfied them. Sample with: MEM_INST_RETIRED.LOCK_LOADS_PS. Related metrics: tma_store_latency 100% 00tma_mem_bandwidth MemoryBW;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueBW min(CPU_CLK_UNHALTED.THREAD, cpu@OFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD\,cmask\=4@) / tma_info_thread_clks tma_mem_bandwidth > 0.2 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory (DRAM) This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory (DRAM). The underlying heuristic assumes that a similar off-core traffic is generated by all IA cores. This metric does not aggregate non-data-read requests by this logical processor; requests from other IA Logical Processors/Physical Cores/sockets; or other non-IA devices like GPU; hence the maximum external memory bandwidth limits may or may not be approached when this metric is flagged (see Uncore counters for that). Related metrics: tma_fb_full, tma_info_bottleneck_memory_bandwidth, tma_info_system_dram_bw_use, tma_sq_full 100% 00tma_mem_latency MemoryLat;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueLat min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RD) / tma_info_thread_clks - tma_mem_bandwidth tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory (DRAM) This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory (DRAM). This metric does not aggregate requests from other Logical Processors/Physical Cores/sockets (see Uncore counters for that). Related metrics: tma_info_bottleneck_memory_latency, tma_l3_hit_latency 100% 00tma_memory_bound Backend;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group (CYCLE_ACTIVITY.STALLS_MEM_ANY + EXE_ACTIVITY.BOUND_ON_STORES) / (CYCLE_ACTIVITY.STALLS_TOTAL + (EXE_ACTIVITY.1_PORTS_UTIL + tma_retiring * EXE_ACTIVITY.2_PORTS_UTIL) + EXE_ACTIVITY.BOUND_ON_STORES) * tma_backend_bound tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck. Memory Bound estimates fraction of slots where pipeline is likely stalled due to demand load or store instructions. This accounts mainly for (1) non-completed in-flight memory demand loads which coincides with execution units starvation; in addition to (2) cases where stores could impose backpressure on the pipeline when many of them get buffered at the same time (less common out of the two) 100% TopdownL2 01tma_memory_operations Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group tma_light_operations * MEM_INST_RETIRED.ANY / INST_RETIRED.ANY tma_memory_operations > 0.1 & tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring memory operations -- uops for memory load or store accesses 100% 00tma_mispredicts_resteers BadSpec;BrMispredicts;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueBM BR_MISP_RETIRED.ALL_BRANCHES / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT) * INT_MISC.CLEAR_RESTEER_CYCLES / tma_info_thread_clks tma_mispredicts_resteers > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)) This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stage This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stage. Sample with: INT_MISC.CLEAR_RESTEER_CYCLES. Related metrics: tma_branch_mispredicts, tma_info_bad_spec_branch_misprediction_cost, tma_info_bottleneck_mispredictions 100% 00tma_mixing_vectors TopdownL5;tma_L5_group;tma_issueMV;tma_ports_utilized_0_group UOPS_ISSUED.VECTOR_WIDTH_MISMATCH / UOPS_ISSUED.ANY tma_mixing_vectors > 0.05 The Mixing_Vectors metric gives the percentage of injected blend uops out of all uops issued The Mixing_Vectors metric gives the percentage of injected blend uops out of all uops issued. Usually a Mixing_Vectors over 5% is worth investigating. Read more in Appendix B1 of the Optimizations Guide for this topic. Related metrics: tma_ms_switches 100% 00tma_non_fused_branches Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group tma_light_operations * (BR_INST_RETIRED.ALL_BRANCHES - UOPS_RETIRED.MACRO_FUSED) / UOPS_RETIRED.RETIRE_SLOTS tma_non_fused_branches > 0.1 & tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring branch instructions that were not fused This metric represents fraction of slots where the CPU was retiring branch instructions that were not fused. Non-conditional branches like direct JMP or CALL would count here. Can be used to examine fusible conditional jumps that were not fused 100% 00tma_nop_instructions Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group tma_light_operations * INST_RETIRED.NOP / UOPS_RETIRED.RETIRE_SLOTS tma_nop_instructions > 0.1 & tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring NOP (no op) instructions This metric represents fraction of slots where the CPU was retiring NOP (no op) instructions. Compilers often use NOPs for certain address alignments - e.g. start address of a function or loop body. Sample with: INST_RETIRED.NOP 100% 00tma_other_light_ops Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group max(0, tma_light_operations - (tma_fp_arith + tma_memory_operations + tma_fused_instructions + tma_non_fused_branches + tma_nop_instructions)) tma_other_light_ops > 0.3 & tma_light_operations > 0.6 This metric represents the remaining light uops fraction the CPU has executed - remaining means not covered by other sibling nodes This metric represents the remaining light uops fraction the CPU has executed - remaining means not covered by other sibling nodes. May undercount due to FMA double counting 100% 00tma_pmm_bound MemoryBound;Server;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (((1 - ((19 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS)) + 10 * (MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS))) / (19 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS)) + 10 * (MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS)) + (25 * (MEM_LOAD_RETIRED.LOCAL_PMM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) if #has_pmem > 0 else 0) + 33 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_PMM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) if #has_pmem > 0 else 0))) if #has_pmem > 0 else 0)) * (CYCLE_ACTIVITY.STALLS_L3_MISS / tma_info_thread_clks + (CYCLE_ACTIVITY.STALLS_L1D_MISS - CYCLE_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clks - tma_l2_bound) if 1e6 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_PMM + MEM_LOAD_RETIRED.LOCAL_PMM) > MEM_LOAD_RETIRED.L1_MISS else 0) if #has_pmem > 0 else 0) tma_pmm_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric roughly estimates (based on idle latencies) how often the CPU was stalled on accesses to external 3D-Xpoint (Crystal Ridge, a.k.a This metric roughly estimates (based on idle latencies) how often the CPU was stalled on accesses to external 3D-Xpoint (Crystal Ridge, a.k.a. IXP) memory by loads, PMM stands for Persistent Memory Module 100% 01tma_ports_utilization PortsUtil;TopdownL3;tma_L3_group;tma_core_bound_group ((EXE_ACTIVITY.EXE_BOUND_0_PORTS + (EXE_ACTIVITY.1_PORTS_UTIL + tma_retiring * EXE_ACTIVITY.2_PORTS_UTIL)) / tma_info_thread_clks if ARITH.DIVIDER_ACTIVE < CYCLE_ACTIVITY.STALLS_TOTAL - CYCLE_ACTIVITY.STALLS_MEM_ANY else (EXE_ACTIVITY.1_PORTS_UTIL + tma_retiring * EXE_ACTIVITY.2_PORTS_UTIL) / tma_info_thread_clks) tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2) This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related) This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related). Two distinct categories can be attributed into this metric: (1) heavy data-dependency among contiguous instructions would manifest in this metric - such cases are often referred to as low Instruction Level Parallelism (ILP). (2) Contention on some hardware execution unit other than Divider. For example; when there are too many multiply operations 100% 00tma_ports_utilized_0 PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group (UOPS_EXECUTED.CORE_CYCLES_NONE / 2 if #SMT_on else CYCLE_ACTIVITY.STALLS_TOTAL - CYCLE_ACTIVITY.STALLS_MEM_ANY) / tma_info_core_core_clks tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise). Long-latency instructions like divides may contribute to this metric 100% 00tma_ports_utilized_1 PortsUtil;TopdownL4;tma_L4_group;tma_issueL1;tma_ports_utilization_group ((UOPS_EXECUTED.CORE_CYCLES_GE_1 - UOPS_EXECUTED.CORE_CYCLES_GE_2) / 2 if #SMT_on else EXE_ACTIVITY.1_PORTS_UTIL) / tma_info_core_core_clks tma_ports_utilized_1 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). This can be due to heavy data-dependency among software instructions; or over oversubscribing a particular hardware resource. In some other cases with high 1_Port_Utilized and L1_Bound; this metric can point to L1 data-cache latency bottleneck that may not necessarily manifest with complete execution starvation (due to the short L1 latency e.g. walking a linked list) - looking at the assembly can be helpful. Related metrics: tma_l1_bound 100% 00tma_ports_utilized_2 PortsUtil;TopdownL4;tma_L4_group;tma_issue2P;tma_ports_utilization_group ((UOPS_EXECUTED.CORE_CYCLES_GE_2 - UOPS_EXECUTED.CORE_CYCLES_GE_3) / 2 if #SMT_on else EXE_ACTIVITY.2_PORTS_UTIL) / tma_info_core_core_clks tma_ports_utilized_2 > 0.15 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). Loop Vectorization -most compilers feature auto-Vectorization options today- reduces pressure on the execution ports as multiple elements are calculated with same uop. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6 100% 00tma_ports_utilized_3m PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group (UOPS_EXECUTED.CORE_CYCLES_GE_3 / 2 if #SMT_on else UOPS_EXECUTED.CORE_CYCLES_GE_3) / tma_info_core_core_clks tma_ports_utilized_3m > 0.7 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) 100% 00tma_remote_cache Offcore;Server;Snoop;TopdownL5;tma_L5_group;tma_issueSyncxn;tma_mem_latency_group (89.5 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM + 89.5 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_remote_cache > 0.05 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric estimates fraction of cycles while the memory subsystem was handling loads from remote cache in other sockets including synchronizations issues This metric estimates fraction of cycles while the memory subsystem was handling loads from remote cache in other sockets including synchronizations issues. This is caused often due to non-optimal NUMA allocations. #link to NUMA article. Sample with: MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM_PS;MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD_PS. Related metrics: tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_machine_clears 100% 02tma_remote_dram Server;Snoop;TopdownL5;tma_L5_group;tma_mem_latency_group 127 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_remote_dram > 0.1 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric estimates fraction of cycles while the memory subsystem was handling loads from remote memory This metric estimates fraction of cycles while the memory subsystem was handling loads from remote memory. This is caused often due to non-optimal NUMA allocations. #link to NUMA article. Sample with: MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM_PS 100% 00tma_serializing_operation PortsUtil;TopdownL5;tma_L5_group;tma_issueSO;tma_ports_utilized_0_group PARTIAL_RAT_STALLS.SCOREBOARD / tma_info_thread_clks tma_serializing_operation > 0.1 & (tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))) This metric represents fraction of cycles the CPU issue-pipeline was stalled due to serializing operations This metric represents fraction of cycles the CPU issue-pipeline was stalled due to serializing operations. Instructions like CPUID; WRMSR or LFENCE serialize the out-of-order execution which may limit performance. Sample with: PARTIAL_RAT_STALLS.SCOREBOARD. Related metrics: tma_ms_switches 100% 00tma_slow_pause TopdownL6;tma_L6_group;tma_serializing_operation_group 40 * ROB_MISC_EVENTS.PAUSE_INST / tma_info_thread_clks tma_slow_pause > 0.05 & (tma_serializing_operation > 0.1 & (tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)))) This metric represents fraction of cycles the CPU was stalled due to PAUSE Instructions This metric represents fraction of cycles the CPU was stalled due to PAUSE Instructions. Sample with: MISC_RETIRED.PAUSE_INST 100% 00tma_split_loads TopdownL4;tma_L4_group;tma_l1_bound_group tma_info_memory_load_miss_real_latency * LD_BLOCKS.NO_SR / tma_info_thread_clks tma_split_loads > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary. Sample with: MEM_INST_RETIRED.SPLIT_LOADS_PS 100% 02tma_split_stores TopdownL4;tma_L4_group;tma_issueSpSt;tma_store_bound_group MEM_INST_RETIRED.SPLIT_STORES / tma_info_core_core_clks tma_split_stores > 0.2 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents rate of split store accesses This metric represents rate of split store accesses. Consider aligning your data to the 64-byte cache line granularity. Sample with: MEM_INST_RETIRED.SPLIT_STORES_PS. Related metrics: tma_port_4 100% 00tma_sq_full MemoryBW;Offcore;TopdownL4;tma_L4_group;tma_issueBW;tma_l3_bound_group (OFFCORE_REQUESTS_BUFFER.SQ_FULL / 2 if #SMT_on else OFFCORE_REQUESTS_BUFFER.SQ_FULL) / tma_info_core_core_clks tma_sq_full > 0.3 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors) This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors). Related metrics: tma_fb_full, tma_info_bottleneck_memory_bandwidth, tma_info_system_dram_bw_use, tma_mem_bandwidth 100% 00tma_store_bound MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group EXE_ACTIVITY.BOUND_ON_STORES / tma_info_thread_clks tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often CPU was stalled due to RFO store memory accesses; RFO store issue a read-for-ownership request before the write This metric estimates how often CPU was stalled due to RFO store memory accesses; RFO store issue a read-for-ownership request before the write. Even though store accesses do not typically stall out-of-order CPUs; there are few cases where stores can lead to actual stalls. This metric will be flagged should RFO stores be a bottleneck. Sample with: MEM_INST_RETIRED.ALL_STORES_PS 100% 00tma_store_latency MemoryLat;Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_issueSL;tma_store_bound_group (L2_RQSTS.RFO_HIT * 11 * (1 - MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES) + (1 - MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES) * min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO)) / tma_info_thread_clks tma_store_latency > 0.1 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles the CPU spent handling L1D store misses This metric estimates fraction of cycles the CPU spent handling L1D store misses. Store accesses usually less impact out-of-order core performance; however; holding resources for longer time can lead into undesired implications (e.g. contention on L1D fill-buffer entries - see FB_Full). Related metrics: tma_fb_full, tma_lock_latency 100% 02tma_store_stlb_miss MemoryTLB;TopdownL5;tma_L5_group;tma_dtlb_store_group DTLB_STORE_MISSES.WALK_ACTIVE / tma_info_core_core_clks tma_store_stlb_miss > 0.05 & (tma_dtlb_store > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric estimates the fraction of cycles where the STLB was missed by store accesses, performing a hardware page walk 100% 00tma_unknown_branches BigFoot;FetchLat;TopdownL4;tma_L4_group;tma_branch_resteers_group 9 * BACLEARS.ANY / tma_info_thread_clks tma_unknown_branches > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)) This metric represents fraction of cycles the CPU was stalled due to new branch address clears This metric represents fraction of cycles the CPU was stalled due to new branch address clears. These are fetched branches the Branch Prediction Unit was unable to recognize (e.g. first time the branch is fetched or hitting BTB capacity limit). Sample with: BACLEARS.ANY 100% 00tma_x87_use Compute;TopdownL4;tma_L4_group;tma_fp_arith_group tma_retiring * UOPS_EXECUTED.X87 / UOPS_EXECUTED.THREAD tma_x87_use > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6) This metric serves as an approximation of legacy x87 usage This metric serves as an approximation of legacy x87 usage. It accounts for instructions beyond X87 FP arithmetic operations; hence may be used as a thermometer to avoid X87 high usage and preferably upgrade to modern ISA. See Tip under Tuning Hint 100% 00uncore_frequency UNC_CHA_CLOCKTICKS / (source_count(UNC_CHA_CLOCKTICKS) * #num_packages) / 1e9 / duration_time Uncore operating frequency in GHz 1GHz 00upi_data_receive_bw UNC_UPI_RxL_FLITS.ALL_DATA * 7.111111111111111 / 1e6 / duration_time Intel(R) Ultra Path Interconnect (UPI) data receive bandwidth (MB/sec) 1MB/s 00upi_data_transmit_bw UNC_UPI_TxL_FLITS.ALL_DATA * 7.111111111111111 / 1e6 / duration_time Intel(R) Ultra Path Interconnect (UPI) data transmit bandwidth (MB/sec) 1MB/s 00IoBW LLC_MISSES.PCIE_READ UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART0 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART1 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART2 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART3 PCI Express bandwidth reading at IIO. Derived from unc_iio_data_req_of_cpu.mem_read.part0 Counts every read request for 4 bytes of data made by IIO Part0 to a unit on the main die (generally memory). In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus 4Bytes 00LLC_MISSES.PCIE_WRITE UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART0 + UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART1 + UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART2 + UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART3 PCI Express bandwidth writing at IIO. Derived from unc_iio_data_req_of_cpu.mem_write.part0 Counts every write request of 4 bytes of data made by IIO Part0 to a unit on the main die (generally memory). In the general case, Part0 refers to a standard PCIe card of any size (x16,x8,x4) that is plugged directly into one of the PCIe slots. Part0 could also refer to any device plugged into the first slot of a PCIe riser card or to a device attached to the IIO unit which starts its use of the bus using lane 0 of the 16 lanes supported by the bus 4Bytes 00UNC_M_PMM_BANDWIDTH.TOTAL UNC_M_PMM_RPQ_INSERTS + UNC_M_PMM_WPQ_INSERTS Intel Optane DC persistent memory bandwidth total (MB/sec). Derived from unc_m_pmm_rpq_inserts 6.103515625E-5MB/sec 00UNC_M_PMM_READ_LATENCY UNC_M_PMM_RPQ_OCCUPANCY.ALL / UNC_M_PMM_RPQ_INSERTS / UNC_M_CLOCKTICKS Intel Optane DC persistent memory read latency (ns). Derived from unc_m_pmm_rpq_occupancy.all 6000000000ns 00power_channel_ppd UNC_M_POWER_CHANNEL_PPD / UNC_M_CLOCKTICKS * 100 Cycles where DRAM ranks are in power down (CKE) mode+C37 Counts cycles when all the ranks in the channel are in PPD (PreCharge Power Down) mode. If IBT (Input Buffer Terminators)=off is enabled, then this event counts the cycles in PPD mode. If IBT=off is not enabled, then this event counts the number of cycles when being in PPD mode could have been taken advantage of 00power_self_refresh UNC_M_POWER_SELF_REFRESH / UNC_M_CLOCKTICKS * 100 Cycles Memory is in self refresh power mode Counts the number of cycles when the iMC (memory controller) is in self-refresh and has a clock. This happens in some ACPI CPU package C-states for the sleep levels. For example, the PCU (Power Control Unit) may ask the iMC to enter self-refresh even though some of the cores are still processing. One use of this is for Intel? Dynamic Power Technology. Self-refresh is required during package C3 and C6, but there is no clock in the iMC at this time, so it is not possible to count these cases 00IPC INST_RETIRED.ANY / cycles Instructions Per Cycle (per Logical Processor) 00CPI 1 / IPC Cycles Per Instruction (per Logical Processor) 00CLKS cycles Per-Logical Processor actual clocks when the Logical Processor is active 00IpMispredict INST_RETIRED.ANY / BR_MISP_RETIRED.ALL_BRANCHES Number of Instructions per non-speculative Branch Misprediction (JEClear) 00IpBranch INST_RETIRED.ANY / BR_INST_RETIRED.ALL_BRANCHES Instructions per Branch (lower number means higher occurrence rate) 00Instructions INST_RETIRED.ANY Total number of retired Instructions 00L3_Cache_Fill_BW 64 * LONGEST_LAT_CACHE.MISS / 1e9 Average per-core data fill bandwidth to the L3 cache [GB / sec] 00CPU_Utilization CPU_CLK_UNHALTED.REF_TSC / msr@tsc@ Average CPU Utilization 00Average_Frequency cycles / CPU_CLK_UNHALTED.REF_TSC * msr@tsc@ / 1e9 Measured Average Frequency for unhalted processors [GHz] 00Turbo_Utilization cycles / CPU_CLK_UNHALTED.REF_TSC Average Frequency Utilization relative nominal frequency 00Kernel_Utilization cycles:k / cycles Fraction of cycles spent in the Operating System (OS) Kernel mode 00tma_divider TopdownL3;tma_L3_group;tma_core_bound_group 10 * ARITH.DIVIDER_UOPS / tma_info_core_core_clks tma_divider > 0.2 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2) This metric represents fraction of cycles where the Divider unit was active This metric represents fraction of cycles where the Divider unit was active. Divide and square root instructions are performed by the Divider unit and can take considerably longer latency than integer or Floating Point addition; subtraction; or multiplication. Sample with: ARITH.DIVIDER_UOPS 100% 00tma_dram_bound MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (1 - MEM_LOAD_UOPS_RETIRED.L3_HIT / (MEM_LOAD_UOPS_RETIRED.L3_HIT + 7 * MEM_LOAD_UOPS_RETIRED.L3_MISS)) * CYCLE_ACTIVITY.STALLS_L2_PENDING / tma_info_thread_clks tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L3_MISS_PS 100% 03tma_dtlb_load MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_group (8 * DTLB_LOAD_MISSES.STLB_HIT + DTLB_LOAD_MISSES.WALK_DURATION) / tma_info_thread_clks tma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_UOPS_RETIRED.STLB_MISS_LOADS_PS. Related metrics: tma_dtlb_store 100% 00tma_dtlb_store MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_store_bound_group (8 * DTLB_STORE_MISSES.STLB_HIT + DTLB_STORE_MISSES.WALK_DURATION) / tma_info_thread_clks tma_dtlb_store > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses. As with ordinary data caching; focus on improving data locality and reducing working-set size to reduce DTLB overhead. Additionally; consider using profile-guided optimization (PGO) to collocate frequently-used data on the same page. Try using larger page sizes for large amounts of frequently-used data. Sample with: MEM_UOPS_RETIRED.STLB_MISS_STORES_PS. Related metrics: tma_dtlb_load 100% 00tma_false_sharing DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group 60 * OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.HITM_OTHER_CORE / tma_info_thread_clks tma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates how often CPU was handling synchronizations due to False Sharing This metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache 100% 00tma_fb_full MemoryBW;TopdownL4;tma_L4_group;tma_issueBW;tma_issueSL;tma_issueSmSt;tma_l1_bound_group tma_info_memory_load_miss_real_latency * cpu@L1D_PEND_MISS.REQUEST_FB_FULL\,cmask\=1@ / tma_info_thread_clks tma_fb_full > 0.3 This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed. The higher the metric value; the deeper the memory hierarchy level the misses are satisfied from (metric values >1 are valid). Often it hints on approaching bandwidth limits (to L2 cache; L3 cache or external memory). Related metrics: tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full, tma_store_latency, tma_streaming_stores 100% 01tma_fetch_latency Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group 4 * min(CPU_CLK_UNHALTED.THREAD, IDQ_UOPS_NOT_DELIVERED.CYCLES_0_UOPS_DELIV.CORE) / tma_info_thread_slots tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of slots the CPU was stalled due to Frontend latency issues This metric represents fraction of slots the CPU was stalled due to Frontend latency issues. For example; instruction-cache misses; iTLB misses or fetch stalls after a branch misprediction are categorized under Frontend Latency. In such cases; the Frontend eventually delivers no uops for some period. Sample with: RS_EVENTS.EMPTY_END 100% TopdownL2 00tma_info_core_ilp Backend;Cor;Pipeline;PortsUtil (UOPS_EXECUTED.CORE / 2 / (cpu@UOPS_EXECUTED.CORE\,cmask\=1@ / 2 if #SMT_on else cpu@UOPS_EXECUTED.CORE\,cmask\=1@) if #SMT_on else UOPS_EXECUTED.CORE / (cpu@UOPS_EXECUTED.CORE\,cmask\=1@ / 2 if #SMT_on else cpu@UOPS_EXECUTED.CORE\,cmask\=1@)) Instruction-Level-Parallelism (average number of uops executed when there is execution) per-core 00tma_info_memory_tlb_page_walks_utilization Mem;MemoryTLB (ITLB_MISSES.WALK_DURATION + DTLB_LOAD_MISSES.WALK_DURATION + DTLB_STORE_MISSES.WALK_DURATION) / tma_info_core_core_clks tma_info_memory_tlb_page_walks_utilization > 0.5 Utilization of the core's Page Walker(s) serving STLB misses triggered by instruction/Load/Store accesses 00tma_itlb_misses BigFoot;FetchLat;MemoryTLB;TopdownL3;tma_L3_group;tma_fetch_latency_group (14 * ITLB_MISSES.STLB_HIT + ITLB_MISSES.WALK_DURATION) / tma_info_thread_clks tma_itlb_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses. Sample with: ITLB_MISSES.WALK_COMPLETED 100% 00tma_l1_bound CacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_issueL1;tma_issueMC;tma_memory_bound_group max((min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.STALLS_LDM_PENDING) - CYCLE_ACTIVITY.STALLS_L1D_PENDING) / tma_info_thread_clks, 0) tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled without loads missing the L1 data cache This metric estimates how often the CPU was stalled without loads missing the L1 data cache. The L1 data cache typically has the shortest latency. However; in certain cases like loads blocked on older stores; a load might suffer due to high latency even though it is being satisfied by the L1. Another example is loads who miss in the TLB. These cases are characterized by execution unit stalls; while some non-completed demand load lives in the machine without having that demand load missing the L1 cache. Sample with: MEM_LOAD_UOPS_RETIRED.L1_HIT_PS;MEM_LOAD_UOPS_RETIRED.HIT_LFB_PS. Related metrics: tma_clears_resteers, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches, tma_ports_utilized_1 100% 00tma_l2_bound CacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (CYCLE_ACTIVITY.STALLS_L1D_PENDING - CYCLE_ACTIVITY.STALLS_L2_PENDING) / tma_info_thread_clks tma_l2_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled due to L2 cache accesses by loads This metric estimates how often the CPU was stalled due to L2 cache accesses by loads. Avoiding cache misses (i.e. L1 misses/L2 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L2_HIT_PS 100% 00tma_l3_bound CacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group MEM_LOAD_UOPS_RETIRED.L3_HIT / (MEM_LOAD_UOPS_RETIRED.L3_HIT + 7 * MEM_LOAD_UOPS_RETIRED.L3_MISS) * CYCLE_ACTIVITY.STALLS_L2_PENDING / tma_info_thread_clks tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core. Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L3_HIT_PS 100% 03tma_mem_bandwidth MemoryBW;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueBW min(CPU_CLK_UNHALTED.THREAD, cpu@OFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD\,cmask\=6@) / tma_info_thread_clks tma_mem_bandwidth > 0.2 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory (DRAM) This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory (DRAM). The underlying heuristic assumes that a similar off-core traffic is generated by all IA cores. This metric does not aggregate non-data-read requests by this logical processor; requests from other IA Logical Processors/Physical Cores/sockets; or other non-IA devices like GPU; hence the maximum external memory bandwidth limits may or may not be approached when this metric is flagged (see Uncore counters for that). Related metrics: tma_fb_full, tma_info_system_dram_bw_use, tma_sq_full 100% 00tma_memory_bound Backend;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group ((min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.STALLS_LDM_PENDING) + RESOURCE_STALLS.SB) / (min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.CYCLES_NO_EXECUTE) + (cpu@UOPS_EXECUTED.CORE\,cmask\=1@ - (cpu@UOPS_EXECUTED.CORE\,cmask\=3@ if tma_info_thread_ipc > 1.8 else cpu@UOPS_EXECUTED.CORE\,cmask\=2@)) / 2 - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB) if #SMT_on else min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.CYCLES_NO_EXECUTE) + cpu@UOPS_EXECUTED.CORE\,cmask\=1@ - (cpu@UOPS_EXECUTED.CORE\,cmask\=3@ if tma_info_thread_ipc > 1.8 else cpu@UOPS_EXECUTED.CORE\,cmask\=2@) - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB) * tma_backend_bound tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck. Memory Bound estimates fraction of slots where pipeline is likely stalled due to demand load or store instructions. This accounts mainly for (1) non-completed in-flight memory demand loads which coincides with execution units starvation; in addition to (2) cases where stores could impose backpressure on the pipeline when many of them get buffered at the same time (less common out of the two) 100% TopdownL2 01tma_port_0 Compute;TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED_PORT.PORT_0 / tma_info_core_core_clks tma_port_0 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch) This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch). Sample with: UOPS_DISPATCHED_PORT.PORT_0. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_512b, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_port_1 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED_PORT.PORT_1 / tma_info_core_core_clks tma_port_1 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU). Sample with: UOPS_DISPATCHED_PORT.PORT_1. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_512b, tma_port_0, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_port_5 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED_PORT.PORT_5 / tma_info_core_core_clks tma_port_5 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 5 ([SNB+] Branches and ALU; [HSW+] ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 5 ([SNB+] Branches and ALU; [HSW+] ALU). Sample with: UOPS_DISPATCHED.PORT_5. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_6, tma_ports_utilized_2 100% 00tma_port_6 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED_PORT.PORT_6 / tma_info_core_core_clks tma_port_6 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU). Sample with: UOPS_DISPATCHED_PORT.PORT_6. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_ports_utilized_2 100% 00tma_ports_utilization PortsUtil;TopdownL3;tma_L3_group;tma_core_bound_group (min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.CYCLES_NO_EXECUTE) + (cpu@UOPS_EXECUTED.CORE\,cmask\=1@ - (cpu@UOPS_EXECUTED.CORE\,cmask\=3@ if tma_info_thread_ipc > 1.8 else cpu@UOPS_EXECUTED.CORE\,cmask\=2@)) / 2 - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB if #SMT_on else min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.CYCLES_NO_EXECUTE) + cpu@UOPS_EXECUTED.CORE\,cmask\=1@ - (cpu@UOPS_EXECUTED.CORE\,cmask\=3@ if tma_info_thread_ipc > 1.8 else cpu@UOPS_EXECUTED.CORE\,cmask\=2@) - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB - RESOURCE_STALLS.SB - min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.STALLS_LDM_PENDING)) / tma_info_thread_clks tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2) This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related) This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related). Two distinct categories can be attributed into this metric: (1) heavy data-dependency among contiguous instructions would manifest in this metric - such cases are often referred to as low Instruction Level Parallelism (ILP). (2) Contention on some hardware execution unit other than Divider. For example; when there are too many multiply operations 100% 01tma_ports_utilized_0 PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group (cpu@UOPS_EXECUTED.CORE\,inv\,cmask\=1@ / 2 if #SMT_on else (min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.CYCLES_NO_EXECUTE) - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0)) / tma_info_core_core_clks) tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise). Long-latency instructions like divides may contribute to this metric 100% 00tma_ports_utilized_1 PortsUtil;TopdownL4;tma_L4_group;tma_issueL1;tma_ports_utilization_group ((cpu@UOPS_EXECUTED.CORE\,cmask\=1@ - cpu@UOPS_EXECUTED.CORE\,cmask\=2@) / 2 if #SMT_on else (cpu@UOPS_EXECUTED.CORE\,cmask\=1@ - cpu@UOPS_EXECUTED.CORE\,cmask\=2@) / tma_info_core_core_clks) tma_ports_utilized_1 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). This can be due to heavy data-dependency among software instructions; or over oversubscribing a particular hardware resource. In some other cases with high 1_Port_Utilized and L1_Bound; this metric can point to L1 data-cache latency bottleneck that may not necessarily manifest with complete execution starvation (due to the short L1 latency e.g. walking a linked list) - looking at the assembly can be helpful. Related metrics: tma_l1_bound 100% 00tma_ports_utilized_2 PortsUtil;TopdownL4;tma_L4_group;tma_issue2P;tma_ports_utilization_group ((cpu@UOPS_EXECUTED.CORE\,cmask\=2@ - cpu@UOPS_EXECUTED.CORE\,cmask\=3@) / 2 if #SMT_on else (cpu@UOPS_EXECUTED.CORE\,cmask\=2@ - cpu@UOPS_EXECUTED.CORE\,cmask\=3@) / tma_info_core_core_clks) tma_ports_utilized_2 > 0.15 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). Loop Vectorization -most compilers feature auto-Vectorization options today- reduces pressure on the execution ports as multiple elements are calculated with same uop. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6 100% 00tma_ports_utilized_3m PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group (cpu@UOPS_EXECUTED.CORE\,cmask\=3@ / 2 if #SMT_on else cpu@UOPS_EXECUTED.CORE\,cmask\=3@) / tma_info_core_core_clks tma_ports_utilized_3m > 0.7 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) 100% 00tma_x87_use Compute;TopdownL4;tma_L4_group;tma_fp_arith_group INST_RETIRED.X87 * tma_info_thread_uoppi / UOPS_RETIRED.RETIRE_SLOTS tma_x87_use > 0.1 This metric serves as an approximation of legacy x87 usage This metric serves as an approximation of legacy x87 usage. It accounts for instructions beyond X87 FP arithmetic operations; hence may be used as a thermometer to avoid X87 high usage and preferably upgrade to modern ISA. See Tip under Tuning Hint 100% 00io_bandwidth_write cbox@UNC_C_TOR_INSERTS.OPCODE\,filter_opc\=0x1c8\,filter_tid\=0x3e@ * 64 / 1e6 / duration_time Bandwidth of IO writes that are initiated by end device controllers that are writing memory to the CPU 1MB/s 00percent_uops_delivered_from_loop_stream_detector (UOPS_ISSUED.ANY - IDQ.MITE_UOPS - IDQ.MS_UOPS - IDQ.DSB_UOPS) / UOPS_ISSUED.ANY Uops delivered from loop stream detector(LSD) as a percent of total uops delivered to Instruction Decode Queue 100% 00tma_4k_aliasing TopdownL4;tma_L4_group;tma_l1_bound_group LD_BLOCKS_PARTIAL.ADDRESS_ALIAS / tma_info_thread_clks tma_4k_aliasing > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates how often memory load accesses were aliased by preceding stores (in program order) with a 4K address offset This metric estimates how often memory load accesses were aliased by preceding stores (in program order) with a 4K address offset. False match is possible; which incur a few cycles load re-issue. However; the short re-issue duration is often hidden by the out-of-order core and HW optimizations; hence a user may safely ignore a high value of this metric unless it manages to propagate up into parent nodes of the hierarchy (e.g. to L1_Bound) 100% 02tma_alu_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group (UOPS_DISPATCHED.PORT_0 + UOPS_DISPATCHED.PORT_1 + UOPS_DISPATCHED.PORT_5 + UOPS_DISPATCHED.PORT_6) / (4 * tma_info_core_core_clks) tma_alu_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution ports for ALU operations 100% 00tma_assists TopdownL4;tma_L4_group;tma_microcode_sequencer_group 100 * ASSISTS.ANY / tma_info_thread_slots tma_assists > 0.1 & (tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1) This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists. Assists are long sequences of uops that are required in certain corner-cases for operations that cannot be handled natively by the execution pipeline. For example; when working with very small floating point values (so-called Denormals); the FP units are not set up to perform these operations natively. Instead; a sequence of instructions to perform the computation on the Denormals is injected into the pipeline. Since these microcode sequences might be dozens of uops long; Assists can be extremely deleterious to performance and they can be avoided in many cases. Sample with: ASSISTS.ANY 100% 00tma_backend_bound Default;TmaL1;TopdownL1;tma_L1_group topdown\-be\-bound / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) + 5 * cpu@INT_MISC.RECOVERY_CYCLES\,cmask\=1\,edge@ / tma_info_thread_slots tma_backend_bound > 0.2 This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend. Backend is the portion of the processor core where the out-of-order scheduler dispatches ready uops into their respective execution units; and once completed these uops get retired according to program order. For example; stalls due to data-cache misses or stalls due to the divider unit being overloaded are both categorized under Backend Bound. Backend Bound is further divided into two main categories: Memory Bound and Core Bound. Sample with: TOPDOWN.BACKEND_BOUND_SLOTS 100% TopdownL1;Default TopdownL1 00tma_branch_instructions Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group tma_light_operations * BR_INST_RETIRED.ALL_BRANCHES / (tma_retiring * tma_info_thread_slots) tma_branch_instructions > 0.1 & tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring branch instructions 100% 00tma_branch_mispredicts BadSpec;BrMispredicts;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueBM BR_MISP_RETIRED.ALL_BRANCHES / (BR_MISP_RETIRED.ALL_BRANCHES + MACHINE_CLEARS.COUNT) * tma_bad_speculation tma_branch_mispredicts > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of slots the CPU has wasted due to Branch Misprediction This metric represents fraction of slots the CPU has wasted due to Branch Misprediction. These slots are either wasted by uops fetched from an incorrectly speculated program path; or stalls when the out-of-order part of the machine needs to recover its state from a speculative path. Sample with: BR_MISP_RETIRED.ALL_BRANCHES. Related metrics: tma_info_bad_spec_branch_misprediction_cost, tma_info_bottleneck_mispredictions, tma_mispredicts_resteers 100% TopdownL2 00tma_contested_accesses DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group (29 * tma_info_system_average_frequency * MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM + 23.5 * tma_info_system_average_frequency * MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS_PS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_data_sharing Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group 23.5 * tma_info_system_average_frequency * MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT_PS. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_decoder0_alone DSBmiss;FetchBW;TopdownL4;tma_L4_group;tma_issueD0;tma_mite_group (cpu@INST_DECODED.DECODERS\,cmask\=1@ - cpu@INST_DECODED.DECODERS\,cmask\=2@) / tma_info_core_core_clks / 2 tma_decoder0_alone > 0.1 & (tma_mite > 0.1 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 5 > 0.35)) This metric represents fraction of cycles where decoder-0 was the only active decoder This metric represents fraction of cycles where decoder-0 was the only active decoder. Related metrics: tma_few_uops_instructions 100% 00tma_dram_bound MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group CYCLE_ACTIVITY.STALLS_L3_MISS / tma_info_thread_clks + (CYCLE_ACTIVITY.STALLS_L1D_MISS - CYCLE_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clks - tma_l2_bound tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_MISS_PS 100% 01tma_dsb DSB;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group (IDQ.DSB_CYCLES_ANY - IDQ.DSB_CYCLES_OK) / tma_info_core_core_clks / 2 tma_dsb > 0.15 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 5 > 0.35) This metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipeline This metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipeline. For example; inefficient utilization of the DSB cache structure or bank conflict when reading from it; are categorized here 100% 00tma_dtlb_load MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_group min(7 * cpu@DTLB_LOAD_MISSES.STLB_HIT\,cmask\=1@ + DTLB_LOAD_MISSES.WALK_ACTIVE, max(CYCLE_ACTIVITY.CYCLES_MEM_ANY - CYCLE_ACTIVITY.CYCLES_L1D_MISS, 0)) / tma_info_thread_clks tma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_INST_RETIRED.STLB_MISS_LOADS_PS. Related metrics: tma_dtlb_store, tma_info_bottleneck_memory_data_tlbs 100% 00tma_dtlb_store MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_store_bound_group (7 * cpu@DTLB_STORE_MISSES.STLB_HIT\,cmask\=1@ + DTLB_STORE_MISSES.WALK_ACTIVE) / tma_info_core_core_clks tma_dtlb_store > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses. As with ordinary data caching; focus on improving data locality and reducing working-set size to reduce DTLB overhead. Additionally; consider using profile-guided optimization (PGO) to collocate frequently-used data on the same page. Try using larger page sizes for large amounts of frequently-used data. Sample with: MEM_INST_RETIRED.STLB_MISS_STORES_PS. Related metrics: tma_dtlb_load, tma_info_bottleneck_memory_data_tlbs 100% 00tma_false_sharing DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group 32.5 * tma_info_system_average_frequency * OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM / tma_info_thread_clks tma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates how often CPU was handling synchronizations due to False Sharing This metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache 100% 00tma_fb_full MemoryBW;TopdownL4;tma_L4_group;tma_issueBW;tma_issueSL;tma_issueSmSt;tma_l1_bound_group L1D_PEND_MISS.FB_FULL / tma_info_thread_clks tma_fb_full > 0.3 This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed This metric does a *rough estimation* of how often L1D Fill Buffer unavailability limited additional L1D miss memory access requests to proceed. The higher the metric value; the deeper the memory hierarchy level the misses are satisfied from (metric values >1 are valid). Often it hints on approaching bandwidth limits (to L2 cache; L3 cache or external memory). Related metrics: tma_info_bottleneck_memory_bandwidth, tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full, tma_store_latency, tma_streaming_stores 100% 00tma_fetch_bandwidth FetchBW;Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group;tma_issueFB max(0, tma_frontend_bound - tma_fetch_latency) tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 5 > 0.35 This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues. For example; inefficiencies at the instruction decoders; or restrictions for caching in the DSB (decoded uops cache) are categorized under Fetch Bandwidth. In such cases; the Frontend typically delivers suboptimal amount of uops to the Backend. Sample with: FRONTEND_RETIRED.LATENCY_GE_2_BUBBLES_GE_1_PS;FRONTEND_RETIRED.LATENCY_GE_1_PS;FRONTEND_RETIRED.LATENCY_GE_2_PS. Related metrics: tma_dsb_switches, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 100% TopdownL2 00tma_fetch_latency Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group (5 * IDQ_UOPS_NOT_DELIVERED.CYCLES_0_UOPS_DELIV.CORE - INT_MISC.UOP_DROPPING) / tma_info_thread_slots tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of slots the CPU was stalled due to Frontend latency issues This metric represents fraction of slots the CPU was stalled due to Frontend latency issues. For example; instruction-cache misses; iTLB misses or fetch stalls after a branch misprediction are categorized under Frontend Latency. In such cases; the Frontend eventually delivers no uops for some period. Sample with: FRONTEND_RETIRED.LATENCY_GE_16_PS;FRONTEND_RETIRED.LATENCY_GE_8_PS 100% TopdownL2 00tma_fp_scalar Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ / (tma_retiring * tma_info_thread_slots) tma_fp_scalar > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6) This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired. May overcount due to FMA double counting. Related metrics: tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0xfc@ / (tma_retiring * tma_info_thread_slots) tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6) This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector_128b Compute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P (FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE) / (tma_retiring * tma_info_thread_slots) tma_fp_vector_128b > 0.1 & (tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)) This metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectors This metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector_256b Compute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P (FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) / (tma_retiring * tma_info_thread_slots) tma_fp_vector_256b > 0.1 & (tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)) This metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectors This metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector_512b Compute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P (FP_ARITH_INST_RETIRED.512B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE) / (tma_retiring * tma_info_thread_slots) tma_fp_vector_512b > 0.1 & (tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)) This metric approximates arithmetic FP vector uops fraction the CPU has retired for 512-bit wide vectors This metric approximates arithmetic FP vector uops fraction the CPU has retired for 512-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_frontend_bound Default;PGO;TmaL1;TopdownL1;tma_L1_group topdown\-fe\-bound / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) - INT_MISC.UOP_DROPPING / tma_info_thread_slots tma_frontend_bound > 0.15 This category represents fraction of slots where the processor's Frontend undersupplies its Backend This category represents fraction of slots where the processor's Frontend undersupplies its Backend. Frontend denotes the first part of the processor core responsible to fetch operations that are executed later on by the Backend part. Within the Frontend; a branch predictor predicts the next address to fetch; cache-lines are fetched from the memory subsystem; parsed into instructions; and lastly decoded into micro-operations (uops). Ideally the Frontend can issue Pipeline_Width uops every cycle to the Backend. Frontend Bound denotes unutilized issue-slots when there is no Backend stall; i.e. bubbles where Frontend delivered no uops while Backend could have accepted them. For example; stalls due to instruction-cache misses would be categorized under Frontend Bound. Sample with: FRONTEND_RETIRED.LATENCY_GE_4_PS 100% TopdownL1;Default TopdownL1 00tma_heavy_operations Retire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_group tma_microcode_sequencer + tma_retiring * (UOPS_DECODED.DEC0 - cpu@UOPS_DECODED.DEC0\,cmask\=1@) / IDQ.MITE_UOPS tma_heavy_operations > 0.1 This metric represents fraction of slots where the CPU was retiring heavy-weight operations -- instructions that require two or more uops or micro-coded sequences This metric represents fraction of slots where the CPU was retiring heavy-weight operations -- instructions that require two or more uops or micro-coded sequences. This highly-correlates with the uop length of these instructions/sequences 100% TopdownL2 00tma_icache_misses BigFoot;FetchLat;IcMiss;TopdownL3;tma_L3_group;tma_fetch_latency_group ICACHE_16B.IFDATA_STALL / tma_info_thread_clks tma_icache_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles the CPU was stalled due to instruction cache misses This metric represents fraction of cycles the CPU was stalled due to instruction cache misses. Sample with: FRONTEND_RETIRED.L2_MISS_PS;FRONTEND_RETIRED.L1I_MISS_PS 100% 00tma_info_bad_spec_branch_misprediction_cost Bad;BrMispredicts;tma_issueBM (tma_branch_mispredicts + tma_fetch_latency * tma_mispredicts_resteers / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches)) * tma_info_thread_slots / BR_MISP_RETIRED.ALL_BRANCHES Branch Misprediction Cost: Fraction of TMA slots wasted per non-speculative branch misprediction (retired JEClear) Branch Misprediction Cost: Fraction of TMA slots wasted per non-speculative branch misprediction (retired JEClear). Related metrics: tma_branch_mispredicts, tma_info_bottleneck_mispredictions, tma_mispredicts_resteers 01tma_info_bad_spec_ipmisp_cond_ntaken Bad;BrMispredicts INST_RETIRED.ANY / BR_MISP_RETIRED.COND_NTAKEN tma_info_bad_spec_ipmisp_cond_ntaken < 200 Instructions per retired mispredicts for conditional non-taken branches (lower number means higher occurrence rate) 00tma_info_bad_spec_ipmisp_cond_taken Bad;BrMispredicts INST_RETIRED.ANY / BR_MISP_RETIRED.COND_TAKEN tma_info_bad_spec_ipmisp_cond_taken < 200 Instructions per retired mispredicts for conditional taken branches (lower number means higher occurrence rate) 00tma_info_bad_spec_ipmisp_indirect Bad;BrMispredicts INST_RETIRED.ANY / BR_MISP_RETIRED.INDIRECT tma_info_bad_spec_ipmisp_indirect < 1e3 Instructions per retired mispredicts for indirect CALL or JMP branches (lower number means higher occurrence rate) 00tma_info_bad_spec_ipmisp_ret Bad;BrMispredicts INST_RETIRED.ANY / BR_MISP_RETIRED.RET tma_info_bad_spec_ipmisp_ret < 500 Instructions per retired mispredicts for return branches (lower number means higher occurrence rate) 00tma_info_botlnk_l2_dsb_misses DSBmiss;Fed;tma_issueFB 100 * (tma_fetch_latency * tma_dsb_switches / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches) + tma_fetch_bandwidth * tma_mite / (tma_dsb + tma_lsd + tma_mite)) tma_info_botlnk_l2_dsb_misses > 10 Total pipeline cost of DSB (uop cache) misses - subset of the Instruction_Fetch_BW Bottleneck Total pipeline cost of DSB (uop cache) misses - subset of the Instruction_Fetch_BW Bottleneck. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 01tma_info_botlnk_l2_ic_misses Fed;FetchLat;IcMiss;tma_issueFL 100 * (tma_fetch_latency * tma_icache_misses / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches)) tma_info_botlnk_l2_ic_misses > 5 Total pipeline cost of Instruction Cache misses - subset of the Big_Code Bottleneck Total pipeline cost of Instruction Cache misses - subset of the Big_Code Bottleneck. Related metrics: 01tma_info_bottleneck_branching_overhead Ret;tma_issueBC 100 * ((BR_INST_RETIRED.COND + 3 * BR_INST_RETIRED.NEAR_CALL + (BR_INST_RETIRED.NEAR_TAKEN - BR_INST_RETIRED.COND_TAKEN - 2 * BR_INST_RETIRED.NEAR_CALL)) / tma_info_thread_slots) tma_info_bottleneck_branching_overhead > 10 Total pipeline cost of branch related instructions (used for program control-flow including function calls) Total pipeline cost of branch related instructions (used for program control-flow including function calls). Related metrics: tma_info_bottleneck_big_code 00tma_info_bottleneck_memory_bandwidth Mem;MemoryBW;Offcore;tma_issueBW 100 * tma_memory_bound * (tma_dram_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_mem_bandwidth / (tma_mem_bandwidth + tma_mem_latency)) + tma_l3_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_sq_full / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full))) + tma_l1_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_fb_full / (tma_4k_aliasing + tma_dtlb_load + tma_fb_full + tma_lock_latency + tma_split_loads + tma_store_fwd_blk)) tma_info_bottleneck_memory_bandwidth > 20 Total pipeline cost of (external) Memory Bandwidth related bottlenecks Total pipeline cost of (external) Memory Bandwidth related bottlenecks. Related metrics: tma_fb_full, tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full 01tma_info_bottleneck_memory_data_tlbs Mem;MemoryTLB;Offcore;tma_issueTLB 100 * tma_memory_bound * (tma_l1_bound / max(tma_memory_bound, tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_dtlb_load / max(tma_l1_bound, tma_4k_aliasing + tma_dtlb_load + tma_fb_full + tma_lock_latency + tma_split_loads + tma_store_fwd_blk)) + tma_store_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_dtlb_store / (tma_dtlb_store + tma_false_sharing + tma_split_stores + tma_store_latency + tma_streaming_stores))) tma_info_bottleneck_memory_data_tlbs > 20 Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs) Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs). Related metrics: tma_dtlb_load, tma_dtlb_store 01tma_info_bottleneck_memory_latency Mem;MemoryLat;Offcore;tma_issueLat 100 * tma_memory_bound * (tma_dram_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_mem_latency / (tma_mem_bandwidth + tma_mem_latency)) + tma_l3_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_l3_hit_latency / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full)) + tma_l2_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound)) tma_info_bottleneck_memory_latency > 20 Total pipeline cost of Memory Latency related bottlenecks (external memory and off-core caches) Total pipeline cost of Memory Latency related bottlenecks (external memory and off-core caches). Related metrics: tma_l3_hit_latency, tma_mem_latency 01tma_info_branches_cond_nt Bad;Branches;CodeGen;PGO BR_INST_RETIRED.COND_NTAKEN / BR_INST_RETIRED.ALL_BRANCHES Fraction of branches that are non-taken conditionals 00tma_info_branches_cond_tk Bad;Branches;CodeGen;PGO BR_INST_RETIRED.COND_TAKEN / BR_INST_RETIRED.ALL_BRANCHES Fraction of branches that are taken conditionals 00tma_info_branches_jump Bad;Branches (BR_INST_RETIRED.NEAR_TAKEN - BR_INST_RETIRED.COND_TAKEN - 2 * BR_INST_RETIRED.NEAR_CALL) / BR_INST_RETIRED.ALL_BRANCHES Fraction of branches that are unconditional (direct or indirect) jumps 00tma_info_core_core_clks SMT CPU_CLK_UNHALTED.DISTRIBUTED Core actual clocks when any Logical Processor is active on the Physical Core 00tma_info_core_flopc Flops;Ret (cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * cpu@FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE\,umask\=0x18@ + 8 * cpu@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE\,umask\=0x60@ + 16 * FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE) / tma_info_core_core_clks Floating Point Operations Per Cycle 00tma_info_frontend_dsb_coverage DSB;Fed;FetchBW;tma_issueFB IDQ.DSB_UOPS / UOPS_ISSUED.ANY tma_info_frontend_dsb_coverage < 0.7 & tma_info_thread_ipc / 5 > 0.35 Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache) Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache). Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_inst_mix_iptb, tma_lcp 00tma_info_frontend_dsb_switch_cost DSBmiss DSB2MITE_SWITCHES.PENALTY_CYCLES / cpu@DSB2MITE_SWITCHES.PENALTY_CYCLES\,cmask\=1\,edge@ Average number of cycles of a switch from the DSB fetch-unit to MITE fetch unit - see DSB_Switches tree node for details 00tma_info_frontend_icache_miss_latency Fed;FetchLat;IcMiss ICACHE_16B.IFDATA_STALL / cpu@ICACHE_16B.IFDATA_STALL\,cmask\=1\,edge@ Average Latency for L1 instruction cache misses 00tma_info_frontend_lsd_coverage Fed;LSD LSD.UOPS / UOPS_ISSUED.ANY Fraction of Uops delivered by the LSD (Loop Stream Detector; aka Loop Cache) 00tma_info_inst_mix_iparith Flops;InsType INST_RETIRED.ANY / (cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0xfc@) tma_info_inst_mix_iparith < 10 Instructions per FP Arithmetic instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic instruction (lower number means higher occurrence rate). May undercount due to FMA double counting. Approximated prior to BDW 00tma_info_inst_mix_ipflop Flops;InsType INST_RETIRED.ANY / (cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * cpu@FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE\,umask\=0x18@ + 8 * cpu@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE\,umask\=0x60@ + 16 * FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE) tma_info_inst_mix_ipflop < 10 Instructions per Floating Point (FP) Operation (lower number means higher occurrence rate) 00tma_info_inst_mix_iptb Branches;Fed;FetchBW;Frontend;PGO;tma_issueFB INST_RETIRED.ANY / BR_INST_RETIRED.NEAR_TAKEN tma_info_inst_mix_iptb < 11 Instruction per taken branch Instruction per taken branch. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_lcp 00tma_info_memory_l2mpki_all CacheMisses;Mem;Offcore 1e3 * (OFFCORE_REQUESTS.ALL_DATA_RD - OFFCORE_REQUESTS.DEMAND_DATA_RD + L2_RQSTS.ALL_DEMAND_MISS + L2_RQSTS.SWPF_MISS) / tma_info_inst_mix_instructions L2 cache ([RKL+] true) misses per kilo instruction for all request types (including speculative) 00tma_info_memory_oro_load_l2_mlp Memory_BW;Offcore OFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD / cpu@OFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD\,cmask\=1@ Average Parallel L2 cache miss demand Loads 00tma_info_memory_oro_load_l3_miss_latency Memory_Lat;Offcore cpu@OFFCORE_REQUESTS_OUTSTANDING.DEMAND_DATA_RD\,umask\=0x10@ / OFFCORE_REQUESTS.L3_MISS_DEMAND_DATA_RD Average Latency for L3 cache miss demand Loads 00tma_info_memory_tlb_page_walks_utilization Mem;MemoryTLB (ITLB_MISSES.WALK_PENDING + DTLB_LOAD_MISSES.WALK_PENDING + DTLB_STORE_MISSES.WALK_PENDING) / (2 * tma_info_core_core_clks) tma_info_memory_tlb_page_walks_utilization > 0.5 Utilization of the core's Page Walker(s) serving STLB misses triggered by instruction/Load/Store accesses 00tma_info_pipeline_retire Pipeline;Ret tma_retiring * tma_info_thread_slots / cpu@UOPS_RETIRED.SLOTS\,cmask\=1@ Average number of Uops retired in cycles where at least one uop has retired 00tma_info_system_gflops Cor;Flops;HPC (cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * cpu@FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE\,umask\=0x18@ + 8 * cpu@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE\,umask\=0x60@ + 16 * FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE) / 1e9 / duration_time Giga Floating Point Operations Per Second Giga Floating Point Operations Per Second. Aggregate across all supported options of: FP precisions, scalar and vector instructions, vector-width and AMX engine 00tma_info_system_power_license0_utilization Power CORE_POWER.LVL0_TURBO_LICENSE / tma_info_core_core_clks Fraction of Core cycles where the core was running with power-delivery for baseline license level 0 Fraction of Core cycles where the core was running with power-delivery for baseline license level 0. This includes non-AVX codes, SSE, AVX 128-bit, and low-current AVX 256-bit codes 00tma_info_system_power_license1_utilization Power CORE_POWER.LVL1_TURBO_LICENSE / tma_info_core_core_clks tma_info_system_power_license1_utilization > 0.5 Fraction of Core cycles where the core was running with power-delivery for license level 1 Fraction of Core cycles where the core was running with power-delivery for license level 1. This includes high current AVX 256-bit instructions as well as low current AVX 512-bit instructions 00tma_info_system_power_license2_utilization Power CORE_POWER.LVL2_TURBO_LICENSE / tma_info_core_core_clks tma_info_system_power_license2_utilization > 0.5 Fraction of Core cycles where the core was running with power-delivery for license level 2 (introduced in SKX) Fraction of Core cycles where the core was running with power-delivery for license level 2 (introduced in SKX). This includes high current AVX 512-bit instructions 00tma_info_system_smt_2t_utilization SMT (1 - CPU_CLK_UNHALTED.ONE_THREAD_ACTIVE / CPU_CLK_UNHALTED.REF_DISTRIBUTED if #SMT_on else 0) Fraction of cycles where both hardware Logical Processors were active 00tma_info_thread_slots TmaL1;tma_L1_group TOPDOWN.SLOTS Total issue-pipeline slots (per-Physical Core till ICL; per-Logical Processor ICL onward) 00tma_info_thread_slots_utilization SMT;TmaL1;tma_L1_group (tma_info_thread_slots / (TOPDOWN.SLOTS / 2) if #SMT_on else 1) Fraction of Physical Core issue-slots utilized by this Logical Processor 00tma_info_thread_uptb Branches;Fed;FetchBW tma_retiring * tma_info_thread_slots / BR_INST_RETIRED.NEAR_TAKEN tma_info_thread_uptb < 7.5 Instruction per taken branch 00tma_l2_bound CacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group MEM_LOAD_RETIRED.L2_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) / (MEM_LOAD_RETIRED.L2_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + L1D_PEND_MISS.FB_FULL_PERIODS) * ((CYCLE_ACTIVITY.STALLS_L1D_MISS - CYCLE_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clks) tma_l2_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled due to L2 cache accesses by loads This metric estimates how often the CPU was stalled due to L2 cache accesses by loads. Avoiding cache misses (i.e. L1 misses/L2 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L2_HIT_PS 100% 01tma_l3_bound CacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (CYCLE_ACTIVITY.STALLS_L2_MISS - CYCLE_ACTIVITY.STALLS_L3_MISS) / tma_info_thread_clks tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core. Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS 100% 02tma_l3_hit_latency MemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group 9 * tma_info_system_average_frequency * MEM_LOAD_RETIRED.L3_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited). Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance. Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS. Related metrics: tma_info_bottleneck_memory_latency, tma_mem_latency 100% 00tma_load_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group UOPS_DISPATCHED.PORT_2_3 / (2 * tma_info_core_core_clks) tma_load_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations. Sample with: UOPS_DISPATCHED.PORT_2_3 100% 00tma_lock_latency Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_l1_bound_group (16 * max(0, MEM_INST_RETIRED.LOCK_LOADS - L2_RQSTS.ALL_RFO) + MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES * (10 * L2_RQSTS.RFO_HIT + min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO))) / tma_info_thread_clks tma_lock_latency > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations. Due to the microarchitecture handling of locks; they are classified as L1_Bound regardless of what memory source satisfied them. Sample with: MEM_INST_RETIRED.LOCK_LOADS_PS. Related metrics: tma_store_latency 100% 01tma_lsd FetchBW;LSD;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group (LSD.CYCLES_ACTIVE - LSD.CYCLES_OK) / tma_info_core_core_clks / 2 tma_lsd > 0.15 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 5 > 0.35) This metric represents Core fraction of cycles in which CPU was likely limited due to LSD (Loop Stream Detector) unit This metric represents Core fraction of cycles in which CPU was likely limited due to LSD (Loop Stream Detector) unit. LSD typically does well sustaining Uop supply. However; in some rare cases; optimal uop-delivery could not be reached for small loops whose size (in terms of number of uops) does not suit well the LSD structure 100% 00tma_memory_bound Backend;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group (CYCLE_ACTIVITY.STALLS_MEM_ANY + EXE_ACTIVITY.BOUND_ON_STORES) / (CYCLE_ACTIVITY.STALLS_TOTAL + (EXE_ACTIVITY.1_PORTS_UTIL + tma_retiring * EXE_ACTIVITY.2_PORTS_UTIL) + EXE_ACTIVITY.BOUND_ON_STORES) * tma_backend_bound tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck. Memory Bound estimates fraction of slots where pipeline is likely stalled due to demand load or store instructions. This accounts mainly for (1) non-completed in-flight memory demand loads which coincides with execution units starvation; in addition to (2) cases where stores could impose backpressure on the pipeline when many of them get buffered at the same time (less common out of the two) 100% TopdownL2 00tma_memory_operations Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group tma_light_operations * MEM_INST_RETIRED.ANY / INST_RETIRED.ANY tma_memory_operations > 0.1 & tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring memory operations -- uops for memory load or store accesses 100% 01tma_microcode_sequencer MicroSeq;TopdownL3;tma_L3_group;tma_heavy_operations_group;tma_issueMC;tma_issueMS tma_retiring * tma_info_thread_slots / UOPS_ISSUED.ANY * IDQ.MS_UOPS / tma_info_thread_slots tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1 This metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unit This metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unit. The MS is used for CISC instructions not supported by the default decoders (like repeat move strings; or CPUID); or by microcode assists used to address some operation modes (like in Floating Point assists). These cases can often be avoided. Sample with: IDQ.MS_UOPS. Related metrics: tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_ms_switches 100% 00tma_mite DSBmiss;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group (IDQ.MITE_CYCLES_ANY - IDQ.MITE_CYCLES_OK) / tma_info_core_core_clks / 2 tma_mite > 0.1 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 5 > 0.35) This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline) This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline). This pipeline is used for code that was not pre-cached in the DSB or LSD. For example; inefficiencies due to asymmetric decoders; use of long immediate or LCP can manifest as MITE fetch bandwidth bottleneck. Sample with: FRONTEND_RETIRED.ANY_DSB_MISS 100% 00tma_mite_4wide DSBmiss;FetchBW;TopdownL4;tma_L4_group;tma_mite_group (cpu@IDQ.MITE_UOPS\,cmask\=4@ - cpu@IDQ.MITE_UOPS\,cmask\=5@) / tma_info_thread_clks tma_mite_4wide > 0.05 & (tma_mite > 0.1 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 5 > 0.35)) This metric represents fraction of cycles where (only) 4 uops were delivered by the MITE pipeline 100% 00tma_ms_switches FetchLat;MicroSeq;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueMC;tma_issueMS;tma_issueMV;tma_issueSO 3 * IDQ.MS_SWITCHES / tma_info_thread_clks tma_ms_switches > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS) This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS). Commonly used instructions are optimized for delivery by the DSB (decoded i-cache) or MITE (legacy instruction decode) pipelines. Certain operations cannot be handled natively by the execution pipeline; and must be performed by microcode (small programs injected into the execution stream). Switching to the MS too often can negatively impact performance. The MS is designated to deliver long uop flows required by CISC instructions like CPUID; or uncommon conditions like Floating Point Assists when dealing with Denormals. Sample with: IDQ.MS_SWITCHES. Related metrics: tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_mixing_vectors, tma_serializing_operation 100% 00tma_nop_instructions Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group tma_light_operations * INST_RETIRED.NOP / (tma_retiring * tma_info_thread_slots) tma_nop_instructions > 0.1 & tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring NOP (no op) instructions This metric represents fraction of slots where the CPU was retiring NOP (no op) instructions. Compilers often use NOPs for certain address alignments - e.g. start address of a function or loop body. Sample with: INST_RETIRED.NOP 100% 00tma_other_light_ops Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group max(0, tma_light_operations - (tma_fp_arith + tma_memory_operations + tma_branch_instructions + tma_nop_instructions)) tma_other_light_ops > 0.3 & tma_light_operations > 0.6 This metric represents the remaining light uops fraction the CPU has executed - remaining means not covered by other sibling nodes This metric represents the remaining light uops fraction the CPU has executed - remaining means not covered by other sibling nodes. May undercount due to FMA double counting 100% 01tma_port_0 Compute;TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED.PORT_0 / tma_info_core_core_clks tma_port_0 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch) This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch). Sample with: UOPS_DISPATCHED.PORT_0. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_port_1 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED.PORT_1 / tma_info_core_core_clks tma_port_1 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU). Sample with: UOPS_DISPATCHED.PORT_1. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_port_5 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED.PORT_5 / tma_info_core_core_clks tma_port_5 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 5 ([SNB+] Branches and ALU; [HSW+] ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 5 ([SNB+] Branches and ALU; [HSW+] ALU). Sample with: UOPS_DISPATCHED.PORT_5. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_6, tma_ports_utilized_2 100% 00tma_port_6 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED.PORT_6 / tma_info_core_core_clks tma_port_6 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU). Sample with: UOPS_DISPATCHED.PORT_6. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_ports_utilized_2 100% 00tma_ports_utilization PortsUtil;TopdownL3;tma_L3_group;tma_core_bound_group ((cpu@EXE_ACTIVITY.3_PORTS_UTIL\,umask\=0x80@ + tma_serializing_operation * (CYCLE_ACTIVITY.STALLS_TOTAL - CYCLE_ACTIVITY.STALLS_MEM_ANY) + (EXE_ACTIVITY.1_PORTS_UTIL + tma_retiring * EXE_ACTIVITY.2_PORTS_UTIL)) / tma_info_thread_clks if ARITH.DIVIDER_ACTIVE < CYCLE_ACTIVITY.STALLS_TOTAL - CYCLE_ACTIVITY.STALLS_MEM_ANY else (EXE_ACTIVITY.1_PORTS_UTIL + tma_retiring * EXE_ACTIVITY.2_PORTS_UTIL) / tma_info_thread_clks) tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2) This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related) This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related). Two distinct categories can be attributed into this metric: (1) heavy data-dependency among contiguous instructions would manifest in this metric - such cases are often referred to as low Instruction Level Parallelism (ILP). (2) Contention on some hardware execution unit other than Divider. For example; when there are too many multiply operations 100% 00tma_ports_utilized_0 PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group cpu@EXE_ACTIVITY.3_PORTS_UTIL\,umask\=0x80@ / tma_info_thread_clks + tma_serializing_operation * (CYCLE_ACTIVITY.STALLS_TOTAL - CYCLE_ACTIVITY.STALLS_MEM_ANY) / tma_info_thread_clks tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise). Long-latency instructions like divides may contribute to this metric 100% 00tma_ports_utilized_1 PortsUtil;TopdownL4;tma_L4_group;tma_issueL1;tma_ports_utilization_group EXE_ACTIVITY.1_PORTS_UTIL / tma_info_thread_clks tma_ports_utilized_1 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles where the CPU executed total of 1 uop per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). This can be due to heavy data-dependency among software instructions; or over oversubscribing a particular hardware resource. In some other cases with high 1_Port_Utilized and L1_Bound; this metric can point to L1 data-cache latency bottleneck that may not necessarily manifest with complete execution starvation (due to the short L1 latency e.g. walking a linked list) - looking at the assembly can be helpful. Sample with: EXE_ACTIVITY.1_PORTS_UTIL. Related metrics: tma_l1_bound 100% 00tma_ports_utilized_2 PortsUtil;TopdownL4;tma_L4_group;tma_issue2P;tma_ports_utilization_group EXE_ACTIVITY.2_PORTS_UTIL / tma_info_thread_clks tma_ports_utilized_2 > 0.15 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). Loop Vectorization -most compilers feature auto-Vectorization options today- reduces pressure on the execution ports as multiple elements are calculated with same uop. Sample with: EXE_ACTIVITY.2_PORTS_UTIL. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6 100% 00tma_ports_utilized_3m PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group UOPS_EXECUTED.CYCLES_GE_3 / tma_info_thread_clks tma_ports_utilized_3m > 0.7 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). Sample with: UOPS_EXECUTED.CYCLES_GE_3 100% 00tma_retiring Default;TmaL1;TopdownL1;tma_L1_group topdown\-retiring / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) + 0 * tma_info_thread_slots tma_retiring > 0.7 | tma_heavy_operations > 0.1 This category represents fraction of slots utilized by useful work i.e. issued uops that eventually get retired This category represents fraction of slots utilized by useful work i.e. issued uops that eventually get retired. Ideally; all pipeline slots would be attributed to the Retiring category. Retiring of 100% would indicate the maximum Pipeline_Width throughput was achieved. Maximizing Retiring typically increases the Instructions-per-cycle (see IPC metric). Note that a high Retiring value does not necessary mean there is no room for more performance. For example; Heavy-operations or Microcode Assists are categorized under Retiring. They often indicate suboptimal performance and can often be optimized or avoided. Sample with: UOPS_RETIRED.SLOTS 100% TopdownL1;Default TopdownL1 00tma_serializing_operation PortsUtil;TopdownL5;tma_L5_group;tma_issueSO;tma_ports_utilized_0_group RESOURCE_STALLS.SCOREBOARD / tma_info_thread_clks tma_serializing_operation > 0.1 & (tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))) This metric represents fraction of cycles the CPU issue-pipeline was stalled due to serializing operations This metric represents fraction of cycles the CPU issue-pipeline was stalled due to serializing operations. Instructions like CPUID; WRMSR or LFENCE serialize the out-of-order execution which may limit performance. Sample with: RESOURCE_STALLS.SCOREBOARD. Related metrics: tma_ms_switches 100% 00tma_slow_pause TopdownL6;tma_L6_group;tma_serializing_operation_group 140 * MISC_RETIRED.PAUSE_INST / tma_info_thread_clks tma_slow_pause > 0.05 & (tma_serializing_operation > 0.1 & (tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)))) This metric represents fraction of cycles the CPU was stalled due to PAUSE Instructions This metric represents fraction of cycles the CPU was stalled due to PAUSE Instructions. Sample with: MISC_RETIRED.PAUSE_INST 100% 00tma_split_loads TopdownL4;tma_L4_group;tma_l1_bound_group tma_info_memory_load_miss_real_latency * LD_BLOCKS.NO_SR / tma_info_thread_clks tma_split_loads > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary. Sample with: MEM_INST_RETIRED.SPLIT_LOADS_PS 100% 00tma_split_stores TopdownL4;tma_L4_group;tma_issueSpSt;tma_store_bound_group MEM_INST_RETIRED.SPLIT_STORES / tma_info_core_core_clks tma_split_stores > 0.2 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents rate of split store accesses This metric represents rate of split store accesses. Consider aligning your data to the 64-byte cache line granularity. Sample with: MEM_INST_RETIRED.SPLIT_STORES_PS. Related metrics: tma_port_4 100% 02tma_sq_full MemoryBW;Offcore;TopdownL4;tma_L4_group;tma_issueBW;tma_l3_bound_group L1D_PEND_MISS.L2_STALL / tma_info_thread_clks tma_sq_full > 0.3 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors) This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors). Related metrics: tma_fb_full, tma_info_bottleneck_memory_bandwidth, tma_info_system_dram_bw_use, tma_mem_bandwidth 100% 00tma_store_fwd_blk TopdownL4;tma_L4_group;tma_l1_bound_group 13 * LD_BLOCKS.STORE_FORWARD / tma_info_thread_clks tma_store_fwd_blk > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates fraction of cycles when the memory subsystem had loads blocked since they could not forward data from earlier (in program order) overlapping stores This metric roughly estimates fraction of cycles when the memory subsystem had loads blocked since they could not forward data from earlier (in program order) overlapping stores. To streamline memory operations in the pipeline; a load can avoid waiting for memory if a prior in-flight store is writing the data that the load wants to read (store forwarding process). However; in some cases the load may be blocked for a significant time pending the store forward. For example; when the prior store is writing a smaller region than the load is reading 100% 02tma_store_latency MemoryLat;Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_issueSL;tma_store_bound_group (L2_RQSTS.RFO_HIT * 10 * (1 - MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES) + (1 - MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES) * min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO)) / tma_info_thread_clks tma_store_latency > 0.1 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles the CPU spent handling L1D store misses This metric estimates fraction of cycles the CPU spent handling L1D store misses. Store accesses usually less impact out-of-order core performance; however; holding resources for longer time can lead into undesired implications (e.g. contention on L1D fill-buffer entries - see FB_Full). Related metrics: tma_fb_full, tma_lock_latency 100% 00tma_store_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group (UOPS_DISPATCHED.PORT_4_9 + UOPS_DISPATCHED.PORT_7_8) / (4 * tma_info_core_core_clks) tma_store_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port for Store operations This metric represents Core fraction of cycles CPU dispatched uops on execution port for Store operations. Sample with: UOPS_DISPATCHED.PORT_7_8 100% 00tma_streaming_stores MemoryBW;Offcore;TopdownL4;tma_L4_group;tma_issueSmSt;tma_store_bound_group 9 * OCR.STREAMING_WR.ANY_RESPONSE / tma_info_thread_clks tma_streaming_stores > 0.2 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates how often CPU was stalled due to Streaming store memory accesses; Streaming store optimize out a read request required by RFO stores This metric estimates how often CPU was stalled due to Streaming store memory accesses; Streaming store optimize out a read request required by RFO stores. Even though store accesses do not typically stall out-of-order CPUs; there are few cases where stores can lead to actual stalls. This metric will be flagged should Streaming stores be a bottleneck. Sample with: OCR.STREAMING_WR.ANY_RESPONSE. Related metrics: tma_fb_full 100% 00tma_unknown_branches BigFoot;FetchLat;TopdownL4;tma_L4_group;tma_branch_resteers_group 10 * BACLEARS.ANY / tma_info_thread_clks tma_unknown_branches > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)) This metric represents fraction of cycles the CPU was stalled due to new branch address clears This metric represents fraction of cycles the CPU was stalled due to new branch address clears. These are fetched branches the Branch Prediction Unit was unable to recognize (e.g. first time the branch is fetched or hitting BTB capacity limit). Sample with: BACLEARS.ANY 100% 00dtlb_2nd_level_2mb_large_page_load_mpi DTLB_LOAD_MISSES.WALK_COMPLETED_2M_4M / INST_RETIRED.ANY Ratio of number of completed page walks (for 2 megabyte page sizes) caused by demand data loads to the total number of completed instructions Ratio of number of completed page walks (for 2 megabyte page sizes) caused by demand data loads to the total number of completed instructions. This implies it missed in the Data Translation Lookaside Buffer (DTLB) and further levels of TLB 1per_instr 00dtlb_2nd_level_load_mpi DTLB_LOAD_MISSES.WALK_COMPLETED / INST_RETIRED.ANY Ratio of number of completed page walks (for all page sizes) caused by demand data loads to the total number of completed instructions Ratio of number of completed page walks (for all page sizes) caused by demand data loads to the total number of completed instructions. This implies it missed in the DTLB and further levels of TLB 1per_instr 00dtlb_2nd_level_store_mpi DTLB_STORE_MISSES.WALK_COMPLETED / INST_RETIRED.ANY Ratio of number of completed page walks (for all page sizes) caused by demand data stores to the total number of completed instructions Ratio of number of completed page walks (for all page sizes) caused by demand data stores to the total number of completed instructions. This implies it missed in the DTLB and further levels of TLB 1per_instr 00io_bandwidth_write (UNC_CHA_TOR_INSERTS.IO_HIT_ITOM + UNC_CHA_TOR_INSERTS.IO_MISS_ITOM + UNC_CHA_TOR_INSERTS.IO_HIT_ITOMCACHENEAR + UNC_CHA_TOR_INSERTS.IO_MISS_ITOMCACHENEAR) * 64 / 1e6 / duration_time Bandwidth of IO writes that are initiated by end device controllers that are writing memory to the CPU 1MB/s 00itlb_2nd_level_large_page_mpi ITLB_MISSES.WALK_COMPLETED_2M_4M / INST_RETIRED.ANY Ratio of number of completed page walks (for 2 megabyte and 4 megabyte page sizes) caused by a code fetch to the total number of completed instructions Ratio of number of completed page walks (for 2 megabyte and 4 megabyte page sizes) caused by a code fetch to the total number of completed instructions. This implies it missed in the Instruction Translation Lookaside Buffer (ITLB) and further levels of TLB 1per_instr 00itlb_2nd_level_mpi ITLB_MISSES.WALK_COMPLETED / INST_RETIRED.ANY Ratio of number of completed page walks (for all page sizes) caused by a code fetch to the total number of completed instructions Ratio of number of completed page walks (for all page sizes) caused by a code fetch to the total number of completed instructions. This implies it missed in the ITLB (Instruction TLB) and further levels of TLB 1per_instr 00llc_code_read_mpi_demand_plus_prefetch (UNC_CHA_TOR_INSERTS.IA_MISS_CRD + UNC_CHA_TOR_INSERTS.IA_MISS_CRD_PREF) / INST_RETIRED.ANY Ratio of number of code read requests missing last level core cache (includes demand w/ prefetches) to the total number of completed instructions 1per_instr 00llc_demand_data_read_miss_latency 1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD / UNC_CHA_TOR_INSERTS.IA_MISS_DRD) / (UNC_CHA_CLOCKTICKS / (source_count(UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD) * #num_packages)) * duration_time Average latency of a last level cache (LLC) demand data read miss (read memory access) in nano seconds 1ns 00llc_demand_data_read_miss_latency_for_local_requests 1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_LOCAL / UNC_CHA_TOR_INSERTS.IA_MISS_DRD_LOCAL) / (UNC_CHA_CLOCKTICKS / (source_count(UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_LOCAL) * #num_packages)) * duration_time Average latency of a last level cache (LLC) demand data read miss (read memory access) addressed to local memory in nano seconds 1ns 00llc_demand_data_read_miss_latency_for_remote_requests 1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_REMOTE / UNC_CHA_TOR_INSERTS.IA_MISS_DRD_REMOTE) / (UNC_CHA_CLOCKTICKS / (source_count(UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_REMOTE) * #num_packages)) * duration_time Average latency of a last level cache (LLC) demand data read miss (read memory access) addressed to remote memory in nano seconds 1ns 00llc_demand_data_read_miss_to_pmem_latency 1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_PMM / UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PMM) / (UNC_CHA_CLOCKTICKS / (source_count(UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_PMM) * #num_packages)) * duration_time Average latency of a last level cache (LLC) demand data read miss (read memory access) addressed to Intel(R) Optane(TM) Persistent Memory(PMEM) in nano seconds 1ns 00llc_miss_remote_memory_bandwidth_write UNC_CHA_REQUESTS.WRITES_REMOTE * 64 / 1e6 / duration_time Bandwidth (MB/sec) of write requests that miss the last level cache (LLC) and go to remote memory 1MB/s 00memory_extra_write_bw_due_to_directory_updates (UNC_CHA_DIR_UPDATE.HA + UNC_CHA_DIR_UPDATE.TOR + UNC_M2M_DIRECTORY_UPDATE.ANY) * 64 / 1e6 / duration_time Memory write bandwidth (MB/sec) caused by directory updates; includes DDR and Intel(R) Optane(TM) Persistent Memory(PMEM) 1MB/s 00numa_reads_addressed_to_local_dram (UNC_CHA_TOR_INSERTS.IA_MISS_DRD_LOCAL + UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PREF_LOCAL) / (UNC_CHA_TOR_INSERTS.IA_MISS_DRD_LOCAL + UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PREF_LOCAL + UNC_CHA_TOR_INSERTS.IA_MISS_DRD_REMOTE + UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PREF_REMOTE) Memory read that miss the last level cache (LLC) addressed to local DRAM as a percentage of total memory read accesses, does not include LLC prefetches 100% 00numa_reads_addressed_to_remote_dram (UNC_CHA_TOR_INSERTS.IA_MISS_DRD_REMOTE + UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PREF_REMOTE) / (UNC_CHA_TOR_INSERTS.IA_MISS_DRD_LOCAL + UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PREF_LOCAL + UNC_CHA_TOR_INSERTS.IA_MISS_DRD_REMOTE + UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PREF_REMOTE) Memory reads that miss the last level cache (LLC) addressed to remote DRAM as a percentage of total memory read accesses, does not include LLC prefetches 100% 00tma_contested_accesses DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group (44 * tma_info_system_average_frequency * (MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM * (OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM / (OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM + OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD))) + 43.5 * tma_info_system_average_frequency * MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS_PS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_data_sharing Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group 43.5 * tma_info_system_average_frequency * (MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM * (1 - OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM / (OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM + OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD))) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT_PS. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_false_sharing DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group 48 * tma_info_system_average_frequency * OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM / tma_info_thread_clks tma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates how often CPU was handling synchronizations due to False Sharing This metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache 100% 00tma_info_bottleneck_memory_data_tlbs Mem;MemoryTLB;Offcore;tma_issueTLB 100 * tma_memory_bound * (tma_l1_bound / max(tma_memory_bound, tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_dtlb_load / max(tma_l1_bound, tma_4k_aliasing + tma_dtlb_load + tma_fb_full + tma_lock_latency + tma_split_loads + tma_store_fwd_blk)) + tma_store_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_dtlb_store / (tma_dtlb_store + tma_false_sharing + tma_split_stores + tma_store_latency + tma_streaming_stores))) tma_info_bottleneck_memory_data_tlbs > 20 Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs) Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs). Related metrics: tma_dtlb_load, tma_dtlb_store 01tma_info_system_io_read_bw IoBW;Mem;Server;SoC (UNC_CHA_TOR_INSERTS.IO_HIT_ITOM + UNC_CHA_TOR_INSERTS.IO_MISS_ITOM + UNC_CHA_TOR_INSERTS.IO_HIT_ITOMCACHENEAR + UNC_CHA_TOR_INSERTS.IO_MISS_ITOMCACHENEAR) * 64 / 1e9 / duration_time Average IO (network or disk) Bandwidth Use for Reads [GB / sec] 00tma_info_system_io_write_bw IoBW;Mem;Server;SoC UNC_CHA_TOR_INSERTS.IO_PCIRDCUR * 64 / 1e9 / duration_time Average IO (network or disk) Bandwidth Use for Writes [GB / sec] 00tma_info_system_mem_dram_read_latency Mem;MemoryLat;Server;SoC 1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_DDR / UNC_CHA_TOR_INSERTS.IA_MISS_DRD_DDR) / cha_0@event\=0x0@ Average latency of data read request to external DRAM memory [in nanoseconds] Average latency of data read request to external DRAM memory [in nanoseconds]. Accounts for demand loads and L1/L2 data-read prefetches 00tma_info_system_mem_pmm_read_latency Mem;MemoryLat;Server;SoC (1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_PMM / UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PMM) / cha_0@event\=0x0@ if #has_pmem > 0 else 0) Average latency of data read request to external 3D X-Point memory [in nanoseconds] Average latency of data read request to external 3D X-Point memory [in nanoseconds]. Accounts for demand loads and L1/L2 data-read prefetches 00tma_l3_hit_latency MemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group 19 * tma_info_system_average_frequency * MEM_LOAD_RETIRED.L3_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited). Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance. Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS. Related metrics: tma_info_bottleneck_memory_latency, tma_mem_latency 100% 00tma_local_dram Server;TopdownL5;tma_L5_group;tma_mem_latency_group 43.5 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_local_dram > 0.1 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric estimates fraction of cycles while the memory subsystem was handling loads from local memory This metric estimates fraction of cycles while the memory subsystem was handling loads from local memory. Caching will improve the latency and increase performance. Sample with: MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM_PS 100% 00tma_pmm_bound MemoryBound;Server;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (((1 - ((19 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS)) + 10 * (MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS))) / (19 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS)) + 10 * (MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS)) + (25 * (MEM_LOAD_RETIRED.LOCAL_PMM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) if #has_pmem > 0 else 0) + 33 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_PMM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) if #has_pmem > 0 else 0))) if #has_pmem > 0 else 0)) * (CYCLE_ACTIVITY.STALLS_L3_MISS / tma_info_thread_clks + (CYCLE_ACTIVITY.STALLS_L1D_MISS - CYCLE_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clks - tma_l2_bound) if 1e6 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_PMM + MEM_LOAD_RETIRED.LOCAL_PMM) > MEM_LOAD_RETIRED.L1_MISS else 0) if #has_pmem > 0 else 0) tma_pmm_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric roughly estimates (based on idle latencies) how often the CPU was stalled on accesses to external 3D-Xpoint (Crystal Ridge, a.k.a This metric roughly estimates (based on idle latencies) how often the CPU was stalled on accesses to external 3D-Xpoint (Crystal Ridge, a.k.a. IXP) memory by loads, PMM stands for Persistent Memory Module 100% 00tma_remote_cache Offcore;Server;Snoop;TopdownL5;tma_L5_group;tma_issueSyncxn;tma_mem_latency_group (97 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM + 97 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_remote_cache > 0.05 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric estimates fraction of cycles while the memory subsystem was handling loads from remote cache in other sockets including synchronizations issues This metric estimates fraction of cycles while the memory subsystem was handling loads from remote cache in other sockets including synchronizations issues. This is caused often due to non-optimal NUMA allocations. #link to NUMA article. Sample with: MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM_PS;MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD_PS. Related metrics: tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_machine_clears 100% 00tma_remote_dram Server;Snoop;TopdownL5;tma_L5_group;tma_mem_latency_group 108 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_remote_dram > 0.1 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric estimates fraction of cycles while the memory subsystem was handling loads from remote memory This metric estimates fraction of cycles while the memory subsystem was handling loads from remote memory. This is caused often due to non-optimal NUMA allocations. #link to NUMA article. Sample with: MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM_PS 100% 00tma_slow_pause TopdownL6;tma_L6_group;tma_serializing_operation_group 37 * MISC_RETIRED.PAUSE_INST / tma_info_thread_clks tma_slow_pause > 0.05 & (tma_serializing_operation > 0.1 & (tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)))) This metric represents fraction of cycles the CPU was stalled due to PAUSE Instructions This metric represents fraction of cycles the CPU was stalled due to PAUSE Instructions. Sample with: MISC_RETIRED.PAUSE_INST 100% 00tma_alu_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group (UOPS_DISPATCHED_PORT.PORT_0 + UOPS_DISPATCHED_PORT.PORT_1 + UOPS_DISPATCHED_PORT.PORT_5) / (3 * tma_info_core_core_clks) tma_alu_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution ports for ALU operations 100% 02tma_contested_accesses DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group (60 * (MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.LLC_MISS))) + 43 * (MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.LLC_MISS)))) / tma_info_thread_clks tma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS_PS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_data_sharing Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group 43 * (MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.LLC_MISS))) / tma_info_thread_clks tma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT_PS. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_dram_bound MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (1 - MEM_LOAD_UOPS_RETIRED.LLC_HIT / (MEM_LOAD_UOPS_RETIRED.LLC_HIT + 7 * MEM_LOAD_UOPS_RETIRED.LLC_MISS)) * CYCLE_ACTIVITY.STALLS_L2_PENDING / tma_info_thread_clks tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L3_MISS_PS 100% 03tma_dtlb_load MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_group (7 * DTLB_LOAD_MISSES.STLB_HIT + DTLB_LOAD_MISSES.WALK_DURATION) / tma_info_thread_clks tma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_UOPS_RETIRED.STLB_MISS_LOADS_PS. Related metrics: tma_dtlb_store 100% 00tma_dtlb_store MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_store_bound_group (7 * DTLB_STORE_MISSES.STLB_HIT + DTLB_STORE_MISSES.WALK_DURATION) / tma_info_thread_clks tma_dtlb_store > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses This metric roughly estimates the fraction of cycles spent handling first-level data TLB store misses. As with ordinary data caching; focus on improving data locality and reducing working-set size to reduce DTLB overhead. Additionally; consider using profile-guided optimization (PGO) to collocate frequently-used data on the same page. Try using larger page sizes for large amounts of frequently-used data. Sample with: MEM_UOPS_RETIRED.STLB_MISS_STORES_PS. Related metrics: tma_dtlb_load 100% 00tma_false_sharing DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group 60 * OFFCORE_RESPONSE.DEMAND_RFO.LLC_HIT.HITM_OTHER_CORE / tma_info_thread_clks tma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates how often CPU was handling synchronizations due to False Sharing This metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache 100% 00tma_fp_scalar Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P (FP_COMP_OPS_EXE.SSE_SCALAR_SINGLE + FP_COMP_OPS_EXE.SSE_SCALAR_DOUBLE) / UOPS_EXECUTED.THREAD tma_fp_scalar > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6) This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired. May overcount due to FMA double counting. Related metrics: tma_fp_vector, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P (FP_COMP_OPS_EXE.SSE_PACKED_DOUBLE + FP_COMP_OPS_EXE.SSE_PACKED_SINGLE + SIMD_FP_256.PACKED_SINGLE + SIMD_FP_256.PACKED_DOUBLE) / UOPS_EXECUTED.THREAD tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6) This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_icache_misses BigFoot;FetchLat;IcMiss;TopdownL3;tma_L3_group;tma_fetch_latency_group ICACHE.IFETCH_STALL / tma_info_thread_clks - tma_itlb_misses tma_icache_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles the CPU was stalled due to instruction cache misses 100% 00tma_info_core_flopc Flops;Ret (FP_COMP_OPS_EXE.SSE_SCALAR_SINGLE + FP_COMP_OPS_EXE.SSE_SCALAR_DOUBLE + 2 * FP_COMP_OPS_EXE.SSE_PACKED_DOUBLE + 4 * (FP_COMP_OPS_EXE.SSE_PACKED_SINGLE + SIMD_FP_256.PACKED_DOUBLE) + 8 * SIMD_FP_256.PACKED_SINGLE) / tma_info_core_core_clks Floating Point Operations Per Cycle 00tma_info_inst_mix_iparith Flops;InsType 1 / (tma_fp_scalar + tma_fp_vector) tma_info_inst_mix_iparith < 10 Instructions per FP Arithmetic instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic instruction (lower number means higher occurrence rate). May undercount due to FMA double counting. Approximated prior to BDW 00tma_info_memory_l3mpki CacheMisses;Mem 1e3 * MEM_LOAD_UOPS_RETIRED.LLC_MISS / INST_RETIRED.ANY L3 cache true misses per kilo instruction for retired demand loads 00tma_info_system_gflops Cor;Flops;HPC (FP_COMP_OPS_EXE.SSE_SCALAR_SINGLE + FP_COMP_OPS_EXE.SSE_SCALAR_DOUBLE + 2 * FP_COMP_OPS_EXE.SSE_PACKED_DOUBLE + 4 * (FP_COMP_OPS_EXE.SSE_PACKED_SINGLE + SIMD_FP_256.PACKED_DOUBLE) + 8 * SIMD_FP_256.PACKED_SINGLE) / 1e9 / duration_time Giga Floating Point Operations Per Second Giga Floating Point Operations Per Second. Aggregate across all supported options of: FP precisions, scalar and vector instructions, vector-width and AMX engine 00tma_itlb_misses BigFoot;FetchLat;MemoryTLB;TopdownL3;tma_L3_group;tma_fetch_latency_group (12 * ITLB_MISSES.STLB_HIT + ITLB_MISSES.WALK_DURATION) / tma_info_thread_clks tma_itlb_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses. Sample with: ITLB_MISSES.WALK_COMPLETED 100% 00tma_l3_bound CacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group MEM_LOAD_UOPS_RETIRED.LLC_HIT / (MEM_LOAD_UOPS_RETIRED.LLC_HIT + 7 * MEM_LOAD_UOPS_RETIRED.LLC_MISS) * CYCLE_ACTIVITY.STALLS_L2_PENDING / tma_info_thread_clks tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core. Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L3_HIT_PS 100% 03tma_l3_hit_latency MemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group 29 * (MEM_LOAD_UOPS_RETIRED.LLC_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_RETIRED.LLC_MISS))) / tma_info_thread_clks tma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited). Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance. Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_UOPS_RETIRED.L3_HIT_PS. Related metrics: tma_mem_latency 100% 01tma_load_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group (UOPS_DISPATCHED_PORT.PORT_2 + UOPS_DISPATCHED_PORT.PORT_3 - UOPS_DISPATCHED_PORT.PORT_4) / (2 * tma_info_core_core_clks) tma_load_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations. Sample with: UOPS_DISPATCHED.PORT_2_3 100% 02tma_memory_bound Backend;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group (min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.STALLS_LDM_PENDING) + RESOURCE_STALLS.SB) / (min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.CYCLES_NO_EXECUTE) + UOPS_EXECUTED.CYCLES_GE_1_UOP_EXEC - (UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC if tma_info_thread_ipc > 1.8 else UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC) - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB) * tma_backend_bound tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck. Memory Bound estimates fraction of slots where pipeline is likely stalled due to demand load or store instructions. This accounts mainly for (1) non-completed in-flight memory demand loads which coincides with execution units starvation; in addition to (2) cases where stores could impose backpressure on the pipeline when many of them get buffered at the same time (less common out of the two) 100% TopdownL2 01tma_ports_utilization PortsUtil;TopdownL3;tma_L3_group;tma_core_bound_group (min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.CYCLES_NO_EXECUTE) + UOPS_EXECUTED.CYCLES_GE_1_UOP_EXEC - (UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC if tma_info_thread_ipc > 1.8 else UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC) - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB - RESOURCE_STALLS.SB - min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.STALLS_LDM_PENDING)) / tma_info_thread_clks tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2) This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related) This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related). Two distinct categories can be attributed into this metric: (1) heavy data-dependency among contiguous instructions would manifest in this metric - such cases are often referred to as low Instruction Level Parallelism (ILP). (2) Contention on some hardware execution unit other than Divider. For example; when there are too many multiply operations 100% 01tma_ports_utilized_2 PortsUtil;TopdownL4;tma_L4_group;tma_issue2P;tma_ports_utilization_group ((cpu@UOPS_EXECUTED.CORE\,cmask\=2@ - cpu@UOPS_EXECUTED.CORE\,cmask\=3@) / 2 if #SMT_on else (UOPS_EXECUTED.CYCLES_GE_2_UOPS_EXEC - UOPS_EXECUTED.CYCLES_GE_3_UOPS_EXEC) / tma_info_core_core_clks) tma_ports_utilized_2 > 0.15 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). Loop Vectorization -most compilers feature auto-Vectorization options today- reduces pressure on the execution ports as multiple elements are calculated with same uop. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6 100% 00tma_split_loads TopdownL4;tma_L4_group;tma_l1_bound_group 13 * LD_BLOCKS.NO_SR / tma_info_thread_clks tma_split_loads > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary This metric estimates fraction of cycles handling memory load split accesses - load that cross 64-byte cache line boundary. Sample with: MEM_UOPS_RETIRED.SPLIT_LOADS_PS 100% 01tma_x87_use Compute;TopdownL4;tma_L4_group;tma_fp_arith_group UOPS_RETIRED.RETIRE_SLOTS * FP_COMP_OPS_EXE.X87 / UOPS_EXECUTED.THREAD tma_x87_use > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6) This metric serves as an approximation of legacy x87 usage This metric serves as an approximation of legacy x87 usage. It accounts for instructions beyond X87 FP arithmetic operations; hence may be used as a thermometer to avoid X87 high usage and preferably upgrade to modern ISA. See Tip under Tuning Hint 100% 00tma_contested_accesses DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group (60 * (MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_LLC_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_FWD))) + 43 * (MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_LLC_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_FWD)))) / tma_info_thread_clks tma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS_PS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_data_sharing Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group 43 * (MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_LLC_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_FWD))) / tma_info_thread_clks tma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT_PS. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_l3_hit_latency MemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group 41 * (MEM_LOAD_UOPS_RETIRED.LLC_HIT * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_LLC_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_FWD))) / tma_info_thread_clks tma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited). Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance. Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_UOPS_RETIRED.L3_HIT_PS. Related metrics: tma_mem_latency 100% 01tma_local_dram Server;TopdownL5;tma_L5_group;tma_mem_latency_group 200 * (MEM_LOAD_UOPS_LLC_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_LLC_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_FWD))) / tma_info_thread_clks tma_local_dram > 0.1 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric estimates fraction of cycles while the memory subsystem was handling loads from local memory This metric estimates fraction of cycles while the memory subsystem was handling loads from local memory. Caching will improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_L3_MISS_RETIRED.LOCAL_DRAM_PS 100% 01tma_remote_cache Offcore;Server;Snoop;TopdownL5;tma_L5_group;tma_issueSyncxn;tma_mem_latency_group (200 * (MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_HITM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_LLC_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_FWD))) + 180 * (MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_FWD * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_LLC_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_FWD)))) / tma_info_thread_clks tma_remote_cache > 0.05 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric estimates fraction of cycles while the memory subsystem was handling loads from remote cache in other sockets including synchronizations issues This metric estimates fraction of cycles while the memory subsystem was handling loads from remote cache in other sockets including synchronizations issues. This is caused often due to non-optimal NUMA allocations. #link to NUMA article. Sample with: MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_HITM_PS;MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_FWD_PS. Related metrics: tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_machine_clears 100% 01tma_remote_dram Server;Snoop;TopdownL5;tma_L5_group;tma_mem_latency_group 310 * (MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_UOPS_RETIRED.HIT_LFB / (MEM_LOAD_UOPS_RETIRED.L2_HIT + MEM_LOAD_UOPS_RETIRED.LLC_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HIT + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_HITM + MEM_LOAD_UOPS_LLC_HIT_RETIRED.XSNP_MISS + MEM_LOAD_UOPS_LLC_MISS_RETIRED.LOCAL_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_DRAM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_HITM + MEM_LOAD_UOPS_LLC_MISS_RETIRED.REMOTE_FWD))) / tma_info_thread_clks tma_remote_dram > 0.1 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric estimates fraction of cycles while the memory subsystem was handling loads from remote memory This metric estimates fraction of cycles while the memory subsystem was handling loads from remote memory. This is caused often due to non-optimal NUMA allocations. #link to NUMA article. Sample with: MEM_LOAD_UOPS_L3_MISS_RETIRED.REMOTE_DRAM_PS 100% 01tma_dsb_switches DSBmiss;FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFB DSB2MITE_SWITCHES.PENALTY_CYCLES / tma_info_thread_clks tma_dsb_switches > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines This metric represents fraction of cycles the CPU was stalled due to switches from DSB to MITE pipelines. The DSB (decoded i-cache) is a Uop Cache where the front-end directly delivers Uops (micro operations) avoiding heavy x86 decoding. The DSB pipeline has shorter latency and delivered higher bandwidth than the MITE (legacy instruction decode pipeline). Switching between the two pipelines can cause penalties hence this metric measures the exposed penalty. Related metrics: tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_lcp 100% 00tma_dtlb_load MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_group (7 * DTLB_LOAD_MISSES.STLB_HIT + DTLB_LOAD_MISSES.WALK_DURATION) / tma_info_thread_clks tma_dtlb_load > 0.1 This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_UOPS_RETIRED.STLB_MISS_LOADS_PS. Related metrics: tma_dtlb_store 100% 00tma_fetch_bandwidth FetchBW;Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group;tma_issueFB tma_frontend_bound - tma_fetch_latency tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 4 > 0.35 This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues. For example; inefficiencies at the instruction decoders; or restrictions for caching in the DSB (decoded uops cache) are categorized under Fetch Bandwidth. In such cases; the Frontend typically delivers suboptimal amount of uops to the Backend. Related metrics: tma_dsb_switches, tma_info_frontend_dsb_coverage, tma_lcp 100% TopdownL2 00tma_fp_scalar Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P (FP_COMP_OPS_EXE.SSE_SCALAR_SINGLE + FP_COMP_OPS_EXE.SSE_SCALAR_DOUBLE) / UOPS_DISPATCHED.THREAD tma_fp_scalar > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6) This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired. May overcount due to FMA double counting. Related metrics: tma_fp_vector, tma_fp_vector_512b, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P (FP_COMP_OPS_EXE.SSE_PACKED_DOUBLE + FP_COMP_OPS_EXE.SSE_PACKED_SINGLE + SIMD_FP_256.PACKED_SINGLE + SIMD_FP_256.PACKED_DOUBLE) / UOPS_DISPATCHED.THREAD tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6) This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector_512b, tma_port_6, tma_ports_utilized_2 100% 00tma_info_core_ilp Backend;Cor;Pipeline;PortsUtil UOPS_DISPATCHED.THREAD / (cpu@UOPS_DISPATCHED.CORE\,cmask\=1@ / 2 if #SMT_on else cpu@UOPS_DISPATCHED.CORE\,cmask\=1@) Instruction-Level-Parallelism (average number of uops executed when there is execution) per-core 00tma_info_frontend_dsb_coverage DSB;Fed;FetchBW;tma_issueFB IDQ.DSB_UOPS / (IDQ.DSB_UOPS + LSD.UOPS + IDQ.MITE_UOPS + IDQ.MS_UOPS) tma_info_frontend_dsb_coverage < 0.7 & tma_info_thread_ipc / 4 > 0.35 Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache) Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache). Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_lcp 00tma_info_system_dram_bw_use HPC;Mem;MemoryBW;SoC;tma_issueBW 64 * (UNC_M_CAS_COUNT.RD + UNC_M_CAS_COUNT.WR) / 1e9 / duration_time Average external Memory Bandwidth Use for reads and writes [GB / sec] Average external Memory Bandwidth Use for reads and writes [GB / sec]. Related metrics: tma_mem_bandwidth 00tma_info_thread_execute_per_issue Cor;Pipeline UOPS_DISPATCHED.THREAD / UOPS_ISSUED.ANY The ratio of Executed- by Issued-Uops The ratio of Executed- by Issued-Uops. Ratio > 1 suggests high rate of uop micro-fusions. Ratio < 1 suggest high rate of "execute" at rename stage 00tma_lcp FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFB ILD_STALL.LCP / tma_info_thread_clks tma_lcp > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs) This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs). Using proper compiler flags or Intel Compiler by default will certainly avoid this. #Link: Optimization Guide about LCP BKMs. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_frontend_dsb_coverage 100% 00tma_machine_clears BadSpec;MachineClears;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueMC;tma_issueSyncxn tma_bad_speculation - tma_branch_mispredicts tma_machine_clears > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of slots the CPU has wasted due to Machine Clears This metric represents fraction of slots the CPU has wasted due to Machine Clears. These slots are either wasted by uops fetched prior to the clear; or stalls the out-of-order portion of the machine needs to recover its state after the clear. For example; this can happen due to memory ordering Nukes (e.g. Memory Disambiguation) or Self-Modifying-Code (SMC) nukes. Sample with: MACHINE_CLEARS.COUNT. Related metrics: tma_clears_resteers, tma_l1_bound, tma_microcode_sequencer, tma_ms_switches, tma_remote_cache 100% TopdownL2 01tma_mem_bandwidth MemoryBW;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueBW min(CPU_CLK_UNHALTED.THREAD, cpu@OFFCORE_REQUESTS_OUTSTANDING.ALL_DATA_RD\,cmask\=6@) / tma_info_thread_clks tma_mem_bandwidth > 0.2 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory (DRAM) This metric estimates fraction of cycles where the core's performance was likely hurt due to approaching bandwidth limits of external memory (DRAM). The underlying heuristic assumes that a similar off-core traffic is generated by all IA cores. This metric does not aggregate non-data-read requests by this logical processor; requests from other IA Logical Processors/Physical Cores/sockets; or other non-IA devices like GPU; hence the maximum external memory bandwidth limits may or may not be approached when this metric is flagged (see Uncore counters for that). Related metrics: tma_info_system_dram_bw_use 100% 00tma_mem_latency MemoryLat;Offcore;TopdownL4;tma_L4_group;tma_dram_bound_group;tma_issueLat min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DATA_RD) / tma_info_thread_clks - tma_mem_bandwidth tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory (DRAM) This metric estimates fraction of cycles where the performance was likely hurt due to latency from external memory (DRAM). This metric does not aggregate requests from other Logical Processors/Physical Cores/sockets (see Uncore counters for that). Related metrics: 100% 00tma_memory_bound Backend;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group (min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.STALLS_L1D_PENDING) + RESOURCE_STALLS.SB) / (min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.CYCLES_NO_DISPATCH) + cpu@UOPS_DISPATCHED.THREAD\,cmask\=1@ - (cpu@UOPS_DISPATCHED.THREAD\,cmask\=3@ if tma_info_thread_ipc > 1.8 else cpu@UOPS_DISPATCHED.THREAD\,cmask\=2@) - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB) * tma_backend_bound tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck. Memory Bound estimates fraction of slots where pipeline is likely stalled due to demand load or store instructions. This accounts mainly for (1) non-completed in-flight memory demand loads which coincides with execution units starvation; in addition to (2) cases where stores could impose backpressure on the pipeline when many of them get buffered at the same time (less common out of the two) 100% TopdownL2 01tma_ports_utilization PortsUtil;TopdownL3;tma_L3_group;tma_core_bound_group (min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.CYCLES_NO_DISPATCH) + cpu@UOPS_DISPATCHED.THREAD\,cmask\=1@ - (cpu@UOPS_DISPATCHED.THREAD\,cmask\=3@ if tma_info_thread_ipc > 1.8 else cpu@UOPS_DISPATCHED.THREAD\,cmask\=2@) - (RS_EVENTS.EMPTY_CYCLES if tma_fetch_latency > 0.1 else 0) + RESOURCE_STALLS.SB - RESOURCE_STALLS.SB - min(CPU_CLK_UNHALTED.THREAD, CYCLE_ACTIVITY.STALLS_L1D_PENDING)) / tma_info_thread_clks tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2) This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related) This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related). Two distinct categories can be attributed into this metric: (1) heavy data-dependency among contiguous instructions would manifest in this metric - such cases are often referred to as low Instruction Level Parallelism (ILP). (2) Contention on some hardware execution unit other than Divider. For example; when there are too many multiply operations 100% 01tma_x87_use Compute;TopdownL4;tma_L4_group;tma_fp_arith_group UOPS_RETIRED.RETIRE_SLOTS * FP_COMP_OPS_EXE.X87 / UOPS_DISPATCHED.THREAD tma_x87_use > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6) This metric serves as an approximation of legacy x87 usage This metric serves as an approximation of legacy x87 usage. It accounts for instructions beyond X87 FP arithmetic operations; hence may be used as a thermometer to avoid X87 high usage and preferably upgrade to modern ISA. See Tip under Tuning Hint 100% 00tma_info_system_mem_read_latency Mem;MemoryLat;SoC (UNC_ARB_TRK_OCCUPANCY.RD + UNC_ARB_DAT_OCCUPANCY.RD) / UNC_ARB_TRK_REQUESTS.RD Average latency of data read request to external memory (in nanoseconds) Average latency of data read request to external memory (in nanoseconds). Accounts for demand loads and L1/L2 prefetches. ([RKL+]memory-controller only) 00tma_info_system_mem_request_latency Mem;SoC (UNC_ARB_TRK_OCCUPANCY.ALL + UNC_ARB_DAT_OCCUPANCY.RD) / UNC_ARB_TRK_REQUESTS.ALL Average latency of all requests to external memory (in Uncore cycles) 00tma_dram_bound MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (1 - MEM_LOAD_UOPS_RETIRED.LLC_HIT / (MEM_LOAD_UOPS_RETIRED.LLC_HIT + 7 * MEM_LOAD_UOPS_MISC_RETIRED.LLC_MISS)) * CYCLE_ACTIVITY.STALLS_L2_PENDING / tma_info_thread_clks tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L3_MISS_PS 100% 03tma_info_system_dram_bw_use HPC;Mem;MemoryBW;SoC;tma_issueBW 64 * (UNC_ARB_TRK_REQUESTS.ALL + UNC_ARB_COH_TRK_REQUESTS.ALL) / 1e6 / duration_time / 1e3 Average external Memory Bandwidth Use for reads and writes [GB / sec] Average external Memory Bandwidth Use for reads and writes [GB / sec]. Related metrics: tma_mem_bandwidth 00tma_l3_bound CacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group MEM_LOAD_UOPS_RETIRED.LLC_HIT / (MEM_LOAD_UOPS_RETIRED.LLC_HIT + 7 * MEM_LOAD_UOPS_MISC_RETIRED.LLC_MISS) * CYCLE_ACTIVITY.STALLS_L2_PENDING / tma_info_thread_clks tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core. Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_UOPS_RETIRED.L3_HIT_PS 100% 03tma_mem_bandwidth_group Metrics contributing to tma_mem_bandwidth category io_bandwidth_read UNC_CHA_TOR_INSERTS.IO_PCIRDCUR * 64 / 1e6 / duration_time Bandwidth of IO reads that are initiated by end device controllers that are requesting memory from the CPU 1MB/s 00io_bandwidth_write (UNC_CHA_TOR_INSERTS.IO_ITOM + UNC_CHA_TOR_INSERTS.IO_ITOMCACHENEAR) * 64 / 1e6 / duration_time Bandwidth of IO writes that are initiated by end device controllers that are writing memory to the CPU 1MB/s 00llc_code_read_mpi_demand_plus_prefetch UNC_CHA_TOR_INSERTS.IA_MISS_CRD / INST_RETIRED.ANY Ratio of number of code read requests missing last level core cache (includes demand w/ prefetches) to the total number of completed instructions 1per_instr 00llc_data_read_mpi_demand_plus_prefetch (UNC_CHA_TOR_INSERTS.IA_MISS_LLCPREFDATA + UNC_CHA_TOR_INSERTS.IA_MISS_DRD + UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PREF) / INST_RETIRED.ANY Ratio of number of data read requests missing last level core cache (includes demand w/ prefetches) to the total number of completed instructions 1per_instr 00llc_demand_data_read_miss_to_dram_latency 1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_DDR / UNC_CHA_TOR_INSERTS.IA_MISS_DRD_DDR) / (UNC_CHA_CLOCKTICKS / (source_count(UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_DDR) * #num_packages)) * duration_time Average latency of a last level cache (LLC) demand data read miss (read memory access) addressed to DRAM in nano seconds 1ns 00tma_alu_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group (UOPS_DISPATCHED.PORT_0 + UOPS_DISPATCHED.PORT_1 + UOPS_DISPATCHED.PORT_5_11 + UOPS_DISPATCHED.PORT_6) / (5 * tma_info_core_core_clks) tma_alu_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution ports for ALU operations 100% 00tma_amx_busy Compute;HPC;Server;TopdownL5;tma_L5_group;tma_ports_utilized_0_group EXE.AMX_BUSY / tma_info_core_core_clks tma_amx_busy > 0.5 & (tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2))) This metric estimates fraction of cycles where the Advanced Matrix Extensions (AMX) execution engine was busy with tile (arithmetic) operations 100% 00tma_assists TopdownL4;tma_L4_group;tma_microcode_sequencer_group 100 * cpu@ASSISTS.ANY\,umask\=0x1B@ / tma_info_thread_slots tma_assists > 0.1 & (tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1) This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists This metric estimates fraction of slots the CPU retired uops delivered by the Microcode_Sequencer as a result of Assists. Assists are long sequences of uops that are required in certain corner-cases for operations that cannot be handled natively by the execution pipeline. For example; when working with very small floating point values (so-called Denormals); the FP units are not set up to perform these operations natively. Instead; a sequence of instructions to perform the computation on the Denormals is injected into the pipeline. Since these microcode sequences might be dozens of uops long; Assists can be extremely deleterious to performance and they can be avoided in many cases. Sample with: ASSISTS.ANY 100% 00tma_avx_assists HPC;TopdownL5;tma_L5_group;tma_assists_group 63 * ASSISTS.SSE_AVX_MIX / tma_info_thread_slots tma_avx_assists > 0.1 This metric estimates fraction of slots the CPU retired uops as a result of handing SSE to AVX* or AVX* to SSE transition Assists 100% 00tma_backend_bound Default;TmaL1;TopdownL1;tma_L1_group topdown\-be\-bound / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) + 0 * tma_info_thread_slots tma_backend_bound > 0.2 This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend This category represents fraction of slots where no uops are being delivered due to a lack of required resources for accepting new uops in the Backend. Backend is the portion of the processor core where the out-of-order scheduler dispatches ready uops into their respective execution units; and once completed these uops get retired according to program order. For example; stalls due to data-cache misses or stalls due to the divider unit being overloaded are both categorized under Backend Bound. Backend Bound is further divided into two main categories: Memory Bound and Core Bound. Sample with: TOPDOWN.BACKEND_BOUND_SLOTS 100% TopdownL1;Default TopdownL1 00tma_branch_mispredicts BadSpec;BrMispredicts;Default;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueBM topdown\-br\-mispredict / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) + 0 * tma_info_thread_slots tma_branch_mispredicts > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of slots the CPU has wasted due to Branch Misprediction This metric represents fraction of slots the CPU has wasted due to Branch Misprediction. These slots are either wasted by uops fetched from an incorrectly speculated program path; or stalls when the out-of-order part of the machine needs to recover its state from a speculative path. Sample with: TOPDOWN.BR_MISPREDICT_SLOTS. Related metrics: tma_info_bad_spec_branch_misprediction_cost, tma_info_bottleneck_mispredictions, tma_mispredicts_resteers 100% TopdownL2;Default TopdownL2 00tma_clears_resteers BadSpec;MachineClears;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueMC (1 - tma_branch_mispredicts / tma_bad_speculation) * INT_MISC.CLEAR_RESTEER_CYCLES / tma_info_thread_clks tma_clears_resteers > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)) This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Machine Clears. Sample with: INT_MISC.CLEAR_RESTEER_CYCLES. Related metrics: tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches 100% 00tma_contested_accesses DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group (76 * tma_info_system_average_frequency * (MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD * (OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM / (OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM + OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD))) + 75.5 * tma_info_system_average_frequency * MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 00tma_core_bound Backend;Compute;Default;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group max(0, tma_backend_bound - tma_memory_bound) tma_core_bound > 0.1 & tma_backend_bound > 0.2 This metric represents fraction of slots where Core non-memory issues were of a bottleneck This metric represents fraction of slots where Core non-memory issues were of a bottleneck. Shortage in hardware compute resources; or dependencies in software's instructions are both categorized under Core Bound. Hence it may indicate the machine ran out of an out-of-order resource; certain execution units are overloaded or dependencies in program's data- or instruction-flow are limiting the performance (e.g. FP-chained long-latency arithmetic operations) 100% TopdownL2;Default TopdownL2 00tma_data_sharing Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group 75.5 * tma_info_system_average_frequency * (MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD + MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD * (1 - OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM / (OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM + OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD))) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 00tma_decoder0_alone DSBmiss;FetchBW;TopdownL4;tma_L4_group;tma_issueD0;tma_mite_group (cpu@INST_DECODED.DECODERS\,cmask\=1@ - cpu@INST_DECODED.DECODERS\,cmask\=2@) / tma_info_core_core_clks / 2 tma_decoder0_alone > 0.1 & (tma_mite > 0.1 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 6 > 0.35)) This metric represents fraction of cycles where decoder-0 was the only active decoder This metric represents fraction of cycles where decoder-0 was the only active decoder. Related metrics: tma_few_uops_instructions 100% 00tma_divider TopdownL3;tma_L3_group;tma_core_bound_group ARITH.DIV_ACTIVE / tma_info_thread_clks tma_divider > 0.2 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2) This metric represents fraction of cycles where the Divider unit was active This metric represents fraction of cycles where the Divider unit was active. Divide and square root instructions are performed by the Divider unit and can take considerably longer latency than integer or Floating Point addition; subtraction; or multiplication. Sample with: ARITH.DIVIDER_ACTIVE 100% 00tma_dram_bound MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (MEMORY_ACTIVITY.STALLS_L3_MISS / tma_info_thread_clks - tma_pmm_bound if #has_pmem > 0 else MEMORY_ACTIVITY.STALLS_L3_MISS / tma_info_thread_clks) tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads This metric estimates how often the CPU was stalled on accesses to external memory (DRAM) by loads. Better caching can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_MISS_PS 100% 00tma_dsb DSB;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group (IDQ.DSB_CYCLES_ANY - IDQ.DSB_CYCLES_OK) / tma_info_core_core_clks / 2 tma_dsb > 0.15 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 6 > 0.35) This metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipeline This metric represents Core fraction of cycles in which CPU was likely limited due to DSB (decoded uop cache) fetch pipeline. For example; inefficient utilization of the DSB cache structure or bank conflict when reading from it; are categorized here 100% 00tma_dtlb_load MemoryTLB;TopdownL4;tma_L4_group;tma_issueTLB;tma_l1_bound_group min(7 * cpu@DTLB_LOAD_MISSES.STLB_HIT\,cmask\=1@ + DTLB_LOAD_MISSES.WALK_ACTIVE, max(CYCLE_ACTIVITY.CYCLES_MEM_ANY - MEMORY_ACTIVITY.CYCLES_L1D_MISS, 0)) / tma_info_thread_clks tma_dtlb_load > 0.1 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses This metric roughly estimates the fraction of cycles where the Data TLB (DTLB) was missed by load accesses. TLBs (Translation Look-aside Buffers) are processor caches for recently used entries out of the Page Tables that are used to map virtual- to physical-addresses by the operating system. This metric approximates the potential delay of demand loads missing the first-level data TLB (assuming worst case scenario with back to back misses to different pages). This includes hitting in the second-level TLB (STLB) as well as performing a hardware page walk on an STLB miss. Sample with: MEM_INST_RETIRED.STLB_MISS_LOADS_PS. Related metrics: tma_dtlb_store, tma_info_bottleneck_memory_data_tlbs 100% 00tma_false_sharing DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group 80 * tma_info_system_average_frequency * OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM / tma_info_thread_clks tma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates how often CPU was handling synchronizations due to False Sharing This metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache 100% 00tma_fetch_bandwidth Default;FetchBW;Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group;tma_issueFB max(0, tma_frontend_bound - tma_fetch_latency) tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 6 > 0.35 This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues This metric represents fraction of slots the CPU was stalled due to Frontend bandwidth issues. For example; inefficiencies at the instruction decoders; or restrictions for caching in the DSB (decoded uops cache) are categorized under Fetch Bandwidth. In such cases; the Frontend typically delivers suboptimal amount of uops to the Backend. Sample with: FRONTEND_RETIRED.LATENCY_GE_2_BUBBLES_GE_1_PS;FRONTEND_RETIRED.LATENCY_GE_1_PS;FRONTEND_RETIRED.LATENCY_GE_2_PS. Related metrics: tma_dsb_switches, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 100% TopdownL2;Default TopdownL2 00tma_fetch_latency Default;Frontend;TmaL2;TopdownL2;tma_L2_group;tma_frontend_bound_group topdown\-fetch\-lat / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) - INT_MISC.UOP_DROPPING / tma_info_thread_slots tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15 This metric represents fraction of slots the CPU was stalled due to Frontend latency issues This metric represents fraction of slots the CPU was stalled due to Frontend latency issues. For example; instruction-cache misses; iTLB misses or fetch stalls after a branch misprediction are categorized under Frontend Latency. In such cases; the Frontend eventually delivers no uops for some period. Sample with: FRONTEND_RETIRED.LATENCY_GE_16_PS;FRONTEND_RETIRED.LATENCY_GE_8_PS 100% TopdownL2;Default TopdownL2 00tma_fp_amx Compute;Flops;HPC;Pipeline;Server;TopdownL4;tma_L4_group;tma_fp_arith_group cpu@AMX_OPS_RETIRED.BF16\,cmask\=1@ / (tma_retiring * tma_info_thread_slots) tma_fp_amx > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6) This metric approximates arithmetic floating-point (FP) matrix uops fraction the CPU has retired (aggregated across all supported FP datatypes in AMX engine) This metric approximates arithmetic floating-point (FP) matrix uops fraction the CPU has retired (aggregated across all supported FP datatypes in AMX engine). Refer to AMX_Busy and GFLOPs metrics for actual AMX utilization and FP performance, resp 100% 00tma_fp_arith HPC;TopdownL3;tma_L3_group;tma_light_operations_group tma_x87_use + tma_fp_scalar + tma_fp_vector + tma_fp_amx tma_fp_arith > 0.2 & tma_light_operations > 0.6 This metric represents overall arithmetic floating-point (FP) operations fraction the CPU has executed (retired) This metric represents overall arithmetic floating-point (FP) operations fraction the CPU has executed (retired). Note this metric's value may exceed its parent due to use of "Uops" CountDomain and FMA double-counting 100% 00tma_fp_assists HPC;TopdownL5;tma_L5_group;tma_assists_group 30 * ASSISTS.FP / tma_info_thread_slots tma_fp_assists > 0.1 This metric roughly estimates fraction of slots the CPU retired uops as a result of handing Floating Point (FP) Assists This metric roughly estimates fraction of slots the CPU retired uops as a result of handing Floating Point (FP) Assists. FP Assist may apply when working with very small floating point values (so-called Denormals) 100% 00tma_fp_scalar Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P (cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + FP_ARITH_INST_RETIRED2.SCALAR) / (tma_retiring * tma_info_thread_slots) tma_fp_scalar > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6) This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired This metric approximates arithmetic floating-point (FP) scalar uops fraction the CPU has retired. May overcount due to FMA double counting. Related metrics: tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P (cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0x3c@ + FP_ARITH_INST_RETIRED2.VECTOR) / (tma_retiring * tma_info_thread_slots) tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6) This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector_128b Compute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P (FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE + FP_ARITH_INST_RETIRED2.128B_PACKED_HALF) / (tma_retiring * tma_info_thread_slots) tma_fp_vector_128b > 0.1 & (tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)) This metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectors This metric approximates arithmetic FP vector uops fraction the CPU has retired for 128-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector_256b Compute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P (FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE + FP_ARITH_INST_RETIRED2.256B_PACKED_HALF) / (tma_retiring * tma_info_thread_slots) tma_fp_vector_256b > 0.1 & (tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)) This metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectors This metric approximates arithmetic FP vector uops fraction the CPU has retired for 256-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fp_vector_512b Compute;Flops;TopdownL5;tma_L5_group;tma_fp_vector_group;tma_issue2P (FP_ARITH_INST_RETIRED.512B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE + FP_ARITH_INST_RETIRED2.512B_PACKED_HALF) / (tma_retiring * tma_info_thread_slots) tma_fp_vector_512b > 0.1 & (tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6)) This metric approximates arithmetic FP vector uops fraction the CPU has retired for 512-bit wide vectors This metric approximates arithmetic FP vector uops fraction the CPU has retired for 512-bit wide vectors. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_fused_instructions Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group tma_light_operations * INST_RETIRED.MACRO_FUSED / (tma_retiring * tma_info_thread_slots) tma_fused_instructions > 0.1 & tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring fused instructions -- where one uop can represent multiple contiguous instructions This metric represents fraction of slots where the CPU was retiring fused instructions -- where one uop can represent multiple contiguous instructions. The instruction pairs of CMP+JCC or DEC+JCC are commonly used examples 100% 00tma_heavy_operations Default;Retire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_group topdown\-heavy\-ops / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) + 0 * tma_info_thread_slots tma_heavy_operations > 0.1 This metric represents fraction of slots where the CPU was retiring heavy-weight operations -- instructions that require two or more uops or micro-coded sequences This metric represents fraction of slots where the CPU was retiring heavy-weight operations -- instructions that require two or more uops or micro-coded sequences. This highly-correlates with the uop length of these instructions/sequences. Sample with: UOPS_RETIRED.HEAVY 100% TopdownL2;Default TopdownL2 00tma_icache_misses BigFoot;FetchLat;IcMiss;TopdownL3;tma_L3_group;tma_fetch_latency_group ICACHE_DATA.STALLS / tma_info_thread_clks tma_icache_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles the CPU was stalled due to instruction cache misses This metric represents fraction of cycles the CPU was stalled due to instruction cache misses. Sample with: FRONTEND_RETIRED.L2_MISS_PS;FRONTEND_RETIRED.L1I_MISS_PS 100% 00tma_info_botlnk_l2_dsb_misses DSBmiss;Fed;tma_issueFB 100 * (tma_fetch_latency * tma_dsb_switches / (tma_branch_resteers + tma_dsb_switches + tma_icache_misses + tma_itlb_misses + tma_lcp + tma_ms_switches) + tma_fetch_bandwidth * tma_mite / (tma_dsb + tma_mite)) tma_info_botlnk_l2_dsb_misses > 10 Total pipeline cost of DSB (uop cache) misses - subset of the Instruction_Fetch_BW Bottleneck Total pipeline cost of DSB (uop cache) misses - subset of the Instruction_Fetch_BW Bottleneck. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb, tma_lcp 00tma_info_bottleneck_memory_bandwidth Mem;MemoryBW;Offcore;tma_issueBW 100 * tma_memory_bound * (tma_dram_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_mem_bandwidth / (tma_mem_bandwidth + tma_mem_latency)) + tma_l3_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_sq_full / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full))) + tma_l1_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_fb_full / (tma_dtlb_load + tma_fb_full + tma_lock_latency + tma_split_loads + tma_store_fwd_blk)) tma_info_bottleneck_memory_bandwidth > 20 Total pipeline cost of (external) Memory Bandwidth related bottlenecks Total pipeline cost of (external) Memory Bandwidth related bottlenecks. Related metrics: tma_fb_full, tma_info_system_dram_bw_use, tma_mem_bandwidth, tma_sq_full 00tma_info_bottleneck_memory_data_tlbs Mem;MemoryTLB;Offcore;tma_issueTLB 100 * tma_memory_bound * (tma_l1_bound / max(tma_memory_bound, tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_dtlb_load / max(tma_l1_bound, tma_dtlb_load + tma_fb_full + tma_lock_latency + tma_split_loads + tma_store_fwd_blk)) + tma_store_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_dtlb_store / (tma_dtlb_store + tma_false_sharing + tma_split_stores + tma_store_latency + tma_streaming_stores))) tma_info_bottleneck_memory_data_tlbs > 20 Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs) Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs). Related metrics: tma_dtlb_load, tma_dtlb_store 00tma_info_bottleneck_memory_latency Mem;MemoryLat;Offcore;tma_issueLat 100 * tma_memory_bound * (tma_dram_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_mem_latency / (tma_mem_bandwidth + tma_mem_latency)) + tma_l3_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound) * (tma_l3_hit_latency / (tma_contested_accesses + tma_data_sharing + tma_l3_hit_latency + tma_sq_full)) + tma_l2_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_pmm_bound + tma_store_bound)) tma_info_bottleneck_memory_latency > 20 Total pipeline cost of Memory Latency related bottlenecks (external memory and off-core caches) Total pipeline cost of Memory Latency related bottlenecks (external memory and off-core caches). Related metrics: tma_l3_hit_latency, tma_mem_latency 00tma_info_core_flopc Flops;Ret cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + FP_ARITH_INST_RETIRED2.SCALAR_HALF + 2 * (FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED2.COMPLEX_SCALAR_HALF) + 4 * cpu@FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE\,umask\=0x18@ + 8 * (FP_ARITH_INST_RETIRED2.128B_PACKED_HALF + cpu@FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE\,umask\=0x60@) + 16 * (FP_ARITH_INST_RETIRED2.256B_PACKED_HALF + FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE) + 32 * FP_ARITH_INST_RETIRED2.512B_PACKED_HALF + 4 * AMX_OPS_RETIRED.BF16 Floating Point Operations Per Cycle 00tma_info_core_fp_arith_utilization Cor;Flops;HPC (FP_ARITH_DISPATCHED.PORT_0 + FP_ARITH_DISPATCHED.PORT_1 + FP_ARITH_DISPATCHED.PORT_5) / (2 * tma_info_core_core_clks) Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width) Actual per-core usage of the Floating Point non-X87 execution units (regardless of precision or vector-width). Values > 1 are possible due to ([BDW+] Fused-Multiply Add (FMA) counting - common; [ADL+] use all of ADD/MUL/FMA in Scalar or 128/256-bit vectors - less common) 00tma_info_frontend_dsb_coverage DSB;Fed;FetchBW;tma_issueFB IDQ.DSB_UOPS / UOPS_ISSUED.ANY tma_info_frontend_dsb_coverage < 0.7 & tma_info_thread_ipc / 6 > 0.35 Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache) Fraction of Uops delivered by the DSB (aka Decoded ICache; or Uop Cache). Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_inst_mix_iptb, tma_lcp 00tma_info_frontend_icache_miss_latency Fed;FetchLat;IcMiss ICACHE_DATA.STALLS / cpu@ICACHE_DATA.STALLS\,cmask\=1\,edge@ Average Latency for L1 instruction cache misses 00tma_info_inst_mix_iparith Flops;InsType INST_RETIRED.ANY / (cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + FP_ARITH_INST_RETIRED2.SCALAR + (cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0x3c@ + FP_ARITH_INST_RETIRED2.VECTOR)) tma_info_inst_mix_iparith < 10 Instructions per FP Arithmetic instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic instruction (lower number means higher occurrence rate). May undercount due to FMA double counting. Approximated prior to BDW 00tma_info_inst_mix_iparith_amx_f16 Flops;FpVector;InsType;Server INST_RETIRED.ANY / AMX_OPS_RETIRED.BF16 tma_info_inst_mix_iparith_amx_f16 < 10 Instructions per FP Arithmetic AMX operation (lower number means higher occurrence rate) Instructions per FP Arithmetic AMX operation (lower number means higher occurrence rate). Operations factored per matrices' sizes of the AMX instructions 00tma_info_inst_mix_iparith_amx_int8 InsType;IntVector;Server INST_RETIRED.ANY / AMX_OPS_RETIRED.INT8 tma_info_inst_mix_iparith_amx_int8 < 10 Instructions per Integer Arithmetic AMX operation (lower number means higher occurrence rate) Instructions per Integer Arithmetic AMX operation (lower number means higher occurrence rate). Operations factored per matrices' sizes of the AMX instructions 00tma_info_inst_mix_iparith_avx128 Flops;FpVector;InsType INST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE + FP_ARITH_INST_RETIRED2.128B_PACKED_HALF) tma_info_inst_mix_iparith_avx128 < 10 Instructions per FP Arithmetic AVX/SSE 128-bit instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic AVX/SSE 128-bit instruction (lower number means higher occurrence rate). May undercount due to FMA double counting 00tma_info_inst_mix_iparith_avx256 Flops;FpVector;InsType INST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE + FP_ARITH_INST_RETIRED2.256B_PACKED_HALF) tma_info_inst_mix_iparith_avx256 < 10 Instructions per FP Arithmetic AVX* 256-bit instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic AVX* 256-bit instruction (lower number means higher occurrence rate). May undercount due to FMA double counting 00tma_info_inst_mix_iparith_avx512 Flops;FpVector;InsType INST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.512B_PACKED_DOUBLE + FP_ARITH_INST_RETIRED.512B_PACKED_SINGLE + FP_ARITH_INST_RETIRED2.512B_PACKED_HALF) tma_info_inst_mix_iparith_avx512 < 10 Instructions per FP Arithmetic AVX 512-bit instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic AVX 512-bit instruction (lower number means higher occurrence rate). May undercount due to FMA double counting 00tma_info_inst_mix_ipflop Flops;InsType INST_RETIRED.ANY / tma_info_core_flopc tma_info_inst_mix_ipflop < 10 Instructions per Floating Point (FP) Operation (lower number means higher occurrence rate) 00tma_info_inst_mix_iptb Branches;Fed;FetchBW;Frontend;PGO;tma_issueFB INST_RETIRED.ANY / BR_INST_RETIRED.NEAR_TAKEN tma_info_inst_mix_iptb < 13 Instruction per taken branch Instruction per taken branch. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_lcp 00tma_info_memory_load_miss_real_latency Mem;MemoryBound;MemoryLat L1D_PEND_MISS.PENDING / MEM_LOAD_COMPLETED.L1_MISS_ANY Actual Average Latency for L1 data-cache miss demand load operations (in core cycles) 00tma_info_memory_oro_load_l3_miss_latency Memory_Lat;Offcore OFFCORE_REQUESTS_OUTSTANDING.L3_MISS_DEMAND_DATA_RD / OFFCORE_REQUESTS.L3_MISS_DEMAND_DATA_RD Average Latency for L3 cache miss demand Loads 00tma_info_memory_tlb_page_walks_utilization Mem;MemoryTLB (ITLB_MISSES.WALK_PENDING + DTLB_LOAD_MISSES.WALK_PENDING + DTLB_STORE_MISSES.WALK_PENDING) / (4 * tma_info_core_core_clks) tma_info_memory_tlb_page_walks_utilization > 0.5 Utilization of the core's Page Walker(s) serving STLB misses triggered by instruction/Load/Store accesses 00tma_info_pipeline_ipassist Pipeline;Ret;Retire INST_RETIRED.ANY / cpu@ASSISTS.ANY\,umask\=0x1B@ tma_info_pipeline_ipassist < 100e3 Instructions per a microcode Assist invocation Instructions per a microcode Assist invocation. See Assists tree node for details (lower number means higher occurrence rate) 00tma_info_pipeline_strings_cycles Pipeline;Ret INST_RETIRED.REP_ITERATION / cpu@UOPS_RETIRED.SLOTS\,cmask\=1@ tma_info_pipeline_strings_cycles > 0.1 Estimated fraction of retirement-cycles dealing with repeat instructions 00tma_info_system_gflops Cor;Flops;HPC tma_info_core_flopc / duration_time Giga Floating Point Operations Per Second Giga Floating Point Operations Per Second. Aggregate across all supported options of: FP precisions, scalar and vector instructions, vector-width and AMX engine 00tma_info_system_mem_dram_read_latency Mem;MemoryLat;Server;SoC 1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_DDR / UNC_CHA_TOR_INSERTS.IA_MISS_DRD_DDR) / uncore_cha_0@event\=0x1@ Average latency of data read request to external DRAM memory [in nanoseconds] Average latency of data read request to external DRAM memory [in nanoseconds]. Accounts for demand loads and L1/L2 data-read prefetches 00tma_info_system_mem_pmm_read_latency Mem;MemoryLat;Server;SoC (1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD_PMM / UNC_CHA_TOR_INSERTS.IA_MISS_DRD_PMM) / uncore_cha_0@event\=0x1@ if #has_pmem > 0 else 0) Average latency of data read request to external 3D X-Point memory [in nanoseconds] Average latency of data read request to external 3D X-Point memory [in nanoseconds]. Accounts for demand loads and L1/L2 data-read prefetches 00tma_info_system_mem_read_latency Mem;MemoryLat;SoC 1e9 * (UNC_CHA_TOR_OCCUPANCY.IA_MISS_DRD / UNC_CHA_TOR_INSERTS.IA_MISS_DRD) / (tma_info_system_socket_clks / duration_time) Average latency of data read request to external memory (in nanoseconds) Average latency of data read request to external memory (in nanoseconds). Accounts for demand loads and L1/L2 prefetches. ([RKL+]memory-controller only) 01tma_info_system_socket_clks SoC uncore_cha_0@event\=0x1@ Socket actual clocks when any core is active on that socket 00tma_info_system_tiops Cor;HPC;IntVector;Server 8 * AMX_OPS_RETIRED.INT8 / 1e12 / duration_time Tera Integer (matrix) Operations Per Second 00tma_info_system_upi_data_transmit_bw Server;SoC UNC_UPI_TxL_FLITS.ALL_DATA * 64 / 9 / 1e6 Cross-socket Ultra Path Interconnect (UPI) data transmit bandwidth for data only [MB / sec] 00tma_int_amx Compute;HPC;IntVector;Pipeline;Server;TopdownL4;tma_L4_group;tma_int_operations_group cpu@AMX_OPS_RETIRED.INT8\,cmask\=1@ / (tma_retiring * tma_info_thread_slots) tma_int_amx > 0.1 & (tma_int_operations > 0.1 & tma_light_operations > 0.6) This metric approximates arithmetic Integer (Int) matrix uops fraction the CPU has retired (aggregated across all supported Int datatypes in AMX engine) This metric approximates arithmetic Integer (Int) matrix uops fraction the CPU has retired (aggregated across all supported Int datatypes in AMX engine). Refer to AMX_Busy and TIOPs metrics for actual AMX utilization and Int performance, resp 100% 00tma_int_operations Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group tma_int_vector_128b + tma_int_vector_256b + tma_shuffles + tma_int_amx tma_int_operations > 0.1 & tma_light_operations > 0.6 This metric represents overall Integer (Int) select operations fraction the CPU has executed (retired) This metric represents overall Integer (Int) select operations fraction the CPU has executed (retired). Vector/Matrix Int operations and shuffles are counted. Note this metric's value may exceed its parent due to use of "Uops" CountDomain 100% 00tma_int_vector_128b Compute;IntVector;Pipeline;TopdownL4;tma_L4_group;tma_int_operations_group;tma_issue2P (INT_VEC_RETIRED.ADD_128 + INT_VEC_RETIRED.VNNI_128) / (tma_retiring * tma_info_thread_slots) tma_int_vector_128b > 0.1 & (tma_int_operations > 0.1 & tma_light_operations > 0.6) This metric represents 128-bit vector Integer ADD/SUB/SAD or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retired This metric represents 128-bit vector Integer ADD/SUB/SAD or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retired. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_int_vector_256b Compute;IntVector;Pipeline;TopdownL4;tma_L4_group;tma_int_operations_group;tma_issue2P (INT_VEC_RETIRED.ADD_256 + INT_VEC_RETIRED.MUL_256 + INT_VEC_RETIRED.VNNI_256) / (tma_retiring * tma_info_thread_slots) tma_int_vector_256b > 0.1 & (tma_int_operations > 0.1 & tma_light_operations > 0.6) This metric represents 256-bit vector Integer ADD/SUB/SAD or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retired This metric represents 256-bit vector Integer ADD/SUB/SAD or VNNI (Vector Neural Network Instructions) uops fraction the CPU has retired. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_itlb_misses BigFoot;FetchLat;MemoryTLB;TopdownL3;tma_L3_group;tma_fetch_latency_group ICACHE_TAG.STALLS / tma_info_thread_clks tma_itlb_misses > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses This metric represents fraction of cycles the CPU was stalled due to Instruction TLB (ITLB) misses. Sample with: FRONTEND_RETIRED.STLB_MISS_PS;FRONTEND_RETIRED.ITLB_MISS_PS 100% 00tma_l1_bound CacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_issueL1;tma_issueMC;tma_memory_bound_group max((EXE_ACTIVITY.BOUND_ON_LOADS - MEMORY_ACTIVITY.STALLS_L1D_MISS) / tma_info_thread_clks, 0) tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled without loads missing the L1 data cache This metric estimates how often the CPU was stalled without loads missing the L1 data cache. The L1 data cache typically has the shortest latency. However; in certain cases like loads blocked on older stores; a load might suffer due to high latency even though it is being satisfied by the L1. Another example is loads who miss in the TLB. These cases are characterized by execution unit stalls; while some non-completed demand load lives in the machine without having that demand load missing the L1 cache. Sample with: MEM_LOAD_RETIRED.L1_HIT_PS;MEM_LOAD_RETIRED.FB_HIT_PS. Related metrics: tma_clears_resteers, tma_machine_clears, tma_microcode_sequencer, tma_ms_switches, tma_ports_utilized_1 100% 00tma_l2_bound CacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (MEMORY_ACTIVITY.STALLS_L1D_MISS - MEMORY_ACTIVITY.STALLS_L2_MISS) / tma_info_thread_clks tma_l2_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled due to L2 cache accesses by loads This metric estimates how often the CPU was stalled due to L2 cache accesses by loads. Avoiding cache misses (i.e. L1 misses/L2 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L2_HIT_PS 100% 00tma_l3_bound CacheMisses;MemoryBound;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (MEMORY_ACTIVITY.STALLS_L2_MISS - MEMORY_ACTIVITY.STALLS_L3_MISS) / tma_info_thread_clks tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core This metric estimates how often the CPU was stalled due to loads accesses to L3 cache or contended with a sibling Core. Avoiding cache misses (i.e. L2 misses/L3 hits) can improve the latency and increase performance. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS 100% 00tma_l3_hit_latency MemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group 33 * tma_info_system_average_frequency * MEM_LOAD_RETIRED.L3_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited). Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance. Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS. Related metrics: tma_info_bottleneck_memory_latency, tma_mem_latency 100% 00tma_lcp FetchLat;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueFB DECODE.LCP / tma_info_thread_clks tma_lcp > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs) This metric represents fraction of cycles CPU was stalled due to Length Changing Prefixes (LCPs). Using proper compiler flags or Intel Compiler by default will certainly avoid this. #Link: Optimization Guide about LCP BKMs. Related metrics: tma_dsb_switches, tma_fetch_bandwidth, tma_info_botlnk_l2_dsb_misses, tma_info_frontend_dsb_coverage, tma_info_inst_mix_iptb 100% 00tma_light_operations Default;Retire;TmaL2;TopdownL2;tma_L2_group;tma_retiring_group max(0, tma_retiring - tma_heavy_operations) tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring light-weight operations -- instructions that require no more than one uop (micro-operation) This metric represents fraction of slots where the CPU was retiring light-weight operations -- instructions that require no more than one uop (micro-operation). This correlates with total number of instructions used by the program. A uops-per-instruction (see UopPI metric) ratio of 1 or less should be expected for decently optimized software running on Intel Core/Xeon products. While this often indicates efficient X86 instructions were executed; high value does not necessarily mean better performance cannot be achieved. Sample with: INST_RETIRED.PREC_DIST 100% TopdownL2;Default TopdownL2 00tma_load_op_utilization TopdownL5;tma_L5_group;tma_ports_utilized_3m_group UOPS_DISPATCHED.PORT_2_3_10 / (3 * tma_info_core_core_clks) tma_load_op_utilization > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations This metric represents Core fraction of cycles CPU dispatched uops on execution port for Load operations. Sample with: UOPS_DISPATCHED.PORT_2_3_10 100% 00tma_local_dram Server;TopdownL5;tma_L5_group;tma_mem_latency_group 71 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_local_dram > 0.1 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric estimates fraction of cycles while the memory subsystem was handling loads from local memory This metric estimates fraction of cycles while the memory subsystem was handling loads from local memory. Caching will improve the latency and increase performance. Sample with: MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM_PS 100% 00tma_lock_latency Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_l1_bound_group (16 * max(0, MEM_INST_RETIRED.LOCK_LOADS - L2_RQSTS.ALL_RFO) + MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES * (10 * L2_RQSTS.RFO_HIT + min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO))) / tma_info_thread_clks tma_lock_latency > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations. Due to the microarchitecture handling of locks; they are classified as L1_Bound regardless of what memory source satisfied them. Sample with: MEM_INST_RETIRED.LOCK_LOADS_PS. Related metrics: tma_store_latency 100% 00tma_machine_clears BadSpec;Default;MachineClears;TmaL2;TopdownL2;tma_L2_group;tma_bad_speculation_group;tma_issueMC;tma_issueSyncxn max(0, tma_bad_speculation - tma_branch_mispredicts) tma_machine_clears > 0.1 & tma_bad_speculation > 0.15 This metric represents fraction of slots the CPU has wasted due to Machine Clears This metric represents fraction of slots the CPU has wasted due to Machine Clears. These slots are either wasted by uops fetched prior to the clear; or stalls the out-of-order portion of the machine needs to recover its state after the clear. For example; this can happen due to memory ordering Nukes (e.g. Memory Disambiguation) or Self-Modifying-Code (SMC) nukes. Sample with: MACHINE_CLEARS.COUNT. Related metrics: tma_clears_resteers, tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_l1_bound, tma_microcode_sequencer, tma_ms_switches, tma_remote_cache 100% TopdownL2;Default TopdownL2 00tma_mba_stalls MemoryBW;Offcore;Server;TopdownL5;tma_L5_group;tma_mem_bandwidth_group INT_MISC.MBA_STALLS / tma_info_thread_clks tma_mba_stalls > 0.1 & (tma_mem_bandwidth > 0.2 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric estimates fraction of cycles where the core's performance was likely hurt due to memory bandwidth Allocation feature (RDT's memory bandwidth throttling) 100% 00tma_memory_bound Backend;Default;TmaL2;TopdownL2;tma_L2_group;tma_backend_bound_group topdown\-mem\-bound / (topdown\-fe\-bound + topdown\-bad\-spec + topdown\-retiring + topdown\-be\-bound) + 0 * tma_info_thread_slots tma_memory_bound > 0.2 & tma_backend_bound > 0.2 This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck This metric represents fraction of slots the Memory subsystem within the Backend was a bottleneck. Memory Bound estimates fraction of slots where pipeline is likely stalled due to demand load or store instructions. This accounts mainly for (1) non-completed in-flight memory demand loads which coincides with execution units starvation; in addition to (2) cases where stores could impose backpressure on the pipeline when many of them get buffered at the same time (less common out of the two) 100% TopdownL2;Default TopdownL2 00tma_memory_fence TopdownL6;tma_L6_group;tma_serializing_operation_group 13 * MISC2_RETIRED.LFENCE / tma_info_thread_clks tma_memory_fence > 0.05 & (tma_serializing_operation > 0.1 & (tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)))) This metric represents fraction of cycles the CPU was stalled due to LFENCE Instructions 100% 02tma_memory_operations Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group tma_light_operations * MEM_UOP_RETIRED.ANY / (tma_retiring * tma_info_thread_slots) tma_memory_operations > 0.1 & tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring memory operations -- uops for memory load or store accesses 100% 00tma_microcode_sequencer MicroSeq;TopdownL3;tma_L3_group;tma_heavy_operations_group;tma_issueMC;tma_issueMS UOPS_RETIRED.MS / tma_info_thread_slots tma_microcode_sequencer > 0.05 & tma_heavy_operations > 0.1 This metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unit This metric represents fraction of slots the CPU was retiring uops fetched by the Microcode Sequencer (MS) unit. The MS is used for CISC instructions not supported by the default decoders (like repeat move strings; or CPUID); or by microcode assists used to address some operation modes (like in Floating Point assists). These cases can often be avoided. Sample with: UOPS_RETIRED.MS. Related metrics: tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_ms_switches 100% 00tma_mispredicts_resteers BadSpec;BrMispredicts;TopdownL4;tma_L4_group;tma_branch_resteers_group;tma_issueBM tma_branch_mispredicts / tma_bad_speculation * INT_MISC.CLEAR_RESTEER_CYCLES / tma_info_thread_clks tma_mispredicts_resteers > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)) This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stage This metric represents fraction of cycles the CPU was stalled due to Branch Resteers as a result of Branch Misprediction at execution stage. Sample with: INT_MISC.CLEAR_RESTEER_CYCLES. Related metrics: tma_branch_mispredicts, tma_info_bad_spec_branch_misprediction_cost, tma_info_bottleneck_mispredictions 100% 00tma_mite DSBmiss;FetchBW;TopdownL3;tma_L3_group;tma_fetch_bandwidth_group (IDQ.MITE_CYCLES_ANY - IDQ.MITE_CYCLES_OK) / tma_info_core_core_clks / 2 tma_mite > 0.1 & (tma_fetch_bandwidth > 0.1 & tma_frontend_bound > 0.15 & tma_info_thread_ipc / 6 > 0.35) This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline) This metric represents Core fraction of cycles in which CPU was likely limited due to the MITE pipeline (the legacy decode pipeline). This pipeline is used for code that was not pre-cached in the DSB or LSD. For example; inefficiencies due to asymmetric decoders; use of long immediate or LCP can manifest as MITE fetch bandwidth bottleneck. Sample with: FRONTEND_RETIRED.ANY_DSB_MISS 100% 00tma_mixing_vectors TopdownL5;tma_L5_group;tma_issueMV;tma_ports_utilized_0_group 160 * ASSISTS.SSE_AVX_MIX / tma_info_thread_clks tma_mixing_vectors > 0.05 The Mixing_Vectors metric gives the percentage of injected blend uops out of all uops issued The Mixing_Vectors metric gives the percentage of injected blend uops out of all uops issued. Usually a Mixing_Vectors over 5% is worth investigating. Read more in Appendix B1 of the Optimizations Guide for this topic. Related metrics: tma_ms_switches 100% 00tma_ms_switches FetchLat;MicroSeq;TopdownL3;tma_L3_group;tma_fetch_latency_group;tma_issueMC;tma_issueMS;tma_issueMV;tma_issueSO 3 * cpu@UOPS_RETIRED.MS\,cmask\=1\,edge@ / (tma_retiring * tma_info_thread_slots / UOPS_ISSUED.ANY) / tma_info_thread_clks tma_ms_switches > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15) This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS) This metric estimates the fraction of cycles when the CPU was stalled due to switches of uop delivery to the Microcode Sequencer (MS). Commonly used instructions are optimized for delivery by the DSB (decoded i-cache) or MITE (legacy instruction decode) pipelines. Certain operations cannot be handled natively by the execution pipeline; and must be performed by microcode (small programs injected into the execution stream). Switching to the MS too often can negatively impact performance. The MS is designated to deliver long uop flows required by CISC instructions like CPUID; or uncommon conditions like Floating Point Assists when dealing with Denormals. Sample with: FRONTEND_RETIRED.MS_FLOWS. Related metrics: tma_clears_resteers, tma_l1_bound, tma_machine_clears, tma_microcode_sequencer, tma_mixing_vectors, tma_serializing_operation 100% 00tma_non_fused_branches Pipeline;TopdownL3;tma_L3_group;tma_light_operations_group tma_light_operations * (BR_INST_RETIRED.ALL_BRANCHES - INST_RETIRED.MACRO_FUSED) / (tma_retiring * tma_info_thread_slots) tma_non_fused_branches > 0.1 & tma_light_operations > 0.6 This metric represents fraction of slots where the CPU was retiring branch instructions that were not fused This metric represents fraction of slots where the CPU was retiring branch instructions that were not fused. Non-conditional branches like direct JMP or CALL would count here. Can be used to examine fusible conditional jumps that were not fused 100% 00tma_page_faults TopdownL5;tma_L5_group;tma_assists_group 99 * ASSISTS.PAGE_FAULT / tma_info_thread_slots tma_page_faults > 0.05 This metric roughly estimates fraction of slots the CPU retired uops as a result of handing Page Faults This metric roughly estimates fraction of slots the CPU retired uops as a result of handing Page Faults. A Page Fault may apply on first application access to a memory page. Note operating system handling of page faults accounts for the majority of its cost 100% 00tma_pmm_bound MemoryBound;Server;TmaL3mem;TopdownL3;tma_L3_group;tma_memory_bound_group (((1 - ((19 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS)) + 10 * (MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS))) / (19 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS)) + 10 * (MEM_LOAD_L3_MISS_RETIRED.LOCAL_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) + MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS)) + (25 * (MEM_LOAD_RETIRED.LOCAL_PMM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) if #has_pmem > 0 else 0) + 33 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_PMM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS) if #has_pmem > 0 else 0))) if #has_pmem > 0 else 0)) * (MEMORY_ACTIVITY.STALLS_L3_MISS / tma_info_thread_clks) if 1e6 * (MEM_LOAD_L3_MISS_RETIRED.REMOTE_PMM + MEM_LOAD_RETIRED.LOCAL_PMM) > MEM_LOAD_RETIRED.L1_MISS else 0) if #has_pmem > 0 else 0) tma_pmm_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2) This metric roughly estimates (based on idle latencies) how often the CPU was stalled on accesses to external 3D-Xpoint (Crystal Ridge, a.k.a This metric roughly estimates (based on idle latencies) how often the CPU was stalled on accesses to external 3D-Xpoint (Crystal Ridge, a.k.a. IXP) memory by loads, PMM stands for Persistent Memory Module 100% 00tma_port_0 Compute;TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED.PORT_0 / tma_info_core_core_clks tma_port_0 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch) This metric represents Core fraction of cycles CPU dispatched uops on execution port 0 ([SNB+] ALU; [HSW+] ALU and 2nd branch). Sample with: UOPS_DISPATCHED.PORT_0. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_port_1 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED.PORT_1 / tma_info_core_core_clks tma_port_1 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 1 (ALU). Sample with: UOPS_DISPATCHED.PORT_1. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 00tma_port_6 TopdownL6;tma_L6_group;tma_alu_op_utilization_group;tma_issue2P UOPS_DISPATCHED.PORT_6 / tma_info_core_core_clks tma_port_6 > 0.6 This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU) This metric represents Core fraction of cycles CPU dispatched uops on execution port 6 ([HSW+]Primary Branch and simple ALU). Sample with: UOPS_DISPATCHED.PORT_6. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_ports_utilized_2 100% 00tma_ports_utilization PortsUtil;TopdownL3;tma_L3_group;tma_core_bound_group ((cpu@EXE_ACTIVITY.3_PORTS_UTIL\,umask\=0x80@ + tma_serializing_operation * (CYCLE_ACTIVITY.STALLS_TOTAL - EXE_ACTIVITY.BOUND_ON_LOADS) + (EXE_ACTIVITY.1_PORTS_UTIL + tma_retiring * cpu@EXE_ACTIVITY.2_PORTS_UTIL\,umask\=0xc@)) / tma_info_thread_clks if ARITH.DIV_ACTIVE < CYCLE_ACTIVITY.STALLS_TOTAL - EXE_ACTIVITY.BOUND_ON_LOADS else (EXE_ACTIVITY.1_PORTS_UTIL + tma_retiring * cpu@EXE_ACTIVITY.2_PORTS_UTIL\,umask\=0xc@) / tma_info_thread_clks) tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2) This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related) This metric estimates fraction of cycles the CPU performance was potentially limited due to Core computation issues (non divider-related). Two distinct categories can be attributed into this metric: (1) heavy data-dependency among contiguous instructions would manifest in this metric - such cases are often referred to as low Instruction Level Parallelism (ILP). (2) Contention on some hardware execution unit other than Divider. For example; when there are too many multiply operations 100% 00tma_ports_utilized_0 PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group cpu@EXE_ACTIVITY.3_PORTS_UTIL\,umask\=0x80@ / tma_info_thread_clks + tma_serializing_operation * (CYCLE_ACTIVITY.STALLS_TOTAL - EXE_ACTIVITY.BOUND_ON_LOADS) / tma_info_thread_clks tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed no uops on any execution port (Logical Processor cycles since ICL, Physical Core cycles otherwise). Long-latency instructions like divides may contribute to this metric 100% 00tma_ports_utilized_2 PortsUtil;TopdownL4;tma_L4_group;tma_issue2P;tma_ports_utilization_group EXE_ACTIVITY.2_PORTS_UTIL / tma_info_thread_clks tma_ports_utilized_2 > 0.15 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed total of 2 uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). Loop Vectorization -most compilers feature auto-Vectorization options today- reduces pressure on the execution ports as multiple elements are calculated with same uop. Sample with: EXE_ACTIVITY.2_PORTS_UTIL. Related metrics: tma_fp_scalar, tma_fp_vector, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_int_vector_128b, tma_int_vector_256b, tma_port_0, tma_port_1, tma_port_5, tma_port_6 100% 02tma_ports_utilized_3m PortsUtil;TopdownL4;tma_L4_group;tma_ports_utilization_group UOPS_EXECUTED.CYCLES_GE_3 / tma_info_thread_clks tma_ports_utilized_3m > 0.7 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)) This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise) This metric represents fraction of cycles CPU executed total of 3 or more uops per cycle on all execution ports (Logical Processor cycles since ICL, Physical Core cycles otherwise). Sample with: UOPS_EXECUTED.CYCLES_GE_3 100% 02tma_remote_cache Offcore;Server;Snoop;TopdownL5;tma_L5_group;tma_issueSyncxn;tma_mem_latency_group (135.5 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM + 135.5 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_remote_cache > 0.05 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric estimates fraction of cycles while the memory subsystem was handling loads from remote cache in other sockets including synchronizations issues This metric estimates fraction of cycles while the memory subsystem was handling loads from remote cache in other sockets including synchronizations issues. This is caused often due to non-optimal NUMA allocations. #link to NUMA article. Sample with: MEM_LOAD_L3_MISS_RETIRED.REMOTE_HITM_PS;MEM_LOAD_L3_MISS_RETIRED.REMOTE_FWD_PS. Related metrics: tma_contested_accesses, tma_data_sharing, tma_false_sharing, tma_machine_clears 100% 00tma_remote_dram Server;Snoop;TopdownL5;tma_L5_group;tma_mem_latency_group 149 * tma_info_system_average_frequency * MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_remote_dram > 0.1 & (tma_mem_latency > 0.1 & (tma_dram_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2))) This metric estimates fraction of cycles while the memory subsystem was handling loads from remote memory This metric estimates fraction of cycles while the memory subsystem was handling loads from remote memory. This is caused often due to non-optimal NUMA allocations. #link to NUMA article. Sample with: MEM_LOAD_L3_MISS_RETIRED.REMOTE_DRAM_PS 100% 00tma_shuffles HPC;Pipeline;TopdownL4;tma_L4_group;tma_int_operations_group INT_VEC_RETIRED.SHUFFLES / (tma_retiring * tma_info_thread_slots) tma_shuffles > 0.1 & (tma_int_operations > 0.1 & tma_light_operations > 0.6) This metric represents Shuffle (cross "vector lane" data transfers) uops fraction the CPU has retired 100% 00tma_slow_pause TopdownL6;tma_L6_group;tma_serializing_operation_group CPU_CLK_UNHALTED.PAUSE / tma_info_thread_clks tma_slow_pause > 0.05 & (tma_serializing_operation > 0.1 & (tma_ports_utilized_0 > 0.2 & (tma_ports_utilization > 0.15 & (tma_core_bound > 0.1 & tma_backend_bound > 0.2)))) This metric represents fraction of cycles the CPU was stalled due to PAUSE Instructions This metric represents fraction of cycles the CPU was stalled due to PAUSE Instructions. Sample with: CPU_CLK_UNHALTED.PAUSE_INST 100% 02tma_sq_full MemoryBW;Offcore;TopdownL4;tma_L4_group;tma_issueBW;tma_l3_bound_group (XQ.FULL_CYCLES + L1D_PEND_MISS.L2_STALLS) / tma_info_thread_clks tma_sq_full > 0.3 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors) This metric measures fraction of cycles where the Super Queue (SQ) was full taking into account all request-types and both hardware SMT threads (Logical Processors). Related metrics: tma_fb_full, tma_info_bottleneck_memory_bandwidth, tma_info_system_dram_bw_use, tma_mem_bandwidth 100% 00tma_store_latency MemoryLat;Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_issueSL;tma_store_bound_group (MEM_STORE_RETIRED.L2_HIT * 10 * (1 - MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES) + (1 - MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES) * min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO)) / tma_info_thread_clks tma_store_latency > 0.1 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles the CPU spent handling L1D store misses This metric estimates fraction of cycles the CPU spent handling L1D store misses. Store accesses usually less impact out-of-order core performance; however; holding resources for longer time can lead into undesired implications (e.g. contention on L1D fill-buffer entries - see FB_Full). Related metrics: tma_fb_full, tma_lock_latency 100% 00tma_unknown_branches BigFoot;FetchLat;TopdownL4;tma_L4_group;tma_branch_resteers_group INT_MISC.UNKNOWN_BRANCH_CYCLES / tma_info_thread_clks tma_unknown_branches > 0.05 & (tma_branch_resteers > 0.05 & (tma_fetch_latency > 0.1 & tma_frontend_bound > 0.15)) This metric represents fraction of cycles the CPU was stalled due to new branch address clears This metric represents fraction of cycles the CPU was stalled due to new branch address clears. These are fetched branches the Branch Prediction Unit was unable to recognize (e.g. first time the branch is fetched or hitting BTB capacity limit). Sample with: FRONTEND_RETIRED.UNKNOWN_BRANCH 100% 00tma_contested_accesses DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group (18.5 * tma_info_system_average_frequency * MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM + 16.5 * tma_info_system_average_frequency * MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS_PS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_data_sharing Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group 16.5 * tma_info_system_average_frequency * MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT_PS. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_false_sharing DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group 22 * tma_info_system_average_frequency * OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HITM / tma_info_thread_clks tma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates how often CPU was handling synchronizations due to False Sharing This metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_fp_vector Compute;Flops;TopdownL4;tma_L4_group;tma_fp_arith_group;tma_issue2P cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0x3c@ / UOPS_RETIRED.RETIRE_SLOTS tma_fp_vector > 0.1 & (tma_fp_arith > 0.2 & tma_light_operations > 0.6) This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths This metric approximates arithmetic floating-point (FP) vector uops fraction the CPU has retired aggregated across all vector widths. May overcount due to FMA double counting. Related metrics: tma_fp_scalar, tma_fp_vector_128b, tma_fp_vector_256b, tma_fp_vector_512b, tma_port_0, tma_port_1, tma_port_5, tma_port_6, tma_ports_utilized_2 100% 01tma_info_bottleneck_memory_data_tlbs Mem;MemoryTLB;Offcore;tma_issueTLB 100 * tma_memory_bound * (tma_l1_bound / max(tma_memory_bound, tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_dtlb_load / max(tma_l1_bound, tma_4k_aliasing + tma_dtlb_load + tma_fb_full + tma_lock_latency + tma_split_loads + tma_store_fwd_blk)) + tma_store_bound / (tma_dram_bound + tma_l1_bound + tma_l2_bound + tma_l3_bound + tma_store_bound) * (tma_dtlb_store / (tma_dtlb_store + tma_false_sharing + tma_split_stores + tma_store_latency))) tma_info_bottleneck_memory_data_tlbs > 20 Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs) Total pipeline cost of Memory Address Translation related bottlenecks (data-side TLBs). Related metrics: tma_dtlb_load, tma_dtlb_store 01tma_info_core_flopc Flops;Ret (FP_ARITH_INST_RETIRED.SCALAR_SINGLE + FP_ARITH_INST_RETIRED.SCALAR_DOUBLE + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * (FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE) + 8 * FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) / tma_info_core_core_clks Floating Point Operations Per Cycle 01tma_info_inst_mix_iparith Flops;InsType INST_RETIRED.ANY / (cpu@FP_ARITH_INST_RETIRED.SCALAR_SINGLE\,umask\=0x03@ + cpu@FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE\,umask\=0x3c@) tma_info_inst_mix_iparith < 10 Instructions per FP Arithmetic instruction (lower number means higher occurrence rate) Instructions per FP Arithmetic instruction (lower number means higher occurrence rate). May undercount due to FMA double counting. Approximated prior to BDW 01tma_info_inst_mix_ipflop Flops;InsType INST_RETIRED.ANY / (FP_ARITH_INST_RETIRED.SCALAR_SINGLE + FP_ARITH_INST_RETIRED.SCALAR_DOUBLE + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * (FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE) + 8 * FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) tma_info_inst_mix_ipflop < 10 Instructions per Floating Point (FP) Operation (lower number means higher occurrence rate) 01tma_info_system_gflops Cor;Flops;HPC (FP_ARITH_INST_RETIRED.SCALAR_SINGLE + FP_ARITH_INST_RETIRED.SCALAR_DOUBLE + 2 * FP_ARITH_INST_RETIRED.128B_PACKED_DOUBLE + 4 * (FP_ARITH_INST_RETIRED.128B_PACKED_SINGLE + FP_ARITH_INST_RETIRED.256B_PACKED_DOUBLE) + 8 * FP_ARITH_INST_RETIRED.256B_PACKED_SINGLE) / 1e9 / duration_time Giga Floating Point Operations Per Second Giga Floating Point Operations Per Second. Aggregate across all supported options of: FP precisions, scalar and vector instructions, vector-width and AMX engine 01tma_info_system_mem_parallel_reads Mem;MemoryBW;SoC UNC_ARB_TRK_OCCUPANCY.DATA_READ / UNC_ARB_TRK_OCCUPANCY.DATA_READ@cmask\=1@ Average number of parallel data read requests to external memory Average number of parallel data read requests to external memory. Accounts for demand loads and L1/L2 prefetches 00tma_info_system_mem_read_latency Mem;MemoryLat;SoC 1e9 * (UNC_ARB_TRK_OCCUPANCY.DATA_READ / UNC_ARB_TRK_REQUESTS.DATA_READ) / (tma_info_system_socket_clks / duration_time) Average latency of data read request to external memory (in nanoseconds) Average latency of data read request to external memory (in nanoseconds). Accounts for demand loads and L1/L2 prefetches. ([RKL+]memory-controller only) 00tma_l3_hit_latency MemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group 6.5 * tma_info_system_average_frequency * MEM_LOAD_RETIRED.L3_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited). Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance. Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS. Related metrics: tma_info_bottleneck_memory_latency, tma_mem_latency 100% 00tma_lock_latency Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_l1_bound_group (12 * max(0, MEM_INST_RETIRED.LOCK_LOADS - L2_RQSTS.ALL_RFO) + MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES * (9 * L2_RQSTS.RFO_HIT + min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO))) / tma_info_thread_clks tma_lock_latency > 0.2 & (tma_l1_bound > 0.1 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations This metric represents fraction of cycles the CPU spent handling cache misses due to lock operations. Due to the microarchitecture handling of locks; they are classified as L1_Bound regardless of what memory source satisfied them. Sample with: MEM_INST_RETIRED.LOCK_LOADS_PS. Related metrics: tma_store_latency 100% 00tma_store_latency MemoryLat;Offcore;TopdownL4;tma_L4_group;tma_issueRFO;tma_issueSL;tma_store_bound_group (L2_RQSTS.RFO_HIT * 9 * (1 - MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES) + (1 - MEM_INST_RETIRED.LOCK_LOADS / MEM_INST_RETIRED.ALL_STORES) * min(CPU_CLK_UNHALTED.THREAD, OFFCORE_REQUESTS_OUTSTANDING.CYCLES_WITH_DEMAND_RFO)) / tma_info_thread_clks tma_store_latency > 0.1 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles the CPU spent handling L1D store misses This metric estimates fraction of cycles the CPU spent handling L1D store misses. Store accesses usually less impact out-of-order core performance; however; holding resources for longer time can lead into undesired implications (e.g. contention on L1D fill-buffer entries - see FB_Full). Related metrics: tma_fb_full, tma_lock_latency 100% 02llc_data_read_demand_plus_prefetch_miss_latency 1e9 * (cha@UNC_CHA_TOR_OCCUPANCY.IA_MISS\,config1\=0x40433@ / cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40433@) / (UNC_CHA_CLOCKTICKS / (#num_cores / #num_packages * #num_packages)) * duration_time Average latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) in nano seconds 1ns 00llc_data_read_demand_plus_prefetch_miss_latency_for_local_requests 1e9 * (cha@UNC_CHA_TOR_OCCUPANCY.IA_MISS\,config1\=0x40432@ / cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40432@) / (UNC_CHA_CLOCKTICKS / (#num_cores / #num_packages * #num_packages)) * duration_time Average latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) addressed to local memory in nano seconds 1ns 00llc_data_read_demand_plus_prefetch_miss_latency_for_remote_requests 1e9 * (cha@UNC_CHA_TOR_OCCUPANCY.IA_MISS\,config1\=0x40431@ / cha@UNC_CHA_TOR_INSERTS.IA_MISS\,config1\=0x40431@) / (UNC_CHA_CLOCKTICKS / (#num_cores / #num_packages * #num_packages)) * duration_time Average latency of a last level cache (LLC) demand and prefetch data read miss (read memory access) addressed to remote memory in nano seconds 1ns 00tma_contested_accesses DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group (44 * tma_info_system_average_frequency * (MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM * (OFFCORE_RESPONSE.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE / (OFFCORE_RESPONSE.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE + OFFCORE_RESPONSE.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD))) + 44 * tma_info_system_average_frequency * MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS_PS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_data_sharing Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group 44 * tma_info_system_average_frequency * (MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT + MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM * (1 - OFFCORE_RESPONSE.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE / (OFFCORE_RESPONSE.DEMAND_DATA_RD.L3_HIT.HITM_OTHER_CORE + OFFCORE_RESPONSE.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD))) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HIT_PS. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_false_sharing DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group (110 * tma_info_system_average_frequency * (OFFCORE_RESPONSE.DEMAND_RFO.L3_MISS.REMOTE_HITM + OFFCORE_RESPONSE.PF_L2_RFO.L3_MISS.REMOTE_HITM) + 47.5 * tma_info_system_average_frequency * (OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.HITM_OTHER_CORE + OFFCORE_RESPONSE.PF_L2_RFO.L3_HIT.HITM_OTHER_CORE)) / tma_info_thread_clks tma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates how often CPU was handling synchronizations due to False Sharing This metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_HITM_PS;OFFCORE_RESPONSE.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache 100% 01uncore_frequency UNC_CHA_CLOCKTICKS / (#num_cores / #num_packages * #num_packages) / 1e9 / duration_time Uncore operating frequency in GHz 1GHz 00power_channel_ppd UNC_M_POWER_CHANNEL_PPD / UNC_M_CLOCKTICKS * 100 Cycles where DRAM ranks are in power down (CKE) mode Counts cycles when all the ranks in the channel are in PPD (PreCharge Power Down) mode. If IBT (Input Buffer Terminators)=off is enabled, then this event counts the cycles in PPD mode. If IBT=off is not enabled, then this event counts the number of cycles when being in PPD mode could have been taken advantage of 00LLC_MISSES.PCIE_READ UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART0 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART1 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART2 + UNC_IIO_DATA_REQ_OF_CPU.MEM_READ.PART3 PCI Express bandwidth reading at IIO. Derived from unc_iio_data_req_of_cpu.mem_read.part0 Data requested of the CPU : Card reading from DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 4Bytes 00LLC_MISSES.PCIE_WRITE UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART0 + UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART1 + UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART2 + UNC_IIO_DATA_REQ_OF_CPU.MEM_WRITE.PART3 PCI Express bandwidth writing at IIO. Derived from unc_iio_data_req_of_cpu.mem_write.part0 Data requested of the CPU : Card writing to DRAM : Number of DWs (4 bytes) the card requests of the main die. Includes all requests initiated by the Card, including reads and writes. : x16 card plugged in to Lane 0/1/2/3, Or x8 card plugged in to Lane 0/1, Or x4 card is plugged in to slot 0 4Bytes 00power_channel_ppd UNC_M_POWER_CHANNEL_PPD / UNC_M_CLOCKTICKS * 100 Cycles where DRAM ranks are in power down (CKE) mode Channel PPD Cycles : Number of cycles when all the ranks in the channel are in PPD mode. If IBT=off is enabled, then this can be used to count those cycles. If it is not enabled, then this can count the number of cycles when that could have been taken advantage of 00power_self_refresh UNC_M_POWER_SELF_REFRESH / UNC_M_CLOCKTICKS * 100 Cycles Memory is in self refresh power mode Clock-Enabled Self-Refresh : Counts the number of cycles when the iMC is in self-refresh and the iMC still has a clock. This happens in some package C-states. For example, the PCU may ask the iMC to enter self-refresh even though some of the cores are still processing. One use of this is for Monroe technology. Self-refresh is required during package C3 and C6, but there is no clock in the iMC at this time, so it is not possible to count these cases 00tma_contested_accesses DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group (49 * tma_info_system_average_frequency * (MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD * (OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM / (OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM + OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD))) + 48 * tma_info_system_average_frequency * MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_contested_accesses > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to contested accesses. Contested accesses occur when data written by one Logical Processor are read by another Logical Processor on a different Physical Core. Examples of contested accesses include synchronizations such as locks; true data sharing such as modified locked variables; and false sharing. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD;MEM_LOAD_L3_HIT_RETIRED.XSNP_MISS. Related metrics: tma_data_sharing, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_data_sharing Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_l3_bound_group 48 * tma_info_system_average_frequency * (MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD + MEM_LOAD_L3_HIT_RETIRED.XSNP_FWD * (1 - OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM / (OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HITM + OCR.DEMAND_DATA_RD.L3_HIT.SNOOP_HIT_WITH_FWD))) * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_data_sharing > 0.05 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses This metric estimates fraction of cycles while the memory subsystem was handling synchronizations due to data-sharing accesses. Data shared by multiple Logical Processors (even just read shared) may cause increased access latency due to cache coherency. Excessive data sharing can drastically harm multithreaded performance. Sample with: MEM_LOAD_L3_HIT_RETIRED.XSNP_NO_FWD. Related metrics: tma_contested_accesses, tma_false_sharing, tma_machine_clears, tma_remote_cache 100% 01tma_false_sharing DataSharing;Offcore;Snoop;TopdownL4;tma_L4_group;tma_issueSyncxn;tma_store_bound_group 54 * tma_info_system_average_frequency * OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM / tma_info_thread_clks tma_false_sharing > 0.05 & (tma_store_bound > 0.2 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric roughly estimates how often CPU was handling synchronizations due to False Sharing This metric roughly estimates how often CPU was handling synchronizations due to False Sharing. False Sharing is a multithreading hiccup; where multiple Logical Processors contend on different data-elements mapped into the same cache line. Sample with: OCR.DEMAND_RFO.L3_HIT.SNOOP_HITM. Related metrics: tma_contested_accesses, tma_data_sharing, tma_machine_clears, tma_remote_cache 100% 00tma_info_system_dram_bw_use HPC;Mem;MemoryBW;SoC;tma_issueBW 64 * (arb@event\=0x81\,umask\=0x1@ + arb@event\=0x84\,umask\=0x1@) / 1e6 / duration_time / 1e3 Average external Memory Bandwidth Use for reads and writes [GB / sec] Average external Memory Bandwidth Use for reads and writes [GB / sec]. Related metrics: tma_fb_full, tma_info_bottleneck_memory_bandwidth, tma_mem_bandwidth, tma_sq_full 00tma_info_system_mem_request_latency Mem;SoC (UNC_ARB_TRK_OCCUPANCY.ALL + UNC_ARB_DAT_OCCUPANCY.RD) / arb@event\=0x81\,umask\=0x1@ Average latency of all requests to external memory (in Uncore cycles) 00tma_l3_hit_latency MemoryLat;TopdownL4;tma_L4_group;tma_issueLat;tma_l3_bound_group 17.5 * tma_info_system_average_frequency * MEM_LOAD_RETIRED.L3_HIT * (1 + MEM_LOAD_RETIRED.FB_HIT / MEM_LOAD_RETIRED.L1_MISS / 2) / tma_info_thread_clks tma_l3_hit_latency > 0.1 & (tma_l3_bound > 0.05 & (tma_memory_bound > 0.2 & tma_backend_bound > 0.2)) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited) This metric represents fraction of cycles with demand load accesses that hit the L3 cache under unloaded scenarios (possibly L3 latency limited). Avoiding private cache misses (i.e. L2 misses/L3 hits) will improve the latency; reduce contention with sibling physical cores and increase performance. Note the value of this node may overlap with its siblings. Sample with: MEM_LOAD_RETIRED.L3_HIT_PS. Related metrics: tma_info_bottleneck_memory_latency, tma_mem_latency 100% 00 ¾P ÆP P ÆP P ÆP P ÆP P ÆP .P ÆP 7P ÆP CP ÆP KP ÆP SP ÆP WP ÆP [P ÆP cP ÆP oP ÆP sP ÆP {P ÆP „P ÆP ŠP ÆP “P ÆP œP ÆP ¥P ÆP ©P ÆP °P ÆP ¸P ÆP ò(T ÆP ÂP ÆP ó(/ ÆP ËP ÆP ÙP ÆP ÝP ÆP æP ÆP òP ÆP üP ÆP ‘P ÆP ‘P ÆP ‘P ÆP $‘P ÆP '‘P ÆP /‘P ÆP 3‘P ÆP <‘P ÆP F‘P ÆP L‘P ÆP W‘P ÆP [‘P ÆP b‘P ÆP f‘P ÆP m‘P ÆP s‘P ÆP w‘P ÆP ‘P ÆP …‘P ÆP ‹‘P ÆP ”‘P ž‘P È‘P Ò‘P ü‘P ’P 0’P :’P d’P n’P ˜’P ¢’P Ì’P ž‘P Ù’P Ò‘P æ’P ’P ó’P :’P “P n’P “P ¢’P “P 7“P o“P “P ®“P Ê“P ”P ”P L”P f”P ›”P ª”P Ô”P î”P #•P 8•P h•P }•P •P Á•P ð•P –P 5–P O–P „–P œ–P Ï–P â–P —P $—P S—P l—P —P »—P ñ—P ˜P >˜P J˜P p˜P |˜P ¢˜P ®˜P Ô˜P à˜P ™P ™P 8™P D™P j™P v™P œ™P ¨™P ΙP Û™P šP šP 4šP @šP fšP ršP ˜šP ¥šP ÌšP ØšP þšP ›P 0›P >›P f›P t›P œ›P ¬›P Ö›P ã›P œP œP KœP ^œP ŒœP §œP ÝœP ûœP 4P MP -AV EAV P —P ÈP àP žP *žP \žP zžP ³žP žP ìžP ûžP %ŸP AŸP xŸP “ŸP ÉŸP åŸP P 5 P i P | P ª P Ê P ¡P ¡P L¡P k¡P 'K ŠK öK OK ½K #K ˸N îK SK ù£ ÆK &K ’K ÷K kK ÜK OK ¯K K K Þ K X K Ý K V K · K $ K • K K ˆ K K sK âK PK `}N æ}N ¹K k J  J 2K ´K SK ÄK >K 2K l~N b2K à2K H3K é~N Á3K \N XºN 4K Ž4K G€N ²€N ªûJ BÅJ ±ÅJ :ÆJ ÅÆJ ÇJ ÇJ ýÇJ aÈJ ËÈJ 5ÉJ ±ÉJ .ÊJ ¦ÊJ %ËJ £K K wK ÙK <K ‘K rK K õK SK ÜK HK ÀK ;K ûûJ õ4K ý5K E5K N –5K N #J ‚J åJ SJ bJ J hJ ËJ 8J —J TJ ÿJ ³J KüJ °üJ ýJ ZýJ J hJ ÓJ §J GJ J }J éJ Ä J b J 0 J J ñ J U J ¹ J J v J ì J ] J /!J Œ!J × J ì!J 7"J …"J Î"J n#J Ä#J #J $J ¼$J %J p$J U%J ¬%J &J l&J Ó&J +'J ‹'J á'J D(J ¨(J )J Û)J )J ?*J £*J +J Ó+J z+J 6,J «ýJ çxN ÷ýJ MþJ ¬þJ ÿJ °K ™,J ú,J #K “K K {K ßK dK ,ÒJ ‡ÒJ e-J .J ¨.J I/J é/J 0J /1J Ð1J o2J 3J °3J S4J ô4J “5J 06J Ó6J S7J 6K Õ7J m8J î8J h9J æ9J |:J 7K è¶N ž·N ‚N 9¸N Ç=J ªMN ×M i×M Ç×M $ØM –ØM ÙM ?>J nÙM ÝÙM ^ÚM áÚM uÛM øÛM ŒÜM ÝM ®>J &?J [ÓJ éÓJ Â?J A@J ß@J —AJ JBJ CJ ŽCJ yÔJ 0DJ ÇDJ rEJ FJ ÕJ §FJ ¥ÕJ 5ÖJ EGJ ÆGJ fHJ IJ ÕIJ JJ KJ ÇÖJ ÁKJ ZLJ MJ £MJ _×J @NJ ÷×J †ØJ ÝNJ ]OJ üOJ µPJ iQJ RJ ¯RJ ÙJ RSJ êSJ –TJ 1UJ ®ÙJ ÍUJ EÚJ ÔÚJ jVJ êVJ ‰WJ BXJ öXJ YJ <ZJ eÛJ ßZJ w[J #\J ¾\J üÛJ Z]J “ÜJ ÝJ ê]J g^J ù^J ¥_J O`J Ñ`J £ÝJ gaJ òaJ ‘bJ )cJ -ÞJ ÂcJ ·ÞJ XßJ qdJ eJ ´eJ fJ EgJ hJ ¯hJ ûßJ diJ jJ ÌjJ ykJ ¤àJ 'lJ MáJ ááJ ÆlJ amJ nJ ánJ ©oJ tpJ qJ }âJ ²qJ MrJ õrJ ¤sJ (ãJ TtJ ÕãJ päJ ýtJ ‰uJ 4vJ ùvJ ¹wJ |xJ yJ åJ ÆyJ jzJ "{J É{J °åJ q|J SæJ îæJ }J ¦}J Q~J J ÖJ ™€J 4J ‹çJ ãJ ‡‚J ?ƒJ æƒJ .èJ Ž„J ÑèJ kéJ 6…J Á…J k†J /‡J î‡J °ˆJ J‰J êJ ø‰J ›ŠJ R‹J ø‹J ©êJ ŸŒJ KëJ äëJ FJ ÐJ yŽJ <J úJ »J T‘J ìJ ’J £’J Y“J þ“J íJ ¤”J ÁíJ PîJ A•J Á•J `–J —J Í—J „˜J ™J ¶™J NšJ úšJ •›J áîJ 1œJ xïJ ðJ ØœJ bJ žJ ΞJ ŒŸJ M J æ J ¬ðJ “¡J 5¢J ë¢J £J MñJ 6¤J îñJ ‡òJ ݤJ g¥J ¦J Ó¦J ‘§J R¨J ë¨J "óJ ˜©J :ªJ ðªJ •«J ÃóJ ;¬J dôJ üôJ á¬J jJ ®J Ô®J ‘¯J Q°J é°J –õJ •±J 6²J ë²J ³J 6öJ 4´J ÖöJ m÷J Ù´J aµJ ¶J ɶJ …·J D¸J Û¸J øJ †¹J &ºJ ÚºJ }»J ¥øJ !¼J DùJ ÙùJ ļJ J½J ï½J ®¾J h¿J %ÀJ ºÀJ púJ cÁJ ÂJ ³ÂJ TÃJ ûJ yÿJ ÄK K o K Ô K ; K › K ÿ K k K Ë K . K › K ý K m K ïÿJ G K ¥ËJ ÌJ ÌJ ÍJ „ÍJ ûÍJ zÎJ ìÎJ XÏJ ÓÏJ MÐJ ÊÐJ ?ÑJ ¼ÑJ ¤ K K dK [yN ²yN zN lzN ÜzN `{N Ð{N T|N Ð|N ÅK GMN öÃJ Ï K P!K Ñ!K R"K Ó"K eÄJ ÒÄJ öÒJ ¤1K W#K Å#K +$K §$K %K ¬%K 2¹N À¹N x'K (K ®(K )K t)K *K _*K Ò*K H+K ¾+K 5,K ”,K á,K m-K ô-K I.K ¼.K ?/K Ÿ/K 0K …0K 1K 'K ŠK öK OK ½K #K ‡K îK SK ù£ ÆK &K ’K ÷K kK ÜK OK ¯K K K Þ K X K Ý K V K · K $ K • K K ˆ K K sK âK PK `}N æ}N ¹K k J  J 2K ´K SK ÄK >K 2K b2K à2K H3K é~N Á3K \N 4K Ž4K G€N ²€N ªûJ BÅJ ±ÅJ :ÆJ ÅÆJ ÇJ ÇJ ýÇJ aÈJ ËÈJ 5ÉJ ±ÉJ .ÊJ ¦ÊJ %ËJ £K K wK ÙK <K ‘K rK K õK SK ÜK HK ÀK ;K ûûJ õ4K ý5K E5K –5K N #J ‚J åJ SJ bJ J hJ ËJ 8J —J TJ ÿJ ³J KüJ °üJ ýJ ZýJ J hJ ÓJ §J GJ J }J éJ Ä J b J 0 J J ñ J U J ¹ J J v J ì J ] J /!J Œ!J × J ì!J 7"J …"J Î"J n#J Ä#J #J $J ¼$J %J p$J U%J ¬%J &J l&J Ó&J +'J ‹'J á'J D(J ¨(J )J Û)J )J ?*J £*J +J Ó+J z+J 6,J «ýJ çxN ÷ýJ MþJ ¬þJ ÿJ °K ™,J ú,J #K “K K {K ßK dK ,ÒJ ‡ÒJ e-J .J ¨.J I/J é/J 0J /1J Ð1J o2J 3J °3J S4J ô4J “5J 06J Ó6J S7J 6K Õ7J m8J î8J h9J æ9J |:J 7K úN Þ;J <J ‚N Ç=J ×M i×M Ç×M $ØM –ØM ÙM ?>J QƒN nÙM ÝÙM ^ÚM áÚM uÛM øÛM ŒÜM ÝM ®>J &?J [ÓJ éÓJ Â?J A@J ß@J —AJ JBJ CJ ¿ƒN Y¡N 0DJ a„N rEJ FJ ï¡N §FJ ¥ÕJ 5ÖJ EGJ ÆGJ fHJ IJ ÕIJ JJ …N …¢N ÁKJ °…N MJ £MJ £N @NJ ÷×J †ØJ ÝNJ ]OJ üOJ µPJ iQJ RJ ]†N µ£N RSJ ‡N –TJ 1UJ L¤N ÍUJ EÚJ ÔÚJ jVJ êVJ ‰WJ BXJ öXJ YJ ¬‡N ã¤N ßZJ OˆN #\J ¾\J z¥N Z]J “ÜJ ÝJ ê]J g^J ù^J ¥_J O`J ûˆN ¦N gaJ ‘‰N ‘bJ )cJ ›¦N ÂcJ ·ÞJ XßJ qdJ eJ ´eJ fJ EgJ hJ 0ŠN %§N diJ åŠN ÌjJ ykJ ΧN 'lJ MáJ ááJ ÆlJ amJ nJ ánJ ©oJ tpJ £‹N w¨N ²qJ IŒN õrJ ¤sJ "©N TtJ ÕãJ päJ ýtJ ‰uJ 4vJ ùvJ ¹wJ |xJ ñŒN Ï©N ÆyJ N "{J É{J rªN q|J SæJ îæJ }J ¦}J Q~J J ÖJ ™€J XŽN «N ãJ N ?ƒJ æƒJ ¸«N Ž„J ÑèJ kéJ 6…J Á…J k†J /‡J î‡J °ˆJ ¿N [¬N ø‰J mN R‹J ø‹J ý¬N ŸŒJ KëJ äëJ FJ ÐJ yŽJ <J úJ »J $‘N ŸN ’J Ñ‘N Y“J þ“J @®N ¤”J ÁíJ PîJ A•J Á•J `–J —J Í—J „˜J ‡’N ¶™J *“N úšJ •›J á®N Ö“N x¯N °N }”N •N °•N s–N 1—N ò—N ‹˜N ¬°N 8™N Ú™N šN 5›N M±N 6¤J îñJ ‡òJ ݤJ g¥J ¦J Ó¦J ‘§J R¨J Û›N î±N ˜©J ˆœN ðªJ •«J ²N ;¬J dôJ üôJ á¬J jJ ®J Ô®J ‘¯J Q°J >N 0³N •±J êN ë²J ³J гN 4´J ÖöJ m÷J Ù´J aµJ ¶J ɶJ …·J D¸J ŸžN p´N †¹J JŸN ÚºJ }»J µN !¼J DùJ ÙùJ ļJ J½J ï½J ®¾J h¿J %ÀJ þŸN ®µN cÁJ § N ³ÂJ TÃJ K¶N yÿJ ÄK K o K Ô K ; K › K ÿ K k K Ë K . K › K ý K m K ïÿJ G K ¥ËJ ÌJ ÌJ ÍJ „ÍJ ûÍJ zÎJ ìÎJ XÏJ ÓÏJ MÐJ ÊÐJ ?ÑJ ¼ÑJ ¤ K K dK [yN ²yN zN lzN ÜzN `{N Ð{N T|N Ð|N ÅK GMN öÃJ Ï K P!K Ñ!K R"K Ó"K eÄJ ÒÄJ öÒJ ¤1K W#K Å#K +$K §$K %K ¬%K F&K Ú&K x'K (K ®(K )K t)K *K _*K Ò*K H+K ¾+K 5,K ”,K á,K m-K ô-K I.K ¼.K ?/K Ÿ/K 0K …0K 1K 'K ŠK öK OK ½K #K ‡K îK SK ù£ ÆK &K ’K ÷K kK ÜK OK ¯K K K Þ K X K Ý K V K · K $ K • K K ˆ K K sK âK PK `}N æ}N ¹K k J  J 2K ´K SK ÄK >K 2K l~N b2K à2K H3K é~N Á3K \N ÐN 4K Ž4K G€N ²€N ªûJ BÅJ ±ÅJ :ÆJ ÅÆJ ÇJ ÇJ ýÇJ aÈJ ËÈJ 5ÉJ ±ÉJ .ÊJ ¦ÊJ %ËJ £K K wK ÙK <K ‘K rK K õK SK ÜK HK ÀK ;K ûûJ õ4K ý5K E5K N –5K N #J ‚J åJ SJ bJ J hJ ËJ 8J —J TJ ÿJ ³J KüJ °üJ ýJ ZýJ J hJ ÓJ §J GJ J }J éJ Ä J b J 0 J J ñ J U J ¹ J J v J ì J ] J /!J Œ!J × J ì!J 7"J …"J Î"J n#J Ä#J #J $J ¼$J %J p$J U%J ¬%J &J l&J Ó&J +'J ‹'J á'J D(J ¨(J )J Û)J )J ?*J £*J +J Ó+J z+J 6,J «ýJ çxN ÷ýJ MþJ ¬þJ ÿJ °K ™,J ú,J #K “K K {K ßK dK ,ÒJ ‡ÒJ e-J .J ¨.J I/J é/J 0J /1J Ð1J o2J 3J °3J S4J ô4J “5J 06J Ó6J S7J 6K Õ7J m8J î8J h9J æ9J |:J 7K ªMN ×M i×M Ç×M $ØM –ØM ÙM ?>J nÙM ÝÙM ^ÚM áÚM uÛM øÛM ŒÜM ÝM ®>J ŒÝM VÞM NN ¾NN öÞM ’ßM ,àM ÙàM ˆáM 9âM ÒâM [ON ”ãM PN 9äM åM ›PN MQN ¡åM <æM ÕæM çM /èM ßèM wéM éQN 8êM RN ÜêM §ëM 'SN ÛSN HìM åìM €íM .îM ÞîM ïM *ðM yTN íðM UN “ñM VòM »UN gVN ïòM „óM ôM ½ôM eõM öM ¡öM ýVN \÷M ›WN ú÷M ¼øM /XN ÚXN TùM èùM zúM ûM ÆûM oüM ýM oYN ºýM ZN WþM "ÿM ŸZN S[N ÃÿM ` N û N ©N YN N ¥N ñ[N hN —\N N ÑN 3]N ß]N jN ÿN ’N 8N àN Š N N u^N × N _N u N @ N §_N [`N á N ~ N N ÇN wN )N ÃN ù`N †N ŸaN ,N ýN ;bN õbN ¤N GN èN œN RN N ªN ™cN sN EdN N îN çdN ŸeN “N 4N ÓN … N 9 N ï N N AfN T N ëfN þ N Ç N ‹gN =hN f!N "N š"N F#N ô#N ¤$N <%N ÙhN ý%N }iN ¡&N `'N jN ¿jN õ'N †(N )N ·)N [*N +N +N QkN F,N ëkN à,N £-N {lN 'mN <.N Ñ.N d/N 0N ²0N \1N î1N ½mN ©2N [nN G3N 4N ïnN ¡oN ¯4N J5N ã5N 6N =7N í7N …8N =pN F9N ápN ê9N ®:N {qN (rN H;N Þ;N r<N =N Â=N m>N ?N ¿rN ¼?N ^sN [@N AN ósN tN ¹AN OBN ãBN ŠCN 3DN ÞDN qEN 7uN -FN ÖuN ÌFN ‘GN kvN wN ,HN ÃHN XIN JN ªJN VKN êKN ±wN §LN QxN yÿJ ÄK K o K Ô K ; K › K ÿ K k K Ë K . K › K ý K m K ïÿJ G K ¥ËJ ÌJ ÌJ ÍJ „ÍJ ûÍJ zÎJ ìÎJ XÏJ ÓÏJ MÐJ ÊÐJ ?ÑJ ¼ÑJ ¤ K K dK [yN ²yN zN lzN ÜzN `{N Ð{N T|N Ð|N ÅK GMN öÃJ Ï K P!K Ñ!K R"K Ó"K eÄJ ÒÄJ öÒJ ¤1K W#K Å#K +$K §$K %K ¬%K F&K Ú&K x'K (K ®(K )K t)K *K _*K Ò*K H+K ¾+K 5,K ”,K á,K m-K ô-K I.K ¼.K ?/K Ÿ/K 0K …0K 1K ¿N ß¿N CÀN §ÀN ÁN nÁN ÑÁN 5ÂN ™ÂN O ýÂN ŸÃN õ†T ŠT n‹T yT t)O «“T ù”T {*S n-S ;0S ÛƒW ×=O éˆW ’ T Ý>S ¼¢T 1¥T >DS ©§T 5¬T UW ö²T ;¶T î¹T `[S jO ǼT X¿T 6ÂT ÅT ôÇT ÓÊT ~ÏT úÑT àÓT jÖT v×T {ØT }ÙT >“Q 9mS bÚT ÒÜT ÞpS ŒÞT uS ¯àT fäT µçT èS „S ëT ¬ëT RìT º©O >íT }•Q ÌíT üˆS G‹S IïT ùðT ÖS ýñT 8‘S V¶O ’S ±’S ¶òT ›œQ 0Q MóT ºŸQ €¡Q •S @£Q ê¤Q ”¦Q ^§Q õT õ˜S ª™S cšS éöT ¬Q -Q ‹žS ÓQ KŸS , S Ð S )¯Q ì¯Q ¡S W±Q ²Q <¢S à¢S Ì£S еQ ¶Q lùT ;úT ‘ÚO @ÛO èÛO žÜO ¥S ü¥S ûT U¨S –ºQ müT ‰åO 0¼Q oW 0ýT ÀQ LÁQ vìO EíO O8V ’W VÿT á U U QU ñO òO sÄQ .óO úÄQ ÆQ $U ½U ¾öO ‡U @½S uR 2U > U Ò’W …ÈS P ~U <P ¨ÎS #U {U Ó P BÖS ±ÚS 7U õU I U ÁâS U ª#U øåS 5%U *U &,U ^.U Å0U à2U ;5U –7U T<U O?U ¦CU uGU JU NU ÆPU ÎRU èTU ÔVU šT |YU 3]U µ`U ¬„P !T {bU ÑeU ü$T ÚÃN {ÄN 6ÅN ýÅN WÑM -ÒM ˜ÓM ?ÎM ÏM €ÐM sû0 °ËM þØ ©Ù ÌM §ÌM „Û ¤Ü 6ÍM mÞ øL Bà ÿ¸0 º0 U† Ó¹ {" ž$ [% Î& u( Ý) b- Ö. 0 5»0 >½0 ¾0 :¿0 -À0 ƒÁ0 ‘Â0 ›Ã0 ¥0 l¦0 ݧ0 $N *P R ËÄ0 ŠÊ0 ¾d ei 8k Çk Ul ål m «ë FË0 n e0 hg0 Uh0 ²û0 {ü0 ŸD" ý0 áþ0 8 1 =1 1 ƒN" oÔM ÄÕM Â1 „n •o ªp ¨q }ÆM >s 8t ˆ ׌ !‘ T• ³™ ;x# f|# “€# yž >¢ ¦ €d0 7´ Pµ ϶ Ê· Ѹ ¿i0 0k0 m0 Ïn0 Bp0 1 r0 ás0 ²u0 ‰w0 ]y0 ÊÍ "{0 š|0 ü}0 a0 ›€0 ‚0 ‚Õ Wƒ0 ë× òØ Á„0 ¥Û -†0 s‡0 `ˆ0 ‰0 ùŠ0 •Œ0 àË0 U (x ò{ ˜ÇM ‘Ò0 &Õ0 /×0 `Ö0 tØ0 ¢Ù0 ½1 ³1 ÜZ" š]" ý^" Ý1 x á"0 Ê Ñ Þº 5$0 t%0 Ç G W J þ Ÿ u ‰¶M t·M = Ú z g Ç vÚ0 EÈM £‘ 6Ö +# †“ ºÜ0 e• – Tó › ÷1 >3 (4 $5 -6 _7 ”8 Â9 O¸M @ xºM ¦A c¼M <G [I ìJ L AM aN ‘O 9ø ú åû ¼ý ’ÿ d ; Dœ ïÞ0 ¼½M ÷00 c60 ~ SY ŒZ ;\ I] ê# \¾M CÀM ªe PÂM IÄM bm Z0 ² ëž ÿß0 `á0 ”# £”# ¾•# í–# Õ—# Ƙ# o™# Š[0 ´ÅM ^0 ±^0 Z_0 þ_0 ìa" ³b" ¼â0 ä0 Ù¥ P¨ =0 >ž0 0š# u›# ¼œ# »å0 pæ0 Zç0 Dè0 =é0 7ê0 "ë0 ì0 c¹# /Ç #È É Ê Ë ÀË Ì >Í 9 œÏ "Ð í0 Ìí0 AÉM Ö [ñ0 ò0 €W ™W z{W Â}W ˜° ¯^) _) ¥_) 6`) a) „_; Ëa) Eb) ³c) 8d) Çe) =f) ±f) 5g) ¹g) 0h) ©h) i) •i) j) j) ¹ u¹ ѹ 2k) 3¶M 9>" >" <<, È<, T=, à=, l>, º>, ?, ü?, Â@, ÁB, HD, |E, ÇF, =L@ H, bI, ˆM@ 6O@ ÖP@ ZN, ‘O, P, ÍZ ÄÀ= ºÁ= °Â= ¦Ã= œÄ= “Å= ŠÆ= Ç= xÈ= qÉ= gÊ= ]Ë= TÌ= KÍ= BÎ= 9Ï= 1Ð= )Ñ= !Ò= Ó= Ô= Õ= Ö= ÷Ö= í×= ãØ= ÙÙ= ÐÚ= ÇÛ= ¾Ü= µÝ= ®Þ= ¤ß= šà= ‘á= ˆâ= ã= vä= nå= fæ= ^ç= Vè= Pé= Gê= >ë= 4ì= *í= î= ï= ð= ñ= ûñ= òò= ëó= áô= ×õ= Îö= Å÷= ¼ø= ³ù= «ú= £û= ›ü= “ý= þ= „ÿ= { > q> g> ]> S> J> A> 8> /> ( > > > > > ù > ð> è> à> Ø> Ð> Ê> Á> å¬M * /> M> o> ¶> > ç > U* ež* !> ’$> (> €+> ï<> d@> ÖC> NG> ÷.> u2> ð5> q9> ÃJ> 9N> ¬Q> %U> ›X> ËZ> qŸ* ¢* £¤* <§* Õ©* o¬* ¯* 9±* j³* ›µ* P¸* »* º½* oÀ* %Ã* ÛÅ* bÆ* éÆ* pÇ* ÷Ç* È* É* É* Ê* žÊ* %Ë* ¬Ë* 3Ì* ¾Ì* IÍ* ÔÍ* _Î* ëÎ* þ\> Š]> Ð* Ñ* ¥Ñ* 0Ò* »Ò* 2Ó* ©Ó* Ô* ©Ô* 2Õ* »Õ* DÖ* ÎÖ* X×* Ý×* bØ* çØ* lÙ* òÙ* xÚ* þÚ* „Û* Ü* ŽÜ* Ý* ˜Ý* !Þ* ªÞ* 3ß* ¼ß* Fà* Ðà* Zá* äá* mâ* öâ* ã* ^> ¯^> ä* fä* Ïä* 8å* £å* æ* qæ* ßæ* Mç* ½ç* -è* è* üè* ié* Øé* æñ* _ò* Øò* Qó* Üó* gô* H_> L`> Pa> Tb> Xc> Vd> €e> uf> ›g> Ìh> :i> ¨i> 4j> ¢j> k> |k> þk> gl> çl> lm> ,þ* ÿ* Ùÿ* ± + ‰+ b+ ì+ 2+ {+ Ä+ + W + m> Wo> ìp> †r> 0t> Åu> _w> 4x> ôx> ¹y> ^z> '{> ü{> ¼|> }> &~> Ü> |> !ƒ> ¦„> \†> ü‡> ¡‰> @‹> ÅŒ> 5Ž> U> `> p‘> `’> t“> ””> Ÿ•> ¯–> Ÿ—> Ř> Ö™> ìš> â›> üœ> "ž> 3Ÿ> I > ?¡> }¢> »£> ù¤> 7¦> v§> µ¨> ô©> 3«> q¬> ¯> í®> +°> j±> ©²> è³> 'µ> e¶> £·> á¸> º> ^»> ¼> ܽ> ¿> YÀ> —Á> ÕÂ> Ä> RÅ> ‘Æ> ÐÇ> É> PÊ> ŽË> ÌÌ> Î> OÏ> Ð> ÒÑ> Ó> RÔ> •Õ> ÕÖ> ˆ+ Ø> Ù> ,Ú> 7Û> CÜ> NÝ> à> lâ> Zä> Gæ> 5è> "ê> ÿï> šñ> 6ó> Õô> uö> ø> ¬ù> »ú> ´û> ²ü> Áý> ºþ> ¸ÿ> à ? ¸? ²? Œ? Š? •? Š? „? ^? Ê ? ? { ? ¶ ? ? ? ×? 2? m? æ? I? ±? ù? e? Þ ? A ? © ? ñ ? I"? ‹#? Ò$? ù%? D'? œ(? Þ)? %+? L,? >-? .? ý.? ¿/? ¥0? —1? t2? V3? 4? o5? °6? ö7? 9? f:? ½;? þ<? D>? j?? â@? JB? ’C? þD? vF? ÞG? &I? J? K? ÷K? èL? ÎM? µN? ›O? ‚P? hQ? OR? 5S? T? U? ÝV? X? PZ? Õ[? ¥]? o_? #a? øb? »d? –f? Rh? j? ©k? ‚m? Uo? q? ðr? ¼t? mv? ÿw? žy? {? ±|? Z~? í? ¡? Cƒ? „? î„? Ã…? ™†? n‡? Dˆ? ‰? ݉? µŠ? kŒ? Ž? ¦? ‘? Ã’? q”? –? —? i™? ¹š? œ? Z? «ž? ûŸ? L¡? ˆ¢? Û£? .¥? }¦? í©? Z? Æ°? Â? qÅ? ÞÈ? JÌ? /´? §·? »? ¾? ³Ï? !Ó? ŒÖ? öÙ? ]Ý? …ß? ©á? !å? –è? ì? ë5 ì5 í5 î5 ï5 ð5 ñ5 ò5 ó5 ô5 õ5 ö5 ÷5 ø5 ù5 ú5 û5 ü5 ý5 þ5 ÿ5 6 6 6 6 6 6 6 6 6 6 6 6 6 ! 6 "6 #6 $6 &6 (6 *6 ,6 06 16 26 26 26 26 26 3 6 4 6 5 6 6 6 9 6 9!6 9"6 :#6 ;$6 <%6 =&6 ?'6 A(6 C)6 E*6 I+6 J,6 K-6 K.6 K/6 K06 K16 L26 M36 N46 O56 R66 R76 R86 S96 T:6 U;6 V<6 X=6 Z>6 \?6 ^@6 bA6 cB6 dC6 ÔC6 <D6 D6 E6 8Ú qE6 F6 vF6 S6 3T6 _U6 °V6 X6 \6 ó]6 _6 #`6 ¤c6 "g6 ¦j6 G|6 Æ6 Bƒ6 Ć6 'n6 ¯q6 4u6 ¿x6 CŠ6 Ã6 @‘6 Ô6 C˜6 }š6 ºœ6 F6 Í6 Ež6 Þ6 ¡6 ¢¡6 ¢6 ˜¢6 h¥6 å¥6 h¦6 m¨6 ê¨6 a©6 Ï©6 Pª6 @«6 ·«6 9¬6 ®6 $¯6 ’¯6 °6 ±6 z±6 ü±6 p´6 ã´6 jµ6 e¶6 á¶6 i·6 ¹6 Ò¹6 )º6 ̺6 o»6 Ú»6 I¼6 ¡¼6 ½6 Œ½6 r¾6 í¾6 c¿6 OÀ6 ¼À6 )Á6 •Á6 Â6 pÂ6 ÞÂ6 KÃ6 ¼Å6 ¬Æ6 ™È6 ™M É6 œ™M àÉ6 ¤Ê6 !šM iË6 ±šM @Ì6 =›M Í6 ÞÍ6 É›M tÎ6 Ï6 —Ï6 Ð6 žÐ6 Ñ6 Ñ6 $Ò6 ™Ò6 Ó6 Ô6 ƒÔ6 Õ6 Õ6 Ö6 Ö6 ×6 “×6 Ø6 üØ6 |Ù6 Ñß6 ±à6 ~â6 ùâ6 mã6 Üã6 ºä6 å6 oå6 æ6 æ6 ýæ6 ûç6 uè6 Ñè6 1é6 ?ê6 Më6 [ì6 ií6 qî6 ¥ï6 ¤ð6 Ôñ6 ó6 ‡ó6 ÿó6 •ô6 õ6 …õ6 ûõ6 ‡ö6 úö6 „÷6 ø6 ^ø6 Ýø6 Uû6 Õû6 ´F G Õü6 qH 1ý6 ý6 ÍH &I ‚I ÞI ùý6 ÿ6 L7 ð7 ¤7 C7 ç7 Æ7 7 _ 7 7 á 7 À 7 Š 7 Y7 7 È7 r7 !7 °7 p7 7 É7 r 7 7 { 7 ¥ 7 º!7 Ô"7 Î#7 ì$7 &7 +'7 E(7 ?)7 o*7 Š+7 ª,7 ª-7 Î.7 þ/7 17 927 +67 s77 »87 :7 K;7 ”<7 Ý=7 &?7 o@7 ·A7 ÿB7 GD7 E7 ØF7 !H7 jI7 ³J7 ûK7 CM7 ‹N7 ÓO7 Q7 eR7 ®S7 ÷T7 ?V7 ‡W7 ÏX7 Z7 `[7 ©\7 ò]7 ;_7 †`7 Îa7 c7 cd7 e7 ÷f7 Dh7 Ži7 Øj7 %l7 om7 r„ Ç„ @s7 §s7 ut7 Ût7 §u7 v7 åv7 Ow7 àŠ zŠ H‹ ž‹ ÷‹ PŒ ½Œ 4 #x7 £x7 `y7 õy7 ‰z7 ôz7 y{7 ý{7 e|7 Î|7 7}7 }7 ~7 r~7 à~7 h7 ï7 Y€7 Ä€7 /7 7 %‚7 ¬‚7 !ƒ7 ‹ƒ7 öƒ7 a„7 ý„7 ˜…7 =†7 á†7 O‡7 ׇ7 ^ˆ7 Ȉ7 3‰7 y7 ž‰7 Š7 ‹7 ª‹7 >Œ7 ©Œ7 .7 ²7 Ž7 ¨Ž7 /7 7 %7 ¬7 H‘7 ã‘7 ˆ’7 ,“7 E”7 H•7 P–7 i—7 l˜7 t™7 ‰š7 ˆ›7 Œœ7 p7 xž7 Ÿ7 Œ 7 ¡7 t¢7 ê£7 J¥7 ¯¦7 ô§7 ]©7 Óª7 3¬7 ˜7 Ý®7 `°7 ͱ7 ?³7 ‘´7 ¶7 Š·7 ÷¸7 iº7 »»7 ½7 i¾7 º¿7 ëÀ7 @Â7 ¢Ã7 îÄ7 ?Æ7 pÇ7 lÈ7 SÉ7 ?Ê7 Ë7 ûË7 ÷Ì7 ÞÍ7 ÊÎ7 –Ï7 ÷Ð7 BÒ7 ’Ó7 ÂÔ7 Ö7 w×7 ÂØ7 Ú7 BÛ7 ÄÜ7 6Þ7 ˆß7 þà7 €â7 òã7 Då7 >æ7 9ç7 3è7 .é7 ê7 ë7 ÿë7 ðì7 àí7 Ñî7 Áï7 ¶ð7 «ñ7 ‡ó7 Dõ7 ÷7 ø7 wú7 Kü7 þ7 èÿ7 µ8 š8 `8 38 Ë8 ® 8 ‹ 8 R8 :8 8 Ë8 g8 8 ~8 78 ê8 ‡ 8 E 8 ñ 8 Ð!8 °"8 #8 o$8 N%8 .&8 ù&8 Û'8 ½(8 }*8 ,8 Ì-8 ?/8 ý08 µ28 W48 68 Ë78 %98 €:8 Ú;8 5=8 >8 ê?8 0A8 B8 êC8 CE8 ½H8 4L8 ªO8 a8 ‘d8 h8 ~k8 S8 ŸV8 Z8 œ]8 ñn8 ir8 Þu8 Ry8 Ã|8 õ~8 #8 ¥„8 $ˆ8 ¢‹8 8 w8 +8 ©8 '‘8 “8 ž“8 ”8 œ”8 •8 ì•8 Z–8 É–8 §—8 ˜8 ™8 q™8 á™8 Nš8 Òš8 Ú›8 bœ8 r8 å8 Ëž8 <Ÿ8 ¬Ÿ8 8 – 8 ¡8 ¢8 Ú5 —Û5 Èô& ÛÜ5 ò”M éƒ ¬… °•M à‡ ˆ D‰ Š ýö& h÷& Ý÷& Rø& ëø& }ù& ú& ~ú& íú& yû& ü& •ü& Yý& 8þ& ÿ& íÿ& Ï ' ±' ·Þ5 "ß5 ‘ß5 þß5 oà5 üà5 dá5 Éá5 ;â5 Éâ5 >˜ *™ š ýš á› •' ø' U' ²' ' o' Ñ' /ã5 %å5 #© k–M -ª {ª Õª '« }« ׫ )¬ ¬ Ù¬ + Íé5 c' h' m' g ' ' Ó ' 7ü? 5M 4®M {ï? 2ñ? ûò? —ó? ƒô? ¿ö? i÷? ôø? ¥ù? bú? Oû? ¯M ¸ü? eý? þ? ¼þ? dÿ? ¬ÿ? òÿ? 6 @ € @ š¯M {â+ å+ ¿è+ áë+ ï+ 1ñ+ ±M Y@ ‚@ :@ :³M %@ ^´M GµM =@ €@ É@ @ c@ â@ a @ ‡!@ N, , °, ` , …5@ W7@ )9@ Ù<@ ®%, Œ(, j+, 1, ‰@@ C@ ©E@ :H@ ák) ‹l) 5m) ßm) ‰n) 3o) Ýo) ‡p) a; `œM HžM 0 M åa; pb; Zc; ©d; øe; Gg; –h; åi; 4k; ƒl; Òm; ˜n; do; ”p; Äq; ôr; $t; Uu; †v; ·w; èx; gz; æ{; ¿}; M; þ€; Œ‚; e„; ó…; ¤‡; 2‰; ®Š; *Œ; Ž; ‹; 9‘; Ä’; š”; %–; Ó—; ^™; Ôš; Jœ; ž; ŸŸ; G¡; Ì¢; œ¤; !¦; ɧ; N©; Áª; 4¬; ®; ƒ¯; (±; ª²; w´; ùµ; ž·; ¹; ¾º; \¼; T¾; À; ÑÁ; ~Ã; vÅ; #Ç; óÈ; Ê; Ì; ŽÍ; _Ï; åÐ; ŽÒ; Ô; åÕ; k×; Ù; šÚ; BÜ; êÝ; ìß; £á; }ã; 4å; 6ç; íè; Çê; ~ì; #î; Èï; Çñ; {ó; Rõ; ÷; ù; ¹ú; ü; Dþ; ¹ÿ; .< ý< < (< ¬< { < ÿ < ¦ < *< ¿< T< C< ç< ®< R< A< å< ¬ < P < ¾ < • M O¢M ¾£M P¥M Ž(< V*< Ó+< s-< ð.< [0< ¿¦M x¨M æ©M w«M 8< á9< [;< ø<< r>< ¸?< þ@< žB< óC< kE< ÀF< `H< µI< -K< ‚L< -N< ØO< ÝQ< —S< tU< .W< 3Y< íZ< Ê\< „^< ,`< Ôa< Öc< e< gg< i< k< ×l< ±n< hp< §q< ãr< t< 'u< Vv< ww< Îx< "z< j{< –|< Ý}< < Ñ< ‹€< E< ‚< Á‚< tƒ< J„< u…< ,†< (‡< ä‡< ˆ< \‰< õ* ** !Š< ÙŠ< §‹< ¦Œ< ¥< ‚Ž< W< < ì< ±‘< •’< ƒ“< @”< /•< (–< ê–< Ë—< ¶˜< p™< \š< R›< Ž›< ¢œ< ]< ð< |ž< úž< ¥Ÿ< B < p¡< E¢< é¢< r¤< Á¥< R¦< ñ¦< ˆ§< ¨< ¬¨< :©< Ò©< `ª< ¯ª< ;¬< p< ®< G°< ‹²< ´< ë¶< ¹< »< ½< ¿< Á< Ã< >Å< rÇ< ™É< ²Ë< nÌ< ìÍ< jÏ< BÑ< ÏÒ< Ô< Ö< ä×< qÙ< !Û< ®Ü< )Þ< ¤ß< yá< ã< °ä< :æ< è< ™é< Fë< Ðì< Eî< ºï< ‰ñ< ó< ´ô< 8ö< ø< ‹ù< 2û< ¶ü< (þ< šÿ< f= ç= ‹= = Ø= Y = ý = ~ = ÷ = p= C= Ë= v= þ= Ñ= Y= = Œ = = x = H!= Í"= u$= ú%= Ê'= O)= ÷*= |,= #.= Ê/= Ë1= 3= Z5= 7= 9= Ç:= <= V>= ú?= øA= «C= E= 4G= 2I= åJ= »L= nN= æO= ^Q= 0S= ·T= aV= èW= ºY= A[= ë\= r^= `= ¢a= ”c= ;e= g= ¬h= žj= El= n= ¶o= q= ˆr= Kt= Ãu= ^w= Öx= ™z= |= ¬}= $= Š€= ð= °ƒ= %…= ½†= 2ˆ= ò‰= g‹= ÿŒ= tŽ= ½= ‘= ©’= ”= |•= Ô–= w˜= Ï™= J›= ¢œ= Pž= þŸ= ¢= ã= £¥= `§= h©= %«= = ®= m°= ²= ´= ×µ= ´·= n¹= s»= -½= ¿= ã‹M fM ëŽM M 5’M ø†1 ñ‡1 êˆ1 ã‰1 ÜŠ1 Ö‹1 ÐŒ1 Ê1 ÄŽ1 À1 ¹1 ²‘1 ¬’1 ¦“1 ”1 š•1 •–1 —1 ‹˜1 †™1 ƒš1 }›1 wœ1 p1 iž1 bŸ1 [ 1 U¡1 O¢1 I£1 C¤1 ?¥1 8¦1 1§1 +¨1 %©1 ª1 «1 ¬1 1 ®1 ¯1 °1 ü°1 ö±1 ï²1 è³1 á´1 Úµ1 Ô¶1 η1 ȸ1 ¹1 ¾º1 ·»1 °¼1 ª½1 ¤¾1 ž¿1 ˜À1 “Á1 ŽÂ1 ‰Ã1 „Ä1 Å1 {Æ1 uÇ1 nÈ1 gÉ1 `Ê1 YË1 SÌ1 MÍ1 GÎ1 AÏ1 =Ð1 6Ñ1 /Ò1 )Ó1 #Ô1 Õ1 Ö1 ×1 Ø1 Ù1 Ú1 Û1 úÛ1 þ¹# ô»# <¾# ã“M ~t nÀ# lÃ# LÆ# ;É# $Ì# Ï# êÑ# ÜÔ# WÝ1 ÒÝ# %Þ# {Þ# ÍÞ# ß# kß# Àß# à# Yà# ³à# ÿà# æ1 3ç1 Xè1 ¢é1 ùê1 ßî1 Ká# ^â# Áø1 ;ü1 ²ÿ1 /2 2 %2 š2 2 ©2 * 2 ¨